(57)【特許請求の範囲】
【請求項１】
情報を記憶する不揮発性の第１のメモリセルと、
前記第１のメモリセルに記憶される前記情報の入出力、あるいは前記第１のメモリセルに対してテストを指令するテストコマンドの入力のいずれかが行われるデータ入出力パッドと、
前記データ入出力パッドから前記テストコマンドを受け取るテストインタフェースと、
消去及び書込み可能な前記不揮発性の第２のメモリセルから構成され、前記テストコマンドにより指令されたテストを実行するために必要なテスト情報を記憶するテスト記憶回路と、
前記テストインタフェースに入力された前記テストコマンドをデコードし、前記テストコマンドに基づいて、前記テスト記憶回路に記憶された前記テスト情報を選択するデコーダと、
前記テスト記憶回路から前記デコーダにより選択された前記テスト情報を読み出すセンスアンプと、
前記センスアンプにて読み出した前記テスト情報を保持する保持回路と、
前記保持回路に保持された前記テスト情報に基づいて、前記メモリセルが正常に動作するか否かのテスト動作を制御する制御回路と、
前記メモリセルが正常に動作しないとき、前記メモリセルが不良であることを記憶する不良記憶回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不良記憶回路に前記メモリセルが不良であることが記憶されているとき、前記不良のメモリセルと置き換えられる冗長メモリセルと、
前記不良のメモリセルが前記冗長メモリセルに置き換えられていることを記憶するリダンダンシ回路と、をさらに具備し、
前記デコーダは、前記テストコマンドを前記テスト信号記憶回路のアドレスとして用いて、前記アドレスに該当するテスト信号記憶回路に記憶された前記テスト情報を選択することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不良のメモリセルを前記冗長メモリセルに置き換えできない場合、テスト不良情報を記憶する状態記憶回路をさらに具備し、
前記状態記憶回路に記憶された前記テスト不良情報は、外部から前記テストインタフェースを介して読み出されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記テスト記憶回路は複数の記憶部を有し、複数のテストを実行するために必要な複数のテスト情報が前記複数の記憶部に記憶され、
前記デコーダは、前記複数の記憶部から前記テストコマンドに従って前記テスト情報を選択することを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
情報を記憶する不揮発性の第１のメモリセルを備える不揮発性半導体記憶装置の自己テスト方法において、
テストコマンドにより指令されるテストを実行するために必要なテスト情報を、消去及び書込み可能な前記不揮発性の第２のメモリセルにて構成されたテスト記憶回路に書込むステップと、
前記第１のメモリセルに記憶される前記情報が入力される入出力パッドに前記テストコマンドを入力するステップと、
前記入力された前記テストコマンドに従って、前記テスト記憶回路から前記テスト情報を選択するステップと、
前記選択された前記テスト情報を前記テスト記憶回路から読み出し、保持するステップと、
前記保持した前記テスト情報に基づいて、前記メモリセルが正常に動作するか否かのテスト動作を制御するステップと、
前記メモリセルが正常に動作しないとき、前記メモリセルが不良であることを記憶するステップと、
前記メモリセルが不良であることが記憶されているとき、前記不良のメモリセルを冗長メモリセルに置き換えるステップと、
前記不良のメモリセルが前記冗長メモリセルに置き換えられていることを記憶するステップと、
を具備することを特徴とする不揮発性半導体記憶装置の自己テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、自己テスト（built-in self test;ＢＩＳＴ）機能を備えた不揮発性半導体記憶装置及びその自己テスト方法に関するものであり、例えばＢＩＳＴ機能を備えたＮＯＲ型フラッシュメモリとそのＢＩＳＴ機能を用いてテストを行う自己テスト方法に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置（チップ）には、メモリセルが正常に動作しているか否かを自らテストするＢＩＳＴ機能が備えられている。ＢＩＳＴとは、チップに電源、クロック信号、及び所定信号などの最低限の入力を与えるだけで、チップ内部にて自己テストができるように、自己テスト実施のための信号を生成する回路をチップ内部に設けて自己テストを可能とする技術である（例えば、特許文献１参照）。
【０００３】
ところで、不揮発性半導体記憶装置では、前述したように、ＢＩＳＴを用いてチップが正常に動作しているか否かをテストする必要があるが、記憶容量の増大に伴ってテスト時間の長大化が問題となっている。特に、ＮＯＲ型フラッシュメモリにおけるＢＩＳＴでは、消去動作に長時間を要するため、テスト時間が長くなる。
【０００４】
そこで、テスト時間を短縮するために、複数のチップを同時にテストし、１回の測定でテストできるチップ数を増やすことにより、実質的に１つのチップに対するテスト時間を短縮している。
【０００５】
しかし、プローブを接触させるパッド数に物理的な限界があるため、１回の測定で同時にテストできるチップ数に限界があることから、思うようにテスト時間の短縮ができないという問題があった。
【特許文献１】特開２０００−２２７４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、テスト時間を短縮できる不揮発性半導体記憶装置及びその自己テスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一実施態様の不揮発性半導体記憶装置は、情報を記憶する不揮発性の第１のメモリセルと、前記第１のメモリセルに記憶される前記情報の入出力、あるいは前記第１のメモリセルに対してテストを指令するテストコマンドの入力のいずれかが行われるデータ入出力パッドと、前記データ入出力パッドから前記テストコマンドを受け取るテストインタフェースと、消去及び書込み可能な前記不揮発性の第２のメモリセルから構成され、前記テストコマンドにより指令されたテストを実行するために必要なテスト情報を記憶するテスト記憶回路と、前記テストインタフェースに入力された前記テストコマンドをデコードし、前記テストコマンドに基づいて、前記テスト記憶回路に記憶された前記テスト情報を選択するデコーダと、前記テスト記憶回路から前記デコーダにより選択された前記テスト情報を読み出すセンスアンプと、前記センスアンプにて読み出した前記テスト情報を保持する保持回路と、前記保持回路に保持された前記テスト情報に基づいて、前記メモリセルが正常に動作するか否かのテスト動作を制御する制御回路と、前記メモリセルが正常に動作しないとき、前記メモリセルが不良であることを記憶する不良記憶回路と、を具備することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、テスト時間を短縮できる不揮発性半導体記憶装置及びその自己テスト方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態の不揮発性半導体記憶装置について説明する。ここでは、ＮＯＲ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の実施形態のＮＯＲ型フラッシュメモリについて説明する。図１は、実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。
【００１２】
このＮＯＲ型フラッシュメモリは、ユーザパッド１１、ユーザインタフェース１２、コマンドユーザインタフェース（ＣＵＩ）１３、制御回路１４、ブロックアドレスバッファ及びカウンタ１５、ロウカラムアドレスバッファ及びカウンタ１６、電源回路１７、センスアンプ１８、保持回路に相当するテスト信号レジスタ１９、本体セル領域２０、ブロックリダンダンシセル領域２１、リダンダンシ回路２２、ＢＩＳＴ用パッド１１Ａ、テストインタフェースに相当するＢＩＳＴ用インタフェース２３、ＢＩＳＴ用テスト信号記憶領域２４、及び状態記憶回路に相当するステータスレジスタ２５を備える。
【００１３】
ユーザパッド１１はユーザに通常使用される４０〜５０個のパッドを有し、これらユーザパッド１１には、アドレス、データ、電源、及び各種コマンドが入力される。ユーザインタフェース１２は、ユーザパッド１１に入力されたこれら信号をコマンドユーザインタフェース１３に出力すると共に、テスト信号レジスタ１９に出力する。コマンドユーザインタフェース１３は、ユーザインタフェース１２から入力された信号に基づいて命令を判定し、その命令を指示する信号を制御回路１４に出力する。ブロックアドレスバッファ及びカウンタ１５とロウカラムアドレスバッファ及びカウンタ１６は、ユーザパッド１１に入力されたブロックアドレス、ロウカラムアドレスを記憶すると共に、本体セル領域２０、ブロックリダンダンシセル領域２１、及びＢＩＳＴ用テスト信号記憶領域２４に出力する。
【００１４】
制御回路１４は、コマンドユーザインタフェース１３から制御信号を受け取り、センスアンプ１８、電源回路１７、ブロックアドレスバッファ及びカウンタ１５、ロウカラムアドレスバッファ及びカウンタ１６、及びステータスレジスタ２５などを制御する。センスアンプ１８は、本体セル領域２０、ブロックリダンダンシセル領域２１、及びＢＩＳＴ用テスト信号記憶領域２４に記憶されたデータを読み出す、あるいはこれら領域にデータを書き込む。電源回路１７は、本体セル領域２０、ブロックリダンダンシセル領域２１、及びＢＩＳＴ用テスト信号記憶領域２４への書き込み時及び消去時などに、書き込み電圧及び消去電圧を供給する。
【００１５】
本体セル領域２０には、本体メモリセル（ブロック）２０Ａ、デコーダ２０Ｂ、及び不良記憶回路に相当する不良ブロックレジスタ２０Ｃが配置されている。本体メモリセル２０Ａは、ＮＯＲ型メモリセルから構成され、通常のデータを記憶する。デコーダ２０Ｂは、ブロックアドレスバッファ及びカウンタ１５、およびロウカラムアドレスバッファ及びカウンタ１６からブロックアドレスおよびロウカラムアドレスを受け取り、これらアドレスをデコードして本体メモリセル２０Ａ内のメモリセルを選択する。さらに、不良ブロックレジスタ２０Ｃは、本体メモリセル２０Ａ内に不良のメモリセルが存在する場合、その本体メモリセルが不良であることを示すフェイル情報を記憶する。なお、本体メモリセル２０Ａは、例えば消去時に一括して消去を行う最小単位（ブロック）からなる。
【００１６】
ブロックリダンダンシセル領域２１には、冗長メモリセル（ブロック）２１Ａ、デコーダ２１Ｂ、不良ブロックレジスタ２１Ｃが配置されている。冗長メモリセル２１Ａは本体メモリセル２０Ａが不良であるとき、不良の本体メモリセルを救済するために、不良の本体メモリセルと置き換えられる。デコーダ２１Ｂは、不良の本体メモリセル２０Ａが冗長メモリセル２１Ａに置き換えられているとき、ブロックアドレスバッファ及びカウンタ１５、およびロウカラムアドレスバッファ及びカウンタ１６からブロックアドレスおよびロウカラムアドレスを受け取り、これらアドレスをデコードして冗長メモリセル２１Ａ内のメモリセルを選択する。不良ブロックレジスタ２１Ｃは、冗長メモリセル２１Ａ内に不良のメモリセルが存在する場合、その冗長メモリセルが不良であることを示すフェイル情報を記憶する。リダンダンシ回路２２は、不良の本体メモリセル２０Ａが冗長メモリセル２１Ａに置き換えられた場合、置き換えられた不良の本体メモリセルのアドレスを示すブロックアドレス情報を記憶する。なお、冗長メモリセル２１Ａは、例えば消去時に一括して消去を行う最小単位（ブロック）からなる。
【００１７】
ＢＩＳＴ用パッド１１Ａは、テストを実行するときに使用される６パッドを有する。使用される６パッドのうち、１つのパッドはテスト専用パッドとしてイネーブル信号ＥＮが入力されるパッドであり、残りの５つのパッドは、ユーザパッド１１と共用するクロック信号ＳＣＬＫ、データの入出力（Ｉ／Ｏ）、アウトプットイネーブル信号ＯＥ、電源電圧ＶDD、及び基準電圧（例えば、接地電位）Ｖssが入力されるパッドである。これらのうち、テストコマンドの入力には、データ入出力（Ｉ／Ｏ）パッドが使用され、１ビットのデータを８回シリアルに入力することにより、８ビット（２の７乗＝１２８通り）のテストコマンドをＮＯＲ型フラッシュメモリに認識させることが可能である。
【００１８】
ＢＩＳＴ用テスト信号記憶領域２４には、テスト記憶回路に相当するテスト信号記憶部（０）〜（１２７）２４Ａと、ＢＩＳＴ用デコーダ２４Ｂが配置されている。ＢＩＳＴ用インタフェース２３は、入力された８ビットシリアルデータのテストコマンドを、８ビットパラレルデータに変換してＢＩＳＴ用デコーダ２４Ｂに出力する。ＢＩＳＴ用デコーダ２４Ｂは、ＢＩＳＴ用インタフェース２３から受け取ったテストコマンドをデコードし、ＢＩＳＴ用テスト信号記憶領域２４内のテスト信号記憶部（０）〜（１２７）２４Ａからいずれかのテスト信号記憶部を選択する。テスト信号記憶部（０）〜（１２７）２４Ａは、ＮＯＲ型メモリセルから構成され、テスト信号記憶部（０）〜（１２７）の各々には、テストを実行するために必要なテスト条件を示すテスト信号が記憶されている。
【００１９】
テスト信号レジスタ１９は、テスト信号記憶部（０）〜（１２７）のいずれかから読み出したテスト信号を記憶すると共に、そのテスト信号を制御回路１４に出力する。さらに、ステータスレジスタ２５には、テスト実行中であること、あるいはテストにより判明したテスト不良情報などが記憶される。テスト不良情報は、例えば不良の本体メモリセル２０Ａを冗長メモリセル２１Ａで置き換えできず、不良の本体メモリセル２０Ａを指定するアドレスが残っている場合などをさす。ステータスレジスタ２５に記憶されたこれらの情報は、ＢＩＳＴ用パッド１１Ａにより読み出すことが可能である。なおここでは、テスト信号記憶部（０）〜（１２７）は、ＮＯＲ型メモリセルにて構成したが、レジスタ等、その他の消去及び書込み可能な記憶手段を用いて構成してもよい。また、テスト信号レジスタ１９にユーザパッド１１からテスト信号を直接入力してテストを実施することも可能である。
【００２０】
図２は、ＢＩＳＴ用テスト信号記憶領域２４におけるテスト信号記憶部（０）〜（１２７）２４Ａの構成を示す回路図である。
【００２１】
テスト信号記憶部２４Ａは、１６３８４ビット（＝８カラム×１６データ×１２８ロウ）のメモリセルＭＣから構成されている。メモリセルＭＣは、図２に示すように行列状に配列されている。メモリセルＭＣの各々は、制御ゲートと浮遊ゲートを有する不揮発性のメモリセルからなり、書き換え可能である。
【００２２】
列方向に配列されたメモリセルＭＣのドレインには、ビット線ＢＬ＜０＞〜ＢＬ＜７＞がそれぞれ接続され、これらビット線は選択トランジスタＴＨ＜０＞〜ＴＨ＜７＞、及びＴＳ＜０＞を介してセンスアンプ１８に接続されている。列方向に配列されたメモリセルＭＣのソースには、ソース線ＳＬ＜０＞が接続されている。さらに、行方向に配列されたメモリセルＭＣの制御ゲートには、ワード線ＷＬ０＜０＞〜ＷＬ０＜１２７＞がそれぞれ接続されている。なお、本体メモリセル２０Ａ及び冗長メモリセル２１Ａを構成するメモリセルアレイも、図２に示したのと同様に、行列状に配列された不揮発性のメモリセルからなる。
【００２３】
次に、この発明の実施形態のＮＯＲ型フラッシュメモリにおけるＢＩＳＴの動作について説明する。図３は、実施形態のＮＯＲ型フラッシュメモリにおけるＢＩＳＴの動作を示すフローチャートである。
【００２４】
まず、ユーザパッド１１からデータを入力し、ユーザコマンドインタフェース１３、制御回路１４およびセンスアンプ１８等を用いて、ＢＩＳＴ用テスト信号記憶領域２４内のテスト信号記憶部（０）〜（１２７）の各々に、どのようなテストを実行するか、そのテスト条件を決定するためのテスト信号を書込む（ステップＳ０）。
【００２５】
次に、ＢＩＳＴ用パッド１１Ａを用いて、テストコマンドを入力する。テストコマンドは、どのようなテストを実行するかを認識させるために使用される。テストコマンドの入力では、ＢＩＳＴ用パッド１１Ａのうち、Ｉ／Ｏパッドから１ビットデータを８回シリアルに入力することで、２の７乗＝１２８通りのコマンドを認識させることが可能である。なお、１ビットデータを８回シリアルに入力することで１２８通りのテストコマンドを入力できるが、シリアルに入力する回数を増減することでテストコマンドの数は簡単に変更できる（ステップＳ１）。
【００２６】
次に、ＢＩＳＴ用パッド１１Ａから入力されたテストコマンドは、ＢＩＳＴ用インタフェース２３を介してＢＩＳＴ用デコーダ２４Ｂに入力される。ＢＩＳＴ用デコーダ２４Ｂに入力されたテストコマンドはＢＩＳＴ用デコーダ２４Ｂによりデコードされ、テスト信号記憶部（０）〜（１２７）からいずれかのテスト信号記憶部が選択される。すなわち、テストコマンドとして入力された８ビットのデータは、そのままテスト信号記憶部を指定するアドレスとして使用される。テスト信号記憶部（０）〜（１２７）を構成するＮＯＲ型メモリセルに、テストの実行に必要なテスト条件を表すテスト信号を予め書込んでおけば、テスト信号記憶部毎に、異なるテストのテスト条件設定が可能となる。
【００２７】
続いて、テストコマンドにより指定されたテスト信号記憶部からテスト条件を決定するためのテスト信号を読み出し（ステップＳ２）、テスト信号レジスタ１９にテスト信号をセットする（ステップＳ３）。テスト信号記憶部の読み出しには、本体メモリセル２０Ａの読み出しに使用されるセンスアンプ１８を使用する。これにより、新たにセンスアンプを配置する必要がないため、回路の増加を抑制することが可能である。また、例えば、センスアンプ１８による１回の読み出しで１６ビットのデータが読み出せるとすると、１つのテスト信号記憶部に記憶されたテスト信号が１２８ビットデータである場合、テスト信号の読み出し（ステップＳ２）とテスト信号のセット（ステップＳ３）とを８回繰り返すことにより(１６ビット×８回＝１２８ビット)、テスト信号レジスタ１９に１２８ビットデータをセットすることができる。
【００２８】
次に、制御回路１４は、テスト信号レジスタ１９にセットされたテスト信号を読み出し、このテスト信号にて決定されるテスト条件によりテストを実行する。テストの実行には、自動消去シーケンスを一部変更したものを使用する。ここでは書込みテストを例にとり説明する（ステップＳ４）。自動消去シーケンスは大きく分けると、
（１）プリプログラム（PreProgram）（消去ブロック内のセル閾値を高い側に揃える）
（２）消去（Erase）（消去ブロック内の全セルの閾値を下げる）
（３）弱い書き込み（Weak Program）（過消去されたセルに弱い書き込みを実施し、一定幅に閾値を入れる）
の３段階の動作からなる。
【００２９】
ここで説明する書込みテストは、本体メモリセル２０Ａに対して（１）のプリプログラム動作だけを実行するものとし、（２）と（３）の動作はテスト信号によりスキップさせる。さらにテスト信号により、書込み回数を可変とする。例えば、書込み回数を３回に設定したとすると、書込みを３回実施した後、ベリファイ動作終了後に、強制的に次のアドレスへ進む。ここで、ベリファイがパスせずに、アドレスを進めた場合には、フェイル情報を本体メモリセル（消去ブロック）２０Ａごとに配置された不良ブロックレジスタ２０Ｃへセットする（ステップＳ５）。以下に、書込みテストの詳細を述べる。
【００３０】
図４は、書込みテストの動作を示すフローチャートである。
【００３１】
まず、ブロックアドレスバッファ及びカウンタ１５のカウンタをリセット（初期値に）し（ステップＰ１）、続いて、ロウカラムアドレスバッファ及びカウンタ１６のカウンタをリセットする（ステップＰ２）。
【００３２】
次に、ベリファイ電圧を設定し（ステップＰ３）、本体メモリセル２０Ａに対してベリファイを実行する（ステップＰ４）。
【００３３】
ステップＰ４におけるベリファイ結果がＮＧならば、書込データ生成後に、書込み回数が３回であるか否かを判定する（ステップＰ５）。書込み回数が３回でなければ、書込み電圧を設定し（ステップＰ６）、書込みを実施して（ステップＰ７）、ステップＰ３へ戻る。
【００３４】
ステップＰ５において書込み回数が３回であれば、不良ブロックレジスタ２０Ｃにフェイル情報をセットする（ステップＰ８）。
【００３５】
また、ステップＰ４におけるベリファイ結果がＯＫのとき、あるいはステップＰ８においてフェイル情報がセットされたときは、ロウカラムバッファ及びカウンタ１６のロウカラムアドレスが最終番地であるか否かを判定する（ステップＰ９）。
【００３６】
ステップＰ９においてロウカラムアドレスが最終番地でなければ、ロウカラムアドレスをインクリメントし（ステップＰ１０）、書込みデータをリセットして（ステップＰ１１）、ステップＰ４へ戻る。
【００３７】
ステップＰ９においてロウカラムアドレスが最終番地であれば、書込み電圧を初期の電圧設定に戻す（ステップＰ１２）。続いて、ブロックアドレスバッファ及びカウンタ１５のブロックアドレスが最終番地であるか否かを判定する（ステップＰ１３）。
【００３８】
ステップＰ１３においてブロックアドレスが最終番地でなければ、ブロックアドレスをインクリメントし（ステップＰ１４）、ステップＰ２へ戻る。一方、ブロックアドレスが最終番地であれば、書込みテストの動作を終了する。
【００３９】
以上により、書込みテストの終了時に、テスト信号により規定した書込み回数３回でパスしないメモリセルが存在する場合、パスしないメモリセルを含む本体メモリセル（消去ブロック）に対応して配置された不良ブロックレジスタにフェイル情報がセットされる。以上が、ステップＳ４、Ｓ５の動作である。
【００４０】
次に、ステップＳ６，Ｓ７において、不良メモリセルを含む本体メモリセル２０Ａを冗長メモリセル２１Ａに置き換えるリダンダンシ動作を行う。
【００４１】
まず、ステップＳ１と同様に、テストコマンドを入力する（ステップＳ６）。このテストコマンドはリダンダンシ置き換えを指示するものである。続いて、ステップＳ２と同様に、それに必要なテスト信号をテスト信号記憶部２４Ａから読み出し、テスト信号レジスタ１９にセットする。制御回路１４は、テスト信号レジスタ１９に記憶されたテスト信号を読み出し、テスト信号にて決定されるリダンダンシ置き換え動作を実行する（ステップＳ７）。
【００４２】
リダンダンシ置き換え動作は以下のように実行される。ブロックアドレスバッファ及びカウンタ１５をリセットし、先頭ブロックから順に全ブロックをスキャンする。本体メモリセル２０Ａ毎に用意された不良ブロックレジスタ２０Ｃの値を確認し、不良ブロックレジスタ２０Ｃにフェイル情報がセットされていれば、ブロックリダンダンシセル領域２１に空きがあるか否かを確認する。ブロックリダンダンシセル領域２１に空きがあれば、本体メモリセル２０Ａを冗長メモリセル２１Ａに置き換え、その冗長メモリセル２１Ａに対応したリダンダンシ回路２２に置き換えた本体メモリセルのブロックアドレスを書き込む。一方、ブロックリダンダンシセル領域２１に空きがなければ、不良の本体メモリセルをブロックリダンダンシセル領域に置き換えて救済することができない。このような場合、テスト不良情報をステータスレジスタ２５にセットする。この動作を最終ブロックまで続け、動作を終了する。
【００４３】
前述した実施形態では、６ピンを使用するだけでテストが可能となり、同時にテストできるチップ数を増やすことができ、１個当たりのチップに対するテスト時間を短縮できる。これにより、テストコストを大幅に低減することができる。また、前述した実施形態を実現するためには、ＢＩＳＴ用のインタフェース回路とテスト信号記憶部を構成するメモリセル領域を用意するだけでよいため、チップサイズの増加分を最小限に抑えることができる。
【００４４】
また、テスト条件などを記憶する回路にＲＯＭなどを用いた場合、製造段階でテスト条件が決まってしまい、後からテスト条件を変更することができず、多種多様なテストを行うことができないという問題があった。この実施形態では、テストを実行する直前に、テスト条件をテスト信号記憶部に書込むことができるため、テスト条件を容易に変更することができる。さらに、インタフェース回路以外の従来のテスト機能をそのまま使え、チップ内部の動作も全く同じにすることにより、テストの回路検証期間および評価期間も短期間にすることができ、開発期間の増加も最小限に抑えることができる。
【００４５】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。
【図２】実施形態のＮＯＲ型フラッシュメモリにおけるテスト信号記憶部の構成を示す回路図である。
【図３】実施形態のＮＯＲ型フラッシュメモリにおけるＢＩＳＴの動作を示すフローチャートである。
【図４】図３に示したフローチャート中のテスト実行の一例を示すフローチャートである。
【符号の説明】
【００４７】
１１…ユーザパッド、１１Ａ…ＢＩＳＴ用パッド、１２…ユーザインタフェース、１３…コマンドユーザインタフェース（ＣＵＩ）、１４…制御回路、１５…ブロックアドレスバッファ及びカウンタ、１６…ロウカラムアドレスバッファ及びカウンタ、１７…電源回路、１８…センスアンプ、１９…テスト信号レジスタ、２０…本体セル領域、２０Ａ…本体メモリセル（ブロック）、２０Ｂ…デコーダ、２０Ｃ…不良ブロックレジスタ、２１…ブロックリダンダンシセル領域、２１Ａ…冗長メモリセル（ブロック）、２１Ｂ…デコーダ、２１Ｃ…不良ブロックレジスタ、２２…リダンダンシ回路、２３…ＢＩＳＴ用インタフェース、２４…ＢＩＳＴ用テスト信号記憶領域、２４Ａ…テスト信号記憶部（０）〜（１２７）、２４Ｂ…ＢＩＳＴ用デコーダ、２５…ステータスレジスタ。
【図１】
0004686350.tif 000002
【図２】
0004686350.tif 000003
【図３】
0004686350.tif 000004
【図４】
0004686350.tif 000005