(57)【特許請求の範囲】
【請求項１】
疑似過渡解析法により解析対象回路の直流動作点の計算を行う回路動作解析装置であって、
前記解析対象回路の回路構成データを記憶する回路記憶手段と、
前記回路構成データにより表される前記解析対象回路に対して時変疑似素子を挿入することにより、DC解析用回路の修正回路構成データを生成する疑似素子挿入手段と、
前記各時変疑似素子のパラメータ値を時間変化させながら、前記修正回路構成データに基づき前記DC解析用回路の過渡解析計算を行うことによって前記解析対象回路の直流動作点を計算する過渡解析実行手段と、
を備え、
前記疑似素子挿入手段は、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子、又は疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内に挿入するものであり、
前記過渡解析実行手段は、前記第１の時変疑似素子の時変疑似コンダクタのコンダクタンスを時間とともに増大させ、前記第２の時変疑似素子の時変疑似抵抗の抵抗値を時間とともに増大させながら、過渡解析計算を行うことを特徴とする回路動作解析装置。
【請求項２】
前記疑似素子挿入手段は、
前記解析対象回路内の電圧源を抽出し、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子を、前記解析対象回路内の各電圧源に対して直列に挿入する第１の時変疑似素子挿入手段と、
前記解析対象回路内の電流源を抽出し、疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内の各電流源に対して並列に挿入する第２の時変疑似素子挿入手段と、を備えたことを特徴とする請求項１記載の回路動作解析装置。
【請求項３】
前記解析対象回路は、バイポーラ・トランジスタを含む回路であり、
前記第２の時変疑似素子挿入手段は、さらに前記解析対象回路内のバイポーラ・トランジスタを抽出し、前記解析対象回路内の各バイポーラ・トランジスタのベース−エミッタ間及びベース−コレクタ間に前記第２の時変疑似素子を挿入することを特徴とする請求項２記載の回路動作解析装置。
【請求項４】
前記解析対象回路は、電界効果トランジスタを含む回路であり、
前記第２の時変疑似素子挿入手段は、さらに前記解析対象回路内の電解効果トランジスタを抽出し、前記解析対象回路内の各電界効果トランジスタのゲート−ソース間及びゲート−ドレイン間に前記第２の時変疑似素子を挿入することを特徴とする請求項２又は３の何れか一記載の回路動作解析装置。
【請求項５】
前記疑似素子挿入手段は、前記解析対象回路内の各ノードとグランドとの間に、前記第２の時変疑似素子を挿入することを特徴とする請求項１記載の回路動作解析装置。
【請求項６】
コンピュータに読み込ませて実行することにより、コンピュータを請求項１乃至５の何れか一に記載の回路動作解析装置として機能させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の回路動作解析技術に関し、特に、解析対象回路の直流動作点の解析を確実且つ短時間で行うことが可能な回路動作解析技術に関する。
【背景技術】
【０００２】
回路シミュレーションは、LSIなどの電子回路の挙動を数値解法により計算して求めるもので、一般に、直流解析、交流解析、過渡解析に分類される。この中でも、直流解析はすべての解析の出発点となるものであり、これを確実に行うことは極めて重要である。もし、直流解析に失敗したならば、そのほかの解析もすべて不可能となるからである。多くの実用回路は非線形素子を含み、その回路方程式は非線形方程式となる。直流解析においては、解析対象回路を記述する非線形代数方程式に対し、数値解法を適用してその方程式の解を求める方法が採られる。しかし、一般に、非線形方程式の解を確実に求めるのは非常に困難な問題である。
【０００３】
近年、最も一般的なEDAツールの一つとして用いられているSPICEライクの回路シミュレータでは、非線形回路の直流動作点を計算するに際して、Newton-Raphson（NR）法を用いて計算を行っている。しかしながら、NR法は、与えられた初期値が真の解に十分に近い場合にのみ収束し、初期値の設定を誤ると解が収束しないことが知られている（非特許文献１参照）。従って、LSI等の実用回路では解析に失敗する例が少なくない。特に、回路が大規模化すると、殆どの場合に収束に失敗する。
【０００４】
そこで、この非収束性の問題を解決するために、Gminステッピング法、ソース・ステッピング法、疑似過渡解析（PTA）法などの多くの方法が提案されている（非特許文献２〜４参照）。これらの方法は、商用のSPICE型シミュレータにおいてはよく用いられている。
【０００５】
これらの中でもPTA法は、Gminステッピング法やソース・ステッピング法に比較すると、収束性のよい方法であると考えられている（非特許文献２参照）。PTA法は、解析対象回路に疑似リアクタンスを挿入して過渡解析を実行し、解が安定したら、それを元の解析対象回路の直流解とする手法である。以下、従来から用いられている通常の疑似過渡解析法について概説する。
【０００６】
疑似過渡解析法においては、初期値が決められた所定の疑似素子（pseudo element）が、解析対象回路内に挿入される。疑似素子としては、例えば、疑似キャパシタや疑似インダクタが使用される。
【０００７】
疑似能動素子は、W.Weeksらによって、ASTAPシミュレータのDC解析において最初に導入された。これは、ソース・ステッピング・アルゴリズムの修正であるとみなされる（非特許文献５参照）。ASTAPアルゴリズムにおいて、疑似キャパシタは、各非線形電流源に並列に挿入される。また、疑似インダクタは、各非線形電圧源に直列に挿入される。これらの疑似素子の特性値（キャパシタンス，インダクタンス）は、一定の値に保持されている（非特許文献６参照）。
【０００８】
その後、このPTA法は、SPICEシミュレータにおいて、次のようなルールに従って導入された。図１（ａ）に示すように、１Fのキャパシタを、それぞれの独立電流源に並列に付加する。また、図１（ｂ）に示すように、１Hのインダクタをそれぞれの独立電圧源に並列に付加する。更に、図１（ｃ）に示すように、ＢＪＴモデルの組み込みキャパシタが、非線形ブランチに対する疑似キャパシタとして使用される。そして、各疑似素子の初期条件は、ゼロの初期解を作ることにより選択される（非特許文献５参照）。
【０００９】
その後、この方法は、時変疑似キャパシタ（キャパシタンスが時間変化するキャパシタをいう。以下同じ。）を用いることにより発展してきた。これらは、R.Wilton及びL.Goldgeisserらにより報告されている（非特許文献３，７参照）。
【００１０】
非特許文献３におけるPTAアルゴリズムの主な特徴点は次の通りである。
（１）疑似キャパシタのみが使用され、その値は図２（ｂ）に示されたように変化する。
（２）疑似キャパシタは、もとの解析対象回路の各ノードとグランドとの間に挿入される。
（３）過渡解析を行う際に、独立電流源と独立電圧源とはその電圧値，電流値がその特定値に設定される。回路内の他のすべてのノードは、初期状態として電圧値，電流値がゼロに設定される。
（４）もとの解析対象回路における（寄生素子を含む）すべてのインダクタンス及びキャパシタンスは、PTAを通して有効とされる。
【００１１】
また、非特許文献７で議論されているように、HSPICEの一部であるSABERシミュレータも、特性値が一定の疑似素子を、特性値が時間変化する時変疑似素子に発展させている。ここではPTAアルゴリズムは、２つのシミュレーション・パラメータdr_riseとdr_settleにより制御されている。
【００１２】
PTA法の大きな長所は、過渡解析の間、どの程度の刻み幅で時間ステップをとればよいか、解析の間に解はどの程度変化するか、数値的な打ち切り誤差をどの程度にするか、などをあまり考慮しなくてもよいことである。過渡解析における最終的な回路の状態が定常状態に到達する限りは、もとの解析対象回路の直流動作点を見いだすことができる。
【特許文献１】特開昭６３−４３４５号公報
【特許文献２】特開平６−２３１２０２号公報
【特許文献３】特開平７−１４１４１６号公報
【特許文献４】特開平１０−２６０９９９号公報
【特許文献５】特開平１０−３２０４４４号公報
【非特許文献１】Y. Inoue, Y. Imai, and K. Yamamura, "A homotopy method using a nonlinear auxiliary function for solving transistor circuits," IEICE Trans. INF. & SYST. , vol.E88-D, no.7, pp.1401-1408, Jan. 2005.
【非特許文献２】T. L. Quarles, "Analysis of performance and convergence issues for circuit simulation," Univ. of California, Berkeley, CA, ERL-M89/42, Apr. 1989.
【非特許文献３】R. Wilton, "Supplementary algorithms for DC convergence," IEE Colloquium, SPICE: Surviving Problems in Circuit Evaluation, pp. 3/1-3/19, Jun. 1993.
【非特許文献４】E. Yilmaz, and M.M. Green, "Some standard SPICE dc algorithms revisited: why does SPICE still not converge?" Proc. IEEE Int. Symp. Circuits and Systems (ISCAS) vol.6, pp.286-289, May 1999, Orlando, Floride.
【非特許文献５】L. W. Nagel, "Spice2: A computer program to simulate semiconductor circuits," Univ. of California, Berkeley, CA, ERL-M520, May 1975.
【非特許文献６】W. Weeks, A. Jimenez, G. Mahoney, D. Mehta, H. Qassemzadeh, and T. Scott, "Algorithms for ASTAP-A network-analysis program," IEEE Trans. Circuits and Systems, vol.20, no.6, pp.628-634, Nov. 1973.
【非特許文献７】L. Goldgeisser, E. Christen, M. Vlach, and J. Langenwalter, "Open ended dynamic ramping simulation of multi-discipline systems," Proc. IEEE Int. Symp. Circuits and Systems (ISCAS), vol.5, pp.307- 310, May 2001, Sydney, Australia.
【非特許文献８】Y. Inoue, S. Kusanobu, and K. Yamamura, "A practical approach for the fixed-point homotopy method using a solution-tracing circuit," IEICE Trans. Fundamentals, vol.E88-D, no.7, pp.1401-1408, Jun. 2005.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来のPTA法は、疑似素子の挿入により、回路が発振する可能性があり、回路が発振した場合には、定常解が得られず、直流解析に失敗するという問題がある。また、解析対象回路によっては、定常解に収束するまでに比較的長時間を要する場合があるという問題もある。
【００１４】
そこで、本発明の目的は、疑似過渡解析法を用いて回路の直流動作解析を行うにあたり、過渡解析における発振を防止するとともに計算効率を改善することのできる回路動作解析技術を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る回路動作解析装置の第１の構成は、疑似過渡解析法により解析対象回路の直流動作点の計算を行う回路動作解析装置であって、
前記解析対象回路の回路構成データを記憶する回路記憶手段と、
前記回路構成データにより表される前記解析対象回路に対して時変疑似素子を挿入することにより、DC解析用回路の修正回路構成データを生成する疑似素子挿入手段と、
前記各時変疑似素子のパラメータ値を時間変化させながら、前記修正回路構成データに基づき前記DC解析用回路の過渡解析計算を行うことによって前記解析対象回路の直流動作点を計算する過渡解析実行手段と、
を備え、
前記疑似素子挿入手段は、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子、又は疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内に挿入するものであり、
前記過渡解析実行手段は、前記第１の時変疑似素子の時変疑似コンダクタのコンダクタンスを時間とともに増大させ、前記第２の時変疑似素子の時変疑似抵抗の抵抗値を時間とともに増大させながら、過渡解析計算を行うことを特徴とする。
【００１６】
この構成により、過渡解析の初期段階においては、疑似インダクタと並列に接続された時変疑似コンダクタにより、疑似インダクタによる回路状態の振動が減衰されるため、過渡解析初期段階における発振を抑制することができる。また、過渡解析で時間が進んだ段階においては、時変疑似コンダクタのコンダクタンスは無限大となり疑似インダクタは回路特性に影響を与えなくなる。また、疑似キャパシタに直接接続された時変疑似抵抗の抵抗値は無限大となるため、断線された状態となり、疑似キャパシタは回路特性に影響を与えなくなる。従って、過渡解析の後期段階での疑似リアクタンスによる発振は生じない。その結果、過渡解析における発振を防止することが可能となる。
【００１７】
また、時変疑似コンダクタのコンダクタンス及び時変疑似抵抗の抵抗値を適度な速さで指数関数的に増大させることにより、回路の収束を速め、計算効率を改善することもできる。
【００１８】
ここで、時変疑似抵抗及び時変疑似コンダクタは、必ずしも実際の抵抗やコンダクタでなくてもよく、それと等価な回路素子であってもよい。例えば、時変疑似抵抗として、図６（ａ）に示すような等価な制御電圧源、時変疑似コンダクタとして、図６（ｂ）に示すような等価な制御電流源を使用してもよい。
【００１９】
また、ここでは第１の時変疑似素子又は第２の時変疑似素子の挿入箇所については、特に限定しない。例えば、第１の時変疑似素子を電圧源に直列に挿入する、第２の時変疑似素子を電流源に並列に挿入する、第２の時変疑似素子を解析対象回路内の各ノードとグランド間に挿入する等が考えられる。
【００２０】
本発明に係る回路動作解析装置の第２の構成は、前記第１の構成において、前記疑似素子挿入手段は、
前記解析対象回路内の電圧源を抽出し、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子を、前記解析対象回路内の各電圧源に対して直列に挿入する第１の時変疑似素子挿入手段と、
前記解析対象回路内の電流源を抽出し、疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内の各電流源に対して並列に挿入する第２の時変疑似素子挿入手段と、を備えたことを特徴とする。
【００２１】
これにより、過渡解析における電圧源，電流源の立ち上がりの振動を緩和し、発振を抑えることができる。
【００２２】
ここで、「電流源」には、非線形素子（バイポーラ・トランジスタや電界効果トランジスタ等）を表すモデル式における非線形電流源も含まれる。すなわち、解析対象回路が非線形素子を含む場合には、各非線形素子のモデル式において非線形電流源で接続されるノード間にも、並列に第２の時変疑似素子が挿入される。
【００２３】
本発明に係る回路動作解析装置の第３の構成は、前記第２の構成において、前記解析対象回路は、バイポーラ・トランジスタを含む回路であり、
前記第２の時変疑似素子挿入手段は、さらに前記解析対象回路内のバイポーラ・トランジスタを抽出し、前記解析対象回路内の各バイポーラ・トランジスタのベース−エミッタ間及びベース−コレクタ間に前記第２の時変疑似素子を挿入することを特徴とする。
【００２４】
この構成により、解析対象回路がバイポーラ・トランジスタを含む場合にも、過渡解析における発振を有効に防止できる。
【００２５】
本発明に係る回路動作解析装置の第４の構成は、前記第２又は３の構成において、前記解析対象回路は、電界効果トランジスタを含む回路であり、
前記第２の時変疑似素子挿入手段は、さらに前記解析対象回路内の電解効果トランジスタを抽出し、前記解析対象回路内の各電界効果トランジスタのゲート−ソース間及びゲート−ドレイン間に前記第２の時変疑似素子を挿入することを特徴とする。
【００２６】
この構成により、解析対象回路が電界効果トランジスタを含む場合にも、過渡解析における発振を有効に防止できる。
【００２７】
本発明に係る回路動作解析装置の第５の構成は、前記第１の構成において、前記疑似素子挿入手段は、前記解析対象回路内の各ノードとグランドとの間に、前記第２の時変疑似素子を挿入することを特徴とする。
【００２８】
この構成により、過渡解析における各ノードの電圧，電流の立ち上がりの振動を緩和し、発振を抑えることができる。
【００２９】
本発明に係る回路動作解析方法の第１の構成は、疑似過渡解析法により解析対象回路の直流動作点の計算を行う回路動作解析方法であって、
回路記憶手段に記憶された前記解析対象回路の回路構成データを読み出して、当該回路構成データにより表される前記解析対象回路に対して時変疑似素子を挿入することにより、DC解析用回路の修正回路構成データを生成する疑似素子挿入ステップと、
前記各時変疑似素子のパラメータ値を時間変化させながら、前記修正回路構成データに基づき前記DC解析用回路の過渡解析計算を行うことによって前記解析対象回路の直流動作点を計算する過渡解析実行ステップと、
を有し、
前記疑似素子挿入ステップにおいては、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子、又は疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内に挿入し、
前記過渡解析実行ステップにおいては、前記第１の時変疑似素子の時変疑似コンダクタのコンダクタンスを時間とともに増大させ、前記第２の時変疑似素子の時変疑似抵抗の抵抗値を時間とともに増大させながら、過渡解析計算を行うことを特徴とする。
【００３０】
本発明に係る回路動作解析方法の第２の構成は、前記第１の構成において、前記疑似素子挿入ステップにおいては、
前記解析対象回路内の電圧源を抽出し、疑似インダクタとコンダクタンスが時間とともに変化する時変疑似コンダクタとが並列接続された第１の時変疑似素子を、前記解析対象回路内の各電圧源に対して直列に挿入する第１の時変疑似素子挿入ステップと、
前記解析対象回路内の電流源を抽出し、疑似キャパシタと抵抗値が時間とともに変化する時変疑似抵抗とが直列接続された第２の時変疑似素子を、前記解析対象回路内の各電流源に対して並列に挿入する第２の時変疑似素子挿入ステップと、を有することを特徴とする。
【００３１】
本発明に係る回路動作解析方法の第３の構成は、前記第２の構成において、前記解析対象回路は、バイポーラ・トランジスタを含む回路であり、
前記第２の時変疑似素子挿入ステップにおいては、さらに前記解析対象回路内のバイポーラ・トランジスタを抽出し、前記解析対象回路内の各バイポーラ・トランジスタのベース−エミッタ間及びベース−コレクタ間に前記第２の時変疑似素子を挿入することを特徴とする。
【００３２】
本発明に係る回路動作解析方法の第４の構成は、前記第２又は３の構成において、前記解析対象回路は、電界効果トランジスタを含む回路であり、
前記第２の時変疑似素子挿入ステップにおいては、さらに前記解析対象回路内の電解効果トランジスタを抽出し、前記解析対象回路内の各電界効果トランジスタのゲート−ソース間及びゲート−ドレイン間に前記第２の時変疑似素子を挿入することを特徴とする。
【００３３】
本発明に係る回路動作解析方法の第５の構成は、前記第１の構成において、前記疑似素子挿入ステップにおいては、前記解析対象回路内の各ノードとグランドとの間に、前記第６の時変疑似素子を挿入することを特徴とする。
【００３４】
本発明に係る回路動作解析プログラムは、コンピュータに読み込ませて実行することにより、コンピュータを前記第１乃至５の何れか一の構成の回路動作解析装置として機能させることを特徴とする。
【発明の効果】
【００３５】
以上のように、本発明によれば、過渡解析の初期で時変疑似コンダクタ及び時変疑似抵抗を、発振を抑制するダンピング抵抗として作用させ、過渡解析の後期では、これらのコンダクタンス及び抵抗値を無限大として疑似インダクタ及び疑似キャパシタの影響を除くことにより、疑似過渡解析における発振を有効に防止することが可能となる。また、時変疑似コンダクタのコンダクタンス及び時変疑似抵抗の抵抗値を適度な速さで指数関数的に増大させることにより、回路の収束を速め、計算効率を改善することも可能となる。従って、上述した従来のPTA法の問題を解決することができ、回路の直流解析を効率よく短時間で行うことが可能な回路動作解析技術を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００３７】
〔１〕構成及び動作
図３は、本発明の実施例１に係る回路動作解析装置１の構成を表す図である。回路動作解析装置１は、回路データ入力装置２から入力される解析対象回路の回路構成データに基づいて、解析対象回路の直流解析の計算を行い、その結果を出力装置３に出力する。
【００３８】
回路データ入力装置２としては、通常のネットリスト入力用の回路図エディタ等が用いられる。また、出力装置３は、ディスプレイ、ハードディスク、CD-ROM等を使用することができる。
【００３９】
尚、これらの各装置については、ハードウェア的にはコンピュータ，補助記憶装置，外部記憶装置等を用いて構成される。回路動作解析装置１については、FPGAなどを用いて回路的に構成することも可能であるが、プログラム・モジュールとして構成してこれをコンピュータで実行させることによりコンピュータを回路動作解析装置１として動作させるように構成してもよい。
【００４０】
図３において、回路動作解析装置１は、解析対象回路記憶手段１１，疑似素子挿入手段１２，修正回路記憶手段１３，及び過渡解析実行手段１４を備えている。
【００４１】
解析対象回路記憶手段１１は、解析対象回路の回路構成データを記憶する。疑似素子挿入手段１２は、回路構成データにより表される解析対象回路に対して時変疑似素子を挿入することにより、DC解析用回路の修正回路構成データを生成し出力する。修正回路記憶手段１３は、疑似素子挿入手段１２が出力するDC解析用回路の修正回路構成データを記憶する。過渡解析実行手段１４は、各時変疑似素子のパラメータ値を時間変化させながら、修正回路構成データに基づきDC解析用回路の過渡解析計算を行うことによって解析対象回路の直流動作点を計算する。計算により得られた直流動作点のデータは、出力装置３に出力される。
【００４２】
以上のように構成された本実施例に係る回路動作解析装置１について、以下その動作を説明する。
【００４３】
まず、ユーザが回路データ入力装置２により解析対象回路のネットリストを作成し、そのネットリストが、解析対象回路の回路構成データとして解析対象回路記憶手段１１に保存される。
【００４４】
次に、疑似素子挿入手段１２は、解析対象回路記憶手段１１から回路構成データを読み出す。そして、解析対象回路内の電圧源を抽出し、各電圧源に対し、図４（ｂ）のような時変疑似素子（以下「ＧＶＬブランチ」という。）を当該電圧源に直列に挿入する。このＧＶＬブランチが挿入された状態を図５（ａ）に示す。
【００４５】
図４（ｂ）のＧＶＬブランチは、経時変化しないインダクタンスＬ０をもつ疑似インダクタと、コンダクタンスＧｖが時間とともに変化する時変疑似コンダクタとが並列接続された構成からなる。
【００４６】
また、疑似素子挿入手段１２は、解析対象回路内の電流源を抽出し、各電流源に対し、図４（ａ）のような時変疑似素子（以下「ＲＶＣブランチ」という。）を当該電圧源に並列に挿入する。このＲＶＣブランチが挿入された状態を図５（ｂ）に示す。
【００４７】
図４（ａ）のＲＶＣブランチは、経時変化しないキャパシタンスＣ０をもつ疑似キャパシタと、抵抗Ｒｖが時間とともに変化する時変疑似抵抗とが並列接続された構成からなる。
【００４８】
また、疑似素子挿入手段１２は、解析対象回路内のバイポーラ・トランジスタを抽出し、この解析対象回路内の各バイポーラ・トランジスタのベース−エミッタ間及びベース−コレクタ間に図４（ａ）のＲＶＣブランチを挿入する。このＲＶＣブランチが挿入された状態を図５（ｃ）に示す。
【００４９】
更に、疑似素子挿入手段１２は、解析対象回路内の電解効果トランジスタを抽出し、この解析対象回路内の各電界効果トランジスタのゲート−ソース間及びゲート−ドレイン間に図４（ａ）のＲＶＣブランチを挿入する。このＲＶＣブランチが挿入された状態を図５（ｄ）に示す。
【００５０】
そして、疑似素子挿入手段１２は、各時変疑似素子が挿入された解析対象回路の回路構成データを、修正回路構成データとして、修正回路記憶手段１３に保存する。
【００５１】
次に、過渡解析実行手段１４は、修正回路記憶手段１３に記憶された修正回路構成データに基づいて過渡解析を行う。
【００５２】
過渡解析における各ノードの電圧値及び電流値の初期値は、従来のPTA法の場合と同様に設定する。すなわち、独立した電流源と独立した電圧源はその電圧値，電流値がその特定値に設定される。またその他のすべてのノードについては、初期状態として電圧値，電流値がゼロに設定される。
【００５３】
また、各ＧＶＬブランチの時変疑似コンダクタのコンダクタンスGv及び各ＲＶＣブランチの時変疑似抵抗の抵抗値Rvは、それぞれ、初期値Gv0,Rv0に設定される。
【００５４】
次に、過渡解析の計算において、各時変疑似コンダクタのコンダクタンスGv及び各時変疑似抵抗の抵抗値Rvは、図４（ｃ）に示したように、時間とともに指数関数的に増大させる。そして、最終的に時刻tsettleにおいて無限大とする。
【００５５】
この時変疑似抵抗と時変疑似コンダクタを導入したことによって、修正回路は、過渡解析実行手段１４が実行する過渡解析において、発振しにくい回路となる。
【００５６】
図４（ａ）と図４（ｂ）に示したＲＶＣブランチとＧＬＶブランチの角周波数ω０におけるＱ値は、次式のように表される。
【００５７】
【数１】
0004662162.tif 000002
【００５８】
Ｑ値は回路の発振の次数を表す。すなわち、Ｑ値が大きいほど発振が起こりやすくなる。本実施例においては、Ｑ値の分母に現れるRvとGvは時間とともに無限に増大するため、Q値は時間とともに減少する。従って、発振を緩和することができる。式（１）によれば、Q値はt=tsettleにおいてゼロに近づく。このようにして、理論的に発振を評価することができる。
【００５９】
また、他の見方をすれば、RvとGvが無限大と見なされる場合、RVCブランチは開放除去されていると見なされる。また、GLVブランチは短絡除去されているとみなされる。従って、定数C0及びL0の影響はなくなる。
【００６０】
以上のようにして過渡解析実行手段１４が過渡解析を行った結果、t=tsettleにおいて解析対象回路の各ノードの電圧・電流値は定常状態に到達する。この値状態が直流動作点である。過渡解析実行手段１４は、この直流動作点のデータを出力装置３に出力し、直流解析処理を終了する。
【００６１】
〔２〕いくつかの回路における実験例
従来のPTAアルゴリズムにおいては、解析対象回路が、次の例に挙げるような特定の部分回路を含む場合に、疑似素子により発振する可能性がある。この場合、従来のPTAアルゴリズムを用いると直流解析に失敗する。それに対して、本実施例の回路動作解析装置１の処理方法を使用した場合には、発振を回避することが可能となり、同時に収束時間が速められる。
【００６２】
非特許文献８によれば、時変疑似抵抗Rv及び時変疑似コンダクタGvのモデルとしては、図６（ａ），（ｂ）に示したような、制御電圧源ERV及び制御電流源GGVがよく使用される。ERV及びGGVの電流−電圧関係は次の通りである。
【００６３】
【数２】
0004662162.tif 000003
【００６４】
式（２）において、VERVはERVの両端の電圧である。I(C0)はキャパシタC0を通して流れる電流である。I(GGV)はGGVを流れる電流である。V(L0)はインダクタL0を流れる電流である。また、VCTRLは図６（ｃ）に示すように、時間とともに値が変化する制御電圧である。また、Rv0及びGv0はRv及びGvの初期値である。
【００６５】
このモデルによれば、図６（ａ），（ｂ）の時変複合疑似素子の等価抵抗及び等価コンダクタンスは、図３（ｃ）に示した曲線と同様の特性となる。
【００６６】
〔例１〕インバータ・チェーン回路
テスト回路として、図７に示したような５つのCMOSからなるインバータ・チェーン回路を考える。
【００６７】
インバータ・チェーン回路は、疑似過渡解析法における発振問題を引き起こす典型的な例の一つである。もし、解析対象回路がこの構造の部分回路を含んでいた場合、疑似過渡解析においてはすべての回路で発振が生じる。しかしながら、この種の発振の問題は、本実施例の回路動作解析装置１の行う解析方法では生じない。
【００６８】
図８は、図７のインバータ・チェーン回路について、従来法（ａ）（ｂ）（ｃ）及び本発明の方法（ｄ）の疑似過渡解析の比較を示す図である。
【００６９】
図８（ａ）（ｂ）は、図１に示したような一定キャパシタンスの疑似キャパシタを用いたＰＴＡアルゴリズムにより、図７のインバータ・チェーン回路の過渡解析を行った結果である（以下、このＰＴＡアルゴリズムを「アルゴリズムＡ１」「アルゴリズムＡ２」という。）。半導体技術の進展によって、キャパシタンスＣ０とインダクタンスＬ０の値は、より小さな値が使用される。
【００７０】
なお、アルゴリズムＡ１においては、疑似キャパシタは1Fとし、アルゴリズムＡ２においては、疑似キャパシタは0.0001Fとしている。
【００７１】
図８（ａ）（ｂ）の曲線では、２つのタイプの発振が見られる。一つは、過渡解析の初期の部分で減衰する発振であり、もう一つはその後に現れる定常的な発振である。初期の部分で減衰する発振は、電圧源に直列に挿入される疑似インダクタＬによって引き起こされている。また、その後に現れる定常的な発振は、挿入された疑似キャパシタの影響によるものである。
【００７２】
図８（ｃ）は、図２に示したようなキャパシタンスが時間とともに減衰する時変疑似キャパシタを用いたＰＴＡアルゴリズムにより、図７のインバータ・チェーン回路の過渡解析を行った結果である（以下、このＰＴＡアルゴリズムを「アルゴリズムＢ」という。）。
【００７３】
この場合、もとの解析対象回路にはインダクタは挿入されないので、初期の減衰する発振は出現しない。しかしながら、時間とともに周波数が高くなる発振が見られる。この発振は時間とともに深刻となり、各ノードの電圧・電流値が定常状態となることはない。
【００７４】
図８（ｄ）は、本実施例１の回路動作解析装置１が行うＰＴＡアルゴリズムにより、図７のインバータ・チェーン回路の過渡解析を行った結果である（以下、このＰＴＡアルゴリズムを「アルゴリズムＣ」という）。電圧源に直列にインダクタンスを付加したにもかかわらず、ｔ＝４及びｔ＝６の間でわずかに変動が見られるのみである。また、挿入された時変疑似素子Ｒｖ及びＧｖにより、最終的な定常状態はきれいに得られている。
【００７５】
以上の結果から、ＰＴＡ法における発振問題は、本実施例の回路動作解析装置１が行うＰＴＡアルゴリズムにより解決されることがわかる。
【００７６】
〔例２〕実用レギュレータ回路
２つ目の例として、HSPICEシミュレータの直流解析において非収束問題を生じるような実用レギュレータ回路を考える。回路は２５BJT（Bipolar Junction Transistor）を含む４５素子から構成される。例１と同じ４つのアルゴリズムをこの回路の直流解析に適用して実験を行った。
アルゴリズムA1においては、過渡解析において発振が見られた。発振の振動は時間と共に減衰したが、t=1000においてもなお振動が見られ、定常状態が得られなかった。
アルゴリズムA2において、キャパシタCの値を小さくした場合、発振は比較的早く減衰し、定常状態が得られた。
アルゴリズムBにおいても、過渡解析において、レギュレータ回路の正帰還に起因して、時間の経過と共に発振した。
それに対して、アルゴリズムCでは容易に定常状態となることが確認された。
【００７７】
〔例３〕ハイブリッド電圧リファレンス回路
３つ目の例として、図９に示したようなハイブリッド電圧リファレンス回路を考える。この回路の動作に関する詳細な説明は非特許文献１に記載されている。例１と同じ４つのアルゴリズムをこの回路の直流解析に適用して実験を行った。
【００７８】
直流解析のための過渡解析を行った結果、アルゴリズムA1については、〔例２〕と同様の結果が得られた。即ち、解析開始時に発振が生じ、振動は時間と共に減衰したものの、ｔ＝１０００においても定常状態に至らなかった。
【００７９】
疑似キャパシタの値を小さくしたため、他の３つのアルゴリズムについては、最終的には定常状態に行き着くことができた。アルゴリズムＡ２のシミュレーション結果は、アルゴリズムＣの結果と同等となった。これは、アルゴリズムＡ２では、疑似素子Ｃ，Ｌのパラメータ値を、アルゴリズムＣと同じＣ０，Ｌ０としたためである。
【００８０】
アルゴリズムＢにおいては、ノード電圧波形は大きく変化し、定常状態に至るまでにいくつかの周期の変動が見られた。それに対して、アルゴリズムＣでは、ノード電圧の変動は小さかった。
【００８１】
これら４つのアルゴリズムのシミュレーション効率を表１に示す。尚、表１は、〔例１〕〔例２〕のシミュレーション効率についても載せてある。
【００８２】
【表１】
0004662162.tif 000004
【００８３】
＊が付されたデータはt=tsettleにおいて得られたデータである。＊が付されていないデータは、図８と図１０に示したような過渡解析の終了時点で得られたデータである。
【００８４】
アルゴリズムCを他のアルゴリズムA,Bと比較すると、#tot.（全イタレーション数）は、〔例１〕においては１０％程度減少している。時間tsettle（解が定常状態となるまでに時間）は、〔例３〕においては極めて短くなっている。また、いずれの例においても。CPUタイムTCPU（CPU消費時間）は抑えられていることがわかる。
【実施例２】
【００８５】
本発明の実施例２における回路動作解析装置１の構成は図３と同様である。本実施例２においては、疑似素子挿入手段２が解析対象回路に時変疑似素子を挿入する方法が実施例１と異なる。
【００８６】
図１０は、本発明の実施例２における時変疑似素子を説明する図である。本実施例においては、時変疑似素子としては、図１０（ａ）に示したような疑似キャパシタＣ０と時変疑似抵抗Ｒｖとが直列接続された回路構造の素子を用いる。時変疑似抵抗は、図１０（ｂ）に示したように、時間と共に抵抗値が指数関数的に増加する。
【００８７】
時変疑似素子は、図１０（ｃ）に示したように、解析対象回路の各ノードとグランドとの間に挿入する。
【００８８】
このようにしても、直流解析における過渡解析での発振を防止し、短時間で直流動作点を求めることが可能となる。
【図面の簡単な説明】
【００８９】
【図１】SPICEにおける疑似インダクタンス及び疑似キャパシタンスを挿入した状態を示す図である。
【図２】非特許文献３における時変疑似キャパシタンスを説明する図である。
【図３】本発明の実施例１に係る回路動作解析装置１の構成を表す図である。
【図４】本発明の実施例１において用いられる時変疑似素子を説明する図である。
【図５】本発明の実施例１において用いられる時変疑似素子を回路内に挿入する方法を説明する図である。
【図６】本発明の実施例１において用いられる時変疑似素子のシミュレーション・モデルを示す図である。
【図７】インバータ・チェーン回路の一例を示す図である。
【図８】図７のインバータ・チェーン回路について、従来法（ａ）（ｂ）及び本発明の方法（ｃ）の疑似過渡解析の比較を示す図である。
【図９】ハイブリッド電圧リファレンス回路を示す図である。
【図１０】本発明の実施例２における時変疑似素子を説明する図である。
【符号の説明】
【００９０】
１  回路動作解析装置
２  回路データ入力装置
３  出力装置
１１  解析対象回路記憶手段
１２  疑似素子挿入手段
１３  修正回路記憶手段
１４  過渡解析実行手段
【図１】
0004662162.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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