(57)【特許請求の範囲】
【請求項１】
電源端子から与えられる第１の電源電圧で動作する第１の論理回路ブロックと、
前記第１の電源電圧を変換して、前記第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、
前記電圧レギュレータから出力された前記第２の電源電圧で動作する第２の論理回路ブロックと、
前記第２の電源電圧よりも高い、又は、前記第２の電源電圧よりも低いテスト用電源電圧を前記第２の論理回路ブロックに供給するテスト用電源端子と、
前記電圧レギュレータの動作を停止させるパワーダウン信号を出力するレジスタと、
前記第１の論理回路ブロック、前記第２の論理回路ブロック、及び前記レジスタを初期状態に設定するためのリセット信号が入力されるリセット端子と、
前記レジスタの初期状態の設定が解除された状態で、前記第１及び第２の論理回路ブロックを初期状態に設定するためのテスト用リセット信号が入力されるテスト用リセット端子とを備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路は、
入力側が前記リセット端子及び前記テスト用リセット端子に接続され、かつ、出力側が前記第１及び第２の論理回路ブロックに接続された論理ゲートを備え、
前記論理ゲートは、前記リセット信号及び前記テスト用リセット信号のレベルに基づいて、前記第１及び第２の論理回路ブロックを初期状態に設定することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記リセット端子及び前記テスト用リセット端子は、前記論理ゲートを介して前記第１及び第２の論理回路ブロックに接続されており、
前記リセット端子は、前記論理ゲートを介さずに前記レジスタに接続されていることを特徴とする半導体集積回路。
【請求項４】
電源端子から与えられる第１の電源電圧で動作する第１の論理回路ブロックと、
前記第１の電源電圧を変換して、前記第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、
前記電圧レギュレータから出力された前記第２の電源電圧で動作する第２の論理回路ブロックと、
前記第２の電源電圧よりも高い、又は、低いテスト用電源電圧を前記第２の論理回路ブロックに供給するテスト用電源端子と、
前記電圧レギュレータの動作を停止させるパワーダウン信号を出力するレジスタと、
前記第１の論理回路ブロック、前記第２の論理回路ブロック、及び前記レジスタを初期状態に設定するためのリセット信号が入力されるリセット端子と、
前記第１の論理回路ブロックに接続された、前記第１の論理回路ブロックが処理するデータ信号の入出力が行われる入出力端子と、
前記第１の論理回路ブロックに接続された前記入出力端子から入力される信号に基づいて、前記レジスタの初期状態の設定が解除された状態で前記第１及び第２の論理回路ブロックを初期状態に設定するためのテスト用リセット信号を出力する論理ゲートとを備えたことを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路は、
前記第１の論理回路ブロックに接続された前記入出力端子から入力される信号を受信した時に検出信号を出力する論理回路を備えており、
前記論理回路から出力される前記検出信号に基づいて、前記テスト用リセット信号が出力されることを特徴とする半導体集積回路。
【請求項６】
請求項４又は５記載の半導体集積回路において、
前記リセット端子は、前記論理ゲートを介さずに前記レジスタに接続されていることを特徴とする半導体集積回路。
【請求項７】
請求項１〜６のいずれか一つに記載された半導体集積回路において、
前記レジスタは前記第１の論理回路ブロックに接続されており、前記第１の論理回路ブロックからの制御に従って前記パワーダウン信号を出力することを特徴とする半導体集積回路。
【請求項８】
第１の電源電圧で動作する第１の論理回路ブロックと、前記第１の電源電圧を変換して前記第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、前記電圧レギュレータから出力された前記第２の電源電圧で動作する第２の論理回路ブロックと、前記電圧レギュレータの動作を制御するレジスタとを備えた半導体集積回路に対して、複数の動作テスト項目を実行する半導体集積回路のテスト方法において、
前記複数の動作テスト項目の実行を開始する前に、前記第１及び第２の論理回路ブロックと前記レジスタとが初期状態に設定され、
前記レジスタが初期状態に設定された後に、前記レジスタによって前記電圧レギュレータの動作が停止され、
前記電圧レギュレータの動作が停止された後に、前記第２の論理回路ブロックに対して、前記第２の電源電圧よりも高い、又は、前記第２の電源電圧よりも低いテスト用電源電圧を供給した上で前記第２の論路回路ブロックに対する前記複数の動作テスト項目が実行され、
前記複数の動作テスト項目の各々の実行後に、前記レジスタの初期状態の設定が解除された状態で前記第１及び第２の論理回路ブロックが初期状態に設定されことを特徴とする半導体集積回路のテスト方法。
【請求項９】
請求項８記載の半導体集積回路のテスト方法において、
前記動作テスト項目を実行する前に、前記第１及び第２の論理回路ブロックを初期状態に設定するために用いるリセット信号は、前記複数の動作テスト項目の各々の実行後に、前記第１及び第２の論理回路ブロックを初期状態に設定するために用いられるリセット信号とは異なることを特徴とする半導体集積回路のテスト方法。
【請求項１０】
請求項８記載の半導体集積回路のテスト方法において、
前記複数の動作テスト項目の各々の実行後に、前記第１及び第２の論理回路ブロックを初期状態に設定するために用いるリセット信号は、前記第１の論理回路ブロックに接続された入出力信号から入力される信号に基づいて生成されることを特徴とする半導体集積回路のテスト方法。
【請求項１１】
請求項８〜１０のいずれか一つに記載された半導体集積回路のテスト方法において、
前記テスト用電源電圧を供給した状態で前記複数の動作テスト項目が実行された後には、前記テスト用電源電圧のレベルを変更した上で、再度、前記複数の動作テスト項目を実行することによって、第２の論理回路ブロックに対する動作マージンテストを実行することを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部で使用する電源電圧を生成する電圧レギュレータを内蔵した半導体集積回路とそのテスト方法、特にそのテスト時間の短縮に関するものである。
【背景技術】
【０００２】
電圧レギュレータを内蔵した従来の半導体集積回路は、電源電圧ＶＤＤで動作する第１の論理回路ブロックと、この電源電圧ＶＤＤとは異なる電源電圧ＶＣＣで動作する第２の論理回路ブロックと、第１の論理回路ブロックに与えられる電源電圧ＶＤＤを、第２の論理回路ブロックに与えられる電源電圧ＶＣＣに変換して出力する電圧レギュレータと、この電圧レギュレータに対してパワーダウン信号を出力するレジスタとを備えている。電圧レギュレータは、レジスタからのパワーダウン信号を受信した時に、その動作を停止する、つまり、第２の論理回路ブロックに対する電源電圧ＶＣＣの供給を停止する。従来技術においては、例えば、電圧レギュレータを内蔵した半導体デバイスの通常動作を開始する前や、第１および第２の論理回路ブロックに対する動作テストを行う前に、第１及び第２の論理回路ブロックやレジスタを実質的に同じタイミングで初期化できるように、第１及び第２の論理回路ブロックやレジスタには一つのリセット端子が共通して接続されている。
【０００３】
更に、この半導体集積回路には、製造時の評価・量産テストで第２の論理回路ブロックの動作マージンテスト（許容範囲内の電源変動に対するデバイスの動作を確認するテスト）のために、第２の論理回路ブロックに対してテスト用の電源電圧ＶＴを印加するためのテスト電源端子が設けられている。この電源電圧ＶＴは、電圧レギュレータからの電源電圧ＶＣＣの出力が停止した状態で、電源電圧ＶＣＣよりも高い、あるいは、低い電圧として第２の論理回路ブロックに供給される電圧である。このような半導体集積回路の動作マージンテスト方法を以下に説明する。
【０００４】
動作マージンテストを開始する前に、上述の共通したリセット端子にリセット信号を与えることにより、第１及び第２の論理回路ブロックとレジスタを初期状態に設定する。レジスタが初期状態に設定されると、レジスタからのパワーダウン信号の出力が停止し、これにより、電圧レギュレータの動作が開始される。つまり、第２の論理回路ブロックに対して電圧レギュレータから電源電圧ＶＣＣが供給されることになる。動作マージンテストを行うにあたっては、レジスタからパワーダウン信号を出力させることによって電圧レギュレータからの電源電圧ＶＣＣの出力を停止させる。そして、テスト用電源端子からテスト用電源電圧ＶＴを第２の論理回路ブロックに供給した上で、第１及び第２の論理回路ブロックに関する最初のテスト動作（第１のテスト動作）が行われる。この第１のテスト動作が完了した後に、テスト用電源電圧ＶＴの第２の論理回路ブロックへの供給が停止される。次のテスト動作（第２のテスト動作）を開始するにあたっては、再度、第１及び第２の論理回路ブロックとレジスタを初期状態に設定する。この初期状態の設定に伴い、電圧レギュレータから電源電圧ＶＣＣが供給されることになるので、引き続きテスト動作を実行するために、前述と同様に、電圧レギュレータからの電源電圧ＶＣＣの出力を停止させる。そして、再度、テスト用電源電圧ＶＴを第２の論理回路ブロックに供給した上で、第１及び第２の論理回路ブロックに関する第２のテスト動作が行われる。この第２のテスト動作が完了した後に、テスト用電源電圧ＶＴの第２の論理回路ブロックへの供給が停止される。以降のテスト動作が行われる際にも、同様の処理が繰り返される。
【０００５】
【特許文献１】特開２００２−１１１４７０号公報
【０００６】
上記特許文献１には、電圧レギュレータを内蔵する半導体集積回路のテストを行う場合に、この電圧レギュレータの出力側をハイ・インピーダンス状態にした上で、内部の論理ブロックのＩｄｄｑテスト（回路素子のゲート破壊等によって発生するリーク電流を検出するテスト）が行われることが記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような従来における電圧レギュレータ内蔵の半導体集積回路では、リセット信号によって第１及び第２の論理回路ブロックとレジスタが同時にリセットされるように構成されているので、第１及び第２の論理回路ブロックを初期状態に設定すると、レジスタも同時にリセットされて、パワーダウン信号の出力が停止される。これにより、電圧レギュレータの動作が開始され、この電圧レギュレータから電源電圧ＶＣＣが第２の論理回路ブロックに供給される。動作マージンテストにおいて、テスト用電源電圧ＶＴを第２の論理回路ブロックへ供給するためには、第１及び第２の論理回路ブロックとレジスタが初期状態に設定された後に、電圧レギュレータの動作を停止させる必要があった。つまり、動作マージンテストに関する各テスト動作を行う度に、それらの各テスト動作を行う前には電圧レギュレータからの電源電圧ＶＣＣの出力を停止させるという処理をそれぞれ行う必要があった。また、第２の論理回路ブロックに対して、テスト用電源電圧ＶＴと電圧レギュレータから出力される電源電圧ＶＣＣとが競合しないように、第１及び第２の論理回路ブロックとレジスタを初期状態に設定する前には、テスト用電源電圧ＶＴの第２の論理回路ブロックへの供給を停止させておく必要があった。これらの結果、動作マージンテスト時間が長くなるという課題があった。
【０００８】
例えば、動作マージンテストにおいてテストする項目数が２００である場合、電圧レギュレータの動作を停止させる処理に要する時間、テスト用電源電圧ＶＴを第２の論理回路ブロック２へ供給する処理に要する時間、第１及び第２の論理回路ブロックを初期状態に設定する前にテスト用電源電圧ＶＴの第２の論理回路ブロックへの供給を停止させる処理に要する時間の合計が、例えば、５［ｍｓｅｃ］であるとすると、これらの処理のために、２００［項目］×５［ｍｓｅｃ］＝１［ｓｅｃ］が費やされることになる。また、動作マージンテストでは、許容範囲内の電源変動に対するデバイスの動作が確認されるので、Ｋ個（Ｋは、２以上の整数）のテスト用電源電圧ＶＴの値が想定される。この時、ある一個の量産製品に関する動作マージンテストに着目しただけでも、前述の処理のためだけに１［ｓｅｃ］×Ｋ［テスト用電源電圧ＶＴの値の数］＝Ｋ［ｓｅｃ］が費やされることになり、さらに全量産製品に関する動作マージンテストを考慮すると、前述の処理のために費やされる時間が膨大なものになり、テストコストの増大に繋がってしまう。
【０００９】
本発明は、電圧レギュレータを内蔵した半導体集積回路のテスト時間を短縮することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、第１の電源電圧で動作する第１の論理回路ブロックと、第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、第２の電源電圧で動作する第２の論理回路ブロックと、テスト用電源電圧を第２の論理回路ブロックに供給するテスト用電源端子と、電圧レギュレータの動作を停止させるパワーダウン信号を出力するレジスタと、第１及び第２の論理回路ブロックとレジスタを初期状態に設定するためのリセット信号が入力されるリセット端子と、レジスタの初期状態の設定が解除された状態で第１及び第２の論理回路ブロックを初期状態に設定するためのテスト用リセット信号が入力されるテスト用リセット端子とを備えている。
【００１１】
また、本発明の他の半導体集積回路は、第１の電源電圧で動作する第１の論理回路ブロックと、第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、第２の電源電圧で動作する第２の論理回路ブロックと、テスト用電源電圧を第２の論理回路ブロックに供給するテスト用電源端子と、電圧レギュレータの動作を停止させるパワーダウン信号を出力するレジスタと、第１及び第２の論理回路ブロックとレジスタを初期状態に設定するためのリセット信号が入力されるリセット端子と、第１の論理回路ブロックに接続された、第１の論理回路ブロックが処理するデータ信号の入出力が行われる入出力端子と、第１の論理回路ブロックに接続された入出力端子から入力される信号に基づいて、レジスタの初期状態の設定が解除された状態で第１及び第２の論理回路ブロックを初期状態に設定するためのテスト用リセット信号を出力する論理ゲートとを備えている。
【００１２】
さらに、本発明の半導体集積回路のテスト方法は、第１の電源電圧で動作する第１の論理回路ブロックと、第１の電源電圧とは異なる第２の電源電圧を生成する電圧レギュレータと、電圧レギュレータから出力された前記第２の電源電圧で動作する第２の論理回路ブロックと、電圧レギュレータの動作を制御するレジスタとを備えた半導体集積回路に対して、複数の動作テスト項目を実行する半導体集積回路のテスト方法であって、複数の動作テスト項目の実行を開始する前に、第１及び第２の論理回路ブロックとレジスタとが初期状態に設定され、その後、レジスタによって電圧レギュレータの動作を停止させ、電圧レギュレータの動作停止後に、第２の論理回路ブロックに対して、テスト用電源電圧を供給した上で第２の論路回路ブロックに対する複数の動作テスト項目が実行され、複数の動作テスト項目の各々の実行後に、レジスタの初期状態の設定が解除された状態で第１及び第２の論理回路ブロックが初期状態に設定される。
【発明の効果】
【００１３】
本発明では、第１及び第２の論理回路ブロックとレジスタを一括してリセットするためのリセット端子に加えて、第１及び第２の論理回路ブロックとレジスタのうち第１及び第２の論理回路ブロックだけをリセットするためのテストリセット端子と論理ゲートを有している。これにより、製造（量産）時における評価のための動作マージンテストにおいて、テストリセット端子からリセット信号を与えることにより、レジスタは初期状態に設定せずに、第１及び第２の論理回路ブロックをリセットすることができる。このため、テスト項目を変更する度に、テスト電源端子から与えるテスト用の電源電圧の供給を停止してリセットを行い、更にレジスタをセットして電源レギュレータの動作を停止した後、再びテスト用の電源電圧を供給するという手順が必要なくなる。従って、電圧レギュレータを内蔵した半導体集積回路のテスト時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１５】
図１は、本発明の実施例１を示す半導体集積回路の概念図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１６】
この半導体集積回路は、電源電圧ＶＤＤで動作する第１の論理回路ブロック１と、この電源電圧ＶＤＤとは異なる電源電圧ＶＣＣ（例えば、電源電圧ＶＤＤよりも低い電源電圧ＶＣＣ）で動作する第２の論理回路ブロック２と、この第２の論理回路ブロック２に対する電源電圧ＶＣＣを生成する電圧レギュレータ３を備えている。第１の論理回路ブロック１に対する電源電圧ＶＤＤは電源端子Ｔ１から与えられ、第２の論理回路ブロック２に対する電源電圧ＶＣＣは、この電源端子Ｔ１から与えられる電源電圧ＶＤＤを電圧レギュレータ３で変換して与えられるようになっている。これらの第１及び第２の論理回路ブロック１，２と電圧レギュレータ３の共通電位側は、接地電圧ＧＮＤが与えられる接地端子Ｔ２に共通接続されている。
【００１７】
第１の論理回路ブロック１には入出力端子Ｔ３が接続されている。第１の論理回路ブロック１は、入出力端子Ｔ３から入力される信号ＩＯを処理し、処理結果の信号を入出力端子Ｔ３に出力する。また、第１の論理回路ブロック１と第２の論理回路ブロック２とはレベル変換回路６を介して接続されている。つまり、第２の論理回路ブロック２は、第１の論理回路ブロック１における処理結果として出力された信号を受信して処理し、その処理結果の信号を、レベル変換回路６を介して第１の論理回路ブロック１に供給する。第２の論理回路ブロック２で処理された信号は、第１の論理回路ブロック１を介して入出力端子Ｔ３から外部に出力される。
【００１８】
電圧レギュレータ３には、待機モード時や試験時に第２の論理回路ブロック２に供給する電源電圧ＶＣＣの出力を停止するための機能が付加されている。即ち、この電圧レギュレータ３は、パワーダウン信号ＰＷＤが与えられたときに電圧変換動作を停止し、出力端子をハイ・インピーダンス状態にするようになっている。なお、パワーダウン信号ＰＷＤは、第１の論理回路ブロック１から出力されるパワーダウン指示を保持して、パワーダウン信号ＰＷＤとして出力するレジスタ４から、電圧レギュレータ３に与えられるものである。レジスタ４は電源電圧ＶＤＤで動作し、第１の論理回路ブロック１からの指示信号に従って任意にセットまたはリセットされるか、あるいは、後述するリセット信号ｒｓｔ１が与えられたときには強制的にリセットされるものである。つまり、レジスタ４のリセット端子には、第１の論理回路ブロック１からの指示信号とリセット信号ｒｓｔ１とが入力される論理ゲート７（例えば、ＡＮＤゲート７）が接続されている。レジスタ４がリセットされると、パワーダウン信号ＰＷＤの出力は停止（例えば、レベル“Ｌｏｗ”（以下、“Ｌ”とする。））され、その結果、電圧レギュレータ３は通常動作を行う、つまり、第２の論理回路ブロック２へ所定の電源電圧ＶＣＣを出力するようになっている。なお、レジスタ４も、第１及び第２の論理回路ブロック１，２と電圧レギュレータ３と同様に、接地電位ＧＮＤが与えられる接地端子Ｔ２に共通接続されている。
【００１９】
また、この半導体集積回路は、リセット信号ＲＳＴが与えられるリセット端子Ｔ４と、テスト時にテスト用のリセット信号ＴＲＳＴが与えられるテストリセット端子Ｔ６を有している。なお、これらのリセット信号ＲＳＴ，ＴＲＳＴは、通常動作時にはレベル“Ｈｉｇｈ”（以下、“Ｈ”とする。）となり、リセット動作をさせるときに“Ｌ”となる信号である。
【００２０】
リセット端子Ｔ４に与えられるリセット信号ＲＳＴは、リセット信号ｒｓｔ１としてレジスタ４に与えられると共に、２入力の論理ゲート（例えば、ＡＮＤゲート）５の一方の入力側に与えられている。また、テストリセット端子Ｔ６に与えられるリセット信号ＴＲＳＴは、論理ゲート５の他方の入力側に与えられ、この論理ゲート５の出力信号がリセット信号ｒｓｔ２として、第１及び第２の論理回路ブロック１，２へ与えられるようになっている。なお、この論理ゲート５は電源電圧ＶＤＤで動作するものであり、論理ゲート５に入力されたリセット信号ｒｓｔ１は、リセット信号ｒｓｔ２として第１の論理回路ブロック１へ供給される。また、論理ゲート５から出力されるリセット信号ｒｓｔ２は、レベル変換回路８を介して第２の論理回路ブロック２へ供給される。レベル変換回路８は、電源電圧ＶＤＤに従って論理ゲート５から出力されるリセット信号ｒｓｔ２を、第２の論理回路ブロック２の電源電圧ＶＣＣ（または、テスト用電源電圧ＶＴ）に応じたレベルの信号に変換するものである。
【００２１】
更に、この半導体集積回路には、製造（量産）時の評価のための動作マージンテストのために、電圧レギュレータ３の動作を停止させたときに、第２の論理回路ブロック２に対してテスト用の電源電圧ＶＴを印加するためのテスト電源端子Ｔ５が設けられている。ここで、テスト用電源電圧ＶＴは、電源電圧ＶＣＣとは異なる電圧、つまり、電源電圧ＶＣＣよりも高い、あるいは、低い電圧として第２の論理回路ブロック２に供給される電圧である。
【００２２】
図２は、図１の半導体集積回路のテスト方法を示すフローチャートである。また、図３は、図１の半導体集積回路の動作マージンテスト時の動作を示す信号波形図である。以下、これらの図２及び図３を参照しつつ、図１の半導体集積回路の製造（量産）時の動作マージンテスト方法を説明する。なお、動作マージンテストの項目数をＮとする。
【００２３】
図１の半導体集積回路を試験装置に接続し、電源端子Ｔ１に所定の電源電圧ＶＤＤを印加する。このとき、リセット端子Ｔ４に与えるリセット信号ＲＳＴと、テストリセット端子Ｔ６に与えるリセット信号ＴＲＳＴは、共に“Ｈ”である。これにより、図５の時刻ｔ０に示すように、リセット信号ｒｓｔ１，ｒｓｔ２は“Ｈ”となる。一方、レジスタ４の状態は不定でパワーダウン信号ＰＷＤは“Ｌ”または“Ｈ”であり、電圧レギュレータ３の状態もこのパワーダウン信号ＰＷＤのレベルによって左右される。
【００２４】
動作マージンテストが開始されると、まず、図２のステップＳ１１において、テストする項目数Ｎを変数ｉに設定する。
【００２５】
次に、ステップＳ１２（図３の時刻ｔ１）において、リセット端子Ｔ４にリセット信号ＲＳＴを与える（リセット信号ＲＳＴを一定時間だけ“Ｌ”にする）。これにより、リセット信号ｒｓｔ１，ｒｓｔ２は共に“Ｌ”となり、第１及び第２の論理回路ブロック１，２は初期状態に設定される。一方、レジスタ４は、それまでの状態に関わらずこの時点でリセットされ、パワーダウン信号ＰＷＤが停止されて“Ｌ”となる。前述の一定時間経過後にリセット信号ｒｓｔ１及びｒｓｔ２が共に“Ｈ”になると、第１の論理回路ブロック１、第２の論理回路ブロック２、レジスタ４はリセット状態を解除されるが、パワーダウン信号ＰＷＤが“Ｌ”となっていることにより、電圧レギュレータ３も、それまでの状態に関わらず、動作状態となって電源電圧ＶＣＣが出力される。
【００２６】
ステップＳ１３（図３の時刻ｔ２）において、電圧レギュレータ３の動作を停止して電源電圧ＶＣＣを停止させるための処理を行う。この処理は、例えば入出力端子Ｔ３に所定のパターンの入力信号ＩＯを順次与え、第１の論理回路ブロック１からパワーダウン指示を出力させてレジスタ４をセットさせることで行われる。これにより、レジスタ４から出力されるパワーダウン信号ＰＷＤが“Ｈ”となり、電圧レギュレータ３の動作が停止されて電源電圧ＶＣＣは０となり、その出力側はハイ・インピーダンス状態となる。
【００２７】
ステップＳ１４（図３の時刻ｔ３）において、電圧レギュレータ３の動作が停止した状態で、テスト電源端子Ｔ５にテスト用の電源電圧ＶＴを印加する。
【００２８】
ステップＳ１５において、予定している動作テスト項目ｉを実行する。即ち、入出力端子Ｔ３から予め決められたテスト用の動作信号を入力信号ＩＯとして第１の論理回路ブロック１に与え、第１の論理回路ブロック１での処理結果を示す信号を出力信号として入出力端子Ｔ３から得る。あるいは、入出力端子Ｔ３から予め決められたテスト用の動作信号を入力信号ＩＯとして第１の論理回路ブロック１を介して第２の論理回路ブロック２に与え、第２の論理回路ブロック２での処理結果を示す信号を出力信号として第１の論理回路ブロック１を介して入出力端子Ｔ３から得る。
【００２９】
ステップＳ１６において、テスト結果の判定を行う。即ち、ステップＳ１５の結果出力された信号ＩＯが、予め設定されている期待値に一致しているか否かを調べる。もしも一致していなければ、その半導体集積回路は不良と判定され、全項目のテスト結果を待たず、テストは直ちに終了する。ステップＳ１５で出力された信号ＩＯが、期待値に一致していれば、項目ｉのテストは合格となり、ステップＳ１７へ進む。
【００３０】
ステップＳ１７において、変数ｉの値が１だけ差し引かれる。
ステップＳ１８において、変数ｉの値が０か否かが判定される。変数ｉが０であれば、予定していたテスト項目はすべて終了したので、その半導体集積回路は良品と判定されてテストは終了する。変数ｉが０でなければ、予定しているテスト項目が残っているので、ステップＳ１９へ進む。
【００３１】
ステップＳ１９（図３の時刻ｔ４）において、テストリセット端子Ｔ６にリセット信号ＴＲＳＴを与える（リセット信号ＴＲＳＴを一定時間だけ“Ｌ”にする）。これにより、リセット信号ｒｓｔ２は“Ｌ”となり、第１及び第２の論理回路ブロック１，２は初期状態に設定される。一方、リセット信号ｒｓｔ１は“Ｈ”であるので、レジスタ４はセットされたままの状態で、パワーダウン信号ＰＷＤは“Ｈ”であり、電圧レギュレータ３の動作も停止状態が維持される。ステップＳ１９の処理の後、ステップＳ１５へ戻りステップＳ１５〜Ｓ１８の処理が繰り返される。すなわち、上述のステップＳ１９の処理の後、テスト電源端子Ｔ５から第２の論理回路ブロック２に対してテスト用電源電圧ＶＴを供給した状態で、変数ｉ−１で示される動作テスト項目が実行される。その変数ｉ−１で示される動作テスト項目に関する良品／不良品の判定が終了した後、良品と判定された場合は、レジスタ４は初期状態に設定せずに、リセット信号ｒｓｔ２（図３の時刻ｔ５）によって第１の論理回路ブロック１及び第２の論理回路ブロック２が初期状態に設定される。以降の変数ｉ−２、ｉ−３、・・・で示される動作テスト項目が実行される度に、図３の時刻ｔ６、ｔ７、・・・で示されるタイミングで、レジスタ４は初期状態に設定せずに、リセット信号ｒｓｔ２によって第１の論理回路ブロック１及び第２の論理回路ブロック２が初期状態に設定される。
【００３２】
ここまで説明した上述の動作テストは、電源電圧ＶＣＣとは異なるテスト用電源電圧ＶＴを一定にした状態で、変数ｉ、ｉ−１、ｉ−２、ｉ−３、・・・で示される動作テスト項目がテスト項目数Ｎ分だけ実行される。この後、テスト用電源電圧ＶＴを変化させた状態で、つまり、テスト用電源電圧ＶＴを電源電圧ＶＣＣよりも高く設定した状態や低く設定した状態で、変数ｉ、ｉ−１、ｉ−２、ｉ−３、・・・で示される動作テスト項目が図２のフローチャートに従ってテスト項目数Ｎ分だけ実行される。このようにして、電圧レギュレータを内蔵する半導体集積回路の動作マージンテストが実行される。
【００３３】
なお、以上はこの半導体集積回路の製造時における評価・量産テストの動作説明であるが、良品と判定されて装置に組み込まれる場合には、テスト電源端子Ｔ５は無接続状態にされ、テストリセット端子Ｔ６は“Ｈ”に固定接続される。これにより、第１及び第２の論理回路ブロック１，２とレジスタ４は、リセット端子Ｔ４に与えられるリセット信号ＲＳＴによって同時にリセットされるようになる。
【００３４】
以上のように、この実施例１の半導体集積回路は、第１及び第２の論理回路ブロック１，２とレジスタ４を一括してリセットするためのリセット端子Ｔ４に加えて、レジスタ４をリセットせずに第１及び第２の論理回路ブロック１，２をリセットするためのテストリセット端子Ｔ６とＡＮＤゲート５等の論理回路を有している。従って、製造（量産）時における評価のための動作マージンテストにおいて、テストリセット端子Ｔ６からリセット信号ＴＲＳＴを与えることにより、第１及び第２の論理回路ブロック１，２だけをリセットすることができる。これにより、図２のフローチャートからも明らかなように、本実施例１では、各動作テスト前に第１及び第２の論理回路ブロック１，２を初期状態に設定する（リセットする）度に、電圧レギュレータ３の動作を停止させる（電源電圧ＶＣＣの第２の論理回路ブロック２への供給を停止させる）処理は不要となり、また、各動作テストが終了した後に第２の論理回路ブロック２へのテスト用電源電圧ＶＴの供給を停止させる処理も不要となる。さらに、後者の処理が不要になることに伴い、各テスト動作前に第２の論理ブロック２へテスト用電源電圧ＶＴを供給する処理も不要となる。従って、この実施例１の半導体集積回路によれば、製造（量産）時の動作マージンテストの時間を大幅に削減できるという利点がある。
【実施例２】
【００３５】
図４は、本発明の実施例２を示す半導体集積回路の概念図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
この半導体集積回路は、図１中のテストリセット信号ＴＲＳＴが与えられるリセット端子Ｔ６を削除し、検出信号ＤＥＴを出力する論理回路９と、この検出信号ＤＥＴをクロック信号ＣＬＫのタイミングで保持してテストリセット信号ＴＲＳＴとして出力するリセット用レジスタ１０を設けている。論理回路９は、ある特定のアドレス信号を受信した時に、入出力端子Ｔ３から入力される入力信号ＩＯ（本実施例の半導体集積回路を使用するユーザによる通常動作では、その使用が制限される信号）に基づいて、“Ｈ”となる検出信号ＤＥＴを出力する。また、リセット用レジスタ１０は、図４に示されているように、例えば、フリップフロップで構成されており、出力端子／Ｑからテストリセット信号ＴＲＳＴを出力する。
【００３７】
リセット用レジスタ１０から出力されるテストリセット信号ＴＲＳＴは論理ゲート５（例えば、ＡＮＤゲート５）に与えられ、この論理ゲート５から出力されるリセット信号ｒｓｔ２は、第１の論理回路ブロック１へ与えられると共に、レベル変換回路８を介して第２の論理回路ブロック２へ与えられるようになっている。レベル変換回路８は、電源電圧ＶＤＤに従って論理ゲート５から出力されるリセット信号ｒｓｔ２を、第２の論理回路ブロック２の電源電圧ＶＣＣ（または、テスト用電源電圧ＶＴ）に応じたレベルの信号に変換するものである。
【００３８】
また、論理ゲート５と並列に複数の論理ゲート５ａ等が設けられ、これらの論理ゲート５ａ等から図示しないレジスタ、例えば、音量ボリュームを設定するレジスタ（本実施例における半導体集積回路が音源機能を有する場合）、左右どちらのヘッドフォンから音を出力するか、或いは、左右両方のヘッドフォンから音を出力するかを設定するためのレジスタ（本実施例における半導体集積回路が音源機能を有する場合）等に対するリセット信号が出力されるようになっている。
【００３９】
更に、この半導体集積回路は、図１中のレジスタ４に代えてリセット用レジスタ１０と同様のレジスタ１１が設けられている。レジスタ１１は、例えばフリップフロップで構成されており、第１の論理回路ブロック１から出力されるパワーダウン指示を、クロック信号ＣＬＫのタイミングで保持して、パワーダウン信号ＰＷＤとして出力するものである。これらのレジスタ１０及び１１は、リセット端子Ｔ４に与えられるリセット信号ＲＳＴで、強制的にリセットされるようになっている。その他の構成は、図１と同様である。
【００４０】
この半導体集積回路の動作においては、製造（量産）時の評価のための動作マージンテストの時に、テストリセット端子からテストのためのリセット信号ＴＲＳＴが与えられるのではなく、第１の論理回路ブロック１に接続された入出力端子Ｔ３に、本実施例の半導体集積回路を使用するユーザによる通常動作ではその使用が制限される信号が与えられる。そして、実施例２における半導体集積回路の動作マージンテストのフローチャートは、図２に示されている実施例１における半導体集積回路の動作マージンテストのフローチャートと同様である。また、実施例２における半導体集積回路の動作マージンテスト時の動作を示す信号波形図は、図３に示されている実施例１における半導体集積回路の動作マージンテスト時の動作を示す信号波形図と同様である。
【００４１】
実施例２の半導体集積回路の動作マージンテストが開始されると、まず、図２のステップＳ１１において、テストする項目数Ｎが変数ｉに設定される。次に、ステップＳ１２（図３の時刻ｔ１）において、リセット端子Ｔ４にリセット信号ＲＳＴを与える（リセット信号ＲＳＴを一定時間だけ“Ｌ”にする）。これにより、リセット信号ｒｓｔ２も“Ｌ”となり、第１及び第２の論理回路ブロック１，２が初期状態に設定され、レジスタ１１も、それまでの状態に関わらずこの時点でリセットされ、パワーダウン信号ＰＷＤが“Ｌ”となる（レジスタ１１が電圧レギュレータ３の動作を許可する）。前述の一定時間経過後にリセット信号ｒｓｔ１及びｒｓｔ２が共に“Ｈ”になると、第１の論理回路ブロック１、第２の論理回路ブロック２、レジスタ４はリセット状態を解除されるが、パワーダウン信号ＰＷＤが“Ｌ”となっていることにより、電圧レギュレータ３も、それまでの状態に関わらず、動作状態となって電源電圧ＶＣＣが出力される。
【００４２】
ステップＳ１３（図３の時刻ｔ２）において、入出力端子Ｔ３に所定のパターンの入力信号ＩＯを順次与え、第１の論理回路ブロック１からパワーダウン指示を出力させてレジスタ４をセットする（パワーダウン信号ＰＷＤが出力される）ことによって、電圧レギュレータ３の動作を停止、つまり、電源電圧ＶＣＣの出力を停止させる。
【００４３】
次に、ステップＳ１４（図３の時刻ｔ３）において、電圧レギュレータ３の動作が停止した状態で、テスト電源端子Ｔ５にテスト用の電源電圧ＶＴを印加する。その後、ステップＳ１５において、第１及び第２の論理回路ブロック１，２に対する動作テスト項目ｉを実行し、テスト結果の判定を行い、残りのテスト項目を実行するためにステップ１９へ進む。ここでのテスト実行動作は、実施例１における動作テスト項目ｉの実行動作と同様である。
【００４４】
ステップＳ１９（図３の時刻ｔ４）において、論理回路９がある特定のアドレス信号を受信した時に、入出力端子Ｔ３から入力される入力信号ＩＯに基づいて、論理回路９から出力される検出信号ＤＥＴが“Ｈ”となり、その検出信号ＤＥＴがクロック信号ＣＬＫのタイミングに従ってリセット用レジスタ１０に保持され、このリセット用レジスタ１０の出力端子／Ｑから“Ｌ”のリセット信号ＴＲＳＴが出力されて論理ゲート５に与えられる。これにより、パワーダウン信号ＰＷＤを出力するレジスタ１１はリセットされずに、つまり、電圧レギュレータ３の動作を停止させた状態で第１及び第２の論理回路ブロック１，２がリセットされる。ステップＳ１９の処理の後、実施例１の場合と同様にして、ステップＳ１５へ戻りステップＳ１５〜Ｓ１８の処理が繰り返される。
【００４５】
ここまで説明した上述の動作テストは、電源電圧ＶＣＣとは異なるテスト用電源電圧ＶＴを一定にした状態で、変数ｉ、ｉ−１、ｉ−２、ｉ−３、・・・で示される動作テスト項目がテスト項目数Ｎ分だけ実行される。この後、テスト用電源電圧ＶＴを変化させることにより、つまり、テスト用電源電圧ＶＴを電源電圧ＶＣＣよりも高く、あるいは、低くした状態で、電圧レギュレータを内蔵する半導体集積回路の動作マージンテストが図２のフローチャートに従って実行される。
【００４６】
以上のように、この実施例２の半導体集積回路では、論理回路９及びリセット用レジスタ１０が設けられていることによって、第１の論理回路ブロック１に接続された入出力端子Ｔ３に入力される入力信号ＩＯに基づいて、電圧レギュレータ３を停止させた状態で第１及び第２の論理回路ブロック１，２を初期状態に設定するためのリセット信号ＴＲＳＴが生成される。従って、半導体集積回路の端子数の増加を抑制しながら、実施例１と同様の効果を得ることができる。
【００４７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  リセット信号ＲＳＴ及びテスト用リセット信号ＴＲＳＴを“Ｌ”レベルを基準として説明したが、“Ｈ”レベルを基準とする場合には、論理ゲート５として、ＡＮＤゲートに代えてＯＲゲート（論理和ゲート）を用いる必要がある。
（ｂ）  図１中のレジスタ４はフリップフロップで構成しても良い。また、図４中のリセット用レジスタ１０を省略して論理回路９の出力信号（検出信号ＤＥＴ）を、そのままテストリセット信号ＴＲＳＴとして論理ゲート５に与えるように構成することもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す半導体集積回路の概念図である。
【図２】図１の半導体集積回路のテスト方法を示すフローチャートである。
【図３】図１の半導体集積回路のテスト時の動作を示す信号波形図である。
【図４】本発明の実施例２を示す半導体集積回路の概念図である。
【符号の説明】
【００４９】
１    第１の論理回路ブロック
２    第２の論理回路ブロック  
３    電圧レギュレータ
４，１１    レジスタ
５，７    論理ゲート
６，８    レベル変換回路
９    論理回路
１０    リセット用レジスタ
【図１】
0004705880.tif 000002
【図２】
0004705880.tif 000003
【図３】
0004705880.tif 000004
【図４】
0004705880.tif 000005