(57)【特許請求の範囲】
【請求項１】
半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１面に形成された半導体素子と、
（ｃ）前記半導体素子上に形成された多層配線層と、
（ｄ）前記多層配線層の最上層に形成されたパッドと、
（ｅ）前記パッド上に形成されたバンプ電極とを有し、
前記バンプ電極を実装基板上に形成されている端子と接続することにより、前記半導体チップを前記実装基板に実装する半導体装置であって、
前記半導体基板の前記第１面と反対側の第２面には、電気信号と物理量とを変換するトランスデューサが形成されており、
前記トランスデューサは、
（ｆ１）前記半導体基板の前記第２面上に形成された第１絶縁膜と、
（ｆ２）前記第１絶縁膜上に形成された第２絶縁膜と、
（ｆ３）前記第２絶縁膜に形成された空洞部と、
（ｆ４）前記空洞部を覆うように形成されたダイアフラム膜とを有し、
前記トランスデューサは、外力による前記ダイアフラム膜の機械的変形を電気信号に変換する機能を有し、
前記多層配線層と前記トランスデューサとは、前記半導体基板を貫通する貫通電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記トランスデューサは、前記ダイアフラム膜の機械的変形に起因した前記ダイアフラム膜の歪を電気信号に変換する歪センサを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記歪センサは、前記ダイアフラム膜に発生する歪によって前記歪センサの抵抗値が変化することを利用して、外力による前記ダイアフラム膜の歪を電気信号に変換することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記トランスデューサは、容量素子を有し、
前記容量素子は、
前記第１絶縁膜と前記第２絶縁膜の間に形成された下部電極と、
前記ダイアフラム膜から形成された上部電極とを有し、
前記下部電極と前記上部電極との間に前記空洞部が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記上部電極となる前記ダイアフラム膜の機械的変形により、前記空洞部を介した前記上部電極と前記下部電極との間の距離が変化し、前記上部電極と前記下部電極との間の距離が変化することにより、前記容量素子の静電容量が変化することを利用して、外力による前記ダイアフラム膜の機械的変形を電気信号に変換することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記トランスデューサは、圧力センサあるいは振動センサであることを特徴とする半導体装置。
【請求項７】
半導体チップを備え、
前記半導体チップは、
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１面に形成された半導体素子と、
（ｃ）前記半導体素子上に形成された多層配線層と、
（ｄ）前記多層配線層の最上層に形成されたパッドと、
（ｅ）前記パッド上に形成されたバンプ電極とを有し、
前記バンプ電極を実装基板上に形成されている端子と接続することにより、前記半導体チップを前記実装基板に実装する半導体装置であって、
前記半導体基板の前記第１面と反対側の第２面には、電気信号と物理量とを変換するトランスデューサが形成されており、
前記トランスデューサは、
（ｆ１）前記半導体基板の前記第２面上に形成された第１絶縁膜と、
（ｆ２）前記第１絶縁膜上に形成された下部電極と、
（ｆ３）前記下部電極上に形成された第２絶縁膜と、
（ｆ４）前記第２絶縁膜に形成され、前記下部電極を露出する空洞部と、
（ｆ５）前記空洞部を覆うように形成された上部電極とを有し、
前記トランスデューサは、外力による前記上部電極の機械的変形を電気信号に変換する機能を有し、
前記多層配線層と前記トランスデューサとは、前記半導体基板を貫通する貫通電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記上部電極の機械的変形により、前記空洞部を介した前記上部電極と前記下部電極との間の距離が変化し、前記上部電極と前記下部電極との間の距離が変化することにより、前記上部電極と前記下部電極から構成される容量素子の静電容量が変化することを利用して、外力による前記上部電極の機械的変形を電気信号に変換することを特徴とする半導体装置。
【請求項９】
基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を有する半導体チップを備え、
前記半導体チップは、
（ａ）前記ＳＯＩ基板の前記基板層に形成された半導体素子と、
（ｂ）前記半導体素子上に形成された多層配線層と、
（ｃ）前記多層配線層の最上層に形成されたパッドと、
（ｄ）前記パッド上に形成されたバンプ電極とを有し、
前記バンプ電極を実装基板上に形成されている端子と接続することにより、前記半導体チップを前記実装基板に実装する半導体装置であって、
前記ＳＯＩ基板の前記半導体層には、電気信号と物理量とを変換するトランスデューサが形成されており、
前記トランスデューサは、
（ｅ１）前記埋め込み絶縁層に形成された空洞部と、
（ｅ２）前記空洞部を覆い、かつ、前記半導体層から構成されるダイアフラム膜と、
（ｅ３）外力による前記ダイアフラム膜の歪を電気信号に変換する歪センサとを有し、
前記多層配線層と前記トランスデューサとは、前記ＳＯＩ基板を貫通する貫通電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記基板層の厚さは、前記半導体層の厚さに比べて厚く形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＥＭＳ(Micro Electro Mechanical Systems)とＬＳＩ（Large Scale Integrated circuit）とを形成する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００４−２７１３１２号公報（特許文献１）には、センサチップと回路チップとを積層して形成する半導体装置が記載されており、センサチップと回路チップの電気的接続における寄生容量の低減および設計自由度の向上を図ることができる技術が記載されている。具体的には、センサチップを回路チップに対してフェイスダウンで接続し、センサチップの電極パッドと回路チップの電極パッドとをバンプ電極で接続するとしている。上述したようにしてセンサチップと回路チップとを接続させたマルチチップモジュールの状態で、回路チップをパッケージに接続する。回路チップとパッケージとの電気的接続は、回路チップの電極パッドとパッケージの電極リードとをバンプ電極で接続することにより行なうとしている。
【特許文献１】特開２００４−２７１３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体製造プロセス技術を用いて半導体基板（例えば、Ｓｉ基板）の表面やＳＯＩ（Silicon On Insulator）基板に空洞部を形成し、この空洞部を覆うようにダイアフラム膜を形成する技術がある。そして、外力によるダイアフラム膜の機械的な変形を電気的信号として計測するものが圧力センサや振動センサ、音波センサ（マイクロホン）である。
【０００４】
近年、このようなマイクロホンが携帯電話機やパソコンのマイクロホンとして採用されたり、小型の携帯機器での高度計測に上述した圧力センサが応用され始めたりしている。
【０００５】
ここで用いられるマイクロホンや圧力センサは、空洞部と空洞部を覆うように形成されているダイアフラム膜（以下、空洞部とダイアフラム膜を合わせてダイアフラム構造という）からなるＭＥＭＳ構造体と信号処理用の集積回路（ＬＳＩ）で構成される。
【０００６】
例えば、ダイアフラム構造によれば、外部圧力や外部からの音波などの振動によりダイアフラム膜が変形し、このダイアフラム膜の変形を歪センサや容量電極の変位としてとらえることができる。そして、歪センサでの抵抗値の変化や容量素子の容量変化を集積回路で処理することにより、外部圧力や音波振動を電気信号として出力することができる。このようにマイクロホンや圧力センサは、ダイアフラム構造と集積回路から構成されるが、今後、これらのマイクロホンや圧力センサは、小型化が推進されていくと考えられ、ダイアフラム構造や集積回路の集積化が要求される。
【０００７】
例えば、特許文献１に記載されている技術では、ＭＥＭＳ構造体と集積回路とを別々の半導体チップに形成する技術が開示されている。そして、この技術によれば、ＭＥＭＳ構造体を形成しているセンサチップと集積回路を形成している回路チップの電気的接続、さらには、回路チップとパッケージとの電気的接続をワイヤボンディングで接続するのではなく、バンプ電極により接続している。
【０００８】
しかし、ＭＥＭＳ構造体と集積回路とを別々の半導体チップに形成しているため、ＭＥＭＳの薄板化を充分に行なうことができず、ＭＥＭＳの小型化に限界がある。さらには、ＭＥＭＳ構造体を形成したセンサチップを回路チップと接続したうえで、回路チップをパッケージと電気的に接続する必要があるため、必然的に、センサチップの大きさよりも回路チップの大きさを大きくする必要があり、ＭＥＭＳの小型化を阻害することになっている。
【０００９】
そこで、ＭＥＭＳの小型化を実現するために、半導体基板に形成された集積回路（ＬＳＩ）の上に、ＬＳＩの配線プロセスと互換性のあるプロセスを用いてダイアフラム構造を形成し、小型で高感度なＭＥＭＳを形成する技術がある。この技術のように集積回路（ＬＳＩ）上にＭＥＭＳ構造体（ダイアフラム構造）を積層することで、集積回路とＭＥＭＳ構造体を別々の半導体チップで構成したものやＭＥＭＳ構造体の横に集積回路を配置するものよりも、ＭＥＭＳ全体の実装面積やチップ面積を縮小できる。
【００１０】
ところが、集積回路上にＭＥＭＳ構造体を形成した半導体チップをベアチップで用いる場合、半導体チップから外部への接続端子（パッド電極）とＭＥＭＳ構造体が同じ表面に配置されている。このため、半導体チップをモジュール基板（実装基板、配線基板）に実装する場合、パッド電極とモジュール基板上の配線との電気的な接続はワイヤで接続する必要がある。すなわち、ＭＥＭＳの小型化のために、ベアチップ（半導体チップ）のパッド電極上にバンプ電極を設け、このバンプ電極を用いて半導体チップをモジュール基板にフェイスダウンで実装すると、バンプ電極と同じ表面に形成されているＭＥＭＳ構造体がモジュール基板と対向することになる。したがって、ＭＥＭＳ構造体の表面が外部空間と対向しないこととなり、外部空間の圧力や音波などの振動信号を直接受信することができなくなる。このため、ＭＥＭＳ構造体を上にした状態で半導体チップをモジュール基板に配置した後、ＭＥＭＳ構造体と同じ表面に形成されているパッド電極とモジュール基板上の配線とをワイヤで接続する必要があり、ＭＥＭＳの実装面積の小型化に限界がある。さらには、半導体チップを他の表面実装の部品と一緒に処理することができなくなる。
【００１１】
本発明の目的は、マイクロホンや圧力センサといったＭＥＭＳ構造体に対して外部空間からの圧力や振動信号を直接受信できるように構成し、かつ、ＭＥＭＳ構造体と集積回路とを形成した半導体チップをバンプ電極でモジュール基板にフェイスダウン実装することにより、小型化を実現できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、半導体チップを備え、前記半導体チップは、（ａ）半導体基板と、（ｂ）前記半導体基板の第１面に形成された半導体素子と、（ｃ）前記半導体素子上に形成された多層配線層と、（ｄ）前記多層配線層の最上層に形成されたパッドと、（ｅ）前記パッド上に形成されたバンプ電極とを有する。そして、前記バンプ電極を実装基板上に形成されている端子と接続することにより、前記半導体チップを前記実装基板に実装する。このとき、前記半導体基板の前記第１面と反対側の第２面には、電気信号と物理量とを変換するトランスデューサが形成されている。この前記トランスデューサは、（ｆ１）前記半導体基板の前記第２面上に形成された第１絶縁膜と、（ｆ２）前記第１絶縁膜上に形成された第２絶縁膜と、（ｆ３）前記第２絶縁膜に形成された空洞部と、（ｆ４）前記空洞部を覆うように形成されたダイアフラム膜とを有する。そして、前記トランスデューサは、外力による前記ダイアフラム膜の機械的変形を電気信号に変換する機能を有し、前記多層配線層と前記トランスデューサとは、前記半導体基板を貫通する貫通電極によって電気的に接続されているものである。
【００１５】
このように構成された代表的な実施の形態による半導体装置によれば、ＭＥＭＳ構造体（トランスデューサ）に対して外部空間からの圧力や振動信号を直接受信できるように構成し、かつ、ＭＥＭＳ構造体と集積回路とを形成した半導体チップをバンプ電極でモジュール基板にフェイスダウン実装することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、ＭＥＭＳ構造体（トランスデューサ）に対して外部空間からの圧力や振動信号を直接受信できるように構成することができ、かつ、ＭＥＭＳ構造体と集積回路とを形成した半導体チップをバンプ電極でモジュール基板にフェイスダウン実装することができる。つまり、半導体チップの表裏の両面に集積回路（ＬＳＩ）とＭＥＭＳ構造体（トランスデューサ）を形成するので、半導体チップの小型化およびモジュール基板への半導体チップのフェイスダウン実装による実装面積の小型化を、ＭＥＭＳ構造体（トランスデューサ）への入力信号（圧力、振動信号など）を損なうことなく実現できる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１における半導体装置の構成を示す断面図である。図１において、本実施の形態１における半導体装置は、集積回路とＭＥＭＳ構造体（トランスデューサ）を有する構成をしており、半導体基板の一方の面に集積回路が形成され、半導体基板の他方の面にＭＥＭＳ構造体が形成されている点に特徴の１つがある。
【００２４】
まず、半導体基板の一方の面に形成されている集積回路の構成について説明する。図１に示すように、半導体基板１の一方の面（半導体基板１の下側の面）には、素子分離領域２が形成されており、素子分離領域で区画された活性領域にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎやｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。そして、ｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐを覆うように層間絶縁膜１１が形成されており、この層間絶縁膜１１に多層配線が形成されている。具体的には、ｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐとプラグを介して電気的に接続する第１層配線Ｌ１が形成され、この第１層配線Ｌ１の上部にプラグを介して第１層配線Ｌ１と電気的に接続する第２層配線Ｌ２が形成されている。さらに、第２層配線Ｌ２の上層には第３層配線Ｌ３が形成されている。本実施の形態１では、多層配線の例として３層からなる多層配線を示しているが、３層の多層配線は単なる例示であり、多層配線の層数はこれ以上であってもこれ以下であってもよい。第３層配線Ｌ３と同層にはパッドＰＤが形成されており、このパッドＰＤに外部接続端子となるバンプ電極ＢＰが形成されている。以上のようにして、半導体基板１の一方の面に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐなどからなる回路素子と、この回路素子上に形成されている多層配線よりなる集積回路が形成されている。この集積回路は、後述するように、ＭＥＭＳ構造体（トランスデューサ）で検出された電気信号の信号処理を行なう機能を有している。
【００２５】
次に、半導体基板１のもう一方の面に形成されているＭＥＭＳ構造体（トランスデューサ）の構成について説明する。本実施の形態１では、ＭＥＭＳ構造体としてトランスデューサを形成している。トランスデューサとは、物理量と電気信号とを相互に変換する機能を有する素子であり、例えば、本実施の形態１では、圧力を電気信号に変換する圧力センサについて説明する。ただし、本実施の形態１で説明するトランスデューサは、圧力センサに限定されるものではなく、音波と電気信号とを相互に変換するマイクロホンや振動センサなどにも適用することができる。
【００２６】
図１に示すように、半導体基板１の集積回路形成面とは反対側の面には、ＭＥＭＳ構造体が形成されている。このＭＥＭＳ構造体の構成について説明する。図１において、半導体基板１の集積回路形成面とは反対側の面には、絶縁膜１６が形成されており、この絶縁膜１６上に下部電極２３が形成されている。そして、下部電極２３を覆うように、下部電極２３上に絶縁膜２４が形成されており、この絶縁膜２４に空洞部２８が形成されている。空洞部２８は、下部電極２３上に位置するように配置されている。空洞部２８を形成した絶縁膜２４上には上部電極２６が形成されている。空洞部２８と上部電極２６を合わせた構造がダイアフラム構造であり、上部電極２６はダイアフラム膜と呼ばれることもある。上部電極２６上には、絶縁膜２９が形成されており、この絶縁膜２９上にパッシベーション膜３０が形成されている。本実施の形態１における圧力センサ（ＭＥＭＳ構造体）は、上記のように構成されており、圧力センサと上述した集積回路とは半導体基板１を貫通する貫通電極によって電気的に接続されている。具体的には、圧力センサの下部電極２３と集積回路を構成する第３層配線Ｌ３は貫通電極２０ｂで接続されており、圧力センサの上部電極２６と集積回路を構成する第３層配線Ｌ３は貫通電極２０ａで接続されている。貫通電極２０ａ、２０ｂは、孔に導電材料を埋め込むことにより形成されているが、貫通電極２０ａ、２０ｂの側面と半導体基板１とを絶縁するために、孔の側面には絶縁膜が形成されている。
【００２７】
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その動作について説明する。まず、外部空間から圧力が加わると、圧力センサ（ＭＥＭＳ構造体）を構成する上部電極（ダイアフラム膜）２６が機械的に変形する。すなわち、上部電極２６の下部は空洞部２８が形成されているため、上部電極２６の上側から圧力が加わると、上部電極２６は空洞部２８に食い込むように変形する。このため、空洞部２８を介した上部電極２６と下部電極２３との間の距離が変化することになる。圧力センサでは、上部電極２６と下部電極２３により容量素子が形成されているので、上部電極２６と下部電極２３との間の距離が変化すると、この容量素子の静電容量が変化する。この静電容量の変化は、上部電極２６に接続されている貫通電極２０ａと、下部電極２３に接続されている貫通電極２０ｂにより、集積回路に伝えられる。集積回路では、容量素子の容量変化を電気的に信号処理する。その後、集積回路で信号処理された電気信号は、外部接続端子であるバンプ電極ＢＰを介して外部回路に出力される。このようにして、本実施の形態１における半導体装置が動作する。つまり、圧力という物理量を圧力センサ（ＭＥＭＳ構造体）で容量変化に変換し、この容量変化を集積回路で電気的に処理することにより、圧力に対応した電気信号を生成することができ、結果として圧力を検出することができるのである。外部空間から印加される圧力の大きさによって上部電極２６の変形が変化するので、圧力の大きさに応じて上部電極２６の変形が変わることになる。このことから、圧力の大きさによって、上部電極２６と下部電極２３の距離が変わることになるので、圧力の大きさに応じて、容量素子の静電容量の変化が異なることになる。したがって、静電容量の変化がどれくらい変化したかを検出することにより、外部空間の圧力を知ることができるのである。具体的に、圧力が大きい場合には、上部電極２６の変形も大きくなり、結果として、上部電極２６と下部電極２３より構成される容量素子の容量変化も大きくなる。一方、圧力が小さい場合には、上部電極２６の変形は小さく、結果として、容量素子の容量変化は少なくなるのである。集積回路では、例えば、容量変化を電圧値として変換することにより、圧力の大きさを電圧値の大きさとして出力することができる。
【００２８】
このように半導体基板に形成される圧力センサ（トランスデューサ）は、圧力を容量変化として検出するＭＥＭＳ構造体と、容量変化を電気的に信号処理する集積回路が必要となる。このとき、ＭＥＭＳ構造体と集積回路とを別々の半導体チップに形成することが考えられる。しかし、ＭＥＭＳ構造体と集積回路とを別々の半導体チップに形成する場合、圧力センサのサイズが大きくなってしまう問題点がある。近年では、半導体基板に形成する圧力センサの小型化の要求が高まっており、圧力センサの小型化を実現する工夫が必要とされる。
【００２９】
そこで、ＭＥＭＳ構造体と集積回路とを同一の半導体基板上に形成することが考えられる。例えば、半導体基板上に集積回路を形成し、この集積回路の上部にＭＥＭＳ構造体を形成する構造が検討されている。この構造によれば、ＭＥＭＳ構造体と集積回路とを別々の半導体チップに形成する場合に比べて小型化を実現することができるが、この構造では小型化に限界があり、さらなる圧力センサの小型化が求められている。すなわち、集積回路の上部にＭＥＭＳ構造体を形成する場合、ＭＥＭＳ構造体を外部空間に向けて配置する必要があるため、集積回路から外部回路への接続にバンプ電極を用いることができず、ワイヤによる接続をする必要がある。これは、集積回路とＭＥＭＳ構造体が半導体基板の同じ側に形成されているので、集積回路と実装基板（インターポーザ、配線基板）と接続する際に、バンプ電極を使用すると、半導体基板の集積回路形成面が実装基板に接着することになるからである。つまり、半導体基板の集積回路形成面には、ＭＥＭＳ構造体が形成されており、このＭＥＭＳ構造体が半導体基板と実装基板で挟まれるように配置されることになる。したがって、ＭＥＭＳ構造体は外部空間に向けて配置されないことになり、ＭＥＭＳ構造体で外部空間からの圧力を検出できないことになる。このため、集積回路の上部にＭＥＭＳ構造体を形成する構造では、半導体基板の集積回路形成面（ＭＥＭＳ構造体形成面）を上側にして、半導体基板を実装基板に搭載する必要がある。この構造では、半導体基板に形成されている集積回路と実装基板の配線とはワイヤで接続することになる。
【００３０】
この場合、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくして外部接続端子のスペースを確保する必要がある。つまり、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくすることにより、ＭＥＭＳ構造体の外側の領域で、集積回路のパッドと実装基板の配線とをワイヤで接続することになる。このため、この構造では、ＭＥＭＳ構造体よりも必ず集積回路の大きさを大きくする必要があるので、ＭＥＭＳ構造体を小型化しても、集積回路を含む半導体装置全体としての小型化を実現するには限界があり、さらなる小型化を実現することができていない。
【００３１】
そこで、本実施の形態１における半導体装置では、図１に示すような構造を提案している。すなわち、図１に示すように、半導体基板１の一方の面に集積回路を形成する一方、半導体基板１の他方の面にＭＥＭＳ構造体を形成するものである。このように半導体基板１の両面を使用して集積回路とＭＥＭＳ構造体を形成することにより、ＭＥＭＳ構造体と集積回路を含む半導体装置の小型化を推進することができるのである。この理由について説明する。まず、図１に示すように、集積回路を構成する多層配線の最上層（第３層）にパッドＰＤが形成されており、このパッドＰＤ上にバンプ電極ＢＰが形成されている。そして、本実施の形態１では、このバンプ電極ＢＰを使用することにより、半導体基板（半導体チップ）１と実装基板とを電気的に接続している。
【００３２】
図２は、図１に示す半導体装置を実装基板に接続している様子を示す断面図である。図２に示すように、集積回路上に形成されているバンプ電極ＢＰによって、実装基板３４に形成されている配線３５と集積回路が電気的に接続されることになる。このとき、半導体基板１に形成されている集積回路は実装基板３４と対向するように配置されるので、集積回路の反対側に形成されているＭＥＭＳ構造体は上側を向くように配置される。すなわち、ＭＥＭＳ構造体は外部空間に向けて配置されることになる。したがって、ＭＥＭＳ構造体では外部空間の圧力を検出することができる。
【００３３】
このように、本実施の形態１では、半導体基板１の一方の面に集積回路を形成し、かつ、半導体基板１の他方の面にＭＥＭＳ構造体を形成するように構成しているので、集積回路をバンプ電極ＢＰでフェイスダウン接続すると、ＭＥＭＳ構造体が外部空間に向けて配置されることになる。つまり、本実施の形態１における半導体装置では、集積回路と実装基板３４とをバンプ電極ＢＰでフェイスダウン接続しても、ＭＥＭＳ構造体を外部空間に向けて配置することができるのである。このことは、集積回路をワイヤで実装基板３４と接続する場合に比べて小型化を図ることができることを意味する。具体的には、図１に示す構造では、ＭＥＭＳ構造体の平面的な大きさよりも集積回路の平面的な大きさを大きくする必要がないのである。例えば、上述したように、集積回路とＭＥＭＳ構造体とを半導体基板の同じ側に形成し、集積回路の上部にＭＥＭＳ構造体を配置する場合、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくして、集積回路上のパッドと実装基板の配線とをワイヤで接続する必要がある。これに対し、本実施の形態１では、半導体基板１の一方の面に集積回路を形成する一方、半導体基板１の他方の面にＭＥＭＳ構造体を形成するように構成し、集積回路と実装基板３４とをバンプ電極ＢＰでフェイスダウン接続している。すなわち、集積回路と同じ側にＭＥＭＳ構造体が配置されていないので、ＭＥＭＳ構造体の大きさに関係なく集積回路を形成することができるのである。つまり、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくする必要がないのである。したがって、集積回路の平面的な大きさをＭＥＭＳ構造体と同じかそれ以下のサイズにすることができるので、集積回路とＭＥＭＳ構造体を備える半導体装置の小型化を推進することができるのである。
【００３４】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。まず、図３に示すように、半導体基板１上にＭＩＳＦＥＴを形成する。図３では、半導体基板１を拡大して示している。この図３に示すＭＩＳＦＥＴの形成工程について説明する。
【００３５】
半導体基板１は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１のＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。
【００３６】
次に、素子分離領域２で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル４を形成する。ｐ型ウェル３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１内に導入することで形成される。同様に、ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１内に導入することで形成される。
【００３７】
続いて、ｐ型ウェル３の表面領域およびｎ型ウェル４の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００３８】
次に、半導体基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５を酸窒化シリコン膜（ＳｉＯＮ）や酸化ハフニウムなどの高誘電率膜から形成してもよい。
【００３９】
続いて、ゲート絶縁膜５上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にホウ素などのｐ型不純物を導入する。
【００４０】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極６ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極６ｂを形成する。
【００４１】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ａには、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極６ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ｂには、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極６ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００４２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ａに整合した浅いｎ型不純物拡散領域７を形成する。浅いｎ型不純物拡散領域７は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域８を形成する。浅いｐ型不純物拡散領域８は、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ｂに整合して形成される。この浅いｐ型不純物拡散領域８は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００４３】
次に、半導体基板１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール９をゲート電極６ａ、６ｂの側壁に形成する。サイドウォール９は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【００４４】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール９に整合した深いｎ型不純物拡散領域１０ａを形成する。深いｎ型不純物拡散領域１０ａは、半導体領域である。この深いｎ型不純物拡散領域１０ａと浅いｎ型不純物拡散領域７によってソース領域が形成される。同様に、深いｎ型不純物拡散領域１０ａと浅いｎ型不純物拡散領域７によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域７と深いｎ型不純物拡散領域１０ａで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００４５】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール９に整合した深いｐ型不純物拡散領域１０ｂを形成する。この深いｐ型不純物拡散領域１０ｂと浅いｐ型不純物拡散領域８によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００４６】
このようにして、深いｎ型不純物拡散領域１０ａおよび深いｐ型不純物拡散領域１０ｂを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００４７】
本実施の形態１では、ゲート電極６ａ、６ｂをポリシリコン、ソース領域およびドレイン領域（拡散領域）をシリコンに形成した不純物領域で形成したが、それぞれの表面にチタンやコバルト、ニッケル膜を堆積し、熱処理によってシリサイド化することにより、ゲート電極６ａ、６ｂと拡散領域の低抵抗化を図ることもできる。このようにして、図３に示すｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐを半導体基板１上に形成することができる。
【００４８】
次に、図４に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐを覆うように層間絶縁膜１１を形成する。そして、層間絶縁膜１１の表面を、例えば、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）により平坦化する。層間絶縁膜１１は、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法（Chemical Vapor Deposition）により形成することができる。
【００４９】
続いて、図５に示すように、層間絶縁膜１１を貫通してｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域やｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域に達するプラグＰＬＧ１を形成する。なお、図５では図示されていないが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極やｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極に達するプラグも形成される。その後、プラグＰＬＧ１を形成した層間絶縁膜１１上に第１層配線Ｌ１を形成する。プラグＰＬＧ１は、例えば、タングステン膜を埋め込むことにより形成されており、第１層配線Ｌ１はアルミニウムやアルミニウムとチタン、窒化チタンの積層膜から形成される。
【００５０】
次に、図６に示すように、第１層配線Ｌ１を覆うように層間絶縁膜１１を形成し、この層間絶縁膜１１にプラグＰＬＧ２を形成する。このプラグＰＬＧ２は第１層配線Ｌ１と接続されるように形成される。そして、プラグＰＬＧ２を形成した層間絶縁膜１１上に第２層配線Ｌ２を形成し、この第２層配線Ｌ２を覆うように層間絶縁膜１１を形成する。その後、層間絶縁膜１１の表面を、例えば、ＣＭＰ法で平坦化する。このとき、層間絶縁膜１１の表面を窒化シリコン膜などＣＭＰ耐性の高い材料や、後続する工程での銅の拡散を抑える膜とすることが望ましい。
【００５１】
続いて、図７に示すように、層間絶縁膜１１にプラグＰＬＧ３を形成する。このプラグＰＬＧ３は、第２層配線Ｌ２に接続するように形成される。そして、プラグＰＬＧ３を形成した層間絶縁膜１１の表面にレジスト膜１２を塗布する。その後、塗布したレジスト膜１２に露光・現像処理を施すことによりパターニングする。レジスト膜１２のパターニングは、貫通電極形成領域に開口部１２ａが形成されるように行なわれる。
【００５２】
次に、図８に示すように、開口部１２ａを形成したレジスト膜１２をマスクとして、層間絶縁膜１１、素子分離領域２および半導体基板１の一部をエッチングする。これにより、貫通口となる溝１３を形成することができる。その後、パターニングしたレジスト膜１２を除去し、半導体基板１を洗浄する。
【００５３】
続いて、図９に示すように、溝１３内を含む層間絶縁膜１１上に酸化シリコン膜１４を形成する。この酸化シリコン膜１４は、例えば、プラズマＣＶＤ法により形成することができる。そして、この酸化シリコン膜１４をエッチバックする。これにより、層間絶縁膜１１上および溝１３の底部に存在する酸化シリコン膜１４が除去される一方、溝１３の側面にだけ酸化シリコン膜１４を残存させることができる。その後、溝１３の内部を埋め込む金属膜１５を形成する。本実施の形態１では、例えば、溝１３を埋め込む金属膜１５として、まず、タンタル膜（Ｔａ膜）とシード層となる銅膜（Ｃｕ膜）をスパッタリング法で積層して形成した後、めっき法で銅膜を溝１３に埋め込むようにしている。
【００５４】
次に、図１０に示すように、層間絶縁膜１１上に形成されている不要な金属膜１５を除去する。不要な金属膜１５を構成する銅膜の除去はＣＭＰ法で実施し、銅膜の下層に形成されているタンタル膜に関しては、フッ素系のプラズマガスによって除去する。これにより、層間絶縁膜１１上に形成されている金属膜１５が除去され、溝１３の内部にだけ金属膜１５が埋め込まれる。
【００５５】
その後、図１１に示すように、第３層配線Ｌ３を形成する。例えば、第３層配線Ｌ３は、層間絶縁膜１１上に窒化チタン膜／アルミニウム膜／窒化チタン膜をスパッタリング法で積層膜として形成し、この積層膜に対してフォトリソグラフィ技術とエッチング技術を使用することで形成される。このとき、第３層配線Ｌ３と同層でパッドＰＤも形成される。そして、第３層配線Ｌ３およびパッドＰＤを覆うようにパッシベーション膜を形成する。図１１では、パッシベーション膜も層間絶縁膜１１として記載されている。なお、第３層配線Ｌ３の一部が金属膜１５を埋め込んだ溝１３の上部を被覆するようになっている。
【００５６】
本実施の形態１では、図１０に示すように、層間絶縁膜１１上に形成されている不要な金属膜１５を除去する際、銅膜と銅膜の下層に形成されているタンタル膜も除去しているが、銅膜の下層に形成されているタンタル膜を残した状態で、第３層配線Ｌ３の成膜から加工までを実施してもよい。
【００５７】
ここまでの工程で半導体基板１上に集積回路を形成することができる。これまでの工程は、一般的な集積回路の製造工程に、貫通電極用の溝１３を形成する工程およびこの溝１３に金属膜１５を埋め込む工程を追加したものである。
【００５８】
続いて、半導体基板１の集積回路を形成した面とは反対側の面にＭＥＭＳ構造体を形成する製造工程について図面を参照しながら説明する。
【００５９】
まず、図１２に示すように、半導体基板１の集積回路を形成した面とは反対側の面（裏面）を洗浄した後、絶縁膜１６を形成する。絶縁膜１６は、例えば、窒化シリコン膜より形成することができる。本実施の形態１では、絶縁膜１６を形成する前までの工程で裏面に形成された膜を除去して半導体基板１を露出させてから、絶縁膜１６を形成している。この際、半導体基板１の裏面に研磨処理を実施してもよい。
【００６０】
次に、図１３に示すように、フォトリソグラフィ技術を使用してパターニングしたレジスト膜（図示せず）を形成する。このレジスト膜のパターニングは、貫通電極形成領域を開口するように行なわれる。そして、パターニングしたレジスト膜をマスクにして、絶縁膜１６および半導体基板１の一部をエッチングする。これにより、溝１３に接続する溝１７を形成する。
【００６１】
そして、図１４に示すように、溝１７内を含む絶縁膜１６上に酸化シリコン膜１８を形成する。この酸化シリコン膜１８は、例えば、プラズマＣＶＤ法により形成することができる。そして、この酸化シリコン膜１８をエッチバックする。これにより、絶縁膜１６上および溝１７の底部に存在する酸化シリコン膜１８が除去される一方、溝１７の側面にだけ酸化シリコン膜１８を残存させることができる。図１３〜図１４では、溝１３と溝１７の径を同サイズとしたが、溝１３の径を溝１７の径と変えて、フォトリソグラフィの合わせ余裕を大きくとる場合は、溝１３の側壁に酸化シリコン膜１４を形成した後、窒化シリコン膜を積層し、エッチバックせずに金属膜１５を埋め込み、ＣＭＰ法で溝１３内部にだけ金属膜１５を形成した後、前述の窒化シリコン膜と酸化シリコン膜１４を除去するものとし、溝１３の底部に絶縁膜（窒化シリコン膜と酸化シリコン膜１４）が残存するようにするとよい。その後、溝１７の径を溝１３の径よりも小さく開口した後、接続部の絶縁膜（窒化シリコン膜と酸化シリコン膜１４）を除去し、溝１７の側壁に酸化シリコン膜１８を形成すれば、半導体基板１に対して、溝１３、１７表面を絶縁膜で覆うことができる。
【００６２】
続いて、図１５に示すように、溝１７の内部を埋め込む金属膜１９を形成する。本実施の形態１では、例えば、溝１７を埋め込む金属膜１９として、まず、タンタル膜（Ｔａ膜）とシード層となる銅膜（Ｃｕ膜）をスパッタリング法で積層して形成した後、めっき法で銅膜を溝１７に埋め込むようにしている。
【００６３】
その後、図１６に示すように、絶縁膜１６上に形成されている不要な金属膜１９を除去する。不要な金属膜１９を構成する銅膜の除去はＣＭＰ法で実施し、銅膜の下層に形成されているタンタル膜に関しては、フッ素系のプラズマガスによって除去する。これにより、絶縁膜１６上に形成されている金属膜１９が除去され、溝１７の内部にだけ金属膜１９が埋め込まれる。以上の工程により、貫通電極２０ａ、２０ｂが形成される。本実施の形態１では、集積回路の形成工程で貫通電極の一部（溝１３）を形成し、その後、ＭＥＭＳ構造体の製造工程で貫通電極の一部（溝１７）を形成しているが、集積回路の形成工程で貫通電極２０ａ、２０ｂの全部を形成してもよいし、ＭＥＭＳ構造体の形成工程で貫通電極２０ａ、２０ｂの全部を形成してもよい。
【００６４】
次に、図１７に示すように、貫通電極２０ａ、２０ｂ上を含む絶縁膜１６上に導体膜２１を形成する。導体膜２１は、例えば、タングステン（Ｗ）膜から形成することができる。導体膜２１は、ＭＥＭＳ構造体の下部電極となる膜であり、貫通電極２０ｂと接続される一方、その後の工程で上部電極と接続される貫通電極２０ａとは絶縁される。したがって、導体膜２１のパターニングにより、導体膜２１は貫通電極２０ｂと接続する一方、貫通電極２０ａ上の導体膜２１は除去される。このとき、貫通電極２０ａの表面を保護するため、図１８に示すように、貫通電極２０ａ、２０ｂ上を含む絶縁膜１６上に絶縁膜２２を形成し、この絶縁膜２２に貫通電極２０ｂに達する開口部を形成してから、絶縁膜２２上に導体膜２１を形成してもよい。より望ましくは、貫通電極２０ａの表面を金属層などで保護するとよい。これにより、下部電極を形成する際、貫通電極２０ａの表面を保護することができる。ただし、本実施の形態１では、工程を簡略化するために、図１７に示す構成としている。
【００６５】
続いて、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜２１をパターニングして下部電極２３を形成する。下部電極２３は、貫通電極２０ｂと接続されるようにパターニングされる。このとき、貫通電極２０ａ上に形成されている導体膜２１はエッチングで除去されるので、貫通電極２０ａの表面が変質しないように注意する必要がある。具体的には、貫通電極２０ａを埋め込んでいる材料は銅膜であるため、この銅膜の表面が下部電極２３の形成工程で変質しないように、導体膜２１の材料と、この導体膜２１のドライエッチングに用いるエッチングガスの組み合わせに注意を要する。本実施の形態１では、銅膜で形成されている貫通電極２０ａの表面が変質しないように、導体膜２１としてタングステン膜を使用し、このタングステン膜の加工にＮＦ３ガスを用いている。
【００６６】
本実施の形態１では、貫通電極２０ｂと接続する部分にのみ下部電極２３を形成したが、同時に貫通電極２０ａの表面を保護するように、貫通電極２０ｂとは電気的に分離した導体膜を、貫通電極２０ａを覆うように配置することもできる。この場合、貫通電極２０ａの表面がエッチング雰囲気にさらされることがないため、エッチングガスにＳＦ６など銅を変質するガスを用いることができるし、後述する工程でＭＥＭＳ構造体の上部電極と貫通電極２０ａとを導通させるが、この導通に対する信頼性を高くすることができる。その反面、貫通電極２０ａを覆う導体膜により段差が発生するため、上部電極の加工時に段差により、オーバーエッチングを多くするなどの考慮をする必要がある。
【００６７】
次に、図２０に示すように、下部電極２３上を含む絶縁膜１６上に絶縁膜２４を形成する。この絶縁膜２４は、例えば、酸化シリコン膜から形成される。そして、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜２４に貫通電極２０ａに達する開口部を形成した後、この開口部内を含む絶縁膜２４上に導体膜２５を形成する。この導体膜２５は、開口部内に存在する貫通電極２０ａと電気的に接続される。導体膜２５は、例えば、タングステンシリサイド膜から形成される。本実施の形態１では、この導体膜２５をパターニングすることにより上部電極（ダイアフラム膜）が形成される。この導体膜２５を形成する際、先の集積回路形成工程で形成したＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース領域、ドレイン領域の不純物プロファイルの変動や貫通電極２０ａ、２０ｂの変質を抑制するために、５００℃以下の成膜温度に抑えることが望ましい。このため、タングステンシリサイド膜からなる導体膜２５の成膜には、スパッタリング法を用いることが望ましい。さらに、導体膜２５として、タングステンシリサイド膜の他に、タングステン、モリブデン（Ｍｏ）、モリブデンシリサイドやチタンシリサイドなどの材料が望ましい。
【００６８】
続いて、図２２に示すように、導体膜２５をパターニングすることにより、上部電極（ダイアフラム膜）２６を形成する。このとき、上部電極２６には、空洞部を形成するためのエッチング孔２７を複数個形成する。そして、図２３に示すように、上部電極２６に形成されているエッチング孔２７を用いたウェットエッチングにより、上部電極２６と下部電極２３の間にある絶縁膜２４を除去して空洞部２８を形成する。これにより、上部電極２６が機械的に変形可能なダイアフラム構造を形成することができる。なお、空洞部２８を形成する際、ウェットエッチングを使用しているが、上部電極２６の周辺部の絶縁膜２４がエッチングされることを防止するため、上部電極２６の周辺部はレジスト膜で保護している。
【００６９】
その後、図２４に示すように、レジスト膜を除去した後、上部電極２６上を含む絶縁膜２４上に絶縁膜２９およびパッシベーション膜３０を積層して形成する。これにより、上部電極２６に形成されているエッチング孔２７は、絶縁膜２９で塞がれ、空洞部２８を気密封止している。絶縁膜２９を成膜する際、空洞部２８が埋まらないようにエッチング孔２７は、小さく形成するとともに、上部電極２６と下部電極２３との間のギャップ（絶縁膜２４の厚さ）を所定の間隔になるように設計する。本実施の形態１では、絶縁膜２９として、ＴＥＯＳ（tetra ethyl ortho silicate）膜を等方的に形成している。このため、空洞部２８の内部に絶縁膜２９の回りこみが発生するが、空洞部２８の内部が完全に埋め込まれないように設計している。また、パッシベーション膜３０の表面に、窒化シリコン膜を形成することで、外部の湿度などによりＴＥＯＳ膜が変質するのを抑制することが可能となる。そして、パッシベーション膜３０上にＭＥＭＳ構造体の表面を保護するために、有機フィルム３１を形成している。以上のようにして、下部電極２３と上部電極２６からなる容量素子と、下部電極２３と上部電極２６の間に設けられた空洞部２８によるＭＥＭＳ構造体を形成することができる。
【００７０】
引き続き、集積回路の上部に外部接続端子であるバンプ電極を形成する工程について説明する。図２５に示すように、集積回路を形成した層間絶縁膜１１（ここではパッシベーション膜）上に感光性ポリイミド膜３２を形成する。そして、フォトリソグラフィ技術を用いることにより、この感光性ポリイミド膜３２に開口部３２ａを形成する。開口部３２ａは、パッドＰＤの上部に形成される。
【００７１】
次に、図２６に示すように、感光性ポリイミド膜３２に形成された開口部３２ａから露出する層間絶縁膜１１（パッシベーション膜）に開口部３３を形成する。この開口部３３により、パッドＰＤの表面が露出する。そして、図２７に示すように、パッドＰＤ上にフラックスを塗布した後、バンプ電極ＢＰを配置する。続いて、半導体基板１に対して、リフロー処理を施した後、ＭＥＭＳ構造体の表面を保護している有機フィルム３１を剥離することにより、図１に示す本実施の形態１における半導体装置を形成することができる。
【００７２】
本実施の形態１では、半導体基板１の一方の面に集積回路を形成する一方、半導体基板１の他方の面にＭＥＭＳ構造体を形成するように構成し、集積回路と実装基板３４とをバンプ電極ＢＰでフェイスダウン接続する構造をしている。すなわち、集積回路と同じ側にＭＥＭＳ構造体が配置されていないので、ＭＥＭＳ構造体の大きさに関係なく集積回路を形成することができる。つまり、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくする必要がなく、集積回路の平面的な大きさをＭＥＭＳ構造体と同じかそれ以下のサイズにすることができるので、集積回路とＭＥＭＳ構造体を備える半導体装置の小型化を図ることができる。
【００７３】
（実施の形態２）
前記実施の形態１では、通常の半導体基板の一方の面に集積回路を形成する一方、他方の面に容量検出型のＭＥＭＳ構造体（ダイアフラム構造）を形成する例について説明した。本実施の形態２では、ＳＯＩ（Silicon On Insulator）基板の一方の面に集積回路を形成する一方、他方の面に抵抗変化型のＭＥＭＳ構造体（ダイアフラム構造）を形成する例について説明する。
【００７４】
図２８は、本実施の形態２における半導体装置の構成を示す断面図である。図２８に示すように、半導体基板はＳＯＩ基板を使用している。具体的に、ＳＯＩ基板は、基板層４０と、基板層４０上に形成されている埋め込み絶縁層４１と、埋め込み絶縁層４１上に形成されているシリコン層４２から構成されている。基板層４０およびシリコン層４２は、どちらもシリコンを主成分とする層であるが、基板層４０の厚さは、シリコン層４２の厚さに比べて充分に厚くなっている。通常、ＳＯＩ基板では、厚さの薄いシリコン層４２に集積回路を形成するが、本実施の形態２では、厚さの薄いシリコン層４２を使用してＭＥＭＳ構造体のダイアフラム膜を形成するので、厚さの厚い基板層４０に集積回路を形成している。すなわち、図２８に示すように、基板層４０に集積回路が形成されている。この集積回路は、前記実施の形態１と同様の構造をしている。具体的には、基板層４０に素子分離領域２が形成されており、この素子分離領域２で分離されている活性領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。そして、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、層間絶縁膜１１が形成されており、この層間絶縁膜１１に多層配線が形成されている。具体的に、本実施の形態２でも、３層の多層配線が形成されている。そして、最上層配線として第３層配線Ｌ３が形成されており、この第３層配線Ｌ３と同層でパッドＰＤが形成されている。パッドＰＤ上は開口されており、外部接続端子であるバンプ電極ＢＰが形成されている。以上が本実施の形態２における集積回路の構成である。
【００７５】
次に、本実施の形態２におけるＭＥＭＳ構造体の構成について説明する。図２８に示すように、本実施の形態２におけるＭＥＭＳ構造体は、シリコン層４２に形成されている。すなわち、厚さの薄いシリコン層４２がダイアフラム膜となっており、この膜の下層に空洞部４４が形成されている。すなわち、空洞部４４は、埋め込み絶縁層４１を除去することにより形成されている。ここで、シリコン層４２には、不純物が導入されて拡散抵抗（歪センサ）４３ａおよび拡散抵抗４３ｂが形成されている。そして、拡散抵抗４３ａは貫通電極２０ａにより集積回路と電気的に接続されており、拡散抵抗４３ｂは貫通電極２０ｂにより集積回路と電気的に接続されていることになる。シリコン層４２には、エッチング孔４５が設けられており、このエッチング孔４５からウェットエッチングすることにより、シリコン層４２の下層に形成されている埋め込み絶縁層４１に空洞部４４が形成できるようになっている。最終的に、シリコン層４２に形成されているエッチング孔４５は、封止膜４６により封止されている。
【００７６】
このとき、拡散抵抗（歪センサ）４３ａは、空洞部４４上に配置されるようになっており、拡散抵抗４３ｂは空洞部４４とはなっていない埋め込み絶縁層４１上に配置されるようになっている。ここで、ＭＥＭＳ構造体の平面構成を説明する。図２９は、図２８に示すＭＥＭＳ構造体側から見た平面図である。図２９のＡ−Ａ線で切断した断面が図２８に対応する。図２９に示すように、シリコン層４２にはエッチング孔４５が設けられており、このエッチング孔４５の下層に空洞部４４が形成されている。一方、シリコン層４２には、拡散抵抗４３ａ、拡散抵抗４３ｂ、拡散抵抗４３ｃおよび拡散抵抗４３ｄが形成されている。これらの拡散抵抗のうち、拡散抵抗４３ａだけが、空洞部４４上に形成されている。したがって、拡散抵抗４３ａは、圧力や音波などの振動を受けると、空洞部４４側に歪むことになる。このような歪みを受けると拡散抵抗４３ａは、抵抗値が変化する。一方、拡散抵抗４３ｂ〜４３ｄは、埋め込み絶縁層上に形成されており、空洞部４４上には形成されていない。このため、圧力や音波などの外力が働いても拡散抵抗４３ｂ〜４３ｄは歪まず、抵抗値も変化しない。そこで、これらの４つの拡散抵抗４３ａ〜４３ｄでホイートストンブリッジを構成することにより、圧力や音波を電気信号に変換することができる。以下では、この動作について説明する。
【００７７】
まず、図２９において、紙面の上側から圧力が加わったとする。すると、拡散抵抗４３ａは下層が空洞部４４になっていることから、空洞部４４の内側へ歪むことになる。拡散抵抗４３ａを構成するダイアフラム膜が歪むと抵抗値が変化する。一方、拡散抵抗４３ｂ〜４３ｄは、下層が空洞部４４となっていないことから、圧力を受けても、歪むことはない。したがって、拡散抵抗４３ｂ〜４３ｄの抵抗値は変化しない。このことから、拡散抵抗４３ａ〜４３ｄでホイートストンブリッジを構成すると、１つの拡散抵抗４３ａの抵抗値が変化することから、抵抗変化に起因した電流が流れることになる。この抵抗値変化を
ホイートストンブリッジを構成する集積回路で読み出すことにより、圧力に起因した電気信号を取り出すことができる。特に、圧力の大きさによって、拡散抵抗４３ａの歪みも変わるので、抵抗値の変化も圧力の大きさに応じて変化する。このことから、圧力を電気信号として検出することができることがわかる。以上の動作により、本実施の形態２による半導体装置で圧力や音波を検出することができることがわかる。
【００７８】
本実施の形態２でも、ＳＯＩ基板の一方の面に集積回路を形成する一方、ＳＯＩ基板の他方の面にＭＥＭＳ構造体を形成するように構成し、集積回路と実装基板とをバンプ電極ＢＰでフェイスダウン接続する構造をしている。すなわち、集積回路と同じ側にＭＥＭＳ構造体が配置されていないので、ＭＥＭＳ構造体の大きさに関係なく集積回路を形成することができる。つまり、集積回路の平面的な大きさをＭＥＭＳ構造体の平面的な大きさよりも大きくする必要がなく、集積回路の平面的な大きさをＭＥＭＳ構造体と同じかそれ以下のサイズにすることができるので、集積回路とＭＥＭＳ構造体を備える半導体装置の小型化を図ることができる。
【００７９】
続いて、本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。まず、図３０に示すように、基板層４０と、埋め込み絶縁層４１およびシリコン層４２からなるＳＯＩ基板を用意する。そして、シリコン層４２にイオン注入法を使用して不純物を導入することにより、拡散抵抗４３ａおよび拡散抵抗４３ｂを形成する。このとき、イオン注入法で不純物を導入した後、熱処理を実施し、シリコン層４２に導入した不純物を活性化させる。
【００８０】
次に、基板層４０の表面に集積回路を形成する。具体的には、基板層４０に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に多層配線を形成する。この多層配線を形成する工程で貫通電極２０ａ、２０ｂを形成する。ここで、シリコン層４２に形成した拡散抵抗４３ａ、４３ｂに対する熱処理は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域およびｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域を形成する際の熱処理で実施してもよい。
【００８１】
前記実施の形態１では、集積回路形成工程とＭＥＭＳ構造体形成工程の両方を使用して貫通電極２０ａ、２０ｂを形成しているが、本実施の形態２では、集積回路形成工程で、基板層４０から貫通電極２０ａ、２０ｂを形成している。図３０では、第３層配線Ｌ３に接続されている貫通電極２０ａ、２０ｂが、基板層４０および埋め込み絶縁層４１を貫通し、シリコン層４２に達している。
【００８２】
続いて、図２８に示すように、シリコン層４２に複数のエッチング孔４５を形成し、このエッチング孔４５を用いたウェットエッチングにより、埋め込み絶縁層４１の一部を除去する。これにより、埋め込み絶縁層４１に空洞部４４を形成する。その後、エッチング孔４５を塞ぐように、シリコン層４２上に封止膜４６を形成する。この封止膜４６によりエッチング孔４５が塞がれ、空洞部４４が気密封止される。封止膜４６としては、前記実施の形態１と同様にＴＥＯＳ膜を使用することができるが、ＴＥＯＳ膜は、大気中の水分に起因する膜質変動が起きやすいため、ＴＥＯＳ膜上に窒化シリコン膜を積層してもよい。さらに、ＴＥＯＳ膜に代えてポリイミド膜などの有機膜を成膜してもよい。
【００８３】
その後、基板層４０上に形成されているパッドＰＤを開口する開口部を形成し、この開口部にバンプ電極ＢＰを配置することにより、本実施の形態２における半導体装置を製造することができる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
前記実施の形態によれば、表面マイクロマシニング技術やバルクマイクロマシニング技術を用いたトランスデューサ（例えば、圧力センサやマイクロホン）と集積回路とを１つの半導体チップの両面に形成できるので小型化できる。このトランスデューサと集積回路を一体化した半導体装置によれば、半導体装置を実装基板に実装する際、集積回路側に形成されたバンプ電極により半導体装置をフリップチップ接続することにより、トランスデューサが外部空間に向いた状態で配置できる。このため、トランスデューサが外部空間と直接対話する機能を損なうことなく、半導体装置を小型化することができる。
【００８６】
前記実施の形態１では、ＭＥＭＳ構造体として容量検出型のトランスデューサを例にして説明したが、ＭＥＭＳ構造体として前記実施の形態２で説明した抵抗変化型のトランスデューサを形成する場合も適用することができる。つまり、通常の半導体基板の一方の面に集積回路を形成し、半導体基板の他方の面に抵抗変化型のトランスデューサを形成することができる。同様に、前記実施の形態２では、ＳＯＩ基板を使用し、ＳＯＩ基板のシリコン層を利用してＭＥＭＳ構造体として抵抗変化型のトランスデューサを形成する例を説明しているが、ＳＯＩ基板のシリコン層上に容量検出型のトランスデューサを形成することもできる。
【産業上の利用可能性】
【００８７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置をバンプ電極で実装基板にフリップチップ接続する様子を示す断面図である。
【図３】半導体基板上に形成されるＭＩＳＦＥＴの構成を示す断面図である。
【図４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７の変形例を示す断面図である。
【図１９】図１７に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態２における半導体装置の構成を示す断面図である。
【図２９】図２８に対応した平面図である。
【図３０】実施の形態２における半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８９】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６ａ  ゲート電極
６ｂ  ゲート電極
７  浅いｎ型不純物拡散領域
８  浅いｐ型不純物拡散領域
９  サイドウォール
１０ａ  深いｎ型不純物拡散領域
１０ｂ  深いｐ型不純物拡散領域
１１  層間絶縁膜
１２  レジスト膜
１２ａ  開口部
１３  溝
１４  酸化シリコン膜
１５  金属膜
１６  絶縁膜
１７  溝
１８  酸化シリコン膜
１９  金属膜
２０ａ  貫通電極
２０ｂ  貫通電極
２１  導体膜
２２  絶縁膜
２３  下部電極
２４  絶縁膜
２５  導体膜
２６  上部電極
２７  エッチング孔
２８  空洞部
２９  絶縁膜
３０  パッシベーション膜
３１  有機フィルム
３２  感光性ポリイミド膜
３２ａ  開口部
３３  開口部
３４  実装基板
３５  配線
４０  基板層
４１  埋め込み絶縁層
４２  シリコン層
４３ａ  拡散抵抗
４３ｂ  拡散抵抗
４３ｃ  拡散抵抗
４３ｄ  拡散抵抗
４４  空洞部
４５  エッチング孔
４６  封止膜
ＢＰ  バンプ電極
Ｌ１  第１層配線
Ｌ２  第２層配線
Ｌ３  第３層配線
ＰＤ  パッド
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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