(57)【特許請求の範囲】
【請求項１】
入力信号と該入力信号をデータの１ビット以下だけ遅延した遅延信号との差信号を増幅する利得の異なるｎ個（ｎは２以上の整数）の増幅手段と、該ｎ個の増幅手段の各出力をそれぞれ同一のしきい値と比較し前記出力が前記しきい値を超えるとき信号有りの出力を出すｎ個のヒステリシス比較回路と、該ｎ個のヒステリシス比較回路の出力を入力してその内の１つを選択して出力する選択回路と、前記ｎ個のヒステリシス比較回路の出力信号の有無によって前記ヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御する振幅検出回路とを具備する瞬時応答振幅制限増幅回路であって、
前記振幅検出回路は、前記ｎ個のヒステリシス比較回路の出力信号の有無を検出し、
信号有りの出力をもつ前記ヒステリシス比較回路が１つも無いときは前記ヒステリシス比較回路のいずれの出力も選択しないよう前記選択回路の選択動作を制御し、
信号有りの出力をもつ前記ヒステリシス比較回路が１つのときは当該１つのヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御し、
信号有りの出力をもつ前記ヒステリシス比較回路が２以上あるときは、その内から、最も利得が小さい増幅手段に対応するヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御することを特徴とする瞬時応答振幅制限増幅回路。
【請求項２】
請求項１に記載の瞬時応答振幅制限増幅回路において、
前記ｎ個の増幅手段は、直列接続された同一又は異なる利得のｎ段の増幅回路からなり、各段の増幅回路の出力を前記ｎ個のヒステリシス比較回路にそれぞれ入力させたことを特徴とする瞬時応答振幅制限増幅回路。
【請求項３】
請求項１に記載の瞬時応答振幅制限増幅回路において、
前記ｎ個の増幅手段は、入力が並列接続された異なる利得のｎ個の増幅回路からなり、各増幅回路の出力を前記ｎ個のヒステリシス比較回路にそれぞれ入力させたことを特徴とする瞬時応答振幅制限増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光パケットネットワークにおいて、間欠的に到着するさまざまな光強度を持つ光パケット信号を、光電気変換後に、一定の電圧振幅に瞬時に増幅する瞬時応答振幅制限増幅回路に関する。
【背景技術】
【０００２】
光通信用の受信器には、光信号を電気信号に変換した後、その電気信号の等化増幅を行う振幅制限増幅回路が必要である。等化増幅以外の振幅制限増幅回路の機能としては、単相−差動変換も必要である。光信号は単相信号であり、一方、電気信号においては、対ノイズ耐性などから差動信号であることが求められるためである。さらに、光パケットを間欠的に受信する光パケット伝送用の振幅制限増幅回路においては、パケット先頭部を受信後に出来るだけ短い時間で適切に増幅を行える瞬時応答性能も求められる。
【０００３】
以上の要求に対し、図６に示す、瞬時応答振幅制限増幅回路（例えば、特許文献１）が提案されている。図６の従来の瞬時応答振幅制限増幅回路は、遅延時間τ（τはデータの１ビット以下の時間）を持つ遅延素子１と、差動増幅回路２と、しきい値＋Ｖｔｈと−Ｖｔｈを持っヒステリシス比較回路３からなる。従来の瞬時応答振幅制限増幅回路の入力端子は差動増幅回路２の一方の入力（ここでは正相側）に接続され、かつ、遅延素子１の片端に接続される。遅延素子１の他端は、差動増幅回路２の他方の入力（ここでは逆相側）に接続される。差動増幅回路２の出力はヒステリシス比較回路３の入力に接続され、ヒステリシス比較回路３の出力が瞬時応答振幅制限増幅回路の出力端子となる。
【０００４】
次に、図７により、従来の瞬時応答振幅制限増幅回路の動作を説明する。図中、Ａ１〜Ｃ１は図６に示すノードＡ１〜Ｃ１の電圧である。差動増幅回路２の正相入力Ａ１の波形は、瞬時応答振幅制限増幅回路の入力に同じであり、逆相入力Ｂ１の波形は、遅延素子１により、Ａ１に対して形は同じで時間τだけ遅れた波形となる。このＡ１とＢ１の波形が差動増幅回路２に入力されるとその出力Ｃ１には、図７に示すように、τの幅を持ち、入力立ち上がり時は正の、入力立ち下がり時は負のパルスを持った波形が出力される。このパルスの高さが、差動増幅回路２によりヒステリシス比較回路３のしきい値＋Ｖｔｈと−Ｖｔｈを超えるまで十分に増幅されていれば、ヒステリシス比較回路３がＣ１のパルス波形を元の入力信号に再生し、増幅された出力データが得られる。
【０００５】
従来の瞬時応答振幅制限増幅回路によれば、図６、図７の説明から明らかなように、増幅機能と単相−差動変換機能が実現できる。さらに、原理上、信号の変化点（遷移エッジ）を検出して信号増幅を行っており、一般的な単相−差動変換のように増幅回路の逆相入力へ与える参照電圧（入力振幅の中心値を持つ一定電圧）を生成する時間（一般的には、数十ｎｓ以上である）も必要ないため、間欠的に到着したパケットの先頭ビットから、誤り無く信号増幅を行うことができる。すなわち、瞬時応答性能を得ることが出来る。
【特許文献１】特開２００５−１３６６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
光パケットネットワークでは、到着するパケット毎に光強度が異なるため、瞬時応答振幅制限増幅回路への入力信号振幅もパケット毎に異なる。よって、入力信号振幅のダイナミックレンジ確保も求められる。しかしながら、図６に示す瞬時応答振幅制限増幅回路では、信号にインピーダンス不整合による反射等のノイズがのった場合に、ダイナミックレンジが取れない、すなわち、入力可能な信号振幅の最大値と最小値の比を大きく取れないという問題が生ずる。
【０００７】
本課題を、図８と図９を用いて説明する。図中のＡ１〜Ｃ１は図６のＡ１〜Ｃ１にそれぞれ対応する。図８、図９とも、反射等によるノイズが入力信号にのったときの動作波形で、図８は入力振幅が比較的小さい場合、図９は入力振幅が比較的大きい場合の例を示している。
【０００８】
図８に示すように、入力振幅が小さい場合は、入力信号にのる反射ノイズも小さい。そのため、Ｃ１のパルス波形において、ノイズ成分によるパルスはヒステリシス比較回路３のしきい値＋Ｖｔｈと−Ｖｔｈを越えることはなく、正常動作が行える。一方、図９に示すように、入力振幅が大きい場合は、入力信号にのる反射ノイズも大きくなる。入力振幅が大きいため、もともとの信号成分によるパルスは差動増幅回路２の飽和動作領域に入り、ある一定振幅以上にはパルスは大きくならない。この場合、ノイズ成分によるパルスのみが増幅され、ついにはヒステリシス比較回路３のしきい値＋Ｖｔｈと−Ｖｔｈを超えてしまい、出力にエラーが起こる。
【０００９】
ここで、入力振幅が大きいときに、ノイズによるパルスがヒステリシス比較回路３のしきい値を超えないように差動増幅回路２の利得を小さくすれば、エラーを防ぐことは可能である。しかしながら、この場合は、入力信号が小さいときに、信号成分によるパルスが十分に増幅されないために、ヒステリシス比較回路３のしきい値を超えず、出力に何も信号が出てこないようになる。
【００１０】
以上説明したように、従来の瞬時応答振幅制限増幅回路には、差動増幅回路の利得を、入力振幅が小さいときにあわせて最適化すると入力振幅が大きいときにエラーが起こり、入力振幅が大きいときにあわせて最適化すると入力振幅が小さいときに信号が出力されない、すなわち、大きなダイナミックレンジが取れないという問題がある。
【００１１】
本発明は、上記課題を解決するためになされたもので、入力信号にノイズがのった場合でも、大きなダイナミックレンジが取れる瞬時応答振幅制限増幅回路の提供を目的としたものである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１にかかる発明の瞬時応答振幅制限増幅回路は、力信号と該入力信号をデータの１ビット以下だけ遅延した遅延信号との差信号を増幅する利得の異なるｎ個（ｎは２以上の整数）の増幅手段と、該ｎ個の増幅手段の各出力をそれぞれ同一のしきい値と比較し前記出力が前記しきい値を超えるとき信号有りの出力を出すｎ個のヒステリシス比較回路と、該ｎ個のヒステリシス比較回路の出力を入力してその内の１つを選択して出力する選択回路と、前記ｎ個のヒステリシス比較回路の出力信号の有無によって前記ヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御する振幅検出回路とを具備する瞬時応答振幅制限増幅回路であって、前記振幅検出回路は、前記ｎ個のヒステリシス比較回路の出力信号の有無を検出し、信号有りの出力をもつ前記ヒステリシス比較回路が１つも無いときは前記ヒステリシス比較回路のいずれの出力も選択しないよう前記選択回路の選択動作を制御し、信号有りの出力をもつ前記ヒステリシス比較回路が１つのときは当該１つのヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御し、信号有りの出力をもつ前記ヒステリシス比較回路が２以上あるときは、その内から、最も利得が小さい増幅手段に対応するヒステリシス比較回路の出力を選択するよう前記選択回路の選択動作を制御することを特徴とする。
請求項２にかかる発明は、請求項１に記載の瞬時応答振幅制限増幅回路において、前記ｎ個の増幅手段は、直列接続された同一又は異なる利得のｎ段の増幅回路からなり、各段の増幅回路の出力を前記ｎ個のヒステリシス比較回路にそれぞれ入力させたことを特徴とする。
請求項３にかかる発明は、請求項１に記載の瞬時応答振幅制限増幅回路において、前記ｎ個の増幅手段は、入力が並列接続された異なる利得のｎ個の増幅回路からなり、各増幅回路の出力を前記ｎ個のヒステリシス比較回路にそれぞれ入力させたことを特徴とする。
【発明の効果】
【００１３】
本発明の瞬時応答振幅制限増幅回路によれば、異なる利得のｎ個の増幅手段を設けており、入力信号の振幅に応じて最適な利得の増幅手段を選択するので、入力信号にノイズがのった場合でも、広いダイナミックレンジを持った入力信号に対して、誤りなく増幅された信号を出力できる。
また、最適な利得の増幅手段の選択を各ヒステリシス比較回路の信号有無の判定出力に応じて行うことにより、高速な選択が可能となる。なぜなら、ヒステリシス比較回路の出力振幅は信号が飽和して出力されるため十分に大きく、その有無の判定は高々数ビットで行えるからである。これにより、瞬時応答性を備えることもできる。
【発明を実施するための最良の形態】
【００１４】
本発明の瞬時応答振幅制限増幅回路では、入力信号と、入力信号からデータの１ビット以下の遅延差を持った遅延信号を差動増幅して、信号の立ち上がりエッジでは正のパルスを、立ち下がりエッジでは負のパルスを発生させる。本パルス波形は利得の異なる複数の増幅手段を通って増幅される。異なる利得で増幅された複数のパルス波形はそれぞれ別のヒステリシス比較回路に入力される。ヒステリシス比較回路においては、瞬時応答振幅制限増幅回路の入力信号の振幅が小さいときは、利得の大きな増幅手段を通ったヒステリシス比較回路が信号を出力し、瞬時応答振幅制限増幅回路の入力信号の振幅が大きいときは、利得の大きな増幅手段を通ったヒステリシス比較回路および利得の小さな増幅手段を通ったヒステリシス比較回路が信号を出力する。ヒステリシス比較回路の出力は、複数の入力からひとつを選択して出力する選択回路に入力され、かつ、選択回路の入力を選択するための選択信号を発生させる振幅検出回路にも入力される。振幅検出回路では、各々のヒステリシス比較回路の出力信号の有無を高速に検出し、出力信号有りのヒステリシス比較回路が無いときはいずれのヒステリシス比較回路の出力も選択せず、出力信号有りのヒステリシス比較回路が１つのときは当該ヒステリシス比較回路の出力を選択し、出力信号有りのヒステリシス比較回路が２以上のときは、その内で、利得が最小の増幅手段を通ったヒステリシス比較回路の出力を選択するための選択信号を選択回路に送出する。
【００１５】
以上の仕組みにより、入力信号に反射等によるノイズがのった場合でも、さまざまな振幅を持った入力信号に対しても、誤りなく信号を増幅して出力でき、かつ、最適な増幅手段の選択も高々数ビットで行うことができる。すなわち、広いダイナミックレンジを持った瞬時応答振幅制限増幅回路が実現できる。以下、詳しく説明する。
【実施例１】
【００１６】
図１に本発明の実施例１の瞬時応答振幅制限増幅回路を示す。実施例１は、遅延時間τ（τは入力データの１ビット以下の時間）を持つ遅延素子１、３段に直列接続された同一又は異なる利得の差動増幅回路２Ａ，２Ｂ，２Ｃ、同一のしきい値＋Ｖｔｈ、−Ｖｔｈをもつ３個のヒステリシス比較回路３Ａ，３Ｂ，３Ｃ、振幅検出回路４、および、３つの入力から１つを選択して出力する選択回路５からなる。瞬時応答振幅制限増幅回路の入力は、遅延素子１の一端と初段の差動増幅回路２Ａの正相側入力に接続され、遅延素子１の他端は、初段の差動増幅回路２Ａの逆相側入力に接続される。３段の差動増幅回路２Ａ，２Ｂ，２Ｃのそれぞれの出力にはヒステリシス比較回路３Ａ，３Ｂ，３Ｃが１つづつ接続される。ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの出力は、選択回路５と振幅検出回路４に接続され、振幅検出回路４で発生させた選択信号が選択回路５に送られる。選択回路５の出力が、瞬時応答振幅制限増幅回路の出力となる。振幅検出回路４は、３つのヒステリシス比較回路３Ａ，３Ｂ，３Ｃの出力信号の有無を検出し、出力信号有りのヒステリシス比較回路が無いときはいずれのヒステリシス比較回路の出力も選択せず、出力信号有りのヒステリシス比較回路が１つのときは当該ヒステリシス比較回路の出力を選択し、出力信号有りのヒステリシス比較回路が２以上のときは、その内で、利得が最小の経路を通ったヒステリシス比較回路の出力を選択するための選択信号を選択回路に送出する。選択回路５が選択されないときはその選択回路５の出力は信号無しとなる。
【００１７】
次に、図２から図４を用いて、実施例１の動作を説明する。図２、図３、図４は、それぞれ、入力振幅が小さいとき、中程度のとき、大きいときの動作波形であり、いずれも入力信号に反射等によるノイズがのった場合を示している。また、図２から図４の中で、Ａ〜Ｈは、図１に示すＡ〜Ｈの各ノードに対応している。
【００１８】
図２は、入力振幅が小さいときの動作波形である。入力信号と入力信号から時間τだけ遅延させた信号を差動増幅回路２Ａに入力することにより、差動増幅回路２Ｃの出力にパルス状の波形（ノードＨ）が出力されるのは、図６に示した従来の瞬時応答振幅制限増幅回路と同様である。入力信号が小さいため、ヒステリシス比較回路３Ｃ，３Ｂまでの経路の利得が小さいノードＣ、Ｄにおけるパルスの振幅は、ヒステリシス比較回路３Ｃ，３Ｂのしきい値＋Ｖｔｈ、−Ｖｔｈを越えない。３段の差動増幅回路２Ａ，２Ｂ，２Ｃを通過した利得が最も大きなノードＥの電圧のみ、ヒステリシス比較回路３Ａのしきい値を越える。もともとの入力信号振幅が小さいために、反射ノイズも小さく、ノイズ成分によるパルスはヒステリシス比較回路３Ａ，３Ｂ，３Ｃのしきい値を越えるには至らない。よって、ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの出力ノードＨ、Ｇ、Ｆは、図２に示すような波形となり、ノードＨにのみ信号が出力される。振幅検出回路４は、ノードＨのみ信号有りと判定し、ノードＨを選択するように選択回路５に選択信号を送る。以上のように、瞬時応答振幅制限増幅回路の入力振幅が小さいときにはノードＨの信号が選択され、誤りなく、増幅動作が行える。
【００１９】
図３は、入力振幅が中程度のときの動作波形である。入力振幅が大きくなるにつれ、反射によるノイズの大きさは大きくなってくる。よって、ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの出力ノードＨ，Ｇ，Ｆのうち、差動増幅回路の通過段数が最も多いノードＨにおいては、ノイズも出力されてしまう。しかしながら、入力振幅が図２の例に比べて大きいため、ノードＧにおいても信号が出力される。振幅検出回路４では、信号有りのヒステリシス比較回路出力のうち、差動増幅回路の通過段数が最も少ないものを選択するように選択信号を生成するので、瞬時応答振幅制限増幅回路の出力としてノードＧを選択するように選択信号を選択回路に送出する。以上により、瞬時応答振幅制限増幅回路の入力振幅が中程度のときにはノードＧの信号が選択され、誤りなく、増幅動作が行える。
【００２０】
図４は、入力振幅が大きいときの動作波形である。反射によるノイズの大きさは、図２に比べるともちろんのこと、図３に比べても大きくなる。この場合、ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの出力においては、ノードＨのみならず、ノードＧにおいてもノイズが出力されてしまう。しかしながら、入力振幅もさらに大きいため、差動増幅回路の通過段数が１段と最も少ないノードＦでも、信号が出力される。ノードＦにおいては、ノイズを出力してしまうほど経路の利得は大きくないため、ノイズは出力されない。振幅検出回路４では、ノードＨ、Ｇ、Ｆとも信号有りと判定し、そのうち差動増幅回路の通過段数が最も少ないノードＦを選択する信号を選択回路に送出する。以上により、瞬時応答振幅制限増幅回路の入力振幅が大きいときにはノードＦの信号が選択され、誤りなく、増幅動作が行える。
【００２１】
以上説明したとおり、実施例１によれば、さまざまな振幅の入力信号に対して、最適な差動増幅回路の通過段数を選択して、誤りなく単相−差動変換と等化増幅を行うことができ、ダイナミックレンジの広い瞬時応答振幅制限増幅回路を得ることができる。瞬時応答性について言えば、振幅検出回路４においては、ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの十分に大きな出力信号の有無を判定して、その後簡単な論理をとるだけなので、高々数ビットで選択信号を発生させることができ、例えば、１０Ｇｂ／ｓクラスの速度では、１ｎｓ以下の時間で最適な増幅経路の選択を行うことができる。ごく一般的な単相−差動変換では、差動増幅回路の逆相入力へ与えるための、安定した参照電位を生成する時間が数十ｎｓ以上必要であるため、振幅検出回路４での判定時間を考慮しても、十分に瞬時応答性を有しているということができる。
【実施例２】
【００２２】
図５に本発明の実施例２の瞬時応答振幅制限増幅回路を示す。実施例２は、遅延時間τ（τは入力データの１ビット以下の時間）を持つ遅延素子１、並列に接続され、それぞれ利得の異なる３つの差動増幅回路２Ｄ、２Ｅ、２Ｆ、それぞれの差動増幅回路２Ｄ、２Ｅ、２Ｆに１対１で接続された３個のヒステリシス比較回路３Ａ，３Ｂ，３Ｃ、振幅検出回路４、および、３つの入力から１つを選択して出力する選択回路５からなる。
【００２３】
実施例２においては、差動増幅回路を直列ではなく、並列に接続したことが、実施例１と異なり、他の構成は実施例１に同じである。３つの差動増幅回路２Ｄ、２Ｅ、２Ｆの利得がそれぞれ異なるので、ヒステリシス比較回路３Ａ，３Ｂ，３Ｃの入力までの経路の利得が異なり、動作としては、実施例１と同様になる。すなわち、動作波形としても、図２〜図４と同様となる。具体的には、瞬時応答振幅制限増幅回路の入力振幅が小さいときは、利得の最も大きい経路を通ったヒステリシス比較回路の出力ノードＨが選択され、入力振幅が大きいときには、利得の最も小さい経路を通ったヒステリシス比較回路の出力ノードＦが選択されて、出力される。
【００２４】
よって、実施例２によっても、実施例１と同様に、さまざまな振幅の入力信号に対して、誤りなく単相−差動変換と等化増幅を行うことができ、ダイナミックレンジの広い瞬時応答振幅制限増幅回路を得ることができる。
【その他の実施例】
【００２５】
実施例１と実施例２では、差動増幅回路によるパルス信号の増幅経路（増幅手段）として３つの経路（増幅手段）を持つ例を挙げたが、経路数（増幅手段の数）は３に限直されるものではない。必要とされる入力振幅のダイナミックレンジに応じて、経路数の増減が可能であることは明らかである。定性的には、経路数を増やせば、ダイナミックレンジをより広く取ることができる。
【図面の簡単な説明】
【００２６】
【図１】実施例１の瞬時応答振幅制限増幅回路の構成を示すブロック図である。
【図２】入力振幅が小さく、かつ、入力に反射等によるノイズがのった場合の、実施例１の動作を説明するタイムチャートである。
【図３】入力振幅が中程度で、かつ、入力に反射等によるノイズがのった場合の、実施例１の動作を説明するタイムチャートである。
【図４】入力振幅が大きく、かつ、入力に反射等によるノイズがのった場合の、実施例１の動作を説明するタイムチャートである。
【図５】実施例２の瞬時応答振幅制限増幅回路の構成を示すブロック図である。
【図６】従来の瞬時応答振幅制限増幅回路の構成を示すブロック図である。
【図７】従来の瞬時応答振幅制限増幅回路の動作を説明するタイムチャートである。
【図８】入力振幅が小さく、かつ、入力に反射等によるノイズがのった場合の、従来の瞬時応答振幅制限増幅回路の動作を説明するタイムチャートである。
【図９】入力振幅が大きく、かつ、入力に反射等によるノイズがのった場合の、従来の瞬時応答振幅制限増幅回路の動作を説明するタイムチャートである。
【符号の説明】
【００２７】
１：遅延素子
２，２Ａ〜２Ｆ：差動増幅回路
３，３Ａ〜３Ｃ：ヒステリシス比較回路
４：振幅検出回路
５：選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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