(57)【特許請求の範囲】
【請求項１】
光電変換領域に光電変換されて蓄積された電荷を、電荷転送手段で信号出力用トランジスタへ転送し、前記信号出力用トランジスタが入力された電荷の量を電位の変化として出力する固体撮像装置であって、
第１の導電型の基板の表面に、それぞれ第２の導電型の第１のウェルと第２のウェルとが互いに分離して形成され、前記第２のウェルよりも不純物濃度が低くされた前記第１のウェル内に、第１の導電型の前記光電変換領域と前記信号出力用トランジスタの第２の導電型のソース領域及びドレイン領域とを少なくとも含む画素敷き詰め領域を形成し、
前記第１のウェルよりも不純物濃度が高くされた前記第２のウェル内に、ＭＯＳ型の電気回路を形成したことを特徴とする固体撮像装置。
【請求項２】
前記電気回路は、前記電荷転送手段及び前記信号出力用トランジスタを動作させる電位制御回路と、前記信号出力用トランジスタから出力される信号に対して相関二重サンプリングを行うＣＤＳ回路と、前記ＣＤＳ回路から出力される信号を増幅するアンプと、前記アンプから出力される信号をデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器から出力されるデジタル信号に対して信号レベル補正や画素欠陥補正などの所定の信号処理を行う信号処理回路とのうち、いずれか一以上の回路であることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
全画素の前記光電変換領域に被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した前記電荷を、前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えたことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記信号出力用トランジスタは、
前記第１のウェル上に絶縁膜を挟んで形成されたリング状ゲート電極と、前記第１のウェル内に該第１のウェルと電気的に一体化するよう形成された高濃度の前記第２の導電型のドレイン領域と、前記リング状ゲート電極の中心開口部に対応する前記第１のウェル内の位置に設けられた前記第２の導電型のソース領域と、前記ソース領域を取り囲み、かつ、前記ドレイン領域まで達しないように前記第１のウェル内に設けられた第１の導電型のソース近傍領域とからなり、
前記電荷転送手段は、前記絶縁膜上の前記リング状ゲート電極と前記光電変換領域の間の、前記第１のウェル上に前記絶縁膜を挟んで設けられた転送ゲート電極を有することを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特にグローバルシャッタ型のＣＭＯＳセンサに関する。
【背景技術】
【０００２】
従来から固体撮像装置の一例としてローリングシャッタ型ＣＭＯＳセンサが知られている（例えば、特許文献１参照）。図９はこの従来の固体撮像装置の一例の等価回路図を示す。同図に示す固体撮像装置であるＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【０００３】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【０００４】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【０００５】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【０００６】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【０００７】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【０００８】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【０００９】
次に、図９に示す従来のＣＭＯＳセンサの動作について図１０のタイミングチャートを併せ参照して説明する。なお、図９中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００１０】
まず、垂直シフトレジスタ出力線１８−１の電位が図１０（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように時刻ｔ２（＞ｔ１）でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００１１】
この状態で、最初にパルス供給端子１５に図１０（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３（＞ｔ２）で、パルス供給端子３７の入力パルスが図１０（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００１２】
次に、パルス供給端子１４に時刻ｔ４（＞ｔ３）で図１０（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５（＞ｔ４）で、パルス供給端子３８に図１０（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように、時刻ｔ６（＞ｔ５）でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００１３】
端子３６の入力信号はこの間図１０（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図１０（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図１０（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００１４】
次に、端子３６に図１０（Ｈ）に示す時刻ｔ７（＞ｔ６）でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図１０（Ｇ）に示すように時刻ｔ８（＞ｔ７）でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００１５】
その後、図１０（Ｄ）に示す時刻ｔ９（＞ｔ８）で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０（＞ｔ９）で図１０（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００１６】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００１７】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図９に示すような構成の従来のローリングシャッタ型ＣＭＯＳセンサは、１行ずつ順番に読み出しを行うもので、読み出しが終了するまで電荷は図９のフォトダイオード２に蓄えられている。従って、１行ずつ光電変換のタイミングが異なるローリングシャッタ型ＣＭＯＳセンサを用いると、動きのある被写体をセンスすると光電変換のタイミングとの関係で取り込んだ被写体が歪むということになる。
【００１９】
上記の問題を回避するためには、例えば、ローリングシャッタ型ＣＭＯＳセンサの光入射面前方に、メカニカルシャッタを設け、そのオープン期間に対応して全ラインの１フレーム期間の露光を行い、そのクローズ期間で各１ラインずつ順次に読み出しを行うことで、露光プロセスと信号読出しプロセスが分離できる。しかし、この場合は機構や制御がその分複雑になる。また、固体撮像装置では光電変換効率を向上して高品質の撮像信号を出力することが望まれる。
【００２０】
本発明は以上の点に鑑みてなされたもので、全画素同時に蓄積を開始し、同時に読み出すグローバルシャッタ機能を有することで上記の課題を解決した固体撮像装置を提供することを目的とする。
【００２１】
また、本発明の他の目的は、光電変換領域の光電変換効率を向上し、かつ、高品質の撮像信号を出力し得る固体撮像装置を提供することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明は光電変換領域に光電変換されて蓄積された電荷を、電荷転送手段で信号出力用トランジスタへ転送し、信号出力用トランジスタが入力された電荷の量を電位の変化として出力する固体撮像装置であって、第１の導電型の基板の表面に、それぞれ第２の導電型の第１のウェルと第２のウェルとが互いに分離して形成され、第２のウェルよりも不純物濃度が低くされた第１のウェル内に、第１の導電型の光電変換領域と信号出力用トランジスタの第２の導電型のソース領域及びドレイン領域とを少なくとも含む画素敷き詰め領域を形成し、第１のウェルよりも不純物濃度が高くされた第２のウェル内に、ＭＯＳ型の電気回路を形成したことを特徴とする。
【００２３】
この発明では、画素敷き詰め領域が形成されるウェルとＭＯＳ型の電気回路が形成されるウェルとを分離するようにしたため、ＭＯＳ型の電気回路が形成された第２のウェルの電位の変動は直接、画素敷き詰め領域に伝搬せず、寄生容量による容量結合となって画素敷き詰め領域への影響は小さくできる。
【００２４】
また、本発明では、画素敷き詰め領域はＭＯＳ型の電気回路に比べて動作スピードが遅く半導体の微細加工ルールは緩いことに鑑み、画素敷き詰め領域が形成された第１のウェルは、ＭＯＳ型の電気回路が形成された第２のウェルよりも不純物濃度が低くされているため、光電変換効率を向上でき、一方、ＭＯＳ型の電気回路が形成された第２のウェルの不純物濃度は第１のウェルの不純物濃度よりも高いので、半導体加工ルールが微細化されたときの、短チャネル効果抑制や素子分離効果向上に寄与する。
【００２５】
ここで、上記の電気回路は、電荷転送手段及び信号出力用トランジスタを動作させる電位制御回路と、信号出力用トランジスタから出力される信号に対して相関二重サンプリングを行うＣＤＳ回路と、ＣＤＳ回路から出力される信号を増幅するアンプと、アンプから出力される信号をデジタル信号に変換するＡＤ変換器と、ＡＤ変換器から出力されるデジタル信号に対して信号レベル補正や画素欠陥補正などの所定の信号処理を行う信号処理回路とのうち、いずれか一以上の回路であることを特徴とする。
【００２６】
また、上記の目的を達成するため、本発明は全画素の光電変換領域に被写体からの光を同時に露光し、露光期間に光電変換領域に蓄積した電荷を、電荷転送手段を介して信号出力用トランジスタへ全画素一斉に転送した後、各画素の信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えたことを特徴とする。この発明では、グローバルシャッタ機能を有するので、メカニカルシャッタを設けることなく、露光プロセスと信号読出しプロセスを分離できる。
【００２７】
また、本発明は、上記の信号出力用トランジスタは、第１のウェル上に絶縁膜を挟んで形成されたリング状ゲート電極と、第１のウェル内に第１のウェルと電気的に一体化するよう形成された高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応する第１のウェル内の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、ドレイン領域まで達しないように第１のウェル内に設けられた第１の導電型のソース近傍領域とからなり、上記の電荷転送手段は、絶縁膜上のリング状ゲート電極と光電変換領域の間の、第１のウェル上に絶縁膜を挟んで設けられた転送ゲート電極を有することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、グローバルシャッタ機能を有するので、メカニカルシャッタを設けることなく、露光プロセスと信号読出しプロセスを分離できるので、複雑な機構や制御を必要とすることなく、歪みのない動画、静止画を撮像することができる。
【００２９】
また、本発明によれば、画素敷き詰め領域が形成されるウェルとＭＯＳ型の電気回路が形成されるウェルとを分離するようにしたため、ＭＯＳ型の電気回路が形成された第２のウェルの電位の変動は直接、画素敷き詰め領域に伝搬せず、寄生容量による容量結合となって画素敷き詰め領域への影響は小さくできるため、画素敷き詰め領域からＳ／Ｎが良好な高品質の撮像信号を出力することができる。
【００３０】
更に、本発明によれば、画素敷き詰め領域が形成された第１のウェルは、ＭＯＳ型の電気回路が形成された第２のウェルよりも不純物濃度が低くされているため、光電変換効率を向上でき、一方、ＭＯＳ型の電気回路が形成された第２のウェルの不純物濃度は第１のウェルの不純物濃度よりも高いので、半導体加工ルールが微細化されたときの、短チャネル効果抑制や素子分離効果向上に寄与する。
【発明を実施するための最良の形態】
【００３１】
次に、本発明の実施の形態について説明する。図１は本発明になる固体撮像装置の一実施の形態の構成図を示す。同図に示すように、本実施の形態の固体撮像装置は、光電変換を行う画素を敷き詰めている領域１０１と、画素を動作させる電位制御回路１０２と、その電位制御回路１０２を制御する垂直シフトレジスタ１０３と、画素からの信号に対してＣＤＳ（相関二重サンプリング）動作を行うＣＤＳ回路１０４と、ＣＤＳ回路１０４の制御を行う水平シフトレジスタ１０５と、ＣＤＳ回路１０４から出力された信号の増幅等を行うアンプ１０６と、アンプ１０６から出力された信号をデジタル信号に変換するＡＤ変換器（ＡＤＣ）１０７と、ＡＤＣ１０７の出力デジタル信号に対して、信号レベル補正や画素欠陥補正などの所定の信号処理を行うデジタル信号処理回路１０８と、装置全体を統括的にコントロールする信号発生回路１０９とよりなる。この信号発生回路１０９等を外部から設定するインターフェース回路もこの信号発生回路ブロックに含まれる。
【００３２】
図２は、図１中のＨ−Ｈ’線に沿う装置断面の模式図を示す。図２において、駆動等制御回路領域２０１は図１の垂直シフトレジスタ１０３及び電位制御回路１０２の回路領域に相当し、画素敷き詰め領域２０２は図１の画素敷き詰め領域１０１に相当する。駆動等制御回路領域２０１と画素敷き詰め領域２０２とは、同じｐ型基板１１０上に形成されており、基板１１０の表面にはｎウェル１１１とｎ-ウェル１１２とが形成され、更にｎウェル１１１内には反対導電型のｐウェル１１３も形成されており、トリプルウェル構造となっている。
【００３３】
駆動等制御回路領域２０１のｐウェル１１３内にはゲート回路１３１、ｎウェルコンタクト１３８、１３９などが形成されており、また、ｎウェル１１１の表面にはｐ型のソース、ドレイン拡散領域１３４が形成されている。また、画素敷き詰め領域２０２のｎ-ウェル１１２内には、光電変換領域を構成する埋め込みのｐ-型領域１１４やｎ+型のソース、ドレイン領域やｎウェルコンタクト１４０などが形成されており、更にｎ-ウェル１１２上には平面形状がリング状のゲート電極１１５などが形成されている。駆動等制御回路は例えばリング状ゲート電極１１５を制御しており、駆動等制御回路とリング状ゲート電極１１５は配線で結ばれている。
【００３４】
さて、駆動等制御回路領域２０１のｎウェル１１１と、画素敷き詰め領域２０２のｎ-ウェル１１２は同一のｐ基板１１０上にある。これは駆動等制御回路領域２０１と画素敷き詰め領域２０２を分離して画素部の信号に駆動部等からノイズを注入しないようにするためである。つまり、駆動等制御回路領域２０１のゲート回路１３１でスイッチング等によるノイズが寄生容量によりｎウェル１１１に漏れこむ。これはｎウェル１１１の電位を決めるウェルコンタクト１３８で外部の電源等に接続されるが、ウェル自体の抵抗値により、完全に電源電圧に固定されず変動する。
【００３５】
ｎウェル１１１を画素敷き詰め領域２０２のｎ-ウェル１１２と共用すると、この変動が直接画素敷き詰め領域２０２のウェルに伝わり、画素を構成するｐ-型領域１１４で光電変換された信号にノイズとして影響を与える。そこで、図２に示すように、ｎウェルを１１１と１１２に分離して、ｐ基板１１０の電位を固定にすることで、駆動制御回路領域２０１のｎウェル１１１の電位の変動は直接、画素敷き詰め領域２０２に伝搬せず、寄生容量による容量結合となって画素敷き詰め領域２０２への影響は小さくなる。
【００３６】
また、光電変換を行う場合、ウェル濃度が低い方が光電変換効率が向上するので、駆動制御回路領域２０１のｎウェル１１１よりも画素敷き詰め領域２０２のｎ-ウェル１１２の方がウェル濃度が低く設定される。
【００３７】
図３は図１のＹ−Ｙ’線に沿う装置断面の模式図を示す。同図中、図２と同一構成部分には同一符号を付してある。図３において、ＡＤＣ等回路領域２０３は図１のＡＤＣ１０７に相当し、画素敷き詰め領域２０２は図１の画素敷き詰め領域１０１に相当する。ＡＤＣ等回路領域２０３と画素敷き詰め領域２０２とは、同じｐ型基板１１０上に形成されているが、互いには配線で直接結ばれていない。基板１１０の表面にはｎウェル１１６とｎ−ウェル１１２とが形成され、更にｎウェル１１６内には反対導電型のｐウェル１１７も形成されており、トリプルウェル構造となっている。
【００３８】
また、ｎウェル１１６内には反対導電型のソース、ドレイン拡散領域１３５、ｎウェルコンタクト１４２などが形成され、ｐウェル１１７内にはゲート回路１２１、ｐウェルコンタクト１４１などが形成されている。また、画素敷き詰め領域２０２のｎ-ウェル１１２内には、光電変換領域を構成する埋め込みのｐ-型領域１１８やｎ+型のソース、ドレイン領域やｎウェルコンタクト１４３などが形成されており、更にｎ-ウェル１１２上には平面形状がリング状のゲート電極１１９などが形成されている。
【００３９】
図４は図１のＺ−Ｚ’線に沿う装置断面の模式図を示す。同図中、図２と同一構成部分には同一符号を付してある。図４において、信号処理等回路領域２０４は図１のデジタル信号処理回路１０８に相当し、画素敷き詰め領域２０２は図１の画素敷き詰め領域１０１に相当する。信号処理等回路領域２０４と画素敷き詰め領域２０２とは、同じｐ型基板１１０上に形成されているが、互いには配線で直接結ばれていない。基板１１０の表面にはｎウェル１２２とｎ−ウェル１１２とが形成され、更にｎウェル１２２内には反対導電型のｐウェル１２３も形成されており、トリプルウェル構造となっている。
【００４０】
また、ｎウェル１２２内には反対導電型のソース、ドレイン拡散領域１３６やｎウェルコンタクト１４５が形成され、ｐウェル１２３内にはゲート回路１２７やｐウェルコンタクト１４４などが形成されている。また、画素敷き詰め領域２０２のｎ-ウェル１１２内には、光電変換領域を構成する埋め込みのｐ-型領域１２４やｎ+型のソース、ドレイン領域などが形成されており、更にｎ-ウェル１１２上には平面形状がリング状のゲート電極１２５などが形成されている。
【００４１】
図５は図１のＶ−Ｖ’線に沿う装置断面の模式図を示す。同図中、図２と同一構成部分には同一符号を付してある。図５において、ＣＤＳ等回路領域２０５は図１のＣＤＳ回路１０４に相当し、画素敷き詰め領域２０２は図１の画素敷き詰め領域１０１に相当する。ＣＤＳ等回路領域２０５と画素敷き詰め領域２０２とは、同じｐ型基板１１０上に形成されており、配線で直接結ばれている。基板１１０の表面にはｎウェル１３２とｎ-ウェル１１２とが形成され、更にｎウェル１３２内には反対導電型のｐウェル１３３も形成されており、トリプルウェル構造となっている。
【００４２】
また、ｎウェル１３２内には反対導電型のソース、ドレイン拡散領域１３７やｎウェルコンタクト１４８が形成され、ｐウェル１３３内にはゲート回路１３４やｐウェルコンタクト１４７などが形成されている。また、画素敷き詰め領域２０２のｎ-ウェル１１２内には、光電変換領域を構成する埋め込みのｐ-型領域１２９やｎ+型のソース、ドレイン領域やｎウェルコンタクト１４９などが形成されており、更にｎ-ウェル１１２上には平面形状がリング状のゲート電極１３０などが形成されている。
【００４３】
上記の図３、図４及び図５の装置断面図に示すように、本実施の形態では、画素敷き詰め領域２０２と、ＡＤＣ等回路領域２０３、信号処理等回路領域２０４及びＣＤＳ等回路領域２０５との間でも、ノイズの影響を排除するためにｎウェルを分離している。また、これらのＡＤＣ等回路領域２０３、信号処理等回路領域２０４、ＣＤＳ等回路領域２０５の各回路は、画素敷き詰め領域２０２の画素より高速に動作する必要がある。そのため、これらは画素敷き詰め領域２０２の半導体における微細加工ルールより微細な加工ルールが必要となる。
【００４４】
半導体加工ルールが微細化されると、短チャネル効果抑制や素子分離効果向上のために、ウェルの不純物濃度を高くする必要がある。従って、半導体の構成上、画素周辺回路領域２０３〜２０５のｎウェル濃度は、画素敷き詰め領域２０２のｎウェル濃度より高くする必要がある。一方、画素駆動制御回路は高速で動作する必要はないので、加工ルールはその他の周辺回路よりも緩くてもよい。
【００４５】
そこで、本実施の形態では、画素駆動等制御回路領域２０１と画素周辺回路領域２０３〜２０５の加工ルールを分けることは非効率なので、加工ルールを微細な方に合わせる。従って、画素駆動等制御回路領域２０１と画素周辺回路領域２０３〜２０５のｎウェル濃度は、高い方に合わせるようにする。また、各回路領域のｎウェル、ｐウェルは分離されており、お互いに雑音などの影響を与えることはない。
【００４６】
次に、画素敷き詰め領域１０１、２０２における画素の一実施の形態の構成及び動作について詳細に説明する。図６は本発明になる固体撮像装置の一実施の形態の一画素の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図６（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像装置は、グローバルシャッタ型ＣＭＯＳセンサであり、ｐ+型基板４１上にｐ-型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。このｎウェル４３が図２〜図５に示したｎ-ウェル１１２に相当し、リング状ゲート電極４５が図２〜図５に示したリング状ゲート電極１１５、１１９、１２５に相当する。
【００４７】
リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ+型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ+型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ-型領域４９がある。この埋め込みのｐ-型領域４９とｎウェル４３は、図６（Ａ）に示す埋め込みフォトダイオード５０を構成している。上記の埋め込みのｐ-型領域４９が、図２〜図５に示した埋め込みのｐ-型領域１１４、１１８、１２４に相当する。
【００４８】
また、図６（Ａ）、（Ｂ）に示すように、埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図６（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００４９】
次に、ＣＭＯＳセンサの画素構造と撮像装置全体の構造について、電気回路で表現した図７と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１（図１の画素敷き詰め領域１０１に相当する）に配置されている。図７ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図６の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００５０】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図６（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図６（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００５１】
図７において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像装置の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００５２】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図６の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図６の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図６の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００５３】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００５４】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図６の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００５５】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００５６】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００５７】
次に、図７に示すＣＭＯＳセンサの駆動方法について、図８のタイミングチャートと共に説明する。まず、図８（１）に示す期間では、埋め込みのフォトダイオード（図６（Ａ）の５０、図７の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００５８】
続く図８（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図６（Ａ）の５０、図７の６４等）からリング状ゲート電極（図６の４５）のソース近傍ｐ型領域（図６の４７）にホールを転送することである。そのため、図８（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図６の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００５９】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図８（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００６０】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図８（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００６１】
図６（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００６２】
続いて、図８（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図６（Ａ）の５０、図７の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００６３】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図８（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００６４】
続く図８（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図８（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図８（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００６５】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図８（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。
【００６６】
この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図８（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電位である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００６７】
続く図８（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図８（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６８】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００６９】
続く図８（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図８（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図８（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図８（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００７０】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷による電位変化分である。その後、水平シフトレジスタ７９から出力される図８（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図７の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図８（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷による電位変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００７１】
続いて、図８に（７）で示す期間では、再びリング状ゲート電極４５の電位を図８（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図８（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００７２】
上記の図６（Ａ）、（Ｂ）に示す構成の固体撮像装置は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図７に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００７３】
なお、図８の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。
【００７４】
この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００７５】
なお、図７の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。
【００７６】
このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図７ではこのスイッチを省略して図示している。
【００７７】
上記の構成及び動作をするグローバルシャッタ型ＣＭＯＳセンサでは、露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図８の期間（１）に当たる。一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ２０２内の転送ゲート（図７の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が一斉に各画素の所定領域（図７のリング状ゲートＭＯＳＦＥＴ６３のバックゲート（図６（Ｂ）のソース近傍ｐ型領域４７））に転送される。これは図８の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図８の期間（３）〜（７）に当たる。これにより、移動する被写体を撮像した場合でも、撮像画像は同一時刻で露光した画像であるので、被写体の画像と異なる画像歪みは発生しない。
【００７８】
なお、本発明は以上の実施の形態に限定されるものではなく、半導体の導電型であるｐ型、ｎ型を以上の実施の形態とは反対導電型に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
【図面の簡単な説明】
【００７９】
【図１】本発明の固体撮像装置の一実施の形態の構成図である。
【図２】図１中のＨ−Ｈ’線に沿う装置断面の模式図である。
【図３】図１中のＹ−Ｙ’線に沿う装置断面の模式図である。
【図４】図１中のＺ−Ｚ’線に沿う装置断面の模式図である。
【図５】図１中のＶ−Ｖ’線に沿う装置断面の模式図である。
【図６】本発明の１画素分の素子構造の一例の平面図と、そのＸ−Ｘ‘線に沿う縦断面図である。
【図７】本発明の固体撮像装置の全体構成を電気等価回路で示した図である。
【図８】図７の等価回路の動作を説明するタイミングチャートである。
【図９】従来の固体撮像装置の一例の等価回路図である。
【図１０】図９の動作説明用タイミングチャートである。
【符号の説明】
【００８０】
４３  ｎウェル
４５  リング状ゲート電極
４６  ｎ＋型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ＋型ドレイン領域
４９  埋め込みｐ−型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
６１、１０１、２０２  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
１０２  電位制御回路
１０３  垂直シフトレジスタ
１０４  ＣＤＳ回路
１０５  水平シフトレジスタ
１０６  アンプ
１０７  ＡＤＣ（ＡＤ変換器）
１０８  デジタル信号処理回路
１０９  信号発生回路
１１０  ｐ基板
１１１、１１６、１２２、１３２  ｎウェル
１１２  画素敷き詰め領域内のｎ-ウェル
１１３、１１７、１２３、１３３  ｐウェル
１１４、１１８、１２４、１２９  埋め込みのｐ-型領域
１１５、１１９、１２５、１３０  リング状ゲート電極
１２１、１３１、１３４  ゲート回路
２０１  駆動等制御回路領域
２０３  ＡＤＣ等回路領域
２０４  信号処理等回路領域
２０５  ＣＤＳ等回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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