(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上において互いに並んで形成されたゲートライン及び共通ラインと、ゲート絶縁膜を間に置いて前記ゲートライン及び前記共通ラインと交差して前記ゲートラインとともに画素領域を定義するデータラインと、前記ゲートライン及び前記データラインの交差部に形成されて前記ゲートライン及び前記データラインと接続された薄膜トランジスタと、前記共通ラインから前記画素領域の方に伸張されて前記共通ラインと接続された共通電極と、前記画素領域に伸張されて前記薄膜トランジスタと接続されることと同時に前記共通電極とともに水平電界を形成する画素電極と、前記共通電極、前記画素電極、前記データ電極、前記ゲートライン、前記共通ライン及び前記薄膜トランジスタを覆う保護膜と、前記データライン、前記ゲートライン及び前記共通ラインとそれぞれ接続された下部電極、前記保護膜の上部表面にないように前記保護膜を通じて定義された第１コンタクトホール内に形成されて前記下部電極と接続される上部電極を含んだ少なくとも一つのパッドとを具備し、
前記少なくともいずれかのパッドはゲートパッド、共通パッド、データパッドを含し、前記保護膜を通じて前記ゲートパッド、前記共通パッド、前記データパッドに対してそれぞれ定義する第１乃至第３コンタクトホールと、前記画素電極、及びドレイン電極の一部分に対して定義する第４コンタクトホールと、前記第４コンタクトホールに形成されて前記画素電極の一部分と前記ドレイン電極の一部分に接続されるコンタクト電極とをさらに具備することを特徴とする水平電界印加型薄膜トランジスタ基板。
【請求項２】
前記保護膜の上部表面になしに前記保護膜を通じて多数のストリッパの浸透経路内に形成される多数のダミー透明導電性パターンをさらに具備することを特徴とする請求項１記載の水平電界印加型薄膜トランジスタ基板。
【請求項３】
前記ストリッパの浸透経路は前記ゲートライン、前記データライン、前記共通ライン、前記画素電極及び前記共通電極の中から少なくともいずれかに形成されることを特徴とする請求項２記載の水平電界印加型薄膜トランジスタ基板。
【請求項４】
前記第１乃至第４コンタクトホールと前記多数のストリッパの浸透経路は前記ゲート絶縁膜と前記保護膜を通じて形成されるか前記保護膜のみを通じて形成されることを特徴とする請求項３記載の水平電界印加型薄膜トランジスタ基板。
【請求項５】
前記多数のストリッパの浸透経路はスリットまたはホールを含むことを特徴とする請求項２記載の水平電界印加型薄膜トランジスタ基板。
【請求項６】
前記多数のストリッパの浸透経路を通じて前記ゲートライン、前記データライン、前記共通ライン、前記画素電極に接続される多数の透明導電性パターンをさらに具備することを特徴とする請求項２記載の水平電界印加型薄膜トランジスタ基板。
【請求項７】
上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、前記コンタクト電極及び前記多数のダミー透明導電性パターンは前記保護膜と境界面を成すことを特徴とする請求項２記載の水平電界印加型薄膜トランジスタ基板。
【請求項８】
前記ゲートラインに連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を含んだ第１ストレージキャパシタをさらに具備して、前記ゲート絶縁膜は前記第１上部ストレージ電極と前記第１下部ストレージ電極の間に形成されて前記第１上部ストレージ電極は前記薄膜トランジスタのドレイン電極に接続されることを特徴とする請求項１記載の水平電界印加型薄膜トランジスタ基板。
【請求項９】
前記ドレイン電極は前記画素電極の伸張部分と重畳される伸張部分を持って、前記ドレイン電極の伸張部分は前記第１上部ストレージ電極の伸張部分と一体化されたことを特徴とする請求項８記載の水平電界印加型薄膜トランジスタ基板。
【請求項１０】
前記共通ライン及び共通電極に連続される第２下部ストレージ電極、前記第２下部ストレージ電極と重畳される第２上部ストレージ電極を含んだ第２ストレージキャパシタをさらに具備して、前記ゲート絶縁膜は前記第２上部ストレージ電極と前記第２下部ストレージ電極の間に形成されて前記第２上部ストレージ電極は前記薄膜トランジスタのドレイン電極と前記第１上部ストレージ電極の間に形成されることを特徴とする請求項８記載の水平電界印加型薄膜トランジスタ基板。
【請求項１１】
前記第２上部ストレージ電極は前記第１上部ストレージ電極から伸張されて前記共通ラインと交差されて、前記第２上部ストレージ電極は前記共通ラインに接続された前記共通電極の一部分に重畳されて、前記第２上部ストレージ電極の一部分は前記ドレイン電極と一体化されることを特徴とする請求項１０記載の水平電界印加型薄膜トランジスタ基板。
【請求項１２】
アクティブ層とオーミック接触層の半導体パターンをさらに具備して、前記半導体パターンは前記データライン、前記下部データパッド電極、前記第１及び第２上部ストレージ電極、前記薄膜トランジスタのソース電極、及びドレイン電極と重畳されることを特徴とする請求項１０記載の水平電界印加型薄膜トランジスタ基板。
【請求項１３】
前記画素電極は前記ゲートライン、前記共通ライン、前記共通電極と同一な金属材料に形成されることを特徴とする請求項１記載の水平電界印加型薄膜トランジスタ基板。
【請求項１４】
第1マスク工程で、基板上にゲートライン、前記ゲートラインと並んでいる共通ライン、前記ゲートラインと接続されたゲート電極、一部分が画素領域に伸張された画素電極、一部分が前記画素領域に伸張されて前記画素電極とともに水平電界を形成する共通電極、下部ゲートパッド電極、及び前記共通ラインと接続された下部共通パッド電極を含んだゲート金属パターン群を形成する段階と、
前記基板と前記ゲートパターン群上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に非晶質シリコン層とソース/ドレイン金属層を順次的にする段階と、
第2マスク工程で、前記ゲート絶縁膜上に半導体パターンを形成し、前記半導体パターンに前記ゲートライン及び前記共通ラインと交差するデータライン、前記データラインに接続されたソース電極及び下部パッド電極、前記ソース電極の反対側に形成されたドレイン電極、第１上部ストレージ電極、第２上部ストレージ電極を含んだソース/ドレイン金属群を形成する段階と、
前記ソース/ドレイン金属群と前記薄膜トランジスタ上に形成されて前記薄膜トランジスタを保護する保護膜を形成する段階と、
第3マスク工程で、第１乃至第４コンタクトホールを形成するために前記基板上で前記保護膜及び前記ゲート絶縁膜をパターニングして、上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、コンタクト電極を含んで、前記第１乃至第４コンタクトホール内に形成されて前記保護膜の上部表面にない透明導電性パターン群をリフト-オフ工程を用いてパターニングする段階とを含むことを特徴とする水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項１５】
前記保護膜と前記ゲート絶縁膜をパターニングする段階は、マスクを利用して前記保護膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンがない一部で前記保護膜と前記ゲート絶縁膜をエッチングする段階とを含むことを特徴とする請求項１４記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項１６】
前記透明導電性パターンをパターニングする段階は前記パターン化された保護膜上に形成された前記フォトレジストパターン上に透明導電膜を形成する段階と、前記透明導電膜で覆われた前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１５記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項１７】
前記ゲートライン、データライン、共通ライン、画素電極、及び前記共通電極の一部分上に形成された前記フォトレジストパターンを除去するための多数のストリッパの浸透経路を形成する段階と、前記保護膜の上部表面にないように、前記多数のストリッパの浸透経路内に多数のダミー導電性パターンを形成する段階とをさらに含むことを特徴とする請求項１６記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項１８】
前記第１乃至第４コンタクトホールと前記多数のストリッパの浸透経路は前記ゲート絶縁膜と前記保護膜を通じて形成されるか前記保護膜のみを通じて形成されることを特徴とする請求項１７記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項１９】
前記多数のストリッパの浸透経路はスリットまたはホールを含むことを特徴とする請求項１７記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２０】
前記第１乃至第４コンタクトホール内に形成された前記透明導電性パターン群と前記多数のストリッパの浸透経路は前記パターン化された保護膜と境界面を成すことを特徴とする請求項１７記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２１】
前記多数の透明導電性パターンは前記多数のストリッパの浸透経路を通じて前記ゲートライン、前記データライン、前記共通ライン、前記画素電極の中から少なくともいずれかと接続されることを特徴とする請求項１７記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２２】
前記ゲートラインに連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を形成する段階をさらに含んで、前記ゲート絶縁膜は前記第１上部ストレージ電極と前記第１下部ストレージ電極の間に形成されて前記第１上部ストレージ電極は前記薄膜トランジスタのドレイン電極に接続されることを特徴とする請求項１４記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２３】
前記画素電極は前記共通電極の伸張された部分と並んで伸張された部分を含んで、前記ドレイン電極の伸張された部分は前記画素電極の伸張された部分と重畳されて、前記ドレイン電極の伸張された部分は前記第１上部ストレージ電極の伸張された部分と一体化されることを特徴とする請求項２２記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２４】
前記共通ライン及び共通電極に連続される第２下部ストレージ電極、前記第２下部ストレージ電極と重畳される第２上部ストレージ電極を形成する段階をさらに含んで、前記ゲート絶縁膜と前記半導体パターンは前記第２上部ストレージ電極と前記第２下部ストレージ電極の間に形成されることを特徴とする請求項２２記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２５】
前記第２上部ストレージ電極は前記第１上部ストレージ電極の伸張された部分で前記共通ラインと交差されて、前記共通ラインと接続された前記共通電極の一部分と重畳されて、前記ドレイン電極と一体化されることを特徴とする請求項２４記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２６】
前記画素電極は前記ゲートライン、前記共通ライン、前記共通電極と同一な金属材料に形成されることを特徴とする請求項１４記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２７】
基板上にゲートライン、前記ゲートラインと並んでいる共通ライン、前記ゲートラインと接続されたゲート電極、一部分が画素領域に伸張された画素電極、一部分が前記画素領域に伸張されて前記画素電極とともに水平電界を形成する共通電極、下部ゲートパッド電極、及び前記共通ラインと接続された下部共通パッド電極を含んだゲート金属パターン群を形成する第１マスク工程と、
前記基板と前記ゲートパターン群上にゲート絶縁膜を形成して、前記ゲート絶縁膜上にアクティブ層とオーミック接触層を含んだ半導体パターンを形成した後、前記ゲートライン及び前記共通ラインと交差するデータライン、前記データラインに接続されたソース電極及び下部パッド電極、前記ソース電極の反対側に形成されたドレイン電極、第１上部ストレージ電極、前記半導体パターン上の第２上部ストレージ電極を含んだソース/ドレイン金属群を形成する第２マスク工程と、
前記ソース/ドレイン金属群と前記薄膜トランジスタ上に形成されて前記薄膜トランジスタを保護する保護膜を形成して、第１乃至第４コンタクトホールを形成するために前記基板上で前記保護膜及び前記ゲート絶縁膜をパターニングして、上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、コンタクト電極を含んだ透明導電性パターン群をリフト-オフ工程を用いてパターニングする第３マスク工程を含むことを特徴とする水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２８】
前記第３マスク工程は前記基板上に前記保護膜を全面塗布する段階と、マスクを利用して前記保護膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンにより前記保護膜及びゲート絶縁膜をパターニングする段階と、前記フォトレジストパターン上に透明導電膜を形成する段階と、前記透明導電膜で覆われたフォトレジストパターンを除去して前記透明導電膜をパターニングする段階とを含むことを特徴とする請求項２７記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項２９】
前記第３マスク工程は前記ゲート絶縁膜及び前記保護膜を貫くか又は保護膜のみを貫いて前記フォトレジストパターンを除去する多数のストリッパの浸透経路を形成する段階と、前記保護膜の上部表面にないように前記多数のストリッパの浸透経路内に多数のダミー透明導電性パターンを形成する段階をさらに含んで、前記多数のストリッパの浸透経路は前記データライン、前記ゲートライン、前記共通ライン、前記画素電極及び前記共通電極の中から少なくとも一つの上に形成されることを特徴とする請求項２８記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項３０】
前記多数のダミー透明導電性パターンは前記多数のストリッパの浸透経路を通じて前記ゲートライン、前記データライン、前記共通ライン、前記画素電極に接続されることを特徴とする請求項２９記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項３１】
前記透明導電性パターン群は前記第１乃至第４コンタクトホール内に形成されて前記多数のストリッパの浸透経路は前記パターン化された保護膜と界面を成すことを特徴とする請求項２９記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項３２】
前記第２マスク工程は前記ゲートラインと連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を形成する段階をさらに含んで、前記ゲート絶縁膜及び前記半導体パターンは前記第１上部ストレージ電極と前記第１下部ストレージ電極の間に形成されて、前記第１上部ストレージ電極は前記ドレイン電極に接続されることを特徴とする請求項２８記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項３３】
前記画素電極は前記共通電極の伸張部分と並んでいる伸張部分を含んで、前記ドレイン電極の伸張部分は前記画素電極の伸張部分と重畳されて、前記ドレイン電極の伸張部分は前記第１上部ストレージ電極の伸張部分と一体化されることを特徴とする請求項３２記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【請求項３４】
前記第２マスク工程は前記第１上部ストレージ電極と前記ドレイン電極の間に形成された前記共通電極及び前記共通ラインと連続される第２下部ストレージ電極を形成する段階をさらに含んで、第２上部ストレージ電極は前記第２下部ストレージ電極と重畳されて、前記ゲート絶縁膜及び前記半導体パターンは前記第２上部ストレージ電極と前記第２下部ストレージ電極の間に形成されることを特徴とする請求項３２記載の水平電界印加型薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平電界を利用する液晶表示装置に関し、特に工程を単純化することができる水平電界印加型薄膜トランジスタ基板及びその製造方法に関するものである。 
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することによって画像を表示するようになる。このような液晶表示装置は液晶を駆動させる電界の方向に沿って垂直電界印加型と水平電界印加型に帯別される。 
【０００３】
垂直電界印加型液晶表示装置は上下部基板に対向するように配置された画素電極と共通電極の間に形成される垂直電界によりTN(Twisted Nematic) モードの液晶を駆動するようになる。このような垂直電界印加型液晶表示装置は開口率が大きい長所を持つ反面、視野角が９０度程度と狭い短所を持つ。 
【０００４】
水平電界印加型液晶表示装置は下部基板に並んで配置された画素電極と共通電極の間の水平電界によりインプレインスイッチ( 以下, IPSという)モードの液晶を駆動するようになる。このような水平電界印加型液晶表示装置は視野角が１６０度程度と広い長所を持つ。以下、水平電界印加型液晶表示装置について詳しく見る事にする。 
【０００５】
水平電界印加型液晶表示装置は互いに対向して合着された薄膜トランジスタ基板(下板)及びカラーフィルター基板(上板)と、二つの基板の間でセルのギャップを一定に維持させるためのスペーサと、そのセルのギャップに満たされた液晶とを具備する。 
【０００６】
薄膜トランジスタ基板は画素単位の水平電界形成のための多数の信号配線及び薄膜トランジスタと、その上に液晶背向のために塗布された背向膜から構成される。カラーフィルター基板はカラー具現のためのカラーフィルター及び光濡れ防止のためのブラックマトリックスと、その上に液晶背向のために塗布された背向膜から構成される。 
【０００７】
このような液晶表示装置において薄膜トランジスタ基板は半導体工程を含むことと同時に多数のマスク工程を要することによって製造工程が複雑で液晶パネル製造単価上昇の重要原因になっている。これを解決するために、薄膜トランジスタ基板はマスク工程数を減らす方向に発展している。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト分離工程、検査工程などのような多くの工程を含んでいるからである。これによって、最近には薄膜トランジスタ基板の標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が頭をもたげている。 
【０００８】
図１は従来の４マスク工程を利用した水平電界印加型薄膜トランジスタ基板を図示した平面図で、図２は図１に図示された薄膜トランジスタ基板を I-I'、II-II'に沿って切断して図示した断面図である。 
【０００９】
図１及び図２に図示された薄膜トランジスタ基板は下部基板４５上にゲート絶縁膜４６を間に置いて交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造に用意された画素領域に水平電界を形成するように形成された画素電極１４及び共通電極１８と、共通電極１８と接続された共通ライン１６とを具備する。及び、薄膜トランジスタ基板は画素電極１４と共通電極ライン１６の重畳部に形成されたストレージキャパシタ２０と、ゲートライン２と接続されたゲートパッド２４と、データライン４と接続されたデータパッド３３と、共通ライン１６と接続された共通パッド３６とをさらに具備する。 
【００１０】
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は交差構造に形成されて画素領域５を定義する。 
【００１１】
液晶駆動のための基準電圧を供給する共通ライン１６は画素領域５を間に置いてゲートライン２と並んで形成される。 
【００１２】
薄膜トランジスタ６はゲートライン２のゲート信号に応答してデータライン４の画素信号が画素電極１４に充電されて維持されるようにする。このために、薄膜トランジスタ６はゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１４に接続されたドレイン電極１２とを具備する。また、薄膜トランジスタ６はゲート電極８とゲート絶縁膜４６とを間に置いて重畳されながらソース電極１０とドレイン電極１２の間にチャンネルを形成する活性層４８をさらに具備する。 
【００１３】
そして、活性層４８はデータライン４、データパッド下部電極３２、及びストレージ上部電極２２とも重畳されるように形成される。このような活性層４８上にはデータライン４、ソース電極１０、ドレイン電極１２、データパッド下部電極３２、及びストレージ上部電極２２とオーミック接触のためのオーミック接触層５０がさらに形成される。 
【００１４】
画素電極１４は保護膜５２を貫く第１コンタクトホール１３を通じて薄膜トランジスタ６のドレイン電極１２と接続されて画素領域５に形成される。特に、画素電極１４はドレイン電極１２と接続されて隣接したゲートライン２と並んで形成された第１水平部(１４A)と、共通ライン１６と重畳されるように形成された第２水平部(１４B)と、第１及び第２水平部(１４A, １４B)の間に並んで形成されたフィンガー部(１４C)とを具備する。 
【００１５】
共通電極１８は共通ライン１６と接続されて画素領域５に形成される。特に、共通電極１８は画素領域５において画素電極１４のフィンガー部(１４C)と並んで形成される。 
【００１６】
これによって、薄膜トランジスタ６を通じて画素信号が供給された画素電極１４と共通ライン１６を通じて基準電圧が供給された共通電極１８の間には水平電界が形成される。特に、画素電極１４のフィンガー部(１４C)と共通電極１８の間に水平電界が形成される。このような水平電界により薄膜トランジスタ基板とカラーフィルター基板の間から水平方向に配列された液晶分子が誘電異方性により回転するようになる。及び、液晶分子の回転程度に沿って画素領域５を透過する光透過率が変わることによって階調を具現するようになる。 
【００１７】
ストレージキャパシタ２０は共通ライン１６と、その共通ライン１６とゲート絶縁膜４６、活性層４８、及びオーミック接触層５０を間に置いて重畳されるストレージ上部電極２２と、そのストレージ上部電極２２と保護膜５０に形成された第２コンタクトホール２１を通じて接続された画素電極１４から構成される。このようなストレージキャパシタ２０は画素電極１４に充電された画素信号が次画素信号が充電されるまで安定的に維持されるようにする。 
【００１８】
ゲートライン２はゲートパッド２４を通じてゲートドライバ(図示しない)と接続される。ゲートパッド２４はゲートライン２から延長されるゲートパッド下部電極２６と、ゲート絶縁膜４６及び保護膜５２を貫く第３コンタクトホール２７を通じてゲートパッド下部電極２６と接続されたゲートパッド上部電極２８から構成される。 
【００１９】
データライン４はデータパッド３０を通じてデータドライバ(図示しない)と接続される。データパッド３０はデータライン４から延長されるデータパッド下部電極３２と、保護膜５２を貫く第４コンタクトホール３３を通じてデータパッド下部電極３２と接続されたデータパッド上部電極３４から構成される。 
【００２０】
共通ライン１６は共通パッド３６を通じて外部の基準電圧源(図示しない)から基準電圧を供給受けるようになる。共通パッド３６は共通ライン１６から延長される共通パッド下部電極３８と、ゲート絶縁膜４６及び保護膜５２を貫く第５コンタクトホール３３を通じて共通パッド下部電極３８と接続された共通パッド上部電極４０から構成される。 
【００２１】
このような構成を持つ薄膜トランジスタ基板の製造方法を４マスク工程を利用して詳しくすると、図３a乃至図３dに図示されたところのようである。 
【００２２】
図３aを参照すると、第１マスク工程を利用して下部基板４５上にゲートライン２、ゲート電極８、ゲートパッド下部電極２６、共通ライン１６、共通電極１８、共通パッド下部電極３８を含むゲート金属パターン群が形成される。 
【００２３】
詳しくすると、下部基板４５上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。引き継いで、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによってゲートライン２、ゲート電極８、ゲートパッド下部電極２６、共通ライン１６、共通電極１８、共通パッド下部電極３８を含むゲート金属パターン群が形成される。ここで、ゲート金属層としてはアルミニウム系金属、クロム(Cr)、モリブデン(Mo)などの金属が利用される。 
【００２４】
図３bを参照すると、ゲート金属パターン群が形成された下部基板４５上にゲート絶縁膜４６が塗布される。及び、第２マスク工程を利用してゲート絶縁膜４６上に活性層４８及びオーミック接触層５０を含む半導体パターンと、データライン４、ソース電極１０、ドレイン電極１２、データパッド下部電極３２、ストレージ上部電極２２を含むソース/ドレイン金属パターン群が形成される。 
【００２５】
詳しくすると、ゲート金属パターン群が形成された下部基板４５上に PECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜４６、非晶質シリコン層、n+非晶質シリコン層、及びソース/ドレイン金属層が順次的に形成される。ここで、ゲート絶縁膜４６の材料としては酸化シリコン(SiOx)または窒化シリコン(SiNx)などの無機絶縁物質が利用される。ソース/ドレイン金属としてはモリブデン(Mo)、チタン、タンタル、モリブデン合金(Mo alloy)などが利用される。 
【００２６】
引き継いで、ソース/ドレイン金属層上に第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース/ドレインパターン部より低い高さを持つようにする。 
【００２７】
引き継いで、フォトレジストパターンを利用した湿式エッチング工程でソース/ドレイン金属層がパターニングされることによってデータライン４、ソース電極１０、そのソース電極１０と一体化されたドレイン電極１２、ストレージ上部電極２２を含むソース/ドレイン金属パターン群が形成される。
【００２８】
その次、同一なフォトレジストパターンを利用した乾式エッチング工程でｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによってオーミック接触層５０と活性層４８が形成される。
【００２９】
及び、アッシング工程でチャンネル部から相対的に低い高さを持つフォトレジストパターンが除去された後、乾式エッチング工程でチャンネル部のソース/ドレイン金属パターン及びオーミック接触層５０がエッチングされる。これによって、チャンネル部の活性層４８が露出してソース電極１０とドレイン電極１２が分離する。
【００３０】
引き継いで、ストリップ工程でソース/ドレイン金属パターン群上に残っていたフォトレジストパターンが除去される。
【００３１】
図３cを参照すると、ソース/ドレイン金属パターン群が形成されたゲート絶縁膜４６上に第３マスク工程を利用して第１乃至第５コンタクトホール(１３, ２１, ２７, ３３, ３９)を含む保護膜５２が形成される。
【００３２】
詳しく説明すると、ソース/ドレイン金属パターン群が形成されたゲート絶縁膜４６上にPECVDなどの蒸着方法で保護膜５２が全面形成される。引き継いで、保護膜５２は第３マスクを利用したフォトリソグラフィ工程とエッチング工程にパターニングされることによって、第１乃至第５コンタクトホール(１３, ２１, ２７, ３３, ３９)が形成される。第１コンタクトホール１３は保護膜５２を貫いてドレイン電極１２を露出させて、第２コンタクトホール２１は保護膜５２を貫いてストレージ上部電極２２を露出させる。第３コンタクトホール２７は保護膜５２及びゲート絶縁膜４６を貫いてゲートパッド下部電極２６を露出させて、第４コンタクトホール３３は保護膜５２を貫いてデータパッド下部電極３２を露出させて、第５コンタクトホール３９は保護膜５２及びゲート絶縁膜４６を貫いて共通パッド下部電極３８を露出させる。ここで、ソース/ドレイン金属としてモリブデン(Mo)のように乾式エッチング比の大きい金属が利用される場合、第１、第２、第４コンタクトホール(１２, ２１, ３３)のそれぞれはドレイン電極１２、ストレージ上部電極２２、データパッド下部電極３２まで貫いて、その側面を露出させるようになる。
【００３３】
保護膜５２の材料としてはゲート絶縁膜４６のような無機絶縁物質や誘電常数が小さなアクリル系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。
【００３４】
図３dを参照すると、第４マスク工程を利用して保護膜５２上に画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４、共通パッド上部電極４０を含む透明導電パターン群が形成される。
【００３５】
詳しくすると、保護膜５２上にスパッタリングなどの蒸着方法で透明導電膜が塗布される。引き継いで第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通じて透明導電膜がパターニングされることによって、画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４、共通パッド上部電極４０を含む透明導電パターン群が形成される。画素電極１４は第１コンタクトホール１３を通じてドレイン電極１２と電気的に接続されて、第２コンタクトホール２１を通じてストレージ上部電極２２と電気的に接続される。ゲートパッド上部電極２８は第３コンタクトホール３７を通じてゲートパッド下部電極２６と電気的に接続される。データパッド上部電極３４は第４コンタクトホール３３を通じてデータ下部電極３２と電気的に接続される。共通パッド上部電極４０は第５コンタクトホール３９を通じて共通パッド下部電極３８と電気的に接続される。
【００３６】
ここで、透明導電膜の材料としてはインジウムスズ酸化物( ITO)やスズ酸化物( TO)またはインジウム亜鉛酸化物( IZO)などが利用される。
【００３７】
このように、従来の水平電界印加型薄膜トランジスタ基板及びその製造方法は４マスク工程を採用することによって、５マスク工程を利用した場合より製造工程数を減らすことと同時にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程も相変らず製造工程が複雑で元価節減に限界があるから、製造工程をもっと単純化して製造単価をもっと減らすことができる方案が要求される。 
【発明の開示】
【発明が解決しようとする課題】
【００３８】
したがって、本発明の目的はリフト-オフ工程を利用することによって、３マスク工程で工程を単純化することができる水平電界印加型薄膜トランジスタ基板及びその製造方法を提供するものである。 
【００３９】
本発明の他の目的はリフト-オフ能力を進めることができる水平電界印加型薄膜トランジスタ基板及びその製造方法を提供するものである。 
【課題を解決するための手段】
【００４０】
前記目的を達成するために、本発明に係る水平電界印加型薄膜トランジスタ基板は基板と、前記基板上で互いに並んで形成されたゲートライン及び共通ラインと、ゲート絶縁膜を間に置いて前記ゲートライン及び前記共通ラインと交差して前記ゲートラインとともに画素領域を定義するデータラインと、前記ゲートライン及び前記データラインの交差部に形成されて前記ゲートライン及び前記データラインと接続された薄膜トランジスターと、前記共通ラインから前記画素領域の方に伸張されて前記共通ラインと接続された共通電極と、前記画素領域に伸張されて前記薄膜トランジスタと接続されることと同時に前記共通電極とともに水平電界を形成する画素電極と、前記共通電極、前記画素電極、前記データ電極、前記ゲートライン、前記共通ライン及び前記薄膜トランジスタを覆う保護膜と、前記データライン、前記ゲートライン及び前記共通ラインとそれぞれ接続された下部電極、前記保護膜の上部表面にないように前記保護膜を通じて定義された第１コンタクトホール内に形成されて前記下部電極と接続される上部電極を含んだ少なくとも一つのパッドとを具備する。 
【００４１】
前記少なくとも一つのパッドはゲートパッド、共通パッド、データパッドを含む。 
【００４２】
前記水平電界印加型薄膜トランジスタ基板は前記保護膜を通じて前記ゲートパッド、前記共通パッド、前記データパッド、前記画素電極、及びドレイン電極の一部分について定義する第１乃至第４コンタクトホールと、前記コンタクトホールの中から少なくともいずれかに形成されて前記画素電極の一部分と前記ドレイン電極の一部分に接続されるコンタクト電極をさらに具備する。
【００４３】
前記水平電界印加型薄膜トランジスタ基板は前記保護膜の上部表面になしに前記保護膜を通じて多数のストリッパの浸透経路内に形成される多数のダミー透明導電性パターンをさらに具備する。
【００４４】
前記ストリッパの浸透経路は前記ゲートライン、前記データライン、前記共通ライン、前記画素電極及び前記共通電極の中から少なくともいずれかに形成される。
【００４５】
前記第１乃至第４コンタクトホールと前記多数のストリッパの浸透経路は前記ゲート絶縁膜と前記保護膜を通じて形成されるとか前記保護膜のみを通じて形成される。 
前記多数のストリッパの浸透経路はスリットまたはホールを含む。 
【００４６】
前記水平電界印加型薄膜トランジスタ基板は前記多数のストリッパの浸透経路を通じて前記ゲートライン、前記データライン、前記共通ライン、前記画素電極に接続される多数の透明導電性パターンをさらに具備する。
【００４７】
上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、前記コンタクト電極及び前記多数のダミー透明導電性パターンは前記保護膜と境界面を成す。
【００４８】
前記水平電界印加型薄膜トランジスタ基板は前記ゲートラインに連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を含んだ第１ストレージキャパシタをさらに具備する。
【００４９】
前記ゲート絶縁膜は前記第１上部ストレージ電極と前記第１下部ストレージ電極の間に形成されて、前記第１上部ストレージ電極は前記薄膜トランジスタのドレイン電極に接続される。
【００５０】
前記ドレイン電極は前記画素電極の伸張部分と重畳される伸張部分を持って、前記ドレイン電極の伸張部分は前記第１上部ストレージ電極の伸張部分と一体化される。
【００５１】
前記水平電界印加型薄膜トランジスタ基板は前記共通ライン及び共通電極に連続される第２下部ストレージ電極、前記第２下部ストレージ電極と重畳される第２上部ストレージ電極を含んだ第２ストレージキャパシタをさらに具備する。
【００５２】
前記ゲート絶縁膜は前記第２上部ストレージ電極と前記第２下部ストレージ電極の間に形成されて、前記第２上部ストレージ電極は前記薄膜トランジスタのドレイン電極と前記第１上部ストレージ電極の間に形成される。
【００５３】
前記第２上部ストレージ電極は前記第１上部ストレージ電極から伸張されて前記共通ラインと交差されて、前記第２上部ストレージ電極は前記共通ラインに接続された前記共通電極の一部分に重畳されて、前記第２上部ストレージ電極の一部分は前記ドレイン電極と一体化される。
【００５４】
前記水平電界印加型薄膜トランジスタ基板はアクティブ層とオーミック接触層の半導体パターンとをさらに具備する。
【００５５】
前記半導体パターンは前記データライン、前記下部データパッド電極、前記第１及び第２上部ストレージ電極、前記薄膜トランジスタのソース電極、及びドレイン電極と重畳される。
【００５６】
前記画素電極は前記ゲートライン、前記共通ライン、前記共通電極と同一な金属材料に形成される。
【００５７】
本発明に係る水平電界印加型薄膜トランジスタ基板の製造方法は基板上にゲートライン、前記ゲートラインと並んでいる共通ライン、前記ゲートラインと接続されたゲート電極、一部分が画素領域に伸張された画素電極、一部分が前記画素領域に伸張されて前記画素電極とともに水平電界を形成する共通電極、下部ゲートパッド電極、及び前記共通ラインと接続された下部共通パッド電極を含んだゲート金属パターン群を形成する段階と、前記基板と前記ゲートパターン群上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にアクティブ層とオーミック接触層を含んだ半導体パターンを形成する段階と、前記ゲートライン及び前記共通ラインと交差するデータライン、前記データラインに接続されたソース電極及び下部パッド電極、前記ソース電極の反対側に形成されたドレイン電極、第１上部ストレージ電極、第２上部ストレージ電極を含んだソース/ドレイン金属群を形成する段階と、前記ソース/ドレイン金属群と前記薄膜トランジスタ上に形成されて前記薄膜トランジスタを保護する保護膜を形成する段階と、第１乃至第４コンタクトホールを形成するために前記基板上で前記保護膜及び前記ゲート絶縁膜をパターニングして、上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、共通電極を含んだ上部ゲートパッド電極を含んで、前記第１乃至第４コンタクトホール内に形成されて前記保護膜の上部表面にない透明導電性パターン群をパターニングする段階とを含む。
【００５８】
前記保護膜と前記ゲート絶縁膜をパターニングする段階は、マスクを利用して前記保護膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンがない一部で前記保護膜と前記ゲート絶縁膜をエッチングする段階とを含む。
【００５９】
前記透明導電性パターンをパターニングする段階は前記パターン化された保護膜上に形成された前記フォトレジストパターン上に透明導電膜を形成する段階と、前記透明導電膜で覆われられた前記フォトレジストパターンを除去する段階とを含む。
【００６０】
前記水平電界印加型薄膜トランジスタ基板の製造方法は前記ゲートライン、データライン、共通ライン、画素電極、及び前記共通電極の一部分上に形成された前記フォトレジストパターンを除去するための多数のストリッパの浸透経路を形成する段階と、前記保護膜の上部表面にないように前記多数のストリッパの浸透経路内に多数のダミー導電性パターンを形成する段階とをさらに含む。
【００６１】
前記水平電界印加型薄膜トランジスタ基板の製造方法は前記ゲートラインに連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を形成する段階をさらに含む。
【００６２】
前記水平電界印加型薄膜トランジスタ基板の製造方法は前記共通ライン及び共通電極に連続される第２下部ストレージ電極、前記第２下部ストレージ電極と重畳される第２上部ストレージ電極を形成する段階をさらに含む。
【００６３】
本発明に係る水平電界印加型薄膜トランジスタ基板の製造方法は基板上にゲートライン、前記ゲートラインと並んでいる共通ライン、前記ゲートラインと接続されたゲート電極、一部分が画素領域に伸張された画素電極、一部分が前記画素領域に伸張されて前記画素電極とともに水平電界を形成する共通電極、下部ゲートパッド電極、及び前記共通ラインと接続された下部共通パッド電極を含んだゲート金属パターン群を形成する第１マスク工程と、前記基板と前記ゲートパターン群上にゲート絶縁膜を形成して、前記ゲート絶縁膜上にアクティブ層とオーミック接触層を含んだ半導体パターンを形成した後、前記ゲートライン及び前記共通ラインと交差するデータライン、前記データラインに接続されたソース電極及び下部パッド電極、前記ソース電極の反対側に形成されたドレイン電極、第１上部ストレージ電極、前記半導体パターン上の第２上部ストレージ電極を含んだソース/ドレイン金属群を形成する第２マスク工程と、前記ソース/ドレイン金属群と前記薄膜トランジスタ上に形成されて前記薄膜トランジスタを保護する保護膜を形成して、第１乃至第４コンタクトホールを形成するために前記基板上で前記保護膜及び前記ゲート絶縁膜をパターニングして、上部ゲートパッド電極、上部共通パッド電極、上部データパッド電極、共通電極を含んだ透明導電性パターン群をパターニングする第３マスク工程を含む。
【００６４】
前記第３マスク工程は前記基板上に前記保護膜を全面塗布する段階と、マスクを利用して前記保護膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンにより前記保護膜及びゲート絶縁膜をパターニングする段階と、前記フォトレジストパターン上に透明導電膜を形成する段階と、前記透明導電膜で覆われられたフォトレジストパターンを除去して前記透明導電膜をパターニングする段階とを含む。
【００６５】
前記第３マスク工程は前記ゲート絶縁膜及び前記保護膜を貫くか又は保護膜のみを貫いて前記フォトレジストパターンを除去する多数のストリッパの浸透経路を形成する段階と、前記保護膜の上部表面にないように前記多数のストリッパの浸透経路内に多数のダミー透明導電性パターンを形成する段階とをさらに含む。
【００６６】
前記第２マスク工程は前記ゲートラインと連続される第１下部ストレージ電極、前記第１下部ストレージ電極と重畳される第１上部ストレージ電極を形成する段階をさらに含む。
【００６７】
前記第２マスク工程は前記第１上部ストレージ電極と前記ドレイン電極の間に形成された前記共通電極及び前記共通ラインと連続される第２下部ストレージ電極を形成する段階をさらに含む。
【００６８】
本発明に係る水平電界印加型薄膜トランジスタ基板は基板と、前記基板上で互いに並んで形成されたゲートライン及び共通ラインと、ゲート絶縁膜を間に置いて前記ゲートライン及び前記共通ラインと交差して前記ゲートラインとともに画素領域を定義するデータラインと、前記ゲートライン及び前記データラインの交差部に形成されて前記ゲートライン及び前記データラインと接続された薄膜トランジスタと、前記共通ラインから前記画素領域の方に伸張されて前記共通ラインと接続された共通電極と、前記画素領域に伸張されて前記薄膜トランジスタと接続されることと同時に前記共通電極とともに水平電界を形成する画素電極と、前記共通電極、前記画素電極、前記データライン、前記共通ライン及び前記薄膜トランジスタを覆う保護膜と、前記基板上に形成された第１乃至第４コンタクトホール及び多数のストリッパの浸透経路と、前記ゲートラインに接続された下部ゲートパッドと、前記保護膜を通じて定義された前記第１コンタクトホール内に形成されて前記下部ゲートパッド電極に接触されて前記保護膜の上部表面にない上部ゲートパッド電極を含んだゲートパッドと、前記共通ラインに接続された下部共通パッド電極と、前記保護膜を通じて定義された前記第２コンタクトホール内に形成されて前記下部共通パッド電極に接触されて前記保護膜の上部表面にない上部共通パッド電極を含んだ共通パッドと、前記データラインに接続された下部データパッド電極と、前記保護膜を通じて定義された前記第３コンタクトホール内に形成されて前記下部データパッド電極に接触されて前記保護膜の上部表面にない上部データパッド電極を含んだデータパッドと、前記保護膜を通じて定義された前記第４コンタクトホール内に形成されて前記画素電極及び前記ドレイン電極と接触されて前記保護膜の上部表面にないコンタクト電極と、前記保護膜を通じて定義された前記多数のストリッパの浸透経路内に形成されて前記保護膜の上部表面にない多数のダミー透明導電性パターンとを具備する。 
【発明の効果】
【００６９】
本発明に係る水平電界印加型薄膜トランジスタ基板及びその製造方法はリフト-オフ工程を適用することによって、透明導電膜のマスク工程を節減することができるようになる。これによって、本発明は３マスク工程で薄膜トランジスタ基板を製造することができるようになるから、工程を単純化して製造元価を節減することができることと同時に製造収率を進めることができるようになる。
【発明を実施するための最良の形態】
【００７０】
［実施例］
以下、本発明の望ましい実施例を図４乃至図１４を参照して詳細に説明する事にする。
【００７１】
図４は本発明の実施例に係る水平電界印加型薄膜トランジスタ基板を図示した平面図で、図５は図４に図示された薄膜トランジスタ基板をIII-III'、IV-IV'、Ｖ-Ｖ'、VI-VI'、VII-VII'線に沿って切断して図示した断面図である。
【００７２】
図４及び図５に図示された薄膜トランジスタ基板は下部基板１４５上にゲート絶縁膜１４６を間に置いて交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部ごとに形成された薄膜トランジスタ１０６と、その交差構造に用意された画素領域に水平電界を形成するように形成された画素電極１１４及び共通電極１１８と、共通電極１１８と接続された共通ライン１１６とを具備する。及び、薄膜トランジスタ基板は前段ゲートライン１０２、共通ライン１１６、共通電極１１８とストレージ上部電極１２２との重畳部に形成された第１及び第２ストレージキャパシタ(１２０, １２６)と、ゲートライン１０２と接続されたゲートパッド１２５と、データライン１０４と接続されたデータパッド１３１と、共通ライン１１６と接続された共通パッド１３５とをさらに具備する。
【００７３】
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４は交差構造に形成されて画素領域を定義する。
【００７４】
共通ライン１１６及び共通電極１１８は液晶駆動のための基準電圧を供給する。共通ライン１１６は表示領域でゲートライン１０２と並んで形成された内部共通ライン(１１６A)と、非表示領域で内部共通ライン(１１６A)と共通に接続された外部共通ライン(１１６B)から構成される。共通電極１１８はフィンガー形象で内部共通ライン(１１６A)から画素領域の方に伸張される。
【００７５】
薄膜トランジスタ１０６はゲートライン１０２のゲート信号に応答してデータライン１０４の画素信号が画素電極１１４に充電されて維持されるようにする。このために、薄膜トランジスタ１０６はゲートライン１０２に接続されたゲート電極１０８と、データライン１０４と接続されたソース電極１１０と、画素電極１１４に接続されたドレイン電極１１２、ゲート電極１０８とゲート絶縁膜１４６を間に置いて重畳されながらソース電極１１０とドレイン電極１１２の間にチャンネルを形成する活性層１４８、ソース電極１１０及びドレイン電極１１２とのオーミック接触のためにチャンネルを除いた活性層１４８上に形成されたオーミック接触層１５０を具備する。及び、活性層１４８及びオーミック接触層１５０は前記ソース電極１１０及びドレイン電極１１２と一緒にソース/ドレイン金属層に形成されたデータライン１１４、データパッド下部電極１３０、及び第１及び第２ストレージ上部電極(１２２, １１７)とも重畳されるように形成される。
【００７６】
画素電極１１４は画素領域において前記共通電極１１８と水平電界を形成して、薄膜トランジスタ１０６のドレイン電極１１２とコンタクト電極１５５を通じて接続される。ここで、コンタクト電極１５５は第４コンタクトホール１６２内に形成されて前記共通電極１１８、共通ライン１１６、ゲートライン１０２と一緒にゲート金属層に形成された画素電極１１４と、ソース/ドレイン金属層に形成されたドレイン電極１１２を接続させる。具体的に、画素電極１１４はゲートライン１０２と並んで形成されてコンタクト電極１５５を通じてドレイン電極１１２と接続された水平部(１１４A)と、水平部(１１４A)で画素領域の方に伸張されて前記共通電極１１８と並んでいるフィンガー(１１４B)から構成される。これによって、薄膜トランジスタ１０６を通じて画素信号が供給された画素電極１１４と、共通ライン１１６を通じて基準電圧が供給された共通電極１１８の間には水平電界が形成される。特に、画素電極１１４のフィンガー部(１１４B)と共通電極１１８の間に水平電界が形成される。このような水平電界により薄膜トランジスタ基板とカラーフィルター基板の間から水平方向に配列された液晶分子が誘電異方性により回転するようになる。及び、液晶分子の回転程度に沿って画素領域を透過する光透過率が変わるようになることによって、階調を具現するようになる。このような画素電極１１４及び共通電極１１８は前記ゲートライン１０２及び共通ライン１１６と一緒にゲート金属層に形成される。
【００７７】
ストレージキャパシタは並列に接続された第１及び第２ストレージキャパシタ(１２０, １２６)を具備することによってその用量が増加される長所を持つ。
【００７８】
第１ストレージキャパシタ１２０は第１ストレージ下部電極の役目をする前段ゲートライン１０２の一部分と、そのゲートライン１０２の一部分とゲート絶縁膜１４６、活性層１４８、オーミック接触層１５０を間に置いて重畳される第１ストレージ上部電極１２２から構成される。
【００７９】
第２ストレージキャパシタ１２６は第２ストレージ下部電極の役目をする内部共通ライン(１１６A)及び共通電極１１８の一部分と、その内部共通ライン(１１６A)及び共通電極１１８の一部分とゲート絶縁膜１４６、活性層１４８、及びオーミック接触層１５０を間に置いて重畳されて前記第１ストレージ上部電極１２２及びドレイン電極１１２と一体化された第２ストレージ上部電極１１７から構成される。具体的に、第２ストレージ上部電極１１７は内部共通ライン(１１６A)を横切って一番目の共通電極１１８と重畳されるように第１ストレージ上部電極１２２から画素領域の方に伸張されてドレイン電極１１２と一体化される。
【００８０】
このようにストレージキャパシタは第１及び第２ストレージキャパシタ(１２０, １２６)が並列に接続された構造を持つことに沿って、その用量が増大されることによって画素電極１１４に充電された画素信号が次画素信号が充電されるまでもっと安定的に維持されるようにする。
【００８１】
ゲートライン１０２はゲートパッド１２５を通じてゲートドライバ(図示しない)と接続される。ゲートパッド１２５はゲートライン１０２から延長されたゲートパッド下部電極１２４と、ゲート絶縁膜１４６及び保護膜１５２を貫く第１コンタクトホール１６６を通じてゲートパッド下部電極１２４と接続されたゲートパッド上部電極１２８とを具備する。
【００８２】
共通ライン１１６は共通パッド１３５を通じて外部の基準電圧源(図示しない)から基準電圧を供給受けるようになる。共通パッド１３５は共通ライン１１６から延長された共通パッド下部電極１３６と、ゲート絶縁膜１４６及び保護膜１５２を貫く第２コンタクトホール１７０を通じて共通パッド下部電極１３６と接続された共通パッド上部電極１４０を具備する。
【００８３】
データライン１０４はデータパッド１３１を通じてデータドライバ(図示しない)と接続される。データパッド１３１はデータライン１０４から延長されたデータパッド下部電極１３０と、保護膜１５２を貫く第３コンタクトホール１６８を通じてデータパッド下部電極１３０と接続されたデータパッド上部電極１３４とを具備する。
【００８４】
このような薄膜トランジスタ基板でコンタクト電極１５５、ゲートパッド上部電極１２８、データパッド上部電極１３４、共通パッド上部電極１４０は透明導電膜に形成される。このような透明導電膜パターンは保護膜１５２及びゲート絶縁膜１４６のパターニングの時、利用されたフォトレジストパターンを除去するリフト-オフ工程に形成される。前記透明導電パターンは保護膜１５２と境界を成すようになる。このようなリフト-オフ工程の適用で本発明に係る薄膜トランジスタ基板は透明導電膜のパターニングのための一つのマスク工程数を減らすことができるようになる。この場合、リフト-オフ能力を進めるために前述の多数の信号ライン及び電極の上のゲート絶縁膜１４６及び保護膜１５２、または保護膜１５２を貫くストリッパの浸透経路１５４が追加的に形成される。例えば、ストリッパの浸透経路１５４は画素電極１１４のフィンガー部(１１４B)または共通電極１１８上に形成される。このようなストリッパの浸透経路１５４はフォトレジストパターンがない部分に形成されてそのフォトレジストパターンと保護膜１５２の境界部でストリッパが易しく侵透するようにして、そのフォトレジストパターンのリフト-オフ能力を進めるようになる。このような長所を持つ本発明に係る薄膜トランジスタ基板の製造方法を具体的に見ると次のようである。
【００８５】
図６a及び図６bは本発明の実施例に係る水平電界印加型薄膜トランジスタ基板の製造方法の中から第１マスク工程を説明するための平面図及び断面図である。
【００８６】
図６a及び図６bに図示するように第１マスク工程で下部基板１４５上にゲートライン１０２、ゲート電極１０８、ゲートパッド下部電極１２４、共通ライン１１６、共通電極１１８、共通パッド下部電極１３６と一緒に画素電極１１４を含むゲート金属パターン群が形成される。
【００８７】
詳しく説明すると、下部基板１４５上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。引き継いで、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによってゲートライン１０２、ゲート電極１０８、ゲートパッド下部電極１２４、共通ライン１１６、共通電極１１８、共通パッド下部電極１３６、画素電極１１４を含むゲート金属パターン群が形成される。ゲート金属としては Cr、MoW、Cr/Al、Cu、Al(Nd)、Mo/Al、Mo/Al(Nd)、Cr/Al(Nd)などが利用される。
【００８８】
図７a及び図７bは本発明の実施例に係る水平電界印加型薄膜トランジスタ基板の製造方法の中から第２マスク工程を説明するための平面図及び断面図で、図８a乃至図８eは前記第２マスク工程を具体的に説明するための断面図である。
【００８９】
まず、ゲート金属パターン群が形成された下部基板１４５上に PECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜１４６が形成される。ゲート絶縁膜１４６の材料としては酸化シリコン(SiOx)または窒化シリコン(SiNx)などの無機絶縁物質が利用される。
【００９０】
及び図７a及び図７bに図示するように第２マスク工程でゲート絶縁膜１４６上に積層された活性層１４８及びオーミック接触層１５０を含む半導体パターンと、データライン１０４、ソース電極１１０、ドレイン電極１１２、データパッド下部電極１３０、第１及び第２ストレージ上部電極(１２２, １１７)を含むソース/ドレイン金属パターン群が形成される。
【００９１】
具体的に、図８aに図示するようにゲート絶縁膜１４６上に PECVD、スパッタリングなどの蒸着方法を通じて非晶質シリコン層(１４８A)、n+非晶質シリコン層(１５０A)、及びソース/ドレイン金属層１５６が順次的に形成される。ソース/ドレイン金属としてはCr、MoW、Cr/Al、Cu、Al(Nd)、Mo/Al、Mo/Al(Nd)、Cr/Al(Nd)などが利用される。
【００９２】
その後、ソース/ドレイン金属層１５６上にフォトレジスト膜を全面塗布した後、部分露光マスクである第２マスクを利用したフォトリソグラフィ工程で図８aのように段差を持つフォトレジストパターン１５８が形成される。この場合、第２マスクでは薄膜トランジスタのチャンネルが形成される部分で回折露光部(または半透過部)を持つ部分露光マスクを利用する。これによって、第２マスクの回折露光部(または半透過部)と対応するフォトレジストパターン１５８は第２マスクの透過部(または遮断部)と対応するフォトレジストパターン１５８より低い高さを持つようになる。言い換えて、チャンネル部分のフォトレジストパターン１５８が他のソース/ドレイン金属パターン群部分のフォトレジストパターン１５８より低い高さを持つようになる。
【００９３】
このようなフォトレジストパターン１５８を利用した湿式エッチング工程でソース/ドレイン金属層１５６がパターニングされることによって、図８bに図示されたところのようにデータライン１０４、薄膜トランジスタ部のソース電極１１０及びそれと一体化されたドレイン電極１１２、データパッド下部電極１３０、第１及び第２ストレージ上部電極(１２２, １１７)を含むソース/ドレイン金属パターン群が形成される。ここで、第１ストレージ上部電極１２２はゲートライン１０２の一部と重畳されて、第２ストレージ上部電極１１７は内部共通ライン(１１６A)を横切って一番目の共通電極１１８と重畳されながら前記ドレイン電極１１２及び第１ストレージ上部電極１２２と一体化される。及び、同一なフォトレジストパターン１５８を利用した乾式エッチング工程でn+非晶質シリコン層(１５０A)と非晶質シリコン層(１４８A)が同時にパターニングされることによって図８bに図示されたところのようにオーミック接触層１５０と活性層１４８が前記ソース/ドレイン金属パターンに沿って形成された構造を持つようになる。
【００９４】
その後、酸素(O2)プラズマを利用したアッシング工程で図８cに図示されたところのように、相対的に低い高さを持つチャンネル部分のフォトレジストパターン１５８は除去されて、他のソース/ドレイン金属パターン群の部分のフォトレジストパターン１５８は高さが低くなるようになる。
【００９５】
このように残っているフォトレジストパターン１５８を利用した乾式エッチング工程で図８cに図示されたところのようにチャンネルが形成される部分でソース/ドレイン金属層及びオーミック接触層１５０がエッチングされることによって、ソース電極１１０とドレイン電極１１２が互いに分離して活性層１４８が露出する。これによって、ソース電極１１０とドレイン電極１１２の間には活性層１４８からなるチャンネルが形成される。
【００９６】
及び、ストリッパの工程で図８dに図示されたところのようにソース/ドレイン金属パターン群の部分に残っていたフォトレジストパターン１５８が全部除去される。
【００９７】
図９a及び図９bは本発明の実施例に係る水平電界印加型薄膜トランジスタ基板の製造方法の中から第３マスク工程を説明するための平面図及び断面図で、図１０a乃至図１０dは第３マスク工程を具体的に説明するための断面図である。
【００９８】
図９a及び図９bに図示するように第３マスク工程で保護膜１５２及びゲート絶縁膜１４６がパターニングされて、コンタクト電極１５５、ゲートパッド上部電極１２８、データパッド上部電極１３４、共通パッド上部電極１４０、ダミー透明導電パターン１６４を含む透明導電パターン群が形成される。ここで、透明導電パターン群はパターニングされた保護膜１５２と重畳なしに境界を成して形成される。
【００９９】
詳しくすると、図１０aにようにソース/ドレイン金属パターン群が形成されたゲート絶縁膜１４６上に全面的な保護膜１５２が形成される。保護膜１５２の材料としては前記ゲート絶縁膜１４６と類似の無機絶縁物質や、有機絶縁物質が利用される。そして、保護膜１５２上に第３マスクを利用したフォトリソグラフィ工程で保護膜１５２が存在しなければならない部分に図１０aのようにフォトレジストパターン１６０が形成される。
【０１００】
その後、前記フォトレジストパターン１６０を利用した乾式エッチング工程で保護膜１５２及びゲート絶縁膜１４６がパターニングされることによって図１０bのように第１乃至第４コンタクトホール(１６６, １７０, １６８, １６２)とストリッパの浸透経路１５４が形成される。ここで、第１コンタクトホール１６６はゲートパッド下部電極１２４を、第２コンタクトホール１７０の共通パッド下部電極１３６を、第３コンタクトホール１６８はデータパッド下部電極１３０を、第４コンタクトホール１６２はドレイン電極１１２と画素電極１１４の水平部(１１４A)を露出させる。そして、ストリッパの浸透経路１５４は画素電極１１４のフィンガー部(１１４B)または共通電極１１８を露出させる。
【０１０１】
引き継いで、図１０cのように前記フォトレジストパターン１６０が存在する薄膜トランジスタ基板上に透明導電膜１７２がスパッタリングなどのような蒸着方法で全面形成される。透明導電膜１７２としてはインジウムスズ酸化物( ITO)やスズ酸化物( TO)またはインジウム亜鉛酸化物( IZO)、SnO2などが利用される。
【０１０２】
及び、リフト-オフ工程でフォトレジストパターン１６０とその上の透明導電膜１７２が一緒に除去されることによって、図１０dのように第１乃至第４コンタクトホール(１６６, １７０, １６８, １６２)とストリッパの浸透経路１５４のそれぞれにゲートパッド上部電極１２８、共通パッド上部電極１４０、データパッド上部電極１３４、コンタクト電極１５５、ダミー透明導電パターン１５４を含む透明導電パターン群が形成される。
【０１０３】
この時、ストリッパの浸透経路１５４とともに第１乃至第４コンタクトホール(１６２, １６６, １７０, １６８)はより多いストリッパ(A)がフォトレジストパターン１６０と保護膜１５２の境界部で侵透させることによって透明導電膜１７２が覆わせたフォトレジストパターン１６０は保護膜１６０から易しく分離することができるようになる。これは保護膜１６０に第１乃至第４コンタクトホール(１６２, １６６, １７０, １６８)とストリッパの浸透経路１５４が形成された部分では、保護膜１６０の過エッチングでフォトレジストパターン１６０のエッジ部が保護膜１５２のエッジ部より突出された形態(図示しない)を持つからである。及び、突出されたフォトレジストパターン１６０のエッジ部によりそれと保護膜１５２のエッジ部の間で直進性を持って蒸着された透明導電膜１７２はオープンされるとか、相対的に薄く蒸着されてストリッパが易しく侵透することができるからである。
【０１０４】
このように、透明導電膜１７２の不必要な部分がフォトレジストパターン１６０と一緒に除去されることによって、パターニングされた透明導電パターン群は保護膜１５２とは境界を成すようになる。
【０１０５】
具体的に、ゲートパッド上部電極１２８、共通パッド上部電極１４０、データパッド上部電極１３４のそれぞれは該当のコンタクトホール(１６６, １７０, １６８)内で保護膜１５２と境界を成して形成されてゲートパッド下部電極１２４、共通パッド下部電極１３６、データパッド下部電極１３０のそれぞれと接続される。コンタクト電極１５５は第４コンタクトホール１６２内で保護膜１５２と境界を成して形成されてドレイン電極１１２と画素電極１１４の水平部(１１４A)を接続させる。及び、前記リフト-オフ工程上ストリッパの浸透経路１５４に残存するようになるダミー透明導電パターン１６４もそのストリッパの浸透経路１５４内で保護膜１５２と境界を成して形成される。
【０１０６】
ここで、画素電極１１４のフィンガー部(１１４B)または共通電極１１８上のゲート絶縁膜１４６及び保護膜１５２を貫いて形成されるストリッパの浸透経路１５４の形象を例えば次のようである。
【０１０７】
図１１a及び図１１bを参照すると、ストリッパの浸透経路は画素電極１１４のフィンガー部(１１４B)に沿ってその上のゲート絶縁膜１４６及び保護膜１５２を貫く一字型スリット１８０に形成される。及び、一字型スリット１８０に沿ってダミー透明導電パターン１８２が残存するようになる。このような一字型スリット１８０はゲートライン、共通ライン、データラインを含む多数の信号ライン及び共通電極の中からいずれかの上に形成されたりする。
【０１０８】
図１２a及び図１２bを参照すると、ストリッパの浸透経路は画素電極１１４のフィンガー部(１１４B)上のゲート絶縁膜１４６及び保護膜１５２を貫く多数ヶのホール１８４に形成される。このように多数ヶのホール１８４内には互いに分離したダミー透明導電パターン１８６が残存するようになる。このような多数ヶのホール１８４はゲートライン、共通ライン、データラインを含む多数の信号ライン及び共通電極の中からいずれかの上に形成されたりする。
【０１０９】
図１３は本発明の第２実施例に係る水平電界印加型薄膜トランジスタ基板を図示した平面図で、図１４は図１３に図示された薄膜トランジスタ基板を Ｖ-Ｖ'、VI-VI'、VII-VII'、VIII-VIII'、IX-IX'線に沿って切断して図示した断面図である。
【０１１０】
図１３及び図１４に図示された薄膜トランジスタ基板は、図４及び図５に図市された薄膜トランジスタ基板で第２ストレージキャパシタ１２６が除かれた構造を持つ。したがって、重複される構成要素に対する説明は略する事にする。
【０１１１】
ストレージキャパシタ１２０はゲートライン１０２に含まれるストレージ下部電極と、そのストレージ下部電極とゲート絶縁膜１４６、活性層１４８、オーミック接触層１５０を間に置いて重畳されたストレージ上部電極１２２から構成される。ここで、ストレージ上部電極１２２はドレイン電極２１２と接続される。このために、ドレイン電極２１２は画素電極１１４の一番目フィンガー部(１１４B)と重畳されて、内部共通ライン(１１６A)を横切ってストレージ上部電極１２２と一体化される。このようなドレイン電極２１２に沿ってその下にはオーミック接触層１５０及び活性層１４８が形成される。及び、伸張されたドレイン電極２１２上には保護膜１５２を貫くストリッパの浸透経路１５４が形成される。
【０１１２】
このような構造を持つ第２実施例に係る薄膜トランジスタ基板も前述したところのようにリフト-オフ工程を適用した３マスク工程に形成される。
【０１１３】
具体的に、第１マスク工程でゲートライン１０２、ゲート電極１０８、ゲートパッド下部電極１２４、共通ライン１１６、共通電極１１８、共通パッド下部電極１３６、画素電極１１４が形成される。
【０１１４】
その後、第２マスク工程でゲート絶縁膜１４６上に積層された活性層１４８及びオーミック接触層１５０を含む半導体パターンと、データライン１０４、ソース電極１１０、ドレイン電極２１２、データパッド下部電極１３０、ストレージ上部電極１２２が形成される。
【０１１５】
第３マスク工程で保護膜１５２及びゲート絶縁膜１４６に第１乃至第４コンタクトホール(１６２, １６６, １７０, １６８)とストリッパの浸透経路１５４が形成される。また、第３マスク工程に含まれるフォトレジストパターンのリフト-オフ工程で前記第１乃至第４コンタクトホール(１６２, １６６, １７０, １６８)とストリッパの浸透経路１５４のそれぞれにゲートパッド上部電極１２８、データパッド上部電極１３４、共通パッド上部電極１４０、コンタクト電極１５５、ダミー透明導電パターン１６４が形成される。 
【図面の簡単な説明】
【０１１６】
【図１】従来の水平電界印加型薄膜トランジスタ基板を図示した平面図。
【図２】図１に図示された薄膜トランジスタ基板をＩ-Ｉ'、II-II'線に沿って切断して図示した断面図。
【図３ａ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３ｂ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３ｃ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３ｄ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図４】本発明の実施例に係る水平電界印加型薄膜トランジスタ基板を図示した平面図。
【図５】図４に図示された薄膜トランジスタ基板をIII-III'、IV-IV'、Ｖ-Ｖ'、VI-VI'、VII-VII'線に沿って切断して図示した断面図。
【図６ａ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第１マスク工程を説明するための平面図。
【図６ｂ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第１マスク工程を説明するための断面図。
【図７ａ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を説明するための平面図。
【図７ｂ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を説明するための断面図。
【図８ａ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図８ｂ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図８ｃ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図８ｄ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図９ａ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第３マスク工程を説明するための平面図。
【図９ｂ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第３マスク工程を説明するための断面図。
【図１０ａ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図１０ｂ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図１０ｃ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図１０ｄ】本発明の実施例に係る薄膜トランジスタ基板の製造方法の中から第２マスク工程を具体的に説明するための断面図。
【図１１ａ】本発明に係る薄膜トランジスタ基板に適用されたストリッパの浸透経路の一例を図示した平面図。
【図１１ｂ】本発明に係る薄膜トランジスタ基板に適用されたストリッパの浸透経路の一例を図示した断面図。
【図１２ａ】本発明に係る薄膜トランジスタ基板に適用されたストリッパの浸透経路の他の例を図示した平面図。
【図１２ｂ】本発明に係る薄膜トランジスタ基板に適用されたストリッパの浸透経路の他の例を図示した断面図。
【図１３】本発明の他の実施例に係る水平電界印加型薄膜トランジスタ基板を図示した平面図。
【図１４】図１１に図示された薄膜トランジスタ基板をＶ-Ｖ'、VI-VI'、VII-VII'、VIII-VIII'、IX-IX'線に沿って切断して図示した断面図。
【符号の説明】
【０１１７】
２、１０２:ゲートライン
４、１０４:データライン 
６、１０６:薄膜トランジスタ  
８、１０８:ゲート電極 
１０:ソース電極
１２、１１２、２１２:ドレイン電極 
１３、２７、３３、３９１６２、１６６、１６８、１７０:コンタクトホール 
１４、１１４:画素電極 
１６、１１６:共通ライン
１８、１１８、２１７:共通電極 
２０、１２０、１２６:ストレージキャパシタ 
２２、１２２、１１７:ストレージ上部電極 
２４、１２５:ゲートパッド
２６、１２４:ゲートパッド下部電極 
２８、１２８:ゲートパッド上部電極
３０、１３１:データパッド 
３２、１３０:データパッド下部電極
３４、１３４:データパッド上部電極 
３６、１３５:共通パッド
３８、１３６:共通パッド下部電極 
１４０:共通パッド上部電極
４５、１４５:基板 
４６、１４６:ゲート絶縁膜
４８、１４８:活性層 
５０、１５０:オーミック接触層
５２、１５２:保護膜 
１４８A:非晶質シリコン層
１５０A:n+非晶質シリコン層 
１５６:ソース/ドレイン金属層
１５８、１６０:フォトレジストパターン 
１５４:ストリッパの浸透経路
１６４、１８２、１８６:ダミー透明導電パターン 
１１４A:画素電極水平部
１１４B:画素電極垂直部 
１７２:透明導電膜
１８０:スリット 
１８４:ホール 
【図１】
0004781658.tif 000002
【図２】
0004781658.tif 000003
【図３ａ】
0004781658.tif 000004
【図３ｂ】
0004781658.tif 000005
【図３ｃ】
0004781658.tif 000006
【図３ｄ】
0004781658.tif 000007
【図４】
0004781658.tif 000008
【図５】
0004781658.tif 000009
【図６ａ】
0004781658.tif 000010
【図６ｂ】
0004781658.tif 000011
【図７ａ】
0004781658.tif 000012
【図７ｂ】
0004781658.tif 000013
【図８ａ】
0004781658.tif 000014
【図８ｂ】
0004781658.tif 000015
【図８ｃ】
0004781658.tif 000016
【図８ｄ】
0004781658.tif 000017
【図９ａ】
0004781658.tif 000018
【図９ｂ】
0004781658.tif 000019
【図１０ａ】
0004781658.tif 000020
【図１０ｂ】
0004781658.tif 000021
【図１０ｃ】
0004781658.tif 000022
【図１０ｄ】
0004781658.tif 000023
【図１１ａ】
0004781658.tif 000024
【図１１ｂ】
0004781658.tif 000025
【図１２ａ】
0004781658.tif 000026
【図１２ｂ】
0004781658.tif 000027
【図１３】
0004781658.tif 000028
【図１４】
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