(57)【特許請求の範囲】
【請求項１】
ＰｂまたはＢｉを含む酸化物誘電体膜用電極構造であって、
前記ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜とを含み、
前記ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている酸化物誘電体膜用電極構造。
【請求項２】
（ａ）ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜を形成する工程と、
（ｂ）前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と
を含む酸化物誘電体膜用電極構造の製造方法。
【請求項３】
下地表面上に形成された下部電極と、
前記下部電極上に形成されたＰｂ又はＢｉを含む酸化物誘電体膜と、
前記Ｐｂ又はＢｉを含む酸化物誘電体膜上形成され、少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている層を含むＴａＮ膜と、
前記ＴａＮ膜上に形成された上部電極と
を含むキャパシタ素子。
【請求項４】
下地表面上に下部電極を形成する工程と、
前記下部電極上にＰｂまたはＢｉを含む酸化物誘電体膜を形成する工程と、
前記酸化物誘電体膜上にＴａＮ膜を形成する工程と、
前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と、
前記ＴａＮ膜上に上部電極を形成する工程と
を含むキャパシタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、酸化物誘電体膜に接して形成される酸化物誘電体膜用電極構造及びそれを用いたキャパシタ素子に関する。
【０００２】
【従来の技術】
半導体装置において、強誘電体膜や高い誘電率を有する高誘電体が注目を集めている。例えば、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）に高誘電体膜を用いれば、一定電荷を蓄積するためのキャパシタの面積を小さくすることができ、高集積化に寄与する。また、ＤＲＡＭのキャパシタを高い分極率を有する強誘電体膜で形成すれば、不揮発性メモリを実現することができる。
【０００３】
このような強誘電体膜の材料としては、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）などが、高誘電体膜の材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）などが研究されている。
【０００４】
このような酸化物誘電体膜を上下の電極で挟むことによりキャパシタを形成することができる。
【０００５】
以下に、強誘電体材料であるＰＺＴ膜を用いたキャパシタ構造の製造工程について簡単に説明する。
【０００６】
まず、例えば、６インチのｎ型Ｓｉ基板（抵抗率ρ ＝０．０２０Ωｃｍ）を準備し、このｎ型Ｓｉ基板上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜を堆積する。例えば、成長温度は５４０℃、Ｗ膜の膜厚は１５０ｎｍである。
【０００７】
次に、スパッタ法によりＴｉ膜とＴｉＮ膜とを堆積する。例えば、Ｔｉ膜の厚さは５０ｎｍ、ＴｉＮ膜の厚さは１００ｎｍである。
【０００８】
次に、室温の条件下において、スパッタ法によりＰｔ膜を堆積する。例えばＰｔ膜の厚さは１００ｎｍである。
【０００９】
下から順にＷ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有する下部電極が形成される。
【００１０】
次に、Ｐｔ膜上にＰＺＴ膜を形成する。ＰＺＴ膜は以下の方法により形成する。
【００１１】
まず、ＰＺＴのゾル−ゲル溶液を基板上にスピンコート法を用いて塗布し、結晶化温度よりも低い温度領域（２５０℃から３００℃付近）、例えば３００℃で６０分間前アニールを行い、ゾル−ゲル膜中の溶媒成分を蒸発させて乾燥させる。その後、６００℃から８００℃の範囲、例えば７００℃で２０分間、非酸化雰囲気で後アニールを行い、ＰＺＴ膜の結晶化を推進する。ＰＺＴ膜の膜厚は、例えば１５０ｎｍである。
【００１２】
結晶化したＰＺＴ膜上に、スパッタ法により厚さ１００ｎｍ程度のＰｔ膜を堆積する。
【００１３】
次に、上記構造を加工してキャパシタ電極を形成する工程を説明する。
【００１４】
Ｐｔ膜上にフォトレジストを塗布し、上部電極を形成するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。尚、電極の面積は、例えば５０×５０μｍ2である。
【００１５】
例えばプラズマ法を用いて、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜を形成する。層間絶縁膜に上部電極に達するコンタクトホールを形成する。コンタクトホールを通して層間絶縁膜の上部に配線を引き出す。
【００１６】
尚、必要に応じて、ＰＺＴ膜、Ｗ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有する下部電極を加工すれば、誘電体膜としてＰＺＴ膜を有するキャパシタ素子を形成できる。
【００１７】
次に、高誘電体材料であるＢＳＴ膜を用いたキャパシタの製造工程を説明する。ＢＳＴ膜を用いたキャパシタでは、上部電極としてＲｕを用いるのが一般的である。
【００１８】
まず、例えば、６インチのｎ型Ｓｉ基板（抵抗率ρ ＝ ０．０２０Ωｃｍ）を準備し、Ｓｉ基板上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜を堆積する。例えば、成長温度は５４０℃、Ｗ膜の膜厚は１００ｎｍである。
【００１９】
次に、スパッタ法によりＴｉＮ膜を堆積する。ＴｉＮ膜の厚さは例えば５０ｎｍである。
【００２０】
次に、下部電極としてＣＶＤ法によりＲｕ膜を堆積する。例えばＲｕ膜の厚さは１００ｎｍである。
【００２１】
次に、Ｒｕ膜上にＢＳＴ膜を形成する。ＢＳＴ膜はスパッタリング法を用いて形成する。ＢＳＴ膜の膜厚は、例えば３０ｎｍである。
【００２２】
ＢＳＴ膜上に、ＣＶＤ法により厚さ１００ｎｍ程度のＲｕ膜を堆積する。Ｒｕ膜上に例えばスパッタ法によりＴｉＮ膜を１００ｎｍ程度堆積する。Ｒｕ膜とＴｉＮ膜とにより上部電極が形成される。
【００２３】
次に、上記構造を加工してキャパシタ素子を形成する工程を説明する。
【００２４】
ＴｉＮ膜上にフォトレジストを塗布し、上部電極を形成するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。尚、電極の面積は、例えば５０×５０μｍ2である。
【００２５】
例えばプラズマ法を用いて、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜を形成する。層間絶縁膜の厚さは、例えば２００ｎｍである。層間絶縁膜に上部電極に達するコンタクトホールを形成する。コンタクトホールを通して層間絶縁膜の上部に配線を引き出す。
【００２６】
必要に応じて、ＰＺＴ膜、Ｗ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有する下部電極を加工すれば、誘電体膜としてＰＺＴ膜を有するキャパシタ素子を形成することができる。
【００２７】
【発明が解決しようとする課題】
ところで、上記のように、誘電体膜を用いたキャパシタ構造を製造する際又は製造後に、酸化物誘電体膜は、水素や水分と会合すると電気的特性が著しく劣化する現象が生じる。
【００２８】
【表１】
0004634580.tif 000002
表１に、酸化物誘電体膜として強誘電体膜であるＰＺＴを用い、上部電極としてＰｔを用いた場合を含め様々の上部電極構造を用いた場合におけるキャパシタの特性変化を示す。
【００２９】
各上部電極を有したキャパシタ構造を、水素雰囲気中で４００℃において、１００分間アニールした。キャパシタの特性を評価するための指標としては、アニール後の残存分極電荷量率（アニール後の分極電荷量／アニール前の分極電荷量）を用いた。尚、分極量Ｑｓｗとしては、２０μＣ／ｃｍ2以上の値を有していることが望ましい。
【００３０】
上部電極として、Ｐｔ電極（１００ｎｍ）、Ｐｔ／ＳＲＯ（ＳｒＲｕＯ3）（１００ｎｍ／５０ｎｍ）、例えばスパッタリング法により形成したＰｔ／ＴｉＮ、Ｐｔ／ＩｒＯ2、Ｐｔ／ＴａＮ電極などを用い、これら様々な電極についてアニール後の残存分極電荷量率を調べた。
【００３１】
表１に示すように、上部電極としてＰｔを用い、酸化物誘電体と上部電極との間にバリア層を用いない場合や、バリア層がＴｉＮ、ＴａＮの場合には、残存分極電荷量率は５０％以下と小さな値になる。水素雰囲気における特性劣化が著しいことがわかる。
【００３２】
一方、高誘電体は残留分極がない。メモリのリテンション特性は、リーク電流による。
【００３３】
高誘電体膜（ＢＳＴ膜）を含むキャパシタを、４００℃、１００分間水素雰囲気中でアニールした際の、アニール前後のキャパシタのリーク電流を表２に示す。
【００３４】
【表２】
0004634580.tif 000003
表２は、上部電極として上述のようにＣＶＤにより形成したＲｕ膜を用いた場合と、スパッタ法により形成したＴａＮ膜を用いた場合のアニール前後でのリーク電流について示している。
【００３５】
表２に示すように、ＣＶＤにより形成したＲｕ膜を上部電極として用いた場合、アニール前のリーク電流は、１×１０-8Ａ／ｃｍ2である。アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が５倍増加している。
【００３６】
尚、スパッタにより形成したＴａＮ膜を上部電極として用いた場合には、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールによるリーク電流の増加は、２．５倍である。
【００３７】
上部電極としてＴａＮ膜を用いた場合の方が、Ｒｕを用いた場合よりもアニールの前後でのリーク電流の増加率は低くなっている。但し、最終的なリーク電流値は両者とも同じ様に増加した。
【００３８】
上記のような電気的特性（ＰＺＴ膜などの強誘電体膜における残留分極電荷量率、ＢＳＴ膜などの高誘電体膜におけるリーク電流）の劣化を回避するためには、キャパシタなどの製造工程中及び製造工程後における水素や水の発生を避けること、或いは、酸化物誘電体膜の上に形成される上部電極のさらに上に、水素や水分を下部へ透過させないためのバリア層を設けることが望ましい。
【００３９】
例えば、水素の発生を防止するために、通常の上部電極として用いられ、触媒作用のあるＰｔの代わりに、触媒作用のない電極材料、例えばＳｒＲｕＯ3やＩｒＯ2を用いれば良い。
【００４０】
表１によれば、バリア層としてＳrＲｕＯ3層を用いた場合には、残存分極電荷量率は７５％、バリア層としてＩｒＯ2層を用いた場合には、残存分極電荷量率は８０％と高い値が得られ、これらの層が水素の透過を防止するバリア層として機能していることが推測される。
【００４１】
しかしながら、バリア層としてＩｒＯ2層、ＳｒＲｕＯ3層を用いると、材料自体のコストが高くなるため全体として製造コストが上昇してしまう。
【００４２】
コストを下げるためにＩｒＯ2層、ＳｒＲｕＯ3の電極膜厚を薄くすると、水素や水分を下部へ透過させない機能が低下する。
【００４３】
表２によれば、Ｒｕ膜を上部電極材料として用いた場合に、水素雰囲気中でのアニールによるリーク電流の増加が大きく、信頼性に問題がある。また、Ｒｕ膜は高価であるため、より安価な別材料を用いることができれば好ましい。
【００４４】
本発明の目的は、電気的特性の劣化、例えば酸化物誘電体を含むキャパシタの分極劣化やリーク電流の増加などを抑制することができる低コストの電極技術を提供することである。
【００４５】
本発明の他の目的は、分極劣化等を抑制する効果が高いキャパシタ技術を提供することである。
【００４６】
【課題を解決するための手段】
本発明の一観点によれば、
ＰｂまたはＢｉを含む酸化物誘電体膜用電極構造であって、
前記ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜とを含み、
前記ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている酸化物誘電体膜用電極構造が提供される。
【００４７】
本発明の他の観点によれば、
（ａ）ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜を形成する工程と、
（ｂ）前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と
を含む酸化物誘電体膜用電極構造の製造方法が提供される。
【００４８】
本発明のさらに他の観点によれば、
下地表面上に形成された下部電極と、
前記下部電極上に形成されたＰｂ又はＢｉを含む酸化物誘電体膜と、
前記Ｐｂ又はＢｉを含む酸化物誘電体膜上形成され、少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている層を含むＴａＮ膜と、
前記ＴａＮ膜上に形成された上部電極と
を含むキャパシタ素子が提供される。
【００４９】
本発明のさらに他の観点によれば、
下地表面上に下部電極を形成する工程と、
前記下部電極上にＰｂまたはＢｉを含む酸化物誘電体膜を形成する工程と、
前記酸化物誘電体膜上にＴａＮ膜を形成する工程と、
前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と、
前記ＴａＮ膜上に上部電極を形成する工程と
を含むキャパシタ素子の製造方法が提供される。
【００５０】
【発明の実施の形態】
本発明者らは、実験及び理論的検討を重ねた結果、ＰＺＴ膜又はＢＳＴ膜などの酸化物誘電体膜上にＴａＮ膜をスパッタリングにより形成し、その後にＴａＮ膜中にＮをイオン注入した膜をキャパシタの上部電極として用いると、水素雰囲気中でのアニールを行った後においても、電気的特性（例えば、強誘電体キャパシタの分極電荷量率、高誘電体キャパシタのリーク電流など）の劣化が少ないことを発見した。
【００５１】
Ｎをイオン注入したＴａＮ膜をバリア層として用いると電気的劣化が抑制される理由については明確ではない。イオン注入によりＴａＮ膜、特にその表面層がアモルファス化するためであり、水素等に対するバリア性が向上すること、加えて、イオン注入によりＴａＮ膜のストレスの影響が低減することも関連していると思われる。
【００５２】
酸化物誘電体層としてＢＳＴを用いた場合は、単純にスパッタにより形成したＴａＮ膜をバリア層として用いた場合でも、水素雰囲気中でのアニールによるリーク電流の増加が抑制される。さらに、ＴａＮ膜にＮをイオン注入すると、リーク電流の増加をさらに抑制できることを見いだした。
【００５３】
リーク電流の抑制に関しても、ＴａＮ膜の表面がアモルファス化したことに起因するものと推測している。アニール雰囲気中の水素、意図せずに雰囲気中に混入した水分は、アモルファス化したＴａＮ膜の表面層でブロックされ、それよりも下部の酸化物誘電体膜中に入りにくくなるものと考えられる。
【００５４】
尚、アモルファス層の有無は、例えば、ＴａＮ膜に電子線を照射し、低速電子線回折像（Ｌｏｗ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ： ＬＥＥＤ）などの反射電子線像を観察すれば良い。反射電子線像に、アモルファス状態を示すハローパターンが形成されてスポットパターンがなければ、アモルファス層が形成されていると判断できる。
【００５５】
以下本発明を実施例に沿って説明する。
【００５６】
まず、本発明の第１実施例による電極構造を含むキャパシタ及びその製造方法を説明する。
【００５７】
図１は、本発明の第１実施例による酸化物誘電体用電極構造を含むキャパシタの構造を示す断面図である。
【００５８】
図１に示すように、キャパシタＡは、ｎ型Ｓｉ基板１上に形成されている下部電極３と、下部電極３の上に形成されているＰＺＴ膜５と、ＰＺＴ膜５上に形成されている上部電極７と、上部電極７を覆ってＰＺＴ膜５上に形成されている層間絶縁膜１１と、層間絶縁膜１１内に形成され上部電極７の一部表面を開口する開口１５とを有している。
【００５９】
下部電極３は、基板１側から順にＷ膜３ａとＴｉ膜３ｂとＴｉＮ膜３ｃとＰｔ膜３ｄとを含む。
【００６０】
上部電極７は、ＰＺＴ膜側から順にＴａＮ膜７ａとＰｔ膜７ｂとを含む。ＴａＮ膜７ａは、少なくとも厚さ方向の一部が全領域にわたってアモルファス化されている。
【００６１】
本明細書において、「ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわたってアモルファス化されている」との記載は、例えば平坦な下地の上にＴａＮ膜を形成した場合において、厚み方向（下地の法線方向）に関する一部、例えば表面領域がアモルファス化されている状態や、表面領域ではなく内部領域がアモルファス化されている状態を含む。
【００６２】
尚、微視的に観察した場合に面内の一部領域がアモルファス化されていなくても、巨視的にみれば大部分の領域（面内）においてアモルファス化されていれば、バリア性の向上を期待できるため、そのような状態も上記表現は包含する。
【００６３】
次に、電極構造及びキャパシタの詳細な構造について、製造工程を含めて以下に説明する。
【００６４】
まず、ｎ型の６インチＳｉ基板１（抵抗率ρ ＝０．１Ωｃｍ）を準備し、Ｓｉ基板１上にＣＶＤ法により、Ｗ膜３ａを堆積する。例えば、Ｗ膜３ａの成長温度は５４０℃、Ｗ膜３ａの膜厚は１５０ｎｍである。
【００６５】
次に、スパッタ法によりＴｉ膜３ｂとＴｉＮ膜３ｃとを堆積する。例えばＴｉ膜３ｂの厚さは５０ｎｍ、ＴｉＮ膜３ｃの厚さは１００ｎｍである。
【００６６】
次に、室温の条件下において、スパッタ法によりＰｔ膜３ｄを堆積する。例えばＰｔ膜３ｄの厚さは１００ｎｍである。
【００６７】
Ｗ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有する下部電極３が形成される。
【００６８】
次に、Ｐｔ膜３ｄ上にＰＺＴ膜５を形成する。ＰＺＴ膜５は以下の方法により形成する。
【００６９】
まず、ＰＺＴのゾル−ゲル溶液をＳｉ基板上（Ｐｔ膜３ｄ上）にスピンコート法を用いて塗布し、結晶化温度よりも低い温度、２５０℃から３００℃付近、例えば３００℃で６０分間の前アニールを行い、ゾル−ゲル膜中の溶媒成分を蒸発させて乾燥させる。その後、７００℃から８００℃の温度範囲、例えば７００℃で２０分間の後アニールを行い、ＰＺＴ膜を結晶化させる。ＰＺＴ膜５の膜厚は、例えば１５０ｎｍである。
【００７０】
結晶化したＰＺＴ膜５上に、スパッタ法により、例えば厚さ２００ｎｍのＴａＮ膜７ａを堆積する。次に、イオン注入法によりＴａＮ膜７ａ中にＮイオンを注入する。
【００７１】
表３に、Ｎのドーズ量を示す。１×１０13ｃｍ-2、１×１０14ｃｍ-2、１×１０15ｃｍ-2の３通りである。注入エネルギーは、３０ｋｅＶである。
【００７２】
イオン注入によりＴａＮ膜がアモルファス化される。ＴａＮ膜７ａの上に厚さ１００ｎｍ程度のＰｔ膜７ｂを堆積する。
【００７３】
次に、上記構造を加工してキャパシタ素子を形成する工程を説明する。
【００７４】
Ｐｔ膜７ｂ上にフォトレジストを塗布し、上部電極７を加工するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極７（７ａ、７ｂ）をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。さらに別のフォトマスクを用いて、ＰＺＴをエッチングし、別のフォトマスクを除去する。
【００７５】
プラズマ法を用いてＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎ）により層間絶縁膜１１を形成する。層間絶縁膜１１にコンタクトホール１５を形成する。コンタクトホール１５を覆って層間絶縁膜１１上に上部電極７と接続する配線層Ｌを形成する。上部電極７の面積は、例えば５０×５０μｍ2である。
【００７６】
尚、１回のフォトリソグラフィー工程により形成した１のフォトマスクにより、上部電極とＰＺＴ膜との加工を行っても良い。１回のフォトリソグラフィー工程により上部電極とＰＺＴ膜とをエッチングできれば、工程を簡単化できる。また、キャパシタ構造自体も微細化が可能になる。
【００７７】
下部電極から配線を引き出す必要がある場合には、下部電極を上部電極及びＰＺＴ膜よりも大きめに加工し、下部電極の露出している表面から配線を行っても良い。或いは、後述のように、下部電極と接続される接続構造と、該接続構造の上に層間絶縁膜を介して形成される下部電極とを、例えば前記層間絶縁膜内に形成されたコンタクトホールを埋めるプラグを介して配線することにより接続することもできる。
【００７８】
表３に、上記のキャパシタ構造Ａを、４００℃で１００分間水素雰囲気中においてアニールしたの後の残存分極電荷量率（％）を示す。
【００７９】
【表３】
0004634580.tif 000004
ＴａＮ膜７ａへのＮのドーズ量、１×１０13ｃｍ-2、１×１０14ｃｍ-2、１×１０15ｃｍ-2の３通りに対応して、残存分極電荷量率としてそれぞれ３０％、６０％、７０％の値が得られた。
【００８０】
表１に示すように、ＴａＮ膜にＮのイオン注入をしなかった場合には、残存分極電荷量率は４０％である。表３のデータをグラフにして残存分極電荷量率が４０％を越えるドーズ量を求めると、約５×１×１０14ｃｍ-3となる。この結果より、ドーズ量を少なくとも５×１×１０14ｃｍ-3以上、好ましくは１×１０14ｃｍ-3以上のドーズ量にすれば、ＴａＮ膜中へのＮのイオン注入による残存分極電荷量率の向上の効果が現れると考えられる。
【００８１】
前述のように、ＴａＮ膜中にＮをイオン注入するとＰＺＴ膜を含むキャパシタの残存分極電荷量率が向上するのは、ＴａＮ膜の表面領域がアモルファス化され、水素や水分のＰＺＴ膜内への侵入をある程度阻止するためと考えられる。
【００８２】
尚、上記の実施例１においては、キャパシタのサイズ（上部電極のサイズ）は５０×５０μｍ2である。キャパシタのサイズが２×２μｍ2程度まで小さくなると、同様の条件によりＴａＮ膜中にＮをイオン注入しても、水素雰囲気中でのアニール後の残存分極電荷量率は３０％程度であり、電気的特性の劣化を抑制できないことがわかった。この実験結果から、キャパシタのサイズをあまり小さくすると、ＴａＮ膜にＮをイオン注入することによる残存分極電荷量率の低下防止の効果は小さかった。
【００８３】
イオン注入による残存分極電荷量率の低下防止効果にキャパシタサイズ依存性が存在する現象に関しては、サイズが小さい場合には、周辺部の寄与が相対的に大きくなり、キャパシタの周辺からの水素等の回り込みの影響が顕著になる可能性が強いこと、電極膜のストレスが変化すること起因するのではないかと推測される。
【００８４】
従って、例えばキャパシタ素子の外周部を水素等の回り込みから保護する構造、例えばキャパシタ素子の側壁に、厚さ方向の一部がアモルファス化されたＴａＮ層を全領域にわたって含む層を形成することにより解決できるのではないかと考えられる。
【００８５】
次に、第１実施例の変形例について説明する。
【００８６】
第１実施例の変形例による電極構造の製造方法は、ＴａＮ膜にイオン注入するイオン種がＮではなくＳｉである点において、第１実施例による電極構造の製造方法と異なる。
【００８７】
表４に、ＴａＮ膜中へのＳｉのイオン注入量（ドーズ量）と残存分極電荷量率との関係を示す。
【００８８】
【表４】
0004634580.tif 000005
表４に示すように、Ｓｉのドーズ量を１×１０15ｃｍ-2、１×１０16ｃｍ-2とした時の残存分極電荷量率は、それぞれ７０％、７５％と高い値が得られた。
【００８９】
尚、ＳｉはＰＺＴとの反応性が高いので、Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を越えないように、注入エネルギーを２０ｋｅＶに設定している。
【００９０】
尚、「Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を越えないように設定する。」とは、注入されたイオン濃度のテール部分が厚さの１／２を越えないようにするという意味である。
【００９１】
次に、本発明の第２実施例によるキャパシタ装置及びその製造方法について説明する。
【００９２】
図２は、本発明の第２実施例によるキャパシタ構造を示す断面図である。
【００９３】
図２に示すように、キャパシタＢは、ｎ型Ｓｉ基板３１上形成されている下部電極３３と、下部電極３３の上に形成されているＢＳＴ膜３５と、ＢＳＴ膜３５上に形成されている上部電極３７と、上部電極３７を覆ってＢＳＴ膜３５上に形成されている層間絶縁膜４１と、層間絶縁膜４１内に形成され上部電極３７の一部表面を開口する開口４５とを有している。
【００９４】
下部電極３３は、基板３１側から順にＷ膜３３ａ、ＴｉＮ膜３３ｂとＲｕ膜３３ｃとを含む。上部電極３７は、ＢＳＴ膜３５側から順にＴａＮ膜３７ａとＰｔ膜３７ｂとを含む。
【００９５】
より詳細な構造について、製造工程を含めて以下に説明する。
【００９６】
ｎ型の６インチＳｉ基板（抵抗率ρ ＝０．１Ωｃｍ）３１を準備し、Ｓｉ基板３１上にＣＶＤ法により、Ｗ膜３３ａを堆積する。例えば、成長温度は５４０℃、Ｗ膜３３ａの膜厚は１００ｎｍである。
【００９７】
次に、スパッタ法によりＴｉＮ膜３３ｂを堆積する。例えば、ＴｉＮ膜３３ｂの厚さは５０ｎｍである。
【００９８】
次に、下部電極としてＣＶＤ法によりＲｕ膜３３ｃを堆積する。例えば、Ｒｕ膜３３ｃの厚さは１００ｎｍである。
【００９９】
次に、Ｒｕ膜３３ｃ上にＢＳＴ膜３５を形成する。ＢＳＴ膜３５はスパッタリング法を用いて形成する。ＢＳＴ膜３５の膜厚は、例えば３０ｎｍである。
【０１００】
ＢＳＴ膜３５上に、スパッタ法により、例えば厚さ２００ｎｍのＴａＮ膜３７ａを堆積する。次に、イオン注入法によりＴａＮ膜３７ａ中にＮイオンを注入する。
【０１０１】
イオン注入によりＴａＮ膜がアモルファス化される。ＴａＮ膜３７ａの上に例えば厚さ１００ｎｍ程度のＰｔ膜３７ｂを堆積する。
【０１０２】
次に、上記構造を加工してキャパシタ電極を形成する工程を、図２を参照して説明する。
【０１０３】
Ｐｔ膜３７ｂ膜上にフォトレジストを塗布し、上部電極３７を形成するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。さらに別のフォトマスクを形成して、ＢＳＴ膜を加工する。
【０１０４】
プラズマ法によりＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎ）を用いて層間絶縁膜４１用に堆積する。厚さ２００ｎｍの層間絶縁膜４１にコンタクトホール４５を形成する。コンタクトホール４５を覆って層間絶縁膜４１上に上部電極３７と接続する配線層Ｌを形成する。キャパシタ構造が完成する。尚、電極の面積は、例えば５０×５０μｍ2である。
【０１０５】
尚、第１実施例と同様に、上部電極とＢＳＴとの加工を１のフォトマスクにより行うこともできる。
【０１０６】
また、下部電極にはＲｕを含む電極を用いたが、Ｒｕ膜の代わりに、ＴａＮ膜又は少なくとも一部領域がアモルファス化されたＴａＮ膜を用いても良い。
【０１０７】
表５に、上記キャパシタ構造Ｂを水素ガス雰囲気中において４００℃で１００分アニールした場合の、アニール前後におけるリーク電流を示す。
【０１０８】
【表５】
0004634580.tif 000006
上記の各ドーズ量に対応した注入エネルギーは３０ｋｅＶである。
【０１０９】
表５に示すように、Ｎをイオン注入した場合のドーズ量を１×１０13ｃｍ-2とした場合、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク電流は、８×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が４倍に増加した。
【０１１０】
Ｎのドーズ量を、１×１０14ｃｍ-2とした場合、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が２．５倍増加した。
【０１１１】
Ｎのドーズ量を、１×１０15ｃｍ-2とした場合、アニール前のリーク電流は、１×１０-8Ａ／ｃｍ2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が５倍増加した。
【０１１２】
上記の実験結果より、Ｎのドーズ量として１×１０14ｃｍ-2以上で、アニール処理後のリーク電流が低いことがわかる。
【０１１３】
Ｎのドーズ量として１×１０14ｃｍ-2又は１×１０15ｃｍ-2であれば、アニール後のリーク電流は５×１０-8Ａ／ｃｍ2であり、表２に示したＣＶＤ−Ｒｕを上部電極に用いた場合とほぼ同等のリーク電流値に抑えることができた。
【０１１４】
尚、Ｎのドーズ量として５×１０13ｃｍ-2、好ましくは１×１０14ｃｍ-2であればリーク電流の増大は抑制される。
【０１１５】
表６に、ＴａＮ膜にＳｉをイオン注入した場合の、水素雰囲気中でのアニール前後におけるキャパシタのリーク電流を示す。
【０１１６】
【表６】
0004634580.tif 000007
表６に示すように、ＴａＮ膜中にＳｉをイオン注入した場合、ドーズ量を、１×１０15ｃｍ-2にすると、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が２．５倍増加した。
【０１１７】
Ｓｉのドーズ量を、１×１０16ｃｍ-2にすると、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2である。アニールにより、リーク電流が２．５倍増加した。
【０１１８】
上記の実験結果より、１×１０15ｃｍ-2又は１×１０16ｃｍ-2であれば、アニール後のリーク電流は５×１０-8Ａ／ｃｍ2であり、表２に示したＲｕを上部電極に用いた場合とほぼ同等のリーク電流値に抑えることができることがわかる。
【０１１９】
以上、第１実施例及び第２実施例について説明した。第１実施例、第２実施例においては、酸化物誘電体膜の上部に形成される上部電極の一部（バリア層）として、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜を用いた例について説明した。
【０１２０】
工程を単純にするために、酸化物誘電体膜の下部に形成される下部電極の一部としてＴａＮ膜を用いても良い。
【０１２１】
この場合、酸化物誘電体膜上に形成される上部電極もＴａＮ膜を含む層で形成し、かつ、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜を形成しておいても良い。
【０１２２】
ＴａＮ膜と酸化物誘電体膜との接触箇所は、その目的や構造に応じて任意に選択されるものである。
【０１２３】
もちろん、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜と、表１に示される種々の電極構造とを組み合わせることもできることは言うまでもない。
【０１２４】
表７は、６インチウェハー一枚当たりの上部電極（バリア電極）製造工程に要するコストを比較したものである。
【０１２５】
【表７】
0004634580.tif 000008
表７に示すように、ＳＲＯ電極、ＣＶＤ−Ｒｕ電極を用いると、製造コストが３０００円となる。ＩｒＯ2電極を用いると製造コストは４５００円である。
【０１２６】
一方、ＴａＮ電極を用いると、製造コストは８００円である。イオン注入工程を加えても、製造コストは１３００円である。
【０１２７】
表７より、従来の電極を用いた場合に比べて、イオン注入によりアモルファス化されたＴａＮ膜を用いると、コストは半分以下に下がることがわかった。
【０１２８】
上記のキャパシタとトランジスタとを同一基板上に多数形成し、例えば、１つのトランジスタのソース端子と電源電圧ＶDとの間に１つのキャパシタを直列に接続し、トランジスタのドレイン端子をビット線に、トランジスタのゲート端子をワード線に接続してメモリセルとすれば、ランダムアクセスが可能なメモリ装置を形成することができる。
【０１２９】
酸化物誘電体膜として、ＰＺＴ等の強誘電体膜を用いれば、不揮発性のメモリである強誘電体メモリ（ＦｅＲＡＭ）を形成することができる。酸化物誘電体膜として高誘電体膜を用いれば、高性能のＤＲＡＭを形成することができる。
【０１３０】
本発明の第３の実施の形態による半導体記憶装置について図３及び図４を参照して説明する。
【０１３１】
図３は、図１に示す強誘電体膜を用いたキャパシタ素子を、ＦｅＲＡＭのキャパシタ素子として用いた構造を示す断面図である。
【０１３２】
図３に示すように、メモリセル構造ＭＣは、ｐ型シリコン半導体層（ウェル層）５１内に、ソース領域／ドレイン領域を形成するｎ型半導体層５５Ｓ／５５Ｄが形成されている。単位セルを画定するための境界には、例えば局所酸化法（ＬＯＣＯＳ）を用いて素子分離用の酸化膜５７が形成されている。
【０１３３】
ソース領域／ドレイン領域を形成する半導体層５５Ｓ／５５Ｄ間に、トランジスタのゲート電極Ｇが形成されている。ゲート電極Ｇは、より詳細には、シリコン基板５１表面に形成されている酸化膜６１上に形成されている。ゲート電極Ｇは、例えば、多結晶シリコン層６５とＷＳｉ膜６７とからなるポリサイドにより形成される。ゲート電極Ｇはワード線ＷＬを兼ねている。
【０１３４】
シリコン半導体５１の表面には、ゲート電極Ｇを覆って第１の層間絶縁膜７１が形成されている。第１の層間絶縁膜７１は、シリコン酸化膜、シリコン酸化窒化膜、スピンオングラス（ＳＯＧ）等の単層又は複数層の絶縁膜で形成される。
【０１３５】
上記のソース／ゲート／ドレインにより１つのトランジスタＴｒが形成される。
【０１３６】
尚、図３においては、１つのメモリセルＭＣの他に、左側に該１つのメモリセルＭＣに隣接し、かつ、ソース領域Ｓ（ビット線ＢＬ）を共通にする別のメモリセルに含まれるトランジスタの一部（ワード線を含む）が示されている。
【０１３７】
第１の層間絶縁膜７１内に、その表面からドレイン領域を形成するｎ型半導体層５５Ｄに達する第１のコンタクトホール７３が形成されている。
【０１３８】
第１のコンタクトホール７３内に、Ｗにより形成される導電性プラグ７５が充填されている。
【０１３９】
第１の層間絶縁膜７１の表面の所定領域に導電性プラグ７５を覆ってＴｉ／ＴｉＮバリア層８３、Ｐｔにより形成される下部電極８５、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）などにより形成されている強誘電体膜８７、アモルファスＴａＮ層を含むＴａＮ膜９１ａとＰｔ電極９１ｂとを含む上部電極９１の第１の積層構造ＳＳが例えば島状に形成されている。第１の積層構造ＳＳは、強誘電体キャパシタを形成する。
【０１４０】
第１の積層構造ＳＳを覆って、第１の層間絶縁膜７１上に第２の層間絶縁膜８１が形成される。第２の層間絶縁膜８１も、第１の層間絶縁膜７１と同様の層構造で形成できる。
【０１４１】
第２の層間絶縁膜８１表面から第１の積層構造ＳＳ上に達する第２のコンタクトホール９３が形成されている。
【０１４２】
また、第２の層間絶縁膜８１表面から第２及び第１の層間絶縁膜８１、７１を貫通し、ソース領域を形成する半導体層５５Ｓに達する第３のコンタクトホール１０１が形成される。
【０１４３】
第２及び第３のコンタクトホール９３、１０１の内壁に、ＴｉＮからなるバリア層９５，１０３が形成される。第２及び第３のコンタクトホール９３，１０１内であってバリア層９５，１０３の上に、Ｗにより形成されるプラグ９７、１０５が充填される。
【０１４４】
プラグ９７、１０５を覆うように、第２の層間絶縁膜８１上に、ＴｉＮ膜１１３、Ａｌ膜１１５、ＴｉＮ膜１１７をこの順に堆積し、パターニングすることによって第２の積層構造ＳＳ２を帯状に形成する。
【０１４５】
ソース領域Ｓに接続する第２の積層構造ＳＳ２はビット線ＢＬを形成し、キャパシタ素子を構成する第１の積層構造ＳＳに接続する第２の積層構造ＳＳ２は、プレート線ＰＬを形成する。
【０１４６】
第２の層間絶縁膜８１上に、ビット線ＢＬとプレート線ＰＬとを覆うように第３の層間絶縁膜１１１が形成されている。
【０１４７】
図４は、図３に対応するメモリセルを複数個アレイ状に含むメモリ装置を示す回路図である。
【０１４８】
図４に示すように、ビット線ＢＬとワード線ＷＬの各交点にメモリセルＭＣが接続されている。メモリセルＭＣは、１つのトランジスタＴｒと、１つの強誘電体キャパシタ素子ＦＣとを含む。トランジスタＴｒと強誘電体キャパシタ素子ＦＣとが直列に接続されている。
【０１４９】
より詳細には、トランジスタＴｒのゲート電極Ｇは、ワード線ＷＬに接続され、トランジスタＴｒのソースＳとビット線ＢＬとが接続されている。トランジスタＴｒのドレインＤと強誘電体キャパシタＦＣの一端とが接続され、強誘電体キャパシタＦＣの他端は、プレート線ＰＬに接続されている。
【０１５０】
プレート線ＰＬは、ビット線ＢＬと平行に配置しても、ワード線ＷＬと平行に配置しても、平面的に配置しても良い。
【０１５１】
強誘電体キャパシタＦＣが誘電分極をもつ。ワード線ＷＬにトランジスタのオン電圧を印加しておき、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧（強誘電体に誘電分極を生じさせる以上の電圧）を印加すると、その後、ビット線ＢＬとプレート線ＰＬとの間の電圧をゼロに戻しても残留分極が残る。この状態を"１"の書き込み状態とする。
【０１５２】
記憶状態"１"を記憶状態"０"に変化させるためには、ワード線ＷＬにトランジスタのオン電圧を印加しておき、負の残留分極−Ｐｒが残るまで、ビット線ＢＬとプレート線ＰＬとの間に負の電圧を印加すれば良い。一旦生じた誘電分極は、ビット線ＢＬとプレート線ＰＬとの間に所定の大きさ以上の正又は負の電圧が印加されるまで半永久的に保持される。
【０１５３】
上記のようなＦｅＲＡＭを構成した場合、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ層を含むＴａＮ膜をＰＺＴキャパシタ膜とＰｔ層との間に設けたため、アニール雰囲気の水素と意図せずに含まれる水分などの通過が、アモルファスＴａＮ膜においてブロックされる。残存分極電荷率の高いＰＺＴ強誘電体キャパシタを備えるＦｅＲＡＭが安価に製造できる。
【０１５４】
尚、強誘電体キャパシタの代わりにＢＳＴ膜などの高誘電体膜を用いたメモリセルを形成することにより、リーク電流の少ないＤＲＡＭを製造することもできる。
【０１５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１５６】
【発明の効果】
以上説明したように、本発明によれば、酸化物誘電体膜とそれと接触する電極とによる電極構造を得ることができる。
【０１５７】
この電極を用い、電気的特性の劣化が少ないキャパシタ素子を得ることができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例によるキャパシタ素子の概略断面図である。
【図２】  本発明の第２実施例によるキャパシタ素子の概略断面図である。
【図３】  本発明の第３実施例によるＦｅＲＡＭの構造を示す断面図である。
【図４】  本発明の第３実施例によるＦｅＲＡＭの回路図である。
【符号の説明】
Ａ、Ｂ  キャパシタ
１、３１  Ｓｉ基板
３、３３  下部電極
５、３５  酸化物誘電体膜（ＰＺＴ）
７、３７  上部電極
１１、４１  層間絶縁膜
１５、４５  開口
【図１】
0004634580.tif 000009
【図２】
0004634580.tif 000010
【図３】
0004634580.tif 000011
【図４】
0004634580.tif 000012