(57)【特許請求の範囲】
【請求項１】
利得が制御可能な電流／電圧変換器であって、
反転入力及び出力を備えた演算増幅器と、
前記演算増幅器の前記出力と前記反転入力の間に結合されたフィードバック抵抗器梯子回路網とを有し、
前記フィードバック抵抗器梯子回路網が、直列接続された複数の実質的に同じユニット抵抗器手段によって排他的に構成された主要チェーンおよび複数の分岐部を有し、前記各分岐部が前記主要チェーン内のノードを前記演算増幅器の前記反転入力に結合し、
前記各分岐部が選択可能フィードバックスイッチを有し、前記選択可能フィードバックスイッチはいずれか１つがオンになり、
前記主要チェーンが非ユニット抵抗器手段を含み、前記非ユニット抵抗器手段が分岐部においてのみ組み込まれることを特徴とする電流／電圧変換器。
【請求項２】
前記分岐部の少なくとも１つが抵抗器手段に含まれない請求項１に記載の電圧／電流変換器。
【請求項３】
前記各分岐部が多くとも１つの非ユニット抵抗器手段を有する請求項１または２に記載の電流／電圧変換器。
【請求項４】
前記非ユニット抵抗器手段の前記抵抗値が前記ユニット抵抗器の前記抵抗値未満である請求項１から３のいずれかに記載の電流／電圧変換器。
【請求項５】
前記各分岐部が、前記増幅器の前記出力から前記増幅器の前記反転入力までのフィードバック経路を画定し、隣接する前記分岐部が例えば約√２の定抵抗比率を有する請求項１から４のいずれかに記載の電流／電圧変換器。
【請求項６】
前記増幅器の前記出力と０ｄＢノードの間の前記主要チェーンの当該部分におけるユニット抵抗器手段の前記個数が偶数であり、好ましくは６または８に等しい請求項１から５のいずれかに記載の電流／電圧変換器。
【請求項７】
前記分岐部の少なくとも１つにおける非ユニット抵抗器手段が２つのユニット抵抗器手段の並列接続体を有する請求項１から６のいずれかに記載の電流／電圧変換器。
【請求項８】
前記フィードバック抵抗器梯子回路網において、
７個のノードを有する主要チェーンと、
前記増幅器の出力と前記第１ノードの間に結合された第１ユニット抵抗器手段と、
前記第２ノードと前記第３ノードの間に結合された第２ユニット抵抗器手段と、
前記第３ノードと前記第４ノードの間に結合された第３ユニット抵抗器手段と、
前記第４ノードと前記第５ノードの間に結合された第４ユニット抵抗器手段と、
前記第５ノードと前記第６ノードの間に直列結合された第５ユニット抵抗器手段および第６ユニット抵抗器手段と、
前記第６ノードと前記第７ノードの間に直列結合された第７ユニット抵抗器手段および第８ユニット抵抗器手段と、
前記第１ノードと第１分岐部の第１選択可能スイッチの間に結合された第１非ユニット抵抗器手段と、
前記第２ノードと第２分岐部の第２選択可能スイッチの間に結合された第２非ユニット抵抗器手段と、
前記第３ノードと第３分岐部の第３選択可能スイッチの間に結合された第３非ユニット抵抗器手段と、
前記第５ノードと第５分岐部の第５選択可能スイッチの間に結合された第４非ユニット抵抗器手段と、
前記第７ノードと第７分岐部の第７選択可能スイッチの間に結合された第５非ユニット抵抗器とを有し、
前記第１ノードと前記第２ノードは一緒に接続され、
第４分岐部の第４スイッチが第４ノードへ直接接続され、
第６分岐部の第６スイッチが前記第６ノードへ直接接続され、
全ての前記選択可能スイッチが前記増幅器の前記反転入力へ共通接続される請求項１から７のいずれかに記載の電流／電圧変換器。
【請求項９】
更に、電流入力信号を受け取るための電流入力端子を有し、前記電流入力端子が対応する選択可能電流スイッチを経由して前記主要チェーン内の対応する前記ノードに向けられる各選択可能フィードバックスイッチの当該端子へ結合される請求項１から８のいずれかに記載の電流／電圧変換器。
【請求項１０】
信号処理回路であって、請求項１から９のいずれかに記載の少なくとも１つのバイアス回路と少なくとも１つの電流／電圧変換器とを有し、前記バイアス回路がバイアス抵抗器手段を有し、前記バイアス抵抗器手段が例えば直列接続された１つ又は複数の抵抗器手段によって構成され、これら抵抗器手段の各々が前記ユニット抵抗器手段の前記抵抗値に等しい抵抗値を有する信号処理回路。
【請求項１１】
前記バイアス回路に結合されたＦＩＲＤＡＣを有し、前記ＦＩＲＤＡＣが対応する電流／電圧変換器の電流入力端子に結合された少なくとも１つの電流出力を有する請求項１０に記載の信号処理回路。
【請求項１２】
少なくとも１つの電流／電圧変換器と前記バイアス回路及び好ましくはＦＩＲＤＡＣが１つのチップにおける１つの共通集積回路として形成される請求項１０又は１１に記載の信号処理回路。
【発明の詳細な説明】
【０００１】
本発明は、概して、制御可能な利得を有する電流から電圧への変換器（以後ＩＶＣと称する）に関する。更に詳細には、本発明は、有限インパルス応答Ｄ／Ａ変換器（以降、ＦＩＲＤＡＣと称する）での使用に適したＩＶＣ、ならびに、この種ＩＶＣを備えたＦＩＲＤＡＣに関し、また、本発明は、この特定例に関して以下に説明されるものとする。ただし、本発明はＦＩＲＤＡＣにおける使用に制限されないことを留意されたい。
【０００２】
Ｄ／Ａ変換器に適用される有限インパルス応答原理自体は知られていて、例えば、ＵＳ−Ａ−５．３２３．１５７に記載されている。概して言えば、ＦＩＲＤＡＣは、多数の段階、一般に百以上の段階を備えたシフトレジスタを有し、この種シフトレジスタは１ビットのビットストリーム入力信号、即ち、振幅解像度が１ビットの直列データストリームを受け取る。シフトレジスタスイッチの段階の各々は専用電流源をオン又はオフに切り替える。従って、シフトレジスタの段階の全てによって生成された電流はＦＩＲＤＡＣの出力電流を生成するために加算される。通常、出力電流は、ＦＩＲＤＡＣのアナログ出力電圧を生成するために、電流／電圧変換器に供給される。ＦＩＲＤＡＣの各段階はＦＩＲＤＡＣの全出力電流に貢献する出力電流を生成する。ただし、ＦＩＲＤＡＣの諸段階は全てが同じ程度に貢献するとは限らない。所要のフィルタ特性を得るために、ＦＩＲＤＡＣの各段階は関連する重み付け係数を持ち、この係数は電流源の出力電流の大きさによって構成される。
【０００３】
一般的な使用状況において、ＦＩＲＤＡＣは、スピーカ又はイヤホンへアナログオーディオ信号を供給するための携帯電話における信号処理経路において用いられる。
【０００４】
ＦＩＲＤＡＣの専用電流源は、安定した基準電圧源およびバイアス抵抗器を有するバイアスブロックからの基準電流を受け取る。更に、ＦＩＲＤＡＣの前記電流／電圧変換器（ＩＶＣ）は演算増幅器およびフィードバック抵抗器を有する。バイアスブロックのバイアス抵抗器とＩＶＣのフィードバック抵抗器が非常に良好に適合することが望ましい。理由は、２つの抵抗器の間の整合が良好であればあるほど、ＦＩＲＤＡＣの利得安定性が良好であることによる。
【０００５】
更に、ＩＶＣ電圧出力の安定性は基準電圧の安定性に関係し、抵抗器の絶対値は重要ではないので、ＩＶＣのフィードバック抵抗器およびバイアス抵抗器は同一タイプの抵抗器によって構成されることが望ましい。
【０００６】
原則として、前述の必要条件は、抵抗器の各々を事前決定された複数個の実質的かつ相互に同じであるユニット抵抗器の直列接続体として組み立てることによって１つの単一チップ上において比較的容易に適合可能である。
【０００７】
ただし、更に、ＩＶＣの利得は３ｄＢ段階でプログラム可能または制御可能であることが望ましい。利得が制御可能な電流／電圧変換器または増幅器の設計に際して、複数の抵抗器および複数の制御可能なスイッチによって構成されるフィードバック梯子抵抗器回路網を使用すること自体については知られている。ここに、フィードバック抵抗器値はスイッチを選択することによって制御される。ただし、この種の配置構成においては、実質的に同じユニット抵抗器に関する必要条件を３ｄＢの利得段階に関する必要条件と組み合わせることは可能でない。以前の設計において、ユニット抵抗器の使用に関する必要条件が欠落していた。この種の従来式設計において、フィードバック抵抗器梯子は抵抗器の直列接続体を有し、それらの直列抵抗器の少なくとも１つは非ユニット抵抗器である。ユニット抵抗器に類似する抵抗値をもつ抵抗器デバイスを得るためには、記述の第１非ユニット抵抗器と更なる非ユニット抵抗器の抵抗値を組合わせた値が１つのユニット抵抗器の抵抗値に等しくなるように更なる非ユニット抵抗器が用いられる。結果として、選定された各スイッチに関して、少なくとも２つの非整合（マッチング）抵抗器を含むフィードバックループが確立される。
【０００８】
本発明は上述した諸問題を少なくとも軽減するか又は克服することを目的とする。更に詳細には、本発明の目的は、バイアス抵抗器との改良された整合（マッチング）を達成するためにできる限り多くのユニット抵抗器を利用して、利得が制御可能な電流／電圧変換器を提供することにある。
【０００９】
図１は携帯電話における音声信号Ｓの処理に適した回路の構成図を示す。本回路はデジタルフィルタ１１及びノイズシェーパ（shaper）即ちビットストリームゼネレータ（発生器）１２を有する。この場合、これら両者は従来型設計であっても差し支えないので、ここでは両者についてこれ以上詳細には記述しないこととする。デジタルフィルタ１１は音声帯域外、即ち３００Ｈｚ以下および３４００Ｈｚ以上の周波数を抑制するために配置される。デジタルフィルタ１１の出力はノイズシェーパ１２の入力に接続され、このノイズシェーパは結果として得られる１ＭＨｚビットストリーム（１−ｂｉｔ）信号をその出力に供給するように配置され、ノイズシェーパの出力はＦＩＲＤＡＣ２０の信号入力２１に接続される。バイアスブロック３０は例えばバンドギャップ電圧などの基準電圧Ｖｒｅｆを受け取り、かつ多数のバイアス電流を供給するＦＩＲＤＡＣに結合される。
【００１０】
ＦＩＲＤＡＣ２０はクロック入力信号ＣＬＫを受け取るためのクロック入力２２を備える。同様に、デジタルフィルタ１１及びノイズシェーパ１２はＦＩＲＤＡＣ用クロック信号と同じであっても或いは同じでなくても差し支えないクロック信号ＣＬＫを受け取るためのクロック入力端子を備える。ＦＩＲＤＡＣ２０用クロック信号ＣＬＫの周波数はとりわけシステムにおける所要ＳＮ比および利用可能な周波数に依存する。例えば、ＧＳＭシステムにおいて、クロック信号周波数は１ＭＨｚであっても差し支えなく、この周波数であれば１３．０ＭＨｚのＧＳＭ親時計周波数から容易に派生可能である。
【００１１】
ただ１つの出力線を備えたＦＩＲＤＡＣを有することが可能である。ただし、本発明のＦＩＲＤＡＣ２０は差動ドライブを装備する。この場合、前記ドライブはビットストリーム信号がそれぞれ主として１（音声帯域信号の正の半分の対応する）又は主としてゼロ（音声帯域信号の負半分に対応する）のどちらに依存するかに応じてそれぞれ正電流および負電流を生成するための２つの電流出力端子２３と２４を備える。前記電流信号はそれぞれイヤホンドライバ（図示せず）などの出力段階に供給される出力電圧信号ＶＯＵＴ，ＰおよびＶＯＵＴ．Ｎを生成する電流／電圧変換器（Ｃ／Ｄコンバータ）２５にそれぞれ供給される。
【００１２】
図２ＡはＦＩＲＤＡＣ２０の部分的内部構成図を概略的に示す。
【００１３】
今後、ＦＩＲＤＡＣ回路２０の同じエレメントは同じ参照番号によって表示されるものとし、下付き下付き添字のｉはＦＩＲＤＡＣ回路におけるこの種エレメントの位置を意味するものとする。簡素化のために、これらの下付き添字は図面においては全ての構成要素に関しては表示されないものとする。各ＦＩＲＤＡＣセル４０ｉはＰＭＯＳ電流源５０ｉ、シフトレジスタセル６０ｉ、及び、ＮＭＯＳ電流シンク７０ｉを有する。
【００１４】
各ＰＭＯＳ電流源５０ｉは基準電流Ｉｒｅｆ，Ｐを受け取るための基準電流入力５１ｉ、２進制御信号を受け取るための第１および第２の２進制御入力５２ｉと５３ｉ、正出力Ｉｐｉを供給するための第１および第２電流出力端子５４ｉと５５ｉを有する。
【００１５】
同様に、各ＮＭＯＳ電流シンク７０ｉは入力７１ｉ、第１および第２制御入力７２ｉと７３ｉ、及び、第１および第２電流出力７４ｉと７５ｉを有する。
【００１６】
各シフトレジスタセル６０ｉはＤ型フリップフロップによって構成され、Ｑ出力６７ｉとＱ；−出力６５ｉを有する。Ｑ出力６７ｉは対応するＰＭＯＳ電流源５０ｉの第１２進制御入力５２ｉ、及び、対応するＮＭＯＳ電流シンク７０ｉの第１の２進制御７２ｉに結合される。Ｑ；−出力６５ｉは対応するＰＭＯＳ電流源５０ｉの第２の２進制御入力５３ｉ、及び、対応するＮＭＯＳ電流シンク７１ｉの  第２の２進制御入力７３ｉに結合される。
【００１７】
各Ｄ型フリップフロップ６０ｉは信号入力６１ｉおよび信号出力６３ｉを有する。信号入力６１ｉは前のフリップフロップ６０ｉ−１の信号出力６３ｉ−１に接続される。第１フリップフロップ６０１の信号入力６１ｉはＦＩＲＤＡＣ２０の入力端子２１に接続される。更に、各Ｄ型フリップフロップ６０ｉはＦＩＲＤＡＣ２０のクロック入力端子２２に接続されたクロック入力６２ｉを有する。ＦＩＲＤＡＣ２０のクロック入力２２に印加されるクロック信号の周波数、一般に１ＭＨｚによって決定される速度（レート）において、ビットストリーム信号はシフトレジスタ内にシフトされる。各時間的瞬間におけるフリップフロップの状態はビットストリーム信号内ビットの値に対応する。ビットの値が「１」であれば、対応するフリップフロップ６０のＱ出力６７はハイであり、このフリップフロップのＱ；−出力６５はローである。この状況において、対応するＰＭＯＳ電流源５０が正電流出力線２７に結合され、対応するＮＭＯＳ電流シンク７０は負電流出力線２８に結合される。別の場合に、ビットの値「０」であれば、対応するフリップフロップ６０のＱ出力６７はローであり、このフリップフロップのＱ：-出力６５はハイである。この状況において、ＰＭＯＳ電流源ソース５０は負電流出力線２８に結合され、ＮＭＯＳ電流シンク７０は正電流出力線２７に結合される。正電流出力線２７は正電流出力端子２３に接続されるが、負電流出力線２８は負電流出力端子２４に接続される。
【００１８】
ＦＩＲＤＡＣ２０の正出力２３において、正出力信号ＩＯＵＴ，Ｐは、正電流出力に結合されたこれらのＰＭＯＳ電流源５０ｉの全ての出力電流Ｉｐｉ、及び、正電流出力線２７に結合されたこれらＮＭＯＳ電流源７０ｉの全ての出力電流ＩＮｉの合計である。同様に、負電流出力２４において、負出力電流ＩＯＵＴ，Ｎは  負電流出力線２８に結合されたこれらＮＭＯＳ電流出力シンク７０ｉの全ての出力電流ＩＮｉ、及び、負電流出力線２８に結合されたこれらＰＭＯＳ電流源５０ｉの全ての出力電流Ｉｐｉの合計である。従って、正および負出力電流ＩＯＵＴ，Ｐ、とＩＯＵＴ，Ｎはシフトレジスタに現在存在するビットストリーム信号の部分に依存し、各ビットは正または負電流貢献度に対応し、全出力電流ＩＯＵＴ．Ｐ＋IＯＵＴ，Ｎは一定状態を維持する。
【００１９】
ただし、異なる電流源または電流シンクそれぞれの電流貢献度は相互に異なり、当該技術分野における当業者にとっては明瞭であるように、ＦＩＲＤＡＣの所要応答特性を獲得するように選定された異なるＦＩＲＤＡＣ段階の重み付け係数を具体化する。一般に、係数は中心段階、比較的小さい出力電流によって貢献するＦＩＲＤＡＣ２０の入力側近傍または出力側辺近傍に位置するセル、及び、比較的高い出力電流によって貢献するＦＩＲＤＡＣ２０の中心近傍に位置するセルのまわりに対称的である。各セル４０ｉに関して、ＰＭＯＳ電流源５０ｉ及びＮＭＯＳ電流シンク７０ｉによってそれぞれ生成される出力電流Ｉｐｉ及びＩＮｉの大きさはＰＭＯＳ電流源５０ｉ及びＮＭＯＳ電流源７０ｉの幅によってそれぞれ決定される。電流源または電流シンクが大きければ大きいほど、生成される電流は更に大きい。
【００２０】
図２Ｂはバイアスブロック３０およびＦＩＲＤＡＣ２０の適切な実施形態の更なる詳細を示す。図２Ｂにおいては、ただ１つのＦＩＲＤＡＣセル４０ｉが示されているに過ぎないが、当該技術分野における当業者にとって明瞭であるように、全てのＦＩＲＤＡＣセルは同様に構成されている。各ＦＩＲＤＡＣセル４０ｉにおいて、ＰＭＯＳ電流源５０はＰトランジスタＰｉを有するが、ＮＭＯＳ電流源７０ｉはＮトランジスタＮｉを有し、これら２つのトランジスタのゲートはバイアス回路３０からバイアス基準電流を受け取るように結合されている。バイアス回路３０は、その非反転入力において基準電圧Ｖｒｅｆを受け取り、その出力がＰトランジスタＰＸのゲートに結合された増幅器３１を有する。ＰトランジスタＰＸの電源は供給線ＶＤＤへ接続され、ＰトランジスタＰＸのドレーンはバイアス抵抗器手段ＲＢの一方の端子に接続されているが、バイアス抵抗器手段ＲＢのもう一方の端子は第２電源電圧ＶＳＳへ接続されている。通常、第２電源線ＶＳＳの電圧レベルは第１電圧電源線ＶＳＳの電圧レベルより低く、通常は大地レベルである。ＰトランジスタＰＸのドレーンとバイアス抵抗器手段ＲＢの間のノードは増幅器３１の反転入力に接続されている。
【００２１】
バイアス回路３０は、更に、その電源が第１電源線ＶＤＤに接続され、またその電源が第２電源線ＶＳＳに接続され、かつそのゲート及びそのドレーンがＰトランジスタＰＹのドレーンに接続されたＰトランジスタＰＸおよびＮトランジスタＮＹのゲートにそのゲートが接続されている第２ＰトランジスタＰＹを有する。
【００２２】
基準電圧Ｖｒｅｆは安定したバンドギャップ電源によって供給される。バイアス抵抗器手段ＲＢは、例えば、抵抗器、或いは、ポリシリコン材料のオンチップ抵抗器として動作するように設定されたＭＯＳトランジスタとして実現可能である。
【００２３】
各ＦＩＲＤＡＣセル４０ｉは、既に述べたように、Ｄ型フリップフロップによって構成されたシフトレジスタセル６０ｉを有し、かつＱ出力およびＱ；―出力を有する。
【００２４】
各ＦＩＲＤＡＣセル４０ｉにおいて、ＰトランジスタＰ１の電源は第１電源線ＶＤＤに結合され、かつそのゲートは前記ＰトランジスタＰＹのゲートに結合される。更に、各ＦＩＲＤＡＣセル４０ｉにおいて、ＮトランジスタＮｉの電源は第２電源線ＶＳＳに接続され、かつそのゲートは前記ＮトランジスタＮＹのゲートへ接続される。ＦＩＲＤＡＣセル４０ｉのＰトランジスタＰｉのドレーンは第１スイッチＳ１を介して正出力線ＯＵＴＰに結合され、かつ第２スイッチＳ２を介して負出力線ＯＵＴＮに結合される。同様に、ＦＩＲＤＡＣセル４０ｉのＮトランジスタＮｉのドレーンは第３スイッチＳ３を介して正出力線ＯＵＴＰに結合され、かつ第４スイッチＳ４を介して負出力線ＯＵＴＮに結合される。
【００２５】
第１および第３スイッチＳ１とＳ３はフリップフロップ６０の反転された出力Ｑ；―６５によって制御される。第２および第４スイッチＳ２とＳ４はフリップフロップ６０の出力Ｑ６７によって制御される。更に詳細には、第１スイッチＳ１は、そのソースがトランジスタＰ１のドレーンへ接続され、そのドレーンが正出力線ＯＵＴＰへ接続され、かつそのゲートがフリップフロップ６０の反転された出力Ｑ；―へ接続されたＰトランジスタとして実現される。第２スイッチＳ２は、そのソースがトランジスタＰｉのドレーンへ接続され、そのドレーンが負出力線ＯＵＴＮに接続され、かつそのゲートがフリップフロップ６０の出力Ｑへ接続されたＰトランジスタとして実現される。第３トランジスタＳ３は、そのソースがトランジスタＮｉのドレーンへ接続され、そのドレーンが正出力線ＯＵＴＰへ接続され、かつそのゲートがフリップフロップ６０の反転された出力Ｑ；−へ接続されたＮトランジスタとして実現される。第４スイッチＳ４は、そのソースがトランジスタＮ１のドレーンへ接続され、そのドレーンが負出力線ＯＵＴＮへ接続され、かつそのゲートがフリップフロップ６０の出力Ｑへ接続されたＮトランジスタとして実現される。
【００２６】
クロックフィードスル及び電源許容差に関して改良された電流精度を有する代替案として、ＰスイッチＳ１およびＳ２は、それぞれＰ型カスコードトランジスタ（図示せず）によって出力線ＯＵＴＰとＯＵＴＮにそれぞれ結合可能であり、他方、ＮスイッチＳ３及びＳ４はそれぞれＮ型カスコードトランジスタ（図示せず）によって出力線ＯＵＴＰとＯＵＴＮに結合可能である。この場合、この種カスコードトランジスタのゲートは安定したバイアス電圧によって供給される。
【００２７】
ＦＩＲＤＡＣセル４０ｉは同様の仕方においてそれぞれ正および負出力線ＯＵＴＰおよびＯＵＴＮに結合される。
【００２８】
フリップフロップ６０がビットの値「１」を含むならば、出力Ｑはハイであり、出力Ｑ；−はローである。この状況において、スイッチＳ２及びＳ３は導通しており、スイッチＳ１及びＳ４は導通していない。従って、正出力線ＯＵＴＰはスイッチＳ１を介してトランジスタＰｉのドレーンへ接続され、このトランジスタＰｉは、電流源として作用し、その出力電流を正出力線ＯＵＴＰに供給する。同様に、この状況において、負出力線ＯＵＴＮはスイッチＳ４を介してトランジスタＮｉへ接続され、このトランジスタＮｉは出力線ＯＵＴＮ用電流シンクとして作用する。
【００２９】
フリップフロップ６０がビット値「０」を含むならば、出力Ｑはローであり、出力Ｑ；−はハイげある。この状況において、スイッチＳ１及びＳ４は導通し、スイッチＳ２及びＳ３は導通していない。従って、この場合、電流源Ｐｉは負出力線ＯＵＴＮへ接続され、電流シンクＮiは正出力線ＯＵＴＰへ接続される。
【００３０】
ＦＩＲＤＡＣがただ１つの出力線を備えることは可能であるが、この場合には、電流源Ｐｉおよび電流シンクＮｉは両方が一緒にこの種の１つの出力線に接続されることに留意されたい。ただし、本発明のＦＩＲＤＡＣ２０は２つの出力信号を２つの出力線ＯＵＴＰおよびＯＵＴＮに供給する。更に詳細には、差動ドライブを提供するために、正出力信号は正出力線ラインＯＵＴＰに、また負出力信号は負出力線ＯＵＴＮに供給される。
【００３１】
図３は例えば図１を参照して既に検討済みのコンバータ２５および２６用に用いられるような電流／電圧コンバータ（ＩＶＣ）の原理を示す。図３において、ＩＶＣは概して１００によって表示され、非反転入力１１１、反転入力１１２、及び、出力１１３を備えた演算増幅器１１０を有する。非反転入力１１１は基準電圧Ｖｒｅｆを受け取るように結合される。出力１１３は抵抗値ＲＦのフィードバック抵抗器手段１１４によって反転入力１１２に接続される。演算増幅器１１０は次の方程式を満足させる出力電圧Ｖｏｕｔをその出力端子１１３において供給することは、当該技術分野における当業者にとっては明瞭なはずである。
ＶＯＵＴ＝-Ｉｉｎ・ＲＦ＋Ｖｒｅｆ
ここにＩｉｎは反転入力１１２において受け取られる入力電流である。従って、図３のＩＶＣ１００は□Ｖ／□Ｉとして定義されるフィードバック抵抗器手段１１４の抵抗値ＲＦに等しい利得を持つ。
【００３２】
一般に、ＩＶＣ１１０の利得は等段階的に調節可能であることが望ましい。当該技術分野における当業者にとって明瞭なはずであるように、これは、異なる値のフィードバック抵抗器手段１１４を用いることによって達成可能である。この場合に後続するフィードバック抵抗値は一定の係数だけ異なる。次に、前記等段階が約３ｄＢである一例について検討することとし、この場合、フィードバック抵抗の後続する値は約４．４１２５の係数だけ異なる。
【００３３】
図４Ａは従来技術によるＩＶＣ２００を示す。この場合、フィードバック抵抗器手段は「梯子」ネットワーク２２０として実現され、直列結合されたフィードバック抵抗器手段２２２ｉの主要チェーン２２１を有し、この主要チェーン２２１の一方の端部は演算増幅器の出力１１３に接続される。後続する抵抗器手段２２２ｉ間の各ノードＸiは制御可能なスイッチ２２３ｉによって演算増幅器１１０の反転入力１１２に結合される。従って、出力１１３と反転入力１１２間のフィードバックループの抵抗値は前記制御可能スイッチ２２３ｉの１つを選択的に閉じ、他のスイッチは開いたままにしておくことによって制御可能である。ただし、この種の配置構成において、後続するフィードバック抵抗器手段は、原則として、異なる抵抗値を持つ。
【００３４】
次に、抵抗器手段が「実（リアル）」抵抗器として実現されるものと仮定して、本発明について更に説明することとする。ただし、当該技術分野における当業者にとっては明瞭なはずであるように、抵抗器手段は抵抗器として作用するように設定されたＭＯＳトランジスタとして代替的に実現可能である。
【００３５】
一方のフィードバック抵抗器ＲＦともう一方のバイアス抵抗器ＲＢの間のこの状態に関してできるだけ良好な整合を得るためには、バイアス抵抗器ＲＢとフィードバック抵抗器ＲＦの両方が「ユニット抵抗器」ＲＵとして表示される同じ抵抗性構成ブロックによって構成されることが望ましい。例えば３ｄＢの固定した値のオーダ（数位）で利得段階を得ることを目的とする前述の関係がユニット抵抗器のみを使用するという意図の下で組合わせることが従来技術による配置構成においては不可能であることは明白なはずである。従って、図４Ｂに示すように、従来技術による配置構成は、できる限り多くのユニット抵抗器を使用する事と主要チェーン内の追加非ユニット抵抗器を用いて必要な抵抗値を獲得する事との妥協案に関係する。図４Ｂは図４Ａのフィードバックループの一部分のみを示し、更に詳細には、出力１１３と第２ノードＸ２の間のフィードバック抵抗器を示す。
【００３６】
図４Ｂに示すように、第１フィードバック抵抗器２２２１は、第１ユニット抵抗器ＲＵ１と、抵抗値がＲＸ−ＲＵである第１非ユニット抵抗器ＲＮＵ１との直列接続体として実現される。ここに、ＲＸは第１フィードバック抵抗器２２２１の所要抵抗値である。従って、第１スイッチ２２３１が選定されるならば、フィードバックループは抵抗値ＲＸを持つ。
【００３７】
更に図４Ｂに示すように、第２フィードバック抵抗器２２２２は第２非ユニット抵抗器ＲＮＵ２と第２ユニット抵抗器ＲＵ２と第３非ユニット抵抗器ＲＮＵ３との直列接続体として実現される。できる限り多くのユニット抵抗器を直列接続する状況に接近するために、第２非ユニット抵抗器ＲＮＵ２はＲＮＵ１＋ＲＮＵ２がＲＵに等しくなるように選定される。第３非ユニット抵抗器ＲＮＵ３は、第２フィードバック抵抗器２２２２の所要抵抗値が得られるように選定される。
【００３８】
従来技術型解決策の重大な一欠点は、非ユニット抵抗器ＲＮＵｉが主要チェーン内に存在し、梯子回路内に更に配置されるあらゆるスイッチに関して役目を果たすことである。実際には、直列、及び／又は、並列接続された複数のユニット抵抗器の組合わせとして非ユニット抵抗器を組み立てることによりこれらの非ユニット抵抗器に起因する問題を軽減しようと試みられている。
【００３９】
本発明によれば、この問題は、ユニット抵抗器のみから成る主要チェーンを構成すること、及び、それぞれのノードと演算増幅器の非反転入力の間の梯子分岐部分における任意の非ユニット抵抗器を使用することによって克服される。従って、この特定設定にのみ影響を及ぼす非ユニット抵抗器などのような或る特定のスイッチに対応する所要抵抗値を得るために非ユニット抵抗器が必要である。他のスイッチが選定された時には、この種非ユニット抵抗器は機能しない。例えば、第２スイッチが選定された時には、フィードバックループの抵抗値は、出力と主要チェーン内の第２ノードの間の２個（又は、それ以上）のユニット抵抗器に、必要に応じて、第２スイッチと直列接続された第２分岐部分における１つの単一非ユニット抵抗器を加えた値によって規定される。
【００４０】
図５は、本発明に従ったＩＶＣ１００の適切な実施形態を示す。この実施形態は、＋３ｄＢから−１５ｄＢまでの間を約３ｄＢの等段階的に設定する７種選択可能またはプログラマブル利得を可能にするように配置構成される。本発明の原理によれば、ＩＶＣ１００はユニット抵抗器ＲＵのみ、この実施形態においては８個のユニット抵抗器ＲＵ１―ＲＵ８の直列接続から成る主要チェーン１２１で構成されるフィードバック梯子ネットワーク１２０を有する。
【００４１】
主要チェーン１２１は７個のノードＸ１―Ｘ７を有する。即ち、
第１ユニット抵抗器ＲＵ１と第２ユニット抵抗器ＲＵ２の間の第１ノードＸ１。
第１ユニット抵抗器ＲＵ１と第２ユニット抵抗器ＲＵ２の間の第２ノードＸ２。
第２ユニット抵抗器ＲＵ２と第３ユニット抵抗器ＲＵ３の間の第３ノードＸ３。
第３ユニット抵抗器ＲＵ３と第４ユニット抵抗器ＲＵ４の間の第４ノードＸ４。
第４ユニット抵抗器ＲＵ４と第５ユニット抵抗器ＲＵ５の間の第５ノードＸ５。
第６ユニット抵抗器ＲＵ６と第７ユニット抵抗器ＲＵ７の間の第７ノードＸ７。
第８ユニット抵抗器ＲＵ８の自由端における第７ノードＸ７。
【００４２】
梯子回路網１２０は、更に、対応するノードＸｉと演算増幅器１１０の反転入力１１２の間に接続された７個の分岐部１２４１−１２４７を有する。各分岐部１２４ｉは制御可能なスイッチｌ２３ｉを有する。５個の前記分岐部は対応する制御可能なスイッチｌ２３ｉと直列接続された非ユニット抵抗器ＲＮＵを有する。
【００４３】
この梯子回路網１２０は０ｄＢに対応する抵抗値がＲＵのＮ倍に等しいという仮定に基づいて開発される。ここにＮは整数であり、この実施形態においてＮは６に等しい。この梯子回路網１２０のパラメータを表１に示す。表１においては、この実施形態において各ユニット抵抗器ＲＵの抵抗値は２０００オームであるという仮定に基づき、第１欄は所要利得を示し、第２欄はフィードバックループの所要抵抗値ＲＦを示す。第３欄は各所要利得を得るために選定されるべきスイッチを示す。第４欄はフィードバックループの抵抗値に貢献するユニット抵抗器の個数を示し、第５欄はループにおいて必要な追加抵抗値を示す。
【００４４】
利得          ＲＦ（オーム）    スイッチ    個数    追加抵抗（オーム）
＋３ｄＢ      １６９７０        １２３７      ８      ９７０
０ｄＢ        １２０００        １２３６      ６
−３ｄＢ      ８４８５          １２３５      ４      ４８５
−６ｄＢ      ６０００          １２３４      ３
−９ｄＢ      ４２４３          １２３３      ２      ２４３
−１２ｄＢ    ３０００          １２３２      １      １０００
−１５ｄＢ    ２１２１          １２３１      １      １２１
【００４５】
従って、ここに提案された好ましい実施形態において、本回路は２つの利得設定を持つ。ここに、ユニット抵抗器のみがフィードバックループの抵抗値に寄与する。即ち、０ｄＢの設定に際しては（第６スイッチ１２３６選定済み）、主要チェーン１２１内の６個のユニット抵抗器ＲＵ１―ＲＵ６がフィードバックループの抵抗値に貢献するが、−６ｄＢの設定に際しては（第４スイッチ１２３４選定済み）、主要チェーン１２１３内の３個のユニット抵抗器ＲＵ１―ＲＵ３がフィードバックループの抵抗値に貢献する。
【００４６】
＋３ｄＢの設定に際しては（第７スイッチ１２３７選定済み）、主要チェーン１２１内の８個全てのユニット抵抗器ＲＵ１−ＲＵ８がフィードバックループの抵抗値に貢献するが、９７０オームの追加抵抗が必要である。これは１個の単一非ユニット抵抗器ＲＮＵ５によって達成される。
【００４７】
−３ｄＢの設定に際しては（第５スイッチ１２３５選定済み）、主要チェーン１２１内の４個のユニット抵抗器ＲＵ１−ＲＵ４がフィードバックループ抵抗値に貢献するが、しかし、４８５オームの追加抵抗が必要である。これは、１つの単一非ユニット抵抗器ＲＮＵ４によって達成される。
【００４８】
−９ｄＢ設定に際しては（第３スイッチ１２３３選定済み）、主要チェーン１２１内の２個のユニット抵抗器ＲＵ１−ＲＵ２がフィードバックループの抵抗値に貢献するが、２４３オームの追加抵抗が必要である。これは１個の単一非ユニット抵抗器ＲＮＵ３によって達成される。
【００４９】
−１２ｄＢ設定に際して（第２スイッチ１２３２選定済み）、主要チェーン１２１内の１個のユニット抵抗器ＲＵ１がフィードバックループの抵抗値に貢献するが、１０００オームの追加抵抗が必要である。これは１個の単一非ユニット抵抗器ＲＮＵ２によって達成される。第２分岐部１２４２における第２の選択可能なスイッチ１２３２と直列接続された第２番追加非ユニット抵抗器ＲＮＵ２はユニット抵抗器ＲＵの抵抗値の半分に等しい抵抗値を持つ。従って、この第２非ユニット抵抗器ＲＮＵ２は２個のユニット抵抗器の並列接続として構成され、この回路の整合特性を更に高めることが好ましいことが注記される。
【００５０】
−１５ｄＢ設定においては（第１スイッチ１２３１選定済み）、主要チェーン１２１内の１個の前記ユニット抵抗器ＲＵ１がフィードバックループの抵抗値に貢献するが、１２１オームの追加抵抗が必要である。これは１個の単一非ユニット抵抗器ＲＮＵ１によって達成される。
【００５１】
従って、全ての設定において、ただ１個の非ユニット抵抗器の最大値が各場合におけるフィードバックループの抵抗値に貢献する。この種非ユニット抵抗器が主要チェーン１２１には組み込まれないが分岐部１２４に組み込まれるという事実により、この種非ユニット抵抗器はそれ自体が対応する設定のみに影響を及ぼすことが注記される。
【００５２】
Ｎが４の倍数の整数であるならば、−１２ｄＢ設定は整数個のユニット抵抗器を用いて、追加非ユニット抵抗器を必要とすることなしに達成可能であることが更に注記される。
【００５３】
図５に示す典型的実施形態において、ＩＶＣの電流入力は増幅器１１０の反転入力１１２に直接接続される。これは、入力電流Ｉｉｎが回路網１２０の分岐部１２４の１つを通る経路を流れる時に、この入力電流Ｉｉｎは対応するスイッチ１２３を通過し、前記スイッチによって小さい電圧降下を生じ、これが当該回路の機能に影響することを意味する。図６にこの点に関する改良について提案する。即ち、この図には梯子回路図１２０の部分のみが示される。この改良案においては、更なる選択可能スイッチｌ２５ｉが選択可能スイッチ１２３の各々と関連する。更に詳細には、各々の更なる選択可能なスイッチｌ２５ｉは、対応するノードＸｉへ導かれる対応する選択可能スイッチ１２３ｉの当該端子へ接続される１個の端子を有する。更なる選択可能スイッチｌ２５ｉの他の端子は電流入力端子１２６へ接続される。選択可能スイッチ１２３、及び、更なる選択可能スイッチ１２５は次のような方法によって制御される。即ち、対応するスイッチ１２３ｉと１２５ｉは常に同時に開閉される。従って、電流を切り替える選択可能スイッチ１２５の両端に生じる適当な電圧降下は対応する選択可能フィードバックスイッチ１２３を経由する対応するフィードバックループに影響を及ぼさない。選択可能スイッチ１２５の抵抗は電流入力端子１２６において数ミリボルト程度の（非常に小さい）電圧シフトのみを生じさせる。この電流はほとんど理想的な電流源によって供給されるので何等の影響を及ぼさない。
【００５４】
要約すれば、本発明は、反転入力１１２及び出力１１３を備えた演算増幅器１１０および出力１１３と反転入力１１２の間に結合されたフィードバック抵抗器梯子回路網１２０を有するＩＶＣ１００を提供する。フィードバック抵抗器梯子回路網１２０は、直列接続された複数の実質的に同じユニット抵抗器ＲＵおよび複数の分岐部１２４ｉで構成される主要チェーン１２１を有する。この場合、各分岐部１２４ｉは演算増幅器１１０の反転入力１１２に主要チェーン１２１内ノードＸｉを結合し、各分岐部１２４ｉは選択可能フィードバックスイッチ１２３ｉを有する。更に、幾らかの分岐部ｌ２４ｉは対応する選択可能フィードバックスイッチ１２３ｉと直列接続された非ユニット抵抗器ＲＮＵｉを有する。
【００５５】
更に、本発明は、ＦＩＲＤＡＣ２０及び少なくとも１つのＦＩＲＤＡＣ２０用バイアス電流を提供するバイアスブロック３０を有する回路を提供する。バイアスブロック３０は少なくとも１つのバイアス抵抗器ＲＢを有する。ＦＩＲＤＡＣ２０は、既に述べたように構成された少なくとも１つのＩＶＣ２５、２６と関連する。ここに、少なくとも１つのＩＶＣ２５、２６のユニット抵抗器ＲＵはバイアスブロック３０のバイアス抵抗器ＲＢに実質的に同じである。
【００５６】
本発明の範囲は既に検討された事例に限定されることなく、添付特許請求の範囲に規定される本発明の範囲から逸脱することなしに幾つかの修正および改変が可能であることは当該技術分野における当業者にとって明瞭なはずである。例えば、図５に示す実施形態において、非ユニット抵抗器ＲＮＵは、それらの対応する選択可能フィードバックスイッチ１２３と演算増幅器１１０の反転入力１１２の間に接続しても差し支えない。
【００５７】
更に、図５の実施形態は、約３ｄＢの７つの均等利得段階を提供するように設計されているが、段階の個数は７よりも大きくても小さくても差し支えなく、さらに、段階の大きさも３ｄＢより大きくても小さくても差し支えない。
【００５８】
更に、図５に示す実施形態においてＮは６に等しくされているが、Ｎは全く異なる値であっても差し支えない。実際には、複数のユニット抵抗器のみを独占的に用いて、幾らかの許容差を受け入れながら、３ｄＢノードを提供することが可能であるように、Ｎを比較的大きくし、かつＲｕｎｉｔを比較的小さくすることが可能である。ただし、これは幾分実用的でない。即ち、表面積対円周比の減少に起因して整合レベル（即ち、各個別抵抗器が同じ抵抗値を持つ範囲）が低下するので精度が更に低下する。
【図面の簡単な説明】
本発明のこれら及び他の態様、特性、及び、利点は、同じ参照番号が同等または類似する部品を示す添付図面を参照した本発明による制御回路の好ましい実施形態についての以下の記述によって、更に明瞭になるはずである。
【図１】  音声信号処理回路の一例の構成図である。
【図２Ａ】  ＦＩＲＤＡＣの構成図である。
【図２Ｂ】  本発明の一実施形態の回路図である。
【図３】  電流／電圧変換器の作動原理を示す回路図である。
【図４】  制御可能な利得を得るための従来技術によるフィードバック抵抗器梯子回路網の回路図である。
【図５】  本発明に従ったフィードバック抵抗器梯子回路網の一実施形態を示す回路図である。
【図６】  図５の回路網の改良された詳細を示す回路図である。
【符号の説明】
１１  フィルタ
１２  ビットストリーム発生器
２０  ＦＩＲＤＡＣ（有限インパルス応答デジタルからアナログコンバータ）
２５、２６  電流／電圧変換器（ＩＶＣ）
３０  バイアスブロック
１００  電流／電圧変換器（ＩＶＣ）
１１０  演算増幅器
１１２  反転入力
１１３  出力
１２０  フィードバック抵抗器梯子回路網
１２１  主要チェーン
１２３ｉ  フィードバックスイッチ
１２４ｉ  分岐部分（ブランチ）
ＲＢ  バイアスレジスタ
ＲＵ  ユニット抵抗器
ＲＮＵｉ  非ユニット抵抗器
Ｘｉ  ノード
【図１】
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【図２Ａ】
0004674307.tif 000003
【図２Ｂ】
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【図３】
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【図４Ａ】
0004674307.tif 000006
【図４Ｂ】
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【図５】
0004674307.tif 000008
【図６】
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