(57)【特許請求の範囲】
【請求項１】
基準信号入力と、同相および／または位相はずれスキュー信号を受信するように適応されるスキュー信号入力とを有し、制御信号に応答して、前記スキュー信号を通過させるか、または反転させるように動作する多相入力回路（５６）と、
前記スキュー信号および前記基準信号を受信するための第１および第２の入力それぞれを有し、前記基準信号と前記スキュー信号の間の相対的なスキューを表す相対スキュー信号を生成する差動増幅器（６６）を含む時間ー電圧変換回路（６０）と、
前記時間ー電圧変換回路の出力に結合され、前記相対スキュー信号を検出するキャプチャ回路（７０）と、
を備える高分解能スキュー検出器（５０）。
【請求項２】
請求項１記載の検出器において、前記多相入力回路は、更に、
前記スキュー信号および前記基準信号のそれぞれを受信し、レベル変換されたスキュー信号および基準信号にそれぞれ調整するレベル変換回路（ＬＶＣ）を備える高分解能スキュー検出器（５０）。
【請求項３】
請求項２記載の検出器において、前記多相入力回路（５６）は、更に、
前記レベル変換回路の出力に結合された第１の入力、および制御信号に応答して、前記スキュー信号を反転する第２の入力を有する第１のギルバートインバータ（ＩＮＶ）と、
前記レベル変換された基準信号を受信する第３の入力を有する第２のギルバートインバータ（ＩＮＶ）と、
を備える高分解能スキュー検出器（５０）。
【請求項４】
請求項１記載の検出器において、前記キャプチャ回路は、
前記時間ー電圧変換回路（６０）に結合され、所定幅のパルスを発生するように動作するパルス発生回路を有するストローブ回路（７４）と、
前記差動増幅器の出力に結合され、前記ストローブ回路のタイミングに応答して、前記スキュー信号と前記基準信号の間の相対的なスキューを示す信号をラッチするラッチ回路（７２）と、
を備える高分解能スキュー検出器（５０）。
【請求項５】
請求項４記載の検出器において、前記生成されるパルスは、前記基準信号と同期する、高分解能スキュー検出器（５０）。
【請求項６】
請求項４記載の検出器において、前記生成されるパルスは、前記スキュー信号と同期する、高分解能スキュー検出器（５０）。
【請求項７】
請求項１記載の検出器において、前記基準信号入力は、較正信号源に結合される、高分解能スキュー検出器（５０）。
【請求項８】
請求項１記載の検出器において、
前記スキュー信号入力は、第１のテスタチャネルに接続され、
前記基準信号入力は、第２のテスタチャネルに接続される、
高分解能スキュー検出器（５０）。
【請求項９】
請求項１記載の検出器において、前記多相入力回路（５６）、前記時間ー電圧変換回路（６０）、および前記キャプチャ回路（７０）は、集積回路上に配置される、高分解能スキュー検出器（５０）。
【請求項１０】
請求項９記載の検出器において、更に、前記キャプチャ回路の出力に配置され、オフチップ信号を提供するように構成される出力を有する信号コンバータ（８０）を備える、高分解能スキュー検出器（５０）。
【請求項１１】
請求項１０記載の検出器において、前記信号コンバータ（８０）はチャージポンプを備える、高分解能スキュー検出器（５０）。
【請求項１２】
請求項１０記載の検出器において、前記信号コンバータ（８０）は低域通過フィルタを備える、高分解能スキュー検出器（５０）。
【請求項１３】
複数の伝搬信号と基準信号の間の相対的なスキューを測定するためのスキュー検出回路（３０）であって、
前記伝搬信号を受信するように適応される複数の入力、および前記複数の信号のうち、前記基準信号と比較する１つを選択的に通過させる出力を有するセレクタ回路（４０）と、
高分解能スキュー検出器（５０）と、
を備え、前記高分解能スキュー検出器（５０）は、
基準信号入力、および同相および／または位相はずれスキュー信号を受信するように適応されるスキュー信号入力を有し、制御信号に応答して、前記スキュー信号を通過させるか、または反転させるように動作する多相入力回路（５６）と、
前記スキュー信号および前記基準信号を受信するための第１および第２の入力それぞれを有し、前記基準信号と前記スキュー信号の間の相対的なスキューを表す相対スキュー信号を生成する差動増幅器（６６）を含む時間ー電圧変換回路（６０）と、
該時間ー電圧変換回路の出力に結合され、前記相対スキュー信号を検出するキャプチャ回路（７０）と、
を有する、スキュー検出回路。
【請求項１４】
請求項１３記載のスキュー検出回路において、前記セレクタ回路（４０）はアナログマルチプレクサ（４２）を備え、前記複数の入力はそれぞれテスタチャネルを備える、スキュー検出回路（３０）。
【請求項１５】
請求項１４記載のスキュー検出回路において、前記アナログマルチプレクサ（４２）は、
複数の入力信号に対応し、整数のグループに構成される複数の入力ゲートであって、前記グループの各々は、並列に構成され共通の出力を有する所定数の前記入力ゲートを含む、複数の入力ゲート（Ｖ１〜Ｖ２４）と、
前記共通の出力の数に対応し、各々前記共通の出力に直列に結合され、各出力パスを結合して単一マルチプレクサ出力を形成する複数の出力伝達ゲート（ＯＧ１〜ＯＧ４）と、
前記共通の出力の数に対応し、各々前記共通の出力に接続される入力および接地される出力を有する、複数のフィードスルー伝達ゲート（ＦＴ１〜ＦＴ４）と、
を備える、スキュー検出回路。
【請求項１６】
請求項１３記載のスキュー検出回路において、前記セレクタ回路（４０）および前記高分解能スキュー検出器（５０）は、集積回路上に配置される、スキュー検出回路（３０）。
【請求項１７】
信号伝搬遅延を補償するために、複数のテスタチャネル（２０）間の相対的なスキューを決定する方法であって、
前記複数のチャネルに沿ってテスタ信号を生成するステップと、
多相入力回路を備えた高分解能スキュー検出回路（３０）に前記チャネルを結合するステップと、
基準信号を前記スキュー検出回路に供給するステップと、
前記テスタ信号のうちの１つを選択し、前記多相入力回路を用い、制御信号に応答して、前記選択されたテスタ信号を通過させるか、または反転させるステップと、
前記スキュー検出回路上で前記選択されたテスタ信号を前記基準信号と比較するステップと、
を含み、前記比較するステップは、
前記基準信号のエッジと前記通過させられたテスタ信号のエッジとの間の相対的な時間差を電圧に変換するステップと、
前記テスタ信号と前記基準信号との間の相対的なスキューの測定値として用いるために、前記電圧を出力に提供するステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、概括的には、半導体デバイスをテストする自動テスト機器に関し、特に、機器のタイミング較正および／またはタイミング検証（試験）のための高分解能スキュー検出システムおよび方法に関する。
発明の背景
半導体デバイスの製造には、スループットおよびデバイスの歩留まりを最大化するように入念に制御される多くのプロセスが含まれる。より重要なプロセスステップの１つは、自動テスト機器を採用して、デバイスの機能性を確認することである。テストはしばしば、ウェハレベルおよび実装デバイスレベルの双方で行われる。概して、テスト手順は、テスタチャネルに沿った各デバイスへのテスタ波形の印加および各デバイスからのテスタ波形の捕捉と、捕捉された信号が予想値に整合（一致）するかどうかの決定とを含む。テスタチャネルは、伝送線を採用して、テスタをＤＵＴピンに接続する。
【０００２】
試験中のデバイス（ＤＵＴ：device-under-test）を首尾良くテストするために、各伝送線に沿ったデバイスピンに与えられる信号は、互いに関して厳密なタイミングで到達しなければならない。通常、テスタ信号をＤＵＴに送る伝送線の長さは様々であり、各信号の伝搬時間に対して小さいが重要な相対的な遅延をもたらす。したがって、信号のタイミングを正確に制御するためには、一般に、テストに先立って、タイミング較正手順中に各チャネルの遅延を知り、遅延を補償しなければならない。
【０００３】
テスタチャネル間の相対的な信号遅延を決定する主な方法の１つは、各チャネル伝送線に沿って信号をドライブ（駆動）し、相対的なエッジ毎のタイミングのばらつきすなわちスキューを測定することを含む。スキューがわかると、必要に応じてエッジを位置合わせして、ＤＵＴピンにおいて所望のタイミング精度を達成するように、各信号のタイミングを操作することができる。
【０００４】
伝搬するテスタ信号間の相対的なスキューを測定するための多くの技術が、当分野で既知である。たとえば、一般にバーニヤ較正技術（Vernier calibration technique）と呼ばれる、普及しているスキュー検出方法の１つは、Ｄフリップフロップベースのラッチコンパレータを採用する。ターゲット信号は、フリップフロップのデータポートに入力され、基準信号がストローブポートに与えられる。この技術を使用すると、基準信号は、単に、２つの信号のスキューに基づいてハイ（高）またはロー（低）の値をラッチするだけである。わずかに異なる周波数または時間位置を有する基準発振器を使用することにより、スキューの相対的な大きさを決定するに十分な情報を出力から収集することができる。
【０００５】
別のフリップフロップベースのスキュー検出技術は、Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ  Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＡＤ９９０１型位相／周波数弁別器等、複数のＤフリップフロップに接続されるＸＯＲゲートを採用している。この構造は、スキューの大きさならびに信号スキュー極性に基づいて変化するパルス幅を有する信号を生成する。この回路は、チャージポンプと併せて使用する場合、検出されたスキューのレベルを表すＤＣ信号も生成することが可能である。
【０００６】
上記ＸＯＲチャージポンプ構成と同様に、Ｆｅｌｄｍａｎによって提案された別のスキュー検出方式は、チャージポンプを出力に配置したセット−リセット（ＳＲ）フリップフロップを利用する。ＳＲフリップフロップは、ターゲット信号がＳＥＴ（セット）ポートに供給される間に、基準信号がフリップフロップをクロック制御するように構成される。ＤＡＴＡポートは、回路動作を通してローに保たれる。この特定の回路は、電流源、スイッチ、コンデンサ等の電圧に依存する要素の大部分に、比較的一定の電圧が印加されるとういう点において、さらなる利点を有する。これにより、非線形問題が最小化される。
【０００７】
上記フリップフロップベースのスキュー検出方式は、意図される用途に関して有利であるが、これらはすべて、準安定性、すなわちジッタにより限られた線形範囲を有する。これは、フリップフロップが有効なＵＰ信号およびＤＯＷＮ信号を生成する際のフリップフロップに固有の特徴である。その結果、より高い動作周波数において、検出器の分解能が、信号間スキューが検出不可能なポイントまで劣化する。
【０００８】
フリップフロップベースのスキュー検出器に固有の準安定性問題を回避するために、Ｏｔｓｕｊｉによる提案では、集積回路への実施に適した時間ー電圧変換技術を利用する。この技術は、半導体テスタの１つのチャネルからの基準信号およびテスタ信号を受信し正規化するためのレベルコンバータブロックを採用する。レベルコンバータブロックからの出力は、差動増幅器の入力に接続される。増幅器は、基準信号とテスタ信号の間の相対的なスキューに比例する振幅を有するパルスを生成する。パルスが、相補形Ｄラッチに供給される一方、ストローブ回路は、入力信号の１つの立ち上がりエッジに同期してストローブを生成する。ＱおよびＱ／ポートの出力レベルは、スキューの極性に従って相補形ロジックレベルに固定される。
【０００９】
この回路は、位相が合ったスキューを、非常に小さなスキューであっても、首尾良く差動電圧に変換可能であるという点において利点を有するが、位相がずれたスキューに関しては何の用意も提供されない。半導体テスタにおける差動テスタチャネルの拡張実施では、位相がずれたスキューの検出がますます重要になる。
【００１０】
上述した従来のスキュー検出構成および技術は、タイミング較正および検証精度の達成における限度を示す。しかし、同様に重要なのは、従来のタイミング較正および／または検証手順の望ましくない所要期間である。通常、テスタが較正を完了すると、正確性を確認するために、独立した検証装置が採用される。普通、ＤＵＴ付近に配置されるロボットプローブが、チャネル間スキューを検出するために、各チャネルに個別に進入する。不都合なことに、三千から六千の任意の数のチャネルを採用する近代のテスタの場合、ロボットプローブの従来のデータ取得時間は、１４時間を上回ることがある。これは、製造目的に対するテスタ時間の損失、およびこれに付随して全体のスループットの低下につながる。
【００１１】
必要とされているが、今まで入手不可能であったものは、非常に小さなスキューを正確に検出し、高速タイミング較正検証を可能にする出力信号を提供する、半導体テスタに使用するための高分解能スキュー検出回路および方法である。本発明の高分解能スキュー検出回路および方法は、これらの必要性を満たすものである。
発明の概要
本発明の高分解能スキュー検出回路および方法は、望ましくない準安定性ジッタの影響を受けずに、位相に合った信号スキューおよび位相からずれた信号スキューの双方の正確な検出を提供する。さらに、本発明は、複数チャネルおよびデバイスを並列に簡単に測定できるようにすることで、製造環境において高スループットを可能にする。
【００１２】
上記利点を実現するために、本発明は、一形態において多相入力回路を含む高分解能スキュー検出器を備える。入力回路は、基準信号入力およびスキュー信号入力を有し、位相の合った（同相）および／または位相がずれた（異相）スキュー信号を受信するように適合される。入力回路は、制御信号に応答して、スキュー信号を通過させるか、または反転するように動作する。検出器は、スキュー信号および基準信号を受信するための第１および第２の入力それぞれと、相対スキュー信号を生成する差動増幅器とを有する時間ー電圧変換回路も備える。相対スキュー信号は、基準信号とスキュー信号の間の相対的なスキューを表す。相対スキュー信号を検出するために、キャプチャ（捕捉）回路が時間ー電圧変換回路の出力に接続される。
【００１３】
別の形態においては、本発明は、複数の伝搬信号と基準信号との間の相対的なスキューを測定するスキュー検出回路を備える。スキュー検出回路は、伝搬信号を受信するように適合される複数の入力と、複数の信号のうち基準信号と比較する１つを選択的に通過させる出力とを有するセレクタ回路を含む。スキュー検出回路は、多相入力回路を含む高分解能スキュー検出器を採用する。入力回路は、基準信号入力およびスキュー信号入力を有し、同相および／または異相スキュー信号を受信するように適合される。入力回路は、制御信号に応答して、スキュー信号を通過させるか、または反転するように動作する。検出器は、スキュー信号および基準信号を受信するための第１および第２の入力それぞれと、相対スキュー信号を生成する差動増幅器とを有する時間ー電圧変換回路も備える。相対スキュー信号は、基準信号とスキュー信号の間の相対的なスキューを表す。相対スキュー信号を検出するために、キャプチャ回路が時間ー電圧変換回路の出力に接続される。
【００１４】
さらに別の形態においては、本発明は、信号伝搬遅延を補償するために、複数のテスタチャネル間の相対的なスキューを決定する方法を含む。本方法は、複数のチャネルに沿ってテスタ信号を生成するステップと、チャネルを高分解能スキュー検出回路に接続するステップと、基準信号をスキュー検出回路に与えるステップと、テスタ信号のうち１つを選択して、スキュー検出回路上で基準信号と比較するステップと、を含む。比較するステップは、基準信号のエッジと通過させられたテスタ信号のエッジとの間の相対的な時間差を電圧に変換するステップと、テスタ信号と基準信号の間の相対的なスキューの測定値として使用するために、出力に電圧を提供するステップと、を含む。
【００１５】
本発明の他の特徴および利点は、添付図面と併せて以下の詳細な説明を読むことから明らかになろう。
発明の詳細な説明
本発明は、以下のより詳細な説明および添付図面を参照することによってよりよく理解されよう。
【００１６】
ここで、図１を参照すると、デバイスインタフェースボード（ＤＩＢ：device interface board）１４を含む処理装置１２に接続された半導体テスタ１０が示される。テスタは、複数のチャネル２０に沿ってテスタ波形を生成するための、複数のピンエレクトロニクスチャネルカード１８を収容するテストヘッド（図示せず）を含む。チャネルは、１つまたは複数のＤＵＴ（図示せず）の入力ピンに波形を指向させ、ＤＵＴから出力波形を受信する。ＤＩＢは、ＤＵＴピンをテスタチャネルに電気的に接続し、それによって都合のよいテスタ対ＤＵＴ信号インタフェースを提供する１つまたは複数のソケット２２を含む。
【００１７】
チャネルに沿って伝搬するタイミング信号が、予め定義された精度内でＤＵＴピンに確実に到達するように、集合的に３０で示される複数の高分解能スキュー検出回路が採用される。スキュー検出回路は、タイミング較正または検証（試験）目的のために、位相に合った（同相）および位相から外れた（異相）双方のチャネル間のスキューを正確に測定する。
【００１８】
図２をより詳細に参照すると、各スキュー検出回路３０は、特定用途向け集積回路（ＡＳＩＣ）の形態をとる。ＡＳＩＣは、Ｖｄｄ信号およびＶｓｓ信号を受信するためのバイアス入力３２および３４と、基準クロック信号Ｖｒｅｆ１およびＶｒｅｆ２を受信するための第１および第２の基準信号入力３６および３７とを含む。ＡＳＩＣ上に、入力が複数のテスタチャネルに接続され、およそ１ピコ秒程度で信号間スキューを測定するために高分解能スキュー検出器５０に供給される出力を有する、セレクタ回路４０が設けられる。
【００１９】
図２をさらに参照すると、セレクタ回路４０は、Ｎ個（好ましくは２４個）のテスタチャネル伝送線出力に接続された入力を有する一対のＮ：１アナログマルチプレクサ４２および４３を含む。マルチビットＤＣアドレス信号に応答するアドレスデコーダ４９が、各制御入力をマルチプレクサに提供する。アナログマルチプレクサは、単一ＡＳＩＣがいくつかのチャネル（この例では、２４本）を処理して、較正および／または検証プロセス中のテスタスループットを最大化できるようにする。
【００２０】
本発明者らは、アナログマルチプレクサの構造が、許容可能な信号の品質を維持しながら、ＨＲＳＤについて選択可能な入力の数の最大化を成功させるに当たり、重要な役割を果たすことを発見した。従来では、多重化機能を実行するために、Ｎ数のＭＯＳゲートの並列アレイを採用することがあるが、かかる方式はしばしば、ゲート出力を並列に結合して信号出力を生成し、それによってＮ：１デバイスを定義する。不都合なことに、高精度用途の場合、従来の構成のすべてのゲートの集中出力キャパシタンスはしばしば、出力信号の完全性に影響を及ぼす望ましくない過渡現象を生じさせる。
【００２１】
上記過渡現象の影響を最小化するために、特に図３を参照すると、アナログマルチプレクサ４２および４３はそれぞれ、容量結合入力−出力過渡現象を最小化するために分散配置された、２４個のＭＯＳトランスミッションゲート（伝達ゲート）入力Ｖ１〜Ｖ２４を含むことが好ましい。入力ゲートは、４つの並列アレイＡ１〜Ａ４にグループ化され、各アレイは単一の出力Ｏ１〜Ｏ４を有する。各出力は、直列接続された出力伝達ゲートＯＧ１〜ＯＧ４に供給される。望ましくない過渡現象フィードスルー信号をグラウンドに導くため、接地されたフィードスルー伝達ゲートＦＴ１〜ＦＴ４がそれぞれ、信号出力パスから分岐する。出力伝達ゲートの出力は結合され、高忠実出力信号ＶｏｕｔをＨＲＳＤ５０の入力に提供する。
【００２２】
図２を再び参照すると、高分解能スキュー検出器（ＨＲＳＤ：high resolution skew detector）５０は、一般に、テスタ信号および基準信号を受信するための多相入力回路５６と、テスタ信号と基準信号の間の相対的なスキューを表す出力信号を生成するための時間ー電圧変換回路６０とを採用する。生成された出力信号の検出を可能にするため、時間ー電圧変換回路の出力にキャプチャ回路７０が配置される。入力回路および時間ー電圧変換回路は、各入力信号について第１および第２の信号パス５２および５４を定義する。明瞭化を目的として、第１のパスのみについて以下詳細に説明する。
【００２３】
次に、より詳細に図４を参照すると、第１の信号パス５２の多相入力回路５６は、入力信号ＩＮ１（１つのチャネルからのテスタ伝送線路出力信号）を受信し、入力信号電圧の振れを高速処理により適したレベル（例えば、４５０ｍＶ）に低減するレベル電圧コンバータＬＶＣ１（図２）を備える。レベルコンバータは、電流源Ｉ１によって駆動される差動対Ｑ１、Ｑ２を含む。Ｑ２のコレクタ出力は、エミッタフォロワＱ３に供給され、エミッタフォロアＱ３は、低減された信号レベルを生成し、入力をギルバートインバータＩＮＶ１に提供する。
【００２４】
ギルバートインバータＩＮＶ１は、第１および第２の差動対Ｑ７、Ｑ８およびＱ９、Ｑ１０それぞれに供給される差動制御入力（ＦＬＩＰ、ＦＬＩＰ／）を含む。第３の差動対Ｑ１１、Ｑ１２は、第１および第２の差動対のエミッタに接続され、レベルコンバータＬＶＣ１の出力からのレベル変換されたテスタ信号およびバイアス信号ＶＢＩＡＳを受信する。第３の差動対のエミッタノードには、電流源Ｉ３が配置される。当分野で周知のように、各抵抗器Ｒ５およびＲ６が、インバータについてのＤＣバイアス状態を確立する。トランジスタＱ７およびＱ９のコレクタが、時間ー電圧変換回路６０に供給される出力ノードに結合される。回路の出力は、差動制御信号ＦＬＩＰ、ＦＬＩＰ／に応答して、レベル変換されたテスタ入力信号ＩＮ１を通過させるか、またはこれを反転させる。これは、好都合なことに、同相スキューと異相スキューの測定に対応する。
【００２５】
図４をさらに参照すると、時間ー電圧変換回路６０は、ギルバートインバータＩＮＶ１の出力に接続される遅延素子６４および差動増幅器を含む。
上記において示唆したように、第２の信号パス５４は、第１のパス５２のレベル変換回路およびギルバートインバータと同様に構成され、さらなる説明を要しない、レベル変換回路ＬＶＣ２（トランジスタＱ４〜Ｑ６および抵抗器Ｒ３〜Ｒ４）と、ギルバートインバータＩＮＶ２（トランジスタＱ１３〜Ｑ１８、電流源Ｉ４、および抵抗器Ｒ８、Ｒ９）とを含む。しかし、第２の信号パスは、６２においてキャプチャ回路７０によってサンプリングされ（後述）、さらなるクロック回路の必要性をなくす自己クロック方式を提供する。
【００２６】
差動増幅器６６は、電流源Ｉ５によって駆動されるトランジスタＱ１９およびＱ２０の別の差動対を含み、レベル変換された入力およびギルバート反転された入力を受信して、入力信号ＩＮ１とＩＮ２の間の相対的なスキューに比例する振幅を有する差動信号を生成する。差動信号出力は、キャプチャ回路７０の入力に供給される。
【００２７】
図２および図４をさらに参照すると、キャプチャ回路７０は、ストローブ回路７４によって生成されるストローブパルスによってクロック制御されるラッチブロック７２を含む。ラッチブロックは、差動増幅器６６の差動出力に接続される入力を有する入力差動対Ｑ２１、Ｑ２２を含む。第２の差動対Ｑ２４、Ｑ２５は、Ｄ型ラッチを有効に作成するために、入力差動対の出力と交差接続された各入力を含む。一対のエミッタフォロアＱ２７およびＱ２８は、バッファリングされた差動出力ＯＵＴ＋、ＯＵＴ−を提供する。第３の差動対Ｑ２３、Ｑ２６は、第１および第２の差動対を駆動（または、第１および第２の差動対から電流を供給）するとともに、電流源Ｉ６を含む。第３の差動対は、ストローブ回路７４からの差動入力信号に応答してアクティブになる。
【００２８】
引き続き図４を参照すると、ストローブ回路７４は、ＡＮＤ／ＮＡＮＤゲート７６を供給するインバータモジュールを含む。インバータモジュールは、エミッタフォロアＱ３１に供給される反転された出力を生成する差動対Ｑ２９、Ｑ３０を備える。反転された出力は、遅延素子７８を通ってＡＮＤ／ＮＡＮＤゲートの入力に接続される。非反転バージョンの入力信号は、ＡＮＤ／ＮＡＮＤゲートの第２の入力に供給される。
【００２９】
ＡＮＤ／ＮＡＮＤゲート７６の構造は、従来のＥＣＬ設計のものであり、当業者には周知である。
再び図１を参照すると、ラッチブロック７２の出力は、好ましくは、出力バッファ７９を通ってチャージポンプまたは低域フィルタ８０に供給される。チャージポンプまたは低域フィルタは、ラッチ信号に応答して、ＤＣ出力を生成する。このようにして、オフチップＤＣ電圧を生成し、解析のためにスキューデータを取得するタイミング較正または検証コントローラ（図示せず）に素早く指向させることができる。
【００３０】
上述したように、ＤＩＢによって提供される都合のよいインタフェースを利用し、高価で実行が遅いロボットプローブの必要性をなくすために、本発明のスキュー検出回路３０は、好ましくは、集積回路形態で配置され、ＤＵＴのものと同様に実装される。しかし、１６本よりも多くのＩ／Ｏピンを有するデバイスの場合、追加入力を処理するために、必要に応じて本発明をモジュール化することができる。たとえば、好ましいＨＲＳＤ回路３０は、６４個のＩ／Ｏを有するＤＵＴの場合、２４本のチャネル（２４本のＤＵＴ  Ｉ／Ｏピンに対応する）を適切にステップスルーするため、３つのＨＲＳＤ回路を単一ＡＳＩＣに実装することができる。したがって、タイミング較正または検証のためにテスタをセットアップするには、ＡＳＩＣパッケージを単にＤＵＴソケットにプラグインして、ソケットトレースまでの、およびソケットトレースを含むデバイスロケーションの並列アレイについて完全な外部タイミング較正または検証を提供する。
【００３１】
本発明の動作は、図１、図２、および図４と、図５のタイミング図を参照して最もよく説明される。上述したように、スキュー検出回路３０は、好ましくは、ＤＵＴ装填ボードのソケットに取り付けるために、ＡＳＩＣとして実装される。並列メモリテスト用途では、装填ボードは、高スループット並列テストのために、３２〜１２８のうちの任意の数のデバイスロケーションを含むことができる。一意のＡＳＩＣ実装は、３２〜１２８のうちの任意の数を設置して、テスタタイミング較正および／またはタイミング検証を実行することができる。
【００３２】
明瞭化を目的として、記載される方法は初期タイミング較正の実行にも等しく適用可能であるという理解の下で、以下の動作の説明ではタイミング検証用途に焦点を合わせている。タイミング検証は、単に、先に実行された較正が要求される許容差内になったことを保証するためのテスタ信号タイミングの独立した確認または検査にすぎない。
【００３３】
ＨＲＳＤ  ＡＳＩＣが装填ボード１４に取り付けられると、テスタが、実際のテスタ動作をシミュレートする所定のテスト波形パターンを生成する。これは、テスタチャネル２０に沿ってテスタ信号を各ＡＳＩＣ信号入力に伝送することを含む。
【００３４】
チャネル間の、たとえばチャネル１とチャネル２〜１６の間のスキューを検出して測定するために、チャネル１に沿ったテスタ信号が、信号基準ＩＮ２として用いられる一方で、残りのチャネルは、セレクタ４０を介してＨＲＳＤ５０に順次通過する。アナログマルチプレクサ４２および４３を通してのシーケンシングは、マルチプレクサがどのチャネル信号を通過させるべきかを特定する４ビットＤＣアドレス信号（図示しない検証コントローラによって制御される）によって統制される。
【００３５】
次に、選択されたテスタ信号ＩＮ１および基準信号（チャネル１から）ＩＮ２は、レベル電圧変換回路ＬＶＣ１およびＬＶＣ２によりおおよそ４５０ｍＶ信号に調整される。これにより、ロジック振れレベル（logic swing level）が低減され、より高速な回路パフォーマンスが可能になる。
【００３６】
次に、ＩＮ１およびＩＮ２のレベルが変換された各信号は、異相スキューならびに同相スキューが検出され、差動増幅器６６に対する差動入力信号として用いられるように、ギルバートインバータＩＮＶ１およびＩＮＶ２により、必要に応じて処理される。図５に示すように、差動増幅器は、ＩＮ１とＩＮ２の間の相対的なスキューに比例する振幅を有する出力信号パルスＤＡＴＡを生成する。特に重要なのは、およそ１ピコ秒程度の比較的微小なスキューレベルの場合であっても、出力が生成される（少なくとも入力信号立ち上がり時間の持続期間中）ことである。これにより、かかる小さなタイミングパラメータを首尾よく検出および測定することにおいて大きな利点が提供される。
【００３７】
検出された増幅器出力（相対スキューを表す）を維持するために、ストローブ回路７４は、基準信号入力ＩＮ２の立ち上がりエッジによってトリガされるワンショットクロック信号（ストローブパルス）ＣＬＫ（図５）を生成する。この自己タイミング機能は、６２（図４）において基準信号をサンプリングし、反転したものでその信号のＡＮＤ／ＮＡＮＤをとることによるものである。次にストローブクロックＣＬＫが、ラッチ回路７２に延長された持続時間の間データ信号ＤＡＴＡを維持させる、すなわち「ラッチ」させ、それによって、容易に検出可能な出力信号ＯＵＴ＋およびＯＵＴ−を生成する。
【００３８】
次に、出力信号パルスが、チャージポンプまたは低域フィルタ８０を通してさらに処理され、ＤＣ信号成分を抽出し、タイミング検証コントローラによる解析のために、容易に処理可能なオフチップスキュー信号を確立する。一般化された上記手順は、すべてのＨＲＳＤ  ＡＳＩＣについて同時に行われ、基準チャネル信号が他のすべてのチャネルと比較された後に繰り返される。次に、新しいチャネルが先の基準信号に取って代わり、手順が繰り返される。検証が完了すると、テスタは、半導体デバイスの製造テストに進むことができる。
【００３９】
当業者は、本発明によって提供される多くの利益および利点を理解するであろう。特に重要なのは、位相が合ったスキューおよび位相のずれたスキューの双方を検出する高分解能検出能力である。これにより、タイミングのばらつきを検出する精度の実質的に改良された測定がもたらされる。これは、多くの差動チャネル構成を採用する近代の半導体テスタにとって極めて重要である。さらに、独特のセレクタ回路を実装することで、検証時間が劇的に最小化され、製造作業に対するテスタの可用性を最大化し、これに対応してスループットを増大することにより大幅なコスト削減がもたらされる。
【００４０】
本発明について、好ましい実施形態を参照して特に図示し説明したが、本発明の趣旨および範囲から逸脱せずに、様々な形態および詳細に様々な変更を行いうることが、当業者により理解されるであろう。
【図面の簡単な説明】
【図１】  本発明の一実施形態を採用する半導体テスタの部分ブロック図である。
【図２】  図１に示すスキュー検出回路の高レベルブロック図である。
【図３】  図２のスキュー検出回路に使用するためのセレクタ回路の一実施形態の回路概略図である。
【図４】  本発明の一実施形態による高分解能スキュー検出器の回路概略図である。
【図５】  図４の高分解能スキュー検出器のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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