(57)【特許請求の範囲】
【請求項１】
半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第１、第２の素子形成領域と、
上記第１、第２の素子形成領域にそれぞれ設けられた第２、第１のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第１の素子形成領域と上記第２の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程（ａ）と、
上記基板上に、実質的に上記第１の素子形成領域の上方に位置する部分のみを覆う第１のレジストマスクを形成する工程（ｂ）と、
上記第１のレジストマスクの上方から第１導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域を除く領域に第１導電型不純物を導入し、上記第２の素子形成領域に上記素子分離用絶縁膜よりも深い上記第１導電型不純物からなる上記第１のウエルを形成する工程（ｃ）と、
上記基板上に、実質的に上記第２の素子形成領域の上方に位置する部分のみを覆う第２のレジストマスクを形成する工程（ｄ）と、
上記第２のレジストマスクの上方から第２導電型不純物のイオン注入を行なって、上記半導体領域のうち第２の素子形成領域を除く領域に第２導電型不純物を導入し、上記第１の素子形成領域に上記素子分離用絶縁膜よりも深い上記第２導電型不純物からなる上記第２のウエルを形成する工程（ｅ）とを含み、
上記工程（ｂ）、（ｃ）の組と、上記工程（ｄ）、（ｅ）の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程（ｂ）〜（ｅ）を実施することで、
実質的に上記第１のレジストマスクおよび上記第２のレジストマスクのいずれにも覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って、上記第１導電型不純物および上記第２導電型不純物が含まれた第３のウエルを形成し、
かつ、上記２つのイオン注入を行った際には、上記第１の素子形成領域と上記第２の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第１導電型不純物と上記第２導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。
【請求項２】
半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第１、第２の素子形成領域と、
上記第１、第２の素子形成領域にそれぞれ設けられた第２、第１のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第１の素子形成領域と上記第２の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程（ａ）と、
上記基板上に、実質的に上記第１の素子形成領域の上方に位置する部分のみを覆う第１のレジストマスクを形成する工程（ｂ）と、
上記第１のレジストマスクの上方から第１導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域を除く領域に第１導電型不純物を導入し、上記第２の素子形成領域に上記素子分離用絶縁膜よりも深い上記第１導電型不純物からなる第１のウエルを形成する工程（ｃ）と、
上記基板上に、実質的に上記第２の素子形成領域の上方に位置する部分のみを覆う第１部分マスクと、上記第１部分マスクとは切り離され、実質的に上記第１の素子形成領域と上記第２の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部以外の部分の上記素子分離用絶縁膜の上方に位置する部分全体を覆う第２部分マスクとを有する第２のレジストマスクを形成する工程（ｄ）と、
上記第２のレジストマスクの上方から第２導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域に第２導電型不純物を導入し、上記第１の素子形成領域に上記素子分離用絶縁膜よりも深い上記第２導電型不純物からなる第２のウエルを形成する工程（ｅ）とを含み、
上記工程（ｂ）、（ｃ）の組と、上記工程（ｄ）、（ｅ）の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程（ｂ）〜（ｅ）を実施することで、
実質的に上記第１のレジストマスクに覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って上記第１導電型不純物が含まれ、上記第１部分マスクと上記第２部分マスクとが切り離された分離領域における上記素子分離用絶縁膜の下方に位置する部分に上記第２導電型不純物が含まれた第３のウエルを形成し、
かつ、上記２つのイオン注入を行った際には、上記第１の素子形成領域と上記第２の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第１導電型不純物と上記第２導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。
【請求項３】
半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第１、第２の素子形成領域と、
上記第１、第２の素子形成領域にそれぞれ設けられた第２、第１のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第１の素子形成領域と上記第２の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程（ａ）と、
上記基板上に、実質的に上記第１の素子形成領域の上方に位置する部分のみを覆う第１のレジストマスクを形成する工程（ｂ）と、
上記第１のレジストマスクの上方から第１導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域を除く領域に第１導電型不純物を導入し、上記第２の素子形成領域に上記素子分離用絶縁膜よりも深い上記第１導電型不純物からなる第１のウエルを形成する工程（ｃ）と、
上記基板上に、実質的に上記第２の素子形成領域の上方に位置する部分のみを覆う第１部分マスクと、上記第１部分マスクとは切り離され、実質的に上記第１の素子形成領域と上記第２の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部以外の部分の上記素子分離用絶縁膜の上方に位置する部分に形成された互いに分離された複数個の島状の部分からなる第２部分マスクとを有する第２のレジストマスクを形成する工程（ｄ）と、
上記第２のレジストマスクの上方から第２導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域に第２導電型不純物を導入し、上記第１の素子形成領域に上記素子分離用絶縁膜よりも深い上記第２導電型不純物からなる第２のウエルを形成する工程（ｅ）とを含み、
上記工程（ｂ）、（ｃ）の組と、上記工程（ｄ）、（ｅ）の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程（ｂ）〜（ｅ）を実施することで、
実質的に上記第１のレジストマスクに覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って上記第１導電型不純物が含まれ、上記第１部分マスクと上記第２部分マスクとが切り離された分離領域における上記素子分離用絶縁膜の下方に位置する部分に上記第２導電型不純物が含まれた第３のウエルを形成し、
かつ、上記２つのイオン注入を行った際には、上記第１の素子形成領域と上記第２の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第１導電型不純物と上記第２導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記第１のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記第２のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２に記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記第２のレジストマスクのうち第１部分マスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ型トランジスタ素子を有する半導体装置及びその製造方法に係り、特にＣＭＯＳ型トランジスタを形成する各ウェル拡散層の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化が進み、ＣＭＯＳデバイスを形成するためのＮ型ウェル拡散層とＰ型ウェル拡散層と間の素子分離用絶縁膜の幅（以下、「ウェル間分離幅」という）を縮小化する提案が数多くみられる。そこで、従来、提案されているＣＭＯＳ型半導体装置及びその製造方法の一例について、図１５〜図２０を参照しながら説明する。
【０００３】
まず、図１５に示す工程で、熱酸化法により、シリコン単結晶からなるＰ型シリコン基板１０１の上に、厚みが約２０ｎｍのパッド酸化膜１０５を形成する。その後、減圧ＣＶＤ法により、パッド酸化膜１０５の上に厚みが約１００ｎｍの保護窒化膜を形成した後、トレンチを形成しようとする領域が開口されたレジストマスクを形成し、このレジストマスクを用いたドライエッチングにより、保護窒化膜及びパッド酸化膜１０５のうち，レジストマスクの開口部に位置する各部分を除去し、続いて、Ｐ型シリコン基板１０１のうちレジストマスクの開口部に位置する部分の上部を除去して、深さ約４００ｎｍのトレンチを形成する。次に、熱酸化法により、シリコン基板１０１のトレンチ内に露出している表面上に厚み約２０ｎｍの保護酸化膜を形成した後、ＣＶＤ法により、基板上に厚み約８００ｎｍのシリコン酸化膜を堆積する。次に、ＣＭＰ法により、シリコン酸化膜を保護窒化膜の表面が露出するまで除去して、シリコン酸化膜をトレンチ内に埋め込んでなる素子分離用酸化膜１０４を形成する。その後、熱燐酸を用いたエッチングにより、保護窒化膜を選択的に除去する。このとき、図１５に示すように、ＰＭＯＳＦＥＴが形成されるＰＭＯＳ形成領域Ｒpmと、ＮＭＯＳＦＥＴが形成されるＮＭＯＳ形成領域Ｒnmとが素子分離用酸化膜１０４により互いに区画された状態となる。
【０００４】
次に、図１６（ａ），（ｂ）に示す工程で、基板上に燐注入用の厚みが約３μｍのレジスト膜を塗布した後、フォトリソグラフィーにより、ＰＭＯＳ形成領域Ｒpmの直上位置にイオン注入窓１３２が開口されたレジストマスク１３１を形成する。次に、レジストマスク１３１の上方から燐イオン（Ｐ+ ）を注入エネルギー，ドーズ量を変えて３回に分けて注入して、Ｐ型シリコン基板１０１内のＰＭＯＳ形成領域Ｒpmに、素子分離用酸化膜１０４よりも深いＮ型ウェル拡散層１０８を形成する。
【０００５】
次に、図１７（ａ），（ｂ）に示す工程で、燐注入用のレジストマスク１３１を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約３μｍのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、ＮＭＯＳ形成領域Ｒnmの直上となる位置に、イオン注入窓１３４が開口されたレジストマスク１３３を形成する。次に、レジストマスク１３３の上方から、ボロンイオン（Ｂ+ ）を注入エネルギー，ドーズ量を変えて３回に分けて注入して、Ｐ型シリコン基板１０１内のＮＭＯＳ形成領域Ｒnmに、素子分離用酸化膜１０４よりも深いＰ型ウェル拡散層１１１を形成する。このとき、Ｎ型ウェル拡散層１０８とＰ型ウェル拡散層１１１の境界領域には、Ｎ／Ｐ型ウェル拡散層１１２が形成される。その後、レジストマスク１３３を除去した後、熱処理を施して、各ウェル拡散層中の不純物を活性化させる。
【０００６】
次に、図１８に示す工程で、レジストマスク１３３を除去した後、フッ酸によるウェットエッチングによりパッド酸化膜１０５を除去し、さらに、ドライ熱酸化法により、基板上に厚み約４ｎｍのゲート酸化膜１１３を形成する。次に、ＣＶＤ法により、基板上に厚み約３００ｎｍの多結晶シリコン膜を堆積した後、イオン注入法により、多結晶シリコン膜のＮＭＯＳ形成領域Ｒnm上に位置する部分には燐を、ＰＭＯＳ形成領域Ｒpm上に位置する部分にはボロンを、それぞれ個別に形成したレジストマスクを用いて注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極１１４を形成する。
【０００７】
次に、図１９に示す工程で、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクの形成と、レジストマスク及びゲート電極１１４をマスクとして用いた低濃度のＮ型，Ｐ型不純物のイオン注入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１１，Ｎ型ウェル拡散層１０８のうちゲート電極１１４の両側方に位置する領域内に低濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＬＤＤ領域をそれぞれ形成する。さらに、ＣＶＤ法により、厚みが約１００ｎｍのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極１１４の側面上にサイドウォール１１５を形成する。次に、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクの形成と、レジストマスク，ゲート電極１１４及びサイドウォール１１５をマスクとして用いた高濃度のＮ型，Ｐ型不純物のイオン注入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１１，Ｎ型ウェル拡散層１０８のうちゲート電極１１４及びサイドウォール１１５の両側方に位置する領域内に高濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＮ+ ソース・ドレイン領域１１６，Ｐ+ ソース・ドレイン領域１１７をそれぞれ形成する。なお、図１９においては、見やすくするためにＬＤＤ領域はＮ+ ソース・ドレイン領域１１６，Ｐ+ ソース・ドレイン領域１１７と一体化して表示されている。その後、急速熱処理により、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極１１４の上面と、Ｎ+ ソース・ドレイン領域１１６，Ｐ+ ソース・ドレイン領域１１７の表面とに選択的にＣｏシリサイド膜１１８を形成する。
【０００８】
次に、図２０に示す工程で、ＣＶＤ法により、基板上に厚みが約１０００ｎｍの層間絶縁膜１１９を形成した後、ドライエッチングにより、層間絶縁膜１１９に各ソース・ドレイン領域１１６，１１７上のＣｏシリサイド膜１１８に到達するコンタクトホールを形成する。そして、ＣＶＤ法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ１２０を形成する。図２０には示されていないが、その後、層間絶縁膜１１９の上に配線を形成するなどの処理を行なって、ＣＭＯＳデバイスを形成する。
【０００９】
ここで、ＣＭＯＳデバイスを搭載したＬＳＩを微細化するためには、図２０に示すウェル間分離幅Ｗ１を縮小すればよく、これにより、簡単にＬＳＩの微細化を実現することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１５〜図２０に示すＣＭＯＳバデイスの製造工程において、ウェル間分離幅Ｗ１を縮小しようとすると、以下のような不具合があった。
【００１１】
すなわち、高エネルギーイオン注入法によってレトログレードウェルであるＮ型ウェル拡散層１０８、Ｐ型ウェル拡散層１１１を形成する際には、上述のように、厚みが３μｍ程度の厚膜のレジストマスク１３１，１３３を注入マスクとして用い、燐イオン（Ｐ+ ）の注入とボロンイオン（Ｂ+ ）の注入とを行う必要があるが、厚いレジストマスク１３１，１３３は、ベーク後の寸法が露光時の寸法よりも収縮するために変形するという現象が発生する。
【００１２】
図２１は、図１７（ｂ）に示す工程におけるレジストマスク１３３の収縮状態を説明するための断面図である。同図に示すように、Ｐ型ウェル拡散層１１１を形成する場合に、注入窓１３４を有するレジストマスク１３３を用いて、ボロンイオン（Ｂ+ ）の注入を行なう。その際、フォトリソグラフィー工程におけるレジストマスク１３３の体積収縮により、レジストマスク１３３全体の断面形状は台形になる。そして、レジストマスク１３３のエッジがウェル拡散層同士の境界からずれることになる。図１６（ｂ）に示す燐イオン（Ｐ+ ）の際にも、レジストマスク１３１が収縮するという現象が生じる。このレジストマスクの変形後の断面形状は一定ではなく、ロット間におけるバラツキが大きい。このようにレジストマスク１３１，１３３が収縮した状態で、燐イオン，ボロンイオンの注入を行うと、Ｐ型ウェル拡散層１１１とＮ型ウェル拡散層１０８とが互いに広い範囲でオーバーラップする。その結果、Ｐ型ウェル拡散層１１１とＮ型ウェル拡散層１０８とが混ざり合って、広いＮ／Ｐウェル拡散層１１２が形成され、Ｎ型ウェル拡散層１０８とＰ型ウェル拡散層１１１の接合がブロードになるため、素子分離用絶縁膜１０４による分離耐圧が低下することになる。
【００１３】
本発明の目的は、ウェル拡散層形成のための注入用レジストマスクの体積収縮に起因する広いＮ／Ｐウェル拡散層の形成を抑制する手段を講ずることにより、微細化されかつ素子間の分離機能の高い半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、半導体領域を有する基板と、上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第１，第２の素子形成領域と、上記第１，第２の素子形成領域にそれぞれ設けられ、第１，第２の導電型の不純物を含み上記素子分離用絶縁膜よりも浅い第１，第２の不純物拡散層と、上記半導体領域内で上記第２の不純物拡散層を取り囲んで設けられ、第１導電型の不純物を含み上記素子分離用絶縁膜よりも深い第１のウェル拡散層と、上記半導体力内で上記第１の不純物拡散層を取り囲んで設けられ、第２導電型の不純物を含み上記素子分離用絶縁膜よりも深い第２のウェル拡散層とを備え、上記半導体領域の上記素子分離用絶縁膜の下方に位置する領域において、上記第１のウェル拡散層を除く領域には上記第２導電型不純物が導入されている。
【００１５】
これにより、半導体装置の製造工程で第１ウェル拡散層を形成する際に用いられるレジストマスクの平面寸法が従来に比べて必然的に小さくなるので、素子分離用絶縁膜のうち第１素子形成領域−第２素子形成領域間に介在する一部の下方において、レジストマスクの体積の縮小に起因する第１，第２ウェル拡散層のオーバーラップ量が少なくなり、微細化された、かつ、素子分離絶縁膜による分離機能の優れた半導体装置が得られることになる。
【００１６】
上記素子分離用絶縁膜のうち上記第１，第２の素子形成領域間に位置する上記一部以外の部分の下方において、上記第１導電型不純物及び第２導電型不純物が導入された第３のウェル拡散層を設けることが好ましい。
【００１７】
上記第３のウェル拡散層を、上記第１のウェル拡散層及び第２のウェル拡散層を含む領域の外周に接するように設けることができる。
【００１８】
上記第３のウェル拡散層を、上記第１のウェル拡散層及び第２のウェル拡散層を囲んだリング状とすることもできる。
【００１９】
上記素子分離用絶縁膜の下方において、平面的に見たときに上記第１，第２のウェル拡散層のうちいずれか一方を複数個設け、その複数個を上記第３のウェル拡散層で囲んで島状に設けることもできる。
【００２０】
上記半導体装置が、第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥＴを備えている場合には、上記第１，第２の不純物拡散層を、それぞれ上記第１，第２導電型ＭＩＳＦＥＴのソース・ドレイン領域とすることができる。
【００２１】
本発明の半導体装置の製造方法は、基板上の半導体領域に、第１の素子形成領域と第２の素子形成領域とをそれらの上部において区画するトレンチ型の素子分離用絶縁膜を形成する工程（ａ）と、基板上に、実質的に上記第１の素子形成領域の上方に位置する部分のみを覆う第１のレジストマスクを形成する工程（ｂ）と、上記第１のレジストマスクの上方から第１導電型不純物のイオン注入を行なって、上記半導体領域のうち第１の素子形成領域を除く領域に第１導電型不純物を導入する工程（ｃ）と、基板上に、上記第１のレジストマスクと実質的にオーバーラップしない範囲で、少なくとも上記第２の素子形成領域の上方に位置する部分を覆う第２のレジストマスクを形成する工程（ｄ）と、上記第２のレジストマスクの上方から第２導電型不純物のイオン注入を行なって、上記半導体領域のうち第２の素子形成領域を除く領域に第２導電型不純物を導入する工程（ｅ）とを含み、上記工程（ｂ），（ｃ）の組と、上記工程（ｄ），（ｅ）の組とは、いずれかが一方の組を先に行ない他方の組をその後に行なう。
【００２２】
この方法により、第１のレジストマスクが極めて小さくなるので、レジストマスクの露光−ベーク間における体積の収縮量が小さくなり、素子分離用絶縁膜のうち第１素子形成領域−第２素子形成領域間に介在する一部の下方において、レジストマスクの体積の縮小に起因する第１，第２ウェル拡散層のオーバーラップ量が少なくなるので、微細化されても、レジストマスクの体積の収縮に起因する素子分離用絶縁膜の分離機能の悪化のない信頼性の高い半導体装置が形成される。
【００２３】
上記工程（ｄ）では、実質的に基板上の上記第２の素子形成領域の上方に位置する部分のみを覆うように上記第２のレジストマスクを形成することができる。
【００２４】
上記工程（ｄ）では、実質的に上記第１のレジストマスクの反転パターンとなるように上記第２のレジストマスクを形成することができる。
【００２５】
上記工程（ｄ）では、上記第２のレジストマスクを、実質的に基板上の上記第２の素子形成領域の上方に位置する部分のみを覆う第１部分マスクと、上記第１部分マスクとは切り離され上記素子分離用絶縁膜の上方に位置する部分を覆う第２部分マスクとを有するように形成することもできる。
【００２６】
その場合、上記第２部分マスクを単一の部材としてもよいし、互いに分離された複数個の島状の部材と部分を有していてもよい。
【００２７】
上記工程（ｂ）では、上記第１のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことにより、素子分離用絶縁膜による分離機能の悪化をより有効に防止することができる。
【００２８】
上記工程（ｄ）では、上記第２のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことがさらに好ましい。
【００２９】
上記工程（ｄ）では、上記第２のレジストマスクのうち第１部分マスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことが好ましい。
【００３０】
【発明の実施の形態】
（第１の実施形態）
まず、第１の実施形態について説明する。図１〜図６は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【００３１】
まず、図１に示す工程で、比抵抗が１０〜２０Ω・ｃｍで、（１００）面を主面とするシリコン単結晶からなるＰ型シリコン基板１の表面に、約９００℃における熱酸化により、厚みが約２０ｎｍのパッド酸化膜５を形成する。その後、減圧ＣＶＤ法により、パッド酸化膜５の上に厚みが約１００ｎｍの保護窒化膜を形成した後、トレンチを形成しようとする領域が開口されたレジストマスクを形成し、このレジストマスクを用いたドライエッチングにより、保護窒化膜及びパッド酸化膜５のうち，レジストマスクの開口部に位置する各部分を除去し、続いて、Ｐ型シリコン基板１のうちレジストマスクの開口部に位置する部分の上部を除去して、深さ約４００ｎｍのトレンチを形成する。次に、熱酸化法により、トレンチ内で露出している表面に厚み約２０ｎｍの保護酸化膜を形成した後、ＣＶＤ法により、基板上に厚み約８００ｎｍのシリコン酸化膜を堆積する。次に、ＣＭＰ法により、シリコン酸化膜を保護窒化膜の表面が露出するまで除去して、シリコン酸化膜をトレンチ内に埋め込んでなる素子分離用酸化膜２を形成する。その後、熱燐酸を用いたエッチングにより、保護窒化膜を選択的に除去する。このとき、図１に示すように、ＰＭＯＳＦＥＴが形成されるＰＭＯＳ形成領域Ｒpmと、ＮＭＯＳＦＥＴが形成されるＮＭＯＳ形成領域Ｒnmとが素子分離用酸化膜２により互いに区画された状態となる。
【００３２】
次に、図２（ａ），（ｂ）に示す工程で、基板上に燐注入用の厚みが約３μｍのレジスト膜を塗布した後、フォトリソグラフィーにより、実質的にＮＭＯＳ形成領域Ｒnmの上方に位置する部分のみを覆う第１のレジストマスク６を形成する。次に、第１のレジストマスク６の上方から燐イオン（Ｐ+ ）を、それぞれ異なる条件、つまり、注入エネルギーが約５０ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（しきい値制御用）、注入エネルギーが約４００ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（チャネルストッパー用）、注入エネルギーが約８００ＫｅＶでドーズ量が約１×１０13atoms ・ｃｍ-2（レトログレードウェル用）の条件で、３回に分けて注入して、Ｐ型シリコン基板１内のＮＭＯＳ形成領域Ｒnmを除く領域に、素子分離用酸化膜２よりも深いＮ型ウェル拡散層８を形成する。
【００３３】
次に、図３（ａ），（ｂ）に示す工程で、燐注入用の第１のレジストマスク６を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約３μｍのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、実質的にＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆う第２のレジストマスク９を形成する。次に、第２のレジストマスク９の上方から、ボロンイオン（Ｂ+ ）を、それぞれ相異なる条件、つまり、注入エネルギーが約１０ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（しきい値制御用）、注入エネルギーが約２００ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（チャネルストッパー用）、注入エネルギーが約４００ＫｅＶでドーズ量が約１×１０13atoms ・ｃｍ-2（レトログレードウェル用）の条件で、３回に分けて注入して、Ｐ型シリコン基板１内のＰＭＯＳ形成領域Ｒpmを除く領域に、素子分離用酸化膜２よりも深いＰ型ウェル拡散層１１を形成する。
【００３４】
このとき、第１のレジストマスク６及び第２のレジストマスク９のいずれにも覆われなかった領域には、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１に導入された２つの不純物を含むＮ／Ｐ型ウェル拡散層１２が形成される。
【００３５】
次に、図４に示す工程で、第２のレジストマスク９を除去した後、約９００℃，約３０分の条件で熱処理を施して、各ウェル拡散層８，１１中の不純物を活性化させる。このとき、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１とから燐及びボロンが拡散して、両者間にわずかながらＮ／Ｐ型ウェル拡散層１２が形成される。その後、フッ酸によるウェットエッチングによりパッド酸化膜５を除去し、ドライ熱酸化法により、基板の表面に厚みが約４ｎｍのゲート酸化膜１３を形成する。次に、ＣＶＤ法により、基板上に厚み約３００ｎｍの多結晶シリコン膜を堆積した後、それぞれ個別に形成したレジストマスクを用いて、多結晶シリコン膜のＮＭＯＳ形成領域Ｒnm上に位置する部分には燐イオンを注入エネルギーが約５０ＫｅＶでドーズ量が約５×１０15atoms ・ｃｍ-2の条件で注入し、ＰＭＯＳ形成領域Ｒpm上に位置する部分にはボロンを注入エネルギーが約１０ＫｅＶでドーズ量が約５×１０15atoms ・ｃｍ-2の条件で注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極１４を形成する。
【００３６】
次に、図５に示す工程で、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクの形成と、レジストマスク及びゲート電極１４をマスクとして用いた低濃度のＮ型，Ｐ型不純物のイオン注入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうちゲート電極１４の両側方に位置する領域内に低濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＬＤＤ領域をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約１０ＫｅＶでドーズ量が約３×１０14atoms ・ｃｍ-2であり、フッ化ボロンイオンの注入条件は注入エネルギーが約１５ＫｅＶでドーズ量が約２×１０13ions・ｃｍ-2である。さらに、ＣＶＤ法により、厚みが約１００ｎｍのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極１４の側面上にサイドウォール１５を形成する。
【００３７】
次に、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクの形成と、レジストマスク，ゲート電極１４及びサイドウォール１５をマスクとして用いた高濃度のＮ型，Ｐ型不純物のイオン注入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうちゲート電極１４及びサイドウォール１５の両側方に位置する領域内に高濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＮ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約４０ＫｅＶでドーズ量が約３×１０15atoms ・ｃｍ-2であり、フッ化ボロンイオンの注入条件は、注入エネルギーが約２０ＫｅＶでドーズ量が約３×１０15ions・ｃｍ-2である。なお、図５においては、見やすくするためにＬＤＤ領域はＮ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７と一体化して表示されている。その後、約１０００℃，約１０秒の条件で急速熱処理を行なって、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極１４の上面と、Ｎ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７の表面とに選択的にＣｏシリサイド膜１８を形成する。
【００３８】
次に、図６に示す工程で、ＣＶＤ法により、基板上に厚みが約１０００ｎｍの層間絶縁膜１９を形成した後、ドライエッチングにより、層間絶縁膜１９に各ソース・ドレイン領域１６，１７及びゲート電極１４上のＣｏシリサイド膜１８に到達するコンタクトホールを形成する。そして、ＣＶＤ法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ２０を形成する。図６には示されていないが、その後、層間絶縁膜１９の上に配線を形成するなどの処理を行なって、ＣＭＯＳデバイスを形成する。
【００３９】
以上のように、本実施形態によれば、ＣＭＯＳデバイスのＮ型ウェル拡散層８を形成するための燐イオンの注入時には、ＮＭＯＳ形成領域Ｒnmのみを覆う第１のレジストマスク６を注入マスクとして用いる。また、ＣＭＯＳデバイスのＰ型ウェル拡散層１１を形成するためのボロンイオンの注入時には、ＰＭＯＳ形成領域Ｒpmのみを覆う第２のレジストマスク９を注入マスクとして用いる。従って、第１のレジストマスク６及び第２のレジストマスク９のいずれにも覆われなかった領域にはＮ型ウェル拡散層８とＰ型ウェル拡散層１１とに導入された２つの不純物が導入され、Ｎ／Ｐ型ウェル拡散層１２が形成される。
【００４０】
以上のような製造方法により、ＣＭＯＳデバイスを形成することによって、以下の効果を得ることができる。
【００４１】
図７は、本実施形態の製造工程中の図３（ｂ）に示す状態を、従来の製造工程中の図１７（ｂ）に示す状態と比較するための断面図である。同図に示すように、本実施形態においては、第２のレジストマスク９の体積が小さいことから、レジストマスクの収縮率が同じとすると露光−ベーク間における収縮量が従来のレジストマスク１３３よりも小さく、断面形状はほぼ長方形に保たれる。同様に、第１のレジストマスク６の収縮量も小さく、断面形状がほぼ長方形に保たれる。したがって、図７に示すように、ＰＭＯＳ形成領域ＲpmとＮＭＯＳ形成領域Ｒnmとの間の素子分離用酸化膜の下方において、イオン注入時には、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１とに導入された２つの不純物（燐，ボロン）を含むＮ／Ｐ型ウェル拡散層１２はほとんど存在していない。ただし、その後、不純物活性化のための熱処理を行なうと、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１とから燐とボロンとが相互に拡散するので、ある程度の幅のＮ／Ｐ型ウェル拡散層１２が形成される（図５参照）が、その幅は従来の半導体装置に比べると遙かに小さく、ウェル間分離幅Ｗ１が小さくても素子分離用酸化膜２による分離耐圧が低下することはない。
【００４２】
そして、ウェル拡散層８，１１間の接合部がシャープになることで、ウェル間分離幅Ｗ１を微細化して、高集積化されたＬＳＩをローコストで実現することができる。
【００４３】
なお、本実施形態においては、第１，第２のレジストマスク６，９について、露光時の寸法を、露光−ベーク間のレジストマスクの収縮量を考慮して補正をしている。図８は、実際に形成されるベーク後の寸法（実線）と、補正された露光寸法（破線）との関係を示す平面図である。同図に示すように、露光時は形成しようとする所望寸法よりもやや大きめの領域（破線）が露光されるように、フォトマスクパターンを補正しておく。
【００４４】
図９は、レジストパターン寸法と収縮量との相関関係を示す図である。同図の実線に示すように、レジストパターン寸法が大きくなるほど収縮量も大きくなる。ただし、レジストパターン寸法が１０μｍ程度に達すると、それ以上レジストパターン寸法が増大しても収縮量はほとんど増大せず、ある飽和値になることがわかっている。そこで、実際には、同図破線に示すように、レジストパターン寸法の変化に対して補正量が段階的に設定されている。
【００４５】
本実施形態では、このようにレジストマスクの寸法に補正を施しておくことで、ウェル拡散層８，１１間の接合部をよりシャープにすることが可能となる。例えば、熱処理による拡散を考慮して、イオン注入時には、図７に示す状態に代えて、Ｐ型ウェル拡散層８とＮ型ウェル拡散層１１との間に隙間を設けておいて、後の熱拡散によって両ウェル拡散層８，１１をほとんどオーバーラップすることなく接合させることも可能である。また、従来のようなレジストマスクの開口部がほぼ矩形状の場合には、レジストマスクの収縮量を正確に見積もることが困難である。それに対し、本実施形態の場合は、レジストマスク６，９自体の平面形状がほぼ矩形状であるので、レジストマスクの収縮量を特に正確に見積もることができるという利点がある。
【００４６】
ただし、上記第１，第２のレジストマスク６，９のいずれについても体積収縮を見込んだ寸法補正を行なう必要はなく、いずれか一方の寸法補正のみを行なってもよい。
【００４７】
（第２の実施形態）
次に、第２の実施形態について説明する。図１０〜図１４は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【００４８】
本実施形態においても、第１の実施形態における図１に示す工程と同じ工程を行なって、Ｐ型シリコン基板１に、トレンチ型の素子分離用酸化膜２を形成し、ＰＭＯＳ形成領域Ｒpm、ＮＭＯＳ形成領域Ｒnmを素子分離用酸化膜２により互いに区画する（図１参照）。
【００４９】
次に、図１０（ａ），（ｂ）に示す工程で、基板上に燐注入用の厚みが約３μｍのレジスト膜を塗布した後、フォトリソグラフィーにより、第１のレジストマスク６を形成する。このとき、第１のレジストマスク６は、実質的にＮＭＯＳ形成領域Ｒnmの上方に位置する部分のみを覆う第１部分マスク６ａと、素子分離絶縁膜２の上方に位置するように配置された多数の長方形の島状の第２部分マスク６ｂ（ダミーマスク）とからなっている。この第２部分マスク６ｂは、横方向の寸法が約１０×１５μｍ2 で互いの間隔が約１μｍである。次に、第１のレジストマスク６の上方から燐イオン（Ｐ+ ）を、それぞれ異なる条件、つまり、注入エネルギーが約５０ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（しきい値制御用）、注入エネルギーが約４００ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（チャネルストッパー用）、注入エネルギーが約８００ＫｅＶでドーズ量が約１×１０13atoms ・ｃｍ-2（レトログレードウェル用）の条件で、３回に分けて注入して、Ｐ型シリコン基板１内に、素子分離用酸化膜２よりも深いＮ型ウェル拡散層８を形成する。
【００５０】
次に、図１１（ａ），（ｂ）に示す工程で、燐注入用の第１のレジストマスク６を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約３μｍのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、実質的にＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆う第２のレジストマスク９を形成する。次に、第２のレジストマスク９の上方から、ボロンイオン（Ｂ+ ）を、それぞれ相異なる条件、つまり、注入エネルギーが約１０ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（しきい値制御用）、注入エネルギーが約２００ＫｅＶでドーズ量が約６×１０12atoms ・ｃｍ-2（チャネルストッパー用）、注入エネルギーが約４００ＫｅＶでドーズ量が約１×１０13atoms ・ｃｍ-2（レトログレードウェル用）の条件で、３回に分けて注入して、Ｐ型シリコン基板１内のＰＭＯＳ形成領域Ｒpmを除く領域に、素子分離用酸化膜２よりも深いＰ型ウェル拡散層１１を形成する。
【００５１】
このとき、第１のレジストマスク６及び第２のレジストマスク９のいずれにも覆われなかった領域には、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１に導入された２つの不純物を含むＮ／Ｐ型ウェル拡散層１２が形成されるが、本実施形態においては、このＮ／Ｐ型ウェル拡散層１２は、上方から見ると格子状になっている。
【００５２】
次に、図１２に示す工程で、第２のレジストマスク９を除去した後、約９００℃，約３０分の条件で熱処理を施して、各ウェル拡散層８，１１中の不純物を活性化させる。このとき、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１とから燐及びボロンが拡散して、両者間にわずかながらＮ／Ｐ型ウェル拡散層１２が形成される。その後、フッ酸によるウェットエッチングによりパッド酸化膜５を除去し、ドライ熱酸化法により、基板の表面に厚みが約４ｎｍのゲート酸化膜１３を形成する。次に、ＣＶＤ法により、基板上に厚み約３００ｎｍの多結晶シリコン膜を堆積した後、それぞれ個別に形成したレジストマスクを用いて、多結晶シリコン膜のＮＭＯＳ形成領域Ｒnm上に位置する部分には燐イオンを注入エネルギーが約５０ＫｅＶでドーズ量が約５×１０15atoms ・ｃｍ-2の条件で注入し、ＰＭＯＳ形成領域Ｒpm上に位置する部分にはボロンを注入エネルギーが約１０ＫｅＶでドーズ量が約５×１０15atoms ・ｃｍ-2の条件で注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極１４を形成する。
【００５３】
次に、図１３に示す工程で、基板上にＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクを個別に形成した後、レジストマスク及びゲート電極１４をマスクとして用いたイオン注入により、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうちゲート電極１４の両側方に位置する領域内に低濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＬＤＤ領域をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約１０ＫｅＶでドーズ量が約３×１０14atoms ・ｃｍ-2であり、フッ化ボロンイオンの注入条件は注入エネルギーが約１５ＫｅＶでドーズ量が約２×１０13ions・ｃｍ-2である。さらに、ＣＶＤ法により、厚みが約１００ｎｍのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極１４の側面上にサイドウォール１５を形成する。
【００５４】
次に、基板上にＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマスクを個別に形成した後、レジストマスク，ゲート電極１４及びサイドウォール１５をマスクとして用いたイオン注入により、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうちゲート電極１４及びサイドウォール１５の両側方に位置する領域内に高濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ2+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＮ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約４０ＫｅＶでドーズ量が約３×１０15atoms ・ｃｍ-2であり、フッ化ボロンイオンの注入条件は、注入エネルギーが約２０ＫｅＶでドーズ量が約３×１０15ions・ｃｍ-2である。なお、図１３においては、見やすくするためにＬＤＤ領域はＮ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７と一体化して表示されている。その後、約１０００℃，約１０秒の条件で急速熱処理を行なって、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極１４の上面と、Ｎ+ ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域１７の表面とに選択的にＣｏシリサイド膜１８を形成する。
【００５５】
次に、図１４に示す工程で、ＣＶＤ法により、基板上に厚みが約１０００ｎｍの層間絶縁膜１９を形成した後、ドライエッチングにより、層間絶縁膜１９に各ソース・ドレイン領域１６，１７及びゲート電極１４上のＣｏシリサイド膜１８に到達するコンタクトホールを形成する。そして、ＣＶＤ法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ２０を形成する。図１４には示されていないが、その後、層間絶縁膜１９の上に配線を形成するなどの処理を行なって、ＣＭＯＳデバイスを形成する。
【００５６】
本実施形態においては、第１の実施形態と同様に、第１のレジストマスク６の第１部分マスク６ａの収縮量はわずかであるので、上記第１の実施形態と同様に、ウェル拡散層８，１１間の接合部をシャープに維持し、ウェル間分離幅Ｗ１（図７参照）を微細化して、高集積化されたＬＳＩをローコストで実現することができる。
【００５７】
しかも、ＣＭＯＳデバイスのＮ型ウェル拡散層８を形成するための燐イオンの注入時には、ＮＭＯＳ形成領域Ｒnmのみを覆う第１部分マスク６ａと、素子分離用酸化膜２の上方に位置する領域に配置された島状の複数の第２部分マスク６ｂとからなる第１レジストマスク６を注入マスクとして用いるので、本実施形態では、第１の実施形態のごとく、素子分離用酸化膜２の下方のほとんどがＮ／Ｐ型ウェル拡散層１２になっているのではなく、Ｎ／Ｐ型ウェル拡散層１２の間に、小さな隙間１μｍを挟んで、横方向の寸法が約１０×１５μｍ2 のＰ型ウェル拡散層１１が存在している。つまり、全体としてみれば、素子分離用酸化膜２の下方領域の大部分をＰ型ウェル拡散層１１が占めていることになる。その結果、シリコン基板１内の大部分をＰ型ウェル拡散層１１で埋めることができ、ノイズ、ラッチアップ耐性の高いＬＳＩを実現できる。
【００５８】
尚、第２の実施形態においては、第１のレジストマスク６のうち第２のレジストマスク６ｂ（ダミーレジスト）の平面形状を長方形としたが、本発明における第２部分マスク６ｂの平面形状は長方形に限定されるものではなく、円形や３角形，６角形などであってもよいことはいうまでもない。
【００５９】
（第３の実施形態）
本実施形態においては、第１のレジストマスクと第２のレジストマスクの平面形状のみを図示して説明する。
【００６０】
図２２（ａ），（ｂ）は、本実施形態の第１のレジストマスク６と第２のレジストマスク９との平面形状を示す平面図である。図２２（ａ）に示すように、本実施形態の第１のレジストマスク６は、図１６に示す従来の燐注入用のレジストマスク１３１と同じ形状であって、ＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみが開口されている。一方、図２２（ｂ）に示すように、本実施形態の第２のレジストマスク９は、上記第１，第２の実施形態と同様に、ＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆っている。つまり、第１のレジストマスク６と第２のレジストマスクとは互いに反転パターンの関係となっている。このような場合にも、一方のレジストマスク（第１のレジストマスク６）がＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆う矩形状であるので、図７に示す状態でＰＭＯＳ形成領域ＲpmとＮＭＯＳ形成領域Ｒnmとの間におけるウェル間分離領域におけるＮ／Ｐウェル拡散層１２の幅を小さく保持することができ、上記第１の実施形態と同様の効果を発揮することができる。
【００６１】
（第４の実施形態）
本実施形態においても、第１のレジストマスクと第２のレジストマスクの平面形状のみを図示して説明する。
【００６２】
図２３（ａ），（ｂ）は、本実施形態の第１のレジストマスク６と第２のレジストマスク９との平面形状を示す平面図である。図２３（ａ）に示すように、本実施形態の第１のレジストマスク６は、第２の実施形態における図１０に示す島状の複数の第２部分マスク６ｂに代えて、素子分離絶縁膜の上方を覆う単一の第２部分マスク６ｂを有している。第１部分マスク６ａの形状は、第２の実施形態と同じである。一方、図２３（ｂ）に示すように、本実施形態の第２のレジストマスク９は、上記第１，第２の実施形態と同様に、ＰＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆っている。
【００６３】
本実施形態においては、素子分離用酸化膜２の下方領域の第２の実施形態よりもさらに広い部分をＰ型ウェル拡散層１１が占めることになる。その結果、第２の実施形態よりもノイズ、ラッチアップ耐性のさらに高いＬＳＩを実現することができる。
【００６４】
なお、上記各実施形態におけるＮ型ウェル拡散層とＰ型ウェル拡散層との形成順序を逆にしてもよいし、また、上記各実施形態におけるＮ型ウェル拡散層とＰ型ウェル拡散層との平面形状を逆にしてもよい。
【００６５】
【発明の効果】
本発明の半導体装置及びその製造方法によると、２つの素子形成領域に２つの導電型のウェル拡散層を形成する際に、一方のウェル拡散層用の不純物を他方のウェル拡散層を除く領域に導入したので、レジストマスクの体積収縮に起因するレジストマスクの形状変化を抑制して、ウェル間分離幅を微細化しつつ分離機能を高く維持することができ、よって、微細化されたＣＭＯＳデバイスなどを有する半導体装置をローコストで実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態の製造工程における素子分離用酸化膜等を形成する工程を示す半導体装置の断面図である。
【図２】（ａ），（ｂ）は、それぞれ第１の実施形態の製造工程におけるＮ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図３】（ａ），（ｂ）は、それぞれ第１の実施形態の製造工程におけるＰ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図４】第１の実施形態の製造工程における各ＭＯＳＦＥＴのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図５】第１の実施形態の製造工程における各ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図６】第１の実施形態の製造工程における各ＭＯＳＦＥＴのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図７】第１の実施形態の製造工程の効果を説明するためにＰウェル拡散層を形成する工程を詳細に示す半導体装置の断面図である。
【図８】図８は、レジストパターンの寸法に対する露光−ベーク間の寸法の変化量との関係を示す平面図である。
【図９】レジストパターン寸法と収縮量との相関関係を示す図である。
【図１０】（ａ），（ｂ）は、それぞれ第２の実施形態の製造工程におけるＮ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図１１】（ａ），（ｂ）は、それぞれ第２の実施形態の製造工程におけるＰ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図１２】第２の実施形態の製造工程における各ＭＯＳＦＥＴのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図１３】第２の実施形態の製造工程における各ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図１４】第２の実施形態の製造工程における各ＭＯＳＦＥＴのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図１５】従来の製造工程における各ＭＯＳＦＥＴの分離絶縁膜等を形成する工程を示す半導体装置の断面図である。
【図１６】（ａ），（ｂ）は、それぞれ従来の製造工程におけるＮ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図１７】（ａ），（ｂ）は、それぞれ従来の製造工程におけるＰ型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図１８】従来の製造工程における各ＭＯＳＦＥＴのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図１９】従来の製造工程における各ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図２０】従来の製造工程における各ＭＯＳＦＥＴのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図２１】従来の製造工程におけるＰウェル拡散層を形成する工程での問題点を詳細に示す半導体装置の断面図である。
【図２２】第３の実施形態における第１のレジストマスクと第２のレジストマスクとの平面形状を示す平面図である。
【図２３】第４の実施形態における第１のレジストマスクと第２のレジストマスクとの平面形状を示す平面図である。
【符号の説明】
Ｒpm  ＰＭＯＳ形成領域
Ｒnm  ＮＭＯＳ形成領域
１    Ｐ型シリコン基板
２    素子分離用酸化膜
５    パッド酸化膜
６    第１のレジストマスク
６ａ  第１部分マスク
６ｂ  第２部分マスク
８    Ｎ型ウェル拡散層
９    第２のレジストマスク
１１  Ｐ型ウェル拡散層
１２  Ｎ／Ｐ型ウェル拡散層
１３  ゲート酸化膜
１４  ゲート電極
１５  サイドウォール
１６  Ｎ+ ソース・ドレイン領域
１７  Ｐ+ ソース・ドレイン領域
１８  Ｃｏシリサイド膜
１９  層間絶縁膜
２０  コンタクトプラグ
【図１】
0004674940.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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