(57)【特許請求の範囲】
【請求項１】
画素回路において、
第１のフレームでデータ線より供給された第１のデータを保持するとともに、当該保持されたデータに応じた第１の駆動電流を生成する一方の駆動系と、
前記第１のフレームの後の第２のフレームで前記データ線より供給され、前記第２のフレームにおける階調を規定する階調データと、前記第１のデータとの差分に相当する差分データを第２のデータとして保持するとともに、当該保持されたデータに応じた第２の駆動電流を生成する他方の駆動系と、
前記第２のフレームにおいて、前記第１の駆動電流と前記第２の駆動電流とを合成した合成電流を供給することによって、前記階調データ相当の輝度に設定される電気光学素子と
を有することを特徴とする画素回路。
【請求項２】
前記他方の駆動系は、
前記第２のデータを保持する第１のキャパシタと、
前記第１のキャパシタに自己のゲートが接続されているとともに、前記第１のキャパシタに保持されたデータに応じて、前記第２の駆動電流の少なくとも一部となる第２の順駆動電流を生成する第１の駆動素子と、
前記第２のデータを保持する第２のキャパシタと、
前記第２のキャパシタに自己のゲートが接続されているとともに、前記第２のキャパシタに保持されたデータに応じて、前記第２の駆動電流の少なくとも一部となり、かつ、前記第２の順駆動電流とは逆向きの第２の逆駆動電流を生成する第２の駆動素子とを有することを特徴とする請求項１に記載された画素回路。
【請求項３】
前記第１のデータは、前記第１のフレームにおける階調を規定する階調データと、前記第１のフレームの前の第３のフレームにおける差分データとの差分に相当する差分データであることを特徴とする請求項１または２に記載された画素回路。
【請求項４】
前記一方の駆動系は、
前記第１のデータを保持する第３のキャパシタと、
前記第３のキャパシタに自己のゲートが接続されているとともに、前記第３のキャパシタに保持されたデータに応じて、前記第１の駆動電流の少なくとも一部となる第１の順駆動電流を生成する第３の駆動素子と、
前記第１のデータを保持する第４のキャパシタと、
前記第４のキャパシタに自己のゲートが接続されているとともに、前記第４のキャパシタに保持されたデータに応じて、前記第１の駆動電流の少なくとも一部となり、かつ、前記第１の順駆動電流とは逆向きの第１の逆駆動電流を生成する第４の駆動素子とを有することを特徴とする請求項３に記載された画素回路。
【請求項５】
前記第１のデータは、前記第１のフレームにおける階調を規定する階調データであることを特徴とする請求項１または２に記載された画素回路。
【請求項６】
前記一方の駆動系は、
前記第１のデータを保持する第３のキャパシタと、
前記第３のキャパシタに自己のゲートが接続されているとともに、前記第３のキャパシタに保持されたデータに応じて、前記第１の駆動電流を生成する第３の駆動素子とを有することを特徴とする請求項５に記載された画素回路。
【請求項７】
前記データ線に供給された電圧レベルの前記第１のデータを前記一方の駆動系に含まれるキャパシタの一方の電極に選択的に供給する第１のスイッチング素子と、
前記データ線に供給された電圧レベルの前記第２のデータを前記他方の駆動系に含まれるキャパシタの一方の電極に選択的に供給する第２のスイッチング素子と
をさらに有することを特徴とする請求項４または６に記載された画素回路。
【請求項８】
前記第１の駆動素子を選択的にダイオード接続して、前記データ線に供給された電流レベルの前記第１のデータを前記一方の駆動系に含まれる駆動素子のチャネルに供給する第１のスイッチング素子と、
前記第２の駆動素子を選択的にダイオード接続して、前記データ線に供給された電流レベルの前記第２のデータを前記他方の駆動系に含まれる駆動素子のチャネルに供給する第２のスイッチング素子と
をさらに有することを特徴とする請求項４または６に記載された画素回路。
【請求項９】
電気光学装置において、
複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応して設けられた複数の画素回路と、
前記走査線に走査信号を出力することにより、データの書込対象となる前記画素回路に対応する前記走査線を選択する走査線駆動回路と、
前記走査線駆動回路と協働し、前記書込対象となる前記画素回路に対応する前記データ線にデータを出力するデータ線駆動回路とを有し、
前記画素回路は、請求項１から８のいずれかに記載された画素回路であることを特徴とする電気光学装置。
【請求項１０】
請求項９に記載された電気光学装置を実装したことを特徴とする電子機器。
【請求項１１】
画素回路の駆動方法において、
一方の駆動系に含まれるキャパシタに、第１のフレームでデータ線より供給された第１のデータを保持する第１のステップと、
他方の駆動系に含まれるキャパシタに、前記第１のフレームの後の第２のフレームで前記データ線より供給され、前記第２のフレームにおける階調を規定する階調データと、前記第１のデータとの差分に相当する差分データを第２のデータとして保持する第２のステップと、
前記第２のフレームにおいて、前記一方の駆動系に含まれる駆動素子が前記第１のデータに応じた第１の駆動電流を生成し、前記他方の駆動系に含まれる駆動素子が前記第２のデータに応じた第２の駆動電流を生成するとともに、前記第１の駆動電流と前記第２の駆動電流とを合成した合成電流を電気光学素子に供給することによって、前記電気光学素子の輝度を前記階調データ相当に設定する第３のステップと
を有することを特徴とする画素回路の駆動方法。
【請求項１２】
前記第１のデータは、前記第１のフレームにおける階調を規定する階調データと、前記第１のフレームの前の第３のフレームにおける差分データとの差分に相当する差分データであることを特徴とする請求項１１に記載された画素回路の駆動方法。
【請求項１３】
前記第１のデータは、前記第１のフレームにおける階調を規定する階調データであることを特徴とする請求項１１に記載された画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路の駆動方法、画素回路、電気光学装置および電子機器に係り、特に
、画素回路の差分駆動に関する。
【背景技術】
【０００２】
近年、有機ＥＬ（Electronic Luminescence）素子を用いたフラットパネルディスプレ
イ（ＦＰＤ）が注目されている。有機ＥＬ素子は、自己を流れる駆動電流によって駆動す
る電流駆動型素子の一つであり、その電流レベルに応じた輝度で自ら発光する。このよう
な素子を有する画素回路のデータ書込方式には、電流プログラム方式と電圧プログラム方
式とがある。電流プログラム方式は、画素回路が接続されたデータ線に対するデータの供
給を電流ベースで行う方式であり、電圧プログラム方式は、このデータ供給を電圧ベース
で行う方式である。
【０００３】
特許文献１には、前回のフレームにおける表示画像信号と、今回のフレームにおけるそ
れとの差分信号を入力とし、これらを合成したアナログ的な階調データを画素回路に出力
することにより、低消費電力化を図る液晶表示装置が開示されている。
【特許文献１】特開２０００−２８４７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１でにおいて、データ線駆動回路からデータ線を介して画素回路に供給される
階調データは、走査毎に完全に更新されるため、十分な低消費電力化を図ることが困難で
ある。
【０００５】
本発明の目的は、画素回路の新規な駆動制御を提供することである。
【０００６】
また、本発明の別の目的は、画素回路の駆動における消費電力の低減を図ることである
。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、第１の発明は、第１のフレームでデータ線より供給された第１のデータを保持するとともに、保持されたデータに応じた第１の駆動電流を生成する一方の駆動系と、第１のフレームの後の第２のフレームでデータ線より供給され、第２のフレームにおける階調を規定する階調データと、第１のデータとの差分に相当する差分データを第２のデータとして保持するとともに、保持されたデータに応じた第２の駆動電流を生成する他方の駆動系と、第２のフレームにおいて、第１の駆動電流と第２の駆動電流とを合成した合成電流を供給することによって、階調データ相当の輝度に設定される電気光学素子とを有する画素回路を提供する。
【００１０】
ここで、第１の発明において、他方の駆動系は、第２のデータを保持する第１のキャパシタと、第１のキャパシタに自己のゲートが接続されているとともに、第１のキャパシタに保持されたデータに応じて、第２の駆動電流の少なくとも一部となる第２の順駆動電流を生成する第１の駆動素子と、第２のデータを保持する第２のキャパシタと、第２のキャパシタに自己のゲートが接続されているとともに、第２のキャパシタに保持されたデータに応じて、第２の駆動電流の少なくとも一部となり、かつ、第２の順駆動電流とは逆向きの第２の逆駆動電流を生成する第２の駆動素子とを有することが好ましい。
【００１１】
第１の発明において、第１のデータは、第１のフレームにおける階調を規定する階調データと、第１のフレームの前の第３のフレームにおける差分データとの差分に相当する差分データであってもよい。この場合、一方の駆動系は、第１のデータを保持する第３のキャパシタと、第３のキャパシタに自己のゲートが接続されているとともに、第３のキャパシタに保持されたデータに応じて、第１の駆動電流の少なくとも一部となる第１の順駆動電流を生成する第３の駆動素子と、第１のデータを保持する第４のキャパシタと、第４のキャパシタに自己のゲートが接続されているとともに、第４のキャパシタに保持されたデータに応じて、第１の駆動電流の少なくとも一部となり、かつ、第１の順駆動電流とは逆向きの第１の逆駆動電流を生成する第４の駆動素子とを有することが好ましい。
【００１２】
また、第１のデータは、第１のフレームにおける階調を規定する階調データであってもよい。この場合、一方の駆動系は、第１のデータを保持する第３のキャパシタと、第３のキャパシタに自己のゲートが接続されているとともに、第３のキャパシタに保持されたデータに応じて、第１の駆動電流を生成する第３の駆動素子とを有することが好ましい。
【００１３】
第１の発明において、データ線に供給された電圧レベルの第１のデータを一方の駆動系に含まれるキャパシタの一方の電極に選択的に供給する第１のスイッチング素子と、データ線に供給された電圧レベルの第２のデータを他方の駆動系に含まれるキャパシタの一方の電極に選択的に供給する第２のスイッチング素子とをさらに設けてもよい。
【００１４】
第１の発明において、第１の駆動素子を選択的にダイオード接続して、データ線に供給された電流レベルの第１のデータを一方の駆動系に含まれる駆動素子のチャネルに供給する第１のスイッチング素子と、第２の駆動素子を選択的にダイオード接続して、データ線に供給された電流レベルの第２のデータを他方の駆動系に含まれる駆動素子のチャネルに供給する第２のスイッチング素子とをさらに設けてもよい。
【００１５】
第２の発明は、複数の走査線と、複数のデータ線と、走査線とデータ線との交差に対応して設けられた複数の画素回路と、走査線に走査信号を出力することにより、データの書込対象となる画素回路に対応する走査線を選択する走査線駆動回路と、走査線駆動回路と協働し、書込対象となる画素回路に対応するデータ線にデータを出力するデータ線駆動回路とを有する電気光学装置を提供する。ここで、画素回路は、上述した第１の発明にかかる画素回路である。
【００１６】
第３の発明は、上記第２の発明にかかる電気光学装置を実装した電子機器を提供する。
【００１９】
第４の発明は、一方の駆動系に含まれるキャパシタに、第１のフレームでデータ線より供給された第１のデータを保持する第１のステップと、他方の駆動系に含まれるキャパシタに、第１のフレームの後の第２のフレームでデータ線より供給され、第２のフレームにおける階調を規定する階調データと、第１のデータとの差分に相当する差分データを第２のデータとして保持する第２のステップと、第２のフレームにおいて、一方の駆動系に含まれる駆動素子が第１のデータに応じた第１の駆動電流を生成し、他方の駆動系に含まれる駆動素子が第２のデータに応じた第２の駆動電流を生成するとともに、第１の駆動電流と第２の駆動電流とを合成した合成電流を電気光学素子に供給することによって、電気光学素子の輝度を階調データ相当に設定する第３のステップとを有する画素回路の駆動方法を提供する。
【００２０】
ここで、第４の発明において、第１のデータは、第１のフレームの前の第３のフレームにおける差分データと、第１のフレームにおける階調を規定する階調データとの差分に相当する差分データであってもよい。また、第１のデータは、第１のフレームにおける階調を規定する階調データであってもよい。
【発明の効果】
【００２１】
本発明では、画素回路に複数の駆動系を設け、それぞれの駆動系に対してデータを交互
に供給するとともに、これらの駆動系の合成電流に基づいて電気光学素子の輝度を設定す
る。これにより、画素回路の駆動における低消費電力化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例え
ばＴＦＴ（Thin Film Transistor）によって電気光学素子を駆動するアクティブマトリク
ス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素群がマトリク
ス状（二次元平面的）に並んでいる。表示部１には、それぞれが水平方向に延在している
走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けら
れており、これらの交差に対応して画素２（後述する画素回路）が配置されている。なお
、後述する各画素回路との関係で、同図に示した１本の走査線Ｙが複数の走査線のセット
を示すことがあり、同図に示した１本のデータ線Ｘが複数のデータ線のセットを示すこと
がある。
【００２３】
制御回路５は、図示しない上位装置からの外部信号をベースに、後述するＳＴ、ＣＬＸ
、φ、ＬＰ等を含む各種の内部信号を生成し、これらに基づいて、走査線駆動回路３とデ
ータ線駆動回路４とを同期制御する。この同期制御の下、これらの駆動回路３，４は互い
に協働して、表示部１の表示制御を行う。走査線駆動回路３は、シフトレジスタ、出力回
路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号ＳＥＬを出力する。走査信号Ｓ
ＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル
」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査
線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。走査線駆動回路
３は、１画像の表示期間に相当する１フレーム（１Ｆ）毎に、所定の選択順序で（一般的
には最上から最下に向かって）、それぞれの走査線Ｙを順番に選択する線順次走査を行う
。
【００２４】
データ線駆動回路４は、走査線駆動回路３による線順次走査と同期して、それぞれのデ
ータ線Ｘ1〜Ｘmにデータを出力する。この出力データは、画素２の階調を規定する階調デ
ータＤそのものではなく、隣接したフレーム間における「差分データΔＤ」（実際には、
これをアナログ化した信号）である。本実施形態において、ｉ番目のフレームＦiの「差
分データΔＤi」は、その直前フレームＦi-1の差分データΔＤi-1と、フレームＦiの階調
データＤiとの差分値（Ｄi−ΔＤi-1）として定義される。この定義に従えば、階調デー
タＤiと差分データΔＤiとの関係は、例えば下記のようになる。差分データΔＤiは、正
負を伴うので、階調データＤiのビット数（例えば６ビット）に正負を指す１ビットを加
えたビット数（例えば７ビット）が必要となる。
【００２５】
（階調データと差分データとの関係）
フレームＦi          Ｆ1     Ｆ2     Ｆ3     Ｆ4     Ｆ5  ・・・
階調データＤi        100     120     200     150      80  ・・・
差分データΔＤi     +100     +20    +180     -30    +110  ・・・
【００２６】
図２は、６ビットの階調データＤ（＝Ｄ0〜Ｄ5）を入力とするデータ線駆動回路４の構
成図である。このデータ線駆動回路４は、ｍビットのＸシフトレジスタ４０およびデータ
線単位で設けられたｍ個の回路ユニット４１で構成されている。Ｘシフトレジスタ４０は
、１水平走査期間（１Ｈ）の最初に供給されるスタートパルスＳＴをクロック信号ＣＬＸ
にしたがって転送し、ラッチ信号Ｓ1，Ｓ2，Ｓ3，・・・，Ｓmのレベルを順次排他的にＨ
レベルに設定する。
【００２７】
ｍ個の回路ユニット４１は、ある１Ｈでデータを書き込む画素行に対する電流レベルの
差分データＩdifの一斉出力と、次の１Ｈで書き込みを行う画素行に関する階調データＤ
の点順次的なラッチとを同時に行う。単一の回路ユニット４１は、３つのスイッチ群４２
，４４，４８と、２つのラッチ回路４３，４５と、電流ＤＡＣ４６と、少なくとも（７×
ｎ）ビットのメモリ空間を有する画素列メモリ４７と、差分算出回路４９とで構成されて
いる。データ線Ｘ1〜Ｘmに対応する個々の回路ユニット４１の動作は、ラッチ信号Ｓ1，
Ｓ2，Ｓ3，・・・，Ｓmによる階調データＤの取り込みタイミングが異なる点を除けば同
様である。最前段のスイッチ群４２は、対応するラッチ信号ＳがＨレベルになることによ
ってオンする。これにより、ラッチ信号Ｓが規定する取り込みタイミングで、６ビットの
階調データＤが第１のラッチ回路４３に取り込まれる。
【００２８】
差分算出回路４９は、第１のラッチ回路４３にラッチされた階調データＤと、画素列メ
モリ４７に保持された極性付の差分データΔＤとの差分（Ｄ−ΔＤ）を算出する。画素列
メモリ４７には、前回のフレームにおける１画素列分の差分データΔＤが記憶されており
、走査線Ｙの順次選択にともない、これに対応する画素の差分データΔＤが順次更新され
ていく。差分算出回路４９は、ある１Ｈで入力した階調データＤと同一の書込対象に関す
る１フレーム前の差分データΔＤを画素列メモリ４７から読み出して、読み出した差分デ
ータΔＤ1と階調データＤとの差分に相当する新たな差分データΔＤを出力する。この算
出回路４９より出力された差分データΔＤは、ラッチパルスＬＰがＨレベルになってスイ
ッチ群４４がオンするタイミングで、第２のラッチ回路４５に転送される。それとともに
、第１のラッチ回路４３には、スイッチ群４２を介して、次の１Ｈにおける階調データＤ
が新たにラッチされる。後述する可変電流源４ａに相当する電流ＤＡＣ４６は、第２のラ
ッチ回路４５にラッチされた差分データΔＤをＤ／Ａ変換し、これによって生成されたア
ナログ電流としての差分データＩdifをデータ線Ｘに供給する。
【００２９】
一方、差分算出回路４９から出力された差分データΔＤは、制御信号φがＨレベルにな
ってスイッチ群４８がオンする取り込みタイミングで、画素列メモリ４７に転送される。
この取り込みタイミングは、第２のラッチ回路４４への差分データΔＤの転送が完了した
後で、かつ、次の１Ｈにおける階調データＤのラッチが開始される前に設定されている。
画素列メモリ４７に転送された差分データΔＤは、同一の画素に関する従前の差分データ
ΔＤと置き換えられ、次回のフレームの差分データΔＤが転送されてくるまで、画素列メ
モリ４７によって保持される。
【００３０】
なお、データ線駆動回路４に対して、図示しない上位装置から直接的に差分データΔＤ
を入力してもよく、この場合には、データ線駆動回路４の構成を大幅に簡略化できる。
【００３１】
図３は、本実施形態にかかる電流プログラム方式の画素回路図である。図１に示した１
本の走査線Ｙは、図示した３本の走査線Ｙa〜Ｙcのセットに相当する。この画素回路は、
電気光学素子としての有機ＥＬ素子OLEDと、１２個のトランジスタＴ1〜Ｔ12と、４個の
キャパシタＣ1〜Ｃ4とで構成されている。本実施形態にかかる画素回路の特徴は、交互に
動作する２つの駆動系２０ａ，２ｂを備える点であり、一方の駆動系２０ａが６つの回路
要素Ｔ2〜Ｔ5，Ｃ1〜Ｃ2、他方の駆動系２０ｂが６つの回路要素Ｔ8〜Ｔ11，Ｃ3〜Ｃ4で
それぞれ構成されている。ダイオードとして表記された有機ＥＬ素子OLEDは、自己を流れ
る駆動電流（後述する合成電流Ｉoled）によって輝度が設定される典型的な電流駆動型素
子である。後述する各実施形態についても同様であるが、キャパシタＣ1〜Ｃ4は、少なく
とも２フレーム以上データを保持できる程度の容量を有している。なお、同図の例では、
トランジスタＴ3，Ｔ9をｐチャネル型とし、その他をｎチャネル型としているが、これは
一例にすぎず、別の組み合わせでチャネル型を設定してもよい。また、本明細書では、ソ
ース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソース
またはドレインの一方を「一方の端子」と呼び、他方を「他方の端子」と呼ぶ。
【００３２】
スイッチング素子であるトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供給さ
れる第１の走査線Ｙaに接続されており、その一方の端子は、電流レベルの差分データＩd
ifが供給されるデータ線Ｘに接続されている。このトランジスタＴ1の他方の端子は、一
方の駆動系２０ａの入出力ノードとなるノードＮ1に接続されている。また、スイッチン
グ素子であるトランジスタＴ6のゲートは、第３の走査信号ＳＥＬ3が供給される第３の走
査線Ｙcに接続されており、その一方の端子は、ノードＮ1に接続されている。このトラン
ジスタＴ6の他方の端子は、有機ＥＬ素子OLEDのアノード（陽極）に接続されている。有
機ＥＬ素子OLEDのカソード（陰極）は、電源電圧Ｖddよりも低い基準電圧Ｖssが常時供給
されるＶss端子に接続されている。
【００３３】
トランジスタＴ1，Ｔ6の間に設けられた一方の駆動系２０ａは、３つの回路要素Ｔ2，
Ｔ3，Ｃ1によって構成される正駆動部と、３つの回路要素Ｔ4，Ｔ5，Ｃ2によって構成さ
れる負駆動部とを有する。正駆動部に関して、スイッチング素子であるトランジスタＴ2
のゲートは、第１の走査線Ｙaに接続されており、その一方の端子は、ノードＮ1に接続さ
れている。また、トランジスタＴ2の他方の端子は、駆動素子であるｐチャネル型のトラ
ンジスタＴ3のゲートと、キャパシタＣ1の一方の電極とに共通接続されている。このキャ
パシタＣ1の他方の電極は、トランジスタＴ3の一方の端子と共に電源電圧Ｖddが常時供給
されるＶdd端子に接続され、トランジスタＴ3の他方の端子は、ノードＮ1に接続されてい
る。一方、負駆動部に関して、スイッチング素子であるトランジスタＴ4のゲートは、ト
ランジスタＴ2と同様に第１の走査線Ｙaに接続されており、その一方の端子は、ノードＮ
1に接続されている。また、トランジスタＴ4の他方の端子は、駆動素子であるｎチャネル
型のトランジスタＴ5のゲートと、キャパシタＣ2の一方の電極とに共通接続されている。
このキャパシタＣ2の他方の電極は、トランジスタＴ5の一方の端子と共にＶss端子に接続
され、トランジスタＴ5の他方の端子は、ノードＮ1に接続されている。
【００３４】
スイッチング素子であるトランジスタＴ7のゲートは、第２の走査信号ＳＥＬ2が供給さ
れる第２の走査線Ｙbに接続されており、その一方の端子は、データ線Ｘに接続されてい
る。このトランジスタＴ7の他方の端子は、他方の駆動系２０ｂの入出力ノードとなるノ
ードＮ2に接続されている。また、スイッチング素子であるトランジスタＴ12のゲートは
、トランジスタＴ6と同様に第３の走査線Ｙcに接続されており、その一方の端子は、ノー
ドＮ2に接続されている。このトランジスタＴ12の他方の端子は、有機ＥＬ素子OLEDのア
ノードに接続されている。
【００３５】
トランジスタＴ7，Ｔ12の間に設けられた他方の駆動系２０ｂは、３つの回路要素Ｔ8，
Ｔ9，Ｃ3によって構成される正駆動部と、３つの回路要素Ｔ10，Ｔ11，Ｃ4によって構成
される負駆動部とを有する。正駆動部に関して、スイッチング素子であるトランジスタＴ
8のゲートは、第２の走査線Ｙbに接続されており、その一方の端子は、ノードＮ2に接続
されている。また、トランジスタＴ8の他方の端子は、駆動素子であるｐチャネル型のト
ランジスタＴ9のゲートと、キャパシタＣ3の一方の電極とに共通接続されている。このキ
ャパシタＣ3の他方の電極は、トランジスタＴ9の一方の端子と共にＶdd端子に接続され、
トランジスタＴ9の他方の端子は、ノードＮ2に接続されている。また、負駆動部に関して
、スイッチング素子であるトランジスタＴ10のゲートは、トランジスタＴ8と同様に第２
の走査線Ｙbに接続されており、その一方の端子は、ノードＮ2に接続されている。また、
トランジスタＴ10の他方の端子は、駆動素子であるｎチャネル型のトランジスタＴ11のゲ
ートと、キャパシタＣ4の一方の電極とに共通接続されている。このキャパシタＣ4の他方
の電極は、トランジスタＴ11の一方の端子と共にＶss端子に接続され、トランジスタＴ11
の他方の端子は、ノードＮ2に接続されている。
【００３６】
図４は、図３に示した画素回路の動作タイミングチャートである。上述した１Ｆに相当
する期間ｔ0〜ｔ2（またはｔ2〜ｔ4）における一連の動作プロセスは、期間ｔ0〜ｔ1（ま
たはｔ2〜ｔ3）のデータ書込プロセスと、これに続く期間ｔ1〜ｔ2（またはｔ3〜ｔ4）の
駆動プロセスとに大別される。第１の走査信号ＳＥＬ１によって、一方の駆動系２０ａの
動作状態が設定され、第２の走査信号ＳＥＬ2によって、他方の駆動系２０ｂの動作状態
が設定される。また、第３の走査信号ＳＥＬ3によって、データ書込プロセスおよび駆動
プロセスのいずれかが指示される。なお、以下の説明では、同図に示した連続した複数の
フレームにおいて、ｉ番目のフレームをＦiとし、その後のフレームをＦi+1、その前のフ
レームをＦi-1とする。
【００３７】
まず、フレームＦiのデータ書込期間ｔ0〜ｔ1では、第１の走査信号ＳＥＬ1がＨレベル
であるから、一方の駆動系２０ａが動作状態になる。具体的には、タイミングｔ0におい
て、第１の走査信号ＳＥＬ1がＬレベルからＨレベルに立ち上がる。これにより、トラン
ジスタＴ1がオンして、一方の駆動系２０ａの入力ノードＮ1と、データ線Ｘとが電気的に
接続される。正駆動部に関しては、トランジスタＴ2がオンして、ｐチャネル型のトラン
ジスタＴ3の一方の端子と自己のゲートとがダイオード接続される。ダイオード接続され
たトランジスタＴ3は、チャネル電流が流れることを前提に生じるゲート電圧に応じて、
キャパシタＣ1へのデータ書き込みを行うプログラミング素子として機能する。負駆動部
に関しても同様であり、トランジスタＴ4がオンして、ｎチャネル型のトランジスタＴ5の
一方の端子と自己のゲートとがダイオード接続される。ダイオード接続されたトランジス
タＴ5は、チャネル電流が流れることを前提に発生するゲート電圧に応じて、キャパシタ
Ｃ2へのデータ書き込みを行うプログラミング素子として機能する。なお、この期間ｔ0〜
ｔ1では、第２の走査信号ＳＥＬ2がＬレベルであるから、他方の駆動系２０ｂは非動作状
態のままである。したがって、他方の駆動系２０ｂのキャパシタＣ3，Ｃ4は、従前のフレ
ームＦi-1で書き込まれた差分データＩdif(i-1)を引き続き保持する。
【００３８】
一方の駆動系２０ａのキャパシタＣ1，Ｃ2のどちらを主体にデータの書き込みが行われ
るかは、フレームＦiにおける差分データＩdif(i)の電流方向に依存している。図５（ａ
）に示すように、差分データＩdif(i)の電流方向を、画素回路から可変電流源４ａに向か
う方向に設定した場合（Ｉdif(i)＝Ｉpls1）、正駆動部におけるキャパシタＣ1のデータ
書き込みが行われる。すなわち、ダイオード接続されたトランジスタＴ3のゲートには、
自己のチャネルを流れる差分データＩpls1の電流レベルに応じた電圧Ｖgが発生し、この
ゲート電圧Ｖgと電源電圧Ｖddとの電位差相当の電荷がキャパシタＣ1に蓄積される。この
場合、負駆動部におけるトランジスタＴ5のチャネル電流がほぼ０なので、キャパシタＣ2
の保持データは、トランジスタＴ5のしきい値電圧Ｖth相当にリセットされる。差分デー
タＩdif(i)がＩpls1となるのは、Ｄi−ΔＤi-1＞０の場合であり、その電圧レベル（絶対
値）は、差分値の増加にともない大きくなる。
【００３９】
これに対して、図５（ｂ）に示すように、差分データＩdif(i)の電流方向を、可変電流
源４ａから画素回路に向かう方向に設定した場合（Ｉdif(i)＝Ｉmns1）、負駆動部におけ
るキャパシタＣ2のデータ書き込みが行われる。すなわち、ダイオード接続されたトラン
ジスタＴ5のゲートには、自己のチャネルを流れる差分データＩmns1の電流レベルに応じ
た電圧Ｖgが発生し、このゲート電圧Ｖgと電源電圧Ｖssとの電位差相当の電荷がキャパシ
タＣ2に蓄積される。この場合、正駆動部におけるトランジスタＴ3のチャネル電流がほぼ
０なので、キャパシタＣ1の保持データは、トランジスタＴ3のしきい値電圧Ｖth相当にリ
セットされる。差分データＩdif(i)がＩmns1となるのは、（Ｄi−ΔＤi-1）＜０の場合で
あり、その電圧レベル（絶対値）は、差分値の増加に伴い大きくなる。
【００４０】
なお、データ書込期間ｔ0〜ｔ1では、第３の走査信号ＳＥＬ3がＬレベルなのでトラン
ジスタＴ6，Ｔ12がオフし、２つの駆動系２０ａ，２０ｂのノードＮ1，Ｎ2と、有機ＥＬ
素子OLEDのアノードとが電気的に分離される。したがって、この期間ｔ0〜ｔ1において、
有機ＥＬ素子OLEDは発光しない。この点は、次のフレームＦi+1のデータ書込期間ｔ2〜ｔ
3においても同様である。
【００４１】
続く駆動期間ｔ1〜ｔ2では、２つの駆動系２０ａ，２０ｂからの駆動電流Ｉoled1，Ｉo
led2を合成した合成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ1におい
て、第１の走査信号ＳＥＬ1がＨレベルからＬレベルに立ち下がる。これにより、トラン
ジスタＴ1がオフして、一方の駆動系２０ａのノードＮ1とデータ線Ｘとが電気的に分離さ
れる。それとともに、トランジスタＴ2，Ｔ4もオフして、トランジスタＴ3，Ｔ5のダイオ
ード接続が解消される。しかしながら、キャパシタＣ1，Ｃ2には先に書き込まれたデータ
が保持されている。したがって、タイミングｔ1以降も、キャパシタＣ1，Ｃ2の保持デー
タに応じたゲート電圧ＶgがトランジスタＴ3，Ｔ5のゲートに印加され続ける。また、こ
のタイミングｔ1で、第３の走査信号ＳＥＬ3がＬレベルからＨレベルに立ち上がる。これ
により、トランジスタＴ6がオンして、一方の駆動系２０ａの出力ノードＮ1と、有機ＥＬ
素子OLEDのアノードとが電気的に接続される。その結果、一方の駆動系２０ａから有機Ｅ
Ｌ素子OLEDを経てＶss端子に向かう、駆動電流Ｉoled1の経路が形成される。この駆動電
流Ｉoled1は、トランジスタＴ3（またはＴ5）のチャネル電流に相当し、その電流レベル
は、自己のゲート電圧Ｖgに基づいて、換言すれば、このゲート電圧Ｖgを発生するキャパ
シタＣ1（またはＣ2）の保持データに基づいて一義的に特定される。また、タイミングｔ
1で、トランジスタＴ6と共にトランジスタＴ12もオンして、他方の駆動系２０ｂの出力ノ
ードＮ2と、有機ＥＬ素子OLEDのアノードとが電気的に接続される。その結果、他方の駆
動系２０ｂから有機ＥＬ素子OLEDを経てＶss端子に向かう、駆動電流Ｉoled2の経路が形
成される。この駆動電流Ｉoled2は、トランジスタＴ9（またはＴ11）のチャネル電流に相
当し、その電流レベルは、自己のゲート電圧Ｖgに基づいて、換言すれば、このゲート電
圧Ｖgを発生するキャパシタＣ3（またはＣ4）の保持データに基づいて一義的に特定され
る。有機ＥＬ素子OLEDには、２つの駆動電流Ｉoled1，Ｉoled2を合成した合成電流Ｉoled
が流れ、これにより、有機ＥＬ素子OLEDの輝度が本来の階調データＤi相当に設定される
。
【００４２】
駆動電流Ｉoled1，Ｉoled2に基づく合成電流Ｉoled（≧０）の合成パターンには、以下
の３通りがある。なお、差分データΔＤの特性上、合成電流Ｉoledが負となるケース、す
なわち、Ｉoled1＝Ｉmns2、Ｉoled2＝Ｉmns2のケースは存在しない。
【００４３】
（パターン１）Ｉoled1＝Ｉpls1かつＩoled2＝Ｉpls2（図５（ｃ））
フレームＦiで一方の駆動系２０ａに供給された差分データＩdif(i)がＩpls1の場合に
は、トランジスタＴ3にチャネル電流が流れて、順駆動電流Ｉoled1（＝Ｉpls1）が生成さ
れる。また、フレームＦi-1で他方の駆動系２０ｂに供給された差分データＩdif(i-1)が
Ｉpls2の場合には、トランジスタＴ9にチャネル電流が流れて、順駆動電流Ｉoled2（＝Ｉ
pls2）が生成される。この場合の合成電流Ｉoledは、２つの順駆動電流Ｉoled1，Ｉoled2
を加算したレベル（Ｉpls1＋Ｉpls2）になる。駆動電流Ｉoled1，Ｉoled2の方向は、合成
電流Ｉoledの電流方向を基準に決定され、合成電流Ｉoledを増加させる方向を「順方向」
と定義し、合成電流Ｉoledを減少させる方向を「逆方向」と定義する。
【００４４】
（パターン２）Ｉoled1＝Ｉpls1かつＩoled2＝Ｉmns2（図５（ｄ））
フレームＦiで一方の駆動系２０ａに供給された差分データＩdif(i)がＩpls1の場合に
は、トランジスタＴ3にチャネル電流が流れて、順駆動電流Ｉoled1（＝Ｉpls1）が生成さ
れる。また、フレームＦi-1で他方の駆動系２０ｂに供給された差分データＩdif(i-1)が
Ｉmns2の場合には、トランジスタＴ11にチャネル電流が流れて、逆駆動電流Ｉoled2（＝
Ｉmns2）が生成される。この場合の合成電流Ｉoledは、順駆動電流Ｉoled1から、これと
は逆向きの逆方向電流Ｉoled2を減算したレベル（Ｉpls1−Ｉmns2）になる。
【００４５】
（パターン３）Ｉoled1＝Ｉmns1かつＩoled2＝Ｉpls2
フレームＦiで一方の駆動系２０ａに供給された差分データＩdif(i)がＩmns1の場合に
は、トランジスタＴ5にチャネル電流が流れて、逆駆動電流Ｉoled1（＝Ｉmns1）が生成さ
れる。また、フレームＦi-1で他方の駆動系２０ｂに供給された差分データＩdif(i-1)が
Ｉpls2の場合には、トランジスタＴ9にチャネル電流が流れて、順駆動電流Ｉoled2（＝Ｉ
pls2）が生成される。この場合の合成電流Ｉoledは、順駆動電流Ｉoled2から、これとは
逆向きの逆方向電流Ｉoled1を減算したレベル（Ｉpls2−Ｉmns1）になる。
【００４６】
フレームＦiに続くフレームＦi+1におけるデータ書込期間ｔ2〜ｔ3では、第２の走査信
号ＳＥＬ2がＨレベルであるから、他方の駆動系２０ｂが動作状態になる。これにより、
他方の駆動系２０ｂの正駆動部に関しては、トランジスタＴ8がオンして、ｐチャネル型
のトランジスタＴ9の一方の端子と自己のゲートとがダイオード接続される。ダイオード
接続されたトランジスタＴ9は、チャネル電流が流れることを前提に生じるゲート電圧に
応じて、キャパシタＣ3へのデータ書き込みを行うプログラミング素子として機能する。
負駆動部に関しても同様であり、トランジスタＴ10がオンして、トランジスタＴ11の一方
の端子と自己のゲートとがダイオード接続される。ダイオード接続されたトランジスタＴ
11は、チャネル電流が流れることを前提に発生するゲート電圧に応じて、キャパシタＣ4
へのデータ書き込みを行うプログラミング素子として機能する。なお、この期間ｔ2〜ｔ3
では、第１の走査信号ＳＥＬ1がＬレベルであるから、一方の駆動系２０ａは非動作状態
である。したがって、一方の駆動系２０ａのキャパシタＣ1，Ｃ2は、従前のフレームＦi
で書き込まれた差分データＩdif(i)を引き続き保持する。
【００４７】
他方の駆動系２０ｂのキャパシタＣ3，Ｃ4のどちらを主体にデータの書き込みが行われ
るかは、フレームＦi+1における差分データＩdif(i+1)の電流方向に依存している。すな
わち、Ｉdif(i+1)＝Ｉpls2の場合、正駆動部のトランジスタＴ9によって、キャパシタＣ3
のデータ書き込みが行われる。この場合、キャパシタＣ4の保持データは、トランジスタ
Ｔ11のしきい値電圧Ｖth相当にリセットされる。差分データＩdif(i+1)がＩpls2となるの
は、Ｄi+1−ΔＤi＞０の場合であり、その電圧レベル（絶対値）は、差分値の増加にとも
ない大きくなる。これに対して、Ｉdif(i+1)＝Ｉmns2の場合、負駆動部のトランジスタＴ
11によって、キャパシタＣ4のデータ書き込みが行われる。この場合、キャパシタＣ3の保
持データは、トランジスタＴ9のしきい値電圧Ｖth相当にリセットされる。差分データＩd
if(i+1)がＩmns2となるのは、（Ｄi+1−ΔＤi）＜０の場合であり、その電圧レベル（絶
対値）は、差分値の増加に伴い大きくなる。
【００４８】
続く駆動期間ｔ3〜ｔ4では、２つの駆動系２０ａ，２０ｂからの駆動電流Ｉoled1，Ｉo
led2を合成した合成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ3におい
て、第２の走査信号ＳＥＬ2がＨレベルからＬレベルに立ち下がる。これにより、トラン
ジスタＴ7がオフして、他方の駆動系２０ｂのノードＮ2とデータ線Ｘとが電気的に分離さ
れる。それとともに、トランジスタＴ8，Ｔ10もオフして、トランジスタＴ9，Ｔ11のダイ
オード接続が解消される。しかしながら、キャパシタＣ3，Ｃ4には先に書き込まれたデー
タが保持されている。したがって、タイミングｔ3以降も、キャパシタＣ3，Ｃ4の保持デ
ータに応じたゲート電圧ＶgがトランジスタＴ9，Ｔ11のゲートに印加され続ける。また、
このタイミングｔ3で、第３の走査信号ＳＥＬ3がＬレベルからＨレベルに立ち上がる。こ
れにより、トランジスタＴ12がオンして、他方の駆動系２０ｂの出力ノードＮ2と、有機
ＥＬ素子OLEDのアノードとが電気的に接続される。その結果、他方の駆動系２０ｂから有
機ＥＬ素子OLEDを経てＶss端子に向かう、駆動電流Ｉoled2の経路が形成される。この駆
動電流Ｉoled2は、トランジスタＴ9（またはＴ11）のチャネル電流に相当し、その電流レ
ベルは、自己のゲート電圧Ｖgに基づいて、換言すれば、このゲート電圧Ｖgを発生するキ
ャパシタＣ3（またはＣ4）の保持データに基づいて一義的に特定される。また、タイミン
グｔ3で、トランジスタＴ12と共にトランジスタＴ6もオンして、一方の駆動系２０ａの出
力ノードＮ1と、有機ＥＬ素子OLEDのアノードとが電気的に接続される。その結果、一方
の駆動系２０ａから有機ＥＬ素子OLEDを経てＶss端子に向かう、駆動電流Ｉoled1の経路
が形成される。この駆動電流Ｉoled1は、トランジスタＴ3（またはＴ5）のチャネル電流
に相当し、その電流レベルは、自己のゲート電圧Ｖgに基づいて、換言すれば、このゲー
ト電圧Ｖgを発生するキャパシタＣ1（またはＣ2）の保持データに基づいて一義的に特定
される。有機ＥＬ素子OLEDには、２つの駆動電流Ｉoled1，Ｉoled2を合成した合成電流Ｉ
oledが流れ、これにより、有機ＥＬ素子OLEDの輝度が本来の階調データＤi+1相当に設定
される。
【００４９】
このように、本実施形態によれば、電流プログラム方式の画素回路において、互いに異
なる差分データＩdif(i)，Ｉdif(i+1)を用いた差分駆動を行うことで、低消費電力化を図
ることが可能になる。なぜなら、微少電流での書き込みが問題にならないケース（例えば
、小型パネルで容量が小さく書込時間も長い場合、高輝度で発光するデバイス、高階調領
域の駆動等）において、データ線Ｘに大電流を供給する必要がなくなるからである。これ
に起因して、データ線駆動回路４内の電流ＤＡＣにおける消費電力の低減を図ることがで
き、かつ、その回路構成を簡素化することができる。また、電流ＤＡＣと画素回路との間
に存在するデータ線Ｘにおけるノイズの低減を図ることも可能になる。さらに、大規模な
ディスプレイの場合には、階調データがそのまま出力されることが多いので、中間回路に
負荷がかかるが、本実施形態の場合には、階調データを圧縮して扱うことができるので、
そのような負荷を低減できるという効果もある。
【００５０】
なお、上述した実施形態では、すべての階調領域で差分駆動を行っているが、階調領域
に応じて、差分データΔＤを用いた差分駆動と、階調データＤを用いた通常駆動とを切り
替えてもよい。例えば、表示部１の輝度が全体的に高い場合には差分駆動を行い、全体的
に低い場合には通常駆動を行うといった如くである。これにより、電流プログラム方式固
有の問題である、低階調時におけるデータ書き込み不足の抑制を図ることが可能になる。
また、表示対象に応じて、差分駆動と通常駆動とを切り替えてもよい。例えば、表示部１
に動画を表示する場合には差分駆動を行い、静止画を表示する場合には通常駆動を行うと
いった如くである。これにより、静止画の表示時における不要な書き込み（走査信号ＳＥ
Ｌ2の走査では何も書き込まれない）を解消できる。なお、通常駆動時には、図３に示し
た走査信号ＳＥＬ2を走査せずに、走査信号ＳＥＬ1，ＳＥＬ3を走査することで、一方の
駆動系２０ａのみを用いた駆動を行えばよい。以上の点は、後述する各実施形態において
も同様である。
【００５１】
（第２の実施形態）
図６は、本実施形態にかかる電流プログラム方式の画素回路図である。図１に示した１
本の走査線Ｙは、図示した３本の走査線Ｙa〜Ｙcのセットに相当する。この画素回路は、
有機ＥＬ素子OLEDと、１４個のトランジスタＴ1〜Ｔ14と、４個のキャパシタＣ1〜Ｃ4と
で構成されている。本実施形態にかかる画素回路も、交互に動作する２つの駆動系２０ａ
，２ｂを備えており、一方の駆動系２０ａが８つの回路要素Ｔ2〜Ｔ7，Ｃ1〜Ｃ2、他方の
駆動系２０ｂが８つの回路要素Ｔ8〜Ｔ13，Ｃ3〜Ｃ4でそれぞれ構成されている。なお、
同図の例では、トランジスタＴ4，Ｔ8〜Ｔ12，Ｔ14をｐチャネル型とし、その他をｎチャ
ネル型としているが、これは一例にすぎず、別の組み合わせでチャネル型を設定してもよ
い。
【００５２】
スイッチング素子であるトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供給さ
れる第１の走査線Ｙaに接続されており、その一方の端子は、電流レベルの差分データＩd
ifが供給されるデータ線Ｘに接続されている。このトランジスタＴ1の他方の端子は、一
方の駆動系２０ａの入出力ノードであり、かつ、他方の駆動系２０ｂの入出力ノードでも
あるノードＮ1に接続されている。また、スイッチング素子であるトランジスタＴ14のゲ
ートは、第１の走査線Ｙaに接続されており、その一方の端子は、ノードＮ1に接続されて
いる。このトランジスタＴ14の他方の端子は、有機ＥＬ素子OLEDのアノードに接続されて
いる。有機ＥＬ素子OLEDのカソードは、Ｖss端子に接続されている。
【００５３】
一方の駆動系２０ａは、４つの回路要素Ｔ2〜Ｔ4，Ｃ1によって構成される正駆動部と
、４つの回路要素Ｔ5〜Ｔ7，Ｃ2によって構成される負駆動部とを有する。正駆動部に関
して、スイッチング素子であるトランジスタＴ2のゲートは、第２の走査線Ｙbに接続され
ており、その一方の端子は、ノードＮ1に接続されている。また、トランジスタＴ2の他方
の端子は、駆動素子であるｐチャネル型のトランジスタＴ4のゲートと、キャパシタＣ1の
一方の電極とに共通接続されている。このキャパシタＣ1の他方の電極は、トランジスタ
Ｔ4の一方の端子と共にＶdd端子に接続され、トランジスタＴ4の他方の端子は、スイッチ
ング素子であるトランジスタＴ3の一方の端子に接続されている。このトランジスタＴ3の
ゲートは、第３の走査信号ＳＥＬ3が供給される第３の走査線Ｙcに接続されており、その
他方の端子はノードＮ1に接続されている。一方、負駆動部に関して、スイッチング素子
であるトランジスタＴ5のゲートは、トランジスタＴ2と同様に第２の走査線Ｙbに接続さ
れており、その一方の端子は、ノードＮ1に接続されている。また、トランジスタＴ5の他
方の端子は、駆動素子であるｎチャネル型のトランジスタＴ7のゲートと、キャパシタＣ2
の一方の電極とに共通接続されている。このキャパシタＣ2の他方の電極は、トランジス
タＴ7の一方の端子と共にＶss端子に接続され、トランジスタＴ7の他方の端子は、スイッ
チング素子であるトランジスタＴ6の一方の端子に接続されている。このトランジスタＴ6
のゲートは、トランジスタＴ3と同様に第３の走査線Ｙcに接続されており、その他方の端
子はノードＮ1に接続されている。
【００５４】
また、他方の駆動系２０ｂは、４つの回路要素Ｔ8〜Ｔ10，Ｃ3によって構成される正駆
動部と、４つの回路要素Ｔ11〜Ｔ13，Ｃ4によって構成される負駆動部とを有する。正駆
動部に関して、スイッチング素子であるトランジスタＴ8のゲートは、第３の走査線Ｙcに
接続されており、その一方の端子は、ノードＮ1に接続されている。また、トランジスタ
Ｔ8の他方の端子は、駆動素子であるｐチャネル型のトランジスタＴ10のゲートと、キャ
パシタＣ3の一方の電極とに共通接続されている。このキャパシタＣ3の他方の電極は、ト
ランジスタＴ10の一方の端子と共にＶdd端子に接続され、トランジスタＴ10の他方の端子
は、スイッチング素子であるトランジスタＴ9の一方の端子に接続されている。このトラ
ンジスタＴ9のゲートは、第２の走査線Ｙbに接続されており、その他方の端子はノードＮ
1に接続されている。一方、負駆動部に関して、スイッチング素子であるトランジスタＴ1
1のゲートは、トランジスタＴ8と同様に第３の走査線Ｙcに接続されており、その一方の
端子は、ノードＮ1に接続されている。また、トランジスタＴ11の他方の端子は、駆動素
子であるｎチャネル型のトランジスタＴ13のゲートと、キャパシタＣ4の一方の電極とに
共通接続されている。このキャパシタＣ4の他方の電極は、トランジスタＴ13の一方の端
子と共にＶss端子に接続され、トランジスタＴ13の他方の端子は、スイッチング素子であ
るトランジスタＴ12の一方の端子に接続されている。このトランジスタＴ12のゲートは、
トランジスタＴ9と同様に第２の走査線Ｙbに接続されており、その他方の端子はノードＮ
1に接続されている。
【００５５】
図７は、図６に示した画素回路の動作タイミングチャートである。上述した１Ｆに相当
する期間ｔ0〜ｔ2（またはｔ2〜ｔ4）における一連の動作プロセスは、期間ｔ0〜ｔ1（ま
たはｔ2〜ｔ3）のデータ書込プロセスと、これに続く期間ｔ1〜ｔ2（またはｔ3〜ｔ4）の
駆動プロセスとに大別される。第１の走査信号ＳＥＬ１によって、データ書込プロセスお
よび駆動プロセスのいずれかが指示される。また、第２および第３の走査信号ＳＥＬ2，
ＳＥＬ3によって、駆動系２０ａ，２０ｂの動作状態が設定される。
【００５６】
まず、フレームＦiのデータ書込期間ｔ0〜ｔ1では、第１の走査信号ＳＥＬ1がＨレベル
であるから、トランジスタＴ1がオンして、ノードＮ1とデータ線Ｘとが電気的に接続され
る。また、第２および第３の走査信号ＳＥＬ2，ＳＥＬ3が共にＨレベルであるから、トラ
ンジスタＴ2，Ｔ3，Ｔ5，Ｔ6が共にオンし、一方の駆動系２０ａが動作状態になる。これ
により、正駆動部におけるｐチャネル型のトランジスタＴ4の一方の端子と自己のゲート
とがダイオード接続される。ダイオード接続されたトランジスタＴ4は、チャネル電流が
流れることを前提に生じるゲート電圧に応じて、キャパシタＣ1へのデータ書き込みを行
うプログラミング素子として機能する。負駆動部に関しても同様であり、ｎチャネル型の
トランジスタＴ7の一方の端子と自己のゲートとがダイオード接続される。ダイオード接
続されたトランジスタＴ7は、チャネル電流が流れることを前提に発生するゲート電圧に
応じて、キャパシタＣ2へのデータ書き込みを行うプログラミング素子として機能する。
一方の駆動系２０ａのキャパシタＣ1，Ｃ2のどちらを主体にデータの書き込みが行われる
かは、上述した第１の実施形態と同様、フレームＦiにおける差分データＩdif(i)の電流
方向に依存している。なお、この期間ｔ0〜ｔ1では、第２および第３の走査信号ＳＥＬ2
，ＳＥＬ3によって導通制御されるトランジスタＴ8，Ｔ9，Ｔ11，Ｔ12が共にオフである
から、他方の駆動系２０ｂは非動作状態のままである。したがって、他方の駆動系２０ｂ
のキャパシタＣ3，Ｃ4は、従前のフレームＦi-1で書き込まれた差分データＩdif(i-1)を
引き続き保持する。
【００５７】
なお、データ書込期間ｔ0〜ｔ1では、第１の走査信号ＳＥＬ1がＨレベルなのでトラン
ジスタＴ14がオフし、ノードＮ1と有機ＥＬ素子OLEDのアノードとが電気的に分離される
。したがって、この期間ｔ0〜ｔ1において、有機ＥＬ素子OLEDは発光しない。この点は、
次のフレームＦi+1のデータ書込期間ｔ2〜ｔ3においても同様である。
【００５８】
続く駆動期間ｔ1〜ｔ2では、２つの駆動系２０ａ，２０ｂからの駆動電流Ｉoled1，Ｉo
led2を合成した合成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ1におい
て、第１の走査信号ＳＥＬ1がＨレベルからＬレベルに立ち下がる。これにより、トラン
ジスタＴ1がオフして、ノードＮ1とデータ線Ｘとが電気的に分離される。それとともに、
トランジスタＴ14がオンして、ノードＮ1と有機ＥＬ素子OLEDのアノードとが電気的に接
続される。また、タイミングｔ1で、第２の走査信号ＳＥＬ2もＨレベルからＬレベルに立
ち下がる。これにより、一方の駆動系２０ａに関して、トランジスタＴ2，Ｔ5がオフして
、トランジスタＴ4，Ｔ7のダイオード接続が解消される。しかしながら、キャパシタＣ1
，Ｃ2には先に書き込まれたデータが保持されている。したがって、タイミングｔ1以降も
、キャパシタＣ1，Ｃ2の保持データに応じたゲート電圧ＶgがトランジスタＴ4，Ｔ7のゲ
ートに印加され続ける。その結果、一方の駆動系２０ａから有機ＥＬ素子OLEDを経てＶss
端子に向かう、駆動電流Ｉoled1の経路が形成される。この駆動電流Ｉoled1は、トランジ
スタＴ4（またはＴ7）のチャネル電流に相当し、その電流レベルは、自己のゲート電圧Ｖ
gに基づいて、換言すれば、このゲート電圧Ｖgを発生するキャパシタＣ1（またはＣ2）の
保持データに基づいて一義的に特定される。また、第２の走査信号ＳＥＬ2がＬレベルに
立ち下がったことで、他方の駆動系２０ｂのトランジスタＴ9，Ｔ12が共にオンする。そ
の結果、他方の駆動系２０ｂから有機ＥＬ素子OLEDを経てＶss端子に向かう、駆動電流Ｉ
oled2の経路が形成される。この駆動電流Ｉoled2は、トランジスタＴ10（またはＴ13）の
チャネル電流に相当し、その電流レベルは、自己のゲート電圧Ｖgに基づいて、換言すれ
ば、このゲート電圧Ｖgを発生するキャパシタＣ3（またはＣ4）の保持データに基づいて
一義的に特定される。有機ＥＬ素子OLEDには、２つの駆動電流Ｉoled1，Ｉoled2を合成し
た合成電流Ｉoledが流れ、これにより、有機ＥＬ素子OLEDの輝度が本来の階調データＤi
相当に設定される。駆動電流Ｉoled1，Ｉoled2に基づく合成電流Ｉoled（≧０）の合成パ
ターンについては、上述した第１の実施形態と同様であるから、ここでの説明を省略する
。
【００５９】
次のフレームＦi+1のデータ書込期間ｔ2〜ｔ3では、第１の走査信号ＳＥＬ1がＨレベル
であるから、トランジスタＴ1がオンして、ノードＮ1とデータ線Ｘとが電気的に接続され
る。また、第２および第３の走査信号ＳＥＬ2，ＳＥＬ3が共にＬレベルであるから、トラ
ンジスタＴ8，Ｔ9，Ｔ11，Ｔ12が共にオンし、他方の駆動系２０ｂが動作状態になる。こ
れにより、正駆動部におけるｐチャネル型のトランジスタＴ10の一方の端子と自己のゲー
トとがダイオード接続される。ダイオード接続されたトランジスタＴ10は、チャネル電流
が流れることを前提に生じるゲート電圧に応じて、キャパシタＣ3へのデータ書き込みを
行うプログラミング素子として機能する。負駆動部に関しても同様であり、ｎチャネル型
のトランジスタＴ13の一方の端子と自己のゲートとがダイオード接続される。ダイオード
接続されたトランジスタＴ13は、チャネル電流が流れることを前提に発生するゲート電圧
に応じて、キャパシタＣ4へのデータ書き込みを行うプログラミング素子として機能する
。他方の駆動系２０ｂのキャパシタＣ3，Ｃ4のどちらを主体にデータの書き込みが行われ
るかは、フレームＦi+1における差分データＩdif(i+1)の電流方向に依存している。なお
、この期間ｔ2〜ｔ3では、第２および第３の走査信号ＳＥＬ2，ＳＥＬ3によって導通制御
されるトランジスタＴ2，Ｔ3，Ｔ5，Ｔ6が共にオフであるから、一方の駆動系２０ａは非
動作状態のままである。したがって、一方の駆動系２０ａのキャパシタＣ1，Ｃ2は、従前
のフレームＦiで書き込まれた差分データＩdif(i)を引き続き保持する。
【００６０】
続く駆動期間ｔ3〜ｔ4では、２つの駆動系２０ａ，２０ｂからの駆動電流Ｉoled1，Ｉo
led2を合成した合成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ3におい
て、第１の走査信号ＳＥＬ1がＨレベルからＬレベルに立ち下がる。これにより、トラン
ジスタＴ1がオフして、ノードＮ1とデータ線Ｘとが電気的に分離されるとともに、トラン
ジスタＴ14がオンして、ノードＮ1と有機ＥＬ素子OLEDのアノードとが電気的に接続され
る。また、タイミングｔ3で、第３の走査信号ＳＥＬ3がＬレベルからＨレベルに立ち上が
る。これにより、他方の駆動系２０ｂに関して、トランジスタＴ8，Ｔ11がオフして、ト
ランジスタＴ10，Ｔ13のダイオード接続が解消される。しかしながら、キャパシタＣ3，
Ｃ4には先に書き込まれたデータが保持されているので、タイミングｔ3以降も、これらの
保持データに応じたゲート電圧ＶgがトランジスタＴ10，Ｔ13のゲートに印加され続ける
。また、この期間ｔ3〜ｔ4では、第２の走査信号ＳＥＬ2がＬレベルのままなので、トラ
ンジスタＴ9，Ｔ12は引き続きオンする。その結果、他方の駆動系２０ｂから有機ＥＬ素
子OLEDを経てＶss端子に向かう、駆動電流Ｉoled2の経路が形成される。この駆動電流Ｉo
led2は、トランジスタＴ10（またはＴ13）のチャネル電流に相当し、その電流レベルは、
自己のゲート電圧Ｖgに基づいて、換言すれば、このゲート電圧Ｖgを発生するキャパシタ
Ｃ3（またはＣ4）の保持データに基づいて一義的に特定される。また、第３の走査信号Ｓ
ＥＬ3がＨレベルに立ち上がることによって、一方の駆動系２０ａのトランジスタＴ3，Ｔ
6が共にオンする。その結果、一方の駆動系２０ａから有機ＥＬ素子OLEDを経てＶss端子
に向かう、駆動電流Ｉoled1の経路が形成される。この駆動電流Ｉoled1は、トランジスタ
Ｔ4（またはＴ7）のチャネル電流に相当し、その電流レベルは、自己のゲート電圧Ｖgに
基づいて、換言すれば、このゲート電圧Ｖgを発生するキャパシタＣ1（またはＣ2）の保
持データに基づいて一義的に特定される。有機ＥＬ素子OLEDには、２つの駆動電流Ｉoled
1，Ｉoled2を合成した合成電流Ｉoledが流れ、これにより、有機ＥＬ素子OLEDの輝度が本
来の階調データＤi+1相当に設定される。
【００６１】
このように、本実施形態によれば、電流プログラム方式の画素回路において、互いに異
なる差分データＩdif(i)，Ｉdif(i+1)を用いた差分駆動を行うことで、低消費電力化を含
む第１の実施形態と同様の効果が得られる。
【００６２】
（第３の実施形態）
上述した第１および第２の実施形態では、電流プログラム方式の差分駆動について説明
したが、第３および第４の実施形態では、電圧プログラム方式への適用例について説明す
る。本実施形態において、図１に示したデータ線駆動回路４は、電流ＤＡＣの代わりに電
圧ＤＡＣを含み、電圧レベルの差分データＶdifをデータ線Ｘ〜Ｘmに供給する。本実施形
態では、隣接したフレーム間における「差分データΔＤ」の正負に基づいて差分データＶ
difを決定する。すなわち、Ｄi+1−ΔＤi＞０の場合には、差分データＶdifとして正の値
Ｖplsが設定され、これが第１のデータ線Ｘaに出力される。これに対して、（Ｄi+1−Δ
Ｄi）＜０の場合には、差分データＶdifとして負の値Ｖmnsが設定され、これが第２のデ
ータ線Ｘbに出力される。また、図１に示した１本の走査線Ｙは、図示した２本の走査線
Ｙa，Ｙbのセットに相当し、図１に示した１本のデータ線Ｘは、図示した２本のデータ線
Ｘa，Ｘbのセットに相当する。
【００６３】
図８は、本実施形態にかかる電圧プログラム方式の画素回路図である。この画素回路は
、有機ＥＬ素子OLEDと、８個のトランジスタＴ1〜Ｔ8と、４個のキャパシタＣ1〜Ｃ4とで
構成されている。本実施形態にかかる画素回路も、交互に動作する２つの駆動系２０ａ，
２ｂを備えており、一方の駆動系２０ａが６つの回路要素Ｔ1〜Ｔ4，Ｃ1〜Ｃ2、他方の駆
動系２０ｂが６つの回路要素Ｔ5〜Ｔ8，Ｃ3〜Ｃ4でそれぞれ構成されている。なお、同図
の例では、トランジスタＴ2，Ｔ6をｐチャネル型とし、その他をｎチャネル型としている
が、これは一例にすぎず、別の組み合わせでチャネル型を設定してもよい。
【００６４】
一方の駆動系２０ａは、３つの回路要素Ｔ1，Ｔ2，Ｃ1によって構成される正駆動部と
、３つの回路要素Ｔ3，Ｔ4，Ｃ2によって構成される負駆動部とを有する。正駆動部に関
して、スイッチング素子であるトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供
給される第１の走査線Ｙaに接続されている。このトランジスタＴ1の一方の端子は、電圧
レベルの差分データＶdif（＝Ｖpls）が供給される第１のデータ線Ｘaに接続されており
、その他方の端子は、キャパシタＣ1の一方の電極と、駆動素子であるｐチャネル型のト
ランジスタＴ2のゲートとに共通接続されている。キャパシタＣ1の他方の電極は、トラン
ジスタＴ2の一方の端子と共にＶdd端子に接続されており、トランジスタＴ2の他方の端子
は、ノードＮ1に接続されている。一方、負駆動部に関して、スイッチング素子であるト
ランジスタＴ3のゲートは、トランジスタＴ1と同様に第１の走査線Ｙaに接続されている
。このトランジスタＴ3の一方の端子は、電圧レベルの差分データＶdif（＝Ｖmns）が供
給される第２のデータ線Ｘbに接続されており、その他方の端子は、キャパシタＣ2の一方
の電極と、駆動素子であるｎチャネル型のトランジスタＴ4のゲートとに共通接続されて
いる。キャパシタＣ2の他方の電極は、トランジスタＴ4の一方の端子と共にＶss端子に接
続されており、トランジスタＴ4の他方の端子は、ノードＮ1に接続されている。有機ＥＬ
素子OLEDのアノードは、ノードＮ1に接続されており、そのカソードはＶss端子に接続さ
れている。
【００６５】
他方の駆動系２０ｂは、３つの回路要素Ｔ5，Ｔ6，Ｃ3によって構成される正駆動部と
、３つの回路要素Ｔ7，Ｔ8，Ｃ4によって構成される負駆動部とを有する。正駆動部に関
して、スイッチング素子であるトランジスタＴ5のゲートは、第２の走査信号ＳＥＬ2が供
給される第２の走査線Ｙbに接続されている。このトランジスタＴ5の一方の端子は、第１
のデータ線Ｘaに接続されており、その他方の端子は、キャパシタＣ3の一方の電極と、駆
動素子であるｐチャネル型のトランジスタＴ6のゲートとに共通接続されている。キャパ
シタＣ3の他方の電極は、トランジスタＴ6の一方の端子と共にＶdd端子に接続されており
、トランジスタＴ6の他方の端子は、ノードＮ1に接続されている。一方、負駆動部に関し
て、スイッチング素子であるトランジスタＴ7のゲートは、トランジスタＴ5と同様に第２
の走査線Ｙbに接続されている。このトランジスタＴ7の一方の端子は、第２のデータ線Ｘ
bに接続されており、その他方の端子は、キャパシタＣ4の一方の電極と、駆動素子である
ｎチャネル型のトランジスタＴ8のゲートとに共通接続されている。キャパシタＣ4の他方
の電極は、トランジスタＴ8の一方の端子と共にＶss端子に接続されており、トランジス
タＴ8の他方の端子は、ノードＮ1に接続されている。
【００６６】
図９は、図８に示した画素回路の動作タイミングチャートである。１Ｆに相当する期間
ｔ0〜ｔ2（またはｔ2〜ｔ4）における一連の動作プロセスは、期間ｔ0〜ｔ1（またはｔ2
〜ｔ3）のデータ書込プロセスと、これに続く期間ｔ1〜ｔ2（またはｔ3〜ｔ4）の駆動プ
ロセスとに大別される。
【００６７】
まず、フレームＦiのデータ書込期間ｔ0〜ｔ1では、一方の駆動系２０ａのキャパシタ
Ｃ1，Ｃ2に対するデータの書き込みが行われる。具体的には、タイミングｔ0において、
第１の走査信号ＳＥＬ1がＬレベルからＨレベルに立ち上がり、トランジスタＴ1，Ｔ3が
共にオンする。第１のデータ線Ｘaより供給された差分データＶdif(i)（＝Ｖpls(i)）は
、トランジスタＴ1を介して、キャパシタＣ1の一方の電極に供給される。これにより、キ
ャパシタＣ1に対するデータの書き込みが行われ、Ｖpls(i)に応じた電荷がキャパシタＣ1
に蓄積される。一方、第２のデータ線Ｘbより供給された差分データＶdif(i)（＝Ｖmns(i
)）は、トランジスタＴ2を介して、キャパシタＣ2の一方の電極に供給される。これによ
り、キャパシタＣ2に対するデータの書き込みが行われ、Ｖmns(i)に応じた電荷がキャパ
シタＣ2に蓄積される。なお、この期間ｔ0〜ｔ1では、第２の走査信号ＳＥＬ2がＬレベル
であるから、他方の駆動系２０ｂは非動作状態のままである。したがって、他方の駆動系
２０ｂのキャパシタＣ3，Ｃ4は、従前のフレームＦi-1におけるＶdif(i-1)（＝Ｖpls(i-1
)，Ｖmns(i-1)）を引き続き保持する。
【００６８】
続く駆動期間ｔ1〜ｔ2では、２つの駆動系２０ａ，２０ｂからの駆動電流を合成した合
成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ1において、第１の走査信
号ＳＥＬ1がＨレベルからＬレベルに立ち下がる。これにより、一方の駆動系２０ａのト
ランジスタＴ1，Ｔ3が共にオフするとともに、データ線Ｘa，Ｘbに対する差分データＶdi
f(i)の供給も停止する。しかしながら、トランジスタＴ2のゲートには、キャパシタＣ1の
保持データによって電圧Ｖpls(i)が引き続き印加されているので、これに応じた順駆動電
流Ｉpls1がトランジスタＴ2のチャネルを流れる。同様に、トランジスタＴ4のゲートには
、キャパシタＣ2の保持データによって電圧Ｖmns(i)が引き続き印加されているので、こ
れに応じた逆駆動電流Ｉmns1がトランジスタＴ2のチャネルを流れる。したがって、一方
の駆動系２０ａから出力される駆動電流は、（Ｉpls1−Ｉmns1）になる。また、他方の駆
動系２０ｂに関して、トランジスタＴ6のゲートには、キャパシタＣ3の保持データによっ
て電圧Ｖpls(i-1)が印加されているので、これに応じた順駆動電流Ｉpls2がトランジスタ
Ｔ6のチャネルを流れる。同様に、トランジスタＴ8のゲートには、キャパシタＣ4の保持
データによって電圧Ｖmns(i-1)が印加されているので、これに応じた逆駆動電流Ｉmns2が
トランジスタＴ8のチャネルを流れる。したがって、他方の駆動系２０ｂから出力される
駆動電流は、（Ｉpls2−Ｉmns2）になる。最終的な合成電流Ｉoledは（（Ｉpls1−Ｉmns1
）＋（pls2−Ｉmns2））になり、有機ＥＬ素子OLEDは、自己を流れる合成電流Ｉoledに応
じた輝度に設定される。
【００６９】
次のフレームＦi+1のデータ書込期間ｔ2〜ｔ3では、他方の駆動系２０ｂのキャパシタ
Ｃ3，Ｃ4に対するデータの書き込みが行われる。具体的には、タイミングｔ2において、
第２の走査信号ＳＥＬ2がＬレベルからＨレベルに立ち上がり、トランジスタＴ5，Ｔ7が
共にオンする。第１のデータ線Ｘaより供給された差分データＶdif(i+1)（＝Ｖpls(i+1)
）は、トランジスタＴ5を介して、キャパシタＣ3の一方の電極に供給される。これにより
、キャパシタＣ3に対するデータの書き込みが行われ、Ｖpls(i+1)に応じた電荷がキャパ
シタＣ3に蓄積される。一方、第２のデータ線Ｘbより供給された差分データＶdif(i+1)（
＝Ｖmns(i+1)）は、トランジスタＴ7を介して、キャパシタＣ4の一方の電極に供給される
。これにより、キャパシタＣ4に対するデータの書き込みが行われ、Ｖmns(i+1)に応じた
電荷がキャパシタＣ4に蓄積される。なお、この期間ｔ2〜ｔ3では、第１の走査信号ＳＥ
Ｌ1がＬレベルであるから、一方の駆動系２０ａは非動作状態のままである。したがって
、一方の駆動系２０ａのキャパシタＣ1，Ｃ2は、従前のフレームＦiにおけるＶdif(i)（
＝Ｖpls(i)，Ｖmns(i)）を引き続き保持する。
【００７０】
続く駆動期間ｔ3〜ｔ4では、２つの駆動系２０ａ，２０ｂからの駆動電流を合成した合
成電流Ｉoledが有機ＥＬ素子OLEDに供給される。タイミングｔ3において、第２の走査信
号ＳＥＬ2がＨレベルからＬレベルに立ち下がる。これにより、他方の駆動系２０ｂのト
ランジスタＴ5，Ｔ7が共にオフするとともに、データ線Ｘa，Ｘbに対する差分データＶdi
f(i+1)の供給も停止する。しかしながら、トランジスタＴ6のゲートには、キャパシタＣ3
の保持データによって電圧Ｖpls(i+1)が引き続き印加されているので、これに応じた順駆
動電流Ｉpls2がトランジスタＴ6のチャネルを流れる。同様に、トランジスタＴ8のゲート
には、キャパシタＣ4の保持データによって電圧Ｖmns(i+1)が引き続き印加されているの
で、これに応じた逆駆動電流Ｉmns2がトランジスタＴ8のチャネルを流れる。また、一方
の駆動系２０ａに関して、トランジスタＴ2のゲートには、キャパシタＣ1の保持データに
よって電圧Ｖpls(i)が印加されているので、これに応じた順駆動電流Ｉpls1がトランジス
タＴ2のチャネルを流れる。同様に、トランジスタＴ4のゲートには、キャパシタＣ2の保
持データによって電圧Ｖmns(i)が印加されているので、これに応じた逆駆動電流Ｉmns1が
トランジスタＴ4のチャネルを流れる。最終的な合成電流Ｉoledは（（Ｉpls1−Ｉmns1）
＋（pls2−Ｉmns2））となり、有機ＥＬ素子OLEDは、自己を流れる合成電流Ｉoledに応じ
た輝度に設定される。
【００７１】
このように、本実施形態によれば、電圧プログラム方式の画素回路において、互いに異
なる差分データＶdif(i)，Ｖdif(i+1)を用いた差分駆動を行うことで、低消費電力化を図
ることが可能になる。なぜなら、データ線Ｘ上の電圧振幅を低く抑えることができるから
である。これに起因して、データ線駆動回路４内の電圧ＤＡＣにおける消費電力の低減を
図ることができ、かつ、その回路構成を簡素化することができる。また、電圧ＤＡＣと画
素回路との間に存在するデータ線Ｘにおけるノイズの低減を図ることも可能になる。さら
に、大規模なディスプレイの場合には、階調データがそのまま出力されることが多いので
、中間回路に負荷がかかるが、本実施形態の場合には、階調データを圧縮して扱うことが
できるので、そのような負荷を低減できるという効果もある。
【００７２】
なお、本実施形態では、隣接フレーム間で差分値が０になるケースのように、駆動素子
から駆動電流を出力しない場合には、そのゲート−ソース間電圧Ｖgsが０Ｖになるような
差分データＶdifを画素回路に供給している。しかしながら、リーク電流が問題にならな
い範囲で、駆動素子に逆バイアスを与えるような差分データＶdifを画素回路に供給して
もよい。これにより、特に、アモルファスシリコン基板上に駆動素子を形成した場合に問
題となる「Ｖthシフト」、すなわち、同一方向のバイアスのみが印加し続けることで、駆
動素子のしきい値電圧Ｖthが経時変化してしまう現象を抑制できる。
【００７３】
（第４の実施形態）
本実施形態は、図８に示した電圧プログラム方式の画素回路を変更して、２本のデータ
線Ｘa，Ｘbを共用化して、１本のデータ線ＸにデータＶdif（＝Ｖpls，Ｖmns）を時分割
で供給するものである。図１に示した１本の走査線Ｙは、４本の走査線Ｙa〜Ｙdのセット
となる。
【００７４】
図１０は、本実施形態にかかる画素回路図である。この画素回路は、有機ＥＬ素子OLED
と、８個のトランジスタＴ1〜Ｔ8と、４個のキャパシタＣ1〜Ｃ4とで構成されている。本
実施形態にかかる画素回路も、交互に動作する２つの駆動系２０ａ，２ｂを備えており、
一方の駆動系２０ａが６つの回路要素Ｔ1〜Ｔ4，Ｃ1〜Ｃ2、他方の駆動系２０ｂが６つの
回路要素Ｔ5〜Ｔ8，Ｃ3〜Ｃ4でそれぞれ構成されている。なお、同図の例では、トランジ
スタＴ2，Ｔ6をｐチャネル型とし、その他をｎチャネル型としているが、これは一例にす
ぎず、別の組み合わせでチャネル型を設定してもよい。
【００７５】
一方の駆動系２０ａは、３つの回路要素Ｔ1，Ｔ2，Ｃ1によって構成される正駆動部と
、３つの回路要素Ｔ3，Ｔ4，Ｃ2によって構成される負駆動部とを有する。正駆動部に関
して、スイッチング素子であるトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供
給される第１の走査線Ｙaに接続されている。このトランジスタＴ1の一方の端子は、電圧
レベルの差分データＶdifが時分割で供給されるデータ線Ｘに接続されており、その他方
の端子は、キャパシタＣ1の一方の電極と、駆動素子であるｐチャネル型のトランジスタ
Ｔ2のゲートとに共通接続されている。キャパシタＣ1の他方の電極は、トランジスタＴ2
の一方の端子と共にＶdd端子に接続されており、トランジスタＴ2の他方の端子は、ノー
ドＮ1に接続されている。一方、負駆動部に関して、スイッチング素子であるトランジス
タＴ3のゲートは、第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙbに接続されてい
る。このトランジスタＴ3の一方の端子は、データ線Ｘに接続されており、その他方の端
子は、キャパシタＣ2の一方の電極と、駆動素子であるｎチャネル型のトランジスタＴ4の
ゲートとに共通接続されている。キャパシタＣ2の他方の電極は、トランジスタＴ4の一方
の端子と共にＶss端子に接続されており、トランジスタＴ4の他方の端子は、ノードＮ1に
接続されている。有機ＥＬ素子OLEDのアノードは、ノードＮ1に接続されており、そのカ
ソードはＶss端子に接続されている。
【００７６】
他方の駆動系２０ｂは、３つの回路要素Ｔ5，Ｔ6，Ｃ3によって構成される正駆動部と
、３つの回路要素Ｔ7，Ｔ8，Ｃ4によって構成される負駆動部とを有する。正駆動部に関
して、スイッチング素子であるトランジスタＴ5のゲートは、第３の走査信号ＳＥＬ3が供
給される第３の走査線Ｙcに接続されている。このトランジスタＴ5の一方の端子は、デー
タ線Ｘに接続されており、その他方の端子は、キャパシタＣ3の一方の電極と、駆動素子
であるｐチャネル型のトランジスタＴ6のゲートとに共通接続されている。キャパシタＣ3
の他方の電極は、トランジスタＴ6の一方の端子と共にＶdd端子に接続されており、トラ
ンジスタＴ6の他方の端子は、ノードＮ1に接続されている。一方、負駆動部に関して、ス
イッチング素子であるトランジスタＴ7のゲートは、第４の走査信号ＳＥＬ4が供給される
第４の走査線Ｙdに接続されている。このトランジスタＴ7の一方の端子は、データ線Ｘに
接続されており、その他方の端子は、キャパシタＣ4の一方の電極と、駆動素子であるｎ
チャネル型のトランジスタＴ8のゲートとに共通接続されている。キャパシタＣ4の他方の
電極は、トランジスタＴ8の一方の端子と共にＶss端子に接続されており、トランジスタ
Ｔ8の他方の端子は、ノードＮ1に接続されている。
【００７７】
図１１は、図１０に示した画素回路の動作タイミングチャートである。１Ｆに相当する
期間ｔ0〜ｔ3（またはｔ3〜ｔ6）における一連の動作プロセスは、期間ｔ0〜ｔ2（または
ｔ3〜ｔ5）のデータ書込プロセス（このプロセスは更に２つに細分化されている）と、こ
れに続く期間ｔ2〜ｔ3（またはｔ5〜ｔ6）の駆動プロセスとに大別される。
【００７８】
まず、フレームＦiのデータ書込期間ｔ0〜ｔ2では、一方の駆動系２０ａのキャパシタ
Ｃ1，Ｃ2に対するデータの書き込みがオフセットしながら順次行われる。期間ｔ0〜ｔ1で
は、第１の走査信号ＳＥＬ1がＨレベルになり、トランジスタＴ1がオンするが、他のトラ
ンジスタＴ3，Ｔ5，Ｔ7はオフである。したがって、この期間ｔ0〜ｔ1において、データ
線Ｘより供給された差分データＶdif(i)（＝Ｖpls(i)）は、トランジスタＴ1を介して、
キャパシタＣ1の一方の電極に供給される。これにより、キャパシタＣ1に対するデータの
書き込みが行われ、Ｖpls(i)に応じた電荷がキャパシタＣ1に蓄積される。続く期間ｔ1〜
ｔ2では、第２の走査信号ＳＥＬ2がＨになり、トランジスタＴ3がオンするが、他のトラ
ンジスタＴ1，Ｔ5，Ｔ7はオフである。したがって、この期間ｔ1〜ｔ2において、データ
線Ｘより供給された差分データＶdif(i)（＝Ｖmns(i)）は、トランジスタＴ3を介して、
キャパシタＣ2の一方の電極に供給される。これにより、キャパシタＣ2に対するデータの
書き込みが行われ、Ｖmns(i)に応じた電荷がキャパシタＣ2に蓄積される。なお、データ
書込期間ｔ0〜ｔ2では、第３および第４の走査信号ＳＥＬ3，ＳＥＬ4がＬレベルであるか
ら、他方の駆動系２０ｂは非動作状態のままである。したがって、他方の駆動系２０ｂの
キャパシタＣ3，Ｃ4は、従前のフレームＦi-1におけるＶdif(i-1)（＝Ｖpls(i-1)，Ｖmns
(i-1)）を引き続き保持する。
【００７９】
続く駆動期間ｔ2〜ｔ3では、２つの駆動系２０ａ，２０ｂからの駆動電流を合成した合
成電流Ｉoledが有機ＥＬ素子OLEDに供給され、有機ＥＬ素子OLEDは、自己を流れる合成電
流Ｉoledに応じた輝度に設定される。合成電流Ｉoledについては、第３の実施形態で説明
したので、ここでの説明を省略する。
【００８０】
次のフレームＦi+1のデータ書込期間ｔ3〜ｔ5では、一方の駆動系２０ａのキャパシタ
Ｃ3，Ｃ4に対するデータの書き込みがオフセットしながら順次行われる。期間ｔ3〜ｔ4で
は、第３の走査信号ＳＥＬ3がＨレベルになり、トランジスタＴ5がオンするが、他のトラ
ンジスタＴ1，Ｔ3，Ｔ7はオフである。したがって、この期間ｔ3〜ｔ4において、データ
線Ｘより供給されたフレームＦi+1の差分データＶdif(i+1)（＝Ｖpls(i+1)）は、トラン
ジスタＴ5を介して、キャパシタＣ3の一方の電極に供給される。これにより、キャパシタ
Ｃ3に対するデータの書き込みが行われ、Ｖpls(i+1)に応じた電荷がキャパシタＣ3に蓄積
される。続く期間ｔ4〜ｔ5では、第４の走査信号ＳＥＬ4がＨになり、トランジスタＴ7が
オンするが、他のトランジスタＴ1，Ｔ3，Ｔ5はオフである。したがって、この期間ｔ4〜
ｔ5において、データ線Ｘより供給された差分データＶdif(i+1)（＝Ｖmns(i+1)）は、ト
ランジスタＴ7を介して、キャパシタＣ4の一方の電極に供給される。これにより、キャパ
シタＣ4に対するデータの書き込みが行われ、Ｖmns(i+1)に応じた電荷がキャパシタＣ4に
蓄積される。なお、データ書込期間ｔ4〜ｔ5では、第１および第２の走査信号ＳＥＬ1，
ＳＥＬ2がＬレベルであるから、一方駆動系２０ａは非動作状態のままである。したがっ
て、一方の駆動系２０ａのキャパシタＣ1，Ｃ2は、従前のフレームＦiにおけるＶdif(i)
（＝Ｖpls(i)，Ｖmns(i)）を引き続き保持する。
【００８１】
続く駆動期間ｔ5〜ｔ6では、２つの駆動系２０ａ，２０ｂからの駆動電流を合成した合
成電流Ｉoledが有機ＥＬ素子OLEDに供給され、有機ＥＬ素子OLEDは、自己を流れる合成電
流Ｉoledに応じた輝度に設定される。
【００８２】
このように、本実施形態によれば、電圧プログラム方式の画素回路において、互いに異
なる差分データＶdif(i)，Ｖdif(i+1)を用いた差分駆動を行うことで、低消費電力化を含
む第３の実施形態と同様の効果が得られる。また、１本のデータ線ＸにデータＶdifを時
分割で供給しているので、第４の実施形態と比較して、データ線Ｘの本数が少なくて済む
。
【００８３】
（第５の実施形態）
上述した各実施形態では、１フレーム毎に差分データＩdif（またはＶdif）を交互に書
き込むものであったが、一方のフレーム（例えば奇数フレーム）で階調データを書き込ん
で、他方のフレーム（例えば偶数フレーム）で差分データを書き込むようにしてもよい。
この場合、一方のフレームにおいて駆動する駆動系２０ａ（または２０ｂ）に関しては、
２つの駆動系を有する必要はなく、単一の駆動系のみで足りる。
【００８４】
図１２は、本実施形態にかかる電圧プログラム方式の画素回路図である。この回路構成
上の特徴は、第１に、図８に示した一方の駆動系２０ａの負駆動部を構成する回路要素Ｔ
3，Ｔ4，Ｃ2をなくした点にある。第２に、ノードＮ1と他方の駆動系２０ｂとの間に、ス
イッチング素子であるｐチャネル型のトランジスタＴ9を追加した点にある。このトラン
ジスタＴ9は、第３の走査信号ＳＥＬ3によって導通制御される。この制御信号ＳＥＬ3は
、通常駆動を行うフレームＦiではＨレベルに設定され、差分駆動を行うフレームＦi+1で
はＬレベルに設定される。なお、それ以外の点については図８の構成と同様であるから、
同一の符号を付して、ここでの説明を省略する。
【００８５】
図１３は、図１２に示した画素回路の動作タイミングチャートである。１Ｆに相当する
期間ｔ0〜ｔ2（またはｔ2〜ｔ4）における一連の動作プロセスは、期間ｔ0〜ｔ1（または
ｔ2〜ｔ3）のデータ書込プロセスと、これに続く期間ｔ1〜ｔ2（またはｔ3〜ｔ4）の駆動
プロセスとに大別される。
【００８６】
まず、フレームＦiのデータ書込期間ｔ0〜ｔ1では、一方の駆動系２０ａのキャパシタ
Ｃ1に対するデータの書き込みが行われる。ここで、一方の駆動系２０ａに供給されるデ
ータは、先のフレームＦi-1の差分データＶdif(i-1)とは関係なく、フレームＦiの階調デ
ータＶdata(i)である点に留意されたい。これにより、キャパシタＣ1には、階調データＶ
data(i)に応じた電荷が蓄積される。なお、この期間ｔ0〜ｔ1では、第２の走査信号ＳＥ
Ｌ2がＬレベルであるから、他方の駆動系２０ｂは非動作状態のままである。したがって
、他方の駆動系２０ｂのキャパシタＣ3，Ｃ4は、従前のフレームＦi-1におけるＶdif(i-1
)（＝Ｖpls(i-1)，Ｖmns(i-1)）を引き続き保持する。
【００８７】
続く駆動期間ｔ1〜ｔ2では、一方の駆動系２０ａからの駆動電流Ｉoled1が合成電流Ｉo
ledとして有機ＥＬ素子OLEDに供給される。タイミングｔ1において、第１の走査信号ＳＥ
Ｌ1がＨレベルからＬレベルに立ち下がる。これにより、一方の駆動系２０ａのトランジ
スタＴ1がオフするが、トランジスタＴ2のゲートには、キャパシタＣ1の保持データによ
って電圧Ｖdata(i)が引き続き印加される。したがって、これに応じた順駆動電流Ｉoled1
がトランジスタＴ2のチャネルを流れる。これに対して、他方の駆動系２０ｂは、第３の
走査信号ＳＥＬ3にて導通制御されるトランジスタＴ9がオフしているので、ノードＮ1か
ら電気的に分離されている。したがって、合成電流Ｉoledは、一方の駆動系２０ａから出
力された駆動電流Ｉoled1そのものになる。
【００８８】
次のフレームＦi+1のデータ書込期間ｔ2〜ｔ3では、他方の駆動系２０ｂのキャパシタ
Ｃ3，Ｃ4に対するデータの書き込みが行われる。ここで、他方の駆動系２０ｂに供給され
るデータは、先のフレームＦiの階調データＶdataf(i)に対するフレームＦi+1の差分デー
タＶdif(i+1)（＝Ｖpls(i+1)，Ｖmns(i+1)である点に留意されたい。これにより、キャパ
シタＣ3,Ｃ4には、差分データＶdif(i+1)に応じた電荷が蓄積される。なお、この期間ｔ3
〜ｔ4では、第１の走査信号ＳＥＬ1がＬレベルであるから、一方駆動系２０ａは非動作状
態のままである。したがって、一方の駆動系２０ａのキャパシタＣ1は、従前のフレーム
ＦiにおけるＶdata(i)を引き続き保持する。
【００８９】
続く駆動期間ｔ3〜ｔ4では、一方の駆動系２０ａから駆動電流Ｉoled1が出力される。
それとともに、第３の走査信号ＳＥＬ3によって導通制御されるトランジスタＴ9がオンす
るため、他方の駆動系２０ｂから駆動電流（Ｉpls2−Ｉmns2）も出力される。したがって
、合成電流Ｉoledは、（Ｉoled1＋（Ｉpls2−Ｉmns2））になる。
【００９０】
本実施形態によれば、上述した各実施形態と同様の効果が得られるほか、データの書き
込み量を奇数フレームに偏らせることが可能になる。したがって、書き込み量が少ないフ
レームに書込時間を多く割り当てることができるので、データの書き込み不足の解消を図
ることができる。
【００９１】
また、本実施形態では、互いにことなるデータである階調データと差分データとの交互
書き込みを、図１２の画素回路を一例とした電圧プログラム方式への適用例で説明した。
しかしながら、本発明は、電流プログラム方式を含めて、これ以外の構成を有する画素回
路についても適用可能であることは当然である。
【００９２】
なお、上述した各実施形態では、電気光学素子として有機ＥＬ素子OLEDを用いた例につ
いて説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じ
て輝度が設定される電気光学素子（無機ＬＥＤ表示装置、フィールド・エミッション表示
装置等）、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置（エレクトロ
クロミック表示装置、電気泳動表示装置等）に対しても広く適用可能である。
【００９３】
さらに、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ
、携帯電話、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々
な電子機器に実装可能である。図１４は、一例として、上述した各実施形態にかかる電気
光学装置を実装した携帯電話１０の外観斜視図である。この携帯電話１０は、複数の操作
ボタン１１のほか、受話口１２、送話口１３とともに、上述した表示部１を備えている。
これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高め
ることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【図面の簡単な説明】
【００９４】
【図１】電気光学装置のブロック構成図
【図２】データ線駆動回路の構成図
【図３】第１の実施形態にかかる画素回路図
【図４】第１の実施形態にかかる動作タイミングチャート
【図５】第１の実施形態にかかる動作説明図
【図６】第２の実施形態にかかる画素回路図
【図７】第２の実施形態にかかる動作タイミングチャート
【図８】第３の実施形態にかかる画素回路図
【図９】第３の実施形態にかかる動作タイミングチャート
【図１０】第４の実施形態にかかる画素回路図
【図１１】第４の実施形態にかかる動作タイミングチャート
【図１２】第５の実施形態にかかる画素回路図
【図１３】第５の実施形態にかかる動作タイミングチャート
【図１４】電気光学装置を実装した携帯電話の外観斜視図
【符号の説明】
【００９５】
１  表示部
２  画素
３  走査線駆動回路
４  データ線駆動回路
５  制御回路
２０ａ  一方の駆動系
２０ｂ  他方の駆動系
４０  Ｘシフトレジスタ
４１  回路ユニット
４２，４４，４８  スイッチ群
４３  第１のラッチ回路
４５  第２のラッチ回路
４６  ＤＡＣ
４７  画素列メモリ
４９  差分算出回路
Ｔ1〜Ｔ14  トランジスタ
Ｃ1〜Ｃ4  キャパシタ
OLED  有機ＥＬ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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