(57)【特許請求の範囲】
【請求項１】
絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、
前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてＮｉ2Ｓｉ相よりなる第１のニッケルシリサイド層を形成する工程と、
前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、
前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ＮｉＳｉ相を主とする第２のニッケルシリサイド層に変換する工程と、を含み、
前記ウェット選択エッチングの後、前記変換工程の前に、前記第１のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記変換工程は、３４０〜４００℃の温度で実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記還元処理は、水素ガス雰囲気中、１２０〜２８０℃の温度で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面を、保護膜により覆った状態で実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第１のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面をシランガスに曝露しながら実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記金属ニッケル膜を形成する工程の後、前記第１のニッケルシリサイド層を形成する工程の前に、前記金属ニッケル膜の表面を還元雰囲気中において還元処理する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
前記ゲート電極のそれぞれの側壁面に第１および第２の側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記第１の側壁絶縁膜および第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、
前記ソースおよびドレイン領域の表面に、ＮｉＳｉ相を主とする第１および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
前記第１および第２のニッケルモノシリサイド層を形成する工程は、
前記シリコン基板上に、前記第１および第２の拡散領域を覆うように、また前記ゲート電極を前記第１および第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ｎｉ2Ｓｉ相を主とする組成の第１および第２のニッケルシリサイド層を、それぞれ形成する工程と、前記第１および第２のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、
前記ソースおよびドレイン領域において、前記第１および第２のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第１および第２のニッケルモノシリサイド層に変換する工程と、を含み、
前記ウェット選択エッチングの後、前記変換工程の前に、前記第１のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に半導体基板上に形成された不純物拡散領域やゲート電極に、低抵抗ニッケルシリサイド膜、特にＮｉＳｉ相のニッケルモノシリサイド膜を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体集積回路装置においては、高速化および高機能化、高記憶容量化、消費電力低減等のため、集積密度の向上および素子サイズの縮小が着実に進められている。今日では、ゲート長が１００ｎｍを切る半導体装置が出現しているが、このような超微細化半導体装置においては、ゲート長の短縮に伴って、解決すべき様々な困難性が生じており、従来技術の革新が不可避となっている。
【０００３】
従来、シリコン基板上に形成された半導体装置において不純物拡散領域と配線とを電気的に接続するために、コンタクト構造などの垂直配線構造が使われている。
【０００４】
コンタクト構造においては、コンタクトプラグにより、不純物拡散領域の表面に電気接続がなされるが、かかるコンタクト構造においては、コンタクトプラグがコンタクトする不純物拡散領域の表面に、コンタクト抵抗の低減を目的に、低抵抗シリサイド層を形成することが行われている。
【０００５】
従来、このようなシリサイド層は、金属膜をシリコン表面に堆積し、熱処理により前記金属膜をシリコン表面と反応させてシリサイド層を形成し、未反応の金属膜をウェットエッチングにより選択的に除去する、いわゆるサリサイド法により形成されている。
【０００６】
特に最近の６５ｎｍノード以降の世代で、ゲート長が例えば３５ｎｍあるいはそれ以下の超微細化半導体装置では、短チャネル効果を抑制するためにソース／ドレイン領域の接合深さを１００ｎｍ以下に低減するのが好ましく、このため、シリサイド形成に際しても、このような浅い接合を形成する不純物元素の分布プロファイルを乱さないように、４００以下の温度の熱処理で形成できるニッケルシリサイドが使われようとしている。またニッケルシリサイドは、ＳｉＧｅ混晶領域上にも安定に形成できるため、特に応力印加により動作速度を向上させる超高速半導体装置において、欠かせない材料となっている。
【特許文献１】特開昭６１−１２８５１号公報
【特許文献２】特開２００４−３５６２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、このように接合深さが１００ｎｍ以下の非常に浅い接合を有する超微細化・超高速半導体装置では、サリサイド法を使って拡散領域表面にシリサイド層を形成する際に、シリサイド形成反応が接合面を超えて生じないように、シリサイド形成反応領域を可能な限り浅くすることが好ましい。
【０００８】
このため、特許文献２には、サリサイド形成工程において、金属膜をシリコン表面と反応させてシリサイド形成反応を行う際に、シランガスを同時に供給し、金属膜表面からもシリサイド形成反応を進行させる、いわゆるエレベーテッドシリサイド形成技術が開示されている。
【０００９】
すなわち、従来のニッケルシリサイド形成工程では、シリコン表面に金属ニッケル膜を堆積し、これを前記シリコン表面のＳｉ原子と反応させてＮｉ2Ｓｉ相よりなるニッケルシリサイド層を形成し、さらにかかるＮｉ2Ｓｉ相よりなるニッケルシリサイド層を熱処理して、ＮｉＳｉ相よりなる低抵抗ニッケルモノシリサイド層を形成することが行われているが、上記エレベーテッドシリサイド形成技術によれば、前記金属ニッケル膜とシリコン面との反応の際に、先にも述べたように前記金属ニッケル膜の表面にシランガスを供給し、金属ニッケル膜の表面においてもニッケルシリサイド層の形成を行うことにより、前記金属ニッケル膜表面部分のＮｉ原子を、シランガスとの反応によるシリサイド形成に消費し、シリコン面と反応するＮｉ原子の量を減少させる。これにより、シリコン基板中に侵入するシリサイド層形成領域の深さを低減することができる。
【００１０】
一方、本発明の発明者は、本発明の基礎をなす研究において、シリコン基板表面に金属Ｎｉ膜との反応により形成した、Ｎｉ2Ｓｉ相のニッケルシリサイド膜を熱処理し、ＮｉＳｉ相の低抵抗ニッケルモノシリサイド層に変換する熱処理工程においても、Ｎｉ原子がシリコン面中に深く拡散し、浅い接合を破壊する場合があるのを見出した。このような浅い接合の破壊は、リーク電流の増大およびばらつきとして観測される。
【００１１】
また本発明の発明者は、本発明の基礎をなす研究において、前記Ｎｉ2Ｓｉ相のニッケルシリサイド膜の表面にも自然酸化膜は容易に形成され、その結果、形成されるＮｉＳｉ相のニッケルシリサイド膜のシート抵抗がばらついてしまう現象が生じるのを見出した。これは、サリサイド法では金属ニッケル膜をシリコン面と反応させてＮｉ2Ｓｉ相のニッケルシリサイド膜を形成した後、ウェット選択エッチングにより残留した金属ニッケル膜を除去するが、この時点で形成されたＮｉ2Ｓｉ相のニッケルシリサイド膜が大気に露出するためであると考えられる。
【課題を解決するための手段】
【００１２】
一の観点によれば本発明は、絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてＮｉ2Ｓｉ相よりなる第１のニッケルシリサイド層を形成する工程と、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ＮｉＳｉ相を主とする第２のニッケルシリサイド層に変換する工程と、を含み、前記ウェット選択エッチングの後、前記変換工程の前に、前記第１のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする半導体装置の製造方法を提供する。
【００１３】
他の観点によれば本発明は、基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、前記ゲート電極のそれぞれの側壁面に第１および第２の側壁絶縁膜を形成する工程と、前記シリコン基板中、前記第１の側壁絶縁膜および第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、前記ソースおよびドレイン領域の表面に、ＮｉＳｉ相を主とする第１および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、前記第１および第２のニッケルモノシリサイド層を形成する工程は、前記シリコン基板上に、前記第１および第２の拡散領域を覆うように、また前記ゲート電極を前記第１および第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ｎｉ2Ｓｉ相を主とする組成の第１および第２のニッケルシリサイド層を、それぞれ形成する工程と、前記第１および第２のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、前記ソースおよびドレイン領域において、前記第１および第２のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第１および第２のニッケルモノシリサイド層に変換する工程と、を含み、前記ウェット選択エッチングの後、前記変換工程の前に、前記第１のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１４】
本発明によれば、Ｎｉ2Ｓｉ相のニッケルシリサイド層を熱処理によりＮｉＳｉ相のニッケルモノシリサイド層に変換する工程を、前記Ｎｉ2Ｓｉ組成のニッケルシリサイド層をシランガス雰囲気に暴露しながら実行することにより、前記Ｎｉ2Ｓｉ相のニッケルシリサイド層からシリコン面中へのＮｉ原子の侵入を抑制することが可能で、前記シリコン領域表面に、所望のニッケルモノシリサイド層を浅く形成することが可能となる。その結果、前記シリコン領域に形成された接合が破壊されてリーク電流値がばらつき、またリーク電流値が増大する問題が解消する。その際ニッケルモノシリサイド層への変換は、前記シランガス雰囲気への露出により、前記Ｎｉ2Ｓｉ組成のニッケルシリサイド膜の表面部分からも進行し、得られたニッケルモノシリサイド層は極めて一様で低いシート抵抗を特徴とする。また、ウェット選択エッチングにより金属ニッケル膜を除去した後、Ｎｉ2Ｓｉ組成のニッケルシリサイド層を熱処理によりニッケルモノシリサイド層に変換する工程の前に、前記Ｎｉ2Ｓｉ相のニッケルシリサイド層の表面を還元処理することにより、得られるニッケルモノシリサイド層のシート抵抗をさらに低減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
［第1の実施形態］
図１Ａ〜１Ｌは、本発明の第１の実施形態による半導体装置１０の製造方法の概要を示す。また図２は、前記図１Ａ〜１Ｌのうち、図１Ｈ〜１Ｌの工程に対応したフローチャートを示す。
【００１６】
図１Ａを参照するに、前記半導体装置１０は、シリコン基板１上に形成されたｎチャネルＭＯＳトランジスタであり、前記シリコン基板１上にはＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域１Ｉにより素子領域１Ａが形成される。前記素子領域１Ａには、例えばｐ型ウェル（図示せず）が形成されている。
【００１７】
次に図１Ｂの工程において、前記シリコン基板１上にはＳｉＯＮ膜２が、１〜２ｎｍの膜厚で形成され、さらに図１Ｃの工程において、前記ＳｉＯＮ膜２上にポリシリコン膜３が形成される。
【００１８】
次に図１Ｄの工程において、前記ポリシリコン膜３およびその下のＳｉＯＮ膜２がパターニングされ、ポリシリコンゲート電極３ＧおよびＳｉＯＮゲート絶縁膜２Ｇが形成される。図示の例では前記半導体装置１０は、６０ｎｍノートあるいはそれ以降のｎチャネルＭＯＳトランジスタであり、前記ポリシリコンゲート電極３Ｇは、例えば３５ｎｍ、あるいはそれ以下のゲート長に形成されている。
【００１９】
次に図１Ｅの工程において、前記ゲート電極３ＧをマスクにＰ＋あるいはＡｓ＋が、典型的には１〜５ｋｅＶの加速電圧下、５〜９×１０14ｃｍ-2のドーズ量でイオン注入され、前記シリコン基板１中、前記ゲート電極３の両側に、例えばｎ型の拡散領域１ａ，１ｂが、それぞれソースおよびドレインエクステンション領域として、典型的には２０ｎｍ以下の接合深さに形成されている。
【００２０】
さらに図１Ｆの工程において、前記ゲート電極３Ｇのそれぞれの側壁面上に、側壁絶縁膜４Ａ，４Ｂが形成され、さらに図１Ｇの工程において、前記シリコン基板１中、前記側壁絶縁膜４Ａ，４Ｂのそれぞれ外側に、前記ゲート電極３Ｇおよび側壁絶縁膜４Ａ，４Ｂをマスクに、Ｐ＋が、典型的には６〜１５ｋｅＶの加速電圧下、５×１０13〜１０16ｃｍ-2の、あるいはＡｓ＋が典型的には３５〜４０ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入され、ｎ+型拡散領域１ｃ，１ｄが、それぞれ前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域として形成されている。
【００２１】
次に図１Ｈの工程において、前記図１Ｇの構造はスパッタ装置（図示せず）中に導入され、図２のフローチャートにおけるステップ１に対応して、前記図１Ｇの構造上に金属ニッケル膜５が、典型的には１０〜５０ｎｍの膜厚に、例えばＮｉターゲットを使ったスパッタ法により形成され、引き続き、図１Ｈのステップ２に対応して、前記金属ニッケル膜５上にＴｉＮ膜５Ｎが保護膜として、例えば反応性パッタ法により、例えば１０ｎｍの膜厚に形成される。
【００２２】
次に図１Ｉの工程において、前記図１Ｈの構造は、前記スパッタ装置から減圧ＣＶＤ装置などの成膜装置に移され、図２のステップ３に対応して、以下に説明するシリサイド形成工程が実行される。
【００２３】
より具体的には、前記図１Ｉの工程において前記図１Ｈの構造を、Ａｒなど不活性ガス雰囲気中、０．３Ｐａの圧力下、２２０〜２７０℃、好ましくは２４０℃の温度で１８０秒間熱処理し、前記金属ニッケル膜５を、前記ソース領域１ｃ，ドレイン領域１ｄ、ゲート電極３の表面と反応させ、組成が主としてＮｉ2Ｓｉで表されるニッケルシリサイド膜６ｓ，６ｄ，６ｇを、それぞれ前記ソース領域１ｃ，ドレイン領域１ｄ、ゲート電極３に、典型的には１２〜２０ｎｍの膜厚に形成する。
【００２４】
次に図２のステップ４に対応する図１Ｊの工程において、前記金属ニッケル膜５およびその表面のＴｉＮ層５Ｎは、例えば硫酸と過酸化水素水よりなるエッチャント（ＳＰＭ）を使った通常のウェット選択エッチング処理により除去され、さらに図２のステップ５に対応する図１Ｋの工程において、図１Ｊの構造は、水素ガス雰囲気中、１２０〜２８０℃の温度において、２０〜３００秒間還元処理される。なお図１Ｋの還元処理工程は、水素ガス雰囲気に限定されるものではなく、ニッケル酸化膜を還元できる雰囲気であれば、他の還元雰囲気中において実行することも可能である。
【００２５】
次に前記図２のステップ５に対応する図１Ｌの工程において、前記図１Ｋの構造は、シラン（ＳｉＨ4）ガス雰囲気中、３００〜５００℃、好ましくは３４０〜４００℃の温度で３０〜６００秒間熱処理され、前記Ｎｉ2Ｓｉ相を主とするシリサイド層６ｓ，６ｄ，６ｇは、ＮｉＳｉ相よりなる低抵抗ニッケルモノシリサイド層６Ｓ，６Ｄ，６Ｇに変換される。なお、図１Ｌの工程は、モノシランガス雰囲気以外にも、例えばジシラン（Ｓｉ2Ｈ6）雰囲気中において実行することが可能である。
【００２６】
図１Ｌの工程において、前記変換処理をシランガス雰囲気中において実行することにより、前記モノシリサイドへの変換反応は、前記シリサイド層６ｓ，６ｄ，６ｇの表面部分からも進行し、浅い拡散領域１ｃ，１ｄへのニッケルモノシリサイド層６Ｓ，６Ｄの侵入は効果的に抑制される。
【００２７】
図３Ａは、このようにして得られた拡散領域１ｃ，１ｄを有するｎチャネルＭＯＳトランジスタのオン電流−オフ電流特性を示す。
【００２８】
図３Ａを参照するに、実験ではゲート幅Ｗが２０μmの試料と１μmの試料を作製したが、前記図１Ｌの工程においてシランガス雰囲気中、４００℃で熱処理を行った場合には、いずれの試料においても、よく一致した特性が得られているのがわかる。
【００２９】
これに対し図３Ｂは、前記図１Ｌの工程においてＡｒガス雰囲気中、４００℃において熱処理を行った試料を示す。
【００３０】
図３Ｂを参照するに、ゲート幅Ｗが２０μmの場合には、オン電流−オフ電流特性のばらつきは少ないが、ゲート幅Ｗが１μmの試料では、特性が大きくばらつくことがわかる。
【００３１】
図４は、本実施形態により形成したｎ型拡散領域１ｃ，１ｄについて、リーク電流値の累積度数分布を求めた結果を示す。
【００３２】
図４を参照するに、前記図１Ｌの工程をシランガス雰囲気中、４００℃で行った場合でも３４０℃で行った場合でも、リーク電流値のばらつきはほとんどゼロで、しかもリーク電流値は１×１０-11Ａ／ｃｍ2以下であるのがわかる。これに対し、前記図１Ｌの工程を、従来のようにＡｒガス雰囲気中、４００℃で３０秒間行った比較対照例の場合には、リーク電流は大きくばらつき、５０％以上の試料において１×１０-8Ａ／ｃｍ2を超えるリーク電流が生じているのがわかる。これは、かなりの試料において、ソース／ドレイン領域１１ｃ，１１ｄの接合が、シリサイド形成反応により破壊されていることを示している。
【００３３】
これに対し、本実施例によれば、このようなリーク電流値のばらつきは生じておらず、またリーク電流値も前記比較対照例の大多数の試料に対して１／１０００〜１／１００００にまで低減しており、ニッケルモノシリサイド層６Ｓ，６Ｄが、拡散領域１ｃ，１ｄの浅い接合を破壊することなく、形成されていることがわかる。
【００３４】
図５は、ｎ＋型ポリシリコン膜上に、図１Ｌのシリサイド層６Ｇに対応して、幅が４０ｎｍのニッケルモノシリサイドパターンを、図２のステップ１〜６の工程で形成した場合の、シート抵抗値の累積度数分布を示す。
【００３５】
図５を参照するに、前記ステップ６の工程をモノシラン雰囲気中、４００℃あるいは３４０℃の温度で行った場合には、シート抵抗値のばらつきはほとんどなく、１０〜１５Ω／□のシート抵抗値が得られているのがわかる。これに対し、前記ステップ６の工程をＡｒガス雰囲気中、４００℃で３０秒間行った場合には、シート抵抗値は１０〜３０Ω／□の範囲でばらつくのがわかるが、これは図１Ｌの構造においてシリサイド層６Ｇの下部においてはＮｉＳｉ相の形成が十分に進行していても、表面部分においてはＮｉＳｉ相の形成が不完全であることを示唆している。
【００３６】
さらに図６は、図１Ｌのソース／ドレイン領域１１ｃ、１１ｄに対応してシリコン基板上に幅が０．１１μm、長さが１００μｍで形成されたｐ型拡散領域上に、前記ＮｉＳｉシリサイド層１１ｃ、１１ｄに対応して、前記図２のステップ１〜６の工程により形成されたニッケルモノシリサイド層のシート抵抗値の累積度数分布を示す。
【００３７】
図６を参照するに、この場合にも前記ニッケルモノシリサイド層を図２のステップ１〜６により形成した場合にはシート抵抗値は２０〜２５Ω／□の範囲に収斂するのに対し、ステップ６の工程をＡｒガス雰囲気中、４００℃で３０秒間行った場合には、シート抵抗値は２０〜４５Ω／□の範囲でばらつくことがわかる。
【００３８】
図６の結果も、このようなニッケルモノシリサイド層の下面では実際にＮｉＳｉ相の形成が充分に進行していても、上面ではＮｉ2Ｓｉ相が残留していることを示唆している。
【００３９】
図７は、前記図２の工程において、図１Ｋに対応するステップ５の水素熱処理工程を行った場合および省略した場合について、得られたＮｉＳｉニッケルシリサイド層のシート抵抗値および均一性を評価した結果を示す。ただし図７の実験はシリコン基板上に金属ニッケル膜を２０ｎｍの膜厚で形成し、さらにその上にＴｉＮ膜を１０ｎｍの膜厚で形成した後、Ａｒ雰囲気中、２４０℃で１８０秒間熱処理し、残留した金属ニッケル膜をＳＰＭにより除去した後、モノシランガス雰囲気中において３４０〜４００℃の範囲で９０秒間熱処理している。
【００４０】
図７を参照するに、前記モノシランガス雰囲気中における熱処理に先立って水素雰囲気中、２００℃の温度で熱処理を行った場合には、このような熱処理を省略した場合に比べ、得られるＮｉＳｉニッケルシリサイド層のシート抵抗がやや低減され、またシート抵抗の均一性が大きく改善されることがわかる。
【００４１】
以上より、図２のステップ６の工程において、Ｎｉ2Ｓｉ相のニッケルシリサイド層をＮｉＳｉ相のニッケルモノシリサイド層に変換する熱処理を、モノシランあるいはジシランガス雰囲気中において行うことにより、かかるニッケルシリサイド層を形成した接合のリーク電流を抑制することが可能となり、またシート抵抗を低減することが可能となり、さらにシート抵抗のばらつきを低減することが可能となることがわかる。
［第２の実施形態］
図８Ａ〜８Ｅは、本発明の第２の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４２】
図８Ａを参照するに、図８Ａの工程は図１Ｇの工程に引き続く工程であり、図１Ｇの構造上に、前記金属ニッケル膜５が例えばスパッタリング法により、約１０ｎｍの膜厚に形成される。
【００４３】
本実施例では、前記金属ニッケル膜５の表面に保護膜５Ｎは形成されることがなく、次の図８Ｂの工程において、前記図８Ａの構造を水素ガス雰囲気中において熱処理することにより、前記金属ニッケル膜５の表面に形成されたＮｉの自然酸化膜が金属Ｎｉに還元される。
【００４４】
次に図８Ｃの工程において、前記図８Ｂの構造は、モノシランあるいはジシランなどのシランガス雰囲気中、例えば２２０℃の温度で熱処理され、前記ソース領域1ｃ、ドレイン領域１ｄおよびポリシリコンゲート電極３Ｇの表面に、主としてＮｉ2Ｓｉ相よりなるニッケルシリサイド層６ｓ，６ｄ，６ｇが、それぞれ形成される。
【００４５】
また図８Ｃの工程では、前記金属ニッケル膜５の表面にも、主としてＮｉ2Ｓｉ相のニッケルシリサイド膜６が形成される。その際、前記図８Ｃの工程は、前記金属ニッケル膜５が全てシリサイド化しないように、すなわち前記金属ニッケル膜５が連続的に残留するように実行される。
【００４６】
図８Ｃの工程では、前記金属ニッケル膜５のシリサイド化反応が、前記ソース領域１ｃ、ドレイン領域１ｄあるいはポリシリコンゲート電極６Ｇとの界面のみならず、金属ニッケル膜５の表面からも進行するため、特に前記シリサイド層６ｓおよび６ｄのシリコン基板１中への侵入深さが低減され、シリサイド層６ｓおよび６ｄの形成は、前記拡散領域１ｃ，１ｄの表面部分に限定される。
【００４７】
次に図８Ｄの工程において前記金属ニッケル膜５およびその上のニッケルシリサイド膜６は、アンモニア過水（ＡＰＭ）および硫酸過水を順次適用することにより除去され、さらに図８Ｅの工程において、前記Ｎｉ2Ｓｉニッケルシリサイド層６ｓ、６ｄ、６ｇを、ＮｉＳｉ相のニッケルモノシリサイド層６Ｓ，６Ｄ，６Ｇに変換する熱処理が、モノシランあるいはジシランなどのシランガス雰囲気中、３００〜５００℃の温度で実行される。
【００４８】
図８Ｄの工程では、前記変換工程がシランガス雰囲気中において実行されるため、図８Ｅの工程においても、変換処理の結果形成されるＮｉＳｉ相のニッケルモノシリサイド層６Ｓ，６Ｄも、前記ソース領域１ｃ、ドレイン領域１ｄの表面近傍に限定され、前記拡散領域１ｃ、１ｄの接合が破壊されることはない。また前記ニッケルモノシリサイドへの変換反応は、前記シリサイド層６Ｓ，６Ｄ，６Ｇの表面においても充分に進行し、その結果、これらのシリサイド領域においては非常に一様で低いシート抵抗が実現される。
［第３の実施形態］
次に、本発明の第３の実施形態によるＣＭＯＳ素子の製造方法を、図９Ａ〜図９Ｆを参照しながら説明する。
【００４９】
図９Ａを参照するに、シリコン基板１１上にはＳＴＩ型の素子分離構造１１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域１１ＡおよびｐチャネルＭＯＳトランジスタの素子領域１１Ｂが画成されており、前記素子領域１１Ａはｐ型にドープされ、ｐ型ウェルを形成している。また前記素子領域１１Ｂはｎ型にドープされ、ｎ型ウェルを形成している。さらに前記素子領域１１Ａにおいては、図示はしないが、前記シリコン基板１１の表面近傍において、ｐ型純物元素により、前記ｎチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。同様に、前記素子領域１１Ｂにおいても、図示はしないが、前記シリコン基板１１の表面近傍において、ｎ型不純物元素により、前記ｐチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。
【００５０】
前記素子領域１１Ａには熱酸化膜やＳｉＯＮ膜など、あるいはその他の高誘電体膜（いわゆるｈｉｇｈ−Ｋ膜）よりなるゲート絶縁膜１２を介して、ポリシリコンゲート電極１３Ｎが、また前記素子領域１１Ｂには同じゲート絶縁膜１２を介してポリシリコンゲート電極１３Ｐが形成されており、前記素子領域１１Ａおよび１１Ｂにおいて別々に、ｎ型不純物元素およびｐ型不純物元素を、前記ゲート電極１３Ｎおよび１３Ｐを自己整合マスクに使い、前記ｎ型不純物元素の場合、例えばＡｓ+を１ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量で、また前記ｐ型不純物元素の場合、例えばＢ+を０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｎの両側に、ｎ型ソースおよびドレインエクステンション領域１１ａＮ，１１ｂＮが形成され、また前記素子領域１１Ｂにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｐの両側に、ｐ型ソースおよびドレインエクステンション領域１１ａＰ，１１ｂＰが形成される。なお、前記ゲート絶縁膜として使われるＳｉＯＮ膜は、例えば熱酸化膜をプラズマ窒化処理することにより、あるいはプラズマＣＶＤ法により、形成することが可能である。また前記ゲート絶縁膜として高誘電体膜を使う場合には、これを例えばＨｆＯ2，ＺｒＯ2やＡｌ2Ｏ3などの金属酸化物やＨｆＳｉＯ4やＺｒＳｉＯ4などの金属ケイ酸塩のＭＯＣＶＤ法あるいは原子層ＣＶＤ法（いわゆるＡＬＤ法）により、形成することができる。
【００５１】
次に図９Ｂの工程で、前記シリコン基板１１およびポリシリコンゲート電極１３Ｎ，１３Ｐの表面に、厚さが約１０ｎｍのＣＶＤ酸化膜１３Ｏを、前記ＣＶＤ酸化膜１３Ｏが前記シリコン基板１１の露出表面および前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの表面を連続して覆うように形成し、さらに前記ポリシリコンゲート電極１３Ｎ，１３Ｐの側壁面に、シリコンのドライおよびウェットエッチング処理、およびＨＦ処理に対して耐性を有する例えばＳｉＯＮ膜あるいはＳｉＮ膜よりなる側壁絶縁膜１３ＷＮを、前記ＣＶＤ酸化膜１３Ｏを介して、例えば３０ｎｍの厚さに形成する。
【００５２】
このような側壁絶縁膜１３ＷＮは、図９Ａの構造上にＳｉＯＮ膜あるいはＳｉＮ膜を、前記ソースエクステンション領域あるいはドレインエクステンション領域の不純物濃度分布が乱されないように６００℃以下の低温プロセス、例えばプラズマＣＶＤ法により堆積し、これを前記シリコン基板１１の表面が露出するまでエッチバックすることにより、形成することができる。
【００５３】
さらに図９Ｂの工程では、前記素子領域１１Ｂを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｎおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ａにおいてｎ型不純物元素、たとえはＡｓ+を１０ｋｅＶの加速電圧下、３×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｎ型拡散領域を、前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＮおよび１１ＤＮとして、それぞれ形成する。
【００５４】
さらに図９Ｂの工程では、前記素子領域１１Ａを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ｂにおいてｐ型不純物元素、たとえはＢ+を３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｐ型拡散領域を、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＰおよび１１ＤＰとして、それぞれ形成する。
【００５５】
さらに図９Ｂの工程では、前記ソースおよびドレイン領域１１ＳＰおよび１１ＤＰの耐圧向上のため、前記ポリシリコンゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに、前記素子領域１１Ｂにｐ型不純物元素、例えばＢ+をより大きな１０ｋｅＶの加速電圧下、より小さな１×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｐ型ソースおよびドレイン領域１１ＳＰ，１１ＤＰの下に、ｐ-型のバッファソースおよびドレイン領域１１ＳＰｂおよび１１ＤＰｂを、それぞれ形成する。
【００５６】
次に図９Ｃの工程において、前記図５Ｂ上にシリコン酸化膜１４をＣＶＤ法により、５０ｎｍの厚さに堆積し、さらに前記素子領域１１ＡをレジストマスクＲ１で覆った状態で、前記シリコン酸化膜１４を前記素子領域１１Ｂより除去する。
【００５７】
さらに図９Ｃの工程では、前記素子領域１１Ａを前記レジストマスクＲ１で覆ったまま、前記素子領域１１Ｂにおいて前記シリコン基板１１に対し、前記ポリシリコンゲート電極１３Ｐおよび側壁絶縁膜１３ＷＮを自己整合マスクに、ドライエッチングあるいは有機アルカリエッチャントを使ったウェットエッチングを適用し、あるいはこれらを順次組み合わせて適用し、前記シリコン基板中、前記側壁絶縁膜１３ＷＮの外側にトレンチ１１ＴＡ，１１ＴＢを、前記前記ソース／ドレイン領域１１ＳＰ，１１ＤＰを超えないような、例えば４０ｎｍの深さに形成する。また、前記トレンチ１１ＴＡ，１１ＴＢを形成する工程は、前記レジストマスクＲ１を除去した後で行うことも可能である。
【００５８】
さらに、このようなトレンチ１１ＴＡ，１１ＴＢの形成後、得られた構造をＨＦによりウェットエッチングし、特に前記トレンチ１１ＴＡ，１１ＴＢの底面および側壁面からエッチング残渣などの不純物を除去する。
【００５９】
また図９Ｃの工程では、前記シリコン基板１１中への前記トレンチ１１ＴＡ，１１ＴＢの形成に伴い、前記ポリシリコンゲート電極１３Ｐも部分的にエッチングを受ける。
【００６０】
次に図９Ｄの工程において前記レジスト膜Ｒ１を除去し、このようにして得られた構造が、減圧ＣＶＤ装置中に導入され、シランガス（ＳｉＨ4）およびゲルマン（ＧｅＨ4）ガスを、ジボランなどのｐ型ドーパントガスとともに６００℃以下の温度で供給することにより、前記トレンチＴＡ、ＴＢを充填するように、ＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャルに成長させる。
【００６１】
例えば、かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの成長は、５５０℃の基板温度において、５〜１３３０Ｐａの水素雰囲気中、ＳｉＨ4ガスを分圧が１〜１０Ｐａになるように、またＧｅＨ4ガスを分圧が０．１〜１０Ｐａになるように、さらに塩化水素（ＨＣｌ）エッチングガスを、１〜１０Ｐａの分圧になるように供給することにより、実行することができる。
【００６２】
かかるＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長に伴い、前記ポリシリコンゲート電極１３Ｐ上においても、多結晶ＳｉＧｅ層１４Ｃが成長する。前記ＳｉＧｅ層１４Ａ〜１４Ｃの成長は、１〜４０分間行われ、その結果、前記トレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂは、前記シリコン基板１１とゲート絶縁膜１２との界面を超えて成長する。かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの形成の結果、前記ゲート絶縁膜１２直下のチャネル領域には大きな一軸性圧縮応力が印加され、前記チャネル領域を輸送されるホールの移動度が大きく増大する。
【００６３】
このような限られた面積における低温成長の結果、前記ＳｉＧｅ層１４Ａ，１４Ｂは、従来、Ｓｉ基板上に成長させる場合の限界と考えられていた、原子濃度で２０％のＧｅ濃度を超えて、結晶品質を劣化させることなく、原子濃度で２８％のＧｅを含むことが可能であるのが確認されている。
【００６４】
図９Ｄの構造では、図９Ｃの工程において前記トレンチ１１ＴＡ，１１ＴＢが前記側壁絶縁膜１３ＷＮを自己整合マスクに形成されているため、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは前記チャネル領域に最も近接して形成され、前記チャネル領域に印加される一軸性圧縮応力を最大にすることが可能である。
【００６５】
図９Ｄの工程では、さらに前記素子領域１１Ａがレジストパターンで覆われ、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂに、Ｂ＋が５ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入され、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは、ｐ型にドープされる。前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは、それぞれｐ型ソースおよびドレイン領域１１ＤＰおよび１１ＤＰの一部を構成する。
【００６６】
なお前記図９Ｄの工程において前記ＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャル成長する際に、原料ガスにＢ2Ｈ6などのｐ型ドーパントガスを添加することも可能である。この場合には、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは、別段のイオン注入工程を行わなくともｐ型にドープされている。
【００６７】
さらに図９Ｅの工程において、前記素子領域１１Ａに残されていたＣＶＤ酸化膜１４が、前記シリコン基板１１の表面が露出するまでエッチバックされ、その結果、前記素領域１１Ａにおいては前記ゲート電極１３ＮのＳｉＮ側壁絶縁膜１３ＷＮのさらに外側に、外側側壁酸化膜１４Ｗが形成され、前記素子領域１１Ｂを図示しないレジストマスクで覆った状態で、前記ポリシリコンゲート電極１３Ｎ，前記側壁酸化膜１３Ｏ、前記側壁絶縁膜１３ＮＷおよび外側側壁酸化膜１４Ｗをマスクに、Ｐ+などのｎ型不純物元素を、１５ｋｅＶの加速電圧下、７×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記シリコン基板中、前記ソース／ドレイン領域１１ＳＮ，１１ＤＮよりも深い位置に、ｎ-型のバッファソース／ドレイン領域１１ＳＮｂ，１１ＤＮｂを形成する。
【００６８】
このように前記バッファソース／ドレイン領域１１ＳＮｂ、１１ＤＮｂを前記外側側壁酸化膜１４Ｗのさらに外側に形成することにより、本実施例では前記拡散領域１１ＳＮｂ、１１ＤＮｂの間に充分な間隔を確保することが可能となり、かかる拡散領域を介したリーク電流の発生を抑制することができる。
【００６９】
図９Ｅの工程の後、さらにサリサイドプロセスを行うことにより、前記ｎ型ソース／ドレイン領域１１ＳＮ，１１ＤＮ、ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰ、ｎ型ポリシリコンゲート電極１３Ｎ、およびｐ型ポリシリコンゲート電極１３Ｐ上に、ニッケルモノシリサイドよりなるシリサイド層１６Ｓ，１６Ｄ，１６Ｇを形成する。
【００７０】
本発明によれば、このように共通基板上にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成することにより、高速ＣＭＯＳ素子を構成することが可能になる。
【００７１】
図１０Ａ〜１０Ｄは、前記図９Ｆの工程を詳細に示す。
【００７２】
図１０Ａを参照するに、前記図９Ｅの構造上に金属ニッケル膜１５が、約１０ｎｍの膜厚に、スパッタ法あるいは電子ビーム蒸着法により形成され、さらに前記金属ニッケル膜１５上にＴｉＮ膜１５Ｎが、反応性スパッタにより、約１０ｎｍの膜厚に形成される。
【００７３】
次に図１０Ｂの工程において、前記図１０Ａの構造は、Ａｒガス雰囲気中、２４０℃の温度で１８０秒間熱処理され、前記ソース領域１１ＳＮおよびＳｉＧｅ混晶層１１ＳＰの表面部分に、Ｎｉ2Ｓｉを主成分とするニッケルシリサイド層１６ｓが、また前記ドレイン領域１１ＤＮおよびＳｉＧｅ混晶層１４Ｂの表面部分に、同様なニッケルシリサイド層１６ｄが、また前記ゲート電極１３Ｎおよび１３Ｐの表面部分に、同様なニッケルシリサイド層１６ｇが形成される。
【００７４】
図１０Ｂの工程では、さらに前記金属ニッケル膜１５およびその上のＴｉＮ膜１５Ｎが、ＳＰＭを使ったウェット選択エッチングにより除去されている。
【００７５】
次に図１０Ｃの工程において、前記図１０Ｂの構造は減圧ＣＶＤ装置などのＣＶＤ装置中に導入され、前記ニッケルシリサイド層１６ｓ、１６ｄ、１６ｇの表面に形成された自然酸化膜が、水素ガス雰囲気中、１×１０4Ｐａの圧力下、１４０〜２００℃で３０〜６０秒間の熱処理により除去される。前記金属ニッケル膜１５およびＴｉＮ膜１５Ｎを除去するウェット選択エッチング工程は大気中で行われるため、露出されたニッケルシリサイド層１６ｄ，１６ｄ，１６ｇの表面には、自然酸化膜が形成される可能性があることに注意すべきである。なお図１０Ｃのシリサイド形成工程は、下地となるＳｉＧｅ混晶領域１４Ａ，１４Ｂが、先の図１０Ｂの工程におけるイオン注入工程のためアモルファス相となっているため、ＳｉＧｅ混晶層上であるにもかかわらず、均一に進行する。
【００７６】
次に、図１０Ｄの工程において、引き続き同じＣＶＤ装置中において、モノシラン（ＳｉＨ4）あるいはジシラン（Ｓｉ2Ｈ6）ガス雰囲気中、１×１０4Ｐａの圧力下、３００〜５００℃、好ましくは３４０〜４００℃の温度で３０〜６００秒間の熱処理が実行され、前記Ｎｉ2Ｓｉ相を主成分とするニッケルシリサイド層１６ｓ、１６ｄ、１６ｇは、それぞれＮｉＳｉ相を主成分とするニッケルモノシリサイド層１６Ｓ，１６Ｄ，１６Ｇに変換される。
【００７７】
本実施例によれば、素子領域１１ＢのｐチャネルＭＯＳトランジスタのソースおよびドレイン領域に対応して、シリコン基板１１よりも格子定数の大きいＳｉＧｅエピタキシャル領域１４Ａ，１４Ｂを形成することにより、前記ゲート電極１４Ｃ直下のチャネル領域に、基板面に平行に作用する一軸性の圧縮応力を誘起することが可能で、これにより、前記チャネル領域におけるホールの移動度を大きく向上させることが可能になる。
【００７８】
その際、ニッケルシリサイドを使うことにより、このようなＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に低抵抗シリサイド層１６Ｓ，１６Ｄを、安定に形成することが可能となる。
その際、形成される低抵抗シリサイド層１６Ｓ，１６Ｄのシリコン下地層中への侵入深さは、先の実施形態と同様、図６Ｃのシリサイド形成工程がシラン雰囲気中において実行されるため、２０ｎｍ以下に抑制され、シリサイド層１６Ｓ，１６Ｄが、浅いソース拡散領域あるいはドレイン拡散領域を貫通して、素子領域を構成するウェルと短絡を生じてしまう問題は、生じない。
【００７９】
また本発明では特に、図９Ｃのトレンチ形成工程において、ウェットエッチングを使うことにより、トレンチ１１ＴＡ，１１ＴＢの側壁面にＳｉ（１１１）面などの結晶面を露出させることが可能で、図９Ｄの工程でエピタキシャル成長されるＳｉＧｅ混晶層１４Ａ，１４Ｂの結晶品質を向上させることができる。また前記トレンチ形成工程を、ドライエッチングとウェットエッチングを組み合わせて実行することにより、前記トレンチ１１ＴＡ，１１ＴＢの側壁面を、図９Ｄに示すように、前記ゲート絶縁膜１２直下のチャネル領域に向かって侵入する楔形状に形成することができるが、この場合、かかるトレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂの先端部は、前記側壁絶縁膜１３ＷＮ直下の領域に侵入し、前記チャネル領域に近接するため、前記チャネル領域における一軸性圧縮応力の大きさはさらに増大し、前記ｐチャネルＭＯＳトランジスタの動作速度をさらに増大させることができる。
【００８０】
以上、本発明をバルクシリコン基板上に形成されたＭＯＳトランジスタおよびＣＭＯＳ素子を例に説明したが、本発明はＳＯＩ基板上に形成されるＭＯＳトランジスタあるいはＣＭＯＳ素子においても有効である。
【００８１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００８２】
（付記１）  絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、
前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてＮｉ2Ｓｉ相よりなる第１のニッケルシリサイド層を形成する工程と、
前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、
前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ＮｉＳｉ相を主とする第２のニッケルシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法。
【００８３】
（付記２）  前記変換工程は、３４０〜４００℃の温度で実行されることを特徴とする付記１記載の半導体装置の製造方法。
【００８４】
（付記３）  前記ウェット選択エッチングの後、前記変換工程の前に、前記第1のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする付記１または２記載の半導体装置の製造方法。
【００８５】
（付記４）  前記還元処理は、水素ガス雰囲気中、１２０〜２８０℃の温度で実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【００８６】
（付記５）  前記第1のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面を、保護膜により覆った状態で実行されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【００８７】
（付記６）  前記第１のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面をシランガスに曝露しながら実行されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【００８８】
（付記７）  前記金属ニッケル膜を形成する工程の後、前記第1のニッケルシリサイド層を形成する工程の前に、前記金属ニッケル膜の表面を還元雰囲気中において還元処理する工程を含むことを特徴とする付記６記載の半導体装置の製造方法。
【００８９】
（付記８）  基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
前記ゲート電極のそれぞれの側壁面に第１および第２の側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記第1の側壁絶縁膜および第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、
前記ソースおよびドレイン領域の表面に、ＮｉＳｉ相を主とする第1および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
前記第1および第２のニッケルモノシリサイド層を形成する工程は、
前記シリコン基板上に、前記第1および第２の拡散領域を覆うように、また前記ゲート電極を前記第1および第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ｎｉ2Ｓｉ相を主とする組成の第１および第２のニッケルシリサイド層を、それぞれ形成する工程と、前記第1および第２のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、
前記ソースおよびドレイン領域において、前記第１および第２のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第１および第２のニッケルモノシリサイド層に変換する工程と、よりなることを特徴とする半導体装置。
【００９０】
（付記９）
前記変換処理工程は、３４０〜４００℃の温度で実行されることを特徴とする付記８記載の半導体装置。
【００９１】
（付記１０）
前記ウェット選択エッチング工程の後、前記第1および第２のニッケルモノシリサイド層形成工程の前に、前記第1および第２のニッケルシリサイド膜を還元性雰囲気中で還元処理する工程を含むことを特徴とする付記８または９記載の半導体装置の製造方法
（付記１１）
前記還元処理工程は、水素ガス雰囲気中、１２０〜２８０℃の温度で実行されることを特徴とする請求項１０記載の半導体装置の製造方法。
【００９２】
（付記１２）
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中に、前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、イオン注入を行う工程を含むことを特徴とする付記８〜１１のうち、いずれか一項記載の半導体装置の製造方法。
【００９３】
（付記１３）
前記ソースおよびドレイン領域は、ＳｉＧｅ混晶層よりなることを特徴とする付記８〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【００９４】
（付記１４）
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中、前記第１および第２の側壁絶縁膜の外側において前記シリコン面をエッチングし、前記第１および第２の側壁面のそれぞれ外側において第１および第２の凹部を形成する工程と、前記第１および第２の凹部中にＳｉＧｅ混晶層をエピタキシャルに成長させる工程とよりなることを特徴とする付記１３記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９５】
【図１Ａ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図１Ｂ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図１Ｃ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図１Ｄ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図１Ｅ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図１Ｆ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図１Ｇ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図１Ｈ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図１Ｉ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図１Ｊ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図１Ｋ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図１Ｌ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１２）である。
【図２】図１Ｈ〜図１Ｌに対応する半導体装置の製造工程を示すフローチャートである。
【図３Ａ】図２のステップ６の熱処理をシランガス雰囲気中において行った場合に得られたトランジスタ特性を示す図である。
【図３Ｂ】図２のステップ６の熱処理を不活性ガス雰囲気中において行った場合に得られたトランジスタ特性を示す図である。
【図４】図２のプロセスで作成されたトランジスタのソース／ドレイン領域における接合リーク電流の累積度数分布を、比較対照例と比較して示す図である。
【図５】図２のプロセスで作成されたトランジスタのゲート電極に形成されたニッケルモノシリサイド層におけるシート抵抗の累積度数分布を、比較対照例と比較して示す図である。
【図６】図２のプロセスで作成されたトランジスタのソース／ドレイン領域に形成されたニッケルモノシリサイド層におけるシート抵抗の累積度数分布を、比較対照例と比較して示す図である。
【図７】図２のステップ５の還元雰囲気処理の効果を検証する図である。
【図８Ａ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図８Ｂ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図８Ｃ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図８Ｄ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図８Ｅ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図９Ａ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その６）である。
【図１０Ａ】前記図９Ｆの工程の詳細を示す図（その１）である。
【図１０Ｂ】前記図９Ｆの工程の詳細を示す図（その２）である。
【図１０Ｃ】前記図９Ｆの工程の詳細を示す図（その３）である。
【図１０Ｄ】前記図９Ｆの工程の詳細を示す図（その４）である。
【符号の説明】
【００９６】
１，１１  シリコン基板
１Ａ，１１Ａ，１１Ｂ  素子領域
１Ｉ，１１Ｉ  素子分離領域
１ａ，１ｂ，１１ａＮ，１１ｂＮ，１１ａＰ，１１ｂＰ  ソース／ドレインエクステンション領域
１ｃ，１ｄ，１１ＳＮ，１１ＤＮ，１１ＳＰ，１１ＤＰ  ソース／ドレイン領域
１１ＳＮｂ、１１ＤＮｂ、１１ＳＰｂ、１１Ｄｐｂ  埋込拡散領域
１２  ゲート絶縁膜
３，１３Ｎ，１３Ｐ  ゲート電極
４Ａ，４Ｂ，１３ＷＮ，１４Ｗ  側壁絶縁膜
１４Ａ，１４Ｂ  ＳｉＧｅ混晶層
５，１５  金属ニッケル膜
５Ｎ，１５Ｎ  ＴｉＮ保護膜
６ｓ，６ｄ，６ｇ，１６ｓ，１６ｄ，１６ｇ  Ｎｉ2Ｓｉ層
６Ｓ，６Ｄ，６Ｇ，１６Ｓ，１６Ｄ，１６Ｇ  ＮｉＳｉ層
【図１Ａ】
0004674165.tif 000002
【図１Ｂ】
0004674165.tif 000003
【図１Ｃ】
0004674165.tif 000004
【図１Ｄ】
0004674165.tif 000005
【図１Ｅ】
0004674165.tif 000006
【図１Ｆ】
0004674165.tif 000007
【図１Ｇ】
0004674165.tif 000008
【図１Ｈ】
0004674165.tif 000009
【図１Ｉ】
0004674165.tif 000010
【図１Ｊ】
0004674165.tif 000011
【図１Ｋ】
0004674165.tif 000012
【図１Ｌ】
0004674165.tif 000013
【図２】
0004674165.tif 000014
【図３Ａ】
0004674165.tif 000015
【図３Ｂ】
0004674165.tif 000016
【図４】
0004674165.tif 000017
【図５】
0004674165.tif 000018
【図６】
0004674165.tif 000019
【図７】
0004674165.tif 000020
【図８Ａ】
0004674165.tif 000021
【図８Ｂ】
0004674165.tif 000022
【図８Ｃ】
0004674165.tif 000023
【図８Ｄ】
0004674165.tif 000024
【図８Ｅ】
0004674165.tif 000025
【図９Ａ】
0004674165.tif 000026
【図９Ｂ】
0004674165.tif 000027
【図９Ｃ】
0004674165.tif 000028
【図９Ｄ】
0004674165.tif 000029
【図９Ｅ】
0004674165.tif 000030
【図９Ｆ】
0004674165.tif 000031
【図１０Ａ】
0004674165.tif 000032
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
0004674165.tif 000035