(57)【特許請求の範囲】
【請求項１】
一連の電流源と、アップおよびダウンのパルス信号が存在しないときに前記電流源内の電流供給トランジスタを導電状態に維持するアイドル・パスと、を含むチャージポンプへアップパルス信号とダウンパルス信号とを供給する位相周波数検知器を備え、入力信号へのクロック信号をロックする位相ロックループ回路であって、
アイドル・パス有効化信号とアイドル・パス無効化信号に応答して前記アイドル・パスをそれぞれ有効化しまたは無効化する第１の手段が存在し、
アップおよびダウンのパルス信号が出現する直前にアイドル・パス有効化信号を生成し、かつ、アップおよびダウンのパルス信号がそれぞれ消滅した直後にアイドル・パス無効化信号をそれぞれ生成する第２の手段が存在する、ことを特徴とする位相ロックループ回路。
【請求項２】
前記第２の手段は、ダウンカウンタ分周器とフリップフロップとを含み、
前記ダウンカウンタ分周器は、ローカウントで前記アイドル・パスの有効化信号を生成し、カウントを再開した後にハイカウントで前記アイドル・パスの無効化信号を生成するための信号を前記フリップフロップへ供給する、ことを特徴とする請求項１に記載の位相ロックループ回路。
【請求項３】
前記ローカウントは１であることを特徴とする請求項２に記載の位相ロックループ回路。
【請求項４】
前記第２の手段は、ジッパ分周器およびフリップフロップを含むことを特徴とする請求項１に記載の位相ロックループ回路。
【請求項５】
前記ジッパ分周器の帰還パスからの信号が前記フリップフロップの第１の入力に接続され、
前記ジッパ分周器のクロック出力の信号が前記フリップフロップの第２の入力に接続されることを特徴とする請求項４に記載の位相ロックループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一連の電流源と、アップおよびダウンのパルス信号が存在しないときに前記電流源内の電流供給トランジスタを導電状態に維持するアイドル・パスと、を含むチャージポンプへアップおよびダウンのパルス信号を供給する位相周波数検知器を備え、入力信号へのクロック信号をロックする位相ロックループ回路に関する。
【０００２】
【従来の技術】
位相周波数検知器とチャージポンプは、シンセサイザにおける重要部品である。シンセサイザがロックされると、位相周波数探知機は、短いアップまたはダウンのパルス信号をチャージポンプに供給する。アップパルス信号またはダウンパルス信号が継続する、ナノ秒もの短い時間で、チャージポンプは、アップおよびダウン電流パルスをその出力にそれぞれ均等に供給しなければならない。標準的なチャージポンプは、オフ（電流無し）から飽和（電流オン）へと変化するときに、カレントミラートランジスタがスイッチオンする時間定数に制限される。ＮおよびＰＭＯＳは、異なる時間定数で応答するので、このような異なる時間定数を補償するために位相検知器のフィードバックには追加の遅延を含めなければならない。この追加の遅延によりアップまたはダウンの電流が安定できるようになる。
【０００３】
多少なりとも導通しているミラートランジスタに注入されるノイズの時間が延びるので、増大するノイズが遅延の欠点である。
【０００４】
ＪＳＳＣ，１１．１９９２，ｐｐ１５９９のアイ・ヤング（Ｉ．Ｙｏｕｎｇ），「５〜１１０ＭＨｚのロックレンジを有するマイクロプロセッサ用のＰＬＬクロック生成器（Ａ  ＰＬＬ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ  ｗｉｔｈ  ５  ｔｏ  １１０ＭＨｚ  ｏｆ  Ｌｏｃｋ  Ｒａｎｇｅ  ｆｏｒ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ）」、およびＪＳＳＣ，１０．１９９８，ｐｐ１２１８〜１２２３のエム・ジョンソン（Ｍ．Ｊｏｈｎｓｏｎ），「ＣＰＵコプロセッサ同期用の可変遅延ラインＰＬＬ（Ａ  ｖａｒｉａｂｌｅ  ｄｅｌａｙ  ｌｉｎｅ  ＰＬＬ  ｆｏｒ  ＣＰＵ−ｃｏｐｒｏｃｅｓｓｏｒ  ｓｙｎｃｒｏｎｉｚａｔｉｏｎ）」は、ダミーパスを用いてミラートランジスタが飽和領域を残すことを防止する点が記載されている。ダミーパスの電流を切り替えることにより、アップパスもダウンパスも不活性としながらミラートランジスタ内の電流が安定に保たれる。この既知の解決方法は、位相周波数検知器に必要な遅延を大幅に減少または回避する。
【０００５】
【発明が解決しようとする課題】
しかしながら、テール電流が常に流れるため、電力が増大するということがこの既知の方法の欠点である。
【０００６】
本発明の目的は、アイドル・パスを有するチャージポンプを制御するために必要な電力量を低減することにある。
【０００７】
【課題を解決するための手段】
このため、本発明にかかる位相ロックループ回路は、アイドル・パス有効化信号とアイドル・パス無効化信号に応答して上記アイドル・パスをそれぞれ有効化しまたは無効化する第１の手段が存在し、アップおよびダウンのパルス信号が出現する直前にアイドル・パス有効化信号を生成し、かつ、アップおよびダウンのパルス信号がそれぞれ消滅した直後にアイドル・パス無効化信号をそれぞれ生成する第２の手段が存在する、ことを特徴とする。
【０００８】
アップおよびダウンのパルス信号そのものが、引き続くアップおよびダウンのパルス信号間の実質的により長い時間と比較して非常に短い時間のみ持続するので、大幅な節電が達成される。
【０００９】
以下、添付図面に示される様々な実施形態を参照しながら本発明をより詳細に説明する。
【００１０】
【発明の実施の形態】
図１を参照すると、位相周波数検知器１と、参照番号２で総括的に示されるチャージポンプ２とが示されている。チャージポンプ２は、第１の電流源３と第２の電流源４とを備える。電流源３は、第１の三点スイッチ５に接続され、また、電流源４は、第２の三点スイッチ６に接続される。三点スイッチ５および６の第１の位置は文字Ａで示され、第２の位置は文字Ｂで示され、さらに第３の位置は文字Ｃで示される。位置Ｃの接点は、ワン・タイム・アンプ７の出力８に接続される。ワン・タイム・アンプ７の入力は、接続Ｂに接続される。接続Ｂはまた、引き続くループフィルタ（図示せず）へのチャージポンプ２の接続にも接続される。三点スイッチ５は、制御回路１０の出力９によって制御される。三点スイッチ６は、制御回路１２の出力１１に接続される。制御回路１０および１２のそれぞれの第１の入力１３および１４は、位相検出器１のアップ信号出力１５およびダウン信号出力１６にそれぞれ接続される。制御回路１０および１２のそれぞれの第２の入力１７および１８は、いずれも起動信号回路２０の出力１９にそれぞれ接続される。起動信号回路２０は、図２および図３を参照しながらより詳細に説明する。位相周波数検知器はさらに、ライン２１を介して電圧制御発振器２１（図示せず）に接続され、またライン２２を介して直接、または追加の参照周波数分周回路（図示せず）を介して参照回路に接続される。
【００１１】
アップまたはダウンのパルスの持続時間は１ｎｓの桁で非常に短く、この一方、引き続くアップおよびダウンのパルス間の時間はずっと長い点に注目されたい。回路２０は、その出力１９で信号を生成し、従って制御回路１０および１２の入力１７および１８における信号を生成する。回路２０の、以下において起動信号と呼ぶ出力信号は、アップまたはダウンのパルス信号が出現する直前に始まり、上述のアップまたはダウンのパルス信号が消滅した直後に再び消滅する。三点スイッチ５が位置Ａ、位置Ｂまたは位置Ｃに存在するかどうかを決定するときの出力９の真理値表を図５に示す。図５は、引き続く行で、三点スイッチ５および６の引き続く位置を時間の関数として示すように構成した。
【００１２】
アップ信号が位相周波数検知器１の出力１５に存在せず、ダウン信号が出力１６に存在せず、かつ、起動信号回路２０の出力１９に何らの信号も存在しないとき、三点スイッチ５および６はその位置Ａにある。引き続いて、アップパルス信号が位相周波数検知器１の出力１５に出現するかまたはダウンのパルス信号が出力１６に出現する直前に、起動信号回路２０の出力１９に信号が現れる。この信号は、制御回路１０および１２の入力１７および１８に現れる。アップパルス信号が出力１５と入力１３に存在せず、かつ、ダウンパルス信号も出力１６と入力１４に存在しないと同時に入力１７および１８に信号が出現する結果、位置Ｃをとるように制御回路１０および１２が三点スイッチ５および６を制御する。位置Ｃにおいて電流源３および４は、ワン・タイム・アンプ７の出力８に接続されて電流の生成と引き出しを開始する。即ち、電流源３および４が起動する。実際には、引き続いて、アップとダウンのパルス信号のいずれもが非常に短い時間だけ現れる。ロック状態では、アップとダウンのパルス信号のいずれも等しい長さを有する。しかしながら、アンロックの状態では、両方のうちの一つが他方よりも長い存続期間を有する。この点を図５の真理値表の第３行目に示す。制御回路１０および１２は、双方の入力、即ち、制御回路１０の入力１３および１７並びに制御回路１２の入力１４および１８で信号を受け取ると直ぐに、出力９および１１で信号がそれぞれ生成されて三点スイッチ５および三点スイッチ６を制御してそれぞれ位置Ｂをとるように構成される。出力１５または１６のいずれかは、それぞれ出力１６または１５よりも少し長く信号を伝搬するので、２つの三点スイッチ５および６のうちの一つが他方よりも少し長い間その位置Ｂに切り替えられる。出力１５でのアップパルス信号と出力１６でのダウンパルス信号の双方が消滅した後は、制御回路１０および１２はいずれもそれぞれ入力１３および１４で信号を有することなく、それぞれ入力１７および１８で未だに信号を有している。出力９および１１での出力信号は、それぞれ再び位置Ｃがとられるように三点スイッチ５および６をそれぞれ制御する。続いて、次のアップパルス信号またはダウンパルス信号が出力１５および１６でそれぞれ現れるまでには「長い」時間がかかるので、起動信号回路２０は、その出力１９での起動信号、従って制御回路１０および１２の入力１７および１８での起動信号を消滅させることにより、制御回路１０および１２を再び休止させる。制御回路１０および１２はどの入力においてももはや何らの信号を有していないので、出力９および１１は、三点スイッチ５および６をその位置Ａに移動させる信号を伝搬する。
【００１３】
図２は、起動回路２０の第１の実施の形態を示す。図２に示す起動信号回路は、ダウンカウンタ分周器３０とフリップフロップ３１とを含む。ダウンカウンタ分周器３０は、位相周波数検知器１のシンセサイザと参照入力との間に接続される。ダウンカウンタ分周器３０の入力３２は、高周波信号源、例えば電圧制御発振器（図示せず）の入力に接続される。ダウンカウンタ分周器３０は、カウント１に達した直後に出力３３で信号が現れ、かつ、カウントゼロに達した直後に出力３４に信号が現れるように構成される。カウント１とゼロは単なる例示である。この信号は、出力３３において２や３などの他の低いカウントで出現することとしても良い。出力３４においては、高い開始カウンタまたはその直後に達する数値で信号が現れることとしても良い。最初に出力３３に信号が現れてその後に出力３４に信号が現れるという点が重要である。出力３３は、フリップフロップ３１のクロックパルス入力に接続される。出力３４は、フリップフロップ３１の入力ＳＯ（セット出力）に接続される。フリップフロップ３１の出力Ｑは、図１に示す出力１９と等価である。位相周波数検知器１の出力１５および１６にアップまたはダウンパルス信号がそれぞれ出現する直前に、出力３３に信号が現れる。ダウンカウンタ分周器３０の出力３３における信号は、フリップフロップ３１の出力Ｑでの信号の開始を引き起こす。引き続いて、カウントゼロに達すると直ぐに、ダウンカウンタ分周器３０の出力３４に接続される位相周波数検知器はトリガされて出力１５でアップパルス信号を生成するかまたは出力１６でダウンパルス信号を生成する。出力３４での信号が消滅すると、フリップフロップ３１は、出力Ｑを再びローにする。ダウンカウンタ分周器３０とフリップフロップ３１とこれらの相互接続とが協動して制御回路２０の出力１９での信号と同一の信号を発生させることは、上述の記載から明らかである。従って、図２に示すように相互に接続されたダウンカウンタ分周器３０およびフリップフロップ３１は、図１に示す起動信号回路２０にフリップフロップ３１のＱ出力を設けた回路を形成する。フリップフロップ３１のＱ出力は、起動信号回路２０の出力１９を構成する。
【００１４】
図３は、起動信号回路２０の他の実施形態を示す。この場合もまた、フリップフロップ３１が出力Ｑ、入力ＳＯおよび入力ＣＰとともに示されている。さらに、個別のセル３５／１，３５／２，３５／３，３５／４および３５／５…等を備えるジッパ分周器３５が示されている。ジッパ分周器は、シセロ・ヴォーチャ（Ｃｉｃｅｒｏ  Ｖａｕｃｈｅｒ）およびディータ・カスパコヴィッツ（Ｄｉｅｔｅｒ  Ｋａｓｐｅｒｋｏｖｉｔｚ）のＩＥＥＥ，ＪＳＳＣ１９９８年７月「完全に統合された衛星受信機用の広域チューニングシステム（Ｗｉｄｅ−ｂａｎｄ  Ｔｕｎｉｎｇ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｆｕｌｌｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｓａｔｅｌｌｉｔｅ  Ｒｅｃｅｉｖｅｒｓ）」に記載されている。個別分周器３５／１のクロック入力３６は、水晶発振器（図示せず）またはＶＣＯ（図示せず）からクロック信号を受け取る。個別分周器３５／１のクロック出力は個別分周器３５／２のクロック入力に接続され、個別分周器３５／１と３５／２との間にクロック信号ｃｌｋ１が現れる。同様にしてクロック信号ｃｌｋ２，ｃｌｋ３，ｃｌｋ４，…等が現れる。ジッパ分周器３５の右側（図示せず）からｑｄｆｆ信号が図３に示すように右から左へ移動する。フリップフロップ３１の入力ＣＰは、インバータ３７への信号ｃｌｋ４へ接続され、さらにフリップフロップ３１のＳＯは、インバータ３８を介して信号ｑｄｆｆ３へ接続される。フリップフロップ３１の入力Ｑは、論理１に常にセットされる。
【００１５】
図３に示す回路の動作は以下の通りである。フリップフロップ３１の出力Ｑは、図４の信号３９に示されるように、通常ローである。信号ｑｄｆｆ３がハイになると直ぐに、図４において４０で示すように、ＷＵＰ（ｗａｋｅ−ｕｐ：起動）信号が現れるフリップフロップ３１の出力Ｑもまた、図４において４１で示すようにハイになる。図４にも示すように、フリップフロップ３１の出力ＱにおけるＷＵＰ信号がハイになった後に、これはクロック信号の後に再びローになり、これにより、図４において４２および４３でそれぞれ示すように、ｃｌｋ４がローになる。これにより、フリップフロップ３１の出力Ｑでの起動信号ＷＵＰがｑｄｆｆ信号のリーディングエッジで始まり、クロック信号のトレーリングエッジで止まる。図４はまた、アップまたはダウンパルス信号Ｕ／Ｄの出現と、そのごく直後の消滅も示す。図示の構成では、信号ｑｄｆｆ３は、ｑｄｆｆ信号ｑｄｆｆ２およびｑｄｆｆ１並びに個別分周器３５／１のｑｄｆｆ出力信号の前において、アップまたはダウン信号４４の前にリーディングエッジが現れる最後のｑｄｆｆ信号である。また、クロック信号ｃｌｋ４は、アップまたはダウン信号４４の出現および消滅の後にトレーリングエッジが現れる最初のクロック信号である。従って、起動信号ＷＵＰは、アップまたはダウン信号４４の前のリーディングエッジとアップまたはダウン信号４４の後のトレーリングエッジとを有する利用可能な最短の信号である。それでも、他のｑｄｆｆ信号、例えばｑｄｆｆ４またはｑｄｆｆ５などを利用し、また他のクロック信号、例えばｃｌｋ５，ｃｌｋ６などを利用することは可能である。
【００１６】
図３に示すようにフリップフロップ３１並びにインバータ３７および３８に相互に接続されたジッパ分周器３５も、図１に関連して規定される起動回路２０の仕様を満たすことは明らかである。
【００１７】
個別の分周器３５／ｎ（ｎは１，２，３，などに等しい）の出力ｑｄｆｆにおけるパルスが図３の右から左へと伝搬し、個別分周器のそれぞれで再ロックされるので、信号内にはリーディングステージのノイズのみが存在する。これにより、ループの始まりで可能な限り信号が取り出され、起動信号の選択が非常に自由になる。個別分周器３５／１のｑｄｆｆ出力は、矢印Ａで示すように、位相周波数検知器に接続されて位相周波数検知器用のクロックとして機能する。ｑｄｆｆパスは、分周比で設定される周期性を有するパルスを収容する。このパルスの長さは、先行する個別分周器のクロック出力のクロック期間の半分である。ループの最後（図示しない右側）から分周器の最初、個別分周器３５／１の左手へパルスが伝搬する。このパルスは、各セルで出力クロック２つ分だけ遅延させられる。この信号ｑｄｆｆは、到来するクロックパルスを指示し、従って、チャージポンプのアイドル・パスを介してアイドル電流が流れることができるように利用される。
【００１８】
以上の説明の後に、示された回路の様々な形態が当業者には明らかになったであロー。これらの実施形態は、最初の特許請求の範囲の保護範囲内に含めることを企図したものである。
【図面の簡単な説明】
【図１】  本発明にかかる位相周波数検知器の一つおよびチャージポンプの一つを示す。
【図２】  本発明にかかる第２の手段を示す。
【図３】  本発明にかかる第２の手段の第２の実施形態を示す。
【図４】  様々なタイミング信号を示す。
【図５】  真理値表を示す。
【符号の説明】
１  位相周波数検知器
２  チャージポンプ
３，４  電流源
５，６  三点スイッチ
７  ワン・タイム・アンプ
１０，１２  制御回路
２０  起動信号回路
３０  ダウンカウンタ分周器
３１  フリップフロップ
３５  ジッパ分周器
【図１】
0004781595.tif 000002
【図２】
0004781595.tif 000003
【図３】
0004781595.tif 000004
【図４】
0004781595.tif 000005
【図５】
0004781595.tif 000006