(57)【特許請求の範囲】
【請求項１】
複数のメモリセルから構成された少なくとも１つのアレイを含むメモリデバイスにおけるブロック書き込み回路であって、前記複数のメモリセルから構成された少なくとも１つのアレイの各々が行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合され、以下、
前記複数のディジット線より多数の入力／出力線と、
該入力／出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも１つのディジット線を各入力／出力線へ選択的に結合する、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路は、入力およびそれぞれの入力／出力線に結合した出力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、ドライバ回路と、
データ信号を受信するように適合された入力および該ドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、標準モード又は前記ブロック書き込み動作モード中に、前記標準モードにおいて、前記アドレス信号に基づく制御によって１つの自身の入力を、１つの自身の前記出力線に結合するか、前記ブロック書き込み動作モードにおいて、前記アドレス信号に依存せず１つの自身の入力を複数の自身の出力線の全てに対して結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。
【請求項２】
前記スイッチ回路が、前記ブロック書き込み動作モード中に単一のディジット線を各入力／出力線に結合する、請求項１に記載のブロック書き込み回路。
【請求項３】
前記マルチプレクサ回路の前記入力が、前記ブロック書き込み動作モード中に色レジスタから色ビットデータ信号を受信する、請求項１に記載のブロック書き込み回路。
【請求項４】
前記スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力／出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項１に記載のブロック書き込み回路。
【請求項５】
前記マルチプレクサ回路が、１個の入力および４個の出力を含む、請求項１に記載のブロック書き込み回路。
【請求項６】
複数のメモリセルから構成された少なくとも１つのアレイを含むメモリデバイスにおけるブロック書き込み回路であって、前記複数のメモリセルから構成された少なくとも１つのアレイの各々が行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合され、以下、
複数の入力／出力線と、
該入力／出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも１つのディジット線を各入力／出力線へ選択的に結合する、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路は、入力およびそれぞれの入力／出力線に結合した出力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、ドライバ回路と、
データ信号を受信するように適合された入力および該ドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モード中に、第１の信号に応答して、その入力をその出力の選択された出力に結合し、そしてその入力をその出力のそれ以外の出力から切り離し、標準書き込み動作モード中、アドレス信号に基づく制御によって入力と出力を結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。
【請求項７】
前記第１の信号が、ブロック書き込み信号および複数の列マスク信号を含む、請求項６に記載のブロック書き込み回路。
【請求項８】
前記スイッチ回路が、前記ブロック書き込み動作モード中に単一のディジット線を各入力／出力線に結合する、請求項６に記載のブロック書き込み回路。
【請求項９】
前記マルチプレクサ回路の前記入力が、前記ブロック書き込み動作モード中に色レジスタから色ビットデータ信号を受信する、請求項６に記載のブロック書き込み回路。
【請求項１０】
前記スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力／出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項６に記載のブロック書き込み回路。
【請求項１１】
前記マルチプレクサ回路が、１個の入力および４個の出力を含む、請求項６に記載のブロック書き込み回路。
【請求項１２】
各データ信号を受信するように適合された複数のデータ端子と、複数のアレイ群であって、各アレイ群は複数のアレイを含み、各アレイは行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合された、アレイ群とを備えるメモリデバイスにおけるブロック書き込み回路であって、
複数の入力／出力線群であって、各入力／出力線群は複数の入力／出力線を含む、入力／出力線群と、
複数のスイッチ回路であって、各スイッチ回路は、各入力／出力線群の該入力／出力線と関連したアレイ群中の該アレイの該ディジット線との間で結合され、そして各スイッチ回路は、標準モード、又はブロック書き込み動作モード中のアドレス信号に応答して、少なくとも１つのディジット線を各入力／出力線へ選択的に結合する、スイッチ回路と、
複数の書き込みドライバ群であって、各書き込みドライバ群は、関連した入力／出力線群中のそれぞれの入力／出力線に結合した出力を有する複数の書き込みドライバ回路を含み、各書き込みドライバ回路は入力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、書き込みドライバ群と、
各データ端子にバッファを介して結合した複数の入力および複数の出力群を含むマルチプレクサ回路であって、各出力群は各入力と関連し、そして各出力群は関連した書き込みドライバ群中の該書き込みドライバ回路の各入力に結合した複数の出力を含み、前記出力群に対して、標準モード又は前記ブロック書き込み動作モード中に、前記標準モードにおいて、前記アドレス信号に基づく制御によって１つの自身の入力を前記出力群の出力の１つに結合するか、前記ブロック書き込み動作モードにおいて、前記アドレス信号に依存せず１つの自身の入力を前記出力群の出力の全てに結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。
【請求項１３】
各スイッチ回路が、前記標準モード、又はブロック書き込み動作モード中に単一のディジット線を各入力／出力線に結合する、請求項１２に記載のブロック書き込み回路。
【請求項１４】
前記マルチプレクサ回路の前記入力のそれぞれが、前記ブロック書き込み動作モード中に色レジスタ中の対応する格納位置から各色ビットデータ信号を受信する、請求項１２に記載のブロック書き込み回路。
【請求項１５】
各スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力／出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項１２に記載のブロック書き込み回路。
【請求項１６】
前記マルチプレクサ回路が、列マスク信号に応答して前記ブロック書き込みモードでさらに作動し、各入力を前記関連した出力群中の前記出力の選択された出力から切り離す、請求項１２に記載のブロック書き込み回路。
【請求項１７】
前記複数のアレイおよび入力／出力線群は、それぞれ４個のアレイおよび４個の入力／出力線群を含み、各入力／出力線群は３２個の入力／出力線を含み、前記複数のデータ端子は３２個のデータ端子を含み、そして前記マルチプレクサ回路の各出力群は４個の出力を含む、請求項１２に記載のブロック書き込み回路。
【請求項１８】
前記マルチプレクサ回路が、各出力群について１個のマルチプレクサを含む、請求項１２に記載のブロック書き込み回路。
【請求項１９】
各マルチプレクサが、１個の入力および４個の出力を含む、請求項１８に記載のブロック書き込み回路。
【請求項２０】
複数のデータ端子、ならびに行および列状に配置された複数のメモリセルを含むアレイを備えるメモリデバイス中のブロック書き込み回路であって、各ディジット線は関連した列中の複数のメモリセルに結合され、該ブロック書き込み回路は、以下、
複数の入力／出力線と、
該入力／出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも１つのディジット線を各入力／出力線へ選択的に結合する、スイッチ回路と、
複数の書き込みドライバ回路であって、各書き込みドライバ回路は、入力およびそれぞれの入力／出力線に結合した出力を有し、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、書き込みドライバ回路と、
複数のバッファ回路であって、各バッファ回路は出力、それぞれのデータ端子に結合された入力、およびイネーブル信号を受信するように適合されたイネーブル端子を含み、各バッファ回路は該イネーブル信号がアクティブである場合、その入力に印加された信号に応答してその出力に信号を発生させ、そして該イネーブル信号がインアクティブである場合、その出力を高インピーダンス状態にする、バッファ回路と、
複数のマスキング信号を受信するように適合され、複数のイネーブル信号を該マスキング信号に応答して該バッファ回路の各イネーブル端末端子に印加する、マスキング回路と、
該バッファ回路の各出力に結合した複数の入力、および該書き込みドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モードの制御信号に応答して動作可能であり、標準書き込み動作モード中のアドレス信号に基づく制御によって動作可能である、マルチプレクサ回路と、
を備える、ブロック書き込み回路。
【請求項２１】
前記マルチプレクサ回路が前記ブロック書き込みモード中にさらに作動し、列マスク信号に応答して関連した出力の選択された出力から各入力を切り離す、請求項２０に記載のブロック書き込み回路。
【請求項２２】
前記マルチプレクサ回路が前記ブロック書き込みモード中に作動し、各その入力を４個の関連した出力へ結合する、請求項２０に記載のブロック書き込み回路。
【請求項２３】
前記マスキング回路が複数のバイトマスク信号およびビットマスク信号を受信するように適合され、そして各バイトマスク信号に応答して８個の対応するイネーブル信号をイネーブルまたはディセーブルするように作動し、そして対応するビットマスク信号に応答して各イネーブル信号をイネーブルまたはディセーブルする、請求項２０に記載のブロック書き込み回路。
【請求項２４】
前記マスキング回路が複数のＡＮＤゲートを含み、各ＡＮＤゲートはそれぞれのビットマスク信号を受信するように適合された第１の入力、および各バイトマスク信号を受信するように適合された第２の入力を含み、そしてその出力上に対応するイネーブル信号を発生させる、請求項２０に記載のブロック書き込み回路。
【請求項２５】
各バッファ回路の前記入力が、色レジスタ中に格納される複数の色ビット信号のそれぞれの信号を受信するように適合された、請求項２０に記載のブロック書き込み回路。
【請求項２６】
前記スイッチ回路が、前記ブロック書き込みモードの作動中に１個のディジット線を各入力／出力線へ結合する、請求項２０に記載のブロック書き込み回路。
【請求項２７】
アドレス信号を受け取るようにされたアドレスバスと、 制御信号を受け取るようにされた制御バスと、
少なくとも１つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも１つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも１つのアレイと、
該アドレスバスおよび該少なくとも１つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り／書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含むメモリデバイスであって、
該ブロック書き込み回路が、
複数の入力／出力線と、
該入力／出力線と該少なくとも１つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも１つのディジット線を各入力／出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出／出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
データ信号を受け取るようにされた入力、および該ドライバ回路のそれぞれの入力に結合された複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は該ブロック書き込み動作モードの期間に制御信号に応答してその入力をその出力に結合し、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力に結合する、マルチプレクサ回路とを含む、メモリデバイス。
【請求項２８】
前記メモリデバイスがＤＲＡＭを含む、請求項２７に記載のメモリデバイス。
【請求項２９】
前記マルチプレクサ回路がさらに、列マスクモードで動作してその出力のうちの選択された出力をその入力から切り離す、請求項２７に記載のメモリデバイス。
【請求項３０】
前記マルチプレクサ回路が、その入力上で、色レジスタに格納された色ビットデータ信号を受け取る、請求項２７に記載のメモリデバイス。
【請求項３１】
前記スイッチ回路が信号ディジット線を各入力／出力線に結合する、請求項２７に記載のメモリデバイス。
【請求項３２】
アドレス信号を受け取るようにされたアドレスバスと、 制御信号を受け取るようにされた制御バスと、
少なくとも１つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも１つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも１つのアレイと、
該アドレスバスおよび該少なくとも１つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り／書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含むメモリデバイスであって、
該ブロック書き込み回路が、
複数の入力／出力線と、
該入力／出力線と該少なくとも１つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも１つのディジット線を各入力／出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出／出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力、該データバスのそれぞれのデータ端子に結合された入力、およびイネーブル信号を受け取るようにされたイネーブル端子を含み、各バッファ回路が、該イネーブル信号がアクティブの場合にその入力上に印加された信号に応答してその出力上に信号を発生させ、そして該イネーブル信号がイナクティブの場合にその出力を高インピーダンス状態にする、複数のバッファ回路と、
該データバスに結合され、そして複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング回路が該マスキング信号に応答して複数のイネーブル信号を該バッファ回路のそれぞれのイネーブル端子に印加する、マスキング回路と、
該バッファ回路のそれぞれの出力に結合された複数の入力、および該書き込みドライバ回路のそれぞれの入力に結合された複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路が該ブロック書き込み動作モードにおいて制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路と、
該データバスおよび該マルチプレクサ回路の入力に結合された色レジスタであって、該色レジスタが、該ブロック書き込みモードにおいて、該データバス上に印加された色データビットを格納し、そして該マルチプレクサ回路の入力へ色データビットを印加するように動作可能である、色レジスタとを含む、メモリデバイス。
【請求項３３】
前記メモリデバイスがＤＲＡＭを含む、請求項３２に記載のメモリデバイス。
【請求項３４】
前記マルチプレクサ回路がさらに、列マスク信号に応答して、列マスクモードで動作してその入力の各々を前記関連する出力のうちの選択された出力から切り離す、請求項３２に記載のメモリデバイス。
【請求項３５】
前記スイッチ回路が、前記標準モード、又はブロック書き込みモード期間に、１つのディジット線を各入力／出力線に結合する、請求項３２に記載のメモリデバイス。
【請求項３６】
アドレス、データ、制御信号をそれぞれ内部アドレスバス、制御バス、およびデータバス上に発生させ、そして所望の機能を行うように動作可能である論理回路と、
該内部アドレスバス、データバス、および制御バスを介して該論理回路に結合されたメモリデバイスを含む混載型メモリデバイスであって、
該メモリデバイスは、
アドレス信号を受け取るようにされたアドレスバスと、
制御信号を受け取るようにされた制御バスと、
少なくとも１つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも１つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも１つのアレイと、
該アドレスバスおよび該少なくとも１つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り／書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含み、
該ブロック書き込み回路は、
複数の入力／出力線と、
該入力／出力線と該少なくとも１つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも１つのディジット線を各入力／出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出／出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力と各データ端子に結合される入力と、イネーブル信号を受け取るようにされたイネーブル端子とを含み、各バッファ回路は、該イネーブル信号がアクティブの場合、その入力に印加される信号に応答してその出力に信号を発生させ、該イネーブル信号がイナクティブの場合、その出力を高インピーダンス状態にする、複数のバッファ回路と、
複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング信号に応答して該バッファ回路の各イネーブル端子に複数のイネーブル信号を印加する、マスキング回路と、
該バッファ回路の各出力に結合された複数の入力と、該ドライバ回路の各入力に結合された複数の出力とを有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モード中、制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路とを含む、混載型メモリデバイス。
【請求項３７】
前記メモリデバイスがＤＲＡＭを含む、請求項３６に記載の混載型メモリデバイス。
【請求項３８】
前記マルチプレクサ回路がさらに、列マスクモードで動作してその出力のうちの選択された出力をその入力から切り離す、請求項３６に記載の混載型メモリデバイス。
【請求項３９】
前記マルチプレクサ回路が、その入力上で、色レジスタに格納された色ビットデータ信号を受け取る、請求項３６に記載の混載型メモリデバイス。
【請求項４０】
前記スイッチ回路が信号ディジット線を各入力／出力線に結合する、請求項３６に記載のメモリデバイス。
【請求項４１】
データ入力デバイスと、
データ出力デバイスと、
該データ入力および出力デバイスに結合された計算回路であって、該計算回路が混載型メモリデバイスを含む、計算回路とを含む、コンピュータシステムであって、
該混載型メモリデバイスは、
所望の機能を行うように動作可能であり、そしてアドレス信号、データ信号および制御信号をそれぞれの内部アドレスバス、データバスおよび制御バス上に発生させるように動作可能である論理回路と、
該内部アドレスバス、データバスおよび制御バスを介して該論理回路に結合されたメモリデバイスとを含み、
該メモリデバイスは、
アドレス信号を受け取るようにされたアドレスバスと、
制御信号を受け取るようにされた制御バスと、
少なくとも１つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも１つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも１つのアレイと、
該アドレスバスおよび該少なくとも１つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、 該データバスに結合された読み取り／書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含み、
該ブロック書き込み回路は、
複数の入力／出力線と、
該入力／出力線と該少なくとも１つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも１つのディジット線を各入力／出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出／出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力と各データ端子に結合される入力と、イネーブル信号を受け取るようにされたイネーブル端子とを含み、各バッファ回路は、該イネーブル信号がアクティブの場合、その入力に印加される信号に応答してその出力に信号を発生させ、該イネーブル信号がイナクティブの場合、その出力を高インピーダンス状態にする、複数のバッファ回路と、
複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング信号に応答して該バッファ回路の各イネーブル端子に複数のイネーブル信号を印加する、マスキング回路と、
該バッファ回路の各出力に結合された複数の入力と、該ドライバ回路の各入力に結合された複数の出力とを有するマルチプレクサ回路であって、該マルチプレクサ回路は、該ブロック書き込み動作モード中に、制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路とを含む、コンピュータシステム。
【請求項４２】
前記メモリデバイスがＤＲＡＭを含む、請求項４１に記載のコンピュータシステム。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、概して半導体メモリに関し、より詳細には広い内部データパスを有するメモリデバイス内でブロック書き込みデータ転送を行うための方法および回路に関する。
【０００２】
（発明の背景）
コンピュータシステムは典型的には、コンピュータユーザのための情報を表示する映像システムを含む。典型的な映像システムでは、当業者に理解されるように、映像コントローラがビデオメモリに格納されているデータにアクセスし、陰極線管のような表示装置を駆動させて格納された情報を表示する。ビデオメモリは典型的には専門のダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）（例えば同期グラフィックＤＲＡＭ（「ＳＧＲＡＭ」））を含み、このダイナミックランダムアクセスメモリは、映像コントローラが格納された映像データにより効率的にアクセスすることができ、表示装置を駆動させることができる特別な機能を含む。このような特別な機能は、典型的には、ビットマスキング、バイトマスキング、およびブロック書き込み機能を含む。ビットマスキングでは、ＳＧＲＡＭのデータバスに印加される書き込みデータの選択ビットが、対応するアドレスメモリセルからマスキングされるので、これらのセルに格納されたデータは、上書きされない。バイトマスキングは、データバスに印加される書き込みデータのバイトが８つの対応するメモリセルから選択的にマスキングされる点を除いて同じである。ブロック書き込み機能により、ＳＧＲＡＭは１ビットのデータをメモリセルの群またはブロックへと転送することができ、同じデータを多くのメモリセルに転送するのに要する時間を低下させることができる。ブロック書き込み機能の典型的な用途は、映像スクリーンの所望のバックグラウンド色に対応するデータをＳＧＲＡＭの複数のメモリセルに書き込むことである。
【０００３】
図１は、従来のＳＧＲＡＭ１００の一部の機能的ブロック図であり、ＳＧＲＡＭ１００は、行および列状に配列された複数のメモリセル（図示せず）を含むメモリセルアレイ１０４に結合された従来のブロック書き込み回路１０２を含む。アレイ１０４にはメモリセルのブロック１０６が示されており、これはアレイ内の活性化した行の８個のメモリセル群に対応する。複数のディジット線ＤＬ０〜ＤＬ７は、ブロック１０６内の個々のメモリセルに結合されて示されている。当業者であれば、アレイ１０４が説明を容易にするために簡略化されて示されており、センス増幅器および相補信号のような構成要素が簡潔にするために省かれているということを認識する。
【０００４】
ブロック書き込み回路１０２は、列マスクレジスタ１１０に格納された複数の列マスクビットＣＭ０〜ＣＭ７を受け取る列マスクデコーダ１０８を含む。列マスクビットＣＭ０〜ＣＭ７は、当業者により理解されるように、ＳＧＲＡＭ１００に適用されるブロック書き込みコマンドに一致する個々のデータ端末ＤＱ０〜ＤＱ７に配置されるデータに対応する。列マスクビットＣＭ０〜ＣＭ７に応答して、列マスクデコーダ１０８は、複数の列選択信号ＣＳＥＬ０〜ＣＳＥＬ７を活性化する。列マスクビットＣＭ０〜ＣＭ７のうち１つをセットすると、列マスクデコーダ１０８は、対応する列選択信号ＣＳＥＬ０〜ＣＳＥＬ７を非活性化し、マスクビットＣＭ０〜ＣＭ７のうち１つをクリアにすると、列マスク回路１０８は対応する列選択信号ＣＳＥＬ０〜ＣＳＥＬ７を活性化する。複数の入力／出力トランジスタ１１２ａ〜ｈは、それぞれディジット線ＤＬ０〜ＤＬ７と入力／出力または入力／出力線Ｉ／Ｏｌとの間で結合される。トランジスタ１１２ａ〜ｈの各々が、そのゲートで列選択信号ＣＳＥＬ０〜ＣＳＥＬ７のそれぞれ１つを受け取る。列選択信号ＣＳＥＬ０〜ＣＳＥＬ７が活性化である場合には、トランジスタ１１２ａ〜ｈ各々がＯＮとなり、それにより入力／出力線Ｉ／Ｏｌを対応するディジット線ＤＬ０〜ＤＬ７に結合する。列選択信号ＣＳＥＬ０〜ＣＳＥＬ７のいずれもが非活性化である場合には、対応するトランジスタ１１２ａ〜ｈはＯＦＦとなり、対応するディジット線ＤＬ０〜ＤＬ７を入力／出力線Ｉ／Ｏｌから切り離す。
【０００５】
書き込みドライバ１１４は、その入力で色ビットＣＲ０またはデータ端末ＤＱ０に印加された書き込みデータビットのいずれかを受け取り、イネーブル入力で受け取ったマスク信号＼Ｍ（本明細書中＼はオーバーバーを指す）に応答して、入力で受けとったデータを入力／出力線Ｉ／Ｏｌに印加する。ＡＮＤゲート１１６は、第１の入力上に印加されたバイトマスク信号ＤＱＭ０および第２の入力上に印加されたマスクビットＭＲ０に応答してマスク信号＼Ｍを発生する。マスクビットＭＲ０が、ローにセットされるか、またはバイトマスク信号がアクティブハイである場合、ＡＮＤゲート１１６は、マスク信号＼Ｍをアクティブローにし、マスクビットＭＲ０がクリアされてハイとなり、バイトマスク信号ＤＱＭ０がイナクティブローとなる場合、ＡＮＤゲート１１６はマスク信号＼Ｍをイナクティブハイにする。当業者によって理解されるように、動作中に標準書き込み動作をする間、従来のアドレスデコード回路（図１では図示せず）は、ＳＧＲＡＭ１００に印加されるアドレス信号をデコードし、アレイ１０４内の対応するメモリセルを活性化する。次いで、マスク信号＼Ｍがイナクティブハイの場合には、書き込みドライバ１１４は、端子ＤＱ０上に印加されたデータを入力／出力線Ｉ／Ｏｌに転送し、マスク信号＼Ｍがアクティブローの場合には、その出力を高インピーダンス状態でし、入力／出力線Ｉ／Ｏｌからこのデータを切り離すかまたは「マスク」する。
【０００６】
動作中にブロック書き込みデータ転送を行っている間、ブロック書き込み回路１０２は、次により詳細に記述するように、色ビットＣＲ０をブロック１０６内のメモリセルのうち選択されたセルに転送する。当業者により理解されるように、ブロック書き込み中、アドレスでコード回路は、再度ＳＧＲＡＭ１００に印加されたアドレス信号をデコードし、アレイ１０４内の対応するメモリセルを活性化する。マスクビットＭＲ０がセットされるか、またはバイトマスク信号ＤＱＭ０がアクティブハイのいずれかである場合には、書き込みドライバ１１４は、その出力を高インピーダンス状態にし、列選択信号ＣＳＥＬ０〜ＣＳＥＬ７の状態と関係なくブロック１０６内のメモリセルから色ビットＣＲ０をマッピングする。この状況において、ブロック１０６に格納されたデータは、ブロック書き込み動作中には変更されない。マスクビットＭＲ０がクリアされ、バイトマスク信号ＤＱＭ０がイナクティブローである場合には、書き込みドライバ１１４が色ビットＣＲ０を入力／出力線Ｉ／Ｏｌに配置し、列マスクデコーダ１０８は、列マスクビットＣＭ０〜ＣＭ７に応答して、列選択信号ＣＳＥＬ０〜ＣＳＥＬ７のうち選択された１つを活性化する。列選択信号ＣＳＥＬ０〜ＣＳＥＬ７に応答して、トランジスタ１１２ａ〜ｈのうち選択されたトランジスタがＯＮとなり、対応するＤＬ０〜ＤＬ７を入力／出力線Ｉ／Ｏｌに結合する。次いで色ビットＣＲ０はトランジスタ１１２ａ〜ｈのアクティブ化したトランジスタを通じ、対応するディジット線ＤＬ０〜ＤＬ７を介してブロック１０６内の個々のメモリセルに送信される。列マスクビットＣＭ０〜ＣＭ７のいずれもがセットされると、列選択信号ＣＳＥＬ０〜ＣＳＥＬ７の対応する１つが非活性化されて、トランジスタ１１２ａ〜ｈの関連付けられた１つをオフにする。それによりブロック１０６内の対応するメモリセルから色ビットＣＲ０をマスキングする。例えば、列マスクビットＣＲ６がセットされると、列選択信号ＣＳＥＬ６が非活性化され、トランジスタ１１２ｇをＯＦＦにし、それによりディジット線ＤＬ６に結合されたブロック１０６内のメモリセルから色ビットＣＲ０をマスキングする。このように、列マスクデコーダ１０８は、ブロック１８内の個々のセルから色ビットＣＲ０をマスキングし、このことは「色マスキング」として公知である。
【０００７】
この説明から、ブロック書き込みの間、トランジスタ１１２ａ〜ｈのいくつかは、通常、同時に活性化され、ディジット線ＤＬ０〜ＤＬ７のうちのいくつかを入力／出力線Ｉ／Ｏ１に結合することが分かる。実際、列マスクビットＣＭ０〜ＣＭ７がどれも設定されない場合には、トランジスタ１１２ａ〜ｈの全部がＯＮになり、ディジット線ＤＬ０〜ＤＬ７の全部を入力／出力線Ｉ／Ｏ１に結合する。ディジット線ＤＬ０〜ＤＬ７のより多くが入力／出力線Ｉ／Ｏ１に結合されるので、入力／出力線Ｉ／Ｏ１が生じる負荷が増加し、この増加した負荷は書き込みドライバ１１４が駆動しれなければならない。入力／出力線Ｉ／Ｏ１に結合されたディジット線ＤＬ０〜ＤＬ７のそれぞれが、ドライバ１１４が駆動しなければならない追加の並列な負荷を生じるので、入力／出力線Ｉ／Ｏ１によって生じる負荷が増加する。ディジット線ＤＬ０〜ＤＬ７のそれぞれによって生じる追加の負荷は、当業者に理解されるように、ディジット線によって生じる追加の容量とともに、ディジット線に結合されたセンス増幅器（図１には示されていない）によって生じる負荷を含む。入力／出力線Ｉ／Ｏ１によって生じる追加の負荷の結果、書き込みドライバ１１４が入力／出力線Ｉ／Ｏ１上の電圧を所望のレベルにまで駆動するのに時間が長くかかり、それにより、従来のブロック書き込み回路１０２が各ブロック書き込みデータの転送を実行するのにかかる時間が増加する。当業者は、標準的な書き込みデータ転送の間、１つのディジット線ＤＬが入力／出力線Ｉ／Ｏ１に結合され、書き込みドライバ１１４により駆動される負荷をブロック書き込み転送と比較して低減し、それによりそのような標準的な書き込み転送を実行するのに必要な時間を低減することを理解し得る。
【０００８】
従来のブロック書き込み回路１０２は、通常、ブロック書き込み動作を実行するのに必要な時間を増加させるが、その回路は、ほとんどの従来のＳＧＲＡＭで十分動作する。しかしながら、マイクロプロセッサの速さとメモリデバイスの帯域幅とが堅調に増加するにつれて、ブロック書き込み動作を実行するのにかかる時間がより重要になる。さらに、従来のブロック書き込み回路１０２により実行される列マスキングは、パケット化ＤＲＡＭや混載型ＤＲＡＭのような非常に広い内部データパスを有する多くの新しいメモリデバイスで実現するのは困難であり得る。内部データパスは入力／出力線Ｉ／Ｏを含み、広い内部データパスはそれに応じてそのような入力／出力線Ｉ／Ｏを多く含む。広い内部データパスを使用すると、各アレイに関連する入力／出力線Ｉ／Ｏの数が増加し、各アレイに関連する列選択信号ＣＳＥＬの数は通常、減少する。それぞれの列選択信号ＣＳＥＬあたり、より多くのデータが入力／出力線Ｉ／Ｏ上のアレイから転送されるので、列選択線の数は減少する。例えば、各行が１２８個の列を含み、６４本の入力／出力線Ｉ／Ｏ（すなわち、６４ビット内部データバス）がそのアレイと関連しているようなアレイでは、わずか２つの列選択信号ＣＳＥＬが必要である。すなわち、１つは第１の６４列のメモリセルに格納されたデータをそれぞれの入力／出力線に転送する列選択信号であり、もう１つは、同じことを第２の６４列に格納されたデータについて行う第２の列選択信号である。列選択信号ＣＳＥＬの数が減少するにつれ、ブロック書き込み動作中に列マスキングを実行するための、図１に示されるアプローチは実現するのが困難になり得る。列マスクデコーダ１０８はもはや、各列選択トランジスタに別々の列選択信号ＣＳＥＬを印加しないからである。例えば、１２８列のメモリセルと６４本の関連した入力／出力線を有する上述したアレイでは、第１の６４列に関連する列選択トランジスタのゲートは第１の列選択信号を受け取るように一緒に結合されている。この状況では、個々の列選択トランジスタは、それぞれのゲートが一緒に結合されているので、別々にアクティブ化され得ない。
【０００９】
ブロック書き込み動作にかかる時間を低減し、各ブロック内でビットの列マスキングを実行する、広い内部データパスを有するメモリデバイスにおけるブロック書き込み回路への要求がある。
【００１０】
（発明の要旨）
メモリデバイスのブロック書き込み回路は、広い内部データパスを有するメモリデバイス中で、ブロック書き込み動作を実行する。メモリデバイスは、行および列に配置された複数のメモリセルを有する少なくとも１つのアレイを含む。アレイは複数のディジット線を含み、各ディジット線は、関連した列中の複数のメモリセルに結合されている。本発明の１つの局面によれば、ブロック書き込み回路は、複数の入力／出力線と、入力／出力線およびディジット線の間に結合されたスイッチ回路とを含む。スイッチ回路は、アドレス信号に応答して、ブロック書き込み動作モードの間、少なくとも１つのディジット線を各入力／出力線に選択的に結合する、複数のドライバ回路のそれぞれは、各入力／出力線に結合された入力および出力を含み、その入力上に印加されるデータ信号に応答して、その出力上のデータ信号を処理する。マルチプレクサ回路は、データ信号を受け取るのに適合した入力と、ドライバ回路のそれぞれの入力に結合された複数の出力とを有する。マルチプレクサ回路は、ブロック書き込み動作モードの間、制御信号に応答してその入力をその出力に結合する。
【００１１】
本発明の他の局面では、マルチプレクサ回路は、列マスキング信号に応答して、出力のうち選択されたいくつかからその入力を切り離す。このようにして、マルチプレクサ回路は、その入力に印加される対応する入力／出力線からのデータをマスクし、それにより、アレイ中の対応するメモリセルからのデータをマスクする。
【００１２】
（好適な実施形態の詳細な説明）
図２は、図２Ａに示されたメモリデバイスの一部と、図２Ｂに示されたメモリデバイスの一部との位置関係を示す図である。図２ＡおよびＢは、本発明の１つの実施形態による、ブロック書き込み回路３０４に結合された広い内部データパス３０２を有する、メモリデバイス３００の一部の機能ブロック図である。ブロック書き込み回路３０４は、標準およびブロック書き込みモードで動作し、下記でさらに詳述するとおり、データバスＤＱ１〜ＤＱ３２に印加されたデータを、広い内部データパス３０２上を複数のアレイ３０６〜３２０のアドレッシングされたメモリセルに伝送する。
【００１３】
メモリデバイス３００において、広い内部データパス３０２は、アレイ３０６〜３２０内のアドレッシングされたメモリセルとデータ伝送を行う、１２８本の入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８を含む。アレイ３０６〜３２０のそれぞれは、行および列に配列された複数のメモリセル（図示せず）を含む。アレイ３０６〜３２０は、示されるとおり、隣接するアレイが広い内部データパス３０２の入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の内の同じ３２本に結合されるように配列される。例えば、アレイ３０６および３０８は、データ線Ｉ／Ｏ１〜Ｉ／Ｏ３２に結合され、アレイ３１０および３１２は、データ線Ｉ／Ｏ３３〜Ｉ／Ｏ６４に結合される、等である。アレイ３１８および３２０の入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８との結合は、さらに詳細に示すが、アレイ３０６〜３１６については示さない。当業者は、これらのアレイが関連づけられたデータ線Ｉ／Ｏ１〜Ｉ／Ｏ１２８に同様にして結合されることを理解する。アレイ３１８および３２０のそれぞれは、アレイ内の個々の列内のメモリセルに結合される多数のディジット線ＤＬ１〜ＤＬＮを含む。ディジット線ＤＬ１〜ＤＬＮは、個々の列選択トランジスタ３２１を介して、対応する入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８に結合される。複数の列選択信号ＣＳＥＬ１〜ＣＳＥＬＸが、列選択トランジスタ３２１の個々のゲートに印加される。図２ＡおよびＢの実施形態において、列選択信号ＣＳＥＬは、典型的に、３２個の列選択トランジスタ３２１に印加される。当業者は、図２ＡおよびＢがアレイ３１８および３２０と、対応する入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８の間の相互接続を簡略して示していること、およびセンス増幅器等の付加的なコンポーネント、および補足信号線が簡略化のために省略されていることを理解する。また、アレイ３０６〜３２０、および広いデータパス３０２の物理的な構成が、従来のメモリデバイスとは極めて異なるが、本発明には重要ではなく、簡略化のためにさらには詳述しない。メモリデバイス３００において、アレイ３０６〜３２０、および入力／出力Ｉ／Ｏ１〜Ｉ／Ｏ１２８の数は、メモリデバイス３００の特定の構造に応じて変更する。
【００１４】
アレイ３０６〜３２０の動作は同一であり、簡略化のために、アレイ３１８の動作のみをさらに詳述する。当業者が理解するように、メモリデバイス３００はまた、メモリデバイスに印加される個々のアドレス信号をデコードし、アレイ３０６〜３２０内の対応するメモリセルにアクセスする、行および列アドレスデコード回路（図２ＡおよびＢには示さず）を含む。アレイ３１８内のアドレッシングされたメモリセルと入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８間のデータ伝送を行うために、行アドレスデコード回路は、メモリデバイス３００に印加された行アドレスをデコードし、アレイ３１８内の対応する行を活性化する。この時点で、活性化された行内のメモリセルに格納されたデータは、個々のディジット線ＤＬ１〜ＤＬＮに配置される。列アドレスデコード回路は、次いで、メモリデバイス３００に印加された列アドレスをデコードし、列選択信号ＣＳＥＬ１〜ＣＳＥＬＸのうちの対応する１つを活性化する。活性化された列選択信号を受信する３２個の列選択トランジスタ３２１は、関連づけられたディジット線ＤＬ１〜ＤＬＮを、個々の入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８に結合する。例えば、信号ＣＳＥＬ１が活性化されるときに、ディジット線ＤＬ１〜ＤＬ３２は、活性化された列選択トランジスタ３２１を介して、個々の入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８に結合される。この時点で、データは、入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８とアドレッシングされたメモリセル間を伝送される。読み込み動作中に、アドレッシングされたメモリセル内に格納されたデータは、列選択トランジスタ３２１を介して、対応するディジット線上を入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８へと伝送される。書き込み動作中に、入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８上の書き込みデータは、個々のトランジスタ３２１を介して、対応するディジット線上をアドレッシングされたメモリセルへ伝送される。
【００１５】
ブロック書き込み回路３０４は、メモリデバイス３００のデータ端末ＤＱ１〜ＤＱ３２に印加される個々のデータ信号を受信する複数の入力バッファＢＵＦ１〜ＢＵＦ３２を含む。データ端末ＤＱ１〜ＤＱ３２と入力バッファＢＵＦ１〜ＢＵＦ３２間で結合される色レジスタが示されるが、これは、色ビットＣＲ１〜ＣＲ３２を格納する。色レジスタ３２２は、ブロック書き込み回路３０４がブロック書き込みモードで動作するときに、色ビットＣＲ１〜ＣＲ３２を、それぞれ、入力バッファＢＵＦ１〜ＢＵＦ３２に印加し、それ以外のときには、下記にさらに詳述するとおり、端末ＤＱ１〜ＤＱ３２のデータを、それぞれ、バッファＢＵＦ１〜ＢＵＦ３２にそれぞれ印加する。バッファＢＵＦ１〜ＢＵＦ３２は、個々のマスク信号＼Ｍ１〜＼Ｍ３２をマスク回路３２４からさらに受信する。バッファＢＵＦ１〜ＢＵＦ３２の各々は、関連づけられたマスク信号がイナクティブであるときに、出力の信号を入力に印加された信号と同じ論理レベルにし、関連付けられたマスク信号がアクティブであるときには、出力を高いインピーダンスの状態にする。このようにして、マスク信号＼Ｍ１〜＼Ｍ３２のいずれかがアクティブであるときに、バッファＢＵＦ１〜ＢＵＦ３２のうちの対応する１つが、個々の入力に印加されるデータ信号をマスクする。
【００１６】
マスク回路３２４は、個々の出力のマスク信号＼Ｍ１〜＼Ｍ３２を発生させる、複数のＡＮＤゲートＡＮＤ１〜ＡＮＤ３２を含む。ゲートＡＮＤ１〜ＡＮＤ３２は、個々の第１の入力にマスクビットＭＲ１〜ＭＲ３２を受信する。マスクビットＭＲ１〜ＭＲ３２は、データ端末ＤＱ１〜ＤＱ３２に結合されたマスクレジスタ３２６に格納される。ゲートＡＮＤ１〜ＡＮＤ３２それぞれは、図３にはバイトマスク信号ＤＱＭ０およびＤＱＭ３のみを示しているが、第２の入力に４バイトマスク信号ＤＱＭ０〜ＤＱＭ３のうちの１つをさらに受信する。バイトマスク信号ＤＱＭ０〜ＤＱＭ３のそれぞれは、ゲートＡＮＤ１〜ＡＮＤ３２のうちの８個からなる群の第２の入力に印加される。よって、バイトマスク信号ＤＱＭ０、ＤＱＭ１、ＤＱＭ２およびＤＱＭ３は、それぞれ、ゲートＡＮＤ１〜ＡＮＤ８、ＡＮＤ９〜ＡＮＤ１６、ＡＮＤ１７〜ＡＮＤ２４、およびＡＮＤ２５〜ＡＮＤ３２の第２の入力に印加される。ゲートＡＮＤ１〜ＡＮＤ３２のそれぞれは、関連付けられたバイトマスク信号ＤＱＭ０〜ＤＱＭ３がアクティブハイであるとき、または関連付けられたマスクビットＭＲ１−ＭＲ３２がアクティブローにセットされるときのいずれかに、対応するマスク信号＼Ｍ１〜＼Ｍ３２をアクティブにする。例えば、マスクビットＭＲ１がセットされるか、バイトマスク信号ＤＱＭ０がアクティブハイであるときに、ゲートＡＮＤ１は、マスク信号＼Ｍ１をアクティブローにする。マスクビットＭＲ１がクリアにされてハイになるか、またはバイトマスク信号ＤＱＭ０がイナクティブローであるときに、ゲートＡＮＤ１はマスク信号＼Ｍ１をイナクティブハイにする。
【００１７】
ブロック書き込み回路３０４は、各入力上のバッファＢＵＦ１〜ＢＵＦ３２により出力されるデータ信号を受信する複数のマルチプレクサＭＵＸ１〜ＭＵＸ３２をさらに含む。各マルチプレクサＭＵＸ１〜ＭＵＸ３２は、４つの出力を有し、複数のアドレス信号ＡＤＤＲおよびブロック書き込み信号ＢＬＫＷＲＴを受信する。信号ＡＤＤＲおよびＢＬＫＷＲＴがマルチプレクサＭＵＸ３２のみに印加されている様子が示されているが、これらの信号は実際はマルチプレクサＭＵＸ１〜ＭＵＸ３１にも印加され、図２ＡおよびＢを簡潔にするためだけのために省略されている。マルチプレクサＭＵＸ１〜ＭＵＸ３２の出力は、各書き込みドライバＷＤ１〜ＷＤ１２８を通じて、入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の対応するそれぞれに結合される。例えば、マルチプレクサＭＵＸ１の４つの出力は、書き込みドライバＷＤ１、ＷＤ２、ＷＤ３、およびＷＤ４を通じて、入力／出力線Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、およびＩ／Ｏ４にそれぞれ結合される。書き込みドライバＷＤ１〜ＷＤ１２８の各々は、自身の出力上の信号を、自身の入力に印加される信号のレベルにまで駆動する。書き込みドライバＷＤ１〜ＷＤ１２８、バッファＢＵＦ１〜ＢＵＦ３２、マスクレジスタ３２６、および色レジスタ３２２は全て、従来の回路であり、当業者によって十分に理解される。
【００１８】
動作時は、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、２つのモード、すなわち標準書き込みモードおよびブロック書き込みモードの一方で動作する。ブロック書き込み信号ＢＬＫＷＲＴがイナクティブの場合、マルチプレクサＭＵＸ１〜ＭＵＸ３２は、標準書き込みモードで動作する。標準書き込みモードにおいて、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、信号ＡＤＤＲに応答して、自身の入力を自身の出力の１つに結合する。ブロック書き込みモードにおいて、ブロック書き込み信号ＢＬＫＷＲＴはアクティブであり、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、自身の入力を、信号ＡＤＤＲに依存せず自身の４つの出力の全てに結合する。
【００１９】
ブロック書き込み回路３０４の全体的動作について、以下により詳細に説明する。以下の説明において、所望のマスクビットＭＲ１〜ＭＲ３２がマスクレジスタ３２６に格納され、同様に所望のビットＣＲ１〜ＣＲ３２が色レジスタ３２２に格納されていると仮定する。動作中、アドレスデコード回路は、メモリデバイス３００に印加されるアドレス信号をデコードし、アレイ３０６〜３２０内の対応するメモリセルにアクセスする。ブロック書き込み回路３０４は、マルチプレクサＭＵＸ１〜ＭＵＸ３２について上述した２つのモードと同じ名前の、上述した２つのモードに対応する標準書き込みモードおよびブロック書き込みモードで動作する。動作中、標準書き込みモードおよびブロック書き込みモードの両方において、アドレスデコード回路は、単一のメモリのセルが各入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８に結合されるように、メモリセルにアクセスすると仮定する。これについて、以下により詳細に説明する。例えば、アレイ３１８、３２０の各々において、単一のディジット線ＤＬのみが入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８の各々に結合されるように、列選択信号ＣＳＥＬ１〜ＣＳＥＬＸのうち１つのみが一度に活性化される。また、双方のアレイ３１８、３２０内のディジット線ＤＬが各入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８に同時に結合されないよう、双方のアレイ３１８、３２０内の列選択信号ＣＳＥＬ１〜ＣＳＥＬＸは同時に活性化されない。
【００２０】
ブロック書き込み信号ＢＬＫＷＲＴがイナクティブの場合、ブロック書き込み回路３０４は標準書き込みモードで動作する。標準書き込みモードにおいて、ブロック書き込み回路３０４は、３つのサブモード（すなわち、非マスクサブモード、バイトマスクサブモード、およびビットマスクサブモード）のうちの１つで動作する。非マスクサブモードにおいて、マスクビットＭＲ１〜ＭＲ３２は全てクリアされ、バイトマスク信号ＤＱＭ０〜ＤＱＭ３は全て、イナクティブローであり、その結果、マスク回路３２４は、マスク信号＼Ｍ１〜＼Ｍ３２をイナクティブハイにし、これにより、バッファＢＵＦ１〜ＢＵＦ３２がイネーブルされる。バッファＢＵＦ１〜ＢＵＦ３２がイネーブルされると、端子ＤＱ１〜ＤＱ３２に配置されるデータは、バッファＢＵＦ１〜ＢＵＦ３２をそれぞれ通じて転送され、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各入力に印加される。マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、自身の入力に印加されるデータを、関連付けられた書き込みドライバＷＤ１〜ＷＤ１２８の１つに転送し、そのデータは、入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の関連付けられた１つに配置され、その後、そのデータは、活性化された列選択トランジスタ３２１を通じて転送され、対応するディジット線ＤＬを通過して、アレイ３０６〜３２０内のアドレス指定されたメモリセルへと送られる。
【００２１】
例えば、非マスクサブモードの間、アドレス信号ＡＤＤＲが、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々にマルチプレクサ自身の入力に印加されるデータを関連付けられた書き込みドライバ回路ＷＤ１〜ＷＤ１２８のうち１番下にある１つに転送させる値を有すると仮定する。従って、マルチプレクサＭＵＸ１は、自身の入力に印加されるデータを、書き込みドライバＷＤ４の入力に転送する。この実施例において、端子ＤＱ１〜ＤＱ３２に印加されるデータは、バッファＢＵＦ１〜ＢＵＦ３２を通じて、マルチプレクサＭＵＸ１〜ＭＵＸ３２に転送され、これにより、そのデータは、入力線に４つおきに（Ｉ／Ｏ４、Ｉ／Ｏ８、Ｉ／Ｏ１２、．．．Ｉ／Ｏ１２８）に転送される。その後、そのデータは、活性化された列選択トランジスタ３２１を通じて転送され、対応するディジット線ＤＬを通過して、アレイ３１８および３２０の１つの中にあるアドレス指定されたメモリセルへと送られる。このようにして、非マスクサブモードの間、端子ＤＱ１〜ＤＱ３２に印加される３２ビットのデータは、アレイ３０６〜３２０の１つの中にある３２の対応するアドレス指定されたメモリセルに転送される。
【００２２】
バイトマスクサブモードにおいて、バイトマスク信号ＤＱＭ０〜ＤＱＭ３の１つが、対応する８つの端子ＤＱ１〜ＤＱ３２に印加される８ビットのデータをマスキングするアクティブハイである点以外は、ブロック書き込み回路３０４は非マスクサブモードと同様に動作する。例えば、バイトマスク信号ＤＱＭ０がアクティブの場合、マスク回路３２４は、マスク信号＼Ｍ１〜＼Ｍ８を活性化し、これにより、バッファＢＵＦ１〜ＢＵＦ８がそれぞれディスエーブルされる。バッファＢＵＦ１〜ＢＵＦ８がディスエーブルされると、端子ＤＱ１〜ＤＱ８に印加されるデータはマスキングされ、従ってアレイ３０６〜３２０内の対応するアドレス指定されたメモリセルに転送されない。従って、バイトマスク信号ＤＱＭ０〜ＤＱＭ３の各々は、端子ＤＱ１〜ＤＱ３２に印加される１バイトのデータをマスキングする。
【００２３】
ビットマスクサブモードにおいて、ブロック書き込み回路３０４は、データ端子ＤＱ１〜ＤＱ３２に印加される選択されたビットのデータをマスキングする点以外は、ここでも、非マスクサブモードと同様に動作する。マスクレジスタ３２６に格納されるマスクビットＭＲ１〜ＭＲ３２は、端子ＤＱ１〜ＤＱ３２に印加されるデータビットのうちどれをマスキングするかを決定する。例えば、マスクビットＭＲ２のみを設定して、残りのマスクビット全てをクリアする場合を仮定する。この状況において、端子ＤＱ２に配置されるデータはマスキングされるため、入力／出力線Ｉ／Ｏ９８に結合された、対応するアドレス指定されたメモリセルに格納されない。このようにして、ビットマスクサブモードの間、マスクビットＭＲ１〜ＭＲ３２は、端子ＤＱ１〜ＤＱ３２に印加されるデータの各ビットをマスキングするために用いられる。
【００２４】
ブロック書き込み回路３０４は、ブロック書き込み信号ＢＬＫＷＲＴがアクティブである場合、ブロック書き込みモードで動作する。上で説明したように、ブロック書き込み信号ＢＬＫＷＲＴがアクティブである場合、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、その入力をその４つの出力全てに結合する。ブロック書き込みモードの間、メモリデバイス３００内のアドレスデコード回路は、信号ディジット線ＤＬが入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の各々に結合されるように、複数の列信号ＣＳＥＬを活性化する。例えば、アドレスデコード回路は、アレイ３０６、３１０、３１４、および３１８の列選択信号ＣＳＥＬ１を活性化することにより、これらのアレイの各々に含まれる３２本のディジット線ＤＬを、３２本の対応する入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８に結合し得る。ブロック書き込みモードの間、ブロック書き込み回路３０４は、再び非マスクサブモード、バイトマスクサブモード、およびビットマスクサブモードで動作し、色レジスタ３２２に格納された色ビットＣＲ１〜ＣＲ３２は、バッファＢＵＦ１〜ＢＵＦ３２の入力にそれぞれ印加される。非マスクサブモードにおいて、色ビットＣＲ１〜ＣＲ３２の各々は、バッファＢＵＦ１〜ＢＵＦ３２およびマルチプレクサＭＵＸ１〜ＭＵＸ３２のうちの関連する１つを介して、アレイ３０６〜３２０内の４つのアドレス指定されたメモリセルに転送される。例えば、色ビットＣＲ１は、バッファＢＵＦ１およびマルチプレクサＭＵＸ１を介して書き込みドライバＷＤ１〜ＷＤ４のそれぞれの入力に転送される。書き込みドライバＷＤ１〜ＷＤ４は、このデータを入力／出力線Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、およびＩ／Ｏ４にそれぞれ出力する。入力／出力線Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、およびＩ／Ｏ４上の色ビットＣＲ１データは、その後、活性化された列選択トランジスタ３２１を介して、対応するディジット線ＤＬ上を通って、アレイ３０６〜３２０内のアドレス指定されたメモリセルに転送される。したがって、非マスクサブモードにおいて、３２個の色ビットＣＲ１〜ＣＲ３２は、アレイ３０６〜３２０のうちの活性化されたアレイ内の１２８個のアドレス指定されたメモリセルに転送される。このように、ブロック書き込み回路３０４は、色ビットＣＲ１〜ＣＲ３２の各々を、アレイ３０６〜３２０内の複数のメモリセルに書き込むことを可能にする。
【００２５】
バイトマスクサブモードの間、マスク回路３２４は標準書き込みモードで動作する間、上で説明したように動作して、８個の対応するバッファＢＵＦ１〜ＢＵＦ３２に印加されたデータの１つのバイトをマスクする。例えば、バイトマスク信号ＤＱＭ０がアクティブハイである場合、バッファＢＵＦ１〜ＢＵＦ８は、それぞれ色ビットＣＲ１〜ＣＲ８をマスクできない。この状況において、マルチプレクサＭＵＸ１〜ＭＵＸ８の各々は、その入力データがマスクされており、ブロック書き込みモードの間に、このマスクされた入力データが、これらのマルチプレクサの各々によって、データ出力の４ビットをマスクする。したがって、バイトマスク信号ＤＱＭ０がアクティブである場合、通常はマルチプレクサＭＵＸ１〜ＭＵＸ８によって出力される３２ビットのデータがマスクされる。
【００２６】
最後に、ビットマスクサブモードにおいて、マスクビットＭＲ１〜ＭＲ３２が、色ビットＣＲ１〜ＣＲ３２のうちの選択された色ビットをマスクする。例えば、マスクビットＭＲ２がセットされ、他の全てのマスクビットがクリアされたと仮定する。この状況において、非マスクサブモードについて上で説明したように、全ての色ビットＣＲ１およびＣＲ３〜ＣＲ３２が、複数のアドレス指定されたメモリセルに転送される。セットされた色ビットＣＲ２に応答して、マスク回路３２４は、マスク信号＼Ｍ２を活性化して、バッファＢＵＦ２をディスエーブルする。バッファＢＵＦ２がディスエーブルされた場合、色ビットＣＲ２はマルチプレクサＭＵＸ２からマスクされ、マルチプレクサＭＵＸ２が、通常は、書き込みドライバＷＤ５〜ＷＤ８を介して、それぞれデータ線Ｉ／Ｏ５、Ｉ／Ｏ６、Ｉ／Ｏ７、およびＩ／Ｏ８に転送されるデータの４ビットをマスクする。したがって、セットされたマスクビットＭＲ２が、アレイ３０６〜３２０内のアドレス指定された４個のメモリセルから、色ビットＣＲ２をマスクする。各セットされたマスクビットＭＲ１〜ＭＲ３２は、アレイ３０６〜３２０内のアドレス指定された４個のメモリセルから、関連する色ビットＣＲ１〜ＣＲ３２を同様にマスクする。したがって、ビットマスクサブモードの間、マスクビットＭＲ１〜ＭＲ３２を利用して、アレイ３０６〜３２０内の対応する４個のメモリセルから、色ビットＣＲ１〜ＣＲ３２のうちの選択された色ビットをマスクする。
【００２７】
ブロック書き込み回路３０４は、幅の広い内部データパス３０２を有するメモリデバイス３００内で、ブロック書き込みデータ転送を実行する。ブロック書き込みモードの間、各色ビットＣＲ１〜ＣＲ３２は、マスク回路３２４からのマスキング信号＼Ｍ１〜＼Ｍ３２に支配されるアレイ３０６〜３２０内のアドレス指定された４個のメモリセルに転送される。ブロック書き込み回路３０４はまた、ブロック書き込みモードでの色ビットＣＲ１〜ＣＲ３２のバイトのバイトマスキングと共に、選択された色ビットＣＲ１〜ＣＲ３２のビットマスキングを実行する。ブロック書き込み回路３０４を用いれば、ブロック書き込みデータの転送を実行するのにかかる時間が低減される。それは、信号ディジット線ＤＬおよび対応するアドレス指定されたメモリセルが、入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の各々に結合されるからである。したがって、書き込みドライバＷＤ１〜ＷＤ１２８の各々は、従来の書き込みデータ転送の間においてと同様に、関連する入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８に結合された１本のディジット線ＤＬによって印加される負荷を駆動する。対照的に、図１を参照して上で説明したように、従来技術のブロック書き込み回路において、複数のディジット線が入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の各々に結合され、１つの書き込みドライバが、これらの複数のディジット線によって印加される、より大きな負荷を駆動する必要があり、ブロック書き込みデータ転送を実行するのにかかる時間が長くなる。
【００２８】
ブロック書き込み転送の間、アドレスデコード回路は、アレイ３０６〜３２０の各々について複数の列選択信号ＣＳＥＬ〜ＣＳＥＬＮを活性化することにより、複数のディジット線を入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の各々に結合し得ることに留意されたい。複数のディジット線を入力／出力線Ｉ／Ｏ１〜Ｉ／Ｏ１２８の各々に結合することにより、ブロック書き込みモードの間にデータが転送されるメモリセルの数が増え得る。例えば、アレイ３１８において、列選択信号ＣＳＥＬ１およびＣＳＥＬＸが同時に活性化され、ディジット線ＤＬ１〜ＤＬ３２およびＤＬＮ−３２−ＤＬＮを、入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８にそれぞれ結合し得る。あるいは、アレイ３１８および３２０について、列選択信号ＣＳＥＬ１が同時に活性化され、アレイ３１８および３２０の各々にあるディジット線ＤＬ１〜ＤＬ３２を、入力／出力線Ｉ／Ｏ９７〜Ｉ／Ｏ１２８にそれぞれ結合し得る。しかし、本実施形態において、ブロック書き込み転送を実行する時間が増加し得、ディジット線を介して共通の入力／出力線に結合された複数のメモリセルの間で、列マスキング（以下に説明する）を行なえないことが、当業者に理解される。
【００２９】
ブロック書き込み回路３０４の別の実施形態において、列マスク信号ＣＭＡＳＫがマルチプレクサＭＵＸ１〜ＭＵＸ３２の各々に印加され、ブロック書き込み回路３０４が、ブロック書き込み動作中において列マスキングと等価の動作を行うことを可能にする。これをより詳細に説明する。やはり、単に図２ＡおよびＢを簡素化するため、信号ＣＭＡＳＫはマルチプレクサＭＵＸ３２のみに印加されるように図示している。列マスク信号ＣＭＡＳＫに応答して、マルチプレクサＭＵＸ１〜ＭＵＸ３２の各々は、ブロック書き込みモード中においてその出力のうちの選択された一部を入力から切り離すように動作することにより、列マスキングと等価の動作がブロック書き込みモード中において実行されることを可能にする。例えば、ブロック書き込み回路３０４がブロック書き込みモードで動作し、マスク信号＼Ｍ３２がイナクティブハイであることによりバッファＢＵＦ３２がイネーブルされ、バッファＢＵＦ３２が色ビットＣＲ３２をマルチプレクサＭＵＸ３２の入力に印加すると仮定する。この実施形態では、ブロック書き込みモード中において、マルチプレクサＭＵＸ３２は、マスク信号ＣＭＡＳＫに応答して、各入力／出力線Ｉ／Ｏ１２５、Ｉ／Ｏ１２６、Ｉ／Ｏ１２７、およびＩ／Ｏ１２８から色ビットＣＲ３２を選択的にマスクする。このようにして、マルチプレクサＭＵＸ３２は、列マスキングと等価の動作を実行する。なぜなら、ブロック書き込みモード中において、色ビットＣＲ３２が、各アドレスされたメモリセルからマスクされ得るためである。
【００３０】
図２ＡおよびＢのブロック書き込み回路３０４は、混載型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭまたはＳＬＤＲＡＭなどのパケット化（ｐａｃｋｅｔｉｚｅｄ）ＤＲＡＭ等の、広い内部データパスを有する任意のメモリデバイスに利用され得る。図３は、混載型ＤＲＡＭ４００内のブロック書き込み回路３０４の一応用例を示している。混載型ＤＲＡＭ４００は、論理回路４０２およびブロック書き込み回路３０４を含むＳＧＲＡＭ４０４が半導体基板４０５中に形成された、集積回路である。すなわち、論理回路４０２はＳＧＲＡＭ４０４が形成されている同じ半導体基板４０５中に「混載」されている。混載型ＤＲＡＭ４００の作製は、集積回路の設計および作製における進歩（このためそのような集積回路を形成するトランジスタおよびその他の要素のサイズが大幅に減少した）のため可能になったものである。このようなサイズ縮小は、所与のサイズの半導体基板中に形成され得るトランジスタおよびその他の要素の密度を、その分増加させた。
【００３１】
混載型ＤＲＡＭ４００において、論理回路４０２は、特定の機能を実行するように設計されていてもよく、あるいは様々な異なるタスクを実行するマイクロプロセッサなどのより汎用の回路であってもよい。論理回路４０２は、外部端子４１１に結合され、混載型ＤＲＡＭ４００に結合された外部回路（図３には図示せず）と連絡し、また、ＳＧＲＡＭ４０４との間でデータを相互に転送するためのアドレス、データ、および制御信号を生成する。ＳＧＲＡＭ４０４は、２つのメモリバンクＢＡＮＫ０およびＢＡＮＫ１を含む。各バンクは、広いデータパス３０２を介してブロック書き込み回路３０４に結合されたアレイ３０６〜３２０を有している。ＳＧＲＡＭ４０４はさらに、マスクビットＭＲ１〜ＭＲ３２および色ビットＣＲ１〜ＣＲ３２をそれぞれ格納してブロック書き込み回路３０４に印加する、マスクレジスタ３２６および色レジスタ３２２を有している。アドレスデコーダ４０６は、アドレスバス４０８上においてアドレス信号を受け取り、デコードされたアドレス信号をアレイ３０６〜３２０およびブロック書き込み回路３０４に出力し、読み出し／書き込み回路４１０は、データバス４１２とブロック書き込み回路３０４との間でデータを転送する。さらに、読み出し／書き込み回路４１０はまた、データバス４１２上に出力されたマスクおよび色データを、マスクレジスタ３２６および色レジスタ３２２にそれぞれ転送する。
【００３２】
制御回路４１４は、制御バス４１６上に印加された制御信号を受け取り、これらの制御信号に応答して、アレイ３０６〜３２０、ブロック書き込み回路３０４、読み出し／書き込み回路４１０、およびＳＧＲＡＭ４０４内のその他の要素を制御する。制御回路４１４はまた、バイトマスク信号ＤＱＭ０〜３、特殊関数（ｓｐｅｃｉａｌ  ｆｕｎｃｔｉｏｎ）信号ＤＳＦ、およびデータ転送動作中において制御回路４１４を駆動する外部クロック信号ＣＬＫを、受け取る。当該分野において公知のように、ＳＧＲＡＭ４０４内における全ての動作は、外部クロック信号ＣＬＫの特定のエッジ（典型的には立ち上がりエッジ）を参照して行われる。
【００３３】
制御回路４１４は、制御バス４１６において、ＳＧＲＡＭ４０４によって実行されるべき動作を定義する複数のコマンド信号を受け取る。これらのコマンド信号は典型的には、チップ選択信号＼ＣＳ、書き込みイネーブル信号＼ＷＥ、列アドレスストローブ信号＼ＣＡＳ、および行アドレスストローブ信号＼ＲＡＳを含む。これらの信号の特定の組み合わせにより、当該分野において公知のように、ＡＣＴＩＶＥ、ＰＲＥＣＨＡＲＧＥ、ＲＥＡＤ、およびＷＲＩＴＥなどのＳＧＲＡＭ４０４の特定のデータ転送コマンドが定義される。また、これらのコマンドの一部と特殊関数信号ＤＳＦおよびバイトマスク信号ＤＱＭ０〜３との組み合わせにより、ＳＧＲＡＭ４０４がブロック書き込みモードにされ、マスクデータがデータバス４１２上に出力される（より詳細に後述される）。典型的には標準的なＡＣＴＩＶＥコマンドおよびＷＲＩＴＥコマンド中において、特殊関数信号ＤＳＦは、イナクティブローに維持される。アクティブ特殊関数信号ＤＳＦがＡＣＴＩＶＥコマンドと同時に印加されると、ＳＧＲＡＭ４０４はマスクレジスタ３２６に格納されたマスクを、後のＷＲＩＴＥコマンド中においてデータバス４１２上に出力されたデータに適用する。同様に、特殊関数信号ＤＳＦがＷＲＩＴＥコマンドと同時にアクティブにされると、ＳＧＲＡＭ４０４はブロック書き込みモードで動作し、色レジスタ３２２に格納された色ビットを、アレイ３０６〜３２０中のアドレスされたメモリセルに転送する。バイトマスク信号ＤＱＭ０〜３に応答して、制御回路４１４は、読み出し／書き込み回路４１０を、前述のようにバイト単位のデータをマスクさせるように制御する。
【００３４】
動作としては、論理回路４０２が、アドレス、データ、および制御信号を、それぞれのバス４０８、４１２、および４１６に印加し、外部クロック信号ＣＬＫを駆動してデータをＳＧＲＡＭ４０４との間で送受信する。読出しデータ送信動作中、論理回路４０２は、アドレスバス４０８上に置かれた行アドレスおよびバンクアドレスを含むＡＣＴＩＶＥコマンドをＳＧＲＡＭ４０４に印加する。アドレスデコーダ４０６は、行およびバンクアドレスに応答して、これらのアドレスを復号化し、対応するアレイ３０６〜３２０のバンクと、そのバンク内の対応するメモリセルの行とを活性化する。その後、論理回路４０２は、アドレスバス４０８に印加された列およびバンクアドレスを含むＲＥＡＤコマンドをＳＧＲＡＭ４０４に印加する。ＲＥＡＤコマンドのバンクアドレス部分は、ＳＧＲＡＭ４０４内の複数のバンクがオープンになることを可能にし、オープンになったバンクのうち選択されたバンクからデータが読み出されることを可能にする。アドレスデコーダ４０６は、列アドレスに応答して、対応するバンク内の活性化した行内の対応するメモリセルにアクセスする。その後、アクセスされたメモリセル内に格納されているデータが、広いデータパス３０２を介して、読出し／書込み回路４１０に送信される。読出し／書込み回路４１０は、データをデータバス４１２上に置き、そこでデータは論理回路４０２によって読み出される。論理回路４０２はさらに、読出しサイクル中にバイトマスク信号ＤＱＭ０〜３のうち選択された信号を活性化することにより、典型的には、読出しサイクル中、データバス４１２上に置かれるべき対応するバイトのデータをマスクし得る。当業者であれば理解するように、読出しサイクル中、バイトマスク信号ＤＱＭ０〜３は、典型的には、読出しサイクルの後すぐに書きこみサイクルがある場合にデータバス４１２上でデータ競合が起こることを防止するために論理回路４０２によって利用される。
【００３５】
書込みサイクル中、論理回路４０２は、再び、ＡＣＴＩＶＥコマンドをＳＧＲＡＭ４０４に印加して、対応するアレイ３０６〜３２０のバンクと、そのバンク内の行とを活性化する。論理回路４０２は、ＡＣＴＩＶＥコマンドを印加した後、アドレスバス４０８上の列およびバンクアドレスと、データバス４１２上の書込みデータとを含むＷＲＩＴＥコマンドをＳＧＲＡＭ４０４に印加する。アドレスデコーダ４０６は再び、列アドレスを復号化して、対応するバンクの活性化した行内の対応するメモリセルにアクセスする。データバス４１２上に置かれたデータはその後、読出し／書込み回路４１０、ブロック書込み回路３０４、および広い内部データパス３０２を介して、アレイ３０６〜３２０内のアドレスされたメモリセルに送信される。上記したように、通常の書込みサイクル中、論理回路４０２はまた、バイトマスク信号ＤＱＭ０〜３を制御してデータバス４１２に印加されたバイトのデータを選択的にマスクするようになっている。さらに、論理回路４０２は、マスクレジスタ３２６内に格納されたマスクビットＭＲ１〜ＭＲ３２を用いて、データバス４１２に印加された個々のビットのデータをマスクし得る。
【００３６】
当業者であれば理解するように、論理回路４０２は、特別ロードコマンドをＳＧＲＡＭ４０４に印加して、マスクレジスタ３２６内のマスクビットＭＲ１〜ＭＲ３２をロードする。論理回路４０２は、データバス４１２に印加された書込みデータをマスクする前に、所望のマスクビットをロードしなければならない。マスクレジスタ３２６内に格納されたマスクビットＭＲ１〜ＭＲ３２を用いて、データバス４１２上に置かれたデータをマスクするために、論理回路４０２は、ＡＣＴＩＶＥコマンドの印加と同時に、特別関数信号ＤＳＦをアクティブにしなければならない。これは、典型的にはＡＣＴＩＶＥウィズＷＰＢコマンドと呼ばれる。ブロック書込み回路３０４は、このようなＡＣＴＩＶＥウィズＷＰＢコマンドが印加された後、これに続く従来のＡＣＴＩＶＥコマンドが印加されるまで、マスクビットＭＲ１〜ＭＲ３２に応じて、データバス４１２上に置かれたすべての書込みデータをマスクする。論理回路４０２は、バイトマスク信号ＤＱＭ０〜３を制御し、ＡＣＴＩＶＥウィズＷＰＢコマンドを印加して、データバス４１２上に置かれた書込みデータを所望に応じてマスクする。
【００３７】
ＳＧＲＡＭ４０４をブロック書込みモードにするために、論理回路４０２はまずＡＣＴＩＶＥコマンドを印加して、バンクとそのバンク内のアドレスされた行とを活性化する。論理回路４０２は、ＡＣＴＩＶＥコマンドを印加した後、ＷＲＩＴＥコマンドの印加と同時に特別関数信号ＤＳＦをアクティブにすることによって、ブロック書込みコマンドを、ＳＧＲＡＭ４０４に印加する。列マスクデータはさらに、ブロック書込みコマンドと同時にデータバス４１２に印加され得、それによって、上記したように、ブロック書込み回路３０４に列マスキングを行わせる。制御回路４１４は、ＷＲＩＴＥコマンドと同時にレジスタされたアクティブな特別関数信号ＤＳＦに応答して、ブロック書込み回路３０４をブロック書込み動作モードにする。ブロック書込みコマンドのＷＲＩＴＥコマンド部分もまた、アドレスバス４０８上の列およびバンクアドレスを含む。アドレスデコーダ４０６は、列およびバンクアドレスを復号化して、対応するバンク内の対応するメモリセルのブロックを活性化する。ブロック書込み回路３０４は上記したように動作して、色レジスタ３２２内に格納された色ビットＣＲ１〜ＣＲ３２を、アレイ３０６〜３２０内のアドレスされたメモリセルのブロックに送信する。論理回路４０２は再び、特別ロードコマンドをＳＧＲＡＭ４０４に印加して、ＳＧＲＡＭ４０４をブロック書込み動作モードにする前に、所望の色ビットＣＲ１〜ＣＲ３２をロードしなければならない。ブロック書込み動作モード中も、論理回路４０２は、上記したように、バイトマスク信号ＤＱＭ０〜３およびマスクレジスタ３２６内に格納されたマスクビットＭＲ１〜ＭＲ３２を利用して、色レジスタ３２２内に格納された色ビットＣＲ１〜ＣＲ３２を選択的にマスクし得る。
【００３８】
図４は、図３の混載型ＤＲＡＭ４００を含むコンピュータシステム５００のブロック図である。コンピュータシステム５００は、特定のソフトウェアを実行して特定の計算またはタクスを行うなどの様々な演算機能を行うコンピュータ回路５０２を含む。コンピュータシステム５００では、混載型ＤＲＡＭ４００は典型的には、その論理回路４０２を、高解像度グラフィックスまたは高速通信動作などの特定の機能を行うように設計させている。コンピュータシステム５００はさらに、コンピュータ回路５０２に結合されてオペレータがコンピュータシステム５００とインターフェースすることを可能にする、キーボードまたはマウスなどの１以上の入力デバイス５０４を含む。典型的には、コンピュータシステム５００は、コンピュータ回路５０２に結合された１以上の出力デバイス５０６を含む。このような出力デバイスは典型的には、プリンタまたはビデオターミナルである。１以上のデータ格納デバイス５０８もまた、典型的に、コンピュータ回路５０２に結合されており、データを格納したり、または、外部格納媒体（図５には不図示）からデータを取り出したりする。典型的なデータ格納デバイス５０８の例は、ハードディスク、フロッピーディスク、テープカセット、およびコンパクトディスク読出し専用メモリ（「ＣＤ−ＲＯＭ」）を含む。
【００３９】
本発明の様々な実施形態および利点を上記に記載してきたが、上記開示は説明のためのみのものであり、本発明の広い原理の範囲内で詳細が変更され得ることが理解されるべきである。従って、本発明は添付の請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】  図１は、従来のブロック書き込み回路を含むＳＧＲＡＭの部分の１つの機能ブロック図である。
【図２】  図２は、図２Ａに示されたメモリデバイスの一部と、図２Ｂに示されたメモリデバイスの一部との位置関係を示す図である。
【図２Ａ】  図２Ａは、本発明の１つの実施形態に従う、ブロック書き込み回路に結合された広いデータパスを有するメモリデバイスの一部の機能ブロック図である。
【図２Ｂ】  図２Ｂは、本発明の１つの実施形態に従う、ブロック書き込み回路に結合された広いデータパスを有するメモリデバイスの一部の機能ブロック図である。
【図３】  図３は、図２のブロック書き込み回路を含むメモリデバイスを有する混載型ＤＲＡＭの機能ブロック図である。
【図４】  図４は、図３の混載型ＤＲＡＭを含むコンピュータシステムの機能ブロック図である。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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