(57)【特許請求の範囲】
【請求項１】
差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の出力電流と第２の出力電流との差動電流を出力する出力部とを有する第１の増幅回路と、
第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第１の電流と上記第１の電流よりも小さい第２の電流との差動電流を出力する出力部とを有する第２の増幅回路と、
第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とにそれぞれ対応する第３の電流と上記第３の電流よりも小さい第４の電流との差動電流を出力する出力部とを有する第３の増幅回路と、
上記第１の電流と上記第４の電流との第１の合成電流を受ける第１の端子と、上記第２の電流と上記第３の電流との第２の合成電流を受ける第２の端子とを有し、上記第１の合成電流と上記第２の合成電流とが等しくなるように動作し、上記第２の端子から上記利得制御信号を供給するカレントミラー回路と、
を含む、可変利得増幅回路。
【請求項２】
差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流との差に対応する出力電流を出力する出力部とを有する第１の増幅回路と、
第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流との差に対応する第１の電流を出力する出力部とを有する第２の増幅回路と、
第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流との差に対応する第２の電流を出力する出力部とを有する第３の増幅回路と、
上記第１の電流を受ける第１の端子と、上記第２の電流を受ける第２の端子とを有し、上記第１の電流と上記第２の電流とが等しくなるように動作し、上記第２の端子から上記利得制御信号を供給するカレントミラー回路と、
を含む、可変利得増幅回路。
【請求項３】
上記第１の増幅回路が上記第１及び第２のトランジスタにそれぞれ電流を供給するための第１及び第２の電流源を有し、
上記第２の増幅回路が上記第４及び第５のトランジスタにそれぞれ電流を供給するための第３及び第４の電流源を有し、
上記第３の増幅回路が上記第７及び第８のトランジスタにそれぞれ電流を供給するための第５及び第６の電流源を有する、
請求項１又は２に記載の可変利得増幅回路。
【請求項４】
上記カレントミラー回路が、上記第１の端子と電源電圧端子との間に接続された第１のトランジスタと、上記第２の端子と電源電圧端子との間に接続された第２のトランジスタとを有し、上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とが上記第１の端子に接続されている、
請求項１乃至３の何れかに記載の可変利得増幅回路。
【請求項５】
上記第１及び第２の電圧を供給する電圧供給回路を更に含み、
上記電圧供給回路が、第１の電源端子と第２の電源端子との間に複数の抵抗が直列に接続された抵抗回路を有し、上記複数の抵抗から選択された抵抗の端子電圧が上記第１又は第２の電圧として供給される、
請求項１乃至４の何れかに記載の可変利得増幅回路。
【請求項６】
上記電圧供給回路が、上記第１の電源端子と上記抵抗回路との間に接続された第１の電流源と、上記第２の電源端子と上記抵抗回路との間に接続された第２の電流源とを更に有する、
請求項５に記載の可変利得増幅回路。
【請求項７】
上記電圧供給回路が、上記第３及び第４の電圧を供給する、
請求項５又は６に記載の可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変される相互コンダクタンスをもって、入力電圧を出力電流に変換する可変利得増幅回路に関するものである。
【０００２】
【従来の技術】
外部からの制御信号によって可変可能な相互コンダクタンスを有し、入力された差動電圧を相互コンダクタンスに応じた電流に変換するＯＴＡ（OperationalTransconductance Amplifier）と呼ばれる電流出力型の可変利得増幅回路がある。
【０００３】
図２は、ＯＴＡの基本的な構成を示す図である。
図２に示すＯＴＡは、ＭＯＳ型トランジスタＭ１１〜Ｍ１３、出力部１１、定電流回路Ｉ１１および定電流回路Ｉ１２を有している。
【０００４】
ＭＯＳ型トランジスタＭ１１は、ゲートを端子Ｖ＋に接続されており、出力部１１から流れる電流ｉ１１を、ドレインからソースを経て定電流回路Ｉ１１およびＭＯＳ型トランジスタＭ１３のドレインに流している。
ＭＯＳ型トランジスタＭ１２は、ゲートを端子Ｖ−に接続されており、出力部１１から流れる電流ｉ１２を、ドレインからソースを経て定電流回路Ｉ１２およびＭＯＳ型トランジスタＭ１３のソースに流している。
ＭＯＳ型トランジスタＭ１３は、ゲートを利得制御端子Ｇに接続されており、ＭＯＳ型トランジスタＭ１１のソースおよびＭＯＳ型トランジスタＭ１２のソースにドレインとソースがそれぞれ接続されている。
【０００５】
定電流回路Ｉ１１は、ＭＯＳ型トランジスタＭ１１のソースからの電流、およびＭＯＳ型トランジスタＭ１３のドレインからの電流を受けて、一定の電流を接地電位に流している。
定電流回路Ｉ１２は、ＭＯＳ型トランジスタＭ１２のソースからの電流、およびＭＯＳ型トランジスタＭ１３のソースからの電流を受けて、一定の電流を接地電位に流している。
【０００６】
出力部１１は、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１に応じた大きさの出力電流ｉ＋を端子Ｉ＋に出力している。また、ＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２に応じた大きさの出力電流ｉ−を端子Ｉ−に出力している。
【０００７】
端子Ｖ＋と端子Ｖ−との間に差動電圧ｖが印加されると、この電圧に応じてドレイン電流ｉ１１およびドレイン電流ｉ１２が変化し、これに応じて端子Ｉ＋の電流ｉ１および端子Ｉ−の電流ｉ−の大きさが変化する。
例えば、端子Ｖ＋の電圧が端子Ｖ−の電圧よりも高い場合には、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１がＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２よりも大きくなり、ノードＮ１１からノードＮ１２に向かって電流ｉ１３が流れる。仮に、定電流回路Ｉ１１と定電流回路Ｉ１２の電流の大きさが等しい場合には、電流ｉ１３の大きさと、ドレイン電流ｉ１１とドレイン電流ｉ１２との差の電流（差動電流）の大きさは等しくなる。すなわち、差動電圧ｖに応じてドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流が変化し、これに応じて、出力電流ｉ＋と出力電流ｉ−の差動電流も変化する。
【０００８】
ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が大きくなると、電流ｉ１３が小さくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流の変化は小さくなり、出力電流ｉ＋と出力電流ｉ−の差動電流の変化も小さくなる。
また逆に、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が小さくなると、電流ｉ１３が大きくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流は大きくなり、出力電流ｉ＋と出力電流ｉ−の差動電流も大きくなる。
【０００９】
差動電圧ｖの変化量Δｖに対する、出力電流ｉ＋と出力電流ｉ−の差動電流の変化量Δｉｄは、相互コンダクタンスｇｍによって次式のように表される。
【００１０】
【数１】
Δｉｄ  ＝  ｇｍ×Δｖ  ・・・・（１）
【００１１】
また、相互コンダクタンスｇｍの大きさはＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗ｒｄｓに応じて変化し、一般に次式が成立する。
【００１２】
【数２】
ｇｍ  ＝  １／ｒｄｓ    ・・・・（２）
【００１３】
したがって、利得制御端子Ｇに印加する電圧を変化させることにより、図２に示したＯＴＡの相互コンダクタンスｇｍを任意に変化させることができる。
【００１４】
こうした特性を有するＯＴＡは、例えば、帯域を任意に制御をすることが可能なフィルター回路に応用されている。
図１５は、ＯＴＡを用いて構成したフィルター回路の積分要素を示す図である。
図１５（ａ）は、ＯＴＡを用いた積分要素を示す回路図である。この積分要素は、ＯＴＡと、２つのキャパシタ２を有している。
図１５（ｂ）は、図１５（ａ）に示す積分要素の伝達関数を表すブロック図である。
【００１５】
図１５（ａ）に示しているように、ＯＴＡの出力端子Ｉ＋および出力端子Ｉ−は、それぞれキャパシタ２を介して接地電位に接続されている。
ＯＴＡの入力端子Ｖ＋と入力端子Ｖ−との間に微小電圧ｖｉを印加した場合、出力端子Ｉ＋と出力端子Ｉ−との間に発生する電圧ｖｏは、キャパシタ２が容量値Ｃを有する場合、次式のように表すことができる。
【００１６】
【数３】
0004682419.tif 000002
【００１７】
この両辺をラプラス変換し、入出力の伝達関数Ｔを求めると、次式のようになる。
【数４】
Ｔ  ＝  （ｇｍ／Ｃ）／ｓ  ＝  ω0 ／ｓ  ・・・（４）
ω0 ＝ｇｍ／Ｃ
【００１８】
図１５（ａ）および図１５（ｂ）に示した積分要素を、フィルタの基本要素としてフィルタを構成することにより、任意のフィルタ回路をＯＴＡとキャパシタを用いて構成することができる。
【００１９】
図１６は、ＯＴＡを用いて構成した一次のローパスフィルターを示す図である。
図１６（ａ）は、ＯＴＡを用いた一次のローパスフィルターを示す回路図である。この一次のローパスフィルターは、ＯＴＡ３０およびＯＴＡ３１と、２つのキャパシタ２を有している。
図１６（ｂ）は、図１６（ａ）に示す一次のローパスフィルターの伝達関数を表すブロック図である。
【００２０】
ＯＴＡ３０の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３１の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されているとともに、ＯＴＡ３１の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。さらに、ＯＴＡ３０の各出力端子は、それぞれキャパシタ２を介して接地電位に接続されている。また、利得制御端子Ｇに利得制御信号Ｓ３０が入力されている。
ＯＴＡ３１の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３０の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されているとともに、ＯＴＡ３１の入力端子Ｖ−および入力端子Ｖ＋とそれぞれ接続されている。さらに、ＯＴＡ３１の各出力端子は、それぞれキャパシタ２を介して接地電位に接続されている。また、利得制御端子Ｇに利得制御信号Ｓ３０が入力されている。
【００２１】
キャパシタ２には、ＯＴＡ３０の出力電流と、ＯＴＡ３１の出力電流が入力される。ＯＴＡ３１の出力電流は、出力電圧ｖｏが電流に変換されたものであり、出力電圧ｖｏの極性に対して反転された極性でキャパシタ２に入力されている。
ＯＴＡ３０とＯＴＡ３１が等しい相互コンダクタンスｇｍを有し、キャパシタ２が容量値Ｃを有する場合、出力電圧ｖｏは次式にように表すことができる。
【００２２】
【数５】
0004682419.tif 000003
【００２３】
式（５）の両辺をラプラス変換し、入出力の伝達関数Ｔを求めると、次式のようになる。
【００２４】
【数６】
0004682419.tif 000004
【００２５】
式（６）で示した伝達関数Ｔを有する一次のローパスフィルターの遮断周波数ｆ0 は、ｆ0 ＝ｇｍ／（２πＣ）となる。したがって、利得制御信号Ｓ３０を可変させることにより、ローパスフィルターの遮断周波数ｆ0 をリニアに可変させることができる。
【００２６】
図１７は、ＯＴＡを用いて構成した正弦波発振回路を示す図である。
図１７（ａ）は、ＯＴＡを用いた正弦波発振回路を示す回路図である。この正弦波発振回路は、ＯＴＡ３２およびＯＴＡ３３と、４つのキャパシタ２を有している。
図１７（ｂ）は、図１７（ａ）に示す正弦波発振回路の伝達関数を表すブロック図である。
【００２７】
ＯＴＡ３２の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３３の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。また、ＯＴＡ３２の入力端子Ｖ＋および入力端子Ｖ−は、ＯＴＡ３３の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されている。そして、各ＯＴＡの出力端子はキャパシタ２を介してそれぞれ接地電位に接続されている。
【００２８】
図１７（ｂ）のブロック図において、図１７（ａ）に示されていない電圧ｖｉは、ＯＴＡ３２の入力に対する外乱成分を表している。すなわち、図１７（ｂ）はＯＴＡ３２の入力に混入する外乱電圧ｖｉを含めたブロック図になっている。
ＯＴＡ３２とＯＴＡ３３が等しい相互コンダクタンスｇｍを有し、キャパシタ２が容量値Ｃを有する場合、この外乱電圧ｖｉに対する出力電圧ｖｏの伝達関数は次式のようになる。
【００２９】
【数７】
0004682419.tif 000005
【００３０】
式（７）で示した伝達関数Ｔを逆ラプラス変換すると、出力電圧ｖｏは正弦波となり、発振周波数ｆ0 は、ｆ0 ＝ｇｍ／（２πＣ）となる。したがって、利得制御信号Ｓ３０を可変させることにより、発振周波数ｆ0 をリニアに可変させることができる。
【００３１】
【発明が解決しようとする課題】
以上説明したようにＯＴＡを用いてフィルタ回路を構成すれば、相互コンダクタンスｇｍを可変させることにより、ローパスフィルタの遮断周波数や正弦波発振回路の発振周波数を簡単に制御できる利点がある。しかしながら、ＯＴＡにおける相互コンダクタンスｇｍの制御には、以下に述べる幾つかの問題点がある。
【００３２】
式（２）において示したように、ＯＴＡの相互コンダクタンスは図２における利得可変用のＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗ｒｄｓによって決まる。このドレイン−ソース間抵抗ｒｄｓは、ゲート−ソース間に印加される電圧に応じて変動する。
一方、ＭＯＳ型トランジスタＭ１１およびＭＯＳ型トランジスタＭ１２のゲート間に入力される差動電圧の信号源は、接地電位に対して高インピーダンスである場合が多く、このため差動入力電圧には同相のノイズ成分が重畳し易い。したがって、この同相ノイズ成分によりＯＴＡの相互コンダクタンスが変動してしまう問題がある。
【００３３】
また、ドレイン−ソース間抵抗ｒｄｓは、各ＭＯＳ型トランジスタに固有のしきい値電圧によっても変動するので、同じゲート−ソース間電圧を印加しても、個体ごとに異なった抵抗値になる。すなわち、ＯＴＡの相互コンダクタンスには個体毎にばらつきが生じやすい問題がある。
さらに、このしきい値電圧は温度特性によって変動し易い。したがって、ＯＴＡの相互コンダクタンスには温度によって変動し易い問題がある。
【００３４】
このようなＯＴＡの相互コンダクタンスｇｍの変動を補償するために、従来は以下に述べるような方式が用いられている。
【００３５】
図１８は、従来における、相互コンダクタンスを設定するための第１の回路を示す図である。
図１８に示す相互コンダクタンス設定回路５０は、ＯＴＡ３４およびＯＴＡ３５、４つのキャパシタ２、波形整形部３１、位相比較部３２、チャージポンプ部３３およびローパスフィルター部３４を有している。
【００３６】
ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる回路は、図１７に示した正弦波発振回路と同じ構成を有しており、ＯＴＡ３５から正弦波の差動電圧を発生し、これを波形整形回路３１に出力している。ＯＴＡ３４およびＯＴＡ３５は、ローパスフィルター部３４から出力される利得制御信号Ｓ１を利得制御端子Ｇに受けて相互コンダクタンスを可変され、これにより波形整形回路３１に出力される正弦波の発振周波数が制御される。すなわち、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる回路によって、一つのＶＣＯが構成されている。
【００３７】
波形整形回路３１は、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなるＶＣＯの正弦波信号を受けて、これを矩形波の信号に整形し、位相比較部３２に出力する。
位相比較部３２は、波形整形部３１からの信号と、外部の基準クロック信号Ｒｅｆ−ＣＬＫとの位相を比較し、比較の結果に応じてチャージポンプ部３３の内部キャパシタを充電または放電させる。
チャージポンプ部３３は、位相比較部３２からの信号に応じて内部キャパシタを充電または放電し、このキャパシタの電圧波形をローパスフィルター部３４において平滑させる。
ローパスフィルター部３４は、チャージポンプ部３３の出力する信号を平滑化し、利得制御信号Ｓ１として出力するとともに、ＯＴＡ３４、ＯＴＡ３５の利得制御端子Ｇに帰還する。
【００３８】
図１８に示す相互コンダクタンス設定回路は、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる発振回路の周波数が、外部の基準クロック信号Ｒｅｆ−ＣＬＫに同期されるように構成されたＰＬＬ回路である。このＰＬＬ回路によって、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる発振回路の発振周波数が高い精度で制御されている。
ＯＴＡ３４およびＯＴＡ３５は、他のＯＴＡ回路のレプリカ（複製）であり、同相ノイズや、個体間のばらつき、温度による変動などよって、相互コンダクタンスが他のＯＴＡと同じ傾向で変動される。したがって、相互コンダクタンスが高精度に制御されたＯＴＡ３４およびＯＴＡ３５の利得制御信号Ｓ１を他のＯＴＡに供給すれば、これらのＯＴＡの相互コンダクタンスも、ＯＴＡ３４およびＯＴＡ３５と同様に高い精度で設定される。
【００３９】
しかしながら、図１８に示した第１の相互コンダクタンス設定回路は、ＰＬＬ回路を構成するための複数のブロックによって回路の規模が大きくなってしまう問題がある。そこで、相互コンダクタンス設定回路を簡略化できる他の方式も考案されている。
【００４０】
図１９は、従来における、相互コンダクタンスを設定するための第２の回路を示す図である。
図１９に示す相互コンダクタンス設定回路５１は、ＯＴＡ３６、ＭＯＳ型トランジスタＭ１およびＭＯＳ型トランジスタＭ２、電圧源Ｖ１および電流源Ｉ１を有している。
【００４１】
ＯＴＡ３６は、入力端子Ｖ＋および入力端子Ｖ−に電圧源Ｖ１による電圧が供給されている。また、出力端子Ｉ＋はＭＯＳ型トランジスタＭ１のドレインおよび電流源Ｉ１に接続され、出力端子Ｉ−はＭＯＳ型トランジスタＭ２のドレインおよび利得制御端子Ｇに接続されている。
ＭＯＳ型トランジスタＭ１は、ドレインがゲートに接続され、ソースが接地されているとともに、ＯＴＡ３６の出力端子Ｉ＋から出力される電流の一部をドレインからソースに流している。また、ゲートがＭＯＳ型トランジスタＭ２のゲートに接続されている。
ＭＯＳ型トランジスタＭ２は、ドレインがＯＴＡ３６の出力端子Ｉ−および利得制御端子Ｇに接続され、ソースが接地されているとともに、ゲートがＭＯＳ型トランジスタＭ１のゲートに接続されている。
【００４２】
ＭＯＳ型トランジスタＭ１およびＭＯＳ型トランジスタＭ２は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ２のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１とＭＯＳ型トランジスタＭ２のドレイン電流が等しくなるような定電流源として動作する。ＭＯＳ型トランジスタＭ１のドレインには、ＯＴＡ３６の出力端子Ｉ＋から出力される電流ｉから、電流源Ｉ１による電流ｉ１が差し引かれた（ｉ−ｉ１）という大きさの電流が流れているので、ＭＯＳ型トランジスタＭ２のドレイン−ソース間抵抗は、ドレイン電流の大きさが（ｉ−ｉ１）に近づくように変化する。
【００４３】
したがって、例えばＯＴＡ３６の差動電流が大きくなり、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）よりも小さくなった場合は、ドレイン−ソース間抵抗が小さくなり、ＭＯＳ型トランジスタＭ２のドレイン電圧は低下する。これにより、利得制御端子Ｇの電圧が低下し、ＭＯＳ型トランジスタＭ１３のゲート電圧が低下することによって相互コンダクタンスが小さくなり、ＯＴＡ３６が出力する差動電流が小さくなる。また、ＯＴＡ３６の差動電流が小さくなり、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）よりも大きくなった場合は、逆にドレイン−ソース間抵抗が大きくなり、ＭＯＳ型トランジスタＭ２のドレイン電圧が上昇する。これにより、利得制御端子Ｇの電圧が上昇し、ＭＯＳ型トランジスタＭ１３のゲート電圧が上昇することによって相互コンダクタンスが大きくなって、ＯＴＡ３６の出力する差動電流は大きくなる。このようにして、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）と等しくなるように、利得制御端子Ｇに供給される電圧が制御される。
【００４４】
ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）と等しくなった場合、ＯＴＡ３６の差動電流はｉ１と等しくなるので、式（１）より、ＯＴＡ３６の相互コンダクタンスｇｍは次式の値に設定される。
【００４５】
【数８】
ｇｍ  ＝  ｉ１／ｖ１  ・・・・（８）
【００４６】
式（８）において示したように、第２の相互コンダクタンス設定回路においては、電流源Ｉ１の電流ｉ１または電圧源Ｖ１の電圧ｖ１を可変させることにより、相互コンダクタンスｇｍが制御される。
【００４７】
上述したＰＬＬによる第１の相互コンダクタンス設定回路に比べ、回路が簡略化されている点において優れているが、他の問題点もある。
式（８）から分かるように、設定値に比例して相互コンダクタンスｇｍを可変させる為には、電流源Ｉ１の電流値を可変させる必要がある。しかしＯＴＡ３６の出力する差動電流の大きさは一般に微小なため、電流源Ｉ１の制御が難しくなる問題がある。例えば電流源Ｉ１を電流出力型のＤ／Ａコンバータによって構成した場合、十分な分解能を得るためには、１ＬＳＢの変化において数百ｎＡ程度の電流を制御させることが必要となる。このように、電流源Ｉ１に設定させる電流が微小になる程、相互コンダクタンスの精度が低下してしまう問題ある。
【００４８】
以上説明した問題点は、相互コンダクタンスの設定精度に関するものであるが、この他に、相互コンダクタンスの可変範囲に関する問題もある。
【００４９】
ＯＴＡに入力される差動電圧に応じて、相互コンダクタンスに比例した差動電流を出力させるためには、図２のＭＯＳ型トランジスタＭ１３による抵抗ｒｄｓが差動電圧によらず一定の大きさに保たれていなくてはならない。もし、抵抗ｒｄｓの大きさが差動電圧に応じて変わってしまうとすると、この変化に応じて差動電流も変化してしまい、差動電流の信号波形が差動電圧の信号波形と異なったものになってしまう。すなわち、出力される差動電流の信号波形に歪みが生じてしまう。
【００５０】
一般に、ＭＯＳ型トランジスタのゲート−ソース間電圧ＶGSとしきい値電圧ＶT との差（ＶGS−ＶT ）がドレイン−ソース間電圧ＶDSよりも十分大きい範囲において、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの関係は比例関係となる。すなわち次の式が成立する。
【００５１】
【数９】
0004682419.tif 000006
【００５２】
ただし、式（９）において比例定数βはゲートの構造によってきまる定数である。
式（９）から分かるように、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの関係は比例関係となっており、ドレイン−ソース間抵抗ｒｄｓはゲート−ソース間電圧ＶGSによって可変される。
【００５３】
式（９）はゲート−ソース間電圧ＶGSとしきい値電圧ＶT との差（ＶGS−ＶT）がドレイン−ソース間電圧ＶDSよりも十分大きい範囲において成立する式であるが、ドレイン−ソース間電圧ＶDSが大きくなって（ＶGS−ＶT ）に近づいてくると、式（９）の代わりに次の式が成立する。
【００５４】
【数１０】
0004682419.tif 000007
【００５５】
式（１０）から分かるように、ドレイン−ソース間電圧ＶDSが大きくなって（ＶGS−ＶT ）に近づいてくると、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの比例関係が失われてしまう。すなわち、ドレイン−ソース間抵抗ｒｄｓがドレイン−ソース間電圧ＶDSに応じて変化してしまう。
【００５６】
したがって、歪みのない差動電流を出力させるためには、ＭＯＳ型トランジスタＭ１３のゲート−ソース間電圧をドレイン−ソース間電圧ＶDSに対して十分大きくすることが要求される。しかし、差動入力電圧の振幅が大きく、かつ相互コンダクタンスｇｍが小さい条件においては、ＭＯＳ型トランジスタＭ１３のゲート−ソース間電圧が小さくなり、ドレイン−ソース間電圧ＶDSの振幅が大きくなってしまうので、必然的に出力の差動電流が歪んでしまうことになる。
【００５７】
このように、従来のＯＴＡにおいては、相互コンダクタンスｇｍの設定値が小さい場合、大振幅の差動入力電圧に対して差動出力電流が歪んでしまうという問題がある。つまり、相互コンダクタンスｇｍの可変範囲と差動入力電圧の振幅範囲とがトレードオフの関係にあり、一方の範囲を広くした場合他方の範囲を狭くしなくてはならないという問題がある。
【００５８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、簡易な回路によって相互コンダクタンスを高精度に設定することができ、また、入力電圧に制限されることなく相互コンダクタンスを広範囲に可変することができる可変利得増幅回路を提供することにある。
【００５９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の出力電流と第２の出力電流との差動電流を出力する出力部とを有する第１の増幅回路と、第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第１の電流と上記第１の電流よりも小さい第２の電流との差動電流を出力する出力部とを有する第２の増幅回路と、第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とにそれぞれ対応する第３の電流と上記第３の電流よりも小さい第４の電流との差動電流を出力する出力部とを有する第３の増幅回路と、上記第１の電流と上記第４の電流との合成電流と上記第２の電流と上記第３の電流との合成電流とに応じて上記利得制御信号を生成するカレントミラー回路とを有する。
【００６０】
また、本発明の第２の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する出力電流を出力する出力部とを有する第１の増幅回路と、第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第２の増幅回路と、第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第３の増幅回路と、上記第１の電流と上記第２の電流とに応じて上記利得制御信号を生成するカレントミラー回路とを有する。
【００６１】
本発明の第１又は第２の可変利得増幅回路においては、上記第１の増幅回路が上記第１及び第２のトランジスタにそれぞれ電流を供給するための第１及び第２の電流源を有し、上記第２の増幅回路が上記第４及び第５のトランジスタにそれぞれ電流を供給するための第３及び第４の電流源を有し、上記第３の増幅回路が上記第７及び第８のトランジスタにそれぞれ電流を供給するための第５及び第６の電流源を有する。
【００６２】
また、本発明の第３の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の電流と第２の電流との差動電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第３の電流と第４の電流との差動電流を出力する出力部とを有する第２の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第１の電流と上記第４の電流との合成電流を供給するための第１の出力端子と、上記第２の電流と上記第３の電流との合成電流を供給するための第２の出力端子とを有する。
【００６３】
また、本発明の第４の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の電流と第２の電流との差動電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第３の電流と第４の電流との差動電流を出力する出力部とを有する第２の増幅回路と、上記第１の電流と上記第４の電流との合成電流と上記第２の電流と上記第３の電流との合成電流とに応じた差動電圧を生成する電圧生成回路と、上記差動電圧が制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続され、制御端子に上記第１の利得制御信号が入力される第９のトランジスタと、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とにそれぞれ対応する第５の電流と第６の電流との差動電流を出力する出力部とを有する第３の増幅回路と、上記差動電圧が制御端子に入力される第１０及び第１１のトランジスタと、上記第１０のトランジスタと上記第１１のトランジスタとの間に接続され、制御端子に上記第２の利得制御信号が入力される第１２のトランジスタと、上記第１０のトランジスタに流れる電流と上記第１１のトランジスタに流れる電流とにそれぞれ対応する第７の電流と第８の電流との差動電流を出力する出力部とを有する第４の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第５の電流と上記第８の電流との合成電流を供給するための第１の出力端子と、上記第６の電流と上記第７の電流との合成電流を供給するための第２の出力端子とを有する。
【００６４】
また、本発明の第５の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第２の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第１の電流と上記第２の電流との合成電流を供給するための出力端子とを有する。
【００６５】
また、本発明の第６の可変利得制御回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第２の増幅回路と、上記第１の電流と上記第２の電流との合成電流に応じた信号電圧を生成する電圧生成回路と、上記信号電圧及び基準電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続され、制御端子に上記第１の利得制御信号が入力される第９のトランジスタと、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とに対応する第３の電流を出力する出力部とを有する第３の増幅回路と、上記信号電圧及び基準電圧がそれぞれ制御端子に入力される第１０及び第１１のトランジスタと、上記第１０のトランジスタと上記第１１のトランジスタとの間に接続され、制御端子に上記第２の利得制御信号が入力される第１２のトランジスタと、上記第１０のトランジスタに流れる電流と上記第１１のトランジスタに流れる電流とに対応する第４の電流を出力する出力部とを有する第４の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第３の電流と上記第４の電流との合成電流を供給するための出力端子とを有する。
【００６６】
【発明の実施の形態】
以下、本発明をＯＴＡに適用した場合における６つの実施形態について、図面を参照しながら説明する。
【００６７】
＜第１の実施形態＞
図１は、本発明に係る可変利得増幅回路の第１の実施形態を示す回路図である。
図１の可変利得増幅回路は、相互コンダクタンス設定回路１００およびＯＴＡ３により構成されている。また、相互コンダクタンス設定回路１００は、ＯＴＡ１およびＯＴＡ２、ＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2を有している。
【００６８】
ＯＴＡ１は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd1による電圧が印加されており、利得制御端子ＧにはＭＯＳ型トランジスタＭ１０２のドレイン電圧が印加されている。また、出力端子Ｉ＋がＯＴＡ２の出力端子Ｉ−と接続され、出力端子Ｉ−がＯＴＡ２の出力端子Ｉ＋と接続されている。
ＯＴＡ２は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd2による電圧が印加されている。また、出力端子Ｉ＋がＯＴＡ２の出力端子Ｉ−と接続され、出力端子Ｉ−がＯＴＡ２の出力端子Ｉ＋と接続されている。
ＭＯＳ型トランジスタＭ１０１は、ＯＴＡ１の出力端子Ｉ＋とＯＴＡ２の出力端子Ｉ−との接続点にドレインが接続されており、ソースが接地されている。また、ドレインとゲートが接続されているとともに、このゲートがＭＯＳ型トランジスタＭ１０２のゲートに接続されている。
ＭＯＳ型トランジスタＭ１０２は、ＯＴＡ１の出力端子Ｉ＋とＯＴＡ２の出力端子Ｉ−との接続点にドレインが接続されており、ソースが接地されている。また、ゲートがＭＯＳ型トランジスタＭ１０１のゲートに接続されている。さらに、ドレイン電圧がＯＴＡ１の利得制御端子Ｇに出力されているとともに、利得制御信号Ｓ１として、ＯＴＡ３の利得制御端子Ｇに出力されている。
【００６９】
ＯＴＡ３は、入力端子Ｖ＋と入力端子Ｖ−との間に入力信号電圧Ｖinが印加されており、利得制御端子Ｇには相互コンダクタンス設定回路１００による利得制御信号Ｓ１が入力されている。
【００７０】
ここで、ＯＴＡ１〜ＯＴＡ３の内部構成について、更に詳しく説明する。
【００７１】
図２は、本発明の第１の実施形態におけるＯＴＡ１およびＯＴＡ３の回路図である。
図２に示すＯＴＡは、ＭＯＳ型トランジスタＭ１１〜Ｍ１３、出力部１１、定電流回路Ｉ１１および定電流回路Ｉ１２を有している。
【００７２】
ＭＯＳ型トランジスタＭ１１は、ゲートを端子Ｖ＋に接続されており、出力部１１から流れる電流ｉ１１を、ドレインからソースを経て定電流回路Ｉ１１およびＭＯＳ型トランジスタＭ１３のドレインに流している。
ＭＯＳ型トランジスタＭ１２は、ゲートを端子Ｖ−に接続されており、出力部１１から流れる電流ｉ１２を、ドレインからソースを経て定電流回路Ｉ１２およびＭＯＳ型トランジスタＭ１３のソースに流している。
ＭＯＳ型トランジスタＭ１３は、ゲートを端子Ｇに接続されており、ＭＯＳ型トランジスタＭ１１のソースおよびＭＯＳ型トランジスタＭ１２のソースにドレインとソースがそれぞれ接続されている。
【００７３】
定電流回路Ｉ１１は、ＭＯＳ型トランジスタＭ１１のソースからの電流、およびＭＯＳ型トランジスタＭ１３のドレインからの電流を受けて、一定の電流を接地電位に流している。
定電流回路Ｉ１２は、ＭＯＳ型トランジスタＭ１２のソースからの電流、およびＭＯＳ型トランジスタＭ１３のソースからの電流を受けて、一定の電流を接地電位に流している。
【００７４】
出力部１１は、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１に応じた大きさの出力電流ｉ＋を端子Ｉ＋に出力している。また、ＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２に応じた大きさの出力電流ｉ−を端子Ｉ−に出力している。
【００７５】
上記の構成を有するＯＴＡ１およびＯＴＡ３の動作について説明する。
【００７６】
端子Ｖ＋と端子Ｖ−との間に差動電圧ｖが印加されると、この電圧に応じてドレイン電流ｉ１１およびドレイン電流ｉ１２が変化し、これに応じて端子Ｉ＋の電流ｉ１および端子Ｉ−の電流ｉ−の大きさが変化する。
例えば、端子Ｖ＋の電圧が端子Ｖ−の電圧よりも高い場合には、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１がＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２よりも大きくなり、ノードＮ１１からノードＮ１２に向かって電流ｉ１３が流れる。仮に、定電流回路Ｉ１１と定電流回路Ｉ１２による電流の大きさが等しい場合には、電流ｉ１３の大きさと、ドレイン電流ｉ１１とドレイン電流ｉ１２との差の電流（差動電流）の大きさは等しくなる。すなわち、差動電圧ｖに応じてドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流が変化し、これに応じて、出力電流ｉ＋と出力電流ｉ−の差動電流も変化する。
【００７７】
ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が大きくなると、電流ｉ１３が小さくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流の変化は小さくなり、出力電流ｉ＋と出力電流ｉ−の差動電流の変化も小さくなる。
また逆に、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が小さくなると、電流ｉ１３が大きくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流は大きくなり、出力電流ｉ＋と出力電流ｉ−の差動電流も大きくなる。
【００７８】
図３は、本発明の第１の実施形態におけるＯＴＡ２の回路図である。
図３に示すＯＴＡと図２に示すＯＴＡとの違いは、図２のＭＯＳ型トランジスタＭ１３が図３において抵抗Ｒ１１に置き変わっている点にある。
図３に示すＯＴＡは、ＭＯＳ型トランジスタＭ１４およびＭＯＳ型トランジスタＭ１５、抵抗Ｒ１１、出力部１２、定電流回路Ｉ１３および定電流回路Ｉ１４を有している。
【００７９】
ＭＯＳ型トランジスタＭ１４は、ゲートを端子Ｖ＋に接続されており、出力部１２から流れる電流ｉ１４を、ドレインからソースを経て定電流回路Ｉ１３および抵抗Ｒ１１に流している。
ＭＯＳ型トランジスタＭ１５は、ゲートを端子Ｖ−に接続されており、出力部１２から流れる電流ｉ１５を、ドレインからソースを経て定電流回路Ｉ１４および抵抗Ｒ１１に流している。
抵抗Ｒ１１は、ＭＯＳ型トランジスタＭ１４のソースとＭＯＳ型トランジスタＭ１５のソースとの間に接続されている。
【００８０】
定電流回路Ｉ１３は、ＭＯＳ型トランジスタＭ１４のソースからの電流、および抵抗Ｒ１１からの電流を受けて、一定の電流を接地電位に流している。
定電流回路Ｉ１４は、ＭＯＳ型トランジスタＭ１５のソースからの電流、および抵抗Ｒ１１からの電流を受けて、一定の電流を接地電位に流している。
【００８１】
出力部１２は、ＭＯＳ型トランジスタＭ１４のドレイン電流ｉ１４に応じた大きさの出力電流ｉ＋を端子Ｉ＋に出力している。また、ＭＯＳ型トランジスタＭ１５のドレイン電流ｉ１５に応じた大きさの出力電流ｉ−を端子Ｉ−に出力している。
【００８２】
上記の構成を有するＯＴＡ２の動作について説明する。
【００８３】
端子Ｖ＋と端子Ｖ−との間に差動電圧ｖが印加されると、この電圧に応じてドレイン電流ｉ１４およびドレイン電流ｉ１５が変化し、これに応じて端子Ｉ＋の電流ｉ１および端子Ｉ−の電流ｉ−の大きさが変化する。
例えば、端子Ｖ＋の電圧が端子Ｖ−の電圧よりも高い場合には、ＭＯＳ型トランジスタＭ１４のドレイン電流ｉ１４がＭＯＳ型トランジスタＭ１５のドレイン電流ｉ１５よりも大きくなり、ノードＮ１３からノードＮ１４に向かって抵抗Ｒ１１に電流が流れる。仮に、定電流回路Ｉ１１と定電流回路Ｉ１２による電流の大きさが等しい場合には、抵抗Ｒ１１に流れる電流の大きさと、ドレイン電流ｉ１４とドレイン電流ｉ１５との差の電流（差動電流）の大きさは等しくなる。すなわち、差動電圧ｖに応じてドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流が変化し、これに応じて、出力電流ｉ＋と出力電流ｉ−の差動電流も変化する。
【００８４】
相互コンダクタンスは、抵抗Ｒ１１の抵抗値の逆数に比例した一定の値を有している。抵抗Ｒ１１の抵抗値が大きくなると、抵抗Ｒ１１に流れる電流が小さくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流の変化は小さくなり、出力電流ｉ＋と出力電流ｉ−の差動電流の変化も小さくなる。すなわち相互コンダクタンスは小さくなる。また逆に、抵抗Ｒ１１の抵抗値が小さくなると、抵抗Ｒ１１に流れる電流が大きくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流は大きくなり、出力電流ｉ＋と出力電流ｉ−の差動電流も大きくなる。すなわち相互コンダクタンスは大きくなる。
【００８５】
ここで、上述したＯＴＡ１〜ＯＴＡ３を有する、図１に示した第１の実施形態の動作について説明する。
【００８６】
互いにゲートを接続されたＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１０２とＭＯＳ型トランジスタＭ１０１のドレイン電流が等しくなるような定電流源として動作する。したがって、ＯＴＡ１の出力端子Ｉ＋およびＯＴＡ２の出力端子Ｉ−からＭＯＳ型トランジスタＭ１０１のドレインに流れ込む電流の和ｉ１０１と、ＯＴＡ１の出力端子Ｉ−およびＯＴＡ２の出力端子Ｉ＋からＭＯＳ型トランジスタＭ１０２のドレインに流れ込む電流の和ｉ１０２とが等しくなるように、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗が変化する。
【００８７】
電流ｉ１０１が電流ｉ１０２より大きい場合、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０２のドレイン電圧が低下し、ＯＴＡ１の利得制御端子Ｇに入力される電圧が低下する。これにより、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗が大きくなるので、ＯＴＡ１の相互コンダクタンスが小さくなり、出力の差動電流が小さくなる。したがって、出力端子Ｉ−の出力電流が増えて、電流ｉ１０２が大きくなる。
また、電流ｉ１０１が電流ｉ１０２より小さい場合、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０２のドレイン電圧が上昇し、ＯＴＡ１の利得制御端子Ｇに入力される電圧が上昇する。これにより、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗が小さくなるので、ＯＴＡ１の相互コンダクタンスが大きくなり、出力の差動電流が大きくなる。したがって、出力端子Ｉ−の出力電流が減って、電流ｉ１０２が小さくなる。
このようにして、電流ｉ１０１と電流ｉ１０２とが等しくなるような制御が行われる。
【００８８】
ＯＴＡ１の出力差動電流Δｉ１は、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１およびＯＴＡ１の相互コンダクタンスｇｍ１によって次の式により表される。
【００８９】
【数１１】
Δｉ１  ＝  ｇｍ１×ｖｄ１  ・・・・（１１）
【００９０】
同様に、ＯＴＡ２の出力差動電流Δｉ２は、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２およびＯＴＡ２の相互コンダクタンスｇｍ２によって次の式により表される。
【００９１】
【数１２】
Δｉ２  ＝  ｇｍ２×ｖｄ２  ・・・・（１２）
【００９２】
また、電流ｉ１０１と電流ｉ１０２とが等しくなる条件から、ＯＴＡ１の出力端子Ｉ＋からの出力電流ｉｐ１、ＯＴＡ１の出力端子Ｉ−からの出力電流ｉｎ１、ＯＴＡ２の出力端子Ｉ＋からの出力電流ｉｐ２、およびＯＴＡ２の出力端子Ｉ−からの出力電流ｉｎ１は次式のような関係を有する。
【００９３】
【数１３】
ｉｎ１  ＋  ｉｐ２  ＝  ｉｐ１  ＋  ｉｎ２
ｉｐ１  −  ｉｎ１  ＝  ｉｐ２  −  ｉｎ２
∴  Δｉ１  ＝  Δｉ２      ・・・・・・・（１３）
【００９４】
式（１３）に式（１１）および式（１２）を代入することにより、次式が成立する。
【００９５】
【数１４】
ｇｍ１  ＝  ｇｍ２×（ｖｄ２／ｖｄ１）  ・・・・・（１４）
【００９６】
式（１４）から分かるように、ＯＴＡ１の相互コンダクタンスｇｍ１は、電圧ｖｄ２と電圧ｖｄ１との比、ならびにＯＴＡ２の相互コンダクタンスｇｍ２によって決定される。ＯＴＡ２の相互コンダクタンスｇｍ２を固定値とすれば、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の出力電圧を可変させることによって、相互コンダクタンスｇｍ１を可変させることができる。そして、ＯＴＡ１と同じ電圧を利得制御端子Ｇに受けているＯＴＡ３の相互コンダクタンスは、ＯＴＡ１の相互コンダクタンスｇｍ１とほぼ等しくなる。
【００９７】
このように、第１の実施形態によれば、電圧比によって相互コンダクタンスを制御でき、図１９に示した従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【００９８】
また、次に述べるような回路によって、利得設定電圧出力部Ｖd1と利得設定電圧出力部Ｖd2の出力電圧比（ｖｄ２／ｖｄ１）を内部抵抗の比に応じて発生させることにより、温度特性や個体毎のばらつきによる出力電圧比（ｖｄ２／ｖｄ１）の変動を低減させることができる。
【００９９】
図４は、本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の一実施形態を示す図である。
図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2は、定電流回路Ｉ２１および定電流回路Ｉ２２、複数の抵抗Ｒ２１、複数のアナログスイッチＳＷ２１およびアナログスイッチＳＷ２２を有している。
【０１００】
アナログスイッチＳＷ２１およびアナログスイッチＳＷ２２は、例えばＭＯＳ型トランジスタ等によって構成されるスイッチであり、図示しないデジタルのスイッチ信号によってオンまたはオフに設定される。
定電流回路Ｉ２１および定電流回路Ｉ２２は、例えばＭＯＳ型トランジスタ等によって構成されるる定電流回路であり、ほぼ同じ定電流値を有している。
【０１０１】
回路の電源Ｖddから定電流回路Ｉ２１を通じて流れる一定の電流は、抵抗Ｒ２１が直列接続された回路を経て、定電流回路Ｉ２２を通じて接地電位に流れる。抵抗Ｒ２１の直列回路の各接続点には、１つのアナログスイッチＳＷ２１およびアナログスイッチＳＷ２２の一方の端子がそれぞれ接続されている。そして、アナログスイッチＳＷ２１の他方の全端子が端子Ｔ２１に接続されており、アナログスイッチＳＷ２２の他方の全端子が端子Ｔ２２に接続されている。また、抵抗Ｒ２１の直列回路と定電流回路Ｉ２２との接続点は、端子Ｔ２３に接続されている。
端子Ｔ２１は、ＯＴＡ１の入力端子Ｖ＋に接続され、端子Ｔ２２は、ＯＴＡ２の入力端子Ｖ＋に接続されている。また、端子Ｔ２３は、ＯＴＡ１およびＯＴＡ２の入力端子Ｖ−にそれぞれ接続されている。
【０１０２】
端子Ｔ２１および端子Ｔ２３が接続されるＯＴＡ１の入力端子は、ＭＯＳ型トランジスタのゲートに接続されているので、端子Ｔ２１と端子Ｔ２３との間のインピーダンスは抵抗Ｒ２１の直列回路のインピーダンスに比べて十分大きい。したがって、利得設定電圧出力部Ｖd1の出力電圧は、端子Ｔ２１と端子Ｔ２３との間における抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まり、端子Ｔ２１と端子Ｔ２３との間のインピーダンスに影響されない。同様に、利得設定電圧出力部Ｖd2の出力電圧Ｖd2は、端子Ｔ２２と端子Ｔ２３との間における抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まる。
【０１０３】
上述したように、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の出力電圧が、抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まるので、出力電圧比（ｖｄ２／ｖｄ１）は、端子Ｔ２１−Ｔ２３間の抵抗値と、端子Ｔ２２−Ｔ２３間の抵抗値との比によって決まる。定電流回路Ｉ２１および定電流回路Ｉ２２による電流は共通であるので、出力電圧比（ｖｄ２／ｖｄ１）において、定電流回路Ｉ２１および定電流回路Ｉ２２による電流の変動は影響しない。
【０１０４】
一般に、同一ＩＣの内部に形成される抵抗の温度特性の比は極めて小さく、また、個体間における抵抗値の比のばらつきも小さい。したがって、抵抗値の比によって決まる出力電圧比（ｖｄ２／ｖｄ１）は、抵抗の温度特性や個体毎の抵抗値のばらつきによる変動の影響を受けにくい。
すなわち、図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2によって電圧ｖｄ１および電圧ｖｄ２が供給されることにより、ＯＴＡ１およびＯＴＡ３の相互コンダクタンスは、出力電圧比（ｖｄ２／ｖｄ１）によって変動することが殆どなくなり、専らＯＴＡ２の相互コンダクタンスｇｍ２の変動に影響されることになる。
【０１０５】
ＯＴＡ２の相互コンダクタンスｇｍ２は、図３における抵抗Ｒ１１の抵抗値ｒ１１に応じて決まり、（１／ｒ１１）となる。そこで、ＯＴＡ３の出力端子Ｉ＋および出力端子Ｉ−に接続する負荷を抵抗Ｒ１１と同じＩＣの内部抵抗にすれば、相互コンダクタンスｇｍ２の変動と負荷抵抗の変動を、抵抗の比によって相殺させることができる。例えば、ＯＴＡ３の出力電圧Ｖout は、負荷抵抗ＲＬにより次の式で表される。
【０１０６】
【数１５】
0004682419.tif 000008
【０１０７】
式（１５）から分かるように、ＯＴＡ３の出力電圧Ｖout は出力電圧比（ｖｄ２／ｖｄ１）と抵抗比（ＲＬ／ｒ１１）に応じて決まる。
このように、図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2によって電圧ｖｄ１および電圧ｖｄ２が供給され、かつＯＴＡ３の出力電圧Ｖout が抵抗負荷によって得られることにより、ＯＴＡ３の利得が抵抗の温度特性や個体毎の抵抗値のばらつきによる変動の影響を受けにくくなり、利得の設定精度が向上される。
【０１０８】
また、図５に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2を用いれば、ＯＴＡ３の負荷が抵抗でない場合において、ＯＴＡ３の相互コンダクタンスｇｍ３を高精度に設定させることもできる。
【０１０９】
図５は、本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の他の実施形態を示す図である。
図５に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2は、基準電圧源２１、電圧電流変換部２２および電圧電流変換部２３、ＩＣ内部の抵抗Ｒ２４、ＩＣ内部の複数の抵抗Ｒ２２および抵抗Ｒ２３、ＩＣ外部の基準抵抗Ｒ２５、複数のアナログスイッチＳＷ２３およびアナログスイッチＳＷ２４により構成されている。
【０１１０】
基準電圧源２１は、例えばバンドギャップ回路等によって高精度の電圧を出力する電圧源である。
【０１１１】
電圧電流変換部２２および電圧電流変換部２３は、基準電圧源２１から入力された電圧を所定の抵抗値に応じた電流に変換して出力する。例えば、図６に示すような回路によって構成される。
図６は、電圧電流変換部２２の一実施形態を示す回路図である。
図６に示す電圧電流変換部２２は、演算増幅器２２１、抵抗Ｒ２４、ＭＯＳ型トランジスタＭ２２１によって構成されている。
【０１１２】
演算増幅器２２１の入力端子＋には、電源電圧Ｖddを基準電位とした基準電圧源２１による基準電圧が印加されており、差動増幅器２２１の入力端子−は、抵抗Ｒ２４とＭＯＳ型トランジスタＭ２２１のソースとの接続点に接続されている。ＭＯＳ型トランジスタＭ２２１のソースは、抵抗Ｒ２４を介して電源電圧Ｖddに接続されており、ゲートには差動増幅器２２１の出力電圧が印加され、ドレイン電流が、電圧電流変換部２２の出力電流として出力されている。
【０１１３】
ＭＯＳ型トランジスタＭ２２１は、例えばｐチャンネル型のＭＯＳ型トランジスタであり、ゲート電位が低下することによってソース電流が大きくなる。
ソース電流が大きくなり、抵抗Ｒ２４による電圧降下が大きくなって、演算増幅器２２１の入力端子−の電圧が低下すると、演算増幅器２２１の出力電圧が上昇して、ＭＯＳ型トランジスタＭ２２１のゲート電位が上昇する。これによりＭＯＳ型トランジスタＭ２２１のソース電流が小さくなる。また逆に、ソース電流が小さくなり、抵抗Ｒ２４による電圧降下が小さくなって、演算増幅器２２１の入力端子−の電圧が上昇すると、演算増幅器２２１の出力電圧が低下して、ＭＯＳ型トランジスタＭ２２１のゲート電位が低下する。これによりＭＯＳ型トランジスタＭ２２１のソース電流が大きくなる。このようにして、ＭＯＳ型トランジスタＭ２２１のソース電流は一定の電流に制御される。
【０１１４】
電圧電流変換部２２の出力電流ｉ２２は、基準電圧源２１の出力電圧Ｖｒと抵抗Ｒ２４の抵抗値ｒ２４によって次式のように表される。
【０１１５】
【数１６】
ｉ２２  ＝  Ｖｒ／ｒ２４  ・・・・（１６）
【０１１６】
電圧電流変換部２３も電圧電流変換部２２と同様な構成の回路を有しており、電圧電流変換部２３の出力電流ｉ２３は、基準電圧源２１の出力電圧Ｖｒと外部の基準抵抗Ｒ２５の抵抗値ｒ２５によって次式のように表される。
【０１１７】
【数１７】
ｉ２３  ＝  Ｖｒ／ｒ２５  ・・・・（１６）
【０１１８】
上述した電圧電流変換部２２の出力電流ｉ２２は、抵抗Ｒ２２の直列回路を通じて接地電位に流れる。抵抗Ｒ２２の各接続点にはアナログスイッチＳＷ２３の一方の端子が接続されており、他方の端子は全て端子Ｔ２４に接続されている。また、抵抗Ｒ２２の接続点の一つが端子Ｔ２５に接続されている。端子Ｔ２４と端子Ｔ２５との間に発生する電圧は、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２としてＯＴＡ２に出力される。すなわち、端子Ｔ２４および端子Ｔ２５が、ＯＴＡ２の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。
【０１１９】
また、上述した電圧電流変換部２３の出力電流ｉ２３は、抵抗Ｒ２３の直列回路を通じて接地電位に流れる。抵抗Ｒ２３の各接続点にはアナログスイッチＳＷ２４の一方の端子が接続されており、他方の端子は全て端子Ｔ２６に接続されている。また、抵抗Ｒ２３の接続点の一つが端子Ｔ２７に接続されている。端子Ｔ２６と端子Ｔ２７との間に発生する電圧は、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１としてＯＴＡ１に出力される。すなわち、端子Ｔ２６および端子Ｔ２７が、ＯＴＡ１の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。
【０１２０】
アナログスイッチＳＷ２３の開閉によって決まる端子Ｔ２４−Ｔ２５間の抵抗値ｒ２２ａにより、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２は次の式で表される。
【０１２１】
【数１８】
0004682419.tif 000009
【０１２２】
また、アナログスイッチＳＷ２４の開閉によって決まる端子Ｔ２６−Ｔ２７間の抵抗値ｒ２３ａにより、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１は次の式で表される。
【０１２３】
【数１９】
0004682419.tif 000010
【０１２４】
式（１８）および式（１９）を式（１４）に代入することより、相互コンダクタンスｇｍ１は次式のように表される。
【０１２５】
【数２０】
0004682419.tif 000011
【０１２６】
式（２０）から分かるように、相互コンダクタンスｇｍ１は、内部抵抗の比（ｒ２３ａ／ｒ１１）および（ｒ２２ａ／ｒ２４）と、外部の基準抵抗のコンダクタンス（１／ｒ２５）によって決まる。したがって、外部の基準抵抗Ｒ２５に高精度の抵抗を使用することによって、相互コンダクタンスｇｍ１を高精度に設定することができる。
【０１２７】
本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の実施形態は、上述した２つの例に限定されず、他のさまざまな形態が可能である。
上述した実施形態においては、電流源を用いて直列抵抗に電圧を発生させているが、例えば電圧源の電圧を図４のようなアナログスイッチと直列抵抗の回路によって分圧させることにより、電圧ｖｄ１および電圧ｖｄ２を発生させることもできる。
また、ＯＴＡ２の抵抗Ｒ１１に高精度の外部基準抵抗を用いれば、図５に示す回路の代わりに図４に示す回路を用いることもできる。
【０１２８】
上述したように、本発明の第１の実施形態によれば、従来方式に比べて簡易な回路によって、温度特性や個体ばらつきなどによる利得の変動を低減させることができる。また、電圧比によって相互コンダクタンスを制御できるので、従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【０１２９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態は、第１の実施形態におけるＯＴＡの差動出力を単出力に変更したものである。
【０１３０】
図７は、本発明に係る可変利得増幅回路の第２の実施形態を示す回路図である。
図７の可変利得増幅回路は、相互コンダクタンス設定回路１０１およびＯＴＡ６を有している。また、相互コンダクタンス設定回路１０１は、ＯＴＡ４およびＯＴＡ５、ＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４、利得設定電圧出力部Ｖd4および利得設定電圧出力部Ｖd5を有している。
【０１３１】
ＯＴＡ４は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd4による電圧が印加されており、利得制御端子ＧにはＭＯＳ型トランジスタＭ１０４のドレイン電圧が印加されている。また、出力端子ＩがＭＯＳ型トランジスタＭ１０３のドレインと接続されている。
ＯＴＡ５は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd5による電圧が印加されている。また、出力端子ＩがＭＯＳ型トランジスタＭ１０４のドレインと接続されている。
ＭＯＳ型トランジスタＭ１０３は、ＯＴＡ４の出力端子Ｉにドレインが接続されており、ソースが接地されている。また、ドレインとゲートが接続されているとともに、このゲートがＭＯＳ型トランジスタＭ１０４のゲートに接続されている。
ＭＯＳ型トランジスタＭ１０４は、ＯＴＡ５の出力端子Ｉにドレインが接続されており、ソースが接地されている。また、ゲートがＭＯＳ型トランジスタＭ１０３のゲートに接続されている。さらに、ドレイン電圧がＯＴＡ４の利得制御端子Ｇに出力されているとともに、利得制御信号Ｓ１として、ＯＴＡ６の利得制御端子Ｇに出力されている。
【０１３２】
ＯＴＡ６は、入力端子Ｖ＋と入力端子Ｖ−との間に入力信号電圧Ｖinが印加されており、利得制御端子Ｇには相互コンダクタンス設定回路１０１による利得制御信号Ｓ１が入力されている。
【０１３３】
ＯＴＡ４およびＯＴＡ６の内部構成について説明する。
【０１３４】
図８は、本発明の第２の実施形態におけるＯＴＡ４およびＯＴＡ６の回路図である。
図８に示すＯＴＡは、ＭＯＳ型トランジスタＭ１６〜Ｍ１８、出力部１３、定電流回路Ｉ１５および定電流回路Ｉ１６を有している。
【０１３５】
出力部１３は、ＭＯＳ型トランジスタＭ１６のドレイン電流ｉ１６と、ＭＯＳ型トランジスタＭ１７のドレイン電流ｉ１７との差動電流に応じた大きさの出力電流ｉを端子Ｉに出力している。
【０１３６】
図８に示すＯＴＡのＭＯＳ型トランジスタＭ１６〜Ｍ１８、定電流回路Ｉ１５および定電流回路Ｉ１６は、図２に示すＯＴＡのＭＯＳ型トランジスタＭ１１〜Ｍ１３、定電流回路Ｉ１１および定電流回路Ｉ１２にそれぞれ対応した同一機能を有する構成要素であり、同一の接続関係を有しているので、これらに関する説明は省略する。
【０１３７】
図８に示すＯＴＡ４およびＯＴＡ６の動作は、出力部１３により端子Ｉから出力される出力電流ｉの大きさが電流ｉ１６および電流ｉ１７の差動電流に応じた大きさをしている点を除いて、図２に示すＯＴＡの動作と同じであるので、これについての説明も省略する。
【０１３８】
ＯＴＡ５は、図３に示すＯＴＡ２の出力部１２が単出力になることを除いて、図３に示すＯＴＡ２と同一の構成要素により構成されている。ＯＴＡ５の出力部によって端子Ｉから出力される電流の大きさは、電流ｉ１４および電流ｉ１５の差動電流に応じた大きさをしている。
【０１３９】
ＯＴＡ４〜ＯＴＡ６に入力される差動電圧ｖの変化量Δｖに対する出力電流の変化量Δｉは、相互コンダクタンスｇｍによって、式（１）と同様に次式で表される。
【０１４０】
【数２１】
Δｉ  ＝  ｇｍ×Δｖ  ・・・・（２１）
【０１４１】
ここで、図７に示した第２の実施形態の動作について説明する。
【０１４２】
互いにゲートを接続されたＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１０４とＭＯＳ型トランジスタＭ１０３のドレイン電流が等しくなるような定電流源として動作する。したがって、ＯＴＡ４の出力端子からＭＯＳ型トランジスタＭ１０３のドレインに流れ込む電流ｉ４と、ＯＴＡ５の出力端子からＭＯＳ型トランジスタＭ１０４のドレインに流れ込む電流ｉ５とが等しくなるように、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗が変化する。
【０１４３】
電流ｉ４が電流ｉ５より大きい場合、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が低下し、ＯＴＡ４の利得制御端子Ｇに入力される電圧が低下する。これにより、ＭＯＳ型トランジスタＭ１８のドレイン−ソース間抵抗が大きくなるので、ＯＴＡ４の相互コンダクタンスが小さくなり、電流ｉ４が小さくなる。
また、電流ｉ４が電流ｉ５より小さい場合、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が上昇し、ＯＴＡ４の利得制御端子Ｇに入力される電圧が上昇する。これにより、ＭＯＳ型トランジスタＭ１８のドレイン−ソース間抵抗が小さくなるので、ＯＴＡ４の相互コンダクタンスが大きくなり、電流ｉ４が大きくなる。
このようにして、電流ｉ４と電流ｉ５とが等しくなるような制御が行われる。
【０１４４】
電流ｉ４と電流ｉ５とが等しくなる条件から、式（１４）と同様にして、利得設定電圧出力部Ｖd4の出力電圧ｖｄ４、利得設定電圧出力部Ｖd5の出力電圧ｖｄ５およびＯＴＡ５の相互コンダクタンスｇｍ５により、ＯＴＡ４の相互コンダクタンスｇｍ４は次式で表される。
【０１４５】
【数２２】
ｇｍ４  ＝  ｇｍ５×（ｖｄ５／ｖｄ４）  ・・・・・（２２）
【０１４６】
式（２２）から分かるように、第２の実施形態によっても、電圧比によって相互コンダクタンスを制御できる。したがって、第１の実施形態と同様に、図１９に示した従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【０１４７】
また、第２の実施形態における利得設定電圧出力部Ｖd4および利得設定電圧出力部Ｖd5においても、図４および図５で示した回路が使用できる。したがって、これらの回路を使用することにより、第１の実施形態と同様に、可変利得増幅回路の利得が温度特性や個体毎のばらつきに影響されにくくなり、利得の精度を向上させることができる。
【０１４８】
なお、図７に示した回路においては、ＯＴＡ４〜ＯＴＡ６の出力電流が吐き出し電流の場合に限定されているが、本発明はこれに限定されるものではなく、ＯＴＡ４〜ＯＴＡ６の出力電流が吸い込み電流でもかまわない。
【０１４９】
この場合には、例えばＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４をｐチャンネル型のＭＯＳ型トランジスタとし、この各ソースを電源電圧へ接続し、さらにＭＯＳ型トランジスタＭ１０４のドレインとＯＴＡ４およびＯＴＡ６の利得制御端子との間にインバータ回路を挿入すればよい。
これにより、電流ｉ４が電流ｉ５より大きい場合には、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が上昇し、インバータ回路の出力が低下して、ＯＴＡ４の相互コンダクタンスが小さくなり、電流ｉ４が小さくなる。逆に電流ｉ４が電流ｉ５より小さい場合には、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が低下し、インバータ回路の出力が上昇して、ＯＴＡ４の相互コンダクタンスが大きくなり、電流ｉ４が大きくなる。このようにして、ＯＴＡ４〜ＯＴＡ６の出力電流が吸い込み電流の場合であっても、電流ｉ４と電流ｉ５とが等しくなるような制御を行うことができる。
【０１５０】
以上説明したように、本発明の第２の実施形態によれば、可変利得増幅回路が単出力の場合であっても、第１の実施形態と同等の効果を奏することができる。
【０１５１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【０１５２】
図９は、本発明に係る可変利得増幅回路の第３の実施形態を示す回路図である。
図９の可変利得増幅回路は、ＯＴＡ１１およびＯＴＡ１２、端子Ｔ１および端子Ｔ２を有している。
【０１５３】
ＯＴＡ１１およびＯＴＡ１２は、例えば図２に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１１およびＯＴＡ１２の入力端子Ｖ＋および入力端子Ｖ−には、同一の極性で入力信号Ｖinが入力されている。また、ＯＴＡ１１の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１２の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１１の出力端子Ｉ＋およびＯＴＡ１２の出力端子Ｉ−がそれぞれ端子Ｔ１に接続され、ＯＴＡ１１の出力端子Ｉ−およびＯＴＡ１２の出力端子Ｉ＋がそれぞれ端子Ｔ２に接続されている。
【０１５４】
ＯＴＡ１１の相互コンダクタンスｇｍ１１、ＯＴＡ１１の出力端子Ｉ＋からの出力電流ｉ１、ＯＴＡ１１の差動出力電流Δｉ１、ＯＴＡ１２の相互コンダクタンスｇｍ１２、ＯＴＡ１２の出力端子Ｉ＋からの出力電流ｉ２、ＯＴＡ１１の差動出力電流Δｉ２によって、端子Ｔ１からの出力電流ｉｔ１は次式のように表すことができる。
【０１５５】
【数２３】
0004682419.tif 000012
【０１５６】
また、端子Ｔ２からの出力電流ｉｔ２は次式のように表すことができる。
【０１５７】
【数２４】
0004682419.tif 000013
【０１５８】
式（２３）および式（２４）より、端子Ｔ１および端子Ｔ２から出力される差動電流Δｉ１２は次式のように表される。
【０１５９】
【数２５】
0004682419.tif 000014
【０１６０】
式（２３）から分かるように、図９に示したＯＴＡ１１、ＯＴＡ１２、端子Ｔ１および端子Ｔ２からなる可変利得増幅回路の相互コンダクタンスは（ｇｍ１１−ｇｍ１２）として設定される。この可変利得増幅回路において微小な相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１１と相互コンダクタンスｇｍ１２との差が微小となるように各相互コンダクタンスを設定させればよく、ＯＴＡ１１またはＯＴＡ１２の相互コンダクタンスを単独で微小に設定させる必要がない。したがって、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなる。
【０１６１】
また、この可変利得増幅回路に大きな相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１１と相互コンダクタンスｇｍ１２との差が大きくなるように各相互コンダクタンスを設定させればよい。この場合、一方のＯＴＡに微小な相互コンダクタンスが設定される可能性があるが、端子Ｔ１および端子Ｔ２に流れる電流は大きい相互コンダクタンスを設定されたＯＴＡの電流が支配的となるので、微小な相互コンダクタンスを設定されたＯＴＡの電流に発生する波形歪みの影響は僅かである。したがって、第３の実施形態による可変利得増幅回路によれば、入力電圧の振幅範囲に制限されることなく、広い可変範囲の相互コンダクタンスを設定させることができる。
【０１６２】
以上説明したように、本発明の第３の実施形態によれば、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなり、入力電圧の振幅範囲に制限されることなく、広い可変範囲で利得を設定できる。
【０１６３】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
【０１６４】
図１０は、本発明に係る可変利得増幅回路の第４の実施形態を示す回路図である。
図１０の可変利得増幅回路は、ＯＴＡ１３〜ＯＴＡ１６、抵抗３０、端子Ｔ１および端子Ｔ２を有している。
【０１６５】
ＯＴＡ１３〜ＯＴＡ１６は、例えば図２に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１３およびＯＴＡ１４の入力端子Ｖ＋および入力端子Ｖ−には、同一の極性で入力信号Ｖinが入力されている。また、ＯＴＡ１３の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１４の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１３の出力端子Ｉ＋およびＯＴＡ１４の出力端子Ｉ−が端子Ｔ１ａにそれぞれ接続され、ＯＴＡ１３の出力端子Ｉ−およびＯＴＡ１４の出力端子Ｉ＋が端子Ｔ２ａにそれぞれ接続されている。
端子Ｔ１ａおよび端子Ｔ２ａは、抵抗３０を介してそれぞれ接地電位に接続されている。
ＯＴＡ１５およびＯＴＡ１６の入力端子Ｖ＋は端子Ｔ１ａにそれぞれ接続され、入力端子Ｖ−は端子Ｔ２ａにそれぞれ接続されている。また、ＯＴＡ１５の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１６の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１５の出力端子Ｉ＋およびＯＴＡ１６の出力端子Ｉ−が端子Ｔ１ｂにそれぞれ接続され、ＯＴＡ１５の出力端子Ｉ−およびＯＴＡ１６の出力端子Ｉ＋が端子Ｔ２ｂにそれぞれ接続されている。
【０１６６】
第４の実施形態は、第３の実施形態における可変利得増幅回路を、電流電圧変換手段としての抵抗を介して多段に縦続接続させるものである。図１０に示す回路図においては図９の可変利得増幅回路が２段だけ縦続接続されているが、この例に限定されず、さらに多段に縦続接続させることができる。
ＯＴＡ１５およびＯＴＡ１６に入力される差動電圧Ｖin2 は、ＯＴＡ１３の相互コンダクタンスｇｍ13、ＯＴＡ１４の相互コンダクタンスｇｍ14、抵抗３０の抵抗値ｒ30によって次式のように表すことができる。
【０１６７】
【数２６】
Ｖin2 ＝（ｇｍ13−ｇｍ14）×Ｖin×ｒ30  ・・・（２６）
【０１６８】
式（２６）より、ＯＴＡ１５の相互コンダクタンスｇｍ15、ＯＴＡ１６の相互コンダクタンスｇｍ16によって、端子Ｔ１および端子Ｔ２から出力される差動電流Δｉ12は次式のように表される。
【０１６９】
【数２７】
0004682419.tif 000015
【０１７０】
式（２７）から分かるように、第４の実施形態によれば、第３の実施形態で得られる相互コンダクタンスが、縦続接続される各ＯＴＡの相互コンダクタンスと、各段のＯＴＡを接続する抵抗３０の抵抗値との積になっている。このように、全体の相互コンダクタンスが各段の相互コンダクタンスの積となるので、第３の実施形態で得られる相互コンダクタンスに比べ、全体の相互コンダクタンスをさらに広範囲に可変させることができる。
【０１７１】
なお、図１０に示す第４の実施形態においてはＯＴＡ１３およびＯＴＡ１５の利得制御端子Ｇに共通な利得制御信号Ｓ１１が入力され、またＯＴＡ１４およびＯＴＡ１６の利得制御端子Ｇに共通な利得制御信号Ｓ１２が入力されているが、本発明はこの例に限定されず、それぞれに別な利得制御信号を与えることもできる。
【０１７２】
以上説明した第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を、第１の実施形態において説明した相互コンダクタンス設定回路により生成させることもできる。
【０１７３】
図１１は、本発明の第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
図１１の相互コンダクタンス制御回路は、相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３および利得設定回路２００を有している。この相互コンダクタンス設定回路１０２は、ＯＴＡ１０１およびＯＴＡ２、ＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２、利得設定電圧出力部２０Ａを有している。また、相互コンダクタンス設定回路１０３は、ＯＴＡ１０３およびＯＴＡ４、ＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４、利得設定電圧出力部２０Ｂを有している。
【０１７４】
相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３は、図１において説明した第１の実施形態と同一の構成要素を有しているので、これについての説明は省略する。
また、利得設定電圧出力部２０Ａおよび利得設定電圧出力部２０Ｂは、図４において説明した回路と同一の構成要素を有しているので、これについての説明も省略する。なお、利得設定電圧出力部２０Ａおよび利得設定電圧出力部２０Ｂに入力される利得設定信号Ｓ２０１および利得設定信号Ｓ２０２は、アナログスイッチの開閉を制御するデジタル信号である。
【０１７５】
利得設定回路２００は、デジタルの利得設定信号Ｓ２００に応じた差を有する利得設定信号Ｓ２０１および利得設定信号Ｓ２０２を生成するロジック回路である。相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３においては、利得設定信号Ｓ２０１および利得設定信号Ｓ２０２に応じた利得制御信号Ｓ１１および利得制御信号Ｓ１２が生成され、この利得制御信号の差に応じて、図９および図１０に示す可変利得増幅回路の相互コンダクタンスが決定されるので、利得設定信号Ｓ２００に応じて利得設定信号Ｓ２０１と利得設定信号Ｓ２０２との差が制御されることにより、可変利得増幅回路の相互コンダクタンスが制御される。すなわち、利得設定信号Ｓ２００に応じて、図９および図１０に示す可変利得増幅回路の相互コンダクタンスが制御される。
【０１７６】
図１１に示す相互コンダクタンス制御回路によって図９および図１０の可変利得増幅回路に利得制御信号Ｓ１１および利得制御信号Ｓ１２が供給されることにより、可変利得増幅回路の利得可変範囲を従来に比べて拡大できることに加えて、設定される利得が温度や個体ばらつきの変動に影響されにくくなり、利得の設定精度を向上させることができる。
【０１７７】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
第５の実施形態は、上述した第３の実施形態におけるＯＴＡを差動出力から単出力に変更したものである。
【０１７８】
図１２は、本発明に係る可変利得増幅回路の第５の実施形態を示す回路図である。
図１２の可変利得増幅回路は、ＯＴＡ１７およびＯＴＡ１８、端子Ｔを有している。
【０１７９】
ＯＴＡ１７およびＯＴＡ１８は、例えば図８に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１７およびＯＴＡ１８の入力端子Ｖ＋および入力端子Ｖ−には、互いに逆の極性となるように入力信号Ｖinが入力されている。また、ＯＴＡ１７の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１８の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１７の出力端子とＯＴＡ１８の出力端子がそれぞれ端子Ｔに接続されている。
【０１８０】
ＯＴＡ１７の相互コンダクタンスｇｍ１７、ＯＴＡ１７の出力電流ｉ１７、ＯＴＡ１８の相互コンダクタンスｇｍ１８、ＯＴＡ１８の出力電流ｉ１８によって、端子Ｔからの出力電流ｉｔは次式のように表すことができる。
【０１８１】
【数２８】
0004682419.tif 000016
【０１８２】
式（２８）から分かるように、図１２に示したＯＴＡ１７、ＯＴＡ１８および端子Ｔからなる可変利得増幅回路の相互コンダクタンスは（ｇｍ１７−ｇｍ１８）として設定される。この可変利得増幅回路において微小な相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１７と相互コンダクタンスｇｍ１８との差が微小となるように各相互コンダクタンスを設定させればよく、ＯＴＡ１７またはＯＴＡ１８の相互コンダクタンスを単独で微小に設定させる必要がない。したがって、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなる。
【０１８３】
また、この可変利得増幅回路に大きな相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１７と相互コンダクタンスｇｍ１８との差が大きくなるように各相互コンダクタンスを設定させればよい。この場合、一方のＯＴＡに微小な相互コンダクタンスが設定される可能性があるが、端子Ｔに流れる電流は大きい相互コンダクタンスを設定されたＯＴＡの電流が支配的となるので、微小な相互コンダクタンスを設定されたＯＴＡの電流に発生する波形歪みの影響は僅かである。したがって、第５の実施形態による可変利得増幅回路によれば、入力電圧の振幅範囲に制限されることなく、広い可変範囲の相互コンダクタンスを設定させることができる。
【０１８４】
以上説明したように、本発明の第５の実施形態によれば、可変利得増幅回路が単出力の場合であっても、第３の実施形態と同等の効果を奏することができる。
【０１８５】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
【０１８６】
図１３は、本発明に係る可変利得増幅回路の第６の実施形態を示す回路図である。
図１３の可変利得増幅回路は、ＯＴＡ１９〜ＯＴＡ２２、抵抗Ｒ３０、端子Ｔを有する。
【０１８７】
ＯＴＡ１９〜ＯＴＡ２２は、例えば図８に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１９およびＯＴＡ２０の入力端子Ｖ＋および入力端子Ｖ−には、互いに逆の極性となるように入力信号Ｖinが入力されている。また、ＯＴＡ１９の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ２０の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１９とＯＴＡ２０の出力端子が端子Ｔａにそれぞれ接続されている。
端子Ｔａは、抵抗３０を介して接地電位に接続されている。
ＯＴＡ２１の入力端子Ｖ＋およびＯＴＡ２２の入力端子Ｖ−は端子Ｔａにそれぞれ接続され、ＯＴＡ２１の入力端子Ｖ−およびＯＴＡ２２の入力端子Ｖ＋はそれぞれ接地されている。また、ＯＴＡ２１の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ２２の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ２１とＯＴＡ２２の出力端子がそれぞれ端子Ｔｂに接続されている。
【０１８８】
第６の実施形態は、第５の実施形態における可変利得増幅回路を、電流電圧変換手段を介して多段に縦続接続させるものである。図１３に示す回路図においては図１２の可変利得増幅回路が２段だけ縦続接続されているが、この例に限定されず、さらに多段に縦続接続させることができる。
ＯＴＡ２１およびＯＴＡ２２に入力される差動電圧Ｖin2 は、ＯＴＡ１９の相互コンダクタンスｇｍ19、ＯＴＡ２０の相互コンダクタンスｇｍ20、抵抗Ｒ３０の抵抗値ｒ30によって次式のように表すことができる。
【０１８９】
【数２９】
Ｖin2 ＝  （ｇｍ19−ｇｍ20）×Ｖin×ｒ30  ・・・（２９）
【０１９０】
式（２９）より、ＯＴＡ２１の相互コンダクタンスｇｍ21、ＯＴＡ２２の相互コンダクタンスｇｍ22によって、端子Ｔから出力される電流ｉｔは次式のように表される。
【０１９１】
【数３０】
0004682419.tif 000017
【０１９２】
式（３０）から分かるように、第６の実施形態によれば、第５の実施形態で得られる相互コンダクタンスが、縦続接続される各ＯＴＡの相互コンダクタンスと、各段のＯＴＡを接続する抵抗Ｒ３０の抵抗値との積になっている。このように、全体の相互コンダクタンスが各段の相互コンダクタンスの積となるので、第５の実施形態に比べて、全体の相互コンダクタンスをさらに広範囲に可変することができる。
【０１９３】
なお、図１３に示す第６の実施形態においてはＯＴＡ１９およびＯＴＡ２１の利得制御端子Ｇに共通な利得制御信号Ｓ１１が入力され、またＯＴＡ２０およびＯＴＡ２２の利得制御端子Ｇに共通な利得制御信号Ｓ１２が入力されているが、本発明はこの例に限定されず、それぞれに別な利得制御信号を与えることもできる。
【０１９４】
以上説明した第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を、第２の実施形態において説明した相互コンダクタンス設定回路により生成させることもできる。
【０１９５】
図１４は、本発明の第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
図１４の相互コンダクタンス制御回路は、相互コンダクタンス設定回路１０４および相互コンダクタンス設定回路１０５および利得設定回路２００を有している。この相互コンダクタンス設定回路１０４は、ＯＴＡ１０５およびＯＴＡ６、ＭＯＳ型トランジスタＭ１０５およびＭＯＳ型トランジスタＭ１０６、利得設定電圧出力部２０Ｃを有している。また、相互コンダクタンス設定回路１０５は、ＯＴＡ１０７およびＯＴＡ８、ＭＯＳ型トランジスタＭ１０７およびＭＯＳ型トランジスタＭ１０８、利得設定電圧出力部２０Ｄを有している。
【０１９６】
相互コンダクタンス設定回路１０４および相互コンダクタンス設定回路１０５は、図７において説明した第２の実施形態と同一の構成要素を有しているので、これについての説明は省略する。
また、利得設定電圧出力部２０Ｃおよび利得設定電圧出力部２０Ｄは、図１１において説明した利得設定電圧出力部２０Ｃおよび利得設定電圧出力部２０Ｄとと同一の構成要素を有しているので、これについての説明も省略する。
利得設定回路２００は、図１１において説明した利得設定回路２００と同一の構成要素である。
【０１９７】
図１４に示す相互コンダクタンス制御回路によって図１２および図１３の可変利得増幅回路に利得制御信号Ｓ１１および利得制御信号Ｓ１２が供給されることにより、可変利得増幅回路の利得可変範囲を従来に比べて拡大できることに加えて、設定される利得が温度や個体ばらつきの変動に影響されにくくなり、利得の設定精度を向上させることができる。
【０１９８】
【発明の効果】
本発明の可変利得増幅回路によれば、簡易な回路によって、温度特性や個体毎のばらつき等による利得の変動を低減でき、利得を高精度に設定できる。また、入力電圧の振幅範囲に制限されることなく、広範囲に利得を可変させることができる。
【図面の簡単な説明】
【図１】本発明に係る可変利得増幅回路の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態におけるＯＴＡ１およびＯＴＡ３の回路図である。
【図３】本発明の第１の実施形態におけるＯＴＡ２の回路図である。
【図４】本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の一実施形態を示す図である。
【図５】本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の他の実施形態を示す図である。
【図６】電圧電流変換部２２の一実施形態を示す回路図である。
【図７】本発明に係る可変利得増幅回路の第２の実施形態を示す回路図である。
【図８】本発明の第２の実施形態におけるＯＴＡ４およびＯＴＡ６の回路図である。
【図９】本発明に係る可変利得増幅回路の第３の実施形態を示す回路図である。
【図１０】本発明に係る可変利得増幅回路の第４の実施形態を示す回路図である。
【図１１】本発明の第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
【図１２】本発明に係る可変利得増幅回路の第５の実施形態を示す回路図である。
【図１３】本発明に係る可変利得増幅回路の第６の実施形態を示す回路図である。
【図１４】本発明の第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
【図１５】ＯＴＡを用いて構成したフィルター回路の積分要素を示す図である。
【図１６】ＯＴＡを用いて構成した一次のローパスフィルターを示す図である。
【図１７】ＯＴＡを用いて構成した正弦波発振回路を示す図である。
【図１８】従来における、相互コンダクタンスを設定するための第１の回路を示す図である。
【図１９】従来における、相互コンダクタンスを設定するための第２の回路を示す図である。
【符号の説明】
ＯＴＡ１〜ＯＴＡ２２…ＯＴＡ、Ｍ１１〜Ｍ１０８…ＭＯＳ型トランジスタ、１１〜１３…出力部、Ｒ１１〜Ｒ３０，３０…抵抗、ＳＷ２１〜ＳＷ２４…アナログスイッチ、Ｉ１１〜Ｉ２２…定電流回路、２１…基準電圧源、２２，２３…電圧電流変換部、Ｖd1〜Ｖd5，２０Ａ〜２０Ｄ…利得設定電圧出力部、２００…利得設定回路、Ｔ，Ｔ１，Ｔ２…端子。
【図１】
0004682419.tif 000018
【図２】
0004682419.tif 000019
【図３】
0004682419.tif 000020
【図４】
0004682419.tif 000021
【図５】
0004682419.tif 000022
【図６】
0004682419.tif 000023
【図７】
0004682419.tif 000024
【図８】
0004682419.tif 000025
【図９】
0004682419.tif 000026
【図１０】
0004682419.tif 000027
【図１１】
0004682419.tif 000028
【図１２】
0004682419.tif 000029
【図１３】
0004682419.tif 000030
【図１４】
0004682419.tif 000031
【図１５】
0004682419.tif 000032
【図１６】
0004682419.tif 000033
【図１７】
0004682419.tif 000034
【図１８】
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【図１９】
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