(57)【特許請求の範囲】
【請求項１】
ハイレベルとローレベルとが等間隔で繰り返されるプリアンブルの後に、少なくともヘッダ及び送信データからなるフレームが続くシリアルデータを入力信号とし、該入力信号を平滑化することにより、該入力信号の平均電圧レベルを有する基準信号を生成し、且つ外部からの切替信号に従って、前記入力信号に対する応答性を切り替えることが可能な基準信号生成手段と、
該基準信号生成手段が生成する基準信号と前記入力信号とを大小比較することにより、前記入力信号を２値化する２値化信号生成手段と、
該２値化信号生成手段での２値化により得られたシリアルデータと前記ヘッダに対応した検出パターンとの相関を検出する相関検出手段と、
を備えた信号処理装置において、
前記相関検出手段は、
前記検出パターンを２分割した前半部分と前記シリアルデータとの相関を検出する第１の検出部と、
前記検出パターンを２分割した後半部分と前記シリアルデータとの相関を検出する第２の検出部と、
前記第１の検出部により、前記シリアルデータとの相関が検出されると、前記基準信号生成手段の前記入力信号に対する応答性を低下させる側に切り替える切替信号を生成する切替信号生成手段と、
を備えることを特徴とする信号処理装置。
【請求項２】
前記基準信号生成手段は、
予め設定された時定数を有し、前記シリアルデータを平滑化する第１の低域通過フィルタと、
該第１の低域通過フィルタよりも大きな時定数を有し、前記シリアルデータを平滑化する第２の低域通過フィルタと、
前記切替信号生成手段からの切替信号により、前記２値化信号生成手段への基準信号の供給元を前記第１の低域通過フィルタから前記第２の低域通過フィルタに切り替える基準信号切替手段と、
からなることを特徴とする請求項１記載の信号処理装置。
【請求項３】
ハイレベルとローレベルとが等間隔で繰り返されるプリアンブルの後に、少なくともヘッダ及び送信データからなるフレームが続くシリアルデータを入力信号とし、該入力信号を平滑化することにより、該入力信号の平均電圧レベルを有する基準信号を生成し、且つ外部からの切替信号に従って、前記入力信号に対する応答性を切り替えることが可能な基準信号生成手段、及び該基準信号生成手段が生成する基準信号と前記入力信号とを大小比較することにより、前記入力信号を２値化する２値化信号生成手段を備えた信号処理装置に設けられ、前記２値化信号生成手段での２値化により得られたシリアルデータと前記ヘッダに対応した検出パターンとの相関を検出する相関器であって、
前記検出パターンを２分割した前半部分と前記シリアルデータとの相関を検出する第１の検出部と、
前記検出パターンを２分割した後半部分と前記シリアルデータとの相関を検出する第２の検出部と、
前記第１の検出部により、前記シリアルデータとの相関が検出されると、前記基準信号生成手段の前記入力信号に対する応答性を低下させる側に切り替える切替信号を生成する切替信号生成手段と、
を備えることを特徴とする相関器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリアンブルの後にヘッダ及び送信データからなるフレームが続くシリアルデータを２値化する信号処理装置、及び該信号処理装置に用いられ、シリアルデータとヘッダのビット列パターンとの相関比較によりヘッダを検出する相関器に関する。
【０００２】
【従来の技術】
従来より、コンピュータなどの様々な電子機器の間で行われるディジタル通信では、機器内部で処理されていたデータに機器同士の通信制御に必要なデータ等を付加して通信が行われており、一般には、プリアンブル及びヘッダをデータの前に順に連結してシリアルデータを形成し、通信を行っている。尚、プリアンブルは、受信側が送信側と通信の同期を確立するためのクロック信号として用いられるものであり、ハイレベル及びローレベルの信号が交互に繰り返されたビット列信号である。一方、ヘッダは、データの送信先アドレス等を示すものであり、ハイレベル及びローレベルの信号が任意に組み合わせられたビット列信号である。
【０００３】
ここで、図６は、近年急速に普及している無線通信形態のディジタル通信装置における受信回路部のブロック図である。
図６に示すように、受信回路部３１には、まず、アンテナ部３２が備えられており、空間を伝搬してくるシリアルデータを捕らえるようにされている。そして、アンテナ部３２にて受信されたシリアルデータの復調を行うための復調回路３３がアンテナ部３２の次段に備えられており、受信されたシリアルデータを送信前の状態に復調するようにされている。
【０００４】
ここで、復調回路３３にてシリアルデータを復調すると、その波形は、送信前には矩形だったものがサイン波のように鈍っている。これは、ディジタル無線装置の送信回路には、送信回路の周波数帯域を狭くするためのフィルタが具備されており、内部で変調したシリアルデータを該フィルタに通したのち送信しているからである。そのため、受信回路部３１には、受信されたシリアルデータを波形整形して、シリアルデータの処理を行うベースバンド回路３９へ供給する２値化回路３４が具備されている。
【０００５】
尚、２値化回路３４は、低域通過フィルタ３５とコンパレータ３８とから構成されており、このうち低域通過フィルタ３５は、復調されたシリアルデータを平滑化することにより、シリアルデータの平均電圧をコンパレータ３８へ供給する。一方、コンパレータ３８は、低域通過フィルタ３５の出力電圧を基準として、復調回路３３から供給されるシリアルデータの電圧の大小を判定することにより、受信されたシリアルデータを２値化し、波形整形を行う。
【０００６】
【発明が解決しようとする課題】
ところで、低域通過フィルタ３５の出力電圧は、シリアルデータが低域通過フィルタ３５に入力され始めたら、プリアンブルが終わるまでには、プリアンブルの正確な平均電圧、つまりハイレベルとローレベルとの中間（以下、「中間レベル」という。）に設定されていなければならない。そのため、低域通過フィルタ３５の出力電圧がプリアンブルに対して的確に追従するように、低域通過フィルタ３５の時定数は小さく設定される必要がある。
【０００７】
しかし、ヘッダは、プリアンブルとは異なり、ハイレベル信号とローレベル信号とがバランス良く配列されているとは限らない。
このため、もし両信号の比率が偏っているヘッダが低域通過フィルタ３５に入力された場合には、低域通過フィルタ３５の出力電圧がハイレベル側もしくはローレベル側に偏ってしまう。
【０００８】
仮に、比率がローレベル信号に大きく偏ったヘッダが、低域通過フィルタ３５に入力されると、図７（ａ）に示すように、低域通過フィルタ３５の出力電圧は、ローレベル側に大きく偏ってしまうため、コンパレータ３８は十分なノイズマージンを確保できない。その結果、コンパレータ３８がノイズをハイレベル信号と判定してしまい、２値化されたシリアルデータにエラービットが発生してしまう虞がある。
【０００９】
逆に、比率がハイレベル信号に大きく偏ったヘッダが、低域通過フィルタ３５に入力されると、図７（ｂ）に示すように、低域通過フィルタ３５の出力電圧は、ハイレベル側に大きく偏ってしまうため、振幅が十分でないハイレベル信号は、基準電圧に達することができない。その結果、コンパレータ３８は基準電圧に達しなかったハイレベル信号をローレベル信号と判定してしまい、２値化されたシリアルデータにビットの抜けが発生する虞がある。
【００１０】
特に、無線通信の場合は、電波として空間を飛び交う様々な信号やノイズまでもが受信アンテナで受信されてしまうため、シリアルデータにノイズが重畳し易く、上記問題が発生する可能性が有線通信よりも高い。
そこで、本発明は上記問題を解決するために、プリアンブルの後のビット列を構成するハイレベル及びローレベルの信号の比率が何れかに偏っていても、シリアルデータを正確に２値化できる信号処理装置及び、これに用いる相関器を提供することを目的とする。
【００１１】
【課題を解決するための手段及び発明の効果】
上記目的を達成するためになされた請求項１記載の発明は、ハイレベルとローレベルとが等間隔で繰り返されるプリアンブルの後に、少なくともヘッダ及び送信データからなるフレームが続くシリアルデータを入力信号とし、該入力信号を平滑化することにより、該入力信号の平均電圧レベルを有する基準信号を生成し、且つ外部からの切替信号に従って、前記入力信号に対する応答性を切り替えることが可能な基準信号生成手段と、該基準信号生成手段が生成する基準信号と前記入力信号とを大小比較することにより、前記入力信号を２値化する２値化信号生成手段と、該２値化信号生成手段での２値化により得られたシリアルデータと前記ヘッダに対応した検出パターンとの相関を検出する相関検出手段とを備えた信号処理装置において、前記相関検出手段は、前記検出パターンを２分割した前半部分と前記シリアルデータとの相関を検出する第１の検出部と、前記検出パターンを２分割した後半部分と前記シリアルデータとの相関を検出する第２の検出部と、前記第１の検出部により、前記シリアルデータとの相関が検出されると、前記基準信号生成手段の前記入力信号に対する応答性を低下させる側に切り替える切替信号を生成する切替信号生成手段とを備えることを特徴とする。
【００１２】
このように構成された信号処理装置では、相関検出手段における第１の検出部がシリアルデータと検出パターンの前半部分との相関を検出すると、切替信号生成手段からの切替信号により、基準信号生成手段のシリアルデータに対する応答性は、低下する側に設定される。このため、プリアンブルにより中間レベルに設定された基準信号は、プリアンブル以降のビット列がハイレベルもしくはローレベルに偏っていたとしても、その偏りに容易に追従することはなく、中間レベルに保持される。
【００１３】
従って、本発明に係る信号処理装置は、プリアンブル以降でも中間レベルに保持された基準信号を用いてシリアルデータの大小比較を行うことができるため、シリアルデータを正確に２値化することができる。
ここで、基準信号生成手段は、具体的には、請求項２記載のように、予め設定された時定数を有し、前記シリアルデータを平滑化する第１の低域通過フィルタと、該第１の低域通過フィルタよりも大きな時定数を有し、前記シリアルデータを平滑化する第２の低域通過フィルタと、前記切替信号生成手段からの切替信号により、前記２値化信号生成手段への基準信号の供給元を前記第１の低域通過フィルタから前記第２の低域通過フィルタに切り替える基準信号切替手段とから構成することができる。
【００１４】
この場合、第１の検出部がシリアルデータと検出パターンの前半部分との相関を検出すると、シリアルデータの平滑化を行う低域通過フィルタを第１の低域通過フィルタから第２の低域通過フィルタに切り替えて、基準信号を生成する。ここで、第２の低域通過フィルタは、第１の低域通過フィルタよりも時定数が大きく設定されているため、基準信号生成手段のシリアルデータに対する応答性は低下する。
【００１５】
次に、請求項３記載の発明は、ハイレベルとローレベルとが等間隔で繰り返されるプリアンブルの後に、少なくともヘッダ及び送信データからなるフレームが続くシリアルデータを入力信号とし、該入力信号を平滑化することにより、該入力信号の平均電圧レベルを有する基準信号を生成し、且つ外部からの切替信号に従って、前記入力信号に対する応答性を切り替えることが可能な基準信号生成手段、及び該基準信号生成手段が生成する基準信号と前記入力信号とを大小比較することにより、前記入力信号を２値化する２値化信号生成手段を備えた信号処理装置に設けられ、前記２値化信号生成手段での２値化により得られたシリアルデータと前記ヘッダに対応した検出パターンとの相関を検出する相関器であって、前記検出パターンを２分割した前半部分と前記シリアルデータとの相関を検出する第１の検出部と、前記検出パターンを２分割した後半部分と前記シリアルデータとの相関を検出する第２の検出部と、前記第１の検出部により、前記シリアルデータとの相関が検出されると、前記基準信号生成手段の前記入力信号に対する応答性を低下させる側に切り替える切替信号を生成する切替信号生成手段とを備えていることを特徴とする。
【００１６】
このように構成された本発明の相関器は、請求項１記載の信号処理装置における相関検出手段と同様の作用を得ることができるため、請求項１記載の信号処理装置を構成する際に好適に用いることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、本実施形態のディジタル通信装置（無線通信形態）における受信回路部の構成を示すブロック図である。
【００１８】
図１に示すように、本実施形態の受信回路部１は、アンテナ部２、復調回路３、２値化回路４からなり、ベースバンド回路１２に接続されている。尚、アンテナ部２、復調回路３については、従来装置（図６参照）におけるアンテナ部３２、復調回路３３と全く同様であるため、ここでは説明を省略し、２値化回路４について詳述する。
【００１９】
２値化回路４には、まず、復調されたシリアルデータを平滑化する低域通過フィルタ（ＬＰＦ）５，６と、ＬＰＦ５，６により平滑化されたシリアルデータの電圧を基準として、復調回路３から取り込んだシリアルデータを２値化するコンパレータ８とが具備されている。そして、ＬＰＦ５，６とコンパレータ８との間には、ＬＰＦ５，６のうちの一方をコンパレータ８へ接続する切替スイッチ７が具備されており、コンパレータ８がシリアルデータの２値化の際に用いる基準電圧の供給元を切り替えられるようになっている。尚、切替スイッチ７は、後述の相関器９からの相関信号及びベースバンド回路１２から図示されていない信号経路を介して供給される検出信号に従って接続先が切り替わるように構成されている。
【００２０】
又、２値化回路４には、シリアルデータにおけるヘッダのビット列のパターン（本実施形態では６４ビット。）を格納したパターン格納部１１と、コンパレータ８から２値化されたシリアルデータを取り込み、パターン格納部１１に格納されているヘッダのパターンのうちの上位３２ビットのパターン（以下、「上位格納パターン」という。）と相関比較を行う相関器９と、コンパレータ８から２値化されたシリアルデータを取り込み、パターン格納部１１に格納されているヘッダのパターンのうちの下位３２ビットのパターン（以下、「下位格納パターン」という。）と相関比較を行う相関器１０とが具備されている。
【００２１】
尚、相関器９，１０は、同じ内部構成であるため、図２には、相関器９の内部構成のみを示し、ここでは、相関器１０の内部構成についての説明を省略する。
図２に示すように、相関器９は、コンパレータ８が２値化したシリアルデータを順次格納していくシフトレジスタ１３と、シフトレジスタ１３に格納されたシリアルデータとパターン格納部１１の格納パターンとが各ビット位置ごとに論理的に一致しているかを各ビット位置ごとに比較し、その比較結果を各ビット位置ごとに出力するエクスクルーシブ・ノア（ＸＮＯＲ）回路部１４と、ＸＮＯＲ回路部１４における各ビット位置ごとの出力電圧を加算し、加算した電圧が予め設定された閾値を越えた場合に相関信号を出力する演算器１５と、を具備している。このように構成された相関器９によりヘッダの上位３２ビットが検出され、切替スイッチ７は、その際の相関器９からの相関信号により、接続先をＬＰＦ５からＬＰＦ６に切り替える。
【００２２】
ここで、相関器９の相関信号は、図示されていない経路を介してベースバンド回路１２にも入力されるように設定されており、相関器１０の相関信号も同様である。そして、相関器９によりヘッダの上位３２ビットが検出されると、続いて相関器１０がヘッダの下位３２ビットの検出を行うように構成されている。こうして、ベースバンド回路１２は、相関器９に続き、相関器１０から相関信号を入力されると、受信したシリアルデータが当該無線通信装置宛のシリアルデータであることを認識し、ヘッダ以降に続くデータ部分の処理を行う。
【００２３】
尚、ベースバンド回路１２は、シリアルデータのフレームの終了を検出すると、切替スイッチ７に対して検出信号を出力するようにも構成されており、切替スイッチ７は、この検出信号が入力されると、接続先をＬＰＦ５に切り替える。
以上のように構成された本実施形態の２値化回路４では、受信回路部に電源が入れられた際の初期状態において、コンパレータ８への基準電圧の供給元はＬＰＦ５に設定される。そして、シリアルデータの受信が開始され、相関器９が２値化されたシリアルデータと上位格納パターンとの相関を検出すると、コンパレータ８への基準電圧の供給元がＬＰＦ５からＬＰＦ６に切り替わる。その後、ベースバンド回路１２がシリアルデータのフレームの終了を検出すると、コンパレータ８への基準電圧の供給元がＬＰＦ６からＬＰＦ５に切り替わる。
【００２４】
尚、ＬＰＦ５は、プリアンブルの開始からヘッダ３２ビットの終了までの間に、出力電圧のレベルが中間レベルに設定されるように時定数が決められている。又、ＬＰＦ６は、ヘッダ下位３２ビットの開始からパケットの終了までの間に、出力電圧のレベルが中間レベルに設定されるように時定数が決められている。
【００２５】
ここで、図３はＬＰＦ５，６の出力電圧の様子を示す波形図である。
上記したように、プリアンブルの開始からプリアンブルの終了までの間にＬＰＦ５の出力電圧のレベルが中間レベルに設定されるには、ＬＰＦ５の時定数は小さくなければならない。このため、図３に示すように、ヘッダにおけるハイレベル信号とローレベル信号との比率が何れかに偏っていると、プリアンブルに続くヘッダの受信中にＬＰＦ５の出力電圧のレベルは、時間の経過に従って中間レベルから大きく外れたものとなる。
【００２６】
一方、ＬＰＦ６は、プリアンブルが始まるとヘッダの上位３２ビットが終了するまでの間に出力電圧のレベルが中間レベルに設定されていれば良いため、ＬＰＦ６の時定数は、ＬＰＦ５の時定数よりも大きく設定されている。このため、図３に示すように、ヘッダにおけるハイレベル信号とローレベル信号との比率が何れかに偏っていたとしても、プリアンブルに続くヘッダの受信中にＬＰＦ６の出力電圧のレベルが、時間の経過に従って中間レベルから大きく外れることはない。
【００２７】
従って、本実施形態の２値化回路４は、ＬＰＦ５の出力電圧によりフレームの先頭部分（プリアンブルとヘッダの上位３２ビット）を正確に２値化できるだけでなく、ＬＰＦ５の出力電圧のレベルが中間レベルから大きく外れてしまう前にコンパレータ８への基準電圧の供給元をＬＰＦ６に切り替えてしまうため、フレームの先頭部分以降におけるハイレベル及びローレベルの信号の比率が何れかに偏っていても、基準電圧を好適なレベルに保持できるため、フレームの先頭部以降も正確に２値化できる。
【００２８】
尚、本実施形態では、コンパレータ８が本発明における２値化信号生成手段に相当する。そして、ＬＰＦ５，６、及び切替スイッチ７が本発明における基準信号生成手段を構成し、ＬＰＦ５が第１の低域通過フィルタ、ＬＰＦ６が第２の低域通過フィルタ、切替スイッチ７が基準信号切替手段に相当する。又、パターン格納部１１及び相関器９，１０が、本発明における相関検出手段及び相関器に相当し、相関器９が第１の検出部及び切替信号生成手段、相関器１０が第２の検出部に相当する。
【００２９】
ここで、上記本実施形態では、２値化回路４にパターン格納部１１と相関器９，１０とを具備して、ヘッダの上位３２ビット及びヘッダの検出を行ったが、ベースバンド回路内部に、受信したシリアルデータを格納し、ヘッダの内容をチェックするためのシフトレジスタと、ヘッダのパターンを格納したパターン格納部とが具備されている場合、これをヘッダの上位３２ビット及びヘッダの検出に用いることにより、パターン格納部１１、相関器９のシフトレジスタ１３、そして、相関器１０を省略しても良い。
［第２実施形態］
次に第２実施形態について説明する。
【００３０】
図４は、本実施形態のディジタル通信装置（無線通信形態）における受信回路部の構成を示すブロック図である。図４に示すように、本実施形態の受信回路部２４はアンテナ部２２、復調回路２３、２値化回路２４からなり、ワンチップマイコン（以下、単に「マイコン」という。）２９に接続されている。アンテナ部２２、復調回路２３については、第１実施形態の受信回路部（図１参照）におけるアンテナ部２、復調回路３と全く同様であるため、ここでは説明を省略する。２値化回路２４は、第１実施形態の２値化回路と同様に、コンパレータ２８、ＬＰＦ２５，２６にてシリアルデータを２値化するようになっているが、切替スイッチ２７がマイコン２９から入力される後述の上位ヘッダ検出信号及びフレーム終了信号に従って、接続先が切り替わるようにされており、相関器、及びパターン格納部が省略されている。
【００３１】
ここで、マイコン２９は、ＣＰＵ、ＲＯＭ、ＲＡＭ、シリアルデータを受信するシリアルインターフェースを備えた周知のワンチップマイコンであり、シリアルインターフェースは、コンパレータ２８からのシリアルデータを順次受信して受信バッファに格納し、８ビット格納するごとにＣＰＵに受信通知を出力するように構成されている。又、ＲＯＭには、ＣＰＵが実行する処理のプログラムの他、ヘッダのパターン（本実施形態では、６４ビット。）が格納されている。このような構成要素を用いることで、本実施形態のマイコン２９は、第１実施形態のベースバンド回路が行っていたシリアルデータの様々な処理をソフトウェア処理で行うものである。
【００３２】
以下、マイコン２９のＣＰＵが実行するヘッダ検出処理の内容を図５に示すフローチャートに沿って説明する。
尚、本処理は、受信回路部２１への電源投入後の初期化処理により、切替スイッチ２７がＬＰＦ２５をコンパレータ２８に接続したのち、繰り返し実行されるものとする。
【００３３】
本処理が起動すると、まず、Ｓ１１０，Ｓ１２０では、シリアルインターフェースから受信通知を受けたか否かを確認し、受信通知を受けていれば受信バッファにシリアルデータが８ビット格納され終わっているものとして、処理をＳ１３０へ移行する。一方、受信通知を受けていなければ、同ステップ（Ｓ１２０）を繰り返し実行することで待機する。
【００３４】
Ｓ１３０では、シリアルデータのシフト回数をカウントするカウンタＣＮＴのリセットを行う。そして、Ｓ１４０では、受信バッファに格納されているシリアルデータ８ビットのうちの最上位の１ビットをＣＰＵ上の演算実行用レジスタ（以下、単に「レジスタ」という。）へシフトさせ、レジスタ内のビット列への連結を行ったのち、Ｓ１５０にてカウンタＣＮＴを１つカウントアップし、Ｓ１６０へ移行する。尚、レジスタは、受信バッファに格納されたシリアルデータを順次連結して３２ビット長のビット列にするためのものであり、ＣＰＵが次ステップのＳ１６０においてシリアルデータとＲＯＭに格納されているヘッダのパターンのうちの上位３２ビットのビット列（以下、「上位ヘッダ」という。）とを相関比較できるようにしている。一方、カウンタＣＮＴは、受信バッファに格納されているシリアルデータのうち何ビット目までがレジスタにシフトされたかカウントするものである。
【００３５】
Ｓ１６０では、レジスタに格納されているビット列とＲＯＭに格納されている上位ヘッダとのエクスクルーシブ・オア（ＸＯＲ）を取り、両者の相関比較を行う。この比較演算を実行することにより、その演算結果に応じてＣＰＵのフラグレジスタにおけるゼロフラグの状態が変化するため、続くＳ１７０では、ゼロフラグの状態を確認し、ゼロフラグが立っていなければ、シリアルデータと上位ヘッダとが一致しなかったものとして、処理をＳ２００に移行する。
【００３６】
Ｓ２００では、カウンタＣＮＴのカウント値の確認を行い、カウント値が８に達していなければ、Ｓ１４０に戻り、受信バッファから次の１ビットをレジスタにシフトさせ、Ｓ１４０〜Ｓ１７０の処理を再度行う。
一方、カウント値が８に達している場合は、受信バッファに格納されていた８ビットのシリアルデータは全てレジスタにシフトインしたということであるので、Ｓ１２０に戻り、次の８ビットが受信バッファに格納され終わるまで確認を繰り返して待機する。
【００３７】
又、先のＳ１７０にて、ゼロフラグが立っていれば、レジスタに格納されている３２ビットのシリアルデータと上位ヘッダとが一致したものとして、Ｓ１８０へ移行し、上位ヘッダを検出したことを示す上位ヘッダ検出信号を切替スイッチ２１６へ出力する。
【００３８】
このようにして上位ヘッダが検出されると、本処理はＳ１９０に移行するが、Ｓ１９０では、上記Ｓ１１０〜Ｓ１７０と同様な処理を用いてヘッダの下位３２ビットのビット列（以下、「下位ヘッダ」という。）の検出を行う。但し、Ｓ１１０〜Ｓ１７０の処理により上位ヘッダが検出されたため、上位ヘッダ検出直後のシリアルデータの受信では、下位ヘッダの先頭が受信バッファの最上位ビットに格納されていることが分かっている。このため、Ｓ１９０では受信バッファに格納されたシリアルデータをレジスタに１ビットごとにシフトインさせて下位ヘッダの先頭を発見する必要はなく、シリアルデータを８ビットごとにレジスタにシフトインし、下位ヘッダの検出を行う。
【００３９】
こうして、Ｓ１９０にて下位ヘッダが検出されることにより、上位ヘッダの検出と合わせて、ヘッダが検出されたことになる。
尚、マイコン２９は、ヘッダの検出処理が終了すると、ヘッダに続くデータの受信処理を実行する。そして、この処理の最後にシリアルデータのフレームの終了を検出すると、マイコン２９は、フレーム終了を示すフレーム終了検出信号を切替スイッチ２７へ出力する。このフレーム終了検出信号により、切替スイッチ２７はコンパレータ２８への基準電圧の供給元をＬＰＦ２６からＬＰＦ２５へ切り替え、次のシリアルデータ受信に備えることになる。
【００４０】
以上、本実施形態の２値化回路２４は、ソフトウェア処理により、２値化されたシリアルデータとヘッダの上位３２ビットのパターンとの相関比較ができるため、簡素なハードウェア構成でありながらも第１実施形態と同様の効果を得ることができる。
【００４１】
尚、本実施形態では、コンパレータ２８が本発明における２値化信号生成手段に相当する。そして、ＬＰＦ２５，２６、及び切替スイッチ２７が本発明における基準信号生成手段を構成し、ＬＰＦ２５が第１の低域通過フィルタ、ＬＰＦ２６が第２の低域通過フィルタ、切替スイッチ７が基準信号切替手段に相当する。
又、マイコン２９におけるＳ１１０〜Ｓ１９０が本発明における相関検出手段及び相関器に相当し、Ｓ１１０〜Ｓ１８０が第１の検出部及び切替信号生成手段、Ｓ１９０が第２の検出部に相当する。
【００４２】
以上、本発明の実施形態について説明したが、本発明の実施の形態は、上記実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態をとり得ることはいうまでもない。
つまり、上記実施形態では、本発明を無線通信形態のディジタル通信装置に用いたが、有線通信形態のディジタル通信装置に適用しても勿論良い。
【図面の簡単な説明】
【図１】  本発明の第１実施形態におけるディジタル通信装置の受信回路部の構成を示す説明図である。
【図２】  本発明の第１実施形態における相関器の内部構成図である。
【図３】  本発明の第１実施形態における低域通過フィルタの出力電圧の波形図である。
【図４】  本発明の第２実施形態におけるディジタル通信装置の受信回路部の構成を示す説明図である。
【図５】  ヘッダ検出処理の流れを示すフローチャートである。
【図６】  従来のディジタル通信装置の受信回路部の構成を示すブロック図である。
【図７】  従来のディジタル通信装置の受信回路部に具備された２値化回路各部における信号の波形図である。
【符号の説明】
１…受信回路部、  ２…アンテナ部、  ３…復調回路、  ４…２値化回路、５…低域通過フィルタ、  ６…低域通過フィルタ、  ７…切替スイッチ、  ８…コンパレータ、  ９…相関器、  １０…相関器、  １１…パターン格納部、  １２…ベースバンド回路、  １３…シフトレジスタ、  １４…ＸＮＯＲ回路部、１５…演算器、  ２１…受信回路部、  ２２…アンテナ部、  ２３…復調回路、  ２４…２値化回路、  ２５…低域通過フィルタ、  ２６…低域通過フィルタ、  ２７…切替スイッチ、  ２８…コンパレータ、  ２９…ワンチップマイコン、  ３１…受信回路部、  ３２…アンテナ部、  ３３…復調回路、  ３４…２値化回路、  ３５…低域通過フィルタ、  ３８…コンパレータ、  ３９…ベースバンド回路。
【図１】
0004758034.tif 000002
【図２】
0004758034.tif 000003
【図３】
0004758034.tif 000004
【図４】
0004758034.tif 000005
【図５】
0004758034.tif 000006
【図６】
0004758034.tif 000007
【図７】
0004758034.tif 000008