(57)【特許請求の範囲】
【請求項１】
入力される差動入力信号を増幅し、第１の差動出力信号を出力する第１のコンパレータと、
入力される前記差動入力信号を増幅し、第２の差動出力信号を出力する第２のコンパレータと、
前記第１の差動出力信号の正相信号と前記第２の差動出力信号の逆相信号からなる第１の差動信号と、前記第２の差動出力信号の正相信号と前記第１の差動出力信号の逆相信号からなる第２の差動信号との排他的論理和を出力する差動排他的論理和回路と、
前記第１のコンパレータと前記第２のコンパレータに接続され、前記第１の差動出力信号のコモンモード電圧を前記第１の差動出力信号の正相信号及び逆相信号に対して共通の電圧量で変化させ、前記第１の差動出力信号の当該コモンモード電圧が第１の電圧となるように制御すると共に、さらに前記第２の差動出力信号のコモンモード電圧を前記第２の差動出力信号の正相信号及び逆相信号に対して共通の電圧量で変化させ、前記第２の差動出力信号の当該コモンモード電圧が前記第１の電圧とは異なる第２の電圧に制御するコモンモード電圧制御回路と、を具備する
信号検出回路。
【請求項２】
請求項１に記載の信号検出回路において、
直流基準電源と、
第１の定電流源と、
前記第１の定電流源と前記直流基準電源との間に設けられた第１の抵抗とを更に備え、
前記コモンモード電圧制御回路は、印加される第１のバイアス電圧と第２のバイアス電圧に応じて前記第１及び第２の電圧を決定し、
前記第１のバイアス電圧は、前記第１の定電流源と前記直流電源と前記第１の抵抗とで設定され、
前記第２のバイアス電圧は、前記直流電源によって設定される
信号検出回路。
【請求項３】
請求項１又は２に記載の信号検出回路において、
信号を検出するスレショルド電位は、前記第１の電圧と前記第２の電圧との差に基づき設定される
信号検出回路。
【請求項４】
請求項２又は３に記載の信号検出回路において、
前記コモンモード電圧制御回路は、第１のトランジスタと第２のトランジスタで形成される１対の差動対と、第２の定電流源を備え、
前記第１のトランジスタと前記第２のトランジスタのそれぞれは、前記第２の定電流源と共通接続され、
前記第１のトランジスタは前記第１のコンパレータに接続され、前記第１の差動出力信号のコモンモード電圧を前記第１の電圧に制御し、
前記第２のトランジスタは前記第２のコンパレータに接続され、前記第２の差動出力信号のコモンモード電圧を前記第２の電圧に制御し、
前記第１のバイアス電圧は、前記第２のトランジスタのゲートに印加され、
前記第２のバイアス電圧は、前記第１のトランジスタのゲートに印加される
信号検出回路。
【請求項５】
請求項４に記載の信号検出回路において、
前記第１のコンパレータは、第３のトランジスタと第４のトランジスタで形成される１対の差動対と、第２の抵抗と、第３の抵抗と、第４の抵抗と、第３の定電流源を備え、
前記第３のトランジスタと前記第４のトランジスタのそれぞれは、前記第３の定電流源と共通接続され、
前記第３のトランジスタは第１のノードを介して前記第２の抵抗の一端に接続され、
前記第４のトランジスタは第２のノードを介して前記第３の抵抗の一端に接続され、
前記第２の抵抗と前記第３の抵抗の他端は、第３のノードを介して前記第４の抵抗の一端に共通接続され、
前記第４の抵抗の他端は電源に接続され、
前記差動入力信号は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに、それぞれ入力され、前記第１及び前記第２のノードから前記第１の差動出力信号を出力し、
前記第２のコンパレータは、第５のトランジスタと第６のトランジスタで形成される１対の差動対と、第５の抵抗と、第６の抵抗と、第７の抵抗と、第４の定電流源を備え、
前記第５のトランジスタと前記第６のトランジスタのそれぞれは、前記第４の定電流源と共通接続され、
前記第５のトランジスタは第４のノードを介して前記第５の抵抗の一端に接続され、
前記第６のトランジスタは第５のノードを介して前記第６の抵抗の一端に接続され、
前記第５の抵抗と前記第６の抵抗の他端は第６のノードを介して前記第７の抵抗の一端に共通接続され、
前記第７の抵抗の他端は電源に接続され、
前記差動入力信号は、前記第５のトランジスタ及び前記第６のトランジスタのゲートに、それぞれ入力され、前記第５及び前記第６のノードから前記第２の差動出力信号を出力する
信号検出回路。
【請求項６】
請求項１から５いずれか１項に記載の信号検出回路であって、
シリアル通信を行なうシリアル通信デバイスに搭載される
信号検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を２値化して検出する信号検出回路に関し、特に小振幅の差動信号を２値化して検出する信号検出回路に関する。
【背景技術】
【０００２】
近年、ＨＤＤ等のデータ転送はより高速な転送を求められており、従来のパラレル転送方式ではデータ転送速度が限界に達しつつあるため、高速なデータ転送が可能である差動シリアル転送方式が普及し始めている。
【０００３】
差動シリアル転送方式とは２本の伝送路を一組として、この２本の伝送路間の電位差によりデータを転送する方式である。従来のパラレル転送方式では数十本の信号線を用いて並列にデータ送受信するため高速化すると多数の信号線間でタイミング同期が困難になる欠点があったが、差動シリアル転送方式は２本の伝送路で転送するため高速化に適している。
【０００４】
しかし、転送速度の高速化に伴い信号の検出時間や振幅が小さくなるため、より高精度な信号検出回路を必要とされていた。
【０００５】
このような信号検出回路の従来例が、特開平３−５５９６８に開示されている。従来例の回路図を図１に示す（特許文献１）。
【０００６】
図１を参照して、従来例の構成は、しきい値の異なる二つの比較回路である比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２と、これらの比較回路からそれぞれ出力される出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和を出力する排他的論理和回路ＥＯＲ１、比較回路のしきい値となる基準電圧を設定する抵抗Ｒ１、Ｒ２、Ｒ３を備えている。この際、比較回路ＣＯＭＰ２のしきい値は、比較回路ＣＯＭＰ１のしきい値より低く設定される。
【０００７】
入力信号Ｓｉｎの振幅が比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２の基準電圧に比べ充分に大きい場合は、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「０」となる。次に、入力信号Ｓｉｎの振幅が小さくなり、比較回路ＣＯＭＰ１のしきい値以下になると比較回路ＣＯＭＰ１の出力はなくなるが、比較回路ＣＯＭＰ２は比較回路ＣＯＭＰ１よりしきい値が低いために入力信号を検出し、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「１」となる。
【０００８】
このように比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２のしきい値の設定と排他的論理和ＥＯＲ１の出力Ｓｌｖによりにより信号の振幅を検知することができる。
【０００９】
このような従来例の入力信号を差動入力信号に置き換えた回路図を図２に示す。
【００１０】
この回路は従来例における比較回路ＣＯＭＰ１に換えて、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮからなる差動入力信号Ｓｉｎが入力される差動比較回路ＣＯＭＰ３と、差動比較回路ＣＯＭＰ３の差動出力信号にオフセット電圧を与える差動比較回路ＣＯＭＰ４とを備え、比較回路ＣＯＭＰ２に換えて、差動入力信号Ｓｉｎが入力される差動比較回路ＣＯＭＰ５と、差動比較回路ＣＯＭＰ５の差動出力信号にオフセット電圧を与える差動比較回路ＣＯＭＰ６とを備える。又、排他的論理和ＥＯＲ１に換えて、差動比較回路ＣＯＭＰ３及び差動比較回路ＣＯＭＰ５の出力に接続される差動排他的論理和ＥＯＲ２を備え、定電流源Ｉｂ１、抵抗Ｒ１、Ｒ２、Ｒ３に換えて、オフセットの基準電圧を設定する定電流源Ｉｂ２と抵抗Ｒ４と直流電圧源Ｖ１とを備える。
【００１１】
差動比較回路ＣＯＭＰ３は抵抗Ｒ５、Ｒ６及びＮチャネル型ＭＯＳトランジスタＭｎ１、Ｍｎ２と定電流源Ｉｂ３を備え、差動比較回路ＣＯＭＰ５は抵抗Ｒ７、Ｒ８及びＮチャネル型ＭＯＳトランジスタＭｎ５、Ｍｎ６と定電流源Ｉｂ５を備えている。差動比較回路ＣＯＭＰ４はＮチャネル型ＭＯＳトランジスタＭｎ３、Ｍｎ４と定電流源Ｉｂ４を備え、差動比較回路ＣＯＭＰ６はＮチャネル型ＭＯＳトランジスタＭｎ７、Ｍｎ８と定電流源Ｉｂ６を備えている。
【００１２】
続いて、従来例の動作を図３に示す動作波形を用いて説明する。正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が小さい場合、差動比較回路ＣＯＭＰ３の正相出力信号ＣＭＰ３ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＯＭＰ４の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｂ））。差動比較回路ＣＯＭＰ３の逆相出力信号ＣＭＰ３ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＯＭＰ４の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｂ））。この入力電圧Ｒ４Ｈ、Ｒ４Ｌは定電流源Ｉｂ２と抵抗Ｒ４で決定する電位差である。同様に差動比較回路ＣＯＭＰ５の正相出力信号ＣＭＰ５ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＯＭＰ６の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｃ））。差動比較回路ＣＯＭＰ５の逆相出力信号ＣＭＰ５ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＯＭＰ６の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｃ））。図３（ｂ）の入力信号が小さい時の論理値は「１」であり、図３（ｃ）の入力信号が小さい時の論理値は「０」のため、これらを入力とする差動排他的論理和ＥＯＲ２の出力は、論理値「１」となる。
【００１３】
正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きい場合、正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きくなると、図３（ｂ）の信号が大きい時のようにＣＭＰ３ｏｕｔＰとＣＭＰ３ｏｕｔＮが交差して論理値が「１」から「０」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮは論理値「０」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。
【００１４】
図３（ｃ）の信号が大きい時も同様に正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮが交差し、論理値が「０」から「１」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ３ｏｕｔＰと逆相出力信号ＣＭＰ３ｏｕｔＮは論理値「１」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。
【００１５】
この２値化信号ＳｏｕｔＰ及び２値化信号ＳｏｕｔＮの信号の変化により、差動入力信号Ｓｉｎが入力された事を検出する。
【特許文献１】特開平３−５５９６８
【発明の開示】
【発明が解決しようとする課題】
【００１６】
より精度の良い信号検出回路を設計するには、回路を構成する抵抗や容量、トランジスタの製造ばらつきを考慮する必要がある。従来回路では、定電流Ｉｂ１を抵抗Ｒ１、Ｒ２、Ｒ３に供給して比較回路ＣＯＭＰ１、ＣＯＭＰ２の比較基準電圧を与え、その比較基準電圧とは相関の無い直流電圧を含む入力信号Ｓｉｎを認識している。したがって、入力信号Ｓｉｎと比較回路ＣＯＭＰ１、ＣＯＭＰ２の比較基準電圧の製造ばらつきによって電圧差が存在しうる。又、比較回路のＣＯＭＰ１、ＣＯＭＰ２にも製造ばらつきによる入力換算オフセット電圧があり、それらによるオフセットの影響が大きいため、小振幅の入力信号Ｓｉｎが入力されると検出誤動作を発生しやすくなっている。
【００１７】
図２に示される従来回路の場合、定電流Ｉｂ２と抵抗Ｒ４により、差動比較回路ＣＯＭＰ３、ＣＯＭＰ５の差動出力信号ＣＭＰ３ｏｕｔ、ＣＭＰ５ｏｕｔにオフセットを与え、信号の検出をしている。この定電流Ｉｂ２と抵抗Ｒ４は、製造ばらつきの影響を受けるため、差動比較回路ＣＯＭＰ４、ＣＯＭＰ６によって与えられるオフセット電圧に誤差が生じる。この誤差の影響によって小振幅の入力信号Ｓｉｎが入力されると検出誤動作を発生しやすくなっている。
【課題を解決するための手段】
【００１８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による信号検出回路（１０２、１０３）は、入力される差動入力信号（Ｓｉｎ）を増幅し、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）を出力する第１のコンパレータ（ＣＯＭＰ１０、ＣＯＭＰ１０’）と、入力される差動入力信号（Ｓｉｎ）を増幅し、第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）を出力する第２のコンパレータ（ＣＯＭＰ２１、ＣＯＭＰ２１’）と、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）の正相信号（ＣＭＰ９ｏｕｔＰ、ＣＭＰ１１ｏｕｔＰ）と第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）の逆相信号（ＣＭＰ１０ｏｕｔＮ、ＣＭＰ１２ｏｕｔＮ）からなる第１の差動信号（ＣＭＰ９Ｅｏｕｔ、ＣＭＰ１１Ｅｏｕｔ）と、第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）の正相信号（ＣＭＰ１０ｏｕｔＰ、ＣＭＰ１２ｏｕｔＰ）と第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）の逆相信号（ＣＭＰ９ｏｕｔＮ、ＣＭＰ１１ｏｕｔＮ）からなる第２の差動信号（ＣＭＰ１０Ｅｏｕｔ、ＣＭＰ１２Ｅｏｕｔ）との排他的論理和を出力する差動排他的論理和回路（ＥＯＲ１０）と、第１のコンパレータ（ＣＯＭＰ１０、ＣＯＭＰ１０’）と第２のコンパレータ（ＣＯＭＰ２１、ＣＯＭＰ２１’）に接続され、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）のコモンモード電圧と第２の差動出力信号のコモンモード電圧（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）を、それぞれ第１及び第２の電圧に制御するコモンモード電圧制御回路（ＣＯＭＰ２２、ＣＯＭＰ２２’）とを具備する。
【発明の効果】
【００２０】
本発明の信号検出回路によれば、高速信号に対応し、精度良く小振幅の差動信号の検出が可能となる。
【００２１】
又、構成回路の製造ばらつきに対するスレショルド電位のばらつきを抑制できる。
【００２２】
更に、温度変動によるスレショルド電位のばらつきを抑制できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して、本発明による信号検出回路の実施の形態を説明する。
【００２４】
（第１の実施の形態）
図４及び図５を参照して第１の実施の形態における信号検出回路１０１を説明する。
【００２５】
図４に、第１の実施の形態における信号検出回路１０１の構成を示す。第１の実施の形態における信号検出回路１０１は、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動入力信号Ｓｉｎの振幅を検出して２値化する回路である。正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。
【００２６】
本発明による信号検出回路１０１は、差動比較回路ＣＯＭＰ７及びＣＯＭＰ８と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ３とを備える。
【００２７】
差動比較回路ＣＯＭＰ７は、抵抗Ｒ９、Ｒ１０と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ９及びＭｎ１０と、定電流源Ｉｂ７を備える。
【００２８】
Ｎチャネル型ＭＯＳトランジスタＭｎ９、Ｍｎ１０のそれぞれのソースは、定電流源Ｉｂ７と共通接続され、定電流源Ｉｂ７は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ９のドレインはノードＮ９を介して抵抗Ｒ９の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１０のドレインはノードＮ１０を介して抵抗Ｒ１０の一端に接続されている。抵抗Ｒ９とＲ１０の他端は電源に共通接続されている。
【００２９】
正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ９のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１０のゲートに、それぞれ入力される。ノードＮ９から逆相出力信号ＣＭＰ７ｏｕｔＮが、ノードＮ１０から正相出力信号ＣＭＰ７ｏｕｔＰが出力される。
【００３０】
差動比較回路ＣＯＭＰ８は、抵抗Ｒ１１、Ｒ１２と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１１及びＭｎ１２と、定電流源Ｉｂ８と、出力信号のコモンモード電圧を低下させる抵抗Ｒｂ１とを備える。
【００３１】
Ｎチャネル型ＭＯＳトランジスタＭｎ１１、Ｍｎ１２のそれぞれのソースは、定電流源Ｉｂ８の一端と共通接続され、定電流源Ｉｂ８の他端は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１１のドレインはノードＮ１１を介して抵抗Ｒ１１の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１２のドレインはノードＮ１２を介して抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１１とＲ１２の他端は、抵抗Ｒｂ１の一端に共通接続される。抵抗Ｒｂ１の他端は電源に接続されている。
【００３２】
正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１１のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１２のゲートに、それぞれ入力される。ノードＮ１１から逆相出力信号ＣＭＰ８ｏｕｔＮが、ノードＮ１２から正相出力信号ＣＭＰ８ｏｕｔＰが出力される。この際、抵抗Ｒｂ１は、正相出力信号ＣＭＰ８ｏｕｔＰ及び逆相出力信号ＣＭＰ８ｏｕｔＮのコモンモード電圧をＶｏｆｆ１低下させる。
【００３３】
差動排他的論理和回路ＥＯＲ３は、ノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２に接続され、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ７Ｅｏｕｔと、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ８Ｅｏｕｔが入力される。
【００３４】
差動排他的論理和回路ＥＯＲ３は、差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ３Ｐと２値化信号Ｓｏｕｔ３Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ３Ｐが２値化信号Ｓｏｕｔ３Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。
【００３５】
図５を参照して、第１の実施の形態における信号検出回路１０１の動作を説明する。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図５（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。
【００３６】
差動比較回路ＣＯＭＰ７は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとの電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動出力信号ＣＭＰ７ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ７ｏｕｔＮはノードＮ９から、正相出力信号ＣＭＰ７ｏｕｔＰはノードＮ１０から取出される（図５（ｂ））。同様に、差動比較回路ＣＯＭＰ８は、入力される差動入力信号Ｓｉｎ正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動出力信号ＣＭＰ８ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ８ｏｕｔＮはノードＮ１１から、正相出力信号ＣＭＰ８ｏｕｔＰはノードＮ１２から取出され、抵抗Ｒｂ１と定電流源Ｉｂ８とで発生する電圧Ｖｏｆｆ１だけコモンモード電圧が低下している。すなわち、ノードＮ１１及びノード１２における直流動作電圧は、抵抗Ｒｂ１と電流Ｉｂ８とで発生する電圧Ｖｏｆｆ１だけノードＮ９及びノードＮ１０における直流動作電圧より低くなる。各々の出力信号の振幅はＩｂ７＝Ｉｂ８、Ｒ９＝Ｒ１０＝Ｒ１１＝Ｒ１２の条件において同一となる（図５（ｃ））。
【００３７】
正相出力信号ＣＭＰ７ｏｕｔＰと、オフセット電圧Ｖｏｆｆ１を与えられた逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ７Ｅｏｕｔとし、オフセット電圧Ｖｏｆｆ１を与えられた正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ８Ｅｏｕｔとする。差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ３に入力される。
【００３８】
図５（ｄ）に差動交換出力信号ＣＭＰ７Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ７ｏｕｔＰが逆相出力信号ＣＭＰ８ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００３９】
同様に図５（ｅ）に差動交換出力信号ＣＭＰ８Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ８ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００４０】
オフセット調整回路抵抗Ｒｂの大きさは、検出したい信号の大きさによって決定する。正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも小さい場合、正相出力信号ＣＭＰ７ｏｕｔＰより低い逆相出力信号ＣＭＰ８ｏｕｔＮ（逆相出力信号ＣＭＰ７ｏｕｔＮより低い正相出力信号ＣＭＰ８ｏｕｔＰ）を常に出力するようなオフセット電圧Ｖｏｆｆ１を与えるオフセット調整回路抵抗Ｒｂ１を決定する。併せて、正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも大きい場合、且つ、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い時、逆相出力信号ＣＭＰ７ｏｕｔＮより高い正相出力信号ＣＭＰ８ｏｕｔＰを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い時、正相出力信号ＣＭＰ７ｏｕｔＰより高い逆相出力信号ＣＭＰ８ｏｕｔＮを出力するように、オフセット調整回路抵抗Ｒｂ１を決定する。
【００４１】
差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。
【００４２】
検出したい信号の大きさよりも小さい振幅の正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮが信号検出回路に入力すると、オフセットを与えていない正相出力信号ＣＭＰ７ｏｕｔＰはオフセットを与えた逆相出力信号ＣＭＰ８ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。又、オフセットを与えた正相出力信号ＣＭＰ８ｏｕｔＰはオフセットを与えた逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。
【００４３】
従って、差動排他的論理和回路ＥＯＲ３は、入力される差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図５（ｆ））。
【００４４】
差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。
【００４５】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、オフセットのない正相出力信号ＣＭＰ７ｏｕｔＰはオフセットを与えられた逆相出力信号ＣＭＰ８ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。オフセットを与えられた正相出力信号ＣＭＰ８ｏｕｔＰはオフセットのない逆相出力信号ＣＭＰ７ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示す（図５（ｅ））。
【００４６】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、正相出力信号ＣＭＰ７ｏｕｔＰは逆相出力信号ＣＭＰ８ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「０」を示す（図５（ｄ））。正相出力信号ＣＭＰ８ｏｕｔＰは逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。
【００４７】
従って、差動排他的論理和回路ＥＯＲ３は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。
【００４８】
以上のように、オフセット調整回路抵抗Ｒｂ１によって設定されるレベル以上の振幅をもつ差動入力信号Ｓｉｎが入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。
【００４９】
以上のように本実施の形態における信号検出回路１０１は、２個の差動比較回路の両方にオフセット電圧を与えるのではなく、２個ある差動比較回路の片方にだけ抵抗を接続することで、相対的に片方にオフセット電圧Ｖｏｆｆを与えた。又、差動信号化する事でオフセットの影響を少なくすると共に、従来回路にあった電流源と３個の抵抗が１個の抵抗で代用でき、従来のオフセットを与えるための差動比較回路の製造ばらつきによる誤差の要因を減らすことができる。
【００５０】
ここで、図２に示される従来回路と本発明による信号検出回路１０１とを比較する。
従来回路でのスレショルド電位は次式で与えられる。
Ｖｔｈ  ＝  （  Ｖｉｎ  ±  Ｖｏｓ１  ）  −  （  Ｉｂ・ｍａｔｃｈ１・Ｒｂ・ｍａｔｃｈ２  ±  Ｖｏｓ２  ）・・・式１
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ３又はＣＯＭＰ５）の相対精度、Ｖｏｓ２はスレショルド電位設定用差動アンプ（差動比較回路ＣＯＭＰ４又はＣＯＭＰ６）の相対精度、Ｉｂは各定電流源Ｉｂ２の定電流値、Ｒｂはバイアス電位を生成する抵抗Ｒ４の抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ２の相対精度、ｍａｔｃｈ２は抵抗Ｒ４の相対精度である。
【００５１】
一方、本発明による信号検出回路１０１のスレショルド電位は次式で表される。
Ｖｔｈ  ＝  （  Ｖｉｎ  ±  Ｖｏｓ１  ）  −  （  Ｉｂ１・ｍａｔｃｈ１・Ｒｂ１・ｍａｔｃｈ２）  ／  Ｇｖ・・・式２
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの入力信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ７又はＣＯＭＰ８）の相対精度、Ｉｂ１は定電流源Ｉｂ８の定電流値、Ｒｂ１はバイアス電位を生成する抵抗Ｒｂ８の抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ８の相対精度、ｍａｔｃｈ２は抵抗Ｒｂ８の相対精度、Ｇｖは差動比較回路ＣＯＭＰ８の電圧利得である。
【００５２】
式１及び式２を比較すると、第１の実施の形態における信号検出回路１０１は、図２に示される従来回路に比べ、スレショルド電位設定用の差動比較回路の相対精度（Ｖｏｓ２）が削減され、定電流と抵抗の相対精度（ｍａｔｃｈ１、ｍａｔｃｈ２）による影響が電圧利得（Ｇｖ）によって圧縮される。このため、製造ばらつきの影響が半分以下に軽減される。
【００５３】
従って、第１に実施の形態における信号検出回路１０１は、従来回路に比べ、各種素子相対ばらつきに対するスレショルド電位のばらつきが低減される。又、レイアウト面積が低減されるため、コストを削減できる。更に、消費電流が低減でき、容量性負荷の軽減による周波数特性が改善される。
【００５４】
（第２の実施の形態）
図６及び図７を参照して第２の実施の形態における信号検出回路１０２を説明する。
【００５５】
図６に、第２の実施の形態における信号検出回路１０２の構成を示す。第２の実施の形態における信号検出回路１０２は、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動入力信号Ｓｉｎの振幅を検出して２値化する回路である。正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。
【００５６】
本発明による信号検出回路１０２は、差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２０と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ１０とを備える。
【００５７】
差動比較回路ＣＯＭＰ１０は、負荷抵抗Ｒ１３、Ｒ１４と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１３及びＭｎ１４と、定電流源Ｉｂ１０と、抵抗Ｒｂ１０とを備える。
【００５８】
Ｎチャネル型ＭＯＳトランジスタＭｎ１３、Ｍｎ１４のそれぞれのソースは、定電流源Ｉｂ１０と共通接続され、定電流源Ｉｂ１０は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１３のドレインはノードＮ１３を介して抵抗Ｒ１３の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１４のドレインはノードＮ１４を介して抵抗Ｒ１４の一端に接続されている。抵抗Ｒ１３とＲ１４の他端は抵抗Ｒｂ１０に共通接続され、抵抗Ｒｂ１０の他端は電源に接続されている。
【００５９】
正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１３のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１４のゲートに、それぞれ入力される。ノードＮ１３から逆相出力信号ＣＭＰ１０ｏｕｔＮが、ノードＮ１４から正相出力信号ＣＭＰ１０ｏｕｔＰが出力される。
【００６０】
差動比較回路ＣＯＭＰ２１は、抵抗Ｒ１５、Ｒ１６と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１５及びＭｎ１６と、定電流源Ｉｂ２１と、抵抗Ｒｂ２１とを備える。
【００６１】
差動比較回路ＣＯＭＰ２１のＮチャネル型ＭＯＳトランジスタＭｎ１５、Ｍｎ１６のそれぞれのソースは、定電流源Ｉｂ２１の一端と共通接続され、定電流源Ｉｂ２１の他端は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１５のドレインはノードＮ１５を介して抵抗Ｒ１５の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１６のドレインはノードＮ１６を介して抵抗Ｒ１６の一端に接続されている。抵抗Ｒ１５とＲ１６の他端は、抵抗Ｒｂ２１の一端に共通接続される。抵抗Ｒｂ１の他端は電源に接続されている。
【００６２】
正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１５のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１６のゲートに、それぞれ入力される。ノードＮ１５から逆相出力信号ＣＭＰ９ｏｕｔＮが、ノードＮ１６から正相出力信号ＣＭＰ９ｏｕｔＰが出力される。
【００６３】
差動比較回路ＣＯＭＰ２２は、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１７及びＭｎ１８と、定電流源Ｉｂ２２とを備え、Ｎチャネル型ＭＯＳトランジスタＭｎ１８のドレインはノードＮ１７を介して差動比較回路ＣＯＭＰ１０に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１７のドレインはノードＮ１８を介して差動比較回路ＣＯＭＰ２１に接続される。差動比較回路ＣＯＭＰ１０の抵抗Ｒｂ１０は、Ｎチャネル型ＭＯＳトランジスタＭｎ１８の負荷抵抗となり、差動比較回路ＣＯＭＰ２１の抵抗Ｒｂ２１はＮチャネル型ＭＯＳトランジスタＭｎ１７の負荷抵抗となっている。定電流源Ｉｂ２０と、抵抗Ｒと、直流電圧源Ｖｒｅｆは、比較差動回路ＣＯＭＰ２２に接続され、スレショルド電位Ｖｔｈの値を決める。Ｎチャネル型ＭＯＳトランジスタＭｎ１７のゲートには、直流電圧源Ｖｒｅｆが接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１８のゲートには、ＶｒｅｆよりもＶＲだけ高い電圧が接続される。ここで、ＶＲは抵抗Ｒに定電流源Ｉｂ２０の電流が流れて発生する電圧である。
【００６４】
差動排他的論理和回路ＥＯＲ１０は、ノードＮ１３、Ｎ１４、Ｎ１５、Ｎ１６に接続され、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ９Ｅｏｕｔと、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１０Ｅｏｕｔが入力される。
【００６５】
差動排他的論理和回路ＥＯＲ１０は、差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ４Ｐと２値化信号Ｓｏｕｔ４Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ４Ｐが２値化信号Ｓｏｕｔ４Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。
【００６６】
図１２（ａ）は、差動排他的論理和回路ＥＯＲ１０の回路図であり、図１２（ｂ）はその動作波形である。差動排他的論理和回路ＥＯＲ１０は２段シリーズゲートのＣＭＬ（カレントモードロジック）により構成されている。
【００６７】
図７を参照して、第２の実施の形態における信号検出回路１０２の動作を説明する。ここで、Ｒ１３＝Ｒ１４＝Ｒ１５＝Ｒ１６、Ｒｂ１０＝Ｒｂ２１、Ｉｂ１０＝Ｉｂ２１とする。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図７（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。
【００６８】
差動比較回路ＣＯＭＰ１０は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅した正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動出力信号ＣＭＰ１０ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１０ｏｕｔＮはノードＮ１３から、正相出力信号ＣＭＰ１０ｏｕｔＰはノードＮ１４から取出される（図７（ｃ））。ここで、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮは、差動比較回路ＣＯＭＰ２２により制御されたコモンモード電圧ＶＲ２を中心に振幅する。
【００６９】
差動比較回路ＣＯＭＰ２１は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動出力信号ＣＭＰ９ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ９ｏｕｔＮはノードＮ１５から、正相出力信号ＣＭＰ９ｏｕｔＰはノードＮ１６から取出される（図７（ｂ））。ここで、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮは、差動比較回路ＣＯＭＰ２２により制御されたコモンモード電圧ＶＲ１を中心に振幅する。
【００７０】
この際、差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２１の差動出力のコモンモード電圧は、抵抗Ｒと定電流源Ｉｂ２０とで発生する電圧ＶＲの差動比較回路ＣＯＭＰ２２の電圧利得Ｇｖ倍だけずれが発生する。図７を参照して、差動比較回路における直流動作電圧は、ＶＲ１−ＶＲ２＝ＶＲ×Ｇｖ（ただし、ＶＲ１＞ＶＲ２）の関係となり、従ってＶＲ１−ＶＲ２が入力信号レベルのスレショルド電位となる。
【００７１】
正相出力信号ＣＭＰ９ｏｕｔＰと、逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ９Ｅｏｕｔとし、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１０Ｅｏｕｔとする。差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ１０に入力される。
【００７２】
図７（ｄ）に差動交換出力信号ＣＭＰ９Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ９ｏｕｔＰが逆相出力信号ＣＭＰ１０ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００７３】
同様に図７（ｅ）に差動交換出力信号ＣＭＰ１０Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１０ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【００７４】
差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。ここで微弱信号とは、差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１によって増幅された信号の振幅が信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以下となる差動入力信号Ｓｉｎである。
【００７５】
正相出力信号ＣＭＰ９ｏｕｔＰは、逆相出力信号ＣＭＰ１０ｏｕｔＮに対しＶＲ１−ＶＲ２だけ高い電圧を中心に振幅している（図７（ｄ））。同様に、正相出力信号ＣＭＰ１０ｏｕｔＰは、逆相出力信号ＣＭＰ９ｏｕｔＮに対しＶＲ１−ＶＲ２だけ低い電圧を中心に振幅している（図７（ｅ））。このため、微小信号が信号検出回路１０２に入力されると、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す。又、正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す。
【００７６】
従って、差動排他的論理和回路ＥＯＲ４は、入力される差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図７（ｆ））。
【００７７】
差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。ここで主信号とは、差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１によって増幅された信号の振幅が信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以上となる差動入力信号Ｓｉｎである。
【００７８】
スレッショルド電位以上の振幅を持つ差動出力信号ＣＭＰ９ｏｕｔ及び差動出力信号ＣＭＰ１０ｏｕｔが入力されると、差動交換出力信号ＣＭＰ９Ｅｏｕｔ及び差動交換出力信号ＣＭＰ１０ｏｕｔは相互に交差する部分が現れる。すなわち、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｄ））。同様に、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｅ））。
【００７９】
従って、差動排他的論理和回路ＥＯＲ４は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。
【００８０】
以上のように、差動比較回路ＣＯＭＰ２２によって設定される信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以上の振幅をもつ差動入力信号が入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。
【００８１】
第２の実施の形態における信号検出回路１０２は、入力信号Ｓｉｎに差動信号を採用した上で、コンパレータ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の双方の負荷抵抗の共通接続点と電源間に抵抗を接続し、それらの抵抗と負荷抵抗の接続ノードに直流基準電圧が入力される第３のコンパレータ（差動比較回路ＣＯＭＰ２２）を接続する事でスレショルド電位Ｖｔｈを発生させる回路構成である。従って、従来回路に対しては、差動比較回路を１つ減らす事で製造ばらつきに対するスレショルド電位のばらつきを抑え、かつ構成回路数も差動回路１つ分少ない構成となっている。
【００８２】
次に、第２の実施の形態における信号検出回路１０２のスレショルド電位について説明する。
図２に示される従来回路でのスレショルドばらつき電圧は前述した式１で与えられる。従来回路は信号検出、スレショルド電位設定用に２組の差動比較回路ＣＯＭＰを有する為、オフセットもＶｏｓ１、Ｖｏｓ２の２つの値が存在する。
【００８３】
一方、第２の実施の形態における信号検出回路１０２は、信号検出用コンパレータは２つ存在するが、スレショルド電位を与える差動比較回路は１つである為、Ｖｏｓ２は理論上発生せず、従って、第２の実施の形態におけるスレショルド電位Ｖｔｈの式は第１の実施の形態における信号検出回路１０１と同じ構成式となる。
Ｖｔｈ  ＝  （  Ｖｉｎ  ±  Ｖｏｓ１  ）  −  （  Ｉｂ２・ｍａｔｃｈ１・Ｒｂ２・ｍａｔｃｈ２）  ／  Ｇｖ  ・・・式３
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０又はＣＯＭＰ２１）の相対精度、Ｖｏｓ２はスレショルド電位設定用差動アンプ（差動比較回路ＣＯＭＰ２２）の相対精度、Ｉｂ２は定電流源Ｉｂ２０の定電流値、Ｒｂ２はバイアス電位を決定する抵抗Ｒの抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ２０の相対精度、ｍａｔｃｈ２は抵抗Ｒの相対精度、Ｇｖは差動比較回路ＣＯＭＰ２２の電圧利得である。
【００８４】
式１及び式３を比較すると、本発明による信号検出回路１０２は、図２に示される従来回路に比べ、スレショルド電位設定用の差動比較回路の相対精度（Ｖｏｓ２）が削減され、定電流と抵抗の相対精度（ｍａｔｃｈ１、ｍａｔｃｈ２）による影響が電圧利得（Ｇｖ）によって圧縮される。このため、製造ばらつきの影響が半分以下に軽減される。
【００８５】
従って、第２に実施の形態における信号検出回路１０２は、従来回路に比べ、各種素子相対ばらつきに対するスレショルド電位のばらつきが低減される。又、差動回路が１組削減されるためレイアウト面積が低減され、コストを削減できる。更に、消費電流が低減でき、容量性負荷の軽減による周波数特性が改善される。
【００８６】
次に、従来回路、本発明による信号検出回路１０１及び信号検出回路１０２おいて、スレショルド電位Ｖｔｈ＝１２０ｍＶに設定した状態で製造ばらつきとしてＶｏｓ１＝＋２０ｍＶを与えた場合のＶｔｈ変動のシミュレーション結果が示される。
【００８７】
従来回路において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ３及びＣＯＭＰ５）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１４７．５ｍＶであり、信号検出用差動アンプ（差動比較回路ＣＯＭＰ３及びＣＯＭＰ５）の相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２３．９ｍＶ変動した。
【００８８】
第１の実施の形態における信号検出回路１０１において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ７及びＣＯＭＰ８）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１２１．９ｍＶであり、信号検出用差動アンプの相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２．４ｍＶ変動した。
【００８９】
第２の実施の形態における信号検出回路１０２において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１２１．９ｍＶであり、信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２．２ｍＶ変動した。
【００９０】
以上のように、信号検出用差動アンプの相対オフセットＶｏｓ１に対し、従来回路のスレショルド電位Ｖｔｈが＋２３．９ｍＶ増加するのに対し、本発明による信号検出回路１０１及び１０２のスレショルドＶｔｈの増加分は、わずか＋２．２ｍＶしかなく、信号検出用差動アンプの相対オフセットＶｏｓ１に対し、スレショルド電位Ｖｔｈのばらつきが少ないことが分かる。
【００９１】
次に、図１１を参照して、本発明による信号検出回路におけるスレショルド電位Ｖｔｈの温度変動について説明する。
【００９２】
図２に示される従来回路と第１の実施の形態における信号検出回路１０１のスレショルド電位の温度変動の差について説明する。
第１の実施の形態における信号検出回路１０１のスレショルド電位Ｖｔｈは以下の式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ（Ｖ）・・・式４
ただし、Ｇｖ＝ｇｍ×ＲＬ、ｇｍ＝（２×Ｉｄ×β×（Ｗ／Ｌ））＾（１／２）、β＝μ×ｃｏｘ、ＶＲｂ＝Ｒｂ×Ｉｄ
ここで、ＲＬは差動比較回路ＣＯＭＰ７又はＣＯＭＰ８の負荷抵抗、Ｉｄは差動比較回路ＣＯＭＰ８の定電流、Ｗは差動トランジスタのＷ、Ｌは差動トランジスタのＬ、μは移動度、ｃｏｘはゲート酸化膜厚、ＶＲｂは差動比較回路ＣＯＭＰ８の電流源Ｉｂ８と抵抗Ｒｂ１で決まるスレショルド電位である。又、図１０は１２５℃（Ｂ）から−１０℃（Ａ）までの電圧利得Ｇｖの温度変動を示している。移動度μは負の温度係数を持つ為、Ｉｄが一定の場合、ｇｍも負の温度係数を持つ。このため、結果としてＲＬの温度係数をゼロとした場合、Ｇｖは負の温度係数を持つ。一方、スレショルド電位Ｖｔｈを決定しているＶＲｂは、Ｉｄ、Ｒｂの温度係数をゼロとした場合、一定値となる。従って、式４よりスレショルド電位Ｖｔｈは正の温度係数を持つ事になる。
【００９３】
図２に示される従来回路は、ＶＲｂも差動比較回路ＣＯＭＰ３及びＣＯＭＰ５と同じアンプを使って発生させている。このため、従来回路のスレショルド電位Ｖｔｈは、次式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ’・・・式５
ただし、ＶＲｂ’＝Ｖ２２−Ｖ２１＝ＶＲ×Ｇｖ
ここで、ＶＲｂ’は、差動比較回路ＣＯＭＰ４及びＣＯＭＰ６で決定するスレショルド電位、Ｖ２１は差動比較回路ＣＯＭＰ４の出力電圧、Ｖ２２は、差動比較回路ＣＯＭＰ６の出力電圧、ＶＲは電流源Ｉｂ２と抵抗Ｒ４と直流電圧源Ｖ１で決定される基準電圧である。
【００９４】
式５より、右辺の第１項の入力信号部と第２項のＶＲ部双方に負の温度係数を持つＧｖが入る為、従来回路のスレショルド電位Ｖｔｈの温度係数は理論的にはキャンセルされゼロとなる。
【００９５】
従来回路は製造ばらつきによるスレショルド電位変動が大きい一方でスレショルド電位の温度変動が小さい、又、回路を構成する際の素子が多いという問題がある。一方、第１の実施の形態における信号検出回路１０１は、回路を構成する際の素子が従来回路より約半分で済み、かつ製造ばらつきによるスレショルド電位変動が小さくなる。しかし、スレショルド電位Ｖｔｈの温度変動が大きくなってしまうという問題がある。このため、スレショルド電位Ｖｔｈの許容範囲が小さいアプリケーションにおいては、全仕様温度でスレショルドＶｔｈの仕様を満足出来ない可能性がある。
【００９６】
第２の実施の形態における信号検出回路１０２は、第１の実施の形態における信号検出回路１０１と異なり、従来回路と同様に、スレショルド電位Ｖｔｈを与える差動比較回路ＣＯＭＰ２２として、信号検出用の差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１と同様の差動アンプを使用している。従って、スレショルド電位Ｖｔｈは以下の式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ  ・・・式６
ただし、ＶＲｂ＝ＶＲ１−ＶＲ２＝（ＶＡ−ＶＢ）×Ｇｖ
ここで、Ｖｉｎは、入力信号の電圧、ＶＲ１は差動比較回路ＣＯＭＰ１０の電流源Ｉｂ１０と差動比較回路ＣＯＭＰ２２の電流源Ｉｂ２２で決まる直流動作電圧、ＶＲ２は差動比較回路ＣＯＭＰ２１の電流源Ｉｂ２１と差動比較回路ＣＯＭＰ２２の電流源Ｉｂ２２で決まる直流動作電圧、ＶＡは直流電圧源Ｖｒｅｆ＋定電流源Ｉｂ２０×抵抗Ｒで決まるバイアス電圧、ＶＢは、直流電圧源Ｖｒｅｆで決まるバイアス電圧である。
【００９７】
式４より、右辺の第１項の入力信号部と第２項のＶＲ部双方に負の温度係数を持つＧｖが入る為、スレショルド電位Ｖｔｈの温度係数は理論的にはキャンセルされ、第２の実施の形態における信号検出回路１０２のスレショルド電位Ｖｔｈは温度変化に対し、理論的には変化しない。
【００９８】
このように、第２の実施の形態における信号検出回路１０２は、差動比較回路ＣＯＭＰ２２によってスレショルド電位Ｖｔｈを発生させ、スレショルド電位Ｖｔｈの温度変動を従来回路と同じレベルに抑えている。以上のように、スレショルド電位Ｖｔｈの製造ばらつきと温度変動の双方を抑制することができる。
【００９９】
（第３の実施の形態）
図８及び図９を参照して第３の実施の形態における信号検出回路１０３を説明する。
図８に、第３の実施の形態における信号検出回路１０３の構成を示す。第３の実施の形態における信号検出回路１０３は、第２の実施の形態における信号検出回路１０２の差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２１に換えて、Ｐチャネル型ＭＯＳを備えた差動比較回路ＣＯＭＰ１０’及び差動比較回路ＣＯＭＰ２１’とを備え、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ１０とを備える。第２の実施の形態における符号と同一の構成の動作は、第２の実施の形態と同様であるので説明は省略される。
【０１００】
差動比較回路ＣＯＭＰ１０’は、負荷抵抗Ｒ１３、Ｒ１４と、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ１及びＭｐ２と、定電流源Ｉｂ１０’と、抵抗Ｒｂ１０’とを備える。
【０１０１】
Ｐチャネル型ＭＯＳトランジスタＭｐ１、Ｍｐ２のそれぞれのソースは、定電流源Ｉｂ１０’の一端と共通接続され、定電流源Ｉｂ１０’の他端は電源に接続されている。Ｐチャネル型ＭＯＳトランジスタＭｐ１のドレインはノードＮ１を介して負荷抵抗Ｒ１３の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ２のドレインはノードＮ２を介して負荷抵抗Ｒ１４の一端に接続されている。負荷抵抗Ｒ１３とＲ１４の他端は抵抗Ｒｂ１０’に共通接続され、抵抗Ｒｂ１０’の他端は電源に接続されている。
【０１０２】
正相入力信号ＳｉｎＰは、Ｐチャネル型ＭＯＳトランジスタＭｐ１のゲートに、逆相入力信号ＳｉｎＮは、Ｐチャネル型ＭＯＳトランジスタＭｐ２のゲートに、それぞれ入力される。ノードＮ１から逆相出力信号ＣＭＰ１２ｏｕｔＮが、ノードＮ２から正相出力信号ＣＭＰ１２ｏｕｔＰが出力される。
【０１０３】
差動比較回路ＣＯＭＰ２１’は、負荷抵抗Ｒ１５、Ｒ１６と、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ３及びＭｐ４と、定電流源Ｉｂ２１’と、抵抗Ｒｂ２１’とを備える。
【０１０４】
差動比較回路ＣＯＭＰ２１’のＰチャネル型ＭＯＳトランジスタＭｐ３、Ｍｎ４のそれぞれのソースは、定電流源Ｉｂ２１’の一端と共通接続され、定電流源Ｉｂ２１’の他端は接地されている。Ｐチャネル型ＭＯＳトランジスタＭｐ３のドレインはノードＮ３を介して負荷抵抗Ｒ１５の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ４のドレインはノードＮ４を介して負荷抵抗Ｒ１６の一端に接続されている。負荷抵抗Ｒ１５とＲ１６の他端は、抵抗Ｒｂ２１’の一端に共通接続される。抵抗Ｒｂ２１’の他端は電源に接続されている。
【０１０５】
差動比較回路ＣＯＭＰ２２’は、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ５及びＭｐ６と、定電流源Ｉｂ２２’とを備え、Ｐチャネル型ＭＯＳトランジスタＭｐ６のドレインはノードＮ５を介して差動比較回路ＣＯＭＰ１０’に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ５のドレインはノードＮ６を介して差動比較回路ＣＯＭＰ２１’に接続される。差動比較回路ＣＯＭＰ１０の抵抗Ｒｂ１０’は、Ｐチャネル型ＭＯＳトランジスタＭｐ６の負荷抵抗となり、差動比較回路ＣＯＭＰ２１’の抵抗Ｒｂ２１’はＰチャネル型ＭＯＳトランジスタＭｐ５の負荷抵抗となっている。定電流源Ｉｂ２０と、抵抗Ｒと、直流電圧源Ｖｒｅｆは、比較差動回路ＣＯＭＰ２２に接続され、スレショルド電位Ｖｔｈの値を決める。Ｐチャネル型ＭＯＳトランジスタＭｐ５のゲートには、直流電圧源Ｖｒｅｆが接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ６のゲートには、ＶｒｅｆよりもＶＲだけ高い電圧が接続される。ここで、ＶＲは抵抗Ｒに定電流源Ｉｂ２０の電流が流れて発生する電圧である。
【０１０６】
正相入力信号ＳｉｎＰは、Ｐチャネル型ＭＯＳトランジスタＭｐ３のゲートに、逆相入力信号ＳｉｎＮは、Ｐチャネル型ＭＯＳトランジスタＭｐ４のゲートに、それぞれ入力される。ノードＮ３から逆相出力信号ＣＭＰ１１ｏｕｔＮが、ノードＮ４から正相出力信号ＣＭＰ１１ｏｕｔＰが出力される。
【０１０７】
差動排他的論理和回路ＥＯＲ１０は、ノードＮ１、Ｎ２、Ｎ３、Ｎ４に接続され、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１１Ｅｏｕｔと、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１２Ｅｏｕｔが入力される。
【０１０８】
差動排他的論理和回路ＥＯＲ１０は、差動交換出力信号ＣＭＰ１１Ｅｏｕｔと差動交換出力信号ＣＭＰ１２Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ５Ｐと２値化信号Ｓｏｕｔ５Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ５Ｐが２値化信号Ｓｏｕｔ５Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。
【０１０９】
図９を参照して、第３の実施の形態における信号検出回路１０３の動作を説明する。ここで、Ｒ１３＝Ｒ１４＝Ｒ１５＝Ｒ１６、Ｒｂ１０’＝Ｒｂ２１’、Ｉｂ１０’＝Ｉｂ２１’とする。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図９（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。
【０１１０】
差動比較回路ＣＯＭＰ１０’は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮの電位差を電圧利得に比例して増幅した正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動出力信号ＣＭＰ１２ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１２ｏｕｔＮはノードＮ１から、正相出力信号ＣＭＰ１２ｏｕｔＰはノードＮ２から取出される（図９（ｃ））。ここで、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮは、差動比較回路ＣＯＭＰ２２’により制御されたコモンモード電圧ＶＲ２を中心に振幅する。
【０１１１】
差動比較回路ＣＯＭＰ２１’は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮとからなる差動出力信号ＣＭＰ１１ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１１ｏｕｔＮはノードＮ３から、正相出力信号ＣＭＰ１１ｏｕｔＰはノードＮ４から取出される（図９（ｂ））。ここで、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮは、差動比較回路ＣＯＭＰ２２’により制御されたコモンモード電圧ＶＲ１を中心に振幅する。
【０１１２】
この際、差動比較回路ＣＯＭＰ１０’及び差動比較回路ＣＯＭＰ２１’の差動出力のコモンモード電圧は、抵抗Ｒと定電流源Ｉｂ２０とで発生する電圧ＶＲの差動比較回路ＣＯＭＰ２２’の電圧利得Ｇｖ倍だけずれが発生する。図９を参照して、差動比較回路におけるコモンモード電圧は、ＶＲ１−ＶＲ２＝ＶＲ×Ｇｖ（ただし、ＶＲ１＞ＶＲ２）の関係となり、従ってＶＲ１−ＶＲ２が排他的論理和ＥＯＲ１０に対する入力信号レベルのスレショルド電位となる。
【０１１３】
正相出力信号ＣＭＰ１１ｏｕｔＰと、逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１１Ｅｏｕｔとし、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１２Ｅｏｕｔとする。差動交換出力信号ＣＭＰ１１Ｅｏｕｔと差動交換出力信号ＣＭＰ１２Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ４に入力される。
【０１１４】
図９（ｄ）に差動交換出力信号ＣＭＰ１１Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１１ｏｕｔＰが逆相出力信号ＣＭＰ１２ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【０１１５】
同様に図９（ｅ）に差動交換出力信号ＣＭＰ１２Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１２ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。
【０１１６】
差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。ここで微弱信号とは、差動比較回路ＣＯＭＰ１０’及びＣＯＭＰ２１’によって増幅された信号の振幅がスレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以下となる差動入力信号Ｓｉｎである。
【０１１７】
正相出力信号ＣＭＰ１１ｏｕｔＰは、逆相出力信号ＣＭＰ１２ｏｕｔＮに対しＶＲ１−ＶＲ２だけ高い電圧を中心に振幅している（図９（ｄ））。同様に、正相出力信号ＣＭＰ１２ｏｕｔＰは、逆相出力信号ＣＭＰ１１ｏｕｔＮに対しＶＲ１−ＶＲ２だけ低い電圧を中心に振幅している（図９（ｅ））。このため、微小信号が信号検出回路１０３に入力されると、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す。又、正相出力信号ＣＭＰ１２ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「０」を示す。
【０１１８】
従って、差動排他的論理和回路ＥＯＲ４は、入力される差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図９（ｆ））。
【０１１９】
差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。ここで主信号とは、差動比較回路ＣＯＭＰ１０’及びＣＯＭＰ２１’によって増幅された信号の振幅がスレッショルド電圧Ｖｔｈ（ＶＲ１−ＶＲ２）以上となる差動入力信号Ｓｉｎである。
【０１２０】
正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す（図９（ｄ））。正相出力信号ＣＭＰ１２ｏｕｔＰはオフセットのない逆相出力信号ＣＭＰ１１ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「１」を示す（図９（ｅ））。
【０１２１】
スレッショルド電圧以上の振幅を持つ差動出力信号ＣＭＰ１１ｏｕｔ及び差動出力信号ＣＭＰ１２ｏｕｔが入力されると、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ及び差動交換出力信号ＣＭＰ１２ｏｕｔは相互に交差する部分が現れる。すなわち、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す（図９（ｄ））。同様に、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１２ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「１」を示す（図９（ｅ））。
【０１２２】
従って、差動排他的論理和回路ＥＯＲ４は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。
【０１２３】
以上のように、差動比較回路ＣＯＭＰ２２’によって設定されるスレッショルド電圧Ｖｔｈ（ＶＲ１−ＶＲ２）以上の振幅をもつ差動入力信号が入力されると、２値化信号Ｓｏｕｔの排他的論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。
【０１２４】
第３の実施の形態における信号検出回路１０３では、入力信号Ｓｉｎに差動信号を採用した上で、差動比較回路（ＣＯＭＰ１２及びＣＯＭＰ２１）の双方の負荷抵抗の共通接続ノードと接地間に抵抗が接続され、それらの抵抗と負荷抵抗との接続ノードに直流基準電圧が入力されるコモンモード電圧設定用の差動比較回路ＣＯＭＰ２２’が接続される。従って、従来回路と比較して、差動比較回路を１つ減らす事で製造ばらつきに対するスレショルド電位のばらつきを抑え、かつ構成回路数も差動回路１つ分少ない構成となっている。
【０１２５】
又、第２及び第３の実施の形態における信号検出回路１０２、１０３は、スレショルド電位Ｖｔｈの温度変動を従来回路と同じレベルに抑えており、スレショルド電位Ｖｔｈの製造ばらつきと温度変動の双方を抑制することができる。
【０１２６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【０１２７】
【図１】図１は、従来技術によるの信号検出回路の構成図である。
【図２】図２は、従来技術による信号検出回路を差動構成とした回路の構成図である。
【図３】図３は、従来技術による信号検出回路に差動信号を入力した場合の動作を表す波形図である。
【図４】図４は、本発明による信号検出回路の第１の実施の形態における構成図である。
【図５】図５は、本発明による信号検出回路の第１の実施の形態における動作を示す波形図である。
【図６】図６は、本発明による信号検出回路の第２の実施の形態における構成図である。
【図７】図７は、本発明による信号検出回路の第２の実施の形態における動作を示す波形図である。
【図８】図８は、本発明による信号検出回路の第３の実施の形態における構成図である。
【図９】図９は、本発明による信号検出回路の第３の実施の形態における動作を示す波形図である。
【図１０】図１０は、本発明に係る差動比較回路の利得Ｇｖの温度変動シミュレーション結果を示す図である。
【図１１】図１１は、従来技術による信号検出回路、本発明による信号検出回路（第１及び第２の実施の形態）の温度変動に対するスレショルド電位Ｖｔｈ変動のシミュレーション結果を示す図である。
【図１２】図１２は、本発明による信号検出回路の差動排他的論理和回路の回路図と動作を示す波形図である。
【符号の説明】
【０１２８】
Ｓｉｎ：差動入力信号
ＳｉｎＰ：正相入力信号
ＳｉｎＮ：逆相入力信号
ＣＭＰ７ｏｕｔＰ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ９ｏｕｔＰ、ＣＭＰ１０ｏｕｔＰ、ＣＭＰ１１ｏｕｔＰ、ＣＭＰ１２ｏｕｔＰ：正相出力信号
ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＮ、ＣＭＰ９ｏｕｔＮ、ＣＭＰ１０ｏｕｔＮ、ＣＭＰ１１ｏｕｔＮ、ＣＭＰ１２ｏｕｔＮ：逆相出力信号
ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ、ＣＭＰ９ｏｕｔ、ＣＭＰ１０ｏｕｔ、ＣＭＰ１１ｏｕｔ、ＣＭＰ１２ｏｕｔ：差動出力信号
ＣＭＰ７Ｅｏｕｔ、ＣＭＰ８Ｅｏｕｔ、ＣＭＰ９Ｅｏｕｔ、ＣＭＰ１０Ｅｏｕｔ：差動交換出力信号
Ｓｏｕｔ３Ｐ、Ｓｏｕｔ３Ｎ、Ｓｏｕｔ４Ｐ、Ｓｏｕｔ４Ｎ、Ｓｏｕｔ５Ｐ、Ｓｏｕｔ５Ｎ：２値化信号
ＣＯＭＰ７、ＣＯＭＰ８、ＣＯＭＰ１０、ＣＯＭＰ２０、ＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ１０’、ＣＯＭＰ２０’、ＣＯＭＰ２１’、ＣＯＭＰ２２’：差動比較回路
ＥＯＲ３、ＥＯＲ１０：差動排他的論理和回路
Ｒｂ１、Ｒｂ１０、Ｒｂ２１：オフセット調整回路抵抗
Ｒ、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６：抵抗
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ１８：ノード
Ｍｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２、Ｍｎ１３、Ｍｎ１５、Ｍｎ１６、Ｍｎ１７、Ｍｎ１８：Ｎチャネル型ＭＯＳトランジスタ
Ｍｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４、Ｍｐ５、Ｍｎ６：Ｐチャネル型ＭＯＳトランジスタ
Ｉｂ７、Ｉｂ８、Ｉｂ１０、Ｉｂ２０、Ｉｂ２１、Ｉｂ２２：電流源
Ｖｒｅｆ：バイアス電源
Ｖｔｈ：スレショルド電位
ＶＲ１、ＶＲ２：直流動作電圧
【図１】
0004688152.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004688152.tif 000009
【図９】
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【図１０】
0004688152.tif 000011
【図１１】
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【図１２】
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