(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧ＶＦＢを生成して出力する出力電圧検出回路部と、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒになるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記誤差増幅回路部は、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒになるように前記出力電圧制御トランジスタの動作制御を行う第１の誤差増幅器と、
出力電圧Ｖｏｕｔの急速な低下時に、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、出力電圧Ｖｏｕｔの変動に対して前記第１の誤差増幅器よりも応答速度が速い第２の誤差増幅器と、
で構成され、
前記第２の誤差増幅器は、
入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧Ｖｂ１が入力され、他方の入力端の電圧が該バイアス電圧Ｖｂ１になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力電圧Ｖｏｕｔとの間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備えることを特徴とする定電圧回路。
【請求項２】
前記第１の誤差増幅器は、第２の誤差増幅器よりも直流利得が大きいことを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記第２の誤差増幅器は、出力電圧Ｖｏｕｔの交流成分のみ増幅することを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記差動増幅回路は、差動対を構成する各トランジスタの少なくともいずれか一方にあらかじめオフセットが設けられ、前記出力電圧の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなることを特徴とする請求項１、２又は３記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補償を行う周波数補償回路を有する誤差増幅器を備えた定電圧回路に関する。
【背景技術】
【０００２】
従来、定電圧回路を構成する誤差増幅器には、発振等の不安定な動作に陥らないように位相補償を行う周波数補償回路が設けられている。
図２は、従来の定電圧回路の例を示した回路図である。
図２の定電圧回路１００において、誤差増幅器ＡＭＰａは、差動対をなすＮＭＯＳトランジスタＭ１０３，Ｍ１０４と、該差動対の負荷をなすカレントミラー回路を形成するＰＭＯＳトランジスタＭ１０５，Ｍ１０６と、前記差動対にバイアス電流を供給する定電流源をなすＮＭＯＳトランジスタＭ１０２とを備えている。更に、誤差増幅器ＡＭＰａは、出力回路部を形成するＰＭＯＳトランジスタＭ１０７及びＮＭＯＳトランジスタＭ１０８、並びに抵抗Ｒ１０３及び容量Ｃ１０１からなる周波数補償回路を備えている。
【０００３】
誤差増幅器ＡＭＰａにおいて、非反転入力端をなすＮＭＯＳトランジスタＭ１０４のゲートには、出力電圧Ｖｏｕｔを抵抗Ｒ１０１及びＲ１０２で分圧した分圧電圧ＶＦＢａが入力され、反転入力端をなすＮＭＯＳトランジスタＭ１０３のゲートには基準電圧発生回路１０１からの所定の基準電圧Ｖｓが入力されている。誤差増幅器ＡＭＰａは、分圧電圧ＶＦＢａが基準電圧Ｖｓになるように出力電圧制御トランジスタＭ１０１の動作制御を行い、出力電圧制御トランジスタＭ１０１から負荷に出力される電流を制御する。
【０００４】
なお、従来において、入力信号の高周波領域での利得の低下を軽減する差動増幅器（例えば、特許文献１参照。）があった。
【特許文献１】特開平１１−１５０４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、定電圧回路の誤差増幅器は直流特性が優れたものになるように設計されている。このため、直流利得ができるだけ高くなるように設計され、必然的に差動対に供給されるバイアス電流が小さくなるように設定されている。このことから、周波数補償用の容量Ｃ１０１や出力電圧制御トランジスタＭ１０１の入力キャパシタンスの充放電に時間がかかり、入力電圧Ｖｉｎの急速な変化や負荷電流の急激な変化に対する応答速度が遅いという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧ＶＦＢを生成して出力する出力電圧検出回路部と、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒになるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記誤差増幅回路部は、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒになるように前記出力電圧制御トランジスタの動作制御を行う第１の誤差増幅器と、
出力電圧Ｖｏｕｔの急速な低下時に、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、出力電圧Ｖｏｕｔの変動に対して前記第１の誤差増幅器よりも応答速度が速い第２の誤差増幅器と、
で構成され、
前記第２の誤差増幅器は、
入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定のバイアス電圧Ｖｂ１が入力され、他方の入力端の電圧が該バイアス電圧Ｖｂ１になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力電圧Ｖｏｕｔとの間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備えるものである。
【０００８】
具体的には、前記第１の誤差増幅器は、第２の誤差増幅器よりも直流利得が大きくなるようにした。
【０００９】
また、前記第２の誤差増幅器は、出力電圧Ｖｏｕｔの交流成分のみ増幅するようにした。
【００１１】
また、前記差動増幅回路は、差動対を構成する各トランジスタの少なくともいずれか一方にあらかじめオフセットが設けられ、前記出力電圧の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなるようにした。
【発明の効果】
【００１２】
本発明の定電圧回路によれば、通常時は、直流特性に優れた第１の誤差増幅器により出力電圧制御トランジスタの動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図り、出力電圧Ｖｏｕｔが急速に低下するときは、第１の誤差増幅器が応答して出力電圧制御トランジスタの動作制御を行う前に、所定の期間、高速応答性に優れた第２の誤差増幅器によって出力電圧制御トランジスタの動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図るようにした。このことから、急速な入力電圧の変化や負荷電流の急激な変化に対する出力電圧応答速度を速くすることができ、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０とコンデンサＣ２が並列に接続されている。
【００１４】
定電圧回路１は、所定の基準電圧Ｖｒを生成して出力する第１基準電圧発生回路２と、所定の基準電圧Ｖｂ１を生成して出力する第２基準電圧発生回路３と、所定のバイアス電圧Ｖｂ２を生成して出力する第３基準電圧発生回路４とを備えている。更に、定電圧回路１は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路部５とを備えている。なお、第１基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１及びＲ２は出力電圧検出回路部をそれぞれなす。
【００１５】
誤差増幅回路部５は、第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２で構成されており、第１の誤差増幅器ＡＭＰ１は、基準電圧Ｖｒが非反転入力端に入力されると共に分圧電圧ＶＦＢが反転入力端に入力され、第２の誤差増幅器ＡＭＰ２は、基準電圧Ｖｂ１が非反転入力端に入力されると共に出力電圧Ｖｏｕｔが反転入力端に入力されている。第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２のそれぞれの出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。
【００１６】
入力端子ＩＮと出力端子ＯＵＴとの間に出力電圧制御トランジスタＭ１が接続され、第１及び第２の各誤差増幅器ＡＭＰ１及びＡＭＰ２の各出力端は、出力電圧制御トランジスタＭ１のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧との間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。
第１の誤差増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、コンデンサＣ１及び抵抗Ｒ３で構成されている。また、第２の誤差増幅器ＡＭＰ２は、ＰＭＯＳトランジスタＭ９〜Ｍ１１、ＮＭＯＳトランジスタＭ１２〜Ｍ１４、コンデンサＣ３及び抵抗Ｒ４で構成されている。
【００１７】
ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなし、ＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。また、ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。第１基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲートには基準電圧Ｖｒがそれぞれ入力され、ＮＭＯＳトランジスタＭ２は定電流源をなす。ＮＭＯＳトランジスタＭ４のゲートには、分圧電圧ＶＦＢが入力されている。
【００１８】
また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続され、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は、第１の誤差増幅器ＡＭＰ１の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部に接続され、ＮＭＯＳトランジスタＭ８のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭ８は定電流源をなす。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部と、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部との間には周波数補償用のコンデンサＣ１と抵抗Ｒ３が直列に接続されている。
【００１９】
次に、第２の誤差増幅器ＡＭＰ２において、ＰＭＯＳトランジスタＭ１０及びＭ１１は差動対をなし、ＮＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ１２及びＭ１３において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１０のドレインに、ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ１０及びＭ１１の各ソースは接続され、該接続部と入力端子ＩＮとの間にＰＭＯＳトランジスタＭ９が接続されている。
【００２０】
第２基準電圧発生回路３及び第３基準電圧発生回路４は、入力電圧Ｖｉｎを電源にしてそれぞれ動作し、ＰＭＯＳトランジスタＭ９のゲートにはバイアス電圧Ｖｂ２が、ＰＭＯＳトランジスタＭ１０のゲートには基準電圧Ｖｂ１がそれぞれ入力されている。ＰＭＯＳトランジスタＭ９は定電流源をなす。ＰＭＯＳトランジスタＭ１１のゲートと出力端子ＯＵＴとの間には、コンデンサＣ３が接続され、更にＰＭＯＳトランジスタＭ１１のゲートとコンデンサＣ３との接続部には、抵抗Ｒ４を介して基準電圧Ｖｂ１が入力されている。また、出力電圧制御トランジスタＭ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＭ１４が接続され、ＮＭＯＳトランジスタＭ１４のゲートは、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３の接続部に接続されており、ＮＭＯＳトランジスタＭ１４のドレインは第２の誤差増幅器ＡＭＰ２の出力端をなす。
【００２１】
このような構成において、第１の誤差増幅器ＡＭＰ１は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。一方、第２の誤差増幅器ＡＭＰ２は、入力端であるＰＭＯＳトランジスタＭ１１のゲートが、カップリングコンデンサをなすコンデンサＣ３を介して出力端子ＯＵＴに接続されていることから、出力電圧Ｖｏｕｔの交流成分のみを増幅することができる。
【００２２】
また、第２の誤差増幅器ＡＭＰ２は、高速動作を行うことができるように、定電流源をなすＰＭＯＳトランジスタＭ９のドレイン電流ができるだけ大きくなるように設計されている。このため、第２の誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急峻な変化、特に出力電流ｉｏが急増して出力電圧Ｖｏｕｔが急速に低下すると、一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行う。この際、第２の誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急速な低下に対して高速に応答して出力電圧制御トランジスタＭ１の動作制御を行い出力電圧Ｖｏｕｔを増加させる。
【００２３】
ここで、負荷１０に流れる電流が急増して出力電圧Ｖｏｕｔが急速に低下した場合の動作について、もう少し詳細に説明する。
出力電圧Ｖｏｕｔが急速に低下すると、第１の誤差増幅器ＡＭＰ１は、出力電圧Ｖｏｕｔの急速な変化に対する応答速度が遅いことから、出力電圧制御トランジスタＭ１に対して出力電流を増加させる動作を行うまでに時間がかかる。これに対して、第２の誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急速な変化に対して高速に応答することができることから、出力電圧Ｖｏｕｔが急速に低下すると、まず第２の誤差増幅器ＡＭＰ２のみが応答して、出力電圧制御トランジスタＭ１に対して出力電流を増加させるように動作制御を行う。
【００２４】
第２の誤差増幅器ＡＭＰ２において、出力電圧Ｖｏｕｔが急速に低下すると、コンデンサＣ３を介してＰＭＯＳトランジスタＭ１１のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１１のドレイン電流が増加してＮＭＯＳトランジスタＭ１４のゲート電圧が上昇する。このため、ＮＭＯＳトランジスタＭ１４のドレイン電流が増加して、出力電圧制御トランジスタＭ１のゲート電圧が低下して出力電圧制御トランジスタＭ１のドレイン電流が増加する。このことから、出力電流ｉｏが増加して出力電圧Ｖｏｕｔの低下が抑制される。
【００２５】
また、ＰＭＯＳトランジスタＭ１１のゲート電圧は、抵抗Ｒ４とコンデンサＣ３の時定数によって、出力電圧Ｖｏｕｔが急速に低下してから一定期間後に基準電圧Ｖｂ１と同電圧になる。抵抗Ｒ４とコンデンサＣ３による時定数を大きくするほど出力電圧Ｖｏｕｔの変動に対する第２の誤差増幅器ＡＭＰ２の応答性がよくなり、該時定数を小さくするほど出力電圧Ｖｏｕｔの変動に対する第２の誤差増幅器ＡＭＰ２の応答性は悪くなる。このため、レイアウト面積等の他の要因を考慮して、例えば抵抗Ｒ４の抵抗値を２ＭΩ、コンデンサＣ３の容量を５ｐＦ程度にそれぞれ設定してもよい。
【００２６】
ここで、ＰＭＯＳトランジスタＭ１０及びＭ１１の少なくとも一方にオフセットが設けられており、ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ１０は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ１１はごく小さな電流しか出力しない。例えば、ＰＭＯＳトランジスタＭ１０のトランジスタサイズをＷ（ゲート幅）／Ｌ（ゲート長）＝４０μｍ／２μｍに、ＰＭＯＳトランジスタＭ１１のトランジスタサイズをＷ／Ｌ＝３２μｍ／２μｍにそれぞれなるように形成する。すなわち、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１１のトランジスタサイズ比が１０：８程度になるようにＰＭＯＳトランジスタＭ１０及びＭ１１を形成するようにすればよい。
このようなことから、出力電圧Ｖｏｕｔの急速な低下がないときは、ＮＭＯＳトランジスタＭ１４による出力電圧制御トランジスタＭ１の動作制御は行われず、第２の誤差増幅器ＡＭＰ２は、通常時において、第１の誤差増幅器ＡＭＰ１による出力電圧制御トランジスタＭ１の動作制御に影響を及ぼすことはない。
【００２７】
このように、本第１の実施の形態における定電圧回路は、通常時は、直流特性に優れた第１の誤差増幅器ＡＭＰ１により出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図り、出力電圧Ｖｏｕｔが急速に低下するときは、第１の誤差増幅器ＡＭＰ１が応答して出力電圧制御トランジスタＭ１の動作制御を行う前に、所定の期間、高速応答性に優れた第２の誤差増幅器ＡＭＰ２によって出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図るようにした。このことから、急速な入力電圧の変化や負荷電流の急激な変化に対する出力電圧応答速度を速くすることができ、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【００２８】
一方、図１の定電圧回路１において、誤差増幅回路部５に第１の誤差増幅器ＡＭＰ１のバイアス電流を出力電流ｉｏに応じて可変するようにしてもよく、このようにした場合、図１の定電圧回路１は、図３のようになる。図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力電流ｉｏに応じて第１の誤差増幅器ＡＭＰ１のバイアス電流を調整する回路、すなわちＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２〜Ｍ２４を追加したことにある。
【００２９】
図３において、第１の誤差増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８，Ｍ２２〜Ｍ２４、ＰＭＯＳトランジスタＭ５〜Ｍ７，Ｍ２１、コンデンサＣ１及び抵抗Ｒ３で構成されている。入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２が直列に接続されており、ＰＭＯＳトランジスタＭ２１のゲートは出力電圧制御トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ２２〜Ｍ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２２〜Ｍ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＮＭＯＳトランジスタＭ２３はＮＭＯＳトランジスタＭ２に並列に接続され、ＮＭＯＳトランジスタＭ２４はＮＭＯＳトランジスタＭ８に並列に接続されている。
【００３０】
このような構成において、ＰＭＯＳトランジスタＭ２１は、出力電圧制御トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。ＰＭＯＳトランジスタＭ２１から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ２２〜Ｍ２４で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ２３によって差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４にバイアス電流として供給されると共に、ＮＭＯＳトランジスタＭ２４によってＰＭＯＳトランジスタＭ７にバイアス電流として供給される。
【００３１】
このようにすることにより、第１の誤差増幅器ＡＭＰ１において、差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４は、ＮＭＯＳトランジスタＭ２で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２３によって出力電流ｉｏに比例したバイアス電流が供給される。更に、第１の誤差増幅器ＡＭＰ１において、増幅段をなすＰＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ８で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２４によって出力電流ｉｏに比例したバイアス電流が供給される。このため、図１の場合と同様の効果を得ることができると共に、第１の誤差増幅器ＡＭＰ１において、出力電流ｉｏの増加に応じて、出力電圧Ｖｏｕｔの変化に対する第１の誤差増幅器ＡＭＰ１の応答速度を速くすることができる。一方、図３の第１の誤差増幅器ＡＭＰ１は、無負荷時に電力消費を抑えるために、バイアス電流を通常のものよりも小さくしている。この場合、無負荷時から急激に重負荷状態になると、バイアス電流を増加させる時間だけ通常のものよりも立ち上がりが遅くなるが、図３の第２の誤差増幅器ＡＭＰ２を挿入することで低消費電力を保ちつつ、高速な立ち上がりを達成することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
【図２】従来の定電圧回路の回路例を示した図である。
【図３】本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。
【符号の説明】
【００３３】
１  定電圧回路
２  第１基準電圧発生回路
３  第２基準電圧発生回路
４  第３基準電圧発生回路
５  誤差増幅回路部
１０  負荷
Ｍ１  出力電圧制御トランジスタ
ＡＭＰ１  第１の誤差増幅器
ＡＭＰ２  第２の誤差増幅器
Ｒ１〜Ｒ４  抵抗
Ｃ１〜Ｃ３  コンデンサ
Ｍ２〜Ｍ４，Ｍ８，Ｍ１２〜Ｍ１４，Ｍ２２〜Ｍ２４  ＮＭＯＳトランジスタ
Ｍ５〜Ｍ７，Ｍ９〜Ｍ１１，Ｍ２１  ＰＭＯＳトランジスタ
【図１】
0004688528.tif 000002
【図２】
0004688528.tif 000003
【図３】
0004688528.tif 000004