(57)【特許請求の範囲】
【請求項１】
素子分離膜に囲まれた活性領域が形成された半導体基板の上に、この活性領域を含む側の所定の領域に開口部を有する保護膜を形成する第１の工程と、
前記保護膜の開口部内に、ベース層として機能する導電層およびｎ型第１不純物を含まないシリコン膜を形成する第２の工程と、
前記活性領域の上方における前記シリコン膜の上に、前記ｎ型第１不純物を含むエミッタ電極を形成する第３の工程と、
前記エミッタ電極をマスクとして前記シリコン膜をエッチングする第４の工程と、
前記エミッタ電極の側壁を覆う側壁膜を形成する第５の工程と、
前記活性領域の表面に達するようにｐ型第２不純物を導入し、前記導電層およびシリコン膜に不純物領域を形成する第６の工程と、
前記エミッタ電極に含まれる前記ｎ型第１不純物を前記シリコン膜の表面に拡散させ、前記シリコン膜内に、前記ｎ型第１不純物を含む第１の領域と前記ｎ型第１不純物を含まない第２の領域を形成する第７の工程と、
を備え、
前記第４の工程において、前記シリコン膜は、前記エミッタ電極と接する部分の上面が、前記エミッタ電極と接しない部分の上面より上方に位置するような凸形状に加工され、
前記第５の工程において、前記側壁膜は、前記エミッタ電極の側壁及び前記シリコン膜のエミッタ電極と接する部分の側壁を覆うように形成され、
前記第７の工程において、前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と側壁膜との間に位置し、且つ、前記導電層および側壁膜と接するように形成されていることを特徴とした半導体装置の製造方法。
【請求項２】
前記導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、前記第１の領域の下面が、前記導電層の中に達していることを特徴とした請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜の上面は、前記第１の領域とエミッタ電極との接触面よりも下面にあることを特徴とした請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【０００４】
特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースヘテロ接合バイポーラトランジスタの構成を、図１７および図１８を用いて説明する。図１７は、ＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図１８はエミッタ・ベース領域を中心とした部分拡大図である。
【０００５】
図１７において、ｐ−型シリコン基板（図示せず）上にｎ＋型コレクタ埋め込み層１０１を介してコレクタ層となるｎ−型層（エピタキシャル層）１０２がエピタキシャル成長されている。ｎ−型層１０２は、コレクタ層およびコレクタ取り出し層として必要な部分を残してエッチング除去されている。素子分離領域には溝が形成され、この溝に酸化膜１０３を介して多結晶シリコン膜１０４が埋め込み形成されている。コレクタ形成と素子分離埋め込みが行われた基板表面は、酸化膜（埋め込み酸化膜）１０５により平坦化され、この上にさらにエピタキシャル成長によりベースおよびエミッタが形成されている。すなわち内部ベース層となるｐ型ＳｉＧｅ層（ＳｉＧｅ合金層）１０６がエピタキシャル成長され、この上にエミッタ層となるｎ型シリコン層１０７およびエミッタ・コンタクト層（エミッタ電極）となるｎ＋型シリコン層１０８が順次エピタキシャル成長されている。ｎ＋型シリコン層１０８およびｎ型シリコン層１０７はエミッタとして必要な領域のみ残して酸化膜１０９をマスクにエッチング除去されている。そして残されたｐ型ＳｉＧｅ層１０６のうち内部ベース層として働く領域の外側が、酸化膜（側壁膜）１１０および酸化膜１０９をマスクに所定深さエッチングされ、ここに外部ベース層となるｐ＋型ＳｉＧｅ層１１１が選択エピタキシャル成長により形成されている。
【０００６】
図１８に示すように、従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造では、エミッタ層であるｎ型シリコン層１０７は断面凸状（エミッタ層１０７とエミッタ電極１０８との接触面１５０が側壁膜１１０の下面１６０より上方に位置している形状）となる。エミッタ−ベース接合は凸部のボトム側に形成されることから接合部分の寸法幅（エミッタ層の寸法幅）はＷｅ２であり、ｎ＋型シリコン層（エミッタ電極）１０８の寸法幅Ｗｅ１よりも大きくなっている。
【特許文献１】特開平４−１７９２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
今後さらに性能バラツキが小さく、且つ、高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造ではｎ＋型シリコン層（エミッタ電極）１０８をさらに精度よく微細加工することでＷｅ１を細くし、その結果としてエミッタ層の寸法幅Ｗｅ２を微細化する必要がある。しかしながら、そのためには高精度な
露光装置の導入が不可欠となり、製造コストの増加につながってしまう。
【０００８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、素子分離膜に囲まれた活性領域が形成された半導体基板の上に、この活性領域を含む側の所定の領域に開口部を有する保護膜を形成する第１の工程と、保護膜の開口部内にベース層として機能する導電層およびｎ型第１不純物を含まないシリコン膜を形成する第２の工程と、活性領域の上方におけるシリコン膜の上に、ｎ型第１不純物を含むエミッタ電極を形成する第３の工程と、エミッタ電極をマスクとしてシリコン膜をエッチングする第４の工程と、エミッタ電極の側壁を覆う側壁膜を形成する第５の工程と、活性領域の表面に達するようにｐ型第２不純物を導入し、導電層およびシリコン膜に不純物領域を形成する第６の工程と、エミッタ電極に含まれるｎ型第１不純物をシリコン膜の表面に拡散させ、シリコン膜内に、ｎ型第１不純物を含む第１の領域とｎ型第１不純物を含まない第２の領域を形成する第７の工程と、を備え、第４の工程において、シリコン膜は、エミッタ電極と接する部分の上面が、エミッタ電極と接しない部分の上面より上方に位置するような凸形状に加工され、第５の工程において、側壁膜は、エミッタ電極の側壁及びシリコン膜のエミッタ電極と接する部分の側壁を覆うように形成され、第７の工程において、シリコン膜の第２の領域の少なくとも一部が、導電層と側壁膜との間に位置し、且つ、導電層および側壁膜と接するように形成されていることを特徴とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、素子分離膜に囲まれた活性領域が形成された半導体基板の上に、この活性領域を含む側の所定の領域に開口部を有する保護膜を形成する第１の工程と、保護膜の開口部内にベース層として機能する導電層およびシリコン膜を形成する第２の工程と、活性領域の上方におけるシリコン膜の上に、第１不純物を含むエミッタ電極を形成する第３の工程と、エミッタ電極をマスクとしてシリコン膜をエッチングする第４の工程と、エミッタ電極の側壁を覆う側壁膜を形成する第５の工程と、活性領域の表面に達するように第２不純物を導入し、導電層およびシリコン膜に不純物領域を形成する第６の工程と、エミッタ電極に含まれる第１不純物をシリコン膜の表面に拡散させ、シリコン膜内に、第１不純物を含む第１の領域と第１不純物を含まない第２の領域を形成する第７の工程と、を備え、第４の工程において、シリコン膜は、第１の領域とエミッタ電極との接触面が、側壁膜の下面より上方に位置するような凸形状に加工され、第７の工程において、シリコン膜の第２の領域の少なくとも一部が、導電層と側壁膜との間に位置し、且つ、導電層および側壁膜と接するように形成されていることを特徴とする。
【００１０】
このような製造方法とすることにより、エミッタ層である第１の領域の寸法幅は、シリコン膜と導電層界面の寸法幅より小さくなるので、エミッタ層の寸法幅がシリコン膜と導電層界面の寸法幅と同じである場合に比べ、少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費電力のトランジスタを形成することができる。また、シリコン膜の第２の領域の少なくとも一部が、導電層と側壁膜との間に位置し、且つ、導電層および側壁膜と接しているので、エミッタ−ベース接合面積は、従来構造（第２の領域もエミッタ層として機能する場合）に比べて狭くなる。このため、従来構造よりも接合面積が狭い分の接合容量が削減されたトランジスタを得ることができる。これらの結果、高性能な半導体装置を提供することができる。
【００１１】
また、本製造方法によれば、シリコン膜の第２の領域の少なくとも一部が導電層と側壁膜との間に位置し、導電層と側壁膜とが直接接していないので、導電層と側壁膜との界面におけるベース電流の再結合を抑制することができ、良好なベース電流特性を有する半導体装置を製造することができる。
【００１２】
さらに、第７の工程における第１不純物の拡散では、第１の領域とエミッタ電極との接触面が側壁膜の下面より上方に位置しているため、側壁膜が第１不純物の拡散障壁となり横方向への拡散が抑えられ、第１の領域の寸法幅をより制御性よく小さくすることができる。
【００１３】
さらに、本製造方法によれば、導電層およびシリコン膜が保護膜の開口部内に形成されるため、導電層およびシリコン膜が保護膜上に乗り上げる部分がなくなり、保護膜上に形成されるエミッタ電極材の高さが、開口部内に形成されるエミッタ電極材の高さに比べ、導電層とシリコン膜の厚さだけ低く配置される。このため、エミッタ電極材を所望のエミッタ電極に加工するためのレジストパターンを形成する際、保護膜上に乗り上げる部分（保護膜の端部）のエミッタ電極材に起因する露光光の散乱（エミッタ電極に加工するためのレジストパターン側への散乱）が低減され、レジストパターンの変形や形状バラツキを抑制することができる。この結果、性能バラツキが小さい半導体装置を提供することができる。
【００１４】
なお、こうした製造方法において、保護膜の上面は、第１の領域とエミッタ電極との接触面よりも下面にあることが望ましい。このようにすることにより、保護膜上に形成されるエミッタ電極材の高さが、開口部内に形成されるエミッタ電極材の高さに比べて低くなるので、エミッタ電極に加工するためのレジストパターン側への散乱がより抑制され、さらにレジストパターンの変形や形状バラツキを抑制することができる。
【００１５】
さらに、こうした製造方法において、導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、第１の領域の下面が、導電層の中に達していることが望ましい。このようにすることにより、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いので、第１の領域の下面が導電層の中に達していない場合（第１の領域の下面がシリコン膜の中にある場合）に比べ、エミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなり、この結果、エミッタ注入効率が大きく、より高い電流増幅率を得ることができ、より高性能な半導体装置を提供することができる。
【００１６】
なお、本発明において、導電層は、半導体にＰ型またはＮ型不純物を導入して導電性を帯びさせたものも含む。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、エミッタ層の寸法幅が微細化され、性能バラツキが小さく、且つ、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図２はエミッタ・ベース領域を中心とした部分拡大図である。
【００１９】
図１において、シリコン基板１上に、コレクタ層として用いるエピタキシャル層２、及びエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成されている。この素子分離膜３に周囲を囲まれたエピタキシャル層２の一部が活性領域Ａ１となる。また、素子分離膜３の上には活性領域Ａ１を含む側の所定の領域に開口部Ａ２を有するシリコン酸化膜からなる保護膜４が設けられている。さらに、この保護膜４の開口部Ａ２内の活性領域Ａ１上には、ベース領域として用いるＳｉＧｅ合金層６ａが形成され、ＳｉＧｅ合金層６ａ上には、シリコン膜７、及びエミッタ層として用いるｎ型拡散層１３が形成されている。このｎ型拡散層１３は、断面凸状のシリコン膜７にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜７は凸状に加工されている。またｎ型拡散層１３の上には、多結晶シリコン膜８ａおよびシリサイド膜１５ａが形成されている。さらにｎ型拡散層１３、多結晶シリコン膜８ａ、及びシリサイド膜１５ａは、絶縁膜からなる側壁膜１１（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層１３と多結晶シリコン膜８ａとの接触面５０は、側壁膜１１の下面６０より上方に位置している。また、シリコン膜７は、絶縁膜からなる側壁膜１１とＳｉＧｅ合金層６ａとの間に位置し、且つ、側壁膜１１とＳｉＧｅ合金層６ａに接している。その周囲にはベース領域につながるｐ＋拡散層１２ａが形成され、さらにシリコン酸化膜からなる保護膜１４によって開口された領域のｐ＋拡散層１２表面には外部ベース層の低抵抗層として用いるシリサイド膜１５ｂが形成されている。なお、ＳｉＧｅ合金層６ａは本発明の「導電層」、シリコン膜７は本発明の「第２の領域」、ｎ型拡散層１３は本発明の「第１の領域」、多結晶シリコン膜８ａは本発明の「エミッタ電極」、及びｐ＋拡散層１２ａは本発明の
「不純物領域」の一例である。
【００２０】
先の図１８に示したように、従来構造のエミッタ層では、エミッタ−ベース接合部分の寸法幅はＷｅ２であった。これに対して、本発明の第１実施形態では、図２に示すように、同じ加工寸法のシリコン膜内部に第１の領域と第２の領域が存在し、さらにこの第１の領域をエミッタ層として用いている。このエミッタ層のボトム側部分にエミッタ−ベース接合が形成されるため、接合部分の寸法幅はＷｅ３となり、シリコン膜とＳｉＧｅ合金層界面の寸法幅（従来構造での寸法幅Ｗｅ２）より小さくなる。また、シリコン膜７へのｎ型不純物の拡散を制御することで、エミッタ層の接合部分の寸法幅を実質的にＷｅ１と等しくすることができる。この結果、高精度な露光装置を導入することなく、エミッタ層の寸法幅を微細化することができる。エミッタ層の寸法幅が小さくなると、すなわち寸法幅がＷｅ３またはＷｅ１になると、シリコン膜とＳｉＧｅ合金層界面の寸法幅Ｗｅ２のときに比べ、少ない電流で同じ電流密度が得られる。このため、低消費電力のトランジスタを形成することができ、その結果として高性能な半導体装置を得ることができるようになる。
【００２１】
本発明の第１実施形態では、シリコン膜７の少なくとも一部が、ＳｉＧｅ合金層６ａと側壁膜１１との間に位置し、且つ、ＳｉＧｅ合金層６ａおよび側壁膜１１と接しているので、エミッタ−ベース接合面積は、従来構造（シリコン膜７部分もエミッタ層として機能する場合）に比べて狭くなる。このため、従来構造よりも接合寸法面積が狭い分の接合容量が削減されたトランジスタ（半導体装置）を提供することができる。
【００２２】
図３〜図１５は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２３】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、活性領域Ａ１を含むコレクタ層２を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。ここで、コレクタ層２を、ｐ型シリコン基板１に、例えば、砒素（Ａｓ）を５０〜２００ｋｅＶ程度の加速エネルギーで、１×１０１５ｃｍ−２から１×１０１６ｃｍ−２程度の濃度になるように注入し、その上にｎ−型にドープされたシリコンエピタキシャル層を成長して形成し、その後ＳＴＩ等の素子分離膜３を形成してもよい。
【００２４】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜４および多結晶シリコン膜５をそれぞれ５０ｎｍ程度形成する。リソグラフィ法によりレジストパターンを設け、ドライエッチングにより多結晶シリコン膜５の不要な部分を除去した後、ウェットエッチングによりシリコン酸化膜４を除去する。これにより、素子分離膜３の上に、活性領域Ａ１を含む所定の開口部（バイポーラトランジスタ形成領域）Ａ２を有するシリコン酸化膜４および多結晶シリコン膜５が設けられる。
【００２５】
（工程３：図５参照）  減圧ＣＶＤ法を用いて、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層６およびゲルマニウム（Ｇｅ）を含まないシリコン膜７をエピタキシャル成長させる。ＳｉＧｅ合金層６およびシリコン膜７の膜厚は、それぞれ４０ｎｍ程度で合計８０ｎｍ程度とする。ここで、シリコン酸化膜４および多結晶シリコン膜５の開口部境界では、ＳｉＧｅ合金層６およびシリコン膜７は、いずれもコンフォーマルに被覆形成される。なお、ＳｉＧｅ合金層６は、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成され、その上に形成されるシリコン膜７も、下地のＳｉＧｅ合金層６の格子定数を反映させて形成される。
【００２６】
ＳｉＧｅ合金層６でのＧｅ濃度は、層内で一定であってもよいが、シリコン膜７と接する側から活性領域Ａ１（コレクタ層２）に向かって徐々にＧｅ濃度が増加する傾斜型プロファイルとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜７と接する側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。
【００２７】
また、シリコン膜７には、ホウ素（Ｂ）をＳｉＧｅ合金層６と同様にドーピングしてもよく、またはドーピングしなくてもよい。
【００２８】
さらに、ＳｉＧｅ合金層６成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２９】
（工程４：図６参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜７およびＳｉＧｅ合金層６の不要な部分を除去する。この際、多結晶シリコン膜５もエッチング除去する。これにより、バイポーラトランジスタ形成領域Ａ２内に、所望のパターンＡ３に加工された、ベース領域として用いるＳｉＧｅ合金層６ａおよびシリコン膜７が形成される。ドライエッチング条件としては、例えば、圧力２Ｐａ（１５ｍＴ）、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｍｌ／分（ｓｃｃｍ）、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。なお、シリコン酸化膜４の側壁部（開口部境界）には、スペーサ状のＳｉＧｅ合金層６ｂが形成される。
【００３０】
（工程５：図７参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜８を成膜し、さらに、シリコン窒化膜９を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜８の膜厚は、２００ｎｍ程度とし、シリコン窒化膜９の膜厚は、５０ｎｍ程度とする。なお、ｎ型不純物は本発明の「第１不純物」の一例である。
（工程６：図８参照）  リソグラフィ法により、バイポーラトランジスタ形成領域Ａ２内に、所望のエミッタ電極を加工するためのレジストパターン１０を形成する。
【００３１】
ここで、ＳｉＧｅ合金層６ａおよびシリコン膜７がバイポーラトランジスタ形成領域Ａ２内に形成されているため、ＳｉＧｅ合金層６ａおよびシリコン膜７がシリコン酸化膜４上に乗り上げる部分がなくなり、シリコン酸化膜４上に形成される多結晶シリコン膜８の高さは、バイポーラトランジスタ形成領域Ａ２内に形成される多結晶シリコン膜８の高さに比べ、多結晶シリコン膜５、ＳｉＧｅ合金層６ａ、及びシリコン膜７の厚さだけ低く配置される。このため、多結晶シリコン膜８を所望のエミッタ電極８ａに加工するためのレジストパターン１０を形成する際、図１９に示すようなシリコン酸化膜４上に乗り上げる部分（シリコン酸化膜４の端部）の多結晶シリコン膜８に起因する露光光の散乱（エミッタ電極８ａに加工するためのレジストパターン１０ａ側への散乱）が低減され、レジストパターン１０の変形や形状バラツキを抑制することができる。
（工程７：図９参照）  ドライエッチングにより、シリコン窒化膜９、多結晶シリコン膜８、シリコン膜７の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜７を完全に除去するまで行わず、ＳｉＧｅ合金層６ａ上の全面に一部が残存する状態で終了させる。この結果、シリコン膜７は断面凸状の形状７０に仕上がる。さらに、シリコン膜７の表面８０ａにはエッチングダメージが入り、ダメージ層が形成される。なお、この際、多結晶シリコン膜８は、エミッタ電極となる多結晶シリコン膜８ａと、ＳｉＧｅ合金層６ａとシリコン膜７の周囲に多結晶シリコン膜からなる側壁膜８ｂとして加工される。シリコン窒化膜９は、シリコン窒化膜９ａとして加工され、多結晶シリコン膜８をエッチング加工する際のマスクとして機能する。ドライエッチング条件としては、例えば、圧力２Ｐａ（１５ｍＴ）、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｍｌ／分（ｓｃｃｍ）、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。
【００３２】
ここで、ＳｉＧｅ合金層６ａおよびシリコン膜７はバイポーラトランジスタ形成領域Ａ２内にのみ形成されているので、図１９に示すようなＳｉＧｅ合金層６ａおよびシリコン膜７がシリコン酸化膜４上に乗り上げる部分はなく、シリコン酸化膜４の上にはＳｉＧｅ合金層６ａおよびシリコン膜７が形成される。したがって、多結晶シリコン膜８のドライエッチングを進めると、シリコン膜７が露出した時点で、バイポーラトランジスタ形成領域Ａ２以外ではシリコン酸化膜４が露出することになる。同一材料間（本実施形態では多結晶シリコン膜８とシリコン膜７との間）のエッチング制御は通常困難であるが、このシリコン酸化膜４の露出時点は、通常のドライエッチングで用いられるエンドポイント制御が可能であり、これをシリコン膜７の露出時点と見なすことで、シリコン膜７へのエッチング処理を制御よく施すことができ、シリコン膜７を断面凸状の形状７０に再現よく高精度に仕上げることができる。
【００３３】
（工程８：図１０参照）  ＣＶＤ法を用いて絶縁膜であるシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜９ａ、多結晶シリコン膜８ａ、及びシリコン膜７の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜１１を形成する。このドライエッチングにより、シリコン膜７の表面８０ｂにさらにエッチングダメージが加わり、ダメージ層が形成される。なお、シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。ドライエッチング条件としては、例えば、圧力３３Ｐａ（２５０ｍＴ）、ガス流量：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／２０／４００ｍｌ／分（ｓｃｃｍ）、ＲＦパワー３９５Ｗである。
【００３４】
（工程９：図１１参照）  イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１２ａを形成する。この際、シリコン酸化膜４の側壁部（開口部境界）のＳｉＧｅ合金層６ｂは、ｐ＋拡散層１２ｂとなる。イオン注入条件は、例えばＢＦ２を１ｋｅＶから４０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜８ａ上に存在する約５０ｎｍの膜厚のシリコン窒化膜９ａをイオンが通過しないため、多結晶シリコン膜８ａにホウ素が注入されることはない。なお、ホウ素は本発明の「第２不純物」の一例である。
【００３５】
（工程１０：図１２参照）  熱処理を行って、多結晶シリコン膜８ａのｎ型不純物をシリコン膜７の中に拡散させ、ｎ型拡散層１３を形成する。この結果、エミッタ−ベース接合がシリコン膜７内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３６】
ここで、シリコン膜７内に形成されるエミッタ層（ｎ型拡散層）１３は、多結晶シリコン膜８ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜８ａの幅よりも広くなることがある。しかしながら、本発明の第１実施形態では、エミッタ層（ｎ型拡散層）１３とエミッタ電極（多結晶シリコン膜）８ａとの接触面５０が側壁膜１１の下面６０より上方に位置しているため、側壁膜１１が拡散障壁となりｎ型拡散層１３の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化されることになる。
【００３７】
（工程１１：図１３参照）  熱処理後、希フッ酸および燐酸を用いて、ベース電極上（図示せず）、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン窒化膜９ａを除去する。
【００３８】
（工程１２：図１４参照）  ＣＶＤ法を用いてシリコン酸化膜１４を形成した後、リソグラフィ法によりレジストパターンを設け、ドライエッチングによりシリコン酸化膜１４の不要な部分を除去する。これにより、所定の領域に開口部を有し、サリサイドブロックとして用いるシリコン酸化膜１４が設けられる。このドライエッチングにより、シリコン膜７の表面８０ｃにさらにエッチングダメージが加わり、ダメージ層が形成される。なお、シリコン酸化膜１４は、例えば、ＴＥＯＳ／Ｏ２混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は５０ｎｍ程度である。ドライエッチング条件としては、例えば、圧力３３Ｐａ（２５０ｍＴ）、ガス流量：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／２０／４００ｍｌ／分（ｓｃｃｍ）、ＲＦパワー３９５Ｗである。
【００３９】
（工程１３：図１５参照）  先に述べた工程７、工程８、及び工程１２においてシリコン膜７の表面８０ａ，８０ｂ，８０ｃに加わったエッチングダメージ（ダメージ層）を除去するために、ドライエッチングによってｐ＋拡散層１２（シリコン膜７）の表面側の一部を除去する。ここで、ドライエッチング条件は、例えば、圧力１６６Ｐａ（１２５０ｍＴ）、ガス流量：Ｏ２／ＣＦ４＝２００／１００ｍｌ／分（ｓｃｃｍ）、ＲＦパワー４５０Ｗであり、工程７、工程８、及び工程１２におけるドライエッチング条件とは異なり、ｐ＋拡散層１２（シリコン膜７）に対してダメージの少ない条件で行っている。このドライエッチングにより除去されるｐ＋拡散層１２（シリコン膜７）の膜厚は例えば、１０ｎｍ程度である。
【００４０】
なお、工程７のドライエッチング後にシリコン膜７の表面８０ａのエッチングダメージ（ダメージ層）を除去したり、あるいは工程８のドライエッチング後にシリコン膜７の表面８０ｂのエッチングダメージ（ダメージ層）を除去したりしてもよいが、工程ごとにエッチングダメージ（ダメージ層）の除去を行った場合には、シリコン膜７の膜減りが大きくなるため、例えば、シリコン膜７がエッチング除去され、ＳｉＧｅ合金層６ａが露出するような場合には、その部分でシリサイド膜の形成が阻害され、均一な膜質・膜厚のシリサイド膜を設けることが困難となる。このため、エッチングダメージ（ダメージ層）の除去は、後述するシリサイド膜の形成工程（工程１４）の直前に行うことがより好ましい。
【００４１】
（工程１４：図１参照）  多結晶シリコン８ａの表面およびｐ＋拡散層１２の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）１５ａ、１５ｂを形成する。このシリサイド膜１５ａ、１５ｂのシート抵抗値は、７Ω／□程度であり、従来のｐ＋型ＳｉＧｅ層（ｐ＋拡散層１２）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。
【００４２】
なお、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００４３】
次に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
【００４４】
この第１実施形態の半導体装置の製造方法によれば、以下のような効果を得ることができるようになる。
（１）このような製造方法とすることにより、エミッタ層であるｎ型拡散層１３の寸法幅は、シリコン膜７とＳｉＧｅ合金層６ａ界面の寸法幅より小さくなるので、エミッタ層の寸法幅がシリコン膜７とＳｉＧｅ合金層６ａ界面の寸法幅と同じである場合に比べ、少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費
電力のトランジスタを形成することができる。また、シリコン膜７の少なくとも一部が、ＳｉＧｅ合金層６ａと側壁膜１１との間に位置し、且つ、ＳｉＧｅ合金層６ａおよび側壁膜１１と接しているので、エミッタ−ベース接合面積は、従来構造（シリコン膜７部分もエミッタ層として機能する場合）に比べて狭くなる。このため、従来構造よりも接合面積が狭い分の接合容量が削減されたトランジスタを得ることができる。これらの結果、高性能な半導体装置を提供することができる。
（２）本製造方法によれば、シリコン膜７の少なくとも一部がＳｉＧｅ合金層６ａと側壁膜１１との間に位置し、ＳｉＧｅ合金層６ａと側壁膜１１とが直接接していないので、ＳｉＧｅ合金層６ａと側壁膜１１との界面におけるベース電流の再結合を抑制することができ、良好なベース電流特性を有する半導体装置を製造することができる。
（３）第７の工程における第１不純物の拡散では、ｎ型拡散層１３とエミッタ電極との接触面５０が側壁膜１１の下面６０より上方に位置しているため、側壁膜１１が第１不純物の拡散障壁となり横方向への拡散が抑えられ、ｎ型拡散層１３の寸法幅をより制御性よく小さくすることができる。
（４）本製造方法によれば、ＳｉＧｅ合金層６ａおよびシリコン膜７が保護膜４の開口部Ａ２内に形成されるため、ＳｉＧｅ合金層６ａおよびシリコン膜７が保護膜４上に乗り上げる部分がなくなり、保護膜４上に形成される多結晶シリコン膜８の高さが、開口部Ａ２内に形成される多結晶シリコン膜８の高さに比べ、ＳｉＧｅ合金層６ａとシリコン膜７の厚さだけ低く配置される。このため、多結晶シリコン膜８を所望のエミッタ電極８ａに加工するためのレジストパターン１０を形成する際、保護膜４上に乗り上げる部分（保護膜４の端部）の多結晶シリコン膜８に起因する露光光の散乱（エミッタ電極８ａに加工するためのレジストパターン１０側への散乱）が低減され、レジストパターン１０の変形や形状バラツキを抑制することができる。この結果、性能バラツキが小さい半導体装置を提供することができる。
（５）こうした製造方法において、保護膜４の上面は、ｎ型拡散層１３とエミッタ電極８ａとの接触面５０よりも下面にあることが望ましい。このようにすることにより、保護膜４上に形成される多結晶シリコン膜８の高さが、開口部Ａ２内に形成される多結晶シリコン膜８の高さに比べて低くなるので、エミッタ電極８ａに加工するためのレジストパターン１０側への散乱がより抑制され、さらにレジストパターン１０の変形や形状バラツキを抑制することができる。
（６）エッチングダメージ（ダメージ層）を含むｐ＋拡散層１２ａの表面にシリサイド膜を形成した場合には、エッチングダメージ（ダメージ層）に対応するシリサイド膜の膜質劣化やシリサイド膜の形状バラツキのために、配線抵抗の増加を引き起こしてしまうが、本製造方法によれば、エッチングダメージ（ダメージ層）が除去されたｐ＋拡散層１２ａ（シリコン膜７）の表面にシリサイド膜が形成されるため、シリサイド膜の膜質が向上し、配線抵抗を低減させることができる。特に、ｐ＋拡散層１２ａ（シリコン膜７）の表面のエッチングダメージ（ダメージ層）を除去する工程１４の直前のみに行った場合には、工程数の削減による低コスト化だけでなく、エッチングダメージ（ダメージ層）の除去に伴うｐ＋拡散層１２ａ（シリコン膜７）の膜減りを最低限に抑えることができるため、成膜時においてシリコン膜７の薄膜化が可能となり、製造コストをさらに削減することができる。
（第２実施形態）
図１６は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、ｎ型拡散層１３の下面がＳｉＧｅ合金層６ａの中に設けられていることである。なお、シリコン膜７ａは本発明の「第２の領域」およびｎ型拡散層１３ａは本発明の「第１の領域」の一例である。
【００４５】
本発明の第２実施形態による半導体装置を製造するには、第１実施形態の工程３において、減圧ＣＶＤ法によりＳｉＧｅ合金層６ａおよびシリコン膜７ａを、それぞれ４０ｎｍ程度および３０ｎｍ程度（合計７０ｎｍ程度）形成し、工程１０において、ＲＴＡ装置を
用いて１０５０℃程度の熱処理を５秒間程度行う。このようにすることで、多結晶シリコン膜８ａのｎ型不純物は、コレクタ層２側に向かって４０ｎｍ程度拡散するため、膜厚３０ｎｍ程度のシリコン膜７ａを通過し、ＳｉＧｅ合金層６ａ内に達する。
【００４６】
この第２実施形態の半導体装置の製造方法によれば、第１実施形態の上記（１）〜（６）の効果に加え、以下のような効果を得ることができるようになる。
（７）ｎ型拡散層１３ａの下面がＳｉＧｅ合金層６ａの中に達していることより、ＳｉＧｅ合金層６ａに達していない場合に比べて、エミッタ層として機能するｎ型拡散層１３ａの下面から活性領域Ａ１（コレクタ層２）までの距離が短くなり、エミッタ層側からコレクタ層に流れる電子の移動時間を短縮することができ、高速動作するトランジスタを形成できる。したがって、より高性能な半導体装置を提供することができる。
（８）ｎ型拡散層１３ａの下面（エミッタ−ベース接合部）がＳｉＧｅ合金層６ａの中に達していない場合（ｎ型拡散層１３ａの下面がシリコン膜７ａの中にある場合）に比べて、エミッタ注入効率が大きく、より高い電流増幅率を得ることができる。これは、ｎ型拡散層１３ａの下面がＳｉＧｅ合金層６ａの中にある場合に、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いことにより、ｎ型拡散層１３ａの下面がシリコン膜７ａの中にある場合に比べてエミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなるためである。これにより、エミッタ層からベース層へ注入される電子に対する障壁の高さを、ベース層からエミッタ層に注入される正孔に対する障壁の高さよりもさらに小さくすることができるため、エミッタ注入効率を大きくすることができ、より高い電流増幅率を実現することができる。したがって、より高性能な半導体装置を提供することができる。
（第３実施形態）
図２０は、本発明の第３実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、ベース領域につながるｐ＋拡散層１２ａ１およびシリサイド膜１５ｂ１の一部がシリコン酸化膜（保護膜）４の開口部Ａ２内からその外側のシリコン酸化膜上にまたがって形成されていることである。それ以外については先の第１実施形態と同様である。
【００４７】
図２１、図２３〜図３１は、本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。図２２は図２１対応する半導体装置の製造途中の上面図であり、図２１は図２２中のＸ−Ｘ線に沿った断面図である。
【００４８】
（工程４Ａ：図５、図２１参照）  先の第１実施形態にて示した工程１〜工程３を経た後、リソグラフィ法によりレジストパターン（図示せず）を設け、ドライエッチングによりシリコン膜７およびＳｉＧｅ合金層６の不要な部分を除去する。この際、多結晶シリコン膜５の不要な部分もエッチング除去する。ここでのレジストパターンは、シリコン膜７およびＳｉＧｅ合金層６がシリコン酸化膜（保護膜）４上にまたがって形成されるようにパターニングされている。これにより、図２１および図２２に示すように、開口部Ａ２内からシリコン酸化膜４の上にまでまたがる所望のパターンＡ４に加工された、ベース領域として用いるＳｉＧｅ合金層６ａ１およびシリコン膜７ａ１が形成される。ドライエッチング条件としては、例えば、圧力２Ｐａ、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｍｌ／分、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。なお、先の第１実施形態では、シリコン酸化膜４の側壁部（開口部境界）にスペーサ状のＳｉＧｅ合金層６ｂが形成されていたが、ここではエッチング時間を調整することにより、シリコン酸化膜４の側壁部（開口部境界）からＳｉＧｅ合金層６ｂに相当する部分を完全に除去している。
【００４９】
（工程５Ａ：図２３参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜８を成膜し、さらに、シリコン窒化膜９を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリ
コン膜８の膜厚は、２００ｎｍ程度とし、シリコン窒化膜９の膜厚は、５０ｎｍ程度とする。
（工程６Ａ：図２４参照）  リソグラフィ法により、開口部（バイポーラトランジスタ形成領域）Ａ２内に、所望のエミッタ電極を加工するためのレジストパターン１０を形成する。
（工程７Ａ：図２５参照）  ドライエッチングにより、シリコン窒化膜９、多結晶シリコン膜８、シリコン膜７ａ１の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜７ａ１を完全に除去するまで行わず、ＳｉＧｅ合金層６ａ１上の全面に一部が残存する状態で終了させる。この結果、シリコン膜７ａ１は断面凸状の形状７０に仕上がる。さらに、シリコン膜７ａ１の表面８０ａ１にはエッチングダメージが入り、ダメージ層が形成される。なお、この際、多結晶シリコン膜８は、エミッタ電極となる多結晶シリコン膜８ａ１、ＳｉＧｅ合金層６ａ１とシリコン膜７ａ１の周囲に多結晶シリコン膜からなる側壁膜８ｂ１、及びシリコン酸化膜４の側壁部（開口部境界）に多結晶シリコン膜からなる側壁膜８ｃ１として加工される。シリコン窒化膜９は、シリコン窒化膜９ａとして加工され、多結晶シリコン膜８をエッチング加工する際のマスクとして機能する。ドライエッチング条件としては、例えば、圧力２Ｐａ、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｍｌ／分、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。
【００５０】
ここで、第１実施形態と同様、多結晶シリコン膜８のドライエッチングを進めると、シリコン膜７ａ１が露出した時点で、開口部（バイポーラトランジスタ形成領域）Ａ２および所望のパターンＡ４以外ではシリコン酸化膜４が露出することになる。同一材料間（本実施形態では多結晶シリコン膜８とシリコン膜７ａ１との間）のエッチング制御は通常困難であるが、このシリコン酸化膜４の露出時点は、通常のドライエッチングで用いられるエンドポイント制御が可能であり、これをシリコン膜７ａ１の露出時点と見なすことで、シリコン膜７ａ１へのエッチング処理を制御よく施すことができ、シリコン膜７ａ１を断面凸状の形状７０に再現よく高精度に仕上げることができる。
【００５１】
（工程８Ａ：図２６参照）  ＣＶＤ法を用いて絶縁膜であるシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜９ａ、多結晶シリコン膜８ａ１、及びシリコン膜７ａ１の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜１１を形成する。このドライエッチングにより、シリコン膜７ａ１の表面８０ｂ１にさらにエッチングダメージが加わり、ダメージ層が形成される。なお、シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。ドライエッチング条件としては、例えば、圧力３３Ｐａ、ガス流量：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／２０／４００ｍｌ／分、ＲＦパワー３９５Ｗである。
【００５２】
（工程９Ａ：図２７参照）  イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１２ａ１を形成する。この際、シリコン酸化膜４の側壁部（開口部境界）の側壁膜８ｃ１は、ｐ＋拡散層１２ｂ１となる。イオン注入条件は、例えばＢＦ２を１ｋｅＶから４０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜８ａ１上に存在する約５０ｎｍの膜厚のシリコン窒化膜９ａをイオンが通過しないため、多結晶シリコン膜８ａ１にホウ素が注入されることはない。
【００５３】
（工程１０Ａ：図２８参照）  熱処理を行って、多結晶シリコン膜８ａ１のｎ型不純物をシリコン膜７ａ１の中に拡散させ、ｎ型拡散層１３を形成する。この結果、エミッタ−ベース接合がシリコン膜７ａ１内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００５４】
ここで、シリコン膜７ａ１内に形成されるエミッタ層（ｎ型拡散層）１３は、多結晶シリコン膜８ａ１からのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜８ａ１の幅よりも広くなることがある。しかしながら、本実施形態では、エミッタ層（ｎ型拡散層）１３とエミッタ電極（多結晶シリコン膜）８ａ１との接触面５０が側壁膜１１の下面６０より上方に位置しているため、側壁膜１１が拡散障壁となりｎ型拡散層１３の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化されることになる。
【００５５】
（工程１１Ａ：図２９参照）  熱処理後、希フッ酸および燐酸を用いて、ベース電極上（図示せず）、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン窒化膜９ａを除去する。
【００５６】
（工程１２Ａ：図３０参照）  ＣＶＤ法を用いて絶縁膜からなるシリコン酸化膜を形成した後、リソグラフィ法によりレジストパターン（図示せず）を設け、ドライエッチングによりシリコン酸化膜の不要な部分を除去する。これにより、所定の領域に開口部を有し、サリサイドブロックとして用いるシリコン酸化膜１４ａ１が設けられる。このドライエッチングにより、シリコン膜７ａ１の表面８０ｃ１にさらにエッチングダメージが加わり、ダメージ層が形成される。なお、シリコン酸化膜は、例えば、ＴＥＯＳ／Ｏ２混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は５０ｎｍ程度である。ドライエッチング条件としては、例えば、圧力３３Ｐａ、ガス流量：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／２０／４００ｍｌ／分、ＲＦパワー３９５Ｗである。
【００５７】
（工程１３Ａ：図３１参照）  先に述べた工程７Ａ、工程８Ａ、及び工程１２Ａにおいてシリコン膜７ａ１の表面８０ａ１、８０ｂ１、８０ｃ１に加わったエッチングダメージ（ダメージ層）を除去するために、ドライエッチングによってｐ＋拡散層１２ａ１（シリコン膜７ａ１）の表面側の一部を除去する。ここで、ドライエッチング条件は、例えば、圧力１６６Ｐａ、ガス流量：Ｏ２／ＣＦ４＝２００／１００ｍｌ／分、ＲＦパワー４５０Ｗであり、工程７Ａ、工程８Ａ、及び工程１２Ａにおけるドライエッチング条件とは異なり、ｐ＋拡散層１２ａ１（シリコン膜７ａ１）に対してダメージの少ない条件で行っている。このドライエッチングにより除去されるｐ＋拡散層１２ａ１（シリコン膜７ａ１）の膜厚は、例えば、１０ｎｍ程度である。なお、エッチングダメージ（ダメージ層）の除去のタイミングに関しては第１実施形態と同様である。
【００５８】
（工程１４Ａ：図２０参照）  多結晶シリコン８ａ１の表面およびｐ＋拡散層１２ａ１の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）１５ａ１、１５ｂ１を形成する。このシリサイド膜１５ａ１、１５ｂ１のシート抵抗値は、７Ω／□程度であり、従来のｐ＋型ＳｉＧｅ層（ｐ＋拡散層１２ａ１）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。なお、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００５９】
次に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
【００６０】
この第３実施形態の半導体装置の製造方法によれば、第１実施形態の上記（１）〜（３）、（６）の効果に加え、以下のような効果を得ることができるようになる。
（９）外部ベース層として機能するｐ＋拡散層１２ａ１およびシリサイド膜１５ｂ１の一部が開口部Ａ２内からシリコン酸化膜（保護膜）４の上にまでまたがって形成したことで、ベース電極部のコンタクト配置に関する設計自由度が向上する。
（１０）ｐ＋拡散層１２ａ１の一部が開口部Ａ２内からシリコン酸化膜４の上にまでまたがって形成したことで、シリコン酸化膜４上ではｐ＋拡散層１２ａ１の厚さが開口部Ａ２内に比べてシリコン膜５ａ１の分だけ厚く形成される。このため、シリコン酸化膜４上にベース電極部のコンタクトを形成する場合には、コンタクト開口する際のエッチングバラツキ（過剰なオーバーエッチング）によるコンタクトのｐ＋拡散層１２ａ１の突き抜け等が抑制される。この結果、製造歩留まりが向上し、バイポーラトランジスタ（半導体装置）を低コストで提供することができる。
【００６１】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【００６２】
なお、第３実施形態では、片側のシリコン酸化膜４上にまたがるｐ＋拡散層１２ａ１およびシリサイド膜１５ｂ１の例を示したが、本発明はこれに限らず、たとえば、工程４Ａにおいてシリコン膜７ａ１とＳｉＧｅ合金層６ａ１を直線状に加工し、その両端がシリコン酸化膜（保護膜）４上に形成するようにしてもよい。この場合にも第３実施形態と同様の効果を享受することができる。
【００６３】
また、上記第３実施形態において、ｎ型拡散層１３の下面がＳｉＧｅ合金層６ａ１の中に設けるようにしてもよい。この場合には、第２実施形態の上記（７）および（８）の効果をさらに享受することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る半導体装置を説明するための断面図である。
【図２】本発明の第１実施形態に係る半導体装置を説明するための部分拡大図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１４】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１５】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１６】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１７】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図１８】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。
【図１９】図８に対応する従来の半導体装置の製造工程を説明するための断面図である。
【図２０】本発明の第３実施形態に係る半導体装置を説明するための断面図である。
【図２１】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２２】図２１対応する製造工程の半導体装置の上面図である。
【図２３】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２４】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２５】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２６】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２７】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２８】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２９】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図３０】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図３１】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【符号の説明】
【００６５】
１  ｐ型シリコン基板
２  コレクタ層（エピタキシャル層）
Ａ１  活性領域
Ａ２  バイポーラトランジスタ形成領域
３  素子分離膜（ＳＴＩ）
４  保護膜（シリコン酸化膜）
６ａ  シリコンゲルマニウム（ＳｉＧｅ）合金層
７  シリコン膜（第２の領域）
８ａ  多結晶シリコン膜（エミッタ電極）
１１  シリコン酸化膜からなる側壁膜（サイドウォール）
１２ａ，１２ｂ  ｐ＋拡散層
１３  ｎ型拡散層（エミッタ層）
１４  保護膜（シリコン酸化膜）
１５ａ、１５ｂ  シリサイド膜
５０  ｎ型拡散層と多結晶シリコン膜の界面
６０  側壁膜の下面
【図１】
0004781230.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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