(57)【特許請求の範囲】
【請求項１】
高電圧で使用する高耐圧ＭＯＳトランジスタと低電圧で使用する低耐圧ＭＯＳトランジスタとが同一半導体基板に混在するＭＯＳトランジスタの製造方法において、
不純物濃度の低い高耐圧ＭＯＳトランジスタのウエルを最初に形成し、
次にＭＯＳトランジスタ同士を電気的に分離する厚いフィールド酸化膜を形成し、
一回の低耐圧ＭＯＳトランジスタのウエル用イオン打ち込み工程で、高耐圧ＭＯＳトランジスタのドレイン・ソース部の電界緩和層および、前記厚いフィールド酸化膜の下に寄生ＭＯＳトランジスタ用のチャネルストッパーを同時に形成し、
前記電界緩和層の不純物濃度は低濃度とし、前記チャネルストッパーの不純物濃度は高濃度としたことを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
高電圧で使用する高耐圧ＭＯＳトランジスタと低電圧で使用する低耐圧ＭＯＳトランジスタとが同一半導体基板に混在するＭＯＳトランジスタの製造方法において、
不純物濃度の低い高耐圧ＭＯＳトランジスタのウエルを最初に形成し、
次にＭＯＳトランジスタ同士を電気的に分離する厚いフィールド酸化膜を形成し、
低耐圧ＰＭＯＳトランジスタのウエル用イオン打ち込み工程で、高耐圧ＮＭＯＳトランジスタのドレイン・ソース部の電界緩和層および、前記厚いフィールド酸化膜の下に高耐圧ＰＭＯＳトランジスタの寄生ＭＯＳトランジスタ用のチャネルストッパーを同時に形成し、
低耐圧ＮＭＯＳトランジスタのウエル用イオン打ち込み工程で、高耐庄ＰＭＯＳトランジスタのドレイン・ソース部の電界緩和層および、前記厚いフィールド酸化膜の下に高耐圧ＮＭＯＳトランジスタの寄生ＭＯＳトランジスタ用のチャネルストッパーを同時に形成し、
前記電界緩和層の不純物濃度は低濃度とし、前記チャネルストッパーの不純物濃度は高濃度としたことを特徴とするＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体の製造方法に係り、特に、高耐圧のＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを混在させた液晶表示装置のドライバ、あるいはフラシュメモリ用等に好適なＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置のドライバやフラシュメモリ用のＭＯＳトランジスタは、高耐圧のＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを混在させて形成している。
従来、この種のＭＯＳトランジスタの製造におけるイオン打ち込みによる不純物領域の形成は、半導体基板にレジストを塗布し、イオンを打ち込みたい領域のみレジストを除去して開口部を形成し、その他の領域はレジストを被せてイオン打ち込みを行っている。
【０００３】
図３７は従来の不純物領域の形成プロセスの一例を説明する処理工程図である。先ず、（ａ）半導体基板ＳＵＢに酸化膜ＩＮＳを成膜し、（ｂ）その上にホトレジストＲＥＧを塗布して、ホトマスクＰＭＳＫを塗布した後、露光・現像処理によりイオンを打ち込みたい領域のレジストを除去する。（ｃ）レジストを除去した開口を介して酸化膜ＩＮＳを通してイオンＩＯＮを打ち込み、不純物濃度の低いイオン打ち込み層または不純物濃度の高いイオン打ち込み層ＩＯＮＬ／Ｒを形成する。最後に、（ｄ）残ったレジストを除去する。
【０００４】
このように、従来は、不純物領域ごとに１つのホトマスクを必要とし、不純物領域の異なる領域を２つ形成するには２枚のホトマスクを必要としていた。
【０００５】
また、図３８は従来の不純物領域の形成プロセスの他例を説明する処理工程図である。このプロセスでは、先ず、（ａ）半導体基板ＳＵＢに酸化膜ＩＮＳを成膜し、その全面にイオンを打ち込んで（ｂ）不純物濃度の低いイオン打ち込み層ＩＯＮＬを形成した後、（ｃ）酸化膜の上にレジストＲＥＧを塗布し、不純物濃度の高い領域に開口を有するホトマスクＰＭＳＫを介した露光・現像処理によりイオンを打ち込みたい領域のレジストを除去する。（ｄ）レジストを除去した開口を介して酸化膜ＩＮＳを通してイオンＩＯＮを打ち込み、（ｅ）不純物濃度の高い領域ＩＯＮＲを形成する。
【０００６】
この処理では、ホトマスク１枚で２種類のイオン濃度の異なる不純物領域を形成することができるが、２回のイオン打ち込み工程が必要となると共に、最初のイオン打ち込みでは、半導体基板ＳＵＢの全面にイオンが打ち込まれてしまう。
【０００７】
図３４と図３５は高耐圧系ＭＯＳトランジスタを有するアクティブマトリクス型液晶パネルのドライバの製造プロセスを説明する概略工程図であり、ＳＵＢは半導体基板、ＨＮＷは高耐圧系ＰＭＯＳトランジスタのウエル、ＨＰＷは高耐圧系ＮＭＯＳトランジスタのウエル、ＮＷは低耐圧系ＰＭＯＳトランジスタのウエル、ＰＷは低耐圧系ＮＭＯＳトランジスタのウエル，ＰＦは高耐圧系ＰＭＯＳトランジスタのウエルＨＮＷおよび低耐圧系ＰＭＯＳトランジスタのウエルＮＷのフィールド領域のチャネルストッパー、ＮＰは高耐圧系ＮＭＯＳトランジスタのウエルＨＰＷおよび低耐圧系ＮＭＯＳトランジスタのウエルＰＷのフィールド領域のチャネルストッパー、ＦＲは厚い酸化膜で被覆したフィールド領域、ＨＰＭは高耐圧系ＰＭＯＳトランジスタのドレイン・ソース部の電界緩和層、ＨＮＭは高耐圧系ＮＭＯＳトランジスタのドレイン・ソース部の電界緩和層、ＰＰＧ，ＰＮＧは高耐圧系ＭＯＳトランジスタのゲート電極、ＬＰＧ，ＬＮＧは低耐圧系ＭＯＳトランジスタのゲート電極を示す。
【０００８】
このプロセスを図３９および図４０を順に参照して説明する。先ず、（ａ）半導体基板ＳＵＢ上に高耐圧系ＭＯＳトランジスタのウエルＨＮＷ，ＨＰＷをホトマスク１枚で形成する。その後、（ｂ）低耐圧系ＭＯＳトランジスタのウエルＮＷ，ＰＷをそれぞれのホトマスクを用いて形成する。この工程ではホトマスクは２枚用いる。
【０００９】
次に、（ｃ）フィールド領域およびチャネルストッパーＮＦ，ＰＦを形成する。この工程では、３枚のホトマスクを用いる。
【００１０】
そして、（ｄ）高耐圧系ＭＯＳトランジスタの電界緩和層ＨＮＭ，ＨＰＭをそれぞれのホトマスクを用いて形成した後、（ｅ）ゲート電極ＰＰＧ，ＰＮＧ、ＬＰＧ，ＬＮＧを形成して、高耐圧系ＰＭＯＳトランジスタ、高耐圧系ＮＭＯＳトランジスタ、低耐圧系ＰＭＯＳトランジスタ、低耐圧系ＮＭＯＳトランジスタを得る。
【００１１】
以上の全プロセスに使用されるホトマスクは、ウエル形成だけで３枚、チャネルストッパーの形成に２枚、高耐圧系ＭＯＳトランジスタのドレイン・ソース部の電界緩和層形成に２枚必要とし、フィールド領域の形成用を含めると全部で８枚のフォトマスクが必要となる。
【００１２】
また、前記図３８で説明した従来のプロセスでは異なる不純物濃度ごとにイオン打ち込みを必要とする。
【００１３】
【発明が解決しようとする課題】
上記したように、異なるイオン濃度の不純物領域を形成する場合、従来の不純物領域の形成プロセスでは、それぞれにホトマスクを必要とし、また、イオン打ち込みも濃度の異なる不純物領域の数に相当する回数だけ必要としていた。
【００１４】
すなわち、高耐圧系ＭＯＳトランジスタと低耐圧系ＭＯＳトランジスタが混在する場合、高耐圧系ＭＯＳトランジスタのドレイン・ソース間のショートチャネル効果の問題から、高耐圧系ＭＯＳトランジスタのウエルは不純物濃度が低く、低耐圧系ＭＯＳトランジスタのウエルの不純物濃度は高くする必要がある。このため、上記従来の製造プロセスでは、高価なホトマスクを多数枚使用して複数回のイオン打ち込みを行っている。
【００１５】
本発明の目的は、上記従来技術の問題点を解消し、ＭＯＳトランジスタの製造に要するホトマスクの数を削減し、かつイオン打ち込み回数も削減して製造工程数を低減してコスト低減を図ったＭＯＳトランジスタの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、酸化膜の厚みの差を利用してイオン打ち込み深さを制御し、濃度の異なる複数種類のイオン打ち込み層を形成するようにした点に特徴を有する。
【００１７】
図１は本発明のＭＯＳトランジスタの製造方法におけるイオン打ち込みの原理を説明する模式図である。本発明では、半導体基板ＳＵＢの表面に厚さの異なる酸化膜を形成する。酸化膜ＩＮＳの厚さをフィールド領域で厚くし、アクティブ領域で薄く形成する。
【００１８】
この酸化膜ＩＮＳを通過するようイオン打ち込みを行うと、酸化膜が厚いフィールド領域の半導体基板ＳＵＢの表面には高濃度のイオン打ち込み層が形成され、酸化膜ＩＮＳが薄いアクティブ領域では半導体基板ＳＵＢの深い部分にイオン打ち込み層が形成される。
【００１９】
その結果、表面の不純物濃度はフィールド領域より低くなり、濃度の異なる２種類のイオン打ち込み層を形成することができる。
【００２０】
本発明の典型的な構成例を例示すれば、以下の（１）および（２）に記載の通りである。
【００２１】
（１）半導体基板にイオン打ち込みにより不純物濃度の異なるウエル領域を形成する工程を含むＭＯＳトランジスタの製造方法において、
前記半導体基板の上層に厚みの異なる酸化膜を被覆し、一回のイオン打ち込みで前記酸化膜の厚みの違いにより不純物濃度の異なる領域を形成することを特徴とする。
【００２２】
（２）使用電圧の違いにより高電圧で使用する高耐圧ＭＯＳトランジスタと低電圧で使用する低耐圧ＭＯＳトランジスタとが同一半導体基板に混在させ、使用電圧の違いにより不純物濃度の異なるウエル領域を形成するＭＯＳトランジスタの製造方法において、
不純物濃度の低い高耐圧ＭＯＳトランジスタのウエルを最初に形成し、次にＭＯＳトランジスタ同士を電気的に分離するフィールド酸化膜を形成してから不純物濃度の高い低耐圧ＭＯＳトランジスタのウエルを形成することにより、低耐圧ＭＯＳトランジスタのウエル用イオン打ち込み工程で高耐圧ＭＯＳトランジスタのドレイン・ソース部の電界緩和層および寄生ＭＯＳトランジスタ用のチャネルストッパーを同時に形成したことを特徴とする。
【００２３】
なお、本発明は、上記の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、かつ以下の実施例にこだわることなく、種々の変更が可能である。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態につき、図示した実施例を参照して詳細に説明する。
【００２５】
図２と図３は本発明によるＭＯＳトランジスタの製造方法の１実施例を模式的に示す処理工程図である。なお、図２において、前記図３４と図３５と同一の符号は同一部分に対応する。
【００２６】
先ず、（ａ）半導体基板ＳＵＢに１枚のホトマスクで高耐圧系ＭＯＳトランジスタのウエルＨＮＷ，ＨＰＷを形成する。（ｂ）高耐圧系ＭＯＳトランジスタのウエルＨＮＷ，ＨＰＷの境界上に厚い酸化膜でフィールド領域ＦＲを形成する。
このフィールド領域の形成には１枚のホトマスクを用いる。
【００２７】
次に、（ｃ）低耐圧系ＭＯＳトランジスタのウエルＮＷを（チャネルストッパー及び電界緩和層）をホトマスク２枚で形成する（（ｃ−１），（ｃ−２））。
以下はゲート電極形成工程に行く。
【００２８】
このように、本発明では、従来の製造工程の順序を変更して高耐圧系ＭＯＳトランジスタのウエルを形成した後にフィールド領域を形成し、その後に低耐圧系のウエルを形成する。このウエル形成用イオン打ち込みは、フィールド領域とアクティブ領域の酸化膜の厚さの違いを利用してイオンを打ち込むため、低耐圧系のウエル用ホトマスクがチャネルストッパーおよび電界緩和層用のホトマスクの代用となるため、ホトマスク４枚で従来と同じ構造を形成することが可能となり、ホトマスク４枚分（Ｎ領域とＰ領域それぞれのチャネルストッパーと電界緩和層）を削除することができる。
【００２９】
図４、図５、図６および図７は本発明を液晶パネルのドライバの製造プロセスに適用した実施例を説明する工程図である。この工程は、高耐圧系ＭＯＳトランジスタのウエル形成プロセス（ａ）、フィールド領域の形成プロセス（ｂ）、低耐圧系ＭＯＳトランジスタのウエル形成プロセス（ｃ）およびゲート電極形成プロセス（ｄ）から構成される。
【００３０】
先ず、（ａ）高耐圧系ＭＯＳトランジスタのウエル形成プロセスでは、（ａ−１）半導体基板ＳＵＢの表面にイオン打ち込み用のスルー酸化膜ＩＮＳ及び窒化膜ＳＩＮを成膜する。レジスト膜ＲＥＧの塗布とパターニングでＰＭＯＳトランジスタのウエルＨＮＷとなる領域のＳＩＮを除去して開口部を形成し、この開口部を通して当該領域にイオンを打ち込む。そして、（ａ−２）イオン打ち込み後、レジスト膜ＲＥＧを除去し、熱酸化を行う。この熱酸化時に窒化膜ＳＩＮが存在する領域は酸化されないため、熱酸化後に窒化膜ＳＩＮを除去すると、窒化膜ＳＩＮの存在していた領域の酸化膜は薄膜のままとなるため、ＰＭＯＳトランジスタのウエルＨＮＷ領域で厚い酸化膜ＩＮＳ（ＴＩＮＳ）、ＮＭＯＳトランジスタのウエルＨＰＷ領域で薄い酸化膜ＩＮＳ（ＳＩＮＳ）が得られる。この厚い酸化膜ＩＮＳ（熱酸化膜ＴＩＮＳ）をレジスト膜の代用としてＮＭＯＳトランジスタのウエルＨＰＷの領域にイオン打ち込みを行う。
【００３１】
次に、（ｂ）フィールド領域の形成プロセスでは、（ｂ−１）長時間の熱拡散によりウエル領域の引延しを行い、再度、半導体基板ＳＵＢの表面に熱酸化膜ＴＩＮＳおよび窒化膜ＳＩＮを成膜し、図示しないレジスト膜を形成後、フィールド領域形成用のホトマスクを用いて窒化膜のエッチングを行う。（ｂ−２）窒化膜のエッチング後に熱酸化を行うと、窒化膜ＳＩＮが存在しない領域には厚いフィールド酸化膜ＦＩＮＳが形成される。
【００３２】
（ｃ）低耐圧系ＭＯＳトランジスタのウエル形成では、（ｃ−１）低耐圧系ＰＭＯＳトランジスタのウエルＮＷ形成では、レジスト膜を塗布し、ホトマスクを用いてパターニングして低耐圧系ＰＭＯＳトランジスタのウエル領域に開口を形成する。このレジスト膜の開口を介してイオン打ち込みを行うことで、低耐圧系ＰＭＯＳトランジスタのウエル領域ＮＷと共に高耐圧系ＰＭＯＳトランジスタのウエルＨＮＷ領域のチャネルストッパーＮＷ（ＣＳ）、高耐圧系ＮＭＯＳトランジスタの電界緩和領域ＮＷ（ＦＤ）として形成される。
【００３３】
このイオン打ち込みは酸化膜の膜厚の差を利用しているため、チャネルストッパーＮＷ（ＣＳ）は高濃度、ウエル領域ＮＷと電界緩和領域ＦＤは低濃度としてイオンが打ち込まれる。
【００３４】
同様にして、（ｃ−２）低耐圧系ＮＭＯＳトランジスタのウエルＰＷ形成では、上記と同様のレジスト膜のパターニングで低耐圧系ＮＭＯＳトランジスタのウエルＰＷ領域に開口を形成後、イオン打ち込みを行うことにより、低耐圧系ＮＭＯＳトランジスタのウエルＰＷと共に、高耐圧系ＮＭＯＳトランジスタのウエル領域ＨＰＷのチャネルストッパーＰＷ（ＦＤ）が形成される。その後、（ｃ−３）熱拡散により、低耐圧系ＭＯＳトランジスタのウエル、高耐圧系ＭＯＳトランジスタの電界緩和層の引延しを行う。
【００３５】
以降は、（ｄ）ゲート電極形成プロセスに行き、高耐圧系ＭＯＳトランジスタのゲート電極ＰＰＧ，ＰＮＧ、低耐圧系ＭＯＳトランジスタのゲート電極ＬＰＧ，ＬＮＧを形成して液晶パネルに好適なドライバ（ＩＣ）を得る。
【００３６】
本発明の適用において、上記プロセスフローでは、最初に高耐圧系ＭＯＳトランジスタのウエルを形成し、その後にＭＯＳトランジスタ間を電気的に分離するフィールド酸化膜を形成しているが、図８、図９に示すように、最初にマスク一枚を用いてフィールド酸化膜を形成し、その後に高耐圧系のウエル用イオン打ち込みを厚い酸化膜を通過するような高エネルギーで打ち込み、長時間の熱拡散によるウエル引延し後に低耐圧系のウエル形成用イオン打ち込みで高耐圧ＭＯＳトランジスタの電界緩和層とチャネルストッパーを同時に形成するプロセスフローにおいても、本発明の適用が可能である。
【００３７】
また、高耐圧系ＭＯＳトランジスタも、図１０に示すプレーナ型ＭＯＳトランジスタのみでなく、図１１に示すＬＯＣＯＳオフセット型ＭＯＳトランジスタの製造にも本発明を適用することができ、この場合のＭＯＳトランジスタ構造は図１２に示したようになる。
【００３８】
上記した実施例で説明したように、本発明によるプロセスを採用した製造方法によれば、従来のプロセスに対し、ホトマスクを４枚削減でき、かつイオン打ち込み回数も低減できる。
【００３９】
次に、本発明により製造したＭＯＳトランジスタを採用したドライバを適用したアクティブ・マトリクス方式のカラー液晶表示装置について説明する。
【００４０】
図１３は本発明を適用したアクティブ・マトリクス方式液晶表示装置の一画素とその周辺の構成を説明する平面図、図１４は図１３の３−３線に沿って切断した断面図、図１５は図１３の４−４線に沿って切断した断面図、図１６は図１３に示した画素を複数配置した状態を示す平面図である。
【００４１】
図１３に示したように、各画素は隣接する２本の走査信号線（ゲート信号線または水平信号線）ＧＬと、隣接する２本の映像信号線（ドレイン信号線または垂直信号線）ＤＬとの交差領域内（４本の信号線で囲まれた領域内）に配置されている。
【００４２】
各画素は薄膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子Ｃａｄｄを含む。走査信号線ＧＬは列方向に延在し、行方向に複数本配置されている。映像信号線ＤＬは行方向に延在し、列方向に複数本八されている。
【００４３】
図１４に示したように、液晶ＬＣを基準の下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマトリクスのパターンＢＭが形成されている。上下の部透明ガラス基板ＳＵＢ２，１は例えば１．１ｍｍ程度の厚さを有し、それらの各両面にはディップ処理等によって酸化シリコン膜ＳＩＯが形成されている。このため、透明ガラス基板ＳＵＢ１，ＳＵＢ２の表面に細かい傷があっても、この酸化シリコン膜ＳＩＯの被覆で平坦化され、その上に形成される走査信号線ＧＬ、遮光膜（ブラックマトリクス）ＢＭ等の膜質を均質に保つことができる。
【００４４】
上部透明ガラス基板ＳＵＢ２の内側（液晶ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、および上部配向膜ＯＲＩ２が順次積層して設けられている。
【００４５】
《マトリクス周辺の概要》
図１７は上下の透明ガラス基板ＳＵＢ２，ＳＵＢ１を含む液晶パネルＰＮＬのマトリクスＡＲ周辺の要部平面図、図１８は図１７に示したマトリクスＡＲの周辺部を更に誇張して示した平面図、図１９は図１７および図１８の液晶パネルの左上角部に対応するシール部ＳＬ付近の拡大平面図である。また、図２０は図１４の断面を中央にして左側に図１９の線１９ａ−１９ａに沿った断面図を、右側に映像信号線駆動回路が接続されるべき外部接続端子ＤＴＭ付近の断面図、図２１は左側に走査回路が接続されるべき外部接続端子ＧＴＭ付近の断面図を、右側に外部接続端子が無いところのシール部付近の断面図である。
【００４６】
この液晶パネルの製造では、小さいサイズであればスループット向上のため１枚のガラス基板で複数個分を同時に加工してから分離し、大きいサイズであれば製造設備の共用のため、どの品種でも標準化された大きさのガラス基板を加工して各品種に合ったサイズに小さくし、いずれの場合も一通りの工程を経てからガラス基板を切断する。
【００４７】
図１７〜図１９は後者の例を示すもので、図１７と図１８の両図とも、上下のガラス基板ＳＵＢ２，ＳＵＢ１の切断後を、図１９は切断前を示しており、ＬＮはガラス基板の切断線の縁を、ＣＴ１とＣＴ２はそれぞれガラス基板ＳＵＢ１，ＳＵＢ２の切断すべき位置を示す。
【００４８】
いずれの場合も、完成状態では外部接続端子群Ｔｇ、Ｔｄ（添字略）が存在する部分（図では上下辺と左辺）は、それらを露出するように上側ガラス基板ＳＵＢ２の大きさが下側ガラス基板ＳＵＢ１よりも内側に制限されている。
【００４９】
外部接続端子群Ｔｇ、Ｔｄはそれぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回路接続用端子ＤＴＭとそれらの引出配線部を集積回路チップＣＨＩが搭載されたテープキャリアパッケージＴＣＰ（図２２、図２３参照）の単位に複数本まとめて名付けたものである。各群のマトリクス部から外部接続端子部に至るまでの引出配線は、両端に近づくにつれて傾斜している。これは、テープキャリアパッケージＴＣＰの配列ピッチ及び各テープキャリアパッケージＴＣＰにおける接続端子ピッチに液晶パネルＰＮＬの端子ＤＴＭ、ＧＴＭを合わせるためである。
【００５０】
透明ガラス基板ＳＵＢ１，ＳＵＢ２の間には、その縁に沿って液晶封入口ＩＮＪを除き、液晶ＬＣを封止するようにシールパターンＳＬ（以下、シール材とも言う）が形成されている。このシールパターンの材料は、例えばエポキシ樹脂からなる。上部透明ガラス基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なくとも一箇所において、ここでは液晶パネルの四隅で銀ペースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側に形成された引出配線ＩＮＴに接続されている。この引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレン端子ＤＴＭと同一製造工程で形成される。
【００５１】
配向膜ＯＲＩ１，ＯＲＩ２、透明画素電極ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層は、シールパターンＳＬの内側に形成される。偏光板ＰＯＬ１，ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成されている。
【００５２】
液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパターンＳＬで仕切られた領域に封入されている。下部配向膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成されている。
【００５３】
この液晶表示装置は、下部透明ガラス基板ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種々の層を積み重ね、シールパターンＳＬを上部透明ガラス基板ＳＵＢ２側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口部ＩＮＪ（注入口）から液晶を注入し、注入口ＩＮＪをエポキシ樹脂などで封止し、上下の透明ガラス基板を切断することによって組立られる。
【００５４】
《薄膜トランジスタＴＦＴ》
薄膜トランジスタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加すると、ソース−ドレイン間のチャネル抵抗が小さくなり、バイアスを零にするとチャネル抵抗は大きくなるように動作する。
【００５５】
各画素の薄膜トランジスタＴＦＴは、画素内において２つ（複数）に分割され、薄膜トランジスタ（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構成されている。薄膜トランジスタＴＦＴ１およびＴＦＴ２のそれぞれは、実質的に同一サイズ（チャネル長、チャネル幅が同じ）で構成されている。この分割された薄膜トランジスタＴＦＴ１およびＴＦＴ２のそれぞれは、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、導電型決定不純物がドープされていない）非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有する。なお、ソース、ドレインは本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性は動作中反転するので、ソース、ドレインは動作中入れ替わると理解されたい。しかし、以下の説明では、便宜上、一方をソース、他方をドレインと固定して表現する。
【００５６】
《ゲート電極ＧＴ》
ゲート電極ＧＴは図２５は図１４の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平面図）に示すように、走査信号線ＧＬから垂直方向（図１３および図２４において上方向）に突出する形状で構成されている（Ｔ字形状に分岐されている）。
【００５７】
ゲート電極ＧＴは薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれの能動領域を越えるように突出している。薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれのゲート電極ＧＴは連続して形成されている。ここでは、ゲート電極ＧＴは、単層の第２導電膜ｇ２で形成されている。第２導電膜ｇ２は、例えばスパッタで形成されたアルミニウム（Ａｌ）膜を用い、１０００〜５５００Å程度の膜厚で形成する。また、ゲート電極ＧＴの上にはアルミニウムの陽極酸化膜ＡＯＦが設けられている。
【００５８】
このゲート電極ＧＴは、図１３、図１４および図２６に示したように、ｉ型半導体層ＡＳを完全に覆うように（下方から見て）それより大きめに形成される。したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光管等のバックライトＢＬを取り付けた場合、この不透明なアルミニウム膜からなるゲート電極ＧＴが影となってｉ型半導体層ＡＳにはバックライトからの光が当たらず、光照射による導電現象すなわち薄膜トランジスタＴＦＴのオフ特性劣化は起き難くなる。なお、ゲート電極ＧＴの本来の大きさは、ソース電極ＳＤ１とドレイン電極ＳＤ２との間に跨がるのに最低限必要な（ゲート電極ＧＴとソース電極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ余裕分も含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き長さはソース電極ＳＤ１とドレイン電極ＳＤ２との間の距離（チャネル長）Ｌとの比、すなわち相互コンダクタンスｇｍを決定するファクタＷ／Ｌをいくつにするかによって決められる。この液晶表示装置におけるゲート電極ＧＴの大きさは、もちろん、上述した本来の大きさよりも大きくされる。
【００５９】
《走査信号線ＧＬ》
走査信号線ＧＬは第２導電膜ｇ２で構成されている。この走査信号線ＧＬの第２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一製造工程で形成され、かつ一体に形成されている。また、走査信号線ＧＬ上にもアルミニウムＡｌの陽極酸化膜ＡＯＦが設けられている。
【００６０】
《絶縁膜ＧＩ》
絶縁膜ＧＩは薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれのゲート絶縁膜として使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上層に形成されている。絶縁膜ＧＩは、例えばプラズマＣＶＤで形成された窒化シリコン膜を用い、１２００〜２７００Åの膜厚（この液晶表示装置では、２０００Å程度の膜厚）で形成する。ゲート絶縁膜ＧＩは図１９に示したように、マトリクス部ＡＲの全体を囲むように形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露出するように除去されている。
【００６１】
《ｉ型半導体層ＡＳ》
ｉ型半導体層ＡＳは、図２４に示したように、複数に分割された薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれのチャネル形成領域として使用される。ｉ型半導体層ＡＳは非晶質シリコン膜または多結晶シリコン膜で形成し、２００〜２２０Åの膜厚（この液晶表示装置では、２００Å程度の膜厚）で形成する。
【００６２】
このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ2 Ｎ4 からなるゲート絶縁膜として使用される絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装置で、しかもそのプラズマＣＶＤ装置から外部に露出することなく形成される。
【００６３】
また、オーミックコンタクト用のリン（Ｐ）を２．５％ドープしたＮ（＋）型半導体層ｄ０（図１４）も同様に連続して２００〜５００Åの膜厚（この液晶表示装置では、３００Å程度の膜厚）で形成する。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶＤ装置から外部に取り出され、写真処理技術によりＮ（＋）型半導体層ｄ０およびｉ型半導体層ＡＳは図１３、図１４および図２４に示したように独立した島状にパターニングされる。
【００６４】
ｉ型半導体層ＡＳは、図１３および図２４に示したように、走査信号線ＧＬと映像信号線ＤＬとの交差部（クロスオーバ部）の両者間にも設けられている。この交差部のｉ型半導体層ＡＳは交差部における走査信号線ＧＬと映像信号線ＤＬとの短絡を低減する。
【００６５】
《透明画素電極ＩＴＯ１》
透明画素電極ＩＴＯ１は液晶パネルの画素電極の一方を構成する。透明画素電極ＩＴＯ１は薄膜トランジスタＴＦＴ２のソース電極ＳＤ１および薄膜トランジスタＴＦＴ２のソース電極ＳＤ１の両方に接続されている。このため、薄膜トランジスタＴＦＴ１，ＴＦＴ２のうちの１つに欠陥が発生しても、その欠陥が副作用をもたらす場合はレーザ光等によって適切な箇所を切断し、そうでない場合は他方の薄膜トランジスタが正常に動作しているので放置すればよい。なお、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２に同時に欠陥が発生することは稀であり、このような冗長方式により点欠陥や線欠陥の発生確率を極めて小さくすることができる。
【００６６】
透明画素電極ＩＴＯ１は第１導電膜ｄ１によって構成されている。この第１導電膜ｄ１はスパッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ  ＩＴＯ：ネサ膜）からなり、１０００〜２０００Åの膜厚（この液晶表示装置では、１４００Å程度の膜厚）で形成される。
【００６７】
《ソース電極ＳＤ１、ドレイン電極ＳＤ２》
複数に分割された薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ２とは、図１３、図１４および図２５（図１３の第１〜第３導電膜ｄ１〜ｄ３のみを描いた平面図）に示したように、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられている。
【００６８】
ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、Ｎ（＋）型半導体層ｄ０に接触する下層側から、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせて構成されている。ソース電極ＳＤ１の第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成される。
【００６９】
第２導電膜ｄ２はスパッタで形成したクロム（Ｃｒ）膜を用い、５００〜１０００Åの膜厚（この液晶表示装置では、６００Å程度の膜厚）で形成される。Ｃｒ膜は後述する第３導電膜ｄ３のアルミニウムＡｌがＮ（＋）型半導体層ｄ０に拡散することを防止する所謂バリア層を構成する。第２導電膜ｄ２として、Ｃｒ膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ等）の膜、高融点金属シリサイド（ＭｏＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 、ＷＳｉ2 等）の膜を用いることもできる。
【００７０】
第３導電膜ｄ３はアルミニウムＡｌのスパッタリングで３０００〜５０００Åの膜厚（この液晶表示装置では、４０００Å程度の膜厚）で形成される。アルミニウムＡｌ膜はクロムＣｒ膜に比べてストレスが小さく、厚い膜厚に形成することが可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低減するように構成されている。第３導電膜ｄ３として順アルミニウムの他に、シリコンや銅（Ｃｕ）を添加物として含有させたアルミニウム膜を用いることもできる。
【００７１】
第２導電膜ｄ２、第３導電膜ｄ３を同じマスクパターンでパターニングした後、同じマスクを用いて、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスクとして、Ｎ（＋）型半導体層ｄ０が除去される。つまり、ｉ型半導体層ＡＳ上に残っていたＮ（＋）型半導体層ｄ０は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルファラインで除去される。このとき、Ｎ（＋）型半導体層ｄ０はその厚さ分は全て除去されるようにエッチングされるので、ｉ型半導体層ＡＳも若干その表面部分がエッチングされるが、そのエッチング程度はエッチングの処理時間で制御すればよい。
【００７２】
ソース電極ＳＤ１は透明画素電極ＩＴＯ１に接続されている。ソース電極ＳＤ１は、ｉ型半導体層ＡＳの段差（第２導電膜ｄ２の膜厚、陽極酸化膜ＡＯＦの膜厚、ｉ型半導体層ＡＳの膜厚およびＮ（＋）型半導体層ｄ０の膜厚を加算した膜厚に相当する段差）に沿って構成されている。具体的には、ソース電極ＳＤ１はｉ型半導体層ＡＳの段差に沿って形成された第２導電膜ｄ２と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ３とで構成されている。ソース電極ＳＤ１の第３導電膜ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚くできず、ｉ型半導体層ＡＳの段差を乗り越えられないので、このｉ型半導体層ＡＳを乗り越えるために構成されている。つまり、第３導電膜ｄ３は厚くするとことでステップカバレッジを向上している。第３導電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても同様）の低減に大きく寄与している。
【００７３】
《保護膜ＰＳＶ１》
薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が設けられている。保護膜ＰＳＶ１は主に薄膜トランジスタＴＦＴを湿気から保護するために形成されており、透明性が高く、しかも耐湿性の良いものを使用する。保護膜ＰＳＶ１は、例えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒化シリコン膜で形成されており、１μｍ程度の膜厚で形成される。
【００７４】
保護膜ＰＳＶ１は、図１９に示したように、マトリクス部ＡＲの全体を囲むように形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露出するように除去され、また上側透明ガラス基板ＳＵＢ２の共通電極ＣＯＭを下側透明ガラス基板ＳＵＢ１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡＧＰで接続する部分も除去されている。保護膜ＰＳＶ１とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護効果を考えて厚くされ、後者はトランジスタの相互コンダクタンスｇｍを考慮して薄くされる。従って、図１４に示したように、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広い範囲にわたって保護するようゲート絶縁膜ＧＩより大きく形成されている。
【００７５】
《遮光膜ＢＭ》
上部透明ガラス基板ＳＵＢ２側には、外部光（図１４では上方からの光）がチャネル形成領域として使用されるｉ型半導体層ＡＳに入射しないように遮光膜ＢＭが設けられている。遮光膜ＢＭは図２６にハッチングで示したようなパターンとされている。なお、図２６は図１３におけるＩＴＯ膜からなる第１導電膜ｄ１、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。
【００７６】
遮光膜ＢＭは光に対する遮光性が高い膜、例えばアルミニウム膜やクロム膜等で形成される。この液晶表示装置では、クロム膜がスパッタリングで１３００Å程度の膜厚に形成される。
【００７７】
したがって、薄膜トランジスタＴＦＴ１，ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび大きめのゲート電極ＧＴによってサンドイッチにされ、その部分は外部の自然光やバックライト光が当たらなくなる。遮光膜ＢＭは図２１にハッチングで示したように、画素の周囲に形成され、つまり遮光膜ＢＭは格子状に形成され（所謂、ブラックマトリクス）、この格子で一画素の有効表示領域が仕切られている。この遮光膜ＢＭにより、各画素の輪郭がハッキリとし、コントラストが向上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮光とブラックマトリクスとの２つの機能をもつ。
【００７８】
また、透明画素電極ＩＴＯ１のラビング方向の根本側のエッジ部に対向する部分（図１３の右下部分）が遮光膜ＢＭによって遮光されているから、上記部分にドメインが発生したとしても、ドメインが見えないので、表示特性が劣化することはない。
【００７９】
なお、バックライトを上部透明ガラス基板ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を観察側（外部露出側）とすることもできる。
【００８０】
遮光膜ＢＭは周辺部にも図１９に示したように額縁状のパターンに形成され、そのパターンはドット状に複数の開口を設けた図２６に示したマトリクス部のパターンと連続して形成されている。周辺部の遮光膜ＢＭは図１８〜図２１に示したように、シール部ＳＬの外側に延長され、パソコン等の実装機器に起因する反射光等の漏れ光がマトリクス部に入り込むのを防いでいる。他方、この遮光膜ＢＭは上側透明ガラス基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に留められ、上側透明ガラス基板ＳＵＢ２の切断領域を避けて形成されている。
【００８１】
《カラーフィルタＦＩＬ》
カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基材に染料を着色して構成されている。カラーフィルタＦＩＬは画素に対向する位置にストライプ状に形成され（図２７）、染め分けられている（図２７は図１６の第１導電膜ｄ１、遮光膜ＢＭおよびカラーフィルタＦＩＬのみを描いたもので、Ｒ，Ｇ，Ｂの各カラーフィルタＦＩＬはそれぞれ４５°、１３５°クロスのハッチングを施してある。カラーフィルタＦＩＬは図２６、図２７に示したように、透明画素電極ＩＴＯ１の全てを覆うように大きめに形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極ＩＴＯ１の周縁より内側に形成されている。
【００８２】
カラーフィルタＦＩＬは次のように形成することもできる。先ず、上部透明ガラス基板ＳＵＢ２の表面に染色基材を形成し、フォトリソグラフィ技術で赤色フィルタ形成領域以外の染色基材を除去する。この後、染色基材を赤色染料で染め、固着処理を施し、赤色フィルタＲを形成する。次に、同様な工程を施すことによって、緑色フィルタＧ、青色フィルタＢを順次形成する。
【００８３】
《保護膜ＰＳＶ２》
保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染め分けた染料が液晶ＬＣに漏れることを防止するために設けられている。保護膜ＰＳＶ２は、例えばアクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成されている。
【００８４】
《共通透明画素電極ＩＴＯ２》
共通透明画素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画素毎に設けられた透明画素電極ＩＴＯ１に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明画素電極ＩＴＯ２との間の電位差（電界）に応答して変化する。この共通透明画素電極ＩＴＯ２にはコモン電圧Ｖｃｏｍが印加されるように構成されている。このでは、コモン電圧Ｖｃｏｍは映像信号線ＤＬに印加されるローレベルの駆動電圧Ｖｄｍｉｎとハイレベルの駆動電圧Ｖｄｍａｘとの中間電位に設定されるが、映像信号駆動回路で使用される集積回路の電源電圧を約半分に低減したい場合は、交流電圧を印加すればよい。なお、共通透明画素電極ＩＴＯ２の平面形状は図１８、図１９を参照されたい。
【００８５】
《ゲート端子部》
図２８は液晶パターンの表示マトリクス部の走査信号線ＧＬから外部接続端子ＧＴＭまでの接続構造の説明図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図である。なお、この図は図１９の下方付近に対応し、斜め配線の部分は便宜上一直線状で表した。
【００８６】
ＡＯは写真処理用のマスクパターン、言い換えれば選択的陽極酸化のホトレジストパターンである。従って、このホトレジストは陽極酸化後に除去され、図に示したパターンＡＯは完成品としては残らないが、ゲート配線ＧＬには（Ｂ）の断面図に示したように酸化膜ＡＯＦが選択的に形成されるので、その軌跡が残る。（Ａ）の平面図において、ホトレジストの境界線ＡＯを基準にして左側はレジストで覆って陽極酸化をしない領域、右側はレジストから露出されて陽極酸化される領域である。陽極酸化されたアルミニウムＡｌ層ｇ２は表面にその酸化物ＡＡｌ2 Ｏ3 膜ＡＯＦが形成され、下方の導電部は体積が減少する。勿論、陽極酸化はその導電部が残るように適切な時間、電圧などを設定して行われる。マスクパターンＡＯは走査信号線ＧＬに単一の直線では交差せず、クランク状に折れ曲がって交差させている。
【００８７】
図中、アルミニウムＡｌ層ｇ２は、分かり易くするためにハッチングを施してあるが、陽極酸化されない領域は櫛状にパターニングされている。これは、アルミニウムＡｌ層の幅が広いと、表面にホイスカが発生するので、一本一本の幅は狭くし、それらを複数本並列に束ねた構成とすることにより、ホイスカの発生を防ぎつつ、断線の確率や導電率の犠牲を最低限に抑える狙いである。従って、ここでは櫛の根本に相当する部分もマスクＡＯに沿ってずらしている。
【００８８】
ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接着性が良く、アルミニウムＡｌよりも耐電蝕性の高いクロームＣｒ層ｇ１と、更にその表面を保護し画素電極ＩＴＯ１と同レベル（同層、同時形成）の透明導電層ｄ１とで構成されている。なお、ゲート絶縁膜ＧＩ上およびその側面部に形成された導電層ｄ２およびｄ３は、導電層ｄ２およびｄ３のエッチング時のピンホール等が原因で導電層ｇ２やｇ１が一緒にエッチングされないようにその領域をホトレジストで覆っていた結果として残っているものである。又、ゲート絶縁膜ＧＩを乗り越えて右方向に延長されたＩＴＯ層ｄ１は同様な対策を更に万全とさせたものである。
【００８９】
図２８の（Ａ）の平面図において、ゲート絶縁膜ＧＩはその境界線よりも右側に、保護膜ＰＳＶ１もその境界線よりも右側に形成されており、左側に位置する端子部ＧＴＭはそれらから露出し外部回路との電気的接触ができるようになっている。同図では、ゲート線ＧＬとゲート端子の一つの対のみが示されているが、実際はこのような対が図１２に示したように上下に複数本並べられて端子群Ｔｇ（図１３、図１４）が構成され、ゲート端子の左側は、製造過程では基板の切断領域ＣＴ１を越えて延長され、配線ＳＨｇによって短絡される。製造過程におけるこのような短絡線ＳＨｇは陽極化成時（陽極酸化処理時）の給電と、配向膜ＯＲＩ１のラビング時等に発生する静電破壊を防止する効果を持つ。
【００９０】
《ドレイン端子ＤＴＭ》
図２９は映像信号線ＤＬからその外部接続端子ＤＴＭまでの接続の説明図であって、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図を示す。なお、図２９は図１９の右上付近に対応し、図面の向きは便宜上変えてあるが右端方向が下側透明ガラス基板ＳＵＢ１の上端部（又は下端部）に該当する。
【００９１】
ＴＳＴｄは検査端子であり、ここには外部回路は接続されないが、プローブ針等を接触できるように配線部より幅が広げられている。同様に、ドレイン端子ＤＴＭも外部回路との接続ができるように配線部より幅が広げられている。検査端子ＴＳＴｄと外部接続端子ＤＴＭは上下方向に千鳥状に複数交互に配列され、検査端子ＴＳＴｄは図に示したとおり下側透明ガラス基板ＳＵＢ１の端部に到達することなく終端しているが、ドレイン端子ＤＴＭは図１４に示したように端子群Ｔｄ（添字省略）を構成し、下側透明ガラス基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製造過程中は静電気破壊防止のためその全てが互いに配線ＳＨｄによって短絡される。検査端子ＴＳＴｄが存在する映像信号線ＤＬのマトリクスを挟んで反対側にドレイン接続端子が接続され、逆にドレイン端子ＤＴＭが存在する映像信号線ＤＬのマトリクスを挟んで反対側には検査端子が接続される。
【００９２】
ドレイン端子ＤＴＭは前述したゲート端子ＧＴＭと同様な理由でクロムＣｒ層ｇ１およびＩＴＯ層ｄ１の２層で形成されており、ゲート絶縁膜ＧＩを除去した部分で映像信号線ＤＬと接続されている。ゲート絶縁膜ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜ＧＩの縁をテーパ状に映像信号エッチングするためのものである。ドレイン端子ＤＴＭ上では外部回路との接続を行うため保護膜ＰＳＶ１は勿論、取り除かれている。ＡＯは前述した陽極酸化マスクであり、その境界線から左側がマスクで覆われるが、この図で覆われない部分には層ｇ２が存在しないので、このパターンは直接関係しない。
【００９３】
マトリクス部からドレイン端子ＤＴＭ部までの引出配線は図２０の（Ｃ）部にも示したように、ドレイン端子ＤＴＭ部と同じレベルの層ｄ１，ｇ１のすぐ上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシールパターンＳＬの途中まで積層された構造になっているが、これは断線の確率を最小限に抑え、電蝕し易いアルミニウムＡｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬで出来るだけ保護する狙いである。
【００９４】
《保持容量素子Ｃａｄｄの構造》
透明画素電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端部ト反対側の端部において、隣の走査信号線ＧＬと重なるように形成されている。この重ね合わせは、図１３、図１７からも明らかなように、透明画素電極ＩＴＯ１を一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ１とする保持容量素子（静電容量素子）Ｃａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体膜は薄膜トランジスタＴＦＴのゲート絶縁膜として使用される絶縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。
【００９５】
保持容量素子Ｃａｄｄは、図２４からも明らかなように、走査信号線ＧＬの第２導電膜ｇ２の幅を広げた部分に形成されている。なお、映像信号線ＤＬと交差する部分の第２導電膜ｇ２が映像信号線ＤＬとその短絡の確率を小さくするために細くされている。
【００９６】
保持容量素子Ｃａｄｄの電極ＰＬ１の段差部において、透明画素電極ＩＴＯ１が断線しても、その段差に跨がるように形成された第２導電膜ｄ２および第３導電膜ｄ３で構成された島領域によってその不良は補償される。
【００９７】
《表示装置全体等価回路》
図３０は表示マトリクス部の等価回路とその周辺回路の結線図である。この図は回路図であるが、実際の幾何学的配置に対応して描かれている。ＡＲは複数の画素を二次元状に配列したマトリクスアレイである。
【００９８】
図中、Ｘは映像信号線ＤＬを意味し、添字Ｇ，ＢおよびＲはそれぞれ緑、青および赤の画素に対応して付加されている。Ｙは走査信号線ＧＬを意味し、添字１，２，３，・・・，ｅｎｄは走査タイミングの順序に従って付加されている。
【００９９】
映像信号線Ｘ（添字省略）は上側の映像信号駆動回路Ｈｅに接続されている。すなわち、映像信号線Ｘは、走査信号線Ｙと同様に、映像信号パネルＰＮＬの片側のみに端子が引き出されている。走査信号線Ｙ（添字省略）は垂直走査回路Ｖに接続されている。
【０１００】
ＳＵＰは１つの電圧源から複数に分圧して安定化された電圧源を得るための電源回路やホスト（上位演算処理装置）からのＣＲＴ（陰極線管）用の情報をＴＦＴ液晶表示装置用の情報に交換する回路を含む回路である。
【０１０１】
《保持容量素子Ｃａｄｄの等価回路とその動作》
図３１は図１３に示した画素の等価回路図である。図３１において、Ｃｇｓは薄膜トランジスタＴＦＴのゲート電極ＧＴとソース電極ＳＤ１との間に形成される寄生容量である。寄生容量素子Ｃｇｓの誘電体膜は絶縁膜ＧＩおよび陽極酸化膜ＡＯＦである。Ｃｐｉｘは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）との間に形成される液晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ１，ＯＲＩ２である。Ｖ１ｃは中点電位である。
【０１０２】
保持容量素子Ｃａｄｄの容量（保持容量Ｃａｄｄ）は、薄膜トランジスタＴＦＴがスイッチングするとき、中点電位（画素電極電位）Ｖ１ｃに対するゲート電位変化ΔＶｇの影響を低減するように働く。この様子を式で表すと、次式のようになる。
【０１０３】
ΔＶ１ｃ＝｛Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ）｝×ΔＶｇ
ここで、ΔＶ１ｃはΔＶｇによる中点電位の変化分を表す。この変化分ΔＶ１ｃは液晶ＬＣに加わる直流成分の原因となるが、保持容量Ｃａｄｄを大きくすればする程、その値を小さくすることができる。また、保持容量素子Ｃａｄｄは放電時間を長くする作用もあり、薄膜トランジスタＴＦＴがオフした後の映像情報を長く蓄積する。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を向上し、液晶表示画面の切替え時に前の画像が残る、所謂焼付きを低減することができる。
【０１０４】
前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを完全に覆うよう大きくされている分、ソース電極ＳＤ１、ドレイン電極ＳＤ２とのオーバーラップ面積が増え、従って寄生容量Ｃｇｓが大きくなり、中点電位Ｖ１ｃはゲート（走査）信号Ｖｇの影響を受け易くなるという逆効果が生じる。しかし、保持容量素子Ｃａｄｄを設けることにより、このデメリットも解消できる。
【０１０５】
保持容量素子Ｃａｄｄの保持容量Ｃａｄｄは画素の書込み特性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、寄生容量Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜３２・Ｃｇｓ）程度の値に設定する。
【０１０６】
《保持容量素子Ｃａｄｄ電極線の結線方法》
保持容量電極線としてのみ使用される初段の走査信号線ＧＬ（Ｙ0 ）は、図３０に示したように、共通透明画素電極ＩＴＯ２（Ｖｃｏｍ）と同じ電位にする。図１９に示した例では、初段の走査信号線は端子ＧＴＯ、引出線ＩＮＴ、端子ＤＴ０および外部配線を通じて共通電極ＣＯＭに短絡される。或いは、初段の保持容量電極線Ｙ0 は最終段の走査信号線Ｙｅｎｄに接続、Ｖｃｏｍ以外の直流電位点（交流接地点）に接続するか、または垂直走査回路Ｖから１つ余分に走査パルスＹ0 を受けるように接続してもよい。
【０１０７】
《外部回路との接続構造》
図２２に示したように、テープキャリアパッケージＴＣＰは、走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅ，Ｈｏを構成する集積回路チップＣＨＩをフレキシブル配線基板（通称ＴＡＢ；Ｔａｐｅ，Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）であり、図２０はこれを映像信号パネルＰＮＬの、ここでは映像信号回路用端子ＤＴＭに接続した状態を示したものである。これら映像信号駆動回路Ｈｅや垂直走査回路Ｖを構成する液晶パネルの駆動用集積回路（液晶ドライバ）は前記した本発明の製造方法により製造したＭＯＳトランジスタを用いている。
【０１０８】
ＴＢは集積回路ＣＨＩの入力端子・配線部であり、ＴＭは集積回路ＣＨＩの出力端子・配線部で、それぞれの内側の先端部（通称インナーリード）には集積回路ＣＨＩのボンディングパッドＰＡＤが所謂フェースダウンボンディング法により接続されている。端子ＴＢ、ＴＭの外側の先端部（通称アウターリード）はそれぞれ半導体集積回路チップＣＨＩの入力及び出力に対応し、半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路ＳＵＰに異方性導電膜ＡＣＦによって液晶パネルＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳＶ１を覆うように液晶パネルに接続されている。従って、外部接続端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かテープキャリアパッケージＴＣＰの少なくとも一方で覆われるので、電蝕に対して強くなる。
【０１０９】
ＢＦ１はポリイミド等からなるベースフィルムであり、ＳＲＳは半田付けの際、半田が余計なところへ付かないようマスクするためのソルダレジスト膜である。シールパターンＳＬの外側の上下ガラス基板の間隙は洗浄後にエポキシ樹脂ＥＰＸ等により保護され、テープキャリアパッケージＴＣＰと上側透明ガラス基板ＳＵＢ２の間には更にシリコーン樹脂ＳＩＬが充填されて保護が多重化されている。
【０１１０】
《製造方法》
次に、上記した液晶表示装置の下側透明ガラス基板ＳＵＢ１側の製造方法について図３２〜図３４を参照して説明する。なお、各図において、中央の文字は工程名の略称であり、左側は図１４に示した画素部分、右側は図２８に示したゲート端子付近の断面形状で見た加工の流れを示す。また、工程Ｄを除き、工程Ａ〜工程Ｉは各写真処理に対応して区分けしたもので、各工程のいずれの断面図も写真処理後の加工が終わり、フォトレジストを除去した段階を示している。なお、写真処理とは、フォトレジストの塗布からマスクを使用した選択露光を経てそれを現像するまでの一連の作業を示すものとし、繰り返しの説明は避ける。以下、区分けした工程に従って説明する。
【０１１１】
工程Ａ（図３２）
７０５９ガラス（商品名）からなる下側透明ガラス基板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理により設けた後、５００°Ｃ、６０分間のベークを行う。下側透明ガラス基板ＳＵＢ１の上に膜厚が１１００ÅのクロムＣｒからなる第１導電膜ｇ１をスパッタリングにより設け、写真処理後、エッチング液として硝酸第２セリウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッチングし、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バスラインＳＨｇ、ドレイン端子ＤＴＭを短絡するバスラインＳＨｄ、陽極酸化バスラインＳＨｇに接続された陽極酸化パッド（図示せず）を形成する。
工程Ｂ（図３２）
膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔａ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２をスパッタリングにより設ける。写真処理後、リン酸と硝酸および氷酢酸の混酸液で第２導電膜ｇ２をエッチングする。
【０１１２】
工程Ｃ（図３２）
写真処理後（前述した陽極酸化マスクＡＯ形成後）、３％酒石酸をアンモニアによりＰＨ６．２５±０．０５に調整した溶液をエチレングリコール液で１：９に希釈した液からなる陽極酸化液中に下側透明ガラス基板ＳＵＢ１を浸漬し、化成電流密度が０．５ｍＡ／ｃｍ2 になるように調整（定電流化成）する。次に、所定のＡｌ2 Ｏ3 膜厚が得られるのに必要な化成電圧１２５Ｖに達するまで陽極酸化を行う。その後、この状態で数１０分保持するのが望ましい（定電圧化成）。これは、均一なＡｌ2 Ｏ3 膜を得る上で大事なことである。それによって、導電膜ｇ２は陽極酸化され、走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される。
【０１１３】
工程Ｄ（図３３）
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設け、プラズマＣＶＤ装置にシランガス、水素ガスを導入して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを導入して、膜厚が３００ÅのＮ（＋）型非晶質Ｓｉ膜を形成する。
【０１１４】
工程Ｅ（図３３）
写真処理後、ドライエッチングガスとしてＳＦ6 、ＣＣｌ4 を使用してＮ（＋）型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を選択的にエッチングすることにより、ｉ型半導体層ＡＳの島を形成する。
【０１１５】
工程Ｆ（図３３）
写真処理後、ドライエッチングガスとしてＳＦ6 を使用して窒化Ｓｉ膜を選択的にエッチングする。
【０１１６】
工程Ｇ（図３４）
膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１をスパッタリングにより設ける。写真処理後、エッチング液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択的にエッチングすることにより、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成する。
【０１１７】
工程Ｈ（図３４）
膜厚が６００ÅのクロムＣｒからなる第２導電膜ｄ２をスパッタリングにより設け、さらに膜厚が４０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第３導電膜ｄ３をスパッタリングにより設ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液でエッチングし、第２導電膜ｄ２を工程Ａと同様な液でエッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。次に、ドライエッチング装置にＣＣｌ4 、ＳＦ6 を導入して、Ｎ（＋）型非晶質Ｓｉ膜をエッチングすることにより、ソースとドレイン間のＮ（＋）型半導体層ｄ０を選択的に除去する。
【０１１８】
工程Ｉ（図３４）
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設ける。写真処理後、ドライエッチングガスとしてＳＦ6 を使用した写真蝕刻技術（フォトリソグラフィ技術）で窒化Ｓｉ膜を選択的にエッチングすることによって、保護膜ＰＳＶ１を形成する。
【０１１９】
このようにして製造した下側透明ガラス基板ＳＵＢ１の内側最表面に配向膜を形成し、別途の製造工程で制作した上側透明ガラス基板ＳＵＢ２とを貼り合わせ、貼り合わせギャップに液晶ＬＣを挟持し、シール材で封止すると共に、両面に偏向板（ＰＯＬ１，２）を貼付して液晶パネルＰＮＬを得る。
【０１２０】
この液晶パネルＰＮＬを、バックライト、その他の光学フィルム等と共に積層し、各種の駆動回路基板を組み込んで液晶表示装置（液晶表示モジュール）に一体化する。
【０１２１】
図３５は液晶パネルと駆動回路基板とを接続した状態を示す平面図である。ＣＨＩは液晶パネルＰＮＬを駆動する集積回路（ＩＣ）チップ（下側の５個は垂直走査回路側のＩＣ、左側の１０個は映像信号駆動回路側のＩＣである。なお、おれらの集積回路の数は液晶パネルの解像度により異なり、高精細化されるほどその数は多く必要となる。
【０１２２】
ＴＣＰは図２２、図２３に示したように、駆動回路のＩＣチップＣＨＩがテープオートメーティッドボンディング（ＴＡＢ）法により実装されたテープキャリアパッケージ（ＴＣＰ）、ＰＣＢ１は上記ＴＣＰやコンデンサ等が実装された駆動回路基板で、映像信号駆動回路用と走査信号駆動回路用の２つに分割されている。
【０１２３】
ＦＧＰはフレームグランドパッドであり、シールドケースＳＨＤに切り込んで設けられたバネ状の破片が半田付けされる。ＦＣは下側の駆動回路基板ＰＣＢ１と左側の駆動回路基板ＰＣＢ１を電気的に接続するフラットケーブルである。
【０１２４】
フラットケーブルＦＣとしては、図に示したように、複数のリード線（りん青銅の素材にＳｎ鍍金を施したもの）をストライプ状のポリエチレン層とポリビニルアルコール層とでサンドイッチして支持したものを使用する。
【０１２５】
《ＴＣＰの接続構造》
前記図２２は走査信号駆動回路Ｖや映像信号駆動回路Ｈを構成する集積回路チップＣＨＩがフレキシブル配線基板に搭載されたテープキャリアパッケージの断面図であり、図２３はそれを液晶パネルの、ここでは走査信号回路用端子ＧＴＭに接続した状態を示す要部断面図である。
【０１２６】
ＴＴＢは集積回路チップＣＨＩの入力端子・配線部であり、ＴＴＭは集積回路チップＣＨＩの出力端子・配線部であって、例えばＣｕからなり、それぞれの内側の先端部（インナーリード）には集積回路チップＣＨＩのボンディングパッドＰＡＤが所謂フェースダウンボンディング法により接続されることは前記した通りである。
【０１２７】
また、端子ＴＴＢ、ＴＴＭの外側の先端部（アウターリード）は、それぞれ半導体集積回路チップＣＨＩの入力および出力に対応し、半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路ＳＵＰに異方性導電膜ＡＣＦによって液晶パネルＰＮＬに接続されることも前記したとおりである。
【０１２８】
パッケージＴＣＰは、その先端部が液晶パネルＰＮＬ側の接続端子ＧＴＭを露出した保護膜ＰＳＶ１を覆うように液晶パネルＰＮＬに接続されている。従って、外側接続端子ＧＴＭ（ＤＴＭ）は保護膜ＰＳＶ１はパッケージＴＣＰの少なくとも一方で覆われるので電蝕に対して強くなる。
【０１２９】
前記したように、ＢＦ１はポリイミド等の樹脂からなるベースフィルムであり、ＳＲＳは半田付けの際に半田が余計なところに付着しないようにマスクするためのソルダレジスト膜である。シールパターンＳＬの外側の上下の透明ガラス基板の隙間は、洗浄後にエポキシ樹脂ＥＰＸ等で保護され、パッケージＴＣＰと上側透明ガラス基板ＳＵＢ２の間には更にシリコン樹脂ＳＩＬが充填されて保護が多重化されている。
【０１３０】
《駆動回路基板ＰＣＢ２》
駆動回路基板ＰＣＢ２には、ＩＣ、コンデンサ、抵抗等の電子部品が搭載されている。前記したように、この駆動回路基板ＰＣＢ２には１つの電圧源から分圧して安定化した複数の電圧源を得るための電源回路や、ホストからのＣＲＴ用の情報を液晶表示装置用の情報に変換する回路を含む回路ＳＵＰが搭載されている。なお、ＣＪは外部と接続される図示しないコネクタのためのコネクタ接続部である。
【０１３１】
駆動回路基板ＰＣＢ１と駆動回路基板ＰＣＢ２とはフラットケーブルＦＣ等のジョイナーＪＮにより電気的に接続される。
【０１３２】
図３６は本発明による液晶表示装置を実装した電子機器の一例であるノートパソコンの外観図である。
【０１３３】
このノートパソコンは、キーボード部と表示部とをヒンジで接続してなり、キーボード部にはＣＰＵ等からなるホストコンピュータが搭載され、表示部には前記した本発明にかかる液晶表示装置が液晶表示モジュール（ＭＤＬ）として実装されている。
【０１３４】
この液晶表示モジュールを構成する液晶パネルＰＮＬの周辺には駆動回路基板ＰＣＢ１，ＰＣＢ２，ＰＣＢ３、バックライト用のインバータ電源ＩＶ等が搭載されている。なお、ＣＴはホスト側と接続するコネクタ、ＴＣＯＮはホスト側から入力する表示信号に基づいて液晶パネルＰＮＬに画像を表示するための信号処理、タイミング信号等を生成する制御回路である。
【０１３５】
本発明による液晶表示装置は、図３６に示したようなノート型等の可搬型パソコンに限らず、ディスクトップ型モニター等の据え置き型パソコン、その他の機器の表示デバイスにも使用できることは言うまでもない。
【０１３６】
なお、本発明は上記したＴＣＰにドライバを搭載した形式に限らず、液晶パネルを構成する絶縁基板（ガラス基板）の周辺に直接トランジスタを形成する方式にも同様に適用できる。また、本発明は、縦電界方式のアクティブマトリクス型液晶表示装置に限って適用されるものではなく、横電界方式のアクティブマトリクス型液晶表示装置、あるいは単純マトリクス方式の液晶表示装置にも同様に適用できる。
【０１３７】
【発明の効果】
以上説明したように、本発明によれば、従来はイオン打ち込み層ごとに別々のホトマスクを容易していたのに対し、イオン打ち込み用のスルー酸化膜の膜厚の違いと、ＭＯＳトランジスタの製造プロセスの順序を変更することによって一回のイオン打ち込みで濃度の異なる不純物領域を形成することができ、ホトマスクの数が低減されると共に、工程数を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの製造方法におけるイオン打ち込みの原理を説明する模式図である。
【図２】本発明によるＭＯＳトランジスタの製造方法の１実施例を模式的に示す処理工程図である。
【図３】本発明によるＭＯＳトランジスタの製造方法の１実施例を模式的に示す図２に続く処理工程図である。
【図４】本発明を液晶パネルのドライバの製造プロセスに適用した実施例を説明する工程図である。
【図５】本発明を液晶パネルのドライバの製造プロセスに適用した実施例を説明する図４に続く工程図である。
【図６】本発明を液晶パネルのドライバの製造プロセスに適用した実施例を説明する図５に続く工程図である。
【図７】本発明を液晶パネルのドライバの製造プロセスに適用した実施例を説明する図６に続く工程図である。
【図８】本発明によるＭＯＳトランジスタの製造方法の他の実施例を模式的に示す処理工程図である。
【図９】本発明によるＭＯＳトランジスタの製造方法の他の実施例を模式的に示す図８に続く処理工程図である。
【図１０】本発明の適用が可能なプレーナ型ＭＯＳトランジスタの模式的な構造図である。
【図１１】本発明の適用が可能なＬＯＣＯＳオフセット型ＭＯＳトランジスタの模式的な構造図である。
【図１２】本発明を適用したＬＯＣＯＳオフセット型ＭＯＳトランジスタの模式的な構造図である。
【図１３】本発明による縦電界方式のアクティブ・マトリクス方式カラー液晶表示装置を構成する一画素とブラックマトリクスＢＭの遮光領域およびその周辺を示す平面図である。
【図１４】図８の３−３切断線における一画素とその周辺を示す断面図である。
【図１５】図８の４ー４切断線における付加容量素子Ｃａｄｄの断面図である。
【図１６】図８の画素を複数配置した液晶表示部の要部平面図である。
【図１７】表示パネルのマトリクス周辺部の構成を説明するための平面図である。
【図１８】図１２の周辺部をやや誇張し更に具体的に説明するための平面図である。
【図１９】上下の透明ガラス基板の電気的接続部を含む液晶パネルの角部の拡大平面図である。
【図２０】マトリクスの画素部を中央に、両側に液晶パネルの角付近と映像信号端子付近を示す断面図である。
【図２１】左側に走査信号端子を、右側に外部接続端子の無い液晶パネル縁部分を示す断面図である。
【図２２】駆動回路を構成する集積回路チップがフレキシブル配線基板に搭載されたテープキャリアパッケージの構造を示す断面図である。
【図２３】テープキャリアパッケージを液晶パネルの映像信号回路用端子に接続した状態を示す要部断面図である。
【図２４】図８に示した画素の導電層ｇ２とｉ型半導体層ＡＳのみを描いた平面図である。
【図２５】図８に示した画素の導電層ｄ１、ｄ２、ｄ３のみを描いた平面図である。
【図２６】図８に示した画素の画素電極層、遮光膜およびカラーフィルタ層のみを描いた平面図である。
【図２７】図１１に示した画素配列の画素電極層、遮光膜およびカラーフィルタ層のみを描いた要部平面図である。
【図２８】ゲート端子とゲート配線の接続部近辺の説明図である。
【図２９】ドレイン端子と映像信号線との接続部付近の説明図である。
【図３０】アクティブ・マトリクス方式のカラー液晶表示装置の液晶表示部を示す等価回路図である。
【図３１】図８に示した画素の等価回路図である。
【図３２】下側透明ガラス基板側の製造工程の説明図である。
【図３３】下側透明ガラス基板側の製造工程の図３２に続く説明図である。
【図３４】下側透明ガラス基板側の製造工程の図３３に続く説明図である。
【図３５】液晶パネルと駆動回路基板とを接続した状態を示す平面図である。
【図３６】本発明の液晶表示装置を実装した電子機器の一例を説明するノートパソコンの外観図である。
【図３７】従来の不純物領域の形成プロセスの一例を説明する処理工程図である。
【図３８】従来の不純物領域の形成プロセスの他例を説明する処理工程図である。
【図３９】高耐圧系ＭＯＳトランジスタを有するアクティブマトリクス型液晶パネルのドライバの製造プロセスを説明する概略工程図である。
【図４０】高耐圧系ＭＯＳトランジスタを有するアクティブマトリクス型液晶パネルのドライバの製造プロセスを説明する図３９に続く概略工程図である。
【符号の説明】
ＨＮＷ  高耐圧系ＰＭＯＳトランジスタのウエル
ＨＰＷ  高耐圧系ＮＭＯＳトランジスタのウエル
ＮＷ  低耐圧系ＰＭＯＳトランジスタのウエル
ＰＷ  低耐圧系ＮＭＯＳトランジスタのウエル
ＨＮＭ  高耐圧系ＮＭＯＳトランジスタのドレイン・ソース部の電界緩和層
ＨＰＭ  高耐圧系ＰＭＯＳトランジスタのドレイン・ソース部の電界緩和層
ＮＦ  高耐圧系ＮＭＯＳトランジスタのウエルおよび低耐圧系ＮＭＯＳトランジスタのウエルのフィールド領域のチャネルストッパー
ＰＦ  高耐圧系ＰＭＯＳトランジスタのウエルおよび低耐圧系ＰＭＯＳトランジスタのウエルのフィールド領域のチャネルストッパー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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