(57)【特許請求の範囲】
【請求項１】
表面を有する半導体デバイスであって、
前記表面の下に形成された、第１の導電率の第１ウェル領域と、
前記表面の下に形成された、前記第１の導電率の第２ウェル領域と、
前記第１および第２ウェル領域の下に形成された、前記第１の導電率の導電性下地領域とを備え、
前記導電性下地領域が、前記第１および第２ウェル領域に対して斜めに配置されて、前記第１ウェル領域と前記導電性下地領域との間に第１の導電性境界が形成され、そして、前記第２ウェル領域と前記導電性下地領域との間に第２の導電性境界が形成されて、前記第１ウェル領域と前記第２ウェル領域との間に下地の導電経路が設けられる
ことを特徴とする半導体デバイス。
【請求項２】
前記導電性下地領域がＮ−形ドーピングされ、前記第１および第２ウェル領域がＮ−形ドーピングされ、当該デバイスは、前記第１および第２ウェル領域の下に形成された、前記第１の導電率の第２の導電性下地領域をさらに備え、前記第２の導電性下地領域は、前記導電性下地領域と平行である、請求項１に記載の半導体デバイス。
【請求項３】
表面を有する半導体デバイスであって、
前記表面の下に形成された、第１の導電率の第１ウェル領域と、
前記表面の下に形成された、前記第１の導電率の第２ウェル領域と、
前記第１および第２のウェル領域の下に形成された、前記第１の導電率の複数の導電性下地領域とを備え、
前記複数の導電性下地領域は下地メッシュ構造に構成され、そして、前記下地メッシュ構造は前記第１および第２のウェル領域に対して斜めに配置されて、前記第１ウェル領域と前記下地メッシュ構造との間に複数の第１の導電性境界が形成され、そして、前記第２ウェル領域と前記下地メッシュ構造との間に複数の第２の導電性境界が形成されて、前記第１ウェル領域と前記第２ウェル領域との間に複数の下地の導電経路が設けられる
ことを特徴とする半導体デバイス。
【請求項４】
前記下地メッシュ構造が、前記第１ウェル領域に対して４５°回転されており、そして／または、前記下地メッシュ構造が、前記第２ウェル領域に対して４５°回転されており、そして／または、前記下地メッシュ構造のエリアが、前記第１の導電率の前記導電性下地領域とギャップエリアとの間で均等に分割されている、請求項３に記載の半導体デバイス。
【請求項５】
前記下地メッシュ構造の下に形成された、第２の導電率の第２下地層をさらに含み、隣接する平行な導電性下地領域の間のギャップは、前記表面と前記第２下地層との間の導電経路のピンチオフを防止するのに充分に広い、請求項３に記載の半導体デバイス。
【請求項６】
表面を有する半導体デバイスであって、
前記表面の下に形成された、第１の導電率の第１ウェル領域と、
前記表面の下に形成された、前記第１の導電率の第２ウェル領域と、
前記表面の下に形成された、第２の導電率の領域と、
前記第１および第２のウェル領域および前記領域の下に形成された、前記第１の導電率の導電性下地領域とを備え、
前記導電性下地領域が、前記第１および第２のウェル領域、並びに、前記領域に対して斜めに配置されて、前記第１ウェル領域と前記導電性下地領域との間に第１の導電性境界が形成され、そして、前記第２ウェル領域と前記導電性下地領域との間に第２の導電性境界が形成されて、前記領域を孤立させることを防止するように、前記第１ウェル領域と前記第２ウェル領域との間に下地の導電経路が設けられる
ことを特徴とする半導体デバイス。
【請求項７】
前記導電性下地領域がＮ−形ドーピングされている、請求項１、３または６に記載の半導体デバイス。
【請求項８】
前記第１ウェル領域がＮ−形ドーピングされており、そして、前記第２ウェル領域がＮ−形ドーピングされている、請求項７に記載の半導体デバイス。
【請求項９】
前記第１ウェル領域が、ｐ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含み、そして、前記第２ウェル領域がｐ−形ＭＯＳＦＥＴを含む、請求項８に記載の半導体デバイス。
【請求項１０】
前記導電性下地領域がＮ−形ドーピングされており、前記第１ウェル領域および前記第２ウェル領域がＮ−形ドーピングされており、そして、前記第１ウェル領域および前記第２ウェル領域が、ｐ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含んでおり、前記領域がＰ−形ドーピングされており、そして、前記領域がＮ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含む、請求項１または６に記載の半導体デバイス。
【請求項１１】
前記導電性下地領域がＰ−形ドーピングされている、請求項１、３または６に記載の半導体デバイス。
【請求項１２】
前記第１ウェル領域がＰ−形ドーピングされており、そして、前記第２ウェル領域がＰ−形ドーピングされている、請求項１１に記載の半導体デバイス。
【請求項１３】
前記第１ウェル領域がＮ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含み、そして、前記第２ウェル領域がＮ−形ＭＯＳＦＥＴを含む、請求項１２に記載の半導体デバイス。
【請求項１４】
前記導電性下地領域がＰ−形ドーピングされており、前記第１ウェル領域および前記第２ウェル領域の各々がＰ−形ドーピングされており、そして、前記第１ウェル領域および前記第２ウェル領域が、Ｎ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含んでおり、前記領域がＮ−形ドーピングされており、そして、前記領域がＰ−形ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含む、請求項１または６に記載の半導体デバイス。
【請求項１５】
前記導電性下地領域が帯状の形状を有する、請求項１、３または６に記載の半導体デバイス。
【請求項１６】
前記導電性下地領域が、前記第１および第２のウェル領域に基板バイアス電圧を送る、請求項１または６に記載の半導体デバイス。
【請求項１７】
前記下地メッシュ構造が、前記第１および第２のウェル領域に基板バイアス電圧を送る、請求項３に記載の半導体デバイス。
【請求項１８】
前記導電性下地領域と前記第１ウェル領域とが、４５°の角度を形成し、そして／または前記導電性下地領域と前記第２ウェル領域とが、４５°の角度を形成する、請求項１または６に記載の半導体デバイス。
【請求項１９】
前記導電性下地領域と前記領域とが、４５°の角度を形成する、請求項６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）に関する。本発明は特にＭＯＳＦＥＴに基板バイアス電圧を送る分野に関する。本明細書は１つには表面ウェル領域内のＭＯＳＦＥＴ用に基板バイアス電圧を送るための斜めのディープウェル領域を開示する。１つには、本明細書は表面ウェル領域内のＭＯＳＦＥＴ用に特定の基板バイアス電圧を送るための斜めのディープウェル領域をも開示する。
【背景技術】
【０００２】
半導体基板上に形成されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を有する半導体デバイスの物理的配置を作製することは難題である。物理的配置を作製するために膨大な時間と資源とが費やされる。しかし、新規の物理的配置が既存の物理的配置の相当部分を利用すれば、資源の消費を最小限に抑えることが可能である。例えば、基板バイアスがかからないＭＯＳＦＥＴを有する既存の物理的配置が使用され、新規の物理的設計のニーズに応じて修正されれば、基板バイアスがかかるＭＯＳＦＥＴを有する新規の物理的配置を作製する費用は少なくなろう。残念なことに、既存の物理的配置を修正するこのような工程には一般的には、半導体デバイスの表面上に基板バイアス電圧用の追加の経路層を形成する必要があり、既存の物理的配置が利用できる表面積のすべてではないにせよほとんどを使用するので重大な問題が生ずる。
【発明の開示】
【課題を解決するための手段】
【０００３】
表面ウェル領域内のＭＯＳＦＥＴ用に基板バイアス電圧を送るための斜めのディープウェル領域が提供され、説明される。
【発明を実施するための最良の形態】
【０００４】
本明細書に組み込まれ、その一部を構成する添付図面は本発明の実施形態を図示し、発明の説明とともに本発明の原理を説明する役割を果たす。
【０００５】
ここで実施例が添付図面に示されている本発明の好適な実施形態を詳細に参照する。本発明は好適な実施形態に関連して説明されるが、本発明をそれらの実施形態に限定することを意図するものではないことが理解されよう。逆に、本発明は添付の請求項によって規定される本発明の趣旨および範囲内に含まれる代替、修正および等価の実施形態を包括することを意図するものである。さらに、本発明の下記の詳細な説明中、本発明を完全に理解するために多くの特定の細部が開示される。しかし、本発明をこれらの特定の細部なしで実施してもよいことが当業者には理解されよう。
【０００６】
本発明の下記の説明は、ｐ−形基板およびＮ−形ウェル工程が利用された場合にＮ−形ドーピングの導電性下地領域を経て表面のＮウェル内に形成されたｐＦＥＴ（すなわちｐ−形ＭＯＳＦＥＴ）に基板バイアス電圧を送ることに照準が当てられるが、本発明はｎ−形基板およびＰ−形ウェル工程が利用された場合にＰ−形ドーピングの導電性下地領域を経て表面のＰウェル内に形成されたｎＦＥＴ（すなわちｎ−形ＭＯＳＦＥＴ）に基板バイアス電圧を送ることにも等しく応用可能である。
【０００７】
図１は本発明の実施形態によりｐ−形基板およびＮ−ウェル工程が利用された場合にＮ−ウェル１０内に形成されたｐＦＥＴ５０（すなわちｐ−形ＭＯＳＦＥＴ）の上面図を示しており、ちなみにｐＦＥＴ５０はそのバルク／基板Ｂの端子に印加された基板バイアス電圧Ｖｎｗを有している。図１に示されているように、ｐＦＥＴ５０はゲートＧと、ドレンＤ（ｐ−形ドーピング）と、ソースＳ（ｐ−形ドーピング）と、バルク／基板Ｂの端子とを有している。特に、バルク／基板Ｂの端子はＮ−ウェル１０に結合されている。したがって、バルク／基板Ｂの端子に印加された電圧はＮ−ウェル１０によって受けられる。Ｎウェルは、ｎ−形ドーピングされている。ｎ−形ドーパントでドーピングされた半導体デバイスの領域は１つの種類の導電率を有し、一方、ｐ−形ドーパントでドーピングされた半導体デバイスの領域は別の種類の導電率を有している。典型的には、半導体デバイスの異なる領域で様々なドーパント濃度が利用される。
【０００８】
ｐＦＥＴ５０には性能に影響を及ぼすために基板バイアスがかけられる。基板バイアスがかからないと、ソースＳとバルク／基板Ｂの端子とは互いに結合される。基板バイアスがかかると、ソースＳとバルク／基板Ｂの端子とは互いに結合されない。基板バイアスによってソースＳとｐＦＥＴ５０のバルク／基板Ｂの端子との電位差の制御が可能になり、ｐＦＥＴ５０の電圧閾値レベルを電気的に調整することが可能になる。
【０００９】
基板バイアスがかかる場合、バルク／基板Ｂの端子は基板バイアス電圧Ｖｎｗを受ける。前述の通り、バルク／基板Ｂの端子はＮ−ウェル１０への接続をなす。したがって、基板バイアス電圧ＶｎｗはＮ−ウェル１０に印加される。
【００１０】
基板バイアス電圧Ｖｎｗを有するｐＦＥＴ５０をサポートするために半導体デバイス用にまったく新規の物理的配置を作製するのではなく、既存の物理的配置を修正することが可能である。特に、既存の物理的配置は、基板バイアス電圧ＶｎｗをＮ−ウェル１０に送るために斜めのディープＮ−ウェル領域を含んでいるが、斜めのディープＮ−ウェルはＮ−ウェルの下にある導電性下地ウェルである。それによって追加の経路用に多くの空いた表面積を有していない半導体デバイスの表面上に別の表面経路層を作製する必要がなくなる。
【００１１】
特に、基板バイアス電圧Ｖｎｗは表面金属層とは反対側の（導電性下地ウェル層である）１つまたはいくつかの斜めのディープＮ−ウェル領域内でＮ−ウェル内まで送られる。このアプローチの利点は、典型的には半導体デバイスの稠密にパッケージされた表面積には追加の金属経路層用の空間はわずかしか、またはまったくないが、半導体デバイスの表面の下のエリアは、一般に周波数応答が弱く、ウェルの抵抗がともすれば高いことによりウェルを経た信号の伝送が阻害されるので利用されない場合が多いことにある。本発明では、斜めのディープＮ−ウェル領域は信号を伝送するのではなく、基板バイアス電圧Ｖｎｗを保持し、配分する役割を果たす。
【００１２】
図２は本発明の実施形態による半導体デバイスの表面７０の下の（表面Ｎ−ウェルとしても知られている）Ｎ−ウェル１０と斜めのディープＮ−ウェル領域２０との相対的な位置を示している。Ｎ−ウェル１０は半導体デバイスの表面７０の下に形成され、Ｎ−形ドーピングされている。斜めのディープＮ−ウェル領域２０が基板バイアス電圧ＶｎｗをＮ−ウェルに送るための導電性下地経路層と同様の機能を果たすことが可能であるようにする下地の導電性境界２５を斜めのディープＮ−ウェル領域２０とＮ−ウェル１０とが共用するように、斜めのディープＮ−ウェル領域２０はＮ−ウェル１０の下に形成されている。すなわち、斜めのディープＮ−ウェル領域２０は下地の導電性境界２５に沿ってＮ−ウェル１０に接触する。さらに、斜めのディープＮ−ウェル領域２０は半導体デバイスの表面７０の下に埋設されている。斜めのディープＮ−ウェル領域２０はｎ−形ドーピングされている。ｎ−形基板およびＰ−ウェル工程が利用される場合には、Ｐ−形ドーピングの斜めのディープウェルは基板バイアス電圧を表面のＰ−ウェルに送るための導電性下地経路層として機能するように利用されることを理解されたい。
【００１３】
下地の導電性境界２５の寸法とサイズとがＮ−ウェル１０と斜めのディープＮ−ウェル領域２０との間の導電経路の抵抗値を決定する。下地の導電性境界２５のサイズが大きくなると、Ｎ−ウェル１０と斜めのディープＮ−ウェル領域２０との間の下地の導電経路の抵抗が低下して、抵抗値が低い導電経路が生成される。
【００１４】
本発明の一実施形態による複数のＮ−ウェル（例えばＮ−ウェル＿１およびＮ−ウェル＿２）および斜めのディープＮ−ウェル（ＤＤＮＷ）領域３１０の上面図が図３Ａに示されている。斜めのディープＮ−ウェル（ＤＤＮＷ）領域３１０は連続する平面層ではなく、パターン層である。図３Ａに示されているように、斜めのディープＮ−ウェル領域３１０は帯状の形状を有しており、半導体デバイスのＮ−ウェル＿１およびＮ−ウェル＿２の下にある。斜めのディープＮ−ウェル領域３１０、Ｎ−ウェル＿１およびＮ−ウェル＿２はＮ−形ドーピングされている。さらに、斜めのディープＮ−ウェル領域３１０の方位はＮ−ウェル＿１およびＮ−ウェル＿２に対して斜めであり、すなわち傾斜している。一実施形態では、斜めのディープＮウェル領域３１０はＮ−ウェル（例えばＮ−ウェル＿１またはＮ−ウェル＿２）と約４５°の角度をなしている。
【００１５】
斜めのディープＮ−ウェル領域３１０は他の構造を有することが可能であり、および複数の斜めのディープＮ−ウェル領域は様々な配置へとパターン化可能であることを理解されたい。例えば、斜めのディープＮ−ウェル領域３１０と平行に、斜めのディープＮ−ウェル領域３１０から離隔した位置に追加の斜めのディープＮ−ウェル領域を配置することが可能である。さらに、方位を約９０°回転させることによって、斜めのディープＮ−ウェル領域３１０の回転バージョンを作製可能である。その上、斜めのディープＮ−ウェル領域３１０と回転バージョンとをＮ−ウェル＿１およびＮ−ウェル＿２の下にＸパターン（または十字パターン）として配置することが可能である。
【００１６】
斜めのディープＮ−ウェル領域３１０は、ｐＦＥＴ３７０に基板バイアスがかかるように基板バイアス電圧ＶｎｗをＮ−ウェル＿１およびＮ−ウェル＿２に送る。したがって、Ｎ−ウェル＿１、Ｎ−ウェル＿２または斜めのディープＮ−ウェル領域３１０の上のような空いている表面積があればどこにでも基板バイアス電圧Ｖｎｗ用の接点を形成することが可能である。加えて、斜めのディープＮ−ウェル領域３１０によって、ｎＦＥＴ３８０が上に形成されるｐ−形領域またはｐ−ウェル領域３８５の孤立化を防止することにより、何らかの方法でｎＦＥＴ（ｎ−形ＭＯＳＦＥＴ）３８０に基板バイアスをかけることが可能になる。したがって斜めのディープＮ−ウェル領域３１０によって、ｐ−ウェル領域３８５と斜めのディープＮ−ウェル領域３１０の下に形成された下地層との間に導電経路を形成し得る。さらに、斜めのディープＮ−ウェル領域３１０の位置およびサイズはＮ−ウェル、およびｐ−形領域すなわちＰ−ウェルの分布に基づいているが、目標は抵抗値が低い導電経路を備えることにある。しかし、斜めのディープＮ−ウェル領域３１０の寸法およびサイズは斜めのディープＮ−ウェル領域３１０の下に形成されている下地層からｐ−形領域すなわちＰ−ウェルが隔離されることを防止するものである必要がある。
【００１７】
図３Ｂは本発明の実施形態による図３Ａの矢印３９９に沿った側面図を示している。図３Ｂに示されているように、Ｎ−ウェル＿１と斜めのディープＮ−ウェル領域３１０との間には下地の第１の導電性境界３９６がある。さらに、Ｎ−ウェル＿２と斜めのディープＮ−ウェル領域３１０との間には下地の第２の導電性境界３９７がある。基板バイアス電圧Ｖｎｗは下地の第１および第２の導電性境界３９６および３９７を経てＮ−ウェル＿１およびＮ−ウェル＿２に送られる。
【００１８】
図４は本発明の一実施形態による複数のＮ−ウェル（例えばＮ−ウェル＿１およびＮ−ウェル＿２）およびメッシュ構造を形成する複数の斜めのディープＮ−ウェル（ＤＤＮＷ）領域の上面図を示している。この図では、斜めのディープＮ−ウェル領域４１０Ａおよび４１０Ｂは斜めのディープＮ−ウェル領域４１２Ａ、４１２Ｂおよび４１２Ｃと直交している。このように、斜めのディープＮ−ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂは基板バイアス電圧ＶｎｗをＮ−ウェル＿１およびＮ−ウェル＿２に送ってｐＦＥＴ４７０に基板バイアスがかかるようにするための下地メッシュ構造４９０を形成する。
【００１９】
メッシュ構造４９０の方位はＮ−ウェル＿１およびＮ−ウェル＿２の方位に対して斜めである。ある実施形態では、メッシュ構造４９０はＮ−ウェル（例えばＮ−ウェル＿１およびＮ−ウェル＿２）に対して約４５°回転されている。各々の斜めのディープＮ−ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂは帯状の形状を有し、Ｎ−形ドーピングされ、半導体デバイスのＮ−ウェル＿１およびＮ−ウェル＿２の下にある。メッシュ構造４９０は他の構造を有していてもよいことが理解されよう。例えば、隣接する斜めのディープＮ−ウェル領域間のギャップ４４０Ａと４４０Ｂとのサイズは極めて小さくてもよい。さらに、斜めのディープＮ−ウェル領域とギャップエリア４３０との比率は変更し得る。
【００２０】
さらに、ｎＦＥＴ４８０が上に形成されるｐ−形領域すなわちＰ−ウェル領域４８５の、メッシュ構造４９０による孤立化を防止することによって、ｎＦＥＴ（ｎ−形ＭＯＳＦＥＴ）４８０に何らかの方法で基板バイアスをかけることが可能になる。斜めのディープＮ−ウェル領域の間の領域４８５はＰ−ウェル領域４８５の孤立化を防止し、Ｐ−ウェル領域４８５と、斜めのディープＮ−ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂの下にある下地層との間の導電経路を可能にする。ある実施形態では、メッシュ構造４９０のエリアは斜めのディープＮ−ウェル領域とギャップエリア４３０との間で均等に分割される。
【００２１】
前述の通り、基板バイアス電圧Ｖｎｗ用の接点は例えばＮ−ウェル＿１およびＮ−ウェル＿２または斜めのディープＮ−ウェル領域４１２Ａ、４１２Ｂ、４１２Ｃ、４１０Ａおよび４１０Ｂの上のような空いた空間があればどこにでも形成可能である。さらに、メッシュ構造４９０の位置およびサイズはＮ−ウェル、およびｐ−形領域すなわちＰ−ウェルの分布に基づいているが、目標は抵抗値が低い導電経路を備えることにある。
【００２２】
しかし、メッシュ構造４９０のサイズは斜めのディープＮ−ウェル領域の下に形成されている下地層からｐ−形領域すなわちＰ−ウェル４８０が隔離されることを防止するものである必要がある。さらに、ギャップエリア４３０のサイズは、Ｐ−形領域すなわちＰ−ウェル４８５と、斜めのディープＮ−ウェル領域の下に形成された下地領域との間に抵抗値が低い導電経路が供給されるようなサイズであり、ちなみにギャップエリア４３０が大きいほどこの導電経路の抵抗値は低い。加えて、横方向の拡散および横の空乏はギャップエリア４３０をさらに縮小し、Ｐ−形領域すなわちＰ−ウェル４８５と、斜めのディープＮ−ウェル領域の下に形成された下地領域との間の前記導電経路をピンチオフする危険性がある。このような状況の解決方法として、隣接する斜めのディープＮ−ウェル領域の間のギャップ４４０Ａおよび４４０Ｂは、Ｐ−形領域すなわちＰ−ウェル４８５と、斜めのディープＮ−ウェル領域の下に形成された下地層との間の前記導電経路のピンチオフを回避するに充分に広く形成される。それでも、斜めのディープＮ−ウェル領域の数とサイズとが増大しても、Ｎ−ウェル領域と斜めのディープＮ−ウェル領域との間により大きく、多数の下地の導電性境界があるので、基板バイアス電圧Ｖｎｗを送るための導電経路の抵抗値は低下する。したがって、各々の設計状況にあって、ギャップエリア４３０と斜めのディープＮ−ウェル領域との兼合いの調整がなされる。
【００２３】
図５は本発明の実施形態による複数のＮ−ウェルとメッシュ構造を形成する複数の斜めのディープＮ−ウェル（ＤＤＮＷ）領域５１０とを有する物理的配置を示している。前述の通り、複数の斜めのディープＮ−ウェル（ＤＤＮＷ）領域５１０は、斜めのディープＮ−ウェル領域５１０の下に形成された下地層からＰ−形領域、すなわちＰ−ウェル５８０が隔離されずに基板バイアス電圧ＶｎｗをＮ−形ウェル５７０に送る下地メッシュ構造を形成する。
【００２４】
本発明の特定の実施形態の前述の説明は図示および説明目的でなされたものである。これらは網羅的であること、または本発明を開示された厳密な形態に限定することを意図するものではなく、上記の教示内容にかんがみて多くの修正と変形が可能である。実施形態は本発明の原理およびその実際の応用を最良に説明し、それによって他の当業者が本発明および意図された特定の用途に適する様々な実施形態および様々な修正を最良に利用することを可能にするために選択され、説明されたものである。本発明の範囲は添付の請求項およびそれらと等価の内容によって規定されることを意図するものである。
【図面の簡単な説明】
【００２５】
【図１】基板バイアス電圧Ｖｎｗがバルク／基板Ｂの端子に印加されるｐＦＥＴを示す、本発明の一実施形態によるＮ−ウェル内に形成されたｐＦＥＴの上面図である。
【図２】本発明の一実施形態による半導体デバイスの表面の下のＮ−ウェルおよび斜めのディープＮ−ウェル領域の相対的位置を示す図面である。
【図３Ａ】本発明の一実施形態による複数のＮ−ウェルおよび斜めのディープＮ−ウェル（ＤＤＮＷ）領域の上面図である。
【図３Ｂ】本発明の一実施形態による図３Ａの矢印３３９に沿った側面図である。
【図４】本発明の一実施形態によるメッシュ構造を形成する複数のＮ−ウェルおよび複数の斜めのディープＮ−ウェル（ＤＤＮＷ）領域の上面図である。
【図５】本発明の一実施形態によるメッシュ構造を形成する複数のＮ−ウェルおよび複数の斜めのディープＮ−ウェル（ＤＤＮＷ）領域を有する物理的配置を示す図面である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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