(57)【特許請求の範囲】
【請求項１】
シリコンゲルマニウムの層の上に重なる歪みシリコンの表層を含む半導体基板を提供するステップと、
前記歪みシリコンの表層上にゲート絶縁層、ポリシリコン層、および多結晶シリコンゲルマニウム層を前記記載順に形成するステップと、
前記多結晶シリコンゲルマニウム層及び前記ポリシリコン層をパターン化することにより、前記ゲート絶縁層上に下側のポリシリコン部分と上側の多結晶シリコンゲルマニウム部分とを含むゲートを形成するステップと、
前記ゲートの側面にゲートスペーサを形成するステップと、
前記ゲート及び前記ゲートスペーサの下のチャネル領域にのみ前記歪みシリコンの表層からなるシリコンチャネル領域を形成するために、前記歪みシリコンの表層をエッチングにより除去して、前記シリコンゲルマニウムの層を露出させるステップと、
前記露出したシリコンゲルマニウムの層にドーパントを注入することにより、深いソース及びドレイン領域を形成するステップと、
前記ゲートの前記上側の多結晶シリコンゲルマニウム部分と接触すると共に、前記深いソース及びドレイン領域上の前記シリコンゲルマニウムの層と接触するニッケルの層を形成するステップと、
前記ゲートの前記上側の多結晶シリコンゲルマニウム部分上および前記深いソース及びドレイン領域上の前記シリコンゲルマニウムの層上にニッケルゲルマノシリサイドを形成するために、熱処理を実行するステップとを含み、
前記ニッケルゲルマノシリサイドは、モノシリサイドのフェーズを含むニッケルゲルマノシリサイドである、
ＭＯＳ電界効果トランジスタの形成方法。
【請求項２】
前記ニッケルゲルマノシリサイドの形成によって消費されない前記ニッケルの層を除去するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記熱処理は、３５０℃から７００℃の間の温度で実行される、請求項１記載の方法。
【請求項４】
前記ポリシリコン層および多結晶シリコンゲルマニウム層がその場で（in  situ）形成される、請求項１記載の方法。
【請求項５】
前記多結晶シリコンゲルマニウム層は、組成Si1-xGexを有しており、前記Ｘは、０．１から０．３の範囲にある、請求項１記載の方法。
【請求項６】
前記Ｘは、約０．２である、請求項５記載の方法。
【請求項７】
前記ゲートを形成するステップと前記ゲートスペーサを形成するステップとの間に、浅いソースおよびドレイン拡張部を形成するために、前記半導体基板にドーパントを注入するステップを実行する、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、より詳しくは、ＭＯＳＦＥＴのソースおよびドレイン領域とゲート電極に対するコンタクトを形成するシリコンメタル化合物（silicon metal compounds）に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、ほとんどの半導体デバイスの主たる構成要素となっている。
図１は、従来の技術に従って形成されたＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは半導体基板１０を含んでおり、この半導体基板１０中には深いソースおよびドレイン領域１２および浅いソースおよびドレイン拡張部１４が形成されている。
ポリシリコンゲート１６は、ゲート酸化膜１８に重なっており、そのサイドウォール上に形成されたスペーサ２０によって保護されている。
ソースおよびドレイン領域１２は、ＢＰＳＧ（ホウ素燐ケイ酸ガラス）（borophosphosilicate glass）のような保護層２４に埋め込まれた導電コンタクト２２と接続される。
【０００３】
この従来のＭＯＳＦＥＴは、ソースおよびドレイン領域１２に対する接触抵抗の低いオーミックコンタクトの形成を促進すべく、シリサイド領域２６を利用する。
シリサイド領域２８はまた、通常ポリサイド領域と呼ばれる構造を形成すべく、ゲート１６上にも形成される。
従来、ゲートおよびソース／ドレイン・シリサイドを形成するのにチタン、タングステン、タンタルまたはモリブデンのような超硬合金が使用される。
さらに最近では、シリサイドを形成するのに好適な金属としてコバルトが使用されるようになった。
このシリサイド領域は、下にあるシリコンと、従来よりソース、ドレインおよびゲートについての第一段階の接続に使用されるアルミニウムのような他の材料との間の接触抵抗を低減する界面として役立つ。
【０００４】
図１に記載されるようなシリサイド領域は、一般的にセルフアラインのプロセスを通じて形成され、それゆえ「サリサイド」（Self Aligned siLICIDEs）と呼ばれることもある。
サリサイドプロセスでは、１つのハードマスクを使用したセルフアライン方法においてゲートおよびゲート酸化膜を共にパターン化し、浅いソースおよびドレイン拡張部を形成すべく、低エネルギーのドーパント注入を実行し、その後、ゲートとゲート酸化膜のサイドウォール上にスペーサを形成し、深いソースおよびドレイン拡張部を形成すべく、高エネルギーのドーパント注入を実行し、次に、金属の共形層を構造全体の上に形成する。
それから、金属、ソースおよびドレイン領域のシリコンおよびゲートのポリシリコンを含んだシリサイド化合物の形成を促進すべく、熱処理を実行する。
所望の厚みのシリサイド化合物を生成するのに充分な時間、熱処理を実行した後に、残っている金属を取り除くと、図１に示されるようなシリサイド領域が残る。
【０００５】
デバイス速度の増加および性能の向上に対する要求は、ＭＯＳＦＥＴのサイズを縮小し、動作速度を上げる方法についての絶え間ない探求へと駆り立てる。
同時に、より容易に小型化でき、プロセス統合を簡略化できるような利点を提供すべく、従来の材料の代わりに用いることができる新素材の識別に向けて、より進んだ研究がなされている。
【０００６】
従来の高融点のコンタクトメタル（refractory contact metal）に代替するものとしてみなされている材料の１つは、ニッケル（Ni）である。
ニッケルは、ニッケルシリサイドの３つの相（以下、フェーズという。）、すなわちNi2Si（メタルリッチ・ジニッケルシリサイド）（metal-rich di-nickel suicide）、NiSi（ニッケルモノシリサイド）（nickel monosilicide）、NiSi2（シリコンリッチ・ニッケルジシリサイド）（silicon-rich nickel di-silicide）をとる。
ニッケルモノシリサイドはチタンに匹敵する低い固有抵抗を有するので特に好まれるが、シリサイド形成中におけるシリコンの消費が少ない。したがって、ニッケルモノシリサイドは、非常に薄い活性領域のシリサイド化に向いている。
ニッケルモノシリサイドのシート抵抗はまた、多くの場合、従来の高融点のシリサイドの問題となっている不都合な配線幅依存を有していない。
さらに、ニッケルモノシリサイドのシート抵抗は、ニッケルモノシリサイドに特有のエッジ効果（edge effect）のため、狭い配線において減少することが判明している。
シリコン基板上のニッケルモノシリサイドの機械的ストレスは、チタンの機械的ストレスよりも低い。
加えて、ｐ型シリコンに対する接触抵抗は、チタンシリサイドの接触抵抗より低く、また、ｎ型シリコンに対しても低い。
ニッケルモノシリサイドはまた、シリコンに対して良い粘着性を示す。
したがって、ニッケルモノシリサイドは、極めて浅いソースおよびドレイン拡散を備えるＭＯＳＦＥＴ中の従来の高融点のコンタクトメタルに望ましい代用物となる。
【０００７】
ニッケルモノシリサイドの欠点の１つは、ＭＯＳＦＥＴ製造中における温度においてその熱的安定性が相対的によくないということである。
図２に、ニッケルシリサイド合成物の３つのフェーズのシート抵抗をこれらのフェーズの形成温度に関連付けたグラフを示す。
図２に示すように、ニッケルモノシリサイドは３００℃から６００℃の間で最も形成される。また、その温度範囲で形成された際、毎平方（per square）当たり３オーム未満のシート抵抗となる。
対照的に、メタルリッチ・ジニッケルシリサイドおよびシリコンリッチ・ニッケルジシリサイドは、この範囲外の温度で形成され、各々シート抵抗において著しい増加を引き起こす。
この結果、ソース／ドレイン注入のアニーリングのような目的のため、典型的に半導体プロセスにおいて使用される高い処理温度は、ニッケルモノシリサイドのニッケルジシリサイドへの転化を促進する可能性があり、これによってシリサイドのシート抵抗が増加することとなる。
したがって、ニッケルモノシリサイドを使用する設計は、さらなる処理に利用可能なサーマルバジェット中に制限される。
【０００８】
それゆえに、現在の技術は、後の処理に利用可能なサーマルバジェットを著しく制限することなく、ニッケルモノシリサイドの有利な構造を利用する方法を提供していない。
【発明の概要】
【０００９】
上述したようなニッケルモノシリサイドの利点および欠点に照らして、既知のニッケルモノシリサイド・プロセスに固有のサーマルバジェットの制限を緩和する一方で、ＭＯＳＦＥＴソース／ドレインおよびゲートシリサイド中のコンタクトメタルとして、ニッケルの利点を利用することが本発明の目的である。
【００１０】
本発明の一実施例によれば、ＭＯＳＦＥＴゲートは、多結晶の多結晶シリコンゲルマニウムの層で被覆される。
その後、好ましくはニッケルシリサイドのモノシリサイドのフェーズを含んだニッケルゲルマノシリサイド（germanosilicide）を形成すべく、ニッケルでのシリサイド化が実行される。
ソースおよびドレイン領域はさらに、ニッケルゲルマノシリサイドを使用してもよい。
シリサイド中のゲルマニウムの結合は、ニッケルモノシリサイドによって呈されるシート抵抗を基本的に維持する一方で、モノシリサイドを形成できるより広い温度領域を提供する。
その結果、ニッケルゲルマノシリサイドは、ニッケルモノシリサイドよりも、より高温な後の処理に耐えることができ、さらにニッケルモノシリサイドとほぼ同一のシート抵抗および他の有利な特性を提供する。
【００１１】
本発明のある実施例の１つによれば、ＭＯＳＦＥＴは、その上にゲート絶縁層が形成された半導体基板、このゲート絶縁層上に形成されたポリシリコン層、およびこのポリシリコン層上に形成された多結晶シリコンゲルマニウム層から製造される。
多結晶シリコンゲルマニウム層、ポリシリコン層およびゲート絶縁層は、ゲート絶縁膜およびこのゲート絶縁膜を覆うゲートを形成すべくパターン化される。このゲートは、下側のポリシリコン部分と上側の多結晶シリコンゲルマニウム部分とを含む。
その後、ニッケルの層が、少なくともゲートの上側の多結晶シリコンゲルマニウム部分上に形成される。また、ゲート上にニッケルゲルマノシリサイドを形成すべく、熱処理が実行される。
【００１２】
本発明の他の実施形態の１つによれば、ＭＯＳＦＥＴは、ソースおよびドレイン領域、このソースおよびドレイン領域の間に伸びるチャネル領域、このチャネル領域に重なるゲート絶縁膜、およびこのゲート絶縁膜に重なるポリサイドゲートを含む。
このポリサイドゲートは、下側のポリシリコン部分、上側の多結晶シリコンゲルマニウム部分、および上側の多結晶シリコンゲルマニウム上に形成されるニッケルゲルマノシリサイドを有する。
あるいは、ポリサイドゲートとソースおよびドレイン領域の少なくとも１つは、ニッケルゲルマノシリサイドを含む。
本発明の実施形態は、以下の図面に関連して記載される。
【発明を実施するための最良の形態】
【００１３】
図３は、ニッケルシリサイドおよびニッケルゲルマノシリサイドのシート抵抗と、これらが形成される温度とを関連づけたグラフを示す。
図３のグラフは、ゲルマニウム／シリコンの組成がSi1-xGexであると仮定する。このｘは０．１から０．４である。
図３に示すように、毎平方メートルあたり３から１０オーム間で変化するが、ニッケルシリサイドのグラフの曲線とニッケルゲルマノシリサイドグラフのグラフの曲線は類似する。しかしながら、ニッケルゲルマノシリサイドのシリコン・リッチ・フェーズについての形成温度範囲は、ニッケルシリサイドのシリコン・リッチ・フェーズの形成温度範囲よりも高い。
ニッケルゲルマノシリサイドのモノシリサイド・フェーズの形成についての理想的な範囲は、約３００℃から７００℃までの範囲にある。
その結果、ニッケルゲルマノシリサイドは、モノシリサイド・フェーズを著しく低下させることなく、より高い加工温度に耐えることができる。
【００１４】
したがって、好ましい第１の実施形態では、ＭＯＳＦＥＴのゲート・コンタクト層としてニッケルゲルマノシリサイドを使用する。
このようなデバイスの製造中に形成された構造を、図４ａないし図４ｆに示す。
【００１５】
図４ａは、第１の好ましい実施形態のＭＯＳＦＥＴが形成される構造を示す。
この構造は、シリコン基板４０を含んでおり、このシリコン基板４０の上には酸化シリコンのようなゲート酸化層４２、ポリシリコン・ゲート導電層４４、および多結晶シリコンゲルマニウム層４６が形成される。
多結晶シリコンゲルマニウム層４６は、Si1-xGexの構成を有することが好ましく、このxは、典型的には０．１から０．３の範囲にあり、約０．２であることが好ましい。
ゲート酸化層４２は、１０Åから３０Åの厚みであることが好ましく、ポリシリコン・ゲート導電層４４は、５００Åから１０００Åの厚みであることが好ましく、また、シリコンゲルマニウム層４６は、３００Åから６００Åの厚みであることが好ましい。
ゲート酸化層およびポリシリコン層を形成するプロセスについては周知である。
６００℃から９００℃の温度のSi2H6（ジシラン）（disilane）およびGeH4（ゲルマン）（germane）（ジシラン分圧は３０ｍＰａ、ゲルマン分圧は６０ｍＰａ）を供給ガス（source gasses）として使用する化学蒸着法によって、多結晶シリコンゲルマニウム層を形成してもよい。
これらの定量（ration）を使用して開始するか、その代わりに傾斜的な組成（gradient composition）を形成すべく、ゲルマンの分圧を低い圧力または圧力０から徐々に増加するようにして、多結晶シリコンゲルマニウム材料を成長させてもよい。
ゲルマニウム供給ガスが傾斜層（graded layer）を形成するように徐々に導入される連続的なプロセスで、その場に（in situ）これらの層を形成することが好ましいが、別個のプロセスステップでポリシリコン４４および多結晶シリコンゲルマニウム４６の層を形成してもよい。
ポリシリコンのたい積に必要とされる温度よりも低温で多結晶シリコンゲルマニウムをたい積することができることが注目される。したがって、傾斜構造を形成する際に、供給ガスの制御と共に温度制御を実行することができる。
【００１６】
図４ｂは、酸化ゲート絶縁膜４８を含むセルフアラインされたゲートスタック、下側のポリシリコン部分５０、および上側の多結晶シリコンゲルマニウム部分５２を形成すべく、ゲート絶縁層、ゲート伝導層および多結晶シリコンゲルマニウム層をパターニングした後の図４ａの構造を示す。
【００１７】
図４ｃは、ソースおよびドレインが注入され、ゲートスペーサを形成した後の、図４ｂの構造を示す。
図４ｃの構造を形成するため、浅いソースおよびドレイン拡張部５４を形成すべく、図４ｂの構造上で低エネルギーのドーパント注入を実行する。
それから、酸化シリコンのような保護材料の共形層をたい積することによってゲートスペーサ５６を形成し、その後、ゲートの上面および基板上表面からたい積した材料を除去すべく、異方性エッチングを実行する。
次に、深いソースおよびドレイン領域５８を形成すべく、高エネルギーのドーパント注入を実行する。
高エネルギーのドーパント注入の間、ゲートスペーサ５６は、下にある浅いソースおよびドレイン拡張部を保護するインプラントマスクとなる。
【００１８】
図４ｄは、ソースおよびドレイン領域５８の露出面およびゲートスタックの露出面を含んだ基板およびゲート・スタックの上に、ニッケル６０の共形層を形成した後の、図４ｃの構造を示す。
ニッケル層は、物理蒸着法（スパッタリング）によって形成することが望ましいが、金属層を形成する他の周知の方法を使用して形成してもよい。
【００１９】
図４ｅは、ニッケル層６０と、ソースおよびドレイン領域のシリコンおよびゲートの上部５２の多結晶シリコンゲルマニウムとの間のシリサイドの形成を促進すべく、図４ｄの構造上で熱処理を実行した後の、図４ｄの構造を示す。
熱処理は、好ましくは、主としてモノシリサイドのフェーズを含むニッケルゲルマノシリサイドを形成すべく、３５０℃から７００℃の温度領域で実行する。
シリサイドの形成プロセスにおいてシリコンを消費するため、ニッケルゲルマノシリサイド層の厚みは熱処理を実行する時間によって決定する。
形成される構造には、ゲートの上部の多結晶シリコンゲルマニウム部分５２上に形成されたニッケルゲルマノシリサイド領域６２と、ソースおよびドレイン領域５６の表面において形成されたニッケルシリサイド領域６４が含まれる。
【００２０】
図４ａないし図４ｆに関して記載されたプロセスは、ニッケルゲルマノシリサイドゲートを含む１つのタイプのＭＯＳＦＥＴを製造する好ましい方法を示しているが、ニッケルゲルマノシリサイドゲートを有する同一の構造または他のＭＯＳＦＥＴ構造を得るべく、他の処理方法を使用してもよい。
例えば、この好ましい実施形態においてはニッケルの層のたい積の後に熱処理を実行する技術を使用するが、ニッケルゲルマノシリサイドの層を形成すべく、ニッケル、シリコンおよびゲルマニウムの同時蒸発、またはニッケル、シリコンおよびゲルマニウムの同時スパッタリング、またはニッケルシリコンゲルマニウム・ターゲットからのスパッタリングのような代替的な方法を使用してもよい。
このような代替方法が、図４ａから図４ｆの処理と異なるマスキング、エッチングおよび除去プロセスを必要としてもよいことを認識すべきである。またこれらの代替方法は、ＭＯＳＦＥＴの適切な位置において、ニッケルゲルマノシリサイド領域を形成すべく、特定の仕様に適合することができる。
【００２１】
図５は、本発明の他の好ましい実施形態による構造を示す。図５の構造は、基板が、「歪み（strained）」シリコン（ストレインド・シリコン）の薄膜７２をその上に形成したシリコンゲルマニウム７０の層を含む点で、図４ｆの構造と異なる。
歪みシリコンは、シリコン格子（silicon lattice）の寸法と、その上にこのシリコン格子が形成される下地となる材料の格子の寸法の差の結果、シリコン格子に引張歪みが与えられたシリコンの形態である。
図示の場合においては、シリコンゲルマニウム格子は、純粋なシリコン格子よりも広く間隔をあけて配置される。この間隔は、ゲルマニウムのパーセンテージが増加するにつれてより広くなる。
形成中に、シリコン格子はより大きなシリコンゲルマニウム格子と整合する（aligns with）ので、引張歪みがシリコン層に与えられる。
実質的には、シリコン原子は互いに引き離される。
緩和シリコン（relaxed silicon）は、６つの等しい価電子帯を含む導電帯を有する。
シリコンに引張歪みを与えることは、６つの価電子帯のうちの４つの価電子帯のエネルギーを増加させると共に、そのうちの２つの価電子帯のエネルギーを減少させる。
量子効果の結果、より低いエネルギーバンドを電子が通り抜ける際、その重さが事実上３０パーセント以下に減少する（weigh 30 percent less）。
このように、より低いエネルギーバンドは電子の流れに与える抵抗がより少ない。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、５００回から１０００回の割合で（この割合は緩和シリコン中におけるよりも少ない。）電子を分散させる。
したがって、キャリア移動度は、緩和シリコンと比較して、歪みシリコン中において劇的に上昇し、電子について８０％以上、正孔（hole）について２０％以上の移動度を潜在的に上昇させる。
１．５メガボルト／センチメートルの電界まで、移動度の上昇が続くことが分かっている。
これらの要因は、デバイスサイズのさらに縮小することなく、デバイス速度を３５％増加させることができ、または性能を低下させることなく、電力消費を２５％減少させることができると考えられる。
【００２２】
したがって、図５の構造は、シリコンゲルマニウム層７０に支持された歪みシリコン７２のエピタキシャル層を使用することにより、歪みシリコンの有益な特徴を利用したものである。
ソースおよびドレイン領域５８およびチャネル領域は、歪みシリコン７２中に形成される。
よって、図５の構造は、半導体基板４０とゲート絶縁層４２との間にシリコンゲルマニウム層および歪みシリコン層を有するように、図４ａに示される最初の層状構造が変更された状態で、図４ａないし図４ｆに示される方法と同様の方法で形成される。
このシリコンゲルマニウム層７０は、好ましくは組成Si1-xGexを有している。このｘは、約０．２であり、より一般的には０．１から０．３の範囲にある。
例えば、供給ガスとしてSi2H6（ジシラン）（disilane）およびGeH4（ゲルマン）（germane）を使用する化学蒸着法（６００℃から９００℃の基板温度、ジシラン分圧は３０ｍＰａ、ゲルマン分圧は６０ｍＰａを使用する。）によって、シリコンゲルマニウムをシリコンウェーハ基板上で成長させてもよい。
これらの定量を使用して開始するか、その代わりに傾斜的な組成を形成すべく、ゲルマンの分圧を低い圧力または圧力０から徐々に増加するようにして、シリコンゲルマニウム材料を成長させてもよい。
その後、例えば、供給ガスとしてSi2H6（ジシラン）を使用する化学蒸着法（ＣＶＤ）（分圧３０ｍＰａ、約６００℃から９００℃の基板温度）によって、シリコンゲルマニウム層の上に歪みシリコン層を成長させることができる。
【００２３】
図６は、本発明の好ましい第３の実施形態による構造を示す。
図６の構造は、シリコンゲルマニウム格子上に形成された歪みシリコンを使用するという点において図５の構造に類似しているが、図６の構造の歪みシリコンは、ゲート絶縁膜４８およびスペーサ５６の下のチャネル領域７４に限られている。
このような構造は、スペーサ５６を形成し、深いソースおよびドレイン領域５８を注入する前において、シリコンゲルマニウムを有する歪みシリコンをエッチングする代わりにエピタキシャル歪みシリコン層をエッチングすることによって形成することができる。
代替的に、ゲート絶縁層およびその上に重なる層を形成する前に、歪みシリコンチャネル領域７４を埋め込む方法（inlaid manner）によって形成してもよい。
図６の構造のようなシリコンゲルマニウムのソースおよびドレイン領域を有する構造の利点は、ソースおよびドレイン領域にニッケルゲルマノシリサイドの利点も有するし、傍らデバイスにも歪みシリコンの利点も有するということである。
さらにこのような実施形態は、シリコンゲルマニウム中のホウ素（Ｂ）ドーパントの拡散を減少させるので、ＰＭＯＳ実装におけるソースおよびドレインの形状（geometry）を正確に制御するのに特に望ましいものとなり得る。
【００２４】
図７は、本発明の好ましい第４の実施形態による構造を示す。
図７の構造は、一般的にバーティカル・ダブルゲートＭＯＳＦＥＴ（vertical double gate MOSFET）またはＦｉｎＦＥＴと呼ばれるシリコン・オン・インシュレータ（ＳＯＩ）構造である。
この構造は、絶縁基板７８上に形成されたモノリシック（monolithic）半導体本体７６を含む。
この半導体本体は、ソースおよびドレイン領域８０、およびこのソースおよびドレイン領域の間に伸びるチャネル領域８２を含む。
ゲート８４は、チャネル領域８２上およびその周辺に形成される。このゲート８４は、図示しないゲート絶縁膜によってチャネル領域から分離されると共に、図示しない絶縁スペーサによってソースおよびドレイン領域から保護される。
本発明によれば、このゲートは下側のポリシリコン部分８６と上側の多結晶シリコンゲルマニウム部分８８を含んでいる。これらの上にはニッケルゲルマノシリサイド９０が形成される。
ソースおよびドレイン領域の上にはまた、ニッケルゲルマノシリサイド９２が形成される。ある実施形態においては、半導体本体７６をシリコンから形成する。
他の実施形態の一例においては、半導体本体７６をシリコンゲルマニウムから形成し、歪みシリコンの層で被覆してもよい。
さらに他の実施形態の一例においては、半導体本体７６をシリコンゲルマニウムから形成し、チャネル領域においてのみ、歪みシリコンの層で被覆してもよい。これにより、ソースおよびドレイン領域８０上にニッケルゲルマノシリサイドを形成することができる。
【００２５】
図４ｆ、図５、図６および図７のＭＯＳＦＥＴ構造は、現在の好ましい実施形態を示しているが、ニッケルゲルマノシリサイドは他の種類のＭＯＳＦＥＴ構造に同じように適用できる。
例えば、チャネル領域の下にゲートがある反転ゲートまたはボトムゲートＭＯＳＦＥＴのような他の構造はまた、ソースおよびドレイン領域とゲートに低い接触抵抗を与えるべく、ニッケルゲルマノシリサイドを利用してもよい。
このような代替的な構造は、チャネル領域とソースおよびドレイン領域中に歪みシリコンを組み入れてもよい。
上述の好ましい実施形態でのように、ニッケルモノシリサイド・フェーズによって可能な限りニッケルゲルマノシリサイドを含むことが望ましい。
【００２６】
したがって、本発明の範囲内にある実施形態が様々なＭＯＳＦＥＴ構造（これらの各ＭＯＳＦＥＴは、ゲート上またはソースおよびドレイン中のシリサイドとしてニッケルゲルマノシリサイドを使用するものである。）を含むことが理解されるべきである。
【００２７】
図８は、前述した好ましい実施形態および他の変更例と共に、この明細書においては特に記載されていないさらなる他の実施形態をも含む、ＭＯＳＦＥＴを製造するプロセスフローを示す図である。
まず、半導体基板を提供する（ステップ１００）。
この基板の上にゲート絶縁層を形成し、ゲート絶縁層上にポリシリコン層を形成し、このポリシリコン層上に多結晶シリコンゲルマニウム層を形成する。
その後、ゲート絶縁膜およびこのゲート絶縁膜に重なるゲートを形成すべく、多結晶シリコンゲルマニウム層、ポリシリコン層およびゲート絶縁層をパターン化する（ステップ１０２）。
このゲートはこのように下側のポリシリコン部分と、上側の多結晶シリコンゲルマニウム部分を含んでいる。
ニッケルの層を、少なくともゲートの上側の多結晶シリコンゲルマニウム部分上に形成する（ステップ１０４）。
その後、ゲート上にニッケルゲルマノシリサイドを形成すべく、熱処理を実行する（ステップ１０６）。
図４ｆ、図５および図６の実施形態において使用されるように、ここに記載される基板は半導体基板、または図８の実施形態において使用されるように、その上に予めパターン化した半導体本体を有する絶縁基板を含んでいてもよいことに注目すべきである。
【００２８】
さらなる実施形態においては、さらなる種類の処理を実行するか、または異なる種類の構造を形成することが望ましい可能性がある。
例えば、ゲルマノシリサイドのフェーズの安定性を改善するバナジウム（Ｖａ）、タンタル（Ｔａ）、またはタングステン（Ｗ）のような他の金属を混ぜてニッケル層を合金化することが望ましい可能性がある。
加える金属はニッケル層に注入してもよいし、またはゲルマノシリサイドを形成する前に、ニッケル層上の分離ＣＶＤ層またはＰＶＤ層として形成してもよい。
他の実施形態に置いては、多結晶シリコンゲルマニウムゲートを使用してもよい。
さらなる実施形態では、ゲートの多結晶シリコンゲルマニウム部分を、ゲルマニウム雰囲気中におけるポリシリコン・ゲートのアニーリングによって、またはポリシリコンゲートにゲルマニウムを注入することによって形成してもよい。
他の実施形態においては、ニッケル層をたい積する前に酸化物を除去すべく、水素雰囲気における還元（リダクション）を実行することが望ましい可能性がある。
【００２９】
上記プロセスに記載されたタスクから他のタスクが必ずしも除外されていないことは当業者に明白であろう。しかしながら、形成されるべき特定の構成にしたがって、上記のプロセスにさらなるタスクをさらに組み入れてもよい。
例えば処理タスク間の保護膜（passivation layer）または保護層（protective layer）の形成および除去、フォトレジストマスクおよび他のマスキング層の形成および除去、ドーピングおよび反ドーピング、洗浄、プレーナ化、および他のタスクのような中間の処理タスクを、特に上述のタスクと共に実行してもよい。
さらに、全体的なウェーハのように基板全面上においてこのプロセスを実行する必要はないが、基板の一部分上において選択的に実行してもよい。
このように、現在では図に示したような上述の実施形態が好ましいが、これらの実施形態は単なる一例として記載されていることを理解すべきである。
本発明は特定の実施形態に限られず、それどころか、請求の範囲およびこの均等の範囲内にある、様々な修正例、組み合わせおよび置換に及ぶ。
【図面の簡単な説明】
【００３０】
【図１】従来のポリシリコンゲート構造を使用する従来のＭＯＳＦＥＴの断面を示す図。
【図２】ニッケルシリサイドのシート抵抗とこれを形成するのに使用した熱処理温度の関係を示すグラフ。
【図３】ニッケルシリサイドおよびニッケルゲルマノシリサイドのシート抵抗とこれらを形成するのに使用した熱処理温度の関係を示すグラフ。
【図４ａ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図４ｂ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図４ｃ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図４ｄ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図４ｅ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図４ｆ】本発明の第１の好ましい実施形態によるＭＯＳＦＥＴの製造中に形成される構造を示す図。
【図５】本発明の第２の好ましい実施形態にしたがって製造されたＭＯＳＦＥＴを示す図。
【図６】本発明の第３の好ましい実施形態にしたがって製造されたＭＯＳＦＥＴを示す図。
【図７】本発明の第４の好ましい実施形態にしたがって製造されたＭＯＳＦＥＴを示す図。
【図８】好ましい実施形態およびその他の実施例に従ってデバイスを製造するためのプロセスフローを示す図。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図５】
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【図６】
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【図７】
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【図８】
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