(57)【特許請求の範囲】
【請求項１】
入力された映像信号に基づいて映像を表示する映像表示装置であって、
映像を表示するパネルと、
複数の画素データを含む１フィールド分の映像信号を記憶することが可能な記憶装置と、
映像の表示領域のサイズの拡縮率を示す情報を記憶するとともに、前記記憶装置を用いて、前記入力された映像信号の１フィールド分の複数の画素データの数を前記情報に基づいて変更し、変更された数の画素データを含む映像信号を生成する処理を行う第１の処理回路と、
前記入力された映像信号の１フィールド分の複数の画素データの信号レベルと前記情報とをそれぞれ乗算する処理を行う第２の処理回路と、
前記第１の処理回路から出力される映像信号に基づいて前記パネルを駆動する駆動装置と、
前記第２の処理回路の乗算結果の平均値を平均信号レベルとして算出する平均信号レベル算出部と、
前記駆動装置の動作を調整して前記パネルに表示される映像の輝度を調整するための定数と前記平均信号レベルとの間の予め定められた第１の関係を記憶し、前記第１の関係に基づいて前記平均信号レベル算出部により算出された平均信号レベルに対応する定数を決定し、決定された定数に基づいて前記駆動装置の動作を調整する調整回路とを備えることを特徴とする映像表示装置。
【請求項２】
前記入力された映像信号の各画素データは、１つの輝度信号および２つの色差信号からなり、
前記第１の処理回路により生成された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、前記記憶装置を用いることなく前記第１の処理回路により生成された映像信号に第１のビット数の係数を複数含む第１の係数群を用いた第１の逆マトリックス変換処理を行う第３の処理回路と、
前記入力された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、前記記憶装置を用いることなく前記入力された映像信号に前記第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた第２の逆マトリックス変換処理を行う第４の処理回路とをさらに備え、
前記駆動装置は、前記第３の処理回路により前記第１の逆マトリックス変換処理が行われた映像信号に基づいて前記パネルを駆動し、
前記第２の処理回路は、前記第４の処理回路により前記第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと前記情報とをそれぞれ乗算する処理を行うことを特徴とする請求項１記載の映像表示装置。
【請求項３】
前記記憶装置を用いることなく前記第１の処理回路により生成された映像信号に第１の個数の係数を含む第１の係数群を用いて映像の色相を調整するための第１の線形演算処理を行う第３の処理回路と、
前記記憶装置を用いることなく前記入力された映像信号に前記第１の個数よりも小さい第２の個数の係数を含む第２の係数群を用いて第２の線形演算処理を行う第４の処理回路とをさらに備え、
前記第１および第２の線形演算処理は、それぞれ前記第１の係数群および前記第２の係数群を用いた加算処理および乗算処理を含み、
前記駆動装置は、前記第３の処理回路により前記第１の線形演算処理が行われた映像信号に基づいて前記パネルを駆動し、
前記第２の処理回路は、前記第４の処理回路により前記第２の線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと前記情報とをそれぞれ乗算する処理を行うことを特徴とする請求項１記載の映像表示装置。
【請求項４】
映像のガンマ補正、映像の輝度のダイナミックレンジの調整または映像の色合いの調整を行うために、前記記憶装置を用いることなく前記第１の処理回路により生成された映像信号に、予め定められた第２の関係に基づく第１の非線形演算処理を行う第３の処理回路と、
前記記憶装置を用いることなく前記入力された映像信号に前記予め定められた第２の関係の近似式を用いた第２の非線形演算処理を行う第４の処理回路とをさらに備え、
前記予め定められた第２の関係は、前記第３の処理回路に入力される前記第１の処理回路により生成された映像信号の各画素データの信号レベルと前記第３の処理回路から出力される前記第１の処理回路により生成された映像信号の各画素データの信号レベルとの間の関係であり、
前記駆動装置は、前記第３の処理回路により前記第１の非線形演算処理が行われた映像信号に基づいて前記パネルを駆動し、
前記第２の処理回路は、前記第４の処理回路により前記第２の非線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと前記情報とをそれぞれ乗算する処理を行うことを特徴とする請求項１記載の映像表示装置。
【請求項５】
前記入力された映像信号の各画素データは、１つの輝度信号および２つの色差信号からなり、
映像の色相を調整するために、前記記憶装置を用いることなく前記第１の処理回路により生成された映像信号に複数の係数を用いた加算処理および乗算処理を含む線形演算処理を行うとともに、前記第１の処理回路により生成された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、前記記憶装置を用いることなく前記線形演算処理が行われた映像信号に第１のビット数の係数を複数含む第１の係数群を用いた第１の逆マトリックス変換処理を行う第３の処理回路と、
前記入力された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、前記記憶装置を用いることなく前記入力された映像信号に前記第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた第２の逆マトリックス変換処理を行う第４の処理回路とをさらに備え、
前記駆動装置は、前記第３の処理回路により前記線形演算処理および前記第１の逆マトリックス変換処理が行われた映像信号に基づいて前記パネルを駆動し、
前記第２の処理回路は、前記第４の処理回路により前記第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと前記情報とをそれぞれ乗算する処理を行うことを特徴とする請求項１記載の映像表示装置。
【請求項６】
前記パネルはプラズマディスプレイパネルであることを特徴とする請求項１〜５のいずれかに記載の映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される映像信号に対して種々の信号処理を行う映像表示装置に関する。
【背景技術】
【０００２】
映像表示装置においては、映像の高画質化、映像の表示領域の変換等を目的とする様々な映像信号処理が行われる。例えば、入力される映像信号に対してインターレース・プログレッシブ変換（以下、ＩＰ変換と略記する。）およびスケーリング処理を行った後、さらに、映像信号の平均信号レベルに応じて輝度のダイナミックレンジを調整する映像表示装置が提案されている（例えば、特許文献１参照）。
【０００３】
この映像表示装置は、映像フォーマット変換部、フレームメモリ、ダイナミックレンジ設定部およびダイナミックレンジ調整部を含む。
【０００４】
映像フォーマット変換部により、入力される映像信号のＩＰ変換処理およびスケーリング処理がフレームメモリを用いて行われる。
【０００５】
また、ダイナミックレンジ設定部により、映像信号の平均信号レベルが演算され、演算された平均信号レベルのダイナミックレンジが設定される。さらに、ダイナミックレンジ調整部により、映像信号が設定されたダイナミックレンジに基づいて調整される。これにより、映像の画質が調整される。
【特許文献１】特開２００２−３３３８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年では、さらなる映像の高画質化が要求されている。それに伴い、映像表示装置にさらに追加の映像信号処理回路を設けることにより、映像の高画質化および鮮明化を実現させることが提案されている。
【０００７】
例えば、上記の映像表示装置に、新たな映像信号処理回路を増設する。この場合、映像フォーマット変換部により変換された映像信号は、映像信号処理回路によりさらに信号処理される。
【０００８】
ここで、ダイナミックレンジ調整部が調整する映像信号と、ダイナミックレンジ設定部が平均信号レベルの演算に用いる映像信号とが対応している必要がある。
【０００９】
しかしながら、単に、新たな映像信号処理回路を映像フォーマット変換部とダイナミックレンジ調整部との間に追加すると、ダイナミックレンジ調整部が調整する映像信号と、ダイナミックレンジ設定部が平均信号レベルの演算に用いる映像信号とが異なることになる。その結果、映像信号処理回路により処理された映像信号の平均信号レベルと、ダイナミックレンジ設定部により演算される平均信号レベルとが一致せず、かえって画質の低下を招く場合がある。
【００１０】
そこで、別途の新たなフレームメモリを追加し、映像信号処理回路により処理された映像信号を１フレーム（フィールド）分遅延させた後、ダイナミックレンジ調整部に入力することにより、ダイナミックレンジ調整部が調整する映像信号と、ダイナミックレンジ設定部が平均信号レベルの演算に用いる映像信号とを一致させることが行われる。
【００１１】
しかしながら、このような構成では、映像フォーマット変換を行うためのフレームメモリに加えて追加のフレームメモリが必要となるので回路規模が大きくなるとともに、製造コストが増大する。
【００１２】
本発明の目的は、所望の映像信号の処理を実現しつつ、回路規模の低減および低コスト化が可能な映像表示装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る映像表示装置は、入力された映像信号に基づいて映像を表示する映像表示装置であって、映像を表示するパネルと、複数の画素データを含む１フィールド分の映像信号を記憶することが可能な記憶装置と、映像の表示領域のサイズの拡縮率を示す情報を記憶するとともに、記憶装置を用いて、入力された映像信号の１フィールド分の複数の画素データの数を情報に基づいて変更し、変更された数の画素データを含む映像信号を生成する処理を行う第１の処理回路と、入力された映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理を行う第２の処理回路と、第１の処理回路から出力される映像信号に基づいてパネルを駆動する駆動装置と、第２の処理回路の乗算結果の平均値を平均信号レベルとして算出する平均信号レベル算出部と、駆動装置の動作を調整してパネルに表示される映像の輝度を調整するための定数と平均信号レベルとの間の予め定められた第１の関係を記憶し、第１の関係に基づいて平均信号レベル算出部により算出された平均信号レベルに対応する定数を決定し、決定された定数に基づいて駆動装置の動作を調整する調整回路とを備えるものである。
【００１４】
この場合、第１の処理回路により、入力された映像信号の１フィールド分の複数の画素データの数が映像の表示領域のサイズの拡縮率を示す情報に基づいて変更され、表示領域のサイズが変更された映像信号が生成される。この処理は、記憶装置を用いて行われる。駆動装置により第１の処理回路から出力される映像信号に基づいてパネルが駆動され、パネルに映像が表示される。一方、第２の処理回路により、入力された映像信号の１フィールド分の複数の画素データの信号レベルと情報とが乗算される。平均信号レベル算出部により、第２の処理回路の乗算結果の平均値が平均信号レベルとして算出される。調整回路には予め定められた第１の関係が記憶される。調整回路により、第１の関係に基づいて平均信号レベル算出部により算出された平均信号レベルに対応する定数が決定され、決定された定数に基づいて駆動装置の動作が調整され、パネルに表示される映像の輝度が調整される。
【００１５】
これにより、第１の処理回路による処理と等価な処理の行われた映像信号に基づいて、パネルの駆動条件が調整されるので、第１の処理回路から出力される映像信号に対応したパネルの駆動条件の調整が行われる。それにより、第１の処理回路による処理に基づく所望の映像信号の処理が実現される。
【００１６】
また、入力された映像信号は記憶装置により１フィールド分記憶される。これにより、第１の処理回路により処理された映像信号を第２の処理回路により処理された映像信号に対して１フィールド分遅延させることができる。それにより、調整回路が駆動装置の動作の調整に用いる映像信号のフィールドと同じフィールドの映像信号に基づいて駆動装置がパネルを駆動するので、パネルの駆動条件が最適に調整される。その結果、第１の処理回路による処理に基づく所望の映像信号の処理が実現される。
【００１７】
さらに、第２の処理回路が記憶装置を用いることなく第１の処理回路による処理と等価の処理を行うので、第２の処理回路に対応する記憶装置を設ける必要がない。それにより、回路規模が低減され、低コスト化および製造の容易化が実現される。
【００３０】
入力された映像信号の各画素データは、１つの輝度信号および２つの色差信号からなり、映像表示装置は、第１の処理回路により生成された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、記憶装置を用いることなく第１の処理回路により生成された映像信号に第１のビット数の係数を複数含む第１の係数群を用いた第１の逆マトリックス変換処理を行う第３の処理回路と、入力された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、記憶装置を用いることなく入力された映像信号に第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた第２の逆マトリックス変換処理を行う第４の処理回路とをさらに備え、駆動装置は、第３の処理回路により第１の逆マトリックス変換処理が行われた映像信号に基づいてパネルを駆動し、第２の処理回路は、第４の処理回路により第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理を行ってもよい。
【００３１】
この場合、第１のビット数の係数を複数含む第１の係数群を用いた映像信号の第１の逆マトリックス変換処理が第３の処理回路により行われ、第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた映像信号の第２の逆マトリックス変換処理が第４の処理回路により行われる。これらの処理は、記憶装置を用いることなく行われる。
第４の処理回路により第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とが、第２の処理回路により乗算される。平均信号レベル算出部により、第２の処理回路の乗算結果の平均値が平均信号レベルとして算出される。
【００３２】
このように、第１の逆マトリックス変換処理に用いられる第１のビット数の係数に比べて、第２の逆マトリックス変換処理に用いられる第２のビット数の係数が小さいので、第２の逆マトリックス変換処理を行う第４の処理回路の回路構成が簡略となり、回路規模が低減され、低コスト化および製造の容易化が実現される。また、第１の処理回路による処理が行われた映像信号に第１の逆マトリックス変換処理が行われるので、複数の処理に基づく所望の映像信号の処理が実現される。
第２の処理回路は第４の処理回路の後段に設けられる。この場合、入力された映像信号は、第４の処理回路による第２の逆マトリックス変換処理が行われた後、第２の処理回路による処理が行われる。これにより、第２の処理回路による処理が第４の処理回路による第２の逆マトリックス変換処理よりも後に行われることにより、平均信号レベル算出部においては第１の処理回路による処理および第３の処理回路による第１の逆マトリックス変換処理が行われた映像信号と等価な映像信号を得ることができる。
【００３３】
映像表示装置は、記憶装置を用いることなく第１の処理回路により生成された映像信号に第１の個数の係数を含む第１の係数群を用いて映像の色相を調整するための第１の線形演算処理を行う第３の処理回路と、記憶装置を用いることなく入力された映像信号に第１の個数よりも小さい第２の個数の係数を含む第２の係数群を用いて第２の線形演算処理を行う第４の処理回路とをさらに備え、第１および第２の線形演算処理は、それぞれ第１の係数群および第２の係数群を用いた加算処理および乗算処理を含み、駆動装置は、第３の処理回路により第１の線形演算処理が行われた映像信号に基づいてパネルを駆動し、第２の処理回路は、第４の処理回路により第２の線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理を行ってもよい。
【００３４】
この場合、第１の個数の係数を含む第１の係数群を用いた映像信号の第１の線形演算処理が第３の処理回路により行われ、第１の個数よりも小さい第２の個数の係数を含む第２の係数群を用いた映像信号の第２の線形演算処理が第４の処理回路により行われる。これらの処理は、記憶装置を用いることなく行われる。
第４の処理回路により第２の線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とが、第２の処理回路により乗算される。平均信号レベル算出部により、第２の処理回路の乗算結果の平均値が平均信号レベルとして算出される。
【００３５】
このように、第１の線形演算処理に用いられる係数の第１の個数に比べて第２の線形演算処理に用いられる係数の第２の個数が小さいので、第２の線形演算処理を行う第４の処理回路の回路構成が簡略となり、回路規模が低減され、低コスト化および製造の容易化が実現される。また、第１の処理回路による処理が行われた映像信号に第１の線形演算処理が行われるので、複数の処理に基づく所望の映像信号の処理が実現される。
第２の処理回路は第４の処理回路の後段に設けられる。この場合、入力された映像信号は、第４の処理回路による第２の線形演算処理が行われた後、第２の処理回路による処理が行われる。これにより、第２の処理回路による処理が第４の処理回路による第２の線形演算処理よりも後に行われることにより、平均信号レベル算出部においては第１の処理回路による処理および第３の処理回路による第１の線形演算処理が行われた映像信号と等価な映像信号を得ることができる。
【００３８】
映像表示装置は、映像のガンマ補正、映像の輝度のダイナミックレンジの調整または映像の色合いの調整を行うために、記憶装置を用いることなく第１の処理回路により生成された映像信号に、予め定められた第２の関係に基づく第１の非線形演算処理を行う第３の処理回路と、記憶装置を用いることなく入力された映像信号に予め定められた第２の関係の近似式を用いた第２の非線形演算処理を行う第４の処理回路とをさらに備え、予め定められた第２の関係は、第３の処理回路に入力される第１の処理回路により生成された映像信号の各画素データの信号レベルと第３の処理回路から出力される第１の処理回路により生成された映像信号の各画素データの信号レベルとの間の関係であり、駆動装置は、第３の処理回路により第１の非線形演算処理が行われた映像信号に基づいてパネルを駆動し、第２の処理回路は、第４の処理回路により第２の非線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理を行ってもよい。
【００３９】
この場合、第３の処理回路に入力される第１の処理回路により生成された映像信号の各画素データの信号レベルと第３の処理回路から出力される第１の処理回路により生成された映像信号の各画素データの信号レベルとの間の予め定められた関係に基づく映像信号の第１の非線形演算処理が第３の処理回路により行われ、予め定められた関係の近似式を用いた映像信号の第２の非線形演算処理が第４の処理回路により行われる。これらの処理は、記憶装置を用いることなく行われる。
第４の処理回路により第２の非線形演算処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とが、第２の処理回路により乗算される。平均信号レベル算出部により、第２の処理回路の乗算結果の平均値が平均信号レベルとして算出される。
【００４０】
これにより、第１の処理回路による処理が行われた映像信号に対して予め定められた第２の関係に基づく映像信号の第１の非線形演算処理が行われることにより、所望の映像信号の処理が実現される。
【００４１】
また、第１の非線形演算処理に比べて第２の非線形演算処理は簡単な処理となっている。それにより、第４の処理回路の回路構成が簡略となり、回路規模を第３の処理回路の回路規模よりも低減させることができる。その結果、回路規模が低減され、低コスト化および製造の容易化が実現される。
第２の処理回路は第４の処理回路の後段に設けられる。この場合、入力された映像信号は、第４の処理回路による第２の非線形演算処理が行われた後、第２の処理回路による処理が行われる。これにより、第２の処理回路による処理が第４の処理回路による第２の非線形演算処理よりも後に行われることにより、平均信号レベル算出部においては第１の処理回路による処理および第３の処理回路による第１の非線形演算処理が行われた映像信号と等価な映像信号を得ることができる。
【００４７】
入力された映像信号の各画素データは、１つの輝度信号および２つの色差信号からなり、映像表示装置は、映像の色相を調整するために、記憶装置を用いることなく第１の処理回路により生成された映像信号に複数の係数を用いた加算処理および乗算処理を含む線形演算処理を行うとともに、第１の処理回路により生成された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、記憶装置を用いることなく線形演算処理が行われた映像信号に第１のビット数の係数を複数含む第１の係数群を用いた第１の逆マトリックス変換処理を行う第３の処理回路と、入力された映像信号の各画素データを３つの原色信号からなる画素データに変換するために、記憶装置を用いることなく入力された映像信号に第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた第２の逆マトリックス変換処理を行う第４の処理回路とをさらに備え、駆動装置は、第３の処理回路により線形演算処理および第１の逆マトリックス変換処理が行われた映像信号に基づいてパネルを駆動し、第２の処理回路は、第４の処理回路により第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理を行ってもよい。
この場合、複数の係数を用いた映像信号の線形演算処理および第１のビット数の係数を複数含む第１の係数群を用いた映像信号の第１の逆マトリックス変換処理が第３の処理回路により行われ、第１のビットよりも小さい第２のビット数の係数を複数含む第２の係数群を用いた映像信号の第２の逆マトリックス変換処理が第４の処理回路により行われる。これらの処理は、記憶装置を用いることなく行われる。
第４の処理回路により第２の逆マトリックス変換処理が行われた映像信号の１フィールド分の複数の画素データの信号レベルと情報とが、第２の処理回路により乗算される。平均信号レベル算出部により、第２の処理回路の乗算結果の平均値が平均信号レベルとして算出される。
パネルはプラズマディスプレイパネルであってもよい。この場合、第１の処理回路による処理と等価な処理の行われた映像信号に基づいて、プラズマディスプレイパネルの駆動条件が調整されるので、プラズマディスプレイパネルの放電セルの電力破錠が発生せず、信頼性が維持される。それにより、プラズマディスプレイパネルの長寿命化が実現される。
【発明の効果】
【００４９】
本発明に係る映像表示装置によれば、第１の処理回路による処理と等価な処理の行われた映像信号に基づいて、パネルの駆動条件が調整されるので、第１の処理回路から出力される映像信号に対応したパネルの駆動条件の調整が行われる。それにより、第１の処理回路による処理に基づく所望の映像信号の処理が実現される。
【００５０】
また、入力された映像信号は記憶装置により１フィールド分記憶される。これにより、第１の処理回路により処理された映像信号を第２の処理回路により処理された映像信号に対して１フィールド分遅延させることができる。それにより、調整回路が駆動条件の調整に用いる映像信号のフィールドと同じフィールドの映像信号に基づいて駆動装置の動作を調整するので、パネルの駆動条件が最適に調整される。その結果、第１の処理回路による処理に基づく所望の映像信号の処理が実現される。
【００５１】
さらに、第２の処理回路が記憶装置を用いることなく第１の処理回路による処理と等価の処理を行うので、第２の処理回路に対応する記憶装置を設ける必要がない。それにより、回路規模が低減され、低コスト化および製造の容易化が実現される。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の一実施の形態に係る映像表示装置について説明する。図１は、本発明の映像表示装置の基本構成を示すブロック図である。
【００５３】
図１の映像表示装置１００は、アナログ／デジタル（以下、Ａ／Ｄと略記する。）コンバータ１、映像フォーマット変換回路２、フィールドメモリ３、第１の映像信号処理回路４、駆動制御回路５、第２の映像信号処理回路６、平均信号レベル算出回路７、表示装置８およびタイミング信号発生回路９を含む。
【００５４】
Ａ／Ｄコンバータ１にはアナログ形式の映像信号ＡＶＤが与えられる。Ａ／Ｄコンバータ１は与えられた映像信号ＡＶＤをデジタル形式に変換し、変換した映像信号ＶＤを映像フォーマット変換回路２に与える。
【００５５】
映像フォーマット変換回路２は、例えば、映像信号ＶＤに対してインターレース−プログレッシブ変換（以下、ＩＰ変換と略記する。）を行う。映像フォーマット変換回路２は、ＩＰ変換時に、Ａ／Ｄコンバータ１から与えられた映像信号ＶＤをフィールドメモリ３に書き込み、フィールドメモリ３に書き込まれた映像信号ＶＤを読み出すことによりプログレッシブ方式の映像信号ｎ１を生成する。生成された映像信号ｎ１は、第１の映像信号処理回路４および第２の映像信号処理回路６に与えられる。
【００５６】
フィールドメモリ３は内部にフラッシュメモリ等の不揮発性メモリ、もしくはＳＲＡＭ（スタティックランダムアクセスメモリ）等の揮発性メモリおよびそのデータを保持するためのデータ保持用電源を備え、またはそれ以外のデータ保存のための手段を備えている。
【００５７】
第１の映像信号処理回路４は、映像フォーマット変換回路２から与えられる映像信号ｎ１に対して所定の処理を行う。この所定の処理は、例えば、フィールドメモリ３を用いる映像の表示領域の変更処理を含む。また、所定の処理は、映像の表示領域の変更処理に、線形演算処理または非線形演算処理等を組み合わせた処理を含んでもよい。なお、所定の処理はこれらに限定されず、後述するように、少なくともフィールドメモリ３を用いる処理が含まれていればよい。詳細は後述する。
【００５８】
このように、第１の映像信号処理回路４は、フィールドメモリ３を用いた所定の処理を行う。この場合、第１の映像信号処理回路４は与えられた映像信号ｎ１をフィールドメモリ３に書き込み、フィールドメモリ３から読み出した映像信号ｎ２に基づいて映像信号ｏ１を生成し、映像信号ｏ１を駆動制御回路５に与える。
【００５９】
第２の映像信号処理回路６は、映像フォーマット変換回路２から与えられる映像信号ｎ１に対して所定の処理を行い、映像信号ｐ１を生成し、映像信号ｐ１を平均信号レベル算出回路７に与える。この所定の処理は、第１の映像信号処理回路４により行われる所定の処理よりも簡易的でかつ等価な処理である。第２の映像信号処理回路６は、フィールドメモリ３を用いた処理を行わない。
【００６０】
第２の映像信号処理回路６の行う所定の処理は第１の映像信号処理回路４の行う処理と等価である。これにより、第２の映像信号処理回路６により生成される映像信号ｐ１の信号レベル（値）と、第１の映像信号処理回路４により生成される映像信号ｏ１の信号レベル（値）とがほぼ等しくなる。詳細は後述する。
【００６１】
平均信号レベル算出回路７は、第２の映像信号処理回路６から与えられた映像信号ｐ１に基づいて信号レベルの平均（以下、平均信号レベルと呼ぶ。）を算出し、平均信号レベルｐ２を生成し、平均信号レベルｐ２を駆動制御回路５に与える。平均信号レベル算出回路７の詳細は後述する。
【００６２】
上記のように、第１の映像信号処理回路４ではフィールドメモリ３を用いた所定の処理が行われ、第２の映像信号処理回路６ではフィールドメモリ３を用いない処理が行われている。
【００６３】
これにより、駆動制御回路５において、第１の映像信号処理回路４から与えられる映像信号ｏ１は、平均信号レベル算出回路７から与えられる平均信号レベルｐ２に対して遅延される。この遅延量は、例えば１フィールドである。
【００６４】
それにより、駆動制御回路５は特定の１フィールドの映像信号ｏ１が与えられる前に、その１フィールドの映像信号ｏ１に対応した平均信号レベルｐ２を得ることができる。その結果、駆動制御回路５は、映像信号ｏ１が与えられるとともに映像信号ｏ１に対応する平均信号レベルｐ２に基づいて、表示装置８の駆動条件を調整することができる。
【００６５】
駆動制御回路５は調整した駆動条件に基づく駆動信号ｑ１を生成し、表示装置８を駆動させる。それにより、映像が表示装置８に表示される。
【００６６】
駆動制御回路５による駆動条件の調整としては、例えば、映像の輝度調整がある。この場合、平均信号レベル算出回路７により得られる平均信号レベルｐ２は平均輝度レベル信号である。
【００６７】
タイミング信号発生回路９には、上記の映像信号ＡＶＤに対応する水平同期信号ＨＳおよび垂直同期信号ＶＳが与えられる。タイミング信号発生回路９は、水平同期信号ＨＳおよび垂直同期信号ＶＳに基づいて所定のタイミング信号ＨＴＳ，ＶＴＳを生成する。このタイミング信号ＨＴＳ，ＶＴＳは、映像表示装置１００の各構成部に必要に応じて与えられる。
【００６８】
表示装置８について説明する。本発明の映像表示装置１００の基本構成において、表示装置８は、例えばプラズマディスプレイパネル（以下、ＰＤＰと略記する。）を含む。
【００６９】
図２は、図１の表示装置８の具体的な構成の一例を示すブロック図である。図２の表示装置８は、ＰＤＰ８０、データドライバ８１、スキャンドライバ８２、サステインドライバ８３、サブフィールド処理器８４および映像信号−サブフィールド対応付け器８５を含む。
【００７０】
映像信号−サブフィールド対応付け器８５には駆動制御回路５から駆動信号ｑ１が与えられる。この駆動信号ｑ１は、画像データに対応する。映像信号−サブフィールド対応付け器８５は、１フィールドを複数のサブフィールドに分割して表示するため、１フィールドの画像データから各サブフィールドの画像データＳＰを生成し、サブフィールド処理器８４へ出力する。
【００７１】
本例では、階調表示駆動方式として、アドレス・表示期間分離方式（以下、ＡＤＳ方式と略記する。）が用いられているものとする。ＡＤＳ方式の詳細については後述する。
【００７２】
サブフィールド処理器８４は、上記サブフィールドの画像データＳＰからデータドライバ制御信号ＤＳ、スキャンドライバ制御信号ＵＰおよびサステインドライバ制御信号ＣＰを生成する。
【００７３】
データドライバ制御信号ＤＳは、データドライバ８１に与えられる。スキャンドライバ制御信号ＵＰはスキャンドライバ８２に与えられる。サステインドライバ制御信号ＣＰはサステインドライバ８３に与えられる。
【００７４】
ＰＤＰ８０は複数のデータ電極８１ａ、複数のスキャン電極８２ａおよび複数のサステイン電極８３ａを含む。複数のデータ電極８１ａは、画面の垂直方向に配列され、複数のスキャン電極８２ａおよび複数のサステイン電極８３ａは画面の水平方向に配列されている。複数のサステイン電極８３ａは共通に接続されている。
【００７５】
データ電極８１ａ、スキャン電極８２ａおよびサステイン電極８３ａの各交点に放電セルが形成され、各放電セルが画面上の画素を構成する。なお、上記の複数のデータ電極８１ａはデータドライバ８１に接続され、複数のスキャン電極８２ａはスキャンドライバ８２に接続され、複数のサステイン電極８３ａはサステインドライバ８３に接続されている。
【００７６】
データドライバ８１は、データドライバ制御信号ＤＳに従い、複数のデータ電極８１ａのいずれかにデータパルスを印加する。スキャンドライバ８２は、スキャンドライバ制御信号ＵＰに従い、初期化パルスおよび維持パルスを複数のスキャン電極８２ａに印加する。サステインドライバ８３は、サステインドライバ制御信号ＣＰに従い、初期化パルスおよび維持パルスを複数のサステイン電極８３ａに印加する。
【００７７】
ＡＤＳ方式について説明する。図３は、図２に示す表示装置８に適用されるＡＤＳ方式を説明するための図である。なお、図３では、駆動パルスの立ち下がり時に放電を行う負極性のパルスの例を示しているが、立ち上がり時に放電を行う正極性のパルスの場合でも基本的な動作は以下と同様である。
【００７８】
ＡＤＳ方式では、１フィールドを複数のサブフィールドに時間的に分割する。例えば、１フィールドを５つのサブフィールドＳＦ１〜ＳＦ５に分割する。また、各サブフィールドＳＦ１〜ＳＦ５は、例えば、初期化期間Ｒ１〜Ｒ５、書き込み期間ＡＤ１〜ＡＤ５および維持期間ＳＵＳ１〜ＳＵＳ５に分離される。
【００７９】
初期化期間Ｒ１〜Ｒ５においては、各サブフィールドの初期化処理が行われ、書き込み期間ＡＤ１〜ＡＤ５においては、点灯される放電セルを選択するためのアドレス放電が行われ、維持期間ＳＵＳ１〜ＳＵＳ５においては、表示のための維持放電が行われる。
【００８０】
初期化期間Ｒ１〜Ｒ５においては、サステイン電極８３ａに単一の初期化パルスが加えられ、スキャン電極８２ａにもそれぞれ単一の初期化パルスが加えられる。これにより予備放電が行われる。
【００８１】
書き込み期間ＡＤ１〜ＡＤ５においては、スキャン電極８２ａが順次走査され、データ電極８１ａから書き込みパルスを受けた放電セルだけに所定の書き込み処理が行われる。これによりアドレス放電が行われる。
【００８２】
維持期間ＳＵＳ１〜ＳＵＳ５においては、各サブフィールドＳＦ１〜ＳＦ５に重み付けされた値に応じた維持パルスがサステイン電極８３ａおよびスキャン電極８２ａへ出力される。例えば、サブフィールドＳＦ１では、初期化期間Ｒ１において、サステイン電極８３ａに維持パルスが１回印加され、スキャン電極８２ａに維持パルスが１回印加され、書き込み期間ＡＤ１に選択された放電セル１４が２回維持放電を行う。また、サブフィールドＳＦ２では、サステイン電極８３ａに維持パルスが２回印加され、スキャン電極８２ａに維持パルスが２回印加され、書き込み期間ＡＤ２に選択された放電セル１４が４回維持放電を行う。
【００８３】
上記のように、各サブフィールドＳＦ１〜ＳＦ５では、サステイン電極８３ａおよびスキャン電極８２ａに１回、２回、４回、８回、１６回ずつ維持パルスが印加され、パルス数に応じた明るさ（輝度）で放電セルが発光する。すなわち、維持期間ＳＵＳ１〜ＳＵＳ５は、書き込み期間ＡＤ１〜ＡＤ５で選択された放電セルが明るさの重み付け量に応じた回数で放電する期間である。
【００８４】
駆動制御回路５による駆動条件の調整が、映像の輝度に関するものである場合、以下の調整を行うことができる。
【００８５】
図２の表示装置８に上記のＡＤＳ方式が適用される場合、映像の輝度は図３の維持期間ＳＵＳ１〜ＳＵＳ５における放電セルの発光回数に応じて決定される。
【００８６】
ここで、図３の維持期間ＳＵＳ１〜ＳＵＳ５の各重み付け量が、順に１、２、４、８、１６である場合、各維持期間ＳＵＳ１〜ＳＵＳ５の各発光回数はこれら重み付け量に所定の係数（この係数を、重み付け定数と呼ぶ。）を乗算したものである。
【００８７】
そこで、駆動制御回路５は重み付け定数を調整することにより映像の輝度を調整することができる。また、駆動制御回路５は重み付け定数を調整することにより、表示装置８の消費電力を調整することもできる。
【００８８】
この場合、駆動制御回路５は、予め平均信号レベルｐ２に基づいて重み付け定数を決定するためのテーブルを有してもよい。
【００８９】
以下の説明において、重み付け定数は所定の定倍係数と所望の維持パルスを得るための倍数（以下、維持パルス倍数と呼ぶ。）との乗算値であるものとする。また、駆動制御回路５は予め維持パルス倍数と平均信号レベルｐ２との関係を示すテーブルを有するものとする。
【００９０】
図４は、駆動制御回路５の有する維持パルス倍数と平均信号レベルｐ２との関係を示すテーブルの一例および表示装置８の消費電力と平均信号レベルｐ２の大きさとの関係を示す図である。
【００９１】
図４のテーブルによれば、平均信号レベルｐ２が所定値（点線位置）以下の場合には維持パルス定数が４となっている。平均信号レベルｐ２が所定値よりも大きくなるにつれて、維持パルス倍数の大きさが順次小さくなっている。
【００９２】
これにより、駆動制御回路５は、平均信号レベルｐ２の大きさが所定値を超えて大きくなるにつれて、上述の維持期間ＳＵＳ１〜ＳＵＳ５の発光回数を減少させることができる。
【００９３】
その結果、駆動制御回路５は平均信号レベルｐ２の大きさが所定値を超えて大きくなった場合でも、表示装置８の消費電力を図４に示すように一定の電力値Ｖｃに保持することができる。
【００９４】
このように、駆動制御回路５は図４に示すようなテーブルに基づいて表示装置８の消費電力を調整することが可能である。このような消費電力の調整が行われることにより、表示装置８の安定した駆動が行われ、表示装置８の信頼性が向上する。また、表示装置８の消費電力が過剰に大きくなることが防止され、消費電力の低減が実現される。
【００９５】
続いて、図１の平均信号レベル算出回路７について説明する。本発明の映像表示装置１００の基本構成において、平均信号レベル算出回路７は、例えば以下の構成を有する。
【００９６】
図５は、図１の平均信号レベル算出回路７の構成の一例を示すブロック図である。図５の平均信号レベル算出回路７は、信号加算回路７１、水平加算回路７２、垂直加算回路７３および正規化回路７４を含む。
【００９７】
図５において、信号加算回路７１には図１の第２の映像信号処理回路６から映像信号ｐ１が与えられる。図５に示すように、この映像信号ｐ１は赤色原色信号（Ｒ信号）、緑色原色信号（Ｇ信号）および青色原色信号（Ｂ信号）から構成されてもよいし、輝度信号から構成されてもよい。
【００９８】
信号加算回路７１は、映像信号ｐ１を構成する複数の原色信号を画素単位で加算する。これにより、信号加算回路７１は映像信号ｐ１の画素単位の信号レベルを算出する。信号加算回路７１は算出された画素単位の信号レベルを水平加算回路７２に与える。
【００９９】
水平加算回路７２には、信号加算回路７１から画素単位の信号レベルが与えられるとともに、図１のタイミング信号発生回路９から水平同期信号ＨＳに基づくタイミング信号ＨＴＳが与えられる。
【０１００】
水平加算回路７２は、画素単位の信号レベルをタイミング信号ＨＴＳに基づいて累積加算し、１ライン単位の信号レベルを算出する。水平加算回路７２は算出された１ライン単位の信号レベルを垂直加算回路７３に与える。
【０１０１】
垂直加算回路７３には、水平加算回路７２から１ライン単位の信号レベルが与えられるとともに、図１のタイミング信号発生回路９から垂直同期信号ＶＳに基づくタイミング信号ＶＴＳが与えられる。
【０１０２】
垂直加算回路７３は、１ライン単位の信号レベルをタイミング信号ＶＴＳに基づいて累積加算し、１フィールド単位の信号レベルを算出する。垂直加算回路７３は算出された１フィールド単位の信号レベルを正規化回路７４に与える。
【０１０３】
正規化回路７４は、与えられた１フィールド単位の信号レベルを所定の係数で除算することにより正規化し、平均信号レベルｐ２を算出する。
【０１０４】
図５の例において、平均信号レベルｐ２は赤色原色信号Ｒ、青色原色信号Ｂおよび緑色原色信号Ｇに基づいて算出されるが、平均信号レベル信号ｐ２は輝度信号が信号加算回路７１に入力される場合、輝度信号に基づいて算出されてもよい。この場合の平均信号レベルｐ２は、すなわち平均輝度レベルである。
【０１０５】
上述のように、第２の映像信号処理回路６における映像信号ｐ１の所定の処理は第１の映像信号処理回路４の所定の処理に対して簡易的でかつ等価な処理である。
【０１０６】
したがって、平均信号レベル算出回路７が、第１の映像信号処理回路４から出力される映像信号ｏ１に基づいて平均信号レベルを算出した場合、その平均信号レベルは第２の映像信号処理回路６から出力される映像信号ｐ１に基づいて生成される平均信号レベルｐ２とほぼ一致する。
【０１０７】
これにより、駆動制御回路５は、映像信号ｏ１の平均信号レベルにほぼ一致する平均信号レベルｐ２を用いて表示装置８の駆動条件の調整を行うことができる。それにより、第１の映像信号処理回路４による高画質化が好適に実現される。
【０１０８】
以上が、本発明の映像表示装置１００の基本構成である。この基本構成を有する映像表示装置１００によれば、第１の映像信号処理回路４による処理と等価な処理の行われた映像信号ｐ１に基づいて、表示装置８の駆動条件が調整されるので、第１の映像信号処理回路４から出力される映像信号ｏ１に対応した表示装置８の駆動条件の調整が行われる。それにより、第１の映像信号処理回路４による処理に基づく所望の映像信号の処理が実現される。
【０１０９】
また、映像信号ｎ１は、第１の映像信号処理回路４による処理時にフィールドメモリ３により１フィールド分記憶される。これにより、第１の映像信号処理回路４により処理された映像信号ｏ１を第２の映像信号処理回路６により処理された映像信号ｐ１に対して１フィールド分遅延させることができる。それにより、平均信号レベル算出回路７が駆動条件の調整に用いる映像信号ｐ１のフィールドと、同じフィールドの映像信号ｏ１に基づいて、駆動制御回路５が表示装置８を駆動するので、表示装置８の駆動条件が最適に調整される。その結果、第１の映像信号処理回路４による処理に基づく所望の映像信号の処理が実現される。
【０１１０】
上述のように、本基本構成を有する映像表示装置１００においては、平均信号レベル算出回路７が駆動条件の調整に用いる映像信号ｐ１のフィールドと、同じフィールドの映像信号ｏ１に基づいて、駆動制御回路５が表示装置８を駆動するとともに、駆動制御回路５による駆動条件の調整が映像信号ｏ１の平均信号レベルにほぼ一致する平均信号レベルｐ２により行われる。
【０１１１】
ここで、表示装置８が図２のＰＤＰ８０を含む構成である場合には、駆動条件の調整が著しく異なることにより発生するＰＤＰ８０の各放電セルの電力破錠が十分に防止される。それにより、各放電セルの信頼性が維持され、ＰＤＰ８０の長寿命化が実現される。
【０１１２】
さらに、第２の映像信号処理回路６がフィールドメモリ３を用いることなく第１の映像信号処理回路４による処理と等価の処理を行うので、第２の映像信号処理回路６に対応するフィールドメモリ３を設ける必要がない。それにより、回路規模が低減され、低コスト化および製造の容易化が実現される。
【０１１３】
なお、上記では表示装置８としてＰＤＰ８０を含む構成を示したが、表示装置８は液晶ディスプレイパネルまたは陰極線管等を含む構成をであってもよい。
【０１１４】
上記の平均信号レベル算出回路７は１フィールドごとの平均信号レベルを信号加算回路７１、水平加算回路７２、垂直加算回路７３および正規化回路７４により算出しているが、平均信号レベル算出回路７の構成はこれに限られない。
【０１１５】
平均信号レベル算出回路７は１フィールドごとの平均信号レベルに基づいて駆動条件の調整を行う。上述のように平均信号レベルの算出が赤色原色信号Ｒ、青色原色信号Ｂおよび緑色原色信号Ｇに基づく場合、または、平均信号レベルの算出が輝度信号に基づく場合表示装置８に表示される映像の輝度が調整される。それにより、使用者は所望の映像を得ることができる。
【０１１６】
続いて、上記の第１の映像信号処理回路４および第２の映像信号処理回路６の具体的な構成例を説明する。なお、後述の映像表示装置１００は、特に示さない限り、上記の図１の映像表示装置１００と同一の構成および動作を有する。
【０１１７】
（第１の構成例）
図６は、第１の構成例に係る映像表示装置１００のブロック図である。図６に示すように、第１の構成例に係る映像表示装置１００において、第１の映像信号処理回路４はリサイズ処理回路４０１を備え、第２の映像信号処理回路６はリサイズレベル演算回路６０１を備える。
【０１１８】
リサイズ処理回路４０１およびリサイズレベル演算回路６０１の詳細について説明する。
【０１１９】
リサイズ処理回路４０１は、映像フォーマット変換回路２から与えられる映像信号ｎ１に対して映像の表示領域の変更処理（以下、リサイズ処理と呼ぶ。）を行う。このリサイズ処理とは、表示装置８に表示されるべき表示領域の大きさを変更する処理である。
【０１２０】
例えば、表示領域の大きさを水平方向に２倍にし、垂直方向に２倍にする場合、リサイズ処理回路４０１は表示領域内の映像信号ｎ１の各画素データの数を水平方向に２倍し、垂直方向に２倍する。
【０１２１】
なお、リサイズ処理回路４０１は、上記リサイズ処理時に用いられる所定の情報（以下、リサイズ情報と呼ぶ。）を記憶している。このリサイズ情報は、表示領域の拡縮率である。
【０１２２】
また、図６に示すように、リサイズ情報ｒ１はリサイズ処理回路４０１からリサイズレベル演算回路６０１に適宜与えられる。リサイズ情報ｒ１は、水平リサイズ率および垂直リサイズ率からなる。
【０１２３】
リサイズ処理回路４０１は、映像信号ｎ１をフィールドメモリ３に書き込み、フィールドメモリ３に書き込まれた映像信号ｎ２を読み出すことにより上記リサイズ処理を行う。
【０１２４】
リサイズレベル演算回路６０１について説明する。リサイズレベル演算回路６０１は、例えば、２つの乗算回路を含む。図７は、図６のリサイズレベル演算回路６０１の構成の一例を示す図である。
【０１２５】
リサイズレベル演算回路６０１の乗算回路６３には、映像フォーマット変換回路２からの映像信号ｎ１および上記リサイズ処理回路４０１からの水平リサイズ率Ｈｒが与えられる。これにより、映像信号ｎ１と水平リサイズ率Ｈｒとの乗算が行われる。
【０１２６】
リサイズレベル演算回路６０１の乗算回路６４には、映像信号ｎ１と水平リサイズ率Ｈｒとの乗算結果、およびリサイズ処理回路４０１からの垂直リサイズ率Ｖｒが与えられる。これにより、映像信号ｎ１と水平リサイズ率Ｈｒとの乗算結果に、さらに垂直リサイズ率Ｖｒが乗算される。それにより、映像信号ｐ１が生成される。
【０１２７】
リサイズレベル演算回路６０１は、生成された映像信号ｐ１を図６の平均信号レベル算出回路７に与える。このリサイズレベル演算回路６０１による処理をリサイズレベル演算処理と呼ぶ。
【０１２８】
ここで、リサイズ処理回路４０１のリサイズ処理により得られる映像信号ｏ１およびリサイズレベル演算回路６０１のリサイズレベル演算処理により得られる映像信号ｐ１の信号レベルについて図８に基づき説明する。
【０１２９】
図８は、図６のリサイズ処理回路４０１およびリサイズレベル演算回路６０１により生成される２つの映像信号ｏ１，ｐ１の信号レベルを説明するための概念図である。
【０１３０】
図８では、映像信号ｎ１の１つの画素データｇに着目し、映像の表示領域を水平方向に２倍し、垂直方向に２倍する場合を想定する。この場合、リサイズ処理回路４０１の記憶するリサイズ情報ｒ１は水平リサイズ率Ｈｒが２で、垂直リサイズ率Ｖｒが２である。
【０１３１】
図８に示すように、リサイズ処理回路４０１においては、上記リサイズ情報ｒ１により、映像信号ｎ１の画素データｇの数が水平方向に２倍され、垂直方向に２倍される。
【０１３２】
それにより、リサイズ処理回路４０１は、映像信号ｎ１の１つの画素データｇに基づいて４つの画素データｇの映像信号ｏ１を出力する。この場合、映像信号ｎ１の１つの画素データｇの信号レベルをｇで表すと、映像信号ｏ１の４つの画素データｇの信号レベルの総和は４ｇとなる。
【０１３３】
一方、リサイズレベル演算回路６０１においては、映像信号ｎ１の１つの画素データｇが、リサイズ処理回路４０１から与えられるリサイズ情報ｒ１を用いて乗算される。すなわち、１つの画素データｇに、水平リサイズ率Ｈｒの２および垂直リサイズ率Ｖｒの２が乗算される。
【０１３４】
それにより、リサイズレベル演算回路６０１は信号レベルが４倍された画素データの映像信号ｐ１を出力する。この場合、映像信号ｎ１の１つの画素データｇの信号レベルをｇで表すと、映像信号ｐ１の１つの画素データの信号レベルは４ｇとなる。
【０１３５】
このように、本構成例に係る映像表示装置１００においては、リサイズ処理回路４０１のリサイズ処理後の映像信号ｏ１の４つの画素データｇの信号レベルの総和と、リサイズレベル演算回路６０１のリサイズレベル演算処理により得られる映像信号ｐ１の１つの画素データの信号レベルとが一致する。
【０１３６】
すなわち、リサイズ処理回路４０１において行われるリサイズ処理と、リサイズレベル演算回路６０１において行われるリサイズレベル演算処理とは互いに等価な処理といえる。
【０１３７】
リサイズ処理回路４０１において行われるリサイズ処理はフィールドメモリ３を用いる処理である。これに対して、リサイズレベル演算回路６０１において行われるリサイズレベル演算処理はフィールドメモリ３を用いない処理である。また、リサイズレベル演算処理はリサイズ処理に比べて簡単な処理となっている。これにより、リサイズレベル演算回路６０１の構成はリサイズ処理回路４０１の構成よりも簡略となっている。
【０１３８】
このように、第１の構成例に係る映像表示装置１００によれば、第１の映像信号処理回路４においてリサイズ処理回路４０１によりフィールドメモリ３を用いたリサイズ処理が行われ、第２の映像信号処理回路６においてリサイズレベル演算回路６０１によりリサイズ処理と等価でかつフィールドメモリ３を用いないリサイズレベル演算処理が行われる。これにより、第２の映像信号処理回路６の回路規模が低減され、低コスト化および製造の容易化が実現される。
【０１３９】
さらに、フィールドメモリ３に記憶された映像信号ｎ２および表示装置８の表示領域に関するリサイズ情報ｒ１に基づいて、リサイズ処理回路４０１によりリサイズ処理が行われる。また、リサイズ情報ｒ１に基づいて、第２の線形演算処理回路６０２によりリサイズレベル演算処理が行われる。
【０１４０】
リサイズレベル演算回路６０１のリサイズレベル演算処理は、リサイズ処理に比べて簡単でかつ等価な処理である。それにより、第２の映像信号処理回路６の回路構成が簡単となり、回路規模が低減され、低コスト化および製造の容易化が実現される。さらに、リサイズ処理による表示領域の変更処理が好適に行われる。
【０１４１】
（第２の構成例）
図９は、第２の構成例に係る映像表示装置１００の構成を示すブロック図である。図９に示すように、第２の構成例に係る映像表示装置１００において、図１の第１の映像信号処理回路４はリサイズ処理回路４０１および第１の線形演算処理回路４０２を備え、第２の映像信号処理回路６はリサイズレベル演算回路６０１および第２の線形演算処理回路６０２を備える。
【０１４２】
リサイズ処理回路４０１およびリサイズレベル演算回路６０１は、第１の構成例に係る映像表示装置１００のリサイズ処理回路４０１およびリサイズレベル演算回路６０１と同様の構成および動作を有する。
【０１４３】
また、本構成例に係る映像表示装置１００は、図１の基本構成に加えて、係数発生装置１０を備える。係数発生装置１０は、例えば、ＣＰＵ（中央演算処理装置）またはマイクロコンピュータ等からなる。係数発生装置１０は、後述の第１の係数群Ｋ１を第１の線形演算処理回路４０２に与え、後述の第２の係数群Ｋ２を第２の線形演算処理回路６０２に与える。
【０１４４】
なお、本例では、Ａ／Ｄコンバータ１に入力される映像信号ＡＶＤは輝度信号および色差信号からなるものとして説明する。
【０１４５】
図９の第１の映像信号処理回路４において、リサイズ処理回路４０１には映像フォーマット変換回路２から映像信号ｎ１が与えられる。リサイズ処理回路４０１において、映像信号ｎ１に第１の構成例で説明したリサイズ処理が行われ、映像信号ｎ３が生成される。生成された映像信号ｎ３は第１の線形演算処理回路４０２に与えられ、第１の線形演算処理回路４０２により係数発生装置１０から与えられる第１の係数群Ｋ１を用いた所定の処理が行われる。
【０１４６】
これにより、映像信号ｏ１が生成され、映像信号ｏ１が駆動制御回路５に与えられる。映像信号ｎ３に対する第１の線形演算処理回路４０２の処理内容については後述する。
【０１４７】
図９の第２の映像信号処理回路６において、第２の線形演算処理回路６０２には映像フォーマット変換回路２から映像信号ｎ１が与えられ、係数発生装置１０から第２の係数群Ｋ２が与えられる。
【０１４８】
第２の線形演算処理回路６０２において、映像信号ｎ１に対して第２の係数群Ｋ２を用いた所定の処理が行われ、映像信号ｐ１０が生成される。映像信号ｎ１に対する第２の線形演算処理回路６０２の処理内容については後述する。
【０１４９】
生成された映像信号ｐ１０はリサイズレベル演算回路６０１に与えられる。リサイズレベル演算回路６０１においては、映像信号ｐ１０に対して第１の構成例で説明したリサイズレベル演算処理が行われる。これにより、映像信号ｐ１が生成され、映像信号ｐ１が平均信号レベル算出回路７に与えられる。
【０１５０】
上記のリサイズ処理回路４０１におけるリサイズ処理およびリサイズレベル演算回路６０１におけるリサイズレベル演算処理は、第１の構成例で説明したように互いに等価な処理である。
【０１５１】
第１の線形演算処理回路４０２および第２の線形演算処理回路６０２は、入力される映像信号ｎ１，ｐ１０に対して係数発生装置１０から与えられる第１の係数群Ｋ１および第２の係数群Ｋ２に基づいて同一の処理を行う。
【０１５２】
本構成例において、第１の線形演算処理回路４０２および第２の線形演算処理回路６０２により行われる処理は、線形演算処理である逆マトリックス変換処理である。
【０１５３】
第１の線形演算処理回路４０２および第２の線形演算処理回路６０２の行う逆マトリックス変換処理、ならびに、係数発生装置１０から出力される第１の係数群Ｋ１および第２の係数群Ｋ２の詳細について図１０に基づき説明する。
【０１５４】
図１０は、図９の第１の線形演算処理回路４０２および第２の線形演算処理回路６０２の行う逆マトリックス変換処理、ならびに、第１の係数群Ｋ１および第２の係数群Ｋ２を説明するための図である。
【０１５５】
図１０に示すように、第１の線形演算処理回路４０２には、リサイズ処理回路４０１からの映像信号ｎ３および係数発生装置１０からの第１の係数群Ｋ１が入力される。ここで、本構成例では、映像信号ｎ３は１つの輝度信号Ｙ１および２つの色差信号Ｕ１，Ｖ１からなる。また、第１の係数群Ｋ１は逆マトリックス変換処理を行うための複数の係数ａ１〜ｉ１からなる。
【０１５６】
第１の線形演算処理回路４０２は、これら輝度信号Ｙ１および色差信号Ｕ１，Ｖ１に対して複数の係数ａ１〜ｉ１を用いた逆マトリックス変換処理を行う。それにより、第１の線形演算処理回路４０２は３つの赤色原色信号Ｒ１、青色原色信号Ｂ１および緑色原色信号Ｇ１からなる映像信号ｏ１を生成し、生成された映像信号ｏ１を駆動制御回路５に与える。
【０１５７】
一方、第２の線形演算処理回路６０２には、映像フォーマット変換回路２からの映像信号ｎ１および係数発生装置１０からの第２の係数群Ｋ２が入力される。上記同様、映像信号ｎ１は１つの輝度信号Ｙ２および２つの色差信号Ｕ２，Ｖ２からなる。また、第２の係数群Ｋ２は逆マトリックス変換処理を行うための複数の係数ａ２〜ｉ２からなる。
【０１５８】
第２の線形演算処理回路６０２は、これら輝度信号Ｙ２および色差信号Ｕ２，Ｖ２に対して複数の係数ａ２〜ｉ２を用いて逆マトリックス変換処理を行う。それにより、第２の線形演算処理回路６０２は３つの赤色原色信号Ｒ２、青色原色信号Ｂ２および緑色原色信号Ｇ２からなる映像信号ｐ１０を生成し、生成された映像信号ｐ１０をリサイズレベル演算回路６０１に与える。
【０１５９】
係数発生装置１０が出力する第１の係数群Ｋ１および第２の係数群Ｋ２に含まれる各係数のビット数は異なる。具体的には、第１の係数群Ｋ１に含まれる各係数のビット数をｘとし、第２の係数群Ｋ２に含まれる各係数のビット数をｙとすると、第２の係数群Ｋ２に含まれる各係数のビット数ｙは第１の係数群Ｋ１に含まれる各係数のビット数ｘよりも小さい。
【０１６０】
これにより、第１の線形演算処理回路４０２が行う逆マトリックス変換処理により得られる映像信号ｏ１のビット数に対し、第２の線形演算処理回路６０２が行う逆マトリックス変換処理により得られる映像信号ｐ１０のビット数は小さくなる。
【０１６１】
このように、第２の線形演算処理回路６０２は、第１の線形演算処理回路４０２において用いられる第１の係数群Ｋ１に含まれる各係数のビット数よりも小さいビット数の複数の係数を含む第２の係数群Ｋ２で逆マトリックス変換処理を行うので、第１の線形演算処理回路４０２の構成に比べて簡単な構成とすることができる。また、第２の線形演算処理回路６０２は第１の線形演算処理回路４０２に比べて逆マトリックス変換処理に用いられるデータのビット数が小さいので、回路規模を低減することができる。
【０１６２】
第２の構成例に係る映像表示装置１００によれば、第１の線形演算処理回路４０２によりフィールドメモリ３を用いない逆マトリックス変換処理が行われ、第２の線形演算処理回路６０２によりフィールドメモリ３を用いない逆マトリックス変換処理が行われる。これにより、第１の線形演算処理回路４０２および第２の線形演算処理回路６０２は、フィールドメモリ３を用いないので回路構成が簡単となり、回路規模が低減され、低コスト化および製造の容易化が実現される。
【０１６３】
また、第１の映像信号処理回路４においてリサイズ処理および逆マトリックス変換処理が行われるので、複数の処理に基づく所望の映像信号の処理が実現される。
【０１６４】
さらに、ビット数ｘの複数の係数を含む第１の係数群Ｋ１を用いた逆マトリックス変換処理が第１の線形演算処理回路４０２により行われ、第１の係数群Ｋ１に含まれる各係数のビット数ｘよりも小さいビット数ｙの複数の係数を含む第２の係数群Ｋ２を用いた逆マトリックス変換処理が第２の線形演算処理回路６０２により行われる。
【０１６５】
このように、第１の線形演算処理回路４０２の逆マトリックス変換処理に用いられる第１の係数群Ｋ１に含まれる各係数のビット数ｘに比べて、第２の線形演算処理回路６０２の逆マトリックス変換処理に用いられる第２の係数群Ｋ２に含まれる各係数のビット数ｙが小さいので、逆マトリックス変換処理を行う第２の線形演算処理回路６０２の回路構成が簡単となり、回路規模が低減され、低コスト化および製造の容易化が実現される。
【０１６６】
なお、上記の第２の構成例において、図９に示すように、第２の線形演算処理回路６０２はリサイズレベル演算回路６０１の前段に設けられてもよいし、リサイズレベル演算回路６０１の後段に設けられてもよい。
【０１６７】
（第３の構成例）
図１１は、第３の構成例に係る映像表示装置１００を示すブロック図である。図１１に示すように、第３の構成例に係る映像表示装置１００において、図１の第１の映像信号処理回路４はリサイズ処理回路４０１および第３の線形演算処理回路４０３を備え、第２の映像信号処理回路６はリサイズレベル演算回路６０１および第４の線形演算処理回路６０３を備える。
【０１６８】
ここで、リサイズ処理回路４０１およびリサイズレベル演算回路６０１は、第１の構成例に係る映像表示装置１００のリサイズ処理回路４０１およびリサイズレベル演算回路６０１と同様の構成および動作を有する。
【０１６９】
また、本構成例に係る映像表示装置１００は、図１の基本構成に加えて、外部演算装置１１を備える。外部演算装置１１は、例えばＣＰＵまたはマイクロコンピュータ等からなる。外部演算装置１１は、後述の第３の係数群Ｋ３を第３の線形演算処理回路４０３に与え、後述の第４の係数群Ｋ４を第４の線形演算処理回路６０３に与える。
【０１７０】
図１１の第１の映像信号処理回路４において、リサイズ処理回路４０１には映像フォーマット変換回路２から映像信号ｎ１が与えられる。リサイズ処理回路４０１により、映像信号ｎ１に第１の構成例で説明したリサイズ処理が行われ、映像信号ｎ３が生成される。生成された映像信号ｎ３は第３の線形演算処理回路４０３に与えられ、第３の線形演算処理回路４０３により外部演算装置１１から与えられる第３の係数群Ｋ３を用いた所定の処理が行われる。
【０１７１】
このように第３の線形演算処理回路４０３により、映像信号ｏ１が生成され、生成された映像信号ｏ１は駆動制御回路５に与えられる。映像信号ｎ３に対する第３の線形演算処理回路４０３の処理内容については後述する。
【０１７２】
図１１の第２の映像信号処理回路６において、第４の線形演算処理回路６０３には映像フォーマット変換回路２から映像信号ｎ１が与えられ、外部演算装置１１から第４の係数群Ｋ４が与えられる。
【０１７３】
第４の線形演算処理回路６０３により、映像信号ｎ１に対して第４の係数群Ｋ４を用いた所定の処理が行われ、映像信号ｐ１１が生成される。映像信号ｎ１に対する第４の線形演算処理回路６０３の処理内容については後述する。
【０１７４】
生成された映像信号ｐ１１はリサイズレベル演算回路６０１に与えられる。リサイズレベル演算回路６０１にはリサイズ処理回路４０１からリサイズ情報ｒ１が与えられている。これにより、リサイズレベル演算回路６０１においては、映像信号ｐ１１に対して第１の構成例で説明したリサイズレベル演算処理が行われる。これにより、映像信号ｐ１が生成され、生成された映像信号ｐ１は平均信号レベル算出回路７に与えられる。
【０１７５】
リサイズ処理回路４０１におけるリサイズ処理と、リサイズレベル演算回路６０１におけるリサイズレベル演算処理とは、第１の構成例での説明と同様に互いに等価な処理である。
【０１７６】
第３の線形演算処理回路４０３および第４の線形演算処理回路６０３の詳細について説明する。
【０１７７】
図１１に示すように、本例では、第３の線形演算処理回路４０３は加算回路４１、乗算回路４２ａ，４２ｂ，４２ｃ、選択回路４３および制御信号発生回路４４を含む。また、第４の線形演算処理回路６０３は加算回路６１および乗算回路６２を含む。
【０１７８】
本構成例において、第３の線形演算処理回路４０３および第４の線形演算処理回路６０３により行われる処理は、加算処理および乗算処理を含む線形演算処理である。
【０１７９】
第３の線形演算処理回路４０３の線形演算処理により、映像の色相調整等が行われる。
【０１８０】
図１２は、図１１の第３の線形演算処理回路４０３および第４の線形演算処理回路６０３による線形演算処理ならびに第３の係数群Ｋ３および第４の係数群Ｋ４を説明するための図である。また、図１３は、第３の構成例における画像の表示形態の一例を示す図である。
【０１８１】
なお、第３の線形演算処理回路４０３がリサイズ処理回路４０１の後段に設けられ、第４の線形演算処理回路６０３がリサイズレベル演算回路６０１の前段に設けられる理由については後述する。
【０１８２】
本例では、図１３に示すように、ＰＤＰ８０の画面上に主画面領域ＭＳおよび副画面領域ＳＳが形成され、主画面領域ＭＳおよび副画面領域ＳＳの各々に映像が表示される。
【０１８３】
外部演算装置１１は、例えば、使用者による図示しないリモートコントローラの操作等に基づいて、第３の線形演算処理回路４０３および第４の線形演算処理回路６０３に与えるべき第３の係数群Ｋ３および第４の係数群Ｋ４を決定する。
【０１８４】
図１２によれば、第３の係数群Ｋ３は５つの係数ａ３１，ａ３２，ｂ３，ｃ３，ｄ３を含み、第４の係数群Ｋ４は２つの係数ａ４，ｂ４を含む。第３の係数群Ｋ３の係数ａ３１は主画面領域ＭＳ用の係数であり、係数ａ３２は副画面領域ＳＳ用の係数である。
【０１８５】
２つの係数ａ３１，ａ３２は、ともに第３の線形演算処理回路４０３の選択回路４３に与えられる。２つの係数ａ３１，ａ３２は、互いに異なるが、ほぼ等しい値となっている。
【０１８６】
第３の係数群Ｋ３の係数ｂ３，ｃ３は第３の線形演算処理回路４０３の乗算回路４２ｂに与えられ、係数ｄ３は乗算回路４２ｃに与えられる。
【０１８７】
第３の線形演算処理回路４０３において、選択回路４３には上記係数ａ３１，ａ３２が与えられるとともに、制御信号発生回路４４から係数ａ３１，ａ３２のいずれか一方を選択するための切替制御信号ＣＳが与えられる。
【０１８８】
図１３に示すように、ＰＤＰ８０に主画面領域ＭＳおよび副画面領域ＳＳが形成される場合、制御信号発生回路４４には、主画面領域ＭＳの水平方向の範囲を示す領域フラグＣＳ１、副画面領域ＳＳの水平方向の範囲を示す領域フラグＣＳ２、主画面領域ＭＳの垂直方向の範囲を示す領域フラグＣＳ３および副画面領域ＳＳの垂直方向の範囲を示す領域フラグＣＳ４が与えられている。
【０１８９】
領域フラグＣＳ１は主画面領域ＭＳの水平方向の範囲内で論理「１」となり、主画面領域ＭＳの水平方向の範囲外で論理「０」となる。
【０１９０】
領域フラグＣＳ２は副画面領域ＳＳの水平方向の範囲内で論理「１」となり、副画面領域ＳＳの水平方向の範囲外で論理「０」となる。
【０１９１】
領域フラグＣＳ３は主画面領域ＭＳの垂直方向の範囲内で論理「１」となり、主画面領域ＭＳの水平方向の範囲外で論理「０」となる。
【０１９２】
領域フラグＣＳ２は副画面領域ＳＳの垂直方向の範囲内で論理「１」となり、副画面領域ＳＳの水平方向の範囲外で論理「０」となる。
【０１９３】
これら領域フラグＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４はリサイズ処理回路４０１により作成される。
【０１９４】
制御信号発生回路４４は、領域フラグＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４および図１１のタイミング信号発生回路９から出力されるタイミング信号ＨＴＳ，ＶＴＳ等に基づいて切替制御信号ＣＳを生成する。
【０１９５】
選択回路４３は、切替制御信号ＣＳに基づいて外部演算装置１１により与えられる係数ａ３１，ａ３２のうちのいずれかを選択し、選択した係数を係数ａ３として乗算回路４２ａに与える。
【０１９６】
乗算回路４２ａには、図１１のリサイズ処理回路４０１から映像信号ｎ３の画素データｇが与えられる。乗算回路４２ａは画素データｇと選択回路４３からの係数ａ３とを乗算する。この場合、画素データｇの信号レベルをｇで表すと、乗算回路４２ａの出力値はａ３ｇとなる。
【０１９７】
乗算回路４２ｂは、外部演算装置１１からの係数ｂ３と係数ｃ３とを乗算する。乗算回路４２ｂの出力値はｂ３ｃ３となる。
【０１９８】
加算回路４１は、乗算回路４２ａの出力値ａ３ｇと乗算回路４２ｂの出力値ｂ３ｃ３とを加算する。加算回路４１の出力値は（ａ３ｇ＋ｂ３ｃ３）となる。
【０１９９】
乗算回路４２ｃは、加算回路４１の出力値（ａ３ｇ＋ｂ３ｃ３）と係数ｄ３とを乗算する。乗算回路４２ｃの出力値はｄ３（ａ３ｇ＋ｂ３ｃ３）となる。乗算回路４２ｃの出力値（ｄ３（ａ３ｇ＋ｂ３ｃ３））は映像信号ｏ１の画素データとして駆動制御回路５に与えられる。
【０２００】
図１２に示すように、第４の係数群Ｋ４は係数ａ４および係数ｂ４からなる。外部演算装置１１は、第３の係数群Ｋ３に基づいて第４の係数群Ｋ４を決定する。具体的には、外部演算装置１１は係数ａ３１および係数ａ３２のいずれか一方と係数ｄ３との乗算結果を係数ａ４として決定する。また、外部演算装置１１は係数ｂ３，ｃ３，ｄ３の乗算結果を係数ｂ４として決定する。
【０２０１】
なお、本例では、外部演算装置１１は、係数ａ３１と係数ｄ３との乗算結果を係数ａ４として決定している。
【０２０２】
係数ａ４は乗算回路６２に与えられ、係数ｂ４は加算回路６１に与えられる。乗算回路６２には、図１１の映像フォーマット変換回路２から映像信号ｎ１が与えられる。乗算回路６２は映像信号ｎ１の画素データｇと係数ａ４とを乗算する。映像信号ｎ１の画素データｇの信号レベルを上記の映像信号ｎ３の画素データと同じｇで表すと、乗算回路６２の出力値はａ４ｇとなる。
【０２０３】
加算回路６１は、乗算回路６２の出力値ａ４ｇと係数ｂ４とを加算する。加算回路６１の出力値は（ａ４ｇ＋ｂ４）となる。加算回路６１の出力値（ａ４ｇ＋ｂ４）は映像信号ｐ１１の画素データとしてリサイズレベル演算回路６０１に与えられる。
【０２０４】
第３の線形演算処理回路４０３においては、主画面領域ＭＳの映像信号ｎ３および副画面領域ＳＳの映像信号ｎ３にそれぞれ異なる係数ａ３１，ａ３２を用いた処理を行う。
【０２０５】
一方、第４の線形演算処理回路６０３においては、主画面領域ＭＳの映像信号ｎ３および副画面領域ＳＳの映像信号ｎ３に共通の係数ａ４を用いた処理を行う。
【０２０６】
この場合、係数ａ３１は係数ａ４と等しく、係数ａ３２は係数ａ４と異なるが、近い値を有する。
【０２０７】
また、第３の線形演算処理回路４０３により加算処理に用いられる係数と、第４の線形演算処理回路６０３により加算処理に用いられる係数とは互いに一致する。
【０２０８】
これにより、主画面領域ＭＳの映像信号ｎ３の処理時には第３の線形演算処理回路４０３から出力される映像信号ｏ１の出力値と第４の線形演算処理回路６０３から出力される映像信号ｐ１１の出力値とが等しくなり、副画面領域ＳＳの映像信号ｎ３の処理時には第３の線形演算処理回路４０３から出力される映像信号ｏ１の出力値と第４の線形演算処理回路６０３から出力される映像信号ｐ１１の出力値とが近似した値となる。
【０２０９】
換言すれば、第３の線形演算処理回路４０３および第４の線形演算処理回路６０３は、互いに回路構成は異なるが、入力される映像信号に対して等価な処理を行う。
【０２１０】
図１２に示すように、第４の線形演算処理回路６０３の回路構成および線形演算処理は第３の線形演算処理回路４０３の回路構成および線形演算処理よりも簡易的となっている。それにより、第３の線形演算処理回路４０３の回路規模が低減され、低コスト化および製造の容易化が実現されている。
【０２１１】
なお、外部演算装置１１が係数ｂ３，ｃ３，ｄ３に対応する主画面領域ＭＳ用および副画面領域ＳＳ用の係数をそれぞれ生成し、第３の線形演算処理回路４０３に選択的に与えてもよい。
【０２１２】
ところで、上述のように、第１の映像信号処理回路４のリサイズ処理回路４０１は第２の映像信号処理回路６のリサイズレベル演算回路６０１に対応している。また、第１の映像信号処理回路４の第３の線形演算処理回路４０３は第２の映像信号処理回路６の第４の線形演算処理回路６０３に対応している。そして、対応する各回路間では互いに等価な処理が行われている。
【０２１３】
しかしながら、本構成例では第１の映像信号処理回路４により行われる処理と等価な処理を実現するために、第２の映像信号処理回路６のリサイズレベル演算回路６０１は第４の線形演算処理回路６０３の後段に設けられる必要がある。以下、この理由について説明する。
【０２１４】
図１４および図１５は、図１１のリサイズレベル演算回路６０１および第４の線形演算処理回路６０３の配置と、第２の映像信号処理回路６により生成される映像信号ｐ１の信号レベルとの関係を説明するための概念図である。
【０２１５】
図１４および図１５において、第１の映像信号処理回路４のリサイズ処理回路４０１は第３の線形演算処理回路４０３の前段に設けられている。
【０２１６】
ここでは、リサイズ処理回路４０１は映像の表示領域を水平方向に２倍し、垂直方向に２倍する。また、第３の線形演算処理回路４０３はリサイズ処理回路４０１から与えられる映像信号ｎ３に対して所定の線形演算処理を行う。
【０２１７】
リサイズ処理回路４０１および第３の線形演算処理回路４０３の処理内容について映像信号ｎ１の１つの画素データｇに着目して説明する。なお、以下の説明では、画素データｇの信号レベルをｇで表す。
【０２１８】
図１４および図１５において、リサイズ処理回路４０１は、映像の表示領域を水平方向に２倍し、垂直方向に２倍する旨を示すリサイズ情報ｒ１が記憶されている。
【０２１９】
リサイズ処理回路４０１においては、映像信号ｎ１の画素データｇの数が、リサイズ情報ｒ１に基づいて水平方向に２倍され、垂直方向に２倍される。
【０２２０】
それにより、リサイズ処理回路４０１は、映像信号ｎ１の１つの画素データｇに基づいて４つの画素データｇを含む映像信号ｎ３を第３の線形演算処理回路４０３に与える。第３の線形演算処理回路４０３は、外部演算装置１１から与えられる係数α，βに基づいて、映像信号ｎ３の４つの画素データｇの各々に対する線形演算処理を行う。
【０２２１】
ここでは、以下の説明を容易とするため、外部演算装置１１は第３の線形演算処理回路４０３および第４の線形演算処理回路６０３に、ともに同じ係数α，βを与えるものとする。
【０２２２】
図１４および図１５に示すように、第３の線形演算処理回路４０３の線形演算処理は、映像信号ｎ３の画素データｇの各々に対して係数αを乗算した後、係数βを加算する処理である。その結果、第３の線形演算処理回路４０３は、信号レベルがαｇ＋βの４つの画素データを含む映像信号ｏ１を出力する。この場合、４つの画素データの信号レベルの総和は４αｇ＋４βとなる。
【０２２３】
図１４において、リサイズレベル演算回路６０１は、図１１に示したように、第４の線形演算処理回路６０３の後段に配置されている。この場合、第４の線形演算処理回路６０３に映像信号ｎ１が与えられる。第４の線形演算処理回路６０３は、外部演算装置１１から与えられる２つの係数α，βに基づいて映像信号ｎ１の１つの画素データｇに対する線形演算処理を行う。
【０２２４】
図１４に示すように、第４の線形演算処理回路６０３の線形演算処理は映像信号ｎ１の１つの画素データｇに対して、係数αを乗算した後、係数βを加算する処理である。
【０２２５】
その結果、第４の線形演算処理回路６０３は信号レベルがαｇ＋βの１つの画素データを含む映像信号ｐ１１をリサイズレベル演算回路６０１に与える。リサイズレベル演算回路６０１においては、映像信号ｐ１１の１つの画素データに水平リサイズ率Ｈｒの２および垂直リサイズ率Ｖｒの２が乗算される。
【０２２６】
これにより、リサイズレベル演算回路６０１はαｇ＋βの信号レベルが４倍され、４αｇ＋４βとなった１つの画素データを含む映像信号ｐ１を出力する。
【０２２７】
このように、第２の映像信号処理回路６において第４の線形演算処理回路６０３の後段にリサイズレベル演算回路６０１が設けられる場合、出力される映像信号ｐ１の１つの画素データの信号レベルは４αｇ＋４βであり、第３の線形演算処理回路４０３から出力される映像信号ｏ１の４つの画素データの信号レベルの総和である４αｇ＋４βと一致する。
【０２２８】
したがって、図１４において、第１の映像信号処理回路４による処理と第２の映像信号処理回路６による処理とは等価となっている。
【０２２９】
一方、図１５において、リサイズレベル演算回路６０１は第４の線形演算処理回路６０３の前段に配置されている。この場合、リサイズレベル演算回路６０１に映像信号ｎ１が与えられる。
【０２３０】
リサイズレベル演算回路６０１においては、映像信号ｎ１の１つの画素データｇに水平リサイズ率Ｈｒの２および垂直リサイズ率Ｖｒの２が乗算される。
【０２３１】
これにより、リサイズレベル演算回路６０１は、信号レベルが４倍された１つの画素データの映像信号ｐ１１を第４の線形演算処理回路６０３に与える。
【０２３２】
第４の線形演算処理回路６０３は、外部演算装置１１から与えられる２つの係数α，βに基づいて映像信号ｐ１１の１つの画素データに対する線形演算処理を行う。
【０２３３】
上記同様、この線形演算処理は映像信号ｐ１１の１つの画素データに対して係数αを乗算した後、係数βを加算する処理である。その結果、第４の線形演算処理回路６０３は１つの画素データを含む映像信号ｐ１を出力する。この場合、映像信号ｐ１の１つの画素データの信号レベルは４αｇ＋βとなる。
【０２３４】
このように、第２の映像信号処理回路６において、第４の線形演算処理回路６０３の前段にリサイズレベル演算回路６０１が設けられる場合、出力される映像信号ｐ１に含まれる１つの画素データの信号レベルは４αｇ＋βであり、第３の線形演算処理回路４０３から出力される映像信号ｏ１に含まれる４つの画素データの信号レベルの総和である４αｇ＋４βと一致しない。
【０２３５】
したがって、図１５において、第１の映像信号処理回路４による処理と第２の映像信号処理回路６による処理とは等価とならない。
【０２３６】
上記のように、本構成例において、第１の映像信号処理回路４による処理と、第２の映像信号処理回路６による処理とを等価にするためには、第２の映像信号処理回路６内のリサイズレベル演算回路６０１は、第４の線形演算処理回路６０３よりも後段に設けられる必要がある。
【０２３７】
上記第３の構成例に係る映像表示装置１００において、外部演算装置１１が第４の線形演算処理回路６０３に与える第４の係数群Ｋ４（係数ａ４，ｂ４）の個数は、第３の線形演算処理回路４０３に与える第３の係数群Ｋ３（係数ａ３１，ａ３２，ｂ３，ｃ３，ｄ３）の個数よりも小さい。
【０２３８】
これにより、第３の線形演算処理回路４０３の線形演算処理に用いられる第３の係数群Ｋ３の個数に比べて、第４の線形演算処理回路６０３の線形演算処理に用いられる第４の係数群Ｋ４の個数が小さいので、第４の線形演算処理回路６０３が簡略となり、回路規模が低減され、低コストおよび製造の容易化が実現される。
【０２３９】
また、本構成例に係る映像表示装置１００においては、リサイズ処理回路４０１によりリサイズ処理のなされた映像信号ｏ１に線形演算処理が行われるので、複数の処理に基づく所望の映像信号の処理が実現される。
【０２４０】
さらに、第２の映像信号処理回路６においては、映像信号ｎ１に対してリサイズレベル演算回路６０１のリサイズレベル演算処理が第４の線形演算処理回路６０３の線形演算処理よりも後に行われることにより、リサイズ処理回路４０１のリサイズ処理および第３の線形演算処理回路４０３の線形演算処理が行われた映像信号ｏ１と等価な映像信号ｐ１を得ることができる。
【０２４１】
（第４の構成例）
図１６は、第４の構成例に係る映像表示装置１００を示すブロック図である。図１６に示すように、第４の構成例に係る映像表示装置１００において、図１の第１の映像信号処理回路４はリサイズ処理回路４０１および第５の線形演算処理回路４０４を備え、第２の映像信号処理回路６はリサイズレベル演算回路６０１および第６の線形演算処理回路６０４を備える。
【０２４２】
ここで、リサイズ処理回路４０１およびリサイズレベル演算回路６０１は、第１の構成例に係る映像表示装置１００のリサイズ処理回路４０１およびリサイズレベル演算回路６０１と同様の構成および動作を有する。
【０２４３】
また、本構成例に係る映像表示装置１００は、図１の基本構成に加えて、第３の構成例で説明した外部演算装置１１を備える。本構成例の説明において、外部演算装置１１は、第１の係数群Ｋ１および第３の係数群Ｋ３を第５の線形演算処理回路４０４に与え、後述の第５の係数群Ｋ５を第６の線形演算処理回路６０４に与える。
【０２４４】
なお、本例ではＡ／Ｄコンバータ１に入力される映像信号ＡＶＤは輝度信号および色差信号からなるものとして説明する。
【０２４５】
図１６の第１の映像信号処理回路４において、リサイズ処理回路４０１には映像フォーマット変換回路２から映像信号ｎ１が与えられる。リサイズ処理回路４０１により、映像信号ｎ１に第１の構成例で説明したリサイズ処理が行われ、映像信号ｎ３が生成される。生成された映像信号ｎ３は第５の線形演算処理回路４０４に与えられ、第５の線形演算処理回路４０４により外部演算装置１１から与えられる第１の係数群Ｋ１および第３の係数群Ｋ３を用いた所定の処理が行われる。
【０２４６】
このように第５の線形演算処理回路４０４により、映像信号ｏ１が生成され、生成された映像信号ｏ１は駆動制御回路５に与えられる。映像信号ｎ３に対する第５の線形演算処理回路４０４の処理内容については後述する。
【０２４７】
図１６の第２の映像信号処理回路６において、第６の線形演算処理回路６０４には、映像フォーマット変換回路２から映像信号ｎ１が与えられ、外部演算装置１１から第５の係数群Ｋ５が与えられる。
【０２４８】
第６の線形演算処理回路６０４により、映像信号ｎ１に対して第５の係数群Ｋ５を用いた所定の処理が行われ、映像信号ｐ１１が生成される。映像信号ｎ１に対する第６の線形演算処理回路６０４の処理内容については後述する。
【０２４９】
生成された映像信号ｐ１１はリサイズレベル演算回路６０１に与えられる。リサイズレベル演算回路６０１には、リサイズ処理回路４０１からリサイズ情報ｒ１が与えられている。これにより、リサイズレベル演算回路６０１においては、映像信号ｐ１１に対して第１の構成例で説明したリサイズレベル演算処理が行われる。これにより、映像信号ｐ１が生成され、生成された映像信号ｐ１は平均信号レベル算出回路７に与えられる。
【０２５０】
リサイズ処理回路４０１におけるリサイズ処理と、リサイズレベル演算回路６０１におけるリサイズレベル演算処理とは、第１の構成例での説明と同様に互いに等価な処理である。
【０２５１】
第５の線形演算処理回路４０４および第６の線形演算処理回路６０４の詳細について説明する。
【０２５２】
図１６に示すように、本例では、第５の線形演算処理回路４０４は制御信号発生回路４４、色相調整回路４５、カラー調整回路４６および逆マトリックス変換回路４７を含む。
【０２５３】
本構成例において、第５の線形演算処理回路４０４および第６の線形演算処理回路６０４により行われる処理は、逆マトリックス変換処理、加算処理および乗算処理を含む線形演算処理である。
【０２５４】
第５の線形演算処理回路４０４の線形演算処理により、映像の色相調整およびカラー調整ならびに逆マトリックス変換処理等が行われる。
【０２５５】
図１７は、図１６の第５の線形演算処理回路４０４および第６の線形演算処理回路６０４による線形演算処理ならびに第１の係数群Ｋ１、第３の係数群Ｋ３および第５の係数群Ｋ５を説明するための図である。
【０２５６】
外部演算装置１１は、例えば、使用者による図示しないリモートコントローラの操作等に基づいて、第５の線形演算処理回路４０４および第６の線形演算処理回路６０４に与えるべき第１の係数群Ｋ１、第３の係数群Ｋ３および第５の係数群Ｋ５を決定する。
【０２５７】
図１７によれば、第３の係数群Ｋ３は７つの係数ｔ１１，ｔ１２，ｔ２，ｕ１，ｕ２，ｕ３，ｕ４を含み、第１の係数群Ｋ１は逆マトリックス変換処理を行うための複数の係数ａ１〜ｉ１を含む。第５の係数群Ｋ５は逆マトリックス変換処理を行うための複数の係数ａ５〜ｉ５を含む。第３の係数群Ｋ３の係数ｔ１１は主画面領域ＭＳ用の係数であり、係数ｔ１２は副画面領域ＳＳ用の係数である。
【０２５８】
図１７に示すように、映像信号ｎ１の１つの輝度信号Ｙ１は逆マトリックス変換回路４７に与えられる。一方、２つの色差信号Ｕ１，Ｖ１は色相調整回路４５に与えられる。
【０２５９】
色相調整回路４５は、２つの乗算回路４５ａ，４５ｂおよび選択回路４３を含む。映像信号ｎ１の色差信号Ｕ１が乗算回路４５ａに与えられ、色差信号Ｖ１が乗算回路４５ｂに与えられる。また、外部演算装置１１から係数ｔ１１，ｔ１２が選択回路４３に与えられる。さらに、外部演算装置１１から係数ｔ２が乗算回路４５ｂに与えられる。
【０２６０】
なお、第３の構成例で説明したように、選択回路４３には制御信号発生回路４４から切替制御信号ＣＳが与えられる。選択回路４３は切替制御信号ＣＳに基づいて、係数ｔ１１，ｔ１２のいずれか一方の係数を乗算回路４５ａに与える。
【０２６１】
このように、色相調整回路４５では、映像信号ｎ１の色差信号Ｕ１，Ｖ１の各々に対して係数ｔ１１，ｔ１２，ｔ２に基づく乗算処理、すなわち映像の色相調整が行われる。
【０２６２】
その結果、乗算回路４５ａから色差信号Ｕ１２がカラー調整回路４６に与えられ、乗算回路４５ｂから色差信号Ｖ１２がカラー調整回路４６に与えられる。
【０２６３】
カラー調整回路４６は、４つの乗算回路４６ａ〜４６ｄおよび２つの加算回路４６ｅ，４６ｆを含む。色差信号Ｕ１２は乗算回路４６ａ，４６ｂに与えられ、色差信号Ｖ１２は乗算回路４６ｃ，４６ｄに与えられる。
【０２６４】
また、外部演算装置１１から係数ｕ１が乗算回路４６ａに与えられ、係数ｕ２が乗算回路４６ｂに与えられる。さらに、外部演算装置１１から係数ｕ３が乗算回路４６ｃに与えられ、係数ｕ４が乗算回路４６ｄに与えられる。
【０２６５】
乗算回路４６ａにおいて、色差信号Ｕ１２と係数ｕ１との乗算が行われ、乗算結果が加算回路４６ｅに与えられる。乗算回路４６ｃにおいて、色差信号Ｖ１２と係数ｕ３との乗算が行われ、乗算結果が加算回路４６ｅに与えられる。これにより、加算回路４６ｅは与えられた２つの乗算結果に基づいて、加算処理を行う。得られた加算結果は、色差信号Ｕ１３として逆マトリックス変換回路４７に与えられる。
【０２６６】
乗算回路４６ｂにおいて、色差信号Ｕ１２と係数ｕ２との乗算が行われ、乗算結果が加算回路４６ｆに与えられる。乗算回路４６ｄにおいて、色差信号Ｖ１２と係数ｕ４との乗算が行われ、乗算結果が加算回路４６ｆに与えられる。これにより、加算回路４６ｆは与えられた２つの乗算結果に基づいて、加算処理を行う。得られた加算結果は、色差信号Ｖ１３として逆マトリックス変換回路４７に与えられる。
【０２６７】
このように、カラー調整回路４６では、色差信号Ｕ１２，Ｖ１２の各々に対して係数ｕ１，ｕ２，ｕ３，ｕ４に基づく乗算処理および加算処理、すなわち映像のカラー調整が行われる。
【０２６８】
逆マトリックス変換回路４７においては、入力される輝度信号Ｙ１および色差信号Ｕ１３，Ｖ１３ならびに第１の構成例で説明した第１の係数群Ｋ１に基づいて、逆マトリックス変換処理が行われる。それにより、赤色原色信号Ｒ１、青色原色信号Ｂ１および緑色原色信号Ｇ１からなる映像信号ｏ１が生成され、生成された映像信号ｏ１が駆動制御回路５に与えられる。
【０２６９】
一方、第６の線形演算処理回路６０４においては、映像信号ｎ１の輝度信号Ｙ２，Ｕ２，Ｖ２に対して、外部演算装置１１から与えられる第５の係数群Ｋ５に基づく逆マトリックス変換処理が行われる。これにより、赤色原色信号Ｒ２、青色原色信号Ｂ２および緑色原色信号Ｇ２からなる映像信号ｐ１１が生成され、生成された映像信号ｐ１１がリサイズレベル演算回路６０１に与えられる。
【０２７０】
ここで、外部演算装置１１は、上述の第１の係数群Ｋ１および第３の係数群Ｋ３に基づいて、逆マトリックス変換回路４７から出力される映像信号の信号レベルと第６の線形演算処理回路６０４から出力される映像信号の信号レベルＫが等価となるように、第５の係数群Ｋ５の複数の係数ａ５〜ｉ５を決定する。
【０２７１】
第６の線形演算処理回路６０４は、上記第５の係数群Ｋ５に基づいて映像信号ｎ１に対する逆マトリックス変換処理を行うことにより、第５の線形演算処理回路４０４より出力される映像信号ｏ１と等価な映像信号ｐ１１を生成することができる。
【０２７２】
なお、本構成例においても、第３の構成例で説明したように、第２の映像信号処理回路６のリサイズレベル演算回路６０１は、第６の線形演算処理回路６０４の後段に設けられることが好ましい。
【０２７３】
上記第４の構成例に係る映像表示装置１００においては、第１の映像信号処理回路４により映像信号ｎ１に対して、リサイズ処理回路４０１によるリサイズ処理、色相調整回路４５による色相調整、カラー調整回路４６によるカラー調整および逆マトリックス変換処理が行われる。
【０２７４】
また、第２の映像信号処理回路６により、映像信号ｎ１に対する処理後の映像信号ｐ１１の信号レベルが、第１の映像信号処理回路４による処理後の映像信号ｏ１の信号レベルと等価になるような逆マトリックス変換処理が行われる。
【０２７５】
これにより、第１の映像信号処理回路４による処理に基づく所望の映像信号の処理が実現される。
【０２７６】
また、第２の映像信号処理回路６は逆マトリックス変換のみを行う単一の回路であるので、第１の映像信号処理回路４に比べて回路規模が低減され、低コスト化および製造の容易化が実現される。
【０２７７】
（第５の構成例）
図１８は、第５の構成例に係る映像表示装置１００を示すブロック図である。図１８に示すように、第５の構成例に係る映像表示装置１００において、図１の第１の映像信号処理回路４はリサイズ処理回路４０１および第１の非線形演算処理回路４０５を備え、第２の映像信号処理回路６はリサイズレベル演算回路６０１および第２の非線形演算処理回路６０５を備える。
【０２７８】
ここで、リサイズ処理回路４０１およびリサイズレベル演算回路６０１は、第１の構成例に係る映像表示装置１００のリサイズ処理回路４０１およびリサイズレベル演算回路６０１と同様の構成および動作を有する。
【０２７９】
第１の非線形演算処理回路４０５は、後述のルックアップテーブル（以下、ＬＵＴと略記する。）を有する。
【０２８０】
また、本構成例に係る映像表示装置１００は、図１の基本構成に加えて、外部演算装置１１を備える。本構成例において、外部演算装置１１は、後述の演算処理情報ＬＴを第２の非線形演算処理回路６０５に与える。
【０２８１】
図１８の第１の映像信号処理回路４において、リサイズ処理回路４０１には映像フォーマット変換回路２から映像信号ｎ１が与えられる。リサイズ処理回路４０１により、映像信号ｎ１に第１の構成例で説明したリサイズ処理が行われ、映像信号ｎ３が生成される。生成された映像信号ｎ３は第１の非線形演算処理回路４０５に与えられ、第１の非線形演算処理回路４０５によりＬＵＴを用いた所定の非線形演算処理が行われる。
【０２８２】
このように第１の非線形演算処理回路４０５により、映像信号ｏ１が生成され、生成された映像信号ｏ１は駆動制御回路５に与えられる。映像信号ｎ３に対する第１の非線形演算処理回路４０５の処理内容については後述する。
【０２８３】
図１８の第２の映像信号処理回路６において、第２の非線形演算処理回路６０５には、映像フォーマット変換回路２から映像信号ｎ１が与えられ、外部演算装置１１から演算処理情報ＬＴが与えられる。
【０２８４】
第２の非線形演算処理回路６０５により、映像信号ｎ１に対して演算処理情報ＬＴを用いた所定の処理が行われ、映像信号ｐ１１が生成される。映像信号ｎ１に対する第２の非線形演算処理回路６０５の処理内容については後述する。
【０２８５】
生成された映像信号ｐ１１はリサイズレベル演算回路６０１に与えられる。リサイズレベル演算回路６０１には、リサイズ処理回路４０１からリサイズ情報ｒ１が与えられている。リサイズレベル演算回路６０１においては、映像信号ｐ１１に対して第１の構成例で説明したリサイズレベル演算処理が行われる。これにより、映像信号ｐ１が生成され、生成された映像信号ｐ１は平均信号レベル算出回路７に与えられる。
【０２８６】
リサイズ処理回路４０１におけるリサイズ処理と、リサイズレベル演算回路６０１におけるリサイズレベル演算処理とは、第１の構成例での説明と同様に互いに等価な処理である。
【０２８７】
上述のように、第１の非線形演算処理回路４０５はＬＵＴを用いて、映像信号ｎ３に所定の非線形演算処理を行い、第２の非線形演算処理回路６０５は演算処理情報ＬＴを用いて、映像信号ｎ１に所定の処理を行う。
【０２８８】
ＬＵＴおよび演算処理情報ＬＴについて説明する。図１９（ａ）は第１の非線形演算処理回路４０５における入力映像信号と出力映像信号との関係を示す図である。図１９（ｂ）は第２の非線形演算処理回路６０５における入力映像信号と出力映像信号との関係を示す図である。
【０２８９】
図１９（ａ）に示すように、第１の非線形演算処理回路４０５における出力映像信号と入力映像信号との関係は曲線で表される。そのため、第１の非線形演算処理回路４０５のＬＵＴには多数のデータを記憶する必要がある。したがって、大きい記憶容量を有するＬＵＴが必要となる。
【０２９０】
図１９（ｂ）に示すように、第２の非線形演算処理回路６０５における出力映像信号と入力映像信号との関係は折れ線で近似されている。
【０２９１】
この場合、外部演算装置１１は、入力映像信号の複数のポイント（０〜６）を設定し、ポイント間における折れ線の傾きを演算処理情報ＬＴとして、第２の非線形演算処理回路６０５に与える。
【０２９２】
それにより、第２の非線形演算処理回路６０５は、ＬＵＴを用いることなく、演算処理情報ＬＴに基づいて第１の非線形演算処理回路４０５の非線形演算処理とほぼ等価な処理を行うことができる。したがって、第２の非線形演算処理回路６０５の回路規模が低減される。
【０２９３】
このように、第１の非線形演算処理回路４０５による処理に比べて第２の非線形演算処理回路６０５による処理は簡単な処理となっている。それにより、第２の非線形演算処理回路６０５の回路構成が簡略となり、回路規模を第１の非線形演算処理回路４０５の回路規模よりも低減させることができる。その結果、第２の非線形演算処理回路６０５の回路構成が簡略となり、回路規模が低減され、低コスト化および製造の容易化が実現される。
【０２９４】
非線形演算処理としては、例えば、表示装置８の構成に応じて用いられるγ補正処理、輝度のダイナミックレンジの調整処理または色合いの調整処理等がある。
【０２９５】
（第６の構成例）
図２０は、第６の構成例に係る映像表示装置１００を示すブロック図である。図２０に示すように、第６の構成例に係る映像表示装置１００では、図１の第１の映像信号処理回路４とフィールドメモリ３との間にメモリ制御回路３１が配置されている。
【０２９６】
第１の映像信号処理回路４および第２の映像信号処理回路６は、それぞれ第１〜第５の構成例における第１の映像信号処理回路４および第２の映像信号処理回路６と同様の構成および動作を有する。
【０２９７】
第６の構成例において、メモリ制御回路３１は第１の映像信号処理回路４から与えられる映像信号ｎ１をフィールドメモリ３に与え、フィールドメモリ３から読み出した映像信号ｎ２を第１の映像信号処理回路４に与える。
【０２９８】
また、メモリ制御回路３１は後述の平均信号レベル保持信号ｍｓ１を平均信号レベル算出回路７に与える。また、メモリ制御回路３１には、平均信号レベル算出回路７から後述のレベル計算終了信号ｍｓ２が与えられる。
【０２９９】
第６の構成例に係る映像表示装置１００のフィールドメモリ３において、映像信号ｎ１の書き込みの周期と映像信号ｎ２の読み出しの周期とが異なる場合、すなわち映像信号ｎ１のフィールド周波数と映像信号ｎ２のフィールド周波数とが異なる場合には、駆動制御回路５の駆動条件の算出に用いられるフィールドと平均信号レベル算出回路７から出力される平均信号レベルｐ２の算出に用いられるフィールドとにずれが生じる。
【０３００】
そのため、メモリ制御回路３１は、駆動制御回路５に入力される映像信号ｏ１のフィールドと、平均信号レベル算出回路７から入力される平均信号レベルｐ２の算出に用いられる映像信号ｐ１のフィールドとが一致するように平均信号レベル算出回路７を制御する。このメモリ制御回路３１の動作をフィールド同期処理と呼ぶ。
【０３０１】
メモリ制御回路３１の詳細について説明する。図２１は図２０のメモリ制御回路３１の構成を示すブロック図であり、図２２は映像信号ｎ１の書き込みの周期および映像信号ｎ２の読み出しの周期が異なる場合のフィールド同期処理時に、メモリ制御回路３１およびその他の回路で用いられる各種信号のタイムチャートである。
【０３０２】
図２１に示すように、メモリ制御回路３１は書き込み先頭アドレス生成回路２１１、読み出し先頭アドレス生成回路２１２、前エッジ検出回路２１３、後エッジ検出回路２１４、制御信号生成回路２１５および位相比較器２１６を備える。
【０３０３】
図２２において、書き込み垂直同期信号ＷＶＳに基づいて書き込みイネーブル信号ＷＥＮが生成される。書き込みイネーブル信号ＷＥＮがハイレベルの期間に１フィールド分の映像信号ｎ１がフィールドメモリ３に書き込まれる。図２２では、フィールドＦ１，Ｆ２，Ｆ３の映像信号ｎ１が順にフィールドメモリ３に書き込まれる。
【０３０４】
図２１の前エッジ検出回路２１３は、書き込みイネーブル信号ＷＥＮの前エッジを検出し、書き込み前エッジ信号ＷＥＮＥを生成する。書き込み前エッジ信号ＷＥＮＥの一例が、図２２に示されている。
【０３０５】
書き込み先頭アドレス生成回路２１１は、書き込みアドレスＷＡＤＲおよび書き込み前エッジ信号ＷＥＮＥに基づいて、書き込み先頭アドレスＷＡＤＲＴを生成する。書き込み先頭アドレスＷＡＤＲＴの一例が図２２に示されている。
【０３０６】
図２２に示すように、書き込み先頭アドレスＷＡＤＲＴは、１のフィールドの映像信号ｎ１の書き込み開始時点から次のフィールドの映像信号ｎ１の書き込み開始時点まで継続して書き込み先頭アドレス生成回路２１１に保持されて出力される。
【０３０７】
図２２では、フィールドＦ１，Ｆ２，Ｆ３の映像信号ｎ１の書き込み期間に対応して符号ＡＤＲ１，ＡＤＲ２，ＡＤＲ３で表される書き込み先頭アドレスＷＡＤＲＴが書き込み先頭アドレス生成回路２１１に順に保持される。
【０３０８】
図２１の制御信号生成回路２１５には、書き込み前エッジ信号ＷＥＮＥとともに、図２０の平均信号レベル算出回路７から信号レベル計算終了信号ｍｓ２が与えられる。この信号レベル計算終了信号ｍｓ２は、平均信号レベル算出回路７による１フィールドごとの平均信号レベルの算出終了時を示す信号である。信号レベル計算終了信号ｍｓ２の一例が図２２に示されている。
【０３０９】
制御信号生成回路２１５は、書き込み前エッジ信号ＷＥＮＥおよび計算終了信号ｍｓ２に基づいて、平均信号レベル算出期間信号ＣＡＬＴを生成する。
【０３１０】
平均信号レベル算出期間信号ＣＡＬＴは平均信号レベル算出回路７における平均信号レベルの算出期間を示す信号である。平均信号レベル算出期間信号ＣＡＬＴの一例が図２２に示されている。
【０３１１】
図２２において、平均信号レベル算出期間信号ＣＡＬＴは、ハイレベルのときに平均信号レベル算出回路７が平均信号レベルを算出している旨を示し、ローレベルのときに平均信号レベル算出回路７が平均信号レベルを算出していない旨を示す。
【０３１２】
図２２に示すように、平均信号レベル算出回路７のフィールドごとの平均信号レベルの算出終了時は、フィールドＦ１，Ｆ２，Ｆ３の映像信号ｎ１の書き込み終了時と一致している。
【０３１３】
すなわち、平均信号レベル算出回路７はフィールドＦ１，Ｆ２，Ｆ３の映像信号ｎ１の書き込み終了とともに、平均信号レベルの算出を終了する。
【０３１４】
図２２においては、平均信号レベル算出回路７によりフィールドＦ０，Ｆ１，Ｆ２，Ｆ３ごとに算出された平均信号レベルＡＳＴが、符号Ｐ０，Ｐ１，Ｐ２，Ｐ３の順に示されている。
【０３１５】
後エッジ検出回路２１４は、読み出しイネーブル信号ＲＥＮの後エッジを検出し、平均信号レベル保持信号ｍｓ１を生成する。読み出しイネーブル信号ＲＥＮの一例が図２２に示されている。この平均信号レベル保持信号ｍｓ１は図２０の平均信号レベル算出回路７にも与えられる。これにより、平均信号レベル算出回路７は平均信号レベル保持信号ｍｓ１に基づいて、自己の算出したフィールドごとの平均信号レベルＡＳＴを保持する。
【０３１６】
すなわち、平均信号レベル算出回路７は、平均信号レベル保持信号ｍｓ１の立ち上がりに応答して平均信号レベルＡＳＴを保持する。この場合、平均信号レベル算出回路７は平均信号レベル保持信号ｍｓ１の立ち上がりごとに１フィールド期間保持する平均信号レベルを更新する。平均信号レベル保持信号ｍｓ１の一例が図２２に示されている。
【０３１７】
位相比較器２１６は、平均信号レベル算出期間信号ＣＡＬＴと平均信号レベル保持信号ｍｓ１とを比較し、位相比較結果ＣＯＮを読み出し先頭アドレス生成回路２１２に与える。
【０３１８】
この位相比較結果ＣＯＮは、平均信号レベル保持信号ｍｓ１の各立ち上がり時に、平均信号レベル算出期間信号ＣＡＬＴがハイレベルであるかローレベルであるかを示す信号である。図２２においては、この比較タイミングが破線ＤＬ１，ＤＬ２で示されている。
【０３１９】
読み出し先頭アドレス生成回路２１２は、書き込み先頭アドレスＷＡＤＲＴ、位相比較結果ＣＯＮおよび平均信号レベル保持信号ｍｓ１に基づいて、読み出し先頭アドレスＲＡＤＲＴを決定して保持する。
【０３２０】
これにより、読み出し先頭アドレスＲＡＤＲＴに対応するフィールドの映像信号ｎ２が、読み出し垂直同期信号ＲＶＳおよび読み出しイネーブル信号ＲＥＮに基づいてフィールドメモリ３から読み出される。読み出し垂直同期信号ＲＶＳの一例が図２２に示されている。
【０３２１】
読み出し先頭アドレス生成回路２１２の動作の詳細を説明する。
【０３２２】
読み出し先頭アドレス生成回路２１２は、位相比較結果ＣＯＮが図２２の破線ＤＬ１に示すように平均信号レベル保持信号ｍｓ１の各立ち上がり時に、平均信号レベル算出期間信号ＣＡＬＴがハイレベルである旨を示す場合、そのタイミングにおける書き込み先頭アドレスＷＡＤＲＴ（符号ＡＤＲ１）の１つ前のフィールドＦ０に対応する書き込み先頭アドレスＷＡＤＲＴを読み出し先頭アドレスＲＡＤＲＴ（符号ＡＤＲ０）として保持する。
【０３２３】
また、読み出し先頭アドレス生成回路２１２は、位相比較結果ＣＯＮが図２２の破線ＤＬ２に示すように平均信号レベル保持信号ｍｓ１の各立ち上がり時に、平均信号レベル算出期間信号ＣＡＬＴがローレベルである旨を示す場合、そのタイミングにおけるフィールドＦ２の書き込み先頭アドレスＷＡＤＲＴ（符号ＡＤＲ２）を読み出し先頭アドレスＲＡＤＲＴ（符号ＡＤＲ２）として保持する。
【０３２４】
読み出し先頭アドレス生成回路２１２に保持された読み出し先頭アドレスＲＡＤＲＴに基づいて読み出しイネーブル信号ＲＥＮがハイレベルのときにフィールドメモリ３から対応するフィールドの映像信号ｎ２が読み出される。
【０３２５】
駆動制御回路５は、上記一連のメモリ制御回路３１の動作により与えられる映像信号ｏ１および平均信号レベル算出回路７から与えられる平均信号レベルｐ２に基づいて表示装置８に表示すべきフィールドごとの駆動条件を決定する。
【０３２６】
図２２に、フィールドごとの駆動条件の決定期間ＤＶＴが示されている。図２２に示すように、駆動制御回路５は、表示装置８に表示すべきフィールドごとの駆動条件を、一点鎖線の矢印に示すように平均信号レベル算出回路７の平均信号レベルＡＳＴに基づいて決定する。
【０３２７】
図２２の例では、フィールドＦ０の平均信号レベルＡＳＴを用いて駆動条件が決定された後、フィールドＦ２の平均信号レベルＡＳＴを用いて駆動条件が決定される。
【０３２８】
それにより、駆動制御回路５は、各フィールドの映像信号ｏ１に対応する平均信号レベルｐ２に基づいて駆動条件の決定および調整を行うことができる。
【０３２９】
メモリ制御回路３１は、映像信号ｎ１の書き込みの周期および映像信号ｎ２の読み出しの周期が同じ場合でも上記と同様のフィールド同期処理を行う。
【０３３０】
図２３は、映像信号ｎ１の書き込みの周期および映像信号ｎ２の読み出しの周期が同じ場合のフィールド同期処理時に、メモリ制御回路３１およびその他の回路で用いられる各種信号のタイムチャートである。
【０３３１】
図２３においては、書き込み垂直同期信号ＷＶＳおよび読み出し垂直同期信号ＲＶＳのタイミングが一致している。これにより、平均信号レベル保持信号ｍｓ１およびレベル計算終了信号ｍｓ２の立ち上がりタイミングが一致する。
【０３３２】
この場合、フィールドＦ１，Ｆ２，Ｆ３のＡＳＴを用いて順に駆動条件が決定される。
【０３３３】
本構成例に係る映像表示装置１００によれば、駆動制御回路５に与えられる映像信号ｏ１のフィールド周波数と、平均信号レベル算出回路７に与えられる映像信号ｐ１のフィールド周波数とが異なる場合でも、平均信号レベル算出回路７が駆動条件の調整に用いる映像信号ｏ１のフィールドと同じフィールドの映像信号ｐ１に基づいて駆動制御回路５が表示装置８を駆動するように、平均信号レベル算出回路７がメモリ制御回路３１により制御される。これにより、表示装置８の駆動条件が最適に調整される。
【０３３４】
以上、本発明の一実施の形態に係る映像表示装置１００においては、映像表示装置１００が映像表示装置に相当し、ＰＤＰ８０がパネルに相当し、フィールドメモリ３が記憶装置に相当し、データドライバ８１、スキャンドライバ８２、サステインドライバ８３、サブフィールド処理器８４および映像信号−サブフィールド対応付け器８５が駆動装置に相当し、平均信号レベル算出回路７が平均信号レベル算出部に相当し、駆動制御回路５が調整回路に相当する。
【０３３５】
また、リサイズ処理回路４０１が第１の処理回路に相当し、リサイズレベル演算回路６０１が第２の処理回路に相当し、リサイズ情報が映像の表示領域のサイズの拡縮率を示す情報に相当し、リサイズ処理が入力された映像信号の１フィールド分の複数の画素データの数を情報に基づいて変更し、変更された数の画素データを含む映像信号を生成する処理に相当し、リサイズレベル演算処理が入力された映像信号の１フィールド分の複数の画素データの信号レベルと情報とをそれぞれ乗算する処理に相当し、重み付け定数が映像の輝度を調整するための定数に相当し、図４のテーブルが第１の関係に相当する。
さらに、第１の線形演算処理回路４０２、第３の線形演算処理回路４０３、第５の線形演算処理回路４０４および第１の非線形演算処理回路４０５が第３の処理回路に相当し、第２の線形演算処理回路６０２、第４の線形演算処理回路６０３、第６の線形演算処理回路６０４および第２の非線形演算処理回路６０５が第４の処理回路に相当する。
また、第１の線形演算処理回路４０２による逆マトリックス変換処理が第１の逆マトリックス変換処理に相当し、第２の線形演算処理回路６０２による逆マトリックス変換処理が第２の逆マトリックス変換処理に相当し、第３の線形演算処理回路４０３による線形演算処理が第１の線形演算処理に相当し、第４の線形演算処理回路６０３による線形演算処理が第２の線形演算処理に相当し、第５の線形演算処理回路４０４による逆マトリックス変換処理および線形演算処理がそれぞれ第１の逆マトリックス変換処理および線形演算処理に相当し、第６の線形演算処理回路６０４による逆マトリックス変換処理が第２の逆マトリックス変換処理に相当し、第１の非線形演算処理回路４０５による非線形演算処理が第１の非線形演算処理に相当し、第２の非線形演算処理回路６０５による非線形演算処理が第２の非線形演算処理に相当する。
【０３３６】
さらに、第１の係数群Ｋ１の係数ａ１〜ｉ１が第１のビット数の係数に相当し、第２の係数群Ｋ２の係数ａ２〜ｉ２が第２のビット数の係数に相当し、第３の係数群Ｋ３が第１の個数の係数に相当し、第４の係数群Ｋ４が第２の個数の係数に相当し、図１９（ａ）のＬＵＴが第２の関係に相当し、図１９（ｂ）の折れ線で近似された出力映像信号と入力映像信号との関係（演算処理情報ＬＴ）が第２の関係の近似式に相当し、ＰＤＰ８０がプラズマディスプレイパネルに相当する。
【０３３７】
輝度信号Ｙ１および２つの色差信号Ｕ１，Ｖ１はそれぞれ１つの輝度信号および２つの色差信号に相当し、赤色原色信号Ｒ１、青色原色信号Ｂ１および緑色原色信号Ｇ１は３つの原色信号に相当し、平均輝度レベルが平均信号レベルに相当する。
【産業上の利用可能性】
【０３３８】
本発明は、映像信号に基づいて、ＣＲＴ（陰極線管）、液晶ディスプレイパネル、プラズマディスプレイパネル等に映像を表示する映像表示装置に利用できる。
【図面の簡単な説明】
【０３３９】
【図１】本発明の映像表示装置の基本構成を示すブロック図
【図２】図１の表示装置の具体的な構成の一例を示すブロック図
【図３】図２に示す表示装置に適用されるＡＤＳ方式を説明するための図
【図４】駆動制御回路の有する維持パルス倍数と平均信号レベルとの関係を示すテーブルの一例および表示装置の消費電力と平均信号レベルの大きさとの関係を示す図
【図５】図１の平均信号レベル算出回路の構成の一例を示すブロック図
【図６】第１の構成例に係る映像表示装置のブロック図
【図７】図６のリサイズレベル演算回路の構成の一例を示す図
【図８】図６のリサイズ処理回路およびリサイズレベル演算回路により生成される２つの映像信号の信号レベルを説明するための概念図
【図９】第２の構成例に係る映像表示装置の構成を示すブロック図
【図１０】図９の第１の線形演算処理回路および第２の線形演算処理回路の行う逆マトリックス変換処理、ならびに、第１の係数群および第２の係数群を説明するための図
【図１１】第３の構成例に係る映像表示装置を示すブロック図
【図１２】図１１の第３の線形演算処理回路および第４の線形演算処理回路による線形演算処理ならびに第３の係数群および第４の係数群を説明するための図
【図１３】第３の構成例における画像の表示形態の一例を示す図
【図１４】図１１のリサイズレベル演算回路および第４の線形演算処理回路の配置と、第２の映像信号処理回路により生成される映像信号の信号レベルとの関係を説明するための概念図
【図１５】図１１のリサイズレベル演算回路および第４の線形演算処理回路の配置と、第２の映像信号処理回路により生成される映像信号の信号レベルとの関係を説明するための概念図
【図１６】第４の構成例に係る映像表示装置を示すブロック図
【図１７】図１６の第５の線形演算処理回路および第６の線形演算処理回路による線形演算処理ならびに第１の係数群、第３の係数群および第５の係数群を説明するための図
【図１８】第５の構成例に係る映像表示装置を示すブロック図
【図１９】（ａ）は第１の非線形演算処理回路における入力映像信号と出力映像信号との関係を示す図、（ｂ）は第２の非線形演算処理回路における入力映像信号と出力映像信号との関係を示す図
【図２０】第６の構成例に係る映像表示装置を示すブロック図
【図２１】図２０のメモリ制御回路の構成を示すブロック図
【図２２】映像信号の書き込みの周期および映像信号の読み出しの周期が異なる場合のフィールド同期処理時に、メモリ制御回路およびその他の回路で用いられる各種信号のタイムチャート
【図２３】映像信号の書き込みの周期および映像信号の読み出しの周期が同じ場合のフィールド同期処理時に、メモリ制御回路およびその他の回路で用いられる各種信号のタイムチャート
【符号の説明】
【０３４０】
３  フィールドメモリ
４  第１の映像信号処理回路
５  駆動制御回路
６  第２の映像信号処理回路
７  平均信号レベル算出回路
８  表示装置
３１  メモリ制御回路
８０  ＰＤＰ
１００  映像表示装置
４０１  リサイズ処理回路
４０２  第１の線形演算処理回路
４０３  第３の線形演算処理回路
４０４  第５の線形演算処理回路
４０５  第１の非線形演算処理回路
６０１  リサイズレベル演算回路
６０２  第２の線形演算処理回路
６０３  第４の線形演算処理回路
６０４  第６の線形演算処理回路
６０５  第２の非線形演算処理回路
ａ１，ｂ１，ｃ１，ｄ１，ｅ１，ｆ１，ｇ１，ｈ１，ｉ１，ａ２，ｂ２，ｃ２，ｄ２，ｅ２，ｆ２，ｇ２，ｈ２，ｉ２  係数
Ｋ１  第１の係数群
Ｋ２  第２の係数群
Ｋ３  第３の係数群
Ｋ４  第４の係数群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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