(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置であって、
データを保持するためのメモリセルと、
外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、
外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、
前記コマンド／アドレス信号に応答して前記半導体メモリ装置の動作を制御するための複数の制御信号およびアドレス信号を出力する制御部と、
前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、
前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、
前記制御部からの制御信号によって前記データ入力部を通じて入力されたデータを前記メモリに保持し、または前記メモリからのデータを前記データ出力部に伝達するデータ処理部とを備え、
前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始される
ことを知らせることを特徴とする半導体メモリ装置。
【請求項２】
前記データラインを通じて出力されるそれぞれのデータに付加するプリアンブルは、全部同一の論理値を有する
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
プリアンブルの前記論理値は、論理ハイである
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
プリアンブルの前記論理値は、論理ローである
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記複数のデータラインのうち隣接するデータラインを通じて出力されるデータに付加されるプリアンブルは、それぞれ別の論理値を有する
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第１クロック信号のみを使用して、前記第１乃至前記第３内部クロック信号を生成する
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第２クロック信号のみを使用して、前記第１乃至前記第３内部クロック信号を生成する
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
外部からプリアンブルが含まれたデータが入力される場合に、前記半導体メモリ装置は、前記入力されるデータに含まれたプリアンブルを感知して入力データをラッチする
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記データ入力部は、
前記プリアンブルを含んだ外部からの入力データをラッチするためのプリアンブル検出回路と、
前記プリアンブル検出回路からのプリアンブル検出信号に応じて、前記第２内部クロック信号に同期して、前記外部からの入力データを前記データ入力部に入力するデータ入力バッファとを含む
ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
プリアンブルを含んだデータを入出力する半導体メモリ装置であって、
複数のデータラインを通じてデータを保持するためのメモリセルと、
外部からの第１クロック信号に応答して、内部コマンド／アドレスクロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して複数の内部クロック信号を生成する内部クロック発生部と、
外部から入力されるコマンド／アドレス信号を前記内部アドレス／コマンドクロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、
前記コマンド／アドレス信号に応答して前記半導体メモリ装置の動作を制御するための複数の制御信号およびアドレス信号を出力する制御部と、
前記複数の内部クロック信号のうちの１つのクロック信号に同期して外部からプリアンブルを含んだデータを受け入れるデータ入力部と、
前記複数の内部クロック信号のうちの１つのクロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、
前記制御部からの制御信号に応じて、前記データ入力部を通じて入力されたデータを前記メモリに保持し、または前記メモリからのデータを前記データ出力部に伝達するデータ処理部とを備え、
前記データ出力部は、前記プリアンブルを生成して出力データに付加するプリアンブル発生器を含む
ことを特徴とする半導体メモリ装置。
【請求項１１】
前記データ入力部は、
外部から入力されるデータのプリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
前記複数の内部クロック信号を入力とし、前記プリアンブル検出信号に応答して前記複数の内部クロック信号のうちの１つのクロック信号を選択して出力するクロック選択器と、
外部から入力されるデータを前記クロック選択器によって選択された内部クロック信号に同期して受け入れるデータ入力バッファとを含む
ことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記複数の内部クロック信号は、互いに異なる位相を有するクロック信号である
ことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記複数の内部クロック信号間の位相差は、４５°である
ことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
外部から入力される一つのクロック信号に応答して、外部からコマンド／アドレス信号を受け入れ、データを入出力する複数の半導体メモリ装置が搭載されたメモリモジュールであって、
前記複数の半導体メモリ装置のそれぞれに連結されて外部とのデータの入出力の通路になるデータ配線と、
前記半導体メモリ装置を経由して前記コマンド／アドレス信号を伝達する通路になるコマンド／アドレス配線と、
前記クロック信号を前記半導体メモリ装置に供給するための通路になるクロック配線とを備え、
前記データ配線を通じて外部に出力されるデータには、データの開始を知らせるプリアンブルが含まれ、外部からプリアンブルが含まれたデータが入力される場合に、前記入力データに含まれたプリアンブルを前記半導体メモリ装置によって感知して入力データをラッチし、
前記半導体装置は、外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始されることを知らせる
ことを特徴とするメモリモジュール。
【請求項１５】
前記データ配線を通じて入力されるデータには、データの開始を知らせるプリアンブルが含まれる
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項１６】
前記クロック配線は、前記複数の半導体メモリ装置のそれぞれに独立的に連結される
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項１７】
前記クロック配線は、前記複数の半導体メモリ装置を全部経由して連結される
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項１８】
前記メモリモジュールは、位相固定ループ回路を含むレジスタ回路を含む
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項１９】
前記メモリモジュールは、スタブ方式のバス構造を有する
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項２０】
前記メモリモジュールは、ショートループスルー方式のバス構造を有する
ことを特徴とする請求項１４に記載のメモリモジュール。
【請求項２１】
外部から入力される第１クロック信号に応答して、外部からコマンド／アドレス信号を受け入れ、第２クロック信号に応答してデータを入出力する複数の半導体メモリ装置が搭載されたメモリモジュールであって、
前記複数の半導体メモリ装置のそれぞれに連結されて外部とのデータの入出力通路になるデータ配線と、
前記半導体メモリ装置を経由して前記コマンド／アドレス信号を伝達する通路になるコマンド／アドレス配線と、
前記第１クロック信号を前記半導体メモリ装置に供給するための通路になる第１クロック配線と、
前記第２クロック信号を前記半導体メモリ装置に供給するための通路になる第２クロック配線とを備え、
前記データ配線を通じて外部に出力されるデータには、データの開始を知らせるプリアンブルが含まれ、データの開始を知らせるプリアンブルが含まれたデータが外部からデータラインを介して入力され、前記入力データに含まれたプリアンブルを前記半導体メモリ装置によって感知して入力データをラッチし、
前記半導体装置は、外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始されることを知らせる
ことを特徴とするメモリモジュール。
【請求項２２】
前記第１クロック配線は、前記複数の半導体メモリ装置を全部経由して連結される
ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２３】
前記第２クロック配線は、前記複数の半導体メモリ装置のそれぞれに独立的に連結される
ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２４】
前記メモリモジュールは、位相固定ループ回路を含むレジスタ回路をさらに含む
ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２５】
前記メモリモジュールは、スタブ方式のバス構造を有する
ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２６】
前記メモリモジュールは、ショートループスルー方式のバス構造を有する
ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２７】
複数の半導体メモリ装置が搭載されたメモリモジュールにおいて、
外部のメモリモジュールとの連結のための一つのチャンネルと、
前記チャンネルと連結されて、前記チャンネルを通じて外部から入力されるクロック信号およびコマンド／アドレス信号を前記半導体メモリ装置に伝達し、外部と前記半導体メモリ装置との間において相互にデータを入出力するハブと、
前記ハブと前記複数の半導体メモリ装置のそれぞれに連結されてデータの伝達通路になるデータ配線と、
前記ハブから前記半導体メモリ装置を経由して前記コマンド／アドレス信号の伝達通路になるコマンド／アドレス配線と、
前記半導体メモリ装置に前記クロック信号を供給するためのクロック配線とを備え、
前記チャンネルを通じて外部に出力されるデータには、データの開始を知らせるプリアンブルが含まれ、データの開始を知らせるプリアンブルが含まれたデータが外部から入力され、前記入力データに含まれたプリアンブルを前記半導体メモリ装置によって感知して入力データをラッチし、
前記半導体装置は、外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始されることを知らせる
ことを特徴とするメモリモジュール。
【請求項２８】
前記クロック配線は、前記半導体メモリ装置のそれぞれに独立的に連結される
ことを特徴とする請求項２７に記載のメモリモジュール。
【請求項２９】
前記クロック配線は、前記複数の半導体メモリ装置を全部経由して連結される
ことを特徴とする請求項２７に記載のメモリモジュール。
【請求項３０】
複数の半導体メモリ装置が搭載されたメモリモジュールであって、
外部のメモリモジュールとの連結のための一つのチャンネルと、
前記チャンネルと連結されて、前記チャンネルを通じて外部から入力される第１クロック信号、第２クロック信号およびコマンド／アドレス信号を前記半導体メモリ装置に伝達し、前記チャンネルを通じて外部と前記半導体メモリ装置との間に相互データを入出力するハブと、
前記ハブと前記複数の半導体メモリ装置のそれぞれに連結されてデータの伝達通路になるデータ配線と、
前記ハブから前記半導体メモリ装置を経由してコマンド／アドレス信号の伝達通路になるコマンド／アドレス配線と、
前記第１クロック信号を前記半導体メモリ装置に供給するための第１クロック配線と、
前記第２クロック信号を前記半導体メモリ装置に供給するための第２クロック配線とを備え、
前記チャンネルを通じて外部に出力されるデータには、データの開始を知らせるプリアンブルが含まれ、データの開始を知らせるプリアンブルが含まれたデータが外部から入力され、外部からの前記入力データに含まれたプリアンブルを前記半導体メモリ装置によって感知して入力データをラッチし、
前記半導体装置は、外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始されることを知らせる
ことを特徴とするメモリモジュール。
【請求項３１】
前記第１クロック配線は、前記複数の半導体メモリ装置を全部経由して連結される
ことを特徴とする請求項３０に記載のメモリモジュール。
【請求項３２】
前記第２クロック配線は、前記複数の半導体メモリ装置のそれぞれに独立的に連結される
ことを特徴とする請求項３０に記載のメモリモジュール。
【請求項３３】
外部から入力されるクロック信号を受け入れ、外部からのクロック信号に応答して外部から入力されるデータ読み出し命令を受け入れ、前記クロック信号に応答してプリアンブルを含んだデータを出力し、前記プリアンブルは、前記出力されるデータの開始部に付加されて前記データの開始を知らせる、半導体メモリ装置であって、
前記クロック信号に応答して複数の内部クロック信号を生成し、前記内部クロック信号に同期して、外部から入力されるコマンド／アドレス信号を受け入れ、データの入出力のためのアドレス信号および所定の制御信号を出力する制御ロジックと、
前記アドレス信号および前記制御信号に応答して、データを保持し、または保持されたデータをラッチして出力するメモリセルと、
前記制御信号および１つの内部クロック信号に応答して、前記メモリセルからのデータに前記プリアンブルを追加して出力し、受け入れたデータを前記メモリセルに保持するデータ入出力部とを含み、
外部からの第１クロック信号に応答して第１内部クロック信号を生成し、所定の制御信号および外部からの第２クロック信号に応答して、第２内部クロック信号または第３内部クロック信号を生成する内部クロック発生部と、外部から入力されるコマンド／アドレス信号を前記第１内部クロック信号に同期して前記半導体メモリ装置の内部に伝達するコマンド／アドレス入力部と、前記第２内部クロック信号に同期して外部からデータを受け入れるデータ入力部と、前記第３内部クロック信号に同期して外部にプリアンブルを含んだデータを出力するデータ出力部と、前記プリアンブルは、前記出力されるデータの開始部に付加されてデータの出力が開始されることを知らせる
ことを特徴とする半導体メモリ装置。
【請求項３４】
前記クロック信号は、２つの互いに異なるクロック信号である第１クロック信号および第２クロック信号を含み、前記第１クロック信号に応答して前記コマンド／アドレス信号の同期のための第１内部クロック信号を生成し、前記第２クロック信号および前記制御信号に応答してデータ入出力のための同期信号である第２および第３内部クロック信号を生成する
ことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記データ入出力部は、前記出力されるデータに前記プリアンブルを追加するためのプリアンブル発生器を含む
ことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３６】
前記データ入出力部は、
外部から入力されるデータのプリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
前記複数の内部クロック信号を入力とし、前記プリアンブル検出信号に応答して前記複数の内部クロック信号のうちの１つのクロック信号を選択して出力するクロック選択器と、
外部から入力されるデータを前記クロック選択器によって選択されたクロック信号に同期して受け入れるデータ入力バッファとをさらに含む
ことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３７】
前記データラインを通じて出力されるそれぞれのデータに付加されるプリアンブルは、全部同一の論理値を有する
ことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３８】
プリアンブルの前記論理値は、論理ハイである
ことを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項３９】
プリアンブルの前記論理値は、論理ローである
ことを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４０】
前記複数のデータラインのうち隣接するデータラインを通じて出力されるデータに付加されるプリアンブルは、それぞれ別の論理値を有する
ことを特徴とする請求項３３に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重データ伝送率(Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ)を有する同期式半導体メモリ装置(Ｓｙｎｃｈｒｏｎｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ)に関するものであって、特に、フリーランニングクロック(Ｆｒｅｅ−ｒｕｎｎｉｎｇ  Ｃｌｏｃｋ)を利用してデータを入力または出力し、出力するデータにデータの開始を知らせるプリアンブル(Ｐｒｅａｍｂｌｅ)を含める同期式半導体メモリ装置に関するものである。
【背景技術】
【０００２】
一般的に、同期式半導体メモリ装置は、外部から入力されるシステムクロックに同期してデータの入出力を実行し、データの伝送のための同期方式によって、単一データ伝送率(Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ)同期式半導体メモリ装置(以下、ＳＤＲ  ＳＤＲＡＭ)と二重データ伝送率(Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ)同期式半導体メモリ装置(以下、ＤＤＲ  ＳＤＲＡＭ)に分けられる。
【０００３】
ＳＤＲ  ＳＤＲＡＭは、システムクロックの上昇エッジ(Ｒｉｓｉｎｇ  Ｅｄｇｅ)と下降エッジ(Ｆａｌｌｉｎｇ  Ｅｄｇｅ)のうちの一つに同期して動作する。一方、ＤＤＲ  ＳＤＲＡＭは、システムクロックの上昇エッジと下降エッジの双方に同期して動作する。したがって、ＤＤＲ  ＳＤＲＡＭは、同一のシステムクロックに対してＳＤＲ  ＳＤＲＡＭに比べて二倍の動作周波数を有する。そして、ＤＤＲ  ＳＤＲＡＭでは、データが高周波で伝送されるので、このような高周波のデータをラッチするためにデータストローブ信号(ＤＳ：Ｄａｔａ  Ｓｔｒｏｂｅ  Ｓｉｇｎａｌ)を利用する。
【０００４】
データストローブ信号ＤＳは、データが出力される時にデータソース(Ｄａｔａ  Ｓｏｕｒｃｅ)によって生成される。すなわち、マスタ(Ｃｈｉｐｓｅｔ、ＨＵＢなど)からＤＤＲ  ＳＤＲＡＭにデータが入力される場合には、マスタによってデータストローブ信号ＤＳが生成されて、データとともにＤＤＲ  ＳＤＲＡＭに入力され、反対に、ＤＤＲ  ＳＤＲＡＭからデータが出力される場合には、ＤＤＲ  ＳＤＲＡＭの内部でデータストローブ信号ＤＳが生成されてデータとともにマスタに出力される。そして、データが入力される側は、データストローブ信号ＤＳによってデータの入力を認識する。言い換えれば、データストローブ信号ＤＳは、半導体メモリ装置及びマスタにおいて、データを認識するための同期クロックの役割を実行する。
【０００５】
このようなデータストローブ信号ＤＳは、データソースからデータが出力される前はハイインピーダンス状態(ｈｉ−ｉｍｐｅｄａｎｃｅ：例えば、‘ハイ’ と‘ロー’の中間レベル)を維持していたが、データが出力される一周期前に‘ロー’状態に遷移され、データのウィンドウ(ｗｉｎｄｏｗ)変化に従ってトグル(ｔｏｇｇｌｅ)されて、‘ハイ’状態と‘ロー’状態とを繰り返す。そして、データの出力が完了すれば、データストローブ信号ＤＳは、再びハイインピーダンス状態に戻る。
【０００６】
図１〜図４は、一般的なＤＤＲ  ＳＤＲＡＭの動作を図式化した物であり、このような動作は特許文献１に記載されている。図１は、データストローブ信号を使用する従来の半導体メモリ装置におけるデータの入出力を示す構成図である。図１を参照すると、従来の半導体メモリ装置は、外部から入力されるシステムクロックＣＬＫに応答してマスタからコマンド／アドレス信号(ＣＡ：Ｃｏｍｍａｎｄ／Ａｄｄｒｅｓｓ)を受け入れ、データソースで生成されたデータストローブ信号ＤＳを利用してマスタとデータＤＱの入出力を実行する。
【０００７】
図２は、図１のような従来の半導体メモリ装置においてデータが入力された時、すなわち書き込み命令(Ｗｒｉｔｅ)が与えられた場合における各信号のタイミング図であり、図３は、読み出し命令(Ｒｅａｄ)が与えられた場合における各信号のタイミング図である。
【０００８】
図２および図３に示したように、従来の半導体メモリ装置１００では、書き込み命令(”書き込み”)が与えられた場合は、マスタから入力されるデータストローブ信号ＤＳのセンタ(Ｃｅｎｔｅｒ)に同期してデータＤ０〜Ｄ３を受け入れる。そして、読み出し命令(”読み出し”)が与えられた場合には、半導体メモリ装置で生成されたデータストローブ信号ＤＳとデータストローブ信号ＤＳのエッジに同期したデータＱ０〜Ｑ３を出力する。しかし、このような従来の半導体メモリ装置は、データの入出力の時に、データのセットアップ(ｓｅｔｕｐ)およびホールド(ｈｏｌｄ)タイムマージンが不足して、徐々に高周波化されていくメモリのデータ入出力動作についての制限要素として作用するという問題がある。
【０００９】
図４は、図１のような従来の半導体メモリ装置で構成されたメモリモジュールとして、スタブバス(Ｓｔｕｂ  Ｂｕｓ)または一対一バス(Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ  Ｂｕｓ)構造に適したメモリモジュールを示している。
【００１０】
ここで、スタブバス、または一対一バス構造とは、メモリモジュール間の通信のための配線構造で、図５Ａのように、メモリモジュール５００、５０４に含まれたメモリ５０２、５０６とボード上の配線５０８が一対一に連結されている構造を言う。一方、図５Ｂに示したショートループスルー(ＳＬＴ：Ｓｈｏｒｔ  Ｌｏｏｐ  Ｔｈｒｏｕｇｈ)バス構造はメモリモジュール５１０、５１４間の配線５１８がメモリモジュール５１０、５１４に含まれたメモリ５１２、５１６を経由して連結された構造を言う。一般的に、スタブバスは６６７ＭＨｚの以上の高周波動作では適せず、ＳＬＴバスはその以上の高周波動作にも適したバス構造である。
【００１１】
図４に示したように、従来のメモリモジュール４００は、多数個のメモリ１００と外部から入力されるシステムクロックＣＡ＿ＣＬＫｍおよびコマンド／アドレス信号ＣＡをそれぞれのメモリ１００に供給し、各信号の同期のためのＰＬＬ回路を有するレジスタ／ＰＬＬ４０２を含む。そして、それぞれのメモリ１００には、データＤＱの入出力のためのデータラインとデータストローブ信号ＤＳの入出力のための信号ラインが連結されている。しかし、各メモリ１００に供給されるシステムクロックＣＡ＿ＣＬＫｍの経路とデータストローブ信号ＤＳの経路が異なって設定されることによって、すなわち、データストローブ信号ＤＳはそれぞれのメモリ１００に対して個別的に連結されて短い経路を有するのに比べて、システムクロックＣＡ＿ＣＬＫｍはレジスタ／ＰＬＬ４０２から近いメモリ４０６、４０８から遠い方のメモリ４０４、４１０までにわたって供給される比較的長い経路を有する。したがって、動作周波数が増加する場合では、メモリモジュール上の各メモリに供給されるシステムクロックの時間の遅延によるタイムスキュー(ｔｉｍｅ  ｓｋｅｗ)が発生することができる。
【特許文献１】韓国公開特許第２０００−００２７３８１号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の問題を解決するために、データストローブ信号に代えてフリーランニングクロックに同期してデータを入出力し、この際に、出力するデータにデータの開始を知らせるプリアンブルを含める半導体メモリ装置を提供しようとするものである。また、本発明は、このような半導体メモリ装置を使用したメモリモジュールも提供しようとするものである。
【課題を解決するための手段】
【００１３】
本発明の半導体メモリ装置は、外部からの所定のクロック信号に応答して、外部からデータの読み出し命令およびアドレス信号を受け入れ、このクロック信号に応答してプリアンブルを含んだデータを出力することを特徴とする。
【発明の効果】
【００１４】
本発明の半導体メモリ装置は、高周波動作時においても安定したデータのセットアップおよびホールドタイムマージンを確保することができ、例えば、メモリモジュールに搭載された際に、時間遅延によるタイムスキューを防止することができる。また、メモリモジュールに搭載された際に、クロック信号の供給のために使用される配線の数を減らすことによって、メモリモジュールの寸法を減少させることができる。
【発明を実施するための最良の形態】
【００１５】
図６は、フリーランニングクロックに同期してデータの入出力動作を実行する本発明の望ましい実施形態の半導体メモリ装置における信号の入出力を示す構成図である。
【００１６】
図６を参照すると、本発明の望ましい実施形態の半導体メモリ装置６００は、外部から入力される第１クロック信号ＣＡ＿ＣＬＫを利用して、外部から印加されるコマンド／アドレス信号ＣＡを受け入れ、データの書き込み命令または読み出し命令が印加された場合に、外部からの第２クロック信号Ｄａｔａ＿ｃｌｋを利用してデータＤＱの入出力を実行する。
【００１７】
図７は、図６に示した半導体メモリ装置の構成例を示す詳細ブロック図である。図７を参照すると、コマンド／アドレス入力部(ＣＡ入力部）７００は、内部クロック発生部７０２からの所定の内部クロック信号ＣＡｉ＿ＣＬＫに同期して、外部から入力されるコマンド／アドレス信号ＣＡをメモリ装置６００の内部に伝達する。
【００１８】
内部クロック発生部７０２は、外部から入力されるコマンド／アドレスクロック(以下、ＣＡ＿ＣＬＫ)とデータクロック(以下、Ｄａｔａ＿ＣＬＫ)に応答して複数の内部クロックを生成する。さらに詳細に説明すると、内部クロック発生部７０２は、外部から印加されるＣＡ＿ＣＬＫ信号に応答して内部コマンド／アドレスクロック(以下、ＣＡｉ＿ｃｌｋ)を生成し、Ｄａｔａ＿ＣＬＫ信号に応答して制御部７０４からの所定の制御信号Ｃｔｒ１によってデータの入力のためのデータ入力内部クロック(以下、Ｄｉｎ＿ｃｌｋ)を生成するか、またはデータの出力のためのデータ出力内部クロック(以下、Ｄｏｕｔ＿ｃｌｋ)を生成する。すなわち、内部クロック発生部７０２は、外部からコマンド／アドレス入力部７００を通じて書き込み命令が与えられた場合には、データ入力のためのＤｉｎ＿ｃｌｋを生成し、読み出し命令が与えられた場合には、データ出力のためのＤｏｕｔ＿ｃｌｋを生成する。Ｄｉｎ＿ｃｌｋは、場合によって(入力データにプリアンブルが含まれた場合)、互いに異なる位相を有する複数のクロック信号である可能性もある。
【００１９】
制御部７０４は、コマンド／アドレス入力部７００から入力されるコマンド／アドレス信号ＣＡによってメモリ装置の書き込み、または読み出し動作を制御するための制御信号Ｃｔｒ１、Ｃｔｒ２を生成し、アドレス信号ＡＤＤＲをメモリセル７１２に伝達する。また、制御部７０４は、メモリの各種動作オプションを設定して制御するためのモードレジスタを含む。
【００２０】
データ処理部７１０は、制御部７０４からの動作制御信号Ｃｔｒ２に応じてメモリセル７１２とデータ入力部７０６またはデータ出力部７０８との間のデータ入出力のためのデータの経路を提供する。また、データ処理部７１０は、ＣＡＳレイテンシ(ＣＬ：ＣＡＳ  Ｌａｔｅｎｃｙ)とバーストデータの長さ(ＢＬ：Ｂｕｒｓｔ  ｌｅｎｇｔｈ)に関する情報を含みプリアンブルを含まないデータが入力された場合に、データの開始と終了を感知することができる。
【００２１】
データ出力部７０８は、読み出し動作時に、データ処理部７１０から入力されるデータをＤｏｕｔ＿ｃｌｋに同期して外部に伝達する。図８は、本発明の望ましい実施形態における読み出し動作時の信号のタイミング図である。図８に示したように、半導体メモリ装置６００は、読み出しの動作時に、ＣＡ＿ＣＬＫ信号（ＣＡｉ＿ｃｌｋ信号）に同期して外部からコマンド信号ＣＡである読み出し命令（”読み出し”）を受け入れ、Ｄａｔａ＿ＣＬＫ信号（Ｄｏｕｔ＿ｃｌｋ信号）に同期してデータを外部に出力する。そして、出力されるデータの開始部には、データの開始を知らせるプリアンブル部分Ｐｒｅが付加される。このために、データ出力部７０８には、データの開始を知らせるプリアンブルを生成し、出力すべきデータの前にそのプリアンブルを追加するプリアンブル発生器(図示しない)を含む。
【００２２】
一方、プリアンブルは、図９Ａのように、すべてのデータラインに対して出力されるすべてデータに論理ハイ値を有するプリアンブルを付加するか、図９Ｂのように、論理ロー値を有するプリアンブルを付加するなど、すべてのデータラインを通じて出力されるすべてのデータに同一の論理値のプリアンブルを付加することができる。そして、図９Ｃおよび図９Ｄのように、データラインを偶数番目のラインと奇数番目のラインに区分するか、または図９Ｅのように、各データラインを番号（何番目であるか）によって４つのグループ(例えば、４ｎ番目のライン、４ｎ＋１番目のライン、４ｎ＋２番目のラインおよび４ｎ＋３番目のライン；ただし、ｎ＝０、１、２、．．．)に区分し、区分された各グループ別に互いに異なる論理値を有するプリアンブルを付加することによって、互いに隣接するデータラインを通じて出力されるデータには同一の論理値のプリアンブルが付加しないようにすることもできる。プリアンブルは、これ以外にも多様な形態で実現されて、データの開始部に付加されることができる。
【００２３】
一方、プリアンブルが付加されたデータが入力される装置には、プリアンブルを検出してデータをラッチすることができる回路が必須に求められる。また、プリアンブルの形態によって回路の構成も変わる。
【００２４】
データ入力部７０６は、書き込み動作時に、外部から入力されるデータをＣＡ＿ＣＬＫ信号（Ｄｉｎ＿ｃｌｋ信号）に同期してデータ処理部７１０に伝達する。図１０Ａは、本発明の望ましい実施形態の半導体メモリ装置におけるプリアンブルを含まないデータの書き込み動作時の信号のタイミング図である。図１０Ａに示したように、本発明の望ましい実施形態の半導体メモリ装置は、書き込み動作の時に、ＣＡ＿ＣＬＫ信号（ＣＡｉ＿ｃｌｋ信号）に同期して外部からコマンド信号ＣＡである書き込み命令（”書き込み”）を受け入れ、Ｄａｔａ＿ＣＬＫ信号（Ｄｉｎ＿ｃｌｋ信号）に同期して外部からデータを受け入れる。この場合、データの開始と終了は、ＣＡＳレイテンシＣＬおよびバーストの長さＢＬに関する情報を利用して認識することができる。ＣＡＳレイテンシＣＬは、コマンド入力からデータ入力までのクロック数を定義したものであり、バーストの長さＢＬは、入力されるデータの長さを定義したものである。参考として、図１０Ａに示したデータは、ＣＡＳレイテンシが２(ＣＬ＝２)であり、バーストの長さが４（ＢＬ＝４）の場合である。しかし、もし外部から入力されるデータにプリアンブルが付加されていたら、プリアンブルが付加されたデータをラッチするための回路が半導体メモリ装置に実現されていなければならない。これはプリアンブルを含んだデータが入力される外部のマスタやプロセッサにも同様に実現されていなければならない。
【００２５】
図１０Ｂは、プリアンブルを含むデータの書き込み動作時における信号のタイミング図であり、図１１は、プリアンブルを含むデータをラッチするための本発明のデータ入力部の構成例を示すブロック図である。図１１に示したように、プリアンブルを含むデータをラッチする回路は、外部から入力されるデータＤＱからプリアンブルを検出してデータの開始を感知するプリアンブル検出器１１００と、内部クロック発生部７０２から入力される互いに異なる位相を有する複数のクロック信号ＰＭＰのうち入力されるデータをラッチするために適したクロック信号ＰＳＥＬを選択するクロック選択器１１０２と、入力データＤＱをクロック選択器１１０２からのクロック信号ＰＳＥＬに同期してラッチするデータ入力バッファ１１０４とを含んで構成される。
【００２６】
図１２は、図９Ｅのような形態のプリアンブルを有するデータをラッチするための回路の具体的な構成例を示す回路図であり、図１３は、図１２に示す回路図においてプリアンブルを検出し、データをラッチするための同期クロックを選択する過程を説明するためのタイミング図である。図１２および図１３を参照すると、図９Ｅのような形態のプリアンブルが図１２に示したプリアンブルデータラッチ回路の増幅器１２０４、１２０６に印加されると、図１３の第１区間において第１増幅器１２０４の出力がハイになり、第２区間において第１増幅器１２０４と第２増幅器１２０６の出力が全部ハイになる。
【００２７】
第１区間において第１増幅器１２０４の出力がハイになると、ラッチ回路１２００を通じてデータ入力バッファ１１０４にクロックを供給するための設定ＳＥＴをし、互いに異なる位相を有するクロック信号Ｐ０〜Ｐ３１５がプリアンブル検出器１１００にあるフリップフロップ(Ｆｌｉｐ−Ｆｌｏｐ)のクロック入力段ＣＫに入力される。この時、入力されるクロック信号Ｐ０〜Ｐ３１５は、図１２に示したように、それぞれ４５°の位相差を有する信号である。
【００２８】
第２区間において第２増幅器１２０６の出力がハイになると、プリアンブル検出器１１００にあるフリップフロップの入力段にハイである信号が入力され、これが互いに異なる位相を有するクロック信号Ｐ０〜Ｐ３１５によって順次に出力Ｑ０〜Ｑ３１５として出力される。図１３に示したように、第２区間において最初にハイになるクロック信号はＰ２２５であり、プリアンブル検出器１１００は、このクロック信号Ｐ２２５を入力とするフリップフロップを通じて最も先に信号Ｑ２２５を出力する。
【００２９】
クロック選択器１１０２は、プリアンブル検出器１１００によって入力される最初の信号Ｑ２２５の位相を感知し、これよりも位相が９０°速いクロック信号Ｐ１３５を選択してデータ入力バッファ１１０４に印加する。データ入力バッファ１１０４では、入力されるデータＤＱ０〜ＤＱ３をクロック選択器１１０２によって選択されたクロック信号ＰＳＥＬ＝Ｐ１３５に同期してラッチした後に、ラッチしたデータＤ０〜Ｄ３をメモリセル７１２に保持する。この時、位相が９０°速いクロック信号を選択することは、データをラッチする時に、図１３に示したように、データの有効時間の中央でクロック信号が変移するようにするためである。
【００３０】
一方、データの入力が終了すると、バースト終了回路１２０２は、データの終了を知らせる信号をラッチ回路１２００に印加し、ラッチ回路１２００は、データ入力バッファ１１０４のフリップフロップを再設定する。
【００３１】
プリアンブルをラッチするための回路は、半導体メモリ装置だけでなく、プリアンブルを含んだデータが入力される別の装置においても同様に実現されなければならず、プリアンブルの形態によって回路の構成は多様に実現され得る。
【００３２】
一方、上述の実施形態では、外部からコマンド／アドレス信号とデータを受け入れるために、２つの分離した別途のクロック信号ＣＡ＿ＣＬＫ、Ｄａｔａ＿ＣＬＫを入力とする。しかし、もし２つのクロック信号ＣＡ＿ＣＬＫ、Ｄａｔａ＿ＣＬＫ間の位相差が小さければ(０．５ｔＣＫ以下、ただし、ｔＣＫはシステムクロックの一周期である)、２つのうちの一つのクロック信号だけでも、コマンド／アドレス信号の入力およびデータの入出力が可能である。この時、どのようなクロック信号を使用するかは半導体メモリ装置の制御部７０４に含まれたレジスタにオプション(ＭＲＳ：Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ)を設定することによって可能である。このように、２つのうちの一つのクロック信号のみを使用する場合には、メモリモジュール構成の時に、クロック信号の供給のための配線の数を減らすことができる。特に、ハブを利用したメモリモジュール構成においては、一つのクロック信号のみを利用して配線の数を減少減少させることにより、メモリモジュールの寸法（例えば、厚さ）を大きく減らすことができるという長所がある。
【００３３】
図１４Ａは、上述のプリアンブルを使用する本発明の半導体メモリ装置を利用したメモリモジュールとしての、スタブバスまたは一対一バス構造に適したメモリモジュールの構成例であり、図１４Ｂは、ショートループスルー方式のバス構造に適したメモリモジュールの構成例である。図１４Ａおよび図１４Ｂに示したように、メモリモジュール１４００上のそれぞれのメモリ６００に対してデータストローブ信号に代えてフリーランニングクロックであるデータクロックＤａｔａ＿ＣＬＫのための配線が構成される。そして、レジスタ／ＰＬＬ回路１４０２は、場合によって、メモリモジュール１４００ではなく、チップセット上に実現され得る。この場合に、メモリモジュール１４００から削除され得る。また、Ｄａｔａ＿ＣＬＫとＣＡ＿ＣＬＫのうちの一つだけを利用する時には、Ｄａｔａ＿ＣＬＫのための配線、またはＣＡ＿ＣＬＫのための配線のうちの一つは削除され得る。
【００３４】
図１５は、プリアンブルを使用する本発明の半導体メモリ装置を利用したメモリモジュールとしての、メモリモジュール上にハブを有するメモリモジュールの構成例である。図１５に示したように、ハブ１５００を含んだメモリモジュール１５０２は、一つのチャンネルＣＨを利用して外部と連結され、チャンネルと連結されたハブ１５００を通じてのみ外部と通信が可能である。すなわち、メモリモジュール１５０２上のすべての半導体メモリ装置は、チャンネルＣＨと連結されたハブ１５００を通じてのみ外部から各種のクロック信号とデータが入力され、またデータを外部に出力し得る。
【００３５】
上述のように、ハブを含んだ構造のメモリモジュールは、コントローラとメモリモジュールとの間、またはメモリモジュールとモジュールとの間の通信がモジュール上のハブを通じて行われるので、メモリモジュール上のすべての配線がハブに集中する。したがって、配線の数に従ってメモリモジュールの寸法（厚さ）が大きくなる可能性がある。上述のように、この場合は、ＣＡ＿ＣＬＫとＤａｔａ＿ＣＬＫのうちの一つのクロック信号のみを使用することによって、メモリモジュール上に配置される配線の数を減少させ、メモリモジュールの寸法（厚さ）を減らし得る。
【００３６】
図１６Ａは、ＣＡ＿ＣＬＫを削除し、Ｄａｔａ＿ＣＬＫだけを使用する場合におけるメモリモジュールの構成例であり、図１６Ｂは、Ｄａｔａ＿ＣＬＫを削除し、ＣＡ＿ＣＬＫだけを使用する場合におけるメモリモジュールの構成例である。図１６Ａに示したように、Ｄａｔａ＿ＣＬＫだけを使用した場合には、ＣＡ＿ＣＬＫの供給のための２つの配線が削除可能であり、ＣＡ＿ＣＬＫだけを使用した場合には、図１６Ｂの実施の形態に示したように、Ｄａｔａ＿ＣＬＫの供給のための１０個の配線を減少させ得る。
【００３７】
本発明の望ましい実施形態の半導体メモリ装置の構成および動作とメモリモジュールを上述の説明および図面を通じて説明したが、これは例示的なものに過ぎず、本発明の技術的思想を逸脱しない範囲内で多様な応用および変更が可能である。
【図面の簡単な説明】
【００３８】
【図１】データストローブ信号を使用する従来の半導体メモリ装置でデータの入出力を示す構成図である。
【図２】図１のような従来の半導体メモリ装置に書き込み命令が与えられた場合における各信号のタイミング図である。
【図３】図１のような従来の半導体メモリ装置に読み出し命令が与えられた場合における各信号のタイミング図である。
【図４】図１のような従来の半導体メモリ装置で構成されたメモリモジュールを示す図である。
【図５Ａ】メモリモジュール間の構成でスタブバスまたは一対一バス構造を示す図である。
【図５Ｂ】メモリモジュール間の構成でショットループスルー方式のバス構造を示す図である。
【図６】フリーランニングクロックに同期してデータの入出力動作を実行する本発明の半導体メモリ装置で信号の入出力を示す構成図である。
【図７】図６に示した半導体メモリ装置の実施の形態を示す詳細ブロック図である。
【図８】本発明の半導体メモリ装置で読み出し動作の時の信号のタイミング図である。
【図９Ａ】本発明で使用されうるプリアンブルの多様な実施の形態を示す図面である。
【図９Ｂ】本発明で使用されうるプリアンブルの多様な実施の形態を示す図面である。
【図９Ｃ】本発明で使用されうるプリアンブルの多様な実施の形態を示す図面である。
【図９Ｄ】本発明で使用されうるプリアンブルの多様な実施の形態を示す図面である。
【図９Ｅ】本発明で使用されうるプリアンブルの多様な実施の形態を示す図面である。
【図１０Ａ】本発明の望ましい実施形態の半導体メモリ装置におけるプリアンブルを含まないデータの書き込み動作時の信号のタイミング図である。
【図１０Ｂ】本発明の望ましい実施形態の半導体メモリ装置におけるプリアンブルを含むデータの書き込み動作時の信号のタイミング図である。
【図１１】プリアンブルを含むデータをラッチするための本発明のデータ入力部の実施の形態を示すブロック図である。
【図１２】図９のような形態のプリアンブルを有するデータをラッチするための回路の具体的な実施の形態を示す回路図である。
【図１３】図１２の回路図でプリアンブルを検出し、データをラッチするための同期クロックを選択する過程を説明するためのタイミング図である。
【図１４Ａ】本発明の半導体メモリ装置を利用したスタブバスまたは一対一バス構造に適するメモリモジュールの構成例を示すである。
【図１４Ｂ】本発明の半導体メモリ装置を利用したショットループスルー方式のバス構造に適するメモリモジュール構成例である。
【図１５】本発明の半導体メモリ装置を利用したメモリモジュールのまた他の実施形態としての、モジュール上にハブを有するメモリモジュールを示す図である。
【図１６Ａ】図１５に示す実施形態からＣＡ＿ＣＬＫを削除し、Ｄａｔａ＿ＣＬＫだけを使用するメモリモジュールの構成例を示す図である。
【図１６Ｂ】図１５に示す実施形態からＤａｔａ＿ＣＬＫを削除し、ＣＡ＿ＣＬＫだけを使用するメモリモジュールの構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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