(57)【特許請求の範囲】
【請求項１】
半導体基板上に空洞部を介して形成された第１単結晶半導体層からなるバックゲート電極と、
前記第１単結晶半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２単結晶半導体層と、
前記第２単結晶半導体層上に形成されたゲート電極と、
前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記バックゲート電極と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層上に第２単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層と同一の組成を持ち、前記第１単結晶半導体層よりも膜厚の薄い第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、
前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、
前記第１単結晶半導体層と、前記第２単結晶半導体層と、前記第３単結晶半導体層および前記第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、
前記単結晶半導体基板上で前記第２単結晶半導体層および前記第４単結晶半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後で、前記第１単結晶半導体層の少なくとも一部および前記第３単結晶半導体層の少なくとも一部を前記第２単結晶半導体層下および前記第４単結晶半導体層下から露出させる第２溝を形成する工程と、
前記第２単結晶半導体層よりも前記第１単結晶半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１単結晶半導体層および前記第３単結晶半導体層を選択的にエッチングすることにより、前記単結晶半導体基板と前記第２単結晶半導体層との間に第１空洞部を形成するとともに、前記第２単結晶半導体層と前記第４単結晶半導体層との間に第２空洞部を形成する工程と、
前記半導体基板、前記第２単結晶半導体層および前記第４単結晶半導体層の熱酸化を行うことにより、前記第１空洞部が残るように前記第１空洞部の上下面に表面酸化膜を形成するとともに、前記第２空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、
前記表面酸化膜および前記埋め込み酸化膜を形成した後で、前記第４単結晶半導体層の表面を露出させる工程と、
前記第４単結晶半導体層の露出した表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方の前記第４単結晶半導体層にソース／ドレイン層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記単結晶半導体基板、前記第２単結晶半導体層および前記第４単結晶半導体層はＳｉ、前記第１単結晶半導体層および前記第３単結晶半導体層はＳｉＧｅであることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、バックゲート電極が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
さらに、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【０００５】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１単結晶半導体層からなるバックゲート電極と、前記第１単結晶半導体層上に形成され、前記第１絶縁層よりも膜厚の薄い第２絶縁層と、前記第２絶縁層上に形成された第２単結晶半導体層と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【０００７】
これにより、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にバックゲート電極を配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０００８】
また、単結晶半導体層の裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかることを防止することができる。この結果、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【０００９】
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【００１０】
また、バックゲート電極下の第１絶縁層よりもバックゲート電極上の第２絶縁層の膜厚を薄くすることにより、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができる。このため、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に空洞部を介して形成された第１単結晶半導体層からなるバックゲート電極と、前記第１単結晶半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２単結晶半導体層と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１２】
これにより、バックゲート電極とチャネル領域とを第２絶縁層を介して結合することが可能となるとともに、バックゲート電極と半導体基板とを空洞部を介して結合することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができる。このため、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１単結晶半導体層からなるバックゲート電極と、前記第１単結晶半導体層上に形成され、前記第１絶縁層よりも比誘電率の大きな第２絶縁層と、前記第２絶縁層上に形成された第２単結晶半導体層と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１４】
これにより、バックゲート電極とチャネル領域とを高誘電体材料を介して結合することが可能となるとともに、バックゲート電極と半導体基板とを低誘電体材料を介して結合することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができる。このため、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記バックゲート電極と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持ち、前記第１単結晶半導体層よりも膜厚の薄い第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００１７】
これにより、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液を第１および第３単結晶半導体層に接触させることが可能となり、第２および第４単結晶半導体層を残したまま、第１および第３単結晶半導体層を除去することが可能となるとともに、第２および第４単結晶半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み酸化膜を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４単結晶半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４単結晶半導体層を単結晶半導体基板上に支持することが可能となるとともに、第１単結晶半導体層よりも第３単結晶半導体層の膜厚を薄くすることにより、第２単結晶半導体層から構成されるバックゲート電極下の埋め込み酸化膜よりもバックゲート電極上の埋め込み酸化膜の膜厚を薄くすることができる。
【００１８】
このため、第２および第４単結晶半導体層の欠陥の発生を低減させつつ、第２および第４単結晶半導体層を埋め込み酸化膜上に配置することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４単結晶半導体層に形成することができる。この結果、コストアップを抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持ち、前記第１単結晶半導体層よりも膜厚の薄い第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１空洞部の上下面に表面酸化膜を形成するとともに、前記第２空洞部に埋め込まれた埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００２０】
これにより、第２および第４単結晶半導体層の欠陥の発生を低減させつつ、第２単結晶半導体層から構成されるバックゲート電極と基板との間に空洞部を配置することが可能となるとともに、バックゲート電極とチャネル領域との間に埋め込み酸化膜を配置することが可能となる。このため、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４単結晶半導体層に形成することができる。この結果、コストアップを抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第１空洞部に埋め込まれた第１埋め込み絶縁層を形成する工程と、前記第２空洞部に埋め込まれ、前記第１埋め込み絶縁層よりも比誘電率の大きな第２埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００２２】
これにより、第２および第４単結晶半導体層の欠陥の発生を低減させつつ、第２単結晶半導体層から構成されるバックゲート電極と基板との間に低誘電体材料を配置することが可能となるとともに、バックゲート電極とチャネル領域との間に高誘電体材料を配置することが可能となる。このため、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４単結晶半導体層に形成することができる。この結果、コストアップを抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板および前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第１から第４単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第２および第４単結晶半導体層よりも第１および第３単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には、バックゲート電極を構成する単結晶半導体層１３が形成されている。さらに、単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には、メサ分離された単結晶半導体層１５ａ、１５ｂが積層されている。なお、単結晶半導体基板１１、単結晶半導体層１３、１５ａ、１５ｂの材質としてはＳｉを用いることができる。また、埋め込み酸化膜１２の膜厚ＴＢＯＸ１は埋め込み酸化膜１４の膜厚ＴＢＯＸ２よりも厚いことが好ましい。また、単結晶半導体層１３は埋め込み絶縁体２１ａにて素子分離されるとともに、単結晶半導体層１５ａ、１５ｂは埋め込み絶縁体２１ｂにて互いに素子分離されている。また、埋め込み絶縁体２１ａには、単結晶半導体層１３に接続されたバックゲートコンタクト電極２２が埋め込まれている。
【００２５】
そして、単結晶半導体層１５ａ上には、ゲート絶縁膜１６ａを介してゲート電極１７ａが形成され、ゲート電極１７ａの側壁にはサイドウォール１８ａが形成されている。また、単結晶半導体層１５ａには、ゲート電極１７ａを挟み込むように配置されたソース層１９ａおよびドレイン層２０ａが形成されている。また、単結晶半導体層１５ｂ上には、ゲート絶縁膜１６ｂを介してゲート電極１７ｂが形成され、ゲート電極１７ｂの側壁にはサイドウォール１８ｂが形成されている。また、単結晶半導体層１５ｂには、ゲート電極１７ｂを挟み込むように配置されたソース層１９ｂおよびドレイン層２０ｂが形成されている。
【００２６】
これにより、単結晶半導体層１５ａ、１５ｂにＳＯＩトランジスタをそれぞれ形成することが可能となるとともに、ＳＯＩトランジスタの裏面側にバックゲート電極を配置することができる。このため、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極１７ａ、１７ｂやソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にバックゲート電極を配置することが可能となる。このため、ＳＯＩトランジスタの設計の自由度を向上させることが可能となるとともに、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００２７】
また、単結晶半導体層１５ａ、１５ｂの裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレイン層２０ａ、２０ｂと埋め込み酸化膜１４との界面に高電圧がかかることを防止することができる。この結果、ドレイン層２０ａ、２０ｂと埋め込み酸化膜１４との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００２８】
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン層２０ａ、２０ｂ側のチャネル端の電界を緩和することができる。このため、ＳＯＩトランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【００２９】
また、バックゲート電極上の埋め込み酸化膜１４の膜厚ＴＢＯＸ２よりもバックゲート電極下の埋め込み酸化膜１２の膜厚ＴＢＯＸ１を厚くすることにより、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と単結晶半導体基板１１１との間の寄生容量を低減することができる。このため、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００３０】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、単結晶半導体基板１１１上には、上下面が表面酸化膜１１２ａ、１１２ｃにて覆われた空洞部１１２ｂを介してバックゲート電極を構成する単結晶半導体層１１３が形成されている。さらに、単結晶半導体層１１３上には埋め込み酸化膜１１４ａ、１１４ｂが順次形成され、埋め込み酸化膜１１４ｂ上には、単結晶半導体層１１５が積層されている。なお、単結晶半導体基板１１１、単結晶半導体層１１３、１１５の材質としてはＳｉを用いることができる。また、表面酸化膜１１２ａ、１１２ｃおよび空洞部１１２ｂ全体の膜厚ＴＢＯＸ１１は埋め込み酸化膜１１４ａ、１１４ｂ全体の膜厚ＴＢＯＸ１２よりも厚いことが好ましい。また、単結晶半導体層１１３、１１５は埋め込み絶縁体１２１にて素子分離されるとともに、単結晶半導体層１１３、１１５は埋め込み絶縁体１２１にて単結晶半導体基板１１１上に支持されている。
【００３１】
そして、単結晶半導体層１１５上には、ゲート絶縁膜１１６を介してゲート電極１１７が形成され、ゲート電極１１７の側壁にはサイドウォール１１８が形成されている。また、単結晶半導体層１１５には、ゲート電極１１７を挟み込むように配置されたソース層１１９およびドレイン層１２０が形成されている。
これにより、バックゲート電極とチャネル領域とを埋め込み酸化膜１１４ａ、１１４ｂを介して結合することが可能となるとともに、バックゲート電極と単結晶半導体基板１１１とを空洞部１１２ｂを介して結合することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と単結晶半導体基板１１１との間の寄生容量を低減することができる。このため、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００３２】
図３（ａ）〜図１３（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）〜図１３（ｂ）は、図３（ａ）〜図１３（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図３（ｃ）〜図１３（ｃ）は、図３（ａ）〜図１３（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図３において、単結晶半導体基板３１上には、単結晶半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層５１の膜厚は単結晶半導体層５２の膜厚よりも厚くすることができる。また、単結晶半導体層５１、５２は、単結晶半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。また、単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００３３】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、単結晶半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００３４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
次に、図５に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、単結晶半導体層３３、３５を単結晶半導体基板３１上で支持する支持体５６を単結晶半導体基板３１上の全面に形成する。なお、支持体５６の材質としてはシリコン酸化膜を用いることができる。
【００３５】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、単結晶半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００３６】
次に、図７に示すように、溝３８を介してエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、単結晶半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を単結晶半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と単結晶半導体基板３１との間の絶縁を図ることが可能となる。
【００３７】
なお、単結晶半導体基板３１、単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、単結晶半導体基板３１および単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
【００３８】
次に、図８に示すように、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体基板３１と単結晶半導体層３３との間の空洞部５７ａの上下面にそれぞれ配置された表面酸化膜３２ｃ、３２ａを形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み酸化膜３４を形成する。なお、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み酸化膜３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み酸化膜３２、３４を形成する場合、溝３８内の単結晶半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【００３９】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み酸化膜３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に埋め込み酸化膜３４を形成することが可能となる。
【００４０】
また、単結晶半導体層５１の膜厚を単結晶半導体層５２の膜厚よりも厚くすることにより、空洞部５７ａの間隔を空洞部５７ｂの間隔よりも広くすることが可能となり、空洞部５７ｂを埋め込み酸化膜３４にて完全に埋め込むことを可能としつつ、表面酸化膜３２ｃ、３２ａの間に空洞部５７ａの一部を残すことが可能となる。
なお、図８の方法では、表面酸化膜３２ｃ、３２ａの間に空洞部５７ａの一部を残す方法について説明したが、ＣＶＤなどの方法によって空洞部５７ａに絶縁膜を埋め込むようにしてもよい。
【００４１】
また、図８の方法では、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体基板３１と単結晶半導体層３３との間の空洞部５７ａの上下面にそれぞれ配置された表面酸化膜３２ｃ、３２ａを形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み酸化膜３４を形成する方法について説明したが、ＣＶＤ法にて半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに絶縁膜を成膜させることにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂ全体を埋め込み絶縁層で埋め込むようにしてもよい。
【００４２】
なお、空洞部５７ａ、５７ｂに埋め込まれる埋め込み絶縁層の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、空洞部５７ａ、５７ｂに埋め込まれる埋め込み絶縁層として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４３】
また、空洞部５７ａに埋め込まれる埋め込み絶縁層の比誘電率は空洞部５７ｂに埋め込まれる埋め込み絶縁層の比誘電率よりも小さいことが好ましい。
次に、図９に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５の材質としてはシリコン酸化膜を用いることができる。
【００４４】
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、単結晶半導体層３５の表面を露出させる。
次に、図１１に示すように、単結晶半導体層３５の表面の熱酸化を行うことにより、単結晶半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された単結晶半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層３５上にゲート電極４２を形成する。
【００４５】
次に、図１２に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ２などの不純物のイオン注入ＩＰを単結晶半導体層３５内に行うことにより、ゲート電極６２を挟み込むように配置されたソース層４３ａおよびドレイン層４３ｂを単結晶半導体層３５に形成する。
次に、図１３に示すように、ＣＶＤなどの方法により、ゲート電極４２上に層間絶縁層４４を堆積する。そして、層間絶縁層４４および支持体５６に埋め込まれ、単結晶半導体層３３に接続されたバックゲートコンタクト電極４５ａ、４５ｂを層間絶縁層４４上に形成するとともに、層間絶縁層４４に埋め込まれ、ソース層４３ａおよびドレイン層４３ｂにそれぞれ接続されたソースコンタクト電極４６ａおよびドレインコンタクト電極４６ｂを層間絶縁層４４上に形成する。なお、図には示していないが、ゲート電極４２のコンタクト電極もゲート電極上の層間絶縁膜層４４に取ることができる。
【００４６】
これにより、単結晶半導体層３３、３５の欠陥の発生を低減させつつ、単結晶半導体層３３、３５を埋め込み酸化膜３２、３４上に配置することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを単結晶半導体層３５に形成することができる。この結果、コストアップを抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００４７】
なお、バックゲートコンタクト電極４５ａ、４５ｂを介してゲート電極４２と単結晶半導体層３５とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極４２とが同電位となるように制御することができ、チャネル領域のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４９】
１１、３１、１１１  単結晶半導体基板、１２、１４、３２ａ、３２ｃ、３４、１１４ａ、１１４ｂ  埋め込み酸化膜、１３、１５ａ、１５ｂ、３３、３５、５１、５２、１１３、１１５  単結晶半導体層、１６ａ、１６ｂ、４１、１１６  ゲート絶縁膜、１７ａ、１７ｂ、４２、１１７  ゲート電極、１８ａ、１８ｂ、１１８  サイドウォール、１９ａ、１９ｂ、４３ａ、１１９  ソース層、２０ａ、２０ｂ、４３ｂ、１２０  ドレイン層、３６、３７、３８  溝、３９  酸化膜、４４  層間絶縁層、２１ａ、２１ｂ、４５、１２１  埋め込み絶縁体、２２、４５ａ、４５ｂ  バックゲートコンタクト電極、４６ａ  ソースコンタクト電極、４６ｂ  ドレインコンタクト電極、５３  下地酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ、１１２ｂ  空洞部、３２ａ、３２ｃ、１１２ａ、１１２ｃ  表面酸化膜
【図１】
0004644577.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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