(57)【特許請求の範囲】
【請求項１】
電気接続パッド金属保護層を備える半導体パッケージ基板構造であって、
絶縁層下部に被覆されていた内層回路に電気的に接続をするように複数の導電ブラインドホールを形成した少なくとも１つの絶縁層と、
複数の電気接続パッドを含む、電気メッキで前記絶縁層上に形成された導電膜からなる少なくとも１つのパターン回路層と、
前記電気接続パッドの上表面を完全に被覆する少なくとも１つのバリア金属層と、
前記パターン回路層と前記バリア金属層を被覆し、且つ、前記バリア金属層の一部を露出させるように、前記基板表面に形成され、複数の開孔を有するソルダーマスク層と、
を備え、
少なくとも１つの前記電気接続パッドが前記導電ブラインドホールに電気的に接続されることを特徴とする電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項２】
前記絶縁層が、多層の回路基板の表面に形成されていることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項３】
前記パッケージ基板が、フリップチップ式パッケージ基板、又はワイヤボンディング式パッケージ基板のいずれか１つであることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項４】
前記電気接続パッドが、バンプパッドであることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項５】
前記電気接続パッドが、はんだボールパッドであることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項６】
前記電気接続パッドが、ワイヤボンディングパッドであることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項７】
前記バリア金属層が、金、ニッケル、パラジウム、銀、スズ、ニッケル/パラジウム、クロム/チタン、ニッケル/金、パラジウム/金、及びニッケル/パラジウム/金からなる群から選ばれるいずれか１つからなることを特徴とする請求項1に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造。
【請求項８】
電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法であって、
絶縁層中に複数のブラインドホールを形成することで、絶縁層下部に被覆されている内層回路を露出させる絶縁層を提供するステップと、
前記絶縁層及びブラインドホールの表面に導電膜を形成するステップと、
前記導電膜上に第一レジスト層を形成し、一部の導電膜を露出させるための多数の開口を前記第一レジスト層に形成するステップと
電気メッキ工程を行い、前記第一レジスト層の開口に複数の電気接続パッドを含むパターン回路層を形成するとともに、絶縁層のブラインドホールに導電ブラインドホールを形成し、且つ少なくとも１つの該電気接続パッドは、前記導電ブラインドホールと電気的に接続させるステップと、
電気接続パッド以外のパターン回路層を被覆する第二レジスト層を形成し、前記電気接続パッドを第二レジスト層から露出させるステップと、
さらに電気メッキ工程を行うことで、前記接続パッド上にバリア金属層を形成するステップと、
第二レジスト層、第一レジスト層及び前記第一レジスト層の下に被覆した導電膜を除去するステップと、
前記基板表面にソルダーマスク層を形成し、さらに複数の開孔を前記ソルダーマスク層に形成して前記バリア金属層の一部を露出させるステップと、
を備えることを特徴とする電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項９】
電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法であって、
絶縁層中に複数のブラインドホールを形成することで、絶縁層の下部に被覆されている内層回路を露出させる絶縁層を提供するステップと、
前記絶縁層及びブラインドホールの表面に導電膜を形成するステップと、
前記導電膜上にレジスト層を形成し、一部の導電膜を露出させるための多数の開口を前記レジスト層に形成するステップと、
電気メッキ工程を行い、前記レジスト層の開口に複数の電気接続パッドを形成し、且つ前記絶縁層のブラインドホールに導電ブラインドホールを形成し、前記電気接続パッドを、前記導電ブラインドホールと電気的に接続するステップと、
さらに電気メッキ工程を行うことで、前記接続パッド上にバリア金属層を形成するステップと、
前記レジスト層及び前記レジスト層の下に被覆した導電膜を除去するステップと、
前記基板表面にソルダーマスク層を形成し、さらに複数の開孔を前記ソルダーマスク層に形成して前記バリア金属層の一部を露出させるステップと、
を備えることを特徴とする電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１０】
前記絶縁層が、多層の回路層基板の表面に形成されることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１１】
前記パッケージ基板が、フリップチップ式パッケージ基板、又はワイヤボンディング式パッケージ基板のいずれか１つであることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１２】
前記電気接続パッドが、バンプパッドであることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１３】
前記電気接続パッドが、はんだボールパッドであることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１４】
前記電気接続パッドが、ワイヤボンディングパッドであることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１５】
前記バリア金属層が、金、ニッケル、パラジウム、銀、スズ、ニッケル/パラジウム、クロム/チタン、ニッケル/金、パラジウム/金及びニッケル/パラジウム/金からなる群より選ばれるいずれか１つからなる金属からなる金属層であることを特徴とする請求項８又は９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１６】
前記第一及び第二レジスト層が、ドライフィルム又は液状のフォトレジストかのいずれかから構成されることを特徴とする請求項８に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【請求項１７】
前記レジスト層の開口が、前記絶縁層のブラインドホールの位置に対応することを特徴とする請求項９に記載の電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気接続パッド金属保護層を具える半導体パッケージ基板構造及びその製法に関し、特に基板ライン及び導電ブラインドホール（blind hole）を作ると同時に、基板の電気接続パッド上に金属保護層を形成する構造及びその製造方法に関する。
【背景技術】
【０００２】
電子製品の軽量薄型化、小型化、多機能化、高速化及び高周波化という趨勢のもと、プリント回路基板（PCB）又はICパッケージ基板技術は、細いライン及び小さい穴を用いる
方向へと進歩している。現在のプリント回路基板又はICパッケージ基板の工程は、導線幅（Line width）、導線間隔（Space）、アスペクト比（Aspect ratio）などが従来の100μm以上のラインサイズから約30μmまで縮小され、さらに細いラインを精度よく得ることに向けて研究開発が行われている。
【０００３】
周知のように、基板の導線サイズが40μm以上の場合は、一般的にコストが低く、素早
くエッチングできる伝統的なエッチング法が用いられている。図１−Ａ及び図１−Ｂに示すように、絶縁層10の表面上に金属層11が形成される。続いて前記金属層11の上にレジスト層（マスク層）12がコーティング（塗布）され、さらにウェットエッチング法（wet etching）を利用し、強酸又は強アルカリのエッチング液13（Etchant）の拡散作用（diffusion）とエッチングされる金属層11の表面分子が行う化学反応によって、エッチングによ
る除去が完成される。そして、エッチングが高速であることと使用コストが低いことのほかに、さらに、このようなサブストラクティブ法（減成法、Subtractive）には、エッチ
ング後の電気伝導層の厚み均一性（Uniformity）が比較的高いというメリットがある。また、前記エッチング法は前記エッチング液13と特定材料との化学反応によるものであるため、そのエッチングの選択性（Selectivity）は他の方法よりも優れ、エッチングしたく
ないその他の材料を除去するには至らない。しかし、このようなウェット式エッチングは、等方性（Isotropic）のエッチングであるため、下向きにエッチングした場合、図１−
Ｂに示すようなアンダーカット（Undercut）現象14を引き起こし、工程の精度に影響を及ぼす。このウェットエッチング法の質量輸送（Mass transport）の精度の制限により、そのエッチングにおける導線サイズを小さくしていくことは難しい。
【０００４】
一方、半導体の工程に一般的に用いられるドライ・エッチング法（Dry etching）は、
スパッタリング・エッチング（Sputtering etching）又はプラズマ・エッチング（Plasma
etching）を問わず、そのエッチング特性に異方性（Anisotropic）があり、やや細いも
のでもエッチング精度を得ることができ、且つ導線の幅（サイズ）を縮小することができる。しかし、1分間に数ナノメートル（nm）しかエッチングできないという低速度のため
、チップが薄めの半導体チップにしか適用されず（適さず）、比較的厚い（5〜30μm）パッケージ基板の場合には、ドライ・エッチング法にかかる時間が長く、またコストも高く、需要に満たないことは明らかである。また、ドライ・エッチング法は、イオンが前記エッチングされる表面に連続的にぶつかることによる物理的エッチング法であり、そのエッチング選択性は理想的ではない。したがって、全工程において、ドライ・エッチング法によってパッケージ基板を製造すると、導電層が汚染される問題も起きうる。
【０００５】
そのため、現在の産業界では、従来のサブストラクティブ法（Substractive）に比べ、より細い線（ライン）を製造できるアディティブ法（Additive）が採用されている。より高密度の回路基板に対応する典型的な方法は、無電解銅（Electroless Copper）が絶縁回路基板上にシード層（Seed layer）を形成し、さらに絶縁層上に直接回路層を形成するも
のである。さらに、この方法は、フルアディティブ法（Fully-additive）及びセミアディティブ法（Semi-additive）の2種類の製法（工程）に区分され、これら方法によりエッチング時に起こる問題を避けることができる。
【０００６】
現在、周知であるやや細い回路を製造できるセミアディティブ法の典型的な工程は、図２−Ａ〜図２−Ｆに示す通りである。
図２−Ａに示すように、まず、コア（core）回路基板20は、多数のパターン化済みの回路層21、２つの回路層21の間に位置する絶縁層22、前記回路層21の間の電気的接続部分（interconnection）の電気メッキのスルーホール23を備える。
【０００７】
図２−Ｂに示すように、さらに２つの有機絶縁層24を使用（提供）して、これを前記コア回路基板20の表面に真空プレスする。
図２−Ｃに示すように、続いて、前記有機絶縁層24において、一部の回路層21が見えるように、複数の開孔240がパターン化された上で形成され、さらに前記有機絶縁層24の表
面に無電解メッキ銅薄層25が形成される。
【０００８】
図２−Ｄに示すように、前記無電気メッキ銅薄層25上にパターン化されたレジスト層（Resist layer）26が設けられ、前記レジスト層26により複数の開口（Opening）260を形成することで、前記無電気メッキ銅薄層25が露出するようにする。
【０００９】
図２−Ｅに示すように、電気メッキの方法を用いることにより、前記レジスト層の開口260に、さらにライン層27を形成する。前記電気メッキ金属層は一般的に金属銅からなる
導電ラインである。
【００１０】
図２−Ｆに示すように、その後、前記レジスト層26及びそれに被覆された無電解メッキ銅薄層25を再び取り除くと、直ちに多層式の四層基板200が形成できる。
半導体パッケージの表面上には、銅からなる多数の導電ラインが形成されており、また、半導体パッケージの表面の一部には電気信号あるいは電気出力を伝達するための電気接続パットが形成されている。同時に、前記電気接続パッドの外部に露出した表面は、一般的にニッケル/金（Ni/Au）などの金属層から形成されており、前記電気接続パッドと、金線、凸ブロック、ハンダボール、チップ又は回路基板などの導電素子との電気的カップリングを有効に行えるようにして、外部環境（周辺環境）の影響による前記電気接続パッド本体の酸化を避けることもできる。
【００１１】
前記電気接続パッドには、例えば、半導体フリップチップパッケージ基板及びチップの電気的カップリングの凸ブロックバンプ・パッド（ハンダ・パッド）（Bump pad）、又はプレ・ソルダ・パッド（Pre-solder pad）などがある。また、前記電気接続パッドは、例えば、ワイヤー・ボンディング式半導体パッケージ基板とチップの電気的カップリングにおけるバンプ・パッド（フィンガー）（Finger）、パッケージ基板と回路基板とが電気的カップリングをしたハンダボール・パッド（Ball pad）であっても良い。前記電気接続パッド本体の外部に露出した表面にニッケル/金の金属層が形成されることにより、前記ニ
ッケル/金の金属層内に包まれている（含まれている）電気接続パッド（通常は金属銅）
の周辺環境の影響による酸化が起こりにくくなり、凸ブロック、プレ・ソルダ又はハンダボール等の電気接続パッドに埋設された電気的接続部分の品質を高めることができる。
【００１２】
現在のセミアディティブ法（semi additive process）では、無電解メッキ銅薄層が全
面にわたって形成されているため、ラインのパターン・メッキ（Pattern plating）工程
が完了した後、エッチング（Etching）をして除去し、その後、前記電気メッキライン層
が周辺（外部）の環境汚染の影響を受けないように保護するために、回路の表面にレジスト剤（絶縁ペイント〔緑色のペイント〕）を形成する工程を行い、且つニッケル/金（Ni/
Au）の金属層を形成したい電気接続パッドの表面である金属層表面が、前記ソルダーマスク層の開孔から露出するようにする。そして、それまでの工程で、電気メッキ導電用の無電解メッキ銅薄層はすでに取り除かれているため、通常は無電解（Electro-less）メッキ方式、即ち外来の電圧による駆動力（Driving force）を用いない方法によりニッケル/金（Ni/Au）の金属層を形成しなければならない。
【００１３】
図２−Ｇ及び図２−Ｈは、無電解メッキ方式で、パッケージ基板の電気接続パッドの表面に金属バリア層を形成する、即ち化学析出法によるニッケル/金の金属層の形成する従
来の方法を示したものである。
【００１４】
図２−Ｇに示すのは、前記のように、ニッケル/金の金属層を確実に電気接続パッドの
表面に沈積させる方法が示される。すなわち、必要とする前工程を終えてパターン化したライン層27のパッケージ基板200の表面上に、プリント（Printing）又は絶縁インク（緑
色のペイント）のようなコーティング（Coating）を利用して、ソルダーマスク（Solder mask）層28を形成する。そして、前記パッケージ基板200の表面におけるライン層27には
複数の電気接続パッド270が含まれるので、前記ソルダーマスク層28に前記電気接続パッ
ド270の対応箇所に開孔280を形成することで、前記電気接続パッド270が露出するように
する。
【００１５】
図２−Ｈは、前記基板200に、化学析出法によるニッケル/金の金属層を形成する工程を示したものである。すなわち、無電解ニッケル金メッキ工程（Electroless Nickel/Immersion Gold（EN/IG））による処理を行い、前記ソルダーマスク層の開孔280を通して、ニ
ッケル/金の金属層29を前記ソルダーマスク層の開孔280から露出している前記電気接続パッド270の表面に沈積させる。
【００１６】
したがって、前記のようなＳＡＰ（semi additive process）工程においては、電流通
電用の無電解銅薄層を提供するために、電気メッキパターン化ラインはラインパターン化の完成後すぐに除去、すなわち、電気メッキの通電用である無電解銅層がすでに除去されているため、その後形成したいニッケル/金の金属層は無電解方法のメッキ法を採用して
形成する必要がある。また、一般的に用いられている化学析出法によるニッケル/金の金
属層を形成する工程で用いられる液体は、前記パッケージ基板の表面に形成されるソルダーマスク層に対して腐食を促進してしまうので、ソルダーマスク層の剥離（Peeling）、
電気接続パッド上のニッケル/金の金属層の汚染などの信頼性を低下させる問題が生ずる
。
【００１７】
また、市場の需要に応えるため、半導体パッケージ構造は、薄型、軽量、小型化を求める必要があり、チップも小型化、高集積化（Integration）に向けて発展している。これ
に鑑み、チップキャリア（Chip carrier）としての半導体パッケージ基板は、高密度の電気接続パッドを備えていることが好ましく、そうすることによって、基板の上に載せるチップが、基板と良好且つ完全な電気接続を形成することができ、高集積化のチップがフルに機能して特性を発揮できることになる。
【００１８】
しかし、導線を備えているICパッケージ基板にはその工程に制限があるため、チップ信号の伝送と周波数の改善、抵抗の制御等の機能における制限が、高入力/出力（I/O）数パッケージ部材の発展の障害となりつつあり、さらには、基板の工程がパッケージコストの２０％〜５０％を占めているため、半導体チップの集積回路の工程がすでに０．１３μｍまで縮小し、且つパッケージサイズもほぼチップと同じ大きさ（チップの約１．２倍）まで縮小を続けている現状では、いかにしてそれに見合うファイン回路（Fine circuit）、および高密度で小さい孔径のパッケージ基板を製造するかが、集積回路産業、さらにはその他の電子関連産業において、次世代技術に進む研究開発上の重要な課題となっている。
【００１９】
そして、導線をさらに高精度のものにするためには、互いに隣接する電気接続パッドの間のピッチ（Pitch）だけでなく、電気接続パッドの面積も小さくする必要がある。その
結果、ソルダーマスク層に形成される開孔は非常に小さくなってしまうので、前記接続パッドの露出部分も少なくなってしまう。したがって、ニッケル／金の化学析出過程において、流体の対流が乏しくなり、さらには、ニッケル粒子の物質移動（Mass transfer）が
不十分となり十分にニッケルによるメッキができなくなる。そして、ニッケル金属層が、析出した金上に浸漬（Immersed）によりうまくメッキすることができなくなった結果、電気メッキにムラが生じたり、前記接続パッドの表面が粗くなってしまい、緻密なニッケル／金の金属層が形成することができなくなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
以上に述べる従来技術の欠点に鑑み、本発明は、電気めっき方法を用いて、電気接続パッドの表面にバリア金属層を形成する、電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法を提供することを主な目的とする。
【００２１】
また、本発明は、同時にＳＡＰ方法（セミアディティブ法）により回路構造を形成し、電気めっき方法により電気接続パッドの表面にバリア金属層を形成する、電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法を提供することを目的とする。
【００２２】
また、本発明は、従来の化学析出法によるニッケル/金のメッキ工程において、製造に
使用するための液体が、前記パッケージ基板表面のソルダーマスク層に対して腐食性の影響を与える問題、ソルダーマスク層の剥離の問題、及び電気接続パッド上のニッケル/金
の金属層の汚染等信頼性を低下させる問題を招くことを防止する、電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法を提供することを目的とする。
【００２３】
さらに、本発明は、化学析出法によるニッケル/金のメッキ工程において、液体の対流
性が悪いことで、ニッケル粒子の質量輸送（Mass transfer）が悪くなり、十分なメッキ
ができなくなる現象が起こり、その後、金がニッケル金属層の上にうまく浸漬（Immersed）できなくなり、そのため、メッキのむらが現れ、あるいは前記電気接続パッド表面が過度に粗くなり、緻密（Dense）なニッケル/金の金属層等が形成できない問題が起こることを防止する、電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、
本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造は、
絶縁層下部に被覆されていた内層回路に電気的に接続をするように複数の導電ブラインドホールを形成した少なくとも１つの絶縁層と、
少なくとも１つの電気接続パッドが前記導電ブラインドホールに電気的に接続される、複数の電気接続パッドを含む、電気メッキで前記絶縁層上に形成された導電膜からなる少なくともひとつのパターン回路層と、
前記電気接続パッドの上表面を完全に被覆する少なくともひとつのバリア金属層とを備えることを特徴とする。
【００２５】
本発明においては、さらに前記パターン回路層を被覆し、且つ、前記バリア金属層を露出させるように、複数の開孔を有するソルダーマスク層を前記基板表面にさらに備えることを特徴とすることが好ましい。
【００２６】
本発明においては、前記絶縁層が、多層の回路基板の表面に形成されていることを特徴とすることが好ましい。
本発明においては、前記パッケージ基板が、フリップチップ式パッケージ基板、又はワイヤボンディング式パッケージ基板のいずれか１つであることを特徴とすることが好ましい。
【００２７】
本発明においては、前記電気接続パッドが、バンプパッドであることを特徴とすることが好ましい。また、前記電気接続パッドが、はんだボールパッドであることを特徴とすることが好ましい。さらに、前記電気接続パッドが、ワイヤボンディングパッドであることを特徴とすることが好ましい。
【００２８】
本発明においては、前記バリア金属層が、金、ニッケル、パラジウム、銀、スズ、ニッケル/パラジウム、クロム/チタン、ニッケル/金、パラジウム/金、及びニッケル/パラジ
ウム/金からなる群から選ばれるいずれか１つからなることを特徴とすることが好ましい
。
【００２９】
本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造の製法は、絶縁層中に複数の導電ブラインドホールを形成し、絶縁層の下部に被覆されている内層回路を提供するステップと、
前記絶縁層とブラインドホールの表面に導電膜を形成するステップと、
前記導電膜上に第一レジスト層を形成し、一部の導電膜を露出させるための多数の開口を前記第一レジスト層に形成することステップと、
電気メッキ工程を行い、前記第一レジスト層の開口に複数の電気接続パッドを含むパターン回路層を形成するとともに、絶縁層のブラインドホールに導電ブラインドホールを形成し、且つ少なくとも1つの該電気接続パッドは、前記導電ブラインドホールと電気接続さ
せるステップと、
電気接続パッド以外のパターン回路層を被覆する第二レジスト層を形成し、前記電気接続パッドを第二レジスト層から露出させるステップと、
さらに電気メッキ工程を行うことで、前記接続パッド上にバリア金属層を形成するステップと、
第二レジスト層、第一レジスト層及び前記第一レジスト層の下に被覆した導電膜を除去するステップとを備えることを特徴とする。
【００３０】
また、本発明に係る別の実施形態において、本発明の電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法は、
絶縁層中に複数のブラインドホールを形成することで、絶縁層の下部に被覆されている内層回路を露出させる絶縁層を提供するステップと、
前記絶縁層及びブラインドホールの表面に導電膜を形成するステップと、
前記導電膜上にレジスト層を形成し、一部の導電膜を露出させるための多数の開口を前記レジスト層に形成するステップと、
電気メッキ工程を行い、前記レジスト層の開口に複数の電気接続パッドを形成し、且つ前記絶縁層のブラインドホールに導電ブラインドホールを形成し、前記電気接続パッドを前記導電ブラインドホールと電気接続するステップと、
さらに電気メッキ工程を行うことで、前記接続パッド上にバリア金属層を形成するステップと、
前記レジスト層及び前記レジスト層の下に被覆した導電膜を除去するステップとを備えることを特徴とする。ここで、前記レジスト層の開口は、前記絶縁層のブラインドホールの位置に対応する。
【００３１】
本発明に係る半導体パッケージ基板構造の製法においては、前記基板表面にソルダーマスク層を形成し、さらに複数の開孔を前記ソルダーマスク層に形成して前記バリア金属層を露出させるステップをさらに備えることを特徴とすることが好ましい。
【００３２】
本発明に係る半導体パッケージ基板構造の製法においては、前記絶縁層が、多層の回路層基板の表面に形成されることを特徴とすることが好ましい。
本発明に係る半導体パッケージ基板構造の製法においては、前記パッケージ基板が、フリップチップ式パッケージ基板、又はワイヤボンディング式パッケージ基板のいずれか１つであることを特徴とすることが好ましい。
【００３３】
本発明に係る半導体パッケージ基板構造の製法においては、前記電気接続パッドが、バンプパッドであることを特徴とすることが好ましく、前記電気接続パッドが、はんだボールパッドであることを特徴とすることも好ましく、さらに前記電気接続パッドが、ワイヤボンディングパッドであることを特徴とすることも好ましい。
【００３４】
本発明に係る半導体パッケージ基板構造の製法においては、前記バリア金属層が、金、ニッケル、パラジウム、銀、スズ、ニッケル/パラジウム、クロム/チタン、ニッケル/金
、パラジウム/金及びニッケル/パラジウム/金からなる群より選ばれるいずれか１つから
なる金属からなる金属層であることを特徴とすることも好ましい。
【００３５】
本発明に係る半導体パッケージ基板構造の製法においては、前記第一及び第二レジスト層が、ドライフィルム又は液状のフォトレジストかのいずれかから構成されることを特徴とすることが好ましい。
【００３６】
本発明に係る半導体パッケージ基板構造の製法においては、前記レジスト層の開口が、前記絶縁層のブラインドホールの位置に対応することを特徴とすることが好ましい。
上記工程を通して、本発明は電気接続パッド金属保護層を備える半導体パッケージ基板構造を提供し、前記基板は主に、絶縁層の下に形成された被覆されている内層回路に電気的に接続する複数の導電ブラインドホールを形成した少なくともひとつの絶縁層と、電気めっきで前記絶縁層上に形成された導電膜とを含み、さらに、該基板は複数の電気接続パッドを含み、少なくとも１つの前記電気接続パッドが、前記導電ブラインドホールに電気接続される少なくともひとつのパターン回路層と、前記電気接続パッドの上表面を完全に被覆する少なくともひとつのバリア金属層とを備えることを特徴とする。
【００３７】
本発明によれば、パターン化された回路層及び導電ブラインドホールを製造する際に、電気メッキに必要な導電性フィルムおよび第二レジスト層がＳＡＰ方法によるパターン転写に用いられる。
【００３８】
これにより、金属層（例えば、ニッケル/金（Ni/Au）金属層）で電気メッキされる場所が定められ、あるいは、前記基板上に電気接続パッド領域のみが形成される。その結果として、電気接続パッドの上表面には、ニッケル／金の電気メッキ工程で用いられる、理想的な大きさのニッケル／金からなる金属層が形成され、従来のニッケル／金の化学析出工程により生ずる様々な工程上の問題を避けることができる。
【００３９】
上記のように、本発明においては、パターン回路及び導電ブラインドホールを製造する際に、全面的に電気導電を行うことができる導電膜を用いてさらに第二レジスト層を増設し、電気接続パッド以外の導電線の区域を被覆することで、あるいは、前記基板表面のみに電気接続パッドを形成してさらに電気メッキ工程を行うことで、電気接続パッド上にバリア金属層を形成し、それにより同時に基板に導電回路、導電ブラインドホール、電気接続パッド及びその上を被覆するバリア金属層を形成する。無電解（Electro-less）メッキ
工程に代わり上記電気メッキ工程を行うことで、無電解メッキ工程で用いる液体の前記パッケージ基板表面のソルダーマスク層に対する腐食性の影響により、ソルダーマスク層の剥離及び電気接続パッド上のニッケル/金の金属層の汚染等信頼性が低下する問題を招く
ことを防止する。さらに、ファイン回路形成工程での液体の対流が悪くなるため、十分なメッキができなくなる現象が起こって、その後金がニッケル金属層上にうまく浸漬（Immersed）できなくなり、そのため、メッキのむらが現れ、又は前記電気接続パッド表面が過度に粗くなり、緻密（Dense）なニッケル/金の金属層等が形成できない問題が起こることを防止する。
【発明の効果】
【００４０】
本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法により、基板上に多層のファイン回路構造及び絶縁層に導電ブラインドホールを形成することができるほか、前記パターン回路構造の電気接続パッド上に、前記パッドのサイズに近似する大きさのバリア金属層を電気メッキすることで、前記電気接続パッドとバリア金属層の接触面積を増加し、且つ効果的に前記電気接続パッドとその他の導電素子（例えば、金属バンプ、ハンダボール及びワイヤなど）との電気的なカップリングを行う方法が提供できる。また、周囲の環境の影響による前記電気接続パッド本体の酸化を防ぎ、従来の化学メッキ方式によるニッケル/金のメッキ工程で起こった問題も避けることができ、
パッケージ構造の信頼性を効果的に向上することができる。また、従来は、電気メッキ方法を利用して、前記電気接続パッド表面のバリア金属層を形成しているが、従来の電気メッキ方法は、パッケージ基板表面に別に電気メッキ導線を敷設して、前記電気メッキ導線を介して電気接続パッド上に導電していたが、該工程においては、それらの電気メッキ導線の設置により、パッケージ基板上の有効な配線面積が大幅に減少し、且つ前記電気めっき導線の敷設により、ノイズの干渉等の問題が派生していたが、本発明では係る問題を解決できる。
【００４１】
以下に述べる具体的な実施例は、本発明の特徴及び効果を例示的に示すものであり、本発明の実施範囲を制限するものではない。本発明に掲げる精神及び技術の範囲を離脱しない限り、本発明に掲げる内容を運用して完成した同等効果の変更及び修正は、全て上記特許請求の範囲に含まれるものとする。
【発明を実施するための最良の形態】
【００４２】
本発明の目的、特徴及び効果をさらに明解及び理解しやすくするために、以下に詳細な実施例及び図面により説明を加える。当然ではあるが、本発明は各種の形式で実施することができ、以下に述べるのは、本発明の好ましい実施例であり、本発明の範囲を制限するものではない。
【００４３】
図３−Ａ〜図３−Ｉは、本発明に係る電気接続パッドの金属保護層を備える半導体パッケージ基板構造の製法についての具体的な実施例の断面イメージ図である。
図３−Ａに示すように、まず、誘電絶縁層30を供給して、さらに前記絶縁層30に複数のブラインドホール301を形成して前記絶縁層の下部に被覆されている内層回路30ａを露出させる。そして、前記絶縁層30及びブラインドホール301の表面に導電膜31を形成する。前記絶縁層30は、例えばエポキシ樹脂（Epoxy resin）、ポリイミド（Polyimide）、シアン酸エステル（Cyanate Ester）、グラスファイバー（Glass fiber）、ABF（Ajinomoto Build-up Film、味の素（株）社製造）、ビスマレイミドトリアジン（BT , Bismaleimide Triazine）又はエポキシ樹脂とガラスファイバー（FR5）を混合した材質等により構成することができる。前記導電膜31は、主に後述の金属層（パターン化回路層と電気接続パッド上のバリア金属層とを含む）の電気めっきに必要な電流伝導経路とされるもので、金属、合金又は積層した数層の金属層から構成され、該金属層は、銅、スズ、ニッケル、クロム、チタン、銅-クロム合金からなる群より選ばれる金属から選択して形成することができる。前記導電膜31は、物理蒸着法（PVD）、化学蒸着法（CVD）、無電解メッキ又は化学積層等の方法によって形成することができ、より具体的には、例えば、スパッタリング法（Sputtering）、蒸着法（Evaporation）、アーク蒸着法（Arc vapor deposition）、イオンビームスパッタリング法（Ion beam sputtering）、レーザアブレーション積層法（Laser ablation deposition）、プラズマ促進の化学蒸着法又は無電解メッキ法等の方法によって形成することができる。これらの中でも、実際の操作の経験によれば、前記導電膜31は、無電解メッキ法により得られる銅粒子によって構成されることが好ましい。また、前記絶縁層30は、多層の回路層を有する基板表面に形成され、前記基板は必要な前工程を完了していてもよい。例えば、多数のスルホール（PTH）又はブラインドホール等がその中に形成され、重なった層の間の回路（図示せず）に電気を導電させておくことができる。
【００４４】
図３−Ｂに示すように、続いて、前記導電膜31上に、印刷、塗布又は接着等の方法で、第一レジスト層32を被覆する。前記第一レジスト層32は、例えばドライフィルム又は液体フォトレジストのフォトレジスト層（Photoresist）であってもよい。そして、露光（Exposure）及び現像（Development）等のパターン工程によって、前記第一レジスト層32が複数の開口320を形成できるようにし、それにより形成したいパターン回路層を備える一部
の導電膜31を露出させる。
【００４５】
図３−Ｃに示すように、さらに続いて、電気めっき工程を行い、前記第一レジスト層の開口320においてパターン回路層33を、前記絶縁層のブラインドホール301において導電ブラインドホール302を形成する。前記パターン回路層33は、複数の電気接続パッド330を備えることで、前記電気接続パッド330が前記絶縁層30に形成される導電ブラインドホール302によって、内層回路30ａに電気接続する。前記導電ブラインドホール302は、直接前記
電気接続パッド330の下方に形成することができ、又は前記パターン回路層３３の導線に
より、前記電気接続パッド330を前記内層回路30ａに電気接続することができる。
【００４６】
図３−Ｄに示すように、その後、第二レジスト層34を電気接続パッド330に被覆される
以外のパターン回路層33に形成する。前記第二レジスト層34は、例えばドライフィルム又は液状のフォトレジスト等のフォトレジスト層（Photoresist）であってもよい。そして
、露光（Exposure）及び現像（Development）等のパターン工程によって、前記第一レジ
スト層34が複数の開口320を形成できるようにし、これら一連の操作により電気接続パッ
ド330を露出させる。前記第二レジスト層34の材質は、前記第一レジスト層の材質と同様
のものであっても良い。
【００４７】
続いて、図３−Ｅに示すように、電気めっき（Electroplating）工程を進めることで、前記導電膜31、導電ブラインドホール302及び前記電気接続パッド330等の電流伝導経路を介して、前記電気接続パッド330の上表面をバリア金属層35で完全に被覆する。前記バリ
ア金属層に用いる金属としては、金、ニッケル、パラジウム、銀、スズ、ニッケル/パラ
ジウム、クロム/チタン、ニッケル/金、パラジウム/金又はニッケル/パラジウム/金等を
挙げることができ、バリア金属層としては、電気メッキで得られるニッケル/金を用いた
金属層が理想的である。このニッケル/金を用いた金属層は、まず、一層のニッケル351を電気めっきして、その上に一層の金352を（図３−Ｆに示すように）電気めっきして得る
ことができる。前記ニッケル/金からなる金属を前記導電膜31を通して、各電気接続パッ
ド330の表面全体に電気めっきすることで、前記電気接続パッド330の上表面をバリア金属層35で完全に被覆することができる。当然ではあるが、本発明に係るバリア金属材料の選択においては、前記のニッケル及び金は、金属の組合せの１つにすぎず、例えば、金を電気接続パッドの露出した表面に直接電気めっきすることで、前記バリア金属層を簡単に代替することができる。これら代替なども、全て本発明の範囲に含まれるものとする。
【００４８】
そして、図３−Ｇに示すように、当該第二レジスト層34と第一レジスト層32とを除去することにより、当該電気接続パッド330表面全体を電気メッキで被覆したバリア金属層35
が完成する。
【００４９】
さらに、図３−Ｈに示すように、エッチング等の技術によって、前記第一レジスト層32に被覆された導電膜31を除去することができる。
その後、図３−Ｉに示すように、前記パッケージ基板表面に、例えば、絶縁インク（緑色のペイント）から構成されたソルダーマスク層（Solder mask）36を被覆し、前記パッ
ケージ基板を外部の環境汚染による破壊から保護する。前記ソルダーマスク層36は、複数の開孔360を形成し、前記電気めっきを完了したバリア金属層35の電気接続パッドがソル
ダーマスク層の開孔360から露出できるようにする。
【００５０】
図４に示すように、別の好ましい実施形態において、直接基板の表面上に多数の電気接続パッド330を形成し、前記絶縁層30に導電ブラインドホール302を形成することができる。その他の導線部分がないことで、これら電気接続パッド330が直接前記絶縁層30におけ
る導電ブラインドホール302を介して前記内層回路30ａに電気接続できる。続いて、前記
電気接続パッド上に電気メッキしてバリア金属層を形成する工程において、前記基板表面のみに電気接続パッドを形成することで、第二レジスト層の部分を被覆しなくても、直接電気メッキ工程が行える。これら工程を行うことにより、これら電気接続パッドの露出した表面をバリア金属層で完全に被覆することができる。
【００５１】
上記のように、本発明では、セミアディティブ法（ＳＡＰ）を利用して、積層部分において回路及び導電ブラインドホールを形成する。その後、前記パターン構造を形成する第一レジスト層及び導電膜を利用して、さらに別に第二レジスト層（薄いドライフィルム）を形成して、バリア金属層を形成したくない導電線部分を被覆し、又は前記基板表面のみに電気接続パッドの区域を形成する。これにより、前記パターン回路構造を形成する導電膜、導電ブラインドホール及び前記電気接続パッドを介して、前記電気接続パッド上に、バリア金属層、例えばニッケル/金（Ni/Au）金属層をめっきし、前記電気接続パッド上に前記電気接続パッドの表面サイズと近似した大きさのバリア金属層構造を形成する。そして、これらレジスト層及び導電膜の除去を行い、その後、ソルダーマスク剤層を形成する工程を続け、表面がパターン化した回路及び電気接続パッド上のバリア金属層の多層基板を完成する。
【００５２】
図５に示すように、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造を応用して形成したCDBGA（Cavity down ball grid arrays ）半導体パッケージ部材は、その中の基板に開孔を形成するという特徴があり、且つ半導体チップを逆向きに置く方法で前記開孔を介して前記基板に電気接続することができる。
【００５３】
前記CDBGA半導体パッケージ部材には、主にBGA半導体パッケージ基板40において、上下の表面を貫通する少なくとも１つの開孔41が形成されている。さらに、ラジエータフィン42を前記基板40の上表面に設置することで、前記開孔41の片側を密封し、半導体チップ43が前記開孔41の中に収納されるようにする。その際、伝熱性接着剤によって、前記チップ43の使われない面を前記ラジエータフィン42にしっかりと粘着する。さらに、多数のワイヤー44が前記開孔41を貫通することによって、前記半導体チップ43と前記基板40の下表面にある電気接続パッド401とを電気接続する。前記電気接続パッド401の表面は、バリア金属層45（例えば、ニッケル/金の金属層）が被覆しており、前記ワイヤ44（例えば、金の
ワイヤ）が効果的に前記電気接続パッドにボンディング及び電気接続することができるようにする。続いて、パッケージテープ46によって、前記半導体チップ43とワイヤ44とを包んだ後、前記基板40における電気接続パッド402上に多数のハンダボール47を埋め込む。
前記電気接続パッド402の表面にも、バリア金属層が被覆され、前記ハンダボール47が効
果的に前記電気接続パッドにボンディング及び電気接続することができるようにする。これら一連の作業により、前記ラジエータフィンを統合的に備える半導体パッケージ部材を完成する。
【００５４】
図６及び図７は、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造を応用して形成したワイヤボンディング式及びフリップチップ式（Flip Chip）半
導体パッケージ部材の断面イメージ図である。
【００５５】
図６に示すように、前記CDBGA半導体パッケージ部材以外にも、本発明はワイヤボンデ
ィング式（Wire bonding）半導体パッケージ部材50に応用することができる。すなわち、ワイヤボンディング式基板51を供給して、さらに少なくともひとつの半導体チップ52を前記基板51に設置した後、多数のワイヤ53を利用して、前記チップ52を前記基板51の電気接続パッド54上に電気接続する。前記ワイヤ53と電気的に接続される前記電気接続パッド54の表面は、バリア金属層55、例えばニッケル/金の金属層で完全に被覆され、前記ワイヤ53（通常は金のワイヤ）が効果的に前記電気接続パッド54上にボンディングされる。
【００５６】
図７に示すように、本発明は、フリップチップ式半導体パッケージ部材60にも応用することができる。すなわち、フリップチップ式基板61を供給して、さらに少なくともひとつの半導体チップ62を前記基板61に設置した後、前記半導体チップ62の回路面上の多数の金属バンプ63を利用して、フリップチップ方法によって、基板61の表面における電気接続パッド64と電気接続する。前記金属バンプ63と電気接続した前記電気接続パッド64の上表面は、バリア金属層65、例えばニッケル/金の金属層が完全に被覆し、電気接続パッド64が
周囲の環境の影響を受けて錆びたりすることを保護するだけでなく、効果的な前記金属バンプ63と電気接続パッド64とのボンディングをする。
【００５７】
したがって、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造は、ワイヤボンディング式（Wire bonding）パッケージ基板に応用されるほか、フリップチップ式パッケージ基板にも応用できる。さらに、本発明に係る電気接続パッドは、例えばワイヤボンディングパッド、バンプパッド、スズ溶接パッド又はハンダボールパッド等であっても良く、前述の図面には一部の電気接続パッドしか表示していないが、実際には前記パターン回路構造と電気接続パッドの数は、実際の工程の必要に応じて設計を加えたり、基板表面に分布させたりすることができ、さらに前記工程は基板の片面又は両面に実施できる。
【図面の簡単な説明】
【００５８】
【図１−Ａ】図１−Ａは、従来のウェットエッチング法における基板工程のイメージ図である。
【図１−Ｂ】図１−Ｂは、従来のウェットエッチング法における基板工程のイメージ図である。
【図２−Ａ】図２−Ａは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｂ】図２−Ｂは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｃ】図２−Ｃは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｄ】図２−Ｄは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｅ】図２−Ｅは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｆ】図２−Ｆは、従来のＳＡＰ方法の基板工程のイメージ図である。
【図２−Ｇ】図２−Ｇは、従来の無電解メッキ法を利用して、前記基板の電気接続パッド表面に、バリア金属層を形成する工程のイメージ図である。
【図２−Ｈ】図２−Ｈは、従来の無電解メッキ法を利用して、前記基板の電気接続パッド表面に、バリア金属層を形成する工程のイメージ図である。
【図３−Ａ】図３−Ａは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｂ】図３−Ｂは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｃ】図３−Ｃは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｄ】図３−Ｄは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｅ】図３−Ｅは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｆ】図３−Ｆは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｇ】図３−Ｇは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｈ】図３−Ｈは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図３−Ｉ】図３−Ｉは、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における実施例の断面イメージ図である。
【図４】図４は、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法における断面イメージ図である。
【図５】図５は、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法を応用して形成したCDBGA半導体パッケージ部材の断面イメージ図である。
【図６】図６は、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法を応用して形成したワイヤボンディング式半導体パッケージ部材の断面イメージ図である。
【図７】図７は、本発明に係る電気接続パッド金属保護層を備える半導体パッケージ基板構造及び製法を応用して形成したフリップチップ式半導体パッケージ部材の断面イメージ図である。
【符号の説明】
【００５９】
10、22、24、30：絶縁層、    11：金属層、         12：レジスト層、
13：エッチング液、          14：アンダーカット、 20：核心回路板、
21：回路層、                22：電気めっき貫通穴、      25：無電解銅
26：レジスト層、            27、33：ライン層、   28、36：ソルダーマスク層、
29：ニッケル/金の金属層、   30a：内層回路、             31：導電膜、
32：第一レジスト層、        34：第二レジスト層、
35、45、55、65：バリア金属層、     40、200：基板、             41、240、280：開
孔、
42：ラジエータフィン、      43、52、62：半導体チップ、
44、53：ワイヤ、            46：パッケージテープ、      47：ハンダボール、
50：ワイヤボンディング式半導体パッケージ部材、
51：ワイヤボンディング式基板、     54、270、330、401、402：電気接続パッド、
60：フリップチップ式半導体パッケージ部材、       61：フリップチップ式基板、
63：金属バンプ、            260：開口、                 301：ブラインドホール、
302：導電ブラインドホール、 320：第一レジスト層の開口、
351：ニッケル金属層、       352：金金属層、
360：ソルダーマスク層の開孔
【図１−Ａ】
0004682294.tif 000002
【図１−Ｂ】
0004682294.tif 000003
【図２−Ａ】
0004682294.tif 000004
【図２−Ｂ】
0004682294.tif 000005
【図２−Ｃ】
0004682294.tif 000006
【図２−Ｄ】
0004682294.tif 000007
【図２−Ｅ】
0004682294.tif 000008
【図２−Ｆ】
0004682294.tif 000009
【図２−Ｇ】
0004682294.tif 000010
【図２−Ｈ】
0004682294.tif 000011
【図３−Ａ】
0004682294.tif 000012
【図３−Ｂ】
0004682294.tif 000013
【図３−Ｃ】
0004682294.tif 000014
【図３−Ｄ】
0004682294.tif 000015
【図３−Ｅ】
0004682294.tif 000016
【図３−Ｆ】
0004682294.tif 000017
【図３−Ｇ】
0004682294.tif 000018
【図３−Ｈ】
0004682294.tif 000019
【図３−Ｉ】
0004682294.tif 000020
【図４】
0004682294.tif 000021
【図５】
0004682294.tif 000022
【図６】
0004682294.tif 000023
【図７】
0004682294.tif 000024