(57)【特許請求の範囲】
【請求項１】
ゲート接続電極に電気的に接続された環状のゲートバスラインと、
前記ゲートバスラインにその一端が接続された帯状のゲート電極と、
前記ゲートバスラインと絶縁膜により電気的に絶縁され、回路素子の一端に電気的に接続された電極層の上に設けられた絶縁保護膜と、
を備えた絶縁ゲート型半導体素子であって、
前記ゲート電極はシリコン膜から構成される第１の層と、前記第１の層上に形成され、シリサイド膜から構成される第２の層と、を備え、
前記絶縁保護膜には、環状の前記ゲートバスラインの内側に、前記電極層が露出する素子積層用の開口が形成され、
前記絶縁保護膜の開口の内側に別の素子が積層される、ことを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ゲート電極は、前記ゲートバスラインの対向する２辺を接続するように複数設けられ、
前記絶縁保護膜の開口は、前記ゲート電極と重なるように設けられている、
ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
請求項１または２に記載の絶縁ゲート型半導体素子を備えた半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層技術に適した絶縁ゲート型半導体素子およびこれを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
Ｈブリッジ回路は、放電管、モータ等の駆動用のブリッジ回路として知られている。Ｈブリッジ回路は、図５のように、ハイサイド側スイッチを構成する第１および第２のトランジスタ（ＭＯＳＦＥＴ；Metal Oxide Semiconductor Field Effect Transistor）１０１、１０２と、ローサイド側スイッチを構成する第３及び第４のトランジスタ１０３、１０４とを備え、ハイサイド側トランジスタ１０１、１０２のソースとローサイド側トランジスタ１０３、１０４のドレインとが電気的に接続されている。
【０００３】
第１のトランジスタ１０１のソースと第３のトランジスタ１０３のドレインとの接続点Ａ１と、第２のトランジスタ１０２のソースと第４のトランジスタ１０４のドレインとの接続点Ａ２と、の間に、放電管などの負荷１０５が接続される。
【０００４】
このようなＨブリッジ回路によれば、第１及び第４のトランジスタ１０１、１０４と、第２及び第３のトランジスタ１０２、１０３と、を交互にスイッチング（ＯＮ、ＯＦＦ動作）させることにより、接続点Ａ１と接続点Ａ２との間に交互に逆方向の電流を流すことができる。このため、各トランジスタのスイッチング動作を比較的高速に行えば、直流電圧源を使用して、例えば、接続点Ａ１と接続点Ａ２との間に接続された放電管を点灯させることができる。
【０００５】
小型化等の要求から、このＨブリッジ回路を単一の半導体装置で構成したい場合がある。しかし、Ｈブリッジ回路を単一の半導体装置で構築するためには、支持板上に４つのスイッチングトランジスタとその制御ＩＣを搭載しなければならず、単純に並列配置した場合には装置サイズ（平面サイズ）が増大する。この問題点を解決する手段として、半導体素子（チップ）を積層する技術が考えられる（特許文献１参照）。
【特許文献１】特開昭５５−１１１１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような半導体アセンブリ構造（チップ積層構造）を利用することにより、半導体装置の平面サイズの縮小が可能となる。かかる積層技術を採用した従来の絶縁ゲート型半導体素子（ＭＯＳＦＥＴ）の平面構成を図９に示す。図に示す絶縁ゲート型半導体素子１１０は、Ｈブリッジ回路のハイサイド側スイッチを構成するトランジスタの１つを構成し、その上には、ローサイド側スイッチを構成するトランジスタ素子が搭載される。
【０００７】
絶縁ゲート型半導体素子１１０は、図９に示すように、半導体基板１１５の一面に、ゲート接続電極（ゲートボンディングパッド）１２４と、ゲート接続電極１２４に電気的に接続された、コの字形状のゲートバスライン１２３と、ゲート接続電極１２４にゲートバスライン１２３を介して電気的に接続され、ゲートバスライン１２３から帯状に延びる複数のゲート電極１１９と、が形成されている。また、図の破線に示す位置に、別の素子が搭載される。
【０００８】
図１０に、他の素子が搭載された状態のゲートバスライン１２３付近の断面（図９のＩ−Ｉ線矢視断面）を示す。図に示すように、半導体基板１１５の一面上には、絶縁膜１１８を介して、ポリシリコン膜１２１が形成されている。ポリシリコン膜１２１の上には、金属膜１１７が設けられ、絶縁保護膜１２０によって画定された領域には、ポリシリコン膜１２１と金属膜１１７とから構成されるゲートバスライン１２３が形成されている。
図示しないが、ゲート接続電極１２４は、ゲートバスライン１２３と実質的に同一の構成を有し、これに接続されている。
【０００９】
ゲートバスライン１２３の近傍（側方）には、絶縁保護膜１２０によってこれと電気的に絶縁されたソース電極１１７が形成されている。ソース電極１１７上には、ローサイド側スイッチを構成するＭＯＳＦＥＴ１１０’が搭載され、そのドレイン電極１１６’がソース電極１１７にはんだ１２９を介して電気的に接続されている。このようにして、素子の積層構造が実現されている。
【００１０】
ここで、このような素子構造において、素子領域の動作均一性を図るため、ゲート電極１１９の各部にゲート電圧がほぼ同時に伝達されるよう、ゲート電極１１９の長さを同じにし、且つ抵抗を小さくするために比較的短くすることが望まれる。このため、ゲートバスライン１２３は、図９に示すように、半導体基板１１５の中央側に形成し、その周囲に比較的短いゲート電極１１９を配置するのがよい。
【００１１】
しかし、図１０に示すように、ゲートバスライン１２３の下方の絶縁保護膜１１８’は、絶縁耐圧を確保するため、ゲート素子領域における絶縁膜１１８（ゲート絶縁膜）よりも厚く設けられている。このため、ゲートバスライン１２３の近傍には比較的大きな段差が形成される。ゲートバスライン１２３を画定する絶縁保護膜１２０は比較的薄く形成されていることから、図１０に示すように別の素子をゲートバスライン１２３を横切るように搭載した場合には、絶縁保護膜１２０にクラックが発生したり、このクラックを原因とする電極間ショートが発生するおそれがある。
【００１２】
このような信頼性低下を回避するためには、ゲートバスライン１２３を半導体基板１１５の外周縁に配置して、その内側に別の素子を搭載するようにすればよい。しかし、単純にこのような構成とした場合には、上述したようなゲートバスライン１２３を中央側に配置した構成の利点が失われ、ゲート電極１１９の長さが大きくなり、素子領域の動作均一性が良好に得られなくなる。
【００１３】
このように、従来の絶縁ゲート型半導体素子には、積層素子構造とした場合に、素子領域の動作均一性と、高い信頼性と、がトレードオフの関係になり、双方を両立させることが難しいという問題があった。
【００１４】
上記事情を鑑みて、本発明は、積層構造に適した絶縁ゲート型半導体素子およびこれを備えた半導体集積回路装置を提供することを目的とする。
また、本発明は、積層構造とした場合に、素子領域の動作均一性と高い信頼性との双方を両立可能な絶縁ゲート型半導体素子およびこれを備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の第１の観点にかかる絶縁ゲート型半導体素子は、
ゲート接続電極に電気的に接続された環状のゲートバスラインと、
前記ゲートバスラインにその一端が接続された帯状のゲート電極と、
前記ゲートバスラインと絶縁膜により電気的に絶縁され、回路素子の一端に電気的に接続された電極層の上に設けられた絶縁保護膜と、
を備えた絶縁ゲート型半導体素子であって、
前記ゲート電極はシリコン膜から構成される第１の層と、前記第１の層上に形成され、シリサイド膜から構成される第２の層と、を備え、
前記絶縁保護膜には、環状の前記ゲートバスラインの内側に、前記電極層が露出する素子積層用の開口が形成され、
前記絶縁保護膜の開口の内側に別の素子が積層される。
【００１６】
上記構成の絶縁ゲート型半導体素子によれば、通常基板からの厚みが大きく、その近傍に比較的大きな段差を形成するゲートバスラインの上に、素子を積層しないことから、積層時の応力の集中を緩和でき、電気的特性の劣化、ゲートバスライン近傍の絶縁膜のクラックの発生、クラックによる電極間ショートの発生等の低減、抑制が可能となる。
【００１７】
また、一方で、かかる構成によりゲート電極は比較的長くなり、ゲート電極におけるゲート電圧の伝達の部分的な差が比較的大きくなるように考えられるが、ゲート電極をポリサイド構造とし、抵抗率の低減が図られているので、このような伝達の差は補償されることとなる。
【００１８】
上記構成において、前記ゲート電極は、例えば、前記ゲートバスラインの対向する２辺を接続するように複数設けられ、
前記絶縁保護膜の開口は、例えば、前記ゲート電極と重なるように設けられている。
【００１９】
上記目的を達成するため、本発明の第２の観点にかかる半導体集積回路装置は、上記構成の絶縁ゲート型半導体素子を備える。上記構成の絶縁ゲート型半導体素子は、積層に適した構造であるので、集積化Ｈブリッジ回路装置など、小型化、集積化した半導体集積回路装置に好適に用いることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態に係る絶縁ゲート型半導体素子およびその製造方法について、図面を参照して詳細に説明する。以下では、別の素子と積層されて図４に示すＨブロック回路装置のハイサイド側スイッチの１つを構成する絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を例として説明する。
【００２１】
図１は、本実施の形態のＭＯＳＦＥＴ１０の、同様の構成を有する別のＭＯＳＦＥＴ１０’が積層された状態の断面を示す。図２は、ＭＯＳＦＥＴ１０の平面図を示し、図１は図２のＡ−Ａ線矢視断面を示す。なお、図２においては、理解を容易なものとするため、ゲート配線部分を主として示す。
【００２２】
ＭＯＳＦＥＴ１０は、図１に示すように、ドレイン領域１１と、ベース領域１２と、ソース領域１３と、ドリフト領域１４と、を備えた半導体基板１５を含んで構成される。
【００２３】
ドリフト領域１４は、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型のシリコン半導体領域から構成されている。なお、シリコンに限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体から構成されていてもよい。ドリフト領域１４は、半導体基板１５の一面を構成する。
【００２４】
ドレイン領域１１は、ドリフト領域１４の一面上に形成され、半導体基板１５の他面を構成する。ドレイン領域１１は、ドリフト領域１４と同一の導電型を有し、これよりも高い不純物濃度を有する。ドリフト領域１４とドレイン領域１１とには、その厚み方向にドレイン電流が流れる。ドレイン領域１１は、Ｎ型のシリコン半導体領域にＮ型の不純物を導入して、または、シリコン半導体領域上に不純物を含むシリコン層をエピタキシャル成長させて形成される。
半導体基板１５の他面を構成するドレイン領域１１の上には、アルミニウム、ニッケル、銅等からなるドレイン電極１６が形成されている。
【００２５】
ベース領域１２は、ドリフト領域１４の表面領域にボロン（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型の半導体領域から構成される。
【００２６】
ソース領域１３は、ベース領域１２の表面領域にＮ型不純物を拡散して形成された、不純物濃度がドリフト領域１４よりも高いＮ型の半導体領域から構成される。ソース領域１３は、ベース領域１２の両側に２つ所定間隔をおいて形成されている。
【００２７】
ソース領域１３の表面領域上には、ソース電極１７が設けられており、互いに電気的に接続されている。ソース電極１７は、アルミニウム、銅等の導体から構成されている。ソース電極１７の上には、別のＭＯＳＦＥＴ１０’が搭載されており、ソース電極１７はこのＭＯＳＦＥＴ１０’のドレイン電極１６’とはんだ２９によって固着され、電気的に接続されている。
【００２８】
ドリフト領域１４とソース領域１３とに挟まれたベース領域１２の上方には、ゲート絶縁膜１８を介して、ゲート電極１９が設けられている。ゲート電極１９は、ソース電極１７と層間絶縁膜２０によって電気的に絶縁されている。ゲート絶縁膜１８および層間絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜等から構成されている。
【００２９】
ゲート電極１９は、多結晶シリコン膜（ポリシリコン膜）２１と、シリサイド膜２２と、が積層されて構成された、いわゆるポリサイド構造を備えている。
【００３０】
ポリシリコン膜２１は、ゲート絶縁膜１８上に形成され、シリサイド膜２２は、ポリシリコン膜２１の上に形成されている。シリサイド膜２２は、チタン、タングステン等の高融点金属によるポリシリコンのシリサイド化物から構成される。
シリサイド膜２２の厚さは、加工性等の他の種々の要件から最適化されるが、例えば、ポリシリコン膜２１と同じ厚さまたはこれよりも薄い厚さで形成されている。
【００３１】
ここで、ポリシリコンと金属とを用いるポリサイドゲート構造は、ポリシリコンの加工性等の利点を生かしつつ、金属による低抵抗率化を実現することができる。すなわち、微細な実効チャネル長のコントロール等を正確に行いつつ、抵抗率の低い、電圧伝達速度の高いゲートを形成することができる。
【００３２】
図２の平面図を参照して、ゲート電極１９は、略長方形の半導体基板１５の一辺に略平行な帯状に設けられている。ゲート電極１９は、所定間隔をおいて多数が略平行に配置されている。図示しないが、ベース領域１２およびソース領域１３は、ゲート電極１９に沿って、半導体基板１５に形成されており、ベース領域１２の各列が単位素子領域（セル）を構成している。
【００３３】
ゲート電極１９の両端または一端は、ゲートバスライン２３に電気的に接続され、ゲート電極１９はゲートバスライン２３から帯状に延伸して設けられている。ゲートバスライン２３は、コの字形状の開環状に、半導体基板１５の内周に沿って形成されている。ゲートバスライン２３は、コの字の略中央において、略方形のゲート接続電極（ゲートボンディングパッド）２４と電気的に接続されている。
【００３４】
なお、図２において、ゲートバスライン２３の開環部分は、その上方のソース接続電極２５のために設けたものであり、ゲートバスライン２３はゲート接続電極２４を含めて閉環状に形成してもよい。
【００３５】
図３に、図２のＢ−Ｂ線矢視断面を示す。図に示すように、半導体基体の一面上には、比較的厚い絶縁膜１８’が設けられ、その上にゲート電極１９と共通するポリサイド構造２１、２２が形成されている。さらに、ポリサイド構造２１、２２の上には、絶縁保護膜２８によって画定された領域に、アルミニウム等の金属膜２６が設けられている。金属膜２６は、例えば、ソース電極１７と同一の工程で形成される。
【００３６】
金属膜２６は、その近傍（側方）の絶縁膜２０によってソース電極１７と電気的に絶縁されている。したがって、ゲートバスライン２３は、ポリサイド構造２１、２２と、絶縁膜２０に隔てられた金属膜２６と、が積層されて構成されている。ゲートバスライン２３の下方のドリフト領域１４には、Ｐ型半導体領域から構成される電界緩和領域２７が形成されている。
【００３７】
また、図示しないが、ゲート接続電極２４もゲートバスライン２３と同一の構成を有している。このため、ゲート接続電極２４からゲートバスライン２３を介したゲート電極１９へのゲート電圧の高速な伝達が可能となっている。
【００３８】
ソース電極１７とゲートバスライン２３の上には、シリコン窒化膜等からなる絶縁保護膜２８が設けられている。絶縁保護膜２８は、図２に破線にて示す領域に開口２８ａを有し、その内側にソース電極１７が露出している。この開口２８ａ内に別の素子が搭載され、はんだ付けにより固着される。搭載されるＭＯＳＦＥＴ１０’の平面サイズは、ＭＯＳＦＥＴ１０の平面サイズよりも小さく、開口２８ａはその大きさに合わせて形成されている。
【００３９】
ここで、図３を参照して明らかなように、ゲートバスライン２３の上方には、別の素子（ＭＯＳＦＥＴ１０’）は搭載されていない。このように、他の素子がゲートバスライン２３と重なるように搭載されていないことから、ゲートバスライン２３の近傍には、その下方の比較的厚膜の絶縁膜１８’等により、他の部分と比較的大きな段差が形成されているものの、素子搭載時の比較的薄い絶縁膜２０のクラックは極めて発生しにくい。したがって、絶縁膜２０のクラックを原因とする電極間ショートの発生も極めて良好に回避される。
【００４０】
また、上記のように、素子固着面の下方には、比較的薄いゲート電極１９が配置されており段差が比較的小さいため、上方のＭＯＳＦＥＴ１０’をはんだ付けしても、下方のＭＯＳＦＥＴ１０に大きな応力やストレスが加わりにくく、電気的特性の劣化等は良好に回避される。
【００４１】
しかし一方で、図２に示すように、ゲートバスライン２３は、素子の搭載領域（開口２８ａ）と重ならないよう、半導体基板１５の外周縁に沿って形成されている。したがって、対向するゲートバスライン２３の２つの辺を接続して設けられたゲート電極１９の長さは比較的長い。このため、ゲート電極１９の持つ抵抗により、ゲート電極１９にはゲートバスライン２３に近い部分と遠い部分とでゲート電圧の伝達に比較的大きな差が生じるように思われる。
【００４２】
このような差が生じると、ゲート接続電極にオン電圧を印加したときに、セルが均一に動作せず、ゲートバスライン近傍の素子領域が離間した素子領域よりも早くオン動作を開始することとなる。このような素子領域の不均一な動作は、例えば、スイッチオン時にゲートバスラインに近い半導体領域に極めて短時間であるが電流が集中し、破壊耐量を低下させるおそれがあり好ましくない。
【００４３】
しかし、ゲート電極１９にはポリサイド構造を採用しているため、かかる伝達の差は補償されている。このため、図２に示すような、ゲートバスライン２３を半導体基板１５の外周縁に設け、ゲート電極１９の長さが比較的長い構成としても、ゲート電極１９の部分に応じた素子領域の動作均一性は良好に保たれる。
【００４４】
上記構成のＭＯＳＦＥＴ１０を用いて構成されたＨブリッジ回路装置４０の例を、図４に示す。また、その等価回路図を図５に示す。
図４に示すように、Ｈブリッジ回路装置４０は、上記で説明した積層状態のＭＯＳＦＥＴ１０、１０’を２組備え、ソースとドレインが接続されたトランジスタの２つの組を構成する。２組の積層されたトランジスタは、制御用ＩＣ４１とともに支持板４２上に支持され、所定の配線が形成された上で樹脂封止体４３中に封止されている。
【００４５】
次に、このＭＯＳＦＥＴ１０を製造する手順について、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）、図８（ｇ）〜（ｉ）を参照して詳細に説明する。なお、以下に説明する手順は一例であり、同様の結果物が得られるのであれば、いかなる手順であってもよい。なお、図では、素子形成領域の断面を示す。
【００４６】
まず、一面にＮ型半導体領域を、他面にこれよりも不純物濃度の高いＮ型半導体領域を備えた半導体基板１５を用意し、図６（ａ）に示すように、Ｎ型半導体領域の表面領域に、熱酸化によりシリコン酸化膜３０を形成する。シリコン酸化膜３０は、ゲート絶縁膜１８を構成する。
【００４７】
続いて、シリコン酸化膜３０上に、ＣＶＤ（Chemical Vapor Deposition）等によってポリシリコン膜２１を形成し、次いで、図６（ｂ）に示すように、エッチングにより開口２１ａを形成する。
【００４８】
次に、パターニングしたポリシリコン膜２１をセルフアラインマスクとして、Ｐ型不純物をドリフト領域１４に導入、拡散させてＰ型ベース領域１２を形成し、さらに、Ｎ型の不純物をベース領域１２に導入、拡散させて、図６（ｃ）に示すように、Ｎ型のドリフト領域１４よりも不純物濃度の高いＮ型のソース領域１３を形成する。これにより、半導体基板１５の表面領域には、セル領域が多数形成される。
また、このとき、ポリシリコン膜２１には、所定の導電性が付与される。
【００４９】
次に、シリコン酸化膜３０とポリシリコン膜２１との上に、ＣＶＤ等によって、シリコン窒化膜３１を形成する。シリコン窒化膜３１には、シリコン窒化膜３１の電気的・物性的な特性を安定化させるため、９５０℃程度でのリフロー処理を施す。リフロー処理の後、シリコン窒化膜３１をエッチングして、図７（ｄ）に示すように、シリサイド膜２２を形成すべき部分のポリシリコン膜２１が露出するように開口３１ａを形成する。
【００５０】
パターニングされたシリコン窒化膜３１は、所定幅を有するシリサイド膜２２を形成するための、後述する高融点金属の導入のパターニングマスクとして機能する。すなわち、シリコン窒化膜３１に形成された開口３１ａの幅が、実質的にシリサイド膜２２の幅を決定する。このため、形成しようとする線幅に応じた大きさの開口３１ａが形成され、その底部にはポリシリコン膜２１が露出している。
【００５１】
窒化膜のパターニング後、ＰＶＤ（Physical Vapor Deposition）等によって、チタン、タングステンなどの高融点金属を堆積させ、図７（ｅ）に示すような薄い堆積膜３２を形成する。
【００５２】
次に、半導体基板１５を、例えば、ハロゲンランプにより８００℃程度で熱アニール（ＲＴＡ：Rapid Thermal Annealing）する。これにより、堆積膜３２と接するポリシリコン膜２１の表面がシリサイド化される。熱アニールの後、残存する堆積膜３２等をエッチングにより除去することにより、図７（ｆ）に示すような、ポリシリコン膜２１上にシリサイド膜２２が形成されたポリサイド構造が得られる。
【００５３】
次に、シリコン酸化膜３３を、半導体基板１５の一面上に、常圧ＣＶＤにより形成する。ここで、シリコン酸化膜３３の原料ガスとして、例えば、ＴＥＯＳ（TetraEthylOrthoSilicate）を用いると、４００℃以下の温度でシリコン酸化膜３３を形成することができる。このような範囲の温度では、シリサイド膜２２の化学量論的組成や膜質は実質的に変化しないので好ましい。
その後、ＣＭＰ（Chemical Mechanical Polishing)等によって、図８（ｇ）に示すように、シリコン酸化膜３３の表面を平坦化する。
【００５４】
続いて、エッチングによって、図８（ｈ）に示すような、シリコン酸化膜３３と、シリコン窒化膜３１と、シリコン酸化膜３０と、を貫通する開口３５を形成する。
【００５５】
その後、半導体基板１５の一面上に、ＰＶＤ等によって、開口３５を埋めるように、アルミニウム等から構成されるソース電極１７を形成する。
また、半導体基板１５の他面上、すなわち、ドレイン領域１１上に、ＰＶＤ等により、アルミニウム等から構成されるドレイン電極１６を形成する。
以上の工程を経て、図８（ｉ）に示すような、本実施の形態のＭＯＳＦＥＴ１０が形成される。このＭＯＳＦＥＴ１０を用いてＨブリッジ回路装置４０を製造する場合には、さらに、ＭＯＳＦＥＴ１０’のはんだ付け、ボンディング、樹脂封止等の工程を行えばよい。
【００５６】
以上説明したように、本実施の形態の絶縁ゲート型半導体素子では、他の素子の搭載位置と重ならないように、ゲートバスライン２３を半導体基板１５の外周縁に沿って形成している。このため、ゲートバスライン２３を素子の搭載位置と重なるように配置した場合に発生しやすい応力集中によるクラック、クラックによる電極間ショート等の電気的特性および信頼性の低下を良好に回避することができる。
【００５７】
また、その一方でゲート電極１９の長大化による素子の動作均一性の劣化を、ゲート電極１９にポリサイド構造を用いて抵抗率の低減を図ることによって補償している。これにより、積層素子構造とした場合の、素子領域の動作均一性と、高い信頼性と、の双方の両立を可能としている。
【００５８】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
例えば、上記実施の形態に示したＭＯＳＦＥＴにおいて、反対導電型とした構成としてもよい。
【００５９】
上記実施の形態では、シリサイドを形成する高融点金属として、チタン、タングステンを例示したが、これに限られない。高融点金属としては、他に、モリブデン、コバルト、白金、パラジウム、タンタル、バナジウム、クロム、ジルコニウム、ニオブ、ハフニウム等も使用可能である。
【００６０】
上記実施の形態では、ゲートバスライン２３を半導体基板１５の外周縁に配置する構成とした。しかし、ゲートバスライン２３が積層素子の配置と重ならない配置であればよく、積層素子のサイズに応じて、必ずしも半導体基板１５の外周縁でなくともよい。
【００６１】
また、上記実施の形態では、ベース領域１２内に、ソース領域１３が２列に並んで形成される場合を示したが、ソース領域１３は、ベース領域１２内に１列に並んで形成されてもよい。また、もし可能であるならば、ベース領域１２内に、ソース領域１３が３列以上並ぶように形成されてもよい。
【００６２】
また、上記発明の実施の形態では、ＭＯＳＦＥＴを例に説明したが、これに限定されない。本発明は、当然に、絶縁ゲート型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）、その他の絶縁ゲート型半導体素子に適用可能である。
【００６３】
上記実施の形態では、本発明に係る絶縁ゲート型半導体素子をＨブリッジ回路装置に適用した場合を例として説明した。しかし、本発明に係る絶縁ゲート型半導体素子は、上記回路装置に限らず、小型化、集積化等を積層素子構造により実現しようとするすべての回路装置に適用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの断面構成（図２のＡ−Ａ線矢視断面）を示す図である。
【図２】本発明の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【図３】図２のＭＯＳＦＥＴのＢ−Ｂ線矢視断面図である。
【図４】Ｈブリッジ回路装置の構成を示す。
【図５】Ｈブリッジ回路の回路図を示す。
【図６】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。
【図８】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程を示す図である。
【図９】従来のＭＯＳＦＥＴの平面図である。
【図１０】従来のＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
【００６５】
１０、１０’  ＭＯＳＦＥＴ
１５  半導体基板
１９  ゲート電極
２１  ポリシリコン膜
２２  シリサイド膜
２３  ゲートバスライン
２８  絶縁保護膜
２８ａ  開口
【図１】
0004682501.tif 000002
【図２】
0004682501.tif 000003
【図３】
0004682501.tif 000004
【図４】
0004682501.tif 000005
【図５】
0004682501.tif 000006
【図６】
0004682501.tif 000007
【図７】
0004682501.tif 000008
【図８】
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【図９】
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【図１０】
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