(57)【特許請求の範囲】
【請求項１】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子のエミッタ制御端子或いはソース制御端子と該スイッチング素子のゲート端子との間にダイオードと、を有するパワー半導体スイッチング素子のゲート駆動回路において、
前記ダイオードのオン電圧により、前記パワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１において、
前記ダイオードのオン電圧の検出動作を、前記パワー半導体スイッチング素子のオフ期間に行うことを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項２において、
前記オン電圧を検出するダイオードが、前記パワー半導体スイッチング素子に内蔵されていることを特徴とする半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣやＧａＮなどの、ワイドギャップ半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
ワイドギャップ半導体素子としては、炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）などが注目を浴びてきている。これらの材料は、Ｓｉより約１０倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を１／１０程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Ｓｉではバイポーラ素子しか使用できないような高耐圧領域でも、ＳｉＣなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。現在、パワーデバイスの主流であるＳｉ−ＩＧＢＴでは、約１Ｖビルトイン電圧があるが、ＳｉＣのユニポーラデバイスであるＭＯＳＦＥＴや接合型ＦＥＴ（ＪＦＥＴと略す。）では、ビルトイン電圧がないデバイスが可能である。
【０００３】
さらに、ＳｉＣ基板は高い熱伝導度を示し、高温動作も可能なパワーデバイスである。しかしながら、ユニポーラデバイスにおいては、オン抵抗の温度依存性が大きいことが知られている。図２に、温度依存性が異なる場合のジャンクション温度と実装面積の関係を示す。ＳｉＣパワー半導体素子の損失をＳｉの１／２（Ｔｊ＝１３７℃時）とし、図２の破線に示したパワー半導体素子の損失が温度特性を持たない場合と、図２の実線に示したパワー半導体素子の損失が温度の２.４ 乗で増加した場合の、パワーデバイスの実装面積の比較を示す。パワー半導体素子の損失が温度特性を持たない場合は、ジャンクション温度２００℃以上で使用する場合、パワー半導体素子の実装面積を半分以下にできる。一方、パワー半導体素子の損失が温度の２.４ 乗で増加した場合、ジャンクション温度２００℃以上で使用する場合、パワー半導体素子の実装面積は６０％以上にしなければならない。従って、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御方式が重要である。
【０００４】
半導体素子の温度を検出する技術としては、インテリジェントパワーモジュールなどで一般的に使用されている方法として、サーミスタを利用する方式と、Ｓｉ−ＩＧＢＴ内部の形成された温度検出用ダイオードのオン電圧の測定結果を利用する方法が良く知られている。温度検出用ダイオードを利用する方式が、特許文献１に開示されている。
【０００５】
【特許文献１】特開平１０−３８９６４号公報（図１、（００１２）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の技術では、Ｓｉ素子の温度を検知し、素子温度が高くなった場合、ＩＧＢＴなどの半導体素子を遮断する保護動作に移行させたり、入力のＰＷＭ信号のデューティ比を変えて、ＩＧＢＴなどの半導体素子の温度が低くなるように制御を行っていた。しかしながら、ＳｉＣなどのワイドギャップ半導体素子では、高温でも動作可能であるので、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御を行うことが重要である。
【０００７】
本発明の目的は、ワイドギャップ半導体素子の損失の温度依存性を低減する駆動回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段を有するパワー半導体スイッチング素子のゲート駆動回路において、前記パワー半導体スイッチング素子の温度を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。具体的には、パワー半導体スイッチング素子の温度を検出し、その検出温度が高い場合に、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【発明の効果】
【０００９】
本発明のパワー半導体素子のゲート駆動回路によれば、ＳｉＣなどのワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化する。
【発明を実施するための最良の形態】
【００１０】
本発明の実施例を、図面を使用して詳細に説明する。
【実施例１】
【００１１】
図１に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。図１のパワーモジュール３１は、駆動回路２１に接続されている。このパワーモジュール３１は、ワイドギャップ半導体スイッチング素子であるＳｉＣ接合型ＦＥＴ（ＳｉＣ−ＪＦＥＴ）３２と、並列にフリーホイルダイオード３３が接続されている。
【００１２】
本実施例では、パワーモジュール内の温度検出手段１１と、ゲート電圧制御／ゲート抵抗切替回路１２を設けて、パワー半導体スイッチング素子の温度を検出し、その検出温度が所定の温度より高い場合には、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【００１３】
図３に、本実施例のパワー半導体素子の駆動回路図を示す。図３のサーミスタ１３は、パワーモジュールの内部に設置され、パワー素子の温度を検出している。この回路では、オペアンプＡ１と、サーミスタ１３と、抵抗Ｒ６とにより、ゲート駆動電圧を制御する構成となっている。ゲート端子３６の駆動電圧は、Ｖｃｃ×Ｒ６／（Ｒ６＋Ｒｔｈ）で決まる。図４に、本実施例のパワー半導体素子の駆動回路のゲート電圧波形を示す。図４に示すように、ゲート駆動電圧は、パワーモジュール温度の上昇に伴って、上昇することができる。そのため、高温時の損失を低減できるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化できる。
【実施例２】
【００１４】
図５に、本実施例のパワー半導体素子の駆動回路の回路図を示す。実施例１と異なる部分は、ワイドギャップ半導体スイッチング素子である。本実施例では、図５に示すようにＳｉＣ−ＭＯＳＦＥＴ３７を用いている。ＳｉＣ−ＭＯＳＦＥＴ３７を使用する場合、ボディーダイオードが内蔵されているため、図５に示すフリーホイルダイオード３３は無くても問題ない。
【００１５】
この実施例では、オン抵抗の温度依存性が大きいデバイスに対して、非常に有効な制御手段である。ＳｉＣなどのワイドギャップ半導体の中では、接合型ＦＥＴ（ＳｉＣ−ＪＦＥＴ）や、ＭＯＳＦＥＴなどの駆動回路に特に有効であるが、ＳｉＣなどのワイドギャップ半導体のバイポーラトランジスタやＩＧＢＴなどにおいても、温度上昇により、スイッチング損失が増加するため、本実施例の回路を適用することで、高温時のトータル損失（導通損失＋ターンオン損失＋ターンオフ損失）を低減することによって、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置の小型化に寄与できる。
【００１６】
また、ワイドギャップ半導体としては、ＳｉＣの他にＧａＮやダイヤモンドなどがある。これらの半導体素子に対しても、本実施例の駆動回路を適用することができる。また、Ｓｉなどの半導体素子でも、素子損失の温度依存性が大きい場合には、本実施例を適用することで、高温時の損失を低減することができ、ワイドギャップ半導体と同様に、パワー半導体素子の実装面積を小さくし、半導体装置の小型化できる。
【実施例３】
【００１７】
図６に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例１と同じものには、同一の符号を記載している。本実施例では、パワーモジュールの温度を検知し、ゲート抵抗を可変させる構成となっている。
【００１８】
図７に、本実施例のパワー半導体素子の駆動回路図を示す。実施例１と同じものには、同一の符号を記載している。本実施例では、図７に示すように、温度判定機１４を設けている。パワーモジュール内の素子の温度が高い場合、図７のＭＯＳＦＥＴをオンさせることで、ゲート抵抗を小さくする。そのため、高温時の駆動時には、ゲート抵抗を小さくするので、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化し、パワー素子の損失を低減することができる。また、ターンオフ時においても、同様の構成により、パワー素子の高温時の駆動には、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができ、スイッチング損失を低減することが可能である。
【００１９】
なお、本実施例では、図７に示すように温度判定機１４の出力で１個のＭＯＳＦＥＴをオンにして抵抗を短絡させているが、２つ以上の温度判定器と、ＭＯＳＦＥＴと抵抗、との組み合わせを用いた、多段階の制御も可能である。これにより、高温時の損失を低減することができるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくして、半導体装置を小型にできる。
【実施例４】
【００２０】
図８に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例１と同じものには、同一の符号を記載している。本実施例では、パワーモジュールのソースとゲート端子間に温度検出用のダイオード１５とゲート電流検出用の抵抗１６を設けている。このダイオード１５と抵抗１６とはワイドギャップ半導体に内蔵しても、別チップで搭載しても構わないが、チップ温度を正確に測定するためには、ワイドギャップ半導体に内蔵することが望ましい。
【００２１】
図９に、温度検出用のダイオード１５の電流電圧特性を示す。温度が上昇すると、温度検出用のダイオード１５の電流電圧特性が変化する。ゲート電圧が一定の場合、アノード・カソード間（ＡＫ間）電流が増加するので、このＡＫ間電流を検出し、ゲート電圧制御／ゲート抵抗切替回路１２により、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化し、パワー素子の損失を低減する。
【実施例５】
【００２２】
図１０に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例４と同じものには、同一の符号を記載している。本実施例では、ゲート電流検出用のカレントトランス１７を設けている。
【００２３】
図１１に、本実施例のＳｉＣ接合型ＦＥＴ３２のデバイス断面構造を示す。ＳｉＣ基板４１のドレイン側には、ｎ+ 層４２とドレイン電極４５とが形成され、ドレイン端子３４に接続している。一方、ＳｉＣ基板４１のソース側にも、ｎ+ 層４３とソース電極４６が形成され、ソース端子３５に接続している。さらに、ＳｉＣ基板４１には、ｐ+層４４と、ゲート電極４７が形成され、ゲート端子３６に接続している。この構造では、ゲート・ソース間に寄生のダイオードが形成されるので、ゲート電流検出用のカレントトランス１７でゲート電流を検出し、ゲート電圧制御／ゲート抵抗切替回路１２により、ゲート電圧を上昇させたり、ゲート抵抗を小さくすることで、パワー素子の損失を低減する。
【実施例６】
【００２４】
図１２に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例４と同じものには、同一の符号を記載している。本実施例では、駆動回路２１に定電流回路１８を設けた。
【００２５】
図１３に、本実施例のパワー半導体素子の駆動回路の動作波形を示す。パワーモジュールのソースとゲート端子間に温度検出用のダイオード１５とゲート電流検出用の抵抗１６を設けているが、定電流回路１８をＰＷＭ信号のオフ期間に動作させることによって、ゲート電流検出用の抵抗１６の両端電圧を測定することで、パワー素子の温度を検出する。その検出電圧を、ゲート電圧制御／ゲート抵抗切替回路１２にフィードバックし、ゲート電圧を上昇させることによって、高温時の損失を低減することができる。これによって、本実施例では、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型にできる。
【図面の簡単な説明】
【００２６】
【図１】実施例１のパワー半導体素子の駆動回路のブロック図。
【図２】温度依存性が異なる場合のジャンクション温度と実装面積の関係の説明図。
【図３】実施例１のパワー半導体素子の駆動回路図。
【図４】実施例１のパワー半導体素子の駆動回路のゲート電圧波形の説明図。
【図５】実施例２のパワー半導体素子の駆動回路のブロック図。
【図６】実施例３のパワー半導体素子の駆動回路のブロック図。
【図７】実施例３のパワー半導体素子の駆動回路の回路図。
【図８】実施例４のパワー半導体素子の駆動回路のブロック図。
【図９】温度検出用のダイオードの電流電圧特性の説明図。
【図１０】実施例５のパワー半導体素子の駆動回路のブロック図。
【図１１】実施例５のＳｉＣ接合型ＦＥＴ３２の断面説明図。
【図１２】実施例６のパワー半導体素子の駆動回路のブロック図。
【図１３】実施例６のパワー半導体素子の駆動回路の動作波形の説明図。
【符号の説明】
【００２７】
１１…温度検出手段、１２…ゲート電圧制御／ゲート抵抗切替回路、１３…サーミスタ、１４…温度判定機、１５…ダイオード、１６…抵抗、１７…カレントトランス、１８…定電流回路、２１…駆動回路、２２…駆動／保護回路部、２３…駆動回路正バイアス電源、２４…駆動回路負バイアス電源、２５…フォトカプラ、３１…パワーモジュール、３２…ＳｉＣ接合型ＦＥＴ（ＳｉＣ−ＪＦＥＴ）、３３…フリーホイルダイオード、３４…ドレイン端子、３５…ソース端子、３６…ゲート端子、３７…ＳｉＣ−ＭＯＳＦＥＴ、４１…ＳｉＣ基板、４２、４３…ｎ+層、４４…ｐ+層、４５…ドレイン電極、４６…ソース電極、４７…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004816182.tif 000013
【図１３】
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