(57)【特許請求の範囲】
【請求項１】
基準クロック信号と分周クロック信号との位相比較を行う位相比較器と、
該位相比較器からの位相差信号に基づく充放電を行うことにより静電容量信号を作成するチャージポンプと、
該静電容量信号を平滑化処理し、アナログ制御信号を出力するローパスフィルタと、
該アナログ制御信号を電圧電流変換する電圧電流変換回路と、該電圧電流変換回路からの出力に基づき制御されるリングオシレータとから構成される電圧制御発振器と、
前記電圧制御発振器により出力される発振信号を逓倍して前記分周クロック信号を出力する分周回路と、
前記基準クロック信号と前記分周クロック信号との周波数の比較結果に基づいて、前記ディジタル制御信号を出力する前記周波数比較器と、
周波数検出を行う周波数検出回路とを備え、
前記位相比較器の入力端子、前記周波数比較器の入力端子及び前記周波数検出回路の入力端子が互いに接続され、これら入力端子と前記電圧制御発振器の出力端子間に、前記分周回路が接続され、かつ、前記周波数検出回路の出力端子が、前記周波数比較器と前記位相比較器とに接続され、
前記リングオシレータは、前記電圧電流変換回路からの出力信号に基づいて制御され、自身の遅延時間を調整するバッファと、差動型のバッファが複数段直列に接続され、前記周波数比較器からのディジタル制御信号に基づいて差動型のバッファ段数の選択制御がされるディジタル制御バッファ部とから構成され、
周波数引き込み時に、前記周波数検出回路の出力信号の論理値を“０”として前記周波数比較器をイネーブル、前記位相比較器をディセーブルに設定し、前記アナログ制御信号を所定電圧に設定し、該所定電圧に基づいて前記バッファの遅延時間が調整し、
前記周波数比較器からの前記ディジタル制御信号が前記電圧制御発振器に入力され、前記差動型のバッファのうち選択された段数位置の差動型のバッファをイネーブルに設定することで、前記差動型のバッファの段数の選択が設定される前記リングオシレータにより電圧制御される前記電圧制御発振器から前記発振信号を出力し、該発振信号に基づいて前記分周回路により前記分周クロック信号が出力され、
前記周波数検出回路により、前記分周クロック信号が、前記基準クロック信号の周波数に対して、予め設定した所定周波数範囲内にあると検出された場合、前記周波数検出回路の出力信号の論理値を“１”として前記周波数比較器をディセーブル、前記位相比較器をイネーブルとし、前記差動型のバッファ段数の選択が設定された前記リングオシレータにより電圧制御される前記電圧制御発振器から前記発振信号を出力し、
前記所定周波数範囲内にないと検出された場合、前記周波数検出回路の出力信号の論理値を“０”としたまま、新たなディジタル制御信号による前記差動型のバッファ段数の選択を行って、前記所定周波数範囲内にあると検出されるまで、該差動型のバッファ段数の選択を繰り返す
ことを特徴とするＰＬＬ回路。
【請求項２】
前記ディジタル制御バッファ部における前記差動型のバッファはインバータ型のバッファであり、該インバータ型のバッファに接続されたセレクタに入力される前記ディジタル制御信号に基づいて前記セレクタの段数を選択することを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
近年ＬＳＩの動作速度が高速化し、これに伴ってＬＳＩの内部にＰＬＬ回路が組み込まれることが多くなっている。ＰＬＬ回路のクロック生成には、ＣＭＯＳトランジスタのリングオッシレータを使用し、その電流値を制御することにより周波数の調整を行なっている。
この種のＰＬＬ回路は、後記する特許文献１や特許文献２に開示されており、図７に示すように、チャージポンプ２が、位相比較回路１からの位相差信号に基づく充放電を行なうことによって静電容量信号が作成され、この静電容量信号がローパスィルタ３に入力され、ローパスフィルタ３で平滑化処理され、制御信号として電圧制御発振器５に入力され、電圧制御発振器５の発振周波数が制御されている。
電圧制御発振器５には、図９に示すＶ−Ｉ変換回路１０と電圧制御発振回路２０が設けられ、Ｖ−Ｉ変換回路１０の出力信号ＰＣ、ＮＣによって、電圧制御発振回路２０の発振周波数が制御される。
この種の従来のＰＬＬ回路によると、電圧制御発振器５の発振信号Ｆｏの発振周波数は、制御電圧に対して、図１０に示すような特性が得られる。
この種の従来のＰＬＬ回路では、製造プロセスや温度による発振周波数のばらつきが比較的多く認められ、コントロールバイアスに対する周波数変化が大きいので、コントロールバイアスにノイズが重畳するとＰＬＬ回路のジッタが増大する。
【０００３】
このジッタの低減を狙って、特許文献２には、電圧制御回路として、図８に示すように、周波数を制御する周波数可変インバータ１７と、インバータ１７に直列に接続される複数段のインバータ１８とが、複数段マルチプレクサ１６に接続されたリングオッシレータが使用されている。
しかし、図８に示すリングオッシレータでは、異なる段数ごとにバッファラインを設けているので、回路規模が大きく複雑になると共に、バッファの段数を連続的に調整しているために、切換時にジッタが発生するという問題がある。
【特許文献１】特開２０００−２１６６７６号公報
【特許文献２】特開２０００−２３２３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、前述したようなこの種のＰＬＬ回路の現状に鑑みてなされたものであり、その目的は、外部から混入するノイズによる誤動作を防止し、レイアウト実装面積を狭くし、安定した高精度の発振動作を行なう小型化されたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、請求項１記載のＰＬＬ回路は、基準クロック信号と分周クロック信号との位相比較を行う位相比較器と、該位相比較器からの位相差信号に基づく充放電を行うことにより静電容量信号を作成するチャージポンプと、該静電容量信号を平滑化処理し、アナログ制御信号を出力するローパスフィルタと、該アナログ制御信号を電圧電流変換する電圧電流変換回路と、該電圧電流変換回路からの出力に基づき制御されるリングオシレータとから構成される電圧制御発振器と、前記電圧制御発振器により出力される発振信号を逓倍して前記分周クロック信号を出力する分周回路と、前記基準クロック信号と前記分周クロック信号との周波数の比較結果に基づいて、前記ディジタル制御信号を出力する前記周波数比較器と、周波数検出を行う周波数検出回路とを備え、前記位相比較器の入力端子、前記周波数比較器の入力端子及び前記周波数検出回路の入力端子が互いに接続され、これら入力端子と前記電圧制御発振器の出力端子間に、前記分周回路が接続され、かつ、前記周波数検出回路の出力端子が、前記周波数比較器と前記位相比較器とに接続され、前記リングオシレータは、前記電圧電流変換回路からの出力信号に基づいて制御され、自身の遅延時間を調整するバッファと、差動型のバッファが複数段直列に接続され、前記周波数比較器からのディジタル制御信号に基づいて差動型のバッファ段数の選択制御がされるディジタル制御バッファ部とから構成され、周波数引き込み時に、前記周波数検出回路の出力信号の論理値を“０”として前記周波数比較器をイネーブル、前記位相比較器をディセーブルに設定し、前記アナログ制御信号を所定電圧に設定し、該所定電圧に基づいて前記バッファの遅延時間が調整し、前記周波数比較器からの前記ディジタル制御信号が前記電圧制御発振器に入力され、前記差動型のバッファのうち選択された段数位置の差動型のバッファをイネーブルに設定することで、前記差動型のバッファの段数の選択が設定される前記リングオシレータにより電圧制御される前記電圧制御発振器から前記発振信号を出力し、該発振信号に基づいて前記分周回路により前記分周クロック信号が出力され、前記周波数検出回路により、前記分周クロック信号が、前記基準クロック信号の周波数に対して、予め設定した所定周波数範囲内にあると検出された場合、前記周波数検出回路の出力信号の論理値を“１”として前記周波数比較器をディセーブル、前記位相比較器をイネーブルとし、前記差動型のバッファ段数の選択が設定された前記リングオシレータにより電圧制御される前記電圧制御発振器から前記発振信号を出力し、前記所定周波数範囲内にないと検出された場合、前記周波数検出回路の出力信号の論理値を“０”としたまま、新たなディジタル制御信号による前記差動型のバッファ段数の選択を行って、前記所定周波数範囲内にあると検出されるまで、該差動型のバッファ段数の選択を繰り返すものである。
【０００７】
したがって、リングオッシレータのバッファの遅延制御の殆どが、ディジタル的に制御され、外部ノイズが電源端子、アース端子、サブストレートなどから混入することが抑制され、ノイズの影響によるジッタの発生が防止されると共に、アナログ制御信号を初期値に設定することで、周波数引き込み直後に、リングオッシレータにマージンのある動作点が設定され、その後の温度変動や電圧変動に対応して、高精度で安定した発振周波数の出力が行なわれる。
【００１２】
請求項２記載の発明は、請求項１記載のＰＬＬ回路において、ディジタル制御バッファ部における差動型のバッファはインバータ型のバッファであり、該インバータ型のバッファに接続されたセレクタに入力されるディジタル制御信号に基づいてセレクタの段数を選択するものである。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、リングオッシレータのバッファの遅延制御の殆どが、ディジタル的に制御され、外部ノイズが電源端子、アース端子、サブストレートなどから混入することが抑制され、ノイズの影響によるジッタの発生が防止されると共に、アナログ制御信号を初期値に設定することで、周波数引き込み直後に、リングオッシレータにマージンのある動作点を設定し、その後の温度変動や電圧変動に対応して、高精度で安定した発振周波数の出力を行なわせることが可能になる。
【００１９】
請求項２に記載の発明によれば、全体の構成を簡単にし製造コストを低減することが可能になる。
【発明を実施するための最良の形態】
【００２０】
［第１の実施の形態］
本発明の第１の実施の形態を、図１ないし図５を参照して説明する。
図１は本実施の形態の構成を示すブロック図、図２は同実施の形態の電圧制御発振器のリングオッシレータの構成を示す回路説明図、図３は図２の要部の構成を示す回路図、図４は図２のディジタル制御型の段数選択バッファの構成を示す回路図、図５は本実施の形態の動作を示す特性図である。
【００２１】
本実施の形態は、図１に示すような構成となっていて、位相比較を行なう位相比較器（ＰＦＤ）１に、充放電を行い静電容量信号を出力するチャージポンプ（ＣＰ）２が接続され、ＣＰ２は、静電容量信号を平滑化するローパスフィルタ（ＬＰＦ）３を介して、電圧制御発振器（ＶＣＯ）５の第１の制御端子に接続されている。
また、周波数の比較を行なう周波数比較器（ＦＤ）６と、周波数検出を行なう周波数検出回路７とが設けられ、ＦＤ６の出力端子はＶＣＯ５の第２の制御端子に接続され、ＰＦＤ１の第１の入力端子、ＦＤ６の第１の入力端子及び周波数検出器７の第１の入力端子が互いに接続され、互いに接続されたこれら第１の入力端子に基準クロック信号Ｆｒが入力されるように構成されている。
さらに、ＰＦＤ１の第２の入力端子、ＦＤ６の第２の入力端子及び周波数検出器７の第２の入力端子が互いに接続され、互いに接続されたこれら第２の入力端子と、ＶＣＯ５の出力端子間に、ＶＣＯ５の発振信号Ｆｏを逓倍して分周クロック信号Ｆｖを出力する分周回路８が接続され、周波数検出回路７の出力端子が、ＦＤ６のディセーブル端子とＰＦＤ１のイネーブル端子とに接続されている。
【００２２】
本実施の形態のリングオッシレータ１３は、図２に示すように、差動型のバッファが複数段直列に接続された構成となっていて、段数の選択が行なわれるディジタル制御バッファ部１２が設けられており、このディジタル制御バッファ部１２には、イネーブル、ディセーブルの選択がディジタル的に制御される複数のバッファＢｄが配設され、各段数に対応して２個のバッファＢｄが直列に接続され、接続端部のバッファＢｄの出力ノードには、段数選択バッファＢｄｏがそれぞれ接続されており、ディジタル制御バッファ部１２に配設される段数選択バッファＢｄｏにより、リングオットレータ１３の段数選択が行なわれるように構成されている。
【００２３】
ところで、ＶＣＯ５には、図３に示すように、ＬＰＦ３からのアナログ制御信号Ｆａが入力され、このアナログ制御信号ＦａをＶ−Ｉ変換するＶ−Ｉ変換回路１０と、このＶ−Ｉ変換回路１０に接続される前述したリングオッシレータ１３とが設けられ、アナログ制御されるバッファＢａには、ＰチャネルトランジスタＰＣＴｒとＮチャネルトランジスタＮＣＴｒが設けられ、ＬＰＦ３からＶＣＯ５に入力されるアナログ制御信号Ｆａに基づいて、Ｖ−Ｉ変換回路１０から出力されるＰＣ信号でＰＣＴｒが、ＮＣ信号でＮＣＴｒがそれぞれ制御されることにより、バッファＢａはアナログ制御され、バッファの遅延時間が調整されるように構成されている。
また、ディジタル制御バッファ部１２のバッファＢｄは、ＦＤ６から出力されるディジタル制御信号Ｆｄによって、イネーブル時には、ＰチャネルトランジスタＰＣＴｒがアースされ、ＮチャネルトランジスタＮＣＴｒがＶＣＣ電位に固定されて、所定の差動出力信号が設定され、ディセーブル時には差動出力信号の論理値が“０”に設定されるように制御される。
このようにして、バッファＢｄが、図２に示すように複数段に接続配設され、各段に対応するバッファＢｄの出力ノードには、図４に示すように差動入力部を備えた段数選択バッファＢｄｏが接続され、ＦＤ６からのディジタル制御信号Ｆｄで段数選択バッファＢｄｏのラインが指定選択されることによって、最適なバッファ段数の選択が行なわれるように構成されている。
【００２４】
このような構成の本実施の形態の動作を説明する。
本実施の形態によると、周波数引き込み時には、周波数検出回路７の出力信号ＰＦＤＥＮの論理値が“０”に設定され、ＰＦＤ１がディセーブルに、ＦＤ６がイネーブルにそれぞれ設定され、この状態では、ＶＣＯ５のアナログ制御値が所定電圧に設定され、この所定電圧に基づいてＶ−Ｉ変換回路１０から出力されるＰＣ信号とＮＣ信号とによって、バッファＢａはアナログ制御され、遅延時間が調整される。
この状態で、ＦＤ６からディジタル制御信号ＦｄがＶＯＣ５の第２の制御端子に入力され、ディジタル制御バッファ部１２のバッファＢｄが、ディジタル制御され、選択された段数位置のバッファＢｄのみがイネーブル設定され、その他のバッファＢｄはディセーブル設定される。そして、イネーブル設定されたバッファＢｄの出力信号が、該バッファＢｄに接続される段数選択バッファＢｄｏに入力される。
【００２５】
このようにして、バッファの段数選択が設定されるリングオッシレータ１３によって、電圧制御されるＶＣＯ５から発振信号Ｆｏが出力されるが、この発振信号Ｆｏが分周回路８で分周され、周波数検出回路７によって、分周回路８から入力された分周クロック信号Ｆｖが、外部からの基準クロック信号Ｆｒの周波数に対して、予め設定した所定周波数範囲内にあるか否かが検出される。周波数検出回路７によって、分周クロック信号Ｆｖが、所定周波数範囲内にないと検出されると、周波数検出回路７の出力信号ＰＦＤＥＮの論理値は“０”を維持し、新たなディジタル制御信号Ｆｄによる段数選択動作が行なわれ、周波数検出回路７によって、分周クロック信号Ｆｖが、所定周波数範囲内にあると検出されるまで、ディジタル制御信号Ｆｄによる段数選択動作が繰り返される。
【００２６】
そして、周波数検出回路７によって、分周クロック信号Ｆｖが、所定周波数範囲内にあると検出されると、周波数検出回路７の出力信号ＰＦＤＥＮの論理値が“１”となり、ＦＤ６がディセーブル設定されてて、リングオッシレータ１３の段数が固定設定され、ＰＦＤ１がイネーブル設定されて、段数が選択固定されたリングオッシレータ１３が、バッファＢａのアナログ制御により駆動して、選択段数に対応する周波数の発振を行なう。
この場合の動作は、図５に示すように、所定のＶＣＯ制御電圧に対応して、所定の周波数の発振を行なう最適なバッファ段数を選択することによって、所望の周波数の発振が行なわれる。また、この場合、その後の温度変動や電圧変動に対する発振周波数の調整を行なわせることも可能である。
【００２７】
このようにして、本実施の形態によると、周波数引き込み時には、周波数検出回路７の出力信号ＰＦＤＥＮの論理値が“０”に設定され、ＰＦＤ１がディセーブルに、ＦＤ６がイネーブルに設定され、ＶＣＯ５のアナログ制御値が所定電圧に設定され、ＦＤ６からディジタル制御信号Ｆｄによって、ディジタル制御バッファ部１２の選択された段数位置のバッファＢｄがイネーブルに設定され、ＶＣＯ５から出力される発振信号Ｆｏが分周回路８で分周され、周波数検出回路７により、分周クロック信号Ｆｖが、基準クロック信号Ｆｒの周波数に対して、予め設定した所定周波数範囲内にあるか否かが検出される。この場合、周波数検出回路７によって、分周クロック信号Ｆｖが、所定周波数範囲内にあると検出されるまで、周波数検出回路７の出力信号ＰＦＤＥＮの論理値は“０”を維持し、新たなディジタル制御信号Ｆｄによる段数選択動作が行なわれる。
【００２８】
そして、周波数検出回路７によって、分周クロック信号Ｆｖが、所定周波数範囲内にあると検出されると、周波数検出回路７の出力信号ＰＦＤＥＮの論理値が“１”となり、ＦＤ６がディセーブルになって、リングオッシレータ１３の段数が固定設定され、ＰＦＤ１がイネーブルに設定されて、段数が選択固定されたリングオッシレータ１３に基づき、ＶＣＯ５が電圧制御され選択段数に対応する周波数の発振が行なわれる。
このようにして、本実施の形態によると、リングオッシレータ１３のバッファの遅延制御の殆どが、ディジタル的に行なわれるので、外部ノイズが電源端子、アース端子、サブストレートから混入することが抑制され、ノイズの影響によるジッタの発生が防止されると共に、アナログ制御信号を初期値に設定することで、周波数引き込み直後に、リングオッシレータにマージンのある動作点を設定し、その後の温度変動や電圧変動に対応して、高精度で安定した発振周波数の出力を行なわせることが可能になる。
【００２９】
［第２の実施の形態］
本発明の第２の実施の形態を図６を参照して説明する。
図６は本実施の形態のリングオッシレータの構成を示す回路説明図である。
【００３０】
本実施の形態では、リングオッシレータ１３Ａが、図６に示すように、インバータ型のバッファが複数段直列に接続された構成となっていて、ディジタル制御バッファ部１２Ａには、アナログ制御されるバッファＢａ１に、段数の選択がディジタル的に制御される複数のバッファＢｄ１が配設されており、これらのバッファＢｄ１の各出力ノードは、段数を選択するセレクタ１５にそれぞれ接続され、セレクタ１５の段数を選択するＦＤ６からのディジタル制御信号Ｆｄが、セレクタ１５に入力されるように構成されている。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。
【００３１】
このような構成の本実施の形態では、図１を流用して説明すると、図１に示す周波数検出回路７からのディジタル制御信号Ｆｄにより、所定段数のバッファＢｄ１の段数選択が行なわれて、ＶＣＯ５の発振動作が電圧制御される。
本実施の形態のその他の動作は、すでに説明した第１の実施の形態の動作と同一なので、重複する説明は行なわない。
本実施の形態によると、第１の実施の形態で得られる効果に加えて、インバータ型のバッファを使用しており、セレクタ１５の構成も簡単となって、全体の構成を簡単にすることが可能になる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態の構成を示すブロック図である。
【図２】同実施の形態の電圧制御発振器のリングオッシレータの構成を示す回路説明図である。
【図３】図２の要部の構成を示す回路図である。
【図４】図２のディジタル制御型の段数選択バッファの構成を示す回路図である。
【図５】同実施の形態の動作を示す特性図である。
【図６】本発明の第２の実施の形態のリングオッシレータの構成を示す回路説明図である。
【図７】従来のＰＬＬ回路の構成を示すブロック図である。
【図８】図７の電圧制御発振器のリングオッシレータの構成を示す回路図である。
【図９】図８の要部の構成を示す回路図である。
【図１０】図７のＰＬＬ回路の動作を示す特性図である。
【符号の説明】
【００３３】
１  ＰＲＤ
２  ＣＰ
３  ＬＰＦ
５  ＶＣＯ
７  周波数検出回路
８  分周器
１３  リングオッシレータ
【図１】
0004647199.tif 000002
【図２】
0004647199.tif 000003
【図３】
0004647199.tif 000004
【図４】
0004647199.tif 000005
【図５】
0004647199.tif 000006
【図６】
0004647199.tif 000007
【図７】
0004647199.tif 000008
【図８】
0004647199.tif 000009
【図９】
0004647199.tif 000010
【図１０】
0004647199.tif 000011