(57)【特許請求の範囲】
【請求項１】
高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムであって、
前記信号に接続されたソースと、前記高レベルにほぼ等しい高電圧源に接続されたゲートと、前記低レベルにほぼ等しい低電圧源に接続されたドレインとを有するｐチャネル電界効果トランジスタからなる第１のスイッチと、
前記信号に接続されたソースと、前記低電圧源に接続されたゲートとドレインとを有するｎチャネル電界効果トランジスタからなる第２のスイッチとを含み、
前記信号が前記高レベルを超えると前記第１のスイッチがバイアスをかけられてオンになり、前記信号が前記低レベル未満になると前記第２のスイッチがバイアスをかけられてオンになり、これにより該第１及び第２のスイッチが、前記信号を前記低レベルと前記高レベルとの間に維持するよう動作する、電気信号のレベルを制御するためのシステム。
【請求項２】
高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムであって、
前記信号に接続されたソースと、前記高レベルにほぼ等しい高電圧源に接続されたゲートと、前記低レベルにほぼ等しい低電圧源に接続されたドレインとを有するｐチャネル電界効果トランジスタからなる第１のスイッチと、
前記信号に接続されたゲートと、前記低電圧源に接続されたドレインとを有するｐチャネル電界効果トランジスタからなる第２のスイッチとを含み、
前記信号が前記高レベルを超えると前記第１のスイッチがバイアスをかけられてオンになり、前記信号が前記低レベル未満になると前記第２のスイッチがバイアスをかけられてオンになり、これにより該第１及び第２のスイッチが、前記信号を前記低レベルと前記高レベルとの間に維持するよう動作する、電気信号のレベルを制御するためのシステム。
【請求項３】
高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムであって、
前記信号に接続されたソースと、前記高レベルにほぼ等しい高電圧源に接続されたゲートとドレインとを有するｐチャネル電界効果トランジスタからなる第１のスイッチと、
前記信号に接続されたソースと、前記低レベルにほぼ等しい低電圧源に接続されたゲートと、前記高電圧源に接続されたドレインとを有するｐチャネル電界効果トランジスタからなる第２のスイッチとを含み、
前記信号が前記高レベルを超えると前記第１のスイッチがバイアスをかけられてオンになり、前記信号が前記低レベル未満になると前記第２のスイッチがバイアスをかけられてオンになり、これにより該第１及び第２のスイッチが、前記信号を前記低レベルと前記高レベルとの間に維持するよう動作する、電気信号のレベルを制御するためのシステム。
【請求項４】
高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムであって、
前記信号に接続されたゲートと、前記高レベルにほぼ等しい高電圧源に接続されたドレインとを有するｎチャネル電界効果トランジスタからなる第１のスイッチと、
前記信号に接続されたソースと、前記低レベルにほぼ等しい低電圧源に接続されたゲートと、前記高電圧源に接続されたドレインとを有するｎチャネル電界効果トランジスタからなる第２のスイッチとを含み、
前記信号が前記高レベルを超えると前記第１のスイッチがバイアスをかけられてオンになり、前記信号が前記低レベル未満になると前記第２のスイッチがバイアスをかけられてオンになり、これにより該第１及び第２のスイッチが、前記信号を前記低レベルと前記高レベルとの間に維持するよう動作する、電気信号のレベルを制御するためのシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路要素に関する。とりわけ、本発明は、信号の電圧レベルを調整するためのシステムに関する。
【０００２】
【従来の技術】
過去２０〜３０年間、集積電子回路の用途において前例のない成長が見られた。この急速な成長に伴って、回路の物理的サイズが着実に縮小され、回路の複雑性は着実に増すことになった。物理的により小さい回路は、従来、非現実的で、不可能でさえあった多くの用途に使用され得るという点で好都合である。また、回路サイズが縮小されることによって、製作に必要な材料の量が減少することになり、これによって、コストが低下し、回路の価格／性能比が低下する。
【０００３】
物理的に小さいスケールで回路を設計し、構築する場合、数多くの技術的難題がもたらされる。例えば、機構サイズが縮小されると、回路動作が、理想から大幅に逸脱する可能性がある。スケールを小さくすると、チップ上の信号線が、容量的及び誘導的に隣接の信号線と結合する可能性がある。これらの信号線を用いて、エッジ速度が極めて速い信号を転送すると、これらの結合メカニズムによって、隣接する信号線の信号に歪みが生じる可能性があり、その結果として論理障害が生じる可能性がある。こうした影響は、チップ等に用いられる超大規模集積回路（「ＶＬＳＩ」）のような、高密度で極めて小型化された回路において、特に頻繁に生じることになる。
【０００４】
不適切に結合された信号線から生じる可能性のある論理障害歪みの１つは、その通常の電圧レベル範囲外への論理信号の偏移である。この偏移信号は、論理ゲートによって、論理「０」レベルではなく論理「１」レベルであると、または論理「１」レベルではなく論理「０」レベルであると、誤って解釈される可能性がある。極端な場合、信号偏移が非常に過度になると、結果として生じる電圧レベルによって、回路に永久損傷を生じさせる可能性がある。
【０００５】
従来技術において、回路信号の品質を保証し、維持するための方法が提案されている。例えば、１つの従来技術の方法には、集積回路の設計時に、ライン幅と間隔の利用を慎重に制御することが含まれる。こうした制御によって、理論的には、回路設計者は、隣接する線に対する最悪の量の容量結合または誘導結合を制御することができ、ひいては信号挙動の最悪の場合の限界を保証することができる。この手法は、単純な回路には実用的かもしれないが、かなりのサイズ及び複雑性を備えた回路に、この方法を利用することは、はるかに困難であることが立証されている。また、結合問題を制御するために、ライン幅及び間隔を制御すると、利用可能な密度よりも低い密度で線資源を利用することが多くなる。さらに、超小型化された回路の製造公差によって、この方法の有用性がさらに制限される可能性がある。別の従来技術の方法では、互いに近接した、クリティカルな信号のルーティングを最小限に抑えるため、信号位置の賢明な制御が必要になる。あいにく、かなりのサイズ及び複雑性を備えた回路にこの方法を利用するのは、物理的位置のマッピング、及びこうした回路におけるさまざまな信号及びコンポーネントの動作のモデル化に莫大な資源を必要とするため、やはり、非実用的であることが立証されている。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、当該技術におけるこうした未解決の要求に応えることにある。
【０００７】
【課題を解決するための手段】
本発明は、高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムを対象とする。本発明のシステムの実施形態には、一般に、信号及び少なくとも高電圧源に接続された第１のスイッチと、信号及び少なくとも低電圧源に接続された第２のスイッチが含まれる。高電圧源は、高レベルにほぼ等しく、一方、低電圧源は、低レベルにほぼ等しい。信号が低レベル未満になると、スイッチの一方に、オン位置につくようにバイアスがかけられ、その結果、少なくとも低レベルにほぼ等しくなるまで、信号の電圧が上昇する。信号が高レベルを超えると、スイッチの他方に、オン位置につくようにバイアスがかけられ、その結果、高レベルにほぼ等しくなるまで、その電圧が降下する。
【０００８】
本発明は、当該技術における多くの未解決の問題に対して優れた解決法を提供する。一例を挙げると、本発明のシステムは、信号が所望の範囲内にとどまり、交差信号の容量性／誘導性障害の潜在的可能性が大幅に低下することを保証するために、集積回路に利用されることができる。さらに、本発明の実施形態の利用は、交差信号の容量性／誘導性障害を回避するために、頻雑で集約的な従来技術の方法を用いる必要性を低下させるか、なくす可能性さえある、低コストの代替方法を提供する。
【０００９】
上述の簡単な説明は、以下の詳細な説明がより明確に理解され、従来技術に対して本件の寄与するところがより正しく認識されるように、本開示の特徴及び利点のいくつかについて概説している。もちろん、特許請求の範囲の内容を形成する、後述される開示のさらなる特徴が存在する。これに関して、開示の実施形態について詳述する前に、この開示の適用が、以下の説明において記載された、または図面に例示された構成の細部に制限されないという点を理解されたい。本発明によれば、当業者には明らかなように、更なる実施形態が得られる可能性がある。また、本明細書において用いられる表現及び用語は、説明のためのものであって、制限のためのものではないという点も理解されたい。
【００１０】
【発明の実施の形態】
次に、本発明の最もよく知られた態様の例として、図面を参照すると、図１は、本発明のシステムの一実施形態１０を例示した概略図である。回路の実施形態１０には、一般に、第１のスイッチＱ１１及び第２のスイッチＱ１２に接続される信号Ｓ１４が含まれる。本明細書において用いられる限りにおいて、「スイッチ」という用語は、一般に、実質的に電気的接続を行い、切断し、または切り替えるのに役立つ任意の装置を表すことを意図したものであるという点に留意されたい。本発明の実施にとって好適なスイッチには、トランジスタが含まれ、電界効果トランジスタ（「ＦＥＴ」）がもっとも好適である。当業者には明らかなように、ＦＥＴは、ｎチャネルまたはｐチャネルトランジスタを含むことができ、ＦＥＴ接続部は、ソース、ドレイン、及びゲートと呼ぶことができる。本発明の回路の実施形態１０では、トランジスタＱ１１は、ｎチャネルＦＥＴからなり、高レベル電圧ＶＤＤがそのドレインに接続され、低レベル電圧ＶＳＳがそのゲートに接続され、信号Ｓ１４がそのソースに接続される。トランジスタＱ１２は好適には、ｐチャネルＦＥＴからなり、低レベル電圧ＶＳＳがそのドレインに接続され、信号Ｓ１４がそのソースに接続され、高レベル電圧ＶＤＤがそのゲートに接続される。
【００１１】
実施形態１０では、信号Ｓ１４が低レベル電圧ＶＳＳにそのしきい値電圧ＶＴを加えた値より大きくなると、トランジスタＱ１１がバイアスをかけられてオフになり、信号Ｓ１４が低レベル電圧にしきい値電圧ＶＴを加えた値より小さくなると、トランジスタＱ１１がバイアスをかけられてオンになる。本明細書において用いられる限りにおいて、「オン」という用語は、スイッチに関して用いられる場合、一般に、電流を導通することができる連続的なまたは「閉じた」回路の状態を表すことを意図したものであるという点に留意されたい。逆に、用語「オフ」は、一般に、感知できるほどの電流を導通することができない（漏れ損失等を無視）遮断されたまたは「開いた」、逆の回路状態を表すことを意図したものである。ｎチャネルＦＥＴ  Ｑ１１は、信号Ｓ１４のソース電圧レベルが、そのゲートに接続された低レベル電圧ＶＳＳからしきい値電圧ＶＴＱ１１を引いた値より小さくなると、動作して「オン」になる。当業者には明らかなように、しきい値電圧ＶＴは、それぞれのトランジスタをトリガして「オン」にするためのゲート電圧より低い限界量の電圧とみなすことができる。こうして、ＦＥＴ  Ｑ１１がオンになると、信号Ｓ１４が充電されて、しきい値電圧ＶＴＱ１１未満の低レベル電圧ＶＳＳのレベルに戻るまで、高レベル電圧ＶＤＤから信号Ｓ１４に電流が流れる。
【００１２】
ｐチャネルＦＥＴ  Ｑ１２では、信号Ｓ１４がそのソースに接続され、高レベル電圧ＶＤＤがそのゲートに接続され、低レベル電圧ＶＳＳがそのドレインに接続される。Ｓ１４の電圧がＶＤＤにＶＴＱ１２を加えた値より小さい限り、ＦＥＴ  Ｑ１２には、オフになるようにバイアスがかけられる。逆に、信号Ｓ１４が、高レベル電圧ＶＤＤにＦＥＴ  Ｑ１２のしきい値電圧（ＶＴＱ１２）を加えた値より大きい場合、ＦＥＴＱ１２には、オンになるようにバイアスがかけられる。すなわち、ｐチャネルＦＥＴ  Ｑ１２は、そのソースに接続された信号Ｓ１４のレベルとそのゲートに接続された高レベル電圧ＶＤＤを比較する働きをし、信号Ｓ１４が、ゲートレベルＶＤＤにしきい値電圧ＶＴＱ１２を加えた値を超えると、「オン」になる。ＦＥＴ  Ｑ１２がオン位置につくと、電流はＳ１４からＶＳＳに流れ、かくしてＳ１４から電荷が除去されて、その電圧が低下する。信号Ｓ１４の電圧レベルがＶＤＤにＶＴＱ１２を加えた値以下になると、ＦＥＴ  Ｑ１２が「オフ」になる。
【００１３】
下記の動作表には、高レベル電圧ＶＤＤ、低レベル電圧ＶＳＳ、及び信号Ｓ１４の値に関して、トランジスタＱ１１及びＱ１２の動作が要約されている（便宜上、トランジスタＱ１１及びＱ１２のしきい値電圧を無視）。
【表１】
回路の実施形態１０の動作
0004758057.tif 000002
このようにして、システムの実施形態１０は、信号Ｓ１４を、高レベル電圧ＶＤＤと低レベル電圧ＶＳＳとの間の電圧レベルに維持する働きをする。すなわち、システムの実施形態１０は、下記のように維持する働きをする：
（ＶＤＤ＋ＶＴＱ１２）＞Ｓ１４＞（ＶＳＳ−ＶＴＱ１１）。
【００１４】
当業者には明らかなように、所望の高電圧と低電圧との間に信号を維持する、本発明の実施の範囲内において可能な他のスイッチ／信号／スイッチの構成がいくつか存在する。一例として、それぞれ、高レベル電圧ＶＤＤと低レベル電圧ＶＳＳとの間に信号を維持するための本発明のさらなる例示的な実施形態２０〜１００を示した、図２〜図１０の概略図について言及する。
【００１５】
本発明のさまざまな実施形態に関する本明細書での考察において、個々のトランジスタのしきい値電圧ＶＴは、便宜上無視することが可能である。それにもかかわらず、当業者には明らかなように、本発明の実施形態の実施において用いられる好適なＦＥＴのようなスイッチは、しきい値電圧を利用するのが好ましい。代案として、しきい値電圧は、本発明の実施形態が維持する働きをしている高レベルと低レベルにおいて考慮されるものと想定され得る。すなわち、便宜上、高レベルと低レベルは、ＦＥＴのそれぞれのしきい値電圧と組み合わされるそれぞれの電圧源に等しいと仮定され得る：
高レベル＝（ＶＤＤ＋ＶＴＱ）
低レベル＝（ＶＳＳ−ＶＴＱ）
本明細書における考察のため、高レベルまたは低レベルに「ほぼ等しい」電圧が、これらの関係を含むことができるものとする。例えば、本明細書において用いられる限りにおいて、高レベルに「ほぼ等しい」高電圧源ＶＤＤは、次の関係を含むことができる：
高レベル＝（ＶＤＤ＋ＶＴＱ）。
【００１６】
再び図面を参照すると、図２に例示された回路実施形態２０は、ｎチャネルＦＥＴ  Ｑ２１及び第２のｎチャネルＦＥＴ  Ｑ２２を含む。ＦＥＴ  Ｑ２１のゲートは信号Ｓ２４に接続され、一方、第２のＦＥＴ  Ｑ２２のゲートは低レベル電圧ＶＳＳに接続されている。当業者には明らかなように、例示の実施形態２０は、次のように動作する（ＦＥＴ  Ｑ２１及びＱ２２のしきい値電圧を無視）。
【表２】
システムの実施形態２０の動作
0004758057.tif 000003
【００１７】
システム回路３０を例示した図３の概略図には、高レベル電圧に接続されたゲートを有するｐチャネルＦＥＴ  Ｑ３１、及び信号Ｓ３４に接続されたゲートを有する第２のｐチャネルＦＥＴ  Ｑ３２が示されている。当業者には明らかなように、例示の実施形態３０は、次のように動作する（ＦＥＴ  Ｑ３１及びＱ３２のしきい値電圧を無視）。
【表３】
システムの実施形態３０の動作
0004758057.tif 000004
【００１８】
図４に例示されたシステム実施形態４０は、それぞれのゲートが信号Ｓ４４に接続された、ｎチャネルＦＥＴ  Ｑ４１及びｐチャネルＦＥＴ  Ｑ４２を有する。従って、当業者には明らかなように、実施形態４０は、次のように要約された動作を行う（ＦＥＴ  Ｑ４１及びＱ４２のしきい値電圧を無視）。
【表４】
システムの実施形態４０の動作
0004758057.tif 000005
【００１９】
図５には、高レベル電圧源ＶＤＤに接続されたゲートを有するｐチャネルＦＥＴ  Ｑ５１、及び低レベル電圧源ＶＳＳに接続されたゲートを有するｎチャネルＦＥＴ  Ｑ５２を備える、さらに別のシステムの実施形態５０が例示されている。当業者には明らかなように、回路５０に関して例示された構成は、下記の動作を行う（ＦＥＴ  Ｑ５１及びＱ５２のしきい値電圧を無視）。
【表５】
システムの実施形態５０の動作
0004758057.tif 000006
【００２０】
図６は、本発明のさらなる実施形態６０を示す概略図である。実施形態６０は、基準低レベル電圧Ｖ１発生回路６６に接続されたゲートを有するｎチャネルＦＥＴ  Ｑ６１、及び基準高レベル電圧Ｖ２発生回路６８に接続されたゲートを有するｐチャネルＦＥＴ  Ｑ６２を含む。基準電圧発生回路６６及び６８は、基準電圧を発生するための、一般に知られたいくつかの回路のうちの任意のものとすることができる。もちろん、基準電圧Ｖ１及びＶ２は、それぞれ、一例としてＶＳＳ及びＶＤＤを含む、任意の所望の限界に設定され得る。明らかなように、本発明の多くの実施形態は、トランジスタのゲートに接続された基準電圧発生回路を利用することが可能である。実際、図面に例示された実施形態の任意のゲートが、高電圧源ＶＤＤ及び低電圧源ＶＳＳの代わりとして、基準電圧発生回路に接続され得る。従って、本明細書で用いられる限りにおいて、「電圧源」という用語が、基準電圧発生回路を含むことができることは明らかである。当業者には明らかなように、実施形態６０は、次のように動作する（ＦＥＴ  Ｑ６１及びＱ６２のしきい値電圧を無視）。
【表６】
システムの実施形態６０の動作
0004758057.tif 000007
【００２１】
図７は、本発明のさらなる実施形態７０を示す概略図である。実施形態７０は、ｐチャネルＦＥＴ  Ｑ７１を含み、そのゲートは高電圧源ＶＤＤに接続され、そのドレインは低電圧源ＶＳＳに接続される。接続されているｎチャネルＦＥＴＱ７２は、低レベル電圧源ＶＳＳに接続されたゲートを有し、この電圧源ＶＳＳは、そのドレインにも接続されている。従って、実施形態７０は、信号を充電するために低レベル電圧源ＶＳＳを利用し、かつ信号を放電するためのドレインとしても低レベル電圧源ＶＳＳを利用する。特に、当業者には明らかなように、実施形態７０は、次のように動作する（ＦＥＴ  Ｑ７１及びＱ７２のしきい値電圧を無視）。
【表７】
システムの実施形態７０の動作
0004758057.tif 000008
【００２２】
図８は、実施形態７０と同様、低電圧源ＶＳＳが第１のＦＥＴ  Ｑ８１と第２のＦＥＴ  Ｑ８２の両方のドレインに接続されている、本発明のさらなる実施形態８０の概略図である。ＦＥＴ  Ｑ８１は、高電圧源ＶＤＤに接続されたゲートを有するｐチャネルＦＥＴからなる。また、ＦＥＴ  Ｑ８２は、ｐチャネルＦＥＴであり、信号Ｓ８４に接続されたゲートを有する。当業者には明らかなように、実施形態８０は、次のように動作する（ＦＥＴ  Ｑ８１及びＱ８２のしきい値電圧を無視）。
【表８】
システム構成の実施形態８０の動作
0004758057.tif 000009
【００２３】
図９の概略図に示される実施形態９０は、高電圧源ＶＤＤに接続されたドレインを有する第１と第２のＦＥＴ  Ｑ９１及びＱ９２を有する。ＦＥＴ  Ｑ９１は、ｐチャネルＦＥＴであり、そのゲートが高電圧源ＶＤＤに接続される。ｐチャネルＦＥＴ  Ｑ９２は、低電圧源ＶＳＳに接続されたゲートを有する。図示のような構成の場合、当業者には明らかなように、実施形態９０は、次のように動作する（ＦＥＴ  Ｑ９１及びＱ９２のしきい値電圧を無視）。
【表９】
システム構成の実施形態９０の動作
0004758057.tif 000010
【００２４】
図１０の実施形態１００は、実施形態９０と同様に、高電圧源に接続された２つのＦＥＴ  Ｑ１０１及びＱ２０２を備えている。しかし、ｎチャネルＦＥＴ  Ｑ１０１は、高レベル電圧源をそのソース接続とし、信号Ｓ１０４がそのゲートに接続されて動作する。ｎチャネルＦＥＴ  Ｑ１０２は、低レベル電圧源ＶＳＳに接続されたゲートを有する。当業者には明らかなように、実施形態１００は、次のように動作する（ＦＥＴ  Ｑ１０１及びＱ１０２のしきい値電圧を無視）。
【表１０】
システム構成の実施形態１００の動作
0004758057.tif 000011
【００２５】
当業者には明らかなように、例示的な回路実施形態１０〜１００は、本発明の実施内において可能なほんのわずかな例にすぎない。これらの例示的な回路１０〜１００は全て、第１と第２のスイッチを含んでおり、スイッチの少なくとも一方は、高電圧源に接続され、スイッチの少なくとも一方は低電圧源に接続されていて、下記の関係を維持するようにスイッチにバイアスがかけられる：
（ＶＤＤ＋ＶＴＱ＿２）＞Ｓ１４＞（ＶＳＳ−ＶＴＱ＿２）。
【００２６】
当業者には明らかなように、例示的な実施形態１０〜１００のうちでは、ゲート・ソース間とドレイン・ソース間の電圧差が大きい結果として、オン状態時にトランジスタＱ１１及びＱ１２に最大電流が流れることになるので、実施形態１０が、多くの用途において、とりわけ望ましい可能性がある。
【００２７】
例示的な実施形態１０〜１００は、例証のためだけに提示されたものであり、明らかに、本発明は、これらの例示的な実施形態に決して制限されない。実際、本発明の高電圧と低電圧との間に電気信号を維持するためのシステムは、様々な複雑さの多種多様な回路に実施される場合に有用であることが期待されている。特定の例を挙げると、本発明は、所望の限界間における信号の維持が、信号の容量性／導電性交差結合に関連した問題の解決に最も好都合であるため、極めてコンパクトなサイズの集積回路に用いられる場合に、大いに役立つものと期待される。
【００２８】
図１１は、本発明の例示的な集積回路の実施形態１２０を示す概略図である。実施形態１２０は、信号経路１２４によってレシーバ回路１２６に接続されたドライバ回路１２２を含む。信号経路１２４は、一例として、回路チップ上の金属のような堆積された導体の層からなることができる。図１１には例示されていないが、信号経路１２４は、ドライバ回路１２２とレシーバ回路１２６との間の任意の数のコンポーネント、または他の回路に接続され得る。また、ドライバ回路１２２及びレシーバ回路１２６は、多数の特定回路の任意のものからなることができ、２つ以上の回路からなることができる。
【００２９】
複数のレベル制御サブ回路１２８は、ドライバ回路１２２とレシーバ回路１２６との間の信号経路１２４に接続される。個別レベル制御サブ回路１２８のそれぞれは、高レベルと低レベルとの間で信号レベルを維持する働きをする。各部分回路１２８は、一般に、第１のスイッチＱ１と、信号Ｓ４に接続された第２のスイッチＱ２を含む。第１のスイッチは、高電圧レベルにほぼ等しい高電圧源ＶＤＤに接続され、第２のスイッチＱ２は、低電圧レベルにほぼ等しい低電圧源ＶＳＳに接続される。信号Ｓ４が低電圧レベルＶＳＳ未満に降下すると、第１または第２のスイッチの一方がバイアスをかけられて、オンになり、信号Ｓ４が上昇して、高電圧レベルＶＤＤを超えると、他方のスイッチがバイアスをかけられて、オンになる。レベル制御サブ回路１２８は、ＦＥＴ  Ｑ１とＱ２との間の信号経路１２４に接続しているので、部分回路１２８の信号Ｓ４は、信号経路１２４に沿って存在する。
【００３０】
従って、本発明の集積回路の実施形態は、図１１に示した例示的な実施形態の場合、一般に、本発明のレベル制御回路とほぼ一致する複数のレベル制御サブ回路を含む。すなわち、本発明の集積回路の例に含まれる各個別レベル制御サブ回路は、それぞれ、図１−図１０の例示的な実施形態１０〜１００に関連して上述したレベル制御回路とみなすことが可能である。
【００３１】
実際、図１１に示された集積回路１２０の個別レベル制御サブ回路１２８のそれぞれは、図１のシステム１０と一致する。スイッチＱ１は、ｎチャネルＦＥＴからなり、そのゲートが低レベル電圧源ＶＳＳに接続され、通常はオフ位置についている。Ｓ４で測定される信号が降下して、ＦＥＴ  Ｑ１のしきい値電圧より低い低レベル電圧ＶＳＳ未満になると、ＦＥＴ  Ｑ１がバイアスをかけられて、オンになり、その結果、信号Ｓ４は、高レベル電圧源ＶＤＤによって充電される。ｐチャネルＦＥＴ  Ｑ２は、通常オフ状態にあるが、信号Ｓ４のレベルが上昇して、そのゲートに接続された高レベル電圧ＶＤＤ（＋  ＦＥＴ  Ｑ２のしきい値電圧）を超えると、バイアスがかけられて、オンになる。ＦＥＴ  Ｑ２は、オン状態になると、信号を低レベル電圧源ＶＳＳに放電させることが可能になる。サブ回路１２８の動作は、表１に要約されている。一般に、レベル制御サブ回路１２８のそれぞれは、下記のように維持する働きをする（ここで、ＶＴは、それぞれのＦＥＴのしきい値電圧である）：
（ＶＤＤ＋ＶＴＱ２）＝Ｓ４＝（ＶＳＳ−ＶＴＱ１）。
【００３２】
信号経路１２４に沿って複数のレベル制御サブ回路１２８を分散させることによって、複数の位置において、信号の質を好都合に維持することができる。明らかに、信号は、図１１に例示されたように、４つ以上の位置で維持できるのが望ましい。実際、信号経路が「長く走る」特定の集積回路の場合には、数十、数百、数千、またはそれ以上の数に達するレベル制御サブ回路１２８を設けることが望ましい場合もある。
【００３３】
また、明らかなように、個別レベル制御サブ回路１２８は、図１１の構成要素１２８によって例示されたものとは異なる多くの構成をとることができる。一例として、個別レベル制御サブ回路１２８の１つ以上が、それぞれ、図２〜図１０に例示された回路例２０〜１００の任意の１つの形態をとることができる。さらに、レベル制御サブ回路１２８は、同じである必要はない。一例として、サブ回路１２８の１つは、図示されたものと同じであり、もう１つは、図２のシステム２０に一致する構成にされ、もう１つは、図３のシステム３０に一致する構成にされ得る。
【００３４】
従って、回路実施形態１２０のような本発明の集積回路実施形態は、従来技術の多くの問題を解決する。例えば、複数のレベル制御サブ回路１２８によって、信号経路１２４に沿った信号レベルを所望の高レベルと低レベルとの間で正確かつ効率的に維持するためのメカニズムが提供される。交差信号の容量性及び誘導性結合に関連した問題は、大幅に軽減され、または解消さえされ得る。
【００３５】
開示した発明の利点は、こうして、経済的及び実用的に達成される。好適な実施形態及び構成例が示され、説明されてきたが、もちろん、当業者には、更なる多様な修正及び追加の構成が明らかになるであろう。例えば、トランジスタ、特に電界効果トランジスタを構成するスイッチについて説明してきたが、本発明は、他のタイプのトランジスタまたはトランジスタ以外のスイッチでもって実施され得る。本明細書に開示された特定の実施形態及び構成は、本発明を実施するための好適で最良のモードを例示したものであり、特許請求の範囲によって定義される本発明の範囲に対する制限と解釈されるべきではない。
【００３６】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．高レベルと低レベルとの間で電気信号のレベルを制御するためのシステムであって、
前記信号に接続され、少なくとも、前記高レベルにほぼ等しい高電圧源に接続された第１のスイッチと、
前記信号に接続され、少なくとも、前記低レベルにほぼ等しい低電圧源に接続された第２のスイッチとを含み、
前記信号が前記高レベルを超えると、前記第１または第２のスイッチの一方がバイアスをかけられてオンになり、それによって前記信号がほぼ前記高レベル以下に低下し、前記信号が前記低レベル未満になると、前記第１または第２のスイッチの他方がバイアスをかけられてオンになり、それによって前記信号がほぼ前記低レベル以上に上昇し、かくして前記第１及び第２のスイッチが、前記高レベルと前記低レベルとの間で前記信号を維持するように動作する、電気信号のレベルを制御するためのシステム。
２．前記第２のスイッチが、前記高電圧源に接続されたゲートと、前記低電圧源に接続されたドレインとを有するｐチャネル電界効果トランジスタからなり、前記信号が前記高レベルを超えると、バイアスがかけられてオンになり、それにより前記信号が前記低電圧源へ放電し、及び前記第１のスイッチが、前記低電圧源に接続されたゲートと、前記高電圧源に接続されたドレインとを有するｎチャネル電界効果トランジスタからなり、前記信号が前記低レベル未満になると、バイアスがかけられてオンになり、それにより前記信号が前記高電圧源によって充電される、上記１の電気信号のレベルを制御するためのシステム。
３．前記信号が前記高レベルを超えると、前記第１のスイッチがバイアスをかけられてオンになり、前記信号が前記低レベル未満になると、前記第２のスイッチがバイアスをかけられてオンになる、上記１の電気信号のレベルを制御するためのシステム。
４．前記第１のスイッチが、ｎチャネル電界効果トランジスタからなり、前記第２のスイッチが、ｎチャネル電界効果トランジスタからなる、上記３の電気信号のレベルを制御するためのシステム。
５．前記第１のスイッチが、ｐチャネル電界効果トランジスタからなり、前記第２のスイッチが、ｐチャネル電界効果トランジスタからなる、上記３の電気信号のレベルを制御するためのシステム。
６．前記第１のスイッチが、ｎチャネル電界効果トランジスタからなり、前記第２のスイッチが、ｐチャネル電界効果トランジスタからなる、上記３の電気信号のレベルを制御するためのシステム。
７．前記第１のスイッチが、ｐチャネル電界効果トランジスタからなり、前記第２のスイッチが、ｎチャネル電界効果トランジスタからなる、上記３の電気信号のレベルを制御するためのシステム。
８．高レベルと低レベルとの間で電気信号のレベルを制御することが可能な集積回路であって、
ドライバ回路とレシーバ回路との間で信号を伝送するための信号経路と、及び
前記信号経路に接続された複数のレベル制御サブ回路を含み、
前記複数のレベル制御サブ回路のそれぞれが、
第１と第２のトランジスタであって、前記信号経路が、前記第１と第２のトランジスタとの間の前記レベル制御サブ回路に接続され、前記第１のトランジスタが、少なくとも前記高レベルにほぼ等しい高電圧源に接続され、前記第２のトランジスタが、少なくとも前記低レベルにほぼ等しい低電圧源に接続されている、、第１と第２のトランジスタとからなり、
前記信号が前記高レベルを超えると、前記第１または第２のスイッチの一方がバイアスをかけられてオンになり、前記第１または第２のスイッチの前記一方がバイアスをかけられてオンになる間、前記信号が放電し、及び前記信号が低レベル未満になると、前記第１または第２のスイッチの他方がバイアスをかけられてオンになり、前記第１または第２のスイッチの前記他方がバイアスをかけられてオンになる間、前記信号が充電される、集積回路。
９．前記第１及び第２のスイッチのそれぞれが、電界効果トランジスタからなり、
前記信号が前記低レベル未満になると、前記第１のスイッチが、バイアスをかけられてオンになり、前記信号が前記高電圧源によって充電され、前記信号が前記高レベルを超えると、前記第２のスイッチが、バイアスをかけられてオンになり、前記信号が前記低電圧源に放電する、上記８の集積回路。
１０．高レベルと低レベルとの間で電気信号のレベルを制御することが可能な集積回路であって、
ドライバ回路とレシーバ回路との間で信号を伝送するための信号経路と、及び
前記信号経路に接続された複数のレベル制御サブ回路とを含み、
前記複数のレベル制御サブ回路のそれぞれが、
前記低レベルにほぼ等しい低電圧源に接続されたゲートと、前記高レベルにほぼ等しい高電圧源に接続されたドレインと、前記信号経路に接続されたソースとを有するｎチャネル電界効果トランジスタと、
前記高電圧源に接続されたゲートと、前記低電圧源に接続されたドレインと、前記信号経路に接続されたソースとを有するｐチャネル電界効果トランジスタとからなり、
前記信号経路が前記低レベル未満になると、前記ｎチャネル電界効果トランジスタがバイアスをかけられてオンになり、前記信号経路が、前記高電圧源によって充電され、及び前記信号経路が前記高レベルを超えると、前記ｐチャネル電界効果トランジスタがバイアスをかけられてオンになり、前記信号経路が、前記低レベル電圧になるまで放電する、集積回路。
【００３７】
【発明の効果】
本発明によって、信号経路に沿った信号レベルを所望の高レベルと低レベルとの間で正確かつ効率的に維持するためのメカニズムが提供され、交差信号の容量性及び誘導性結合に関連した問題が大幅に低減され、または解消されることが可能になる。
【図面の簡単な説明】
【図１】本発明のシステム実施形態の１つに関する概略図である。
【図２】本発明のさらなるシステムの実施形態に関する概略図である。
【図３】本発明のさらなるシステムの実施形態に関する概略図である。
【図４】本発明のさらなるシステムの実施形態に関する概略図である。
【図５】本発明のさらなるシステムの実施形態に関する概略図である。
【図６】本発明のさらなるシステムの実施形態に関する概略図である。
【図７】本発明のさらなるシステムの実施形態に関する概略図である。
【図８】本発明のさらなるシステムの実施形態に関する概略図である。
【図９】本発明のさらなるシステムの実施形態に関する概略図である。
【図１０】本発明のさらなるシステムの実施形態に関する概略図である。
【図１１】本発明の集積回路システムの実施形態に関する概略図である。
【符号の説明】
10、20、30、40、50、60、70、80、90、100  回路実施形態
120  集積回路実施形態
122  ドライバ回路
124  信号経路
126  レシーバ回路
128  レベル制御サブ回路
Q11、Q12  スイッチ
Q21、Q22、Q41、Q52、Q61、Q72、Q101、Q102  ｎチャネルＦＥＴ
Q31、Q32、Q42、Q51、Q62、Q71、Q81、Q82、Q91、Q92  ｐチャネルＦＥＴ
VDD  高電圧源
VSS  低電圧源
【図１】
0004758057.tif 000012
【図２】
0004758057.tif 000013
【図３】
0004758057.tif 000014
【図４】
0004758057.tif 000015
【図５】
0004758057.tif 000016
【図６】
0004758057.tif 000017
【図７】
0004758057.tif 000018
【図８】
0004758057.tif 000019
【図９】
0004758057.tif 000020
【図１０】
0004758057.tif 000021
【図１１】
0004758057.tif 000022