(57)【特許請求の範囲】
【請求項１】
基板にＳＷＮＴからなるカーボンナノチューブチャネルを配置する工程と、
該カーボンナノチューブチャネルのソース／ドレイン電極の形成予定領域に欠陥を導入する工程と、
欠陥を導入した前記ソース／ドレイン電極の形成予定領域に導電性材料を含むソース及びドレイン電極を形成する工程と、
前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程と
を有することを特徴とするＣＮ−ＦＥＴの製造方法。
【請求項２】
基板にＳＷＮＴからなるカーボンナノチューブチャネルを配置する工程と、
該カーボンナノチューブチャネルのソース／ドレイン電極の形成予定領域に欠陥を導入する工程と、
欠陥を導入した前記ソース／ドレイン電極の形成予定領域にＴｉが接するように、Ｔｉを含むソース及びドレイン電極を形成する工程と、
前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程と
を有することを特徴とするＣＮ−ＦＥＴの製造方法。
【請求項３】
基板のある距離だけ離れた領域に第１及び第２の触媒を形成する工程と、
該第１及び第２の触媒との間にＳＷＮＴからなるカーボンナノチューブチャネルを成長させる工程と、
該カーボンナノチューブチャネルのソース／ドレイン電極の形成予定領域に欠陥を導入する工程と、
欠陥を導入した前記ソース／ドレイン電極の形成予定領域に導電性材料が接するように、該導電性材料を含むソース及びドレイン電極を形成する工程と、
前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程と
を有することを特徴とするＣＮ−ＦＥＴの製造方法。
【請求項４】
基板のある距離だけ離れた領域に第１及び第２の触媒を形成する工程と、
該第１及び第２の触媒間にＳＷＮＴからなるカーボンナノチューブチャネルを成長させる工程と、
該カーボンナノチューブチャネルのソース／ドレイン電極の形成予定領域に欠陥を導入する工程と、
欠陥を導入した前記ソース／ドレイン電極の形成予定領域にＴｉが接するように、Ｔｉを含むソース及びドレイン電極を形成する工程と、
前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程と
を有することを特徴とするＣＮ−ＦＥＴの製造方法。
【請求項５】
前記カーボンナノチューブチャネルの前記ソース／ドレイン電極の形成予定領域に欠陥を導入する工程は、前記ソース／ドレイン電極の形成予定領域を酸素プラズマ処理する工程を含むことを特徴とする請求項１から４までのいずれか１項に記載のＣＮ−ＦＥＴの製造方法。
【請求項６】
前記カーボンナノチューブチャネルの前記ソース／ドレイン電極の形成予定領域に欠陥を導入する工程と、前記ソース及びドレイン電極を形成する工程と、においては、同じ領域を開口する同一マスクを用いることを特徴とする請求項１から５までのいずれか１項に記載のＣＮ−ＦＥＴの製造方法。
【請求項７】
前記同じ領域を開口するマスクを用いて、欠陥導入処理を行った後に、前記マスクを剥離せず、そのまま電極材料を堆積及びリフトオフすることにより前記ソース及びドレイン電極を形成する工程を含むことを特徴とする請求項６に記載のＣＮ−ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カーボンナノチューブに対する電極の形成方法に関し、より詳細には、位置制御カーボンナノチューブＦＥＴなどカーボンナノチューブ素子を形成する際における電極形成の際の低抵抗化技術に関する。
【背景技術】
【０００２】
カーボンナノチューブ（ＣＮ）は、カイラリティにより半導体的特性をもつこと、高い電流密度を実現可能なこと、ほぼ１次元伝導とみなせるような非常に細い線路を形成できること、などにより、カーボンナノチューブを用いた極微細・高速動作が可能な量子デバイス用途に適している。中でも、量子細線としてのＣＮは、次世代電子デバイスの有力な候補であり、現在、カーボンナノチューブＦＥＴ（以下、「ＣＮ−ＦＥＴ」と称する。）に関する研究が盛んに行われている。ＣＮ−ＦＥＴにおいて、電極／ＣＮ接触の低抵抗化は、重要な課題の１つである。これまでに、電極／ＣＮ接触に関して、例えば、ＴｉＣ／ＣＮ接合が低抵抗であることが報告されている（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】Ｒ．Ｍａｒｔｅｌ  ｅｔ  ａｌ，Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．  ８７，２５６８０５（２００１）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記非特許文献１に記載されている技術において、ＴｉＣ／ＣＮ接合の形成には、８００℃以上での高温アニールが必要であり、集積化プロセスには向いていないという問題点がある。
【０００５】
本発明は、高温プロセスによらずに、より低温で低抵抗なＣＮ−電極間接合を形成する技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、基板と、該基板に形成されたカーボンナノチューブからなるチャネル層と、該カーボンナノチューブからなるチャネル層と接する領域にＴｉを含むソース及びドレイン電極と、前記チャネル層に対して形成されたゲート電極と、を有するＣＮ−ＦＥＴ構造が提供される。また、カーボンナノチューブからなる層と、該カーボンナノチューブからなる層と接する領域にＴｉを含む電極とを有するＣＮ−Ｔｉ接合構造が提供される。
【０００７】
上記構造においては、電極を構成するＴｉとカーボンナノチューブとが接した状態にあるため、例えば、その後のアニール処理などにより非線形特性を改善することが可能である。尚、電極材料としては、Ｔｉの他に種々の導電性材料も使用できる。以下の手段においても、同様である。
【０００８】
本発明の他の観点によれば、上記ＣＮ−ＦＥＴ構造又はＣＮ−Ｔｉ接合構造を準備する工程と、前記構造を真空中において４００℃以上の温度でアニールする工程と、を有することを特徴とするＣＮ−ＦＥＴ又はＣＮ−Ｔｉ接合構造の製造方法が提供される。これにより、Ｔｉとカーボンナノチューブとの間の接合抵抗が低減し、良好なオーミック特性が得られる。従って、構造における電気的特性を向上させることができる。
【０００９】
本発明の別の観点によれば、基板を準備する工程と、該基板にカーボンナノチューブチャネルを配置する工程と、該カーボンナノチューブチャネルのある領域に欠陥を導入する工程と、該欠陥を導入した領域にＴｉが接するように、Ｔｉを含むソース及びドレイン電極を形成する工程と、前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程とを有することを特徴とするＣＮ−ＦＥＴの製造方法が提供される。
【００１０】
また、基板を準備する工程と、該基板のある距離だけ離れた領域に第１及び第２の触媒を形成する工程と、該第１及び第２の触媒間にカーボンナノチューブチャネルを成長させる工程と、該カーボンナノチューブチャネルのある領域に欠陥を導入する工程と、該欠陥を導入した領域にＴｉが接するように、Ｔｉを含むソース及びドレイン電極を形成する工程と、前記カーボンナノチューブチャネルに対して電界を印加できる位置にゲート電極を形成する工程とを有することを特徴とするＣＮ−ＦＥＴの製造方法が提供される。前記カーボンナノチューブチャネルのある領域に欠陥を導入する工程は、前記ある領域を酸素プラズマ処理する工程を含むのが好ましい。前記カーボンナノチューブチャネルのある領域に欠陥を導入する工程と、前記欠陥を導入した領域にＴｉが接するように、Ｔｉを含むソース及びドレイン電極を形成する工程と、においては、同じ領域を開口する同一マスクを用いるのが好ましい。同一マスクを用いることで、欠陥の導入領域と同じ領域にＴｉを形成することができる。前記ある領域とは、例えば、前記カーボンナノチューブチャネルの端部、好ましくは両端部である。
【発明の効果】
【００１１】
本発明によれば、カーボンナノチューブと電極との接触構造における接合抵抗と非線形性を、比較的低温のプロセスにより改善することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の第１の実施の形態によるＣＮ−ＦＥＴについて図面を参照しつつ説明を行う。図１は、本実施の形態によるＣＮ−ＦＥＴの構造を示す断面図である。図１に示すように、本実施の形態によるＣＮ−ＦＥＴは、ｐ＋型Ｓｉ／基板１と、その表面上に形成されたＳｉＯ２酸化膜３と、その上にある距離だけ離間して形成されたＣｏ／Ｐｔ触媒７ａ、７ｂと、Ｃｏ／Ｐｔ触媒７ａと７ｂとの間に形成されたカーボンナノチューブ１５と、カーボンナノチューブ１５と接するように形成されたＴｉ／Ａｕからなるソース電極２１ａ／２３ａ及びドレイン電極２１ｂ／２３ｂと、ｐ＋型Ｓｉ基板１の裏面に形成されたＴｉ／Ａｕからなるバックゲート電極１７と、を有している。
【００１３】
次に、図１の構造の製造工程について簡単に述べる。まず、ｐ＋型Ｓｉ／基板１を準備し、表面にＳｉＯ２酸化膜３を形成し、裏面にバックゲート電極１７を形成する。次いで、表面にＣｏ／Ｐｔ触媒層を形成し、パターニングによりＣｏ／Ｐｔ触媒７ａ、７ｂを形成する。さらに、熱ＣＶＤ法によりＣｏ／Ｐｔ触媒７ａ、７ｂ間に位置制御して成長する。成長条件は、例えば、成長温度が９００℃、ガス流量がＡｒ／Ｃ２Ｈ５ＯＨ（１００／５０ｃｍ３／ｍｉｎ）、ガス圧が２００Ｐａ、成長時間が１時間である。次いで、ＳＷＮＴ１５とＴｉ２１ａ、２１ｂとのそれぞれが接するようにソース電極２３ａとドレイン電極２３ｂとを形成する。尚、ＳＷＮＴなどのナノチューブを、基板１上で成長せずに、既に成長済みのナノチューブを基板１上に配置する方法を用いても良い。
【００１４】
次に低抵抗化のための第１の方法について説明する。図２（Ａ）、（Ｂ）は、第１の方法におけるステップの要部を示す図である。図２（Ａ）に示すように、図１に示すＣＮ−ＦＥＴを作成する工程の途中（ソース電極２３ａとドレイン電極２３ｂとを形成のための蒸着処理の前）に、ソース／ドレイン電極の形成予定領域に開口１１ａ・１１ｂを有するフォトレジスト１１を形成する。図２（Ａ）に示すように、フォトレジスト１１の開口１１ａ・１１ｂ内には、触媒７とカーボンナノチューブ１５の触媒７と接触する両端及びその近傍が露出する。この状態において、５〜１５分間、酸素（Ｏ２）プラズマ処理を行う。プラズマ処理は、室温において、例えばプラズマ励起のＲＦパワーは５０Ｗ、圧力６０Ｐａで行う。これにより、カーボンナノチューブ１５のうち酸素（Ｏ２）プラズマ処理が施された被処理領域１５ａ、１５ｂが形成される。
【００１５】
次いで、図２（Ｂ）に示すように、上記開口領域にＴｉ／Ａｕ電極を形成し、ソース電極（２１ａ／２３ａ）／ドレイン電極（２１ｂ／２３ｂ）とする。この際、プラズマ処理を行った後に、フォトレジスト１１を剥離せず、そのままＴｉ／Ａｕを蒸着し、リフトオフを行うことにより、ソース・ドレイン電極を形成する。
【００１６】
この状態においては、ソース電極（２１ａ／２３ａ）／ドレイン電極（２１ｂ／２３ｂ）のＴｉと、被処理領域１５ａ、１５ｂと、が接触した状態となっている。
【００１７】
図３は、酸素（Ｏ２）プラズマ処理を５分間行ったＣＮ−ＦＥＴ、図４は１０分間行ったＣＮ−ＦＥＴの電流（ドレイン電流ＩＤ）−電圧（ソース−ドレイン間電圧ＶＤＳ）の典型的な特性を示す図である。図９は、比較例として示す図であり、図３、４に示す構造と同様の構造において、酸素（Ｏ２）プラズマ処理を行わない未処理の場合におけるＣＮ−ＦＥＴの電流−電圧特性を示す図である。
【００１８】
図９に示すように、未処理の場合には、非線形の電流−電圧特性が観測されており、ドレイン電流の最大値ＩＤｍａｘも、２５ｎＡ程度と小さい値となっている。尚、ＩＤｍａｘは、ＶＤＳ＝１Ｖ、ＶＧＳ＝−１０Ｖの時の値である。この結果より、未処理の場合には、ＣＮと接触するＴｉとＣＮとの間において、オーミックではなくショットキー又はトンネル障壁を挟んだ接合が形成されているためと考えられる。
【００１９】
一方、図３及び図４に示すように、酸素（Ｏ２）プラズマ処理を行ったＣＮ−ＦＥＴでは、電流−電圧特性に良好な線形性が見られた。これは、ＴｉとＣＮとの間に良好なオーミック接合が形成されているためと考えられる。
【００２０】
図５は、電極部に酸素（Ｏ２）プラズマ処理を５分、１０分、１５分と行った場合の、処理時間とＣＮ−ＦＥＴのＩＤｍａｘとの関係を示す図である。図５に示すように、未処理の場合に比べて、ＣＮ−ＦＥＴのＩＤｍａｘは、全体的に大きな値を示すことがわかる。図６は、電極部に酸素（Ｏ２）プラズマ処理を５分、１０分、１５分と行った場合のＣＮ−ＦＥＴのドレイン電流ＩＤ−ソース−ドレイン間電圧ＶＤＳ特性の非線形特性を有する素子と線形特性を有する素子との割合を示す図である。図６に示すように、酸素（Ｏ２）プラズマ処理を行わない場合（処理なし）では、非線形素子の割合がほぼ１００％であるのに対して、５分間処理では５０％、１０分間処理では２５％、１５分間処理では４３％程度になっている。
【００２１】
図７は、酸素（Ｏ２）プラズマ処理を行った場合のＣＮを対象とした顕微ラマン分析法により測定したラマンスペクトルを示す図であり、図８はＩＧ／ＩＤ比の酸素（Ｏ２）プラズマ処理時間による変化を示す図である。図７及び図８に示すように、酸素（Ｏ２）プラズマ処理を行っていくとＩＧ／ＩＤ比が減少しており、酸素（Ｏ２）プラズマ処理によりＣＮ中に欠陥が導入されているものと推測される。
【００２２】
以上、第１の方法によれば、酸素（Ｏ２）プラズマ処理によりＣＮ中に欠陥が導入され、欠陥が導入されたＣＮとＴｉとの接触により、オーミック性の接合が得られたものと考えられる。
【００２３】
次に、低抵抗化のための第２の方法について説明する。第２の方法は、図１に示す素子を作成した後に、真空中でアニール処理を行うものである。図１０は、５００℃で５分間のアニール処理を行った後のＣＮ−ＦＥＴのドレイン電流ＩＤ−ソース−ドレイン間電圧ＶＤＳの典型的な特性を示す図である。未処理の場合の特性を示す図９と比較すると、アニール処理により明らかに線形性が良くなっていることがわかる。ＩＤｍａｘは、３．３μＡであり、未処理の場合の２５ｎＡと比較して、ＩＤｍａｘが大幅に大きくなっていることがわかる。尚、ＩＤｍａｘは、ＶＤＳ＝１Ｖ、ＶＧＳ＝−１０Ｖの時の値である。
【００２４】
図１１は、ＩＤ（ａｆｔｅｒ）／ＩＤ（ｂｅｆｏｒｅ）、すなわち、アニール前後におけるＩＤの増加率のアニール温度依存性を示す図であり、図１２は、ＩＤｍａｘのアニール温度依存性を示す図である。図１１に示すように、アニールを行うことにより、ＩＤ（ａｆｔｅｒ）／ＩＤ（ｂｅｆｏｒｅ）、の最大値及び平均値は大きくなることがわかる。また、図１２に示すように、ＩＤｍａｘに関しても、アニールを行うことによりＩＤｍａｘが大きくなり、アニール温度５００℃程度でＩＤｍａｘの最大値が得られることがわかる。
【００２５】
図１３は、アニール処理による、ＩＤ−ＶＤＳ特性の線形性の変化の様子を示す図である。図１３に示すように、ＩＤ−ＶＤＳ特性の線形性は、アニール未処理、３００℃での処理の場合には非線形特性の割合が極めて高い（ほぼ１００％）であるが、４００℃では５５％程度、５００℃では３５％程度、６００℃では５０％程度であることがわかる。以上の結果より。ＣＮ−ＦＥＴを製造した後に真空中で４００℃以上、特に５００℃程度のアニール処理を行うと、ＩＤ−ＶＤＳ特性の線形性が向上し、良好なＦＥＴ特性が得られることがわかる。
【００２６】
以上、第１の方法（ソース、ドレイン電極形成前のプラズマ処理）又は第２の方法（素子完成後のアニール処理）のいずれかの方法を用いることにより、ＣＮ−ＦＥＴのＩＤ−ＶＤＳ特性の線形性を良くすることができることがわかった。
【００２７】
尚、上記実施の形態においては、ＣＮ−ＦＥＴに関する特性改善について説明したが、その他の素子構造、例えば、ＣＮを用いた量子効果素子などにも本技術を適用することができる。また、本実施の形態においては、Ｔｉ／Ａｕ電極をソース／ドレイン電極に適用する例にして説明したが、その他、Ａｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｃｕ、Ａｌなどから選択される金属材料も適用可能である。さらに、ポリアセチレンやペンタセンなどの有機系の導電性材料も電極として使用できる。また、プラズマ処理に酸素プラズマを用いて説明したが、水素プラズマやアルゴンプラズマも用いることが可能である。要するに、プラズマ処理に用いるガスとしては、カーボンナノチューブの炭素―炭素結合を切ることが可能であるが、Ｓｉ基板や触媒金属などのカーボンナノチューブ以外の部分には作用しないものが適当である。例えば、尚、塩素やフッ素など基板や触媒金属に作用するガスは選択肢として適切とは言えない。
【産業上の利用可能性】
【００２８】
本発明は、ＣＮ−ＦＥＴ以外にも、カーボンナノチューブを用いた各種デバイスを製造する際に適用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態によるＣＮ−ＦＥＴの構造を示す断面図である。
【図２】図２（Ａ）、（Ｂ）は、第１の方法におけるステップの要部を示す図である。
【図３】酸素（Ｏ２）プラズマ処理を５分間行ったＣＮ−ＦＥＴの電流（ドレイン電流ＩＤ）−電圧（ソース−ドレイン間電圧ＶＤＳ）の典型的な特性を示す図である。
【図４】酸素（Ｏ２）プラズマ処理を１０分間行ったＣＮ−ＦＥＴの電流（ドレイン電流ＩＤ）−電圧（ソース−ドレイン間電圧ＶＤＳ）の典型的な特性を示す図である。
【図５】電極部に酸素（Ｏ２）プラズマ処理を５分、１０分、１５分と行った場合の、処理時間とＣＮ−ＦＥＴのＩＤｍａｘとの関係を示す図である。
【図６】電極部に酸素（Ｏ２）プラズマ処理を５分、１０分、１５分と行った場合のＣＮ−ＦＥＴのドレイン電流ＩＤ−ソース−ドレイン間電圧ＶＤＳ特性の非線形特性を有する素子と線形特性を有する素子との割合を示す図である。
【図７】酸素（Ｏ２）プラズマ処理を行った場合のＣＮを対象とした顕微ラマン分析法により測定したラマンスペクトルを示す図である。
【図８】ＩＧ／ＩＤ比の酸素（Ｏ２）プラズマ処理時間による変化を示す図である。
【図９】比較例として示す図であり、図３、４に示す構造と同様の構造において、酸素（Ｏ２）プラズマ処理を行わない未処理の場合におけるＣＮ−ＦＥＴの電流−電圧特性を示す図である。
【図１０】５００℃で５分間のアニール処理を行った後のＣＮ−ＦＥＴのドレイン電流ＩＤ−ソース−ドレイン間電圧ＶＤＳの典型的な特性を示す図である。
【図１１】ＩＤ（ａｆｔｅｒ）／ＩＤ（ｂｅｆｏｒｅ）、すなわち、アニール前後におけるＩＤの増加率のアニール温度依存性を示す図である。
【図１２】ＩＤｍａｘのアニール温度依存性を示す図である。
【図１３】アニール処理による、ＩＤ−ＶＤＳ特性の線形性の変化の様子を示す図である。
【符号の説明】
【００３０】
１…ｐ＋型Ｓｉ／基板、３…ＳｉＯ２酸化膜、７ａ、７ｂ…Ｃｏ／Ｐｔ触媒、１５…カーボンナノチューブ、１５ａ、１５ｂ…電極被処理領域、１７…バックゲート、２３ａ…ソース電極、２３ｂ…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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