(57)【特許請求の範囲】
【請求項１】
ウェーブレット変換の処理結果のウェーブレット係数を基に符号化データを出力する符号化装置において、
前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに「１」となるビットであるか、前記「１」となるビットよりＭＳＢ側のビットであるか、前記「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定部と、
前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定部と、
前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成部と、
前記コンテキストを基に算術符号化を行う算術符号化部と
を備えることを特徴とする符号化装置。
【請求項２】
前記パス決定部は、前記処理対象のビットを中心とする近傍８ビットを含む９ビットに対する前記タイプ情報と、前記近傍８ビットのうち前記処理対象のビットより前に処理されるビットのパス情報を基に前記処理対象のビットに対するパス情報を決定することを特徴とする請求項１記載の符号化装置。
【請求項３】
前記パス決定部は、前記処理対象のビットに対する前記タイプ情報が、
前記「１」となるビットよりＬＳＢ側のビットであることを示すタイプ情報である場合に前記パス情報をＭＲパス（Magnitude Refinement Pass）に決定し、
前記「１」となるビットであることを示すタイプ情報であって前記処理対象のビットの近傍８ビットに対するタイプ情報がすべて非有意状態である場合に前記パス情報をＣＬパス（Cleanup Pass）に決定し、
前記「１」となるビットであることを示すタイプ情報であって前記処理対象のビットの近傍８ビットに対するタイプ情報の少なくとも１つが有意状態である場合に前記パス情報をＳＰパス（Significance Propagation Pass）に決定する
ことを特徴とする請求項１記載の符号化装置。
【請求項４】
前記タイプ情報決定部を複数備え、
前記複数のタイプ情報決定部への前記各ビットの入力処理の開始時刻をずらして並列処理することを特徴とする請求項１記載の符号化装置。
【請求項５】
前記パス決定部は、前記処理対象のビットを中心とする近傍８ビットを含む９ビットに対する前記タイプ情報と、前記近傍８ビットのうち前記処理対象のビットより前に処理されるビットのパス情報を基に前記処理対象のビットに対するパス情報を決定し、
前記処理対象のビットより前に処理されるビットのパス情報が前記処理対象のビットに対するパス情報の決定前に決定されているように、前記入力処理の開始時刻がずらされる
ことを特徴とする請求項４記載の符号化装置。
【請求項６】
ウェーブレット変換の処理結果である有意状態変数で示されたウェーブレット係数を基に符号化データを出力する符号化装置において、
前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに有意となるビットであるか、前記有意となるビットよりＭＳＢ側のビットであるか、前記有意となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定部と、
前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定部と、
前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成部と、
前記コンテキストを基に算術符号化を行う算術符号化部と
を備えることを特徴とする符号化装置。
【請求項７】
ウェーブレット変換の処理結果のウェーブレット係数を基に符号化データを出力する符号化方法において、
前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに「１」となるビットであるか、前記「１」となるビットよりＭＳＢ側のビットであるか、前記「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定ステップと、
前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定ステップと、
前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成ステップと、
前記コンテキストを基に算術符号化を行う算術符号化ステップと
を備えることを特徴とする符号化方法。
【請求項８】
前記パス決定ステップにおいて、前記処理対象のビットを中心とする近傍８ビットを含む９ビットに対する前記タイプ情報と、前記近傍８ビットのうち前記処理対象のビットより前に処理されるビットのパス情報を基に前記処理対象のビットに対するパス情報を決定することを特徴とする請求項７記載の符号化方法。
【請求項９】
前記パス決定ステップにおいて、前記処理対象のビットに対する前記タイプ情報が、
前記「１」となるビットよりＬＳＢ側のビットであることを示すタイプ情報である場合に前記パス情報をＭＲパスに決定し、
前記「１」となるビットであることを示すタイプ情報であって前記処理対象のビットの近傍８ビットに対するタイプ情報がすべて非有意状態である場合に前記パス情報をＣＬパスに決定し、
前記「１」となるビットであることを示すタイプ情報であって前記処理対象のビットの近傍８ビットに対するタイプ情報の少なくとも１つが有意状態である場合に前記パス情報をＳＰパスに決定する
ことを特徴とする請求項７記載の符号化方法。
【請求項１０】
前記タイプ情報決定ステップを複数備え、
前記複数のタイプ情報ステップへの前記各ビットの入力処理の開始時刻をずらして並列処理することを特徴とする請求項７記載の符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号化装置および方法に関し、特に、ＪＰＥＧ（Joint Photographic Experts Group）２０００規格を採用した符号化装置および方法に関する。
【背景技術】
【０００２】
画像圧縮の規格としてＪＰＥＧ２０００が知られている。ＪＰＥＧ２０００の符号化方式の特徴の１つは、ウェーブレット変換（Wavelet Transform）して得たウェーブレット係数に対して、係数ビットモデリング処理と算術符号化処理を行う点にある。このようにして得られた符号化データは、ストリーム生成器を介してビットストリームとして出力される。
【０００３】
例えば非特許文献１には、コードブロックを２回スキャンするだけで、そのコードブロックの符号化を行うことが可能なアルゴリズムが示されている。
また、この他にも、係数ビットモデリング処理を高速に行う技術が、例えば、特許文献１、２、３および４に開示されている。
【非特許文献１】Novel Word-Level Algorithm of Embedded Block Coding in JPEG2000, Hung-Chi Fang, Tu-Chih Wang, Yu-Wei Chang, Ya-Yuh Shih, and Liang-Gee Chen, Graduate Institute of Electronics Eng. And Dept. of Electrical Eng. National Taiwan University
【特許文献１】特開２００５−３４１３６８号公報「ビットモデリング演算器」
【特許文献２】特開２００３−８９０６号公報「ビットモデリングの処理方法及びそれを用いる処理回路」
【特許文献３】特開２００３−３２４９６号公報「画像符号化装置および方法」
【特許文献４】特開２００２−１５９００９号公報「エントロピ符号化及び復号化方法とその装置」
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、ビットモデリング処理を高速に行うことを可能とした符号化装置および方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の第１態様の符号化装置は、ウェーブレット変換の処理結果のウェーブレット係数を基に、符号化データを出力する符号化装置において、前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定部と、それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするバッファ部と、バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定部と、前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成部と、生成されたコンテキストを基に、算術符号化を行う算術符号化部を備えることを特徴とする符号化装置である。
【０００６】
ここで、タイプ決定部によって、ウェーブレット係数の各ビットを深さ方向に並列に処理して得たタイプ情報が、それぞれのビットの深度毎にバッファ部にバッファリングされ、そのバッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報がパス決定部によって決定される。そして、そのタイプ情報に対して決定されたパス情報を基に、コンテキスト生成部によってコンテキストが生成される。
【０００７】
このため、バッファ部以降の処理をビットプレーン毎に並列に行うことが可能となり、ビットモデリング処理を高速に行うことができる。
第１態様の符号化装置において、前記タイプ決定部は、コードブロックを構成するそれぞれのビットプレーンの対応するストライプ毎に備えられ、前記バッファ部、パス決定部、コンテキスト生成部は、ビットプレーン毎に、かつ、そのビットプレーン内のストライプ毎に備えられ、前記タイプ決定部に対して、そのストライプのビットプレーン内での位置に応じて、ウェーブレット係数の各ビットを深さ方向に並列に入力する処理の開始時刻をずらしてもよい。
【０００８】
このようにすれば、１つのビットプレーンを処理する場合に、ストライプを略並列に処理できるので、ビットモデリング処理をさらに高速に行うことができる。
本発明の第２態様の符号化装置は、ウェーブレット変換の処理結果である有意状態変数で示されたウェーブレット係数を基に、符号化データを出力する符号化装置において、前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに有意となるビットであるか、その初めに有意となるビットよりＭＳＢ側のビットであるか、その初めに有意となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定部と、それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするバッファ部と、バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定部と、前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成部と、生成されたコンテキストを基に、算術符号化を行う算術符号化部を備えることを特徴とする符号化装置である。
【０００９】
本発明の第３態様の符号化方法は、ウェーブレット変換の処理結果のウェーブレット係数を基に、符号化データを出力する符号化方法において、前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定ステップと、それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするステップと、バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定ステップと、前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成ステップと、生成されたコンテキストを基に、算術符号化を行う算術符号化ステップを備えることを特徴とする符号化方法である。
本発明の他の態様の符号化装置は、ウェーブレット変換の処理結果のウェーブレット係数を基に符号化データを出力する符号化装置において、前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに「１」となるビットであるか、前記「１」となるビットよりＭＳＢ側のビットであるか、前記「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定部と、前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定部と、前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成部と、前記コンテキストを基に算術符号化を行う算術符号化部とを備えることを特徴とする符号化装置である。
本発明の更に他の態様の符号化装置は、ウェーブレット変換の処理結果である有意状態変数で示されたウェーブレット係数を基に符号化データを出力する符号化装置において、前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに有意となるビットであるか、前記有意となるビットよりＭＳＢ側のビットであるか、前記有意となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定部と、前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定部と、前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成部と、前記コンテキストを基に算術符号化を行う算術符号化部とを備えることを特徴とする符号化装置である。
本発明の他の態様の符号化方法は、ウェーブレット変換の処理結果のウェーブレット係数を基に符号化データを出力する符号化方法において、前記ウェーブレット係数が量子化された値の各ビットがＭＳＢ側からＬＳＢ側に深さ方向に並列に入力され、前記各ビットに対して、ＭＳＢ側から見て初めに「１」となるビットであるか、前記「１」となるビットよりＭＳＢ側のビットであるか、前記「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ情報決定ステップと、前記決定された各タイプ情報を基に処理対象のビットに対するパス情報を決定するパス決定ステップと、前記各タイプ情報と前記パス情報を基にコンテキストを生成するコンテキスト生成ステップと、前記コンテキストを基に算術符号化を行う算術符号化ステップとを備えることを特徴とする符号化方法である。
【発明の効果】
【００１０】
本発明によれば、バッファ部以降の処理をビットプレーン毎に並列に行うことが可能となり、ビットモデリング処理を高速に行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
なお、本実施形態の符号化装置は、ＪＰＥＧ（Joint Photographic Experts Group）２０００規格を採用したものである。
【００１２】
図１は、ＪＰＥＧ２０００規格を採用した符号化装置を示す図である。
図１において、ウェーブレット変換器１１は、画像データを入力し、その入力した画像データに対してウェーブレット変換を行い、その処理結果のウェーブレット係数をエントロピ符号化器１２に出力する。
【００１３】
エントロピ符号化器１２は、ビットモデリング演算器１３と算術符号化器１４から構成される。エントロピ符号化器１２は、画素（ウェーブレット係数）が量子化された値の各ビットが、ＭＳＢ（Most Significant Bit）側からＬＳＢ（Least Significant Bit）側に深さ方向に格納された複数のビットプレーン（コードブロック）をウェーブレット変換の処理結果として受け取り、それらビットプレーンを基に、ビットモデリング処理を行って、コンテキストおよびシンボル（ウェーブレット係数のそれぞれのビット値）を処理結果として算術符号化器１４に渡す。なお、ビットプレーンとは、同一深度のビットを集めたプレーンのことである。
【００１４】
算術符号化器１４は、そのコンテキストとシンボルに対して算術符号化を行う。算術符号化されたデータ（符号化データ）は、ストリーム生成器１５を介してビットストリームとして出力される。
【００１５】
本実施形態の処理方法と比較する意味で、以下に従来のビットモデリングの処理方法を説明する。
従来の場合、ビットモデリング処理においては、ビットプレーン上の各ビットのパス情報を決定し、そのパス情報と、処理対象とするビットの近傍８ビットの有意状態変数（有意または非有意の値を持つ。通常、有意＝「１」、非有意＝「０」に対応させる）の値を基に、その処理対象とするビットのコンテキストを算出している。
【００１６】
ここで、有意状態とは、量子化されたウェーブレット係数の各ビットをＭＳＢ側からＬＳＢ側に見ていくときに、初めに、「１」の値を持つビットよりＭＳＢ側の各ビットを非有意、それよりＬＳＢ側の各ビットを有意とすることで、それぞれのビットに対して定義される状態のことである。
【００１７】
なお、初めに、「１」の値を持つビットは、有意にも非有意にもなり得る。すなわち、そのビットの８近傍に含まれるビットのうちで、そのビットより前に処理を行ったビット中に、パス情報が（後述する）ＳＰパスに分類されたビットが（少なくとも１つ）ある場合は有意、それ以外は非有意になる。
【００１８】
パスには、以下の３種類がある。
ＳＰパス（Significance Propagation Pass）・・・量子化されたウェーブレット係数の各ビットをＭＳＢ側からＬＳＢ側に見ていくときに、初めに、「１」の値を持つ深度のビットプレーンにおいて、その「１」の値を持ったビット（処理対象のビット）の図２に示すような８近傍中に少なくとも１つ有意であるビットがある場合、その「１」の値を持ったビットは、ＳＰパスに分類される。なお、初めに、「１」の値を持つビットがその８近傍中に含まれている場合は、そのビットが処理対象とするビットより前に処理されたビットであれば、そのビットがＳＰパスに分類されていれば有意、それ以外、すなわち、後に処理されるビットであった場合や、前に処理されるビットであっても、そのビットのパス情報がＳＰパス以外のパスに分類されている場合は、非有意となる。
ＭＲパス（Magnitude Refinement Pass）・・・処理対象のウェーブレット係数のビットが有意であれば、そのウェーブレット係数のビットは、ＭＲパスに分類される。
ＣＬパス（Cleanup Pass）・・・ＳＰパス、ＭＲパスに分類されなかったウェーブレット係数のビットは、ＣＬパスに分類される。
【００１９】
図３Ａは、従来のビットモデリング処理の概要を説明する図である。
従来のビットモデリング処理では、ビットプレーンをＭＳＢ側からＬＳＢ側に１プレーンずつ処理する。図３Ａの有意ＲＡＭ２１は、処理するビットプレーン内のそれぞれの（係数）ビットに対応する有意状態を保持する。そして、図３Ｂに示すように、有意ＲＡＭ２１に保持される、それぞれのビットプレーンに対して、ＳＰパスの決定、決定されたパス情報に基づくコンテキストの生成、ＭＲパス情報の決定、決定されたパス情報に基づくコンテキストの生成、ＣＬパス情報の決定、決定されたパス情報に基づくコンテキストの生成が行われる。ただし、最もＭＳＢ側のビットプレーンでは、ＣＬパス情報の決定、および、決定されたパス情報に基づくコンテキストの生成しか行わない。
【００２０】
すなわち、図３ＡのＳＰ符号化器２２は、ウェーブレット係数の処理対象とするビットを入力するとともに、そのビットの有意状態、および、そのビットの８近傍の有意状態を有意ＲＡＭから取得する。また、ＳＰ符号化器は、その８近傍に少なくとも１つ有意なビットが含まれていた場合、処理対象のビットのパス情報を「ＳＰパス」に決定するとともに、その決定したパス情報および８近傍有意状態を用いてコンテキストを生成する。
【００２１】
ＭＲ符号化器２３は、ウェーブレット係数の処理対象とするビットを入力するとともに、そのビットの有意状態を有意ＲＡＭから取得して、そのビットの有意状態が「有意」であればそのビットのパス情報を「ＭＲパス」に決定する。また、ＭＲ符号化器２３は、その決定したパス情報および８近傍有意状態を用いてコンテキストを生成する。
【００２２】
ＣＬ符号化器２４は、ＳＰパス、ＭＲパスに分類されなかったウェーブレット係数のビットを「ＣＬパス」として決定するとともに、その決定したパス情報および８近傍有意状態を用いてコンテキストを生成する。
【００２３】
再び、本実施形態の説明に戻る。
上述したように、有意状態、ＳＰパスは、相互に関連し合って、他方の判定に影響を及ぼす。そして、これら有意状態、ＳＰパスは、ビットの処理順序にも依存して定義される量である。このように、ＳＰパスに関連する処理は、ビットモデリング全体の処理の中で、他の部分より複雑である。
【００２４】
本実施形態では、有意状態に近い情報であって、その有意情報より容易に分類可能なタイプ情報を定義する。そして、ウェーブレット係数の各ビットに対して、タイプ情報を算出する。算出されたタイプ情報は、バッファにバッファリングされる。そして、処理対象とするビットのタイプ情報と、その処理対象とするビットの８近傍のビットのタイプ情報と、その処理対象とするビットの８近傍に属するビットであって、その処理対象とするビットより前に処理されたビットのパス情報を用いて、その処理対象とするビットの８近傍の有意状態を一時的に生成して、その生成した８近傍の有意状態と、その処理対象とするビットのタイプ情報から、その処理対象とするビットのパス情報を決定する。
【００２５】
そして、その数サイクル後、再び、処理対象とするビットの８近傍の有意状態を一時的に生成して、その生成した有意情報と、パス情報と、タイプ情報を用いて、処理対象とするビットのコンテキストを生成する。このように本実施形態では、ＳＰパスに関連する処理に引きずられて、ビットモデリングの処理全体が遅延することをなるべく避けるようにしている。
【００２６】
なお、ビットモデリング処理は、図４に示すようなコードブロック毎に実行される。コードブロックは、ウェーブレット係数の各ビットを深さ方向に階層的に配置した直方体である。このコードブロックは、ウェーブレット係数の各ビットのうち、同一深度のビットを集めたビットプレーンに分割される。
【００２７】
それぞれのビットプレーンに対して、ビットモデリング処理を行う場合、図５に示すように、そのビットプレーンの左上のビットから縦方向（下方向）に４ビット処理する。そして、その左上のビットの１つ右のビットに移動して、そこから、縦方向（下方向）に４ビット処理する。このようにして、ビットプレーンの上端のビットを始点として下方向への４ビットの処理をそのビットプレーンの右端まで行ったら、続いて、そのビットプレーンの左端の上から５番目のビットから下方向に４ビット処理する。そして、左端の上から５番目のビットの１つだけ右のビットに移動して、そこから下方向に４ビット処理する。このように走査を繰り返すことで、１つのビットプレーン内のビットを順次処理する。
【００２８】
すなわち、ビットプレーンは、このような４ビットの幅を持つ帯状のストライプに分割され、そのストライプを順に走査することによって、そのビットプレーンのビットモデリング処理は行われる。
【００２９】
図６は、本発明の一実施形態のビットモデリング演算器の全体構成を示すブロック図である。
図６において、ビットモデリング演算器３０は、コードブロックを構成するそれぞれのビットプレーンの対応するストライプから出力されたウェーブレット係数の各ビットを深さ方向に並列に入力して、各ビットに対するタイプ情報を出力するタイプ分類器３１１、３１２、３１３、・・・３１ｎ（ｎは、ビットプレーンを構成するストライプの数）、それぞれのタイプ分類器から出力されたタイプ情報をバッファリングするとともに、そのバッファリングされたタイプ情報に対応するパス情報を決定するバッファ部３３１，ｍ、３３１，ｍ−１・・・３３１，０、３３２，ｍ、３３２，ｍ−１、・・・３３２，０、３３３，ｍ、３３３，ｍ−１、・・・３３３，０、・・・、３３ｎ，ｍ、３３ｎ，ｍ−１、・・・、３３ｎ，０、それぞれのバッファ部から出力されたタイプ情報およびパス情報を用いて、そのタイプ情報に対応するコンテキストを生成するコンテキスト生成部３４１，ｍ、３４１，ｍ−１・・・３４１，０、３４２，ｍ、３４２，ｍ−１、・・・３４２，０、３４３，ｍ、３４３，ｍ−１、・・・３４３，０、・・・、３４ｎ，ｍ、３４ｎ，ｍ−１、・・・、３４ｎ，０、を備える。なお、ウェーブレット係数は、（ｍ＋１）ビットとしている。また、タイプ分類器に対して、そのストライプのビットプレーン内での位置に応じて、ウェーブレット係数の各ビットを深さ方向に並列に入力する処理の開始時刻をずらしている。
【００３０】
すなわち、パス分類器において処理しているストライプのタイプ情報について、８近傍の有意状態を求めるに際して、その８近傍に含まれていて、前処理となるビットを１つ前のストライプから取得する場合に、その前処理となるビットに対してはすでに１つ前のストライプにおいてパス情報が決定されているように、その処理の開始時刻をストライプ毎にずらしている。
【００３１】
図７は、図６のうちで、１つのストライプについての処理を行うユニットを示した図である。図７は、図６で上から見ていたいずれかの行を横から見た場合に相当する。
図７において、タイプ分類器４１ｋは、ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対するタイプ情報を出力する。
【００３２】
タイプ分類器４１ｋは、このユニットが処理するストライプのビットプレーン上の位置（この場合、ビットプレーン内のｋ番目のストライプである）に応じて、所定量だけ、開始時刻をずらして入力された、ウェーブレット係数の各ビット（ｍ、ｍ−１、・・・、１、０）に対して、それぞれのタイプ情報を求めて出力する。
【００３３】
タイプ分類器４１ｋは、ウェーブレット係数の各ビットに対して、図８Ａに示すように、ＭＳＢ側から見て、初めに「１」となるビットであるか（タイプ「Ｙ」）、その初めに「１」となるビットよりＭＳＢ側のビットであるか（タイプ「Ｘ」）、その初めに「１」となるビットより１つだけＬＳＢ側のビットであるか（タイプ「Ｚ’」）、または、その１つだけＬＳＢ側のビットよりもさらにＬＳＢ側のビットであるか（タイプ「Ｚ」）によって、入力した各ビットに対してタイプ情報を決定する。
【００３４】
図８Ｂは、タイプ分類器４１ｋのハード構成を示す図である。
図８Ｂにおいて、タイプ分類器４１ｋは、タイプ選択部４７ｋ，ｍ、４７ｋ，ｍ−１、・・・、４７ｋ，０を備える。
【００３５】
タイプ選択部４７ｋ，ｍは、初期値としてのタイプ情報「Ｘ」と、最もＭＳＢ側のウェーブレット係数のビット（ｍ番目のビット）を入力として受け取り、その最もＭＳＢ側のウェーブレット係数のビットに対するタイプ情報を出力する。タイプ選択部４７ｋ，ｍの出力は、後段のストライプバッファにバッファリングされるとともに、最もＭＳＢ側のビットより１つだけＬＳＢ側のビット（ｍ−１番目のビット）を処理するタイプ選択部４７ｋ，ｍ−１にも入力される。
【００３６】
タイプ選択部４７ｋ，ｍ−１は、そのタイプ選択部４７ｋ，ｍの出力と、ｍ−１番目のビットを入力して、そのｍ−１番目のビットに対するタイプ情報を出力する。
このようにして、最もＬＳＢ側のビット（０番目のビット）まで、タイプ情報が出力される。
【００３７】
図８Ｃは、図８Ｂのそれぞれのタイプ選択部が内蔵するロジックを示した表である。
図８Ｃに示すように、前段の出力が「Ｘ」である場合は、入力したビットが「０」ならば、「Ｘ」を出力し、入力したビットが「１」ならば、「Ｙ」を出力する。
【００３８】
また、前段の出力が「Ｙ」である場合は、入力したビットの値によらず「Ｚ’」を出力する。また、前段の出力が「Ｚ’」である場合は、入力したビットの値によらず「Ｚ」を出力する。また、前段の出力が「Ｚ」である場合は、入力したビットの値によらず「Ｚ」を出力する。
【００３９】
このように、タイプ分類処理では、コードブロックを縦切りにして、それぞれのビットプレーンの対応するストライプのビットを深さ方向に並列に処理するとともに、バッファ部以降の処理では、コードブロックを横切りにして、それぞれのビットプレーンを並列に処理している。また、個々のビットプレーンに含まれるそれぞれのストライプの位置に応じて、後述の処理順を崩さないように、あらかじめ、タイプ分類処理の開始時刻をずらして、ビットプレーン内のストライプについても略並列に処理している。これにより、高速なビットモデリング処理が実現可能となる。
【００４０】
図９は、バッファ部が備えるストライプバッファの構成をより詳細に示す図である。
ストライプバッファ５０は、処理順で連続した複数のビットに対応するタイプ情報をバッファリングするバッファ（ＦＩＦＯ、First-In First-Out）である。このストライプバッファ５０は、複数個（図では、３２個、通常、４の倍数）の遅延器（図では、四角により表示）をチェーン状に連結したものである。
【００４１】
図１０Ａに示すように、タイプ分類器によって処理されたビットに対応するタイプ情報「０」（この番号は、遅延器に格納されるデータの識別子として使用される場合もあれば、遅延器自身に対する識別子として使用される場合もある）が、先頭の遅延器に１サイクル目に入力され、続く２サイクル目には、図１０Ｂに示すように、先頭の遅延器にラッチされたタイプ情報「０」が２番目の遅延器にラッチされるとともに、次のビットに対応するタイプ情報「１」が先頭の遅延器にラッチされる。
【００４２】
このようにして、例えば、３２サイクル目には、図９に示すように、「０」〜「３１」までの３２個のタイプ情報がストライプバッファ５０にラッチされる。
なお、図９において、符号５１で示される領域の中心の遅延器にラッチされたビット（タイプ情報）に対してパス情報が決定される。
【００４３】
また、図９の符号５２で示される領域の中心の遅延器にラッチされたビット（タイプ情報）に対してコンテキストが生成される。
図１１Ａは、ビットプレーン上の連続する３つのストライプのビットの一例を示す図である。この例では、対象とするビットプレーンは、左右方向に８ビットの幅を持っている。図１１Ａにおいて、破線内に含まれるビット、すなわち、ストライプの中央の２行に含まれるビットは、図１１Ｂの符号６１に示されるように、そのビットが処理対象となっても、そのビットの８近傍がストライプ内に含まれるようなビットである。このようなビットを処理対象とするときは、そのストライプ内での処理順によって、その処理対象とするビットの８近傍に含まれるビットに対してその処理対象のビットより前に処理されるビット（前処理のビット）と後に処理されるビット（後処理のビット）が決定される。例えば、図１１Ｂの符号６１で示される領域では、処理対象ビット「４１」に対して、「３６」、「３７」、「３８」、「４０」が前処理のビットであり、「４２」、「４４」、「４５」、「４６」が後処理のビットである。
【００４４】
一方、図１１Ａにおいて、破線内に含まれないビット、すなわち、ストライプの両端の行に含まれるビットは、図１１Ｂの符号６２および６３に示されるように、そのビットが処理対象となった場合に、そのビットの８近傍がストライプ間にまたがるようなビットである。このようなビットを処理対象とするときは、以下の２通りの場合が存在する。
１．前のストライプに８近傍の一部が含まれる場合。この場合は、前のストライプ（ここでは、８近傍のうちの３つを含むストライプを「前のストライプ」と呼ぶ）に含まれるビットの方が、処理対象のビットが含まれるストライプより、前に処理される（ことになっている）ので、その処理対象とするビットの８近傍に含まれるビットのうちで、前のストライプに含まれる３ビットは、その処理対象のビットより前に処理されるビットになる。例えば、図１１Ｂの符号６２で示される領域では、処理対象ビット「５２」に対して、「１９」、「２３」、「２７」、「４８」、「４９」が前処理のビットであり、「５３」、「５６」、「５７」が後処理のビットである。
２．後のストライプに８近傍の一部が含まれる場合。この場合は、後のストライプ（ここでは、８近傍のうちの３つを含むストライプを「後のストライプ」と呼ぶ）に含まれるビットの方が、処理対象のビットが含まれるストライプより、後に処理される（ことになっている）ので、その処理対象とするビットの８近傍に含まれるビットのうちで、後のストライプに含まれる３ビットは、その処理対象のビットより後に処理されるビットになる。例えば、図１１Ｂの符号６３で示される領域では、処理対象ビット「５１」に対して、「４６」、「４７」、「５０」が前処理のビットであり、「５４」、「５５」、「７６」、「８０」、「８４」が後処理のビットである。
【００４５】
図１２Ａは、図１１Ａの各ビットに対するタイプ情報がストライプバッファ６５１、６５２、６５３に格納された状態を示している。
図１２Ｂは、図１１Ｂに符号６１、６２および６３で示される処理領域が、ストライプバッファ上にどのように配置されるかを示す図である。
【００４６】
図１１Ｂの符号６１で示される領域（「４１」のビットを処理対象とする８近傍）は、図１２Ｂにおいても、１つのストライプバッファ内の領域６６に保持されている。
これに対して、図１１Ｂにおいて、２つのストライプ間にまたがっていた処理領域（「５２」のビットを処理対象とする８近傍、「５１」のビットを処理対象とする８近傍）は、図１２Ｂにおいては、２つのストライプバッファに分断されて保持されている。例えば、図１１Ｂの符号６２の領域内のビットに対するタイプ情報は、ストライプバッファ６５１内の領域６７ｂとストライプバッファ６５２内の領域６７ａに保持され、図１１Ｂの符号６３の領域内のビットに対するタイプ情報は、ストライプバッファ６５２内の領域６８ａとストライプバッファ６５３内の領域６８ｂに保持される。
【００４７】
すなわち、ストライプバッファにバッファリングされた処理対象とするタイプ情報に対して、パス情報を決定する際に、その処理対象とするタイプ情報に対する８近傍のタイプ情報を使用する場合、少なくともその一部は、場合によっては、近接するストライプバッファから取得する必要がある。パス情報の決定に使用される前処理のパス情報についても同様である。
【００４８】
図１３は、バッファ部８０の構成を示すブロック図である。図１３に示すように、バッファ部８０は、ストライプバッファ８１と、８近傍有意状態生成部８５および８７と、パス決定部８６を備える。
【００４９】
ストライプバッファ８１上に設定された領域８２の中心の遅延器にラッチされたタイプ情報に対して、パス決定処理がパス決定部８６によって実行される。
パス決定処理においては、タイプ情報が「Ｘ」に分類されたビットについては処理を行わない。タイプ情報が「Ｘ」のビットは常に「ＣＬパス」に分類されるためである。また、タイプ決定処理においては、タイプ情報が「Ｚ」または「Ｚ’」に等しいビットのパス情報を「ＭＲパス」に決定する。そして、タイプ情報が「Ｘ」、「Ｚ」、「Ｚ’」のいずれでもなく、８近傍の有意状態がすべて「０（非有意）」であるもの、すなわち、タイプ情報が「Ｙ」で、その８近傍の有意状態がすべて「０」であるものを「ＣＬパス」に決定する。
【００５０】
残り、すなわち、タイプ情報が「Ｙ」で、その８近傍の有意状態のうち、少なくとも１つが「１（有意）」であるものを「ＳＰパス」に決定する。
このように、パス決定処理において、処理対象とするビットの８近傍の有意状態が参照されているため、図１３に示すように、８近傍有意状態生成部８５は、処理対象とするビットに対する８近傍の有意状態を生成している。
【００５１】
なお、実際には、８近傍有意状態生成部８５は、処理対象のビットのタイプ情報が「Ｙ」である場合、すなわち、そのビットプレーン上で、ＭＳＢ側から見て初めてビットの値が「０」から「１」に変わった場合に、そのパス情報の決定での使用を前提として、８近傍の有意状態を生成している。
【００５２】
例えば、図１３の遅延器「９」のタイプ情報が「Ｙ」である場合、８近傍有意状態生成部８５は、図１４Ａおよび図１４Ｂに示すような表を参照して、処理対象とするビットの８近傍の有意状態を生成する。
【００５３】
図１４Ｂは、処理対象ビット「Ｃ」とその８近傍「ＮＢ（０）」〜「ＮＢ（７）」を示した図である。
図１４Ａは、図１４Ｂに示す８近傍のビットのタイプ情報と、その８近傍のそれぞれのビットが、処理対象とするビット「Ｃ」よりも前に処理されるビットであるか後に処理されるビットであるかを基に、処理対象とするビット「Ｃ」に対する８近傍の有意／非有意を決定する表である。この表からも明らかなように、８近傍のビットのタイプ情報が、「Ｘ」であれば処理順に関係なく有意状態は「非有意」となり、また、８近傍のビットのタイプ情報が、「Ｚ」または「Ｚ’」であれば処理順に関係なく有意状態は「有意」となる。また、８近傍のビットのタイプ情報が、「Ｙ」である場合も、そのビットが処理対象とするビット「Ｃ」よりも後に処理される場合は、有意状態は「非有意」となる。
【００５４】
８近傍のビットのタイプ情報が「Ｙ」であって、そのビットが処理対象のビット「Ｃ」より前に処理される場合、その前に処理されたビットのパス情報が「ＳＰパス」であれば、処理対象のビット「Ｃ」の有意状態は「有意」となり、その前に処理されたビットのパス情報が「ＳＰパス以外のパス」であれば、処理対象のビット「Ｃ」の有意状態は「非有意」となる。図１４Ａの表が図１３の８近傍有意状態生成部８５および８７に内蔵されているということができる。
【００５５】
図１５は、パス決定部８６によって実行されるパス決定処理のフローチャートである。
図１５において、まず、ステップＳ１０１で、パス決定部８６は、処理対象とするビットのタイプ情報（遅延器「９」にラッチされた値）が「Ｘ」に等しいかどうかを判定する。
【００５６】
ステップＳ１０１で処理対象とするビットのタイプ情報が「Ｘ」に等しいと判定された場合、一連の処理を終了する。この場合、処理対象とするビットのタイプ情報は初期化されたままである。
【００５７】
一方、ステップＳ１０１で処理対象とするビットのタイプ情報が「Ｘ」に等しくないと判定された場合、ステップＳ１０２において、そのタイプ情報が「Ｚ」または「Ｚ’」に等しいかどうかが判定される。
【００５８】
ステップＳ１０２で処理対象とするビットのタイプ情報が「Ｚ」または「Ｚ’」に等しいと判定された場合、ステップＳ１０３において、その処理対象とするビットのタイプ情報が「ＭＲパス」に決定されて、一連の処理が終了する。
【００５９】
一方、ステップＳ１０２で処理対象とするビットのタイプ情報が「Ｚ」および「Ｚ’」に等しくないと判定された場合、ステップＳ１０４において、図１３の８近傍有意状態生成部８５によって生成された、８近傍の有意状態（8 Neighbor Significant State、図１３中では、８ＮＢ−ＳＳと略記）がすべて「０（非有意）」であるかどうかが判定される。
【００６０】
ステップＳ１０４で８近傍の有意状態がすべて「０（非有意）」と判定された場合、ステップＳ１０５において、その処理対象とするビットのタイプ情報が「ＣＬパス」に決定されて、一連の処理が終了する。
【００６１】
一方、ステップＳ１０４で８近傍の有意状態において、少なくとも１つ「１（有意）」なビットがあると判定された場合、ステップＳ１０６において、その処理対象とするビットのタイプ情報が「ＳＰパス」に決定されて、一連の処理が終了する。
【００６２】
なお、本実施形態においては、ビットプレーン内において、ストライプからのタイプ情報のストライプバッファへの出力は、１つ前のストライプのタイプ情報がその１つ前のストライプバッファへ出力されてから８サイクルだけずらして（遅延して）開始される。
【００６３】
このようにすれば、処理対象とするビットのパス情報の決定に際して、８近傍の有意状態を参照する必要がある場合でも、その８近傍の有意状態の生成に用いる前処理のビットに対するパス情報が決定済みであることが保障できる。
【００６４】
図１３のパス決定部８６は、ストライプバッファ８１上の領域８２の中心の遅延器「９」のタイプ情報に対するパス情報を決定する。この遅延器「９」にラッチされたタイプ情報に対応するビットがストライプ上で、中央の２行に位置するか、他のストライプと接する端部の２行に位置するかによって、８近傍有意状態生成部８５が、その処理対象のタイプ情報に対する８近傍として参照するビットが変更される。
【００６５】
ストライプバッファ８１上の領域８４は、自身の１つ後（１つ下）のストライプバッファに渡す８近傍のうちの３ビットを示す領域であり、領域８３は、自身の１つ前（１つ上）のストライプバッファに渡す８近傍のうちの３ビットを示す領域である。
【００６６】
すなわち、上のストライプに接する位置に処理対象のビットがある場合は、１つ上のストライプバッファの領域８４に対応する位置から受け取っているタイプ情報（およびそのパス情報）を選択する制御が実行され、下のストライプに接する位置に処理対象のビットがある場合は、１つ下のストライプバッファの領域８３に対応する位置から受け取っているタイプ情報を選択する制御が実行される。
【００６７】
図１２Ａおよび図１６を参照して図１３の８近傍有意状態生成部８５の入力側で行われる８近傍の選択処理について説明する。
図１２Ａのストライプバッファ６５２の遅延器「５４」内のタイプ情報を処理対象とする。このとき、図１６に示すように、遅延器「５９」、「５５」、「５１」の領域８２ａ、遅延器「５８」、「５４」、「５０」の領域８２ｂ、遅延器「５７」、「５３」、「４９」の領域８２ｃ、１つ下のストライプバッファ６５３から受け取る、遅延器「９５」、「９１」、「８７」の領域８３’、１つ上のストライプバッファ６５１から受け取る、遅延器「２１」、「１７」、「１３」の領域８４’、が、遅延器「５４」に対する８近傍の領域を決定する際の候補となる。
【００６８】
すなわち、図１２Ａの遅延器「５４」のタイプ情報に対応するビットがストライプの中央の２行に含まれていれば、図１６の領域８２ａ、８２ｂ、８２ｃを合わせた領域が、遅延器「５４」のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００６９】
また、図１２Ａの遅延器「５４」のタイプ情報に対応するビットがストライプの上端の行に含まれていれば、図１６の領域８２ａ、８２ｂ、８４’を合わせた領域が、遅延器「５４」のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００７０】
また、図１２Ａの遅延器「５４」のタイプ情報に対応するビットがストライプの下端の行に含まれていれば、図１６の領域８２ｂ、８２ｃ、８３’を合わせた領域が、遅延器「５４」のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００７１】
図１７、図１８、図１９は、図１１Ｂのビット「４１」、「５１」、「５２」がストライプバッファにおいて処理対象となった場合の８近傍のタイプ情報として使用する領域を示した図である。
【００７２】
図１７のサイクルでは、ストライプバッファ６５２の処理対象の遅延器に、図１１Ｂのビット「４１」に対応するタイプ情報がラッチされている。この場合、ビット「４１」は、ストライプの中央の２行に含まれるので、領域８２ａ、８２ｂ、８２ｃを合わせた領域が、処理対象のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００７３】
図１８のサイクルでは、ストライプバッファ６５２の処理対象の遅延器に、図１１Ｂのビット「５１」に対応するタイプ情報がラッチされている。この場合、ビット「５１」は、ストライプの下端の行に含まれるので、領域８２ｂ、８２ｃ、８３’を合わせた領域が、処理対象のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００７４】
図１９のサイクルでは、ストライプバッファ６５２の処理対象の遅延器に、図１１Ｂのビット「５２」に対応するタイプ情報がラッチされている。この場合、ビット「５２」は、ストライプの上端の行に含まれるので、領域８２ａ、８２ｂ、８４’を合わせた領域が、処理対象のタイプ情報に対応する８近傍のタイプ情報を保持する領域となる。
【００７５】
なお、図１３には、８近傍有意状態生成部が２つある。これは、図１３のストライプバッファ８１中に、処理対象とするタイプ情報を保持する遅延器が２つあることに対応している。図１３からは定かでないが、遅延器「１９」についても、８近傍の有意状態を８近傍有意状態生成部８７によって生成している。ここで、生成された８近傍の有意状態は、後段のコンテキスト生成部において使用される。
【００７６】
図２０は、コンテキスト生成部の構成を示すブロック図である。
図２０において、コンテキスト生成部９０は、パス情報と、８近傍の有意状態を入力して、ランレングスに対応するパターンを検出したときに、そのランレングスに対応するコンテキストを生成するランレングス生成部９１、パス情報と、８近傍の有意状態を入力して、ユニフォームに対応するパターンを検出したときに、そのユニフォームに対応するコンテキストを生成するユニフォーム生成部９２、タイプ情報と、そのタイプ情報に対応するパス情報と、そのタイプ情報のビットの８近傍有意状態を入力して、そのビットに対するコンテキストを生成する符号化器９３と、パス情報と、ランレングス生成部９１の出力と、ユニフォーム生成部９２の出力と、符号化器９３の出力と、コードブロックの対応するビットを入力して、内蔵するロジック（ランレングスは対応するＣＬパスに優先する等）を基に、コンテキストの選択処理を行って、その選択結果のコンテキストと、シンボル（そのコンテキストに対応するウェーブレット係数のビット）を出力するセレクタ９４を備える。
【００７７】
符号化器９３は、例えば、タイプ情報として「Ｘ」を入力した場合、そのビットに対するパス情報が「ＣＬパス」であるとみなしてコンテキストを生成する。
また、符号化器９３は、最初のＭＲパスであることを示すタイプ情報「Ｚ’」と、２番目以降のＭＲパスであることを示すタイプ情報「Ｚ」との違いを反映してコンテキストを生成する。
【００７８】
本発明は下記構成でもよい。
（付記１）  ウェーブレット変換の処理結果のウェーブレット係数を基に、符号化データを出力する符号化装置において、
前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定部と、
それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするバッファ部と、
バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定部と、
前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成部と、
生成されたコンテキストを基に、算術符号化を行う算術符号化部を備えることを特徴とする符号化装置。
（付記２）  前記パス決定部は、処理対象とするタイプ情報に対する８近傍のタイプ情報と、その８近傍のうちで、処理対象に対して前処理となるビットのパス情報を基に、その８近傍の有意状態を生成するとともに、
その生成された８近傍の有意状態と、処理対象とするタイプ情報を基に、その処理対象とするタイプ情報に対するパス情報を決定することを特徴とする付記１記載の符号化装置。
（付記３）  前記パス決定部は、前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットよりＬＳＢ側のビットであることを示すタイプ情報である場合に、その処理対象とするタイプ情報に対するパス情報をＭＲパス（Magnitude Refinement Pass）に決定し、
前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットであって、その処理対象のタイプ情報の８近傍の有意状態がすべて非有意である場合に、その処理対象とするタイプ情報に対するパス情報をＣＬパス（Cleanup Pass）に決定し、
前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットであって、その処理対象のタイプ情報の８近傍の有意状態の少なくとも１つが有意である場合に、その処理対象とするタイプ情報に対するパス情報をＳＰパス（Significance Propagation Pass）に決定することを特徴とする付記１記載の符号化装置。
（付記４）  前記タイプ決定部は、コードブロックを構成するそれぞれのビットプレーンの対応するストライプ毎に備えられ、
前記バッファ部、パス決定部、コンテキスト生成部は、ビットプレーン毎に、かつ、そのビットプレーン内のストライプ毎に備えられ、
前記タイプ決定部に対して、そのストライプのビットプレーン内での位置に応じて、ウェーブレット係数の各ビットを深さ方向に並列に入力する処理の開始時刻をずらしたことを特徴とする付記１記載の符号化装置。
（付記５）  前記パス決定部において処理しているタイプ情報について、８近傍の有意状態を求めるに際して、その８近傍に含まれていて、前処理となるビットをそのパス決定部に対応するストライプの１つ前のストライプから取得する場合に、その前処理となるビットに対してはすでに１つ前のストライプにおいてパス情報が決定されているように、前記タイプ決定部に対する処理の開始時刻をストライプ毎にずらしたことを特徴とする付記４記載の符号化装置。
（付記６）  前記タイプ決定部は、前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットより１つだけＬＳＢ側のビットであるか、または、その１つだけＬＳＢ側のビットよりもさらにＬＳＢ側のビットであるか、を示すタイプ情報を決定し、
前記コンテキスト生成部は、前記初めに「１」となるビットより１つだけＬＳＢ側のビットであることを示すタイプ情報を用いて、最初のＭＲパスに対するコンテキストを生成することを特徴とする付記１記載の符号化装置。
（付記７）  ウェーブレット変換の処理結果である有意状態変数で示されたウェーブレット係数を基に、符号化データを出力する符号化装置において、
前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに有意となるビットであるか、その初めに有意となるビットよりＭＳＢ側のビットであるか、その初めに有意となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定部と、
それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするバッファ部と、
バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定部と、
前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成部と、
生成されたコンテキストを基に、算術符号化を行う算術符号化部を備えることを特徴とする符号化装置。
（付記８）  ウェーブレット変換の処理結果のウェーブレット係数を基に、符号化データを出力する符号化方法において、
前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットよりＬＳＢ側のビットであるか、を示すタイプ情報を決定するタイプ決定ステップと、
それぞれのビットに対して決定されたタイプ情報を、それぞれのビットの深度毎にバッファリングするステップと、
バッファリングされた同一深度の複数のタイプ情報を基に、その複数のタイプ情報中の処理対象とするタイプ情報に対するパス情報を決定するパス決定ステップと、
前記バッファ部から出力されたタイプ情報と、そのタイプ情報に対して決定されたパス情報を基に、コンテキストを生成するコンテキスト生成ステップと、
生成されたコンテキストを基に、算術符号化を行う算術符号化ステップを備えることを特徴とする符号化方法。
（付記９）  前記パス決定ステップにおいて、処理対象とするタイプ情報に対する８近傍のタイプ情報と、その８近傍のうちで、処理対象に対して前処理となるビットのパス情報を基に、その８近傍の有意状態を生成するとともに、
その生成された８近傍の有意状態と、処理対象とするタイプ情報を基に、その処理対象とするタイプ情報に対するパス情報を決定することを特徴とする付記８記載の符号化方法。
（付記１０）  前記パス決定ステップにおいて、前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットよりＬＳＢ側のビットであることを示すタイプ情報である場合に、その処理対象とするタイプ情報に対するパス情報をＭＲパスに決定し、
前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットであって、その処理対象のタイプ情報の８近傍の有意状態がすべて非有意である場合に、その処理対象とするタイプ情報に対するパス情報をＣＬパスに決定し、
前記処理対象とするタイプ情報が、ＭＳＢ側から見て、初めに「１」となるビットであって、その処理対象のタイプ情報の８近傍の有意状態の少なくとも１つが有意である場合に、その処理対象とするタイプ情報に対するパス情報をＳＰパスに決定することを特徴とする付記８記載の符号化方法。
（付記１１）  前記タイプ決定ステップは、コードブロックを構成するそれぞれのビットプレーンの対応するストライプ毎に実行され、
前記バッファリングするステップ、パス決定ステップ、コンテキスト生成ステップは、ビットプレーン毎に、かつ、そのビットプレーン内のストライプ毎に実行され、
前記タイプ決定ステップにおいて、そのストライプのビットプレーン内での位置に応じて、ウェーブレット係数の各ビットを深さ方向に並列に入力する処理の開始時刻をずらしたことを特徴とする付記８記載の符号化方法。
（付記１２）  前記パス決定ステップにおいて処理しているタイプ情報について、８近傍の有意状態を求めるに際して、その８近傍に含まれていて、前処理となるビットをそのパス決定部に対応するストライプの１つ前のストライプから取得する場合に、その前処理となるビットに対してはすでに１つ前のストライプにおいてパス情報が決定されているように、前記タイプ決定ステップの処理の開始時刻をストライプ毎にずらしたことを特徴とする付記１１記載の符号化方法。
（付記１３）  前記タイプ決定ステップにおいて、前記ウェーブレット係数の各ビットを深さ方向に並列に入力して、その各ビットに対して、ＭＳＢ側から見て、初めに「１」となるビットであるか、その初めに「１」となるビットよりＭＳＢ側のビットであるか、その初めに「１」となるビットより１つだけＬＳＢ側のビットであるか、または、その１つだけＬＳＢ側のビットよりもさらにＬＳＢ側のビットであるか、を示すタイプ情報を決定し、
前記コンテキスト生成ステップにおいて、前記初めに「１」となるビットより１つだけＬＳＢ側のビットであることを示すタイプ情報を用いて、最初のＭＲパスに対するコンテキストを生成することを特徴とする付記８記載の符号化方法。
【図面の簡単な説明】
【００７９】
【図１】ＪＰＥＧ２０００規格を採用した符号化装置を示す図である。
【図２】処理対象のビットとその８近傍を示す図である。
【図３Ａ】従来のビットモデリング処理の概要を説明する図（その１）である。
【図３Ｂ】従来のビットモデリング処理の概要を説明する図（その２）である。
【図４】コードブロックを示す斜視図である。
【図５】ビットプレーン上での走査順を説明する図である。
【図６】本発明の一実施形態のビットモデリング演算器の全体構成を示すブロック図である。
【図７】図６のうちで、１つのストライプについての処理を行うユニットを示した図である。
【図８Ａ】タイプ情報の種類を説明する図である。
【図８Ｂ】タイプ分類器のハード構成を示す図である。
【図８Ｃ】図８Ｂのそれぞれのタイプ選択部が内蔵するロジックを示した表である。
【図９】バッファ部が備えるストライプバッファの構成をより詳細に示す図である。
【図１０Ａ】ストライプバッファにタイプ情報が格納される様子を説明する図（その１）である。
【図１０Ｂ】ストライプバッファにタイプ情報が格納される様子を説明する図（その２）である。
【図１１Ａ】ビットプレーン上の連続する３つのストライプのビットの一例を示す図である。
【図１１Ｂ】図１１Ａのビットプレーン上の３つの領域を示す図である。
【図１２Ａ】図１１Ａの各ビットに対するタイプ情報が３つのストライプバッファに格納された状態を示している。
【図１２Ｂ】図１１Ｂ上の３つの領域に対応するストライプバッファ上の領域を示す図である。
【図１３】バッファ部の構成を示すブロック図である。
【図１４Ａ】図１４Ｂに示す８近傍のビットのタイプ情報と、その８近傍のそれぞれのビットが、処理対象とするビット「Ｃ」よりも前に処理されるビットであるか後に処理されるビットであるかを基に、処理対象とするビット「Ｃ」に対する８近傍の有意／非有意を決定する表である。
【図１４Ｂ】処理対象ビット「Ｃ」とその８近傍「ＮＢ（０）」〜「ＮＢ（７）」を示した図である。
【図１５】パス決定部によって実行されるパス決定処理のフローチャートである。
【図１６】図１３の８近傍有意状態生成部の入力側で行われる８近傍の選択処理について説明する図である。
【図１７】選択された８近傍の例を示す図（その１）である。
【図１８】選択された８近傍の例を示す図（その２）である。
【図１９】選択された８近傍の例を示す図（その３）である。
【図２０】コンテキスト生成部の構成を示すブロック図である。
【符号の説明】
【００８０】
１１  ウェーブレット変換器
１２  エントロピ符号化器
１３  ビットモデリング演算器
１４  算術符号化器
１５  ストリーム生成器
２１  有意ＲＡＭ
２２  ＳＰ符号化器
２３  ＭＲ符号化器
２４  ＣＬ符号化器
３１、４１  タイプ分類器
３３、４３、８０  バッファ部
３４、４４、９０  コンテキスト生成部
４７  タイプ選択部
５０、６５、８１  ストライプバッファ
５１、５２、６１、６２、６３、６６、６７ａ、６７ｂ、６８ａ、６８ｂ、８２、８３、８４  領域
８６  パス決定部
８５、８７  ８近傍有意状態生成部
９１  ランレングス生成部
９２  ユニフォーム生成部
９３  符号化器
９４  セレクタ
【図１】
0004745865.tif 000002
【図２】
0004745865.tif 000003
【図３Ａ】
0004745865.tif 000004
【図３Ｂ】
0004745865.tif 000005
【図４】
0004745865.tif 000006
【図５】
0004745865.tif 000007
【図６】
0004745865.tif 000008
【図７】
0004745865.tif 000009
【図８Ａ】
0004745865.tif 000010
【図８Ｂ】
0004745865.tif 000011
【図８Ｃ】
0004745865.tif 000012
【図９】
0004745865.tif 000013
【図１０Ａ】
0004745865.tif 000014
【図１０Ｂ】
0004745865.tif 000015
【図１１Ａ】
0004745865.tif 000016
【図１１Ｂ】
0004745865.tif 000017
【図１２Ａ】
0004745865.tif 000018
【図１２Ｂ】
0004745865.tif 000019
【図１３】
0004745865.tif 000020
【図１４Ａ】
0004745865.tif 000021
【図１４Ｂ】
0004745865.tif 000022
【図１５】
0004745865.tif 000023
【図１６】
0004745865.tif 000024
【図１７】
0004745865.tif 000025
【図１８】
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【図１９】
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【図２０】
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