(57)【特許請求の範囲】
【請求項１】
入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される歪補償処理をパイプライン処理によって実現するプリディストータであって、
入力信号ｘの絶対値とＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送るパイプライン処理の第１段演算ユニットと、
前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘの絶対値とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行するパイプライン処理の複数段演算ユニット群と、
前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力するパイプライン処理の最終段演算ユニットと、
前記第１段演算ユニットから前記最終段演算ユニットまでの各段間に設けられたパイプラインレジスタと
を備えたことを特徴とするプリディストータ。
【請求項２】
請求項１のプリディストータを複数個互いに並列に構成し、現時点の入力信号ｘと、その前後の時点でのそれぞれの入力信号ｘとについて歪補償処理を行った結果を加算して出力する拡張型プリディストータ。
【請求項３】
増幅器と、当該増幅器の入出力信号に基づいて歪特性を推定し、当該歪特性を打ち消す逆歪特性を推定するモデル推定部と、前記逆歪特性を前記増幅器への入力信号に付加するプリディストータとを備えた増幅回路において、前記プリディストータは、入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される歪補償処理をパイプライン処理によって実現するものであって、
入力信号ｘの絶対値とＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送るパイプライン処理の第１段演算ユニットと、
前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘの絶対値とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行するパイプライン処理の複数段演算ユニット群と、
前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力するパイプライン処理の最終段演算ユニットと、
前記第１段演算ユニットから前記最終段演算ユニットまでの各段間に設けられたパイプラインレジスタと
を備えたことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送受信機等に用いられる高出力増幅器で発生する非線形歪を、当該増幅器に対して前置したプリディストータ（歪補償部）で補償するプリディストーション技術に関する。
【背景技術】
【０００２】
高出力増幅器（ＨＰＡ: High Power Amplifier）を用いて電力を増幅するとき、入出力特性の歪により、所望の出力が得られない場合がある。そこで、このような歪を補償するための歪補償方式として、増幅器の入力信号に対して、増幅器の歪特性とは逆の、逆歪特性をデジタル信号処理により生成して増幅器の入力に付加するＤＰＤ（Digital Pre-Distortion）処理を施すことにより、所望の増幅器出力を得る手法が提案されている（例えば、非特許文献１参照。）。
【０００３】
また、広帯域信号を増幅する高出力増幅器に対して精度の高いプリディストーションを実施すべく、多項式で表される歪補償を行うプリディストータを用いることが提案されている（例えば、特許文献１参照。）。
【０００４】
【非特許文献１】Thesis by Lei Ding, "Digital predistortion of power amplifiers for wireless application", Georgia institute of Technology, March 2004
【特許文献１】特開２００７−２８２０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような多項式には高次の指数が含まれるため、プリディストータは、このような高次の指数演算を行わねばならない。ところが、数百ＭＨｚ以上の高速な信号処理で高次の指数演算を行うことは実質的に不可能である。従って、入力信号に対して歪補償の演算の実行が間に合わなくなる、という問題点を生じる。
かかる従来の問題点に鑑み、本発明は、高速な信号処理に適したプリディストーション技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される歪補償処理をパイプライン処理によって実現するプリディストータであって、入力信号ｘの絶対値とＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送るパイプライン処理の第１段演算ユニットと、前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘの絶対値とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行するパイプライン処理の複数段演算ユニット群と、前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力するパイプライン処理の最終段演算ユニットと、前記第１段演算ユニットから前記最終段演算ユニットまでの各段間に設けられたパイプラインレジスタとを備えたものである。
【０００７】
上記のように構成されたプリディストータでは、第１段演算ユニット及びこれに続く複数段構成の演算ユニット群並びに最終段演算ユニットによって、Ｎ次べき級数の多項式で表される歪補償処理をパイプライン処理によって行うことができる。
【０００８】
また、パイプラインレジスタによって、演算ユニット間のタイミング調整が行われ、スループットの高速化が実現される。
【０００９】
また、上記のようなプリディストータを複数個互いに並列に構成し、現時点の入力信号ｘと、その前後の時点でのそれぞれの入力信号ｘとについて歪補償処理を行った結果を加算して出力することにより、拡張型プリディストータとすることもできる。
このような拡張型プリディストータを増幅器に対して前置することにより、増幅器のメモリ効果を考慮した歪補償処理を行うことができる。
【００１０】
一方、本発明は、増幅器と、当該増幅器の入出力信号に基づいて歪特性を推定し、当該歪特性を打ち消す逆歪特性を推定するモデル推定部と、前記逆歪特性を前記増幅器への入力信号に付加するプリディストータとを備えた増幅回路において、前記プリディストータは、入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される歪補償処理をパイプライン処理によって実現するものであって、入力信号ｘの絶対値とＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送るパイプライン処理の第１段演算ユニットと、前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘの絶対値とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行するパイプライン処理の複数段演算ユニット群と、前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力するパイプライン処理の最終段演算ユニットと、前記第１段演算ユニットから前記最終段演算ユニットまでの各段間に設けられたパイプラインレジスタとを備えたものである。
【００１１】
上記のように構成された増幅回路におけるプリディストータでは、第１段演算ユニット及びこれに続く複数段構成の演算ユニット群並びに最終段演算ユニットによって、Ｎ次べき級数の多項式で表される歪補償処理をパイプライン処理によって行うことができる。
また、パイプラインレジスタによって、演算ユニット間のタイミング調整が行われ、スループットの高速化が実現される。
【発明の効果】
【００１２】
本発明のプリディストータ並びにこれを含む拡張型プリディストータ及び増幅回路によれば、歪補償処理をパイプライン処理によって行うことができるので、高速に動作するプリディストーション技術を提供することができる。また、パイプラインレジスタによって、スループットの高速化が実現される。
【発明を実施するための最良の形態】
【００１３】
図１は、無線信号の送信機や受信器において電力増幅用に用いられる増幅回路１のハードウェア構成を示す回路図である。この増幅回路１は、デジタル信号処理部（ＤＳＰ）２、高出力増幅器（High Power Amplifier、以下、単に増幅器という。）３、エンベロープ（包絡線）増幅器４等を備えている。増幅器３は、線形変調信号を増幅するためのものであるが、非線形特性を有する動作領域を有しており、後述の図２のプリディストータ（歪補償部）２１が必要とされる。
【００１４】
デジタル信号処理部２は、増幅器３への入力となる信号（ベースバンド信号）を出力するとともに、増幅器３の出力（ベースバンド信号）を取得することができる。
なお、デジタル信号処理部２から増幅器３の信号入力端子までの間には、ＤＡコンバータ（ＤＡＣ）５、ローパスフィルタ（ＬＰＦ）６、アップコンバータ７、バンドパスフィルタ８、及び、ドライバ９が設けられている。また、デジタル信号処理部２から増幅器３の電源電圧入力端子までの間には、ＤＡコンバータ５、ローパスフィルタ１０、及び、エンベロープ増幅器４が設けられている。
【００１５】
エンベロープ増幅器４の入力信号（アナログ）の基になるデジタル信号は、デジタル信号処理部２内において、増幅器３への入力信号（デジタル）に基づく信号として与えられる。一方、増幅器３の出力端からデジタル信号処理部２までの間には、方向性結合器１１、ダウンコンバータ１２、ローパスフィルタ１３、ＡＤコンバータ（ＡＤＣ）１４が設けられている。
【００１６】
図２は、デジタル信号処理部２の内部機能のうち、増幅器３に関する機能を示すブロック図である。図において、デジタル信号処理部２は、増幅器３に与えられる信号の歪補償を行うプリディストータ（Pre-Distorter）２１（歪補償部）、増幅器３の電源（ドレイン電圧）変調を行う電源変調部２２、及び、増幅器３の歪特性（Ａ）を打ち消すための逆歪特性（Ａ-1）を推定するモデル推定部２３とを備えている。プリディストータ２１は、逆歪特性（Ａ-1）を入力信号ｘ（ｔ）に付加することによって、歪補償を行う。予めこのような歪補償が施されたプリディストータ２１の出力信号ｕ（ｔ）を増幅器３に与えることで、増幅器３からは、歪みの無い（若しくは少ない）出力ｙ（ｔ）が得られる。
【００１７】
一方、電源変調部２２は、プリディストータ２１の出力信号ｕ（ｔ）に応じて、増幅器３に与える電源電圧ｖ（ｔ）を変化させる。これにより、入力信号ｕ（ｔ）で変調された電源電圧ｖ（ｔ）に基づく信号が増幅器３に付与され、増幅器３の電力効率を高めることができる。
【００１８】
プリディストータ２１において実行される、多項式で表される歪補償は、一般化して、以下のように表現することができる。
【００１９】
【数１】
0004766061.tif 000002
【００２０】
上記の式（１）に示すように、出力信号ｕ（ｔ）は、入力信号ｘ（ｔ）のＮ次べき級数の多項式で表される。なお、係数α（α１〜αＮ）は、モデル推定部２３から与えられる。
式（１）は、簡略化して展開すれば、
ｕ＝α１・ｘ＋α２・|ｘ|・ｘ＋α３・|ｘ|２・ｘ＋  ．．．＋αＮ・|ｘ|Ｎ−１・ｘ
の形となっており、これは、
ｕ＝（α１＋（α２＋（α３+…+（αＮ−１＋αＮ・|ｘ|）・|ｘ|）…）|ｘ|）・ｘ
と変形することができる。この式は、ｕが、|ｘ|に対する乗算と加算の繰り返しと、その結果をｘと乗算することによって構成されることを示している。
【００２１】
次に、上記多項式で表される歪補償を行うプリディストータ２１の演算ユニット構成例について、図３を参照して説明する。図３は、式（１）の演算の等価回路である。この回路は、多段に構成され、パイプライン処理を行うものとなっている。構成要素は、乗算器Ｍ、加算器Ａ、パイプラインレジスタＲである。パイプラインレジスタＲは、クロック（図示せず。）に同期して次段へ信号を送る。信号処理はクロックに同期して順送り的に行われ、かつ、各段の信号処理は休みなく連続して次々と行われる。パイプラインレジスタＲの存在により、演算ユニット間のタイミング調整が行われ、スループットの高速化が実現される。
【００２２】
第１段演算ユニットＳ1は、入力信号｜ｘ（ｔ）｜とＮ次の係数αNとを乗算し、乗算結果と（Ｎ−１）次の係数α(N-1)とを加算した出力をパイプラインレジスタＲに保持して次段へ送る。乗算・加算後の出力信号Ｋａ（ａはafterの意）は、パイプラインレジスタＲを介して、次段での乗算・加算前の出力信号Ｋｂ（ｂはbeforeの意）となる。
なお、図中の記号の括弧内に表示する時間は、第１段演算ユニットＳ1を基準とした場合の、後段の時間のずれを表している。また、時間の１単位は、クロックの１周期を意味している。
【００２３】
第２段演算ユニットＳ2から第（Ｎ−１）段演算ユニットＳN-1は、第１段演算ユニットＳ1に続く複数段構成の回路群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号｜ｘ｜とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行する。そして、最終段演算ユニットＳNは、複数段演算ユニット群（第２段演算ユニットＳ2から第（Ｎ−１）段演算ユニットＳN-1まで）の最後段出力信号と入力信号ｘ（ここではｘ（ｔ−Ｎ＋１））とを乗算する。
これを数列で表現すると、以下のようになる。
【００２４】
【数２】
0004766061.tif 000003
【００２５】
すなわち、上記数列で表される図３の回路は、式（１）の演算による歪補償を行うプリディストータ２１である。
上記のように構成されたプリディストータ２１では、第１段演算ユニットＳ1及びこれに続く複数段構成の演算ユニット群（Ｓ2からＳN-1まで）並びに最終段演算ユニットＳNによって、Ｎ次べき級数の多項式で表される歪補償処理をパイプライン処理によって行うことができる。この場合、処理数（段数）は増えるが、１段あたりの演算ユニット（乗算・加算）の演算は簡単であり、演算時間が短くなることによりスループットが高速になる。従って、数百ＭＨｚ以上の高速な信号処理が可能となり、高速に動作するプリディストータを提供することができる。
【００２６】
なお、多項式の係数α1〜αNには小数点処理を行うことが好ましい。ここで、係数α1〜αNは、互いに大きさが全く異なるので、固定小数点による演算では歪補償の精度が低下する。従って、浮動小数点演算が必要となる。一方、入力信号ｘは、常に一定レンジの数値が入ってくるため、浮動小数点演算はなくてもよい。図４は、例えば演算ユニットＳ1、Ｓ2の入力に対して浮動小数点演算を行う浮動小数点ユニットＦ1，Ｆ2を設けた回路例である。（ａ）に示すように、浮動小数点ユニットＦ1，Ｆ2を係数αに対してのみ設けるようにすれば、参考例としての（ｂ）との比較により明らかなように、浮動小数点ユニットを、簡易な回路構成で実現することができる。
【００２７】
次に、メモリ効果を考慮したプリディストータの構成について説明する。増幅器３（図２）は、出力が入力の瞬時値だけではなく、過去の入力にも依存するメモリ効果を有する（前述の非特許文献１及び特許文献１参照。）。このメモリ効果を考慮して歪補償を行う場合には、下記の式（２）に示す演算を行うことができる。
【００２８】
【数３】
0004766061.tif 000004
【００２９】
式（２）における記号は、以下のように定義される。
ｕ（ｔ）：歪補償後の信号
ｘ（ｔ）：歪補償前の信号
ψLk（ｘ）：ｘの、べき級数
ｈLki：べき級数の係数
ＮＬ：時刻ｔ−Ｌの信号ｘ（ｔ−Ｌ）について考慮すべきψLk（ｘ）の次数
Ｌ：基準時刻信号ｘ（ｔ）に対して考慮すべき前後の信号を定義するためのパラメータ
Ｍ１：考慮すべき信号の時刻との差の最大値（過去分）
−Ｍ２：考慮すべき信号の時刻との差の最大値（未来分）
【００３０】
増幅器は一般に、非線形フィルタの前後にそれぞれ線形フィルタを配置したものとして表現することができる。ここで、線形フィルタの影響を打ち消すためには時間積分項（時間を変化させて和をとる。）が必要になる。また、非線形フィルタの影響を打ち消すためには、べき級数項（次数を増やして和をとる。）が必要である。式（２）は、このような時間積分項と、べき級数項を含むものである。
また、式（２）は、ｘのべき乗の多項式になるので、定数の係数ＨLkを用いて、ボルテラ（Volterra）級数モデルに基づいた以下の式（３）のように書くことができる。
【００３１】
【数４】
0004766061.tif 000005
【００３２】
式（３）は、式（１）と同様の、入力信号ｘの（ＮＬ）次べき級数の多項式について、Ｌを（−Ｍ２）からＭ１まで変化させて和をとることを示している。
そこで、図５は、例えばＭ１＝Ｍ２＝１として、Ｌ＝−１、０、１に対応する３個のプリディストータ２１を並列に構成し、各プリディストータ２１の出力を加算して出力信号ｕ（ｔ）とする拡張型プリディストータを示す回路図である。
このような拡張型プリディストータを増幅器に対して前置すれば、増幅器のメモリ効果を考慮した歪補償処理を行うことができる。
【００３３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００３４】
【図１】無線信号の送信機や受信器において電力増幅用に用いられる増幅回路のハードウェア構成を示す回路図である。
【図２】図１におけるデジタル信号処理部（ＤＳＰ）の内部機能のうち、増幅器に関する機能を示すブロック図である。
【図３】多項式で表される歪補償を行うプリディストータの演算ユニット構成例である。
【図４】演算ユニットの入力に対して浮動小数点演算を行う浮動小数点ユニットを設けた回路例である。
【図５】３個のプリディストータを並列に構成し、各プリディストータの出力を加算して出力信号とする拡張型プリディストータを示す回路図である。
【符号の説明】
【００３５】
１：増幅回路、２：デジタル信号処理部（ＤＳＰ）、３：増幅器
４：エンベロープ増幅器、５：ＤＡコンバータ、６：ローパスフィルタ
７：アップコンバータ、８：バンドパスフィルタ、９：ドライバ
１０：ローパスフィルタ、１１：方向性結合器、１２：ダウンコンバータ
１３：ローパスフィルタ、１４：ＡＤコンバータ
２１：プリディストータ、２２：電源変調部、２３：モデル推定部
Ａ：加算器、Ｍ：乗算器、Ｒ：パイプラインレジスタ
Ｆ１，Ｆ２：浮動小数点ユニット、Ｓ1：第１段演算ユニット
Ｓ2〜ＳN-1：演算ユニット群、ＳN；最終段演算ユニット
【図１】
0004766061.tif 000006
【図２】
0004766061.tif 000007
【図３】
0004766061.tif 000008
【図４】
0004766061.tif 000009
【図５】
0004766061.tif 000010