(57)【特許請求の範囲】
【請求項１】
少なくとも、
エミッタ接続領域（３）に電気接続されたエミッタ接点（２）と、
ベース接続領域（５）に電気接続されたベース接点（４）と、
コレクタ接続領域（７）に電気接続されたコレクタ接点（６）とを有し、
上記コレクタ接続領域として埋込層（７）が設けられ、上記埋込層が、コレクタゾーン（１４）にコレクタ接点（６）を電気接続する高周波バイポーラトランジスタ（１）において、
埋込層（７）上に、シリサイド領域（８）が設けられ、上記シリサイド領域が、コレクタゾーン（１４）に上記コレクタ接点（６）を電気接続するとともに、
シリサイド領域（８）は、ベース接続領域（５）に対して自己整合的に形成されており、上記シリサイド領域（８）のフットプリント（８）は、平面視において、ベース接続領域（５）のフットプリント（１３）に直接隣接しており、
上記埋込層（７）及び上記コレクタゾーン（１４）とベース接続領域（５）との間には、第１絶縁層（１０）が形成されていることを特徴とする高周波バイポーラトランジスタ（１）。
【請求項２】
シリサイド領域（８）は、１０ｎｍと２００ｎｍとの間の範囲の厚さを有することを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
上記シリサイド領域（８）には、少なくとも１つの遷移金属が含まれていることを特徴とする請求項１または２に記載のバイポーラトランジスタ。
【請求項４】
請求項１に記載の高周波バイポーラトランジスタ（１）の製造方法であって、
コレクタ接続領域（７）と、
コレクタゾーン（１４）と、
少なくとも上記コレクタ接続領域（７）上に設けられた、第１絶縁層（１０）と、
ベースゾーン（１５）と、    
ベース接続領域（５）と、
少なくとも上記ベース接続領域（５）上に設けられた、第２絶縁層（９）と、
エミッタ接続領域（３）とを形成し、
上記コレクタ接続領域を、埋込層（７）とし、
上記第１絶縁層（１０）を、少なくとも部分的に、上記埋込層（７）のところまで取り除き、
エミッタ接点（２）、ベース接点（４）、およびコレクタ接点（６）を作る直前に、上記埋込層（７）上に、平面視において、ベース接続領域（５）のフットプリント（１３）に直接隣接するように、シリサイド領域（８）を形成し、
低いインピーダンスで、上記コレクタ接点（６）がコレクタゾーン（１４）に接続されるように、上記シリサイド領域を形成することを特徴とする製造方法。
【請求項５】
上記シリサイド領域（８）は、１０ｎｍと２００ｎｍとの間の厚さで形成されることを特徴とする請求項４に記載の方法。
【請求項６】
上記シリサイド領域（８）を形成するために、遷移金属が用いられることを特徴とする請求項４または５に記載の方法。
【請求項７】
上記第２絶縁層（９）と第１絶縁層（１０）とは、少なくとも部分的に取り除かれることを特徴とする請求項４ないし６のいずれか１項に記載の方法。
【請求項８】
上記シリサイド領域（８）は、上記ベース接続領域（５）に対して自己整合的に形成されることを特徴とする請求項４ないし７のいずれか１項に記載の方法。
【請求項９】
請求項１に記載の高周波バイポーラトランジスタ（１）の製造方法であって、
埋込層（７）を形成する工程と、
上記埋込層（７）の上に第１絶縁層（１０）を形成する工程と、
第１絶縁層（１０）の上にベース接続領域（５）を形成する工程と、
上記埋込層（７）を露出するように、上記ベース接続領域（５）に対して自己整合的に第１絶縁層（１０）をエッチングする工程と、
上記埋込層（７）の露出部分に、平面視において、ベース接続領域（５）のフットプリント（１３）に直接隣接するように、シリサイド領域（８）を形成する工程とを含むことを特徴とする方法。
【請求項１０】
さらに、上記シリサイド領域（８）にコレクタ接点（６）を形成する工程を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
上記埋込層（７）の露出部分をシリサイドに変換することにより、シリサイド領域（８）を形成することを特徴とする請求項９に記載の方法。
【請求項１２】
シリサイドを堆積することにより、シリサイド領域（８）を形成することを特徴とする請求項９に記載の方法。
【請求項１３】
シリサイド領域（８）のフットプリント（８）が、上記埋込層（７）の露出部分のフットプリントに重なることを特徴とする請求項１２に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、高周波バイポーラトランジスタ、すなわち、少なくとも、エミッタ接続領域に隣接するエミッタ接点と、ベース接続領域に隣接するベース接点と、コレクタ接続領域に隣接するコレクタ接点とを有し、上記コレクタ接続領域として埋込層が設けられ、上記埋込層は、コレクタゾーンにコレクタ接点を接続する高周波バイポーラトランジスタに関する。このような高周波バイポーラトランジスタは、米国特許５，７７３，３５０号で公知である。
【０００２】
本発明は、さらに、高周波バイポーラトランジスタの製造方法、すなわち、コレクタ接続領域と、コレクタゾーンと、少なくとも上記コレクタ接続領域上に設けられた第１絶縁層と、ベースゾーンと、ベース接続領域と、少なくとも上記ベース接続領域上に設けられた第２絶縁層と、エミッタ接続領域とを形成し、上記コレクタ接続領域を、埋込層とする高周波バイポーラトランジスタの製造方法に関する。このような製造方法は、例えば、ドイツ特許ＤＥ  １９９５８０６２号で公知である。
【０００３】
バイポーラトランジスタでは、以下の式が成り立つ。
【０００４】
【数１】
0004781259.tif 000002
【０００５】
なお、ＦＴ は遷移周波数、
【０００６】
【数２】
0004781259.tif 000003
【０００７】
は走行時間、ＲＣ はコレクタ抵抗、ＲＥ はエミッタ抵抗、ＣＢＣ はベース−コレクタ間容量、ＣＢＥ は、ベース−エミッタ間容量、ＩＣ はコレクタ電流、ＵＴ は熱電圧である。
【０００８】
コレクタ電流ＩＣ が増加するに従い、１／ＩＣ に比例する項は、より小さくなる。これゆえに、遷移周波数ｆＴ の主要な成分は、走行時間
【０００９】
【数３】
0004781259.tif 000004
【００１０】
以外に、特にコレクタ抵抗ＲＣ と、エミッタ抵抗ＲＥ とにより決められる。しかしながら、現在のトランジスタでは、トランジスタ周波数ｆＴ は、遷移時間
【００１１】
【数４】
0004781259.tif 000005
【００１２】
以外では、主に（一般に、エミッタ抵抗ＲＥよりも桁レベルで大きい）コレクタ抵抗ＲＣ により決まる。従って、高速のトランジスタを作るには、コレクタ抵抗を小さくする必要がある。
【００１３】
低インピーダンスのコレクタ接続を得るには、一般的に、高濃度ドープ埋込層を使用する。この高濃度ドープ埋込層は、トランジスタ製造の開始段階で形成される。その後、エミッタゾーン、ベースゾーン、およびコレクタゾーンからなる半導体層を、この低インピーダンス層上にエピタキシャル成長させる。高濃度ドープ埋込層は、金属コレクタ接点により接続され、バイポーラトランジスタの表面に導かれる。このような例は、例えば、米国特許５，７７３，３５０号およびドイツ特許ＤＥ  １９９５８０６２号に記載されている。
【００１４】
一般には、コレクタ接点は、トランジスタの１つの側にのみ設けられている。埋込層を、１つの側のみならず、逆側で、または、トランジスタゾーン全体に渡って環状で接続されている場合、コレクタ抵抗をより小さくすることができる。このような構成を有するトランジスタでは、１つのコレクタ接点のみを有する構成よりも、抵抗を、約半分または１／４のレベルにまで小さくすることができる。これは、コレクタ電流が１つの側のみならず、２つまたは４つの側に向かって流れることが可能になるからである。
【００１５】
しかしながら、このような形態では重要な欠点が生じる。第１に、コレクタ接点ゾーンを別に設けることにより、トランジスタの寸法が、大きくなってしまう。必要になる基板が大きくなるので、製造コストが上がってしまう。第２に、バイポーラトランジスタにおけるコレクタ−基板間の容量も、埋込層の面積の増加に比例して大きくなる。このために、ゲート遅延時間が長くなったり、集積回路の電力消費が増えたりしてしまうなど、逆の効果が生じてしまう。
【００１６】
以上により、本発明の目的は、必要な空間を小さくしつつ、コレクタ抵抗を小さくすることにより高い遷移周波数を有する、高周波バイポーラトランジスタを提供することである。本発明の別の目的は、このようなバイポーラトランジスタを、複雑な工程を追加することなく、製造する方法を提供することである。
【００１７】
本発明によれば、この目的は、冒頭部で述べた種類の高周波バイポーラトランジスタにおいて、埋込層上に、シリサイド領域が設けられ、上記シリサイド領域が、低いインピーダンスで、コレクタゾーンに上記コレクタ接点を接続することにより達成される。これにより、コレクタ抵抗を小さくすることができる。これは、コレクタ接点が１つの側にしかない場合であっても、バイポーラトランジスタのコレクタゾーンが、実質的には、すべての側から接続可能となるからである。
【００１８】
本発明は、埋込層上のシリサイド領域により、シート抵抗が、約１Ω／□になるという洞察に基づくものである。一方、ドープ後に数μｍの厚さとなる対応する埋込層のシート抵抗は、約１０Ω／□にしかならない。従って、シリサイド領域により、埋込層のシート抵抗、及びコレクタ接続抵抗を、約１桁小さくすることができる。シート抵抗が非常に小さいので、埋込層との接続が、トランジスタの一方の側のみで行なわれている場合でも、コレクタ接続領域は、シリサイド領域により、実質的に全ての面から、インピーダンスが低い状態で、接続される。
【００１９】
本発明のバイポーラトランジスタの代表的な構成は、シリサイド領域が、１０ｎｍと２００ｎｍと間の範囲の厚さを有することである。シリサイド領域の厚さは、好ましくは、約１００ｎｍである。
【００２０】
シリサイド領域には、通常少なくとも１つの遷移金属が含まれている。用いられる遷移金属としては、例えば、チタン、コバルト、ニッケル、白金、または、タンタルが挙げられ、これらの遷移金属は、シリコンと共に、対応する遷移シリサイドを形成する。このシリサイド化の目的で使用される金属は、他のゾーン（例えば、ベース接続領域、または、ＣＭＯＳトランジスタのソース、ドレイン、およびゲートゾーン）をシリサイドするための全工程において、いずれにせよ必要となる金属と同一であることが好ましい。これにより、シリサイド領域を形成するための遷移金属は、コストを上げることなく、トランジスタに導入することができる。
【００２１】
本発明の高周波バイポーラトランジスタの特に有用な構成では、シリサイド領域にチタンまたはコバルトが含まれている。これらの遷移金属により、埋込層のシート抵抗を特に低くすることができる。このように、最小のシート抵抗を生じさせる金属が選ばれる。
【００２２】
シリサイド化により、すなわち、シリサイド領域を形成することにより、通常、１００ｎｍの厚さの有するドープされた多結晶層では、シート抵抗を、約１００Ω／□から約１Ω／□にまで低くすることができる。これと比較して、対応厚さを有するドープされたシリコン層のシート抵抗は、約１０Ω／□であり、金属層は、ｍΩ／□の範囲で位置する。
【００２３】
さらに、本発明の目的は、冒頭に述べた方式の方法を以下のようにすることにより、達成される。すなわち、
上記第１絶縁層を、少なくとも部分的に、上記埋込層のところまで取り除き、
エミッタ接点、ベース接点、およびコレクタ接点を作る直前に、上記埋込層上にシリサイド領域を形成し、
低いインピーダンスで、上記コレクタ接点がコレクタゾーンに接続されるように上記シリサイド領域を形成する。
【００２４】
これにより、複雑な工程を追加することなく、必要な空間が小さく、コレクタ抵抗が小さく、かつ、遷移周波数が高い、高周波バイポーラトランジスタを製造することが可能になる。
【００２５】
従来の、いわゆる埋込金属法では、埋込層を形成した直後に埋込層をシリサイド化しているか、この層を完全に金属で構成している。これに対して、本発明の場合、バイポーラトランジスタを完全に作り上げた後の段階、（電極の）接点を作る直前に、初めて埋込層をシリサイド化する。これにより、トランジスタが実際に作られている段階で金属を付加することが回避され、従って、現在のトランジスタ製造方法において処理の進行において不向きで、不適切である金属汚染を回避できる。
【００２６】
シリサイド領域は、通常、１０ｎｍと２００ｎｍとの間の厚さで形成される。好ましくは、１００ｎｍの厚さで形成される。
【００２７】
本発明の方法のさらなる構成では、シリサイド領域を形成するために、遷移金属、好ましくは、チタンまたはコバルトを用いる。この遷移金属は、シリコンと共に、対応する遷移金属シリサイドを形成する。通常、埋込層のシート抵抗を最小限にする遷移金属を選択する。
【００２８】
本発明のさらなる形態によれば、上記第１絶縁層および第２絶縁層を、少なくとも部分的に取り除き、埋込層およびベース接続領域を、少なくとも部分的に露出させ、シリサイド化する。絶縁層は、通常、シリコン酸化物またはシリコン窒化物を含む。従って、絶縁層がシリコン窒化物である場合、リン酸を用いて取り除き、シリコン酸化物である場合、フッ酸を用いて取り除く。２つの絶縁層が同じ材料からなる場合、エッチング処理工程を追加する必要がなくなる。２つの絶縁層が異なる材料からなる場合、第１絶縁層のエッチングの後に、第２絶縁層のエッチングのために、エッチャントを変更する。
【００２９】
このエッチングの後で、ベース接続領域と埋込層との両方を、少なくとも部分的に露出させ、シリサイド化できるようにする。上記エッチング中に、他のチップ領域（例えば、絶縁ゾーンまたは他の構成要素）に対し、望ましくないエッチングを避けるために、マスクを用いてエッチングを行うと効果的である。このマスクは、エッチングしたい領域では取り除かれており、他の部分は覆われたままになっている。
【００３０】
このエッチングは、通常、選択性が高いとの理由で、化学的ウェットエッチングを用いる。しかしながら、原理的には、化学的ドライエッチングを用いてもよい。
【００３１】
本発明のさらなる好適な方法では、上記シリサイド領域は、上記ベース接続領域に対して自己整合的に形成される。この場合、シリサイド領域は、シリコン上のみに形成される。シリコン酸化物またはシリコン窒化物などの領域は、シリサイド化されない。このような、いわゆる、「サリサイド方法（サリサイド＝自己整合しているシリサイド）」については、例えば、ドイツ特許ＤＥ  １９９５８０６２号により知られている。
【００３２】
これゆえに、埋込層上のシリサイド領域の位置は、フォトリソグラフィを用いずに規定される。これにより、シリサイド領域を相対的に小さく、例えば、０．２５μｍと０．３５μｍと間の範囲にすることができる。
【００３３】
本発明の例となる好適な実施形態を、以下に、添付の図面を参照して詳細に説明する。
図１は、公知のバイポーラトランジスタの概略断面図である。
図２は、埋込層の一方の側にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
図３は、埋込層の両側にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
図４は、埋込層におけるトランジスタの周囲で、環状にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
図５は、環状にシリサイド化され、ベース接続領域に対し自己整合された埋込層を有する、本発明のバイポーラトランジスタの概略平面図である。
図６は、部分的にシリサイド化され、ベース接続領域に対し自己整合された埋込層を有する、本発明のバイポーラトランジスタの概略平面図である。
図７は、エミッタ接続領域をパターン化した後のバイポーラトランジスタの概略断面図である。
図８は、絶縁層をエッチングし、シリサイド領域を形成した後の、本発明のバイポーラトランジスタの概略断面図である。
【００３４】
図１は、公知のバイポーラトランジスタ１の概略断面図である。この例では、深いトレンチ１１として構成された２つの絶縁ゾーン１１により囲まれた埋込層７が、半導体基板１２に配されている。埋込層７は、コレクタ接点６を介して接続され、電気的に、バイポーラトランジスタ１の表面に導かれている。これにより、バイポーラトランジスタ１は、集積回路に集積可能となる。
【００３５】
バイポーラトランジスタ１は、また、エミッタ接続領域３に隣接するエミッタ接点２を有する。バイポーラトランジスタ１は、さらに、ベース接点４を有する。ベース抵抗を小さくするために、図１に示すように、シリサイド化されたベース接続領域１３がベース接続領域５上に設けられている。このベース接続領域１３は、ベース接点４をベース接続領域５に接続する。このようなバイポーラトランジスタ１は、例えば、ドイツ特許ＤＥ  １９９５８０６２号に記載されている。
【００３６】
エミッタ接続領域３の下にあるベースゾーン１５は、シリコンゲルマニウムＳｉＧｅを有してよく、その厚さは、１ｎｍと２００ｎｍとの間であり、一般には３０ｎｍである。コレクタゾーン１４は、ベースゾーン１５の下で、埋込層７と隣接するように配されている。図１では、この埋込層７は、バイポーラトランジスタ１の一方の側のみ、コレクタ接点６を配している。
【００３７】
図２は、コレクタ接点６が埋込層７の一方の側にのみ配されたバイポーラトランジスタの概略平面図である。ベース接続領域５はベース接点４により接続され、エミッタ接続領域３は、エミッタ接点２により接続されている。このようなバイポーラトランジスタ１の構成では、埋込層７の広がりにより決められる面積は小さいが、埋込層７のシート抵抗が比較的大きいために、コレクタ領域（不図示）は、コレクタ接点６により、一方の側でのみ接続されている。
【００３８】
コレクタ抵抗を小さくすることは、埋込層７を図２に示したように１つの側のみならず、図３の平面図で概略的に示したように対向する側においても接続することにより達成できる。図３のバイポーラトランジスタ１の抵抗は、図２のバイポーラトランジスタ１の抵抗の約半分程度である。
【００３９】
しかしながら、この場合、埋込層７の占有面積は、図２のバイポーラトランジスタの埋込層７の占有面積よりも広い。追加として必要となる埋込層７の面積は、コレクタ接点６の幅Ｘ１、コレクタ接点６とベース接続領域５との間の距離Ｘ２、および、埋込層７の張り出し部分Ｘ４（図３では、この張り出し部分は、コレクタ接点６と埋込層７の最も近い縁部との間の距離である）から生じる。
【００４０】
この追加として必要となる面積は、用いられるフォトリソグラフィと位置決め許容誤差とにより決まる。例えば、現在、フォトリソグラフィにおける一般的なコンタクトホールの幅は、０．５μｍであり、位置決め許容誤差は０．２５μｍであり、これにより、埋込層７は、追加のコレクタ接点６が設けられると、約１μｍ分広くなる。
【００４１】
図４に概略的に示したように、コレクタ接点６および埋込層７を、ベース接続領域５の周囲に環状に配すれば、埋込層７のシート抵抗はより小さくすることができる。このようにすれば、コレクタ電流は、４つの側に流れ、その結果コレクタ接続抵抗は１／４になる。しかしながら、コレクタ接点６を大きくすることにより、バイポーラトランジスタ１の寸法は著しく大きくなる。半導体基板中に必要となる面積が拡大することにより、製造コストが上昇するとともに、バイポーラトランジスタ１のコレクタ−基板間の容量も、埋込層７の面積の拡大に比例して、大きくなる。この結果、トランジスタのゲート遅延時間が長くなり、集積回路の消費電力が増えてしまう。
【００４２】
従って、どのようなトランジスタの構成が用いられるかは、トランジスタが、図４に示したように、最大のトランジスタ周波数が得られるように設計されているのか、図２に示したように、必要とされる空間を最小限にするように設計されているのか、または、図３に示したように、両者の間の妥協点であるように設計されているのかによって異なる。
【００４３】
図５に示した本発明のバイポーラトランジスタ１は、コレクタ抵抗を低くし、その結果遷移周波数を高くすると共に、面積を小さくしている。図５の平面図では、シリサイド領域８が、ベース接続領域５の周りに伸張している。図５では、コレクタ接点６とシリサイド領域８との間の重複領域の幅Ｘ３は、コレクタ接点６の幅Ｘ１よりも小さい。
【００４４】
重複領域の幅Ｘ３、及びコレクタ接点６の幅Ｘ１は、通常、同じ大きさである。これにより、コレクタ接点６は、その全ての断面において、シリサイド領域８を覆うことができる。コレクタ接点は、位置決めが不正確である場合、シリサイド領域８とも接続される。
【００４５】
さらに、図５および図６に示すように、コレクタ接点６の側にあり、ベース接続領域５から遠い位置にある埋込層７は、シリサイド化されないままであってもよい。これは、シリサイド化を望まない構成要素が、非常に近辺に配されている場合には、有益である。これにより、埋込層７が完全にシリサイド化されている場合、すなわち、シリサイド領域８が、埋込層７の領域全体に渡って伸張している場合に比べて、シリサイド化を防ぐための補助マスクを小さくすることができる。これにより、構成要素間の最小距離を短くすることができ、集積回路の必要面積を小さくすることができる。
【００４６】
シリサイド領域８のシート抵抗は、オームの範囲である。これにより、埋込層７のシート抵抗を小さくすることができ、コレクタ接点６による埋込層７の金属接点接続が、バイポーラトランジスタ１の１つの側にのみ存在する場合でも、コレクタゾーンは、インピーダンスを低くして、シリサイド領域８により、すべての側から効果的に接続できる。
【００４７】
この場合、シリサイド領域８を、コレクタ接点６に対して、閉じた輪状にする必要はない。図６の概略平面図に示すように、埋込層７が、例えばバイポーラトランジスタ１の正面側までの範囲のみシリサイド化されていれば、コレクタ抵抗をすでに著しく小さくすることができる。この場合、シリサイド領域８は、少なくともエミッタ接点２まで伸びている。
【００４８】
例えば図１に示すように、ベース接続領域５が部分的にトレンチなどの絶縁ゾーンを介して導かれている場合には、上記の構成が好ましい。これにより、トランジスタの寸法を可能な限り小さいままにすることができる。
【００４９】
本発明のバイポーラトランジスタ１では、シリサイド領域８からコレクタ接点６へ連続的に接続が行なわれている限り、シリサイド領域８が、ベース接続領域５によって覆われていない埋込層７の部分を含めた埋込層７全体を覆っているか、または、埋込層７の一部がシリサイド化されないままであるかは、重要ではない。
【００５０】
以下に、図７および図８を参照して、シリサイド領域８が、ベース接続領域５に対して自己整合的に作られる方法について、説明する。この方法は、公知の製造方法と比較して、コストの大幅な上昇はない。
【００５１】
まず、バイポーラトランジスタ１の公知の製造方法を用いて、埋込層７と、コレクタゾーン１４と、上記埋込層７およびコレクタゾーン１４の上に設けられた第１絶縁層１０と、コレクタゾーン１４上に設けられたベースゾーン１５と、ベース接続領域５と、上記ベース接続領域５上に設けられた第２絶縁層と、エミッタ接続領域３とを作る。ベース領域１５に隣接するエミッタ領域は、図示していない。
【００５２】
第２絶縁層９および第１絶縁層１０は、いずれも、例えばシリコン酸化物またはシリコン窒化物からなっている。第１絶縁層１０の厚さは、数１００ｎｍ、好ましくは１００ｎｍ〜６００ｎｍである。第２絶縁層９の厚さは、５０ｎｍと３００ｎｍとの間である。通常、第１絶縁層１０は、第２絶縁層９よりも厚い。
【００５３】
通常、埋込層７は、１μｍ〜９μｍの高濃度でドープされたシリコン層である。通常、コレクタゾーン１４は、１００ｎｍ〜１０００ｎｍの厚さの、エピタキシャル成長により得られたシリコン層である。通常、ベース接続領域５は、５０ｎｍ〜３００ｎｍの厚さの、高濃度ドープされた多結晶シリコン層である。
【００５４】
このような公知のバイポーラトランジスタ１の製造方法は、例えば、ドイツ特許ＤＥ  １９９５８０６２Ｃ２号に、詳しく記載されている。
【００５５】
本発明の方法では、図８に示すように、好ましくは、埋込層７の上の第１絶縁層１０を、第１絶縁層１０がシリコン酸化物である場合、フッ酸を用い、シリコン窒化物である場合、リン酸を用いて取り除く。このエッチング工程は、ベース接続領域５に対して自己整合的に行なわれる。このエッチング中に他のチップ領域に対し望ましくないエッチングを避けるために、例えばレジストからなるマスクを用いてエッチングを行うと効果的である。このマスクは、エッチングを望まない領域を覆う。そして、次の工程でシリサイド化をしたい領域のみが露出されたままになっている。
【００５６】
埋込層７中にシリサイド領域８を作るために、第１絶縁層１０のみを、埋込層７において完全に除去することも可能である。
【００５７】
シリサイド領域８を作るために、例えば、（スパッタリングなどを用いて）金属を直接付加し、埋込層７と金属との面を、シリサイドに変換することも可能であるし、シリサイドを直接付加することも可能である。このようなシリサイド領域８の厚さは、通常、１０ｎｍと２００ｎｍとの間の範囲内である。
【００５８】
埋込層７以外に、ベース接続領域５も、シリサイド化する場合、第２絶縁層９も同様に除去する。第２絶縁層９と第１絶縁層１０とが、同じ材料からできている場合、通常、第１絶縁層１０は第２絶縁層９より厚いので、第２絶縁層の除去のために、エッチングの時間を長くする必要はない。第２絶縁層９と第１絶縁層１０とが、異なる材料からできている場合、第２絶縁層９のエッチングの後に、エッチャントを変更し、第１絶縁層１０を除去する。
【００５９】
第２絶縁層９と第１絶縁層１０とが、それぞれ異なる複数の層から構成されても良い。この場合、少なくとも第２絶縁層９と第１絶縁層１０との全ての層を取り除くように、エッチングを行う。
【００６０】
上述の方法を用いれば、埋込層７を、ベース接続領域５に対して自己整合的にシリサイド化することができる。これにより、埋込層７上のシリサイド領域８は、ベース接続領域５の外側境界線に対し傾斜して配置される。すなわち、シリサイド領域８は、図５および図６から判るように、平面図ではベース接続領域５に直接隣接する位置にある。この結果、バイポーラトランジスタ１の寸法をとりわけ小さくすることができ、すなわち、フォトリソグラフィにより作られる場合よりも小さくすることができる。自己整合による別の利点は、バイポーラトランジスタ１を対称的に構成可能である点である。さらに、リソグラフィが不要であるので、自己整合の場合には、コストも低く抑えることができる。
【００６１】
この工程の後、バイポーラトランジスタ１は、通常の方法で完成される。すなわち、誘電部分を堆積させ、バイポーラトランジスタ１全体を覆う。その後、金属の接点、エミッタ接点、ベース接点、およびコレクタ接点を作り、金属層面を堆積させる。
【００６２】
上述の方法は、自己整合を行うダブル多結晶シリコントランジスタ（エミッタ接続領域とベース接続領域とが、それぞれ、多結晶シリコンからなり、互いに対して自己整合されているトランジスタ）、および、ポリトランジスタまたは整合トランジスタに用いることができる。
【００６３】
本発明全体により達成されるのは、必要な空間が小さく、従って電力消費量の小さくすると共に、コレクタ抵抗を小さくし、従って互いに対する遷移周波数を高くした、高周波バイポーラトランジスタを提供することである。さらに、本発明の方法としては、上述の特性を有する高周波バイポーラトランジスタを、工程をより複雑にせずに製造することができる方法を提案している。
【００６４】
同じ程度の空間を必要とする公知のバイポーラトランジスタと比較すると、本発明の高周波バイポーラトランジスタでは、コレクタ抵抗が低く、従って、トランジスタの周波数が高くでき、ゲート遅延時間が短くでき、集積回路の電力消費量が少なくできるなど、トランジスタ性能が改良される。この場合、製造コストは、公知の場合と同等である。
【００６５】
コレクタが環状で接続されている、公知の高周波バイポーラトランジスタに比べると、本発明の高周波バイポーラトランジスタは、遷移周波数は同程度であるが、必要な空間が小さいため、製造コストを著しく低減でき、コレクタ−基板間の容量が小さいため、電力消費量を低減することができる。
【図面の簡単な説明】
【００６６】
【図１】公知のバイポーラトランジスタの概略断面図である。
【図２】埋込層の一方の側にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
【図３】埋込層の両側にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
【図４】埋込層におけるトランジスタの周囲で、環状にコレクタ接点が配された、公知のバイポーラトランジスタの概略平面図である。
【図５】環状にシリサイド化され、ベース接続領域に対し自己整合された埋込層を有する、本発明のバイポーラトランジスタの概略平面図である。
【図６】部分的にシリサイド化され、ベース接続領域に対し自己整合された埋込層を有する、本発明のバイポーラトランジスタの概略平面図である。
【図７】エミッタ接続領域をパターン化した後のバイポーラトランジスタの概略断面図である。
【図８】絶縁層をエッチングし、シリサイド領域を形成した後の、本発明のバイポーラトランジスタの概略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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