(57)【特許請求の範囲】
【請求項１】
基板上に、第１透明物質の透明物質層及び不透明物質層の二重層を露光及びエッチングし、前記不透明物質層を除去することにより、前記第１透明物質で構成される共通電極を形成する工程と、
前記基板上に、ゲート配線、前記ゲート配線に接続されるゲート電極、及び前記共通電極に接触される共通配線を形成する工程と、
前記ゲート配線、前記ゲート電極及び前記共通配線の上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にアクティブ層及びオーミックコンタクト層を形成する工程と、
前記オーミックコンタクト層の上部で相互に離れたソース電極及びドレイン電極、並びに前記ソース電極に接続されたデータ配線を形成する工程と、
前記ソース電極、ドレイン電極及びデータ配線の上部に、前記ドレイン電極を露出するドレインコンタクトホールを有する保護膜を形成する工程と、
前記保護膜の上部に、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触するとともに、前記共通電極と互い違いになるように、第２透明物質で構成される画素電極を形成する工程と
を含むことを特徴とするＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項２】
前記共通電極及び前記画素電極は、柵形状である
ことを特徴とする請求項１記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項３】
前記共通電極を形成する工程は、
前記基板の上部に透明物質層を形成し、連続して前記透明物質層の上部に不透明物質層を形成する工程と、
前記不透明物質層の上部に感光パターンを形成する工程と、
前記感光パターンをエッチングマスクとして利用し、前記不透明物質層及び前記透明物質層をエッチングして不透明物質パターン及び前記共通電極を形成する工程と、
前記感光パターン及び前記不透明物質パターンを除去する工程とを含む
ことを特徴とする請求項１記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項４】
前記共通電極は、複数の共通水平部、並びに前記複数の共通水平部の両端に位置して各共通水平部を接続する第１共通垂直部及び第２共通垂直部を含む
ことを特徴とする請求項１記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項５】
前記画素電極は、前記共通電極の複数の共通水平部間に位置し、前記共通水平部に平行に離れた複数の画素水平部、並びに前記複数の画素水平部の両端に位置して各画素水平部を接続する第１画素垂直部及び第２画素垂直部を含む
ことを特徴とする請求項４記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項６】
前記第１及び第２透明物質は、インジウム−スズ−オキサイド、インジウム−亜鉛−オキサイドのうちから選択された一つである
ことを特徴とする請求項１記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項７】
基板上に、透明物質層及び不透明物質層の二重層を露光及びエッチングし、前記不透明物質層を除去することにより、透明物質で構成される共通電極を形成する工程と、
前記基板上に、ゲート配線と、前記ゲート配線に接続される薄膜トランジスタのゲート電極と、前記共通電極に接触される共通配線を形成する工程と、
前記ゲート配線と、前記ゲート電極と、前記共通配線の上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部に前記薄膜トランジスタのアクティブ層とオーミックコンタクト層を形成する工程と、
前記オーミックコンタクト層の上部に互いに離隔される前記薄膜トランジスタのソース電極及びドレイン電極と、前記ソース電極に連結され前記ゲート配線と交差するデータ配線を形成する工程と、
前記薄膜トランジスタの上部に保護膜を形成する工程と、
前記保護膜の上部に、前記薄膜トランジスタに接続される画素電極を形成する工程と
を含むことを特徴とするＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項８】
前記共通電極を形成する工程は、
前記基板の上部に透明物質層を形成する工程と、
前記透明物質層の上部に不透明物質層を形成する工程と、
前記不透明物質層の上部に感光パターンを形成する工程と、
前記感光パターンをエッチングマスクとして利用し、前記不透明物質層及び前記透明物質層をエッチングして不透明物質パターン及び前記共通電極を形成する工程と、
前記感光パターンを除去する工程と、
前記不透明物質パターンをエッチングして前記共通電極を露出させる工程とを含む
ことを特徴とする請求項７記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項９】
前記不透明物質層及び前記透明物質層は、一つのエッチング溶液によって同時にエッチングされる
ことを特徴とする請求項８記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【請求項１０】
前記不透明物質層及び前記透明物質層は、異なるエッチング溶液によって連続的にエッチングされる
ことを特徴とする請求項８記載のＩＰＳ方式の液晶表示装置用アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置（ＬＣＤ：Ｌｉｑｉｕｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）に係り、特に、高輝度及び高画質を実現するＩＰＳ方式（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ  ｍｏｄｅ）の液晶表示装置用アレイ基板の製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、液体と固体の中間の状態である液晶の電気−光学的性質を表示装置に応用している。液晶は、液体のような流動性を有する有機分子が結晶のように規則的に配列された状態であり、液晶表示装置は、この分子配列が外部電界によって変化する性質を利用している。
【０００３】
従って、液晶の分子配列方向を任意に調節すると、光学的異方性によって液晶の分子配列方向に光が屈折して画像情報を表現する。
【０００４】
現在は、アクティブマトリックス型液晶表示装置（ＡＭ−ＬＣＤ：Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｌｉｑｉｕｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ、以下、液晶表示装置と称する）が解像度及び動画像の表現能力が優れていて最も注目を浴びている。
【０００５】
液晶表示装置は、共通電極が形成されたカラーフィルター基板（上部基板）と画素電極が形成されたアレイ基板（下部基板）と、両基板間に充填された液晶とで構成されるが、このような液晶表示装置は、共通電極と画素電極に電圧が印加され両電極間に生じる電界によって液晶を駆動する方式であり、透過率と開口率等の特性が優れる。
【０００６】
ところが、基板に対して垂直方向の電界を用いて液晶を駆動（スイッチング）する方式は、視野角特性が優れていないという短所がある。従って、このような短所を克服するために、ＩＰＳ方式が提案されている。後述する液晶表示装置は、ＩＰＳ方式であり、視野角特性が優れているという長所がある。
【０００７】
以下、図１を参照して、一般的なＩＰＳ方式の液晶表示装置を詳しく説明する。
【０００８】
図１は、一般的なＩＰＳ方式の液晶表示装置の概略的な構成を示した断面図である。図１に示したように、従来のＩＰＳ方式の液晶表示装置５は、カラーフィルター基板４０とアレイ基板１０が対向して設けられ、両基板間には、液晶層ＬＣが介在される。
【０００９】
アレイ基板１０に定義された複数の画素Ｐ毎に薄膜トランジスタＴと、共通電極１８及び画素電極３０が設けられる。
【００１０】
薄膜トランジスタＴは、ゲート電極１４と、ゲート電極１４の上部に絶縁膜２０を間に積層された半導体層２２と、半導体層２２の上部に相互に離隔して設けられたソース電極２４及びドレイン電極２６とを含む。
【００１１】
前述した構成で、共通電極１８は、ゲート電極１４と同一層、同一物質で構成され、画素電極３０は、ソース電極２４及びドレイン電極２６と同一層、同一物質で構成される。
【００１２】
図面には示してないが、画素Ｐの一側に沿って形成されたゲート配線（図示せず）と、これとは垂直な方向に形成されたデータ配線（図示せず）が設けられ、共通電極１８に電圧を印加する共通配線（図示せず）が設けられる。
【００１３】
カラーフィルター基板４０は、透明な絶縁基板上に、ゲート配線（図示せず）及びデータ配線（図示せず）と薄膜トランジスタＴに対応する部分に形成されるブラックマトリックス４２と、画素Ｐに対応して形成される赤色Ｒ、緑色Ｇ、青色Ｂのカラーフィルター層４４を含む。
【００１４】
液晶層ＬＣは、共通電極１８と画素電極３０の水平電界３５によって動作される。
【００１５】
以下、図２を参照して、上述したようなＩＰＳ方式の液晶表示装置用アレイ基板の構成を説明する。
【００１６】
図２は、従来のＩＰＳ方式の液晶表示装置用アレイ基板の構成を概略的に示した平面図である。図２に示したように、基板１０上に、一方向に形成されたゲート配線１２と、ゲート配線１２とは垂直に交差して画素領域Ｐを定義するデータ配線２８が設けられる。
【００１７】
また、ゲート配線１２に平行にかつ離された共通配線１６が設けられる。
【００１８】
ゲート配線１２とデータ配線２８の交差地点には、ゲート配線１２に接続されたゲート電極１４と、ゲート電極１４の上部の半導体層２２と、半導体層２２の上部のソース電極２４及びドレイン電極２６とから構成される薄膜トランジスタＴが設けられる。
【００１９】
画素領域Ｐには、共通配線１６に対して垂直方向に共通配線１６から延長され、相互に平行に離れた共通電極１８が形成され、共通電極１８間には、共通電極１８に平行に離れた画素電極３０が形成される。
【００２０】
ところが、上述したような構成は、垂直電界型の液晶パネルに比べて、左右の視野角をさらに確保するが、色の反転特性によって左右及び上下の視野角を拡大することにおいてまだ限界がある。
【００２１】
そこで、これを解決するための方法として、水平方向に沿って配置された共通電極と画素電極を有するＩＰＳ方式のアレイ基板が提案された。
【００２２】
図３は、従来の別のＩＰＳ方式のアレイ基板の一部を拡大した平面図である。図３に示したように、従来の別のＩＰＳ方式のアレイ基板５０は、第１方向に形成され、相互に平行に離れている複数のゲート配線５２と、ゲート配線５２と交差する第２方向に形成され、ゲート配線５２とは画素領域Ｐを定義するデータ配線６６を含む。
【００２３】
ゲート配線５２とデータ配線６６の交差地点には、スイッチング素子である薄膜トランジスタＴが形成され、画素領域Ｐには、共通電極５６と画素電極７２が形成される。
【００２４】
薄膜トランジスタＴは、ゲート電極５４と、ゲート電極５４の上部にゲート絶縁膜（図示せず）を間に置いて形成されたアクティブ層６０と、アクティブ層６０の上部に形成されたソース電極６２及びドレイン電極６４とで構成される。この時、ゲート電極５４は、ゲート配線５２に接続され、ソース電極６２は、データ配線６６に接続されるように形成する。
【００２５】
一方、共通電極５６と画素電極７２が接触するのを防ぐために、一般的に、共通電極５６は、ゲート配線５２と同一層、同一物質で形成され、画素電極７２は、共通電極５６と画素電極７２の間のゲート絶縁膜（図示せず）及び保護膜（図示せず）とともに、共通電極５６上に形成される。
【００２６】
この時、画素電極７２は、開口領域の確保のために透明な材料で形成する。共通電極５６の形状を具体的に説明すると、共通電極５６は、横方向に配置された複数の共通水平部５６ａと、共通水平部５６ａの一側と他側を各々接続する第１共通垂直部５６ｂ及び第２共通垂直部５６ｃとで構成される。
【００２７】
画素電極７２も、横方向に配置された複数の画素水平部７２ａと、画素水平部７２ａの一側と他側を各々接続する第１画素垂直部７２ｂ及び第２画素垂直部７２ｃとで構成される。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
ところが、上述したよう構成は、共通電極５６を不透明な材料で形成したために、輝度が低下するという問題点があった。
【００２９】
本発明は、上述したような課題を解決するためになされたもので、その目的は、共通電極と画素電極を透明な材料で形成することにより、輝度を改善することができる、ＩＰＳ方式の液晶表示装置用アレイ基板の製造方法を得るものである。
【００３０】
また、共通電極を基板の第１層として構成するが、透明物質層と不透明物質層を積層した露光工程を行うことによって露光工程時、発生するチャック染みを防いで高画質を実現することができる、ＩＰＳ方式の液晶表示装置用アレイ基板の製造方法を得るものである。
【課題を解決するための手段】
【００３１】
本発明に係るＩＰＳ方式の液晶表示装置用アレイ基板の製造方法は、基板上に、第１透明物質の透明物質層及び不透明物質層の二重層を露光及びエッチングし、前記不透明物質層を除去することにより、前記第１透明物質で構成される共通電極を形成する工程と、前記基板上に、ゲート配線、前記ゲート配線に接続されるゲート電極、及び前記共通電極に接触される共通配線を形成する工程と、前記ゲート配線、前記ゲート電極及び前記共通配線の上部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上部にアクティブ層及びオーミックコンタクト層を形成する工程と、前記オーミックコンタクト層の上部で相互に離れたソース電極及びドレイン電極、並びに前記ソース電極に接続されたデータ配線を形成する工程と、前記ソース電極、ドレイン電極及びデータ配線の上部に、前記ドレイン電極を露出するドレインコンタクトホールを有する保護膜を形成する工程と、前記保護膜の上部に、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触するとともに、前記共通電極と互い違いになるように、第２透明物質で構成される画素電極を形成する工程とを含むものである。
【発明の効果】
【００３２】
本発明に係るＩＰＳ方式の液晶表示装置用アレイ基板の製造方法は、共通電極と画素電極を透明な導電性物質で形成することによって開口領域を確保することができ、高輝度を実現することができるという効果を奏する。
【００３３】
また、基板に、第１層として位置する透明な共通電極を形成するために、透明物質層とバリヤー金属層を積層して露光工程を行うことによって基板が置かれるチャックから反射された光によるチャック染みを防いで高画質を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下、添付した図を参照して、本発明の最良の実施の形態を説明する。
【００３５】
本発明の実施の形態は、共通電極と画素電極を相互に異なる層に透明な材料で形成することを特徴とし、基板に第１層として共通電極を形成する時、透明物質層と不透明物質層を積層して露光工程を行う。
【００３６】
図４は、本発明に係るＩＰＳ方式の液晶表示装置用アレイ基板の一画素を拡大した平面図である。図４に示したように、本発明に係るＩＰＳ方式の液晶表示装置用アレイ基板１００に、第１方向に複数のゲート配線１０４を形成し、このゲート配線１０４と交差する第２方向に複数のデータ配線１２２を形成する。
【００３７】
また、ゲート配線１０４と平行に離れた共通配線１０８を形成する。この時、共通配線１０８は、隣接する画素領域Ｐ間に一体に形成し、このような形態を満足しながら、その形状は、多様に変形できる。
【００３８】
ゲート配線１０４とデータ配線１２２の交差地点には、ゲート電極１０６、アクティブ層１１２、ソース電極１１６及びドレイン電極１１８を含む薄膜トランジスタＴを形成する。
【００３９】
画素領域Ｐの一側には、ゲート配線１０４を第１電極とし、第１電極の上部にドレイン電極１１８から延長された延長部１２０を第２電極とするストレージキャパシターＣｓｔを形成する。
【００４０】
画素領域Ｐには、共通配線１０８と接触する共通電極１０２と、ドレイン電極１１８と接触する画素電極１２８を形成する。この時、両電極は、透明な材料で形成する。
【００４１】
共通電極１０２と画素電極１２８の形状を詳しく説明すると、共通電極１０２は、画素領域Ｐに位置した複数の共通水平部１０２ａと、各共通水平部１０２ａの両端をそれぞれ接続する第１共通垂直部１０２ｂと第２共通垂直部１０２ｃを含み、柵形状（ｂａｒ  ｓｈａｐｅ）である。
【００４２】
また、画素電極１２８は、共通電極１０２の共通水平部１０２ａ間ごとに位置し平行に離れた複数の画素水平部１２８ａと、各画素水平部１２８ａの両端をそれぞれ接続する第１画素垂直部１２８ｂと第２画素垂直部１２８ｃを含み、柵形状（ｂａｒ  ｓｈａｐｅ）である。
【００４３】
本発明の実施の形態による構成は、共通電極１０２と画素電極１２８を透明な材料で形成することによって開口領域を確保し、輝度を改善することができる長所がある。
【００４４】
ところが、基板の第１層として透明な電極(共通電極)を形成する場合、共通電極を形成するための露光工程時、基板が固定される下部のチャック（ｃｈｕｃｈ）のリフトピンホール（ｌｉｆｔ  ｐｉｎ  ｈｏｌｅ）に反射された光によって共通電極が元々の設計値より大きいか、または小さい幅で形成される不良が発生する。(この時、リフトピンは、基板を上下に移動する手段であり、リフトピンホールは、リフトピンが安着されると同時に、上下に動く空間である。)
【００４５】
上述した現象を詳しく説明すると、露光工程を行う時、基板１００をチャックに乗せて露光工程を行うが、この時、透明物質層のみならず透明物質層の上部に積層する感光層も透明な材料であるので、露光工程時、光は、感光層と透明物質層を通過してピンホールによって乱反射される。
【００４６】
従って、元々の設計値に比べて、感光層(図示せず)の露光面積が異なり、これによって、パターンされる透明物質層の面積も異なる。
【００４７】
この場合、全体的に、チャック(図示せず)のピンホール(図示せず)が位置する部分に対応した部分の輝度が他の領域に比べて異なる輝度不均一が発生する。すなわち、チャック染み（ｓｔａｉｎ）が発生する。
【００４８】
以下、工程図を参照して、上述したようなチャック染みが発生しないＩＰＳ方式の液晶表示装置用アレイ基板の製造方法を説明する。
【００４９】
図５Ａないし図５Ｇと図６Ａないし図６Ｇは、各々図４のＶ−Ｖ線とＶＩ−ＶＩ線に沿って切断したもので、本発明の実施の形態に係るＩＰＳ方式の液晶表示装置用アレイ基板の製造方法の各工程を示す断面図である。
【００５０】
図５Ａと図６Ａに示したように、基板１００上にスイッチング領域Ｓを含む画素領域Ｐを定義する。
【００５１】
基板１００上に、透明物質層Ｍ１と不透明物質層Ｍ２を連続的に積層して二重層を形成する。
【００５２】
この時、透明物質層Ｍ１は、インジウム−スズ−オキサイドＩＴＯとインジウム−亜鉛−オキサイドＩＺＯを含む透明な導電性物質グループのうちから選択された一つを蒸着して形成し、不透明物質層Ｍ２は、不透明な金属物質で形成される。また、不透明物質層Ｍ２と下部の透明物質層Ｍ１は、一つのエッチング溶液を利用して同時にエッチングされたり、異なるエッチング率を有する異なるエッチング溶液を利用して連続的にエッチングされたりする。
【００５３】
不透明物質層Ｍ２全面に、感光層(図示せず)を形成した後、露光工程を行い、感光層を現像して、複数の水平部ＰＬ１と、水平部ＰＬ１の両側に位置し各々水平部ＰＬ１を接続する第１垂直部ＰＬ２及び第２垂直部ＰＬ３を形成する。
【００５４】
この時、感光層を露光する工程で、不透明物質層Ｍ２によって光が下部に透過されない。従って、基板１００が固定される下部のチャック(図示せず)に光が照射されないために、チャックに構成されたピンホールに反射される光もないので、チャック染みが発生しないという長所がある。
【００５５】
この後、水平部と第１及び第２垂直部で構成された感光層ＰＬ１、ＰＬ２、ＰＬ３の周辺に露出された不透明物質層Ｍ２と、その下部の透明物質層Ｍ１をエッチングする工程を行う。
【００５６】
この時、不透明物質層Ｍ２と透明物質層Ｍ１は、単一のエッチング溶液によって同時に除去されたり、異なるエッチング溶液によって順々に除去されたりする。
【００５７】
図５Ｂと図６Ｂに示したように、エッチング工程を完了すると、パターニングされた感光層ＰＬ１、ＰＬ２、ＰＬ３の下部に不透明物質パターンＭ４と透明物質パターンＭ３が積層された形状で形成される。
【００５８】
この時、透明物質パターンＭ３は、複数の共通水平部１０２ａと、各共通水平部１０２ａの両端を接続する第１共通垂直部１０２ｂと第２共通垂直部１０２ｃで構成された共通電極になる。
【００５９】
この後、共通電極１０２ａ、１０２ｂ、１０２ｃの上部に残っている感光層ＰＬ１、ＰＬ２、ＰＬ３と不透明電極パターンＭ４を順に除去する工程を行う。
【００６０】
図５Ｃと図６Ｃに示したように、上述した工程によって透明な共通電極１０２ａ、１２０ｂ、１０２ｃが形成された基板１００の全面に、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、モリブデンＭｏ、タングステンＷ、クロムＣｒ、銅Ｃｕ等を含む導電性金属を蒸着してパターニングし、スイッチング領域Ｓと画素領域Ｐが定義された基板１００上に、一方向に延在されたゲート配線１０４と、ゲート配線１０４に接続されたゲート電極１０６を形成すると同時に、共通電極１０２と接触する共通配線１０８を形成する。
【００６１】
図５Ｄと図６Ｄに示したように、ゲート電極１０６、ゲート配線１０４、共通配線１０８、共通電極１０２ａ、１０２ｂ、１０２ｃが形成された基板１００の全面に、窒化シリコンＳｉＮＸと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つを蒸着してゲート絶縁膜１１０を形成する。
【００６２】
ゲート絶縁膜１１０が形成された基板１００の全面に、純粋非晶質シリコンａ-Ｓｉ：Ｈと不純物を含む非晶質シリコンｎ+ａ-Ｓｉ：Ｈを蒸着してパターニングし、ゲート電極１０６に対応するゲート絶縁膜１１０の上部に、アクティブ層１１２とオーミックコンタクト層１１４を形成する。
【００６３】
図５Ｅと図６Ｅに示したように、アクティブ層１１２とオーミックコンタクト層１１４が形成された基板１００の全面に、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、クロムＣｒ、タングステンＷ、モリブデンＭｏ、チタンＴｉ、モリブデンタングステンＭｏＷ等を含む導電性金属グループのうちから選択された一つまたは二つ以上の物質を蒸着してパターニングし、オーミックコンタクト層１１４の上部に、離れたソース電極１１６とドレイン電極１１８を形成すると同時に、ドレイン電極１１８からゲート配線１０４の上部に延長された延長部１２０を形成する。
【００６４】
また、ソース電極１１６に接続され、ゲート配線１０４と垂直に交差するデータ配線１２２を形成する。
【００６５】
この後、ソース電極１１６とドレイン電極１１８の間に露出されたオーミックコンタクト層１１４を除去して、オーミックコンタクト層１１４の下部のアクティブ層１１２を露出する工程を行う。
【００６６】
図５Ｆと図６Ｆに示したように、ソース電極１１６及びドレイン電極１１８等が形成された基板１００の全面に、窒化シリコンＳｉＮＸと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つまたは二つ以上の物質を蒸着したり、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂を含む有機絶縁物質グループのうちから選択された一つまたは二つ以上の物質を塗布して保護膜１２４を形成する。
【００６７】
保護膜１２４をパターニングして、ドレイン電極１１８の一部を露出するドレインコンタクトホール１２６を形成する。
【００６８】
図５Ｇと図６Ｇに示したように、ドレイン電極１１８の一部を露出する保護膜１２４が形成された基板１００の全面に、インジウム−スズ−オキサイドＩＴＯとインジウム−亜鉛−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された一つを蒸着してパターニングし、ドレイン電極１１８と接触する画素電極１２８を形成する。
【００６９】
画素電極１２８は、共通電極１０２の共通水平部１０２ａ間ごとに、この共通水平部１０２ａから離れて位置する複数の画素水平部１２８ａと、画素水平部１２８ａの両端に各々位置して両端に接続する第１画素垂直部１２８ｂ及び第２画素垂直部１２８ｃを含む。
【００７０】
この時、画素電極１２８ａ、１２８ｂ、１２８ｃが透明な材料にもかかわらず、共通電極１０２ａ、１２０ｂ、１０２ｃのようにバリヤー金属層（不透明物質層）を使用しない理由は、画素電極１２８ａ、１２８ｂ、１２８ｃの下部に多数の層が存在するからである。
【００７１】
すなわち、光が透過されチャックのリフトピンホールに反射したとしても、これは、下部の多数の層によって吸収されるために、画素電極１２８を形成する工程において影響を及ぼさない。
【００７２】
以上の方法によって、本発明に係るＩＰＳ方式の液晶表示装置用アレイ基板を製作することができる。
【図面の簡単な説明】
【００７３】
【図１】一般的なＩＰＳ方式の液晶表示装置の一部を概略的に示した断面図である。
【図２】従来のＩＰＳ方式の液晶表示装置用アレイ基板の一画素を示した拡大平面図である。
【図３】従来の別のＩＰＳ方式の液晶表示装置用アレイ基板の一部を示した平面図である。
【図４】本発明の実施の形態に係るＩＰＳ方式の液晶表示装置用アレイ基板の一画素を拡大した平面図である。
【図５Ａ】図４のＶ−Ｖ線に沿って切断したもので、本発明の実施の形態に係るＩＰＳ方式の液晶表示装置用アレイ基板の製造方法の工程を示す断面図である。
【図５Ｂ】図５Ａに続く製造方法の工程を示す断面図である。
【図５Ｃ】図５Ｂに続く製造方法の工程を示す断面図である。
【図５Ｄ】図５Ｃに続く製造方法の工程を示す断面図である。
【図５Ｅ】図５Ｄに続く製造方法の工程を示す断面図である。
【図５Ｆ】図５Ｅに続く製造方法の工程を示す断面図である。
【図５Ｇ】図５Ｆに続く製造方法の工程を示す断面図である。
【図６Ａ】図４のＶＩ−ＶＩ線に沿って切断したもので、本発明の実施の形態に係るＩＰＳ方式の液晶表示装置用アレイ基板の製造方法の工程を示す断面図である。
【図６Ｂ】図６Ａに続く製造方法の工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造方法の工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造方法の工程を示す断面図である。
【図６Ｅ】図６Ｄに続く製造方法の工程を示す断面図である。
【図６Ｆ】図６Ｅに続く製造方法の工程を示す断面図である。
【図６Ｇ】図６Ｆに続く製造方法の工程を示す断面図である。
【符号の説明】
【００７４】
１００  アレイ基板、１０２  共通電極、１０４  ゲート配線、１０６  ゲート電極、１０８  共通配線、１１２  アクティブ層、１１６  ソース電極、１１８  ドレイン電極、１２０  延長部、１２２  データ配線、１２８  画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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