(57)【特許請求の範囲】
【請求項１】
点灯駆動トランジスタを介して発光制御される発光素子と、前記点灯駆動トランジスタのゲート電位を制御するデータ書き込みトランジスタと、前記データ書き込みトランジスタにより制御される前記ゲート電位を保持する電荷保持用のキャパシタとを少なくとも備えてなる各画素を、複数のデータ線および複数の走査線の交差位置にそれぞれ配置して構成されたディスプレイであって、
映像信号の単位フレーム期間を等間隔の複数のサブフレーム期間に分割し、前記サブフレーム期間ごとに前記発光素子を点灯制御することで階調制御を実現する階調制御手段と、前記各走査線ごとに設定されたγ補正およびデータ線方向に生ずる輝度ばらつきの補正を実現するための補正データに基づいて、前記各データ線を介してデータ書き込みトランジスタに供給される書き込みデータに対応する電位をレベルシフトさせるレベルシフト手段とを具備したことを特徴とするディスプレイ。
【請求項２】
前記キャパシタに蓄積された電荷を、前記サブフレーム期間のタイミングで消去させることで、前記階調制御を実現する消去トランジスタを備えたことを特徴とする請求項１に記載のディスプレイ。
【請求項３】
前記レベルシフト手段には、書き込みデータに対応する電位を前記補正データに基づいてレベルシフトさせるＤＡＣが具備されていることを特徴とする請求項１または請求項２に記載のディスプレイ。
【請求項４】
前記走査線ごとに設定された補正データが不揮発性のメモリに格納され、前記ディスプレイの点灯駆動動作に際して、前記補正データを前記不揮発性のメモリより順次読み出すように構成したことを特徴とする請求項１ないし請求項３のいずれかに記載のディスプレイ。
【請求項５】
前記発光素子は、有機化合物を発光層に用いた有機ＥＬ素子により構成したことを特徴とする請求項１ないし請求項４のいずれかに記載のディスプレイ。
【請求項６】
点灯駆動トランジスタを介して発光制御される発光素子と、前記点灯駆動トランジスタのゲート電位を制御するデータ書き込みトランジスタと、前記データ書き込みトランジスタにより制御される前記ゲート電位を保持する電荷保持用のキャパシタとを少なくとも備えてなる各画素を、複数のデータ線および複数の走査線の交差位置にそれぞれ配置して構成されたディスプレイの駆動方法であって、
映像信号の単位フレーム期間を等間隔の複数のサブフレーム期間に分割し、前記サブフレーム期間ごとに前記発光素子を点灯制御することで階調制御を実行すると共に、前記各走査線ごとに設定されたγ補正およびデータ線方向に生ずる輝度ばらつきの補正を実現するための補正データに基づいて、前記各データ線を介してデータ書き込みトランジスタに供給される書き込みデータの電位をレベルシフトさせることを特徴とするディスプレイの駆動方法。
【請求項７】
前記補正データが不揮発性のメモリに格納され、前記ディスプレイの点灯駆動動作に際して、前記不揮発性のメモリより補正データを順次読み出す動作を実行することを特徴とする請求項６に記載のディスプレイの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素を構成する発光素子を、例えばＴＦＴ（Thin Film Transistor）によってアクティブ駆動させるディスプレイ（以下発光表示パネルの駆動装置、もしくは単に駆動装置とも言う。）に関し、特に前記発光素子の点灯期間をデジタル制御することで多階調表現を実現させると共に、データ線方向の面内ばらつきの補正およびγ補正を効果的になし得るディスプレイおよびその駆動方法に関する。
【０００２】
【従来の技術】
発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開発が広く進められている。このような表示パネルに用いられる発光素子として、例えば有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されており、既に一部の製品において実用化されている。これはＥＬ素子の発光層に、良好な発光特性を期待することができる有機化合物を使用することによって、実用に耐えうる高効率化および長寿命化が進んだことも背景にある。
【０００３】
かかる有機ＥＬ素子を用いた表示パネルとして、ＥＬ素子を単にマトリクス状に配列したパッシブマトリクス型表示パネルと、マトリクス状に配列したＥＬ素子の各々に、例えばＴＦＴからなる能動素子を加えたアクティブマトリクス型表示パネルが提案されている。後者のアクティブマトリクス型表示パネルは、前者のパッシブマトリクス型表示パネルに比べて、低消費電力化を実現することができ、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
【０００４】
ところで、前記したアクティブマトリクス型表示パネルを点灯駆動する場合の階調表現の一つに、例えば１フレームに対応する有効点灯期間を等間隔の複数のサブフレームに分割し、前記サブフレーム単位で発光素子を点灯制御するようにしたデジタル時間階調制御が提案されている。前記したようにサブフレーム単位で発光素子を点灯制御する階調制御は、いわゆる重み無しサブフレーム方式と呼ばれており、階調と発光輝度の関係がほぼリニア（γ＝１）に制御される。しかしながら、理想的な階調と輝度特性は、γ（視感度）＝１．８〜２．２程度のγ補正カーブに基づくものであると言われている。
【０００５】
そこで、例えばγ＝２．０程度のγ補正カーブに基づく階調制御を実現しようとする場合においては、高階調側における階調間の輝度差は比較的大きいのに対して、低階調側における階調間の輝度差は極めて小さい。したがって、低階調側における階調間の輝度差に合わせて輝度差の制御を精密に実行するには、高分解能が必要となり、結果として駆動回路の全体の制御を司るクロック信号を高速化させる必要が生ずる。このようにクロック信号を高速化させて回路の動作速度を上昇させるように構成した場合においては、回路全体の消費電力が増大するという問題を招来させる。
【０００６】
そこで、前記したようにクロック信号を高速化させずに、階調制御を実行させる手段として、前記したデジタル時間階調制御に加え、アナログ階調制御を併用した階調制御が、次に示す特許文献１に開示されている。
【０００７】
【特許文献１】
特開２０００−５６７２７号公報（段落００２３〜００３３、図５〜図７）
【０００８】
【発明が解決しようとする課題】
ところで、前記特許文献１に示された階調制御方式によると、デジタル的な時間階調制御に加え、発光素子を点灯駆動する電源電圧をアナログ的に変化させることで、素子の発光輝度を制御するようにしている。これによれば、前記したようにクロック信号をある程度以上に高速化させる必要はないものの、前記特許文献１における図５に示されたように、電源ラインと各パネル信号ライン（データライン）との間のそれぞれにＤＡＣ（Digital to Analog Converter ）を挿入する必要が生じ、コストアップとなることは免れない。
【０００９】
この発明は、前記した問題点に着目してなされたものであり、前記発光素子の点灯期間をデジタル制御することで多階調表現を実現させると共に、クロック信号を高速化させることなくデータ線方向の面内ばらつきおよびγ補正をローコストにおいて実現し得る発光表示パネルの駆動装置および駆動方法を提供することを課題とするものである。
【００１０】
【課題を解決するための手段】
前記した課題を解決するためになされたこの発明にかかるディスプレイは、請求項１に記載のとおり、点灯駆動トランジスタを介して発光制御される発光素子と、前記点灯駆動トランジスタのゲート電位を制御するデータ書き込みトランジスタと、前記データ書き込みトランジスタにより制御される前記ゲート電位を保持する電荷保持用のキャパシタとを少なくとも備えてなる各画素を、複数のデータ線および複数の走査線の交差位置にそれぞれ配置して構成されたディスプレイであって、映像信号の単位フレーム期間を等間隔の複数のサブフレーム期間に分割し、前記サブフレーム期間ごとに前記発光素子を点灯制御することで階調制御を実現する階調制御手段と、前記各走査線ごとに設定されたγ補正およびデータ線方向に生ずる輝度ばらつきの補正を実現するための補正データに基づいて、前記各データ線を介してデータ書き込みトランジスタに供給される書き込みデータに対応する電位をレベルシフトさせるレベルシフト手段とを具備した点に特徴を有する。
【００１１】
また、前記した課題を解決するためになされたこの発明にかかるディスプレイの駆動方法は、請求項６に記載のとおり、点灯駆動トランジスタを介して発光制御される発光素子と、前記点灯駆動トランジスタのゲート電位を制御するデータ書き込みトランジスタと、前記データ書き込みトランジスタにより制御される前記ゲート電位を保持する電荷保持用のキャパシタとを少なくとも備えてなる各画素を、複数のデータ線および複数の走査線の交差位置にそれぞれ配置して構成されたディスプレイの駆動方法であって、映像信号の単位フレーム期間を等間隔の複数のサブフレーム期間に分割し、前記サブフレーム期間ごとに前記発光素子を点灯制御することで階調制御を実行すると共に、前記各走査線ごとに設定されたγ補正およびデータ線方向に生ずる輝度ばらつきの補正を実現するための補正データに基づいて、前記各データ線を介してデータ書き込みトランジスタに供給される書き込みデータの電位をレベルシフトさせる点に特徴を有する。
【００１２】
【発明の実施の形態】
以下、この発明にかかる発光表示パネルの駆動装置について、図に示す実施の形態に基づいて説明する。図１はこの発明にかかる駆動装置によって点灯駆動されるアクティブマトリクス型発光表示パネルを構成する１つの画素の形態を示したものである。すなわち、符号１として示す画素の形態は２つのＴＦＴからなるコンダクタンスコントロール（Conductance Controlled）方式と呼ばれる有機ＥＬ素子を発光素子とした場合の最も基本的な画素構成を示している。
【００１３】
図１において、制御用ＴＦＴ、すなわちデータ書き込みトランジスタＴr1のゲートは、走査線（以下、走査ラインとも言う。）２に接続され、そのソースはデータ線（以下、データラインとも言う。）３に接続されている。また、この書き込みトランジスタＴr1のドレインは、点灯駆動用ＴＦＴ、すなわち駆動トランジスタＴr2のゲートに接続されると共に、電荷保持用キャパシタＣ1 の一方の端子に接続されている。
【００１４】
前記駆動トランジスタＴr2のソースは、前記キャパシタＣ1 の他方の端子に接続されると共に、電源供給ライン４に接続されている。また、駆動トランジスタＴr2のドレインは、発光素子としての有機ＥＬ素子Ｅ1 のアノード端子に接続され、この有機ＥＬ素子Ｅ1 のカソード端子は、回路の基準電位点（グランド）に接続されている。
【００１５】
前記した画素１の回路構成において、アドレス期間において書き込みトランジスタＴr1のゲートに走査ライン２を介してオン電圧Selectが供給されると、書き込みトランジスタＴr1はオン状態となる。そして、書き込みトランジスタＴr1のソースに供給されるデータライン３からの書き込みデータに対応するデータ電圧Vdata を受けて、書き込みトランジスタＴr1はデータ電圧Vdata に対応した電流を、ソースからドレインに流す。したがって、書き込みトランジスタＴr1のゲートがオン電圧の期間に、前記キャパシタＣ1 が充電され、その充電電圧は前記データ電圧Vdata に対応したものとなる。
【００１６】
一方、前記駆動トランジスタＴr2には、前記キャパシタＣ1 に充電された充電電圧がゲート電圧として供給され、駆動トランジスタＴr2にはそのゲート電圧と、ソース電圧である電源供給ライン４から供給される駆動電圧Ｖccに基づいた電流が、ドレインからＥＬ素子Ｅ1 に流れ、ＥＬ素子Ｅ1 は駆動トランジスタＴr2のドレイン電流によって発光駆動される。
【００１７】
ここで、１つの走査ライン２に対応するアドレッシング動作が終了し、前記書き込みトランジスタＴr1のゲートがオフ電圧になると、書き込みトランジスタＴr1はいわゆるカットオフとなり、トランジスタＴr1のドレイン側は開放状態となる。しかしながら、駆動トランジスタＴr2はキャパシタＣ1 に蓄積された電荷によりゲート電圧が保持され、次のアドレス期間においてデータ電圧Vdata が書き換えられるまで同一の駆動電流が維持され、この駆動電流に基づくＥＬ素子Ｅ1 の発光状態も継続される。
【００１８】
以上説明した画素１の構成は、図２に示す発光表示パネル１０にマトリクス状に配列されて、ドットマトリクス型表示パネルを構成しており、各画素１は各走査線２および各データ線３の交差位置にそれぞれ形成されている。そして、図２には前記した発光表示パネル１０と、その駆動回路の構成がブロック図によって示されている。
【００１９】
前記発光表示パネル１０において表示される映像信号は、図２に示す発光制御回路１１に供給される。この発光制御回路１１においては、映像信号中における水平同期信号および垂直同期信号に基づいて、入力された映像信号をサンプリング処理を施すなどして１画素ごとに対応した画素データに変換し、図示せぬフレームメモリに順次書き込む動作を実行する。そして、フレームメモリに１フレーム分の画素データの書き込み処理が完了した後のアドレス期間においては、前記した１つの走査ラインごとにフレームメモリより読み出したシリアルな画素データを、順次データドライバ１２におけるシフトレジスタおよびデータラッチ回路１３に供給する。
【００２０】
このシフトレジスタおよびデータラッチ回路１３においては、１水平走査に対応する画素データを取り込んだ時に、これをラッチし、１水平走査に対応するパラレルデータをレベルシフタ１４に供給するように作用する。図２には示されていないが、表示パネル１０には、前記データライン３が各画素に対応して列方向に配列されており、これらのデータライン３は前記レベルシフタ１４に接続されている。この構成により各画素１を構成するデータ書き込みトランジスタＴr1のソースに対して、前記した画素データに対応するデータ電圧Vdata が個々に供給されるようになされる。そして、前記した動作はアドレス期間における１走査ごとに繰り返される。
【００２１】
また、前記発光制御回路１１からは、アドレス期間において操作ドライバ１６に対して、水平同期信号に対応した走査クロック信号が供給される。そして、図２には示されていないが、表示パネル１０には、前記走査ライン２が各画素に対応して行方向に配列されており、これらの走査ライン２は前記走査ドライバ１６に接続されている。この構成により各画素１を構成するデータ書き込みトランジスタＴr1のゲートに対して、前記したオン電圧Selectが走査ライン３ごとに順次供給されるように作用する。
【００２２】
したがって、アドレス期間の１走査ごとに、その走査ラインに配列された表示パネル１０上の各画素１は、走査ドライバ１６より前記したオン電圧Selectの供給を受ける。これに同期して、走査ラインごとに配列された各画素１に対して前記レベルシフタ１４よりデータ電圧Vdata が供給され、当該走査ラインに対応する各画素には、前記データ電圧Vdata がそれぞれ書き込まれる。そして、この動作が全走査ラインにわたって実行されることにより、表示パネル１０上に１フレームに対応する画像が再生される。
【００２３】
一方、前記表示パネル１０に配列された各画素１には、前記した電源ライン４を介して電源回路１７より、駆動電圧Ｖccが供給されるように構成されている。そして、この図２に示す実施の形態においては、前記発光制御回路１１より電源回路１７に対して階調制御信号が供給されるように構成されている。なお、この階調制御信号に基づく階調制御の具体例については後で詳細に説明する。
【００２４】
さらに、図２に示す実施の形態においては、発光制御回路１１よりＤＡＣ（Digital to Analog Converter ）１８に対して、各走査ラインごとに設定された補正データに対応するデジタルデータが供給されるように構成されている。前記ＤＡＣ１８は、前記デジタルデータに対応するアナログ信号を前記レベルシフタ１４に供給し、このレベルシフタ１４は各走査ラインの走査ごとに、ＤＡＣ１８からのアナログ信号に基づいて前記データラインの電位を同時にレベルシフトするように動作する。
【００２５】
前記各走査ラインごとに設定される補正データは、発光制御回路１１に接続された例えばＥＥＰＲＯＭ等による不揮発性のデータメモリ１９に格納されている。そして、発光制御回路１１は表示パネルの発光制御に同期して走査ラインごとに前記補正データをデータメモリ１９より読み出して、読み出した補正データに対応するデジタルデータを、前記ＤＡＣ１８に供給するように作用する。なお、前記補正データによりデータライン３の電位をレベルシフトさせる動作については、後で詳細に説明する。
【００２６】
次に図３は、図２に示す実施の形態において実行される階調制御の制御態様を説明するものである。この実施の形態においては多階調表現を実現させるために、図３（ａ）に示すように単位フレーム、例えば１フレームの発光可能期間を１５のサブフレームに分割している。そして、サブフレームの点灯数を制御することで、１６の階調表現（１００％非点灯も１つの階調と見なした場合には、１５＋１の階調表現）を実現することができる。
【００２７】
一つの例として階調を例えば“１０”に設定する場合においては、図３（ａ）に示す１フレームの発光可能期間における１〜１０のサブフレーム期間においてＥＬ素子を点灯制御させると共に、１１〜１５のサブフレーム期間においては、ＥＬ素子を消灯させる操作を実行する。これにより、ＥＬ素子はサブフレーム単位で点灯制御を受け、時間階調が実現される。
【００２８】
前記した時間階調は、図２に示す実施の形態においては発光制御回路１１より電源供給回路１７に対して供給される階調制御信号により実行される。なお、発光制御回路１１は、例えば人為的に指令を受けた階調制御指令に基づいて、電源供給回路１７に対して階調制御信号を送出するようになされる。そして、電源供給回路１７は、前記した電源ライン４を介して各画素１に供給する駆動電圧Ｖccの供給動作を、前記したサブフレーム期間の単位で制御するようになされ、これによりＥＬ素子の点灯時間がサブフレーム単位で制御され、時間階調が実現される。したがって、この実施の形態においては、前記発光制御回路１１および電源供給回路１７によって階調制御手段を構成している。
【００２９】
前記した時間階調による階調表現によると、１フレームに対応する発光可能期間をほぼ同一の時間間隔に分けてサブフレームを形成するものであるため、その制御に特に高い分解能が要求されるものではなく、したがって比較的低い周波数の動作クロックを利用することで、デジタル階調制御を実現させることができる。それ故、クロック信号を高速化させることによる消費電力の増大を阻止させることができる。
【００３０】
以上説明した階調制御は、前記したとおり重み無しサブフレーム方式と呼ばれるものであり、階調と発光輝度の関係はほぼリニア（γ＝１）になされる。そこで、前記したようにγ＝２．０程度の理想的なγ補正を実現させるために、この実施の形態においては、図３（ｂ）に示すように階調に対応したγ補正が実現できるように構成されている。すなわち、図３（ｂ）に示す縦軸は各画素１を構成する書き込みトランジスタＴr1のソースに供給されるデータ電圧Vdata のレベルを示している。
【００３１】
このデータ電圧Vdata は、前記した階調制御の設定度合いによって変更され、例えば前記したように階調を“１０”に設定した場合においては、前記レベルシフタ１４から出力されるデータ電圧Vdata が、図３（ｂ）に示す数値“１０”に対応する電圧値で出力されるようになされる。要するに階調の設定が比較的低階調の場合には、データ電圧Vdata も低レベルとなり、比較的高階調の場合には、データ電圧Vdata も高いレベルとなる。前記したデータ電圧Vdata の変化は、図１に示した画素１の構成において、キャパシタＣ1 へのチャージ電圧の変化として作用し、ＥＬ素子の発光輝度を変化させることになる。これによりアナログ的にγ補正が実現される。
【００３２】
なお前記したγ補正の制御動作は、発光制御回路１１からＤＡＣ１８に対して、階調の設定状態に応じたデジタルデータが供給されることにより実行される。すなわち、前記ＤＡＣ１８は、発光制御回路１１からのデジタルデータに基づいてアナログ電圧を生成し、このアナログ電圧はレベルシフタ１４に供給される。そして、レベルシフタ１４においては前記ＤＡＣ１８からのアナログ電圧を受けて、データ電圧Vdata をレベルシフトするように動作する。したがって、この実施の形態においては、前記ＤＡＣ１８およびレベルシフタ１４によってレベルシフト手段が構成されている。
【００３３】
次に図４は、図２に示す実施の形態によってなされるデータ線方向の面内ばらつきを補正させる制御態様を説明するものである。前記したデータ線方向の面内ばらつきは、前記した発光表示パネル１０を形成させる場合のＴＦＴあるいはＥＬ素子の成膜条件等によって発生するものである。すなわち、前記成膜条件等の製造プロセスにおける僅かなばらつきは、ＴＦＴであるならば電圧対電流特性等に影響を与え、ＥＬ素子であるならば電流対発光輝度特性等に影響を与える。この結果、各画素ごとに発光輝度にばらつきが発生する。
【００３４】
図４に示す補正操作は、前記したように特にデータ線方向に発生する面内ばらつきを効果的に補正させるものであり、１フレーム期間（もしくは１サブフレーム期間）に対応して走査ライン１〜Ｎを順次走査する場合の補正データの設定状況の一例を示している。まず図４（ａ）はアドレス期間における走査選択の動作を示しており、この走査選択動作はアドレス期間において、走査ライン１から順にＮまで走査される。
【００３５】
一方、図４（ｂ）は各走査ラインの走査に対応して前記レベルシフタ１４から順次出力されるデータ電圧Vdata の値（電圧）を示している。なお、図４（ｂ）に示すデータ電圧Vdata は、ある特定の階調状態に設定されている場合を示しており、したがって、すでに説明したγ補正に基づくデータ電圧Vdata の補正値も含まれている。図４（ｂ）に示すようにデータ電圧Vdata は、各走査ラインごとに変更され、走査対象となる各画素１における書き込みトランジスタＴr1のソースにそれぞれ供給される。これにより、走査ラインごとにＥＬ素子の発光輝度が制御され、データ線方向に発生するＥＬ素子の発光輝度のばらつきを補正することが可能となる。
【００３６】
図４（ｂ）に示す走査ラインごとのデータ電圧Vdata の出力パターンは、前記したとおり図２に示すデータメモリ１９に格納されている補正データにより生成される。すなわち、発光制御回路１１はアドレス期間において、走査ラインごとに前記補正データをデータメモリ１９より読み出し、読み出した補正データに対応するデジタルデータを、前記ＤＡＣ１８に供給するように動作する。
【００３７】
前記デジタルデータを受けるＤＡＣ１８は、デジタルデータに基づいてアナログ電圧を生成し、これをレベルシフタ１４に供給する。レベルシフタ１４においては前記ＤＡＣ１８からのアナログ電圧を受けて、データ電圧Vdata を各ラインごとにレベルシフトする動作を実行し、これにより図４（ｂ）に示すデータ電圧Vdata の出力パターンが生成される。
【００３８】
前記したデータメモリ１９に格納される補正データは、データ線方向に発生する面内ばらつきを、個々の表示パネルにおいて測定することによりデータメモリ１９に設定することが望ましい。しかしながらが、面内ばらつきの傾向が明確である場合においては、それぞれの表示パネルの仕様ごとに、共通に利用できる補正データを利用するようにしてもよい。
【００３９】
図５は、この発明にかかる駆動装置によって点灯駆動される発光表示パネルを構成する他の１つの画素の形態を示したものである。すなわち、図５に示す符号１として示す画素の形態は、時分割階調表現を実現する同時消去法（ＳＥＳ＝Simultaneous Erasing Scan ）と呼ばれる点灯駆動方式を採用した３ＴＦＴからなる画素構成を示している。
【００４０】
この画素１の構成は、図１に基づいてすでに説明した画素の回路構成に加え、消去用ＴＦＴとしての消去トランジスタＴr3が備えられている。なお、図５においては、図１に基づいて説明した各構成に対応する部分を同一の符号で示しており、したがってその説明は省略する。図５に示すように消去トランジスタＴr3のソースおよびドレインは、キャパシタＣ1 の各端部にそれぞれ接続されており、消去トランジスタＴr3のゲートは消去信号線（以下、消去ラインとも言う。）５に接続され、消去ラインを介して消去信号Erase が供給されるように構成されている。
【００４１】
図６には、図５に示した画素１を配列した発光表示パネル１０と、その駆動回路の構成がブロック図によって示されている。なお、この図６においても、図２に基づいて説明した各構成に対応する部分を同一の符号で示しており、したがって、その説明は省略する。この図６に示す実施の形態においては、図２に示す形態に比較して新たに消去ドライバ２０が具備されている。この消去ドライバ２０はＥＬ素子Ｅ1 の点灯期間の途中（例えば、１フレーム期間の途中）において、前記消去ドライバ２０より消去トランジスタＴr3をオンさせる消去信号Erase を供給するように作用する。
【００４２】
これにより、キャパシタＣ1 にチャージされている電荷は瞬時にして消去（放電）される。この結果、駆動トランジスタＴr2はカットオフ状態となり、ＥＬ素子Ｅ1 は直ちに消灯される。換言すれば、消去ドライバ２０からのゲートオン電圧（消去信号Erase ）の出力タイミングを制御することで、ＥＬ素子Ｅ1 の点灯期間が制御され、これにより多階調表現を実現するようになされる。
【００４３】
図６に示す実施の形態においては、図３（ａ）に示す１サブフレームの単位で消去ドライバ２０から消去信号Erase が出力される。これにより、計１６階調の階調制御を実現させることができる。したがって、この実施の形態においては、各画素を構成する前記消去トランジスタＴr3および消去ドライバ２０によって階調制御手段を構成している。そして、この時のγ補正については、図２に示した実施の形態に基づいて説明したとおり、レベルシフタ１４から出力されるデータ電圧Vdata をＤＡＣ１８によりレベルシフトさせることにより実現される。
【００４４】
また、データ線方向に発生する面内ばらつきを補正させる手段についても、図２に示した実施の形態と同様であり、データメモリ１９から読み出した補正データに対応するデジタルデータを、前記ＤＡＣ１８に供給するようになされる。そして、レベルシフタ１４においては前記ＤＡＣ１８からのアナログ電圧を受けて、データ電圧Vdata を各ラインごとにレベルシフトする動作を実行する。これにより、データ線方向に発生する面内ばらつきを是正することができる。
【００４５】
したがって、図６に示した構成においても、図２に示した構成と同様の作用効果を得ることができる。
【図面の簡単な説明】
【図１】この発明にかかる駆動装置によって点灯駆動される１つの画素の形態を示した結線図である。
【図２】図１に示す画素を配列した発光表示パネルと、その駆動回路の構成を示したブロック図である。
【図３】階調制御とγ補正手段を説明するタイミング図である。
【図４】データ線方向に発生する面内ばらつきを補正する手段を説明するタイミング図である。
【図５】この発明にかかる駆動装置によって点灯駆動される他の１つの画素の形態を示した結線図である。
【図６】図５に示す画素を配列した発光表示パネルと、その駆動回路の構成を示したブロック図である。
【符号の説明】
１      画素
２      走査ライン（走査線）
３      データライン（データ線）
４      電源供給ライン
５      消去ライン（消去信号線）
１０    発光表示パネル
１１    発光制御回路
１２    データドライバ
１４    レベルシフタ
１６    走査ドライバ
１７    電源供給回路
１８    ＤＡＣ
１９    データメモリ
Ｃ1     キャパシタ
Ｅ1     発光素子（ＥＬ素子）
Ｔr1    書き込みトランジスタ
Ｔr2    駆動トランジスタ
Ｔr3    消去トランジスタ
【図１】
0004662012.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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