(57)【特許請求の範囲】
【請求項１】
入力された動作パターン入力信号に応じた出力信号を出力する第１の論理回路と、
入力された第１の遅延付加信号に応じた遅延量で、前記第１の論理回路の出力を遅延させて出力する第１の遅延付加回路と、
前記第１の遅延付加回路の出力を外部に出力する入出力端子と、
前記第１の論理回路の出力を外部に出力する基準入出力端子と、
入力された第２の遅延付加信号に応じた遅延量で、入力された信号を遅延させて出力する第２の遅延付加回路と、
２つの入力信号に応じた動作パターン出力信号を出力する第２の論理回路とを備え、
前記第２の遅延付加回路は、前記第１の論理回路の出力が前記基準入出力端子からループバックされて入力され、
前記第２の論理回路は、前記２つの入力信号の一方として、前記第１の遅延付加回路の出力が前記入出力端子からループバックされて入力されるとともに、前記２つの入力信号の他方として、前記第２の遅延付加回路の出力が入力されるように構成されていることを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路であって、
トリガとして入力されたパターン発生開始信号に応じて、前記動作パターン入力信号を生成するとともに、前記第１の遅延付加回路および第２の遅延付加回路のそれぞれに設定する遅延量である遅延設定条件が遅延設定信号として入力され、前記遅延設定条件に応じた前記第１の遅延付加信号と第２の遅延付加信号を生成し、前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号か否かの判定をして、判定結果を出力する自己診断回路をさらに備えたことを特徴とする半導体集積回路。
【請求項３】
請求項２の半導体集積回路であって、
複数種類の遅延設定条件で前記判定を前記自己診断回路が行なうように、前記パターン発生開始信号と遅延設定信号を生成して、前記自己診断回路を制御する自己診断制御回路をさらに備えたことを特徴とする半導体集積回路。
【請求項４】
請求項３の半導体集積回路であって、
前記自己診断制御回路は、前記自己診断回路が出力した判定結果を前記遅延設定条件に対応させて記憶するように構成されていることを特徴とする半導体集積回路。
【請求項５】
請求項４の半導体集積回路であって、
前記自己診断制御回路は、同一の遅延設定条件で、指定された検査回数の判定を前記自己診断回路が繰り返すように制御することを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路であって、
前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号であった回数と前記遅延設定条件に基づいて、ジッターの範囲を解析し、解析結果が所定の規格範囲内か否かを判定して、その判定結果を出力する解析判定回路をさらに備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の外部入出力端子のＡＣタイミングの検査および評価を実施するための回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年では、半導体技術の進歩による半導体集積回路の高速化に伴って、半導体集積回路の外部入出力端子への外部入出力信号の高速化が進んでいる。そして、このように高速化が進んだ半導体集積回路では、量産出荷検査として、外部入出力信号のＡＣタイミング検査がますます重要になってきている。
【０００３】
例えば、半導体集積回路の外部からの入力信号を基準とするＡＣタイミングを検査する場合は、基準とする入力信号のタイミング設定に対して、ＬＳＩテスターが出力するテスト用信号を所定のタイミングに設定することにより検査をすることができる。
【０００４】
また、半導体集積回路からの出力信号を基準とするＡＣタイミングを検査する場合は、ＬＳＩテスターによって基準となる出力信号の遷移点を検索し、規格を満たすように遷移点に対してのＬＳＩテスターでの判定タイミング設定することによって、ＡＣタイミングの検査が可能である。
【０００５】
また、例えばタイミング検査回路と自己診断回路とを有するＡＣタイミング用検査回路を備えることにより、半導体集積回路の１つの外部出力端子への出力信号を基準にして、他の外部出力端子への出力信号とのＡＣタイミング検査を行なうように構成された半導体集積回路もある（例えば特許文献１を参照）。
【特許文献１】特開２００１−２２１８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のＡＣタイミング検査では、外部入出力端子の動作速度よりも高速動作が可能なＬＳＩテスターを使用する必要があり、半導体集積回路の高速化に伴って、ＬＳＩテスターもますます高速な仕様のものが必要とされるようになってきている。しかしながら、一般にＬＳＩテスターは、高速な仕様であるほど高価であり、高価なＬＳＩテスターの使用は、検査コストの増大につながる。そのため、量産時のＬＳＩ検査においては、外部入出力端子の動作速度よりも遅いＬＳＩテスターを使用して、外部入出力端子のＡＣタイミング検査を実施することが要求されている。
【０００７】
これに対しては、上記のＡＣタイミング用検査回路を備えた半導体集積回路によれば、外部入出力端子の動作速度よりも遅いＬＳＩテスターを使用してのＬＳＩ検査が可能であるが、この半導体集積回路では、出力信号のＡＣタイミング検査回路の提案であって、入力信号に対する検査は実施できない。
【０００８】
本発明は、上記の問題に着目してなされたものであり、外部入出力端子の動作速度よりも低速なＬＳＩテスターを使用して、外部入出力端子における出力および入力信号に対するＡＣタイミング検査が可能な半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
前記の課題を解決するため、請求項１の発明は、
入力された動作パターン入力信号に応じた出力信号を出力する第１の論理回路と、
入力された第１の遅延付加信号に応じた遅延量で、前記第１の論理回路の出力を遅延させて出力する第１の遅延付加回路と、
前記第１の遅延付加回路の出力を外部に出力する入出力端子と、
前記第１の論理回路の出力を外部に出力する基準入出力端子と、
入力された第２の遅延付加信号に応じた遅延量で、入力された信号を遅延させて出力する第２の遅延付加回路と、
２つの入力信号に応じた動作パターン出力信号を出力する第２の論理回路とを備え、
前記第２の遅延付加回路は、前記第１の論理回路の出力が前記基準入出力端子からループバックされて入力され、
前記第２の論理回路は、前記２つの入力信号の一方として、前記第１の遅延付加回路の出力が前記入出力端子からループバックされて入力されるとともに、前記２つの入力信号の他方として、前記第２の遅延付加回路の出力が入力されるように構成されていることを特徴とする。
【００１０】
これにより、第１の論理回路で発生した２つの信号を入出力端子と基準入出力端子にてループバックさせて、第２の論理回路で論理演算を行なえるので、第１の遅延付加回路および第２の遅延付加回路のそれぞれの遅延付加量を変化させることで、入出力端子と基準入出力端子の信号をＡＣタイミング規格に対応させれば、外部入出力端子の動作速度よりも低速なＬＳＩテスターを使用して、外部入出力端子における出力および入力信号に対するＡＣタイミング検査ができる。しかも、この検査は、論理回路の実速度の検査も兼ねることができる。
【００１１】
また、請求項２の発明は、
請求項１の半導体集積回路であって、
トリガとして入力されたパターン発生開始信号に応じて、前記動作パターン入力信号を生成するとともに、前記第１の遅延付加回路および第２の遅延付加回路のそれぞれに設定する遅延量である遅延設定条件が遅延設定信号として入力され、前記遅延設定条件に応じた前記第１の遅延付加信号と第２の遅延付加信号を生成し、前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号か否かの判定をして、判定結果を出力する自己診断回路をさらに備えたことを特徴とする。
【００１２】
これにより、動作パターン入力信号や第１、第２の遅延付加信号を一々生成しなくてもＡＣタイミング検査を実施できる。
【００１３】
また、請求項３の発明は、
請求項２の半導体集積回路であって、
複数種類の遅延設定条件で前記判定を前記自己診断回路が行なうように、前記パターン発生開始信号と遅延設定信号を生成して、前記自己診断回路を制御する自己診断制御回路をさらに備えたことを特徴とする。
【００１４】
これにより、複数種類の遅延設定条件でＡＣタイミング検査を実施できるので、半導体集積回路のマージン評価が可能になる。
【００１５】
また、請求項４の発明は、
請求項３の半導体集積回路であって、
前記自己診断制御回路は、前記自己診断回路が出力した判定結果を前記遅延設定条件に対応させて記憶するように構成されていることを特徴とする。
【００１６】
これにより、判定結果を蓄えることができるので、例えばＡＣタイミング検査の間、絶えず判定結果をモニターすることなく、マージンの評価をおこなうことが可能となる。
【００１７】
また、請求項５の発明は、
請求項４の半導体集積回路であって、
前記自己診断制御回路は、同一の遅延設定条件で、指定された検査回数の判定を前記自己診断回路が繰り返すように制御することを特徴とする。
【００１８】
また、請求項６の発明は、
請求項５の半導体集積回路であって、
前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号であった回数と前記遅延設定条件に基づいて、ジッターの範囲を解析し、解析結果が所定の規格範囲内か否かを判定して、その判定結果を出力する解析判定回路をさらに備えたことを特徴とする。
【００１９】
これらにより、同一の遅延設定条件によるＡＣタイミング検査のＰＡＳＳ／Ｆａｉｌの回数を確認でき、入出力端子と基準入出力端子における信号のジッターの評価が可能となる。
【発明の効果】
【００２０】
本発明によれば、外部入出力端子の動作速度よりも低速なＬＳＩテスターを使用して、外部入出力端子における出力および入力信号に対するＡＣタイミング検査ができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２２】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路１００の構成を示すブロック図である。半導体集積回路１００は、同図に示すように、第１の論理回路１０１、第２の論理回路１０２、第１の遅延付加回路１０３、第２の遅延付加回路１０４、入出力端子１０５、および基準入出力端子１０６を備えている。
【００２３】
第１の論理回路１０１は、１つの入力信号（動作パターン入力信号Ｓ１０１）を受けて動作し、動作パターン入力信号Ｓ１０１に応じた２つの出力（出力信号Ｓ１０２と基準出力信号Ｓ１０３）を、それぞれ第１の遅延付加回路１０３と基準入出力端子１０６に出力するようになっている。
【００２４】
第２の論理回路１０２は、２つの入力信号を受けて動作し、それらの入力信号に応じた信号（動作パターン出力信号Ｓ１０４）を出力するようになっている。
【００２５】
第１の遅延付加回路１０３は、与えられた第１の遅延付加信号Ｓ１０５が示す遅延量で、第１の論理回路１０１の出力信号Ｓ１０２を遅延させて、第１の遅延信号Ｓ１０６として入出力端子１０５に出力するようになっている。
【００２６】
第２の遅延付加回路１０４は、与えられた第２の遅延付加信号Ｓ１０７が示す遅延量で、基準入出力端子１０６を介して入力された信号（基準入力信号Ｓ１０８）を遅延させて、第２の遅延信号Ｓ１０９として第２の論理回路１０２の一方の入力に出力するようになっている。上記の第１の遅延付加信号Ｓ１０５や第２の遅延付加信号Ｓ１０７は、例えば半導体集積回路１００の外部のＬＳＩテスター等から入力される。
【００２７】
入出力端子１０５は、半導体集積回路１００の外部と入出力を行なうための端子であり、上記のように第１の遅延付加回路１０３の出力と接続されるとともに、第２の論理回路１０２のもう一方の入力とも接続されて、第１の遅延付加回路１０３の出力をループバックさせるようになっている。ここで、半導体集積回路１００の外部から入出力端子１０５に入出力される信号を入出力信号Ｓ１１０と呼び、入出力端子１０５から第２の論理回路１０２へループバックされた信号を入力信号Ｓ１１１と呼ぶ。
【００２８】
基準入出力端子１０６は、半導体集積回路１００の外部と入出力を行なうための端子であり、第１の論理回路１０１の出力と接続されて、第１の論理回路１０１の出力を第２の遅延付加回路１０４にループバックさせるようになっている。ここで、半導体集積回路１００の外部から基準入出力端子１０６に入出力される信号を基準入出力信号Ｓ１１２と呼ぶ。
【００２９】
なお、上記の第１の遅延付加信号Ｓ１０５、第２の遅延付加信号Ｓ１０７、動作パターン入力信号Ｓ１０１、および動作パターン出力信号Ｓ１０４は、入出力端子１０５や基準入出力端子１０６における信号と比べ低速である。すなわち、入出力端子１０５や基準入出力端子１０６における信号を直接検査する場合に用いるＬＳＩテスターよりも低速なＬＳＩテスターで扱える速度の信号である。
【００３０】
次にＡＣタイミング検査が行なわれる際の半導体集積回路１００の動作を説明する。
【００３１】
（入力された基準入出力信号Ｓ１１２に対する入出力信号Ｓ１１０のＡＣタイミング検査）
基準入出力端子１０６に入力される基準入出力信号Ｓ１１２に対する入出力端子１０５に入力される入出力信号Ｓ１１０のＡＣタイミング検査を行なう際の動作を説明する。この検査では、入出力端子１０５における第１の遅延信号Ｓ１０６と基準入出力端子１０６における基準出力信号Ｓ１０３がＡＣタイミング規格を満たすように、第１の遅延付加回路１０３の遅延付加量を調整し、これらの信号をそれぞれ入出力端子１０５と基準入出力端子１０６とから第２の論理回路１０２にループバックさせる。そして、ループバックさせた信号を第２の論理回路１０２に入力し、それにより動作した第２の論理回路１０２の出力に基づいて、半導体集積回路１００の良否を判断する。
【００３２】
初めに、入力信号Ｓ１１１および基準入力信号Ｓ１０８が、入出力端子１０５および基準入出力端子１０６の近傍において、ＡＣタイミング規格を満たすように、第１の遅延付加回路１０３の遅延量を調整する。これにはまず、動作パターン入力信号Ｓ１０１を第１の論理回路１０１に入力して動作させ、出力信号Ｓ１０２と基準出力信号Ｓ１０３を発生させる。そして、入出力端子１０５と基準入出力端子１０６に接続したＬＳＩテスターによって、入出力信号Ｓ１１０の信号遷移点に対する基準入出力信号Ｓ１１２の信号の遷移点の遅延時間ｔを測定する。このとき、第１の遅延付加回路１０３、および第２の遅延付加回路１０４の遅延付加の設定は、通常動作時の設定値にしておく。なお、遅延時間ｔの測定は、入出力端子１０５および基準入出力端子１０６の実速度よりも遅い速度の信号を用いて測定すればよい。
【００３３】
次に、測定した遅延時間ｔに基づいて、第１の遅延信号Ｓ１０６と基準出力信号Ｓ１０３がＡＣタイミング規格を満たすように、第１の遅延付加信号Ｓ１０５を第１の遅延付加回路１０３に入力して遅延付加を設定する。このとき、第２の遅延付加回路１０４の遅延付加の設定は、通常動作時の設定値にしておく。これにより、基準入出力端子１０６でループバックされた基準入力信号Ｓ１０８と、入出力端子１０５でループバックされた入力信号Ｓ１１１との関係も端子近傍において、ＡＣタイミング規格を満たすことになる。
【００３４】
次に、ＡＣタイミング検査を実速度で実施する。これにはまず、動作パターン入力信号Ｓ１０１によって、第１の論理回路１０１を動作させて、出力信号Ｓ１０２と基準出力信号Ｓ１０３を発生させる。それにより、第１の遅延付加回路１０３は、出力信号Ｓ１０２を遅延させた第１の遅延信号Ｓ１０６を出力する。第１の遅延信号Ｓ１０６は、入出力端子１０５でループバックされて、入力信号Ｓ１１１として第２の論理回路１０２に入力される。また、基準出力信号Ｓ１０３は、基準入出力端子１０６でループバックされて基準入力信号Ｓ１０８として第２の遅延付加回路１０４に入力される。第２の遅延付加回路１０４は、入力された基準入力信号Ｓ１０８を遅延させて、第２の遅延信号Ｓ１０９として第２の論理回路１０２に入力する。それにより、第２の論理回路１０２は、実速度にて論理演算された動作パターン出力信号Ｓ１０４を出力する。このとき、動作パターン出力信号Ｓ１０４をＬＳＩテスターにて確認し、動作パターン出力信号Ｓ１０４が所望のデータとして出力されていれば、半導体集積回路１００はＡＣタイミング規格を満たしている良品と判断でき、所望のデータが出力されていなければ不良品と判断できる。
【００３５】
（出力する基準入出力信号Ｓ１１２と入出力信号Ｓ１１０のＡＣタイミング検査）
次に、基準入出力端子１０６から出力される基準入出力信号Ｓ１１２と、入出力端子１０５から出力される入出力信号Ｓ１１０のＡＣタイミング検査を行なう際の動作を説明する。
【００３６】
この検査ではまず、入出力端子１０５から第２の論理回路１０２までの経路、および基準入出力端子１０６から第２の論理回路１０２までの経路との遅延時間を調べる。それには、基準入出力端子１０６と入出力端子１０５においてＡＣタイミング規格を満たす信号（入出力信号Ｓ１１０と基準入出力信号Ｓ１１２）をＬＳＩテスターよって、入出力端子１０５と基準入出力端子１０６に入力する。そして、第２の論理回路１０２に論理演算を実施させ、所望のデータとして動作パターン出力信号Ｓ１０４が出力されるように、第２の遅延付加信号Ｓ１０７を第２の遅延付加回路１０４に入力して遅延付加を設定する。
【００３７】
続いてＡＣタイミング検査を実速度で実施する。それにはまず、動作パターン入力信号Ｓ１０１を入力して、第１の論理回路１０１を動作させる。それにより、第１の遅延信号Ｓ１０６が入出力端子１０５に出力され、基準出力信号Ｓ１０３が基準入出力端子１０６に出力される。そして、入出力端子１０５に出力された信号は、入力信号Ｓ１１１として第２の論理回路１０２にループバックされ、基準入出力端子１０６に出力された信号は、基準入力信号Ｓ１０８として第２の遅延付加回路１０４にループバックされる。
【００３８】
入出力信号Ｓ１１０と入力信号Ｓ１１１は、入出力端子１０５にて同じＡＣタイミングをもつ信号であり、基準入出力信号Ｓ１１２と基準入力信号Ｓ１０８は、入出力端子１０５にて同じＡＣタイミングをもつ信号である。
【００３９】
したがって、このとき動作パターン出力信号Ｓ１０４をＬＳＩテスターにて確認し、動作パターン出力信号Ｓ１０４が所望のデータとして出力されていれば、半導体集積回路１００の出力は、ＡＣタイミング規格を満たしており、良品と判断され、所望のデータが出力されなければ不良品と判断することができる。
【００４０】
以上のように本実施形態では、第１の論理回路１０１で発生した２つの信号を第１の遅延付加回路１０３および第２の遅延付加回路１０４のそれぞれの遅延付加量を変化させることで、ＡＣタイミング規格に対応させるとともに、入出力端子１０５と基準入出力端子１０６にてループバックさせて第２の論理回路１０２で論理演算を行なえるようにしたので、出力方向、および入力方向の高速な速度でのＡＣタイミングを、外部入出力端子の動作速度よりも低速なＬＳＩテスターを使用して検査することができる。しかも、この検査は、論理回路（第１の論理回路１０１や第２の論理回路１０２）の実速度の検査も兼ねることができる。
【００４１】
なお、遅延付加の設定を種々の値に変更してＡＣタイミング検査を行なえば、半導体集積回路１００のマージン評価が行なえる。
【００４２】
《発明の実施形態２》
図２は、本発明の実施形態２に係る半導体集積回路２００の構成を示すブロック図である。半導体集積回路２００は、同図に示すように、実施形態１の半導体集積回路１００に自己診断回路２１０が追加されて構成されている。なお、以下に説明する各実施形態において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００４３】
自己診断回路２１０は、ＡＣタイミング検査を自己診断として行なうための回路であり、パターン発生回路２１１、遅延付加設定回路２１２、およびパターン比較回路２１３を備えている。
【００４４】
パターン発生回路２１１は、トリガとしてパターン発生開始信号Ｓ２０１が入力され、パターン発生開始信号Ｓ２０１に応じたパターンで、動作パターン入力信号Ｓ１０１を発生するようになっている。
【００４５】
遅延付加設定回路２１２は、遅延設定条件（第１の遅延付加回路１０３および第２の遅延付加回路１０４のそれぞれに設定する遅延付加）を示す遅延設定信号Ｓ２０２が入力され、入力された遅延設定信号Ｓ２０２に応じ、第１の遅延付加回路１０３に遅延付加を設定する第１の遅延付加信号Ｓ１０５、および第２の遅延付加回路１０４に遅延付加を設定する第２の遅延付加信号Ｓ１０７を出力するようになっている。前記のパターン発生開始信号Ｓ２０１と遅延設定信号Ｓ２０２は、例えばＬＳＩテスターから入力する。
【００４６】
パターン比較回路２１３は、第２の論理回路１０２が出力した動作パターン出力信号Ｓ１０４を、期待値（動作パターン入力信号Ｓ１０１に対応した所望の出力）と比較して、検査の合否を示す判定信号Ｓ２０３を出力するようになっている。パターン比較回路２１３の出力は、例えばＬＳＩテスターに接続される。
【００４７】
半導体集積回路２００において、ＡＣタイミング検査を行なうには、実施形態１のようにＬＳＩテスターで動作パターン入力信号Ｓ１０１を入力する代わりに、トリガとしてパターン発生開始信号Ｓ２０１をパターン発生回路２１１に入力し、第１の遅延付加信号Ｓ１０５や第２の遅延付加信号Ｓ１０７の代わりに、遅延設定信号Ｓ２０２を遅延付加設定回路２１２に入力する。これにより、パターン比較回路２１３から判定信号Ｓ２０３が出力される。
【００４８】
判定信号Ｓ２０３は、検査の合否を示しているので、容易に半導体集積回路２００の良否を判断することができる。しかも、ＬＳＩテスターで、第１の論理回路１０１を動作させるための複雑なパターン（動作パターン入力信号Ｓ１０１）を作成したり、第２の論理回路１０２から出力される複雑なパターン（動作パターン出力信号Ｓ１０４）を判定したりする必要がないので、開発工数の削減が可能となる。
【００４９】
なお、本実施形態においても、例えば遅延設定信号Ｓ２０２によって遅延付加設定回路２１２を制御して、遅延付加の設定を種々の値に変更すれば、半導体集積回路２００のマージン評価が行なえる。
【００５０】
《発明の実施形態３》
半導体集積回路２００では、遅延設定信号Ｓ２０２を種々のパターンで入力することによって、ＡＣタイミング検査（マージン評価）が可能である。しかし、評価すべきＡＣタイミング規格を満たす信号を作りだすためには、遅延設定信号Ｓ２０２による設定が多数回必要となり、マージン評価においては、評価工数の増大へとつながる。そこで、実施形態３では、ＬＳＩテスター等で一々遅延設定信号Ｓ２０２を繰り返し生成する必要がない半導体集積回路の例を説明する。
【００５１】
図３は、本発明の実施形態３に係る半導体集積回路３００の構成を示すブロック図である。半導体集積回路３００は、同図に示すように、実施形態２の半導体集積回路２００に自己診断制御回路３１０が追加されて構成されている。
【００５２】
自己診断制御回路３１０は、自己診断回路２１０が種々の遅延設定条件でＡＣタイミング検査を行なうように制御する回路であり、動作開始信号Ｓ３０１が入力されると動作を開始する。詳しくは、自己診断制御回路３１０は、遅延設定信号Ｓ２０２を出力して遅延付加設定回路２１２に遅延付加を設定させた後に、パターン発生開始信号Ｓ２０１を出力してパターン発生回路２１１に動作パターン入力信号Ｓ１０１を出力させることによって、自己診断回路２１０にＡＣタイミング検査を行なわせる。そして、遅延設定条件を種々（例えば設定しうる全ての遅延設定）に変えるために、１つの検査条件下での評価が終了すると、遅延設定信号Ｓ２０２を変更して出力する。そのため、自己診断制御回路３１０には、検査の完了を検出するために判定信号Ｓ２０３が入力されている。
【００５３】
以下、半導体集積回路３００におけるＡＣタイミングのマージン評価について説明する。
【００５４】
例えばＬＳＩテスターから動作開始信号Ｓ３０１が入力されると、自己診断制御回路３１０は遅延設定信号Ｓ２０２を遅延付加設定回路２１２に出力する。これにより、遅延付加設定回路２１２は、第１の遅延付加回路１０３と第２の遅延付加回路１０４の遅延量を設定する。次に自己診断制御回路３１０がパターン発生開始信号Ｓ２０１をパターン発生回路２１１に出力すると、パターン発生回路２１１は、動作パターン入力信号Ｓ１０１を出力する。第１の論理回路１０１は、動作パターン入力信号Ｓ１０１に応じ、出力信号Ｓ１０２と基準出力信号Ｓ１０３を出力する。これにより、入出力端子１０５および基準入出力端子１０６のそれぞれから信号がループバックされ、ループバックされた一方の信号は、第２の論理回路１０２に入力され、もう一方の信号は第２の遅延付加回路１０４で遅延させられてから第２の論理回路１０２に入力される。第２の論理回路１０２は入力された信号に応じた出力をする。そして、第２の論理回路１０２の出力に対して、パターン比較回路２１３が結果判定を行なって、その結果である判定信号Ｓ２０３を出力する。判定信号Ｓ２０３は、半導体集積回路３００の外部へ出力されるので、例えば判定信号Ｓ２０３をＬＳＩテスター等にて確認すれば、現在の遅延設定条件における合否がわかる。
【００５５】
一方、判定信号Ｓ２０３は自己診断制御回路３１０にも入力され、自己診断制御回路３１０は、１つの検査条件下での評価が終了したことを検知する。そして、自己診断制御回路３１０は、遅延設定条件を変更するために、あらためて遅延設定信号Ｓ２０２を遅延付加設定回路２１２に出力した後に、さらにパターン発生開始信号Ｓ２０１をパターン発生回路２１１に出力する。これにより、自己診断回路２１０によって、別の遅延設定条件での評価が行なわれる。
【００５６】
以上のように、本実施形態によれば、ＬＳＩテスター等で一々遅延設定信号Ｓ２０２を繰り返し生成することなく、自動的に遅延付加量を変更されて、ＡＣタイミング検査（マージン評価）が行なわれる。
【００５７】
《発明の実施形態４》
上記の半導体集積回路３００は、ＡＣタイミング検査の間、遅延設定値と検査判定結果の関係を絶えずモニターする必要があり、マージン評価では、モニターするためのパターン数の増大が見込まれる。そこで、実施形態４では、このようなモニターが不要な半導体集積回路の例を説明する。
【００５８】
図４は、本発明の実施形態４に係る半導体集積回路４００の構成を示すブロック図である。半導体集積回路４００は、同図に示すように、実施形態３の自己診断制御回路３１０に判定記憶回路４０１が追加されて構成されている。
【００５９】
判定記憶回路４０１は、パターン比較回路２１３が出力した判定結果を遅延設定条件に対応させて記憶するとともに、半導体集積回路４００の外部からの要求に応じ、記憶している判定結果をパターン結果読み出し信号Ｓ４０１として出力するようになっている。
【００６０】
実施形態３の半導体集積回路３００では、ＡＣタイミング検査の間は、遅延設定条件と判定結果の関係を絶えずモニターする必要がある。そのため、ＡＣタイミング設定のための遅延設定のパターン数が増加すると、検査の効率が下がる可能性がある。これに対して、本実施形態では、判定記憶回路４０１を備えたことによって、ＡＣタイミング検査結果を蓄えることができるので、タイミング検査の間、絶えず検査判定結果をモニターすることなくマージンの評価をおこなうことが可能となる。
【００６１】
《発明の実施形態５》
図５は、本発明の実施形態５に係る半導体集積回路５００の構成を示すブロック図である。半導体集積回路５００は、同図に示すように、実施形態４の自己診断制御回路３１０を自己診断制御回路５１０に代えて構成されている。
【００６２】
自己診断制御回路５１０は、テストカウンター回路５１１と判定記憶回路５１２を備え、同一の遅延設定条件で複数回のＡＣタイミング検査が行なわれるように、自己診断回路２１０を制御するようになっている。同一の遅延設定条件で判定を行なう回数は、検査回数設定信号Ｓ５０１として入力され、自己診断制御回路５１０は、検査回数設定信号Ｓ５０１が入力されると動作を開始する。
【００６３】
テストカウンター回路５１１は、現在の遅延設定条件の下に行なわれた検査回数をカウントし、カウント値を検査回数信号Ｓ５０２として出力するようになっている。
【００６４】
判定記憶回路５１２は、判定結果、遅延設定条件とともに、検査回数信号Ｓ５０２の示すカウント値を記憶するようになっている。
【００６５】
上記の半導体集積回路５００では、例えばＬＳＩテスターなどから検査回数設定信号Ｓ５０１が入力されることによって、ＡＣタイミング検査を開始される。これにより、自己診断制御回路５１０が遅延設定信号Ｓ２０２を出力し、第１の遅延付加回路１０３や第２の遅延付加回路１０４の遅延設定が行なわれる。その後、その遅延設定でのＡＣタイミングの検査と、テストカウンター回路５１１の値を更新するという動作が、テストカウンター回路５１１の値が検査回数設定信号Ｓ５０１の示す回数（例えばｍ回とする）に達するまで繰り返される。テストカウンター回路５１１の値がｍ回数に達すると、次の遅延設定が行なわれ、その遅延設定条件の下でｍ回の検査が再度実施される。このように、自己診断制御回路５１０は、ｍ回の検査の繰り返し動作を、種々の遅延付加設定（例えば設定しうる全ての遅延設定）について行なう。
【００６６】
以上のように、本実施形態によれば、テストカウンター回路５１１を備えたことで、同一遅延設定条件によるＡＣタイミング検査のＰＡＳＳ／Ｆａｉｌの回数を確認できるので、基準入出力信号Ｓ１１２と入出力信号Ｓ１１０のジッターの評価が可能となる。
【００６７】
《発明の実施形態６》
図６は、本発明の実施形態６に係る半導体集積回路６００の構成を示すブロック図である。半導体集積回路６００は、同図に示すように、実施形態５の半導体集積回路５００に、さらに解析判定回路６１０が追加されて構成されている。
【００６８】
解析判定回路６１０は、判定記憶回路５１２内のＡＣタイミング検査の自己診断結果からジッターの範囲を解析し、規格範囲内か否かを判定して、その判定結果を出力するようになっている。ジッターの範囲は、例えば遅延設定値の所定範囲におけるＰＡＳＳ判定の回数に基づいて解析する。図６に示すジッター判定信号Ｓ６０１が解析判定回路６１０の判定結果を示す信号であり、データ読み出し信号Ｓ６０２が、判定記憶回路５１２から読み出した自己診断結果を示す信号である。
【００６９】
上記の半導体集積回路６００でも、半導体集積回路５００と同様にして、各遅延付加設定条件に対してそれぞれ複数回のＡＣタイミング検査が行なわれ、判定記憶回路５１２には各遅延設定に対するＡＣタイミング検査のＰＡＳＳ／ＦＡＩＬの回数の情報が記憶される。
【００７０】
解析判定回路６１０は、ＰＡＳＳ／ＦＡＩＬの情報をデータ読み出し信号Ｓ６０２として取得する。例えばＡＣタイミング検査の結果、種々の遅延設定によるテスト回数（ｍ）に対して、遅延設定（ｔ）から遅延設定（ｔ＋ａ）の場合のＰＡＳＳ判定が０回、遅延設定（ｔ＋ａ＋１）から遅延設定（ｔ＋ａ＋ｎ）の場合のＰＡＳＳ判定が１回以上ｍ回未満、遅延設定（ｔ＋ａ＋ｎ＋１）以降の場合はＰＡＳＳ結果がｍ回であった場合は、ジッターの範囲は、遅延設定（ｔ＋ａ＋１）から遅延設定（ｔ＋ａ＋ｎ）のように解析する。そして、解析判定回路６１０は、解析結果が規格の範囲内であるか否かを判定して、その結果をジッター判定信号Ｓ６０１として、半導体集積回路６００の外部に出力する。
【００７１】
以上のように本実施形態によれば、解析判定回路６１０を備えることで、ジッター検査における良品／不良品の判定を行なうことが可能となる。
【００７２】
なお、上記の各実施形態は、基準入出力端子１０６に対する入出力端子１０５のみのＡＣタイミング検査であったが、入出力端子が増加しても同様な回路でＡＣタイミングが実施できるのはいうまでもない。
【００７３】
また、上記の各実施形態は、第１の論理回路１０１は別々の出力信号をそれぞれ第１の遅延付加回路１０３と基準入出力端子１０６に出力するように構成されていたが、同じ信号を第１の遅延付加回路１０３と基準入出力端子１０６の両方に出力するようにしてもよい。
【産業上の利用可能性】
【００７４】
本発明に係る半導体集積回路は、外部入出力端子の動作速度よりも低速なＬＳＩテスターを使用して、外部入出力端子における出力および入力信号に対するＡＣタイミング検査ができるという効果を有し、半導体集積回路の外部入出力端子のＡＣタイミングの検査および評価を実施するための回路を備えた半導体集積回路等として有用である。
【図面の簡単な説明】
【００７５】
【図１】実施形態１に係る半導体集積回路の構成を示すブロック図である。
【図２】実施形態２に係る半導体集積回路の構成を示すブロック図である。
【図３】実施形態３に係る半導体集積回路の構成を示すブロック図である。
【図４】実施形態４に係る半導体集積回路の構成を示すブロック図である。
【図５】実施形態５に係る半導体集積回路の構成を示すブロック図である。
【図６】実施形態６に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００７６】
１００      半導体集積回路
１０１      第１の論理回路
１０２      第２の論理回路
１０３      第１の遅延付加回路
１０４      第２の遅延付加回路
１０５      入出力端子
１０６      基準入出力端子
２００      半導体集積回路
２１０      自己診断回路
２１１      パターン発生回路
２１２      遅延付加設定回路
２１３      パターン比較回路
３００      半導体集積回路
３１０      自己診断制御回路
４００      半導体集積回路
４０１      判定記憶回路
５００      半導体集積回路
５１１      テストカウンター回路
６００      半導体集積回路
６１０      解析判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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