(57)【特許請求の範囲】
【請求項１】
セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する不揮発性格納部と、
セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する揮発性格納部と、
前記不揮発性格納部と前記揮発性格納部の少なくとも一方にセクタまたはセクタグループの保護を示すデータが格納されている場合には当該セクタまたはセクタグループを保護する状態において、第１のコマンドを受けると前記揮発性格納部のデータのみを有効とする回路と、
を有するセクタ保護回路。
【請求項２】
前記回路は、前記不揮発性格納部のデータと、前記揮発性格納部のデータと、前記第１のコマンドに応じた信号とを論理演算する回路とを含む請求項１記載のセクタ保護回路。
【請求項３】
前記回路は、前記第１のコマンドを受けると、前記不揮発性格納部のデータの出力をブロックする回路を含む請求項１記載のセクタ保護回路。
【請求項４】
前記回路は、前記不揮発性格納部のデータの書き換えを禁止する信号がセットされているときには、前記第１のコマンドを無効にする請求項１から３のいずれか一項記載のセクタ保護回路。
【請求項５】
前記回路は、前記不揮発性格納部のデータの書き換えを禁止する第２のコマンドを受けると、前記第１のコマンドを無効にする請求項１から４のいずれか一項記載のセクタ保護回路。
【請求項６】
前記回路は、前記不揮発性格納部のデータと、前記揮発性格納部のデータと、前記第１のコマンドに応じた信号と、前記不揮発性格納部のデータの書き換えを禁止する第２のコマンドに応じた信号とを論理演算する回路を含む請求項１記載のセクタ保護回路。
【請求項７】
前記不揮発性格納部のデータは一括消去される請求項１から６のいずれか一項記載のセクタ保護回路。
【請求項８】
セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する不揮発性格納部と、
セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する揮発性格納部と、
前記不揮発性記憶部に格納されたデータの転送の禁止を示す第１のコマンドが与えられると、前記不揮発性格納部に格納されたデータに従った書き換えに対する保護の制御を無効とするとともに前記揮発性格納部に格納されたデータに従う書換えに対する保護の制御を有効とし、前記第１のコマンドが与えられないときには前記揮発性記憶部および前記不揮発性記憶部の一方に格納されるデータが保護を示すときには該一方に格納されたデータに従うセクタのデータに対する保護の制御を有効化する回路と、
を有するセクタ保護回路。
【請求項９】
前記回路は、第２のコマンドを受けると前記第１のコマンドを無効化する請求項８記載のセクタ保護回路。
【請求項１０】
前記第２のコマンドは、前記不揮発性格納部のデータの書き換えを禁止するコマンドである請求項９記載のセクタ保護回路。
【請求項１１】
複数の不揮発性メモリセルからなるセクタを複数個有するメモリアレイと、前記複数のセクタを書込み及び消去動作から保護するセクタ保護回路とを有し、該セクタ保護回路は請求項１に記載のセクタ保護回路を備えている半導体装置。
【請求項１２】
所定のコマンドの入力がない状態において、セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する不揮発性格納部と、セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する揮発性格納部との少なくとも一方にセクタまたはセクタグループの保護を示すデータが格納されている場合には当該セクタまたはセクタグループを保護するステップと、
前記所定のコマンドを受けると前記揮発性格納部のデータのみを有効とするステップと、
を有するセクタ保護方法。
【請求項１３】
前記不揮発性格納部のデータの書き換えを禁止するコマンドを受けると、前記所定のコマンドを無効にするステップを有する請求項１２記載のセクタ保護方法。
【発明の詳細な説明】
【技術分野】  本発明は、セクタに格納されたデータを保護するためのセクタ保護回路、およびセクタ保護機能を有する不揮発性半導体記憶装置に関する。
【背景技術】  フラッシュメモリは、データの書き換えが可能なＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の特長と、電源を切った後もデータを保持可能なＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の特長をあわせもつ不揮発性の半導体記憶装置である。フラッシュメモリの記憶領域はセクタと呼ばれる単位の集合として構成され、データの消去はチップ一括またはセクタ単位で行われる。一般的なフラッシュメモリには、格納されたブートプログラムなどの重要なプログラムが誤動作バクなどによって書き換えられないように設定するためのプロテクト機能が設けられる。例えばブートブロック型フラッシュメモリでは、ブートブロックと呼ばれるブロックを設けることでハードウェア的な書込み／消去を禁止することを可能としている。
このようなプロテクト機能を有するフラッシュメモリとして、メモリ領域を幾つかのセクタ（あるいはブロック）に分割して、各々のセクタに対して個別にプロテクトをかけたりはずしたり（アンプロテクト）することが可能なセクタ保護機能を有するフラッシュメモリが知られており、そのセクタ保護機能は、不揮発性セルであるＰＰＢ（Ｐｅｒｓｉｓｔｅｎｔ  Ｐｒｏｔｅｃｔｉｏｎ  Ｂｉｔ）と揮発性セルであるＤＰＢ（Ｄｙｎａｍｉｃ  Ｐｒｏｔｅｃｔｉｏｎ  Ｂｉｔ）という２つのビットを用いて実現されている。これらのＰＰＢおよびＤＰＢは各セクタ毎に対応して設けられており、対応するセクタへのハードウェア的な書込み／消去を個別に禁止することが可能である。
【発明の開示】
このうち揮発性セルであるＤＰＢへのセクタプロテクトコマンドの書き換え（書込み／消去）は、個々のＤＰＢへの個別のコマンド入力によって容易に実行することができる。
一方、不揮発性セルであるＰＰＢのセクタプロテクトコマンドの書換えに際しては、比較的煩雑なプロセスが要求されることとなる。具体的には、ＰＰＢへの書込み（セクタプロテクト）は各々のＰＰＢに対するコマンド入力（もしくは特定の入力ピンからの高電圧印加）により比較的容易に実行可能であるものの、消去（セクタアンプロテクト）は複数のＰＰＢの一括消去による必要がある。しかもこの消去動作は、ＰＰＢの過消去（オーバーイレーズ）を回避するために、予め全てのＰＰＢに書込みを行った後で実行する必要がある。
しかも、上述のセクタ保護機能は、ＰＰＢもしくはＤＰＢの少なくとも一方がプロテクト状態になっているとセクタに格納されているデータの書換えがプロテクトされるように設計されているため、一旦ＰＰＢによるセクタプロテクトを行うと、その後にセクタ内のデータを書換えるためにはＰＰＢを一括消去する必要がある。尤も、特定ピンに高電圧を印加して一時的にセクタプロテクトを解除するという方法もあるが、高電圧印加を前提とするためオンボード状態で実行することは実用上困難である。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、ＰＰＢへの消去動作を行うことなくセクタの書換えを可能とする不揮発性半導体記憶装置用セクタ保護回路およびそれを備えた不揮発性半導体記憶装置を提供することにある。
本発明は、セクタ毎またはセクタグループ毎に保護状態の有無を意味するデータを格納する不揮発性格納部と、セクタ毎またはセクタグループ毎に保護状態の有無を意味するデータを格納する揮発性格納部と、前記不揮発性格納部と前記揮発性格納部の少なくとも一方にセクタまたはセクタグループの保護を示すデータが格納されている場合には当該セクタまたはセクタグループを保護する状態において、第１のコマンドを受けると前記揮発性格納部のデータのみを有効とする回路とを有するセクタ保護回路である。
前記回路は、前記不揮発性格納部のデータと、前記揮発性格納部のデータと、前記第１のコマンドに応じた信号とを論理演算する回路とを含む構成とすることができる。
また、前記回路は、前記第１のコマンドを受けると、前記不揮発性格納部のデータの出力をブロックする回路を含む構成とすることができる。
更に、前記回路は、前記不揮発性格納部のデータの書き換えを禁止する信号がセットされているときには、前記第１のコマンドを無効にする構成とすることができる。
また、前記回路は、前記不揮発性格納部のデータの書き換えを禁止する第２のコマンドを受けると、前記第１のコマンドを無効にする構成とすることができる。
また、前記回路は、前記不揮発性格納部のデータと、前記揮発性格納部のデータと、前記第１のコマンドに応じた信号と、前記不揮発性格納部のデータの書き換えを禁止する第２のコマンドに応じた信号とを論理演算する回路を含む構成とすることができる。
前記不揮発性格納部のデータは例えば、一括消去される構成である。
本発明はまた、セクタ毎またはセクタグループ毎に保護状態の有無を意味するデータを格納する不揮発性格納部と、セクタ毎またはセクタグループ毎に保護状態の有無を意味するデータを格納する揮発性格納部と、第１のコマンドを受けると、前記不揮発性格納部のデータ出力を無効化するとともに、前記揮発性格納部のデータ出力を有効化する回路とを有するセクタ保護回路である。上記回路は、第２のコマンドを受けると前記第１のコマンドを無効化する構成とすることができる。また、前記第２のコマンドは、前記不揮発性格納部のデータの書き換えを禁止するコマンドである構成とすることができる。
本発明はまた、上記セクタ保護回路を備えている半導体装置を含む。
更に、本発明は、所定のコマンドの入力がない状態において、セクタ毎またはセクタグループ毎に保護状態の有無を意味するデータを格納する不揮発性格納部と、セクタ毎またはセクタグループ毎の保護状態の有無を意味するデータを格納する揮発性格納部との少なくとも一方にセクタまたはセクタグループの保護を示すデータが格納されている場合には当該セクタまたはセクタグループを保護するステップと、前記所定のコマンドを受けると前記揮発性格納部のデータのみを有効とするステップとを有するセクタ保護方法である。
この方法において、前記不揮発性格納部のデータの書き換えを禁止する第２のコマンドを受けると、前記第１のコマンドを無効にするステップを有する構成とすることができる。
本発明により、セクタの書換えを実行するに際してセクタ保護回路を構成するＰＰＢ（不揮発性格納部）への消去動作が不要となり、コマンド入力による容易なセクタ書換えが実行可能となる。
【図面の簡単な説明】  図１は、本発明の不揮発性半導体記憶装置が備えるセクタ保護回路の回路図、
図２は、本発明のセクタ保護回路のもとで、書き換えたいセクタに対応するＰＰＢセルにセクタプロテクト情報が格納されている場合に、当該セクタの書き換え動作を説明するためのフローチャート、
図３は、本発明のセクタ保護回路が組み込まれた不揮発性半導体記憶装置のブロック図、
図４は、本発明のＤＰＢ回路を構成する個々のＤＰＢ内の回路図、
図５は、本発明のＰＰＢ回路を構成する個々のＰＰＢ内の回路図、
図６は、本発明のセクタ保護回路の動作を説明するためのタイミングチャートである。
【発明を実施するための最良の形態】  以下に図面を参照して、本発明を実施するための最良の形態について説明する。なお、本発明のセクタ保護回路は、事実上、不揮発性メモリを備えた任意のタイプの半導体装置に適用することが可能であるが、以降の説明においては、半導体装置はフラッシュメモリ装置であるとして説明する。
図１は、本発明の不揮発性半導体記憶装置が備えるセクタ保護回路の概念的な回路図である。この回路によるセクタ保護は、例えば、セクタごとに不揮発性セルに格納されるＰＰＢと揮発性セルに格納されるＤＰＢの２つのビットにより実現される。また、複数のセクタ（例えば４つのセクタ）からなるセクタグループごとにそれぞれ１つのＰＰＢ及びＤＰＢを設けて保護を実現してもよく、セクタグループごとに設けられた１つのＰＰＢとセクタごとに設けられた１つのＤＰＢとにより保護を実現するようにしてもよい。
揮発性格納部を構成するＤＰＢ回路１１と不揮発性格納部を構成するＰＰＢ回路１２はそれぞれ、各セクタに対応付けられたＰＰＢセル（ＰＰＢ１〜ＰＰＢｎ）およびＤＰＢセル（ＤＰＢ１〜ＤＰＢｎ）を備えている。これらのＰＰＢセルおよびＤＰＢセルは、行および列の形態に配列させることが可能である。図１に示した例によれば、ＤＰＢ回路１１およびＰＰＢ回路１２が列を形成し、それぞれの回路内のセルが行を形成している。
そして、ＤＰＢ回路１１およびＰＰＢ回路１２からの出力（ＤＰＢＯＵＴおよびＰＰＢＯＵＴ）はそれぞれ、そのゲート端子が接地されソース端子に電源電圧Ｖｃｃが印加されるｐ−ＭＯＳトランジスタ１７、１８のドレイン端子へと入力される。そして、後述する信号処理を経て、対応付けられたセクタへのハードウェア的な書込み／消去を個別に禁止可能としてセクタプロテクトを行う。なお、ＤＰＢ回路１１およびＰＰＢ回路１２に設けられた個々のＤＰＢおよびＰＰＢの選択は、本セクタ保護回路に接続される後述のデコーダ（不図示）からの出力に対応して実行される。
選択されたセクタがプロテクト状態にある場合は、当該セクタに対応して設けられたＤＰＢセルはローレベル信号を出力し、ＰＰＢセルはハイレベル信号を出力する。これとは逆に、選択されたセクタがアンプロテクト状態にある場合は、当該セクタに対応して設けられたＤＰＢセルはハイレベル信号を出力し、ＰＰＢセルはローレベル信号を出力する。
ＤＰＢ回路１１からの出力信号ＤＰＢＯＵＴは、インバータ１９を介した信号ＤＰＢＯＵＴＢとしてＮＯＲゲート１６の一方の接続端子へと出力される。また、ＰＰＢ回路１２からの出力信号ＰＰＢＯＵＴは、ＮＯＲゲート１６の他方の入力端子に接続されたＡＮＤゲート１５の一方の入力端子へと出力される。
本発明のセクタ保護回路は、ＰＰＢセルによるセクタプロテクト情報の伝達を無効（ｄｉｓａｂｌｅ）とするＰＰＢＤＩＳ信号が入力可能とされている。このＰＰＢＤＩＳ信号は、コマンド入力（第１のコマンド）に対応してコマンドレジスタ（不図示）から入力される。ＰＰＢＤＩＳ信号がハイレベルのときにはＰＰＢセルによるセクタプロテクト情報の伝達が無効とされ、ローレベルのときにはそのセクタプロテクト情報は有効に伝達される。
このＰＰＢＤＩＳ信号に加え、ＰＰＢロック回路（不図示）から出力されるＰＰＢＬＯＣＫ信号も入力可能とされている。ＰＰＢロック回路にはレジスタが設けられており、コマンド入力（第２のコマンド）に応じてそのレジスタの内容が設定される。そのレジスタの内容を示すのがＰＰＢＬＯＣＫ信号である。ＰＰＢＬＯＣＫ信号はＰＰＢセルの書換えを可能または禁止とする信号である。この信号がハイレベルとなっている場合には、ＰＰＢセルの書き換えが禁止されるように、ＰＰＢＤＩＳ信号の「ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする機能」を無効としてＰＰＢセルによるセクタプロテクト情報の伝達を有効とする。よって、ＰＰＢＤＩＳ信号の如何に関わらず、ＰＰＢセルによりプロテクト状態とされているセクタはその保護レベルを高いままに保つことができる。逆に、ＰＰＢＬＯＣＫ信号がローレベルとなっている場合にはＰＰＢＤＩＳ信号の「ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする機能」が有効とされる。
ＰＰＢＬＯＣＫ信号はＮＯＴゲート１３に入力され、このＮＯＴゲート１３からは、ＰＰＢＬＯＣＫ信号がローレベル（ＰＰＢセルの書き換えを可能とする信号）のときにはハイレベルの、ハイレベル（ＰＰＢセルの書き換えを禁止する信号）のときにはローレベルの信号が出力される。
このようなＮＯＴゲート１３からの出力はＮＡＮＤゲート１４の一方端子に入力され、このＮＡＮＤゲート１４の他方端子には上述のＰＰＢＤＩＳ信号が入力される。
ＮＡＮＤゲート１４内部ではＰＰＢＤＩＳ信号とＰＰＢＬＯＣＫ信号に基づく論理演算が実行され、これらの信号がともにハイレベルにあるときにはローレベルの信号が出力され、少なくとも一方がローレベルにあるときにはハイレベルの信号が出力される。すなわち、ＰＰＢＤＩＳ信号が「ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする状態」にあり、かつＰＰＢＬＯＣＫ信号もＰＰＢセルの書き換えを可能としている状態にある場合のみにローレベルの信号が出力され、それ以外の場合にはハイレベルの信号が出力される。
ＮＡＮＤゲート１４からの出力はＡＮＤゲート１５の一方端子へと入力され、ＡＮＤゲート１５の他方端子に入力されるＰＰＢ回路１２からの信号ＰＰＢＯＵＴとの間で論理演算が実行される。そして、このＡＮＤゲート１５からはＮＡＮＤゲート１４からの出力信号とＰＰＢ回路１２からの信号ＰＰＢＯＵＴとがともにハイレベルにある場合にのみハイレベル信号が出力される。すなわち、ＰＰＢＤＩＳ信号とＰＰＢＬＯＣＫ信号の少なくとも一方が、それぞれ「ＰＰＢセルによるセクタプロテクト情報の伝達を有効とする状態」か、「ＰＰＢセルの書き換えを禁止としている状態」にある場合（ＮＡＮＤゲート１４の出力がハイレベル）であって、かつ選択されたセクタが当該セクタに対応して設けられたＰＰＢセルによってプロテクト状態にある場合にのみ、ハイレベルの信号が出力される。
ＡＮＤゲート１５からの出力はＮＯＲゲート１６の一方端子に入力され、ＤＰＢ回路１１からの信号ＤＰＢＯＵＴＢとの間で論理演算が実行される。そして、このＮＯＲゲート１６からはＡＮＤゲート１５からの出力信号とＤＰＢ回路１１からの信号ＤＰＢＯＵＴＢとがともにローレベルにある場合にのみハイレベル信号が出力される。すなわち、ＰＰＢＯＵＴ信号とＮＡＮＤゲート１４の出力信号の少なくとも一方が、それぞれ選択されたセクタが対応して設けられたＰＰＢセルによってプロテクト状態にないか、ＰＰＢセルの書き換えを可能としている状態であるとともにＰＰＢセルによるセクタプロテクト情報の伝達を無効とする状態である場合であって（ＡＮＤゲート１５の出力がローレベル）、かつ、選択されたセクタが対応して設けられたＤＰＢセルによってプロテクト状態にない場合にのみ、ハイレベルの信号が出力される。
このようにして本発明のセクタ保護回路からセクタ保護のための信号ＳＰＢがセクタの状態を制御する回路（状態制御回路：不図示）へと出力される。
このようなＤＰＢを備えるＤＰＢ回路１１によれば、選択されたセクタがプロテクト状態にあるときはＤＰＢＯＵＴがローレベルになりＳＰＢもローレベルとなる。これにより、当該セクタがプロテクト状態にあるとの情報が状態制御回路に伝達されてそのセクタへの書込み／消去を禁止する。
また、上述のＰＰＢを備えるＰＰＢ回路１２によれば、選択されたセクタがプロテクト状態であるときはＰＰＢＯＵＴがハイレベルとなってセクタプロテクトの情報を出力しようとするが、図１に示した回路にはＰＰＢＤＩＳおよびＰＰＢＬＯＣＫの論理回路であるＮＡＮＤゲート１４が付加されているため、コマンド入力に対応した信号であるＰＰＢＤＩＳ（すなわち、ＰＰＢセルによるセクタプロテクト情報の伝達を有効としたり無効としたりする信号）がハイレベルのときはＰＰＢ回路１２からのセクタプロテクトの情報が伝達されないこととなる。これにより、揮発性セルであるＤＰＢセル内に格納されているセクタ保護情報のみが選択的に有効とされることになる。
ただし、ＰＰＢロック回路内のレジスタにＰＰＢの書換えを禁止する情報が設定されている場合には、ＰＰＢＬＯＣＫがハイレベルとなってＰＰＢＤＩＳ信号（すなわち、ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする信号）が無効とされ、ＰＰＢセルのセクタプロテクト情報が有効に伝達されることとなる。
図２は、本発明のセクタ保護回路のもとで、書き換えたいセクタに対応するＰＰＢセルにセクタプロテクト情報が格納されている場合に、当該セクタの書き換え動作を説明するためのフローチャートである。
まず、ＰＰＢセクタ内に格納されているセクタ保護情報の伝達を無効とするコマンドを発行する（ステップＳ１０１）。これにより、コマンドレジスタはハイレベルのＰＰＢＤＩＳ信号を出力する（ステップＳ１０２）。
ここで、ＤＰＢセルにより、当該セクタに対しプロテクト情報が格納されている場合には（ステップＳ１０３：ＹＥＳ）、新たなコマンドを発行（ステップＳ１０４）して、そのＤＰＢセルのプロテクト情報を解除（ＵＮＬＯＣＫ）する（ステップＳ１０５）。一方、当該セクタに対しプロテクト情報が格納されていない場合には（ステップＳ１０３：ＮＯ）、後述するステップＳ１０６に移る。
次に、当該セクタに対し、プログラムまたは消去を行う書き換えコマンドを発行する（ステップＳ１０６）。ここで、ＰＰＢセルの書き換えが禁止されていない状態のとき（ステップＳ１０７：ＰＰＢＬＯＣＫ＝Ｌ）は、当該セクタに対し書き換えが実行される（ステップＳ１０８）。一方、ＰＰＢセルの書き換えが禁止されている状態のとき（ステップＳ１０７：ＰＰＢＬＯＣＫ＝Ｈ）は、当該セクタに対し書き換えは実行されず、書き換えから保護される（ステップＳ１０９）。
尚、別のフローとして、ＤＰＢセルのプロテクト情報を解除（ＵＮＬＯＣＫ）した後に、ＰＰＢセクタ内に格納されているセクタ保護情報の伝達を無効とするコマンドを発行してもよい。
このようにして、ユーザは、ＰＰＢセルにプロテクト情報が設定されていても、容易にセクタの書き換えを行うことができる。
図３は、上記セクタ保護回路が組み込まれた本発明の不揮発性半導体記憶装置のブロック図である。この図において、／ＷＥは書込み制御のための書込みイネーブル（ｗｉｔｅ  ｅｎａｂｌｅ）信号、／ＢＹＴＥはバイト（ｂｙｔｅ）信号、／ＣＥはアクセスしたいチップを選択するチップイネーブル（ｃｈｉｐ  ｅｎａｂｌｅ）信号、そして／ＯＥは選択されたチップからの出力を制御する出力イネーブル（ｏｕｔｐｕｔ  ｅｎａｂｌｅ）信号である。／ＷＥ、／ＢＹＴＥ、および／ＣＥは、コマンドレジスタ２０２を備えている状態制御回路２０１に入力され、／ＣＥおよび／ＯＥはチップ選択動作および当該チップからの出力制御操作を制御する論理回路２０８に入力される。
状態制御回路２０１及びコマンドレジスタ２０２には、外部から供給される制御信号である／ＷＥ、／ＢＹＴＥおよび／ＣＥ、アドレスバスからのアドレス信号と、データバスからのデータ信号が供給され、内部回路に対して読み出し動作、プログラム動作、消去動作、およびセクタ保護動作を制御する。
また、状態制御回路２０１は、書込み／消去を実行するためのプログラム／消去電圧を制御する高電圧発生回路２０５に信号出力し、アドレスラッチ２０９により制御されるＹデコーダ２１０およびＸデコーダ２１１を駆動させる。また、タイマ２０６との間で信号を交換して制御時間のコントロールを行う。
この不揮発性半導体記憶装置には複数のセルが配列されたセルマトリックス２１３が備えられている。このセルマトリックス２１３は、個々のセクタを構成するセルを行列形態で配列させて構成することが可能である。
このセルマトリックス２１３の行デコーダであるＸデコーダ２１１は、外部的に発生されたアドレスまたはその一部を受取りかつセクタ内のメモリセルからなる１つの行を選択したり活性化させたりする。
このＸデコーダ２１１は、アドレスバスを介してアドレスを受け取り、このアドレスに対応する単一の行線を選択し、その行内の各メモリセルを活性化させるための所定の電圧レベルとしたり、或いはその他の行線から電圧供給されるメモリセルの不活性化のために別の電圧レベルとしたりする。
Ｙゲート２１２はＹデコーダ２１０からの信号に応答して、アドレスバスから受け取ったアドレスに対応する列線を選択する。
本装置はセンスアンプおよびコンパレータ２１４を有しており、アドレスされたメモリセル内に格納されているデータに対応する列線上の電圧レベルを検知し、所定の基準電圧と比較してその結果を出力する。
また、本装置はデータ入力／出力用のＩ／Ｏバッファ２１５を備えており、このＩ／Ｏバッファ２１５はセンスアンプ２１４に接続されている。そしてＩ／Ｏバッファ２１５は、アドレスされたメモリセルと図示しないＩ／Ｏデータピンとを結合する。
本発明のセクタ保護回路２０３は、アドレスバスラインに接続されたデコーダ２０４からの信号ＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ）に応答して上述のＤＰＢ回路１１内およびＰＰＢ回路１２内に設けられたＤＰＢセルおよびＰＰＢセルを選択する。この回路によるセクタ保護は、例えば、セクタごとに不揮発性セルに格納されるＰＰＢと揮発性セルに格納されるＤＰＢの２つのビットにより実現される。なお、複数のセクタ（例えば４つのセクタ）からなるセクタグループごとにそれぞれ１つのＰＰＢ及びＤＰＢを設けて保護を実現してもよく、セクタグループごとに設けられた１つのＰＰＢとセクタごとに設けられた１つのＤＰＢとにより保護を実現するようにしてもよい。
このセクタ保護回路２０３には、コマンド入力に基づいて、コマンドレジスタ２０２を備えた状態制御回路２０１から、ＤＰＢセルをセットするＬＯＣＫ／ＵＮＬＯＣＫ信号、コマンドレジスタ２０２から出力されるＰＰＢＤＩＳ信号、および書込み制御信号ＷＥＸＢＢが入力される。セクタ保護回路２０３はこれらの信号を処理し、その結果をＳＰＢ信号として状態制御回路２０１に出力する。また、レジスタ２１６を備えたＰＰＢロック回路２０７は予めレジスタ内に格納された情報をセクタ保護回路２０３に出力する。
本発明の不揮発性半導体記憶装置は、セクタ保護回路２０３内に備えたＤＰＢ回路により、コマンド選択されたセクタがプロテクト状態にあるときはＤＰＢＯＵＴがローレベルになりＳＰＢもローレベルとされることで、当該セクタがプロテクト状態にあるとの情報が状態制御回路に伝達されてそのセクタへの書込み／消去が禁止される。
また、セクタ保護回路２０３内に備えたＰＰＢ回路により、コマンド選択されたセクタがプロテクト状態であるときはＰＰＢＯＵＴがハイレベルとなってセクタプロテクトの情報を出力しようとするが、ＰＰＢＤＩＳおよびＰＰＢＬＯＣＫの論理回路であるＮＡＮＤゲートが付加されているため、コマンド入力に対応した信号であるＰＰＢＤＩＳがハイレベルのときはＰＰＢ回路からのセクタプロテクトの情報が伝達されない。ただし、ＰＰＢロック回路２０７内のレジスタ２１６に、ＰＰＢの書換えを禁止する情報が設けられている場合には、ＰＰＢＬＯＣＫがハイレベルとなってＰＰＢＤＩＳの機能が無効とされる。
図４は、ＤＰＢ回路を構成する個々のＤＰＢセル内の回路図の例である。ＤＰＢ選択信号であるデコーダからの出力（ＷＳＺＨ（ｈ）、ＷＳＺＶ（ｖ））はＮＡＮＤゲート３１に入力され、ＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ）の何れもがハイレベルにあるときにのみローレベルの信号を出力する。このＮＡＮＤゲート３１からの出力はＮＯＴゲート３２に入力され、ＮＯＴゲート３２からは、入力信号がローレベルのときにはハイレベルの、入力信号がハイレベルのときにはローレベルの信号が出力され、ＭＯＳトランジスタ３６およびＭＯＳトランジスタ３９のゲート端子へと入力される。
ＤＰＢセット回路３３は、コマンド入力に基づいて、状態制御回路から入力されたＬＯＣＫ信号およびＵＮＬＯＣＫ信号に応じてＤＰＢをセット（書込み）するためのものである。このＤＰＢセット回路３３は、２つのＭＯＳトランジスタ（３４ａ、３４ｂ）と２つのインバータ（３５ａ、３５ｂ）とで構成されたフリップフロップ回路とされ、ＬＯＣＫ信号はＭＯＳトランジスタ３４ａのゲート端子へ入力され、ＵＮＬＯＣＫ信号はＭＯＳトランジスタ３４ｂのゲート端子へと入力される。一方、ＤＰＢのリセットは、状態制御回路からのリセット信号ＲＥＳＥＴがＭＯＳトランジスタ３８に入力されることにより行われる。
ＤＰＢセット回路３３からは、２つのＭＯＳトランジスタ３４ａ、３４ｂのＯＮ／ＯＦＦの移行に対応したパルス信号が出力され、ＭＯＳトランジスタ３９と接続されたＭＯＳトランジスタ４０のゲート端子およびリセット信号ＲＥＳＥＴが入力されるＭＯＳトランジスタ３８のドレイン端子へと入力される。また、ＤＰＢへの書込みは状態制御回路からの書込み信号ＷＥＸＢＢがＭＯＳトランジスタ３７のゲート端子に入力されることにより行われる。
ＤＰＢセルによるプロテクト／アンプロテクトはコマンド発行によって行われる。コマンド発行後に／ＷＥピンをローレベルにするとＷＥＸＢＢがハイレベルになり、その期間にＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ）で選択されるセクタに対してＬＯＣＫ／ＵＮＬＯＣＫの状態に応じた書き込みが行われる。
図５は、ＰＰＢ回路を構成する個々のＰＰＢセル内の回路図の例である。ＰＰＢ選択信号であるデコーダからの出力（ＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ））はＮＡＮＤゲート４１に入力され、ＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ）の何れもがハイレベルにあるときにのみローレベルの信号を出力する。このＮＡＮＤゲート４１からの出力はＮＯＴゲート４２に入力され、ＮＯＴゲート４２からは、入力信号がローレベルのときにはハイレベルの、入力信号がハイレベルのときにはローレベルの信号が出力され、ＭＯＳトランジスタ４３およびＭＯＳトランジスタ４８のゲート端子へと入力される。
ＰＰＢセルへの書き込みは、外部から入力されるプログラムコマンドに応じて、端子ＶＰＲＯＧに高電圧を印加し、信号ＰＰＢＰＲＯＧにより、ＷＳＺＨ（ｈ）およびＷＳＺＶ（ｖ）で選択されるセルに対して書込み／読出し用のゲート端子ＷＲＧに高電圧を印加することで１セル毎に実行される。また、ＰＰＢセルの消去は、ゲート端子ＷＲＧにネガティブな高電圧、消去用の外部入力端子ＰＰＢＥＲＳＨにポジティブな高電圧を印加して行う。
ここで、書込み／読出し用のゲート端子ＷＲＧは、ＭＯＳトランジスタ４９及びＭＯＳトランジスタ５０へと接続されている。トランジスタ４９及び５０はそれぞれ、コアセルと同様に電荷蓄積層を有して、電荷蓄積層と端子ＷＲＧに接続される制御ゲートとを共有し、ドレイン端子は独立に設けられている。トランジスタ４９はプログラム用に使われ、トランジスタ５０はリード用に使われる。また、プログラミング用の端子ＶＰＲＯＧは、２つのＰチャネルＭＯＳトランジスタ４５、４６のそれぞれのソース端子に接続されている。ここで、ＰチャネルＭＯＳトランジスタ４５のドレイン端子は、ＰチャネルＭＯＳトランジスタ４６のゲート端子と接続され、ＰチャネルＭＯＳトランジスタ４６のドレイン端子はＭＯＳトランジスタ４９のドレイン端子に接続される。さらに、信号ＰＰＢＰＲＯＧに対応する電圧は、ＭＯＳトランジスタ４３と直列接続されたＭＯＳトランジスタ４４のゲートに印加され、その出力は上記ＰチャネルＭＯＳトランジスタ４６のゲートへと入力される。なお、ＰＰＢＥＲＳＨノードは全てのＰＰＢセルで共通とされており、一括消去がなされる。
図６は、本発明のセクタ保護回路の動作を説明するためのタイミングチャートである。既に説明したように、選択されたセクタがプロテクト状態にある場合は、当該セクタに対応して設けられたＤＰＢセルはローレベル信号を出力し、ＰＰＢセルはハイレベル信号を出力する。
これとは逆に、選択されたセクタがアンプロテクト状態にある場合は、当該セクタに対応して設けられたＤＰＢセルはハイレベル信号を出力し、ＰＰＢセルはローレベル信号を出力する。ここに示したタイミングチャートでは、ＤＰＢＯＵＴＢがローレベル、ＰＰＢＯＵＴがハイレベルにあるから、選択されたセクタはプロテクト状態にある。
また、ＰＰＢＤＩＳ信号がハイレベルのときにはＰＰＢセルによるセクタプロテクト情報の伝達が無効とされ、ローレベルのときにはそのセクタプロテクト情報は有効に伝達される。
これらのタイミングチャートに示すように、ＰＰＢＤＩＳ信号のレベルは書込み制御信号／ＷＥに同期して、ＰＰＢセルによるセクタプロテクト情報を有効に伝達させる状態から無効とする状態に変化する。
このとき、ＰＰＢＬＯＣＫ信号がローレベルにあると（図６Ａ）、ＰＰＢＤＩＳ信号の「ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする機能」が有効とされる結果、ハイレベルのＳＰＢ信号が出力される。
これとは逆に、ＰＰＢＬＯＣＫ信号がハイレベルにあると（図６Ｂ）、ＰＰＢＤＩＳ信号の「ＰＰＢセルによるセクタプロテクト情報の伝達を無効とする機能」が無効とされる結果、ローレベルのＳＰＢ信号が出力される。
すなわち、ＰＰＢＬＯＣＫ信号がローレベルの場合（図６Ａ）にはセクタ保護信号であるＳＰＢ信号はハイレベルとされ、ＰＰＢＬＯＣＫ信号がハイレベルの場合（図６Ｂ）にはＳＰＢ信号はローレベルが維持される。
表１は、これまで説明してきた本発明のセクタ保護回路が実行するセクタ保護を実行するセルの内容を纏めたものである。なお、「０」はセクタアンプロテクト状態、「１」はセクタプロテクト状態を意味する。
【表１】
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以上説明したように、本発明においては、セクタ保護機能を有する不揮発性半導体記憶装置において、各セクタに対応した不揮発性セルであるＰＰＢと揮発性セルであるＤＰＢの少なくとも一方が書込み状態にある場合に、「ＤＰＢのデータのみを有効とするコマンド」を設けたことにより、ＰＰＢへの消去動作を行うことなくセクタの書換えを可能とした。
また、ＰＰＢの書き換えを禁止するビットであるＰＢＬＯＣＫビットがセットされている場合には、上記の「ＤＰＢのデータのみを有効とするコマンド」を無効にすることとした。
【産業上の利用可能性】  本発明により、ＰＰＢへの消去動作を行うことなくセクタの書換えを可能にする不揮発性半導体記憶装置を提供することが可能となる。本発明は、フラッシュメモリのような情報の記憶を主たる機能とする不揮発性半導体記憶装置のみならず、不揮発性半導体メモリを一部として備えるシステムＬＳＩのような半導体装置を含むものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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