(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板の一方の主面に形成される高濃度の第１導電型の第１半導体層と、他方の主面に形成される高濃度の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた前記第１導電型半導体基板内に、前記第１半導体層寄りに、該第１半導体層とは離して形成される複数個の高濃度の第１導電型ストッパ層を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型ストッパ層の横幅より狭い幅で、前記の一方の主面から前記第１導電型ストッパ層に達するトレンチ溝を形成し、該トレンチ溝の底面および側面に形成された絶縁膜を介してポリシリコンで前記トレンチ溝を充填することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型半導体基板の一方の主面に形成される高濃度の第１導電型の第１半導体層と、他方の主面に形成される高濃度の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた前記第１導電型半導体基板内に、前記第１半導体層寄りに、該第１半導体層とは離して形成される複数個の高濃度の第１導電型ストッパ層を有し、該第１導電型ストッパ層と前記第１半導体層とを電気的に接続することを特徴とする半導体装置。
【請求項４】
前記第１導電型ストッパ層の横幅より狭い幅で、該第１導電型ストッパ層と前記第１半導体層とを電気的に接続することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１導電型ストッパ層と前記第１半導体層とを、高濃度の第１導電型の第３半導体層で、電気的に接続することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１導電型ストッパ層と前記第１半導体層とを、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝に充填された高濃度ドープされたポリシリコンで、電気的に接続することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１導電型ストッパ層と前記第１半導体層とを、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝に充填された高濃度ドープされたポリシリコンと、トレンチ溝の側面に形成された高濃度の第１導電型の第４半導体層で、電気的に接続することを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第１導電型ストッパ層と前記第１半導体層とを、側面が絶縁膜で被覆された、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝に充填された高濃度ドープされたポリシリコンで、電気的に接続することを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第１導電型ストッパ層は、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝の底面から高濃度の第１導電型不純物を導入して形成することを特徴とする請求項２または８のいずれかに記載の半導体装置。
【請求項１０】
前記第１導電型ストッパ層は、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝の底面からの第１導電型不純物のイオン注入もしくは熱拡散で形成することを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ソフトリカバリー特性を有するダイオードなどの半導体装置に関する。
【０００２】
【従来の技術】
近年のパワー半導体デバイスの低損失化・高速スイッチング化および周辺回路の低インダクタンス化、スナバレス化（スナバ回路を設置しないこと）などにより、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー半導体デバイスと組み合わせて、フリーホイーリングダイオード（ＦＷＤ）として使用されるダイオードの逆回復過程での逆回復耐量、逆回復損失、ソフトスイッチングなどの特性の改善が強く求められている。特に、放射ノイズ（ＥＭＣノイズ）低減のために、ソフトスイッチング化が不可欠となっている。
【０００３】
図１９は、従来ダイオードであるｐｉｎダイオードの要部断面図である。ｎ型半導体基板５００の一方の主面側にｐ+ アノード層５３が形成され、他方の主面側にｎ+ カソード層５２が形成されている。ｐ+ アノード層５３とｎ+ カソード層５２に挟まれたｎ型半導体基板２００はｎ- ドリフト層５１となる。またｐ+ アノード層５３上とｎ+ カソード層５２うえにアノード電極５６とカソード電極５５が形成されている。
【０００４】
ダイオードが順バイアスされた場合、ｐ+ アノード層５３からｎ- ドリフト層５１に正孔が注入され、ｎ+ カソード層５２からｎ- ドリフト層５１に電気的中性条件を満たすように電子が注入される。
この順バイアス状態から逆バイアス状態に遷移する過程において、逆回復過程を通る。この逆回復過程では、順バイアス時にｎドリフト層５１に注入されていた過剰キャリアが消滅するまでの短時間の間、逆方向に電流が流れ続ける。この電流のことを逆回復電流という。
【０００５】
この逆回復過程で、ダイオードに振動した逆電圧波形が現れる場合がある。この逆回復発振現象（リンギング現象ともいう）は、逆回復過程において、掃き出される前記の蓄積した過剰キャリアが急激に減少することで発生する。過剰キャリアが急激に減少する原因は、印加電圧に応じてｐ+ アノード層５３からｎ- ドリフト層５１に広がる空乏層がｎ+ カソード層５２に到達する、所謂、パンチスルーすることである。また、ｎ+ カソード層５２近傍のｎ- ドリフト層５１に分布する過剰キャリアが少ない場合には、パンチスルーする直前に逆回復発振現象が発生することも知られている。
【０００６】
従来のダイオードにおいてソフトリカバリーにする手法として、ｎ- ドリフト層５１を厚くすることで、空乏層のパンチスルー電圧を印加電圧より高くし、ｎ+ カソード層５２に空乏層が到達しないようにすることで、ｎ+ カソード層５２近傍のｎ- ドリフト層５１に蓄積した過剰キャリアを残留させ、時間を掛けてこの残留キャリアを消滅させる第１の手法がある。また、図２０に示すショットキー接合５８とｐｎ接合５９を有するＭＰＳ（Ｍｅｒｇｅ  Ｐｉｎ  Ｓｃｈｏｔｔｋｙ）構造としたり、Ｐｔによるライフタイムコントロールを行うことで、ｎ+ カソード層３側の過剰キャリアを高くするなどの第２の手法がある。
【０００７】
さらに、特開２０００−３１５０４号公報に開示されている図２１に示す拡散によりｎ+ ストッパ層５４を設けて、空乏層の伸びを、このｎ+ ストッパ層５４で抑えて、過剰キャリアを残存させる第３の手法がある。
【０００８】
【発明が解決しようとする課題】
しかし、第１の手法は、ｎ- ドリフト層５１が厚くなるために、順電圧−逆回復損失のトレードオフ特性を著しく悪化させる。
また、第２の手法は、小さな電流での逆回復過程において、過剰キャリアが急激に減少し、逆回復発振現象が現れる。
【０００９】
また、第３の手法は、順電圧−逆回復損失のトレードオフ特性および逆回復発振現象において第１および第２の手法よりは優れているが、しかし、まだ十分とはいえない。
この発明の目的は、前記の課題を解決して、順電圧−逆回復損失のトレードオフの改善と、且つ、逆回復発振現象の抑制とを両立できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型半導体基板の一方の主面に形成される高濃度の第１導電型の第１半導体層と、他方の主面に形成される高濃度の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた前記第１導電型半導体基板内に、前記第１半導体層寄りに、該第１半導体層とは離して形成される複数個の高濃度の第１導電型ストッパ層を有する構成とする。
【００１１】
また、前記第１導電型ストッパ層の横幅より狭い幅で、該第１導電型ストッパ層と前記第１半導体層とを電気的に接続するとよい。
前記第１導電型ストッパ層の横幅より狭い幅で、前記の一方の主面から前記第１導電型ストッパ層に達するトレンチ溝を形成し、該トレンチ溝の底面および側面に形成された絶縁膜を介してポリシリコンで前記トレンチ溝を充填するとよい。
【００１２】
また、第１導電型半導体基板の一方の主面に形成される高濃度の第１導電型の第１半導体層と、他方の主面に形成される高濃度の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた前記第１導電型半導体基板内に、前記第１半導体層寄りに、該第１半導体層とは離して形成される複数個の高濃度の第１導電型ストッパ層を有し、該第１導電型ストッパ層と前記第１半導体層とを電気的に接続する構成とする。
【００１３】
また、前記第１導電型ストッパ層の横幅より狭い幅で、該第１導電型ストッパ層と前記第１半導体層とを電気的に接続するとよい。
また、前記第１導電型ストッパ層と前記第１半導体層とを、高濃度の第１導電型の第３半導体層で、電気的に接続するとよい。
また、前記第１導電型ストッパ層と前記第１半導体層とを、前記第１導電型半導体基板の一方の主面から掘り下げられたトレンチ溝に充填された高濃度ドープされたポリシリコンで、電気的に接続するとよい。
【００１４】
また、前記第１導電型ストッパ層と前記第１半導体層とを、前記トレンチ溝に充填された高濃度ドープされたポリシリコンと、トレンチ溝の側面に形成された高濃度の第１導電型の第４半導体層で、電気的に接続するとよい。
また、前記第１導電型ストッパ層と前記第１半導体層とを、側面が絶縁膜で被覆された前記トレンチ溝に充填された高濃度ドープされたポリシリコンで、電気的に接続するとよい。
【００１５】
また、前記第１導電型ストッパ層は、前記トレンチ溝の底面から高濃度の第１導電型不純物を導入するとよい。
また、前記第１導電型ストッパ層は、トレンチ溝底面からの第１導電型不純物のイオン注入もしくは熱拡散で形成するとよい。
前記のように、第１導電型ストッパ層をｎ- ドリフト層（第１半導体層と第２半導体層に挟まれた第１導電型半導体基板のこと）に設けることで、順電圧−逆回復損失のトレードオフを改善し、且つ、逆回復発振現象を抑制することができる。
【００１６】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。一方の主面寄りに埋め込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１００を用いて、この主面側にｎ+ カソード層２を形成し、他方の主面側にｐ+ アノード層３を形成し、ｎ+ カソード層２上とｐ+ アノード層３上に、カソード電極５とアノード電極６をそれぞれ形成する。ｎ+ カソード層２とｐ+ アノード層２に挟まれた領域がｎ- ドリフト層１となる。このｎ+ ストッパ層４は、印加電圧でｐ+ アノード層３側からｎ- ドリフト層１へ広がる空乏層の伸びを停止させる。また、このｎ+ ストッパ層４はｎ+ カソード層２とは電気的に接続せず、浮遊状態となっている。また、このｎ+ ストッパ層４を、定格電圧を印加しても完全に空乏化しないような濃度や空間的な大きさにすると好ましい。
【００１７】
図２は、この半導体装置の逆回復過程について説明する図である。逆回復過程とは、半導体装置を順バイアスして、順電流を流した後、逆バイアスして、半導体装置をオフ状態に移行する過程をいう。順バイアスでｎ- ドリフト層１に蓄積された過剰キャリアは、逆バイアス（カソード電極プラス、アノード電極マイナス）されると、空乏層３３が広がるにつれて正孔はｐ+ アノード層３へ、電子はｎ+ カソード層２へ掃き出される。この空乏層３３の伸びは、ｎ+ ストッパ層４により停止させられる。そのため、空乏層の先端３４はｎ+ カソード層２に到達しないので、ｎ- ドリフト層１のｎ+ カソード層２付近には過剰キャリア（過剰電子３１と過剰正孔３２）が残留する。この残留した過剰キャリアの減少は、再結合で徐々に消滅する分と、拡散により、過剰電子３１はｎ+ カソード層２へ、過剰正孔３２は空乏層３３へ徐々に掃き出される分がある。この残留した過剰キャリアが無くなって逆回復過程は終了する。
【００１８】
このｎ- ドリフト層１にある過剰キャリアが徐々に減少することにより、逆回復電流をソフトリカバリー波形にすることができて、逆回復発振現象を抑制することができる。また、ｎ+ ストッパ層４があるために、ｎ- ドリフト層１の厚さを薄くできるので、順電圧−逆回復損失のトレードオフを改善できる。
図３は、図１の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
【００１９】
まず、一方の主面に近接して埋め込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１００を準備する（同図（ａ））。
つぎに、ｎ型半導体基板１００の一方の主面側にｎ+ ストッパ層４に到達しない深さで、ｎ+ カソード層２を形成し、他方の主面側に、ｎ+ ストッパ層４に到達しない深さで、ｐ+ アノード層３を形成する（同図（ｂ））。
【００２０】
つぎに、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
図４は、この発明の第２実施例の半導体装置の要部断面図である。ｎ型半導体基板２００の一方の主面側に、ｎ+ カソード層２を形成し、ｎ+ カソード層２を貫通し、ｎ型半導体基板２００の表面から所定の深さにトレンチ溝を形成する。このトレンチ溝の側面に酸化膜などの絶縁膜８を被覆し、トレンチ溝の底部からｎ+ ストッパ層９を形成し、トレンチ溝の底面を絶縁膜１０で被覆する。ｎ型半導体基板１００の他方の主面側にｐ+ アノード層３を形成し、前記のトレンチ溝に高濃度不純物がドープされたポリシリコン１１を充填する。ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６をそれぞれ形成する。この場合も、図１と同様の効果が期待される。
【００２１】
図５は、図４の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
ｎ型半導体基板２００の一方の主面側に、ｎ+ カソード層２を形成し、ｎ+ カソード層２を貫通し、ｎ型半導体基板２００の表面から所定の深さにトレンチ溝７を形成する。その後、このトレンチ溝７の側面に酸化膜などの絶縁膜８を被覆する（同図（ａ））。
【００２２】
つぎに、トレンチ溝７の底部からイオン注入と熱拡散、または、不純物ドープと拡散により、ｎ+ ストッパ層９を形成し、トレンチ溝７の底面を絶縁膜１０で被覆する。その後、ｎ型半導体基板１００の他方の主面側にｐ+ アノード層３を形成する（同図（ｂ）。
つぎに、トレンチ溝７に高濃度不純物がドープされたポリシリコン８を充填する。その後、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６をそれぞれ形成する（同図（ｃ））。
【００２３】
図６は、この発明の第３実施例の半導体装置の要部断面図である。これは、前記の従来技術である第３の手法の半導体装置を改良したものである。
埋め込み層でｎ+ ストッパ層を形成したｎ型半導体基板１００のｎ+ ストッパ層４までの距離が短い主面側に、ｎ+ カソード層２を形成し、ｎ+ ストッパ層４の横方向幅Ｌ１より狭い幅Ｌ２で接し、ｎ+ ストッパ層４に達するｎ+ 拡散層１２を形成する。他方の主面側にｐ+ アノード層３を形成し、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６をそれぞれ形成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領域が、ｎ- ドリフト層１となる。ｎ+ ストッパ層４は、ｎ+ カソード層２とはｎ+ 拡散層１２により電気的に接続している点が図１と異なる。
【００２４】
このように、ｎ+ 拡散層の幅Ｌ２より、ｎ+ ストッパ層の幅Ｌ１を広くすることで、従来技術である第３の手法の構造と比べると、さらにソフトリカバリー波形となるため、逆回復発振現象が抑制される。
ソフトリカバリー波形となるは、隣接するｎ+ ストッパ層の間隔Ｗ１を狭めて、空乏層の伸びを効率よく停止させ、且つ、ｎ+ 拡散層で挟まれるｎ- ドリフト層の幅Ｗ２を第３の手法の構造より広げることができ、その結果、残留する過剰キャリアを第３の手法よりも多くできるためである。
【００２５】
図７は、図６の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
まず、一方の主面に近接して埋め込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１００を準備する（同図（ａ））。
つぎに、ｎ型半導体基板１００の一方の主面側にｎ+ ストッパ層４に到達し、ｎ+ ストッパ層の幅Ｌ１より狭い幅Ｌ２で接するｎ+ 拡散層１２を形成し、その後、ｎ+ ストッパ層４に到達しない深さで、ｎ+ カソード層２を形成する。他方の主面側にｎ+ ストッパ層４に到達しない深さでｐ+ アノード層３を形成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領域が、ｎ- ドリフト層１である（同図（ｂ））。
【００２６】
つぎに、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
図８は、この発明の第４実施例の半導体装置の要部断面図である。図６との違いは、ｎ+ 拡散層１２の代わりに、トレンチ溝を堀り、高濃度不純物をドープしたポリシリコン１１をそのトレンチ溝に充填して、ｎ+ ストッパ層４とｎ+ カソード層２を電気的に接続している点である。図６の半導体装置と同様の効果が期待できる。
【００２７】
図９は、図８の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
まず、一方の主面に近接して埋め込み層でｎストッパ層４を形成したｎ型半導体基板１００を準備する（同図（ａ））。
つぎに、ｎ型半導体基板１００の一方の主面側に、ｎ+ ストッパ層４に到達しない深さでｎ+ カソード層２を、形成する。他方の主面側にｎ+ ストッパ層４に到達しない深さでｐ+ アノード層２を形成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ層４に到達する深さでトレンチ溝７を形成する（同図（ｂ））。
【００２８】
つぎに、トレンチ溝７に高濃度不純物をドープしたポリシリコン１１を充填する。その後、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
図１０は、この発明の第５実施例の半導体装置の要部断面図である。図８との違いは、トレンチ溝７の側面にｎ+ 層１３を形成している点である。図６の半導体装置と同様の効果が期待できる。また、この半導体装置では、空乏層の先端がｎ+ ストッパ層４を乗り越えた場合、図６、図８の半導体装置では、ｎ+ 拡散層１２やポリシリコン１１に空乏層が接するために、パンチスルーして、耐圧の確保が困難となる。これに対して、ｎ+ 層１３があると、例え、空乏層の先端がｎ+ ストッパ層４を乗り越えてもｎ+ 層１３が空乏層の伸びを停止させるので、パンチスルーが起こらず、耐圧の確保が容易になる。
【００２９】
図１１は、図１０の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
まず、一方の主面に近接して埋め込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１００を準備する（同図（ａ））。
つぎに、ｎ型半導体基板１００の一方の主面側にｎ+ ストッパ層４に到達しない深さでｎ+ カソード層２を形成する。他方の主面側にｎ+ ストッ層４に到達しない深さでｐ+ アノード層３を形成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ層４に到達する深さでトレンチ溝７を形成し、このトレンチ溝７の側面にｎ+ 層１３を形成する（同図（ｂ））。
【００３０】
つぎに、このトレンチ溝７に高濃度不純物をドープしたポリシリコン１１を充填する。その後、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
図１２は、この発明の第６実施例の半導体装置の要部断面図である。図１０との違いは、トレンチ溝の側面に絶縁膜１４を形成している点である。この場合も、ｎ+ カソード層２とｎ+ ストッパ層４とはカソード電極５とポリシリコン１１を介して電気的に接続する。
【００３１】
この場合は、図１０よりも、トレンチ溝の側面に形成される絶縁膜１４があるために、残留した過剰キャリアのうち、電子はポリシリコン１１からは掃き出されず、ｎ+ カソード層２からのみ掃き出されるために、残留した過剰キャリアの掃き出しが遅くなり、その結果、図６、図８、図１０の半導体装置よりも逆回復電流はソフトリカバリー波形となる。
【００３２】
また、この半導体装置では、空乏層の先端がｎ+ ストッパ層４を乗り越えた場合、絶縁層１４があるため、パンチスルーが起こらず、耐圧の確保が容易になる。
図１３は、図１２の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。
【００３３】
まず、一方の主面に近接して埋め込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１００を準備する（同図（ａ））。
つぎに、ｎ型半導体基板１００の一方の主面側にｎ+ ストッパ層４に到達しない深さでｎ+ カソード層２を形成する。他方の主面側にｎ+ ストッパ層４に到達しない深さでｐ+ アノード層３を形成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ層４に到達する深さでトレンチ溝７を形成し、このトレンチ溝７の側面に絶縁膜１４を形成する（同図（ｂ））。
【００３４】
つぎに、このトレンチ溝７に高濃度不純物をドープしたポリシリコン１１を充填する。その後、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
図１４は、図１２の半導体装置の他の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図である。これは、ｎ+ ストッパ層を拡散で形成する方法である。
【００３５】
まず、ｎ型半導体基板２００の一方の主面側にｎ+ カソード層２を形成した後、ｎ型半導体基板２００に達する所定の深さのトレンチ溝７を形成する。その後、このトレンチ溝７の側面に絶縁膜１４を形成する（同図（ａ））。
つぎに、トレンチ溝７の底面から、ｎ型半導体基板２００に、ｐ型不純物をイオン注入し、熱拡散して、ｎ+ ストッパ層９を形成する。その後、他方の主面側にｐ+ アノード層２をｎ+ ストッパ層４に到達しない深さでｐ+ アノード層３を形成する。勿論、トレンチ溝７の底面から拡散のみでｎ+ ストッパ層９を形成しても構わない（同図（ｂ））。
【００３６】
つぎに、トレンチ溝７に高濃度不純物をドープしたポリシリコン１１を充填する。その後、ｎ+ カソード層２上とｐ+ アノード層３上にカソード電極５とアノード電極６を形成する（同図（ｃ））。
尚、同図（ｃ）の工程前にトレンチ溝７の底面にも絶縁膜を被覆し、同図（ｃ）の工程に移行すると、ｎ+ ストッパ層９が電気的に浮遊している状態である図３の半導体装置が出来上がる。
【００３７】
つぎに、本発明の図１０の構造と、図１９の従来のｐｉｎ構造とをシミュレーションで特性比較をした。その結果を図１５から図１８に示す。尚、本発明品と従来品の耐圧は４．５ｋＶである。
図１５は、内部電界強度分布を示す図で、同図（ａ）は本発明品、同図（ｂ）は従来品である。図中において、ｐ+ アノード層端位置をＡ、ｎ+ ストッパ層先端位置をＢ、空乏層先端位置をＣ、ｎ+ カソード層端位置をＤとする。内部電界強度分布は、４５００Ｖの逆電圧を印加した場合である。
【００３８】
従来品では、図１９のＹ２−Ｙ２線上の電界は、ｐ+ アノード層端位置Ａからｎ+ カソード層端位置Ｄまでのｎ- ドリフト層５１全体に分布していることから、空乏層がｎ+ カソード層５２にパンチスルーしていることが分かる。
一方、本発明品では、図１０のＹ１−Ｙ１線上では、空乏層がｎ+ ストッパ層４にパンチスルーしているが、Ｙ２−Ｙ２線上では空乏層先端位置Ｃは、ｎ+ ドリフト層端位置Ｂと、ｎ+ カソード層端位置Ｄの間にありパンチスルーしない領域が存在する。
【００３９】
電界分布は、Ｙ１−Ｙ１線上、Ｙ２−Ｙ２線上とも、ｎ+ ストッパ層先端位置Ｂまでは緩やかに減少する。Ｙ１−Ｙ１線上では、ｎ+ ストッパ層端位置Ｂで極めて高い電界が狭い場所で発生する。一方、Ｙ２−Ｙ２線上では、ｎ+ ストッパ層端位置Ｂから電界は急激に減少する。
半導体装置は、定格電圧以内で使用されるので、本発明品は、常に、空乏化されない箇所が、ｎ+ カソード層２側のｎ- ドリフト層１内に存在することになる。
【００４０】
図１６は、本発明品と従来品の耐圧波形を示す図である。従来品は、３種類であり、ｎ- ドリフト層１を、図１５のＡ−Ｂ間に等しい厚さにしたものをＮｏ１、図１５のＡ−Ｃ間に等しい厚さにしたものをＮｏ２、図１５のＡ−Ｄ間に等しい厚さにしたものをＮｏ３とした３種類である。本発明品は、従来品のＮｏ１とほぼ同じ耐圧波形で、耐圧は４５００Ｖを確保している。
【００４１】
図１７は、本発明品と従来品の順電圧−逆回復損失のトレードオフを示す図である。従来品は図１６で示した３種類である。本発明品は、Ｎｏ３と同じ厚さのｎ- ドリフト層１であるにも係わらず、Ｎｏ２とほとんど同じトレードオフを示した。
図１８は、本発明品と従来品の逆回復電圧・電流波形を示す図で、同図（ａ）は、電流波形、同図（ｂ）は電圧波形である。従来品は、図１７で、本発明品とほぼ同じトレードオフを示したＮｏ２である。
【００４２】
従来品は、逆回復過程が開始される時点から２μｓ後に激しい電圧振動が発生しているが、本発明品では、約１．６μｓ後に小さな電圧跳ね上がりはあるが、殆ど電圧振動はなく、逆回復発振現象は効果的に抑制されている。
これは、本発明品では、空乏層が広がらない領域に過剰キャリアが残存しており、急激に電流が減少することが抑制されているためである。
尚、図１５から図１８に示した結果は、他の実施例でも同様である。
【００４３】
【発明の効果】
この発明によれば、離散したｎ+ ストッパ層を、ｎ- ドリフト層内に設けることで、順電圧−逆回復損失のトレードオフを改善し、且つ、逆回復電流をソフトリカバリー化ができて、逆回復発振現象の抑制を図ることができる。
また、このｎ+ ストッパ層の横幅より狭い幅で、ｎ+ ストッパ層とｎ+ カソード層を電気的に接続することで、第３の手法の半導体装置よりも、一層、逆回復電流のソフトリカバリー化ができて、逆回復発振現象の抑制を図ることができる。
【００４４】
さらに、電気的に接続する箇所の側面を絶縁膜で被覆することで、さらに逆回復電流のソフトリカバリー化ができて、逆回復発振現象の抑制を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の逆回復過程について説明する図
【図３】図１の半導体装置の製造方法で、同図（ａ）から同図（ｃ）は工程順に示した要部工程断面図
【図４】この発明の第２実施例の半導体装置の要部断面図
【図５】図４の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図６】この発明の第３実施例の半導体装置の要部断面図
【図７】図６の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図８】この発明の第４実施例の半導体装置の要部断面図
【図９】図８の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１０】この発明の第５実施例の半導体装置の要部断面図
【図１１】図１０の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１２】この発明の第６実施例の半導体装置の要部断面図
【図１３】図１２の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１４】図１２の半導体装置の他の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１５】内部電界強度分布を示す図で、（ａ）は本発明品、（ｂ）は従来品の内部電界強度分布図
【図１６】本発明品と従来品の耐圧波形を示す図
【図１７】本発明品と従来品の順電圧−逆回復損失のトレードオフを示す図
【図１８】本発明品と従来品の逆回復電圧・電流波形を示す図で、（ａ）は、電流波形図、（ｂ）は電圧波形図
【図１９】ｐｉｎダイオードの要部断面図
【図２０】ショットキー接合とｐｎ接合を有するＭＰＳ構造ダイオード図
【図２１】ｎ+ ストッパ層を設けたダイオード図
【符号の説明】
１    ｎ- ドリフト層
２    ｎ+ カソード層
３    ｐ+ アノード層
４    ｎ+ ストッパ層
５    カソード電極
６    アノード電極
７    トレンチ溝
８、１４  絶縁膜
９    ｎ+ ストッパ層
１０    絶縁膜（トレンチ溝の底面）
１１    ポリシリコン
１２    ｎ+ 拡散層
１３    ｎ+ 層
３１    過剰電子
３２    過剰正孔
３３    空乏層
３４、３５  空乏層の先端
１００、２００  ｎ型半導体基板
Ｌ１  ｎ+ ストッパ層の幅
Ｌ２  ｎ+ 拡散層の幅
Ｗ１  ｎ+ ストッパ層の間隔
Ｗ２  ｎ+ 拡散層の間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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