(57)【特許請求の範囲】
【請求項１】
集積回路装置であって、
一の第１の電圧レベルと、一のより高い第２の電圧レベルとの間を切り替え可能な少なくとも１つの第１の信号ラインと、
一の異なる第３の電圧レベルと、一のより低い第４の電圧レベルとの間を切り替え可能な少なくとも１つの第２の信号ラインであって、前記第１の電圧レベルは、前記第３の電圧レベルより高い少なくとも１つの第２の信号ラインと、
前記第１の電圧レベルの一のソースと、前記第３の電圧レベルの一のソースとの間に結合される一の非同期電荷共有回路と、
を含む集積回路装置。
【請求項２】
前記第２の電圧レベルは、実質的にＶＣＣである、請求項１に記載の集積回路装置。
【請求項３】
前記第４の電圧レベルは、実質的にＶＳＳである、請求項１に記載の集積回路装置。
【請求項４】
前記第１および第２の信号ラインの少なくとも１つは、複数のデータラインを含む、請求項１に記載の集積回路装置。
【請求項５】
前記少なくとも１つの第１および第２の信号ラインのそれぞれは、互いに補足し合う複数対のデータラインを含む、請求項１に記載の集積回路装置。
【請求項６】
前記第１および第３の電圧レベルは、それぞれの電圧レギュレータにより設定される、請求項１に記載の集積回路装置。
【請求項７】
前記非同期電荷共有回路は、前記第１の電圧レベルが上昇するのを防ぐために用いられる電流を前記第３の電圧レベルに導くよう構成される、請求項１に記載の集積回路装置。
【請求項８】
前記非同期電荷共有回路は、前記第３の電圧レベルが低下するのを防ぐために用いられる電流を前記第１の電圧レベルに導くよう構成される、請求項１に記載の集積回路装置。
【請求項９】
一の集積回路装置を操作する方法であって、
一の第１の電圧レベルと一のより高い第２の電圧レベルとの間で少なくとも１つの第１の信号ラインを切り替えることと、
前記第１の電圧レベルより低い一の異なる第３の電圧レベルと一のより低い第４の電圧レベルとの間で少なくとも１つの第２の信号ラインを切り替えることと、
一の非同期電荷共有回路を提供することと、
前記非同期電荷共有回路を利用することにより、記第１の電圧レベルの一のソースと前記第３の電圧レベルとの間で電荷を共有することと、
を含む方法。
【請求項１０】
前記電荷を共有する動作は、
前記第１の電圧レベルが上昇するのを防ぐために利用される電流を第３の電圧レベルに導くことを含む、請求項９に記載の方法。
【請求項１１】
前記電荷を共有する動作は、
前記第３の電圧が低下するのを防ぐために利用される電流を前記第１の電圧レベルに導くことを含む、請求項９に記載の方法。
【請求項１２】
第１および第２の信号ラインに結合される一の電荷共有回路を含む集積回路装置であって、前記電荷共有回路は、
第１および第２の電圧レベルをそれぞれの出力で供給するよう構成される第１および第２の非同期電圧レギュレータと、
前記第１の非同期電圧レギュレータの前記出力に結合される一の入力を有し、前記第１および第２の信号ライン間に結合される一の第１のスイッチング素子と、
前記第２の非同期電圧レギュレータの前記出力に結合される一の入力を有し、前記第１および第２の信号ライン間に結合される一の第２のスイッチング素子と、
を含む集積回路装置。
【請求項１３】
前記第１および第２のスイッチング素子は、複数のＭＯＳトランジスタを含む、請求項１２に記載の集積回路装置。
【請求項１４】
前記第１および第２のスイッチング素子は、前記第１および第２の非同期電圧レギュレータのそれぞれの前記出力に結合されるそれらのゲート端子を有する直列結合ＰチャネルおよびＮチャネルトランジスタのそれぞれ第１および第２のグループを含む、請求項１２に記載の集積回路装置。
【請求項１５】
前記直列結合ＰチャネルおよびＮチャネルトランジスタの前記第１のグループは、前記第１の信号ラインに結合される一の第１の出力ノードを有し、一の供給電圧ラインと前記第２の信号ラインとの間に結合される、請求項１４に記載の集積回路装置。
【請求項１６】
前記直列結合ＰチャネルおよびＮチャネルトランジスタの前記第２のグループは、前記第２の信号ラインに結合される一の第２の出力ノードを有し、一の基準電圧ラインと前記第１の信号ラインとの間に結合される、請求項１４に記載の集積回路装置。
【請求項１７】
前記第１および第２の非同期電圧レギュレータは、複数の電圧コンパレータを含む、請求項１２に記載の集積回路装置。
【請求項１８】
前記第１および第２の信号ラインを一の基準電圧ラインにそれぞれ結合させる第１および第２のフィルタコンデンサをさらに含む、請求項１２に記載の集積回路装置。
【請求項１９】
第１および第２の信号ラインに結合される一の電荷共有回路を含む集積回路装置であって、前記電荷共有回路は、
第１および第２の電圧レベルをそれぞれの出力において供給するよう構成される第１および第２の非同期電圧レギュレータと、
前記第１および第２の信号ライン間に結合され、一の制御端子を有する一のスイッチングデバイスと、
前記第１および第２の非同期電圧レギュレータの前記出力に結合される一の論理ゲートであって、その一方の出力は、前記スイッチングデバイスの前記制御端子に結合される論理ゲートと、
を含む集積回路装置。
【請求項２０】
前記第１および第２の非同期電圧レギュレータは、複数の電圧コンパレータを含む、請求項１９に記載の集積回路装置。
【請求項２１】
前記スイッチングデバイスは、一のＭＯＳトランジスタを含む、請求項１９に記載の集積回路装置。
【請求項２２】
前記ＭＯＳトランジスタは、一のＰチャネル素子を含む、請求項２１に記載の集積回路装置。
【請求項２３】
前記論理ゲートは、一のＮＡＮＤゲートを含む、請求項２２に記載の集積回路装置。
【請求項２４】
前記第１および第２の信号ラインを一の基準電圧ラインにそれぞれ結合させる第１および第２のフィルタコンデンサをさらに含む、請求項１９に記載の集積回路装置。
【発明の詳細な説明】
【関連技術】
【０００１】
本発明は、ユナイテッド・メモリーズ・インコーポレーテッド（コロラド州コロラドスプリングス）、および、ソニー株式会社（日本・東京都）の両社に譲渡された、２００７年１月２２日出願の米国特許出願番号第１１／６２５、７２８、Ｍｉｃｈａｅｌ  Ｃ．Ｐａｒｒｉｓ，Ｄｏｕｇｌａｓ  Ｂ．Ｂｕｔｌｅｒ、およびＫｉｍ  Ｃ．Ｈａｒｄｅｅによる「離散選択信号値の信号生成を可能にする集積回路装置」および、２００７年６月７に出願された米国特許出願番号第１１／７５９、８２３、Ｍｉｃｈａｅｌ  Ｃ．Ｐａｒｒｉｓ、および、Ｋｉｍ  Ｃ．Ｈａｒｄｅｅによる「データバススキュー用途のための最適化電荷共有」に関連する。
【技術分野】
【０００２】
本発明は、概ね半導体集積回路装置の分野に関する。特に、本発明は、集積回路装置のデータバス電荷共有技術に関する。
【背景技術】
【０００３】
多数の内部データバスを有する集積回路装置は、高周波数でのデータバスの切り替えによって消費電力が高くなる可能性がある。この電力を低減させる１つの方法は、データバスにおける電圧振幅をわずかな電源電圧ＶＣＣまで引き下げることであり、さまざまなやり方で行われる。
【０００４】
電力をさらに低減させるには、２つまたはそれ以上のデータバス間で電荷を共有することが望ましい。本技術の従来の実施態様は、ＶＣＣとグラウンドとの間に複雑な積層回路および／またはデータバスを有しており、一組の回路および／またはデータバスにおける信号の最高電圧レベルは、もう一方の組の回路および／またはデータバスにおける信号の最低電圧レベルに等しい。このスキームは、二組の回路および／またはデータバス間で電荷を効率的に共有する。
【０００５】
新規で有効な電荷共有技術が前述の特許出願で開示される。この技術を利用し、二組の小さい信号差動プリチャージデータバス間で電荷が共有される。一組のデータバスは、ＶＣＣとほぼ０．９×ＶＣＣとの間を切り替え、他の組のデータバスは、０．１×ＶＣＣと０Ｖとの間を切り替える。この場合、一組のデータバスの最低電圧レベルは、もう一組のデータバスの最高電圧レベルに等しく設定されない。したがって、新しい電荷共有方法が用いられなければならない。
【０００６】
この、先に参照された特許出願では、スイッチトキャパシタ回路は、電荷共有機能を提供するための１つの手段として開示される。この場合、一組のデータバスにおいてデータラインをＶＣＣから０，９×ＶＣＣに駆動するために用いられる電荷は、もう一組のデータバスにおいてデータラインを０Ｖから０，１×ＶＣＣに駆動するためにも用いられる。好適な実施形態では、この電荷は、スイッチトキャパシタを介し転送される。
【０００７】
先の特許出願において開示された特定の技術の実施態様では、内部電圧レベル、０．９×ＶＣＣおよび０．１×ＶＣＣは、二組のデータバスおよびスイッチトキャパシタの相対的な容量によって決定される。このことは、それらの電圧レベルを設定する際におそらく若干の不確定さを招くであろうから、結果としては、やはり高電力および／または不十分な信号レベルになるかもしれない。さらに、この特定の技術は、差動プリチャージデータバスに特に適しており、信頼できる低周波数動作を確実にするためには、付加的な回路が必要とされるかもしれない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の電荷共有技術は、米国特許出願番号第１１／６２５、７２８で開示されるスイッチトキャパシタ方法の変形例である。このアプローチでは、２つの電圧レギュレータは、特定の例示的実施で開示されるほぼ０．９倍のＶＣＣおよび０．１倍のＶＣＣである定電圧ＶＥＱ１およびＶＥＱ２をそれぞれ生成するのに用いられる。一組の信号は、ＶＣＣとＶＥＱ１との間を切り替え、もう一組の信号は、ＶＥＱ２と０Ｖとの間を切り替える。
二組の信号間での電荷共有は、電圧レギュレータのユニークな構成により実現する。
【課題を解決するための手段】
【０００９】
特に本願明細書に開示されるのは、第１の電圧レベルと、より高い第２の電圧レベルとの間を切り替えることができる少なくとも１つの第１の信号ラインと、異なる第３の電圧レベルと、より低い第４の電圧レベルとの間を切り替えることができる少なくとも１つの第２の信号ラインと、第１の電圧レベルのソースと第３の電圧レベルのソースとの間に結合される非同期電荷共有回路とを含む。
【００１０】
また、特に本願明細書中に開示されるのは、集積回路装置の操作方法であって、方法は、第１の電圧レベルとより高い第２の電圧レベルとの間を少なくとも１つの第１の信号ラインで切り替えることと、異なる第３の電圧レベルとより低い第４の電圧レベルとの間を少なくとも１つの第２の信号ラインで切り替えることと、第１の電圧レベルのソースと第３の電圧レベルとの間で電荷を共有することと、を含む。
【００１１】
さらに、本願明細書中に開示されるのは、第１および第２の信号ラインに結合される電荷共有回路を含む集積回路装置である。電荷共有回路は、第１および第２の電圧レベルをそれぞれの出力において供給するよう構成される第１および第２の電圧レギュレータを含む。第１のスイッチング素子は、第１の電圧レギュレータの出力に結合される入力を有し、第１の信号ラインと第２の信号ラインとの間に結合される。第２のスイッチング素子は、第２の電圧レギュレータの出力に結合される入力を有し、第１の信号ラインと第２の信号ラインとの間に結合される。
【００１２】
さらに、本願明細書中に開示されるのは、第１および第２の信号ラインに結合される電荷共有回路を含む集積回路装置である。電荷共有回路は、第１および第２の電圧レベルをそれぞれの出力において供給するよう構成される第１および第２の電圧レギュレータと、第１および第２の信号ライン間に結合され、制御端子を有するスイッチングデバイスと、第１および第２の電圧レギュレータの出力に結合され、スイッチングデバイスの制御端子に結合される出力を有する論理ゲートとを有する。
【図面の簡単な説明】
【００１３】
本発明の上記および他の特徴および目的、そしてそれらを達成する方法は、添付の図面と共に好適な実施形態の以下の説明を参照することにより、さらに明らかになり、発明自体がより理解されるであろう。
【００１４】
【図１Ａ】電荷共有を利用せずに二組の信号に小さい信号振幅を提供する従来技術を実行する回路の概略図である。
【００１５】
【図１Ｂ】前図のＶＥＱ１およびＶＥＱ２ジェネレータがどのように実行され得るかを示す続きの概略図である。
【００１６】
【図２Ａ】本発明のデータバス電荷共有技術を実行する回路の概略図であり、ここでは、第２のデータ状態における電流が、ＶＥＱ１とＶＥＱ２とを結合させる電荷共有回路間に流れる。
【００１７】
【図２Ｂ】二組の差動データバスと共に用いられる本発明のデータバス電荷共有技術の他の回路実現の概略図である。
【００１８】
【図２Ｃ】前図の回路実現のさらなる概略図であり、ここでは、差動データバスは、プリチャージされる。
【００１９】
【図３】本発明の電荷共有技術を実行する回路の概略図である。
【００２０】
【図４】前図のＶＥＱ１およびＶＥＱ２レギュレータの可能な回路実現の続きの概略図である。
【００２１】
【図５】図３の回路に対する変更態様を構成する本発明の電荷共有技術のさらなる可能性のある回路実現の他の概略図である。
【００２２】
【図６】図４の回路に対する変形態様を構成する本発明の電荷共有技術のまた別の可能性のある回路実現のさらなる概略図である。
【００２３】
【図７】Ｐチャネル素子の代わりにＮチャネルトランジスタを利用する前図の回路の変形の概略図であって、ここでは、ＶＥＱ２コンパレータに対する入力は、スワップされる。
【００２４】
【図８】前図の回路の変形の概略図であり、ここでは、下部トランジスタは、除去され、単一のＮチャネルトランジスタが二入力ＮＯＲゲートの出力により駆動される。
【００２５】
【図９】前図の回路の変形の概略図であり、ここでは、単一のＮチャネルトランジスタがＰチャネル素子と交換され、ＮＯＲゲートは、二入力ＮＡＮＤゲートと交換される。
【発明を実施するための最良の形態】
【００２６】
図１Ａを参照すると、電荷共有を利用せずに二組の信号に小さい信号振幅を提供する従来技術を実施する回路の概略図が示されている。
【００２７】
最初に、回路は、図の左側に第１のデータ状態１００で示され、供給電圧ＶＣＣのソースとＶＥＱ１発生器１０６の出力との間に結合される直列結合Ｐチャネルトランジスタ１０２および１０４を含む。ＶＥＱ１発生器１０６は、ＶＣＣと、基準電圧ＶＳＳまたは回路接地点との間に結合され、０．９×ＶＣＣの出力電圧を提供する。
【００２８】
図に示すように、ＶＣＣと０Ｖとの間を遷移している信号は、トランジスタ１０２のゲートにおけるノードＮ１に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移している信号は、トランジスタ１０４のゲートにおけるノードＮ２に印加される。
そして、図に示すように、電流Ｉ１は、トランジスタ１０２を介し、０．９×ＶＣＣのＶＥＱ１レベルとＶＣＣとの間の信号遷移を提供するトランジスタ１０２および１０４の中間にあるＤＡＴＡ１出力ノードへと流れる。
【００２９】
回路は、さらに、ＶＣＣとＶＳＳとの間に結合され、ＶＥＱ２と回路接地点との間に結合される直列接続Ｎチャネルトランジスタ１１０および１１２に０．１×ＶＣＣのＶＥＱ２出力電圧を供給する。また、図に示すように、ＶＣＣと０Ｖとの間を遷移する信号は、トランジスタ１１０のゲートにおけるノードＮ３に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移する信号は、トランジスタ１１２のゲートにおけるノードＮ４に印加される。そして、図に示すように、電流Ｉ２は、０．１×ＶＣＣのＶＥＱ２レベルと０Ｖとの間を遷移するＤＡＴＡ２出力ノードに信号を提供するトランジスタ１１０および１１２の中間にあるＤＡＴＡ２出力ノードから、トランジスタ１１２を介し流れる。
【００３０】
この図では、第２のデータ状態１２０の回路も示されている。この状態では、０ＶからＶＣＣへと遷移する信号がノードＮ１に印加される一方で、ＶＣＣから０Ｖねと遷移する信号は、ノードＮ２に印加される。実質的に同時に、０ＶからＶＣＣへと遷移する信号がノードＮ３へと印加され、一方、ＶＣＣから０Ｖへと遷移する信号は、ノードＮ４へと印加される。この状態で、図に示すように、電流Ｉ３は、ＤＡＴＡ１出力からトランジスタ１０４およびＶＥＱ１ジェネレータ１０６を介し、出力信号レベルをＶＣＣから０，９×ＶＣＣに遷移させるＶＳＳへと流れる。その後さらに、電流Ｉ４は、ＶＥＱ２ジェネレータ１０８およびトランジスタ１１０を介し、出力信号を０Ｖから０．１×ＶＣＣへと遷移させるＤＡＴＡ２出力ノードへと流れる。
【００３１】
図１に示される技術は、二組の信号における小さい信号振幅を提供するが、電荷共有は行わない。ＤＡＴＡ１ノードは、ほぼ０．９×ＶＣＣであるＶＣＣとＶＥＱ１との間を切り替える第１の組の信号におけるデータラインを表す。ＤＡＴＡ２ノードは、０Ｖとほぼ０．１×ＶＣＣであるＶＥＱ２との間を切り替える第２の組の信号におけるデータラインを表す。
【００３２】
第１のデータ状態１００は、トランジスタ１０２を介しＶＣＣからＤＡＴＡ１へと流れる電流Ｉ１によりＶＥＱ１からＶＣＣへと駆動されるＤＡＴＡ１を示す。データ２ノードは、ＤＡＴＡ２からトランジスタ１１２を介しＶＳＳへと流れる電流Ｉ２によりＶＥＱ２から０Ｖへと駆動される。
【００３３】
第２のデータ状態１２０は、トランジスタ１０４を介しＤＡＴＡ１からＶＥＱ１へと流れる電流Ｉ３によりＶＣＣからＶＥＱ１へと駆動される。ＤＡＴＡ２ノードは、トランジスタ１１０を介しＶＣＣからＤＡＴＡ２へと流れる電流Ｉ４により０ＶからＶＥＱ２へと駆動される。
【００３４】
次に、図１Ｂを参照すると、前図のＶＥＱ１  およびＶＥＱ２発生器がどのように実行され得る下を示す続きの概略図が提供される。
【００３５】
ＶＥＱ１発生器１０６は、ＶＣＣと回路接地点との間のＣＭＯＳインバータとして結合される直列結合Ｐチャネルトランジスタ１２４およびＮチャネルトランジスタ１２６を含む出力段を備えるＶＥＱ１電圧レギュレータ１２２を含む。０．９×ＶＣＣの電圧レベルは、フィルタコンデンサ１２８を有する出力に提供される。同様に、ＶＥＱ２発生器１０８は、ＶＣＣと回路接地点との間のＣＭＯＳインバータとして結合される直列結合Ｐチャネルトランジスタ１３２およびＮチャネルトランジスタ１３４を含む出力段を有するＶＥＱ２電圧レギュレータを含む。０．１×ＶＣＣの電圧レベルＶＥＱ２は、その出力で提供され、フィルタコンデンサ１３６を有する。
【００３６】
動作中、ＶＥＱ１レギュレータ１２２は、ＶＥＱ１のレベルを感知し、トランジスタ１２４または１２６のいずれかをオンにすることにより、ＶＥＱ１のレベルを０．９×ＶＣＣに維持する。また、ＶＥＱ２レギュレータ１３０は、ＶＥＱ２のレベルを感知し、トランジスタ１３２または１３４のいずれかをオンすることにより、ＶＥＱ２のレベルを０．１×ＶＣＣに維持する。ＶＥＱ１およびＶＥＱ２を所望のレベルに維持するべく用いられるすべての電荷は、ＶＣＣ供給からＶＳＳ（回路接地点）へと流れるので、この回路では電荷共有は実現しない。
【００３７】
続きの図に関しより詳細に説明されるように、本発明の技術の実行を通じて、電流Ｉ３およびＩ４により遷移される電荷が共有される。本質的に、ノードＤＡＴＡ２をＶＥＱ２に駆動すべく電流をＶＣＣから引き出す代わりに、若干のまたはすべての電流Ｉ４がＶＥＱ１から流れる。電流Ｉ３はＶＥＱ１へと流れ、ノードＤＡＴＡ１をＶＥＱ１に駆動する電流Ｉ３によりＶＥＱ１へと流れる電荷は、ノードＤＡＴＡ２をＶＥＱ２に駆動する電流Ｉ４に要求される電荷を供給すべく用いられる。これは、ノードＤＡＴＡ１およびＤＡＴＡ２により表される二組のデータバス間で電荷を共有する動作である。二組の信号の容量が等しい場合、本発明の技術は、２の係数により電流を効率的に減らす。
【００３８】
さらに図２Ａを参照すると、本発明のデータバス電荷共有技術を実行する回路の概略図が示され、第２のデータ状態における電流の流れは、ＶＥＱ１とＶＥＱ２とを結合させる電荷共有回路間で実現する。
【００３９】
上述のように、回路は、まず、図の左側に第１のデータ状態２００で示され、供給電圧ＶＣＣのソースと電荷共有回路２０６の１つの端末で受信される０．９×ＶＣＣのＶＥＱ１レベルとの間に結合される直列接続Ｐチャネルトランジスタ２０２を含む。図に示す本発明の実施形態では、１つ、または、それ以上のイネーブル入力がまだ設けられてもよいが、電荷共有回路は、好ましくは非同期式であり、すなわち、１つまたはそれ以上のイネーブル入力がまだ設けられていても、クロック信号によってクロックされない。図に示すように、ＶＣＣと０Ｖとの間を遷移する信号がトランジスタ２０２のゲートにおけるノードＮ１に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移する信号がトランジスタ２０４のゲートにおけるノードＮ２に印加される。その後、図に示すように、電流Ｉ１は、トランジスタ２０２を介し、０．９×ＶＣＣのＶＥＱ１レベルとＶＣＣとの間を遷移する信号を供給するトランジスタ２０２と２０４との中間にあるＤＡＴＡ１出力ノードへと流れる。
【００４０】
電荷共有回路２０６は、また、ＶＥＱ２と回路接地点との間に結合される直列接続Ｎチャネルトランジスタ２０８に提供される０．１×ＶＣＣのＶＥＱ２電圧に結合される。また、図に示すように、ＶＣＣと０Ｖとの間を遷移する信号がトランジスタ２０８のゲートにおけるノードＮ３に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移する信号は、トランジスタ２１０のゲートにおけるノードＮ４に印加される。その後、図に示すように、電流Ｉ２は、０．１×ＶＣＣのＶＥＱ２レベルと０Ｖとの間を遷移するＤＡＴＡ２出力ノードに信号を供給するトランジスタ２０８と２１０との中間にあるＤＡＴＡ２出力ノードから、トランジスタ２１０を流れる。
【００４１】
この図では、回路は、第２のデータ状態２２０でも示される。この状態では、０ＶからＶＣＣへと遷移する信号がノードＮ１に印加される一方で、ＶＣＣから０Ｖへと遷移する信号がノードＮ２に印加される。実質的に同時に、０ＶからＶＣＣへと遷移する信号は、ノードＮ３に印加され、一方、ＶＣＣから０Ｖへと遷移する信号は、ノードＮ４に印加される。この状態では、共有電荷を含む電流は、ＤＡＴＡ１出力ノードからトランジスタ２０４、電荷共有回路２０６、および、トランジスタ２０８を介し、ＤＡＴＡ２出力ノードへと流れる。図に示すように、ＤＡＴＡ１ノードがＶＣＣから０．９×ＶＣＣへと遷移する一方で、ＤＡＴＡ２ノードは、０Ｖから０．１×ＶＣＣへと遷移する。
【００４２】
この図は、本発明の技術を実行する回路の一実施形態の基本動作を示す。第１のデータ状態２００では、電流の流れは、前図において示されるものと実質的に同じである。しかしながら、第２のデータ状態２２０では、ＤＡＴＡ１ノードをＶＣＣからＶＥＱ１へと駆動するのに用いられる電流は、ＤＡＴＡ２を０ＶからＶＥＱ２へと駆動するのに用いられる。これは、ＶＥＱ１とＶＥＱ２との間に接続される電荷共有回路２０６を介して達成される。
【００４３】
発明のこの実施態様は、この特別な例において、数組のシングルエンド信号（差動信号でない）間での電荷共有を可能にする。電荷共有量は、他の組の信号に対する一組の信号のデータパターンに依存する。理想的には、一組の信号のデータパターンは、他の組を補足するものである。これが生ずる用途は、一組の信号がパイプライン化されて反転されることにより、例えば、ローカルデータラインおよびグローバルデータラインなどの第２の組の信号を生成する。他の例は、集積回路チップ全域に送られ、その後パイプライン化されて返送されることにより合計遅延を最小化する制御およびアドレス信号であってよい。
【００４４】
次に、図２Ｂを参照すると、二組の差動データバスを用いる本発明のデータバス電荷共有技術の他の回路実施形態の概略図が示される。
【００４５】
回路２３０は、電荷共有回路２４０の１つの端子で受信されるＶＣＣと０．９×ＶＣＣのＶＥＱ１レベルとの間に結合される直列結合Ｐチャネルトランジスタ２３２および２３４を含む。図に示すように、ＶＣＣと０Ｖとの間を遷移してＶＣＣに戻る信号は、トランジスタ２３２のゲートにおけるノードＮ１に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移して０Ｖへと戻る信号は、トランジスタ２３４のゲートにおけるノードＮ２に印加される。回路２３０は、ＶＣＣとＶＥＱ１との間に結合される直列結合Ｐチャネルトランジスタ２３６をさらに含む。図にさらに示すように、ＶＣＣと０Ｖとの間を遷移してＶＣＣへと戻る信号は、トランスジスタ２３６のゲートにおけるノードＮ３に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移して０Ｖへと戻る信号は、トランジスタ２３８のゲートにおけるノードＮ４に印加される。
【００４６】
回路２３０は、ＶＥＱ２と回路接地点との間に結合される直列結合Ｎチャネルトランジスタ２４２および２４４にＶＥＱ２電圧を提供する電荷共有回路２４０の他の端末に結合される０．１×ＶＣＣのＶＥＱ２ソースを含む。直列結合ＮチャネルとランジスＴら２４６および２４８は、ＶＥＱ２と回路接地点との間にも結合される。図に示すように、ＶＣＣと０Ｖとの間を遷移してＶＣＣへと戻る信号は、トランジスタ２４２のゲートにおけるノードＮ５に印加され、その一方で、実質的に同時に０ＶとＶＣＣとの間を遷移して０Ｖへと戻る信号は、トランジスタ２４４のゲートにおけるノードＮ６へと印加される。また、０ＶとＶＣＣとの間を遷移して０Ｖへと戻る信号は、トランジスタ２４６のゲートにおけるノードＮ７に印加され、その一方で、ＶＣＣと０Ｖとの間を遷移してＶＣＣへと戻る信号は、トランジスタ２４８のゲートにおけるノードＮ８に印加される。
【００４７】
本図に示すように、二組の差動データバスはそれぞれ、ＤＡＴＡ１、ＤＡＴＡ１Ｂ、ＤＡＴＡ２、および、ＤＡＴＡ２Ｂとして示される。この場合、ＤＡＴＡ１は、ＤＡＴＡ１Ｂを補足すし、ＤＡＴＡ２は、ＤＡＴＡ２Ｂを補足する。動作中、ＤＡＴＡ１バスは、ＶＥＱ１とＶＣＣとの間を遷移してＶＥＱ１へと戻り、一方、ＤＡＴＡ１Ｂバスは、ＶＣＣとＶＥＱ１との間を遷移してＶＣＣへと戻る。同様に、ＤＡＴＡ２バスは、ＶＥＱ２と０Ｖとの間を遷移してＶＥＱ２へと戻り、一方ＤＡＴＡ２Ｂバスは、０ＶとＶＥＱ２との間を遷移して０Ｖへと戻る。
【００４８】
次に図２Ｃを参照すると、前図の回路実現のさらなる概略図が示され、ここでは、差動データバスがプリチャージされる。本図では、回路２５０は、先に説明され、例示されたのと同様の構造を含み、本図に対する説明はそれで十分なはずである。Ｎ８を介しノードＮ１へと入力される信号は、図に示すような差動データバスにおける出力信号を供給するように示される。
【００４９】
図に示すように、二組の差動データバス（ＤＡＴＡ１／ＤＡＴＡ１ＢおよびＤＡＴＡ２／ＤＡＴＡ２Ｂ）は、ＶＣＣにプリチャージされるＤＡＴＡ１およびＤＡＴＡ１Ｂによりプリチャージされる。この特定の実施態様の長所は、データバスのデータパターンとは無関係に効率的な電荷共有が生じることである。理想的には、一組のデータバスにおける容量は、他の組のデータバスにおける容量と実質的に等しい。
【００５０】
図３を参照すると、本発明の電荷共有技術を実施する電荷共有回路の可能な実施形態の概略図が示される。回路３００は、Ｐチャネルトランジスタ３０４および直列結合Ｎチャネルトランジスタ３０６を含む出力段を備えるＶＥＱ１電圧レギュレータを含む。トランジスタ３０６のソース端子は、ＶＥＱ２ノードに結合される。トランジスタ３０４のソース端子は、ＶＣＣに結合される一方で、トランジスタ３０４および３０６のドレイン端子は、実質的に０．９×ＶＣＣの出力電圧を供給するＶＥＱ１ノードに結合される。フィルタコンデンサ３０８は、ＶＥＱ１ノードと回路接地点とを結合させる。
【００５１】
同様に、回路３００は、Ｐチャネルトランジスタ３１２および直列結合Ｎチャネルトランジスタ３１４を含む出力段を備えるＶＥＱ２電圧レギュレータ３１０をさらに含む。トランジスタ３１２のソース端子は、ＶＥＱ１に結合され、その一方で、トランジスタ３１２および３１４のドレイン端子は、実質的に０．１×ＶＣＣの出力電圧を供給するＶＥＱ２ノードに結合される。トランジスタ３１４のソース端子は、ＶＳＳに結合される。フィルタコンデンサ３１６は、ＶＥＱ２ノードと回路接地点とを結合させる。
【００５２】
トランジスタ３０６および３１２のユニークな接続は、ＶＳＳの代わりにノードＶＥＱ２に結合されるトランジスタ３０６のソースと、ＶＣＣの代わりにノードＶＥＱ１に結合されるトランジスタ３１２のソースとにより、本発明の電荷共有動作を有効に実施する。図２Ａに示すように、電荷は、ＶＥＱ１へと切り替わるＤＡＴＡ１によりノードＶＥＱへと流れるので、ＶＥＱ１の電圧は、上昇する傾向にある。ＶＥＱ１が０．９×ＶＣＣを超えると、その後ＶＥＱ１レギュレータ３０２は、ノードＮ１（図３）を"ハイ"にしてトランジスタ３０６をオンにする。そして電流は、ＶＥＱ１からＶＥＱ２へと流れてＶＥＱ１を０．９×ＶＣＣに保つ手助けとなる。
【００５３】
電荷は、ＶＥＱ２へと切り替わるＤＴＡ２によりノードＶＥＱ２の外へと流れるので、ＶＥＱ２は、下降する傾向にある。ＶＥＱ２が０．１×ＶＣＣを下回ると、その後ＶＥＱ２レギュレータ３１０は、ノードＮ２（図３）を"ロー"にしてトランジスタ３１２をオンにする。そして、電流は、ノードＶＥＱ１からＶＥＱ２へと流れ、ノードＶＥＱ２を０．１×ＶＣＣに保つ手助けをする。この方法では、データラインＤＡＴＡ１を"ロー"（ＶＥＱ１に）駆動するために必要とされる電荷は、信号ＤＡＴＡ２を"ハイ"（ＶＥＱ２）に駆動するために用いられる。
【００５４】
また、同図に示されるように、ＶＥＱ１が０．９×ＶＣＣを下回ると、ＶＥＱ１レギュレータ３０２は、ノードＮ１（図３）を"ロー"にしてトランジスタ３０４をオンにし、それによって、電流がＶＣＣからＶＥＱ１へと流れ、ＶＥＱ１レベルが上昇する。ＶＥＱ２が０．１×ＶＣＣより高くなっていくと、ＶＥＱ２レギュレータ３１０は、ノードＮ２（図３）を"ハイ"にしてトランジスタ３１４をオンにし、それによって電流がＶＥＱ２からＶＳＳへと流れ、ＶＥＱ２レベルを低下させる。
【００５５】
次に図４を参照すると、前図の電荷共有回路３００のＶＥＱ１およびＶＥＱ２レギュレータ３０２および３１０の可能な回路実現の続きの概略図が示される。この図では、トランジスタ４０４、４０６、４１２、および、４１４は、図３のトランジスタ３０４、３０６、３１２、および、３１４と丁度類似している。また、フィルタコンデンサ４０８および４１６は、フィルタコンデンサ３０８および３１６と対応している。
【００５６】
本図では、ＶＥＱ１およびＶＥＱ２レギュレータの１つの可能な実施態様が示される。ＶＥＱ１に接続されるその正入力と０．９×ＶＣＣに接続されるその負入力とを備える電圧コンパレータ４０２は、ＶＥＱ１レギュレータ用に利用される。ＶＥＱ１のレベルが０．９×ＶＣＣより下にドリフトすると、ノードＮ１は"ロー"になる。ＶＥＱ１が０．９より上にドリフトすると、ノードＮ１は、"ハイ"になる。０．１×ＶＣＣ接続されたその正入力とＶＥＱ２に接続されたその負入力とを備える電圧コンパレータ４１０は、ＶＥＱ２レギュレータ用に利用される。ＶＥＱ２のレベルが０．１×ＶＣＣを上回りドリフトすると、ノードＮ２は"ハイ"になる。一方、ＶＥＱ２レベルが０．１×ＶＣＣを下回りドリフトすると、ノードＮ２は"ロー"になる。ＶＥＱ１およびＶＥＱ２のいかなる比率（または小数部）も等価な機能を提供するＶＣＣの適切な比率（または小数部）と比較されることができる。
【００５７】
次に、図５を参照すると、本発明の電荷共有技術のさらなる可能性のある回路実現が示され、図３の回路に対するさらなる変形を構成している。回路５００の本図において、トランジスタ５０４、５０６、５１２、および、５１４も、図３のトランジスタ３０４、３０６、３１２、および、３１４と丁度類似している。フィルタコンデンサ５０８および５１６も、また、フィルタコンデンサ３０８および３１６に対応する。
【００５８】
回路５００の実施形態では、トランジスタ５０４および５０６のゲートは、異なるノードＮ１およびＮ２に接続される。ノードＮ１およびＮ２は、トランジスタ５０４および５０６を含む出力ドライバにおける貫通電流を防ぐべく、わずかに異なってＶＥＱ１レベルに応答する。ＶＥＱ１レベルが"ロー"にドリフトすると、ノードＮ１が"ロー"になる前にノードＮ２が  "ロー"になるので、トランジスタ５０４が"オン"になる前に、トランジスタ５０６が"オフ"にされる。逆に、ＶＥＱ１レベルが"ハイ"にドリフトすると、ノードＮ２が"ハイ"になる前にノードＮ１が"ハイ"になるため、トランジスタ５０６が"オン"になる前にトランジスタ５０４が"オフ"にされる。
【００５９】
同様に、トランジスタ５１２および５１４のゲートは、ノードＮ３およびＮ４にそれぞれ結合される。ＶＥＱ２のレベルが"ハイ"にドリフトすると、ノードＮ４が"ハイ"になる前にノードＮ３が"ハイ"になるので、トランジスタ５１４が"オン"になる前にトランジスタ５１２が"オフ"にされる。また、ＶＥＱ２レベルが"ロー"にドリフトすると、ノードＮ３が"ロー"になる前にノードＮ４が"ロー"になるので、トランジスタ５１２が"オン"になる前にトランジスタ５１４が"オフ"にされる。
【００６０】
次に、図６を参照すると、図４の回路に対する変形を構成している、本発明の電荷共有技術の可能な回路実現のさらなる他の概略図が示される。本回路６００では、電圧コンパレータ６０２は、その正入力におけるＶＥＱ１出力レベルと、その負入力における０．９×ＶＣＣとを有する。ノードＮ１におけるコンパレータ６０２の出力は、ＶＥＱ１に結合されるそのドレイン端子と、ＶＥＱ２に結合されるそのソース端子とを有するＮチャネルトランジスタ６０４のゲートに結合される。フィルタコンデンサ６０６は、ＶＥＱ１を回路接地点に接続する。
【００６１】
同様に、他の電圧コンパレータ６０８は、その正入力におけるＶＥＱ２出力レベルと、その負入力における０．１×ＶＣＣとを有する。ノードＮ２におけるコンパレータ６０８の出力は、ＶＥＱ１に結合されるそのソース端子と、ＶＥＱ２に結合されるそのドレイン端子とを有するＰチャネルトランジスタのゲートに結合される。フィルタコンデンサ６１２は、ＶＥＱ２を回路接地点に結合させる。
【００６２】
この特別な回路６００では、ＶＥＱ１におけるプルアップトランジスタ、および、ＶＥＱ２におけるプルダウントランジスタがない。ＶＥＱ１およびＶＥＱ２における電圧レベルは、ＤＡＴＡ１およびＤＡＴＲＡ２の相対的な容量により決定される（例えば図２Ａ）。この構成の長所は、より効率的な電荷共有である一方、考えられるマイナス面は、ＶＥＱ１およびＶＥＱ２の電圧レベルの相対的な不確かさである。
【００６３】
次に、図７を参照すると、Ｐチャネル素子（図６の６１０）の代わりにＮチャネルトランジスタ７１０を利用する前図の回路のバリエーションの概略図が示され、ここでは、ＶＥＱ２コンパレータへの入力は、スワップされる。本図では、コンパレータ７０２は、コンパレータ６０２に対応し、トランジスタ７０４は、トランジスタ６０４に対応し、コンデンサ７０６は、コンデンサ６０６に対応し、コンパレータ７０８は、コンパレータ６０８に対応し、コンデンサ７１２は、コンデンサ６１２に対応する。
【００６４】
本質的に、図に示される回路７００は、Ｐチャネルトランジスタ６１０がＮチャネルトランジスタ７１０と置き換えられることを除いて図６の回路６００と同じである。ここでも、ＶＥＱ２コンパレータ７０８の入力は、スワップされる。この回路は、Ｐチャネルデバイスよりも本質的に高い相互コンダクタンスにより、ＶＥＱ１とＶＥＱ２との間の電荷のより良い転送をもたらす。
【００６５】
次に、図８を参照すると、前図の回路のバリエーションの概略図が示されており、ここでは、低いトランジスタが除去され、単一のＮチャネルトランジスタが二入力ＮＯＲゲートの出力により駆動される。回路８００は、ＶＥＱ１に結合されるその負入力と０．９×ＶＣＣに結合されるその正入力とを有する電圧コンパレータ８０２を含む。ノードＮ１におけるコンパレータ８０２の出力は、ＶＥＱ１とＶＥＱ２との間に結合されるＮチャネルトランジスタ８０６のゲート端子に結合されるその出力を有するニ入力ＮＯＲゲート８０４への１つの入力として供給される。他の電圧コンパレータ８１０は、ＶＥＱ２に結合されるその正入力と０．１×ＶＣＣに結合されるその負入力とを有する。ノードＮ２におけるその出力は、ＮＯＲゲート８０４の他の入力に結合される。フィルタコンデンサ８０８および８１２は、ＶＥＱ１およびＶＥＱ２ラインを回路接地点にそれぞれ結合させる。
【００６６】
回路８００では、トランジスタ７１０（図７）は、省略され、トランジスタ８０６のゲートは、ノードＮ１およびＮ２に接続されるその入力を有するＮＯＲゲート８０４の出力に結合される。ＶＥＱ１およびＶＥＱ２コンパレータ８０２および８１０の出力は、トランジスタ８０６を"オン"および"オフ"にするよう組み合わされる。回路８００の構成は、図７に関して例示されかつ説明された回路を簡略化したものを含む。
【００６７】
次に、図９を参照すると、前図の回路のバリエーションの概略図が示され、ここでは、単一のＮチャネルトランジスタ（図８の８０６）がＰチャネル素子に置き換えられ、ＮＯＲゲートは、二入力ＮＡＮＤゲートに置き換えられる。
【００６８】
回路９００は、ＶＥＱ１に結合されたその正入力と０．９×ＶＣＣに結合されたその負入力とを有する電圧コンパレータ９０２を含む。ノードＮ１におけるコンパレータ９０２の出力は、ＶＥＱ１とＶＥＱ２との間に結合されるＰチャネルトランジスタ９０６のゲート端子に結合されるその出力を有する二入力ＮＡＮＤゲート９０４への１つの入力として供給される。他の電圧コンパレータ９１０は、ＶＥＱ２に結合されるその負入力と、０．１×ＶＣＣに結合されるその正入力とを有する。ノードＮ２におけるその出力は、ＮＡＮＤゲート９０４の他の入力に結合される。フィルタコンデンサ９０８および９１２は、ＶＥＱ１およびＶＥＱ２ラインをそれぞれ回路接地点に結合させる。
【００６９】
回路９００は、トランジスタ９０６がここではＰチャネル素子であり、ＮＯＲゲート８０４（図８）がここではＮＡＮＤゲート９０４に置き換えられていることを除いて図８における回路８００と同様である。同じく図でわかるように、コンパレータ９０２および９１０への入力は、スワップされている。
【００７０】
これまで特定の回路構成およびそれぞれの電圧レベルに関連して本発明の原理を説明してきたが、上記説明は、例示に過ぎず、本発明の範囲を限定するものではないことは明らかであろう。特に、上記開示の教示は、当業者に対し、他の変形例も示唆すると理解されたい。このような変形例は、本質的にすでに知られており、本願明細書中にすでに述べられた特徴の代わりに、または、追加して用いられ得る他の特徴を含み得る。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようがしまいが、また、本発明が直面するようないかなる、または、すべての同じ技術的問題を軽減しようがしまいが、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、あるいは、一般化またはその修正も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。
【００７１】
本願明細書中に使用される用語「含む」「備える」またはそのバリエーションは、特定の要素の詳述を含むプロセス、方法、物品、または、装置などが、必ずしもそれらの要素だけを含むのでなく、明確に列挙されていない、または、そのようなプロセス、方法、物品または装置に本来備わっている他の要素を含み得るよう、非排他的な包含を意図する。本出願におけるいかなる記載も任意の特定の要素、ステップまたは機能が請求項の範囲に含まれるべき必須要素であり、特許される内容の範囲は、許可された請求項によってのみ定義されることを意味すると解釈されるべきでない。
【００７２】
さらに、添付の請求項は、「〜のための手段」という明確な言い回しが用いられ、その後に分詞が続くのでない限り、米国特許法第１１２条第６段落の適用は受けないものと意図される。
【図１Ａ】
0004674305.tif 000002
【図１Ｂ】
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【図２Ａ】
0004674305.tif 000004
【図２Ｂ】
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【図２Ｃ】
0004674305.tif 000006
【図３】
0004674305.tif 000007
【図４】
0004674305.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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