(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた電子装置の製造方法であって、前記薄膜トランジスタは、ゲート電極とソース電極とドレイン電極と、ゲート絶縁層により前記ゲート電極から分離された半導体層とを備え、前記ソース電極と前記ドレイン電極との間の前記半導体層のチャネル領域を流れる電流を制御するように前記ゲート電極が配され、前記方法は、
基板上部に誘電体層を形成する誘電体層形成工程と、
前記誘電体層の直上に前記半導体層を形成する半導体層形成工程と、
前記半導体層の直上に水素含有層を形成する水素含有層形成工程と、
前記水素含有層にエネルギビームを照射して少なくとも前記半導体層の一部分を多結晶化及び水素化させる多結晶化及び水素化工程と、そして
前記多結晶化及び水素化工程が施された前記半導体層上部に前記ゲート電極、且つ又は、前記ソース電極と前記ドレイン電極とを形成する電極形成工程とを備えたことを特徴とする電子装置の製造方法。
【請求項２】
前記ゲート電極が前記電極形成工程において形成され、前記ゲート絶縁層が前記水素含有層を備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記ゲート電極が前記電極形成工程において形成され、前記方法は、さらに、
前記水素含有層を除去する工程と、
前記電極形成工程の前に、前記半導体層上部に前記ゲート絶縁層を形成する工程とを備えたことを特徴とする請求項１に記載の方法。
【請求項４】
前記ソース電極と前記ドレイン電極とが前記電極形成工程において形成され、前記方法は、さらに、前記電極形成工程の前に、前記水素含有層を除去する工程を備えたことを特徴とする請求項１に記載の方法。
【請求項５】
前記水素含有層は窒化シリコンを備えたことを特徴とする請求項１乃至４いずれかに記載の方法。
【請求項６】
前記半導体層はアモルファスシリコンを備えたことを特徴とする請求項１乃至５いずれかに記載の方法。
【請求項７】
請求項１乃至６いずれかに記載の方法により製造された電子装置。
【請求項８】
前記ゲート電極が前記電極形成工程において形成され、前記ゲート絶縁層が前記水素含有層を備え、前記半導体層がパターンニングされて半導体アイランドを形成しており、前記ゲート絶縁層が前記半導体アイランド上部の第一の領域と前記半導体アイランドの片側に沿って設けられた第二の領域とを備え、前記第一の領域の水濃度が前記第二の領域の水素濃度より低いことを特徴とする請求項１に記載の方法により製造された電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は薄膜トランジスタを備えた電子装置の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）とそれらの製造方法は多くの電子工学の分野で知られている。応用としては、例えば、表示器やイメージセンサ等のアクティブマトリクス装置でスイッチング素子として用いられ、そのような装置においては、ＴＦＴは行と列のアレイに配列され、複数組の行と列のアドレス・コンダクタを介した選択とデータ信号によりアドレッシングされる。より速くアドレスされ、電力消費がより少なく、そして、より信頼性が高い高品質のアクティブマトリクス装置を製造するためのＴＦＴの動作特性改善に興味が集まっている。
【０００３】
ＴＦＴの半導体層は、通常、水素化されたアモルファス、多結晶、又は、単結晶シリコンから形成される。水素化は製造プロセス中にある段階で生じ、半導体材料を電気的に中性にする機能がある。これにより、ＴＦＴ特性が改善され、キャリア移動度が高まり、閾値電圧が低くなり、そして、リーク電流が小さくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＴＦＴの水素化は、通常、これらの装置を、水素ガス内で約２５０°Ｃ又はこれより高い温度に加熱し、又は、３００°Ｃ又はこれより高い温度でプラズマに晒すことにより達成される。ところが、例えば、ポリマー基板等の耐熱性が低い基板にとってはこれらの温度は高すぎる。
【０００５】
ＵＳ２００２／０００４２８９−Ａ１が、半導体層のソース、ドレイン領域上に電極が形成された後にＴＦＴ上部に水素含有膜が形成されるＴＦＴの製造方法を開示している。水素を半導体層内に拡散させるパルスレーザビームを水素含有膜に照射する。これは基板の耐熱温度より低い温度で行われる。
【０００６】
ところが、ＵＳ２００２／０００４２８９−Ａ１の方法では、トップゲート装置では金属ゲート下部と、ソース、ドレイン領域の間に位置する半導体材料の活性チャネル領域の全長に渡って、又は、ボトムゲート装置ではシリコン酸化物膜下部に水素が拡散しなければならない。装置を過度な温度で加熱することなしにこれを達成するには多数の出力レーザパルスが必要になる。これは装置プロセスのスループットを悪化させることになる。
【０００７】
この発明の目的は改良されたＴＦＴの製造方法を提供することを目的としている。
【０００８】
この発明の別の目的は半導体層の水素化に必要な時間が短縮される簡潔なＴＦＴの製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
この発明によれば、薄膜トランジスタを備えた電子装置の製造方法であって、前記薄膜トランジスタは、ゲート電極とソース電極とドレイン電極と、ゲート絶縁層により前記ゲート電極から分離された半導体層とを備え、前記ソース電極と前記ドレイン電極との間の前記半導体層のチャネル領域を流れる電流を制御するように前記ゲート電極が配され、前記方法は、基板上部に誘電体層を形成する誘電体層形成工程と、前記誘電体層の直上に前記半導体層を形成する半導体層形成工程と、前記半導体層の直上に水素含有層を形成する水素含有層形成工程と、前記水素含有層にエネルギビームを照射して少なくとも前記半導体層の一部分を多結晶化及び水素化させる多結晶化及び水素化工程と、そして、前記多結晶化及び水素化工程が施された前記半導体層上部に前記ゲート電極、且つ又は、前記ソース電極と前記ドレイン電極とを形成する電極形成工程とを備えたことを特徴とする電子装置の製造方法が提供される。
【００１０】
この方法により、水素化時間が短縮され、従って、全体的な製造時間とコストが削減される。水素含有層と水素化期間中に水素の拡散経路を遮るチャネル領域との間に介在層が無い。従って、水素の拡散する距離が短くなり、チャネル領域内に水素を拡散させるために必要なエネルギビームパルス数が少なくなる。さらに、水素化工程の後に上部ゲート電極又はソース及びドレイン電極を形成することにより、それら電極が入射エネルギビームにより生じる熱に晒されなくなる。これにより、水素化のためにより強いエネルギビームを用いることができ、従って、必要なパルス数がさらに削減される。
【００１１】
一つの実施形態では、トップゲートＴＦＴが形成され、ここでは、前記ゲート電極が前記電極形成工程において形成され、前記ゲート絶縁層が前記水素含有層を備える。前記ゲート絶縁層は、さらに、前記半導体層の上部に直接形成された第二の絶縁層を備えると効果的である。これは前記水素含有層とは異なる材料で形成されると好ましい。前記半導体層がパターンニングされて半導体アイランドを形成してもよく、前記ゲート絶縁層が前記半導体アイランド上部の第一の領域と前記半導体アイランドの片側に沿って設けられた第二の領域とを備え、前記第一の領域の水素濃度が前記第二の領域の水素濃度より低い。前記ゲート絶縁層の少なくとも一部分をも水素の源とすることにより別の水素含有層が不要となり、従って、製造工程数が削減されるという効果がある。前記水素含有層が窒化シリコンを（ＳｉＮｘ）を備えると好ましく、これは元々水素が豊富で、例えば、二酸化シリコンのような従来から最もよく用いられるゲート絶縁層材料より所定温度でのピンホール欠陥が少ない。さらに、ＳｉＮｘは二酸化シリコンに比べて、低い堆積温度でのステップカバレージがよい。
【００１２】
別の方法として、前記方法は、さらに、前記水素含有層を除去する工程と、前記電極形成工程の前に、前記半導体層上部に前記ゲート絶縁層を形成する工程とを備えてもよい。これにより、前記水素含有層の材料とは異なる、より好ましい材料で形成されたゲート絶縁層を有するトップゲートＴＦＴが提供される。
【００１３】
他の実施形態では、ボトムゲートＴＦＴが提供されてもよく、ここでは、前記ソース電極と前記ドレイン電極とが前記電極形成工程において形成され、前記方法は、さらに、前記電極形成工程の前に、前記水素含有層を除去する工程を備える。
【００１４】
前記半導体層は当初アモルファスシリコンを備えてもよく、前記方法は、さらに、前記水素化工程の前に、前記半導体層にエネルギビームを照射して少なくとも前記半導体層の一部分を多結晶化させる工程を備える。
【００１５】
別の方法としては、前記半導体層は当初アモルファスシリコンを備え、前記水素化工程において、エネルギビームが少なくとも前記半導体層の一部分を多結晶化させる。従って、少なくとも前記半導体層のチャネル領域が一回の照射工程で多結晶化され且つ水素化され、効果的なことに、処理工程数が削減される。
【発明を実施するための最良の形態】
【００１６】
この発明の例が添付図面を参照して説明される。
【００１７】
各図は概略的であり、スケール通りには描かれてはおらず、特に、各種層を表す一重の断面がそうである。各図を通じて同じ又は類似部分を示すのに同一参照番号が用いられている。
【００１８】
この発明の、そして、この発明に従って製造される薄膜トランジスタ（ＴＦＴ）はアクティブマトリクス装置のスイッチング要素を形成することができる。例えば、以下の記載ではＡＭＬＣＤ装置を引用する。
【００１９】
直交する複数組の行・列コンダクタによりアドレッシングされるアクティブプレートを形成する基板上のマトリクスアレイ内にＴＦＴが配される。既知の堆積及びフォトリソグラフィックパターンニング技術が用いられて、基板上に、各種の導電、絶縁そして半導体材料の薄膜層を形成する。トップゲート及びボトムゲートトランジスタの製造について記載される。各図は一つのトランジスタのみの断面を示しているが、同じ基板上に複数のＴＦＴとアドレス・コンダクタのアレイ全体が同時に形成されることが理解されるものである。
【００２０】
この発明に従ったトップゲートＴＦＴの製造が図１ａ乃至１ｆを参照して説明される。最初に、二酸化シリコンの保護誘電体層１１がＰＥＣＶＤによりポリマー基板１２上部に約５００ｎｍの厚みで堆積される。ポリマー基板１２は、ガラス等のＡＭＬＣＤ基板のために従来から用いられている他の材料より融点が比較的低い。アモルファスシリコン（ａ−Ｓｉ）の層１０が、図１ａに示されるように、例えば、低温プラズマＣＶＤにより誘電体１１上部に堆積される。ａ−Ｓｉ層は約４０ｎｍの厚みで。後工程において、ＴＦＴのスイッチング可能なチャネル領域を形成する。
【００２１】
図１ｂに示されるように、レーザフルエンスが２７０から３３０ｍＪ／ｃｍ２の範囲のエキシマレーザ１００からのパルスを照射してａ−Ｓｉ層１０が多結晶化される。シリコン層１０の加熱は下部ポリマー基板１２を溶融又は変形させるほどのものではない。
【００２２】
湿式又は乾式エッチングが用いられて多結晶シリコン（又はポリシリコン）層がアイランド２０にパターンニングされ、このアイランドはこのエッチング工程でさらに形成されるアレイ中の他のアイランドから横方向に分離される。図１ｃを参照すると、二酸化シリコンの薄層２１が基板上部全体に堆積され、５から１０ｎｍの厚みでポリシリコン・アイランド２０を覆う。この上部に約１０から１００ｎｍの厚みを有する窒化シリコン層２２が形成される。二酸化シリコン層２１と窒化シリコン層２２とが、上部ゲート電極からポリシリコン・アイランド２０のチャネル領域を分離する最終的なＴＦＴ装置のゲート絶縁層を形成する。
【００２３】
窒化シリコン層の水素濃度は約１０から２０原子％である。これが下部ポリシリコン・アイランド２０の水素化のための水素の源となる。二酸化シリコンの薄層２１がポリシリコン・アイランド２０との界面を安定化させる。
【００２４】
図１ｄはポリシリコン・アイランド２０の水素化を示している。窒化シリコン層２２が
これを直接加熱するパルスレーザビーム２００の照射を受ける。ポリシリコン・アイランド２０も熱伝導により窒化シリコンを間接的に加熱するレーザにより加熱される。これにより、水素が窒化シリコン層２２から下部ポリシリコン・アイランド２０内に拡散する。窒化シリコン層２２上部には熱的ダメージを受けやすい介在層が無いので高レーザフルエンスを用いることができる。さらに、窒化シリコン層２２がポリシリコン・アイランド２０に非常に接近しているので水素の拡散する距離が短くなる。従って、ポリシリコン・アイランド２０を完全に水素化するのに必要な高レーザフルエンスのレーザパルス数が比較的少なくなる。これらのパルスはポリマー基板１２を溶融又は変形させるほどのものではない。
【００２５】
水素化処理によりポリシリコン・アイランド上部に位置する窒化シリコン層２２の水素濃度が減少する。従って、図１ｄで“Ａ”で示されたポリシリコン・アイランドの上部領域の水素濃度が、“Ｂ”で示された半導体アイランドの片側に沿って堆積された領域の水素濃度より少なくなる。
【００２６】
水素化の後、窒化シリコン層がその場に残りゲート絶縁層を形成する。図１ｅに示されるように、金属層を堆積そしてパターンニングすることにより、ポリシリコン・アイランド上部にゲート電極２４が１００から５００ｎｍの厚みに形成される。この工程の間にアドレス・コンダクタの第一組も形成され、各コンダクタは基板を横切って延在し、ゲート電極の対応する各行に接続される。絶縁層（図示されない）が堆積されて二組の交差するアドレス・コンダクタの間を絶縁する。
【００２７】
ゲート電極２４をマスクとして用いて従来のようにドーピングによりポリシリコン・アイランド２０内にソース、ドレイン領域が形成される。これらの領域はレーザの照射を受けてドーパント（図示されない）が活性化する。
【００２８】
図１ｆはさらなる金属層の堆積及びパターンニングにより形成されたソース、ドレイン電極２６，２８を示している。各々は、窒化シリコン層２２内のバイア３０を介して、ソース、ドレイン領域のポリシリコン・アイランド２０とコンタクトが取られる。これにより、ＴＦＴの製造が終了する。
【００２９】
既知の方法が用いられて、アレイ内の各ＴＦＴと接続されるアドレス・コンダクタと画素電極の第二組を確定する上部層が形成されてＡＭＬＣＤ用アクティブプレートが完成する。典型的には、反射型ＡＭＬＣＤではアルミニウムにより、透過型ＡＭＬＣＤではＩＴＯにより、又は、従来用いられた他の導電材料により、又は、これらの組み合わせにより、金属電極、アドレス・コンダクタ、そして、それらへの接続部が形成される。
【００３０】
この発明に従ったトップゲートＴＦＴの製造の別の方法が図２ａ乃至２ｆを参照して説明される。上記実施形態と同様にして、（誘電体層１１に保護された）ポリマー基板１２上部にａ−Ｓｉ層が堆積される。図２ａに示されるように、例えば、エッチングによりａ−Ｓｉ層がパターンニングされて半導体アイランド１０が形成される。
【００３１】
図２ｂに示されるように、水素の豊富な窒化シリコン層２２が基板上部全体に約１００から５００ｎｍの厚みで堆積される。これにより、ａ−Ｓｉアイランドの直上に水素含有層が設けられる。
【００３２】
図２ｃは一回の工程で処理が実行されるａ−Ｓｉアイランド１０の多結晶化と水素化を示している。上部窒化シリコン層が、アモルファスシリコン・アイランド１０をアニールするのに十分な温度に間接的に加熱するレーザビーム２００により照射される。冷却されると、直ぐに、シリコン・アイランドが多結晶となる。さらに、アイランド１０直上の窒化シリコン層２２内に当初含まれていた水素が近傍ポリシリコン内に拡散するのでシリコンが水素化される。
【００３３】
一回のレーザ処理工程で半導体層をアニールし且つ水素化するので、全体的な製造時間とコストが削減される。
【００３４】
図２ｄに示されるように、湿式又は乾式エッチングにより、水素化ポリシリコン・アイランド２０を残して窒化シリコン層２２が除去される。図２ｃに示されるように、二酸化シリコン層３３が基板上部全体に約１０から１００ｎｍの厚みで堆積される。これにより、完全に製造された装置内のポリシリコン・アイランド２０とこれに関わるゲート電極との間にゲート絶縁層が設けられる。
【００３５】
乾式エッチングを用いると、コンテントバイア（ｃｏｎｔｅｎｔ  ｖｉａｓ）３０がポリシリコン・アイランド２０のソース、ドレイン領域上部のゲート絶縁層３３内に形成される。各ＴＦＴのためのゲート、ソース、そしてドレイン電極２４，２６，２８が、上記第一の実施形態と同様にして、そして、図２ｆに示されるように形成される。
【００３６】
この発明に従ったボトムゲートＴＦＴの製造が説明される。図３ａを参照すると、（誘電体層１１に保護された）ポリマー基板１２上部に導電層が堆積され、そして、パターンニングされてゲート電極２４が形成される。この工程において、関連する行アドレス・コンダクタ（図示されない）と共に、マトリクスアレイ内にすべてのゲート電極が形成されることが理解されるものである。ゲート絶縁層が二酸化シリコン３３として、例えば、基板上部全体に１０から１００ｎｍの厚みで形成される。ゲート絶縁層上部にａ−Ｓｉ層が堆積され、そして、パターンニングされてゲート電極２４上部に半導体アイランド１０が形成される。ゲート絶縁層３３は、最終装置内において、活性アイランド１０からゲート電極２４を電気的に絶縁するように機能する。
【００３７】
図３ｂに示されるように、ａ−Ｓｉ層がその表面にレーザビーム１００の照射を受けて多結晶化される。
【００３８】
図３ｃを参照すると、窒化シリコン層２２がアレイ全体上部に堆積される。窒化シリコン２２は水素が豊富であり、ポリシリコン・アイランド２０の水素化のための水素源となる。窒化シリコン層２２の上部表面にパルスレーザビームを照射することにより水素化が開始される。積層された装置を加熱することにより、窒化シリコン層２２とポリシリコン・アイランド２０との間の境界を越えて水素が拡散される。
【００３９】
水素化に続いて、図３ｄに示されるように、乾式エッチングにより窒化シリコン層２２が除去される。
【００４０】
図３ｅに示されるように、例えばＩＴＯの導電層を堆積そしてパターンニングすることにより、各ＴＦＴのためのソース、ドレイン電極２６，２８が形成される。
【００４１】
この実施形態のための水素化及び多結晶化レーザ処理工程は、窒化シリコン層２２の堆積後に同時に一回の照射で行うこともでき、図３ｂに示される別のレーザ処理工程が不要となる。
【００４２】
上記実施形態のさらなる変形例では、ポリシリコン・アイランド２０の表面を安定化させるために、水素化後に、窒化シリコン層２２をその場に残す。ここでは、ソース、ドレイン電極が、窒化シリコン層２２（図示されない）を介して半導体とコンタクトが取られる。
【００４３】
上記各実施形態では、ポリシリコン活性アイランドを有するものとして記載されたが、他の半導体材料を用いることも考えられる。同様に、水素が豊富なＳｉＯ２又はＳｉＯＮ（シリコンオキシナイトライド）等の窒化シリコン以外の材料を水素含有層に用いることもできる。
【００４４】
ＴＦＴとそれらの接続部を有する完成されたアレイがＡＭＬＣＤ装置のためのアクティブプレートの一部を形成する。
【００４５】
図４、５を参照すると、アクティブプレート７０は液晶表示素子４０の行・列アレイを備えている。簡略化のために一部のみしか示されていないが実際には数百の行・列の液晶表示素子を配することができる。表示素子の各々はスイチング素子として機能する関連するＴＦＴ４２を有し、複数組の行・列アドレス・コンダクタ４４，４６を介して行・列駆動回路５０，５５によりアドレッシングされる。ＴＦＴ４２のドレインが対応する行・列アドレス・コンダクタの交差部の近傍に位置した対応する表示素子電極４８に接続され、ある行の液晶表示素子１０に関わるすべてのＴＦＴのゲートが同じ行アドレス・コンダクタ４４に接続されている。ある列の液晶表示素子に関わるすべてのＴＦＴのソースが同じ列アドレス・コンダクタ４６に接続されている。複数組の行・列アドレス・コンダクタ４４，４６と、ＴＦＴ４２と、そして、画素電極４８を含むアクティブマトリクス回路６６がポリマー基板１２上に実装され、これらすべてによりアクティブプレート７０を形成している。アレイ内のすべての表示素子に共通な一連の透明電極５６が第二の絶縁基板６２に実装されてパッシブプレート８０を形成している。これはポリマー基板１２から離れて配置され、二枚の基板１２、６２は表示素子アレイ周辺回りでシールされ、そして、スペーサで分離されて液晶材料層７５が封入される閉じられた空間を構成する。各液晶素子電極４８と共通電極５６の上部部分、そして、それらの間の液晶材料７５が光変調ＬＣセルを構成する。パッシブプレートは、さらに、第二の基板６２に実装される偏光層６８とカラーフィルタ層６９とを備える。
【００４６】
再度図４を参照すると、行・列駆動回路５０，５５がポリマー基板１２上に集積され、特に、スイッチング素子４２を形成するのと同じ時間、同じプロセスでＴＦＴが形成されている。動作中、画像駆動信号が、基板１２端部の接続部９０を介して駆動回路５０，５６に供給される。
【００４７】
図５を参照すると、ＡＭＬＣＤ装置６０はパッシブプレート８０から分離されたアクティブプレート７０を備えている。
【００４８】
この装置の動作は従来と同じであり、例えば、一例としてではあるが、ＵＳ−Ａ−５１３０８２９に記載されている。
【００４９】
各実施形態はＡＭＬＣＤ装置に関連して記載されたが、この発明は、同様に、ＴＦＴを備える他の電子装置、そして、特に、ポリシリコントランジスタを用いる現存するアクティブマトリクス装置に適用できる。この発明は、例えば、その開示内容が参考文献として本明細書の一部とされるＥＰ−Ａ−１１１６２０５の装置のような、アクティブマトリクスＬＥＤ表示装置、そして、エレクトロクロミック、電気泳動、そして、エレクトロルミネセント表示装置のような他のアクティブマトリクス装置に適用できる。この発明は、さらに、光学イメージセンサアレイ装置や容量型指紋センサ装置にも適用できる。
【００５０】
従って、概略的には、この発明は、薄膜トランジスタを備えた電子装置の製造方法であって、半導体層上部に水素含有層を形成し、半導体層を水素化するために水素含有層に光照射し、そして、半導体層上部に電極を形成する。水素の拡散する距離が短くなり、直接的な経路が形成されるので、比較的少ない高レーザフルエンスのレーザパルスを用いた半導体層の高速水素化が可能になる。支持基板はそれ程過熱されないので、この方法は、特に、ポリマー基板上のＴＦＴに有用である。半導体層の結晶化と水素化とを同じ照射工程で行うことができる。
【００５１】
この開示を読むことにより、当業者には他の変形例が明らかになる。そのような変形例は、準拠した基板とそのための構成部材を用いる薄膜トランジスタの分野で既に知られており、そして、ここに記載された特徴に代わり、又は、加えられて用いることができる他の特徴を含んでもよい。
【図面の簡単な説明】
【００５２】
【図１ａ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図１ｂ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図１ｃ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図１ｄ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図１ｅ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図１ｆ】この発明の第一の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ａ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ｂ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ｃ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ｄ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ｅ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図２ｆ】この発明の第二の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図３ａ】この発明の第三の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図３ｂ】この発明の第三の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図３ｃ】この発明の第三の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図３ｄ】この発明の第三の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図３ｅ】この発明の第三の実施形態による製造工程におけるＴＦＴの断面を示す図である。
【図４】アクティブマトリクス表示装置の一部を示す図である。
【図５】アクティブマトリクス液晶表示（ＡＭＬＣＤ）装置の断面を示す図である。
【図１ａ】
0004634147.tif 000002
【図１ｂ】
0004634147.tif 000003
【図１ｃ】
0004634147.tif 000004
【図１ｄ】
0004634147.tif 000005
【図１ｅ】
0004634147.tif 000006
【図１ｆ】
0004634147.tif 000007
【図２ａ】
0004634147.tif 000008
【図２ｂ】
0004634147.tif 000009
【図２ｃ】
0004634147.tif 000010
【図２ｄ】
0004634147.tif 000011
【図２ｅ】
0004634147.tif 000012
【図２ｆ】
0004634147.tif 000013
【図３ａ】
0004634147.tif 000014
【図３ｂ】
0004634147.tif 000015
【図３ｃ】
0004634147.tif 000016
【図３ｄ】
0004634147.tif 000017
【図３ｅ】
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【図４】
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【図５】
0004634147.tif 000020