(57)【特許請求の範囲】
【請求項１】
直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、
前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧変化を検出して検出信号を出力する電圧検出回路と、
前記電圧検出回路から出力される検出信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、
前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを特徴とするスイッチング電源装置。
【請求項２】
直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、
前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧がボトム近辺まで降下したことを検出して検出信号を出力する電圧検出回路と、
前記電圧検出回路から出力される検出信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、
前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、
前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動が開始したことを検出して検出信号を出力する電圧検出回路と、
前記電圧検出回路からの検出信号に対して所定の遅延時間を与え、前記自由振動のボトム電圧時期に同期したオン起動信号を出力するタイマ回路と、
前記タイマ回路から出力されるオン起動信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、
前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項４】
前記駆動回路と前記スイッチング素子との間に、前記スイッチング素子がオフ期間に前記ゲートに発生するフライバック期間後の自由振動の振幅電圧が大きくなるように高インピーダンスとなるインピーダンス整合素子を備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項５】
前記駆動回路は、
前記制御回路から出力される制御信号に応じて、前記スイッチング素子のゲートに対してハイレベルの電圧を出力するための第１の駆動素子と、接地レベルの電圧を出力するための第２の駆動素子と、
前記スイッチング素子がオンからオフに切り替わった後に、一時的に第２の駆動素子をオフさせることで、前記スイッチング素子のゲートと接地間インピーダンスを増加させ、且つ、前記スイッチング素子のゲートに発生する電圧自由振動の振幅が所定電圧以上にならないよう直接クランプ、若しくは、前記第２の駆動素子を介して間接的にクランプすることで、前記スイッチング素子の誤動作を防止するためのオフ指令回路を備えたことを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型パッケージ化および低コスト化が可能な擬似共振制御方式の回路を構成するスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、スイッチング電源装置の制御方式の一つとして、擬似共振制御方式が知られている。これは、スイッチング素子のオフ期間にドレインに発生する自由振動の電圧が降下してボトム電圧になったことを検出し、このタイミングでスイッチング素子をオンさせることにより、ターンオン時のスイッチング損失とノイズを低減させるという方式であり、特許文献１に記載されたものが知られている。
【０００３】
このスイッチング電源装置は、トランスの１次巻線に接続された１次側回路と、トランスの２次巻線に接続された２次側回路と、トランスの３次巻線に接続されフライバック期間後の自由振動のボトム電圧を検出してスイッチング素子を制御する制御回路から構成されている。
【特許文献１】特許第３０２２２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、このようなスイッチング電源装置を生産する場合、一般に、回路の一部を半導体集積回路に置き換え、小型パッケージに搭載することで量産化効率を向上するようにしている。
【０００５】
しかしながら、従来のスイッチング電源装置にあっては、１次側回路や制御回路を半導体集積回路に集約して構成する場合、トランスの３次巻線に直接接続するための専用端子が半導体集積回路上に必要になる。
【０００６】
このため、端子数の少ない小型パッケージへの搭載が困難であった。また、トランスの３次巻線に発生する電圧を検出するには、３次巻線にダイオードなどの整流素子を接続する必要があるため、低コスト化の妨げになるといった問題があった。
【０００７】
そこで、トランスの３次巻線に接続するための専用端子を半導体集積回路上に必要とせずに、上述したスイッチング損失とノイズを低減させる擬似共振制御方式を実現できるスイッチング電源装置の回路構成の発明が切望されていた。
【０００８】
本発明は、上記に鑑みてなされたもので、その目的としては、小型パッケージ化と、電源の低コスト化が可能であり、スイッチング損失とノイズを低減させる擬似共振制御方式の回路を構成することができ、装置構成の簡略化に寄与することができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、上記課題を解決するため、直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧変化を検出して検出信号を出力する電圧検出回路と、前記電圧検出回路から出力される検出信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを要旨とする。
【００１０】
請求項２記載の発明は、上記課題を解決するため、直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧がボトム近辺まで降下したことを検出して検出信号を出力する電圧検出回路と、前記電圧検出回路から出力される検出信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを要旨とする。
【００１１】
請求項３記載の発明は、上記課題を解決するため、直流電源にトランスの１次巻線を介して直列に接続されるスイッチング素子と、前記スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動が開始したことを検出して検出信号を出力する電圧検出回路と、前記電圧検出回路からの検出信号に対して所定の遅延時間を与え、前記自由振動のボトム電圧時期に同期したオン起動信号を出力するタイマ回路と、前記タイマ回路から出力されるオン起動信号に応じて、前記スイッチング素子をオンさせるオン制御信号を出力する制御回路と、前記制御回路から出力されるオン制御信号に応じて前記スイッチング素子を駆動する駆動信号を前記スイッチング素子のゲートに出力する駆動回路とを備えたことを要旨とする。
【００１２】
請求項４記載の発明は、上記課題を解決するため、前記駆動回路と前記スイッチング素子との間に、前記スイッチング素子がオフ期間に前記ゲートに発生するフライバック期間後の自由振動の振幅電圧が大きくなるように高インピーダンスとなるインピーダンス整合素子を備えたことを要旨とする。
【００１３】
請求項５記載の発明は、上記課題を解決するため、前記駆動回路は、前記制御回路から出力される制御信号に応じて、前記スイッチング素子のゲートに対してハイレベルの電圧を出力するための第１の駆動素子と、接地レベルの電圧を出力するための第２の駆動素子と、前記スイッチング素子がオンからオフに切り替わった後に、一時的に第２の駆動素子をオフさせることで、前記スイッチング素子のゲートと接地間インピーダンスを増加させ、且つ、前記スイッチング素子のゲートに発生する電圧自由振動の振幅が所定電圧以上にならないよう直接クランプ、若しくは、前記第２の駆動素子を介して間接的にクランプすることで、前記スイッチング素子の誤動作を防止するためのオフ指令回路を備えたことを要旨とする。
【発明の効果】
【００１４】
請求項１記載の本発明によれば、スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧変化を検出して検出信号を出力し、この検出信号に応じて、スイッチング素子をオンさせるオン制御信号を出力し、このオン制御信号に応じてスイッチング素子を駆動する駆動信号をスイッチング素子のゲートに出力するように構成するので、スイッチング損失とノイズを低減させる擬似共振制御方式の回路を構成することができ、装置構成の簡略化に寄与することができる。特に、従来のように３次巻線に接続するための専用端子を半導体集積回路上に必要としないので、小型パッケージ化ができる。
【００１５】
請求項２記載の本発明によれば、スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動による電圧がボトム近辺まで降下したことを検出して検出信号を出力し、この検出信号に応じて、スイッチング素子をオンさせるオン制御信号を出力し、このオン制御信号に応じてスイッチング素子を駆動する駆動信号をスイッチング素子のゲートに出力するように構成するので、スイッチング損失とノイズを低減させる擬似共振制御方式の回路を構成することができ、装置構成の簡略化に寄与することができる。特に、従来のように３次巻線に接続するための専用端子を半導体集積回路上に必要としないので、小型パッケージ化ができる。
【００１６】
請求項３記載の本発明によれば、スイッチング素子の各端子間に寄生する容量又は／及び任意に追加した容量により当該素子のゲートに発生するフライバック期間後の自由振動が開始したことを検出して検出信号を出力し、この検出信号に対して所定の遅延時間を与え、自由振動のボトム電圧時期に同期したオン起動信号を出力し、このオン起動信号に応じて、スイッチング素子をオンさせるためのオン制御信号を出力し、このオン制御信号に応じてスイッチング素子を駆動する駆動信号をスイッチング素子のゲートに出力するように構成するので、スイッチング損失とノイズを低減させる擬似共振制御方式の回路を構成することができ、装置構成の簡略化に寄与することができる。特に、従来のように３次巻線に接続するための専用端子を半導体集積回路上に必要としないので、小型パッケージ化ができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００１８】
図１は本発明の一実施の形態に係るスイッチング電源装置１０の構成を示す図である。このスイッチング電源装置１０は、トランスＴの１次巻線Ｎ１に接続された１次側回路と、トランスＴの２次巻線Ｎ２に接続された２次側回路とから構成されており、１次側回路の要部は半導体集積回路２０の内部に含まれている。トランスＴは、１次側回路の電気エネルギーを巻線Ｎ１，Ｎ２により２次側回路に伝達する。
【００１９】
１次側回路では、トランスＴの１次巻線Ｎ１の一方の端子には、直流電圧Ｖinが供給されており、この１次巻線Ｎ１の他方の端子には、１次巻線Ｎ１を駆動するためのＮ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ１のドレインが直列に接続されている。このトランスＴの１次巻線Ｎ１とスイッチング素子Ｑ１のドレインとの接続点は、コンデンサＣ５を介してＧＮＤに接地されている。なお、このコンデンサＣ５は、スイッチング素子Ｑ１のドレイン−ＧＮＤ間の寄生容量と基板パターン等の浮遊容量を含む容量値を表すこととする。
【００２０】
このスイッチング素子Ｑ１には、ゲートとドレイン間に寄生容量Ｃ１、ゲートとソース間に寄生容量Ｃ２が寄生しており、ゲートとドレインとソース端子間が半導体基板上で容量結合されている。また、スイッチング素子Ｑ１のゲートには、駆動回路３０内のＰ型ＭＯＳＦＥＴ・Ｑ３のドレインと、Ｎ型ＭＯＳＦＥＴ・Ｑ４のドレインとが共通接続されている。さらに、スイッチング素子Ｑ１のゲートは、電圧検出回路４０の比較器ＣＰ１の正入力端子に接続されている。
【００２１】
比較器ＣＰ１の正入力端子には、スイッチング素子Ｑ１がオフ時にドレインに発生する自由振動を、寄生容量Ｃ１，Ｃ２により分圧した交流信号Ｖ４が入力されており、比較器ＣＰ１の負入力の基準電圧Ｖ５よりも交流信号Ｖ４が低くなる自由振動の発生時に、比較器ＣＰ１の出力端子からＬＯＷレベル信号がタイマ回路５０に出力される。
【００２２】
タイマ回路５０のＮ型ＭＯＳＦＥＴ・Ｑ５のゲートには、電圧検出回路４０からの検出信号が入力されており、検出信号Ｖ６がＨＩＧＨレベルからＬＯＷレベルへ切り替わると、定電流源５４から供給される定電流Ｉ１がコンデンサＣ３に流れて充電し、コンデンサＣ３の充電電圧Ｖ８が基準電圧Ｖ７よりも大きくなると、比較器ＣＰ２の出力からＨＩＧＨレベルのセット信号Ｖ９が出力される。
【００２３】
制御回路６０には、２次側のフォトダイオードＰＤと光学的に接続されているフォトカプラＰＣが設けられ、フォトカプラＰＣのコレクタ−エミッタ間にはコンデンサＣ４が並列接続されており、定電流源６５から定電流Ｉ２がコレクタ−エミッタ間のオン抵抗とコンデンサＣ４に供給され、同時にコンデンサＣ４の端子間電圧が比較器ＣＰ３に入力されている。誤差電圧に応じて可変されるこのフォトカプラＰＣのコレクタ−エミッタ間のオン抵抗とコンデンサＣ４に定電流Ｉ２が流れてフィードバック電圧Ｖ２（ＦＢ電圧）が生成される。このフィードバック信号は比較器ＣＰ３の負入力端子に入力され、比較器ＣＰ３の正入力端子には、スイッチング素子Ｑ１に流れる鋸波状の電流Ｉ３が検出抵抗Ｒ１により電圧変換されローパスフィルタ７０により整形された電圧信号Ｖ１１が入力されている。
【００２４】
比較器ＣＰ３の出力端子には、ＳＲフリップフロップＦＦ１のリセット端子が接続されており、比較器ＣＰ３では、フィードバック電圧Ｖ２（ＦＢ電圧）よりも鋸波状の電圧信号Ｖ１１が大きくなった場合にＨＩＧＨレベルレベルのパルス信号（リセット信号）が出力される。
【００２５】
ＳＲフリップフロップＦＦ１の出力端子は、駆動回路３０のインバータＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の出力端子がＰ型ＭＯＳＦＥＴ・Ｑ３とＮ型ＭＯＳＦＥＴ・Ｑ４のそれぞれのゲートに共通接続されている。この駆動回路３０によりスイッチング素子Ｑ１のオン・オフ制御が行われる。
【００２６】
一方、２次側回路には、トランスＴの２次巻線Ｎ２にダイオードＤ１のアノードが接続されそのカソードがコンデンサＣ６の一端に接続された整流平滑回路８０が接続されており、トランスＴの２次巻線Ｎ２に発生するパルス状の電圧が整流平滑される。この整流平滑回路８０の出力側には、出力電圧検出回路９０及び負荷９５が接続されている。出力電圧検出回路９０には、抵抗Ｒ２とツェナダイオードＺＤ１とが直列接続され、抵抗Ｒ２にフォトダイオードＰＤが並列接続されており、ツェナダイオードＺＤ１のカソードに加わる電圧がこのツェナ電圧を超えると誤差電圧がフォトダイオードＰＤのアノードに加わり誤差電圧に比例した強さの光信号がフォトダイオードＰＤと光学的に接続されているフォトカプラＰＣに出力される。
【００２７】
次に、図２に示すタイミングチャートを参照しながらスイッチング電源装置の具体的な動作を説明する。
【００２８】
まず、スイッチング素子Ｑ１がオフからオンに切り替わる動作を説明する。タイミングｔ１〜ｔ８において、スイッチング素子Ｑ１はオフ期間にある。
【００２９】
オン期間（ｔ８〜ｔ１０）にトランスＴに蓄えられた磁気エネルギーの放出が終了するまでのフライバック期間（ｔ１〜ｔ６）では、スイッチング素子Ｑ１のドレインには、直流電圧Ｖinに対し、フライバック電圧ＶＦを重畳したドレイン電圧Ｖ１が発生する。
【００３０】
このフライバック電圧ＶＦは、Ｖｏを出力電圧、Ｎ１をトランスＴの１次巻線Ｎ１のターン数、Ｎ２を２次巻線Ｎ２のターン数とすると、ほぼ、
ＶＦ＝Ｖｏ＊Ｎ１／Ｎ２                                  （式１）
と示される。
【００３１】
フライバック期間（ｔ１〜ｔ６）が終了すると、スイッチング素子Ｑ１のドレインには、トランスＴの１次側インダクタンス成分と浮遊容量を含むコンデンサＣ５の容量値により、直流電圧Ｖinを中心とした電圧の自由振動波形が発生する。
【００３２】
この自由振動の交流成分は、スイッチング素子Ｑ１のゲートに対して端子間に寄生する寄生容量Ｃ１，Ｃ２により分圧されて電圧信号Ｖ４となり、電圧検出回路４０の比較器ＣＰ１の正入力端子へ入力される。
【００３３】
電圧検出回路４０の比較器ＣＰ１の負入力端子には、負の基準電圧Ｖ５（例えば−１Ｖ）が入力されており、正入力端子に入力される電圧信号Ｖ４が、基準電圧Ｖ５を下回った時（ｔ７）に、比較器ＣＰ１の出力電圧Ｖ６がＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００３４】
電圧検出回路４０の比較器ＣＰ１の出力電圧Ｖ６は、タイマ回路５０のＮ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ５のゲートに入力され、出力電圧Ｖ６がＨＩＧＨレベルからＬＯＷレベルへ切り替わると（ｔ７）、コンデンサＣ３は定電流源５４から供給される定電流Ｉ１により充電が開始され、コンデンサＣ３の両端電位Ｖ８が０Ｖ（ｔ７）から徐々に上昇して基準電圧Ｖ７よりも高くなると（ｔ８）、比較器ＣＰ２の出力電圧Ｖ９、すなわち、ＨＩＧＨレベルのパルス信号（ｔ８〜ｔ９）からなるオン起動信号が出力される。このオン起動信号が制御回路６０のＳＲフリップフロップＦＦ１のセット端子に入力される。
【００３５】
次いで、ＳＲフリップフロップＦＦ１のセット端子にこのオン起動信号が入力されると、ＳＲフリップフロップＦＦ１の出力はＬＯＷレベルからＨＩＧＨレベルに切り替わり、駆動回路３０のインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力はＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００３６】
このとき（ｔ８）、Ｐ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ３は導通状態になり、Ｎ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ４は非導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＨＩＧＨレベルが入力され、スイッチング素子Ｑ１がオフからオンへ切り替わる。
【００３７】
なお、ドレインの電圧自由振動の周期が、タイマ回路で決まる時定数（Ｃ３×Ｖ７／Ｉ１）よりも短い場合は、比較器ＣＰ２の出力電圧Ｖ９はＨＩＧＨレベルにならない。これによって、スイッチング素子Ｑ１がターンオフした直後（ｔ２〜ｔ５）にドレインに発生する、周期の短いリンギング波形を誤検出するのを防ぐことができる。
【００３８】
次いで、スイッチング素子Ｑ１がオンからオフへ切り替わる動作について説明する。
【００３９】
今、フィードバック電圧Ｖ２が比較器ＣＰ３の負入力端子へ入力されており、鋸波状のドレイン電流Ｉ３が抵抗Ｒ１により電圧波形Ｖ３に変換され、さらにＬＰＦ７０を通過した波形Ｖ１１が比較器ＣＰ３の正入力端子に入力されている。フィードバック電圧Ｖ２よりも電圧変換整流波形Ｖ１１が上回った時に、ＳＲフリップフロップＦＦ１のリセット入力電圧Ｖ１２がＬＯＷレベルからＨＩＧＨレベルに切り替わる。
【００４０】
次いで、ＳＲフリップフロップＦＦ１のリセット端子にこのリセット信号が入力されると、ＳＲフリップフロップＦＦ１の出力はＨＩＧＨレベルからＬＯＷレベルに切り替わり、駆動回路３０のインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力はＬＯＷレベルからＨＩＧＨレベルに切り替わる。
【００４１】
このとき（ｔ１０）、Ｐ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ３は非導通状態になり、Ｎ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ４は導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＬＯＷレベルが入力され、スイッチング素子Ｑ１がオンからオフに切り替わる。
【００４２】
このように、本実施の形態によれば、スイッチング素子Ｑ１の各端子間に寄生する容量Ｃ１，Ｃ２によりゲートに発生するフライバック期間後の自由振動が開始し、電圧Ｖ４が所定電圧まで降下したことを、半導体集積回路２０の内部に設けられた電圧検出回路４０により検出して検出信号Ｖ６を出力し、タイマ回路５０はこの検出信号Ｖ６に対して遅延時間を与え、自由振動のボトム電圧付近の時期Ｔに同期したオン起動信号を出力し、タイマ回路５０から出力されるオン起動信号に応じて、制御回路６０はスイッチング素子Ｑ１をオンさせるオン制御信号を出力し、駆動回路は制御回路６０から出力されるオン制御信号に応じてスイッチング素子Ｑ１を駆動する駆動信号をスイッチング素子Ｑ１のゲートに出力するようにして、スイッチング損失とノイズを低減させる擬似共振制御方式のスイッチング電源装置を構成することができる。
【００４３】
このため、従来のように、ボトム検出端子やダイオードなどの外付け部品を追加することがないので、小型パッケージ化と、スイッチング電源装置の低コスト化に寄与することができる。
【００４４】
（変形例１）
図３は、図１に示すスイッチング電源装置に対する変形例１の特徴的な構成を示す図である。
【００４５】
本変形例１の特徴は、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の振幅電圧が大きくなるように高インピーダンスとなるインピーダンス整合回路１００を備えたことにある。
【００４６】
このインピーダンス整合回路１００は、Ｐ型ＭＯＳＦＥＴからなる駆動素子Ｑ３のドレインがスイッチング素子Ｑ１のゲートに直接接続され、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４のドレインが抵抗Ｒ３を介してスイッチング素子Ｑ１のゲートに接続され、スイッチング素子Ｑ１のゲートが比較器ＣＰ１の正入力端子に接続されているという構成を有している。
【００４７】
次いで、図２に示すタイミングチャートを参照して、インピーダンス整合回路１００の動作を説明する。
【００４８】
図２に示すタイミングｔ８において、ＳＲフリップフロップＦＦ１のセット端子にオン起動信号が入力されると、その出力端子がＨＩＧＨレベルに切り替わり、インバータＩＮＶ１の出力は、ＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００４９】
このとき、駆動素子Ｑ３は導通状態になり、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は非導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＨＩＧＨレベルが入力され、スイッチング素子Ｑ１がオフからオンへ切り替わる。
【００５０】
一方、図２に示すタイミング（ｔ１〜ｔ８）においては、インバータＩＮＶ１の出力は、ＨＩＧＨレベルになっている。
【００５１】
このとき、駆動素子Ｑ３は非導通状態になっており、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は導通状態になっているので、駆動素子Ｑ４のドレイン−ソースはＧＮＤに接地され、スイッチング素子Ｑ１のゲート電圧Ｖ４は抵抗Ｒ３を介して接地されるので、タイミングｔ６〜ｔ８の期間にゲートに発生するフライバック期間後の自由振動の振幅電圧は、抵抗Ｒ３が介在しない状態よりも大きくなる。
【００５２】
このように、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の振幅が増大するように高インピーダンスとなる抵抗Ｒ３を接続したことで、フライバック期間後の自由振動の開始タイミングを容易に検出することができる。
【００５３】
（変形例２）
図４は、図１に示すスイッチング電源装置に対する変形例２の特徴的な構成を示す図である。
【００５４】
本変形例２の特徴は、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の振幅電圧が大きくなるように高インピーダンスとなるインピーダンス整合回路１１０を備えたことにある。
【００５５】
このインピーダンス整合回路１１０は、Ｐ型ＭＯＳＦＥＴからなる駆動素子Ｑ３のドレインがスイッチング素子Ｑ１のゲートに直接接続され、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４のドレインがツェナダイオードＺＤ２のカソードに接続されており、このツェナダイオードＺＤ２のアノードがスイッチング素子Ｑ１のゲートに接続され、スイッチング素子Ｑ１のゲートが比較器ＣＰ１の正入力端子に接続されているという構成を有している。
【００５６】
次いで、図５に示すタイミングチャートを参照して、インピーダンス整合回路１１０の動作を説明する。
【００５７】
図５に示すタイミングｔ８において、ＳＲフリップフロップＦＦ１のセット端子にオン起動信号が入力されると、インバータＩＮＶ１の出力は、ＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００５８】
このとき、駆動素子Ｑ３は導通状態になり、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は非導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＨＩＧＨレベルが入力され、スイッチング素子Ｑ１がオフからオンへ切り替わる。
【００５９】
一方、図５に示すタイミング（ｔ１〜ｔ８）においては、インバータＩＮＶ１の出力は、ＨＩＧＨレベルになっている。
【００６０】
このとき、駆動素子Ｑ３は非導通状態になっており、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は導通状態になっているので、駆動素子Ｑ４のドレイン−ソースはＧＮＤに接地され、スイッチング素子Ｑ１のゲート電圧Ｖ４はツェナダイオードＺＤ２を介して接地される。
【００６１】
この際、ゲート電圧Ｖ４は、ツェナー電圧まではツェナーダイオードのインピーダンスは大きく、ツェナー電圧でインピーダンスが小さくなるためツェナダイオードＺＤ２によりツェナ電圧（−Ｖｚ）でクランプされた矩形波状になる。この結果、タイミングｔ６〜ｔ８の期間にゲートに発生するフライバック期間後の自由振動の振幅電圧は、ツェナーダイオードＺＤ２が介在しない状態よりも大きくなる。
【００６２】
このように、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の負側電圧の振幅がより増大するように高インピーダンスとなるツェナーダイオードＺＤ２を接続したことで、フライバック期間後の自由振動の開始タイミングを容易に検出することができる。
【００６３】
（変形例３）
図６は、図１に示すスイッチング電源装置に対する変形例３の特徴的な構成を示す図である。
【００６４】
本変形例３の特徴は、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の振幅電圧が大きくなるように高インピーダンスとなるインピーダンス整合回路１２０を備えたことにある。
【００６５】
このインピーダンス整合回路１２０は、Ｐ型ＭＯＳＦＥＴからなる駆動素子Ｑ３のドレインがスイッチング駆動素子Ｑ１のゲートに直接接続され、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４のドレインがダイオードＤ４のカソードに接続されており、このダイオードＤ４のアノードがスイッチング素子Ｑ１のゲートに接続され、かつ、スイッチング素子Ｑ１のゲートにダイオードＤ５のカソードが接続され、ダイオードＤ５のアノードに負の基準電源Ｖ２０が接続されており、スイッチング素子Ｑ１のゲートが比較器ＣＰ１の正入力端子に接続されているという構成を有している。
【００６６】
次いで、図７に示すタイミングチャートを参照して、インピーダンス整合回路１２０の動作を説明する。
【００６７】
図７に示すタイミングｔ８において、ＳＲフリップフロップＦＦ１のセット端子にオン起動信号が入力されると、インバータＩＮＶ１の出力は、ＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００６８】
このとき、駆動素子Ｑ３は導通状態になり、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は非導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＨＩＧＨレベルが入力され、スイッチング素子Ｑ１がオフからオンへ切り替わる。
【００６９】
一方、図７に示すタイミング（ｔ１〜ｔ８）においては、インバータＩＮＶ１の出力は、ＨＩＧＨレベルになっている。
【００７０】
このとき、駆動素子Ｑ３は非導通状態になっており、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は導通状態になっているので、駆動素子Ｑ４のドレイン−ソースはＧＮＤに接地され、スイッチング素子Ｑ１のゲート電圧Ｖ４はダイオードＤ４を介して接地される。
【００７１】
この際、ゲート電圧Ｖ４は、図７に示すように、ダイオードＤ５により負の基準電圧Ｖ２０でクランプされた矩形波状になる。この結果、タイミングｔ６〜ｔ８の期間にゲートに発生するフライバック期間後の自由振動の振幅電圧は、負方向に大きくなる。
【００７２】
このように、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動の負側電圧がより低下するように高インピーダンスとなるダイオードＤ４を接続し、さらに、
高インピーダンスになったときにダイオードＤ５により負の基準電圧Ｖ２０でクランプすることで、フライバック期間後の自由振動の開始タイミングを容易に検出することができる。
【００７３】
（変形例４）
図８は、図１に示すスイッチング電源装置に対する変形例４の特徴的な構成を示す図である。
【００７４】
本変形例４の特徴は、インピーダンス整合回路１３０において、Ｐ型ＭＯＳＦＥＴからなる駆動素子Ｑ３のドレインがスイッチング素子Ｑ１のゲートに直接接続され、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４のドレインがダイオードＤ７のカソードに接続されており、このダイオードＤ７のアノードがスイッチング素子Ｑ１のゲートに接続され、かつ、このダイオードＤ７の両端に並列にダイオードＤ７とは逆方向の極性になるようにダイオードＤ８が接続され、スイッチング素子Ｑ１のゲートが比較器ＣＰ１の正入力端子に接続されているという構成を有している。
【００７５】
次いで、図９に示すタイミングチャートを参照して、インピーダンス整合回路１３０の動作を説明する。
【００７６】
図９に示すタイミングｔ８において、ＳＲフリップフロップＦＦ１のセット端子にオン起動信号が入力されると、インバータＩＮＶ１の出力は、ＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００７７】
このとき、駆動素子Ｑ３は導通状態になり、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は非導通状態に切り替わり、スイッチング素子Ｑ１のゲートにＨＩＧＨレベルが入力され、スイッチング素子Ｑ１がオフからオンへ切り替わる。
【００７８】
一方、図９に示すタイミング（ｔ１〜ｔ８）においては、インバータＩＮＶ１の出力は、ＨＩＧＨレベルになっている。
【００７９】
このとき、駆動素子Ｑ３は非導通状態になっており、Ｎ型ＭＯＳＦＥＴからなる駆動素子Ｑ４は導通状態になっているので、駆動素子Ｑ４のドレイン−ソースはＧＮＤに接地され、スイッチング素子Ｑ１のゲート電圧Ｖ４はダイオードＤ７を介して接地される。
【００８０】
この際、ゲート電圧Ｖ４は、図９に示すように、ダイオードＤ８により−０．７Ｖでクランプされた矩形波状になる。この結果、タイミングｔ６〜ｔ８の期間にゲートに発生するフライバック期間後の自由振動の振幅電圧は、ダイオードが介在しない状態よりも大きくなる。
【００８１】
なお、この時の電圧検出回路４０に設けられた基準電源の基準電圧Ｖ５は、例えば０Ｖに選べばよい。
【００８２】
このように、駆動回路３０とスイッチング素子Ｑ１との間に、スイッチング素子Ｑ１がオフ期間にスイッチング素子Ｑ１のゲートに発生するフライバック期間後の自由振動のボトム電圧が低下するように高インピーダンスとなるダイオードＤ７，Ｄ８を接続することで、フライバック期間後の自由振動の開始タイミングを容易に検出することができる。
【００８３】
（変形例５）
図１０は、図１に示すスイッチング電源装置に対する変形例５の特徴的な構成を示す図である。
【００８４】
本変形例５の特徴は、駆動回路１４０において、駆動素子Ｑ３，Ｑ４、オフ指令回路１４２から構成されている。
【００８５】
駆動素子Ｑ３は、制御回路６０から出力されるオン制御信号に応じて電源電圧ＶDDをスイッチング素子Ｑ１のゲートに出力する。
【００８６】
オフ指令回路１４２は、スイッチング素子Ｑ１のゲートに発生する電圧を入力しており、制御回路６０から出力される制御信号がオフ期間になり、スイッチング素子Ｑ１のゲートに発生する電圧がオフ指令回路１４２内部の基準電圧Ｖref１以上となるフライバック期間のときにオン指令信号を出力し、フライバック期間後の自由振動の電圧が基準電圧Ｖref１より低下したときにオフ指令信号を出力する。
【００８７】
駆動素子Ｑ４は、オフ指令回路１４２から出力されるオン指令信号に応じて接地電圧をスイッチング素子Ｑ１のゲートに出力するとともに、オフ指令回路１４２から出力されるオフ制御信号に応じて高インピーダンスとなる。
【００８８】
次いで、図１１に示すタイミングチャートを参照して、駆動回路１４０の動作を説明する。
【００８９】
図１１に示すタイミング（ｔ１１〜ｔ１３）においては、制御回路６０から出力されるオフ制御信号（Ｖ１３がＬＯＷレベル）に応じてインバータＩＮＶ１の出力（Ｖ１４）は、ＨＩＧＨレベルになっており、駆動素子Ｑ３は非導通状態になりスイッチング素子Ｑ１はオフになっている。
【００９０】
ここで、タイミング（ｔ１１〜ｔ１２）においては、スイッチング素子Ｑ１のゲートに発生する電圧が基準電圧Ｖref１以上となるフライバック期間であり、オフ指令回路１４２はオン指令信号を出力して駆動素子Ｑ４を導通状態に制御している。
【００９１】
次いで、タイミング（ｔ１２〜ｔ１３）においては、スイッチング素子Ｑ１のゲートに発生する電圧が、フライバック期間後に自由振動して基準電圧Ｖref１より低下したことをオフ指令回路１４２が検出し、オフ指令信号を出力してスイッチング素子Ｑ４を非導通状態に制御する。
【００９２】
このように、制御回路６０から出力されるオン制御信号に応じて電源電圧を駆動素子Ｑ３によりスイッチング素子Ｑ１のゲートに出力するようにし、オフ指令回路１４２により制御回路６０から出力されるオフ制御信号がオフ期間になり、スイッチング素子Ｑ１のゲートに発生する電圧が基準電圧Ｖref１以上となるフライバック期間のときにオン指令信号を出力し、フライバック期間後の自由振動の負側の電圧が基準電圧Ｖref１より低下したときにオフ指令信号を出力し、オフ指令回路１４２から出力されるオン指令信号に応じて駆動素子Ｑ４により接地電圧をスイッチング素子Ｑ１のゲートに出力するとともに、オフ指令回路１４２から出力されるオフ制御信号に応じて高インピーダンスとなるようにすることで、フライバック期間後の自由振動の電圧変化を容易に検出することができる。前記スイッチング素子Ｑ１のゲートに過大な電圧が印加されないようにするために、前記オフ指令回路１４２に第２の基準電圧Ｖref２と比較器を備え、ゲート電圧が所定の電圧に達すると駆動素子Ｑ４をオンして保護を行う。また、スイッチング素子Ｑ１のゲートドレイン間にツエナ・ダイオードを並列に接続するか、変形例３のようにダイオード５と電源２０によるクランプを行なっても良い。
【００９３】
（その他の実施例）
なお、本発明は上述した実施例や変形例に限定されるものではない。
【００９４】
（１）例えば、図１に示す実施例では、スイッチング素子Ｑ１を半導体集積回路２０に内蔵しているが、スイッチング素子Ｑ１を半導体集積回路２０から外部に出し、ゲート駆動端子を設けても良い。
【００９５】
この場合、スイッチング電源装置の出力電力に合わせて、スイッチング素子Ｑ１を選択することができるため、より高出力電力のスイッチング電源装置を容易に構成できるようになる。なお、このようにスイッチング素子Ｑ１を外部に設ける場合、コンデンサＣ１，Ｃ２はスイッチング素子Ｑ１の内部に寄生する寄生容量であっても良いし、外付けのコンデンサであっても良い。
【００９６】
（２）また、図１に示す実施例では、スイッチング素子Ｑ１のゲート端子電圧が自由振動を開始するタイミングを検出し、タイマ回路９０で所定の時間だけ遅延させてボトム電圧付近でセット信号を出力して、スイッチング素子Ｑ１をオン駆動するようにしたが、寄生容量を含むコンデンサＣ１，Ｃ２、及びスイッチング素子Ｑ１のゲートに接続されている各素子のインピーダンス、或いは抵抗素子を適宜設定することにより、自由振動のボトム電圧付近で比較器ＣＰ１から出力信号Ｖ６が出力されるようにして、タイマ回路５０を削除しても良い。この場合、さらに回路構成を簡単にすることができる。
【００９７】
（３）さらに、コンデンサＣ５はスイッチング素子Ｑ１の端子間に寄生する寄生容量であっても良いし、必要に応じてスイッチング素子Ｑ１の外部に外付けしても良い。
【００９８】
（４）また、半導体集積回路２０は、モノリシックであっても良いしハイブリットであっても良く、半導体集積回路に搭載する機能は、発明の目的から逸脱しない範囲で適宜決定しても良い。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施の形態に係るスイッチング電源装置１０の構成を示す図である。
【図２】本発明の一実施の形態に係るスイッチング電源装置１０の動作を示すためのタイムチャートである。
【図３】図１に示すスイッチング電源装置に対する変形例１の特徴的な構成を示す図である。
【図４】図１に示すスイッチング電源装置に対する変形例２の特徴的な構成を示す図である。
【図５】変形例２の特徴的なタイミングを示す図である。
【図６】図１に示すスイッチング電源装置に対する変形例３の特徴的な構成を示す図である。
【図７】変形例３の特徴的なタイミングを示す図である。
【図８】図１に示すスイッチング電源装置に対する変形例４の特徴的な構成を示す図である。
【図９】変形例４の特徴的なタイミングを示す図である。
【図１０】図１に示すスイッチング電源装置に対する変形例５の特徴的な構成を示す図である。
【図１１】変形例５の特徴的なタイミングを示す図である。
【符号の説明】
【０１００】
２０    半導体集積回路
３０    駆動回路
４０    電圧検出回路
５０    タイマ回路
６０    制御回路
７０    ローパスフィルタ
８０    整流平滑回路
９０    出力電圧検出回路
９５    負荷
Ｃ１，Ｃ２    寄生容量
ＣＰ１，ＣＰ２，ＣＰ３    比較器
ＦＦ１    ＳＲフリップフロップ
ＩＮＶ１  インバータ
Ｎ１    トランスの１次巻線
Ｎ２    トランスの２次巻線
ＰＣ    フォトカプラ
ＰＤ    フォトダイオード
Ｑ１    スイッチング素子
Ｑ３    Ｐ型ＭＯＳＦＥＴ
Ｑ４    Ｎ型ＭＯＳＦＥＴ
Ｑ５    Ｎ型ＭＯＳＦＥＴ
Ｒ１    検出抵抗
Ｔ      トランス
【図１】
0004682784.tif 000002
【図２】
0004682784.tif 000003
【図３】
0004682784.tif 000004
【図４】
0004682784.tif 000005
【図５】
0004682784.tif 000006
【図６】
0004682784.tif 000007
【図７】
0004682784.tif 000008
【図８】
0004682784.tif 000009
【図９】
0004682784.tif 000010
【図１０】
0004682784.tif 000011
【図１１】
0004682784.tif 000012