(57)【特許請求の範囲】
【請求項１】
シリコンよりバンドギャップの広いワイドバンドギャップ半導体基板と、
前記半導体基板の主面に形成された半導体層と、
前記半導体層の表層部に形成された第１導電型の電流出力領域と、
前記半導体層の表層部に前記電流出力領域と離れて形成された第１導電型のチャネル接続領域とを備え、
前記電流出力領域と前記チャネル接続領域に挟まれた前記半導体層の領域がチャネル領域として規定され、
前記電流出力領域を含む前記半導体層の表層部に、前記チャネル接続領域まで延設して形成され、前記電流出力領域の深さよりも深い第２導電型の不純物領域と、
前記チャネル領域上に、ゲート酸化膜を介して形成されたゲート電極と、
前記電流出力領域に接続された電流出力電極と、
前記半導体基板の裏面に形成された電流入力電極と、
をさらに備え、
前記チャネル接続領域の不純物濃度は、前記電流出力領域の不純物濃度より低い半導体装置の製造方法であって、
（ａ）前記半導体層上に、前記チャネル接続領域に対応する領域を開口した第１開口部及び前記電流出力領域に対応する領域を開口した第２開口部を有する第１のマスクを形成する工程と、
（ｂ）前記第２開口部を塞ぎ、かつ前記第１開口部を塞がないように第３のマスクを形成する工程と、
（ｃ）前記第１のマスク及び前記第３のマスクを用いてイオン注入することにより前記チャネル接続領域を形成する工程と、
（ｄ）前記第１開口部を塞ぎ、かつ前記第２開口部を塞がないように第２のマスクを形成する工程と、
（ｅ）前記第１のマスク及び前記第２のマスクを用いてイオン注入することにより前記電流出力領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
シリコンよりバンドギャップの広いワイドバンドギャップ半導体基板と、
前記半導体基板の主面に形成された半導体層と、
前記半導体層の表層部に形成された第１導電型の電流出力領域と、
前記半導体層の表層部に前記電流出力領域と離れて形成された第１導電型のチャネル接続領域とを備え、
前記電流出力領域と前記チャネル接続領域に挟まれた前記半導体層の領域がチャネル領域として規定され、
前記電流出力領域を含む前記半導体層の表層部に、前記チャネル接続領域まで延設して形成され、前記電流出力領域の深さよりも深い第２導電型の不純物領域と、
前記チャネル領域上に、ゲート酸化膜を介して形成されたゲート電極と、
前記電流出力領域に接続された電流出力電極と、
前記半導体基板の裏面に形成された電流入力電極と、
前記チャネル領域上に形成された第１導電型のエピタキシャル層と、
をさらに備え、
前記チャネル接続領域の不純物濃度は、前記電流出力領域の不純物濃度より低い半導体装置の製造方法であって、
（ａ）前記半導体層上に、前記チャネル接続領域に対応する領域を開口した第１開口部及び前記電流出力領域に対応する領域を開口した第２開口部を有する第１のマスクを形成する工程と、
（ｂ）前記第２開口部を塞ぎ、かつ前記第１開口部を塞がないように第３のマスクを形成する工程と、
（ｃ）前記第１のマスク及び前記第３のマスクを用いてイオン注入することにより前記チャネル接続領域を形成する工程と、
（ｄ）前記第１開口部を塞ぎ、かつ前記第２開口部を塞がないように第２のマスクを形成する工程と、
（ｅ）前記第１のマスク及び前記第２のマスクを用いてイオン注入することにより前記電流出力領域を形成する工程と、
（ｆ）前記チャネル接続領域及び前記電流出力領域を形成後に、前記チャネル領域を覆うようにエピタキシャル層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にチャネル接続領域を備える半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
パワー用途のＳｉＣ（炭化シリコン）電界効果トランジスタ（ＭＯＳＦＥＴ）において、オン抵抗を低くするためには、チャネル長を短くすることが有効である。ここで、ＳｉＣ電界効果トランジスタは、ＳｉＣ基板上に形成されたｎ-型のドリフト領域と、ｎ-型のドリフト領域の表層領域に形成されたｐ型ベース領域と、ｐ型ベース領域内に形成されたｎ+ソース領域を備えている。そしてチャネル長は、ゲート電極下方のベース領域の表層部のうち、ソース領域とドリフト領域とに挟まれた領域の長さによって規定されている。従来の製造方法では、ドリフト領域にソース領域を形成したのち、別工程でベース領域を形成していた。そのためチャネル長は、ソース領域形成のためのマスクとベース領域形成のためのマスクのマスクずれだけ最小値より長く設計する必要があった。
【０００３】
特許文献１に開示されたＳｉＣ電界効果トランジスタは、ＳｉＣ基板上に作成されたエピタキシャル層の表層部に、ソース領域と低抵抗のチャネル接続領域を形成している。そして、ソース領域とチャネル接続領域に挟まれた領域をチャネル領域として規定している。また、このソース領域及びチャネル接続領域は、ソース領域及びチャネル接続領域部分を開口したマスクを用いて、ｎ型不純物をイオン注入することで同時に形成している。そのため、チャネル長は、ソース領域及びチャネル接続領域を同時に形成するマスクによって規定され、ベース領域形成のためのマスクとのマスクずれは関係なくなる。その結果、チャネル長は、マスクの加工精度にまで最小化できる。そしてチャネル長を最小化することで、オン抵抗の低いＳｉＣ電界効果トランジスタを実現している。
【０００４】
【特許文献１】特開２００３−３１８３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしソース領域の不純物濃度は、通常１０19ｃｍ-3台の高濃度が必要である。そしてソース領域とチャネル接続領域とを同時に形成した場合、チャネル接続領域の不純物濃度もソース領域と同じ高濃度となる。チャネル接続領域が高濃度となるため、ドレイン電極に高電圧を印加したとき、ゲート酸化膜下に空乏層が広がらず、ゲート酸化膜に４ＭＶ／ｃｍ以上の高電界が印加される。ゲート酸化膜に４ＭＶ／ｃｍ以上の電界が印加されるとトンネル電流の発生がおきて、ゲート酸化膜は破壊される。以上のように半導体装置の耐圧は、ゲート酸化膜の耐圧によって制限され、低下する問題があった。
【０００６】
本発明は、以上の問題点に鑑みて為された物であり、ゲート酸化膜の耐圧の低下の問題なく、チャネル長を最小化した電界効果トランジスタを製造できる方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置の製造方法は、シリコンよりバンドギャップの広いワイドバンドギャップ半導体基板と、前記半導体基板の主面に形成された半導体層と、前記半導体層の表層部に形成された第１導電型の電流出力領域と、前記半導体層の表層部に前記電流出力領域と離れて形成された第１導電型のチャネル接続領域とを備え、前記電流出力領域と前記チャネル接続領域に挟まれた前記半導体層の領域がチャネル領域として規定され、前記電流出力領域を含む前記半導体層の表層部に、前記チャネル接続領域まで延設して形成され、前記電流出力領域の深さよりも深い第２導電型の不純物領域と、前記チャネル領域上に、ゲート酸化膜を介して形成されたゲート電極と、前記電流出力領域に接続された電流出力電極と、前記半導体基板の裏面に形成された電流入力電極と、をさらに備え、前記チャネル接続領域の不純物濃度は、前記電流出力領域の不純物濃度より低い半導体装置の製造方法である。そして、本発明に係る半導体装置の製造方法は、（ａ）前記半導体層上に、前記チャネル接続領域に対応する領域を開口した第１開口部及び前記電流出力領域に対応する領域を開口した第２開口部を有する第１のマスクを形成する工程と、（ｂ）前記第２開口部を塞ぎ、かつ前記第１開口部を塞がないように第３のマスクを形成する工程と、（ｃ）前記第１のマスク及び前記第３のマスクを用いてイオン注入することにより前記チャネル接続領域を形成する工程と、（ｄ）前記第１開口部を塞ぎ、かつ前記第２開口部を塞がないように第２のマスクを形成する工程と、（ｅ）前記第１のマスク及び前記第２のマスクを用いてイオン注入することにより前記電流出力領域を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法は、チャネル接続領域を形成後、マスクのうちチャネル接続領域部分の開口部を塞ぐことで、電流出力領域の形成時に、チャネル接続領域に不純物が注入されないようにしている。そのため、チャネル接続領域の不純物濃度を電流出力領域よりも低い最適値に設定することが可能になる。また、半導体装置がＯＦＦ状態で電流入力電極に高電圧を印加したとき、チャネル接続領域の不純物濃度が低いため、チャネル接続領域の不純物濃度が高い場合に比べて空乏層の伸びが大きくなる。そのため、ゲート酸化膜に印加される電圧を低下させることができる。さらに、電流出力領域及びチャネル接続領域のイオン注入が異なる工程で行われる結果、電力出力領域及びチャネル接続領域の不純物濃度を、それぞれ全く独立に最適値に設定することが可能になる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１に係るパワー用途の半導体装置を示す断面図である。高濃度のｎ型（以下、単にｎ+と称する場合がある）ＳｉＣ基板（半導体基板）１上にエピタキシャル成長により低濃度のｎ型（以下、単にｎ-と称する場合がある）ドリフト領域（半導体層）２が形成されている。ここでＳｉＣ基板１は、シリコンよりバンドギャップの広いワイドバンドギャップの半導体基板である。
【００１０】
ドリフト領域２の表層部の所定領域に、ｎ型（第１導電型）の不純物層であるチャネル接続領域４が形成されている。ドリフト領域２の表層部の所定領域には、ｎ+型のソース領域（電流出力領域）３が形成されている。そしてチャネル接続領域４とソース領域３とに挟まれてチャネル領域１１が形成されている。ここで、チャネル接続領域４の不純物濃度はソース領域３の不純物濃度よりも低く形成されている。また、チャネル領域１１の表層部は、後述するようにゲート電圧を調節するためｎ型の不純物層となっている。そしてチャネル接続領域４の不純物濃度は、この不純物層の不純物濃度よりは高く形成されている。
【００１１】
ソース領域３を含むドリフト領域２の表層部にベース領域（不純物領域）５がチャネル接続領域４まで延設して形成されている。ベース領域５の深さは、ソース領域３の深さより深く形成されている。またベース領域５は、ｐ型（第２導電型）の不純物層である。ゲート酸化膜６が、ドリフト領域２上に形成されている。そしてチャネル領域１１上にゲート酸化膜６を介してゲート電極７が形成されている。そして、ゲート電極７を覆うように層間絶縁膜８が形成されている。層間酸化膜８及びゲート酸化膜６には、ソース領域３とコンタクトを取るためのコンタクトホール１２が設けられている。そして、ソース電極９がソース領域３に接するように、コンタクトホール１２内及び層間絶縁膜８上に形成されている。ＳｉＣ基板１の裏面には、ドレイン電極（電流入力電極）１０が形成されている。
【００１２】
次に図２から図６を参照して、本実施の形態に係るＳｉＣ電界効果半導体装置の製造方法について説明する。まず図２において、周知の技術に従って、ｎ+型ＳｉＣ基板１上に、ｎ-型ドリフト領域２をエピタキシャル成長法により形成する。ドリフト領域２の不純物濃度は、好ましくは１０14〜１０18ｃｍ-3、さらに好ましくは５×１０15〜１．５×１０16ｃｍ-3に形成されている。またドリフト領域２の厚さは、好ましくは１〜１００μｍ、さらに好ましくは１０〜１５μｍの厚さに形成されている。
【００１３】
ドリフト領域２の厚さ及び不純物濃度の根拠について説明する。図７は、ソース・ドレイン間に電圧を印加したとき、ドリフト領域２の不純物濃度Ｎ（横軸）に対して実現される半導体装置の耐圧Ｖｂ（縦軸）及びその耐圧Ｖｂを実現するために必要なドリフト領域の厚さｄ（縦軸）を示している。特別の工夫なしに、通常得られるドリフト領域２の不純物濃度は、１０14〜１０18ｃｍ-3である。また、ＳｉＣ電界効果トランジスタの特徴を活かせる電圧域として６００〜２０００Ｖを想定して、図７から好ましい数値範囲としてドリフト領域２の不純物濃度を、５×１０15〜１．５×１０16ｃｍ-3、膜厚を１０〜１５μｍの厚さに選んでいる。
【００１４】
図２において示される工程においては、ドリフト領域２上の所定位置に、写真製版技術によりマスク材２１を形成する。このマスク材２１を用いて、例えばアルミニウムイオン等のｐ型の不純物イオンをイオン注入することにより、ベース領域５を形成する。ベース領域５の不純物濃度は、好ましくは１×１０17〜５×１０18ｃｍ-3、さらに好ましくは７×１０17〜２×１０18ｃｍ-3に形成する。またベース領域５の深さは、好ましくは０．３〜３μｍ、さらに好ましくは０．５〜１μｍに形成される。またベース領域５のうち、表面付近の不純物濃度は、好ましくは１０16ｃｍ-3程度以下になるように注入量と注入エネルギーを決めて作成する。
【００１５】
ベース領域５の不純物濃度は、電圧（６００〜２０００Ｖ）の印加時に、ドリフト領域２及びベース領域５の界面に発生する空乏層が、ベース領域５を突き抜けないように決定される。空乏層がベース領域５を突き抜けないためには、シート濃度で２×１０13ｃｍ-2程度の不純物濃度が必要であることが計算及び実験からわかっている。本実施の形態では、ソース領域の厚さ等を考慮して、不純物濃度を７×１０17〜２×１０18ｃｍ-3、又厚さを０．５〜１μｍに選んでいる。また、ベース領域５のうち表面付近の不純物濃度は、チャネル領域１１の不純物濃度の制御（ドーピング制御）に問題が生じないように低濃度化しておく必要がある。そのため、１０16ｃｍ-3程度以下になるようにしている。
【００１６】
次に図３に示される工程においては、マスク材２２（第１のマスク）を形成する。マスク材２２は、ソース領域３に対応する開口部（第１開口部）とチャネル接続領域４に対応する開口部（第２開口部）を有する形状を有している。また、マスク材２２は、例えばＣＶＤ法により、酸化珪素膜（ＳｉＯ2）、又は窒化珪素膜（ＳｉＮ）を成膜し、若しくはスパッタ法によりアルミニウム膜（Ａｌ）等の金属膜を成膜し、写真製版技術を用いて所望の形状に形成する。
【００１７】
ソース領域３に対応する開口部とチャネル接続領域４に対応する開口部間の間隔は、耐圧１ｋＶ以上のＭＯＳＦＥＴを作成する場合、０．２μｍに形成される。この間隔が本実施の形態１の半導体装置のチャネル長になる。ここで、ＯＮ抵抗を低くするという観点からは、チャネル長はできるだけ短い方がよい。しかしながら、チャネル長を短くするとパンチスルーが生じやすくなる。耐圧１ｋＶ以上のＭＯＳＦＥＴを作成する場合、最適なベース領域５の不純物濃度は、５×１０17ｃｍ-3程度である。この場合、ソース・ドレイン間に１ｋＶの電圧を加えたとき、チャネル領域１１下の空乏層幅は約０．２μｍとなる。従って、チャネル長は少なくとも０．２μｍ以上にすることが必要である。
【００１８】
そして、マスク材２２を用いて、例えば窒素イオンをイオン注入することで、ｎ型の不純物層であるチャネル接続領域４を形成する。チャネル接続領域４の不純物濃度は、好ましくは５×１０15〜５×１０17ｃｍ-3、さらに好ましくは１×１０16〜２×１０17ｃｍ-3に形成される。また、チャネル接続領域４の深さは、好ましくは０．１〜１μｍ、さらに好ましくは０．２〜０．４μｍになるように、注入量及び注入エネルギーを決めて作成する。この時、ソース領域３にも同時にイオン注入されてしまうが、ｎ+型ソース領域３の不純物濃度は一桁以上高いので問題はない。
【００１９】
ここで、チャネル接続領域４の不純物濃度の範囲について説明する。図８は、ゲートに電圧を印加しない状態で、ソース・ドレイン間電圧が印加された場合に、ゲート酸化膜６下の不純物濃度（横軸）とゲート酸化膜中の最大電界値との関係を示す図である。ここで、ＳｉＣ電界効果トランジスタがパワーデバイス分野で特徴を活かして使用される電圧域として、ソース・ドレイン間電圧を６００Ｖ〜２０００Ｖを想定している。図８から不純物濃度を２×１０17ｃｍ-3以下にすることで、ゲート酸化膜６に印加される最大電界値を４ＭＶ／ｃｍ以下にできることがわかる。また不純物濃度の下限は、後述するチャネル領域１１の不純物濃度より少なくとも高くなるように設定される。そうしなければ、チャネル領域１１にチャネルが形成されるゲート電圧を印加しても、チャネル接続領域４のうちベース領域５に延設された部分には電流が流れなくなるためである。
【００２０】
次に、図４に示される工程においては、写真製版技術により、マスク材２２のうち、チャネル接続領域４に相当する部分の開口部を塞ぐようにマスク材２３（第２のマスク）を形成する。現在の露光装置では、マスク間のズレを０．２μｍ以下にすることは容易なので、マスク材２２の開口部間の間隔が０．２μｍにしても、マスク材２３でチャネル接続領域４に対応する開口部のみを塞ぐことは可能である。マスク材２３及びマスク材２２を用いて、例えば窒素イオンをイオン注入することによりｎ+型ソース領域３を形成する。ソース領域３の不純物濃度は、好ましくは１×１０18〜１×１０20ｃｍ-3、さらに好ましくは５×１０18〜３×１０19ｃｍ-3に形成される。また、ソース領域３の深さは好ましくは０．１〜１μｍ、さらに好ましくは０．２〜０．４μｍになるように注入量と注入エネルギーを決めて作成する。
【００２１】
ここで、ソース領域３の不純物濃度は、電極と良好なオーミック接触を得るという観点から、できる限り高濃度であることが望ましい。しかし、不純物イオンを高濃度にイオン注入することによって一般に結晶欠陥が生じる。そして結晶欠陥の発生を防ぐためには、不純物濃度として１０19ｃｍ-3前後が最大値となる。そのため不純物濃度を５×１０18〜３×１０19ｃｍ-3、またイオン注入後の製造工程で除去される表面部分の厚さを考慮して、膜厚を０．２〜０．４μｍ に選んでいる。
【００２２】
次に図５に示される工程においては、写真製版技術によりマスク材２４を形成する。マスク材２４は、チャネル接続領域４、チャネル領域１１を開口するように形成する。マスク材２４を用いて、例えば窒素イオンをイオン注入する。このイオン注入は、チャネル領域１１にチャネルが形成され、半導体装置がＯＮ状態となるゲート電圧を制御するためのものである。ここで、注入量が多すぎるとゲート電圧が０ＶでもＯＮ状態となるノーマリオンの電界効果トランジスタとなり使用できなくなる。また注入量が少なすぎるとＯＮ状態となるゲート電圧が高くなりすぎる。
【００２３】
本実施の形態では、チャネル領域１１の不純物濃度は、好ましくは５×１０15〜５×１０17ｃｍ-3、さらに好ましくは１×１０16〜２×１０17ｃｍ-3で、チャネル接続領域の不純物濃度よりも低い濃度で形成されている。そして、チャネル領域１１の深さは好ましくは０．１〜１μｍ、さらに好ましくは０．２〜０．４μｍになるように注入量と注入エネルギーを決めて作成する。図９は、ゲートに電圧を印加しない状態で、ソース・ドレイン間に電流が流れない状態（ノーマリオフ）となるチャネル領域１１の厚さｄ（横軸）と不純物濃度Ｎ（縦軸）との関係を示す図である。ここで図９は、ゲート酸化膜６とチャネル領域１１の界面は、理想状態（界面準位、固定電荷がない状態）と仮定している。本実施の形態では、界面準位及び固定電荷の影響を考慮して、不純物濃度を１×１０16〜２×１０17ｃｍ-3のうちチャネル接続領域４の不純物濃度より低くなるように、また厚さを０．２〜０．４μｍに選んでいる。
【００２４】
次に図６に示される工程においては、熱酸化法等によりゲート酸化膜６をドリフト領域２上に形成する。そしてゲート酸化膜６上に、例えばポリシリコンからなるゲート電極７を形成する。ゲート電極７は、少なくともチャネル領域１１及びチャネル形成領域４に対向するように形成する。次に、例えばＣＶＤ酸化膜からなる層間絶縁膜８を、ゲート電極７及びゲート酸化膜６を覆うように形成する。そして、ソース領域３とコンタクトが取れるようにコンタクトホール１２を開口する。この時、ゲート電極７、及びベース領域５とコンタクトがとれるように層間絶縁膜８及びゲート酸化膜６を開口する（図示せず）。
【００２５】
ソース領域３とゲート電極７に電圧を印加できるように、層間絶縁膜８上に例えばアルミニウム配線により配線と外部出力パッド（図示せず）を形成する。またこの時、ソース領域３とベース領域５を、同電位となるようにアルミニウム配線で接続する。若しくは、ソース領域３とベース領域５の隣接した部分に層間絶縁膜８の開口部を設けて、同一の電極で接続する。ＳｉＣ基板１の裏面には、例えばニッケルと金を成膜してドレイン電極１０を形成し、図１に示したような構造を形成する。
【００２６】
なお、本実施の形態ではマスク材２１，２２，２３，２４の順で、イオン注入によりｐ型若しくはｎ型の不純物層を形成する例について説明したが、イオン注入の順番は異なっていてもよい。
【００２７】
次に本実施の形態に係る半導体装置の動作について説明する。まず、チャネル領域１１は、ベース領域５とのビルトインポテンシャルにより空乏化している。従って、ソース電極９とドレイン電極１０間に高電圧を印加しても、ゲート電極７に電圧を印加していない状態では、チャネルは形成されないので電子は流れずＯＦＦ状態である。ゲート電極７に正電圧を印加すると、チャネル領域１１が電子蓄積層となり、ソース領域３からチャネル領域１１−チャネル接続領域４−ドリフト領域２−ＳｉＣ基板１−ドレイン電極１０の経路で電子が流れるようになり、半導体装置はＯＮ状態になる。
【００２８】
以上説明したように、チャネル接続領域４を形成後、マスク材２２のうちチャネル接続領域４部分の開口部を塞ぐことで、ソース領域３の形成時に、チャネル接続領域４に不純物が注入されないようにしている。そのため、チャネル接続領域４の不純物濃度をソース領域３よりも低い最適値に設定することが可能になる。半導体装置がＯＦＦ状態でドレイン電極１０に高電圧を印加したとき、チャネル接続領域４の不純物濃度が低いため、チャネル接続領域４の不純物濃度が高い場合に比べて空乏層の伸びが大きくなる。そのため、ゲート酸化膜６に印加される電圧を低下させることができる。
【００２９】
本実施の形態では、チャネル接続領域４の不純物濃度を１×１０16〜２×１０17ｃｍ-3の範囲にしている。その結果、ドレイン電極１０に高電界を印加しても、ゲート酸化膜６に印加される電界を４ＭＶ／ｃｍ以下に弱めることが可能となる。その結果、トンネル電流の発生を抑えられるので、ドレイン電極に高電圧を印加することができる。
【００３０】
なお、本導体装置がＯＮ状態では、ゲート電極４にゲート電圧が印加されているため、ゲート電極４−ドレイン電極１０間の電圧は低くなる。ゲート酸化膜６への印加電圧は低くなるので、ゲート酸化膜６に高電圧が印加される問題はない。また、本実施の形態は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の他のパワーデバイスに適用することができる。
【００３１】
実施の形態２．
図１０から図１２は本実施の形態にかかる半導体装置の製造方法を示す断面図である。図１０に示された工程では、実施の形態１の図２に示された工程と同様に、マスク材２１を用いてイオン注入を行い、ベース領域５を形成する。
【００３２】
図１１に示された工程では、まず、写真製版技術によりマスク材２２を形成する。マスク材２２は、ソース領域３とチャネル接続領域４に相当する部分が開口した形状を有している。また、マスク材２２は、例えばＣＶＤ法により、酸化珪素膜（ＳｉＯ2）、又は窒化珪素膜（ＳｉＮ）を成膜し、若しくはスパッタ法によりアルミニウム膜（Ａｌ）等の金属膜を成膜し、写真製版技術を用いて所望の形状に形成する。マスク材２２を形成後、マスク材２２上にソース領域３の開口部を塞ぐようにマスク材２５（第３のマスク）を形成する。そして、マスク材２２及びマスク材２５を用いて、チャネル接続領域４のみにイオン注入を行う。イオン注入によりチャネル接続領域４を形成後、マスク材２５のみを除去する。
【００３３】
図１２に示された工程では、マスク材２２上にチャネル接続領域４の開口部のみを塞ぐようにマスク材２３を形成する。そして、マスク材２２及びマスク材２３を用いて、ソース領域３のみにイオン注入を行い、ソース領域３を形成する。そしてマスク材２２、２３を除去後、実施の形態１と同様に、通常の工程にしたがって半導体装置を完成する。
【００３４】
以上のように構成されているので、本実施の形態でも、実施の形態１と同様の効果を有する。さらに、本実施の形態においては、ソース領域３とチャネル接続領域４のイオン注入を異なる工程で行っている。その結果、ソース領域３及びチャネル接続領域４の不純物濃度を、それぞれ全く独立に最適値に設定することが可能になる。
【００３５】
なお、イオン注入の順序は上記の順序に限定されるものではない。例えば、ソース領域３を形成した後にチャネル接続領域４を形成するようにしてもよい。
【００３６】
実施の形態３．
図１３は本実施の形態に係る半導体装置の構造を示す断面図である。本実施の形態では、チャネル領域１１上に形成されたｎ型のＳｉＣチャネルエピタキシャル層（エピタキシャル層）３１をさらに備えている。ＳｉＣチャネルエピタキシャル層（以下単にチャネルエピ層と称する）３１の不純物濃度は、５×１０15〜２×１０17ｃｍ-3で、厚さは０．１〜２μｍに形成されている。
【００３７】
次に製造方法について説明する。実施の形態１の図５に示した工程まで同様に製造する。そして図５に示した工程後に、エピタキシャル成長法により、エピタキシャル成長膜３０をドリフト層２上に形成する（図１４参照）。そして、チャネル接続領域４及びソース領域１１を覆うように、写真製版技術を用いてエピタキシャル成長膜３０を整形し、チャネルエピ層３１を形成する。その後、実施の形態１に説明した工程に従ってゲート酸化膜６、ゲート電極７等を作成し、半導体装置を完成する。
【００３８】
以上説明したように構成されているので、本実施の形態においても実施の形態１と同様の効果を有する。さらに、本実施の形態では、電子は高品質なチャネルエピ層３１を流れるため、電子の移動度が向上し、ＯＮ抵抗を下げることが可能になる。また、ゲート電圧は、チャネルエピ層３１の濃度と厚さで決定されるので、ゲート電圧を制御するためのイオン注入工程（図５参照）を省略することが可能になる。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】ドリフト領域の不純物濃度に対して実現される半導体装置の耐圧及びその耐圧が印加された場合に必要なドリフト領域の厚さを示す図である。
【図８】ゲート酸化膜下の不純物濃度とゲート酸化膜に印加される最大電界値の関係を示す図である。
【図９】ゲートに電圧を印加しない状態で、ソース・ドレイン間に電流が流れない状態となるチャネル領域の厚さと不純物濃度との関係を示す図である。
【図１０】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４０】
１  ＳｉＣ基板、２  ドリフト領域、３ソース領域、４  チャネル接続領域、５  ベース領域、１１  チャネル領域、３１  チャネルエピ層。
【図１】
0004620368.tif 000002
【図２】
0004620368.tif 000003
【図３】
0004620368.tif 000004
【図４】
0004620368.tif 000005
【図５】
0004620368.tif 000006
【図６】
0004620368.tif 000007
【図７】
0004620368.tif 000008
【図８】
0004620368.tif 000009
【図９】
0004620368.tif 000010
【図１０】
0004620368.tif 000011
【図１１】
0004620368.tif 000012
【図１２】
0004620368.tif 000013
【図１３】
0004620368.tif 000014
【図１４】
0004620368.tif 000015