(57)【特許請求の範囲】
【請求項１】
１ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、
前記ＭＩＳトランジスタの拡散層間に配置されたチャネル形成のための第１のゲートとは別に、前記半導体層の電位を容量結合により制御するためその表面が蓄積状態あるいは空乏状態になるような固定電位を与えられ、前記メモリセルへのデータ書き込み、その後のデータ保持及びデータ読み出しにおいてその固定電位が終始一定に維持される第２のゲートが設けられ、
前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを記憶し、
前記ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタの前記拡散層の一方がビット線に、第２の方向に並ぶＭＩＳトランジスタの第１のゲートがワード線に、前記ＭＩＳトランジスタの前記拡散層の他方が第１の固定電位に、前記ＭＩＳトランジスタの第２のゲートが第２の固定電位にそれぞれ接続されてメモリセルアレイが構成され、データ書き込み時、前記第１の固定電位を基準電位として、選択ワード線に前記基準電位より高い第１の制御電位を与え、非選択ワード線に前記基準電位より低い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より高い第３の制御電位及び前記基準電位より低い第４の制御電位を与えるようにしたことを特徴とする半導体メモリ装置。
【請求項２】
前記半導体層は、半導体基板上に絶縁膜により分離されて形成されたものであり、前記第１のゲートは、前記半導体層の上部にワード線として連続的に配設され、前記第２のゲートは、前記半導体層の下部に前記ワード線と並行する配線として形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記半導体層は、半導体基板上に絶縁膜により分離されて形成されたものであり、前記第１のゲートは、前記半導体層の上部にワード線として連続的に配設され、前記第２のゲートは、前記半導体層の下部に、全メモリセルをカバーする共通ゲートとして形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記第２のゲートは、前記絶縁膜中に埋設されてゲート絶縁膜を介して前記半導体層に対向する多結晶シリコン膜であることを特徴とする請求項２又は３記載の半導体メモリ装置。
【請求項５】
前記第２のゲートは、前記絶縁膜を介して前記半導体層に対向するように前記半導体基板の表面部に形成された高濃度不純物拡散層であることを特徴とする請求項２又は３記載の半導体メモリ装置。
【請求項６】
前記半導体層は、半導体基板上に形成された柱状半導体であり、前記第１のゲート及び第２のゲートは、前記柱状半導体層の両側面に対向するように形成され、前記拡散層の一方が前記柱状半導体の上面に、前記拡散層の他方が前記柱状半導体の下部に形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置に関する。
【背景技術】
【０００２】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ２の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ２としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ２や４Ｆ２の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている（特許文献１及び非特許文献１乃至３参照）。
【０００５】
非特許文献１のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。特許文献１のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。非特許文献２のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。非特許文献３のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。
【０００６】
しかし、非特許文献１のメモリセルは構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。特許文献１のメモリセルは、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。非特許文献２のメモリセルでは、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。非特許文献３のメモリセルは特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【非特許文献１】JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344)
【特許文献１】特開平３−１７１７６８号公報
【非特許文献２】Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICES,VOL.37,MAY,1990,pp1373-1382)
【非特許文献３】Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM93,pp635-638)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
この発明に係る半導体メモリ装置は、１ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、前記ＭＩＳトランジスタの拡散層間に配置されたチャネル形成のための第１のゲートとは別に、前記半導体層の電位を容量結合により制御するためその表面が蓄積状態あるいは空乏状態になるような固定電位を与えられ、前記メモリセルへのデータ書き込み、その後のデータ保持及びデータ読み出しにおいてその固定電位が終始一定に維持される第２のゲートが設けられ、前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを記憶することを特徴とする。
【０００９】
この発明において具体的にメモリセルアレイは、前記ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタの前記拡散層の一方がビット線に、第２の方向に並ぶＭＩＳトランジスタの第１のゲートがワード線に、前記ＭＩＳトランジスタの前記拡散層の他方が第１の固定電位に、前記ＭＩＳトランジスタの第２のゲートが第２の固定電位にそれぞれ接続されてメモリセルアレイが構成され、データ書き込み時、前記第１の固定電位を基準電位として、選択ワード線に前記基準電位より高い第１の制御電位を与え、非選択ワード線に前記基準電位より低い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より高い第３の制御電位及び前記基準電位より低い第４の制御電位を与えることにより、ビット単位でのデータ書き換えが可能になる。ＭＩＳトランジスタがｐチャネル型の場合には、基準電位と各制御電位の関係を逆にすればよい。
【００１０】
第２のゲートに与える第２の固定電位は、例えば半導体層の第２のゲート側表面が蓄積状態（フラットバンド状態を含む）になるように設定される。このとき、第２のゲート側にはゲート絶縁膜で決まる容量が接続されたことになる。或いは、第２の固定電位を、半導体層の第２のゲート側の表面が反転層が形成されない範囲で空乏状態になるように設定してもよい。この場合、第２のゲート側のゲート絶縁膜が実質的に厚くなったと等価になる。具体的に、第２の固定電位として、表面を蓄積状態にするような基準電位より低い電位を与えることができる。
【００１１】
この発明によると、一つのメモリセルは、フローティングの半導体層を持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ２と小さくすることができる。トランジスタの拡散層の１つには固定電位に接続され、拡散層のもう一方に接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し、書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。また、トランジスタのボディに対向する第２のゲートには、拡散層の１つに与える基準電位より低い電位を与えてボディと容量結合させることによって、第１のゲートによるボディに対する容量結合比を最適化して、“０”，“１”データのしきい値電圧差を大きくすることができる。
【００１２】
この発明において具体的に、半導体層は、半導体基板上に絶縁膜により分離されて形成されたＳＯＩ構造を持つものとする。この場合、第１のゲートは、半導体層の上部にワード線として連続的に配設され、第２のゲートは、半導体層の下部にワード線と並行する配線として、或いは、全メモリセルをカバーする共通ゲートとして形成される。また、第２のゲートは、半導体基板と半導体層を分離する絶縁膜中に埋設されてゲート絶縁膜を介して半導体層に対向する多結晶シリコン膜により構成することができる。或いはまた、第２のゲートは、半導体基板と半導体層を分離する絶縁膜を介して半導体層に対向するように、半導体基板の表面部に形成された高濃度不純物拡散層により構成することもできる。
【００１３】
更に、この発明において、半導体層は、半導体基板上に形成された柱状半導体とすることもできる。この場合、第１のゲート及び第２のゲートは、柱状半導体層の両側面に対向するように形成され、拡散層の一方が柱状半導体の上面に、拡散層の他方が前記柱状半導体の下部に形成される。
【００１４】
更にこの発明において、第２のゲートと半導体層の間の第２のゲート絶縁膜の膜厚を調整することにより、チャネルボディと第２のゲートとの間の容量を調整することができ、これにより、第１のゲートからのチャネルボディに対する容量結合比を最適化することができる。具体的に、第１のゲートと半導体層の間の第１のゲート絶縁膜に比べて、第２のゲートと半導体層の間の第２のゲート絶縁膜を厚く設定すれば、チャネルボディと第２のゲート間の容量がチャネルボディと第１のゲート間の容量に比べて小さくなる。これにより、“０”，“１”データのしきい値電圧差は小さくなるが、チャネルボディの電位の第１のゲートに対する追随性がよくなり、ワード線振幅を小さく抑えることができ、微細化にとって好ましい。
【発明の効果】
【００１５】
本発明によれば、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、この発明の実施の形態を説明する。図１はこの発明によるＤＲＡＭの単位メモリセルの基本断面構造を示し、図２はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＩＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ドレイン、ソース拡散層１４，１５が形成されている。
【００１７】
ドレイン、ソース１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるボディ領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。このメモリセルＭＣをマトリクス配列する場合、ゲート１３はワード線ＷＬに接続され、ソース１５は固定電位線（接地電位線）に接続され、ドレイン１４はビット線ＢＬに接続される。
【００１８】
図３は、メモリセルアレイのレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’，Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２１により素子分離されて配列される。或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。ゲート１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬと交差するように配設される。
【００１９】
これにより、各トランジスタのボディ領域であるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ２となる。
【００２０】
このｎチャネル型ＭＩＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＩＳトランジスタのボディ領域（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。即ち、トランジスタを５極管領域で動作させることにより、ドレイン１４から大きな電流を流し、ドレイン１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態を例えばデータ“１”とする。ドレイン１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。
【００２１】
データ“０”，“１”は、チャネルボディの電位の差として、従ってトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わらない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２２】
データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”との関係で図５のようになる。従ってデータ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２３】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２４】
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。
【００２５】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのボディのみからホールを放出させるには、ワード線ＷＬとボディの間の容量結合が本質的になる。データ“１”でボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのボディからドレインにホール電流が、ドレインからボディに電子電流が流れるが、ボディにホールが注入されることはない。
【００２６】
より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。
【００２７】
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、ボディに過剰のホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、ボディに過剰ホールが保持されていない“０”データが再度書き込まれる。
【００２８】
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってボディが負電位に保持されて、インパクトイオン化は起こらない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。
【００２９】
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、ボディのホールが放出される。“１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、ボディに過剰ホールが注入保持される。
【００３０】
図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。或いは、ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。そして、時刻ｔ２でビット線に電流を供給する。これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。これにより“１”，“０”データが判別される。
【００３１】
そして、時刻ｔ３で、読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、ボディに過剰ホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、ボディに過剰ホールのない“０”データが再度書き込まれる。時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。
【００３２】
図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、ボディの過剰ホールが放出される。“１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、ボディに過剰ホールが注入保持される。
【００３３】
以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのチャネルボディを持つ単純なＭＯＳトランジスタにより構成され、４Ｆ２のセルサイズが実現可能である。また、フローティングのボディの電位制御は、ゲート電極からの容量結合を利用しており、ソースも固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬで行われ、簡単である。更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。また、メモリセルの製造プロセスも簡単である。
【００３４】
また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。
【００３５】
更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングのボディにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。これは記憶保持特性を劣化させる。これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。
【００３６】
ここまでに説明した基本的なＤＲＡＭセルにおいて、チャネルボディの電位の差として記憶されるデータ“０”，“１”のしきい値電圧差をどれだけ大きくとれるかがメモリ特性にとって重要になる。この点に関してシミュレーションを行った結果によると、ゲートからの容量結合によるチャネルボディの電位制御を伴うデータ書き込みに際して、書き込み直後の“０”，“１”データのボディ電位差に比べて、その後のデータ保持状態での“０”，“１”データのボディ電位差が小さくなることが明らかになった。そのシミュレーション結果を次に説明する。
【００３７】
デバイス条件は、ゲート長Ｌｇ＝０．３５μｍ、ｐ型シリコン層１２は厚さがｔＳｉ＝１００ｎｍ、アクセプタ濃度がＮＡ＝５×１０17／ｃｍ３であり、ソース１４及びドレイン１５のドナー濃度がＮＤ＝５×１０20／ｃｍ３、ゲート酸化膜厚がｔｏｘ＝１０ｎｍである。
【００３８】
図１６は、“０”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電位Ｖｇ、ドレイン電位Ｖｄ、及びチャネルボディの電位ＶＢを示している。図１７は同じく、“１”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャネルボディ電圧ＶＢを示している。また、時刻ｔ６−ｔ７のデータ読み出し動作における“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓを描くと、図１８のようになる。但し、チャネル幅Ｗとチャネル長ＬをＷ／Ｌ＝０．１７５μｍ／０．３５μｍとし、ドレイン・ソース間電圧をＶｄｓ＝０．２Ｖとしている。
【００３９】
図１８から、“０”書き込みセルのしきい値電圧Ｖｔｈ０と“１”書き込みセルのしきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．３２Ｖとなっている。以上の解析結果から、問題になるのは、図１６及び図１７において、“０”書き込み直後（時刻ｔ３）のボディ電位がＶＢ＝−０．７７Ｖ、“１”書き込み直後のボディ電位がＶＢ＝０．８５Ｖであり、その差が１．６２Ｖであるのに対し、データ保持状態（時刻ｔ６）では、“０”書き込みセルのボディ電位がＶＢ＝−２．０４Ｖ、“１”書き込みセルのボディ電位がＶＢ＝−１．６Ｖであり、その差が０．４４Ｖと書き込み直後より小さくなっていることである。
【００４０】
このように書き込み直後に比べて、その後のデータ保持状態でのボディ電位のデータによる差が小さくなる要因は、二つ考えられる。その一つは、ゲートからボディへの容量カップリングがデータにより異なることである。“０”書き込み直後（ｔ３−ｔ４）では、ドレインは−１．５Ｖであるが、“１”書き込み直後ではドレインが２Ｖである。従って、その後ゲート電位Ｖｇを下げたとき、“１”書き込みセルではチャネルが容易に消失し、ゲート・ボディ間の容量が顕在化して、次第にボディにホールが蓄積されて容量が大きくなる。一方、“０”書き込みセルではチャネルが容易には消失せず、ゲート・ボディ間容量が顕在化しない。
【００４１】
ゲート電位を下げ始めるより先にドレイン電位を２００ｍＶにリセットすれば、上述したアンバランスは解消されるかに思われる。しかしこの場合には、“０”書き込みを行ったセルでは、チャネルが形成された状態でドレイン電位が上昇して３極管動作による電流が流れる。そして、“０”書き込みにより折角下げたボディ電位が、ｎ型のドレイン及びチャネル反転層とｐ型のボディとの間の容量結合により上昇してしまい、好ましくない。
【００４２】
もう一つは、書き込み後の時刻ｔ４−ｔ５の間で、ソース或いはドレインとボディとの間のｐｎ接合の容量でボディ電位が影響され、これが“０”，“１”データの信号量を減らす方向に作用することである。
【００４３】
そこでこの発明においては、上記基本ＤＲＡＭセルに対して、チャネル形成の制御を行うためのゲート（第１のゲート）とは別に、チャネルボディを容量結合により電位制御するためのゲート（第２のゲート）を付加する。第２のゲートは、チャネルボディとの間の容量を確保するためには、第２のゲート側の表面が蓄積状態（フラットバンド状態を含む）になるように、例えばソースに与えられる基準電位より低い電位（ｎチャネルの場合であれば、負電位）に固定すればよい。或いは、第２のゲートに、第２のゲート側の表面が反転層が形成されない範囲で空乏状態になるような固定電位を与えることもできる。これにより、実質的に第２のゲート側のゲート絶縁膜厚を大きくしたと等価になる。以下に具体的な実施の形態を説明する。
【００４４】
［実施の形態１］図１９は、この発明の実施の形態によるＤＲＡＭセル構造を、図１に対応させて示している。基本構造は、図１と同様であり、図１と異なる点は、チャネル制御を行う第１のゲート１３とは別に、シリコン層１２にゲート絶縁膜１９を介して対向して容量結合する第２のゲート２０が酸化膜１１に埋め込まれている点である。具体的にゲート絶縁膜１９は、第１のゲート１３側のゲート絶縁膜１６と同じ膜厚とする。
【００４５】
実際のセルアレイ構成では、後に説明するように、第１のゲート１３はワード線として連続的に形成され、第２のゲート２０はこれと並行する配線として配設される。第２のゲート２０には、例えば負の固定電位が与えられる。
【００４６】
［実施の形態２］図２０は、別の実施の形態によるＤＲＡＭセルの構造である。図１９の実施の形態と異なりこの実施の形態では、第２のゲート２０は、配線としてパターニングされず、セルアレイ領域全体をカバーするように共通のゲート（バックプレート）として配設される。この様な構造とすれば、第２のゲート２０と第１のゲート１３の位置合わせが不要であり、製造プロセスが簡単になる。
【００４７】
次に、上記した実施の形態１，２のＤＲＡＭセルについて、先に基本ＤＲＡＭセルについて行ったと同様のシミュレーションを行った結果を説明する。デバイス条件は、第２のゲート２０がｐ+型多結晶シリコンであり、−２Ｖに電位固定する。ゲート絶縁膜１９は第１のゲート１３側のゲート絶縁膜１６と同じ１０ｎｍ厚、その他の条件も先の基本ＤＲＡＭセルの場合と同じである。
【００４８】
図２１は、“０”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電位Ｖｇ、ドレイン電位Ｖｄ、及びチャネルボディの電位ＶＢを示している。図２２は同じく、“１”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャネルボディ電圧ＶＢを示している。
【００４９】
図２１及び図２２において、“０”書き込み直後（時刻ｔ３）のボディ電位がＶＢ＝−０．８２Ｖ、“１”書き込み直後のボディ電位がＶＢ＝０．８４Ｖであり、その差が１．６６Ｖである。これに対し、データ保持状態（時刻ｔ６）では、“０”書き込みセルのボディ電位がＶＢ＝−１．９８Ｖ、“１”書き込みセルのボディ電位がＶＢ＝−０．８６Ｖであり、その差は１．１２Ｖとなっている。これは、先の基本ＤＲＡＭセル構造の場合と比較して、書き込み直後とその後のデータ保持時の間で、ボディ電位の差の変化が小さくなっている。
【００５０】
図２３は、図１８に対応させて、時刻ｔ６−ｔ７のデータ読み出し動作における“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓを示している。これから、“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．８８Ｖである。従って、先の基本セル構造の場合に比べて、“０”，“１”データの間で大きな信号差が得られている。
【００５１】
図２４は、図１９のＤＲＡＭセル構造を用いた場合のメモリセルアレイのレイアウトを示している。図２５は図２４のＡ−Ａ’及びＢ−Ｂ’断面である。第１のゲート１３がワード線ＷＬ１として一方向に連続的に形成され、これに対応して、第２のゲート２０もワード線ＷＬ１と並行するワード線ＷＬ２として配設される。但し、ワード線ＷＬ２は前述のように電位固定される。その他の構成は、図３及び図４に示した基本ＤＲＡＭセルの場合と同様であり、４Ｆ２のセル面積を実現することができる。
【００５２】
上述のように、ＤＲＡＭセルのボディに対してバックゲート或いはバックプレートを設けてその電位を固定することにより、“０”，“１”データの間で大きなしきい値電圧差が得られることが明らかになった。しかしこの場合、ワード線の振幅が大きくなるおそれがある。これは、セルアレイの中で選択的な“０”データ書き込みを実現するためには、“１”データ書き込みセルのデータ保持状態でのボディ電位を、“０”データ書き込み直後のボディ電位レベル以下にしなければならないからである。
【００５３】
即ち、ビット線に共通接続されているＤＲＡＭセルのうち、選択ワード線を上げてこれにより選択されたセルで“０”データを書く場合、“１”データが書かれている非選択セルでデータを保持するためには、非選択ワード線の電位を十分に下げることが必要になる。また、バックゲート或いはバックプレートでボディに容量結合させていることは、相対的にフロントゲート（第１のゲート）からボディに対する容量結合を小さくすることになるから、その分ワード線振幅を大きくすることが必要になる。
【００５４】
以上のことから、第１のゲートと第２のゲートのチャネルボディに対する容量結合の大きさを最適状態に設定することが必要になる。そのためには、第２のゲート２０とシリコン層１２の間の第２のゲート絶縁膜１９の膜厚を、第１のゲート１３とシリコン層１２の間の第１のゲート絶縁膜１６の膜厚との関係で最適化すればよい。この点を考慮をした実施の形態を以下に説明する。
【００５５】
［実施の形態３］図２６は、その様な実施の形態のＤＲＡＭセル構造を、図１９に対応させて示している。上記実施の形態１，２では、第１のゲート１３側のゲート絶縁膜１６と第２のゲート２０側のゲート絶縁膜１９を同じ膜厚としたのに対してこの実施の形態では、第１のゲート１３側のゲート絶縁膜１６の膜厚１２．５ｎｍに対して、第２のゲート２０側のゲート絶縁膜１９を３７．５ｎｍと厚くしている。
【００５６】
その他のデバイス条件を先の実施の形態の場合と同じとして、そのミュレーション結果を図２７及び図２８に示す。但し、ワード線振幅（Ｖｇ）は先の実施の形態の場合と異なり、書き込み時のＨレベルを３Ｖ、データ保持時のＬレベルを−０．５Ｖとしている。図２７では、書き込み直後からの電位変化のみ示している。また図２９は、データ保持状態からデータ読み出しの間のセルのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓの関係を示している。
【００５７】
図２９の結果から、“０”データと“１”データのしきい値電圧の差は、ΔＶｔｈ＝０．６２Ｖである。先の実施の形態の場合に比べて、しきい値電圧差は小さくなるが、第１のゲート側の容量が相対的に第２のゲート側の容量より大きくなるため、ワード線振幅を小さして、同様の動作が可能になる。また、ワード線振幅を小さくすることにより、トランジスタの耐圧による制限内での動作が容易になる。
【００５８】
［実施の形態４］図３０は、別の実施の形態によるＤＲＡＭセルアレイのレイアウトを示し、図３１はそのＡ−Ａ’断面を示している。ここまでの実施の形態では、フローティングのチャネルボディを持つトランジスタを作るためにＳＯＩ基板を用いたのに対し、この実施の形態では、いわゆるＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造を利用して、フローティングのチャネルボディを持つ縦型ＭＩＳトランジスタによりＤＲＡＭセルを構成する。
【００５９】
シリコン基板１０には、ＲＩＥにより、縦横に走る溝を加工して、ｐ型柱状シリコン３０が配列形成される。これらの各柱状シリコン３０の両側面に対向するように、第１のゲート１３と第２のゲート２０が形成される。第１のゲート１３と第２のゲート２０は、図３１の断面において、柱状シリコン３０の間に交互に埋め込まれる。第１のゲート１３は、側壁残しの技術により、隣接する柱状シリコン３０の間で隣接する柱状シリコン３０に対して独立したゲート電極として分離形成される。一方第２のゲート２０は、隣接する柱状シリコン３０の間にこれらが共有するように埋め込まれる。第１，第２のゲート１３，２０はそれぞれ、第１，第２のワード線ＷＬ１，ＷＬ２として連続的にパターン形成される。
【００６０】
柱状シリコン３０の上面にｎ型ドレイン拡散層１４が形成され、下部には全セルで共有されるｎ型ソース拡散層１５が形成される。これにより、各チャネルボディがフローティングである縦型トランジスタからなるメモリセルＭＣが構成される。ゲート１３，２０が埋め込まれた基板には層間絶縁膜１７が形成され、この上にビット線１８が配設される。この実施の形態の場合も、第２のゲート２０に固定電位を与えて、先の各実施の形態と同様の動作ができる。
【００６１】
［実施の形態５］図３２は、更に別の実施の形態によるＤＲＡＭセル構造を、図１９或いは図２０に対応させて示している。この実施の形態の場合、分離用のシリコン酸化膜１１を薄くして、これをそのままゲート絶縁膜として用いている。そして、シリコン基板１０の酸化膜１１側の表面部に高濃度のｐ+型拡散層を形成してこれを第２のゲート２０としている。この実施の形態によっても先の各実施の形態と同様の動作ができる。
【００６２】
ここまでの実施の形態では、第１のゲートと第２のゲートとは半導体層を挟んで対向するように配置している。即ち、図１９，図２０，図３２の実施の形態では、シリコン層１２の上下に第１及び第２のゲート１，２０を配置し、図３０，図３１の実施の形態では、柱状シリコンの３０の両側面に第１及び第２のゲート１３，２０を配置している。しかし第１，第２のゲートの配置はこれらの実施の形態に限られない。例えば、図には示さないが、半導体層の第１のゲートが対向する面と直交する面に第２のゲートを対向させるように、横方向にメモリセルを分離する素子分離領域に第２のゲートを配置することもできる。
【００６３】
以上述べたようにこの発明によれば、一つのメモリセルは、フローティングの半導体層を持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ２と小さくすることができる。トランジスタのソースは固定電位に接続され、ドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。トランジスタのボディに対向する第２のゲートには、ボディと容量結合させることによって、第１のゲートによるボディに対する容量結合比を最適化して、“０”，“１”データのしきい値電圧差を大きくすることができる。
【図面の簡単な説明】
【００６４】
【図１】この発明によるＤＲＡＭセルの基本構造を示す断面図である。
【図２】同ＤＲＡＭセルの等価回路である。
【図３】同ＤＲＡＭのメモリセルアレイのレイアウトである。
【図４】図３のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。
【図６】同ＤＲＡＭセルの読み出し方式を説明するための図である。
【図７】同ＤＲＡＭセルの他の読み出し方式を説明するための図である。
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１２】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図１３】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１４】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１５】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１６】同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図１７】同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図１８】同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。
【図１９】この発明の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図２０】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図２１】同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図２２】同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図２３】同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。
【図２４】図１９のＤＲＡＭセルを用いたセルアレイのレイアウトである。
【図２５】図２４のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図２６】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【図２７】同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図２８】同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。
【図２９】同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。
【図３０】他の実施の形態によるＤＲＡＭセルを用いたセルアレイのレイアウトである。
【図３１】図３０のＡ−Ａ’断面図である。
【図３２】他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。
【符号の説明】
【００６５】
１０…シリコン基板、１１…シリコン酸化膜、１２…ｐ型シリコン層、１３…第１のゲート、１４…ドレイン拡散層、１５…ソース拡散層、２０…第２のゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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