(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、上記半導体基板内に形成されソース・ドレイン領域として機能する第１，第２の不純物拡散領域とを有する電界効果型トランジスタを備えた半導体装置であって、
上記半導体基板及びゲート電極の上に形成された第１の層間絶縁膜と、
上記第１の層間絶縁膜を貫通してそれぞれ上記第１，第２の不純物拡散領域に接続される導電性の第１，第２のプラグと、
上記第１のプラグに接続されるとともに、上記第１の層間絶縁膜の上に延び、且つ、上記第２のプラグにオーバーラップするように形成された配線と、
上記第１の層間絶縁膜および上記第２のプラグと上記配線との間に介設され上記配線に対する高いエッチング選択比を有し、シリコン窒化膜により構成された配線下敷き絶縁膜と、
上記配線下敷き絶縁膜及び上記配線の上に形成され、シリコン酸化膜により構成された第２の層間絶縁膜と、
上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通して上記第２のプラグに接続される導電性の第３のプラグとを備え、
上記配線の上面及び側面が上記第２の層間絶縁膜に対して高いエッチング選択比を有するシリコン窒化膜で覆われていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第１及び第２のプラグの上部の横断面積は上方に向かって拡大していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
上記第２のプラグのみの上部の横断面積が上方に向かって拡大していることを特徴とする半導体装置。
【請求項４】
請求項１，２又は３記載の半導体装置において、
上記第１及び第２のプラグは多結晶シリコンにより構成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
上記第１及び第２のプラグの上に形成されたシリサイド膜をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１，２，３，４又は５記載の半導体装置において、
上記第１の層間絶縁膜は、シリコン酸化膜により構成されていることを特徴とする半導体装置。
【請求項７】
請求項１，２，３，４，５又は６記載の半導体装置において、
上記電界効果型トランジスタのゲート電極の上面および側面が上記第１の層間絶縁膜に対して高いエッチング選択比を有する絶縁膜で覆われていることを特徴とする半導体装置。
【請求項８】
請求項１，２，３，４，５，６又は７記載の半導体装置において、
上記電界効果型トランジスタは、ＤＲＡＭのメモリセルトランジスタであり、上記配線は、ＤＲＡＭのビット線であり、上記第３のプラグは、ＤＲＡＭのストレージ電極につながっていて、上記第２及び第３のプラグが、ＤＲＡＭのストレージノードコンタクトとして機能することを特徴とする半導体装置。
【請求項９】
半導体基板の一部に、電界効果型トランジスタのゲート電極と、ソース・ドレイン領域として機能する第１，第２の不純物拡散領域とを形成する第１の工程と、
基板上に第１の層間絶縁膜を形成する第２の工程と、
上記第１の層間絶縁膜を貫通して上記第１，第２の不純物拡散領域に到達する第１，第２の接続孔を形成する第３の工程と、
上記第１，第２の接続孔内に導電性材料を埋め込んでなる第１，第２のプラグを形成する第４の工程と、
上記第１の層間絶縁膜及び第１，第２のプラグの上に配線に対するエッチング選択比の高い材料であるシリコン窒化物からなる配線下敷き絶縁膜を形成した後、該配線下敷き絶縁膜を貫通して上記第１のプラグに到達する開口を形成する第５の工程と、
上記開口を含む基板上に導体膜を堆積した後、該導体膜をパターニングして、上記第１のプラグに接続される配線を形成すると共に上記第２のプラグにオーバーラップするように形成する第６の工程と、
上記第６の工程の後、基板上にシリコン酸化物からなる第２の層間絶縁膜を形成する第７の工程と、
上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通して上記第２のプラグに到達する第３の接続孔を形成する第８の工程と、
上記第３の接続孔内に導電性材料を埋め込んで、上記第２のプラグに接続される第３のプラグを形成する第９の工程とを備え、
上記第６の工程では、上記導体膜の上に上記第２の層間絶縁膜に対する高いエッチング選択比を有するシリコン窒化膜を形成した後、上記導体膜及び上記シリコン窒化膜をパターニングすることにより、上記配線と配線上絶縁膜とを形成し、
上記第６の工程の後上記第７の工程の前に、基板上に上記第２の層間絶縁膜に対する高いエッチング選択比を有するシリコン窒化膜を堆積した後、異方性エッチングを行うことにより、上記配線上絶縁膜及び上記配線の側面に配線側壁絶縁膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
上記第３の工程では、エッチングマスクを用いた等方性エッチングにより上記第１，第２の接続孔の上部を椀状に形成した後、上記エッチングマスクを用いた異方性エッチングにより上記第１，第２の接続孔の下部をほぼストレート状に形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
上記第３の工程では、第１のエッチングマスクを用いた等方性エッチングにより上記第２の接続孔の上部を椀状に形成した後、第２のエッチングマスクを用いた異方性エッチングにより上記第１の接続孔全体及び上記第２の接続孔の下部をほぼストレート状に形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９，１０又は１１記載の半導体装置の製造方法において、
上記第４の工程では、上記導電性材料として多結晶シリコンを埋め込むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
上記第４の工程の後上記第５の工程の前に、上記第１，第２のプラグの上面付近に、シリサイド膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９，１０，１１，１２又は１３記載の半導体装置の製造方法において、
上記第１の工程では、上記電界効果型トランジスタのゲート電極の上面及び側面に、上記第１の層間絶縁膜に対する高いエッチング選択比を有する絶縁膜からなるゲート上絶縁膜及びゲート側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積化された半導体装置、特にＤＲＡＭのメモリーセルの構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化に伴うＬＳＩの高集積化はめざましく、現在デザインルールが０．１８μｍよりも微細なＬＳＩの製造技術に関する開発が行われるに至っている。このような微細な領域においては、半導体素子、例えばトランジスタのサイズよりも、むしろ素子を接続する配線構造の縮小が高集積化に対し重要となる。そのため、各配線間の距離を短縮すると共に、配線と下部の半導体素子を接続するコンタクト間の距離を短縮することが重要となる。
【０００３】
従来、例えばＭＯＳトランジスタのソース・ドレイン拡散層へのコンタクトとゲート電極との間の間隔は、両者の干渉を回避すべく、ゲート電極の側面上に形成される酸化膜側壁の幅とフォトリソグラフィー工程における合せずれとを加算した値以上の距離で形成されてきた。しかしながら、ＬＳＩの高集積化のためには、このような素子を安定動作させるために十分な距離をとることができなくなってきている。そのため、工程上のばらつきなどによってコンタクトが側壁酸化膜を削って形成されるおそれがある。また、側壁直下の不純物濃度の低い拡散層に直接接続されるため、コンタクト抵抗が高くなる、あるいは基板へのリーク電流が発生する等の不具合が生じている。さらに、最悪の場合には、コンタクトが直接ゲート電極と接続されてしまう。
【０００４】
そこで、この問題を解決するために、ゲート電極の上面および側面をシリコン窒化膜で覆うことによって、コンタクト窓の形成時に、コンタクト窓の開口領域が側壁あるいはゲート電極と重なった場合にも、層間絶縁膜を構成する酸化膜と窒化膜とのエッチング選択比により、側壁等がエッチングされないようにする技術が提案、実践されている。コンタクト窓は、下部のゲート電極および側壁の幅で自己整合的に規定される。すなわち、このような技術は、ゲート電極とのフォトリソグラフィー工程における合わせずれを考慮する必要がないことから、一般に自己整合コンタクト（ＳＡＣ：Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）形成技術と呼ばれている。
【０００５】
しかしながら、ＤＲＡＭのメモリーセルにおいては、さらに別の問題が起こっている。この問題について、図６を参照しながら説明する。
【０００６】
図６は、一般的なＤＲＡＭのメモリーセルの構造を示す断面図である。同図に示すように、半導体基板１００１には素子分離１００２が形成され、この素子分離１００２によって取り囲まれる領域が活性領域となっている。この活性領域には、ソース・ドレイン領域である第１不純物拡散領域１００４及び第２不純物活性領域１００５と、半導体基板１００１の上にゲート絶縁膜を介して形成されたゲート電極１００３と、ゲート電極１００３の上に形成されたゲート上窒化膜１０１５と、ゲート電極１００３の側面上に形成されたゲート側壁窒化膜１０１６とからなるメモリーセルトランジスタが設けられている。さらに、基板上には、酸化膜からなる第１層間絶縁膜１００６と、第１層間絶縁膜１００６の上に形成されたビット線１００８と、第１層間絶縁膜１００６を貫通してビット線１００８と第１不純物拡散領域１００４とを接続するビット線コンタクト１００７と、第１層間絶縁膜１００６の上に形成された酸化膜からなる第２層間絶縁膜１００９と、第２層間絶縁膜１００９の上に形成されたストレージ電極１０１１と、第１及び第２層間絶縁膜１００６，１００９を貫通してストレージ電極１０１１と第２不純物拡散領域１００５とを接続するストレージノードコンタクト１０１０と、ストレージ電極１０１１の表面上に形成された容量膜１０１２と、容量膜１０１２を挟んでストレージ電極１０１１と対向するように形成されたプレート電極１０１３とが設けられている。
【０００７】
一般的に、高集積化されたＤＲＡＭのメモリーセルにおいては、電荷蓄積容量を多くするため、同図に示すようなビット線１００８の上に容量部（ストレージ電極１０１１、容量膜１０１２及びプレート電極１０１３によって構成される部分）を形成する構造（ＣＯＢ：Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ）が主流となっている。そのため、ストレージ電極１０１１と第２不純物拡散領域１００５とを接続するストレージノードコンタクト１０１０を、ビット線１００８およびワードラインであるゲート電極１００３の間をぬって形成しなければならない。ゲート電極１００３に対しては、前述のＳＡＣ技術を用いてゲート上窒化膜１０１６及びゲート側壁窒化膜１０１６を形成することにより、互いの干渉を回避しながらストレージノードコンタクトを形成することができ、集積度を上げることができる。一方、ストレージノードコンタクト１０１０とビット線１００８との間の距離の縮小によりさらに集積度を上げようとすると、上述のようなフォトリソグラフィー工程の合わせずれを無視し、あるいは合わせマージンを小さくできることが好ましい。
【０００８】
そこで、ＩＥＤＭ’９６ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ２２−１，ｐ．５８９では、ストレージノードコンタクトとビット線との間に自己整合コンタクト技術を適用し、ビット線の周囲をシリコン窒化膜で覆うことにより、この問題を解決することが提案されている。また、ＩＥＤＭ’９６ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ２２−２，ｐ．５９３では、ビット線コンタクト形成部およびストレージノードコンタクト形成部のうち下部を広めの金属プラグで構成し、この各金属プラグ上にビット線およびストレージノードコンタクト下部のパッドを同時形成することが提案されている。その場合、両コンタクト又は一方のコンタクトの下部において、金属プラグの上にビット線の下方かつゲート電極の上方で傘状に拡大された形状を有するパッドを形成しておき、フォトリソグラフィー工程の合わせずれがあってもコンタクトが確実にパッドに接続されるようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記各文献に開示される技術においては、以下のような問題があった。
【００１０】
まず、前者の文献に開示される構造では、必ずしも自己整合技術としての作用効果を十分発揮できないことがある。図７は、ビット線１００８の上面上及び側面上に各々窒化膜からなるビット線上絶縁膜１０１７とビット線側壁窒化膜１０１８とを備えたＤＲＡＭメモリーセルのストレージノードコンタクト形成時における状態を示す断面図である。この場合、同図に示すように、コンタクト窓１０２０の深さ方向におけるほぼ中間付近にビット線１００８が存在するため、エッチングによるコンタクト窓１０２０の形成が進んで下半分の除去を行う段階に達すると、既に開口されたコンタクト窓１０２０の上部はスパッタ領域となる。すなわち、このような深い穴を掘る場合にはラジカルイオンのエネルギーが大きくなるので、たとえ窒化膜といえどもエッチング選択性がほとんどなくなり、ビット線１００８上の窒化膜１０１７，１０１８のうちコンタクト窓１０２０内に露出している部分は除去されてしまう。すなわち、後にコンタクト窓１０２０内に埋め込まれるストレージノードコンタクト１０１０とビット線１００８とが短絡するおそれがある。
【００１１】
一方、後者の文献に開示される構造では、金属プラグ上のパッドあるいはビット線形成時に、下部の金属プラグがエッチングされないよう、コンタクトサイズよりも露光工程の合せ分ほど大きなパッドおよびビット線を形成しなければならない。さらにビット線とパッドの間隔をあける必要があるために層間絶縁膜が厚くならざるを得ない等、さらなる高集積化を行うことが困難であるという問題があった。
【００１２】
本発明は斯かる点に着目してなされたものであり、その目的は、電極，配線やコンタクトを相互の干渉を回避しながら高密度に形成しうる手段を講ずることにより、高集積化されかつ信頼性の高い半導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明では、請求項１〜１０に記載されている半導体装置に関する手段と、請求項１１〜１８に記載されている半導体装置の製造方法に関する手段とを講じている。
【００１４】
本発明の半導体装置は、請求項１に記載されているように、半導体基板上に形成されたゲート電極と、上記半導体基板内に形成されソース・ドレイン領域として機能する第１，第２の不純物拡散領域とを有する電界効果型トランジスタを備えた半導体装置であって、上記半導体基板及びゲート電極の上に形成された第１の層間絶縁膜と、上記第１の層間絶縁膜を貫通してそれぞれ上記第１，第２の不純物拡散領域に接続される導電性の第１，第２のプラグと、上記第１のプラグに接続されるとともに上記第１の層間絶縁膜の上に延びる配線と、上記第１の層間絶縁膜と配線との間に介設され上記配線に対する高いエッチング選択比を有する配線下敷き絶縁膜と、上記配線下敷き絶縁膜及び上記配線の上に形成された第２の層間絶縁膜と、上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通して上記第１のプラグに接続される導電性の第３のプラグとを備えている。
【００１５】
これにより、配線と第１の層間絶縁膜との間に、配線下敷き絶縁膜が設けられているので、配線が第２プラグとオーバーラップしても、両者が接触することがなく、信頼性を高く維持しながらフォトリソグラフィー工程の合わせマージンを小さくすることが可能になる。また、配線下敷き膜が配線に対する高いエッチング選択比を有することから、配線のパターニング時における第２プラグのエッチングが確実に防止される構造となり、第３プラグと第２プラグとの接続の信頼性が高くなる。したがって、半導体装置の信頼性を高く維持しながら集積度の向上が可能になる。
【００１６】
請求項２に記載されているように、請求項１において、上記第１及び第２のプラグの上部の横断面積を上方に向かって拡大させておくことができる。
【００１７】
これにより、ゲート電極上方のスペースを利用して各プラグの上面の面積を拡大させることが可能になり、各プラグの上方の部材である配線や第３プラグを形成するためのフォトリソグラフィー工程の合わせマージンを低減できることで、半導体装置の集積度がさらに向上することになる。
【００１８】
請求項３に記載されているように、請求項１において、上記第２のプラグのみの上部の横断面積が上方に向かって拡大させておくことができる。
【００１９】
これにより、厚い第２の層間絶縁膜を貫通して形成されるためにより大きいフォトリソグラフィー工程の合わせマージンが要求される第２のプラグの上面の面積を大幅に拡大できるので、請求項２の作用がより顕著になる。
【００２０】
請求項４に記載されているように、請求項１，２又は３において、上記第１及び第２のプラグを多結晶シリコンにより構成することができる。
【００２１】
これにより、多結晶シリコンが有するカバレージが良好でエレクトロマイグレーションのない優れた特性を利用して、信頼性の高いプラグを得ることができる。
【００２２】
請求項５に記載されているように、請求項４において、上記第１及び第２のプラグの上に形成された金属膜又はシリサイド膜をさらに備えていることが好ましい。
【００２３】
これにより、シリコンで構成しながらコンタクト抵抗の小さいプラグが得られることになる。
【００２４】
請求項６に記載されているように、請求項１，２，３，４又は５において、上記第１，第２の層間絶縁膜及び上記配線下敷き絶縁膜をシリコン酸化膜により構成することができる。
【００２５】
これにより、半導体装置全体の平坦性や表面の平滑性のよい半導体装置が得られる。
【００２６】
請求項７に記載されているように、請求項１，２，３，４，５又は６において、上記第１，第２の層間絶縁膜を、シリコン酸化膜により構成し、上記配線下敷き絶縁膜をシリコン窒化膜により構成することができる。
【００２７】
これにより、各層間絶縁膜の平坦性が良好に維持されるとともに、配線下敷き絶縁膜による配線パターニング時における第２のプラグのエッチング防止機能がより高くなる。
【００２８】
請求項８に記載されているように、請求項１，２，３，４，５，６又は７において、上記配線の上面及び側面を上記第２の層間絶縁膜に対して高いエッチング選択比を有する絶縁膜で覆っておくことが好ましい。
【００２９】
これにより、第３のプラグの形成のための接続孔の底部付近に配線が存在する構造となるので、第２の層間絶縁膜にエッチングにより接続孔を開口する際に、接続孔内に配線の周囲を覆う絶縁膜が露出しても、絶縁膜が本来有する第２の層間絶縁膜に対する高エッチング選択比が損なわれることがない。したがって、接続孔内に配線が露出することがなく、第３のプラグと配線との短絡を確実に防止できる構造となる。すなわち、第３のプラグを配線に対して自己整合的に形成することが可能であり、信頼性を損ねることなくさらに高集積化された半導体装置が得られる。
【００３０】
請求項９に記載されているように、請求項１，２，３，４，５，６，７又は８において、上記電界効果型トランジスタのゲート電極の上面および側面を上記第１の層間絶縁膜に対して高いエッチング選択比を有する絶縁膜で覆っておくことができる。
【００３１】
これにより、第１，第２プラグもゲート電極に対して自己整合的に形成できる構造となるので、さらに高集積化が可能である。
【００３２】
請求項１０に記載されているように、請求項１，２，３，４，５，６，７，８又は９において、上記電界効果型トランジスタをＤＲＡＭのメモリセルトランジスタとし、上記配線をＤＲＡＭのビット線とし、上記第３のプラグをＤＲＡＭのストレージ電極につながるものとして、上記第２及び第３のプラグをＤＲＡＭのストレージノードコンタクトとして機能させることができる。
【００３３】
これにより、高性能化に伴い特に高集積化の要求が大きいＤＲＡＭのメモリーセルに対して、高信頼性と高集積化という請求項１〜９の作用効果を得ることができる。
【００３４】
本発明の半導体装置の製造方法は、請求項１１に記載されているように、半導体基板の一部に、電界効果型トランジスタのゲート電極と、ソース・ドレイン領域として機能する第１，第２の不純物拡散領域とを形成する第１の工程と、基板上に第１の層間絶縁膜を形成する第２の工程と、上記第１の層間絶縁膜を貫通して上記第１，第２の不純物拡散領域に到達する第１，第２の接続孔を形成する第３の工程と、上記第１，第２の接続孔内に導電性材料を埋め込んでなる第１，第２のプラグを形成する第４の工程と、上記第１の層間絶縁膜及び第１，第２のプラグの上に配線に対するエッチング選択比の高い材料からなる配線下敷き絶縁膜を形成した後、該配線下敷き絶縁膜を貫通して上記第１のプラグに到達する開口を形成する第５の工程と、上記開口を含む基板上に導体膜を堆積した後、該導体膜をパターニングして、上記第１のプラグに接続される配線を形成する第６の工程と、上記第６の工程の後、基板上に第２の層間絶縁膜を形成する第７の工程と、上記第２の層間絶縁膜及び上記配線下敷き絶縁膜を貫通して上記第２のプラグに到達する第３の接続孔を形成する第８の工程と、上記第３の接続孔内に導電性材料を埋め込んで、上記第２のプラグに接続される第３のプラグを形成する第９の工程とを備えている。
【００３５】
この方法により、導体膜をパターニングして配線を形成する工程において、導体膜の下方には、配線に対する配線下敷き膜が存在しているので、配線と第２のプラグがオーバーラップしても、配線と第２のプラグとが電気的に接続されることはない。また、配線に対するエッチング選択比の高い配線下敷き絶縁膜が存在しているので、配線形成のためのエッチングによって第２のプラグがエッチングによる損傷を受けることがなく、第３のプラグと第２のプラグとの電気的接続の信頼性も高くなる。したがって、高い信頼性を有しながら高密度の半導体装置が形成されることになる。
【００３６】
請求項１２に記載されているように、請求項１１において、上記第３の工程では、エッチングマスクを用いた等方性エッチングにより上記第１，第２の接続孔の上部を椀状に形成した後、上記エッチングマスクを用いた異方性エッチングにより上記第１，第２の接続孔の下部をほぼストレート状に形成することができる。
【００３７】
この方法により、ゲート電極の上方のスペースを利用して、第１，第２のプラグに対する上方の部材のフォトリソグラフィー工程における合わせマージンを低減することが可能になるので、さらに高集積化された半導体装置が得られる。
【００３８】
請求項１３に記載されているように、請求項１１において、上記第３の工程では、第１のエッチングマスクを用いた異方性エッチングにより上記第１の接続孔全体をほぼストレート状に形成する一方、第２のエッチングマスクを用いた等方性エッチングにより上記第２の接続孔の上部を椀状に形成した後、上記第２のエッチングマスクを用いた異方性エッチングにより上記第２の接続孔の下部をほぼストレート状に形成することができる。
【００３９】
請求項１４に記載されているように、請求項１１において、上記第３の工程では、第１のエッチングマスクを用いた等方性エッチングにより上記第２の接続孔の上部を椀状に形成した後、第２のエッチングマスクを用いた異方性エッチングにより上記第１の接続孔全体及び上記第２の接続孔の下部をほぼストレート状に形成することができる。
【００４０】
請求項１３又は１４の方法により、より大きな合わせマージンが必要とされている第２プラグの上面面積をより拡大することにより合わせマージンを低減できるので、さらに高集積化された半導体装置が得られる。
【００４１】
請求項１５に記載されているように、請求項１１，１２，１３又は１４において、上記第４の工程では、上記導電性材料として多結晶シリコンを埋め込むことができる。
【００４２】
この方法により、カバレージのよいエレクトロマイグレーションのない第１，第２のプラグが形成される。
【００４３】
請求項１６に記載されているように、請求項１５において、上記第４の工程の後上記第５の工程の前に、上記第１，第２のプラグの上面付近に、金属膜あるいはシリサイド膜を形成する工程をさらに備えることができる。
【００４４】
この方法により、上方の部材に対するコンタクト抵抗の小さいプラグが形成される。
【００４５】
請求項１７に記載されているように、請求項１１，１２，１３，１４，１５又は１６において、上記第６の工程では、上記導体膜の上に上記第２の層間絶縁膜に対する高いエッチング選択比を有する絶縁膜を形成した後、上記導体膜及び上記絶縁膜をパターニングすることにより、上記配線と配線上絶縁膜とを形成し、上記第６の工程の後上記第７の工程の前に、基板上に上記第２の層間絶縁膜に対する高いエッチング選択比を有する絶縁膜を堆積した後異方性エッチングを行うことにより、上記配線上絶縁膜及び上記配線の側面に配線側壁絶縁膜を形成する工程をさらに備えることができる。
【００４６】
この方法により、第８の工程において、第３の接続孔内に配線上絶縁膜及び配線側壁絶縁膜が露出しても、両者の第２層間絶縁膜に対する高いエッチング選択比という特性が損なわれることがないので、接続孔内に配線が露出することがない。したがって、第３のプラグが配線に対して自己整合的に形成されるので、フォトリソグラフィー工程における合わせマージンが小さくなり、極めて集積度の高い半導体装置が形成される。
【００４７】
請求項１８に記載されているように、請求項１１，１２，１３，１４，１５，１６又は１７において、上記第１の工程では、上記電界効果型トランジスタのゲート電極の上面及び側面に、上記第１の層間絶縁膜に対する高いエッチング選択比を有する絶縁膜からなるゲート上絶縁膜及びゲート側壁絶縁膜を形成することができる。
【００４８】
この方法により、第１，第２のプラグがゲート電極に対して自己整合的に形成されることで、集積度の高い半導体装置が形成されることになる。
【００４９】
【発明の実施の形態】
以下、本発明の各実施形態における半導体装置およびその製造方法について、それぞれ図面を参照しながら説明する。
【００５０】
（第１の実施形態）
図１（ａ）〜（ｈ）は、第１の実施形態におけるＤＲＡＭメモリーセルの製造工程を示す断面図である。
【００５１】
図１（ａ）に示す工程では、Ｐ型半導体基板１０１内に、周知の技術を用いて素子分離１０２を形成した後、基板上に膜厚が約５ｎｍのゲート酸化膜１０３と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜厚が約１００ｎｍのシリコン窒化膜とを堆積した後、多結晶シリコン膜とシリコン窒化膜とをパターニングして、ＭＯＳトランジスタのゲート電極１０６と、ゲート上窒化膜１０７とを形成する。次に、ゲート上窒化膜１０７及びゲート電極１０６をマスクとして燐イオンを加速エネルギー１０ｋｅＶ、ド―ズ量２×１０13ｃｍ-2の条件で注入し、ソース・ドレイン領域となる第１不純物拡散領域１０４および第２不純物拡散領域１０５を形成する。なお、ゲート電極の材料としては、多結晶シリコン膜と高融点金属膜との積層膜あるいは多結晶シリコン膜とシリサイドとの多層膜を用いても構わない。また、ゲート上窒化膜１０７とゲート電極１０６との間にシリコン酸化膜を介在させてもよい。
【００５２】
図１（ｂ）に示す工程では、基板の全面上に厚さ５０ｎｍのシリコン窒化膜を堆積した後異方性エッチングすることにより、ゲート側壁窒化膜１０９を形成する。なお、ゲート上窒化膜１０７の上にシリコン酸化膜を形成することによって、ゲート側壁窒化膜１０９の形成時に、ゲート上窒化膜１０７がエッチングされないようにすることも可能である。
【００５３】
図１（ｃ）に示す工程では、厚みが約４００ｎｍのシリコン酸化膜からなる第１層間絶縁膜１１０を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、第１層間絶縁膜１１０に、第１不純物拡散領域１０４および第２不純物拡散領域１０５に至るコンタクト窓を開口する。さらに、基板の全面上にＮ型多結晶シリコン膜を堆積した後、第１層間絶縁膜１１０上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、第１，第２プラグ１１１、１１２を形成する。なお、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜などの金属膜を用いてプラグを形成しても構わない。
【００５４】
図１（ｄ）に示す工程では、第１層間絶縁膜１１０および第１，第２プラグ１１１、１１２上に、膜厚が約２０ｎｍのシリコン酸化膜からなる配線下敷き絶縁膜１１３を堆積した後、シリコン酸化膜１１３の上に、第１不純物拡散領域１０４に接続される第１プラグ１１１上に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、ドライエッチングあるいはウェットエッチングを行って、第１プラグ１１１に到達するコンタクト窓１１４を形成する。なお、配線下敷き絶縁膜１１３として、シリコン酸化膜の代わりにシリコン窒化膜を用いてもよい。
【００５５】
図１（ｅ）に示す工程では、基板上に膜厚が約２００ｎｍのタングステン膜およびシリコン窒化膜を順次堆積した後、パターニングを行って、第１プラグ１１１に接続されるビット線１１５と、ビット線上窒化膜１１６とを形成する。
【００５６】
図１（ｆ）に示す工程では、基板上に膜厚が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エッチングを行って、ビット線１１５及びビット線上窒化膜１１６の側面上にビット線側壁窒化膜１１７を形成する。
【００５７】
図１（ｇ）に示す工程では、膜厚が約４００ｎｍのシリコン酸化膜からなる第２層間絶縁膜１１８を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、第２層間絶縁膜１１８及びシリコン酸化膜１１３に、第２プラグ１１２に到達するコンタクト窓を開口する。さらに、基板の全面上にＮ型多結晶シリコン膜を堆積した後、第２層間絶縁膜１１８上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、第２プラグ１１２に接続される第３プラグ１１９を形成する。なお、第３プラグの材料として、本実施形態において使用したＮ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜などの金属膜を用いても構わない。
【００５８】
図１（ｈ）に示す工程では、膜厚が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆積した後パターニングして、ストレージ電極１２０を形成する。次に、膜厚が約２０ｎｍのＢＳＴ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ法を用いて順次堆積した後、これらの膜をパターニングして、容量膜１２１及びプレート電極１２２を形成する。なお、容量部を構成するストレージ電極１２０、容量膜１２１及びプレート電極１２２の材料は、本実施形態で使用した材料に限定されるものではない。また、容量部の構造も、本実施形態における構造に限定されるものではない。
【００５９】
本実施形態のようなＤＲＡＭのメモリーセルの製造方法によると、図１（ｃ）に示す工程中のコンタクト窓の形成時において、コンタクト窓内にゲート側壁窒化膜１０９やゲート上窒化膜１０７が露出しても、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できるので、ゲート上窒化膜１０７やゲート側壁窒化膜１０９が除去されてゲート電極１０６が露出するのを確実に防止することができる。すなわち、ビット線コンタクトの下部を構成する第１プラグ１１１やストレージノードコンタクトの下部プラグとなる第２プラグ１１２とゲート電極１０６との短絡等のない自己整合コンタクトを形成することができる。
【００６０】
また、図１（ｅ）に示す工程中のビット線１１５の形成時において、配線下敷き絶縁膜１１３の存在により、ビット線１１５と第２プラグ１１２との絶縁性が維持されるとともに、配線下敷き絶縁膜１１３下方の第１，第２プラグ１１１、１１２がエッチングされるのを防ぐことができる。
【００６１】
さらに、図１（ｇ）に示す工程中のコンタクト窓（ストレージノードコンタクト用）の形成時において、コンタクト窓内にビット線側壁窒化膜１１７やビット線上窒化膜１１６が露出しても、ビット線側壁窒化膜１１７やビット線上窒化膜１１６と第２プラグ１１２の上面との高さの差が小さいので、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できる。従って、コンタクト窓の形成中にビット線上窒化膜１１６やビット線側壁窒化膜１１７が除去されてビット線１１５が露出されるのを確実に防止することができる。すなわち、ストレージノードコンタクトの上部を構成する第３プラグ１１９とビット線１１５との短絡等のない自己整合コンタクトを形成することができる。以上のことから、ストレージノードコンタクト１１２，１１９とゲート電極１０６及びビット線１１５双方との短絡を防止しながら、ゲート電極１０６とビット線１１５双方に自己整合するストレージノードコンタクト１１２，１１９を形成することができる。
【００６２】
また、本実施形態のＤＲＡＭメモリーセルの構造によれば、ビット線１１５と第１層間絶縁膜１１０の間に、酸化膜からなるビット線下敷き絶縁膜１１３を介在させている。このビット線下敷き絶縁膜１１３が設けられていることにより、ビット線１１５が第２プラグ１１２とオーバーラップしても、両者が接触することがないので、信頼性を高く維持しながらフォトリソグラフィー工程の合わせマージンを小さくすることが可能になる。また、ビット線下敷き膜１１３がビット線１１５に対する高いエッチング選択比を有することから、ビット線１１５のパターニング時における第２プラグ１１２のエッチングが確実に防止される構造となり、ストレージノードコンタクトを第２プラグ１１２（下部プラグ）と第３プラグ１１９（上部プラグ）とのつなぎ合わせ構造とできる。
【００６３】
ここで、上述のように、従来の半導体装置のごとく、ビット線の上面や側面のみに窒化膜を形成していても、ビット線と第２プラグとの干渉やビット線のパターニング時における第２プラグのエッチングによる損傷を回避できない。したがって、ビット線の形成時点において第１プラグ以外の場所に導電性プラグが存在していると不具合を招くことになるので、第１，第２の層間絶縁膜を堆積してから、両者を一気に貫通するコンタクト窓を形成せざるを得なかった。そのために、ゲート電極の上面及び側面と、ビット線の上面及び側面とを窒化膜で保護していても、図７に示すように、ストレージノードコンタクトとビット線との短絡を有効に防止できなかったのである。
【００６４】
それに対し、本実施形態では、ビット線１１５の直下にビット線１１５に対するエッチング選択比の高い絶縁膜１１３（ビット線下敷き絶縁膜）を薄く敷いておくことで、ビット線１１５のパターニング時に第２プラグ１１２が存在することによって生じうる不具合を解消できる。よって、上述のように、半導体装置（ＤＲＡＭメモリーセル）における高い信頼性の維持と高集積化とを同時に実現できる。
【００６５】
また、このような配線下敷き絶縁膜１１３の存在の下でビット線上窒化膜１１６及びビット線側壁窒化膜１１７によりビット線１１５の上面及び側面を覆うことで、ストレージノードコンタクトの上部プラグである第３プラグ１１９の形成時には、従来の半導体装置のごとくストレージノードコンタクトの中間付近にビット線１１５が存在するのではなく、ストレージノードコンタクトの上部プラグの底部付近にビット線１１５が存在するので、コンタクト窓の形成時にシリコン酸化膜とシリコン窒化膜の高いエッチング選択比を発揮できる構造となる。すなわち、高い信頼性を維持しながら、ビット線１１５に対してストレージノードコンタクト（１１９，１１２）を自己整合的に形成することができる構造となり、半導体装置の集積度が大幅に向上することになる。
【００６６】
（第２の実施形態）
次に、第２の実施形態について説明する。図２（ａ）〜（ｈ）は、第２の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【００６７】
まず、図２（ａ）に示す工程では、Ｐ型半導体基板２０１内に、周知の技術を用いて素子分離２０２を形成した後、膜厚が約５ｎｍのゲート酸化膜２０３と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シリコン窒化膜及び多結晶シリコン膜をパターニングして、ＭＯＳトランジスタのゲート電極２０６及びゲート上窒化膜２０７を形成する。次に、ゲート上窒化膜２０７及びゲート電極２０６をマスクとして燐イオンを加速エネルギー１０ｋｅＶ、ド―ズ量２×１０13ｃｍ-2の条件で注入し、第１不純物拡散領域２０４および第２不純物拡散領域２０５を形成する。なお、ゲート電極２０６の材料としては、多結晶シリコンと高融点金属あるいはそのシリサイドの多層膜を用いても構わない。また、ゲート電極２０６とゲート上窒化膜２０７との間に、シリコン酸化膜を介在させても構わない。
【００６８】
図２（ｂ）に示す工程では、基板上に厚さが約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチングすることにより、ゲート側壁窒化膜２０９を形成する。なお、ゲート上窒化膜２０７上にシリコン酸化膜を形成することによって、ゲート側壁窒化膜２０９の形成時に、ゲート上窒化膜２０７がエッチングされないようにすることも可能である。
【００６９】
図２（ｃ）に示す工程では、厚みが４００ｎｍのシリコン酸化膜からなる第１層間絶縁膜２１０を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、第１層間絶縁膜２１０の上にコンタクト窓形成領域を開口したフォトレジスト膜２１１を形成する。そして、このフォトレジスト膜２１１をマスクとしてウェットエッチングを行い、第１層間絶縁膜２１０に、深さが約５０ｎｍの第１，第２椀状凹部２１２，２１３を形成する。
【００７０】
図２（ｄ）に示す工程では、そのままフォトレジスト膜２１１をマスクとして、第１層間絶縁膜２１０の異方性エッチングを行って、それぞれ第１，第２不純物拡散領域２０４，２０５に到達する第１，第２コンタクト窓２１４，２１５を形成する。
【００７１】
図２（ｅ）に示す工程では、フォトレジスト膜２１１を除去した後、基板上にＮ型多結晶シリコン膜を堆積し、第１層間絶縁膜２１０上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、Ｎ型多結晶シリコンを各コンタクト窓２１４，２１５に埋め込んで、第１，第２プラグ２１６，２１７を形成する。尚、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜を用いても構わない。
【００７２】
図２（ｆ）に示す工程では、第１層間絶縁膜２１０および第１，第２プラグ２１６，２１７上に、膜厚が２０ｎｍのシリコン酸化膜からなる配線下敷き絶縁膜２１８を堆積した後、フォトレジスト膜（図示せず）をマスクとして、第１プラグ２１６上の配線下敷き絶縁膜２１８を、ドライエッチあるいはウェットエッチ法を用いて除去する。次に、基板上に膜厚が約２００ｎｍのタングステン膜およびシリコン窒化膜を堆積した後、これらの膜をパターニングして、ビット線２２０及びビット線上窒化膜２２１を形成する。なお、配線下敷き絶縁膜２１８の材料として、シリコン酸化膜の代わりにシリコン窒化膜を用いても構わない。
【００７３】
図２（ｇ）に示す工程では、基板上に膜厚が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エッチングすることにより、ビット線２２０及びビット線上窒化膜２２１の側面上にビット線側壁窒化膜２２２を形成する。次に、基板上に厚みが約４００ｎｍのシリコン酸化膜からなる第２層間絶縁膜２２３を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、コンタクト窓形成領域を開口したフォトレジスト膜を形成する（図示せず）。そして、このフォトレジスト膜をマスクとして第２層間絶縁膜２２３および配線下敷き絶縁膜２１８を除去し、第２プラグ２１７に到達するコンタクト窓を形成する。さらに、基板上にＮ型多結晶シリコン膜を堆積した後、第２層間絶縁膜２２３上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、コンタクト窓に埋め込まれたＮ型多結晶シリコンからなる第３プラグ２２４を形成する。なお、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜などの金属膜を用いても構わない。
【００７４】
図２（ｈ）に示す工程では、基板上に膜厚が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆積し、この膜をパターニングしてストレージ電極２２５を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳＴ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ法を用いて堆積した後、これらの膜をパターニングして、容量膜２２６及びプレート電極２２７を形成する。なお、容量部を構成するストレージ電極２２５、容量膜２２６及びプレート電極２２７の材料は、本実施形態で使用した材料に限定されるものではない。また、容量部の構造も、本実施形態における構造に限定されるものではない。
【００７５】
本実施形態のようなＤＲＡＭのメモリーセルの製造方法によると、図２（ｄ）に示すコンタクト窓の形成時において、コンタクト窓内にゲート側壁窒化膜２０９やゲート上窒化膜２０７が露出しても、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できるので、ゲート上窒化膜２０７やゲート側壁窒化膜２０９が除去されてゲート電極２０６が露出するのを防止することができる。すなわち、ビット線コンタクトの下部を構成する第１プラグ２１６やストレージノードコンタクトの下部プラグとなる第２プラグ２１７とゲート電極２０６との短絡等のない自己整合コンタクトを形成することができる。
【００７６】
また、図２（ｆ）に示すビット線コンタクトの形成時において、ビット線２２２に接続される第１プラグ２１６の上部が椀状に広がり表面積が拡大しているため、フォトリソグラフィーの合せマージンを小さくするかあるいはなくすことができ、メモリーセルの微細化が可能である。
【００７７】
さらに、配線下敷き絶縁膜２１８の存在によりビット線２２０と第２プラグ２１７との接触を防止できるとともに、ビット線２２０のパターニング時において、ビット線２２０を構成するタングステンと配線下敷き絶縁膜２１８を構成するシリコン酸化膜との間のエッチング選択比は十分高いので、配線下敷き絶縁膜２１８の下方の第１，第２プラグ２１６，２１７がエッチングされるのを確実に防ぐことができる。
【００７８】
加えて、図２（ｇ）に示すコンタクト窓（ストレージノードコンタクト用）の形成時において、コンタクト窓内にビット線側壁窒化膜２２２やビット線上窒化膜２２１が露出しても、ビット線側壁窒化膜２２２やビット線上窒化膜２２１と第２プラグ２１７の上面との高さの差が小さいので、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できる。従って、コンタクト窓の形成中にビット線上窒化膜２２１やビット線側壁窒化膜２２２が除去されてビット線２２０が露出されるのを確実に防止することができる。すなわち、ストレージノードコンタクトの上部を構成する第３プラグ２２４とビット線２２５との短絡等のない自己整合コンタクトを形成することができる。
【００７９】
以上のことから、ストレージノードコンタクト２１７，２２４とゲート電極２０６及びビット線２２０双方との短絡を防止しながら、ゲート電極２０６とビット線２２０双方に自己整合するストレージノードコンタクト２１７，２２４を形成することができる。
【００８０】
また、本実施形態における半導体装置の構造によれば、上記第１の実施形態と同様に、ビット線２２０と第１層間絶縁膜２１０との間にビット線下敷き膜２１８を介在させるとともに、ビット線２２０の上面及び側面を窒化膜２２１，２２２で覆い、かつ、ストレージノードコンタクトを下部プラグ（第２プラグ２１７）と上部プラグ（第３プラグ２２４）とに分けて個別に構成しているので、上記第１の実施形態と同じ効果を発揮することができる。
【００８１】
加えて、本実施形態では、ビット線コンタクトの下部となる第１プラグ２１６と、ストレージノードコンタクトの下部プラグとなる第２プラグ２１７の上部を椀状に広げることによって、上方の部材に接続される上面の面積を大きくすることができるので、フォトリソグラフィー工程の合わせマージンを小さく、あるいは全くなくすことも可能である。よって、メモリーセルの占有面積をさらに縮小することができる。
【００８２】
（第３の実施形態）
次に、第３の実施形態について説明する。図３（ａ）〜（ｈ）は、第３の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【００８３】
まず、図３（ａ）に示す工程では、Ｐ型半導体基板３０１内に、周知の技術を用いて素子分離３０２を形成した後、膜厚が約５ｎｍのゲート酸化膜３０３と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シリコン窒化膜及び多結晶シリコン膜をパターニングして、ＭＯＳトランジスタのゲート電極３０６及びゲート上窒化膜３０７を形成する。次に、ゲート上窒化膜３０７及びゲート電極３０６をマスクとして燐イオンを加速エネルギー１０ｋｅＶ、ド―ズ量２×１０13ｃｍ-2の条件で注入し、第１不純物拡散領域３０４および第２不純物拡散領域３０５を形成する。なお、ゲート電極３０６の材料としては、多結晶シリコンと高融点金属あるいはそのシリサイドの多層膜を用いても構わない。また、ゲート電極３０６とゲート上窒化膜３０７との間に、シリコン酸化膜を介在させても構わない。
【００８４】
図３（ｂ）に示す工程では、基板上に厚さが約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチングすることにより、ゲート側壁窒化膜３０９を形成する。なお、ゲート上窒化膜３０７上にシリコン酸化膜を形成することによって、ゲート側壁窒化膜３０９の形成時に、ゲート上窒化膜３０７がエッチングされないようにすることも可能である。
【００８５】
図３（ｃ）に示す工程では、厚みが４００ｎｍのシリコン酸化膜からなる第１層間絶縁膜３１０を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、第１層間絶縁膜３１０の上に第２のコンタクト窓形成領域を開口した第１のフォトレジスト膜３１１を形成する。そして、この第１のフォトレジスト膜３１１をマスクとしてウェットエッチングを行い、第１層間絶縁膜３１０に、深さが約１００ｎｍの椀状凹部３１２を形成する。
【００８６】
図３（ｄ）に示す工程では、第１のフォトレジスト膜３１１を除去した後、第１，第２のコンタクト窓形成領域を開口した第２のフォトレジスト膜３１１’をマスクとして、第１層間絶縁膜３１０の異方性エッチングを行って、それぞれ第１，第２不純物拡散領域３０４，３０５に到達する第１，第２コンタクト窓３１４，３１５を形成する。
【００８７】
図３（ｅ）に示す工程では、フォトレジスト膜３１１を除去した後、基板上にＮ型多結晶シリコン膜を堆積し、第１層間絶縁膜３１０上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、Ｎ型多結晶シリコンを各コンタクト窓３１４，３１５に埋め込んで、第１，第２プラグ３１６，３１７を形成する。なお、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜などの金属膜を用いても構わない。
【００８８】
図３（ｆ）に示す工程では、第１層間絶縁膜３１０および第１，第２プラグ３１６，３１７上に、膜厚が２０ｎｍのシリコン酸化膜からなる配線下敷き絶縁膜３１８を堆積した後、フォトレジスト膜（図示せず）をマスクとして、第１プラグ３１６上の配線下敷き絶縁膜３１８を、ドライエッチあるいはウェットエッチ法を用いて除去する。次に、基板上に膜厚が約３００ｎｍのタングステン膜およびシリコン窒化膜を堆積した後、これらの膜をパターニングして、ビット線３２０及びビット線上窒化膜３２１を形成する。なお、配線下敷き絶縁膜３１８の材料として、シリコン酸化膜の代わりにシリコン窒化膜を用いても構わない。
【００８９】
図３（ｇ）に示す工程では、基板上に膜厚が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エッチングすることにより、ビット線３２０及びビット線上窒化膜３２１の側面上にビット線側壁窒化膜３２２を形成する。次に、基板上に厚みが約４００ｎｍのシリコン酸化膜からなる第２層間絶縁膜３２３を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、コンタクト窓形成領域を開口したフォトレジスト膜を形成する（図示せず）。そして、このフォトレジスト膜をマスクとして第２層間絶縁膜３２３および配線下敷き絶縁膜３１８を除去し、第２プラグ３１７に到達するコンタクト窓を形成する。さらに、基板上にＮ型多結晶シリコン膜を堆積した後、第２層間絶縁膜３２３上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、コンタクト窓に埋め込まれたＮ型多結晶シリコンからなる第３プラグ３２４を形成する。なお、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜などの金属膜を用いても構わない。
【００９０】
図３（ｈ）に示す工程では、基板上に膜厚が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆積し、この膜をパターニングしてストレージ電極３２５を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳＴ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ法を用いて堆積した後、これらの膜をパターニングして、容量膜３２６及びプレート電極３２７を形成する。なお、容量部を構成するストレージ電極３２５、容量膜３２６及びプレート電極３２７の材料は、本実施形態で使用した材料に限定されるものではない。また、容量部の構造も、本実施形態における構造に限定されるものではない。
【００９１】
本実施形態のようなＤＲＡＭのメモリーセルの製造方法によると、図３（ｄ）に示すコンタクト窓３１４，３１５の形成時において、コンタクト窓３１４，３１５内にゲート側壁窒化膜３０９やゲート上窒化膜３０７が露出しても、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できるので、ゲート上窒化膜３０７やゲート側壁窒化膜３０９が除去されてゲート電極３０６が露出するのを防止することができる。すなわち、ット線コンタクトを構成する第１プラグ３１６やストレージノードコンタクトの下部プラグとなる第２プラグ３１７とゲート電極３０６との短絡等のない自己整合コンタクトを形成することができる。
【００９２】
また、図３（ｇ）に示す第３プラグ３２４の形成時において、第３プラグ３２４に接続される第２プラグ３１６の上部が椀状に広がり表面積が拡大している。したがって、ストレージノードコンタクトの上部プラグと下部プラグとの形成時におけるフォトリソグラフィーの合せマージンを小さくするかあるいはなくすことができ、メモリーセルの微細化が可能である。
【００９３】
さらに、配線下敷き絶縁膜３１８の存在によりビット線３２０と第２プラグ３１７との接触を防止できるとともに、ビット線３２０のパターニング時において、ビット線３２０を構成するタングステンと配線下敷き絶縁膜３１８を構成するシリコン酸化膜との間のエッチング選択比は十分高いので、配線下敷き絶縁膜３１８の下方の第１，第２プラグ３１６，３１７がエッチングされるのを確実に防ぐことができる。
【００９４】
加えて、図３（ｇ）に示すコンタクト窓（ストレージノードコンタクト用）の形成時において、コンタクト窓内にビット線側壁窒化膜３２２やビット線上窒化膜３２１が露出しても、ビット線側壁窒化膜３２２やビット線上窒化膜３２１と第２プラグ３１７の上面との高さの差が小さいので、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できる。従って、コンタクト窓の形成中にビット線上窒化膜３２１やビット線側壁窒化膜３２２が除去されてビット線３２０が露出されるのを確実に防止することができる。すなわち、ストレージノードコンタクトの上部を構成する第３プラグ３２４とビット線３２５との短絡等のない自己整合コンタクトを形成することができる。
【００９５】
以上のことから、ストレージノードコンタクト３１７，３２４とゲート電極３０６及びビット線３２０双方との短絡を防止しながら、ゲート電極３０６とビット線３２０双方に自己整合するストレージノードコンタクト３１７，３２４を形成することができる。
【００９６】
また、本実施形態における半導体装置の構造によれば、上記第１の実施形態と同様に、ビット線３２０と第１層間絶縁膜３１０との間にビット線下敷き膜３１８を介在させるとともに、ビット線３２０の上面及び側面を窒化膜３２１，３２２で覆い、かつ、ストレージノードコンタクトを下部プラグ（第２プラグ３１７）と上部プラグ（第３プラグ３２４）とに分けて個別に構成しているので、上記第１の実施形態と同じ効果を発揮することができる。
【００９７】
加えて、本実施形態では、ストレージノードコンタクトの下部プラグとなる第２プラグ３１７の上部を椀状に広げることによって、上方の部材に接続される上面の面積を大きくすることができるので、フォトリソグラフィーの合わせマージンを小さく、あるいは全くなくすことも可能である。よって、メモリーセルの占有面積の縮小を図ることができる。特に、第２の実施形態とは異なり、ビット線コンタクトの下部となる第１プラグ３１６はストレート形状としているので、第２プラグ３１７の上面の面積を第２の実施形態の場合よりも約４倍拡大させることが可能となる。よって、第２の実施形態よりもさらに、ストレージノードコンタクトの上部プラグ−下部プラグ形成時のフォトリソグラフィーの合せマージンを縮小することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。図４（ａ）〜（ｈ）は、第４の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【００９８】
まず、図４（ａ）に示す工程では、Ｐ型半導体基板４０１内に、周知の技術を用いて素子分離４０２を形成した後、膜厚が約５ｎｍのゲート酸化膜４０３と、膜厚が約２００ｎｍのＮ型多結晶シリコン膜と、膜厚が約１００ｎｍのシリコン窒化膜とを順次堆積し、シリコン窒化膜及び多結晶シリコン膜をパターニングして、ＭＯＳトランジスタのゲート電極４０６及びゲート上窒化膜４０７を形成する。次に、ゲート上窒化膜４０７及びゲート電極４０６をマスクとして燐イオンを加速エネルギー１０ｋｅＶ、ド―ズ量２×１０13ｃｍ-2の条件で注入し、第１不純物拡散領域４０４および第２不純物拡散領域４０５を形成する。なお、ゲート電極４０６の材料としては、多結晶シリコンと高融点金属あるいはそのシリサイドの多層膜を用いても構わない。また、ゲート電極４０６とゲート上窒化膜４０７との間に、シリコン酸化膜を介在させても構わない。
【００９９】
図４（ｂ）に示す工程では、基板上に厚さが約５０ｎｍのシリコン窒化膜を堆積し、異方性エッチングすることにより、ゲート側壁窒化膜４０９を形成する。なお、ゲート上窒化膜４０７上にシリコン酸化膜を形成することによって、ゲート側壁窒化膜４０９の形成時に、ゲート上窒化膜４０７がエッチングされないようにすることも可能である。
【０１００】
図４（ｃ）に示す工程では、厚みが４００ｎｍのシリコン酸化膜からなる第１層間絶縁膜４１０を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、第１層間絶縁膜４１０の上にコンタクト窓形成領域を開口したフォトレジスト膜（図示せず）を形成する。そして、第１層間絶縁膜４１０に第１，第２不純物拡散領域４０４，４０５に到達するコンタクト窓をそれぞれ開口し、基板上にＮ型多結晶シリコン膜を堆積した後、第１層間絶縁膜４１０上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、各コンタクト窓内に埋め込まれたＮ型多結晶シリコンからなる第１，第２プラグ４１１，４１２を形成する。次に、基板上にチタン膜を堆積した後、６２５℃で３０秒のＲＴＡ処理を行い、未反応チタン膜をアンモニア過水溶液を用い除去し、さらい熱処理を行って第１，第２プラグ４１１，４１２の表面上にチタンシリサイド膜４１３を形成する。なお、第１，第２プラグ４１１，４１２の材料として、Ｎ型多結晶シリコン膜の代わりにシリコン膜を用いても構わない。また、シリサイド膜の材料として、チタン膜の代わりに、コバルト膜、ニッケル膜等他の高融点金属を用いても構わない。
【０１０１】
図４（ｄ）に示す工程では、第１の層間絶縁膜４１０およびチタンシリサイド膜４１３の上に、膜厚が約２０ｎｍのシリコン酸化膜からなる配線下敷き絶縁膜４１４を堆積した後、フォトレジスト膜（図示せず）をマスクとして、第１プラグ４１１の上方の配線下敷き絶縁膜４１４を、ドライエッチあるいはウェットエッチ法を用いて除去し、コンタクト窓４１５を形成する。なお、配線下敷き絶縁膜４１４の材料として、シリコン酸化膜の代わりにシリコン窒化膜を用いても構わない。
【０１０２】
図４（ｅ）に示す工程では、基板上に膜厚が約４００ｎｍのタングステン膜およびシリコン窒化膜を堆積した後、これらの膜をパターニングして、ビット線４１６及びビット線上窒化膜４１７を形成する。
【０１０３】
図４（ｆ）に示す工程では、基板上に膜厚が約８０ｎｍのシリコン窒化膜を堆積した後、異方性エッチングすることにより、ビット線４１６及びビット線上窒化膜４１７の側面上にビット線側壁窒化膜４１８を形成する。
【０１０４】
図４（ｇ）に示す工程では、基板上に厚みが約４００ｎｍのシリコン酸化膜からなる第４層間絶縁膜４１９を堆積し、ＣＭＰ平坦化法を用いて表面を平滑化した後、コンタクト窓形成領域を開口したフォトレジスト膜を形成する（図示せず）。そして、このフォトレジスト膜をマスクとして第２層間絶縁膜４１９および配線下敷き絶縁膜４１４を除去し、第２プラグ４１２に到達するコンタクト窓を形成する。さらに、基板上にＮ型多結晶シリコン膜を堆積した後、第２層間絶縁膜４１９上のＮ型多結晶シリコン膜をＣＭＰ法を用いて除去することによって、コンタクト窓に埋め込まれたＮ型多結晶シリコンからなる第３プラグ４２０を形成する。なお、Ｎ型多結晶シリコン膜の代わりに、タングステン膜あるいはチタンナイトライド膜を用いても構わない。
【０１０５】
図４（ｈ）に示す工程では、基板上に膜厚が約２００ｎｍのルテニウム膜をスパッタ法を用いて堆積し、この膜をパターニングしてストレージ電極４２１を形成する。次に、基板上に、膜厚が約２０ｎｍのＢＳＴ膜と、膜厚が約１００ｎｍのルテニウム膜とをＣＶＤ法を用いて堆積した後、これらの膜をパターニングして、容量膜４２２及びプレート電極４２３を形成する。なお、容量部を構成するストレージ電極４２１、容量膜４２２及びプレート電極４２３の材料は、本実施形態で使用した材料に限定されるものではない。また、容量部の構造も、本実施形態における構造に限定されるものではない。
【０１０６】
本実施形態のようなＤＲＡＭのメモリーセルの製造方法によると、図４（ｃ）に示す工程中のコンタクト窓の形成時において、コンタクト窓内にゲート側壁窒化膜４０９やゲート上窒化膜４０７が露出しても、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できるので、ゲート上窒化膜４０７やゲート側壁窒化膜４０９が除去されてゲート電極４０６が露出するのを確実に防止することができる。すなわち、ビット線コンタクトの下部を構成する第１プラグ４１１やストレージノードコンタクトの下部プラグとなる第２プラグ４１２とゲート電極４０６との短絡等のない自己整合コンタクトを形成することができる。
【０１０７】
また、図４（ｄ）中に示す第１プラグ４１１への開口４１５の形成時に、チタンシリサイド膜４１３がエッチングストッパーとして作用するので、Ｎ型多結晶シリコンからなる第１プラグ４１１のエッチングを防止できる。
【０１０８】
一方、図４（ｅ）に示す工程中のビット線４１６の形成時において、配線下敷き絶縁膜４１４の存在により、ビット線４１６と第２プラグ４１２との絶縁性が維持される。
【０１０９】
さらに、図４（ｇ）に示す工程中のコンタクト窓（ストレージノードコンタクト用）の形成時において、コンタクト窓内にビット線側壁窒化膜４１８やビット線上窒化膜４１７が露出しても、ビット線側壁窒化膜４１８やビット線上窒化膜４１７と第２プラグ４１２の上面との高さの差が小さいので、シリコン酸化膜とシリコン窒化膜とに対するエッチング選択比を十分高く維持できる。従って、コンタクト窓の形成中にビット線上窒化膜４１７やビット線側壁窒化膜４１８が除去されてビット線４１６が露出されるのを確実に防止することができる。すなわち、ストレージノードコンタクトの上部を構成する第３プラグ４２０とビット線４１６との短絡等のない自己整合コンタクトを形成することができる。以上のことから、ストレージノードコンタクト４１２，４２０とゲート電極４０６及びビット線４１６双方との短絡を防止しながら、ゲート電極４０６とビット線４１６双方に自己整合するストレージノードコンタクト４１２，４２０を形成することができる。
【０１１０】
また、本実施形態における半導体装置の構造によれば、上記第１の実施形態と同様に、ビット線４１６と第１層間絶縁膜４１０との間にビット線下敷き膜４１４を介在させるとともに、ビット線４１６の上面及び側面を窒化膜４１７，４１８で覆い、かつ、ストレージノードコンタクトを下部プラグ（第２プラグ４１２）と上部プラグ（第３プラグ４２０）とに分けて個別に構成しているので、上記第１の実施形態と同じ効果を発揮することができる。
【０１１１】
加えて、本実施形態では、ビット線コンタクトの下部となる第１プラグ４１１と、ストレージノードコンタクトの下部プラグとなる第２プラグ４１２との上に、チタンシリサイド膜４１３を形成するようにしたので、それらの上へのコンタクト部材の形成時におけるコンタクト抵抗の低減を図りつつその上へのコンタクト形成時のストッパーとして作用させることができる。
【０１１２】
（第５の実施形態）
上記各実施形態では、ＤＲＡＭのメモリーセルの構造及びその製造方法についてのみ説明したが、本発明の半導体装置の他の領域にメモリーセル以外の半導体装置例えばＣＭＯＳデバイスなどが形成されていてもよい。
【０１１３】
図５は、第２の実施形態に係るＤＲＡＭとＣＭＯＳデバイスとを混載した半導体装置の構造を示す断面図である。
【０１１４】
同図に示すように、Ｐ型半導体基板２０１にはＤＲＡＭ領域ＲdramとＣＭＯＳ領域Ｒcmosとが設けられていて、各領域は素子分離２０２によりさらに多数の活性領域に区画されている。ＤＲＡＭ領域Ｒdramには、上記第２の実施形態における構造を有するメモリーセルが設けられている。すなわち、ゲート酸化膜２０３と、ゲート電極２０６と、ゲート上窒化膜２０７と、第１不純物拡散領域２０４と、第２不純物拡散領域２０５と、ゲート側壁窒化膜２０９とを有するメモリセルトランジスタが配設されている。そして、第１層間絶縁膜２１０を貫通して第１，第２不純物拡散領域２０４，２０５に接続される第１，第２プラグ２１６，２１７が設けられており、第１層間絶縁膜２１０および第１，第２プラグ２１６，２１７上には、配線下敷き絶縁膜２１８が設けられている。また、配線下敷き絶縁膜２１８を貫通して第１プラグ２１６に接続されるとともに第１層間絶縁膜２１０の上に延びるビット線２２０及びビット線上窒化膜２２１が設けられている。さらに、第２層間絶縁膜２２３及び配線下敷き絶縁膜２１８貫通して第２プラグ２１７に接続される第３プラグ２２４が形成されているとともに、該第３プラグに接続されるストレージ電極２２５、容量膜２２６及びプレート電極２２７からなるＤＲＡＭメモリーセルの容量部が設けられている。
【０１１５】
一方、ＣＭＯＳ領域Ｒcmosには、ゲート酸化膜５０３と、ゲート電極５０６と、ゲート上窒化膜５０７と、低濃度領域を付設した第１不純物拡散領域５０４と、低濃度領域を付設した第２不純物拡散領域５０５と、ゲート側壁窒化膜５０９とを有するトランジスタが配設されている。そして、第１層間絶縁膜２１０を貫通して第１，第２不純物拡散領域５０４，５０５に接続されるとともに配線下敷き絶縁膜２１８上に延びる下層配線５１６，５１７が設けられている。また、この下層配線５１６，５１７の上面には配線上窒化膜５２１が、側面には配線側壁窒化膜５２２が形成されている。
【０１１６】
さらに、ＤＲＡＭ領域Ｒdram及びＣＭＯＳ領域Ｒcmosに亘って、第３層間絶縁膜２３０が形成されており、この第３層間絶縁膜２３０の上に上層配線であるアルミニウム配線２５０が配設されている。また、ＣＭＯＳ領域Ｒcmosにおいて、アルミニウム配線２５０と下層配線５１６，５１７とは、第２層間絶縁膜２２３２及び第３層間絶縁膜２３０を貫通するプラグ５３０，５３１を介してそれぞれ接続されている。
【０１１７】
以上のように、本実施形態によれば、高集積化されかつ信頼性の高いＤＲＡＭメモリーセルと、ＣＭＯＳデバイスとを共通の半導体基板上に搭載できるので、半導体装置の利用性の向上を図ることができる。
【０１１８】
（その他の実施形態）
第５の実施形態では、第２実施形態に係るＤＲＡＭメモリーセルとＣＭＯＳデバイスとを混載した半導体装置について説明したが、第１，第３及び第４の実施形態に係るＤＲＡＭメモリーセルに対しても、ＣＭＯＳデバイスと混載した半導体装置を構成できることはいうまでもない。
【０１１９】
上記各実施形態における第１，第２プラグは、多結晶シリコン膜だけでなく、単結晶シリコン又は非晶質シリコンで形成されていてもよい。あるいは、アルミニウム，銅，Ｗ等の金属膜で構成されていてもよい。
【０１２０】
上記第４の実施形態において、第１，第２プラグの上に、チタンシリサイド膜に代えて、タングステンシリサイド膜，ニッケルシリサイド膜等の他のシリサイド膜や、タングステン膜，チタン膜等の高融点金属膜を形成してもよい。
【０１２１】
なお、上記各実施形態に係る半導体装置は、ゲート電極の下にゲート酸化膜を設けたＭＯＳトランジスタを備えているが、本発明は係る実施形態に限定されるものではなく、ゲート電極の下に酸化膜以外の絶縁膜を備えたＭＯＳトランジスタ以外のＭＩＳトランジスタや、ゲート絶縁膜のないショットキー接触型のゲート電極を備えた電界効果型トランジスタ全般に適用することができる。
【０１２２】
上記第３の実施形態における第１，第２コンタクト窓３１４，３１５の形成の手順の代わりに、第１のコンタクト窓形成領域のみを開口した第１のフォトレジスト膜をマスクとして異方性エッチングを行って全体がストレート状の第１のコンタクト窓を形成する一方、第２のコンタクト窓形成領域のみを開口した第２のフォトレジスト膜をマスクとして等方性エッチングと異方性エッチングとを連続的に行って、上部が椀状で下部がストレート状の第２のコンタクト窓を形成してもよい。
【０１２３】
【発明の効果】
請求項１によれば、ゲート電極と、第１，第２の不純物拡散領域とを有する電界効果型トランジスタを備えた半導体装置において、第１の層間絶縁膜を貫通してそれぞれ第１，第２の不純物拡散領域に接続される第１，第２のプラグと、第１のプラグに接続される配線と、配線と第１の層間絶縁膜との間に形成され配線に対する高いエッチング選択比を有する配線下敷き絶縁膜と、第２の層間絶縁膜及び配線下敷き絶縁膜を貫通して第１のプラグに接続される第３のプラグとを設けたので、配線下敷き絶縁膜による配線と第２プラグとの接触防止機能と配線形成時における第２プラグのエッチング防止機能とにより、信頼性が高く高集積化された半導体装置の提供を図ることができる。
【０１２４】
請求項１の構造は、請求項１１の半導体装置の製造方法によって容易に実現することができる。
【０１２５】
また、請求項１を引用した請求項２〜１０により、上記効果に加え低下の効果を発揮することができる。
【０１２６】
請求項２，３によれば、第１及び第２のプラグあるいは第２のプラグのみの上部の横断面積を上方に向かって拡大させる構造としたので、各プラグの上方の部材である配線や第３プラグを形成するためのフォトリソグラフィー工程の合わせマージンの低減により、半導体装置の集積度の向上を図ることができる。
【０１２７】
請求項２又は３の構造は、請求項１２〜１４の半導体装置の製造方法によって容易に実現できる。
【０１２８】
請求項４によれば、第１及び第２のプラグをシリコンにより構成したので、シリコンの特性を利用して、信頼性の高いプラグを得ることができる。
【０１２９】
請求項４の構造は、請求項１５の半導体装置の製造方法によって容易に実現できる。
【０１３０】
請求項５によれば、第１及び第２のプラグの上に金属膜又はシリサイド膜を形成したので、コンタクト抵抗の小さいプラグをえることができる。
【０１３１】
請求項５の構造は、請求項１６の半導体装置の製造方法によって容易に実現できる。
【０１３２】
請求項６によれば、第１，第２の層間絶縁膜及び配線下敷き絶縁膜をシリコン酸化膜により構成したので、半導体装置全体の平坦性や表面の平滑性の向上を図ることができる。
【０１３３】
請求項７によれば、第１，第２の層間絶縁膜をシリコン酸化膜により構成し、配線下敷き絶縁膜をシリコン窒化膜により構成したので、半導体装置全体の層間絶縁膜の平坦性が良好に維持されるとともに、配線下敷き絶縁膜による配線パターニング時における第２のプラグのエッチング防止機能がより高くなる。
【０１３４】
請求項８によれば、配線の上面及び側面を第２の層間絶縁膜に対して高いエッチング選択比を有する絶縁膜で覆っておくようにしたので、第３のプラグを配線に対して自己整合的に形成することにより、信頼性を損ねることなくさらに高集積化された半導体装置が得られる。
【０１３５】
請求項８の構造は、請求項１７の半導体装置の製造方法によって容易に実現できる。
【０１３６】
請求項９に記載されているように、ゲート電極の上面および側面を第１の層間絶縁膜に対して高いエッチング選択比を有する絶縁膜で覆うようにしたので、第１，第２プラグもゲート電極に対して自己整合的に形成できる構造となり、さらに高集積化を図ることができる。
【０１３７】
請求項９の構造は、請求項１８の半導体装置の製造方法によって容易に実現できる。
【０１３８】
請求項１０に記載されているように、請求項１，２，３，４，５，６，７，８又は９をＤＲＡＭのメモリーセルに適用するようにしたので、特に高集積化の要求が大きいＤＲＡＭのメモリーセルに対して、高信頼性と高集積化とを有効に発揮することができる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【図２】第２の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【図３】第３の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【図４】第４の実施形態におけるＤＲＡＭのメモリーセルの製造工程を示す断面図である。
【図５】第５の実施形態におけるＤＲＡＭ・ＣＭＯＳデバイス混載型半導体装置の断面図である。
【図６】従来例におけるＤＲＡＭのメモリーセルの構造を示す断面図である。
【図７】従来例におけるＤＲＡＭのメモリーセルの構造を示す断面図である。
【符号の説明】
１０１    Ｐ型半導体基板
１０２    素子分離
１０３    ゲート酸化膜
１０４    第１不純物拡散領域
１０５    第２不純物拡散領域
１０６    ゲート電極
１０７    ゲート上窒化膜
１０９    ゲート側壁窒化膜
１１０    第１層間絶縁膜
１１１    第１プラグ（ビット線コンタクトの下部）
１１２    第２プラグ（ストレージノードコンタクトの下部プラグ）
１１３    ビット線下敷き絶縁膜（配線下敷き絶縁膜）
１１４    開口
１１５    ビット線（配線）
１１６    ビット線上窒化膜
１１７    ビット線側壁窒化膜
１１８    第２層間絶縁膜
１１９    第３のプラグ（ストレージノードコンタクトの上部プラグ）
１２０    ストレージ電極
１２１    容量膜
１２２    プレート電極
２０１    Ｐ型半導体基板
２０２    素子分離
２０３    ゲート酸化膜
２０４    第１不純物拡散領域
２０５    第２不純物拡散領域
２０６    ゲート電極
２０７    ゲート上窒化膜
２０９    ゲート側壁窒化膜
２１０    第１層間絶縁膜
２１１    フォトレジスト膜
２１２    第１椀状凹部
２１３    第２椀状凹部
２１４    第１コンタクト窓
２１５    第２コンタクト窓
２１６    第１プラグ（ビット線コンタクトの下部）
２１７    第２プラグ（ストレージノードコンタクトの下部プラグ）
２１８    ビット線下敷き絶縁膜（配線下敷き絶縁膜）
２２０    ビット線
２２１    ビット線上窒化膜
２２２    ビット線側壁窒化膜
２２３    第２層間絶縁膜
２２４    第３プラグ（ストレージノードコンタクトの上部プラグ）
２２５    ストレージ電極
２２６    容量膜
２２７    プレート電極
２３０    第３層間絶縁膜
２５０    アルミニウム配線
３０１    Ｐ型半導体基板
３０２    素子分離
３０３    ゲート酸化膜
３０４    第１不純物拡散領域
３０５    第２不純物拡散領域
３０６    ゲート電極
３０７    ゲート上窒化膜
３０９    ゲート側壁窒化膜
３１０    第１層間絶縁膜
３１１    フォトレジスト膜
３１２    第１椀状凹部
３１４    第１コンタクト窓
３１５    第２コンタクト窓
３１６    第１プラグ（ビット線コンタクトの下部）
３１７    第２プラグ（ストレージノードコンタクトの下部プラグ）
３１８    ビット線下敷き絶縁膜（配線下敷き絶縁膜）
３２０    ビット線
３２１    ビット線上窒化膜
３２２    ビット線側壁窒化膜
３２３    第２層間絶縁膜
３２４    第３プラグ（ストレージノードコンタクトの上部プラグ）
２２５    ストレージ電極
３２６    容量膜
３２７    プレート電極
４０１    Ｐ型半導体基板
４０２    素子分離
４０３    ゲート酸化膜
４０４    第１不純物拡散領域
４０５    第２不純物拡散領域
４０６    ゲート電極
４０７    ゲート上窒化膜
４０９    ゲート側壁窒化膜
４１０    第１層間絶縁膜
４１１    第１プラグ（ビット線コンタクトの下部）
４１２    第２プラグ（ストレージノードコンタクトの下部プラグ）
４１３    チタンシリサイド膜
４１４    ビット線下敷き絶縁膜（配線下敷き絶縁膜）
４１５    開口
４１６    ビット線（配線）
４１７    ビット線上窒化膜
４１８    ビット線側壁窒化膜
４１９    第２層間絶縁膜
４２０    第３のプラグ（ストレージノードコンタクトの上部プラグ）
４２１    ストレージ電極
４２２    容量膜
４２３    プレート電極
５０３    ゲート酸化膜
５０４    第１不純物拡散領域
５０５    第２不純物拡散領域
５０６    ゲート電極
５０７    ゲート上窒化膜
５０９    ゲート側壁窒化膜
５１６    下層配線
５１７    下層配線
５２１    配線上窒化膜
５２２    配線側壁窒化膜
５３０    プラグ
５３１    プラグ
【図１】
0004705705.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004705705.tif 000006
【図６】
0004705705.tif 000007
【図７】
0004705705.tif 000008