(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、このＣＰＵによってデータが書き込まれる複数のリソースと、前記ＣＰＵによって出力されるアドレスをデコードし、前記複数のリソースの１つを選択するためのアドレスデコーダとを備えて構成されるマイクロコンピュータにおいて、
前記ＣＰＵが所定の書き込みアドレスを出力した場合に、前記アドレスデコーダにより出力されるデコード信号に基づいて、前記複数のリソースの内２つ以上を同時に選択するための信号を出力する多重選択信号出力回路を備え、
前記多重選択信号出力回路は、前記ＣＰＵが前記複数のリソースの１つよりデータを読み出すと、前記データの一部をデコードすることで、当該データを前記複数のリソースの内何れか１つ以上に書き込むための書き込み信号を生成出力するように構成されていることを特徴とするマイクロコンピュータ。
【請求項２】
前記ＣＰＵが前記複数のリソースの１つよりデータを読み出すと、前記データの少なくとも一部を異なるデータ値に変換するデータ変換部を備えたことを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記ＣＰＵが前記複数のリソースの１つより読み出したデータと、前記データ変換部によって変換されたデータとを選択して出力するための書き込みデータ用マルチプレクサを備えたことを特徴とする請求項２記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵと、このＣＰＵによってデータが書き込まれる複数のリソースと、前記ＣＰＵによって出力されるアドレスをデコードするアドレスデコーダとを備えて構成されるマイクロコンピュータに関する。
【背景技術】
【０００２】
例えば、通信系のアプリケーションに使用されるマイクロコンピュータにおいては、ある送信元より受信したデータを複数の送信先に転送する、という処理を行なう場合がある。その際、ＣＰＵは、送信先に対応して用意されている通信用ＬＳＩの送信バッファに対して順次データを書き込んで行く。
即ち、図１０に示すように、ＣＰＵ１は、３つのリソース（周辺回路など）２〜４（リソース（１）〜（３））に対して同一のデータを書き込んでセットする場合、リソース２〜４を選択するための論理アドレスをライトアクセス許可信号と共にデコーダ５に順次出力すると、デコーダ５は、与えられた論理アドレスのデコード結果を選択信号（１〜３）としてリソース２〜４に順次出力する。従って、その場合のタイミングチャートは、図１２に示すようになり、ＣＰＵ１が書き込み処理をシリアルに行なうのに時間を要するため、通信処理が遅滞するおそれがある。
【０００３】
斯様な問題に対処する技術の１つとして、例えば特許文献１に開示されているものがある。この技術では、ホストコンピュータ２００と、各機能ブロック１０３〜１０５との間に、ホストＩ／Ｆ１０１及びシーケンス制御ブロック１０２が介在するように構成されている。そして、ホストコンピュータ２００が各機能ブロック１０３〜１０５にデータを書き込む場合は、シーケンス制御ブロック１０２に所定のパラメータをセットすると、シーケンス制御ブロック１０２が夫々の機能ブロック１０３〜１０５に対してデータを書き込むようになっている。
【特許文献１】特開２００４−３６２１７６号公報（図５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている技術では、ホストコンピュータ２００自体の処理時間は軽減されるが、シーケンス制御ブロック１０２が夫々の機能ブロック１０３〜１０５に対してデータを書き込むサイクルは、図１２に示すタイミングチャートと同様に行われることに代わりはなく、全体の処理時間が短縮されているとは言えない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＣＰＵが複数のリソースに対してデータ書込みを行なう時間を効果的に短縮することができるマイクロコンピュータを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のマイクロコンピュータによれば、多重選択信号出力回路は、ＣＰＵが所定の書き込みアドレスを出力した場合に、アドレスデコーダにより出力されるデコード信号に基づいて、複数のリソースの内２つ以上を同時に選択するための信号を出力する。従って、ＣＰＵは、多重選択用に割り当てられているアドレスを出力してデータの書込みを行えば、複数のリソースに同時に書き込みを行なうことが可能となり、書き込み処理に要する時間を短縮することができる。
そして、多重選択信号出力回路は、ＣＰＵが複数のリソースの１つよりデータを読み出すと、そのデータの一部をデコードすることで当該データを複数のリソースの内何れか１つ以上に書き込むための書き込み信号を生成出力する。例えば、あるリソース（Ａ）が保持しているデータを他のリソース（Ｂ）に転送する場合、従来であれば、
（１）リソース（Ａ）よりデータ読出し
（２）リソース（Ｂ）にデータ書込み
の２つのサイクルが必要であるが、請求項１のように構成すれば、（１）のデータ読出しサイクルを実行して読み出されたデータを、同じサイクル中においてリソース（Ｂ）に書き込むことができる。従って、データ転送に要する時間を大幅に短縮することが可能となる。尚、請求項１においては、データ読出しの対象となるリソースと書込み対象となるリソースとを同時に選択することで多重選択を行うことになる。
【００１０】
請求項２記載のマイクロコンピュータによれば、ＣＰＵが複数のリソースの１つよりデータを読み出すと、データ変換部は、そのデータの少なくとも一部を異なるデータ値に変換する。従って、読み出したデータの少なくとも一部を変更して書き込みを行う必要がある場合は、ＣＰＵがデータ変更操作を行わずとも、データ変換部によって直ちに変更できるので、迅速に処理することが可能となる。
【００１１】
請求項３記載のマイクロコンピュータによれば、書き込みデータ用マルチプレクサは、ＣＰＵが複数のリソースの１つより読み出したデータと、データ変換部によって変換されたデータとを選択して出力する。従って、リソースに書き込むデータを、ＣＰＵが出力したデータと何れかのリソースより読み出して変換したデータとで選択することができる。
【発明を実施するための最良の形態】
【００１２】
（第１参考例）
以下、本発明の第１参考例について図１乃至図３を参照して説明する。図１は、本参考例のマイクロコンピュータ１０の構成を示すものであり、図１０と同様に、ＣＰＵ１１と、その周辺回路として３つのリソース１２〜１４（（１）〜（３））とを備えている。そして、ＣＰＵ１１は、アドレスデコーダ１５及び３つのＯＲゲート１６〜１８で構成される多重選択信号出力回路１９を介してリソース１２〜１４にデータを書き込むようになっている。
【００１３】
アドレスデコーダ（以下、単にデコーダと称す）１５は、ＣＰＵ１１が出力するアドレスに応じてデコードした選択信号１〜７を出力し、４入力ＯＲゲート１６〜１８の入力端子には、それらの選択信号１〜７が以下に示すように与えられている。
ＯＲゲート１６      選択信号「１，４，６，７」
ＯＲゲート１７      選択信号「２，４，５，７」
ＯＲゲート１８      選択信号「３，５，６，７」
【００１４】
次に、本参考例の作用について図２及び図３も参照して説明する。図２は、ＣＰＵ１１が出力する論理アドレスに応じて、デコーダ１５が出力する選択信号、及びその選択信号に応じて、多重選択信号出力回路１９がリソース１２〜１４をどのように選択するか示すものである。
【００１５】
ＣＰＵ１１は、リソース１２〜１４に対して個別にデータを書き込む場合は、従来と同様に夫々に割り当てられている論理アドレス「１〜３」を出力し、デコーダ１５に選択信号１〜３を出力させる。即ち、選択信号「１〜３」は、ＯＲゲート１６〜１８に１対１で出力されているので、リソース１２〜１４が個別に選択される。一方、選択信号「４〜７」については、リソース１２〜１４の内、２つ以上を同時に選択するための多重選択信号として定義されている。即ち、ＣＰＵ１１が論理アドレス「４」を出力すると、デコーダ１５はそのデコード結果として選択信号「４」を出力する。選択信号「４」は、ＯＲゲート１６及び１７に与えられているので、図２に示すように、Ｒ１，Ｒ２選択信号が同時にアクティブとなってリソース１２及び１３が同時に選択される。
【００１６】
また、ＣＰＵ１１が論理アドレス「５」を出力すると、デコーダ１５はそのデコード結果として選択信号「５」を出力するが、その選択信号「５」は、ＯＲゲート１７及び１８に与えられている。従って、図２に示すように、Ｒ２，Ｒ３選択信号が同時にアクティブとなってリソース１３及び１４が同時に選択される。また、ＣＰＵ１１が論理アドレス「６」を出力すると、デコーダ１５はそのデコード結果として選択信号「６」を出力するが、選択信号「６」は、ＯＲゲート１６及び１８に与えられているので、図２に示すように、Ｒ１，Ｒ３選択信号が同時にアクティブとなってリソース１２及び１４が同時に選択される。
【００１７】
更に、ＣＰＵ１１が論理アドレス「７」を出力すると、デコーダ１５はそのデコード結果として選択信号「７」を出力するが、選択信号「７」は、ＯＲゲート１６〜１８に与えられているので、図２に示すように、Ｒ１〜Ｒ３選択信号が同時にアクティブとなってリソース１２〜１４が全て同時に選択される。従って、ＣＰＵ１１は、論理アドレス「７」を出力してライトデータを出力すれば、そのデータをリソース１２〜１４に一括して同時に書き込むことが可能となる（図３参照）。
【００１８】
以上のように本参考例によれば、多重選択信号出力回路１９は、ＣＰＵ１１が所定の書き込みアドレスを出力した場合に、アドレスデコーダ１５により出力されるデコード信号に基づいて、複数のリソース１２〜１４の内２つ以上を同時に選択する信号を出力する。従って、ＣＰＵ１１は、多重選択用に割り当てられているアドレスを出力してデータの書込みを行えば、複数のリソース１２〜１４に同時に書き込みを行なうことが可能となり、書き込み処理に要する時間を短縮することができる。そして、多重選択信号出力回路１９を、複数のリソース１２〜１４に対応して夫々配置される複数のＯＲゲート１６〜１８によって、簡単に構成することができる。
【００１９】
（第２参考例）
図４は本発明の第２参考例であり、第１参考例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２参考例のマイクロコンピュータ２０は、ＣＰＵ１１に替わるＣＰＵ２１と、多重選択信号出力回路１９に替わる多重選択信号出力回路２２とを備えている。多重選択信号出力回路２２は、アドレスデコーダ２３，ＡＮＤゲート２４〜２６及びマルチプレクサ２７〜２９によって構成されている。
【００２０】
デコーダ２３は、ＣＰＵ２１が出力する論理アドレス「１〜４」に応じてデコード動作を行ない選択信号「１〜４」を出力するが、選択信号「１〜３」については第１参考例と同様にリソース１２〜１４を個別に選択する信号である。但し、選択信号「１」については、ある条件に従う場合に多重選択信号として機能する。そして、選択信号「４」については、多重選択信号出力回路２２によるリソース１２〜１４の多重選択を制御するための多重選択レジスタ３０を選択する信号となっている。
【００２１】
選択信号「１〜３」は、マルチプレクサ２７〜２９の一方の入力端子（「０」側）に夫々与えられているが、選択信号「１」については、ＡＮＤゲート２４〜２６の一方の入力端子にも夫々与えられている。そして、ＡＮＤゲート２４〜２６の出力端子は、マルチプレクサ２７〜２９の他方の入力端子（「１」側）に夫々接続されている。
【００２２】
多重選択レジスタ３０は４ビットのレジスタであり、その第０ビットは多重選択のイネーブル指定、第１〜第３ビットは、多重選択を行う場合にリソース１２〜１４を夫々選択対象に指定するためのビットである。そして、多重選択レジスタ３０の第０ビット出力は、マルチプレクサ２７〜２９の選択切替信号を与えるものであり、第１〜第３ビット出力は、ＡＮＤゲート２４〜２６の他方の入力端子に夫々接続されている。即ち、マルチプレクサ２７〜２９は、多重選択レジスタ３０の第０ビットが「０」に設定されていると入力端子の「０」側を選択し、第０ビットが「１」に設定されていると入力端子の「１」側を選択するようになっている。
【００２３】
次に、第２参考例の作用について説明する。初期状態において、多重選択レジスタ３０がオール「０」にリセットされているとすると、ＣＰＵ２１は、リソース１２〜１４を個別に選択する場合には、第１参考例と同様に論理アドレス「１〜３」を出力し、デコーダ２３に選択信号「１〜３」を出力させる。この時、マルチプレクサ２７〜２９は入力端子「０」側を選択しているので、選択信号「１〜３」によってリソース１２〜１４が個別に選択される。
【００２４】
そして、ＣＰＵ２１は、リソース１２〜１４の内、２つ以上を同時に選択する必要がある場合は、先ず、多重選択レジスタ３０に設定を行う。即ち、リソース１２〜１４の内、同時に選択するものに対応するビット（第１〜第３）に「１」をセットすると共に、第０ビットに「１」をセットする。すると、マルチプレクサ２７〜２９は入力端子「１」側を選択するようになる。
従って、それ以降に、ＣＰＵ２１が論理アドレス「１」を出力すれば、選択信号「１」と、多重選択レジスタ３０の「１」がセットされている第１〜第３ビットとにより、ＡＮＤゲート２４〜２６がハイレベルを出力するので、リソース１２〜１４の２つ以上が同時に選択される。また、上記のような多重選択を行う必要がなくなった場合は、多重選択レジスタ３０の第０ビットを「０」にリセットすれば良い。
【００２５】
以上のように第２参考例によれば、ＣＰＵ２１は、多重選択レジスタ３０に対し同時に選択するリソースを設定するデータを書き込むと共に当該レジスタ３０より多重選択イネーブル信号を出力させれば、マルチプレクサ２７〜２９は、複数のリソース１２〜１４を夫々個別に選択するデコード信号の何れか１つと多重選択データの各ビットとのＡＮＤ条件信号を選択する。従って、ＣＰＵ２１は、上記の設定を行った以降は、論理アドレス「１」に対応するアドレスを出力すれば、リソース１２〜１４の多重選択を行うことができる。
【００２６】
（実施例）
図５乃至図９は本発明の一実施例を示すものである。本実施例のマイコン３１は、ＣＰＵ３２が３つのリソース１２〜１４に対し、データ転送制御部３３を介してデータの書き込み，読み出しを行うようになっている。データ転送制御部３３には、ＣＰＵ３２よりアドレス，リードアクセス信号，ライトアクセス信号が与えられており、また、各リソース１２〜１４より読み出されるデータ（リードデータ）が与えられている。データ転送制御部３３は、それらの入力信号に基づいて、リソース１２〜１４に対し、リードセレクト／ライトセレクト１〜３を夫々出力するようになっている。
【００２７】
また、リードデータは、データ変換部３４，マルチプレクサ３５にも与えられている。データ変換部３４は、リードデータの一部を変換テーブル３６に設定されている変換パターンに応じて変換すると、その変換したデータをマルチプレクサ３５に出力する。そのマルチプレクサ３５の選択は、ＣＰＵ３２がデータ変換切り換えレジスタ３７に書込み設定を行うことで切り換えられる。
マルチプレクサ３５の出力データは、更に、マルチプレクサ３８〜４０を介してリソース１２〜１４に書込みデータとして与えられる。そして、マルチプレクサ３８〜４０の他方の入力端子には、ＣＰＵ３２より出力されるライトデータが与えられている。マルチプレクサ３８〜４０の選択切り換えは、図６に示す選択モード切替レジスタ４１より出力されるモード切替信号によって行なわれる。
【００２８】
図６は、データ転送制御部３３の詳細構成を示すものである。データ転送制御部３３は、多重選択信号出力回路１９，多重アクセス選択レジスタ４２，データ／選択信号変換部４３を中心として構成されている。これらは、何れもリソース１２〜１４を選択するためのＲ１〜Ｒ３選択信号を出力するが、各３つのＲ１，Ｒ２，Ｒ３選択信号は、夫々３入力マルチプレクサ４４〜４６に入力されている。尚、多重選択レジスタ４２は、第２参考例における多重選択レジスタ３０より、多重選択イネーブル信号に対応するビットを削除したものである。
マルチプレクサ４４〜４６の入力選択は、選択モード切替レジスタ４１によって出力されるモード切替信号によって行なわれる（尚、実際の切替信号は２ビット）。そして、マルチプレクサ４４〜４６の出力端子は、ＡＮＤゲート４７〜４９の入力端子の一方に夫々接続されており、ＡＮＤゲート４７〜４９より出力される信号が、ライトセレクト１〜３となっている。
【００２９】
また、多重選択信号出力回路１９より出力されるＲ１〜Ｒ３選択信号は、ＡＮＤゲート５０〜５２の入力端子の一方に夫々接続されており、その入力端子の他方には、ＣＰＵ３２によって出力されるリードアクセス信号が共通に与えられている。そして、ＡＮＤゲート５０〜５２より出力される信号が、リードセレクト１〜３となっている。また、上記リードアクセス信号と、同様にＣＰＵ３２によって出力されるライトアクセス信号は、ＯＲゲート５３の入力端子に夫々与えられており、ＯＲゲート５３の出力端子は、ＡＮＤゲート４７〜４９の入力端子の他方に共通に接続されている。
【００３０】
データ／選択信号変換部４３は、何れかのリソース１２〜１４よりバス上に読み出されたデータの一部を、変換テーブル５４に基づいて書き込み用の選択信号に変換してマルチプレクサ４４〜４６に出力する。即ち、本実施例では、リードデータの一部がある値を示す場合には、そのデータがリソース１２〜１４の何れか１つ以上に書き込まれるように構成されている。
【００３１】
図７は、データ／選択信号変換部４３がデータ変換を行なうために使用する変換テーブル５４の変換パターンを示す。例えばデータが１６ビットであるとする場合にＭＳＢ側の４ビットを参照し、その４ビットデータ値が０Ｈ〜１Ｈであればライトセレクト１〜３は何れも「非選択（インアクティブ）」とする。即ち、この場合はデータの読み出しだけが行われる。
【００３２】
また、４ビットデータ値が２Ｈ〜３Ｈ，４Ｈ〜５Ｈ，６Ｈ〜７Ｈであれば、ライトセレクト１，２，３が夫々「選択（アクティブ）」となり、読み出されたデータはリソース１２，１３，１４の何れか１つに書き込まれる（但し、モードＣが選択されている場合）。また、４ビットデータ値が８Ｈ〜９Ｈ，ＡＨ〜ＢＨ，ＣＨ〜ＤＨであれば、ライトセレクト１及び２，２及び３，１及び３が夫々「選択」となり、読み出されたデータはリソース１２，１３，１４の何れか２つに同時に書き込まれる。そして、４ビットデータ値がＥＨ〜ＦＨであれば、ライトセレクト１〜３が全て「選択」となり、読み出されたデータはリソース１２，１３，１４の全てに同時に書き込まれることになる。
【００３３】
図８は、データ変換部３４がデータ変換を行なうために使用する変換テーブル３５の変換パターンを示す。この場合も、変換前データのＭＳＢ側４ビットを参照し、その４ビットデータ値が０Ｈ〜１Ｈ，２Ｈ〜３Ｈ，４Ｈ〜５Ｈ，６Ｈ〜７Ｈ，８Ｈ〜９Ｈ，ＡＨ〜ＢＨ，ＣＨ〜ＤＨ，ＥＨ〜ＦＨであれば、データ値は夫々０Ｈ，１Ｈ，２Ｈ，３Ｈ，４Ｈ，５Ｈ，６Ｈ，７Ｈに変換される。
尚、本実施例では、データ転送制御部３３が請求項１〜３における「多重選択信号出力回路」に対応した構成となる。
【００３４】
次に、本実施例の作用について図９も参照して説明する。本実施例では、ＣＰＵ３２が選択モード切替レジスタ４１によってモードＡを選択すると、リソース１２〜１４に対する書き込みについては多重選択信号出力回路１９より出力されるＲ１〜Ｒ３選択信号が有効となり、実質的に第１参考例と同様の作用がなされる。即ち、書込みサイクルでは、ライトアクセス信号がアクティブとなることで、ＡＮＤゲート４７〜４９を介したライトセレクト１〜３の出力が有効となる。
【００３５】
また、ＣＰＵ３２が選択モード切替レジスタ４１によってモードＢを選択すると、リソース１２〜１４に対する書き込みについては多重アクセス選択レジスタ４２より出力されるＲ１〜Ｒ３選択信号が有効となり、実質的に第２参考例と同様の作用がなされる。即ち、本実施例では、選択モード切替レジスタ４１によってモードＢを選択することが、第２参考例において多重アクセス選択レジスタ３０にイネーブルビットをセットすることに等しい。
【００３６】
そして、図９は、ＣＰＵ３２が選択モード切替レジスタ４１によってモードＣを選択してリードサイクルを実行した場合に行われる、リソース１２〜１４間でのデータ転送処理を示すタイミングチャートである。尚、データ変換切り替えレジスタ３７は、マルチプレクサ３５が「変換後データ」を選択するように設定されているとする。ＣＰＵ３２は、先ず論理アドレス「１」を出力して（（ｄ）参照）リソース１２に対するリードアクセスを行う（（ｂ）参照）。この時、多重選択信号出力回路１９からはＲ１選択信号が出力され、ＡＮＤゲート５０を介してリードセレクト１が出力される（（ｅ）参照）。
【００３７】
そして、リソース１２より読み出されたデータが０ｘＡ１２３であれば（（ｆ）参照）、そのＭＳＢ側４ビットが０ｘＡであるから、データ／選択信号変換部４３は、図７に示す変換テーブル５４に従いライトセレクト２及び３を「選択」するようにマルチプレクサ４５及び４６に出力する（（ｇ）参照）。また、データ変換部３４は、図８に示す変換テーブル３６に従いＭＳＢ側４ビットを０ｘ５に変換する（（ｈ）参照）。従って、リソース１３及び１４に対しては、データ０ｘ５１２３が同時に書き込まれることになる。
尚、ＣＰＵ３２がリソース１２より読み出したデータ０ｘＡ１２３は、ＣＰＵ３２自身が読み込む必要があるデータであり、そのままの値でＣＰＵ３２に読み込まれる。
【００３８】
次に、ＣＰＵ３２は、論理アドレス「２」を出力して（（ｄ）参照）リソース１３に対するリードアクセスを行う（（ｂ）参照）。この時、多重選択信号出力回路１９からはＲ２選択信号が出力され、ＡＮＤゲート５１を介してリードセレクト２が出力される（（ｅ）参照）。
そして、リソース１３より読み出されたデータが０ｘＥ４５６であれば（（ｆ）参照）、そのＭＳＢ側４ビットが０ｘＥであるから、データ／選択信号変換部４３は、ライトセレクト１〜３を全て「選択」するようにマルチプレクサ４４〜４６に出力する（（ｇ）参照）。また、データ変換部３４は、ＭＳＢ側４ビットを０ｘ７に変換する（（ｈ）参照）。従って、リソース１２〜１４に対しては、データ０ｘ７４５６が同時に書き込まれることになる。
【００３９】
以上のように本実施例によれば、データ転送制御部３３のデータ／選択信号変換部４３は、ＣＰＵ３２が複数のリソース１２〜１４の１つよりデータを読み出すと、そのデータの一部をデコードすることで当該データを複数のリソース１２〜１４の内何れか１つ以上に書き込むための書き込み信号，ライトセレクト１〜３を生成出力する。従って、データ読出しサイクルを実行して読み出されたデータを、同じサイクル中で他のリソースに書き込むことができ、リソース間のデータ転送に要する時間を大幅に短縮することが可能となる。
【００４０】
また、データ変換部３４は、上記転送を行う場合に、リードデータの一部を異なるデータ値に変換するので、ＣＰＵ３２がデータ変更操作を行わずとも、データ変換部３４のハードウエア処理によって直ちに変更できるので、迅速に処理することが可能となる。
そして、書き込みデータ用マルチプレクサ３５は、ＣＰＵ３２が複数のリソース１２〜１４の１つより読み出したデータと、データ変換部３４によって変換されたデータとを選択して出力するので、リソース１２〜１４に書き込むデータを必要に応じて選択することができる。
【００４１】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
リソースの数やデータバスサイズなどは、適宜変更して実施すれば良い。
実施例において、選択モード切替レジスタ４１によりモードＡ〜Ｃを切り替えるようにしたが、モードＣのみを実施する構成にしても良い。
また、実施例においてリードデータの全てを変換しても良いし、データ変換部３４は削除しても良い。
例えば、実施例の構成をＣＰＵ３２のコプロセッサに取込み、ＣＰＵ３２がコプロセッサに対してマクロ命令を与えることで、同様の機能をコプロセッサに実行させるようにしても良い。
また、実施例の構成をアクセラレータに取込み、ＣＰＵ３２がそのアクセラレータに実行指示を与えることで、同様の機能をアクセラレータに実行させるようにしても良い。
実施例では、ＣＰＵ３２のデータバスサイズとリソース１２〜１４のデータバスサイズが共に１６ビットであるとしたが、例えば、リソース側のデータバスサイズが３２，６４，９６ビットなどであっても良い。この場合、例えばＣＰＵ３２がリードサイクルを行い９６ビット中の１６ビットだけをリードすれば、９６ビット中のデータ値によって指示される他のリソースへの９６ビット転送を同時に行うことができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１参考例であり、マイクロコンピュータの構成を示す図
【図２】ＣＰＵが出力する論理アドレスに応じて、多重選択信号出力回路がリソースを選択するパターンを示す図
【図３】ＣＰＵが複数のリソースに対して同時に書き込みを行う場合を示すタイミングチャート
【図４】本発明の第２参考例を示す図１相当図
【図５】本発明の一実施例を示す図１相当図
【図６】データ転送制御部の詳細構成を示す図
【図７】データ／選択信号変換部がデータ変換を行なうために使用する変換テーブルの変換パターンを示す図
【図８】データ変換部がデータ変換を行なうために使用する変換テーブルの変換パターンを示す図
【図９】ＣＰＵがモードＣを選択してリードサイクルを実行した場合に行われる、リソース間でのデータ転送処理を示すタイミングチャート
【図１０】従来技術を示す図１相当図
【図１１】図２相当図
【図１２】図３相当図
【符号の説明】
【００４３】
図面中、１０はマイクロコンピュータ、１１はＣＰＵ、１２〜１４はリソース、１５はアドレスデコーダ、１９は多重選択信号出力回路、２０はマイクロコンピュータ、２１はＣＰＵ、２２は多重選択信号出力回路、２３はアドレスデコーダ、２４〜２６はＡＮＤゲート、２７〜２９はマルチプレクサ、３０は多重選択レジスタ、３１はマイクロコンピュータ、３２はＣＰＵ、３３はデータ転送制御部（多重選択信号出力回路）、３４はデータ変換部、４１は選択モード切替レジスタ、４２は多重アクセス選択レジスタ、４３はデータ／選択信号変換部を示す。
【図１】
0004682786.tif 000002
【図２】
0004682786.tif 000003
【図３】
0004682786.tif 000004
【図４】
0004682786.tif 000005
【図５】
0004682786.tif 000006
【図６】
0004682786.tif 000007
【図７】
0004682786.tif 000008
【図８】
0004682786.tif 000009
【図９】
0004682786.tif 000010
【図１０】
0004682786.tif 000011
【図１１】
0004682786.tif 000012
【図１２】
0004682786.tif 000013