(57)【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルの複数の電極に対して所定電圧を印加するプラズマディスプレイの駆動回路であって、
上記複数の電極の各々の電極の一端に接続された出力ラインと、
上記出力ラインを介して上記各々の電極の一端に基準電位より高電位の第１の電位を供給するための第１の信号ラインと、
上記出力ラインを介して上記各々の電極の一端に上記基準電位より低電位の第２の電位を供給するための第２の信号ラインと、
上記第１の信号ラインと上記第２の信号ラインとの間に接続されたコンデンサと、
上記第１の電位を供給する第１の電源ラインと上記第１の信号ラインとの間に接続された第１のスイッチと、
上記第２の信号ラインと上記基準電位との間に接続された第３のスイッチと、
上記第１の信号ラインと上記第２の信号ラインとの間に直列に接続され、その相互接続点の各々が各々の上記出力ラインに接続された複数の第４及び第５のスイッチと、
上記基準電位より低電位の第３の電位を供給する第２の電源ラインと上記第１の信号ラインとの間に接続された第６のスイッチとを有し、
表示データに応じて点灯させようとするセルを選択するアドレス期間において、上記第１及び第３のスイッチをオフ、かつ上記第６のスイッチをオンとし、
上記アドレス期間の内の非選択期間では、上記第４のスイッチをオン、かつ上記第５のスイッチをオフとし、上記第３の電位を上記第１の信号ライン及び上記出力ラインを介して上記電極に供給する状態とし、
上記アドレス期間の内の選択期間では、上記第４のスイッチをオフ、かつ上記第５のスイッチの内の走査する電極に対応する１つの第５のスイッチをオンとし、上記第３の電位に上記コンデンサに充電させた電圧である上記第２の電位を重畳させた負極性の重畳電圧を上記第２の信号ラインに生じせしめ、上記重畳電圧を上記１つの第５のスイッチ及び上記走査する電極に対応する上記出力ラインを介して上記走査する電極に走査パルスとして印加することを特徴とする駆動回路。
【請求項２】
更に、上記第２の電源ラインと上記第１の信号ラインとの間に直列に接続された抵抗と第１１のスイッチを有し、
リセット期間に、上記第１、第３、第４、及び第６のスイッチをオフ、かつ上記第５及び第１１のスイッチをオンして、時間に対して印加電圧値が減少する負極性の電圧波形に上記コンデンサに充電させた電圧である上記第２の電位を重畳させた重畳電圧波形を上記第２の信号ラインに生じせしめ、上記重畳電圧波形を上記第５のスイッチ及び上記出力ラインを介して上記電極に負極性リセットパルスとして印加することを特徴とする請求項１記載の駆動回路。
【請求項３】
上記負極性の電圧波形の到達電位は、上記第３の電位であることを特徴とする請求項２記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイの駆動回路に関する。
【背景技術】
【０００２】
従来、マトリクス型平面表示装置の１つであるプラズマディスプレイ装置、例えば交流駆動型プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）には、２本の電極で選択放電（アドレス放電）及び維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に第３の電極を形成する場合とがあった。
【０００３】
上記各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１及び第２の電極を第１の基板に設けるとともに、これとは別に、第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。
【０００４】
図１２は、交流駆動型ＰＤＰ装置の全体構成を示す図である。
図１２において、交流駆動型ＰＤＰ装置１は、第１の基板に互いに平行な走査電極Ｙ１〜Ｙｎ及び共通電極Ｘが設けられるとともに、第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。
【０００５】
また、交流駆動型ＰＤＰ装置１の表示パネルＰは、ｍ行ｎ列の２次元マトリクス状に配置された複数のセルを備える。各セルＣｉｊは、走査電極Ｙｉ及びアドレス電極Ａｊの交点並びにそれに対応して隣接する共通電極Ｘにより形成される。このセルＣｉｊが表示画像の１画素に対応し、表示パネルＰは２次元画像を表示することができる。
【０００６】
共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は表示すべき列を選択する回路から成る。
【０００７】
Ｘ側回路２、Ｙ側回路３、及びアドレス側回路４は、制御回路５から供給される制御信号により制御される。すなわち、Ｙ側回路３内の線順次走査する回路とアドレス側回路４によりどこのセルを点灯させるかを決め、Ｘ側回路２とＹ側回路３により放電を繰り返すことによって、ＰＤＰ装置の表示動作を行う。
【０００８】
制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳ、及び垂直同期信号ＶＳに基づいて、上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３、及びアドレス側回路４に供給する。
【０００９】
図１３（Ａ）は、１画素である第ｉ行第ｊ列のセルＣｉｊの断面構成を示す図である。図１３（Ａ）において、共通電極Ｘ及び走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。
【００１０】
一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００１１】
図１３（Ｂ）は、交流駆動型ＰＤＰ装置の容量Ｃｐについて説明するための図である、図１３（Ｂ）に示すように、交流駆動型ＰＤＰ装置の各セルには、放電空間１７、共通電極Ｘと走査電極Ｙｉの間、及び前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当たりの容量Ｃｐcellが決まる（Ｃｐcell＝Ｃａ＋Ｃｂ＋Ｃｃ）。すべてのセルの容量Ｃｐcellの合計がパネル容量Ｃｐである。
【００１２】
図１３（Ｃ）は、交流駆動型ＰＤＰの発光について説明するための図である。図１３（Ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗布されており、共通電極Ｘ及び走査電極Ｙｉの間の放電によって蛍光体１８を励起して発光するようになっている。
【００１３】
上述したように交流駆動型ＰＤＰ装置においては、セル内の共通電極Ｘと走査電極Ｙｉとの間で放電（維持放電）を行い発光させるので、上述したＸ側回路２及びＹ側回路３（以下、「駆動回路」とも称す。）は、セル内で放電させるための高電圧の信号を出力する回路である。したがって、駆動回路を構成する各素子には高い耐圧が要求され、交流駆動型ＰＤＰ装置の製造コストを押し上げる１つの要因であった。そこで、駆動回路を構成する各素子の耐圧を低くして製造コストの低減を図る技術が提案されている。例えば、一方の電極には正の電圧を印加し、他方の電極には負の電圧を印加することにより、電極間の電位差を利用して電極間の放電を行う駆動回路が提案されている（例えば、特許文献１、非特許文献１参照。）。
【００１４】
図１４は、上記特許文献１に開示されている交流駆動型ＰＤＰ装置の駆動回路の構成を示す図である。
図１４において、容量負荷（以下、「負荷」と称す。）２０は、上述した１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘと走査電極Ｙが形成されている。ここで、走査電極Ｙとは、複数の走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００１５】
走査電極Ｙを駆動するためのＹ側回路３は、電源回路２２及びドライブ回路２１を備える。
電源回路２２は、コンデンサＣＹ１と、３つのスイッチＳＷＹ１、ＳＷＹ２、ＳＷＹ３とを備える。スイッチＳＷＹ１、ＳＷＹ２は、電源から供給される電圧Ｖｓの電源ライン（電源線）と基準電位としてのグランド（ＧＮＤ）との間に直列に接続される。２つのスイッチＳＷＹ１、ＳＷＹ２の相互接続点にはコンデンサＣＹ１の一方の端子が接続され、コンデンサＣＹ１の他方の端子とグランドとの間にはスイッチＳＷＹ３が接続される。なお、コンデンサＣＹ１の一方の端子に接続される信号ラインを第１の信号ラインＯＵＴＡＹとし、他方の端子に接続される信号ラインを第２の信号ラインＯＵＴＢＹとする。
【００１６】
ドライブ回路２１は、２つのスイッチＳＷＹ４、ＳＷＹ５を備える。スイッチＳＷＹ４、ＳＷＹ５は、電源回路２２のコンデンサＣＹ１の両端に直列に接続される。すなわち、スイッチＳＷＹ４、ＳＷＹ５は、第１及び第２の信号ラインＯＵＴＡＹ、ＯＵＴＢＹ間に直列接続される。２つのスイッチＳＷＹ４、ＳＷＹ５の相互接続点は、出力ラインＯＵＴＣＹを介して負荷２０の走査電極Ｙに接続される。
【００１７】
また、共通電極Ｘを駆動するためのＸ側回路３は、電源回路２４及びドライブ回路２３を備える。なお、電源回路２４及びドライブ回路２３は、上述したＹ側回路２における電源回路２２及びドライブ回路２１にそれぞれ対応し、その構成は電源回路２２及びドライブ回路２１とそれぞれ同様であるので説明は省略する。
【００１８】
図１４に示した駆動回路のＹ側において、スイッチＳＷＹ１、ＳＷＹ３、及びＳＷＹ４をオンにし、スイッチＳＷＹ２、ＳＷＹ５をオフにすることで、コンデンサＣＹ１にスイッチＳＷＹ１、ＳＷＹ３により与えられる電圧Ｖｓに応じた電荷が蓄積されるとともに、第１の信号ラインＯＵＴＡＹの電圧Ｖｓが出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００１９】
また、コンデンサＣＹ１に電圧Ｖｓに応じた電荷が蓄積された状態で、スイッチＳＷＹ２、ＳＷＹ５をオンにし、スイッチＳＷＹ１、ＳＷＹ３、ＳＷＹ４をオフにすることで、第２の信号ラインＯＵＴＢＹの電圧が（−Ｖｓ）となり、その電圧（−Ｖｓ）が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００２０】
このようにして、負荷２０の走査電極Ｙに対して正の電圧Ｖｓと負の電圧（−Ｖｓ）とを交互に印加する。同様に、負荷２０の共通電極Ｘに対しても、同様のスイッチング制御を行うことにより、正の電圧Ｖｓと負の電圧（−Ｖｓ）とを交互に印加する。このとき、走査電極Ｙ及び共通電極Ｘに印加する電圧（±Ｖｓ）は、互いに位相が逆の関係となるようにする。すなわち、走査電極Ｙに正の電圧Ｖｓが印加されている場合には、共通電極Ｘに負の電圧（−Ｖｓ）を印加するようにする。これにより、走査電極Ｙと共通電極Ｘとの間に放電を行うことが可能な電位差を生じさせることができる。
【００２１】
図１５は、図１２に示した交流駆動型ＰＤＰ装置１の動作を示す波形図である。図１５は、１フレームを構成する複数のサブフィールドのうちの１つのサブフィールド分において、共通電極Ｘ、走査電極Ｙ、アドレス電極に対して印加する電圧の波形例を示している。１つのサブフィールドは、全面書き込み期間及び全面消去期間からなるリセット期間と、アドレス期間と、維持放電期間とに区分される。
【００２２】
リセット期間においては、まず、共通電極Ｘに印加する電圧が基準電位としてのグランドレベルから（−Ｖｓ）に引き下げられる。一方、走査電極Ｙに印加される電圧が時間経過とともに徐々に上昇して、最終的に書き込み電圧Ｖｗと電圧Ｖｓとを加算した電圧が走査電極Ｙに印加される。
このようにして、共通電極Ｘと走査電極Ｙとの電位差が（２Ｖｓ＋Ｖｗ）となり、以前の表示状態にかかわらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００２３】
次に、走査電極Ｙの電圧をＶｓに戻した後、共通電極Ｘに対する電圧が（−Ｖｓ）からＶｓまで引き上げるとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ）に引き下げられる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始され、蓄積されていた壁電荷が消去される（全面消去）。
【００２４】
次に、アドレス期間においては、表示データに応じて各セルのオン／オフを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘには、電圧Ｖｓが印加される。また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときには、線順次により選択された走査電極Ｙには（−Ｖｓ）レベルのスキャンパルス、非選択の走査電極Ｙにはグランドレベルの電圧が印加される。
【００２５】
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘ及び走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
【００２６】
なお、図１５においては、アドレス期間が、前半アドレス期間（例えば、奇数行の走査電極Ｙに順次スキャンパルスを印加する）と後半アドレス期間（例えば、偶数行の走査電極Ｙに順次スキャンパルスを印加する）とに分割された例を示しているが、アドレス期間を分割せずに走査電極Ｙに順次スキャンパルスを印加するようにしても良い。
【００２７】
その後、維持放電期間になると、図１４に示した駆動回路により共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ、−Ｖｓ）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。なお、互いに極性の異なる電圧を交互に印加する動作は、サステイン動作と呼ばれ、サステイン動作中の電圧（＋Ｖｓ、−Ｖｓ）のパルスはサステインパルスと呼ばれる。
【００２８】
なお、維持放電期間において、走査電極Ｙに対して最初に高電圧を印加する時のみ電圧（Ｖｓ＋Ｖｘ）を印加する。この電圧Ｖｘは、アドレス期間に発生した壁電荷の電圧に加えることで維持放電に必要な電圧を生成する上乗せ分の電圧である。
【００２９】
【特許文献１】特開２００２−６２８４４号公報
【非特許文献１】岸、外４名、「A New Driving Technology for PDPs with Cost Effective Sustain Circuit」、ＳＩＤ  ０１  ＤＩＧＥＳＴ、１２３６頁〜１２３９頁、２００１年
【発明の開示】
【発明が解決しようとする課題】
【００３０】
ここで、上記図１４に示した駆動回路においては、３通りの電位Ｖｓ、グランドレベル、及び（−Ｖｓ）しか負荷２０に対して印加することができない。しかしながら、図１２に示したような交流駆動型ＰＤＰ装置１を動作させる際には、基準電位であるグランドレベルに対して、上記電位Ｖｓ、（−Ｖｓ）よりも電位差が大きな電位を使用したい場合がある。
【００３１】
例えば、アドレス期間においてアドレス放電を行う場合には、スキャンパルスの電圧（−Ｖｓ）とアドレスパルスの電圧Ｖａとの電位差が大きいほど、アドレッシングに係る電圧マージンが増大して安定したアドレス放電を行うことができる。しかしながら、アドレスパルスの電圧Ｖａを大きくできる範囲は限界があるため、スキャンパルスの電圧とアドレスパルスの電圧との電位差を大きくするには、スキャンパルスの電圧をより低くしなければならない。
【００３２】
スキャンパルスの電圧を低くする方法の１つとして、図１６に示すように、（−Ｖｓ）よりも低い電圧（−Ｖｙ’）を負荷２０に対して直接印加できるように構成した駆動回路がある。なお、図１６においては、Ｙ側回路のみ示し、図１４に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。
【００３３】
図１６において、２５は負電位供給回路である。負電位供給回路２５は、電源から供給される電圧（−Ｖｙ’）の電源ライン（電源線）と出力ラインＯＵＴＣＹとの間に接続されたスイッチＳＷＹ１１を備える。このように構成し、スイッチＳＷＹ１１を制御することにより、（−Ｖｓ）よりも低い電圧（−Ｖｙ’）を負荷２０に印加することが可能である。
【００３４】
しかしながら、図１６に示した駆動回路においては、負荷２０への出力端（出力ラインＯＵＴＣＹ）毎に負電位供給しなければならないという問題があった。また、ドライブ回路２１内のスイッチＳＷＹ４及び負電位供給回路２５内のスイッチＳＷＹ１１には（Ｖｓ＋Ｖｙ’）の電圧がかかるため、スイッチＳＷＹ４、ＳＷＹ１１には耐圧が高いものを使用しなければならず、製造コストが増大してしまうという問題があった。
【００３５】
本発明は、このような問題に鑑みてなされたものであり、駆動回路を構成する各素子に要求される耐圧を高くすることなく、基準電位に対して従来よりも大きな電位差を有する電圧を容量性負荷に印加することができるようにする。
【課題を解決するための手段】
【００３６】
本発明の駆動回路は、プラズマディスプレイパネルの複数の電極に対して所定電圧を印加するプラズマディスプレイの駆動回路であって、上記複数の電極の各々の電極の一端に接続された出力ラインと、上記出力ラインを介して上記各々の電極の一端に基準電位より高電位の第１の電位を供給するための第１の信号ラインと、上記出力ラインを介して上記各々の電極の一端に上記基準電位より低電位の第２の電位を供給するための第２の信号ラインと、上記第１の信号ラインと上記第２の信号ラインとの間に接続されたコンデンサと、上記第１の電位を供給する第１の電源ラインと上記第１の信号ラインとの間に接続された第１のスイッチと、上記第２の信号ラインと上記基準電位との間に接続された第３のスイッチと、上記第１の信号ラインと上記第２の信号ラインとの間に直列に接続され、その相互接続点の各々が各々の上記出力ラインに接続された複数の第４及び第５のスイッチと、上記基準電位より低電位の第３の電位を供給する第２の電源ラインと上記第１の信号ラインとの間に接続された第６のスイッチとを有し、表示データに応じて点灯させようとするセルを選択するアドレス期間において、上記第１及び第３のスイッチをオフ、かつ上記第６のスイッチをオンとし、上記アドレス期間の内の非選択期間では、上記第４のスイッチをオン、かつ上記第５のスイッチをオフとし、上記第３の電位を上記第１の信号ライン及び上記出力ラインを介して上記電極に供給する状態とし、上記アドレス期間の内の選択期間では、上記第４のスイッチをオフ、かつ上記第５のスイッチの内の走査する電極に対応する１つの第５のスイッチをオンとし、上記第３の電位に上記コンデンサに充電させた電圧である上記第２の電位を重畳させた負極性の重畳電圧を上記第２の信号ラインに生じせしめ、上記重畳電圧を上記１つの第５のスイッチ及び上記走査する電極に対応する上記出力ラインを介して上記走査する電極に走査パルスとして印加することを特徴とする。
【発明の効果】
【００３７】
本発明によれば、基準電位より低電位の第３の電位を第１の信号ラインに供給し、第３の電位に第２の電位を重畳させた負極性の重畳電圧を第２の信号ラインに生じせしめ、走査する電極に走査パルスとして印加することができる。これにより、駆動回路内の各素子に対しては、基準電位と第１、第２の電位との電位差以上の電圧がかかることがないので、各素子の耐圧を高くしなくとも、基準電位に対して従来よりも大きな電位差を有する電圧を電極に印加することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態を図面に基づいて説明する。
本発明の実施形態における駆動回路は、表示手段として容量性負荷を用いたマトリクス型平面表示装置、例えば図１２に全体構成を示し、図１３にセル構成を示した交流駆動型ＰＤＰ装置１に適用することが可能である。以下に説明する実施形態では、一例として図１２及び図１３に示した交流駆動型ＰＤＰ装置１に適用した場合について説明する。また、各実施形態において、Ｙ側回路３についてのみ図示して説明するが、Ｘ側回路２については、Ｙ側回路３と同様に構成しても良いし、図１４に示した駆動回路と同様に構成しても良い。
【００３９】
（第１の実施形態）
図１は、本発明の第１の実施形態による駆動回路の構成例を示す図である。
図１において、負荷２０は、１つの共通電極Ｘと、複数の走査電極Ｙ１〜Ｙｎの中の任意の走査電極である１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘと走査電極Ｙが形成されている。
走査電極Ｙを駆動するためのＹ側回路は、電源回路２２及びドライブ回路２１に加え、負電位供給回路３０を備える。
【００４０】
電源回路２２は、コンデンサＣＹ１と、３つのスイッチＳＷＹ１、ＳＷＹ２、ＳＷＹ３とを備える。スイッチＳＷＹ１、ＳＷＹ２は、第１の電源から電圧Ｖｓ供給される第１の電源ライン（第１の電源線）と基準電位としてのグランド（ＧＮＤ）との間に直列に接続される。２つのスイッチＳＷＹ１、ＳＷＹ２の相互接続点にはコンデンサＣＹ１の一方の端子が接続され、コンデンサＣＹ１の他方の端子とグランドとの間にはスイッチＳＷＹ３が接続される。なお、コンデンサＣＹ１の一方の端子に接続される信号ラインを第１の信号ラインＯＵＴＡＹとし、他方の端子に接続される信号ラインを第２の信号ラインＯＵＴＢＹとする。
３つのスイッチＳＷＹ１、ＳＷＹ２、ＳＷＹ３は、通常ＭＯＳＦＥＴ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）などにより構成されるが、スイッチＳＷＹ３については、カソードをグランド側に接続したダイオードのみにより構成することも可能である。
【００４１】
ドライブ回路２１は、２つのスイッチＳＷＹ４、ＳＷＹ５を備える。スイッチＳＷＹ４、ＳＷＹ５は、電源回路２２のコンデンサＣＹ１の両端、すなわち、第１及び第２の信号ラインＯＵＴＡＹ、ＯＵＴＢＹ間に直列に接続される。２つのスイッチＳＷＹ４、ＳＷＹ５の相互接続点は、出力ラインＯＵＴＣＹを介して負荷２０の走査電極Ｙに接続される。
【００４２】
ここで、ドライブ回路２１は、表示データＤに基づいて表示セルの選択を行うアドレス期間（スイッチＳＷＹ４、ＳＷＹ５を順次選択的に動作させる期間）のスキャン時にはスキャンパルスを出力してライン毎の走査電極Ｙの選択動作を行い、表示データＤに応じた表示セルを発光させる放電を行う維持放電期間（スイッチＳＷＹ４、ＳＷＹ５により負荷２０に対して繰り返し充放電を行う期間）においてはサステインパルスを出力して全ラインの走査電極Ｙでの維持放電動作を行う回路、いわゆるラインドライブ回路を用いて構成しても良い。すなわち、走査電極Ｙにアドレス期間においてスキャンパルスを印加するスキャンドライブ回路を用いて、維持放電期間にはサステインパルスを印加するようにしても良い。
【００４３】
負電位供給回路３０は、１つのスイッチＳＷＹ６を備える。スイッチＳＷＹ６は、スイッチＳＷＹ１、ＳＷＹ２の相互接続点（ノードＮＡ）と第２の電源から電圧（−Ｖｙ）（−Ｖｙ≦Ｖｓ）が供給される第２の電源ライン（第２の電源線）との間に接続される。すなわち、スイッチＳＷＹ６は、第２の電源ラインと第１の信号ラインＯＵＴＡＹとの間に接続される。
【００４４】
次に、図２〜図４を参照し、図１に示した駆動回路の動作について説明する。
図２は、図１に示した駆動回路によるアドレス期間の動作を示す波形図である。
図２に示すように、スイッチＳＷＹ１、ＳＷＹ３、ＳＷＹ５、ＳＷＹ６がオフであり、スイッチＳＷＹ２、ＳＷＹ４がオンである状態を初期状態とし、コンデンサＣＹ１には電圧Ｖｓに応じた電荷がすでに蓄積されているものとして説明する。このとき、第１の信号ラインＯＵＴＡＹの電圧はグランドレベル、第２の信号ラインＯＵＴＢＹの電圧は（−Ｖｓ）であり、第１の信号ラインＯＵＴＡＹの電圧が出力ラインＯＵＴＣＹを介して負荷２０（Ｙ電極）に印加されている。
【００４５】
まず、時刻ｔ１において、スイッチＳＷＹ２をオフにするとともに、スイッチＳＷＹ６をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧が（−Ｖｙ）に引き下げられ、その電圧が出力ラインＯＵＴＣＹを介して負荷２０に印加される。また、第２の信号ラインＯＵＴＢＹの電圧は、第１の信号ラインＯＵＴＡＹの電圧よりコンデンサＣＹ１に蓄積されている電荷に応じた電圧Ｖｓ分だけ低い電圧、すなわち（−Ｖｓ−Ｖｙ）になる。
【００４６】
次に、従来と同様にして電圧Ｖａのアドレスパルスがアドレス電極に印加される時刻ｔ２において、スイッチＳＷＹ４をオフにし、スイッチＳＷＹ５をオンにする。これにより、第２の信号ラインＯＵＴＢＹの電圧（−Ｖｓ−Ｖｙ）が出力ラインＯＵＴＣＹを介して負荷２０に印加される。その後、時刻ｔ３において、スイッチＳＷＹ５をオフにし、スイッチＳＷＹ４をオンにすることで、再び第１の信号ラインＯＵＴＡＹの電圧（−Ｖｙ）が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００４７】
次に、時刻ｔ４において、スイッチＳＷＹ６をオフにするとともに、スイッチＳＷＹ２をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧がグランドレベルに上昇する。これに伴い、第２の信号ラインＯＵＴＢＹの電圧は（−Ｖｓ）になる。
以上のように、スイッチＳＷＹ１〜ＳＷＹ６を制御することで、従来（−Ｖｓ）よりも電位が低い（基準電位であるグランドレベルとの電位差が大きい）（−Ｖｓ−Ｖｙ）のスキャンパルスを負荷２０（Ｙ電極）に印加することができる。
【００４８】
図３は、図１に示した駆動回路による維持放電期間の動作を示す波形図である。
図２に示すように、スイッチＳＷＹ１、ＳＷＹ３、ＳＷＹ５、ＳＷＹ６がオフであり、スイッチＳＷＹ２、ＳＷＹ４がオンである状態を初期状態として説明する。このとき、第１の信号ラインＯＵＴＡＹの電圧はグランドレベル、第２の信号ラインＯＵＴＢＹの電圧は（−Ｖｓ）であり、第１の信号ラインＯＵＴＡＹの電圧が出力ラインＯＵＴＣＹを介して負荷２０に印加されている。
【００４９】
時刻ｔ１１において、スイッチＳＷＹ２をオフにするとともに、スイッチＳＷＹ１、ＳＷＹ３をオンにする。これにより、第１の信号ラインＯＵＴＡＹの電圧がＶｓに上昇し、第２の信号ラインＯＵＴＢＹの電圧がグランドレベルになる。また、第１の信号ラインＯＵＴＡＹの電圧Ｖｓが出力ラインＯＵＴＣＹを介して負荷２０に印加される。このとき、コンデンサＣＹ１には、スイッチＳＷＹ１、ＳＷＹ３により与えられる電圧Ｖｓに応じた電荷が蓄積される。
【００５０】
次に、時刻ｔ１２において、スイッチＳＷＹ１、ＳＷＹ３をオフにし、スイッチＳＷＹ２をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧がグランドレベルに引き下げられ、それが出力ラインＯＵＴＣＹを介して負荷２０に印加される。また、第２の信号ラインＯＵＴＢＹの電圧は、第１の信号ラインＯＵＴＡＹの電圧よりコンデンサＣＹ１に蓄積されている電荷に応じた電圧Ｖｓ分だけ低い電圧、すなわち（−Ｖｓ）になる。
【００５１】
次に、時刻ｔ１３において、スイッチＳＷＹ２、ＳＷＹ４をオフにし、スイッチＳＷＹ５、ＳＷＹ６をオンにする。これにより、第１の信号ラインＯＵＴＡＹの電圧が（−Ｖｙ）にさらに引き下げられ、これに伴い、第２の信号ラインＯＵＴＢＹの電圧が（−Ｖｓ−Ｖｙ）になる。また、スイッチＳＷＹ４がオフになり、スイッチＳＷＹ５がオンになるので、第２の信号ラインＯＵＴＢＹの電圧（−Ｖｓ−Ｖｙ）が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００５２】
その後、時刻ｔ１４において、スイッチＳＷＹ５、ＳＷＹ６をオフにし、スイッチＳＷＹ２、ＳＷＹ４をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧がグランドレベルに上昇し、第２の信号ラインＯＵＴＢＹの電圧が（−Ｖｓ）になる。また、スイッチＳＷＹ４が再びオンになるので、第１の信号ラインＯＵＴＡＹの電圧が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００５３】
次に、時刻ｔ１５において、上述した時刻ｔ１１と同様にスイッチＳＷＹ２をオフにするとともに、スイッチＳＷＹ１、ＳＷＹ３をオンにする。
以降、同様に上述した動作を所定回数繰り返す。
以上のように、スイッチＳＷＹ１〜ＳＷＹ６を制御することで、従来（−Ｖｓ）よりも低い電位（−Ｖｓ−Ｖｙ）のサステインパルスを負荷２０に印加することができる。
【００５４】
図４は、図１に示した駆動回路による維持放電期間の動作の他の例を示す波形図である。図３に波形図を示した維持放電期間の動作においては、負荷２０に印加する電圧をグランドレベルと電圧（−Ｖｓ−Ｖｙ）との間で直接変化させていたが、図４に示す維持放電期間の動作は、一旦、電圧（−Ｖｓ）を介してグランドレベルと電圧（−Ｖｓ−Ｖｙ）との間を変化させるようにするものである。
【００５５】
時刻ｔ２２までの動作は、上記図３に示した時刻ｔ１２までの動作と同様であるので説明は省略する。時刻ｔ２３において、スイッチＳＷＹ４をオフにし、スイッチＳＷＹ５をオンにする。これにより、第２の信号ラインＯＵＴＢＹの電圧（−Ｖｓ）が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００５６】
次に、時刻ｔ２４において、ＳＷＹ２をオフにし、ＳＷＹ６をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧が（−Ｖｙ）にさらに引き下げられ、これに伴い、第２の信号ラインＯＵＴＢＹの電圧が（−Ｖｓ−Ｖｙ）になる。これにより、出力ラインＯＵＴＣＹを介して負荷２０に印加される電圧が（−Ｖｓ−Ｖｙ）になる。
【００５７】
その後、時刻ｔ２５において、スイッチＳＷＹ６をオフにし、スイッチＳＷＹ２をオンにすることで、第１の信号ラインＯＵＴＡＹの電圧がグランドレベルに上昇し、第２の信号ラインＯＵＴＢＹの電圧が（−Ｖｓ）になる。したがって、出力ラインＯＵＴＣＹを介して負荷２０に印加される電圧は（−Ｖｓ）になる。
【００５８】
続いて、時刻ｔ２６において、スイッチＳＷＹ５をオフにし、スイッチＳＷＹ４をオンにする。これにより、第１の信号ラインＯＵＴＢＹの電圧が出力ラインＯＵＴＣＹを介して負荷２０に印加される。
【００５９】
次に、時刻ｔ２７において、スイッチＳＷＹ２をオフにするとともに、スイッチＳＷＹ１、ＳＷＹ３をオンにする。
以降、同様に上述した動作を所定回数繰り返す。
以上のように、スイッチＳＷＹ１〜ＳＷＹ６を制御することで、図３に波形図を示した動作と同様にして、電位（−Ｖｓ−Ｖｙ）のサステインパルスを負荷２０に印加することができる。
【００６０】
以上、説明したように第１の実施形態によれば、コンデンサＣＹ１に電圧Ｖｓに応じた電荷が蓄積されている状態で、負電位供給回路３０から第１の信号ラインＯＵＴＡＹに対して負電位（−Ｖｙ）を供給する。これにより、第２の信号ラインＯＵＴＢＹの電圧を（−Ｖｓ）より低い（−Ｖｓ−Ｖｙ）にすることができ、この電圧を出力ラインＯＵＴＣＹを介して負荷２０に印加することができる。また、負電位供給回路３０から第１の信号ラインＯＵＴＡＹに対して負電位（−Ｖｙ）を供給しているときであっても、駆動回路内のスイッチＳＷＹ４及びＳＷＹ６を含む各スイッチＳＷＹ１〜ＳＷＹ６にかかる電圧は、最大でもＶｓである。したがって、駆動回路内の各スイッチＳＷＹ１〜ＳＷＹ６の耐圧を高くすることなく、従来よりも大きな電圧を負荷２０に印加することができる。
【００６１】
また、例えば、上記図２に示したようにアドレス期間に印加されるスキャンパルスの電圧を従来の（−Ｖｓ）より低い（−Ｖｓ−Ｖｙ）にした場合には、スキャンパルスとアドレスパルスとの電位差を大きく、つまり大きな選択電位を得ることができ、アドレッシングに係る電圧マージンが増大して安定したアドレス放電を行うことができる。
また、例えば、上記図３、図４に示したように維持放電期間に印加されるサステインパルスの電圧を従来の（−Ｖｓ）より低い（−Ｖｓ−Ｖｙ）にした場合には、サステインパルスによる走査電極Ｙと共通電極Ｘとの電位差を大きくし、１つのサステインパルス当たりの輝度を大きくすることができ、表示品質を向上させることができる。
【００６２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
以下に説明する第２の実施形態は、上述した第１の実施形態による駆動回路に、電力回収機能を実現するためのコイル回路をさらに備えたものである。
図５は、本発明の第２の実施形態による駆動回路の構成例を示す図である。この図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６３】
図５において、コイル回路Ａは、２つのスイッチＳＷＹ１、ＳＷＹ２の相互接続点とグランドとの間に接続され、コイル回路Ｂは、スイッチＳＷＹ３及びコンデンサＣＹ１の相互接続点とグランドとの間に接続される。言い換えると、コイル回路Ａは、第１の信号ラインＯＵＴＡＹとグランドとの間に接続され、コイル回路Ｂは、第２の信号ラインＯＵＴＢＹとグランドとの間に接続される。
【００６４】
コイル回路Ａは、ダイオードＤＡ、コイルＬＡ、及びスイッチＳＷＹ７を有する。ダイオードＤＡのカソード端子は、スイッチＳＷＹ１、ＳＷＹ２の相互接続点に接続され、アノード端子はコイルＬＡ及びスイッチＳＷＹ７を介してグランドに接続される。このスイッチＳＷＹ７は、負電位供給回路３０から負電位（−Ｖｙ）を第１の信号ラインＯＵＴＡＹに供給する際に、コイル回路Ａから電流が流れ込むのを防止するために設けている。また、コイル回路Ｂは、ダイオードＤＢ及びコイルＬＢを有する。ダイオードＤＢのアノード端子は、スイッチＳＷＹ３とコンデンサＣＹ１との相互接続点に接続され、カソード端子はコイルＬＢを介してグランドに接続される。
【００６５】
コイルＬＡ、ＬＢは、スイッチＳＷＹ４、ＳＷＹ５を介して負荷２０とＬ−Ｃ共振するように構成されている。ダイオードＤＡ、ＤＢの順方向が示すように、コイル回路Ａは負荷２０に対してスイッチＳＷＹ４を介して電荷を供給する充電回路であり、コイル回路Ｂは負荷２０に対してスイッチＳＷＹ５を介して電荷を放出させる放電回路である。コイル回路Ａ、スイッチＳＷＹ４、及び負荷２０からなる放電回路の充電処理と、コイル回路Ｂ、スイッチＳＷＹ５、及び負荷２０から成る放電回路の放電処理とのタイミングを適宜制御することで負荷２０に対する電力回収機能が実現される。
なお、図５に示したコイル回路Ｂは、スイッチを有さない構成としているが、コイル回路Ａと同様にスイッチを備えるようにしても良い。
【００６６】
図６は、図５に示した駆動回路によるアドレス期間の動作を示す波形図である。
図６に波形図を示すアドレス期間の動作は、スイッチＳＷＹ６をオンしている期間、すなわち第１の信号ラインＯＵＴＡＹに負電位供給回路３０から負電位を供給している期間（図６における時刻ｔ３１〜ｔ３４）のみコイル回路Ａ内のスイッチＳＷＹ７をオフにする点が異なるだけで、図２に示した第１の実施形態の駆動回路によるアドレス期間の動作と同様である。
【００６７】
図６における時刻ｔ３１、ｔ３２、ｔ３３、ｔ３４は、図２における時刻ｔ１、ｔ２、ｔ３、ｔ４にそれぞれ対応する。したがって、図５に示した駆動回路においても、図２に示したようにスイッチＳＷＹ１〜ＳＷＹ６を制御するとともに、スイッチＳＷＹ６がオンしている期間はスイッチＳＷＹ７をオフにすることで、従来よりも電位が低い（−Ｖｓ−Ｖｙ）のスキャンパルスを負荷２０に印加することができる。
【００６８】
図７は、図５に示した駆動回路による維持放電期間の動作を示す波形図である。
図７に示すように、スイッチＳＷＹ１、ＳＷＹ２、ＳＷＹ３、ＳＷＹ５、ＳＷＹ６がオフであり、スイッチＳＷＹ４、ＳＷＹ７がオンである状態を初期状態として説明する。このとき、第１の信号ラインＯＵＴＡＹはコイル回路Ａの作用により電圧が徐々に上昇しており、第１の信号ラインＯＵＴＡＹの電圧が出力ラインＯＵＴＣＹを介して負荷２０に印加されている。
【００６９】
第１の信号ラインＯＵＴＡＹの電圧が、その上昇のピーク近傍（電圧Ｖｓに達する前）の時刻ｔ４１において、スイッチＳＷＹ１、ＳＷＹ３をオンにし、第１の信号ラインＯＵＴＡＹの電圧をＶｓにクランプする。
【００７０】
次に、時刻ｔ４２において、スイッチＳＷＹ１、ＳＷＹ３、ＳＷＹ４をオフにした後、時刻ｔ４３において、スイッチＳＷＹ５をオンにする。これにより、第２の信号ラインＯＵＴＢＹと出力ラインＯＵＴＣＹとが電気的に接続される。したがって、出力ラインＯＵＴＣＹの電圧が徐々に下降してゆくとともに、その一部の電荷がコイル回路Ｂにより回収される。
そして、その下降のピーク近傍（電圧（−Ｖｓ）に達する前）の時刻ｔ４４において、スイッチＳＷＹ７をオフにし、スイッチＳＷＹ６をオンにすることで、第２の信号ラインＯＵＴＢＹの電圧を（−Ｖｓ−Ｖｙ）にクランプする。
【００７１】
次に、時刻ｔ４５において、スイッチＳＷＹ５、ＳＷＹ６をオフにし、ＳＷＹ７をオンにした後、時刻ｔ４６において、スイッチＳＷＹ４をオンにする。これにより、第１の信号ラインＯＵＴＡＹと出力ラインＯＵＴＣＹとが電気的に接続される。したがって、コイル回路Ａの作用（電荷の放出、すなわち放電）により第１の信号ラインＯＵＴＡＹの電圧が上昇し、これに伴い出力ラインＯＵＴＣＹの電圧が徐々に上昇してゆく。
以降、同様に上述した動作を所定回数繰り返す。
【００７２】
以上のように、スイッチＳＷＹ１〜ＳＷＹ７を制御することで、コイル回路Ａ、Ｂによる電力回収機能を実現しながらも、従来（−Ｖｓ）よりも低い電位（−Ｖｓ−Ｖｙ）のサステインパルスを負荷２０に印加することができる。
【００７３】
以上、説明したように第２の実施形態によれば、上述した第１の実施形態の駆動回路により得られる効果と同様の効果が得られるとともに、コイル回路により電力回収機能を実現することができ、交流駆動型ＰＤＰ装置の消費電力を低減することができる。
【００７４】
なお、上述した第２の実施形態においては、図５に示したような負荷２０に対して電荷を供給するコイル回路Ａが第１の信号ラインＯＵＴＡＹに接続され、負荷２０に対して電荷を放電させるコイル回路Ｂが第２の信号ラインＯＵＴＢＹに接続された駆動回路を一例として説明したが、本発明はこれに限定されるものではない。
【００７５】
例えば、図８に示すように、負荷２０に対して電荷を供給する機能及び負荷２０に対して電荷を放電させる機能をともに有するコイル回路Ｃが第２の信号ラインＯＵＴＢＹに接続された駆動回路に対しても同様に適用することが可能である。
図８は、第２の実施形態による駆動回路の他の構成例を示す図である。この図８において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００７６】
図８において、コイル回路Ｃは、ダイオードＤＣ１、ＤＣ２、コイルＬＣ１、ＬＣ２、及びスイッチＳＷＹ８、ＳＷＹ９を有する。ダイオードＤＣ１、コイルＬＣ１、スイッチＳＷＹ８により負荷２０に対して電荷を放電させる機能が実現され、ダイオードＤＣ１のアノード端子は第２の信号ラインＯＵＴＢＹに接続され、カソード端子はコイルＬＣ１及びスイッチＳＷＹ８を介してグランドに接続される。また、同様にダイオードＤＣ２、コイルＬＣ２、スイッチＳＷＹ９により負荷２０に対して電荷を供給する機能が実現され、ダイオードＤＣ２のカソード端子は第２の信号ラインＯＵＴＢＹに接続され、アノード端子はコイルＬＣ２及びスイッチＳＷＹ９を介してグランドに接続される。
【００７７】
また、例えば、図９に示すように、負荷２０に対して電荷を放電させるコイル回路Ａが第１の信号ラインＯＵＴＡＹに接続され、負荷２０に対して電荷を供給するコイル回路Ｂが第２の信号ラインＯＵＴＢＹに接続された駆動回路に対しても同様に適用することが可能である。
図９、図１０は、第２の実施形態による駆動回路のその他の構成例を示す図である。この図９、図１０において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００７８】
図９において、コイル回路Ａは、ダイオードＤＡ、コイルＬＡ、及びスイッチＳＷＹ７を有する。ダイオードＤＡのアノード端子はスイッチＳＷＹ１、ＳＷＹ２の相互接続点（第１の信号ラインＯＵＴＡＹ）に接続され、カソード端子はコイルＬＡ及びスイッチＳＷＹ７を介してグランドに接続される。また、コイル回路Ｂは、ダイオードＤＢ、コイルＬＢ、及びスイッチＳＷＹ１０を有する。ダイオードＤＢのカソード端子はスイッチＳＷＹ３とコンデンサＣＹ１の他方の端子との相互接続点（第２の信号ラインＯＵＴＢＹ）に接続され、アノード端子はコイルＬＢ及びスイッチＳＷＹ１０を介してグランドに接続される。
【００７９】
図１０において、鈍波生成回路４０は、抵抗ＲＹ１及びスイッチＳＷＹ１１とを有する。この鈍波生成回路４０は、時間に対して印加電圧値が変化する鈍波波形を生成する回路であり、負電位供給回路３０のかわりに、負電位（−Ｖｙ）を、負電位供給回路３０よりゆるやかに、第一の信号ラインＯＵＴＡＹに供給することができる。また、リセット期間において、鈍波生成回路４０のＳＷＹ１１をオンにすることにより、発生する鈍波の電位を（−Ｖｓ−Ｖｙ）に引き下げることができる。
【００８０】
図８〜図１０に示したような第２の実施形態による駆動回路においても、上記図５に示した駆動回路と同様の効果を得ることができる。
【００８１】
図１１は、本発明の実施形態における交流駆動型ＰＤＰ装置１の動作を示す波形図である。図１１は、１フレームを構成する複数のサブフィールドのうちの１つのサブフィールド分において、共通電極Ｘ、走査電極Ｙ、アドレス電極に対して印加する電圧の波形例を示している。１つのサブフィールドは、全面書き込み期間及び全面消去期間からなるリセット期間と、アドレス期間と、維持放電期間とに区分される。なお、図１１に示す波形図は、上述した負電位供給回路３０及び鈍波生成回路４０をＹ側の駆動回路に有する駆動回路による場合を一例として示している。
【００８２】
リセット期間においては、まず、共通電極Ｘに印加する電圧が基準電位としてのグランドレベルから（−Ｖｓ）に引き下げられる。一方、走査電極Ｙに印加される電圧が時間経過とともに徐々に上昇して、最終的に書き込み電圧Ｖｗと電圧Ｖｓとを加算した電圧が走査電極Ｙに印加される。
このようにして、共通電極Ｘと走査電極Ｙとの電位差が（２Ｖｓ＋Ｖｗ）となり、以前の表示状態にかかわらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００８３】
次に、走査電極Ｙの電圧をＶｓに戻した後、共通電極Ｘに対する電圧が（−Ｖｓ）からＶｓまで引き上げるとともに、走査電極Ｙに対する印加電圧が時間の経過にともない電圧Ｖｓから徐々に引き下げられる。走査電極Ｙ側では、上述した鈍波生成回路４０のスイッチＳＷＹ１１をオンにすることで、最終的に電圧（−Ｖｓ−Ｖｙ）が走査電極Ｙに印加される。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始され、蓄積されていた壁電荷が消去される（全面消去）。
【００８４】
次に、アドレス期間においては、表示データに応じて各セルのオン／オフを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘには、電圧Ｖｓが印加される。また、走査電極Ｙ側では上記図２或いは図６に示したように各スイッチＳＷＹ１〜ＳＷＹ６を制御することで、ある表示ラインに相当する走査電極Ｙに電圧を印加するときには、線順次により選択された走査電極Ｙには（−Ｖｓ−Ｖｙ）レベルのスキャンパルス、非選択の走査電極Ｙには電圧（−Ｖｙ）が印加される。
【００８５】
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘ及び走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
【００８６】
なお、図１１においては、アドレス期間が、前半アドレス期間（例えば、奇数行の走査電極Ｙに順次スキャンパルスを印加する）と後半アドレス期間（例えば、偶数行の走査電極Ｙに順次スキャンパルスを印加する）とに分割された例を示しているが、アドレス期間を分割せずに走査電極Ｙに順次スキャンパルスを印加するようにしても良い。
【００８７】
その後、維持放電期間になると、共通電極Ｘと各表示ラインの走査電極Ｙとに、互いに位相が逆の関係となるようにして所定の電圧（サステインパルス）を印加して維持放電を行い、１サブフィールドの映像を表示する。このとき、共通電極Ｘにはサステインパルスとして電圧（＋Ｖｓ、−Ｖｓ）が交互に印加される。また、上記図３に示したように各スイッチＳＷＹ１〜ＳＷＹ６を制御することで、走査電極Ｙには、サステインパルスとして電圧（＋Ｖｓ、−Ｖｓ−Ｖｙ）が交互に印加される。なお、上記図３に示したようなスイッチ制御に限らず、上記図４、図７に示したようにスイッチを制御して、走査電極Ｙに電圧（＋Ｖｓ、−Ｖｓ−Ｖｙ）を交互に印加するようにしても良い。
【００８８】
なお、維持放電期間において、走査電極Ｙに対して最初に高電圧を印加する時のみ電圧（Ｖｓ＋Ｖｘ）を印加する。この電圧Ｖｘは、アドレス期間に発生した壁電荷の電圧に加えることで維持放電に必要な電圧を生成する上乗せ分の電圧である。
【００８９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００９０】
（付記１）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
上記容量性負荷の一端に接続された出力ラインと、
上記出力ラインを介して上記容量性負荷の一端に基準電位より高電位の第１の電位を供給するための第１の信号ラインと、
上記出力ラインを介して上記容量性負荷の一端に上記基準電位より低電位の第２の電位及び上記第２の電位より低電位の第３の電位を供給するための第２の信号ラインと、
上記第１の信号ラインと上記第２の信号ラインとの間に接続されたコンデンサと、
上記第１の信号ラインに接続され、上記基準電位よりも低い第４の電位を上記第１の信号ラインに供給する電位供給回路とを備えることを特徴とする駆動回路。
（付記２）上記電位供給回路は、上記第４の電位を供給する第１の電源ラインと上記第１の信号ラインとの間に接続された第１のスイッチを備えることを特徴とする付記１記載の駆動回路。
（付記３）上記第４の電位を供給する第１の電源ラインと上記第１の信号ラインとの間に接続された鈍波生成回路を備えることを特徴とする付記１記載の駆動回路。
（付記４）上記第４の電位は、上記第２の電位と上記第３の電位との電位差だけ上記基準電位よりも低い電位であることを特徴とする付記２記載の駆動回路。
（付記５）上記電位供給回路から上記第１の信号ラインに上記基準電位よりも低い電位を供給し、上記第２の信号ラインから上記出力ラインを介して上記容量性負荷の一端に上記第３の電位を供給することを特徴とする付記１記載の駆動回路。
（付記６）上記出力ラインと上記第１の信号ラインとの接続を制御する第２のスイッチと、
上記出力ラインと上記第２の信号ラインとの接続を制御する第３のスイッチとをさらに備え、
上記電位供給回路は、上記第２のスイッチに対して直列に接続されることを特徴とする付記１記載の駆動回路。
（付記７）上記第２のスイッチ及び上記第３のスイッチが順次選択的に動作する期間に、上記電位供給回路から上記第１の信号ラインに上記基準電位よりも低い電位を供給することを特徴とする付記１記載の駆動回路。
（付記８）上記第２のスイッチ及び上記第３のスイッチが上記容量性負荷に対して繰り返し充放電を行う期間に、上記電位供給回路から上記第１の信号ラインに上記基準電位よりも低い電位を供給することを特徴とする付記１記載の駆動回路。
（付記９）上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と上記基準電位を供給する第２の電源ラインとの間に接続されたコイル回路をさらに備えることを特徴とする付記１記載の駆動回路。
（付記１０）上記コイル回路は、コイルとスイッチとを有することを特徴とする付記９記載の駆動回路。
（付記１１）上記電位供給回路から上記第１の信号ラインに上記基準電位よりも低い電位を供給している場合には、上記コイル回路内のスイッチをオフすることを特徴とする付記１０記載の駆動回路。
（付記１２）上記基準電位は、グランドレベルであることを特徴とする付記１記載の駆動回路。
（付記１３）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
上記容量性負荷の一端に接続された出力ラインと、
基準電位とは異なる第１の電位を供給するための第１の電源ラインと、上記基準電位を供給するための第２の電源ラインとの間に直列に接続された第１、第２のスイッチと、
上記第１、第２のスイッチの相互接続点に一方の端子が接続されたコンデンサと、
上記コンデンサの他方の端子と上記第２の電源ラインとの間に接続された第３のスイッチと、
上記コンデンサの一方の端子に接続され、上記出力ラインを介して上記容量性負荷の一端に接続される第１の信号ラインと、
上記コンデンサの他方の端子に接続され、上記出力ラインを介して上記容量性負荷の一端に接続される第２の信号ラインと、
上記基準電位より低く、かつ上記基準電位と上記第１の電位との電位差より小さい第２の電位を供給するための第３の電源ラインと、上記第１の信号ラインとの間に接続された第４のスイッチとを備えることを特徴とする駆動回路。
（付記１４）上記出力ラインと上記第１の信号ラインとの接続を制御する第５のスイッチと、
上記出力ラインと上記第２の信号ラインとの接続を制御する第６のスイッチとをさらに備えることを特徴とする付記１３記載の駆動回路。
（付記１５）上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と上記第２の電源ラインとの間に接続されたコイル回路をさらに備えることを特徴とする付記１３記載の駆動回路。
（付記１６）上記第３の電源ラインと上記第１の信号ラインとの間に、抵抗及び第７のスイッチが直列に接続された鈍波生成回路を備えることを特徴とする付記１３記載の駆動回路。
（付記１７）上記第１の信号ラインと上記第２の電源ラインとの間に、コイル及び第８のスイッチが直列に接続されたコイル回路を少なくとも有することを特徴とする付記１５記載の駆動回路。
（付記１８）上記基準電位は、グランドレベルであることを特徴とする付記１３記載の駆動回路。
（付記１９）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
上記駆動回路が、
上記容量性負荷の一端に接続された出力ラインと、
上記出力ラインを介して上記容量性負荷の一端に基準電位より高電位の第１の電位を供給するための第１の信号ラインと、
上記出力ラインを介して上記容量性負荷の一端に上記基準電位より低電位の第２の電位及び上記第２の電位より低電位の第３の電位を供給するための第２の信号ラインと、
上記第１の信号ラインと上記第２の信号ラインとの間に接続されたコンデンサと、
上記第１の信号ラインに接続され、上記基準電位よりも低い電位を上記第１の信号ラインに供給する電位供給回路とを備え、
上記電位供給回路から上記第１の信号ラインに上記基準電位よりも低い電位を供給し、上記第２の信号ラインから上記出力ラインを介して上記容量性負荷の一端に上記第３の電位を供給することを特徴とする駆動方法。
（付記２０）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
上記駆動回路が、
上記容量性負荷の一端に接続された出力ラインと、
基準電位とは異なる第１の電位を供給するための第１の電源ラインと、上記基準電位を供給するための第２の電源ラインとの間に直列に接続された第１、第２のスイッチと、
上記第１、第２のスイッチの相互接続点に一方の端子が接続されたコンデンサと、
上記コンデンサの他方の端子と上記第２の電源ラインとの間に接続された第３のスイッチと、
上記コンデンサの一方の端子に接続され、上記出力ラインを介して上記容量性負荷の一端に接続される第１の信号ラインと、
上記コンデンサの他方の端子に接続され、上記出力ラインを介して上記容量性負荷の一端に接続される第２の信号ラインと、
上記基準電位より低く、かつ上記基準電位と上記第１の電位との電位差より小さい第２の電位を供給するための第３の電源ラインと、上記第１の信号ラインとの間に接続された第４のスイッチとを備え、
上記第１〜第３のスイッチをオフするとともに、上記第４のスイッチをオンして、上記第２の信号ラインから上記容量性負荷の一端に電位を供給することを特徴とする駆動方法。
【図面の簡単な説明】
【００９１】
【図１】第１の実施形態による駆動回路の構成例を示す図である。
【図２】図１に示した駆動回路によるアドレス期間の駆動波形の例を示す図である。
【図３】図１に示した駆動回路による維持放電期間の駆動波形の例を示す図である。
【図４】図１に示した駆動回路による維持放電期間の駆動波形の他の例を示す図である。
【図５】第２の実施形態による駆動回路の構成例を示す図である。
【図６】図５に示した駆動回路によるアドレス期間の駆動波形の例を示す図である。
【図７】図５に示した駆動回路による維持放電期間の駆動波形の例を示す図である。
【図８】第２の実施形態による駆動回路の他の構成例を示す図である。
【図９】第２の実施形態による駆動回路のその他の構成例を示す図である。
【図１０】第２の実施形態による駆動回路のその他の構成例を示す図である。
【図１１】本発明の実施形態における交流駆動型ＰＤＰ装置の動作を示す波形図である。
【図１２】交流駆動型ＰＤＰ装置の全体構成を示す図である。
【図１３】交流駆動型ＰＤＰ装置における１画素である第ｉ行第ｊ列のセルＣｉｊの断面構成を示す図である。
【図１４】交流駆動型ＰＤＰ装置における駆動回路の構成を示す図である。
【図１５】図１２に示した交流駆動型ＰＤＰ装置の動作を示す波形図である。
【図１６】交流駆動型ＰＤＰ装置における駆動回路の他の構成を示す図である。
【符号の説明】
【００９２】
２０  容量負荷
２１  ドライブ回路
２２  電源回路
３０  負電位供給回路
４０  鈍波生成回路
ＯＵＴＡＹ  第１の信号ライン
ＯＵＴＢＹ  第２の出力ライン
ＯＵＴＣＹ  出力ライン
ＳＷＹ１〜ＳＷＹ６  スイッチ
ＣＹ１  コンデンサ
【図１】
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【図２】
0004620954.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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