(57)【特許請求の範囲】
【請求項１】
設計パターンを補正してなる露光パターンが設けられた露光マスクを作成し、当該露光マスクを用いて基体上に塗布されたレジストを露光し現像する処理によりレジストパターンを形成し、当該レジストパターンをエッチング用マスクに用いたエッチング処理を行うことによって基体上に回路パターンを加工形成する半導体装置の製造方法において、
前記回路パターンをもって所望のデバイス機能を具備するために、回路パターンの形状を設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施すべき第１の領域を設定する工程と、
前記第１の領域以外の領域における回路パターンにおいて、短絡もしくは切断が生じることのないように前記設計パターンを任意に修正して、露光パターンを得る第２の領域を設定する工程と、を有し、
前記設計パターンはゲートを加工形成するためのゲートパターンからなり、
前記第１の領域は、ゲートとしての機能を具備するために、前記回路パターンの形状を前記設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施し、
前記設計パターンの第２の領域は、前記ゲートパターンと当該ゲートパターンの下層のアクティブ領域との間の耐圧、および当該ゲートパターンの上層の層間絶縁層に形成されるコンタクトホール加工後において、前記アクティブ領域を底面とした前記コンタクトホールとの耐圧が確保できる範囲で任意に補正される半導体装置の製造方法。
【請求項２】
前記設計パターンの第２の領域は、前記ゲートパターンと当該ゲートパターンの下層のアクティブ領域との間のトータルオーバーレイによる離し距離が確保できる範囲、および当該ゲートパターンの上層の層間絶縁層に形成されるコンタクトホールとのトータルオーバーレイによる離し距離が確保できる範囲で任意に補正される請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特には半導体装置の回路パターンをマスクからウエハ上に転写する、リソグラフィ工程における光近接効果補正、ないしリソグラフィ工程およびエッチング加工工程におけるプロセス近接効果補正に関わるものであって、所望のデバイス機能を具備し、電流リーク、短絡および断線といった、欠陥のない加工パターンを形成することが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化に伴い、ウエハ基体上に塗布されたレジストを露光および現像して形成されるレジストパターン、および該レジストパターンをエッチングマスクとしてエッチング加工して得られる回路パターンの線幅はますます縮小が要せられている。また、パターン幅のみならず、パターン間ピッチないしメモリーセル間ピッチのさらなる縮小化が要求されている。
【０００３】
ところで、ウエハ基体上に塗布されたレジストを露光および現像して形成されるレジストパターン、該レジストパターンをエッチングマスクとしてエッチング加工して得られる回路パターンは、パターン配置密度が疎な領域と密な領域とにおいて所望の線幅からのずれ量に差が生じることが知られている。これは、パターン密度によって、マスクからレジストにパターンが光転写されるときの光の干渉に基づく光近接効果、露光装置におけるレンズ収差、エッチング工程におけるローディング効果、エッチング変換差に起因しており、特に微細化が進展した半導体装置においては、デバイス機能のばらつきの増大、デバイス機能の低下、パターン間の電流リーク、短絡および断線などの不良を発生させる要因となっている。
【０００４】
このため、パターンの配置状態が比較的疎なロジックとパターンの配置状態が比較的密なDRAMとを混載した半導体装置や、素子分離およびゲート配線のパターン構成が複雑で回路内にパターンの疎密を有するSRAMを搭載した半導体装置の製造においては、良好なパターン幅およびピッチでパターンが形成されるように、設計パターンに対して光近接効果補正ないしプロセス近接効果補正を行い、これによって所望の露光および現像後線幅およびエッチング後線幅を得ている。
【０００５】
これら近接効果補正の具体的な手法としてはシミュレーションベースのアルゴリズムを用いた近接効果補正ないし、ルールベースのアルゴリズムを用いた近接効果補正が用いられている。これらの近接効果補正においては、設計パターンに対してレジストパターンの形状あるいは加工パターンの形状を一致させるように、設計パターンに対して補正がなされる。
【０００６】
図７には、SRAMセルにおけるゲート配線の設計原図を示す。この設計原図には各ゲート配線の設計パターン（以下、単に設計パターンと記す）１が示されており、該設計パターン１に対して近接効果補正が施される。図８には、この設計パターンに対してシミュレーションベースのアルゴリズムを用いた近接効果補正を施して得られるマスクパターン２を示す。また、図９には、補正を施されたマスクパターンを用いて露光し現像後に得られるパターンをシミュレーションすることで得られたレジストパターン３を示す。なお、図中太線で示すレジストパターン３に、比較のために補正後マスクパターン２を重ねて細線で示した。図９のシミュレーション結果からは、短絡などの欠陥を生じることなくレジストパターン３が良好に形成される。
同様にルールベースの近接効果補正を行って、露光し現像後に得られるパターンをシミュレーションしても、短絡などの欠陥を生じることなくレジストパターン３が良好に形成される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したようなシミュレーションベースのアルゴリズムを用いた近接効果補正やルールベースのアルゴリズムを用いた近接効果補正を行う半導体装置の製造方法では、パターン欠陥のない良好なレジストパターンが形成されるというシミュレーション結果が得られるにも関わらず、実際に形成されるレジストパターンには短絡などの欠陥が生じる場合がある。
【０００８】
これは、設計パターンに対してレジストパターンや加工パターンにパターン形状を忠実に一致させるように補正がなされる従来の各近接効果補正では、レジストの光に対する反応を完全に反映したアルゴリズムを構築することが困難であることに起因している。すなわち、光化学反応を忠実に再現し、かつ精度良くレジスト形状を再現できるシミュレーションアルゴリズムを得たとしても、以下の問題がある。例として、パターン間の短絡をもたらす主たる原因の一つにレジストの裾引きがある。この裾引きはレジストの解像性低下、基板表面の状態、下地反射防止膜の膜厚ばらつきに起因するものである。裾引きの量は、マスク線幅ばらつき、レンズ収差、現像ばらつき、基板表面状態、および反射防止膜の膜厚ばらつきといった、プロセス変動により顕著にばらつく。仮にレジストの光に対する反応を完全に反映したアルゴリズムを構築できたとしても、これらプロセス変動の影響を受けないように、光近接効果補正のパターンをさらに修正することが必要である。
【０００９】
例えば光露光の際にウエハ上にポジ型レジストを塗布した場合を想定し、基準となる線幅パターンに対して所望の線幅が得られる最適露光量Eopを露光および現像することにより求める。さらに、マスク線幅ばらつき、レンズ収差、現像ばらつき、基板表面状態、および反射防止膜の膜厚ばらつきをすべて考慮し、パターンの短絡が生じない最小必要露光量Esを設定する。
次に、配線設計パターン１の間隔を変更したパターンを複数作り、間隔が狭くかつ密であり最も分離し難い部分が、最小必要露光量Esで、短絡しないためのパターン間隔Lsを求める。次に、該パターンを、レジストの現像を考慮した光強度シミュレーションを用いて、基準となる線幅パターンに対して所望の線幅が得られる光強度の閾値Iopと、間隔が狭くかつ密であり最も分離し難い部分の光強度Isを求める。シミュレーションベースによる光近接効果補正においては、Is≧Iopを基準に補正を行うが、レジストの解像性能、基板表面の状態、下地反射防止膜の膜厚ばらつきに起因した裾引きにより、実際には、IsはIopよりも大きくなる。具体的には素ガラスを透過した露光光の光強度を１．００とした場合、Iop＝０．３０に対し、短絡が生じないための必要露光強度Isは、０．４８となる。
これに対して、図８において、露光パターン２の間隔が狭くかつ密であり最も分離し難い露光部分p1〜p4の露光強度は、ｐ１において０．３６９１、ｐ２において０．３４０４、ｐ３において０．３９３４、ｐ４において０．３９９５となり、各露光部分における露光強度が不十分であり、レジストパターン間に短絡が生じてしまうことが分かる。
【００１０】
上述したように、シミュレーションベースの近接効果補正やルールベースの近接効果補正では、設計パターンに対して現像後のレジストパターンや加工パターンのパターン形状を一致させるように補正がなされる。このため、光近接効果補正後のパターンの一部には、光強度が所望の値に達しない箇所が存在することになり、半導体装置の製造を著しく困難にする。
【００１１】
そこで本発明は、光近接効果補正パターンを修正して得ることにより、レジストパターンおよび加工後の短絡および切断を確実に防止することにより半導体装置の歩留まりを向上し、良好に製造することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体装置の製造方法は、設計パターンを補正してなる露光パターンが設けられた露光マスクを作成し、当該露光マスクを用いて基体上に塗布されたレジストを露光し現像する処理によりレジストパターンを形成し、当該レジストパターンをエッチング用マスクに用いたエッチング処理を行うことによって基体上に回路パターンを加工形成する半導体装置の製造方法において、前記回路パターンをもって所望のデバイス機能を具備するために、回路パターンの形状を設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施すべき第１の領域を設定する工程と、前記第１の領域以外の領域における回路パターンにおいて、短絡もしくは切断が生じることのないように前記設計パターンを任意に修正して、露光パターンを得る第２の領域を設定する工程と、を有し、前記設計パターンはゲートを加工形成するためのゲートパターンからなり、前記第１の領域は、ゲートとしての機能を具備するために、前記回路パターンの形状を前記設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施し、前記設計パターンの第２の領域は、前記ゲートパターンと当該ゲートパターンの下層のアクティブ領域との間の耐圧、および当該ゲートパターンの上層の層間絶縁層に形成されるコンタクトホール加工後において、前記アクティブ領域を底面とした前記コンタクトホールとの耐圧が確保できる範囲で任意に補正されることを特徴としている。所望のデバイス機能を具備するために、回路パターンの形状を設計パターンに忠実に確保するために光近接効果補正もしくはプロセス近接効果補正を施すべき第１の領域を設定する。次に、短絡もしくは切断が生じることのない光強度を確保するように、設計パターンを任意に修正して露光パターンを得る第２の領域を設定する工程とを行う。次に、第２の領域に対して回路パターンの短絡および切断が生じることのない光強度の条件を選択する。例えば光露光の際にウエハ上にポジ型レジストを塗布した場合を想定し、基準となる線幅パターンに対して所望の線幅が得られる最適露光量Eop、およびパターンの短絡が生じない必要最小露光量Esを設定する。次に、設計パターンの間隔を変更したパターンを複数作り、間隔が狭くかつ密であり最も分離し難い部分が、必要最小露光量Esで、短絡しないためのパターン間隔Lsを求める。次に、該パターンを、レジストの現像を考慮した光強度シミュレーションを用いて、基準となる線幅パターンに対して所望の線幅が得られる光強度の閾値Iopと、間隔が狭くかつ密であり最も分離し難い部分の光強度Isを求める。シミュレーションベースによる光近接効果補正においては、Is≧Iopを基準に補正を行うが、レジストの解像性能、基板表面の状態、下地反射防止膜の膜厚ばらつきに起因した裾引きにより、実際には、IsはIopよりも大きくなる。具体的には素ガラスを透過した露光光の光強度を１．００とした場合、Iop＝０．３０に対し、短絡が生じないための必要露光強度Isは、０．４８となる。
なる。
【００１３】
このような製造方法では、設計パターンの形状を維持するべき第１の領域以外の第２の領域の補正がIs≧０．４８となる条件を満たすように行われる。このため、設計パターンに対してレジストパターンや加工パターンのパターン形状を一致させるように補正がなされる従来の補正と比較して、デバイス機能を維持しかつ電流リークを生じない範囲で、任意に設計パターンに補正を加える。したがって、プロセスマージンを確保しつつ、設計パターンないし設計パターンに忠実に行われた近接効果補正後のパターンにさらに補正を行うことが可能になる。しかも、加工パターンの短絡および切断が生じることのない光強度が得られる範囲を設定し、該光強度を満たすように補正がなされるようにしたことで、短絡および切断といった欠陥の生じない加工パターンを得ることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ここでは、SRAMを搭載した半導体装置の製造に本発明を適用した実施の形態を説明する。尚、当然のことではあるが、本発明は以下に述べる実施の形態に限定されるものではない。
【００１５】
図１は、実施形態の製造工程を説明するためのフローチャートであり、図２はここで製造するSRAMセルゲート配線の設計原図である。
【００１６】
図２の設計原図には、ゲート回路パターンの原図（以下、ゲートパターン１と記す）、素子分離回路パターン（以下素子分離パターン５と記す）およびコンタクト回路パターン（以下、コンタクトパターン７と記す）が示されている。ゲートパターン１が、近接効果補正の対象である。
さらに、素子分離パターン５には、トランジスタのソースないしドレインとして作用するアクティブ領域パターン６（図中ドット部分）が図示されている。
コンタクトパターン７は、ゲートパターン１やアクティブ領域パターン６を底面とする位置に配置される。図２には、アクティブ領域パターン６を底面とするコンタクトパターン７のみを示した。
【００１７】
次に、図２に示された設計原図に基づいてゲートパターン１を補正する手順を図１にしたがって説明する。
【００１８】
（実施の形態１）
先ずステップS1においては、ゲートパターン１のうち、トランジスタゲートとしての機能を確保するためにゲートパターン１は直線性を維持されなければならない。この直線性を維持するために必要な領域を、第１の領域１ａとして設定する。第１の領域１ａは、ＭＯＳトランジスタのゲート電極部分に対応する。
【００１９】
第１の領域１ａの直線性を確保すべき領域は、アクティブ領域とゲート配線とのトータルオーバーレイ（以下、ＴＯＬ）から決められる。ここで、ＴＯＬとは、素子分離パターンの線幅ばらつきをΔＬ１、ゲートパターンの線幅ばらつきをΔＬ２、素子分離レイヤとゲートレイヤの位置ずれ量ΔＡとを考慮し、下記式（１）に従って求められる。
ＴＯＬ＝√{（ΔＬ１／２）2＋（ΔＬ２／２）2＋（ΔＡ）2}  …（１）
【００２０】
この様にして得られた素子分離レイヤとゲートレイヤとのＴＯＬおよび、本実施例において選択された設計グリッドサイズから、ゲートパターン１における第１の領域１ａの直線性を確保すべき領域として、ゲート電極の幅ＬにＴＯＬを両側に加えたＬ＋２×（ＴＯＬ＋ｎ）の範囲に設定する。尚、ｎは直線性を確保すべき領域の幅を設計グリッドサイズの正数倍にするための補正量である。
【００２１】
次に、ステップＳ２においては、ステップＳ１でゲートパターン１に対して設定された第１の領域１ａ以外の領域を第２の領域１ｂとし、この第２の領域１ｂの補正許容範囲を設定する。
【００２２】
ここでは先ず、ゲートパターンの中で、トランジスタゲートとして作用しない部分および上層金属配線からコンタクトを取る作用の部分とを除いたいわゆるゲート配線領域、およびアクティブ領域との間の耐圧確保領域８（図中二点鎖線囲み部分）を求める。この第１耐圧確保領域８は、アクティブ領域とゲート配線との間で電流リークが生じることのないような離し距離ｄ１としてアクティブ領域パターン６の周囲に対して設定される。離し距離ｄ１は、ゲート配線領域やアクティブ領域の線幅および位置ずれ量が最大にばらついても、確実に耐圧が確保されるようにTOLを基準に設定される。
【００２３】
本実施例においては、ゲートパターンは窒化シリコンからなるサイドウォールが形成される構成であり、このサイドウォールが上述したようなＴＯＬを考慮したゲート配線領域とアクティブ領域との間の耐圧確保を目的として、ゲートパターン端から外側に、離し距離ｄ１に等しい幅で設定されている。第１耐圧確保領域８は、第２の領域１ｂの補正によって、第２の領域のゲート配線パターンとアクティブ領域との間でリークが生じることがないように設定されるものである。
【００２４】
さらにまた、ゲートパターンにおいて上層金属配線からコンタクトを取る作用の部分と、コンタクトとの耐圧確保領域９を求める。この第２耐圧確保領域９は、ゲート配線領域とコンタクトとの間でリークが生じることのない離し距離ｄ２として、コンタクトパターン７の周囲に対して設定される。離し距離ｄ２は、ゲート配線領域やコンタクトとの線幅および位置ずれ量が最大にばらついても、確実に耐圧が確保されるように、ゲート層とコンタクト層とのTOLを基準に設定される。
【００２５】
コンタクトは、ゲート層と金属配線層を電気的に絶縁する、酸化シリコン材料からなる層間膜中に形成され、上述したようなＴＯＬを考慮した第２耐圧確保領域９は、各コンタクトパターン７の周囲を囲む破線で示した範囲に設定される。
【００２６】
第２の領域１ｂの補正許容範囲は、アクティブ領域パターン６、第１耐圧確保領域８、および第２耐圧確保領域９を除いた領域として設定される。
【００２７】
ステップＳ３では、露光工程および現像工程におけるプロセスデータに基づき、ゲート配線を形成するためのパターン露光の際に、ゲート配線同士を短絡させないために分離するための必要な光強度を得る。例えば設計原図においては、ゲートパターン１の間隔が狭くかつ密であり最も分離し難い露光部分ｐ１〜ｐ４を、必要とされる露光裕度およびフォーカス裕度の範囲内で確実に分離できる光強度を得る。
【００２８】
本実施例では、例えば露光工程においてウエハ基体上にポジ型レジストを塗布し、露光および現像する場合を想定する。また必要な光強度は、実際に露光現像することによって得られた結果を、光強度シミュレーションで得られた結果と相関付けることによって得られる。ここで、光強度は、コンボルーションにより重ね合わせるアルゴリズムを用いた光強度シミュレーションで求める。本光強度シミュレーションは、コンボルーションのパラメータを露光および現像工程を経たレジストの形状にフィッティングすることにより、現像後のレジスト形状を求めることができる。
まず、基準となる線幅パターンに対して所望の線幅が得られる最適露光量Eopを露光および現像することにより求める。さらに、マスク線幅ばらつき、レンズ収差、現像ばらつき、基板表面状態、および反射防止膜の膜厚ばらつきをすべて考慮し、パターンの短絡が生じない必要最小露光量Esを露光および現像することにより求める。ここで必要最小露光量Esは、Eop×0.95の値に設定された。すなわち、Eopに対して5％小さな露光量でもパターンの短絡が生じないことを基準とする。
次に、ゲートパターン１の間隔を変更したパターンを複数作り、間隔が狭くかつ密であり最も分離し難い部分が、Es ＝Eop×0.95で、短絡しないためのパターン間隔Lsを求める。次に、該パターンを、レジストの現像を考慮した光強度シミュレーションを用いて、基準となる線幅パターンに対して所望の線幅が得られる光強度の閾値Iopと、間隔が狭くかつ密であり最も分離し難い部分の光強度Isを求める。シミュレーションベースによる光近接効果補正においては、Is≧Iop 基準に補正を行うが、レジストの解像性能、基板表面の状態、下地反射防止膜の膜厚ばらつきに起因した裾引きにより、実際には、IsはIopよりも大きくなる。具体的には素ガラスを透過した露光光の光強度を１．００とした場合、Iop＝０．３０に対し、短絡が生じないための必要露光強度Isは、０．４８となる。
【００２９】
以上説明したステップＳ１からステップＳ３を行った後、ステップＳ４では、第１の領域１ａの直線性を確保しつつ、また各露光部（ポジ型レジストを用いた場合には設計パターン間のスペース部）における光強度をIsよりも大きくなるように補正することを目的として、ゲートパターン１の第２の領域１ｂを補正許容範囲において任意に抽出する。
【００３０】
ステップＳ４において第２の領域１ｂを補正した後、各露光部における光強度が０．４８以上に確保されることを判定条件として、レジストの現像を考慮した光強度シミュレーションを用いて、ステップＳ５の判定を行う。ステップＳ５の判定が否の場合は、ステップＳ４に戻り、第２の領域１ｂを再度補正する。
ステップＳ４において判定が可の場合は、ステップＳ６において第１の領域１ａの直線性が確保されていることを判定条件として、ステップＳ６の判定を行う。ステップＳ６の判定が否の場合は、ステップＳ４に戻り、第２の領域１ｂを再度補正した後に、ステップＳ５の判定およびステップＳ６の判定を繰り返す。
ステップＳ６において判定が可の場合は、補正終了となる。
【００３１】
以上、ステップＳ４〜ステップＳ６を判定が可となるまで繰り返すことによって、図３の露光マスク図に示すように、ゲートパターン（１）を補正してなる露光パターン１０を得る。この露光マスク図における露光部分ｐ１〜ｐ４の露光強度は、ｐ１＝０．５０９９、Ｐ２＝０．４９６４、ｐ３＝０．４８９９、Ｐ４＝０．４８９９となり、各露光部分ｐ１〜ｐ４においてEs ＝Eop×0.95を考慮しても０．４８以上のIsを確保できる。
【００３２】
次に、図３の露光マスク図に基づいて露光マスクを作製し、該マスクを用いて露光工程および現像工程を行うことにより、図４に示されるレジストパターン１１を基体にあらかじめ形成されている被加工膜上に形成する。被加工膜は、例えばポリシリコン、金属材料、ポリシリコンとシリサイドの２層構造といった膜である。尚、図４には、図３の露光マスク図にコンタクト底部１２を重ねて示した。
【００３３】
次に、レジストパターン１１をエッチング工程におけるエッチングマスクに用いて下地の被加工膜をエッチング加工し、最終的なゲートパターンを得る。
【００３４】
以上説明したように本発明の製造方法では、トランジスタゲートの機能を確保するためにゲートパターン１に対して第１の領域１ａを設定し、この第１の領域１ａ以外の第２の領域２ｂにおける光強度をIs以上になるように補正して露光パターン１０を得ている。このため、ゲートパターン１に対してIopを基準にしてレジストパターンや加工パターンのパターン形状を一致させるように補正がなされる従来の補正と比較して、短絡もしくは断線の生じない製造方法を提供できる。
【００３５】
さらには、コンタクトが接続するゲート配線部分のTOLマージンを拡大できる利点がある。例えば、図３の露光マスク図のポイントｐ５は、コンタクトが接続するゲート配線部分である。このポイントｐ５は、従来方法の補正によって得られた図８の露光マスク図に示す同様のポイントｐ５と比較して面積が広く、コンタクト形成に対するプロセスマージンが拡大されている。これは、図４（本実施形態）のレジストパターン11のポイントｐ５と、図９（従来）のレジストパターンのポイントｐ５とを比較することによっても確認できる。尚、図４および図９においては、コンタクト底部１２を囲むように、ゲート配線とコンタクトとの間のTOLを外側の円で示した。TOLマージンが拡大していることは明らかである。
【００３６】
以上の結果、半導体装置製造におけるプロセスマージンを拡大してプロセスを容易にすることが可能になると共に、半導体装置の歩留まりの向上を図ることが可能になる。
【００３７】
（実施の形態２）
図５には、上述した実施形態と同様の手順にて設計パターンを任意に補正して得られた他の露光マスク図を示す。
【００３８】
この図に示す露光パターン１０’における各露光部分ｐ１〜ｐ４の露光強度は、ｐ１＝０．４８８２、Ｐ２＝０．５０２５、ｐ３＝０．４８９９、ｐ４＝０．４８９９となり、各露光部分ｐ１〜ｐ４においてEs=Eop×0.95を考慮しても０．４８以上の値を確保できる。したがって、この露光マスク図を備えた露光マスクを用いて露光工程および現像工程を行うことにより、短絡のないレジストパターンが形成される。
【００３９】
また、図６には、図５の露光マスク図に基づいて露光マスクを作製し、この露光マスクを用いて露光工程および現像工程を行うことにより得られたレジストパターン１１’を示す。尚、図６には、露光パターン１０’、およびコンタクト底部１２を重ねて示した。
【００４０】
これらの図から、コンタクトが接続するゲート配線部分のTOLマージンを拡大できる利点がある。例えば、図３の露光マスク図のポイントｐ５は、コンタクトが接続するゲート配線部分である。このポイントｐ５は、従来方法の補正によって得られた図８の露光マスク図に示す同様のポイントｐ５と比較して面積が広く、コンタクト形成に対するプロセスマージンが拡大されている。これは、図６（本実施形態）のレジストパターン11のポイントｐ５と、図９（従来）のレジストパターンのポイントｐ５とを比較することによっても確認できる。尚、図６および図９においては、コンタクト底部１２を囲むように、ゲート配線とコンタクトとの間のＬを外側の円で示した。TOLマージンが拡大していることは明らかである。
【００４１】
尚、上述の実施形態においては、ポジ型レジストを用いて露光工程および現像工程を行う場合を想定した説明を行ったが、ネガ型レジストを露光工程および現像工程を行う場合も同様である。この場合、パターン形成部の露光強度不足による断線もしくは露光強度過剰による短絡のないレジストパターンおよび加工パターンを得ることができる。
【００４２】
以上説明した本発明の第１の半導体装置の製造方法は、設計パターンを補正してなる露光パターンが設けられた露光マスクを作成し、当該露光マスクを用いて基体上に塗布されたレジストを露光し現像する処理によりレジストパターンを形成し、当該レジストパターンをエッチング用マスクに用いたエッチング処理を行うことによって基体上に回路パターンを加工形成する半導体装置の製造方法であり、前記回路パターンをもって所望のデバイス機能を具備するために、回路パターンの形状を設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施すべき第１の領域を設定する工程と、前記第１の領域以外の領域における回路パターンにおいて、短絡もしくは切断が生じることのないように設計パターンを任意に修正して、露光パターンを得る第２の領域を設定する工程とを行うことを特徴としている。
【００４３】
このような方法において、前記第１の領域以外の第２の領域における回路パターンにおいて、短絡もしくは切断が生じることのない光強度を確保するように設計パターンを任意に修正して、露光パターンを得る第２の領域を設定する工程とを行う。
【００４４】
また、前記第1領域は、前記回路パターンと当該回路パターンの下層に設けられたパターンないし当該回路パターンの上層に形成されるパターンとのトータルオーバーレイに基づいて設定される。
【００４５】
さらに、設計パターンはゲートを加工形成するためのゲートパターンからなり、前記第１の領域は、ゲートとしての機能を具備するために、前記回路パターンの形状を設計パターンに忠実に確保するための光近接効果補正もしくはプロセス近接効果補正を施す。
【００４６】
この場合、前記設計パターンの第２の領域は、前記ゲートパターンと当該ゲートパターンの下層のアクティブ領域との間の耐圧、および当該ゲートパターンの上層の層間絶縁層に形成されるコンタクトホール加工後において、前記アクティブ領域を底面とした前記コンタクトホールとの耐圧が確保できる範囲で任意に補正されることとする。
【００４７】
また、設計パターンの第２の領域は、前記ゲートパターンと当該ゲートパターンの下層のアクティブ領域との間のトータルオーバーレイによる離し距離が確保できる範囲、および当該ゲートパターンの上層の層間絶縁層に形成されるコンタクトホールとのトータルオーバーレイによる離し距離が確保できる範囲で任意に補正されることとする。
【００４８】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、設計パターンの形状を維持するべき第１の領域を設定し、この第１の領域以外の第２の領域においてデバイス機能を維持しかつ電流リークを生じない範囲で、任意に設計パターンに補正を加えるために、設計パターンに対してレジストパターンや加工パターンのパターン形状を一致させるように補正がなされる従来の補正と比較して、短絡および断線なく、TOLマージンの向上が可能になる。しかも、加工パターンの短絡および切断が生じることのない露光強度が得られる範囲で補正がなされるため、パターン欠陥のない加工パターンを確実に得ることができる。この結果、半導体製造装置のプロセスを容易にすることが可能になると共に、半導体装置の歩留まりの向上を図ることが可能になる。
【図面の簡単な説明】
【図１】実施形態の製造方法を示すフローチャートである。
【図２】実施形態の補正を説明するための設計原図である。
【図３】実施形態の補正によって得られる露光パターン図である。
【図４】図３の露光パターンに基づくリソグラフィーで得られるレジストパターン図である。
【図５】実施形態の補正によって得られる他の露光パターン図である。
【図６】図５の露光パターンに基づくリソグラフィーで得られるレジストパターン図である。
【図７】ゲート配線の設計パターンである。
【図８】従来のシミュレーションベースの近接効果補正によって得られた露光パターン図である。
【図９】図８の露光パターンに基づくリソグラフィーのシミュレーションで得られるレジストパターン図である。
【符号の説明】
１…設計パターン（ゲートパターン）、１ａ…第１の領域、１ｂ…第２の領域、１０，１０’…露光パターン、１１，１１’…レジストパターン
【図１】
0004620269.tif 000002
【図２】
0004620269.tif 000003
【図３】
0004620269.tif 000004
【図４】
0004620269.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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