(57)【特許請求の範囲】
【請求項１】
マスクパターンの位置合わせに使用するホールタイプのマークを半導体基板に形成したポリサイド膜からなる第１のベタパターン上に設け、該マークの使用後には上記マークの開口部を含む領域を被覆するように第２のベタパターンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
ホールタイプのマークを複数設ける際、各々を別々の領域に配置することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造過程におけるマスクパターンの位置合わせや重ね合わせ検査などに用いるホールタイプのマスク寸検マークの構造を改良した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程では、多数のマスクを重ね合わせることによって複雑な回路パターンが形成される。従って、加工精度が微小になればなるほど、重ね合わせるマスクとの相対的な位置ずれが製品の歩留りに影響することになる。この相対的な位置合わせを行うため、通常基板上にはマスク重ね合わせ時の基準となる位置合わせマークが設けられる。図３は上述したようなマスクパターンの位置合わせに用いられるマスク寸検マークの上面図である。図において、１００は半導体基板としてのシリコン基板、１１０はシリコン基板１００上に形成したシリコン酸化膜であって、マスク寸検マークを構成する。図３に示すように、マスク寸検マークは半導体デバイスの上面からみると田の字型をしている。露光工程などにおいて、マスクを上記半導体基板上のマスク寸検マークの田の字に合わせてマスクパターンの位置合わせを行う。
【０００３】
次にＤＲＡＭの製造工程（フィールド分離工程からストレージノード工程まで）を例にとって上記マスク寸検マークの作成を説明する。
図４は上述したＤＲＡＭの製造工程ごとに作成するマスク寸検マークを示す図であり、（ａ）から（ｇ）にゆくにつれて製造工程が進むものとする。図において、１２０はトランスファゲート工程（以下、ＴＧ工程と略す）でシリコン基板１００上に形成されるＷ−Ｓｉ膜層で、１３０はＴＧ工程でＷ−Ｓｉ膜層上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層１２０及びドウプトアモルファスシリコン膜１３０によってポリサイド膜が構成される。１３０ａはＴＧ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してフィールド分離工程（以下、ＦＬ工程と略す）で形成したマスク寸検マークと同一位置に形成される。１４０はライトリィドウプトドレイン工程（以下、２Ｎ工程と略す）でＴＧ工程後の基板上に形成されるシリコン酸化膜、１４０ａは２Ｎ工程におけるマスク寸検マークであって、シリコン酸化膜１４０に酸化膜ドライエッチングを施してマスク寸検マーク１３０ａと同一位置に形成したホールタイプのマークである。
【０００４】
１５０はビットライン直接コンタクト工程（以下、ＢＣ工程と略す）で２Ｎ工程後の基板上に形成されるシリコン酸化膜、１５０ａはＢＣ工程におけるマスク寸検マークであって、シリコン酸化膜１５０に酸化膜ドライエッチングを施して形成したホールタイプのマークである。１６０はビットライン工程（以下、ＢＬ工程と略す）でＢＣ工程後の基板上に形成されるＷ−Ｓｉ膜で、１７０はＷ−Ｓｉ膜１６０上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層１６０及びドウプトアモルファスシリコン膜１７０によってポリサイド膜が構成される。１７０ａはＢＬ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してＢＣ工程で形成したマスク寸検マーク１５０ａと同一位置に形成される。１８０はストレージノード直接コンタクト工程（以下、ＳＣ工程と略す）でＢＬ工程後の基板上に形成されるシリコン酸化膜、１８０ａはＳＣ工程におけるマスク寸検マークであって、シリコン酸化膜１８０に酸化膜ドライエッチングを施してマスク寸検マーク１７０ａと同一位置に形成される。１９０はストレージノード工程（以下、ＳＮ工程と略す）でＳＣ工程後の基板上に形成されるアモルファスシリコン膜、１９０ａはＳＮ工程におけるマスク寸検マークであって、異方性ポリサイドエッチングを施してＳＮ工程で形成したマスク寸検マーク１８０ａと同一位置に形成される。なお、図３と同一構成要素には同一符号を付して重複する説明を省略する。
【０００５】
図５は図４（ｇ）に示したマスク寸検マークの断面図を示す図である。図において、ａは図４（ｂ）に示したＴＧ工程におけるポリサイド膜からなるマスク寸検マークの寸法、ｂは図４（ｄ）に示したＢＣ工程におけるホールタイプのマスク寸検マーク１５０ａの開口部の寸法、ｃは図４（ｅ）に示したＢＬ工程におけるホールタイプのマスク寸検マーク１７０ａの開口部の寸法、ｄは図４（ｆ）に示したＳＣ工程におけるホールタイプのマスク寸検マーク１８０ａの開口部の寸法、ｅは図４（ｇ）に示したＳＮ工程におけるホールタイプのマスク寸検マーク１９０ａの開口部の寸法である。
【０００６】
次に概要について説明する。
先ず、ＦＬ工程において、シリコン基板１００にエッチングや熱酸化処理などを施して、図３に示すようなシリコン酸化膜１１０からなるマスク寸検マークを形成する。図４（ａ）は図３のＡ−Ａ線に沿った断面図を示しており、図４（ｂ）から図４（ｇ）までもこのＡ−Ａ線に沿った断面図を示している。
【０００７】
次に、図４（ｂ）に示すＴＧ工程に進み、ＦＬ工程後の基板にＷ−Ｓｉ膜１２０とアモルファスシリコン膜１３０とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＦＬ工程におけるシリコン酸化膜１１０からなるマスク寸検マーク上にポリサイド層からなるマスク寸検マーク１３０ａを形成する。
【０００８】
ＴＧ工程を完了すると、図４（ｃ）に示す２Ｎ工程に進み、ＢＰ  ＴＥＯＳ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｌｔｈｏ  Ｓｈｉｌｉｃａｔｅ）膜、窒化膜などを成膜してシリコン酸化膜１４０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＴＧ工程におけるポリサイド膜によるマスク寸検マーク１３０ａ上にホールタイプのマスク寸検マーク１４０ａを形成する。
【０００９】
２Ｎ工程でＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が形成されると、ＢＣ工程に進み、再びＢＰ  ＴＥＯＳ膜、窒化膜などを成膜してシリコン酸化膜１５０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、２Ｎ工程におけるマスク寸検マーク１４０ａ上に、図４（ｄ）に示すようなホールタイプのマスク寸検マーク１５０ａを形成する。
このとき、０．２５μｍクラスの微細なデザインルールであると、ＴＧ工程におけるポリサイド膜によるマスク寸検マーク１３０ａの寸法ａと、ＢＣ工程におけるホールタイプのマスク寸検マーク１５０ａの開口部の寸法ｂとの寸法差は、２Ｎ工程、ＢＣ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＴＧ工程におけるポリサイド膜からなるマスク寸検マーク１３０ａによるＢＣ工程のホールタイプのマスク寸検マーク１４０ａの下敷きが不十分（即ち、マスク寸検マーク１３０ａの上面部におけるマスク寸検マーク１４０ａのシリコン酸化膜１４０層の接触面積が小さい）であるため、シリコン酸化膜１４０からなるマスク寸検マーク１４０ａに発生した応力を充分に抑制することができない。
【００１０】
ＢＣ工程が完了すると、ＢＬ工程に進み、ＢＣ工程後の基板にＷ−Ｓｉ膜１６０とアモルファスシリコン膜１７０とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＢＣ工程におけるシリコン酸化膜１５０からなるマスク寸検マーク１５０ａ上に、図４（ｅ）に示すようなポリサイド膜からなるマスク寸検マーク１７０ａを形成する。
このとき、ＢＣ工程におけるマスク寸検マーク１５０ａの開口部の寸法ｂと、ＢＬ工程におけるマスク寸検マーク１７０ａの寸法ｃとの寸法差は、ＢＬ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＢＬ工程におけるポリサイド膜からなるマスク寸検マーク１７０ａによるＢＣ工程のホールタイプのマスク寸検マーク１５０ａの被覆が不十分（即ち、マスク寸検マーク１５０ａの開口部周辺におけるマスク寸検マーク１７０ａのポリサイド膜層の接触面積が小さい）であるため、シリコン酸化膜１５０からなるマスク寸検マーク１５０ａに発生した応力を充分に抑制することができない。
【００１１】
次に、ＳＣ工程に進んでＢＰ  ＴＥＯＳ膜、窒化膜などを成膜してＢＬ工程後の基板上にシリコン酸化膜１８０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＢＬ工程におけるマスク寸検マーク１７０ａ上に、図４（ｆ）に示すようなホールタイプのマスク寸検マーク１８０ａを形成する。
このとき、ＳＣ工程におけるマスク寸検マーク１８０ａの開口部の寸法ｄと、ＢＬ工程におけるマスク寸検マーク１７０ａの寸法ｃとの寸法差は、ＳＣ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＢＬ工程におけるポリサイド膜からなるマスク寸検マーク１７０ａによるＳＣ工程のホールタイプのマスク寸検マーク１８０ａの下敷きが不十分（即ち、マスク寸検マーク１７０ａの上面部におけるマスク寸検マーク１８０ａのシリコン酸化膜１８０層の接触面積が小さい）であるため、シリコン酸化膜１８０からなるマスク寸検マーク１８０ａに発生した応力を充分に抑制することができない。
【００１２】
ＳＣ工程が完了すると、ＳＮ工程に進み、ＳＣ工程後の基板にアモルファスシリコン膜１９０を積層する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＳＣ工程におけるシリコン酸化膜１８０からなるマスク寸検マーク１８０ａ上に、図４（ｇ）に示すようなマスク寸検マーク１９０ａを形成する。
このとき、ＳＣ工程におけるマスク寸検マーク１８０ａの開口部の寸法ｄと、ＳＮ工程におけるマスク寸検マーク１９０ａの寸法ｅとの寸法差は、ＳＮ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＳＮ工程におけるアモルファスシリコン膜１９０からなるマスク寸検マーク１９０ａによるＳＣ工程のホールタイプのマスク寸検マーク１８０ａの被覆が不十分（即ち、マスク寸検マーク１８０ａの開口部周辺におけるマスク寸検マーク１９０ａのアモルファスシリコン膜１９０層の接触面積が小さい）であるため、シリコン酸化膜１９０からなるマスク寸検マーク１８０ａに発生した応力を充分に抑制することができない。
【００１３】
【発明が解決しようとする課題】
従来の半導体装置の製造方法は以上のようになされているので、ホールタイプのマスク寸検マークの開口部の層間絶縁膜にクラックなどの亀裂が入りやすく、このクラックに導電膜が進入することで配線間が漏電する可能性があるという課題があった。
【００１４】
上記課題を具体的に説明すると、ＢＰ  ＴＥＯＳからなる層間のシリコン酸化膜は、被覆性はよいが膜内に大きな応力が蓄積しやすい。また、ホールタイプのマスク寸検マークは、数μｍのデザインルールでシリコン酸化膜に形成したホールからなる。このため、マスク寸検マークを構成するシリコン酸化膜からの応力は、最小のデザインルールを用いて作成される他の箇所における応力許容値より大きくなる。このため、図５中の丸記号を付した位置Ｘ，Ｙで示したマスク寸検マーク１５０ａ，１８０ａの開口部の層間絶縁膜にクラックなどの亀裂が発生しやすい。さらに、各工程において同一位置に同形（ホールタイプ）のマークを積層することから、マーク形成時に生じる応力が集中しやすい上に、開口部において上下の層間の接触面積も小さくなって応力の抑制も不十分になる。
【００１５】
このようにしてマスク寸検マーク１５０ａ，１８０ａの開口部の層間絶縁膜に生じたクラックなどの亀裂には、後工程においてスパッタリングなどで積層させる例えばタングステンなどの導電材が埋め込まれてしまう可能性がある。このため、この上層にアルミニウム配線などを設けると、配線間ショートなどの不具合を起し、製造時における歩留まりを低下させると共に、製品の信頼性も低下させる要因にもなる。
【００１６】
この発明は上記のような課題を解決するためになされたもので、各工程におけるホールタイプのマスク寸検マークをベタパターンによって挟み込むサンドイッチ構造としたり、各工程においてマスク寸検マークのサンドイッチ構造を別の場所に形成することによって、各層に生じた応力を抑制してマスク寸検マークの開口部の層間絶縁膜におけるクラックなどの亀裂の発生を防止した半導体装置の製造方法を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、マスクパターンの位置合わせに使用するホールタイプのマークを半導体基板に形成したポリサイド膜からなる第１のベタパターン上に設け、該マークの使用後にはマークの開口部を含む領域を被覆するように第２のベタパターンを形成することを特徴とするものである。
【００１８】
この発明に係る半導体装置の製造方法は、ホールタイプのマークを複数設ける際、各々を別々の領域に配置することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図２はこの発明の実施の形態１による半導体装置の製造方法においてマスクパターンの位置合わせに用いるマスク寸検マーク及びこれを被覆するベタパターンの上面図であり、（ａ）はマスク寸検マーク、（ｂ）はベタパターンを示す。図において、１は半導体基板としてのシリコン基板、２はシリコン基板１上に形成したシリコン酸化膜であって、マスク寸検マークを構成する。４はベタパターンであって、Ｗ−Ｓｉ膜とドウプトアモルファスシリコン膜とからなるポリサイド膜から構成される。
【００２０】
図２はこの発明の実施の形態１による半導体装置の製造方法を示す図であり、半導体装置としてＤＲＡＭを例に挙げ、（ａ）から（ｇ）にゆくにつれて工程が進行するものとする。図において、３はＴＧ工程でシリコン基板１上に形成されるＷ−Ｓｉ膜層で、４はＴＧ工程でＷ−Ｓｉ膜層上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層３及びドウプトアモルファスシリコン膜４によってポリサイド膜が構成される。４ａはＴＧ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してＦＬ工程で形成したマスク寸検マークと同一の位置Ａに形成される。５は２Ｎ工程でＴＧ工程後の基板上に形成されるシリコン酸化膜、５ａは２Ｎ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜５に酸化膜ドライエッチングを施してマスク寸検マーク４ａとは異なる位置Ｂに形成したホールタイプのマークである。
【００２１】
６はＢＣ工程で２Ｎ工程後の基板上に形成されるシリコン酸化膜、６ａはＢＣ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜６に酸化膜ドライエッチングを施して形成したホールタイプのマークである。７はＢＬ工程でＢＣ工程後の基板上に形成されるＷ−Ｓｉ膜で、８はＷ−Ｓｉ膜７上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層７及びドウプトアモルファスシリコン膜８によってポリサイド膜が構成される。８ａはＢＬ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、ポリサイド膜に異方性ポリサイドエッチングを施してＢＣ工程で形成したマスク寸検マーク６ａとは異なる位置Ａに形成される。９はＳＣ工程でＢＬ工程後の基板上に形成されるシリコン酸化膜、９ａはＳＣ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜９に酸化膜ドライエッチングを施してマスク寸検マーク８ａとは異なる位置Ｃに形成される。１０はＳＮ工程でＳＣ工程後の基板上に形成されるアモルファスシリコン膜、１０ａはＳＮ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、異方性ポリサイドエッチングを施してＳＮ工程で形成したマスク寸検マーク９ａとは異なる位置Ａに形成される。
【００２２】
次に概要について説明する。
先ず、ＦＬ工程においてシリコン基板１にエッチングや熱酸化処理などを施して、図１（ａ）に示すようなシリコン酸化膜２からなるマスク寸検マークを半導体基板１上の位置Ａに形成する。また、図２（ａ）は図１のＢ−Ｂ線に沿った断面図を示しており、図２（ｂ）から図２（ｇ）までの各位置Ａ，Ｂ，ＣもＢ−Ｂ線に沿った断面図を示している。
【００２３】
次に、図２（ｂ）に示すＴＧ工程に進み、ＦＬ工程後の基板の位置Ａ及び位置ＢにＷ−Ｓｉ膜３とアモルファスシリコン膜４とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＦＬ工程におけるシリコン酸化膜２からなるマスク寸検マーク上にポリサイド層からなるマスク寸検マーク４ａを位置Ａに形成する。また、位置Ｂでは、図１（ｂ）に示すようなポリサイド膜のベタパターンが設けられる。この位置Ｂに設けたベタパターンの面積は、以後のＢＣ工程で作成されるホールタイプのマークを構成するシリコン酸化膜の応力を抑制するのに充分な面積を持っていればよく、必ずしも図１（ｂ）に示すようなパターンに限定されるものではない（例えば、図１（ａ）のマスク寸検マークにおける凹部（開口部）をそれぞれ被覆するパターンでもよい）。
【００２４】
ＴＧ工程を完了すると、図２（ｃ）に示す２Ｎ工程に進み、ＢＰ  ＴＥＯＳ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｌｔｈｏ  Ｓｈｉｌｉｃａｔｅ）膜、窒化膜などを成膜してシリコン酸化膜５を位置Ａ，Ｂ，Ｃに形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＴＧ工程において位置Ｂに設けたポリサイド膜によるベタパターン上にホールタイプのマスク寸検マーク５ａを形成する。また、位置Ａ，Ｂには、シリコン酸化膜５によるベタパターンが設けられる。これらのベタパターンは、以後の工程において作成されるホールタイプのマークの底面領域を構成する。
【００２５】
２Ｎ工程でＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が形成されると、ＢＣ工程に進み、再びＢＰ  ＴＥＯＳ膜、窒化膜などを成膜してシリコン酸化膜６を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、２Ｎ工程において位置Ｂに設けたマスク寸検マーク５ａ上に、図２（ｄ）に示すようなホールタイプのマスク寸検マーク６ａを形成する。
このとき、ＴＧ工程において位置Ｂにはポリサイド膜によるベタパターンが形成されているので、上記ポリサイド膜のベタパターンによるＢＣ工程のホールタイプのマスク寸検マーク５ａの下敷きが充分（即ち、ＴＧ工程において設けたポリサイド膜によるベタパターンとマスク寸検マーク５ａのシリコン酸化膜５層の接触面積が大きい）であるため、シリコン酸化膜５からなるマスク寸検マーク５ａに発生した応力を充分に抑制することができる。
【００２６】
ＢＣ工程が完了すると、ＢＬ工程に進み、ＢＣ工程後の基板の位置Ａ，Ｂ，ＣにＷ−Ｓｉ膜７とアモルファスシリコン膜８とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＢＣ工程にて設けたシリコン酸化膜６からなるベタパターン上に、図２（ｅ）に示すようなポリサイド膜からなるマスク寸検マーク８ａを形成する。
このとき、図２（ｅ）に示すように、ＢＣ工程において位置Ｂに設けたマスク寸検マーク６ａの開口部を含む領域がポリサイド膜のベタパターンによって被覆される。このようにマスク寸検マーク６ａをＴＧ工程において位置Ｂに設けたポリサイド膜によるベタパターンとＢＣ工程において位置Ｂに設けたポリサイド膜のベタパターンとによって挟み込むサンドイッチ型構造にすることで、マスク寸検マーク６ａの開口部周辺に発生する応力を抑制することができる。また、後工程でホールタイプのマークを設けるために位置Ｃにもポリサイド膜によるベタパターンが形成される。
【００２７】
次に、ＳＣ工程に進んで、ＢＰ  ＴＥＯＳ膜、窒化膜などを成膜してＢＬ工程後の基板上にシリコン酸化膜９を位置Ａ，Ｂ，Ｃに形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＢＬ工程において位置Ｃに設けたポリサイド膜のベタパターン上に、図２（ｆ）に示すようなホールタイプのマスク寸検マーク９ａを形成する。
このとき、ＳＣ工程において位置Ｃに設けたマスク寸検マーク９ａのシリコン酸化膜９層とＢＬ工程において位置Ｃに設けたポリサイド膜からなるベタパターンとの接触面積が大きいため、シリコン酸化膜９からなるマスク寸検マーク９ａに発生した応力を充分に抑制することができる。また、後工程でホールタイプのマークを設けるために位置Ａ，Ｂにはシリコン酸化膜９からなるベタパターンが形成される。
【００２８】
ＳＣ工程が完了すると、ＳＮ工程に進み、ＳＣ工程後の基板の位置Ａ，Ｃにアモルファスシリコン膜１０を積層する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＳＣ工程におけるシリコン酸化膜９からなるベタパターン上に、図２（ｇ）に示すようなマスク寸検マーク１０ａを形成する。
このとき、図２（ｇ）に示すように、ＳＣ工程において位置Ｃに設けたマスク寸検マーク９ａの開口部を含む領域がアモルファスシリコン膜１０のベタパターンによって被覆される。このようにマスク寸検マーク９ａをＢＬ工程において位置Ｃに設けたポリサイド膜によるベタパターンとＳＣ工程において位置Ｃに設けたアモルファスシリコン膜１０のベタパターンとによって挟み込むサンドイッチ型構造にすることで、マスク寸検マーク９ａの開口部周辺に発生する応力を抑制することができる。
【００２９】
以上のように、この実施の形態１によれば、マスクパターンの位置合わせに使用するホールタイプのマーク６ａ，９ａを半導体基板に形成したベタパターン上に設け、該マークの使用後にはマーク６ａ，９ａの開口部を含む領域を被覆するようにベタパターンを形成するので、ホールタイプのマーク６ａ，９ａから発生する応力を抑制することができることから、マーク６ａ，９ａの開口部の外部の層間絶縁膜にクラックなどの亀裂が発生するのを防ぐことができる。これにより、これらクラックに起因する歩留まりの低下を抑制することができるとともに、製品の信頼性も向上させることができる。
【００３０】
また、この実施の形態１によれば、ホールタイプのマークを複数設ける際、各々を別々の領域に配置するので、ホールタイプのマーク６ａ，９ａから発生する応力が蓄積することを防ぐことができる。
【００３１】
なお、上記実施の形態１では、半導体装置としてＤＲＡＭの製造工程について示したが、ＢＰ  ＴＥＯＳなどの大きな応力を蓄積する絶縁膜をホールタイプのマークの層間膜として使用する全てのデバイスに適用することができる。
【００３２】
また、上記実施の形態１では、ＢＰ  ＴＥＯＳからなるシリコン酸化膜をホールタイプのマークの層間膜として使用する例を示したが、デバイスとした際に応力が発生する全ての層間膜に適用することができる。
【００３３】
【発明の効果】
以上のように、この発明の半導体装置の製造方法によれば、マスクパターンの位置合わせに使用するホールタイプのマークを半導体基板に形成したベタパターン上に設け、該マークの使用後にはマークの開口部を含む領域を被覆するようにベタパターンを形成することを特徴とするので、ホールタイプのマークから発生する応力を抑制することができることから、マークの開口部の外部の層間絶縁膜にクラックなどの亀裂が発生するのを防ぐことができるという効果がある。これにより、これらクラックに起因する歩留まりの低下を抑制することができるとともに、製品の信頼性も向上させることができるという効果がある。
【００３４】
この発明の半導体装置の製造方法によれば、ホールタイプのマークを複数設ける際、各々を別々の領域に配置することを特徴とするので、ホールタイプのマークから発生する応力が蓄積することを防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体装置の製造方法においてマスクパターンの位置合わせに用いるマスク寸検マーク及びこれを被覆するベタパターンの上面図である。
【図２】  この発明の実施の形態１による半導体装置の製造方法を示す図である。
【図３】  マスク寸検マークの上面図である。
【図４】  ＤＲＡＭの製造工程ごとに作成するマスク寸検マークを示す図である。
【図５】  図５は図４（ｇ）に示したマスク寸検マークの断面図を示す図である。
【符号の説明】
１  シリコン基板（半導体基板）、２  シリコン酸化膜、３  Ｗ−Ｓｉ膜層、４  ドウプトアモルファスシリコン膜、４ａ  マスク寸検マーク、５  シリコン酸化膜、５ａ  マスク寸検マーク（ホールタイプのマーク）、６  シリコン酸化膜、６ａ  マスク寸検マーク（ホールタイプのマーク）、７  Ｗ−Ｓｉ膜、８  ドウプトアモルファスシリコン膜、８ａ  マスク寸検マーク（ホールタイプのマーク）、９  シリコン酸化膜、９ａ  マスク寸検マーク（ホールタイプのマーク）、１０  アモルファスシリコン膜、１０ａ  マスク寸検マーク（ホールタイプのマーク）。
【図１】
0004766764.tif 000002
【図２】
0004766764.tif 000003
【図３】
0004766764.tif 000004
【図４】
0004766764.tif 000005
【図５】
0004766764.tif 000006