(57)【特許請求の範囲】
【請求項１】
電気的に書き込み消去を行う半導体不揮発性記憶素子と、該半導体不揮発性記憶素子の端子に印加する高電圧を制御する高電圧スイッチ回路と、を有する半導体不揮発性記憶装置であって、
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するＶＤＤ端子と、前記半導体不揮発性記憶素子の第１の電源電位を印加するＶＳＳ端子と、該第１の電源電位又は高電圧の第２の電源電位を印加するＶＭ端子と、を備え、
前記入力端子に入力が接続され、前記ＶＳＳ端子と前記ＶＤＤ端子との間に接続される第１のインバータと、
前記出力端子に出力が接続され、前記ＶＭ端子と前記ＶＤＤ端子との間に接続される第２のインバータと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続され、前記第１の電源電位又は前記第２の電源電位が前記第１のインバータの出力に戻らないようにする第１のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの入力との間に接続され、前記第１のインバータの入力信号により前記第２のインバータの入力に前記基準電位を印加する第２のトランジスタと、
前記ＶＭ端子と前記第２のインバータの入力との間に接続され、前記第２のインバータの出力電位により前記第１の電源電位又は前記第２の電源電位を前記第２のインバータの入力へフィードバックさせる第３のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの出力との間に接続され、前記第１のインバータの出力信号により前記第２のインバータの出力に前記基準電位を印加する第４のトランジスタと、
を有し、
前記第１のインバータは、Ｐチャネル型の第５のトランジスタとＮチャネル型の第６のトランジスタとにより構成され、
前記第２のインバータは、Ｐチャネル型の第７のトランジスタとＮチャネル型の第８のトランジスタとにより構成され、
前記第２のトランジスタは、前記第３のトランジスタよりオン抵抗が小さく、
前記第４のトランジスタは、前記第８のトランジスタよりオン抵抗が小さいことを特徴とする半導体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は電気的に書き込み消去する半導体不揮発性記憶素子で構成される半導体不揮発性記憶装置、更に詳しくは半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子を書き込み消去するさいに使用する高電圧を制御する高電圧スイッチ回路に特徴があり、特に高速に半導体不揮発性記憶素子を書き込み消去を行なうシステムに適した半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
従来の電気的に書き込み消去する半導体不揮発性記憶装置では、半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子の書き込み消去には電源電圧以上の高電圧を半導体不揮発性記憶素子の必要な端子、例えばソース端子とバルク端子に印加する必要がある。したがって半導体不揮発性記憶素子の各端子には高電圧と基準電圧を切り替える高電圧スイッチ回路が必要である。
【０００３】
図６は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図７は従来の高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図８は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込みするさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明する波形図であり、図９は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を消去するさいの各端子の電位と時間の関係を説明するタイミング波形図である。
まず図６を用いて従来の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【０００４】
図６は説明を容易にするために一つの高電圧スイッチ回路６３と一つの半導体不揮発性記憶素子３２のゲート端子について図示している。
図６に示す高電圧スイッチ回路６３の出力端子３１は、半導体不揮発性記憶素子３３のゲート端子に接続している。また高電圧スイッチ回路６３には、基準電位の０Ｖ（以下ＶＤＤ電位と記載する）を印加するＶＤＤ端子３５と、半導体不揮発性記憶装置の電源電位（以下ＶＳＳ電位と記載する）で例えば−１．５５Ｖを印加するＶＳＳ端子３７と、ＶＳＳ電位もしくは負の高電位（以下ＶＰＰ電位と記載する）で例えば−９Ｖが印加される端子（以下ＶＭ端子３９と記載する）が接続される。
【０００５】
まず高電圧スイッチ回路６３の回路構成について説明する。高電圧スイッチ回路６３の入力端子１３は第１のＰチャネルトランジスタ６５の一端に接続し、この第１のＰチャネルトランジスタ６５の他端は、第２のＰチャネルトランジスタ６７のゲート端子と第１のＮチャネルトランジスタ６９のゲート端子と第２のＮチャネルトランジスタ７１のドレインに接続する。第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９でインバータ６８を構成している。
【０００６】
そして第１のＰチャネルトランジスタ６５のゲート端子はＶＳＳ端子３７に接続しバルク端子はＶＤＤ端子３５に接続している。
また第２のＰチャネルトランジスタ６７のソース端子とバルク端子はＶＤＤ端子３５に接続し、第１のＮチャネルトランジスタ６９のソース端子とバルク端子と第２のＮチャネルトランジスタ７１のソース端子とバルク端子はＶＭ端子３９に接続する。
【０００７】
さらに第２のＰチャネルトランジスタ６７のドレイン端子と第１のＮチャネルトランジスタ６９のドレイン端子と第２のＮチャネルトランジスタ７１のゲート端子とが接続され、この端子は高電圧スイッチ回路６３の出力端子３１として半導体不揮発性記憶素子３１のゲート端子に接続している。
【０００８】
つぎに上述のように構成された高電圧スイッチ回路６３の動作について説明する。
第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９はインバータ６８として動作し、第１のＰチャネルトランジスタ６５はＶＭ端子３９から印加されたＶＰＰ電圧が入力端子１３に戻らないように動作し、第２のＮチャネルトランジスタ７１は上述のインバータ６８の出力電位によりＶＭ端子３９の電位をインバータ６８の入力にフィードバックするように動作する。
【０００９】
まずＶＭ端子３９にはＶＳＳ電位が印加されている。そして高電圧スイッチ回路６３の入力端子１３にＬレベルであるＶＳＳ電位を印加すると、第１のＰチャネルトランジスタ６５を介して第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９で構成されるインバータ６８の入力である第２のＰチャネルトランジスタ６７のゲート端子と第１のＮチャネルトランジスタのゲート端子（以下ノードＰと称する）にＬレベルが印加され、出力端子３１にはＨレベルのＶＤＤ電位が出力される。
【００１０】
そして第２のＮチャネルトランジスタ７１のゲート端子にもＨレベルのＶＤＤ電位が印加されるので、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＳＳ電位がノードＰにフィードバックされて、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位に安定する。
【００１１】
この状態にてＶＭ端子３９に印加されているＶＳＳ電位を高電圧であるＶＰＰ電位にすると、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＰＰ電位がノードＰにフィードバックされ、ノードＰの電位はＶＭ端子３９の電位変化に追従してＶＳＳ電位からＶＰＰ電位へと変化するが、インバータ６８の論理は変化しないので、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位のまま変化しない。
【００１２】
さらにこの状態よりＶＭ端子３９に印加されている高電圧であるＶＰＰ電位をＶＳＳ電位に戻すと、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＳＳ電位がノードＰにフィードバックされ、ノードＰの電位はＶＭ端子３９の電位変化に追従してＶＰＰ電位からＶＳＳ電位へと変化するが、インバータ６８の論理は変化しないので、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位のまま変化しない。
【００１３】
次にＶＭ端子３９にはＶＳＳ電位が印加されている状態で入力端子１３にＨレベルであるＶＤＤ電位を印加すると、第１のＰチャネルトランジスタ６５を介してノードＰにはＨレベルが印加され、出力端子３１にはＬレベルのＶＳＳ電位が出力される。
【００１４】
そして第２のＮチャネルトランジスタ７１のゲート端子にもＬレベルのＶＳＳ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフし、高電圧スイッチ回路６３の出力端子３１はＶＳＳ電位に安定する。
【００１５】
この状態でＶＭ端子３９に印加されているＶＳＳ電位を高電圧であるＶＰＰ電位へとゆっくりと変化させると、第１のＮチャネルトランジスタ６９を介して出力端子３１はＶＭ端子３９の電位変化に追従してＶＳＳ電位からＶＰＰ電位へと変化し、第２のＮチャネルトランジスタ７１のゲート端子にもＶＰＰ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフ状態のまま変化せず、高電圧スイッチ回路６３の出力端子３１はＶＰＰ電位に安定する。
【００１６】
さらにこの状態からＶＭ端子３９に印加されている高電圧であるＶＰＰ電位をＶＳＳ電位へと戻すと、第１のＮチャネルトランジスタ６９を介して出力端子３１はＶＭ端子３９の電位変化に追従してＶＰＰ電位からＶＳＳ電位へと変化し、第２のＮチャネルトランジスタ７１のゲート端子にもＶＳＳ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフ状態のまま変化せず、高電圧スイッチ回路６３の出力端子３１はＶＳＳ電位に安定する。
【００１７】
上述の回路構成と動作により、高電圧スイッチ回路６３の入力端子１３に印加したＨレベルのＶＤＤ電位もしくはＬレベルのＶＳＳ電位により、半導体不揮発性記憶素子３３のゲート端子にＶＤＤ電位もしくはＶＰＰ電位を印加することができ、半導体不揮発性記憶素子３３を書き込み消去することができる。
【００１８】
次にこの従来の半導体不揮発性記憶装置の高電圧スイッチ回路６３を使用して半導体不揮発性記憶素子３３を書き込む場合のタイミングについて、図７と図８を用いて説明する。
【００１９】
図７は半導体不揮発性記憶装置を示す回路図である。１つの半導体不揮発性記憶素子３３と、該半導体不揮発性記憶素子３３のゲート端子と、ソース端子と、バルク端子にはそれぞれ図６にて説明した高電圧スイッチ回路６３と同じ構成の第１の高電圧スイッチ回路６３ａと、第２の高電圧スイッチ回路６３ｂと、第３の高電圧スイッチ回路６３ｃが接続している。
そしてそれぞれの高電圧スイッチ回路６３ａ、６３ｂ、６３ｃのＶＤＤ端子３５、ＶＳＳ端子３７、ＶＭ端子３９はそれぞれ共通に接続している。図７ではＶＤＤ端子３５と、ＶＳＳ端子３７は図示を省略している。
【００２０】
半導体不揮発性記憶素子３３を書き込むには、半導体不揮発性記憶素子３３のドレイン端子をオープンにして、ゲート端子はＶＤＤ電位、ソース端子とバルク端子はＶＰＰ電位にする必要がある。
【００２１】
図８に示す波形図における波形７９は図７に示す第１の高電圧スイッチ回路６３ａの入力端子波形７９に対応し、図８に示す波形図における波形８１は図７に示す第２の高電圧スイッチ回路６３ｂの入力端子波形８１に対応し、図８に示す波形図における波形８３は図７に示す第３の高電圧スイッチ回路６３ｃの入力端子波形８３に対応し、図８に示す波形図における波形３９は図７に示すＶＭ端子波形３９に対応し、図８に示す波形図における波形７３は図７に示す第１の高電圧スイッチ回路６３ａの出力端子波形７３で半導体不揮発性記憶素子３３のゲート端子に印加される波形に対応し、図８に示す波形図における波形７５は図７に示す第２の高電圧スイッチ回路６３ｂの出力端子波形７５で半導体不揮発性記憶素子３３のソース端子に印加される波形に対応し、図８に示す波形図における波形７７は図７に示す第３の高電圧スイッチ回路６３ｃの出力端子波形７７で半導体不揮発性記憶素子３３のバルク端子に印加される波形に対応している。
【００２２】
書き込み動作の最初の状態ではＶＭ端子３９はＶＳＳ電位となっており、第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位、第２の高電圧スイッチ回路６３ｂの入力端子８１はＶＤＤ電位、第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位とし、半導体不揮発性記憶素子３３のゲート端子に接続する第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位、半導体不揮発性記憶素子３３のソース端子に接続する第２の高電圧スイッチ回路６３ｂの出力端子７５はＶＳＳ電位、半導体不揮発性記憶素子３３のバルク端子に接続する第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位となっている。
【００２３】
まず第１の高電圧スイッチ回路６３ａの入力端子７９をＶＤＤ電位からＶＳＳ電位にし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位のままとすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位からＶＤＤ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位を維持する。
【００２４】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすると第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位を維持し、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３は書き込み状態となる。
【００２５】
そして半導体不揮発性記憶素子３３の書き込みが終了した後、ＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位を維持し、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＰＰ電位からＶＳＳ電位となる。
【００２６】
そして最後に第１の高電圧スイッチ回路６３ａの入力端子７９をＶＳＳ電位からＶＤＤ電位にし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位のままとすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位からＶＳＳ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位を維持する。
従来の高電圧スイッチ回路６３を用いた半導体不揮発性記憶素子３３の書き込みは上記のタイミングにて行う。
【００２７】
次に図７と図９をもちいて半導体不揮発性記憶素子３３の消去動作について説明する。半導体不揮発性記憶素子３３を消去するには、半導体不揮発性記憶素子３３のドレイン端子をオープンにして、ゲート端子はＶＰＰ電位、ソース端子とバルク端子はＶＤＤ電位にする必要がある。
【００２８】
図９に示す波形図における波形７９は図７に示す第１の高電圧スイッチ回路６３ａの入力端子波形７９に対応し、図９に示す波形図における波形８１は図７に示す第２高電圧スイッチ回路６３ｂの入力端子波形８１に対応し、図９に示す波形図における波形８３は図７に示す第３の高電圧スイッチ回路６３ｃの入力端子波形８３に対応し、図９に示す波形図における波形３９は図７に示すＶＭ端子波形３９に対応し、図９に示す波形図における波形７３は図７に示す第１の高電圧スイッチ回路６３ａの出力端子波形７３で半導体不揮発性記憶素子３３のゲート端子に印加される波形に対応し、図９に示す波形図における波形７５は図７に示す第２の高電圧スイッチ回路６３ｂの出力端子波形７５で半導体不揮発性記憶素子３３のソース端子に印加される波形に対応し、図９に示す波形図における波形７７は図７に示す第３の高電圧スイッチ回路６３ｃの出力端子波形７７で半導体不揮発性記憶素子３３のバルク端子に印加される波形に対応している。
【００２９】
消去動作の最初の状態ではＶＭ端子３９はＶＳＳ電位となっており、第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位、第２の高電圧スイッチ回路６３ｂの入力端子８１はＶＤＤ電位、第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位とし、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位、第２の高電圧スイッチ回路６３ｂの出力端子７５はＶＳＳ電位、第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位となっている。
【００３０】
まずはじめに第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位のままとし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位からＶＳＳ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位のままとなり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位からＶＤＤ電位となる。
【００３１】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位からＶＰＰ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位を維持し半導体不揮発性記憶素子３３は消去状態となる。
【００３２】
そして半導体不揮発性記憶素子３３の消去が終了した後、ＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと第１の高電圧スイッチ回路６３ａの出力端子７３はＶＰＰ電位からＶＳＳ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位を維持する。
【００３３】
そして最後に第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位のままにし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３をＶＳＳ電位からＶＤＤ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位のままとなり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位からＶＳＳ電位となる。
従来の高電圧スイッチ回路６３を用いた半導体不揮発性記憶素子３３の消去は上記のタイミングにて行う。
【００３４】
【発明が解決しようとする課題】
従来技術の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子３３を書き込み消去するさいに使用する高電圧のＶＰＰ電位は、上述した高電圧スイッチ回路６３の入力端子１３の電位を固定しておいてＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすることで、高電圧スイッチ回路６３の出力端子３１電位をＶＰＰ電位またはＶＤＤ電位に制御していた。
【００３５】
この従来の高電圧スイッチ回路６３では、高電圧スイッチ回路６３の入力端子１３の電位がＶＤＤ電位の場合に、ＶＭ端子３９のＶＳＳ電位レベルを急速にＶＰＰ電位レベルにすると、高電圧スイッチ回路６３の出力端子３１の電位は第１のＮチャネルトランジスタ６９を介してＶＳＳ電位レベルからＶＰＰ電位レベルとなる。
【００３６】
このため第２のＮチャネルトランジスタ７１はゲート端子がＶＳＳ電位レベルからＶＰＰ電位レベルになる前にソース電位が先にＶＳＳ電位レベルからＶＰＰ電位レベルとなり、第２のＮチャネルトランジスタ７１はオフの状態からオンしてしまう。そしてノードＰの電位がＶＤＤ電位からＶＰＰ電位に変化して、第２のＰチャネルトランジスタ６７がオンして高電圧スイッチ回路６３の出力端子３１の電位がＶＰＰ電位レベルとはならず、ＶＤＤ電位となってしまう誤動作をおこす。
この不具合が発生するため、ＶＭ端子３９に印加するＶＰＰ電位はＶＳＳ電位からゆっくりとＶＰＰ電位に変化させる必要があった。
【００３７】
またＶＭ端子３９にＶＰＰ電位を印加しておいて、高電圧スイッチ回路６３の入力端子１３に印加する信号レベルにて高電圧スイッチ回路６３の出力端子３１の出力電位を制御する駆動方法も考えられるが、以下に説明する不具合が発生する。
ＶＭ端子３９にＶＰＰ電位を印加しておき、高電圧スイッチ回路６３の入力端子１３に印加する信号レベルがＶＤＤ電位の場合には、出力端子３１の電位はＶＰＰ電位となる。
【００３８】
しかし入力端子１３に印加する信号レベルがＶＤＤ電位からＶＳＳ電位に変化しても第２のＮチャネルトランジスタ７１をオフにすることができないので、高電圧スイッチ回路６３の出力端子３１の電位はＶＤＤ電位に変化せず、ＶＰＰ電位を維持したままとなる。
このためＶＭ端子３９にＶＰＰ電位を印加しておいて、高電圧スイッチ回路６３の入力端子１３の入力電位レベルをＶＤＤ電位またはＶＳＳ電位にすることにより、高電圧スイッチ回路６３の出力端子３１の電位レベルを制御する駆動方法は行うことができない。
【００３９】
つまり従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子３３を書き込み消去するさいに使用する高電圧スイッチ回路６３の出力電位は、ＶＭ端子３９の電位レベルをＶＳＳ電位からＶＰＰ電位にするさいに、ある程度の立ち下がり時間が必要となり、短時間で書き込み消去を行なう必要があっても高速にＶＰＰ電圧の制御を行うことができなかった。
つまり高速に書き込み消去ができる半導体不揮発性記憶素子があっても短い時間でのＶＰＰ電圧制御を行うことができず、高速書き込み消去の半導体不揮発性装置を実現することはできなかった。
【００４０】
［発明の目的］
そこで本発明の目的は、上記課題を解決して高速で書き込み消去可能な半導体不揮発性記憶装置を提供することである。
【００４１】
【課題を解決するための手段】
前述した目的を達成するために、本発明の半導体不揮発性記憶装置は下記記載の手段を採用する。
【００４２】
本発明の半導体不揮発性記憶装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子と、該半導体不揮発性記憶素子の端子に印加する高電圧を制御する高電圧スイッチ回路と、を有する半導体不揮発性記憶装置であって、
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するＶＤＤ端子と、前記半導体不揮発性記憶素子の第１の電源電位を印加するＶＳＳ端子と、該第１の電源電位又は高電圧の第２の電源電位を印加するＶＭ端子と、を備え、
前記入力端子に入力が接続され、前記ＶＳＳ端子と前記ＶＤＤ端子との間に接続される第１のインバータと、
前記出力端子に出力が接続され、前記ＶＭ端子と前記ＶＤＤ端子との間に接続される第２のインバータと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続され、前記第１の電源電位又は前記第２の電源電位が前記第１のインバータの出力に戻らないようにする第１のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの入力との間に接続され、前記第１のインバータの入力信号により前記第２のインバータの入力に前記基準電位を印加する第２のトランジスタと、
前記ＶＭ端子と前記第２のインバータの入力との間に接続され、前記第２のインバータの出力電位により前記第１の電源電位又は前記第２の電源電位を前記第２のインバータの入力へフィードバックさせる第３のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの出力との間に接続され、前記第１のインバータの出力信号により前記第２のインバータの出力に前記基準電位を印加する第４のトランジスタと、を有し、
前記第１のインバータは、Ｐチャネル型の第５のトランジスタとＮチャネル型の第６のトランジスタとにより構成され、
前記第２のインバータは、Ｐチャネル型の第７のトランジスタとＮチャネル型の第８のトランジスタとにより構成され、
前記第２のトランジスタは、前記第３のトランジスタよりオン抵抗が小さく、
前記第４のトランジスタは、前記第８のトランジスタよりオン抵抗が小さいことを特徴とする。
【００４４】
［作用］
そしてこの半導体不揮発性記憶装置において、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の前記第２のインバータの第２の電源電位を高電圧にし、それから高電圧スイッチ回路の入力信号を第１の電源電圧電位または基準電圧電位にすることにより半導体不揮発性記憶素子の書き込み消去に必要な電位を、半導体不揮発性記憶素子の各端子に印加することにより、半導体不揮発性記憶素子の書き込み消去を行なう。
【００４５】
上述の半導体不揮発性記憶装置の高電圧スイッチ回路により、高速で書き込み消去可能な半導体不揮発性記憶装置を提供することが可能となる。
【００４６】
【発明の実施の形態】
以下図面を用いて本発明の最適な実施形態を説明する。図１は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図２は高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図３と図４は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明するタイミング波形図である。
【００４７】
まず図１を用いて本発明の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【００４８】
図１では本発明の説明を容易にするため、１つの半導体不揮発性記憶素子３３と、この半導体不揮発性記憶素子３３のゲート端子に接続している１つの高電圧スイッチ回路１１を示す。
実際の半導体不揮発性記憶装置では、複数の半導体不揮発性記憶素子３３と、各半導体不揮発性記憶素子３３のゲート端子と、ソース端子と、バルク端子に接続する高電圧スイッチ回路１１や周辺回路から構成されている。
【００４９】
高電圧スイッチ回路１１は、入力端子１３と出力端子３１と基準電位の０Ｖ（以下ＶＤＤ電位と記載する）を印加するＶＤＤ端子３５と、半導体不揮発性記憶装置の第１の電源電位（以下ＶＳＳ電位と記載する）で例えば−１．５５Ｖを印加するＶＳＳ端子３７と、第２の電源電位としてＶＳＳ電位もしくは負の高電位（以下ＶＰＰ電位と記載する）で例えば−９Ｖが印加される端子（以下ＶＭ端子３９と記載する）が接続される。
【００５０】
半導体不揮発性記憶素子３３を書き込み消去するさいには、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にして、入力端子１３の信号レベルをＶＤＤ電位レベルもしくはＶＳＳ電位レベルにすることにより出力端子３１の電位をＶＤＤ電位もしくはＶＰＰ電位に制御することができる。
したがってこの高電圧スイッチ回路１１の出力端子３１を半導体不揮発性記憶素子３３に接続することにより書き込み消去を行うことが可能となる。
【００５１】
それではまず高電圧スイッチ回路１１の構成を説明する。入力端子１３に入力が接続される第１のインバータ１８と、出力端子３１に出力が接続される第２のインバータ２４とを有する。第１のインバータ１８の第１の電源電位はＶＳＳ端子３７に接続し、第２のインバータ２４の第２の電源電位はＶＭ端子３９に接続し、第１のインバータ１８と第２のインバータ２４の基準電位はともにＶＤＤ端子３５に接続する。そして第１のインバータ１８の出力端子（以下ノードＮと記載する）にはＰチャネルの第１のトランジスタ１９の一端を接続し、このＰチャネルの第１のトランジスタ１９の他端には第２のインバータ２４の入力端子（以下ノードＭと記載する）を接続する。
さらにＰチャネルの第１のトランジスタ１９のゲート端子はＶＳＳ端子３７に接続し、バルク端子はＶＤＤ端子３５に接続する。そしてこのＰチャネルの第１のトランジスタ１９は、ノードＭの電位がノードＮに戻らないように動作する。
【００５２】
またＶＤＤ端子３５とノードＭとの間にＰチャネルの第２のトランジスタ２５を接続する。さらにＰチャネルの第２のトランジスタ２５のゲート端子は入力端子１３に接続し、Ｐチャネルの第２のトランジスタ２５のバルク端子はＶＤＤ端子３５に接続する。
そしてＰチャネルの第２のトランジスタ２５は、入力端子１３の電位によりノードＭにＶＤＤ電位を印加するように動作する。
【００５３】
またＶＭ端子３９とノードＭとの間にＮチャネルの第３のトランジスタ２９を接続する。さらにＮチャネルの第３のトランジスタ２９のゲート端子は出力端子３１に接続し、Ｎチャネルの第３のトランジスタ２９のバルク端子はＶＭ端子３９に接続する。
そしてＮチャネルの第３のトランジスタ２９は、ＶＭ端子３９に印加されるＶＳＳ電位もしくはＶＰＰ電位を、出力端子３１の電位によりノードＭへフィードバックするように動作する。
【００５４】
またＶＤＤ端子３５と出力端子３１の間にＰチャネルの第４のトランジスタ２７を接続する。さらにＰチャネルの第４のトランジスタ２７のゲート端子はノードＮに接続し、Ｐチャネルの第４のトランジスタ２７のバルク端子はＶＤＤ端子３５に接続する。
そしてＰチャネルの第４のトランジスタ２７は、ノードＮの電位により出力端子３１にＶＤＤ電位を印加するように動作する。
【００５５】
そして第１のインバータ１８はＰチャネルの第５のトランジスタ１５とＮチャネルの第６のトランジスタ１７にて構成され、Ｐチャネルの第５のトランジスタ１５のゲート端子とＮチャネルの第６のトランジスタ１７のゲート端子は共通に接続され入力端子１３となり、Ｐチャネルの第５のトランジスタ１５のドレイン端子とＮチャネルの第６のトランジスタ１７のドレイン端子は共通に接続されノードＮとなる。
そしてＰチャネルの第５のトランジスタ１５のバルク端子はＶＤＤ端子３５に接続し、Ｎチャネルの第６のトランジスタ１７のバルク端子はＶＳＳ端子３７に接続する。
【００５６】
また第２のインバータ２４はＰチャネルの第７のトランジスタ２１とＮチャネルの第８のトランジスタ２３にて構成され、Ｐチャネルの第７のトランジスタ２１のゲート端子とＮチャネルの第８のトランジスタ２３のゲート端子は共通に接続されノードＭとなり、Ｐチャネルの第７のトランジスタ２１のドレイン端子とＮチャネルの第８のトランジスタ２３のドレイン端子は共通に接続され出力端子３１となる。
そしてＰチャネルの第７のトランジスタ２１のバルク端子はＶＤＤ端子３５に接続し、Ｎチャネルの第８のトランジスタ２３のバルク端子はＶＭ端子３９に接続する。
【００５７】
またＰチャネルの第２のトランジスタ２５のオン抵抗を、Ｎチャネルの第３のトランジスタ２９のオン抵抗より５０パーセント以上小さくなるように、第２のトランジスタ２５は第３のトランジスタ２９よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、ノードＭの電位を瞬時にＶＤＤ電位にするように機能させることができる。
【００５８】
またＰチャネルの第４のトランジスタ２７のオン抵抗を、Ｎチャネルの第８のトランジスタ２３のオン抵抗より５０パーセント以上小さくなるように、第４のトランジスタ２７は第８のトランジスタ２３よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、出力端子３１の電位を瞬時にＶＤＤ電位にするように機能する。
【００５９】
次に上述の図１のように構成された高電圧スイッチ回路１１の動作について説明する。Ｐチャネルの第５のトランジスタ１５とＮチャネルの第６のトランジスタ１７により第１のインバータ１８として動作し、Ｐチャネルの第７のトランジスタ２１とＮチャンの第８のトランジスタ２３により第２のインバータ２４として動作する。
【００６０】
またＰチャネルの第１のトランジスタ１９は、ＶＭ端子３９から印加されたＶＰＰ電位が第１のインバータ１８の出力端子であるノードＮに戻らないように動作する。
そしてＮチャネルの第３のトランジスタ２９は、第２のインバータ２４の出力電位によりＶＭ端子３９の電位を第２のインバータ２４の入力端子であるノードＭへフィードバックするように動作する。
【００６１】
さらにＰチャネルの第２のトランジスタ２５は、第１のインバータ１８の入力信号である入力端子１３の入力電位により第２のインバータ２４の入力端子であるノードＭにＶＤＤ電位を印加するように動作する。
そしてＰチャネルの第４のトランジスタ２７は、第１のインバータ１８の出力電位により第２のインバータ２４の出力である出力端子３１にＶＤＤ電位を印加するように動作する。
【００６２】
まずはじめに、高電圧スイッチ回路１１のＶＭ端子３９にはＶＳＳ電位が印加されており、入力端子１３にはＨレベルであるＶＤＤ電位の信号が印加されている。
これによりＰチャネルの第５のトランジスタ１５のドレイン端子と、Ｎチャネルの第６のトランジスタ１７のドレイン端子との接続点である第１のインバータ１８の出力であるノードＮは、ＬレベルであるＶＳＳ電位となり、Ｐチャネルの第４のトランジスタ２７はオンとなり、出力端子３１の電位はＶＤＤ電位が出力される。
【００６３】
またいっぽうでノードＮのＶＳＳ電位はＰチャネルの第１のトランジスタ１９を介して第２のインバータ２４の入力であるＰチャネルの第７のトランジスタ２１のゲート端子と、Ｎチャネルの第８のトランジスタ２３のゲート端子であるノードＭに入力され、第２のインバータ２４の出力である出力端子３１はＨレベルであるＶＤＤ電位が出力される。
【００６４】
このときＰチャネルの第２のトランジスタ２５のゲート端子には入力端子１３よりＨレベルであるＶＤＤ電位の信号が印加されているので第２のトランジスタ２５はオフとなり、Ｎチャネルの第３のトランジスタ２９のゲート端子にはＶＤＤ電位が印加されているのでＮチャネルの第３のトランジスタ２９はオンしてノードＭの電位はＶＳＳ電位に安定する。
第２のインバータ２４の出力電位はＶＤＤ電位となり、高電圧スイッチ回路１１の出力端子３１にはＶＤＤ電位が安定して出力される。
【００６５】
次にＶＭ端子３９の電圧をＶＳＳ電位からＶＰＰ電位にする。このときノードＭはＶＳＳ電位となっておりＮチャネルの第３のトランジスタ２９はオンしているので、Ｎチャネルの第３のトランジスタ２９を介してノードＭの電位はＶＭ端子３９が急速に電位変化しても追従してＶＰＰ電位となる。
【００６６】
ノードＭの電位がＶＰＰ電位に変化しても第２のインバータ２４の出力電位は変化することなく、またＰチャネルの第４のトランジスタ２７も電位状態は変化することがないので、高電圧スイッチ回路１１の出力端子３１はＶＤＤ電位が維持される。
【００６７】
次にＶＭ端子３９の電圧をＶＰＰ電位に維持したまま、高電圧スイッチ回路１１の入力端子１３に入力されているＨレベルであるＶＤＤ電位の入力信号をＬレベルであるＶＳＳ電位にする。
これによりＰチャネルの第２のトランジスタ２５はオフからオンとなり、Ｐチャネルの第４のトランジスタ２７はオンからオフとなる。Ｐチャネルの第２のトランジスタ２５のオン抵抗は前述のようにＮチャネルの第３のトランジスタ２９のオン抵抗より小さくなるように設定されているので、ノードＭの電位はＶＰＰ電位よりＶＤＤ電位へと変化する。
【００６８】
また第１のインバータ１８の出力はＨレベルであるＶＤＤ電位となるので、Ｐチャネルの第１のトランジスタ１９を介して第２のインバータの入力であるノードＭにはＶＤＤ電位が印加される。
そしてＰチャネルの第４のトランジスタ２７がオフとなり、ノードＭの電位がＶＰＰ電位からＶＤＤ電位に変化すると即座に第２のインバータ２４の出力である出力端子３１はＶＤＤ電位からＶＰＰ電位に変化する。
【００６９】
さらに、出力端子３１の電位がＶＤＤ電位からＶＰＰ電位に変化すると、Ｎチャネルの第３のトランジスタ２９がオフしてノードＭの電位はＶＤＤ電位に安定し、高電圧スイッチ回路１１の出力端子３１にはＶＰＰ電位が安定して出力される。
これにより出力端子３１に接続する半導体不揮発性記憶素子３３のゲート端子に書き込み消去に必要なＶＰＰ電位が印加される。
【００７０】
そして半導体不揮発性記憶素子３３の書き込み消去が終了した後は、高電圧スイッチ回路１１の入力端子１３に入力されているＬレベルであるＶＳＳ電位の入力信号をＨレベルであるＶＤＤ電位にする。
これによりＰチャネルの第２のトランジスタ２５はオンからオフとなり、さらにノードＮの電位がＶＳＳ電位となるので、Ｐチャネルの第４のトランジスタ２７はオフからオンとなる。
【００７１】
するとノードＭの電位はＶＤＤ電位からＶＳＳ電位となり、前述のように、Ｐチャネルの第４のトランジスタ２７のオン抵抗はＮチャネルの第８のトランジスタ２３のオン抵抗よりも小さくなるように設定されているので、第２のインバータ２４の出力である出力端子３１の電位はＶＰＰ電位からＶＤＤ電位へと変化する。
ノードＮはＬレベルであるＶＳＳ電位となりＰチャネルの第４のトランジスタ２７はオフからオンとなり出力端子３１の電位はＶＤＤ電位が出力される。
【００７２】
またいっぽうで第１のインバータ１８のＬレベルであるＶＳＳ電位の出力は、Ｐチャネルの第１のトランジスタ１９を介して第２のインバータ２４に入力され、第２のインバータ２４の出力である出力端子３１はＨレベルであるＶＤＤ電位が出力される。
【００７３】
さらに出力端子３１の電位がＶＰＰ電位からＶＤＤ電位に変化すると、Ｎチャネルの第３のトランジスタ２９がオンしてノードＭの電位はＶＳＳ電位からＶＰＰ電位へと変化し、高圧スイッチ回路１１の出力端子にはＶＤＤ電位が安定して出力される。
【００７４】
最後にＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、ノードＭの電位もＮチャネルの第３のトランジスタ２９がオンしているので、Ｎチャネルの第３のトランジスタ２９を介してＶＭ端子３９がＶＰＰ電位からＶＳＳ電位に急速に変化しても、ＶＭ端子３９の電位は追従してＶＳＳ電位となり、高電圧スイッチ回路１１の出力端子３１の電位はＶＤＤ電位が維持される。
このようにＶＭ端子３９の電位を高速にＶＳＳ電位からＶＰＰ電位にしてから、入力端子１３へ印加する電源電圧振幅の信号レベルにより出力端子３１の振幅をＶＤＤ電位からＶＰＰ電位の振幅に高速にスイッチングすることができる。
【００７５】
また、高電圧スイッチ回路１１のＶＭ端子３９にはＶＳＳ電位が印加されており、入力端子１３にはＬレベルであるＶＳＳ電位の信号が印加されている場合には、Ｐチャネルの第２のトランジスタ２５はオンとなり、ノードＭはＶＤＤ電位となる。
【００７６】
また第１のインバータ１８の出力であるノードＮはＬレベルであるＶＤＤ電位となり、Ｐチャネルの第４のトランジスタ２７はオフとなり、さらにＰチャネルの第１のトランジスタ１９を介してノードＭはＶＤＤ電位となる。
これにより第２のインバータ２４の出力である出力端子３１の電位はＶＳＳ電位となる。
【００７７】
さらに出力端子３１の電位はＶＳＳ電位となるので、Ｎチャネルの第３のトランジスタ２９はオフとなり、ノードＭの電位はＶＤＤ電位に安定する。
これにより第２のインバータ２４の出力である出力端子３１はＶＳＳ電位が安定して出力される。
【００７８】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化すると、Ｎチャネルの第８のトランジスタ２８は、ゲート端子がＶＳＳレベルからＶＰＰレベルになる前に、ソース電位であるＶＭ端子３９の電位が先にＶＳＳレベルからＶＰＰレベルとなる。
そしてＮチャネルの第３のトランジスタ２９はオフの状態からオン状態になろうとするが、前述のようにＮチャネルの第３のトランジスタ２９のオン抵抗よりもＰチャネルの第２のトランジスタ２５のオン抵抗が小さくなるように設定してある。
【００７９】
このためノードＭの電位がＶＤＤ電位からＶＰＰ電位へ変化する前に、Ｎチャネルの第３のトランジスタ２９のゲート端子はＶＰＰ電位となり、Ｎチャネルの第３のトランジスタ２９はオフとなり、ノードＭの電位はＶＤＤ電位を維持するので、第２のインバータ２４の出力である出力端子３１はＶＰＰ電位が安定して出力される。
【００８０】
このように、高電圧スイッチ回路１１の入力端子１３の信号レベルがＨレベルのＶＤＤ電位であってもＬレベルのＶＳＳ電位であっても、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化しても、高電圧スイッチ回路１１の出力端子３１の出力電圧が誤動作することがないので、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化することが可能である。
【００８１】
さらにＶＭ端子３９の電位をＶＰＰ電位に設定してから高電圧スイッチ回路１１の入力端子１３の信号レベルをＨレベルからＬレベルへ、またはＨレベルからＬレベルへ急速に変化しても、高電圧スイッチ回路１１の出力端子３１の出力電圧が誤動作することがないので、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化することが可能である。
【００８２】
上述のように図１に示す高電圧スイッチ回路１１の構成では、ＶＤＤ端子３５に基準電位の０Ｖを印加し、ＶＳＳ端子３７に第１の電源電位の−１．５５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＳＳ電位もしくは負の高電位（例えば−９Ｖ）を印加する場合の回路構成である。いっぽうＶＳＳ端子３７に基準電位の０Ｖを印加し、ＶＤＤ端子３５に第１の電源電位の＋５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＤＤ電位もしくは正の高電位（例えば＋９Ｖ）を印加する場合の回路構成について次に説明する。
【００８３】
図１に示す高電圧スイッチ回路１１の構成において、第１のトランジスタ１９をＰチャネルからＮチャネルの第１のトランジスタ１９に置き換えて、第１のトランジスタ１９のゲート端子をＶＤＤ端子３５に接続し、第１のトランジスタ１９のバルク端子をＶＳＳ端子３７に接続する。
そしてノードＭの電位をノードＮの電位にもどらないように動作させる。
【００８４】
またＰチャネルの第２のトランジスタ２５はＮチャネルの第２のトランジスタ２５に置き換えて、第２のトランジスタ２５のソース端子とバルク端子をＶＳＳ端子３９に接続し、入力端子１３の信号電位によりＶＳＳ電位をノードＭに印加するように動作させる。
【００８５】
そしてＮチャネルの第３のトランジスタ２９はＰチャネルの第３のトランジスタ２９に置き換えて、第３のトランジスタ２９のソース端子とバルク端子はＶＭ端子３９に接続し、出力端子３１の信号電位によりＶＭ電位をノードＭにフィードバックするように動作させる。
【００８６】
そしてＰチャネルの第４のトランジスタ２７はＮチャネルの第４のトランジスタ２７に置き換えて、第４のトランジスタ２７のソース端子とバルク端子をＶＳＳ端子３９に接続し、ノードＮの信号電位によりＶＳＳ電位を出力端子３１に印加するように動作させる。
【００８７】
さらに第２のインバータ２４を構成するＰチャネルの第７のトランジスタ２１のソース端子とバルク端子にはＶＭ端子３９を接続し、Ｎチャネルの第８のトランジスタ２３のソース端子とバルク端子にはＶＳＳ端子３７を接続して第２のインバータ２４はＶＭ端子３９に印加される電圧によって動作するようにする。
【００８８】
このように高電圧スイッチ回路１１を構成することにより、ＶＳＳ端子３７に基準電位の０Ｖを印加し、ＶＤＤ端子３５に第１の電源電位の＋５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＤＤ電位もしくは正の高電位（例えば＋９Ｖ）を印加する場合でも、図１に示す高電圧スイッチ回路１１と同様な動作と作用となる
【００８９】
次に図２と図３を用いて図１を用いて説明した高電圧スイッチ回路１１をもちいた半導体不揮発性記憶素子への書き込みタイミングについて説明する。図２の回路図は半導体不揮発性記憶装置を示す。
【００９０】
図２に示すように、１つの半導体不揮発性記憶素子３３と、この半導体不揮発性記憶素子３３のゲート端子には第１の高電圧スイッチ回路１１ａが接続し、ソース端子には第２の高電圧スイッチ回路１１ｂが接続し、バルク端子には第３の高電圧スイッチ回路１１ｃが接続している。
【００９１】
そして第１の高電圧スイッチ回路１１ａと第２の高電圧スイッチ回路１１ｂと第３の高電圧スイッチ回路１１ｃのＶＤＤ端子３５、ＶＳＳ端子３７、ＶＭ端子３９はそれぞれ共通に接続している。図２ではＶＤＤ端子３５と、ＶＳＳ端子３７は省略している。
【００９２】
また図２では説明を容易にするためにひとつの半導体不揮発性記憶素子３３と３つの高電圧スイッチ回路１１ａ、１１ｂ、１１ｃしか図示していないが、実際の半導体不揮発性記憶装置では複数の半導体不揮発性記憶素子３３と複数の高電圧スイッチ回路１１と周辺回路にて構成されている。半導体不揮発性記憶素子３３の書き込みは、ドレイン端子をオープン、ゲート端子をＶＤＤ電位、ソース端子とバルク端子をＶＰＰ電位にすることにより行なわれる。
【００９３】
まずはじめに書き込み動作について説明する。
図３に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図３に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図３に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図３に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図３に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図３に示す波形図における波形４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図３に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している。
【００９４】
まずＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＤＤ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＤＤ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＤＤ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＤＤ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【００９５】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１も、第２の高電圧スイッチ回路１１ｂの出力端子４３も、第３の高電圧スイッチ回路１１ｃの出力端子４５もＶＤＤ電位のまま変化しない。
【００９６】
そして次に第１の高電圧スイッチ回路１１ａの入力端子４７のＶＤＤ電位はそのまま維持し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にＶＳＳ電位の信号を入力する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１はＶＤＤ電位を維持し、第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＤＤ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３のソース端子にＶＰＰ電位が印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３のバルク端子にＶＰＰ電位が印加される。
【００９７】
この結果、半導体不揮発性記憶素子３３のゲート端子はＶＤＤ電位で、ソース端子とバルク端子がＶＰＰ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は書き込み状態となる。
【００９８】
そして書き込みが終了した後、第１の高電圧スイッチ回路１１ａの入力端子４７のＶＤＤ電位はそのまま維持し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＳＳ電位からＶＤＤ電位にする。
これにより、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＤＤ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＤＤ電位が半導体不揮発性記憶素子３３のバルク端子に印加されて書き込み状態が終了する。
【００９９】
そして最後にＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位を維持する。
上述のタイミングで駆動することにより半導体不揮発性記憶素子３３の書き込み時間を第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１に入力したＶＳＳ電位レベルの信号時間により制御することができる。
【０１００】
次に図２と図４を用いて、図１にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への別の実施形態における書き込みタイミングについて説明する。図３で説明した書き込み方法では、第１の高電圧スイッチ回路１１ａの入力端子４７の電位を維持したまま第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の入力電位を変化させて書き込みを行なったが、図４は第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の入力電位を維持したまま第１の高電圧スイッチ回路１１ａの入力端子４７の電位を変化させて書き込みをおこなうタイミングについて説明をする。
【０１０１】
図４に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図４に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図４に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図４に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図４に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図４に示す波形図における波形４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図４に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している
【０１０２】
まずＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＳＳ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＳＳ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＳＳ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＳＳ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【０１０３】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５はＶＳＳ電位からＶＰＰ電位に変化し、半導体不揮発性記憶素子３３のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならない。
【０１０４】
そして次に、第１の高電圧スイッチ回路１１ａの入力端子４７にＶＤＤ電位の信号を入力し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１はＶＳＳ電位を維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のゲート端子にＶＤＤ電位が印加される。
この結果、半導体不揮発性記憶素子３３のゲート端子はＶＤＤ電位で、ソース端子とバルク端子がＶＰＰ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は書き込み状態となる。
【０１０５】
そして書き込みが終了した後、第１の高電圧スイッチ回路１１ａの入力端子４７の電位をＶＤＤ電位からＶＳＳ電位し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１はＶＳＳ電位を維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位となり、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならず書き込み状態が終了する。
【０１０６】
そして最後にＶＭ端子の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路１１ａの出力端子４１の電位と、第２の高電圧スイッチ回路１１ｂの出力端子４３の電位と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＳＳ電位となる。
上述のタイミングで駆動することにより半導体不揮発性記憶素子３３の書き込み時間を、第１の高電圧スイッチ回路１１ａの入力端子４９に入力したＶＤＤ電位レベルの信号時間により制御することができる。
【０１０７】
次に図２と図５を用いて、図１にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への実施形態における消去タイミングについて説明する。
【０１０８】
半導体不揮発性記憶素子３３の消去は、ドレイン端子をオープン、ゲート端子をＶＰＰ電位、ソース端子とバルク端子をＶＤＤ電位にすることにより行なわれる。図５は図２で示した回路構成での消去タイミング例で、図５に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図５に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図５に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図５に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図５に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図５に示す波形図における４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図５に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している
【０１０９】
まずはじめにＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＳＳ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＳＳ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＳＳ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＳＳ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【０１１０】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５はＶＳＳ電位からＶＰＰ電位に変化し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならない。
【０１１１】
そして次に、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＳＳ電位からＶＤＤ電位の信号を入力する。
これにより第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のドレイン端子にＶＤＤ電位が印加される。
【０１１２】
また第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のバルク端子にＶＤＤ電位が印加される。第１の高電圧スイッチ回路１１ａの入力端子４７はＶＳＳ電位のまま維持する。
これにより半導体不揮発性記憶素子３３のゲート端子はＶＰＰ電位で、ソース端子とバルク端子がＶＤＤ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は消去状態となる。
【０１１３】
そして消去が終了した後、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＤＤ電位からＶＳＳ電位の信号を入力する。
これにより第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＤＤ電位からＶＰＰ電位となり、半導体不揮発性記憶素子３３のドレイン端子にＶＰＰ電位が印加される。
【０１１４】
また第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位からＶＰＰ電位となり、半導体不揮発性記憶素子３３のバルク端子にＶＰＰ電位が印加される。第１の高電圧スイッチ回路１１ａの入力端子４７の電位はＶＳＳ電位のまま維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位を維持し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならず消去状態が終了する。
【０１１５】
そして最後にＶＭ端子の電位をＶＰＰ電位からＶＳＳ電位にもどす。これにより第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＰＰ電位からＶＳＳ電位となる。
上述のタイミングで駆動することにより、半導体不揮発性記憶素子３３の消去時間を、第２の高電圧スイッチ回路１１ｂの入力端子４９と第３の高電圧スイッチ回路１１ｃの入力端子５１に入力したＶＤＤ電位レベルの信号時間により制御することができる。
【０１１６】
したがって、本発明の半導体不揮発性装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子に印加する高電圧を、半導体不揮発性装置の電源電圧振幅にて高速に高電圧を制御できる高電圧スイッチ回路により、ＶＭ端子に印加するＶＰＰ電位を従来よりも一桁以上早くＶＳＳ電位からＶＰＰ電位にすることが可能になるので、高速にＶＰＰ電圧を半導体不揮発性記憶素子に印加することができる。
このため高速な書き込み消去することが可能な半導体不揮発性装置を提供することが可能である。
【０１１７】
【発明の効果】
以上説明したように、電気的に書き込み消去する半導体不揮発性記憶素子で構成される本発明による半導体不揮発性記憶装置によれば、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の構成は、第１の電源電圧で動作する第１のインバータと第２の電源電圧で動作する第２のインバータと、第１のインバータと第２のインバータはトランジスタを介して接続し、第２のインバータの入力には第２のインバータの第２の電源電圧をフィードバックするトランジスタと、第２のインバータの入力には基準電位を印加印加するためのトランジスタと、第２のインバータの出力には基準電位を印加するためのトランジスタとにより構成されているので、第２の電源電位を高速で高電圧にすることが可能になり、高速で書き込み消去可能な半導体不揮発性記憶装置を実現できるようになる。
【０１１８】
また本発明によれば、高電圧スイッチ回路の第２の電源電位を高速で高電圧にすることができるので、正確な書き込み消去時間を制御することができるようになり、半導体不揮発性記憶素子の信頼性も向上することになる。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図２】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図３】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図４】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の別の書き込みの駆動タイミングを示す波形図である。
【図５】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【図６】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図７】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図８】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図９】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【符号の説明】
１１：高電圧スイッチ回路          １３：入力端子
１５：Ｐチャネルの第５のトランジスタ
１７：Ｎチャネルの第６のトランジスタ
１８：第１のインバータ
１９：Ｐチャネルの第１のトランジスタ
２１：Ｐチャネルの第７のトランジスタ
２３：Ｎチャネルの第８のトランジスタ
２４：第２のインバータ
２５：Ｐチャネルの第２のトランジスタ
２７：Ｐチャネルの第４のトランジスタ
２９：Ｎチャネルの第３のトランジスタ
３１：出力端子            ３３：半導体不揮発性記憶素子
３５：ＶＤＤ端子            ３７：ＶＳＳ端子
３９：ＶＭ端子            ６３：高電圧スイッチ回路
６５：第１のＰチャネルトランジスタ
６７：第２のＰチャネルトランジスタ
６８：インバータ
６９：第１のＮチャネルトランジスタ
７１：第２のＮチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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