(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層（２）を一主面側に有する半導体基板（１）を用意し、セル形成領域に対応し前記半導体層の表面の所定領域を選択酸化して選択酸化膜（２５）を形成する工程と、
前記選択酸化膜の側面に接する前記半導体層表面にチャネル（６）を形成すべく、前記選択酸化膜をマスクにして第２導電型のベース領域（４）と第１導電型のソース領域（５）とを形成する工程と、
前記選択酸化膜を除去して前記半導体層の表面に溝（３）を形成する工程と、
前記チャネルとなる部分を含む前記溝の内壁にゲート絶縁膜（７）とし、該ゲート絶縁膜上にゲート電極（８）を形成する工程と、
前記ゲート電極上に層間絶縁膜（１０）を形成する工程と、
前記層間絶縁膜を所望の厚さにする工程と、
続いて、前記層間絶縁膜をエッチングして、コンタクト穴（１３）を形成する工程と、
個々のセルにおいて前記層間絶縁膜の上を含み前記ベース領域と前記ソース領域とに接触するように、複数のセルの上部に渡ってソース電極（１２）を形成する工程と、
前記半導体基板のうち前記半導体層の反対側にドレイン電極（１４）を形成する工程とを有し、
前記コンタクト穴を形成する工程では、前記層間絶縁膜を等方性エッチングした後に前記層間絶縁膜を異方性エッチングして、前記コンタクト穴を形成し、前記等方性エッチングした部位と前記異方性エッチングした部位とによって、前記層間絶縁膜のうち前記コンタクト穴が形成された端部に段差を設け、
前記ソース領域と前記ソース電極との界面を含む面をコンタクト部表面とし、前記層間絶縁膜のうち前記コンタクト部表面から最も距離のある部位を含み、前記コンタクト部に略平行な面を層間絶縁膜最上面とし、前記コンタクト部表面と前記層間絶縁膜最上面との距離をＬ６とし、前記層間絶縁膜の端部のうち異方性エッチングされた距離をＬ１とし、等方性エッチングされた距離をＬ２とし、前記層間絶縁膜のうちの前記異方性エッチングされた部位と前記ソース電極との界面から、前記ゲート電極の端部までの距離をＬ３とする場合、
前記層間絶縁膜を所望の厚さにする工程において、Ｌ６≦２・Ｌ３とし、前記コンタクト穴を形成する工程において、Ｌ３≧Ｌ２≧Ｌ１とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記溝上における前記コンタクト部表面と前記層間絶縁膜の表面との最短距離をＬ４とし、前記ゲート電極の端部における前記コンタクト部表面と前記ゲート電極８の表面との最長距離をＬ５とする場合、
前記層間絶縁膜を形成する工程において、前記溝上における段差が２・Ｌ３−Ｌ５以下となるようにし、
前記層間絶縁膜を所望の厚さにする工程において、Ｌ４≧Ｌ５となるようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば縦型ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の電力用半導体素子として用いられる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、面積当たりのオン抵抗を飛躍的に低減するものとして、素子表面に溝を形成し、その溝の側面にチャネルを形成した構造の溝型パワーＭＯＳＦＥＴがある。図８に、この溝型パワーＭＯＳＦＥＴの概略断面図を示す。ウェハは、Ｎ+型シリコンからなる半導体基板１上に半導体層としてのＮ-型エピタキシャル層２が形成されて構成されている。
【０００３】
このウェハの主表面には、いわゆるｃｏｎｃａｖｅ構造の溝３が形成されている。この溝３は断面がバスタブ形状になっている。また、ウェハの主表面には、個々のセルに対応したＰ型ベース層（ベース領域）４と、Ｎ+型ソース層（ソース領域）５とが形成されている。このＰ型ベース層４と、Ｎ+型ソース層５とにより、溝３の側壁部にチャネル６が設定されている。また、溝３の内壁にゲート絶縁膜としてのゲート酸化膜７が形成されている。このゲート酸化膜７上には、ポリシリコンからなるゲート電極８が形成され、このゲート電極８の上と端部とには酸化膜９が形成されている。
【０００４】
さらに、この酸化膜９上には層間絶縁膜１０が、ほぼ一様の厚みで形成されている。Ｐ型ベース層４の中央の表層部にはＰ+型ベースコンタクト層１１が形成され、層間絶縁膜１０の上に複数のセルに渡って形成されたソース電極１２と、Ｎ+型ソース層５およびＰ+型ベースコンタクト層１１がコンタクト穴１３を介してオーミック接触している。また、半導体基板の裏面にオーミック接触するようにドレイン電極１４が形成されている。また、ソース電極１２には、図示しない領域においてソースボンディングパッドが形成されている。
【０００５】
しかし、ソースボンディングパッドにワイヤボンドすると、ワイヤボンディングする際に、ソース電極１２と層間絶縁膜１０との界面における凸部Ａに応力集中をひきおこし、この凸部Ａを起点としてクラックが発生することがある。このクラックはゲート電極８に達し、ゲート・ソース間のリークの原因となったり、ゲート電極８内をクラックが伝播してＮ-型エピタキシャル層２まで達し、ドレイン・ソース間のリークの原因となったりする。
【０００６】
これに対して、図９に示すように、層間絶縁膜１０を厚くすることにより層間絶縁膜１０の表面を平坦化するようにしている技術もある。
【０００７】
【発明が解決しようとする課題】
しかしながら、層間絶縁膜１０を厚くすると、図９に示すようにソース電極１２のコンタクト穴１３において、Ｎ-型エピタキシャル層２の表面と層間絶縁膜１０の表面との段差Ｌが大きくなる。その結果、コンタクト穴１３においてソース電極１２が落ち込み、ソース電極１２に空洞部１５が形成されてしまう。そして、この空洞部１５が形成されると、ソース電極１２の抵抗値が大きくなったりソース電極１２が断線したりする不具合を生じる。
【０００８】
本発明は、上記問題点に鑑み、ソース電極における空洞部の形成を抑制した溝型の半導体装置の製造方法を提供することを目的とする。
【００１４】
上記目的を達成するため、請求項１に記載の発明は、コンタクト穴を形成する工程では、層間絶縁膜を等方性エッチングすると共に層間絶縁膜を異方性エッチングして、コンタクト穴を形成し、等方性エッチングした部位と異方性エッチングした部位とによって、層間絶縁膜のうちコンタクト穴が形成された端部に段差を設け、ソース領域とソース電極との界面を含む面をコンタクト部表面とし、層間絶縁膜のうちコンタクト部表面から最も距離のある部位を含み、コンタクト部に略平行な面を層間絶縁膜最上面とし、コンタクト部表面と層間絶縁膜最上面との距離をＬ６とし、層間絶縁膜の端部のうち異方性エッチングした距離をＬ１とし、等方性エッチングした距離をＬ２とし、層間絶縁膜のうちの異方性エッチングした部位とソース電極との界面から、ゲート電極の端部までの距離をＬ３とする場合、層間絶縁膜を所望の厚さにする工程において、Ｌ６≦２・Ｌ３とし、コンタクト穴を形成する工程において、Ｌ３≧Ｌ２≧Ｌ１とすることを特徴としている。
【００１５】
また、請求項２に記載の発明は、請求項１の発明において、溝上におけるコンタクト部表面と層間絶縁膜の表面との最短距離をＬ４とし、ゲート電極の端部におけるコンタクト部表面とゲート電極８の表面との最長距離をＬ５とする場合、層間絶縁膜を形成する工程において、溝上における段差が２・Ｌ３−Ｌ５以下となるようにし、層間絶縁膜を所望の厚さにする工程において、Ｌ４≧Ｌ５となるようにすることを特徴としている。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１に本発明の一実施形態に係る溝型パワーＭＯＳＦＥＴの要部の概略断面図を示す。また、図２〜８にこのＭＯＳＦＥＴの製造工程を概略断面図にて示す。
【００１８】
まず、図１を参照して、本発明の溝型パワーＭＯＳＦＥＴの構成について説明するが、層間絶縁膜１０以外の構成は従来と同様であるため、図１中、図８と同一符号を付して適宜説明を省略する。
【００１９】
図１に示すように、層間絶縁膜１０は溝３上において他の領域より厚くなっている。また、層間絶縁膜１０のうちコンタクト穴１３が形成された端部（以下、単に層間絶縁膜１０の端部という）は、等方性エッチングされた部位と、異方性エッチングされた部位とを有し、これらの部位によって段差が設けられている。
この層間絶縁膜１０の構成について以下に詳しく説明する。
【００２０】
Ｎ+型ソース層５とソース電極１２との界面を含む面をコンタクト部表面（図中、一点鎖線で示している）とし、層間絶縁膜１０のうちコンタクト部表面から最も距離のある部位を含み、コンタクト部表面に略平行な面を層間絶縁膜最上面（以下、単に絶縁膜最上面といい、図中、二点鎖線で示している）とする。
【００２１】
層間絶縁膜１０の端部のうち異方性エッチングされた距離、すなわち、等方性エッチングが行われた部位と異方性エッチングが行われた部位との境界である境界部から、コンタクト部表面までの距離をＬ１とする。また、層間絶縁膜１０の端部のうち等方性エッチングされた距離、すなわち、絶縁膜最上面と境界部との距離をＬ２とする。また、等方性エッチングされた部位では、絶縁膜最上面の面方向にエッチングされた距離Ｌ２と、絶縁膜最上面の法線方向にエッチングされた距離Ｌ２とが等しくなっている。また、層間絶縁膜１０の端部のうちの異方性エッチングされた部位とソース電極１２との界面からゲート電極８の端部までの距離をＬ３とする。
【００２２】
この際、層間絶縁膜１０の端部を等方性エッチングと異方性エッチングにより形成して、コンタクト部表面と絶縁膜最上面との段差を二段階に分散しているため、ソース電極１２の急激な落ち込みを防止して、ソース電極１２における空洞部の形成を抑制することができる。特に、本実施形態では、Ｌ２≧Ｌ１としているため、層間絶縁膜１０の端部において、等方性エッチングにより形成された傾斜の緩やかな部位を多くして、好適にソース電極１２における空洞部の形成を抑制している。また、等方性エッチングされた距離Ｌ２をＬ３以下にすると、ソース電極１２とゲート電極８との距離を充分に確保して、ゲート・ソース間のショートを防ぐことができる。従って、本実施形態では、Ｌ３≧Ｌ２としている。その結果、Ｌ３≧Ｌ２≧Ｌ１となっている。
【００２３】
また、溝３上におけるコンタクト部表面と層間絶縁膜１０の表面との最短距離をＬ４とし、ゲート電極８の端部におけるコンタクト部表面とゲート電極８の表面との最長距離をＬ５とする。この際、本実施形態では、Ｌ４≧Ｌ５としている。これにより、層間絶縁膜１０とソース電極１２との界面における層間絶縁膜１０の凸部の突出量を低減することができる。その結果、セル上部に形成されたソース電極１２上にボンディングワイヤ１６を用いてワイヤボンディングを行う際に、ワイヤボンディングにより発生する応力が凸部に集中することを防ぎ、クラックの発生を抑制することができる。特に、ワイヤボンディングにより発生する応力のうち、半導体基板１の面方向の応力をゲート電極８まで達しないようにし、ゲート電極８にクラックが発生することを抑制し、適正にワイヤボンディングを行うことができる。
【００２４】
また、コンタクト部表面と絶縁膜最上面との距離をＬ６とすると、Ｌ６＝Ｌ１＋Ｌ２であるため、上述のように、Ｌ３≧Ｌ２≧Ｌ１にしていることを考慮すると、Ｌ６≦２・Ｌ３となっている。
【００２５】
次に、図２〜図８を参照して、図１に示した構成の溝型パワーＭＯＳＦＥＴの製造方法について説明する。
【００２６】
（図２（ａ）に示す工程）
まず、Ｎ+型シリコンからなる半導体基板１の主表面に、Ｎ-型のエピタキシャル層２を成長させたウェハを用意する。そしてフィールド酸化膜２０を形成した後、レジスト膜２１を堆積して公知のフォトリソ工程によって、ベース層４を形成する予定の中央部が開口するパターンにレジスト膜２１をパターニングする。そして、このレジスト膜２１をマスクとしてボロン（Ｂ+）をイオン注入する。
【００２７】
（図２（ｂ）に示す工程）
レジスト膜２１を剥離した後、熱拡散により接合深さが３μｍ程度のＰ型拡散層２２を形成する。次に、ウェハの主表面に窒化シリコン膜２３をＣＶＤ法により約２００ｎｍ堆積し、窒化シリコン膜２３をパターニングして、ピッチ幅（ユニットセルの寸法）で開口する開口パターンを形成する。なお、この開口パターンは隣り合うＰ型拡散層２２の中央部に位置するようにマスク合わせしている。
【００２８】
（図２（ｃ）に示す工程）
窒化シリコン膜２３をマスクとしてフィールド酸化膜２０をエッチングし、引き続きＮ-型エピタキシャル層２を深さ１．５μｍ程度エッチングして溝２４を形成する。
【００２９】
（図３（ａ）に示す工程）
窒化シリコン膜２３をマスクとして溝２４の部分を熱酸化する。これはＬＯＣＯＳ酸化法として良く知られた酸化方法であり、この酸化により選択酸化膜２５が形成され、同時に選択酸化膜２５によって食われたＮ-型エピタキシャル層２の表面に溝３が形成される。
【００３０】
（図３（ｂ）に示す工程）
例えば加熱したリン酸液に浸してウェットエッチングを行って、窒化シリコン膜２３を除去する。さらに、選択酸化膜２５をマスクとして、薄いフィールド酸化膜２０を透過させてＰ型ベース層４を形成するためのボロンをイオン注入する。このとき、選択酸化膜２５とフィールド酸化膜２０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００３１】
（図３（ｃ）に示す工程）
注入されたイオンを接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図２（ｂ）に示す工程において前もって形成したＰ型拡散層２２と、図３（ｂ）に示す工程において注入されたボロンの拡散層が一体になり、１つのＰ型ベース層４を形成する。また、Ｐ型ベース層４の領域の両端面は溝３の側壁の位置で自己整合的に規定される。
【００３２】
（図４（ａ）に示す工程）
選択酸化膜２５により囲まれたＰ型ベース層４の表面中央部に残すようにパターニングされたレジスト膜２６と、選択酸化膜２５とを共にマスクとして、薄いフィールド酸化膜２０を透過させてＮ+型ソース層を形成するためのリンをイオン注入する。この場合も図３（ｂ）に示す工程においてボロンをイオン注入した場合と同様に、選択酸化膜２５とフィールド酸化膜２０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００３３】
（図４（ｂ）に示す工程）
注入されたイオンを接合深さ０．５〜１μｍ熱拡散し、Ｎ+型ソース層５を形成する。これにより、チャネル６が設定される。この熱拡散において、Ｎ+型ソース層５の領域の溝３に接した端面は、溝３の側壁の位置で自己整合的に規定される。
【００３４】
（図４（ｃ）に示す工程）
次に、選択酸化膜２５をウェットエッチングにより除去して溝３の内壁２７を露出させる。その後、熱酸化により厚さ６０ｎｍ程度のゲート酸化膜７を形成する。
【００３５】
（図５（ａ）に示す工程）
ウェハの主表面にＣＶＤ法を用い厚さ４００ｎｍ程度のポリシリコン膜を堆積する。さらに、ウェハの主表面のポリシリコン膜をパターニングしてゲート電極８を形成する。そして、ゲート電極８の表面を熱酸化して酸化膜９を形成する。
【００３６】
（図５（ｂ）に示す工程）
パターニングされたレジスト膜２９をマスクとして酸化膜２８を透過してＰ+型ベースコンタクト層を形成するためのボロンをイオン注入する。
【００３７】
（図６（ａ）に示す工程）
注入されたイオンを接合深さ０．５μｍ程度熱拡散し、Ｐ+型ベースコンタクト層１１を形成する。その後、ウェハの主表面にＢＰＳＧからなる層間絶縁膜１０をＣＶＤ法により形成する。この際、デポジット時間を制御して、Ｌ４≧Ｌ５となるようにする。
【００３８】
（図６（ｂ）に示す工程）
層間絶縁膜１０の上にＳＯＧ膜３０を塗布する。この塗布は、例えば回転塗布により行い、ＳＯＧの粘度とウェハの回転数を制御して、溝３の上において形成されたＳＯＧ膜３０の段差Ｌ７が、Ｌ７≦２・Ｌ３−Ｌ５を満たすようにする。これは以下のようにして導き出せる。この段差Ｌ７は、ＭＯＳＦＥＴが完成した場合に、層間絶縁膜１０の段差として残るものであるため、上記図１を参照すると、Ｌ４＋Ｌ７＝Ｌ６となる。また、上述のように、Ｌ６≦２・Ｌ３であるため、Ｌ４＋Ｌ７≦２・Ｌ３となる。これを変形すると、Ｌ７≦２・Ｌ３−Ｌ４となり、上記Ｌ４≧Ｌ５から、Ｌ７≦２・Ｌ３−Ｌ５となる。従って、上記構成のＭＯＳＦＥＴを製造するためには、Ｌ７≦２・Ｌ３−Ｌ５を満足することが必要である。
【００３９】
（図７（ａ）に示す工程）
ＳＯＧ膜３０のエッチングレートと層間絶縁膜１０のエッチングレートを１対１にして、ＳＯＧ膜３０の上面からエッチングを行う。この際、ＳＯＧ膜３０の表面形状が維持されてＳＯＧ膜３０がエッチングされ、その表面形状を維持したまま層間絶縁膜１０がエッチングされる。この際、ＳＯＧ膜３０をすべてエッチングし、ＳＯＧ膜３０を残さないようにする。これは、ＳＯＧ膜３０を残すとソース電極（Ａｌ電極）１２とＳＯＧ膜３０との間に水が発生し、装置の信頼性上問題となるためである。また、後述のように層間絶縁膜１０をエッチングして形成される層間絶縁膜１０の端部と、ゲート電極８の端部との距離Ｌ３を考慮して、Ｌ６≦２・Ｌ３となり、かつＬ４≧Ｌ５となるまでエッチングする。このエッチングは、エッチング時間を制御して行うことができる。
【００４０】
（図７（ｂ）に示す工程）
層間絶縁膜１０とゲート酸化膜７にコンタクト穴１３を形成し、Ｐ+型ベースコンタクト層１１とＮ+型ソース層５とを露出させる。この際、まず、層間絶縁膜１０上にレジスト膜を形成し等方性エッチングを行う。具体的には、ＣＦ4 ガスを用いたドライエッチング（例えば、ケミカルドライエッチング）を行う。次に、同一のレジストを用いて異方性エッチングを行う。具体的には、ＣＦ4、ＣＨＦ3 ガスを用いたドライエッチング（例えば、反応性イオンエッチング）を行う。これらのエッチングでは、エッチング時間を制御することにより、上述のように、Ｌ２≧Ｌ１となるようにする。
【００４１】
その後、以下の工程を経て、図１に示す構成の溝型パワーＭＯＳＦＥＴが完成する。ウェハの主表面上にソース電極１２を形成する。例えば、Ａｌをスパッタすることにより形成することができる。これにより、ソース電極１２がコンタクト穴１３を介してＰ+型ベースコンタクト層１１とＮ+型ソース層５とにオーミック接触される。
【００４２】
さらに、図示していないが、ソース電極１２の保護用として、プラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（保護膜）を形成し、ワイヤボンディング用の開口部を形成する。また、ウェハの裏面にドレイン電極１４を形成し、Ｎ+型半導体基板１にオーミック接触させる。その後、パッシベーション膜の開口部において、ソース電極１２上にワイヤを圧着してワイヤボンディングを行い、その後、樹脂封止を行う。
【００４３】
このようにすれば、上述のような、ソース電極における空洞部の形成を抑制し、さらに、セル上部に形成されたソース電極にワイヤボンディングを適正に行うことができる溝型のパワーＭＯＳＦＥＴを製造することができる。
【図面の簡単な説明】
【図１】本実施形態にかかる溝型パワーＭＯＳＦＥＴの要部の概略断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す概略断面図である。
【図３】図２に続く製造工程を示す概略断面図である。
【図４】図３に続く製造工程を示す概略断面図である。
【図５】図４に続く製造工程を示す概略断面図である。
【図６】図５に続く製造工程を示す概略断面図である。
【図７】図６に続く製造工程を示す概略断面図である。
【図８】従来の溝型パワーＭＯＳＦＥＴの要部の概略断面図である。
【図９】従来のその他の溝型パワーＭＯＳＦＥＴの要部の概略断面図である。
【符号の説明】
１…半導体基板、２…Ｎ-型エピタキシャル層、３…溝、
４…Ｐ型ベース層、５…Ｎ+型ソース層、６…チャネル、７…ゲート酸化膜、
８…ゲート電極、１０…層間絶縁膜、１２…ソース電極、１３…コンタクト穴、
１４…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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