(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、
前記メモリストリングスは、
基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、
複数の前記第１導電層の上下間に形成された複数の第１層間絶縁層と、
複数の前記第１導電層及び複数の前記第１層間絶縁層を貫通するように形成された半導体層と、
前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜と
を備え、
前記抵抗素子領域は、
前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、
前記第２導電層の上下間に形成され、且つ複数の前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層と
を備え、
複数の前記第２導電層は直列に接続され前記抵抗素子を構成する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２導電層の端部に接続し且つ積層方向に延びるように形成された複数のコンタクト層を備え、
前記複数の第１導電層の端部及び前記複数の第２導電層の端部は、階段状に形成され、
複数の前記コンタクト層は、前記第２導電層の上部に形成された複数の上部配線層と接続されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
下層からｎ＋１番目（ｎは０以上の自然数）の前記第２導電層は前記上部配線層の中の第１上部配線層及び第２上部配線層と接続され、
下層からｎ＋２番目の前記第２導電層は前記上部配線層の中の前記第２上部配線層及び第３上部配線層と接続されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２導電層は、
前記第１導電層と同じ材料で形成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第２導電層は、
短冊状に形成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第２導電層は、
渦巻状に形成された
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に積層型メモリセル構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１）。メモリセルを３次元的に積層させた構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００４】
上記メモリストリングスを有する半導体記憶装置においても、従来と同様に、電圧の分圧用や素子の保護用等に抵抗素子を必要とする。従来では、この抵抗素子はプレーナ型トランジスタの低抵抗なフローティングゲートを用いて形成されていた。よって、高抵抗の抵抗素子が必要な場合は、フローティングゲートを基板表面上に引き延ばして使用していた為、半導体記憶装置の小型化の阻害要因となっていた。
【０００５】
以上より、従来の技術では、積層型メモリセル構造を有した小型の半導体記憶装置を提供する事が困難であった。
【特許文献１】特開２００７−３１７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、積層型メモリセル構造を有した小型の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様による半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、前記メモリストリングスは、基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、複数の前記第１導電層の上下間に形成された複数の第１層間絶縁層と、複数の前記第１導電層及び複数の前記第１層間絶縁層を貫通するように形成された半導体層と、前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜とを備え、前記抵抗素子領域は、前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、前記第２導電層の上下間に形成され、且つ複数の前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層とを備え、複数の前記第２導電層は直列に接続され前記抵抗素子を構成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、積層型メモリセル構造を有した小型の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。
【００１０】
［本実施の形態の構成］
図１は、本発明の実施の形態に係る半導体記憶装置１００の概略図である。図１に示すように、本実施の形態に係る半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ（図示略）、及び抵抗素子領域１１０を有する。
【００１１】
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。
【００１２】
ワード線駆動回路１３は、ワード線（第１導電層）ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプは、メモリトランジスタから読み出した電圧を増幅する。抵抗素子領域１１０は、半導体記憶装置１００の駆動に用いられる電圧の分圧用に、或いは保護素子として用いられる抵抗素子Ｒにて構成される。なお、上記の他、本実施の形態に係る半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路（図示略）、ソース線ＳＬにかける電圧を制御するソース線駆動回路（図示略）を有する。
【００１３】
また、図１に示すように、本実施の形態に係る半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
【００１４】
図２は、本実施の形態に係る半導体記憶装置１００のメモリトランジスタ領域１２の一部の斜視図である。本実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１５】
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、層間絶縁層（図２においては図示略）を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。本実施の形態に係る半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに対し垂直方向に形成されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１６】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１７】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図２においては図示略）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
【００１８】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図２においては図示略）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００１９】
次に、図２及び図３を参照して、本実施の形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、本実施の形態における一つのメモリストリングスＭＳの回路図である。
【００２０】
図２及び図３に示すように、本実施の形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。本実施の形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２１】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２２】
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００２３】
上記構成を有する半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図２においては図示略）、ドレイン側選択ゲート線駆動回路（図２においては図示略）、ワード線駆動回路（図２においては図示略）、ソース側選択ゲート線駆動回路（図２においては図示略）、ソース線駆動回路（図２においては図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２４】
次に、図４及び図５を参照して、抵抗素子領域１１０の構成について説明する。
【００２５】
図４は、抵抗素子領域１１０の一部断面図であり、図５は、その上面図である。抵抗素子領域１１０は、ロウ及びカラム方向に広がる抵抗線（第２導電層）ＲｅＬ１〜ＲｅＬ５、抵抗線ＲｅＬ１〜ＲｅＬ５に接続され且つ上方に延びる複数のコンタクト線（コンタクト層）ＣＬ１〜ＣＬ１０、及びコンタクト層ＣＬ１〜ＣＬ１０の上端に接続された配線（上部配線層）Ｌ１〜Ｌ６を有する。
【００２６】
抵抗線ＲｅＬ１〜ＲｅＬ５は半導体基板Ｂａ上に積層され、抵抗線ＲｅＬ１〜ＲｅＬ５の端部は階段状に形成されている。また、複数積層される抵抗線ＲｅＬ及びワード線ＷＬは同層に形成されている。
【００２７】
第１コンタクト線ＣＬ１は、最下層の抵抗線ＲｅＬ１のロウ方向の端部Ａに接続されている。また、第２コンタクト線ＣＬ２は、第１コンタクト線ＣＬ１が接続される端部Ａとは異なる抵抗線ＲｅＬ１のロウ方向の端部Ｂに接続されている。
【００２８】
第３コンタクト線ＣＬ３は、下層から２番目の抵抗線ＲｅＬ２のロウ方向の端部Ｃに接続されている。また、第４コンタクト線ＣＬ４は、第３コンタクト線ＣＬ３が接続される端部Ｃとは異なる抵抗線ＲｅＬ２のロウ方向の端部Ｄに接続されている。
【００２９】
第５コンタクト線ＣＬ５は、下層から３番目の抵抗線ＲｅＬ３のロウ方向の端部Ｅに接続されている。また、第６コンタクト線ＣＬ６は、第５コンタクト線ＣＬ５が接続される端部Ｅとは異なる抵抗線ＲｅＬ３のロウ方向の端部Ｆに接続されている。
【００３０】
第７コンタクト線ＣＬ７は、下層から４番目の抵抗線ＲｅＬ４のロウ方向の端部Ｇに接続されている。また、第８コンタクト線ＣＬ８は、第７コンタクト線ＣＬ７が接続される端部Ｇとは異なる抵抗線ＲｅＬ４のロウ方向の端部Ｈに接続されている。
【００３１】
第９コンタクト線ＣＬ９は、下層から５番目の抵抗線ＲｅＬ５のロウ方向の端部Ｉに接続されている。また、第１０コンタクト線ＣＬ１０は、第９コンタクト線ＣＬ９が接続される端部Ｉとは異なる抵抗線ＲｅＬ５のロウ方向の端部Ｊに接続されている。
【００３２】
なお、図４において抵抗線ＲｅＬは５つの層で形成されているが、本実施の形態は図４に示す数に限定されるものではない。
【００３３】
第１配線Ｌ１は、第１コンタクト線ＣＬ１の上端と接続され、且つ外部機器もしくは半導体記憶装置１００内に形成される周辺回路と接続されている。
【００３４】
第２配線Ｌ２は、第２コンタクト線ＣＬ２及び第３コンタクト線ＣＬ３の上端と接続されている。よって、第２配線Ｌ２は、第２コンタクト線ＣＬ２及び第３コンタクト線ＣＬ３を通じて抵抗線ＲｅＬ１と抵抗線ＲｅＬ２とを接続させている。
【００３５】
第３配線Ｌ３は、第４コンタクト線ＣＬ４及び第５コンタクト線ＣＬ５の上端と接続されている。よって、第３配線Ｌ３は、第４コンタクト線ＣＬ４及び第５コンタクト線ＣＬ５を通じて抵抗線ＲｅＬ２と抵抗線ＲｅＬ３とを接続させている。
【００３６】
第４配線Ｌ４は、第６コンタクト線ＣＬ６及び第７コンタクト線ＣＬ７の上端と接続されている。よって、第４配線Ｌ４は、第６コンタクト線ＣＬ６及び第７コンタクト線ＣＬ７を通じて抵抗線ＲｅＬ３と抵抗線ＲｅＬ４とを接続させている。
【００３７】
第５配線Ｌ５は、第８コンタクト線ＣＬ８及び第９コンタクト線ＣＬ９の上端と接続されている。よって、第５配線Ｌ５は、第８コンタクト線ＣＬ８及び第９コンタクト線ＣＬ９を通じて抵抗線ＲｅＬ４と抵抗線ＲｅＬ５とを接続させている。
【００３８】
第６配線Ｌ６は、第１０コンタクト線ＣＬ１０の上端と接続されている。
【００３９】
上記構成により、第１配線Ｌ１から第６配線Ｌ６までが直列に接続され、一つの抵抗素子Ｒが形成される。
【００４０】
［本実施の形態に係る半導体記憶装置１００の具体的構成］
次に、図６〜図８を参照して、半導体記憶装置１００の更に具体的構成を説明する。図６は、本実施の形態に係る半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図であり、図７は、図６の一部拡大図である。図８は、本実施の形態に係る半導体記憶装置１００の抵抗素子領域１１０の具体的な断面図である。
【００４１】
先ず、メモリトランジスタ領域１２について説明する。図６に示すように、半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０、配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００４２】
半導体基板Ｂａ上には、Ｐ−型領域（Ｐ−ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。
【００４３】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。
【００４４】
ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するようにメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層２５が形成されている。また、半導体基板Ｂａからソース側分離絶縁層２４の上面まで、絶縁層２６が形成されている。
【００４５】
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。
【００４６】
また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２７が形成されている。ソース側ホール２７に面する側壁には、順次、ソース側ゲート絶縁層２８、ソース側柱状半導体層（半導体層）２９が設けられている。
【００４７】
ソース側ゲート絶縁層２８は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２９は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ソース側柱状半導体層２９は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
【００４８】
なお、上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２９と共にソース側ゲート絶縁層２８を挟むように形成されている。
【００４９】
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００５０】
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び絶縁層２６の上方に設けられた第１〜第６ワード線間絶縁層（層間絶縁層）３１ａ〜３１ｆと、第１〜第６ワード線間絶縁層３１ａ〜３１ｆの上下間に設けられた第１〜第５ワード線導電層３２ａ〜３２ｅ（第１導電層）と、第６ワード線間絶縁層３１ｆ上に順次積層されたメモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３ｂを有する。
【００５１】
第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、第１〜第５ワード線導電層３２ａ〜３２ｅ、及びメモリ分離絶縁層３３ａは、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。メモリ保護絶縁層３３ｂは、第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、第１〜第５ワード線導電層３２ａ〜３２ｅ、及びメモリ分離絶縁層３３ａのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層３０において、第１ワード線間絶縁層３１ａの上面に形成されたメモリ保護絶縁層３３ｂの上部から、メモリ分離絶縁層３３ａの上面に形成されたメモリ保護絶縁層３３ｂの上部まで、絶縁層３４が形成されている。
【００５２】
第１〜第６ワード線間絶縁層３１ａ〜３１ｆは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第５ワード線導電層３２ａ〜３２ｅは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００５３】
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３ａ、第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、及び第１〜第５ワード線導電層３２ａ〜３２ｅを貫通するようにメモリホール３５が形成されている。メモリホール３５は、ソース側ホール２７と整合する位置に設けられている。メモリ側ホール３５内の側壁には、順次、メモリゲート絶縁層３６、及びメモリ柱状半導体層（半導体層）３７が設けられている。
【００５４】
メモリゲート絶縁層３６は、図７に示すように、柱状半導体層３７の側壁から、順次、トンネル絶縁層３６ａ、電荷を蓄積する電荷蓄積層３６ｂ、及びブロック絶縁層３６ｃを有する。
【００５５】
トンネル絶縁層３６ａ、及びブロック絶縁層３６ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。メモリ柱状半導体３７は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ柱状半導体層３７は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
【００５６】
なお、上記メモリトランジスタ層３０において、第１〜第５ワード線導電層３２ａ〜３２ｅの構成を換言すると、第１〜第５ワード線導電層３２ａ〜３２ｅは、メモリ柱状半導体層３７と共にトンネル絶縁層３６ａ、電荷蓄積層３６ｂ及びブロック絶縁層３６ｃを挟むように形成されている。
【００５７】
また、メモリトランジスタ層３０において、第１〜第５ワード線導電層３２ａ〜３２ｅが、ワード線ＷＬ１〜ＷＬ５として機能する。また、第１〜第５ワード線導電層３２ａ〜３２ｅが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００５８】
ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３ｂ上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を有する。
【００５９】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４は、メモリ柱状半導体層３７の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択トランジスタ層４０において、絶縁層３４の上面から、ドレイン側分離絶縁層４４の所定高さ上方まで絶縁層４５が形成されている。
【００６０】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。
【００６１】
また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ保護絶縁層３３を貫通するようにドレイン側ホール４６が形成されている。ドレイン側ホール４６は、メモリホール３５と整合する位置に設けられている。ドレイン側ホール４６に面する側壁には、順次、ドレイン側ゲート絶縁層４７、及びドレイン側柱状半導体層（半導体層）４８が設けられている。
【００６２】
ドレイン側ゲート絶縁層４７は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ドレイン側柱状半導体層４８の上部は、ｎ＋型ポリシリコンにて構成されている。
【００６３】
なお、上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４８と共にドレイン側ゲート絶縁層４７を挟むように形成されている。
【００６４】
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００６５】
上記ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０には、プラグホール６１ａ〜６１ｉが形成されている。
【００６６】
プラグホール６１ａは、ｎ＋領域（ソース線領域）Ｂａ２に達するように形成されている。プラグホール６１ｂは、ソース側導電層２２の上面に達するように形成されている。プラグホール６１ｃ〜６１ｇは、第１〜第５ワード線導電層３２ａ〜３２ｅの上面に達するように形成されている。プラグホール６１ｈは、ドレイン側導電層４２の上面に達するように形成されている。プラグホール６１ｉは、ドレイン側柱状半導体層４８に達するように形成されている。
【００６７】
プラグホール６１ａ〜６１ｉに面する側壁には、順次、バリアメタル層６２、及びプラグ導電層６３が形成されている。バリアメタル層６２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。プラグ導電層６３は、タングステン（Ｗ）にて構成されている。
【００６８】
配線層５０は、絶縁層４５の上面に順次積層された、配線第１〜第４絶縁層５１〜５４を有する。配線第１絶縁層５１、及び配線第４絶縁層５４は、窒化シリコン（ＳｉＮ）にて構成されている。配線第２絶縁層５２、及び配線第３絶縁層５３は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００６９】
また、配線層５０は、配線溝５６ａを有する。配線溝５６ａは、配線第１絶縁層５１、及び配線第２絶縁層５２を貫通するように形成されている。配線溝５６ａは、プラグホール６１ａ〜６１ｉと整合する位置に設けられている。
【００７０】
配線溝５６ａに面する側壁には、順次、バリアメタル層５６ｂ、配線導電層５６ｃが形成されている。バリアメタル層５６ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線導電層５６ｃは、タングステン（Ｗ）にて構成されている。
【００７１】
次に、抵抗素子領域１１０について説明する。図８に示すように、半導体記憶装置１００は、抵抗素子領域１１０において、半導体基板Ｂａ上に下層から上層へと、第１絶縁層８１、抵抗素子層７０、及び第２〜第６絶縁層８２〜８６を有する。抵抗素子層７０は、抵抗素子Ｒを構成する。
【００７２】
第１絶縁層８１は、酸化シリコン（ＳｉＯ２）にて構成されている。第１絶縁層８１は、メモリトランジスタ領域１２のソース側分離絶縁層２４の上面まで形成されている。
【００７３】
抵抗素子層７０は、交互に積層された第１〜第６抵抗素子絶縁層７１ａ〜７１ｆ、及び第１〜第５抵抗素子導電層（第２導電層）７２ａ〜７２ｅを有する。
【００７４】
第２抵抗素子絶縁層７１ｂ、及び第１抵抗素子導電層７２ａは、ロウ方向の端部を揃えて形成されている。第３抵抗素子絶縁層７１ｃ、及び第２抵抗素子導電層７２ｂは、ロウ方向の端部を揃えて形成されている。第４抵抗素子絶縁層７１ｄ、及び第３抵抗素子導電層７２ｃは、ロウ方向の端部を揃えて形成されている。第５抵抗素子絶縁層７１ｅ、及び第４抵抗素子導電層７２ｄは、ロウ方向の端部を揃えて形成されている。第６抵抗素子絶縁層７１ｆ、及び第５抵抗素子導電層７２ｅは、ロウ方向の端部を揃えて形成されている。また、第２〜第６抵抗素子絶縁層７１ｂ〜７１ｆのロウ方向の端部、及び第１〜第５抵抗素子導電層７２ａ〜７２ｅのロウ方向の端部は、階段状に形成されている。
【００７５】
第１〜第６抵抗素子絶縁層７１ａ〜７１ｆは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第５抵抗素子導電層７２ａ〜７２ｅは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００７６】
なお、第１〜第６抵抗素子絶縁層７１ａ〜７１ｆ及び第１〜第６ワード線間絶縁層３１ａ〜３１ｆは、同一工程で同層に形成されるため同一の材料となる。同じように、第１〜第５抵抗素子導電層７２ａ〜７２ｅ及び第１〜第５ワード線導電層３２ａ〜３２ｅも、同一工程で同層に形成されるため同一の材料となる。
【００７７】
第２絶縁層８２は、抵抗素子層７０を覆い且つ絶縁層４５の上面まで形成されている。第３絶縁層８３は、第２絶縁層８２上から配線第１絶縁層５１の上面まで形成されている。第４絶縁層８４は、第３絶縁層８３上から配線第２絶縁層５２の上面まで形成されている。第５絶縁層８５は、第４絶縁層８４上から配線第３絶縁層５３の上面まで形成されている。第６絶縁層８６は、第５絶縁層８５上から配線第４絶縁層５４の上面まで形成されている。
【００７８】
上記抵抗素子層７０、及び第２絶縁層８２には、コンタクトホール９１ａ〜９１ｊが形成されている。コンタクトホール９１ａは、第１抵抗素子導電層７２ａの端部Ａに達するように形成されている。コンタクトホール９１ｂは、第１抵抗素子導電層７２ａの端部Ｂに達するように形成されている。コンタクトホール９１ｃは、第２抵抗素子導電層７２ｂの端部Ｃに達するように形成されている。コンタクトホール９１ｄは、第２抵抗素子導電層７２ｂの端部Ｄに達するように形成されている。コンタクトホール９１ｅは、第３抵抗素子導電層７２ｃの端部Ｅに達するように形成されている。コンタクトホール９１ｆは、第３抵抗素子導電層７２ｃの端部Ｆに達するように形成されている。コンタクトホール９１ｇは、第４抵抗素子導電層７２ｄの端部Ｇに達するように形成されている。コンタクトホール９１ｈは、第４抵抗素子導電層７２ｄの端部Ｈに達するように形成されている。コンタクトホール９１ｉは、第５抵抗素子導電層７２ｅの端部Ｉに達するように形成されている。コンタクトホール９１ｊは、第５抵抗素子導電層７２ｅの端部Ｅに達するように形成されている。
【００７９】
コンタクトホール９１ａ〜９１ｊには、コンタクト導電層（コンタクト層）９２が形成されている。コンタクト導電層９２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【００８０】
第２、第３絶縁層８２、８３には、第１〜第６配線溝９４ａ〜９４ｆが形成されている。第１配線溝９４ａは、コンタクトホール９１ａの上方に形成されている。第２配線溝９４ｂは、コンタクトホール９１ｂ、９１ｃの上方に形成されている。第３配線溝９４ｃは、コンタクトホール９１ｄ、９１ｅの上方に形成されている。第４配線溝９４ｄは、コンタクトホール９１ｆ、９１ｇの上方に形成されている。第５配線溝９４ｅは、コンタクトホール９１ｈ、９１ｉの上方に形成されている。第６配線溝９４ｆは、コンタクトホール９１ｊの上方に形成されている。
【００８１】
第１〜第６配線溝９４ａ〜９４ｆには、第１〜第６配線導電層（上部配線層）９５ａ〜９５ｆが形成されている。第１配線導電層９５ａ〜第６配線導電層９５ｆは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【００８２】
第５絶縁層８５には、コンタクトホール９６ａ及び９６ｂが形成されている。コンタクトホール９６ａは、第１配線導電層９５ａの上方に形成されている。コンタクトホール９６ｂは、第６配線導電層９５ｆの上方に形成されている。
【００８３】
コンタクトホール９６ａ及び９６ｂには、コンタクト導電層９７ａ及び９７ｂが形成されている。コンタクト導電層９７ａ及び９７ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【００８４】
第１配線導電層９５ａ及び第６配線導電層９５ｆは、コンタクト導電層９７ａ及び９７ｂによって、外部機器（図示略）もしくは半導体記憶装置１００内に形成される周辺回路（図８において図示略）と接続されている。
【００８５】
上記構成により、第１抵抗素子導電層７２ａから第５抵抗素子導電層７２ｅまでが直列に接続され、１つの抵抗素子Ｒが形成される。
【００８６】
つまり、第１抵抗素子導電層７２ａ〜第５抵抗素子導電層７２ｅは、第１又は第６配線導電層９５ａに接続される外部機器（図示略）と第６又は第１配線導電層９５ｆに接続される周辺回路（図８において図示略）との間で抵抗素子Ｒとして機能する。
【００８７】
［本実施の形態に係る半導体記憶装置１００の効果］
次に、本実施の形態に係る半導体記憶装置１００の効果について説明する。本実施の形態に係る半導体記憶装置１００は、積層構造を有するため高集積化可能である。また、半導体記憶装置１００は、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に半導体記憶装置１００を製造することが可能である。
【００８８】
また、本発明の実施の形態に係る半導体記憶装置１００は、抵抗素子領域１１０を有する。抵抗素子領域１１０は、メモリトランジスタ層３０と同一層、且つ同一工程で形成される抵抗素子層７０によって構成される。
【００８９】
例えば、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されるワード線ＷＬを抵抗素子Ｒとして用いる構成では、ワード線ＷＬが低抵抗のため抵抗値を高くするには２次元的に長く引き伸ばさなければならなかった。それに対し、第１の実施の形態に係る半導体記憶装置１００は、抵抗素子Ｒをメモリトランジスタ層３０と同様に積層させるため、占有面積を縮小し、且つ工程数を少なく形成することができる。
【００９０】
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリストリングスＭＳは図６に示すように直線型で形成されたが、図９Ａに示すようなＵ字型で形成されてもよい。メモリトランジスタ領域１２が積層されるものは本発明の範囲に含まれる。
【００９１】
また、抵抗素子導電層７２は図５に示すように短冊状（ストライプ状）に形成されたが、図９Ｂに示すような渦巻き状に形成されてもよい。積層される抵抗素子導電層７２の内部の形状に関係なく、端部が階段状に積層され且つそれらが直列に接続されるものは本発明の範囲に含まれる。
【図面の簡単な説明】
【００９２】
【図１】この発明の一実施の形態による半導体記憶装置１００の構成図である。
【図２】同半導体記憶装置１００の一部斜視図である。
【図３】同半導体記憶装置１００の一部回路図である。
【図４】同半導体記憶装置１００の抵抗素子領域１１０の一部断面図である。
【図５】同半導体記憶装置１００の抵抗素子領域１１０の一部上面図である。
【図６】同半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図である。
【図７】図６の一部拡大図である。
【図８】同半導体記憶装置１００の抵抗素子領域１１０の具体的な断面図である。
【図９Ａ】メモリトランジスタ領域１２の他のパターンを示す図である。
【図９Ｂ】抵抗素子領域１１０の他のパターンを示す図である。
【符号の説明】
【００９３】
１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、２０…ソース側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側分離絶縁層、２５…側壁絶縁層、２６、３４、４５…絶縁層、２７…ソース側ホール、２８…ソース側ゲート絶縁層、２９…ソース側柱状半導体層、３０…メモリトランジスタ層、３１ａ〜３１ｆ…第１〜第６ワード線間絶縁層、３２ａ〜３２ｅ…第１〜第５ワード線導電層、３３ａ…メモリ分離絶縁層、３３ｂ…メモリ保護絶縁層、３５…メモリホール、３６…メモリゲート絶縁層、３６ａ…トンネル絶縁層、３６ｂ…電荷蓄積層、３６ｃ…ブロック絶縁層、３７…メモリ柱状半導体層、４０…ドレイン側選択トランジスタ層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…ドレイン側分離絶縁層、４６…ドレイン側ホール、４７…ドレイン側ゲート絶縁層、４８…ドレイン側柱状半導体層、５０…配線層、５１〜５４…配線第１〜第４絶縁層、５６ａ…配線溝、５６ｂ…バリアメタル層、５６ｃ…配線導電層、６１ａ〜６１ｉ…プラグホール、６２…バリアメタル層、６３…プラグ導電層、７０…抵抗素子層、７１ａ〜７１ｆ…第１〜第６抵抗素子絶縁層、７２ａ〜７２ｅ…第１〜第５抵抗素子導電層、８１〜８６…第１〜第６絶縁層、９１ａ〜９１ｊ、９６ａ、９６ｂ…コンタクトホール、９２、９７ａ、９７ｂ…コンタクト導電層、９４ａ〜９４ｆ…第１〜第６配線溝、９５ａ〜９５ｆ…第１〜第６配線導電層、１００…不揮発性半導体記憶装置、１１０…半導体素子領域。
【図１】
0004660567.tif 000002
【図２】
0004660567.tif 000003
【図３】
0004660567.tif 000004
【図４】
0004660567.tif 000005
【図５】
0004660567.tif 000006
【図６】
0004660567.tif 000007
【図７】
0004660567.tif 000008
【図８】
0004660567.tif 000009
【図９Ａ】
0004660567.tif 000010
【図９Ｂ】
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