(57)【特許請求の範囲】
【請求項１】
電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリにおいて、
１セルで２つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース／ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイと、
前記メモリセルアレイのうち、隣り合った列線に対して対称となる２つの不揮発性メモリセルの前記２つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、読み出し対象の前記２つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記２つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加する行選択回路と、読み出し対象の前記２つの不揮発性メモリセルの直外の２つの列線に接地電圧を印加し、内側の２つの列線に所定の読み出し電圧を印加する列選択回路と、
前記２つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して１つのデータに変換する読み出し変換回路と、
を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記不揮発性メモリセルは、非浮遊ゲート型メモリセルであることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
対の関係になるように設定される前記２つの不揮発性メモリセルの前記外側の記憶領域のしきい値は、一方の前記外側の記憶領域のしきい値が高い状態で、他方の前記外側の記憶領域のしきい値が低い状態に設定されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項４】
前記しきい値が対の関係になるように設定される前記２つの不揮発性メモリセルは、前記隣り合った列線に対して直外にあることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項５】
前記列選択回路は、前記隣り合った２つの列線を選択して所定の読み出し電圧を印加するとともに、前記隣り合った２つの列線の直外にある２つの列線を選択して接地電圧を印加することを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリの読み出し方法において、
１セルで２つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース／ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイのうち、隣り合った列線に対して対称となる２つの不揮発性メモリセルの前記２つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、
行選択回路が、読み出し対象の前記２つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記２つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加し、
列選択回路が、読み出し対象の前記２つの不揮発性メモリセルの直外の２つの列線に接地電圧を印加するとともに、内側の２つの列線に所定の読み出し電圧を印加し、
読み出し変換回路が、前記行選択回路と前記列選択回路によって活性化された前記２つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して１つのデータに変換する、
ことを特徴とする不揮発性半導体メモリの読み出し方法。
【請求項７】
電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリを有するマイクロプロセッサにおいて、
１セルで２つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース／ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイと、
隣り合った列線に対して対称となる２つの不揮発性メモリセルの前記２つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、要求された読み出しアドレスに応じて、前記メモリセルアレイのうち読み出し対象となる前記２つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記２つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加する行選択回路と、読み出し対象の前記２つの不揮発性メモリセルの直外の２つの列線に接地電圧を印加し、内側の２つの列線に所定の読み出し電圧を印加する列選択回路と、
前記２つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して１つのデータに変換する読み出し変換回路と、
を具備することを特徴とするマイクロプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサに関し、特に電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリおよびその読み出し方法並びにこの不揮発性半導体メモリを搭載するマイクロプロセッサに関する。
【背景技術】
【０００２】
従来、電気的に書き込みおよび消去が可能な不揮発性半導体メモリとして、浮遊ゲート型の仮想接地不揮発性半導体メモリが広く普及している。
図７は、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構造を示した図である。図は、ＡＮＤ型の一例である。【０００３】
浮遊ゲート型の仮想接地不揮発性半導体メモリは、マトリクス状に配列される浮遊ゲート型不揮発性メモリセル（以下、メモリセルとする）ｍ11、ｍ12、・・・と、各メモリセルの行方向に接続される複数のワード線ＷＬ1、ＷＬ2、・・・および列方向に接続される複数のビット線ＢＬ1、ＢＬ2、・・・とによってメモリセルアレイが構成される。複数のワード線ＷＬ1、ＷＬ2、・・・は、各メモリセルのゲート電極に行毎に接続される。また、複数のビット線ＢＬ1、ＢＬ2、・・・は、リファレンスセルｍRに接続するデータ読み出し用の読み出し変換回路ＳＡ0に接続される。【０００４】
データ読み出し処理では、メモリセルの記憶領域のしきい値を読み出して基準値と比較し、しきい値が基準値より高い状態にあるか低い状態にあるかに応じてデータに変換する。しきい値の読み出しの際には、選択されたアドレスに対応するワード線とビット線に、それぞれ電圧ＶWLとＶBLを印加する。たとえば、ワード線ＷＬ2とビット線ＢＬ4、ＢＬ5に接続されるメモリセルｍ24のしきい値の読み出しを行う場合、ワード線ＷＬ2に電圧ＶWLが印加され、ビット線ＢＬ4に電圧ＶBLが印加される。また、ビット線ＢＬ4とメモリセルｍ24を挟んだ隣のビット線ＢＬ5はＧＮＤに接続される。これにより、メモリセルｍ24の浮遊ゲートに溜められている電子数によってドレイン電流Ｉd0が変化する。同様に、リファレンスセルｍRのワード線ＷＬRに電圧ＶWL、ビット線ＢＬRに電圧ＶBL、反対側のソース線にＧＮＤが印加される。読み出し変換回路ＳＡ0は、メモリセルｍ24のドレイン電流Ｉd0がリファレンスセルｍRのドレイン電流ＩdRの電流よりも多いか少ないかで０か１かの判定を行い、データ出力ＤＯ0を出力する。【０００５】
また、非選択メモリセルを挟んだ２つの異なるメモリセルを同時に読み出すことにより、非選択メモリセル間をリークする電流を減少させ、結果として消費電流を低減させる仮想接地型半導体記憶装置が提案されている（たとえば、特許文献１参照）。
【特許文献１】特開平７−５７４８７号公報（段落番号〔０００９〕〜〔００１１〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、浮遊ゲート型の仮想接地不揮発性半導体メモリには、読み出しの高速化が難しいという問題点があった。
従来の浮遊ゲート型の仮想接地不揮発性半導体メモリでは、読み出し変換回路ＳＡ0がメモリセルのドレイン電流とリファレンスセルのドレイン電流の電流差に基づいて０か１かの判定を行う。このため、メモリセルのドレイン電流とリファレンスセルのドレイン電流との電流差が十分大きくなければ読み出し変換回路ＳＡ0は、判定を行うことができない。判定を行うためには、それぞれの電流を増幅させれば良いが、増幅量に比例して値が安定するまでの時間がかかってしまうため、読み出し速度が遅くなるという問題がある。また、ドレイン電流はメモリセルを介してＧＮＤに流れるだけではなく非選択のメモリセルの方向にも電流Ｉdleakが流れてしまうので、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構成では、読み出し速度を高速化することが難しい。さらに、読み出し変換回路ＳＡ0による判定のためには、比較用のドレイン電流を生成するためのリファレンスセルが不可欠であり、そのためのメモリセルアレイ面積を確保しなければならないという問題点もある。【０００７】
これに対し、２本のビット線を用いて一方をｂｉｔ、他方をｂｉｔ／の構成としてこのビット線同士の電流を比較させる構成であれば、リファレンスセルが不要で、これを非選択メモリを挟んだ２つの異なるメモリセルを用いて行うと２つの異なるメモリの外側にある列線をＧＮＤ、内側をｂｉｔ、ｂｉｔ／にするのでＧＮＤにした列線の外側に電流が流れず、読み出し速度の向上が期待できる。しかしながら、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリに適用しようとすると、１ビットを記憶するために２つのメモリセルが必要となるため、メモリセルアレイ面積が増大してしまうという問題がある。【０００８】
本発明はこのような点に鑑みてなされたものであり、メモリセルアレイ面積を増加させることなく、読み出し速度を向上させることが可能な不揮発性半導体メモリおよびその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記課題を解決するために、図１に示すような不揮発性半導体メモリが提供される。本発明に係る不揮発性半導体メモリは、不揮発性メモリセルが配列されるメモリセルアレイ１と、行選択回路を成すワード線選択回路２と、列選択回路を成すビット線選択回路３と、読み出しデータを生成する読み出し変換回路４ａ、４ｂ、４ｃを有する。【００１０】
メモリセルアレイ１は、各々が２つの隣接する列線（図ではビット線ＢＬ1、ＢＬ2、・・・、以下、ビット線とする）間に接続されるとともに行線（図ではワード線ＷＬ1、ＷＬ2、・・・、以下、ワード線とする）の１つに接続し、１セルで２つの記憶領域を有する不揮発性メモリセルＭＣ11、ＭＣ12、・・・がアレイを形成するように配置されている。各メモリセルは、ゲートがワード線に接続され、ソース／ドレインがそれぞれビット線に接続されている。このメモリセルアレイ１には、隣り合ったビット線に対して対称となる２つの不揮発性メモリセルの２つの記憶領域のうち、外側にある記憶領域のしきい値が対の関係となるように予め設定されている。ワード線選択回路２は、読み出し対象の２つの不揮発性メモリセルに接続するワード線を選択して所定の読み出し電圧を印加する。ビット線選択回路３は、読み出し対象の２つの不揮発性メモリセルに接続するビット線のうち、それぞれの不揮発性メモリセルの直外に接続するビット線に接地電圧を印加し、内側のビット線に所定の読み出し電圧を印加して、該不揮発性メモリセルに電流が流れるようにする。読み出し変換回路４ａ、４ｂ、４ｃは、ワード線選択回路２とビット線選択回路３によって活性化された２つの不揮発性メモリセルに流れるドレイン電流を比較して１つのデータに変換し、出力する。【００１１】
このような不揮発性半導体メモリによれば、１セルで２つの記憶領域を有する不揮発性メモリセルで形成されるメモリセルアレイにおいて、隣り合ったビット線に対して対称となる２つの不揮発性メモリセルがそれぞれ有する外側の記憶領域のしきい値を対の関係に設定しておく。しきい値が対の関係となる２つの不揮発性メモリセルの外側の記憶領域からしきい値を読み出す際には、ワード線選択回路２が読み出し対象の２つの不揮発性メモリセルに接続するワード線を選択して所定の読み出し電圧を印加し、ビット線選択回路３が、この不揮発性メモリセルに接続する直外のビット線を選択して接地電圧を印加するとともに、内側のビット線を選択して所定の読み出し電圧を印加する。これによって、読み出し対象の２つの不揮発性メモリセルが活性化し、各々の不揮発性メモリセルの外側の記憶領域のしきい値に応じたドレイン電流が流れる。読み出し変換回路４ａ、４ｂ、４ｃでは、２つの不揮発性メモリセルに流れるドレイン電流を比較して１つのデータに変換して出力する。【００１２】
また、上記課題を解決するために、電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリの読み出し方法において、１セルで２つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース／ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイのうち、隣り合った列線に対して対称となる２つの不揮発性メモリセルの前記２つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、行選択回路が、読み出し対象の前記２つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記２つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加し、列選択回路が、読み出し対象の前記２つの不揮発性メモリセルの直外の２つの列線に接地電圧を印加するとともに、内側の２つの列線に所定の読み出し電圧を印加し、読み出し変換回路が、前記行選択回路と前記列選択回路によって活性化された前記２つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して１つのデータに変換する、ことを特徴とする不揮発性半導体メモリの読み出し方法、が提供される。【００１３】
このような不揮発性半導体メモリの読み出し方法では、１セルで２つの記憶領域を備えた不揮発性メモリセルで形成されるメモリセルアレイのうち、隣り合った列線に対して対称となる２つの不揮発性メモリセルの外側の記憶領域のしきい値が対の関係となるように設定しておく。読み出しの際には、行選択回路が、対象の２つの不揮発性メモリに接続する行線を選択して所定の読み出し電圧を印加し、列選択回路が、対象の２つの不揮発性メモリの直外の列線に接地電圧、内側の列線に所定の読み出し電圧を印加する。これにより、対象の２つの不揮発性メモリが活性化される。読み出し変換回路は、それぞれの不揮発性メモリセルに流れるドレイン電流を比較し、１つのデータに変換する。
【発明の効果】
【００１４】
本発明によれば、１セルで２つの記憶領域を有する不揮発性メモリセルを用いて仮想接地型のメモリセルアレイを構成し、隣り合った２つの列線に対して対称となる不揮発性メモリセル各々の外側の記憶領域のしきい値が対の関係となるように設定する。読み出し時には、メモリセルの直外に列線に接地電圧、内側の列線に所定の読み出し電圧を印加し、対の関係となるそれぞれの不揮発性メモリセルのドレイン電流を比較することによって１つのデータに変換するので、レファレンスセルを必要とせず、接地電圧を印加している列線の外側に電流が流れないので読み出し速度を向上させることができる。また、このときメモリセルアレイ面積を増加させる必要がない。【００１５】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】実施の形態の不揮発性半導体メモリの構成を示すブロック図である。
【図２】実施の形態のデータ読み出し動作を示した図である。
【図３】実施の形態の他のアドレスのデータ読み出し動作を示した図である。
【図４】実施の形態のメモリセルアレイの初期状態を示した図である。
【図５】実施の形態の書き込み回路と書き込み動作を示した図である。
【図６】実施の形態のマイクロプロセッサの構成図である。
【図７】従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構造を示した図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態の不揮発性半導体メモリの構成を示すブロック図である。
実施の形態に適用される不揮発性半導体メモリは、２つの記憶領域を有する不揮発性のメモリセルが行と列に配置され、各々のゲートがワード線（行線）に接続し、ソース／ドレインがそれぞれビット線（列線）に接続されて形成されるメモリセルアレイ１と、読み出し対象の２つのメモリセルに接続するワード線を選択して対象の２つのメモリセルを活性化するワード線選択回路２と、読み出し対象の２つのメモリセルにそれぞれ接続する直外のビット線と内側のビット線を選択して対象の２つのメモリセルを活性化するビット線選択回路３と、ワード線選択回路２とビット線選択回路によって活性化された２つのメモリセルのドレイン電流を比較して１つのデータに変換する読み出し変換回路４ａ、４ｂ、４ｃを有する仮想接地型の構成をとる。【００１８】
メモリセルアレイ１は、電気的に書き込みおよび消去が可能で、かつ１セルで２つの記憶領域を有するメモリセルＭＣ11、ＭＣ12、・・・が、行と列に配置されている。列方向に並べられたメモリセルは、互いに隣り合うメモリセル同士のドレインとソースがビット線によって順次直列に接続される。また、各メモリセルのゲートが行方向に配設されたワード線の１つに接続される。たとえば、メモリセルＭＣ11は、２つの記憶領域Ｍ11、Ｍ’11を有し、ゲートがワード線ＷＬ1に接続するとともに、ソース／ドレインがそれぞれビット線ＢＬ1、ＢＬ2に接続する。このような構成のメモリセルアレイ１において、所定の１ビットデータを記憶するため、隣り合った２本のビット線に対して対称となる２つのメモリセルの記憶領域のうち、外側の記憶領域のしきい値が対の関係、すなわち、一方の記憶領域のしきい値が高い状態であれば、他方のしきい値が低い状態に設定される。たとえば、隣り合った２本のビット線ＢＬ2、ＢＬ3に対して対称となるメモリセルＭＣ11とメモリセルＭＣ13のそれぞれ外側の記憶領域Ｍ11、記憶領域Ｍ’13のしきい値が対の関係となるように設定され、メモリセルＭＣ11の記憶領域Ｍ11のしきい値が高い状態であれば、メモリセルＭＣ13の記憶領域Ｍ’13のしきい値は低い状態になり、記憶領域Ｍ11のしきい値が低い状態であれば、記憶領域Ｍ’13のしきい値は高い状態になる。なお、しきい値が高い状態とは、記憶領域にためられている電子の量が多い状態をいい、逆に低い状態とは、記憶領域にためられている電子の量が少ない状態をいう。このようにそれぞれのしきい値が対の関係となるように、高い状態と低い状態に設定されれば、しきい値を比較した場合にいずれの記憶領域のしきい値が高い状態にあるかの比較を容易にすることができる。なお、このメモリセルアレイ１に配列される各メモリセルは、非浮遊ゲート型のメモリセルで構成されることが望ましい。【００１９】
ワード線選択回路２は、対の関係となるようにしきい値が設定されている読み出し対象の２つのメモリセルの外側の記憶領域を読み出すため、読み出し要求されたメモリアドレスに対応する読み出し対象の２つのメモリセルに接続するワード線を選択して所定の読み出し電圧を印加する。【００２０】
ビット線選択回路３は、対の関係となるようにしきい値が設定されている読み出し対象の２つのメモリセルの外側の記憶領域を読み出すため、読み出し要求されたメモリアドレスに対応する２つのメモリセルに接続する直外のビット線に接地電圧を印加し、内側のビット線に所定の読み出し電圧を印加して、選択された２つのメモリセルに電流が流れるようにする。また、所定の読み出し電圧を印加する２本のビット線を対応する読み出し変換回路４ａ、４ｂ、４ｃに接続する。【００２１】
たとえば、隣り合った２本のビット線ＢＬ2、ＢＬ3に対して対称となるメモリセルＭＣ11とメモリセルＭＣ13のそれぞれ外側の記憶領域Ｍ11、記憶領域Ｍ’13を読み出す場合、ワード線選択回路２がワード線ＷＬ1に所定の読み出し電圧を印加し、ビット線選択回路３が、メモリセルＭＣ11とメモリセルＭＣ13のそれぞれ直外のビット線ＢＬ1、ＢＬ4に接地電圧を印加し、内側のビット線ＢＬ2、ＢＬ3に所定の読み出し電圧を印加する。これによりメモリセルＭＣ11、ＭＣ13が活性化し、各々の外側の記憶領域Ｍ11、Ｍ’13に溜められた電子量（しきい値）に応じたドレイン電流が流れる。【００２２】
読み出し変換回路４ａ、４ｂ、４ｃは、ワード線選択回路２とビット線選択回路３とによって活性化された２つのメモリセルの外側の記憶領域のしきい値に応じて流れるドレイン電流を比較し、データに変換する。データは、所定のビットデータと、その反転ビットデータとして出力される。たとえば、読み出し変換回路４ａは、ビットデータＤＯ1と、反転ビットデータＤＯ1／（以下、反転ビットデータはデータ名に／を付けて表記する）を出力する。読み出し変換回路４ａ、４ｂ、４ｃでは、外側の記憶領域のしきい値が対の関係に設定される２つのメモリセルに接続する２本のビット線を介して入力されるそれぞれのメモリセルのドレイン電流同士を比較するので、リファレンスセルは不要になる。また、直外のビット線に接地電圧、内側のビット線に所定の読み出し電圧を印加しているので、直外のビット線より外側に電流が流れないのでデータ変換を高速に処理することができる。なお、読み出し変換回路４ａ、４ｂ、４ｃは、それぞれの電流差を検出する差動アンプなどにより構成される。【００２３】
このような構成の不揮発性半導体メモリの読み出し動作および読み出し方法について説明する。
図２は、実施の形態のデータ読み出し動作を示した図である。図の記憶領域において、黒丸は電子が多い状態、白丸は電子が少ない状態を示す。点線で表された丸は、説明には特に関係しない部分で、電子が多い状態もしくは電子が少ない状態のいずれかの状態にある。また、以下の説明では、読み出し変換回路４ａ、４ｂ、４ｃは、２本のビット線から入力されるドレイン電流同士を比較して、その電流差によってそれぞれの信号値を判定する差動アンプＳＡ1で構成されるとする。【００２４】
このようなメモリセルアレイでは、メモリセルアレイを構成するメモリセルのうち、隣り合ったビット線に対して対称となる２つのメモリセルの２つの記憶領域のうち、隣り合ったビット線に対して外側となるそれぞれの記憶領域のしきい値が対の関係となるように設定される。図の例では、隣り合ったビット線に対して対称となる直外の２つのメモリセルの外側の記憶領域のしきい値が対の関係に設定される。たとえば、隣り合ったビット線ＢＬ3、ＢＬ4に対して対称となるメモリセルＭＣ12とメモリセルＭＣ14のそれぞれの外側の記憶領域Ｍ12とＭ’14のしきい値、およびメモリセルＭＣ22とメモリセルＭＣ24の記憶領域Ｍ22とＭ’24のしきい値が、それぞれ対の関係となるように設定される。なお、それぞれのメモリセルのもう一方の記憶領域もまた、他の隣り合ったビット線に対して対称となるメモリセルの外側の記憶領域との間で、しきい値が対の関係に設定される。たとえば、メモリセルＭＣ24のもう一方の記憶領域Ｍ24は、ビット線ＢＬ5、ＢＬ6に対して対称となるメモリセルＭＣ26の外側の記憶領域Ｍ’26の記憶領域としきい値が対の関係に設定される。どのビット線を選択するかは、アドレスに応じて決まり、アドレスを変えることで、対の関係にあるすべての記憶領域のしきい値を読み出すことができる。したがって、メモリセルアレイの面積でみると、１メモリセルで１ビットの読み出しを行っている場合と同等となるので、全体のメモリセルアレイ面積を増加させる必要はない。【００２５】
しきい値の読み出し時には、図示しないワード線選択回路によって、指定されたアドレスに対応する２つのメモリセルが接続するワード線が選択され、所定の読み出し電圧ＶWLが印加される。そして、図示しないビット線選択回路によって、指定されたアドレスに対応する２つのメモリセルの直外のビット線に接地電圧（以下、ＧＮＤとする）が接続され、それぞれのメモリセルが接続する内側のビット線に所定の読み出し電圧ＶBLが印加される。ワード線選択回路とビット線選択回路により活性化された２つのメモリセルのドレイン電流は、選択された２本のビット線を介して差動アンプＳＡ1へ入力される。差動アンプＳＡ1では、２本のビット線からのドレイン電流同士を比較して１つのデータに変換する。【００２６】
図の例では、ビット線ＢＬ3、ＢＬ4に対して対称となる２つのメモリセルＭＣ22、ＭＣ24の外側の記憶領域、メモリセルＭＣ22の記憶領域Ｍ22と、メモリセルＭＣ24の記憶領域Ｍ’24のしきい値が対の関係となるように設定されている。図２では、メモリセルＭＣ22の記憶領域Ｍ22はしきい値の高い状態（黒丸）、メモリセルＭＣ24の記憶領域Ｍ’24はしきい値の低い状態（白丸）に設定されている。【００２７】
読み出しの際には、ワード線側は、ワード線選択回路によって、指定されたアドレスに応じて、２つのメモリセルＭＣ22、ＭＣ24に接続するワード線ＷＬ2が選択され、読み出し電圧ＶWLが印加される。ビット線側は、ビット線選択回路によって、２つのメモリセルＭＣ22、ＭＣ24に接続する直外のビット線ＢＬ2、ＢＬ5にＧＮＤが印加されるとともに、内側のビット線ＢＬ3、ＢＬ4に読み出し電圧ＶBLが印加される。また、ビット線ＢＬ4、ＢＬ3は、差動アンプＳＡ1に接続される。これにより、メモリセルＭＣ22に記憶領域Ｍ22の電子の状態に応じたドレイン電流Ｉd1が流れ、メモリセルＭＣ24に記憶領域Ｍ’24の電子の状態に応じたドレイン電流Ｉd2が流れる。この場合、メモリセルＭＣ22の記憶領域Ｍ22のしきい値が高い状態で、メモリセルＭＣ24の記憶領域Ｍ’24のしきい値が低い状態に設定されるため、データ変換を行う差動アンプＳＡ1に入力されるそれぞれのドレイン電流は、記憶領域Ｍ’24に流れるドレイン電流Ｉd2が記憶領域Ｍ22に流れるドレイン電流Ｉd1よりも多くなる。この結果、差動アンプＳＡ1では、ドレイン電流を比較し、出力ビット（ｂｉｔ）としてＤＯ1＝１を出力し、反転出力ビット（ｂｉｔ／）としてＤＯ1／＝０を出力する。なお、反転出力ビットを省略する構成とすることもできる。【００２８】
以上の説明の実施の形態によれば、それぞれのドレイン電流Ｉd1とＩd2はそれぞれ外側にあるメモリセルＭＣ21、ＭＣ23に流れないので、読み出し速度の向上が可能である。また、ビット線ＢＬ3とＢＬ4が同電位ＶBLであるため、メモリセルＭＣ23には電流が流れないという効果が得られる。さらに、読み出しアドレスを変更すれば、メモリセルにある２つの記憶領域のどちらも読み出せるので、読み出し速度を向上させてもメモリセルアレイ面積が増加することがない。【００２９】
他のメモリセルのデータも同様の手順で読み出すことができる。
図３は、実施の形態の他のアドレスのデータ読み出し動作を示した図である。図２と同じものには同じ符号を付す。ここでは、アドレス指定によって、メモリセルＭＣ24のもう一方の記憶領域Ｍ24のしきい値は、隣接するビット線ＢＬ5、ＢＬ6を挟んでメモリセルＭＣ24と対称となるメモリセルＭＣ26の外側の記憶領域Ｍ’26のしきい値と対の関係となるように設定される。メモリセルＭＣ24の記憶領域Ｍ24は、隣接するビット線ＢＬ5、ＢＬ6に対して外側の記憶領域となる。図では、予め、メモリセルＭＣ24の記憶領域Ｍ24はしきい値の低い状態（白丸）、Ｍ’26はしきい値の高い状態（黒丸）に設定されている。【００３０】
この場合も手順は、図２の場合と同様で、アドレスによって選択される読み出し対象の２つのメモリセルＭＣ24とメモリセルＭＣ26が接続するワード線ＷＬ2に読み出し電圧ＶWLを印加し、ビット線側は、内側にあるビット線ＢＬ5とＢＬ6に読み出し電圧ＶBLを印加するとともに、メモリセルＭＣ24とメモリセルＭＣ26それぞれの直外のビット線ＢＬ4とＢＬ7にＧＮＤを印加する。また、ビット線ＢＬ5、ＢＬ6を差動アンプＳＡ1に接続する。これにより、メモリセルＭＣ24に記憶領域Ｍ24の電子の状態に応じたドレイン電流Ｉd3が流れ、メモリセルＭＣ26に記憶領域Ｍ’26の電子の状態に応じたドレイン電流Ｉd4が流れる。この場合、差動アンプＳＡ1に流れるドレイン電流は、メモリセルＭＣ24に流れるドレイン電流Ｉd3がメモリセルＭＣ26に流れるドレイン電流Ｉd4よりも多いため、出力ビットは、ＤＯ2（ｂｉｔ）＝０、判定出力ビットは、ＤＯ2／（ｂｉｔ／）＝１になる。【００３１】
以上のような読み出しを可能にするため、予め、隣接する２本のビット線に対して対称となる２つのメモリセルの外側の記憶領域のしきい値を対の関係に設定しておく。図４は、実施の形態のメモリセルアレイの初期状態を示した図である。【００３２】
図に示したように、初期状態では、各メモリセルの２つの記憶領域は、一方がしきい値が高い電子の多い状態（黒丸）、他方がしきい値が低い電子の少ない状態（白丸）に設定される。たとえば、メモリセルＭＣ23では、一方の記憶領域Ｍ23がしきい値の高い状態で、他方の記憶領域Ｍ’23がしきい値の低い状態となっている。【００３３】
この初期状態を作るためには、たとえば、初めにメモリセルに対して消去を行って、すべての記憶領域を電子が無い状態（しきい値が低い状態）とし、その後、メモリセルの片側の記憶領域に書き込みを行って電子が多い状態（しきい値が高い状態）にする。  図５は、実施の形態の書き込み回路と書き込み動作を示した図である。【００３４】
ここでは、一旦、全メモリセルの２つの記憶領域のデータを消去（電子が無い状態：白丸）した後、メモリセルＭＣ21の片方の記憶領域Ｍ21への書き込みを行って、記憶領域Ｍ21を電子の多い状態（黒丸）とした以降の処理手順について説明する。【００３５】
続く処理として、メモリセルＭＣ22の片方の記憶領域Ｍ22への書き込みを行う。記憶領域Ｍ22に書き込むには、記憶領域Ｍ22に対応したワード線ＷＬ2を選択し、記憶領域Ｍ22に書き込むために必要なＷＬ電圧ＶPWL1をＷＬ昇圧回路（ポンプ１）５１から印加する。また、記憶領域Ｍ22に対応したビット線ＢＬ2も選択し、記憶領域Ｍ22に書き込むために必要なＢＬ電圧ＶPBL1をＢＬ昇圧回路（ポンプ２）５２から印加し、ビット線ＢＬ3をＧＮＤに接続し、他のビット線をフローティングにする。これにより、書き込み時の電流ＩP1がＭ22に流れ、Ｍ22は電子が多い状態に遷移する。以下、この手順を他のメモリセルに対しても順次実行することにより、図４に示した初期状態を設定する。【００３６】
また、動作中のデータの書き換えも同様の手順で行われる。たとえば、差動アンプの出力ビットが１（ｂｉｔ＝１、ｂｉｔ／＝０）であったものを０（ｂｉｔ＝０、ｂｉｔ／＝１）に書き換える場合も同様に、隣接する２本の列線に対し対称となるメモリセルそれぞれの外側の記憶領域を一旦消去してどちらも電子の無い状態（白丸）にし、その後ｂｉｔに対応する記憶領域に対して書き込みを行い、電子の多い状態（黒丸）にする。あるいは、最初に書き込みを行って、２つの記憶領域のどちらも電子の多い状態（黒丸）にしておき、その後、ｂｉｔ／に対応する記憶領域を消去し、電子の無い状態（白丸）にすることでも実現できる。【００３７】
なお、上記の説明の不揮発性半導体メモリは、電気的に書き換え可能であり、高速アクセスが可能であることなどから、マイクロプロセッサ内の記憶装置に適用されている。本発明に係る不揮発性半導体メモリも、マイクルプロセッサの記憶装置に適用することができる。図６は、実施の形態のマイクロプロセッサの構成図である。【００３８】
マイクロプロセッサ１００は、外部からアナログ信号を入力して所定の処理を実行して出力する機能を有し、ＣＰＵ（Central Processing Unit）１０１によって全体が制御されている。ＣＰＵ１０１には、バス１０７を介してＲＡＭ（Random Access Memory）１０２、ＦＬＡＳＨメモリ１０３、Ａ／Ｄコンバータ１０４、Ｄ／Ａコンバータ１０５、通信インタフェース（ＵＡＲＴ）１０６が接続されている。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。ＦＬＡＳＨメモリ１０３は、本発明に係る不揮発性半導体メモリであり、電源投入時に必要なプログラムやデータなど、電源断でも保持しておく必要のあるデータが格納される。Ａ／Ｄコンバータ１０４は、外部から入力されるアナログ信号をデジタル信号に変換し、Ｄ／Ａコンバータ１０５は、デジタル信号をアナログ信号に変換して外部に出力する。ＵＡＲＴ１０６は、通信データを外部出力する。【００３９】
このような構成の実施の形態に適用されるＦＬＡＳＨメモリ１０３は、２本のビット線から同時に、対の関係となるようにしきい値が設定された２つのメモリセルの片側の記憶領域のドレイン電流同士を読み出して比較するので、高速な読み出しが可能となる。また、読み出しには２つのメモリセルのそれぞれ片側の記憶領域を用いているので、１セルで１ビットの読み出しを行う場合と同じメモリセル面積サイズで構成可能であり、メモリセルアレイ面積は増加しない。さらに、レファレンスセルを必要としないため、全体の回路面積は小さくすることができる。このような利点から、マイクロプロセッサの記憶装置に好適であり、このようなＦＬＡＳＨメモリを搭載したマイクロプロセッサは、ＦＬＡＳＨメモリからの読み出しが高速化されることにより、結果として処理速度を高速化することができる。【００４０】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００４１】
１  メモリセルアレイ
２  ワード線選択回路
３  ビット線選択回路
４ａ、４ｂ、４ｃ  読み出し変換回路
５１  ＷＬ昇圧回路（ポンプ１）
５２  ＢＬ昇圧回路（ポンプ２）
１００  マイクロプロセッサ
【図１】
0004620728.tif 000002
【図２】
0004620728.tif 000003
【図３】
0004620728.tif 000004
【図４】
0004620728.tif 000005
【図５】
0004620728.tif 000006
【図６】
0004620728.tif 000007
【図７】
0004620728.tif 000008