(57)【特許請求の範囲】
【請求項１】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第１の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子に接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子とゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項２】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第１の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子に接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子は、ハイレベル電圧に接続され、
前記ＧＤＣ充電素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項３】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子とゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項４】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子は、ハイレベル電圧に接続され、
前記ＧＤＣ充電素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項５】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子とゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項６】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子は、ハイレベル電圧に接続され、
前記ＧＤＣ充電素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項７】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子とゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項８】
ゲート線駆動回路とタイミング制御回路と第１の保持素子制御回路と第２の保持素子制御回路とを備える基本回路を複数段接続してなるシフトレジスタ回路において、
前記ゲート線駆動回路は、ゲート線充電素子とゲート線放電素子とゲート線保持素子とを備え、
前記ゲート線充電素子の第１の端子は、基本クロックＣＫｎ（ｎは１〜４の整数）に接続され、
前記ゲート線充電素子のゲート端子は、前記タイミング制御回路の出力端子に接続され、
前記ゲート線充電素子の第２の端子は、前記ゲート線放電素子の第１の端子と前記ゲート線保持素子の第１の端子に接続されて前記基本回路の出力端子となり、
前記ゲート線放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ゲート線放電素子の第２の端子は、ローレベル電圧に接続され、
前記ゲート線保持素子のゲート端子は、前記第１の保持素子制御回路の出力に接続され、
前記ゲート線保持素子の第２の端子は、ローレベル電圧に接続され、
前記第1の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子は、ハイレベル電圧に接続され、
前記セット素子のゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第１の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記第２の保持素子制御回路は、セット素子とリセット素子と保持容量とを備え、
前記セット素子の第１の端子とゲート端子は、基本クロックＣＫｎ＋１（ｎは１〜４の整数。ただし、ｎ＝４のときはＣＫ１）に接続され、
前記セット素子の第２の端子は、前記リセット素子の第１の端子と前記保持容量の第１の端子とに接続されて前記第２の保持素子制御回路の出力端子となり、
前記リセット素子のゲート端子は、初段の前記基本回路においては第３の補助パルスに接続され、２段目の前記基本回路においては第１の補助パルスに接続され、３段目以降の前記基本回路においては２段前の前記基本回路の出力端子に接続され、
前記リセット素子の第２の端子は、ローレベル電圧に接続され、
前記保持容量の第２の端子は、ローレベル電圧に接続され、
前記タイミング制御回路は、ＧＤＣ充電素子とＧＤＣ放電素子とＧＤＣ保持素子とを備え、
前記ＧＤＣ充電素子の第１の端子は、ハイレベル電圧に接続され、
前記ＧＤＣ充電素子のゲート端子は、初段の前記基本回路においては第１の補助パルスに接続され、２段目以降の前記基本回路においては前段の前記基本回路の出力端子に接続され、
前記ＧＤＣ充電素子の第２の端子は、前記ＧＤＣ放電素子の第１の端子とＧＤＣ保持素子の第１の端子とに接続されて前記タイミング制御回路の出力端子となり、
前記ＧＤＣ放電素子のゲート端子は、後段の前記基本回路の出力端子に接続され、最終段の前記基本回路においては第２の補助パルスに接続され、
前記ＧＤＣ放電素子の第２の端子は、ローレベル電圧に接続され、
前記ＧＤＣ保持素子のゲート端子は、前記第２の保持素子制御回路の出力端子に接続され、
前記ＧＤＣ保持素子の第２の端子は、ローレベル電圧に接続されることを特徴とするシフトレジスタ回路。
【請求項９】
マトリクス状に配置された画素部を駆動するシフトレジスタ回路を備え、
前記シフトレジスタ回路は、請求項１ないし８のいずれかに記載のシフトレジスタ回路であることを特徴とする表示装置。
【請求項１０】
マトリクス状に配置された画素部を駆動するシフトレジスタ回路を、前記マトリクス状に配置された画素部の両側に、奇数番の走査線を駆動する一方のシフトレジスタ回路と偶数番の走査線を駆動する他方のシフトレジスタ回路を備えた表示装置において、
前記一方又は他方のシフトレジスタ回路は、請求項１ないし８のいずれかに記載のシフトレジスタ回路であるとともに、
前記基本回路の出力を前後の基本回路に伝達する配線は、前記マトリクス状に配置された画素部のゲート配線を兼ねることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及びそれを用いた表示装置に係り、特に、液晶ディスプレイやＴＦＴ(Thin Film Transistor)アクティブマトリクスディスプレイに関するものである。
【背景技術】
【０００２】
従来から、非結晶シリコン（ａ−Ｓｉ）ＴＦＴ−ＬＣＤにおいて、実装コスト及び駆動ＩＣコストの低減と、信頼性向上、また、非表示部分の面積を削減するために、ゲート線を走査するためのシフトレジスタ回路を、画素部のＴＦＴと同時に集積して搭載する、シフトレジスタ内蔵方式が提案されている。その具体的な例として、例えば、下記特許文献１が挙げられる。
【特許文献１】特開２００４−３４８９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１にも示されている従来のシフトレジスタ回路には、（１）ゲート線を駆動する出力トランジスタのゲート端子の安定性、（２）貫通電流の２つの課題がある。
【０００４】
まず、上記（１）について、説明すると、従来のａ−ＳｉＴＦＴにおいては、ゲート端子に、第１の端子及び第２の端子よりも高い（低い）電圧を印加し続けた場合（この状態をＤＣストレスという。）、ＴＦＴのしきい値電圧が高い（低い）方へシフトしていく、しきい値シフトという問題がある。これは、ａ−ＳｉＴＦＴのみならず、有機ＴＦＴ等においても同様の問題があることがわかっている。
【０００５】
このようなＴＦＴを用いて、出力トランジスタを駆動する場合に、このＴＦＴのゲート端子にハイレベル電圧が印加される時間が長くなると、しきい値シフトが進行し、経時的に駆動能力が劣化していく。このＴＦＴの駆動能力が劣化すると、自段の動作準備の際、出力トランジスタのゲート端子に接続された容量を十分な電圧まで充電することが不可能となり、動作不良を起こす。
【０００６】
次に、上記（２）について、説明すると、従来のシフトレジスタ回路は、自段の動作準備の際、オン状態の２つのトランジスタを通じて、貫通電流が流れる。これは、ゲート線の駆動には直接寄与しない、いわば無駄な電流であり、無い方が望ましい。
【０００７】
そこで、本発明は、上記課題を解決し、安定性と省電力性に優れたシフトレジスタ回路及びそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、特に、図３に示すように、表示装置のゲート線（走査線）を駆動するシフトレジスタ回路の基本回路１７を、ゲート線駆動回路１４とタイミング制御回路１５と保持素子制御回路１６とから構成し、タイミング制御回路１５によりゲート線駆動回路１４におけるゲート線充電素子Ｔ１の入力ノードＮ１を安定化させる。これによって、ゲート線駆動回路１４の出力ＯＵＴも安定化し、安定したゲート線の駆動ができる。
【０００９】
また、本発明は、特に、図４及び図６に示すように、基本回路１７における保持素子制御回路１６を、セット素子Ｔ６とリセット素子Ｔ７と保持容量Ｃ２とから構成し、保持素子制御回路１６における第２の入力端子ＩＮ２と第３の入力端子ＩＮ３が同時にＨレベルにならないので、不要な電流を消費することがない。
【００１０】
また、本発明は、特に、図８に示すように、基本回路１７におけるタイミング制御回路１５を、ＧＤＣ(Gate line Drive Circuit)充電素子Ｔ４とＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８とから構成し、ノードＮ１を安定化させる。これによって、安定したゲート線の駆動ができる。
【００１１】
また、本発明は、特に、図９に示すように、基本回路１７を、ゲート線駆動回路１４とタイミング制御回路１５とゲート線保持素子制御回路（第１の保持素子制御回路）１９とＧＤＣ保持素子制御回路（第２の保持素子制御回路）１８とから構成することで、不要な電流を消費することがない。
【００１２】
また、本発明は、特に、図１１に示すように、ＧＤＣ保持素子制御回路１８を、セット素子Ｔ９とリセット素子Ｔ１０と保持容量Ｃ３とから構成し、リセット素子Ｔ１０のゲート端子に２段前の基本回路からの出力を入力することによって、ＧＤＣ充電素子Ｔ４がオン状態となる前に、ＧＤＣ保持素子Ｔ８を確実にオフ状態にすることができ、無駄な貫通電流の発生を防止できる。
【００１３】
また、本発明は、特に、図１４に示すように、シフトレジスタ回路を表示装置の両側に配置することによって、各基本回路の第５の入力端子ＩＮ５に入力される２段前の基本回路の出力が、自段のすぐ上に位置することができ、この配線が簡単になるという利点がある。さらに、第３の入力端子ＩＮ３に入力される前段の基本回路の出力端子ＯＵＴからの配線は、表示部のゲート配線５を利用できるという利点がある。
【発明の効果】
【００１４】
以上、本発明に係るシフトレジスタ回路及び表示装置によれば、信頼性低下の問題がなく、低消費電力で安定動作を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施例を説明する。
【実施例１】
【００１６】
図１は、本発明に係る表示装置の全体構成を示す概略図である。この表示装置は、表示部１と信号線ドライバ２とゲート線ドライバ１３とからなる。ガラス基板上に形成された表示部１には、画素部４がマトリクス上に配置されている。画素部４は、信号線６とゲート線５の交差部に、薄膜トランジスタ（ＴＦＴ）７が存在する構造となっており、ＴＦＴ７のゲート端子にはゲート線５が、第１の端子には信号線６が、第２の端子には画素電極８が各々接続されている。なお、ＴＦＴの第１の端子と第２の端子を区別して説明するが、両者に機能上の差はない。
【００１７】
本実施例の表示装置においては、信号線６の本数は２４０×ＲＧＢ＝７２０本、ゲート線数は３２０本とする。画素電極８と対向電極１０の間には液晶層９が挟まれている。対向電極１０は、図示しない対向電極駆動回路によって、所定の電位に保持されている。なお、ここでは一般的な縦電界方式の液晶表示装置について説明するが、本発明はゲート線の駆動回路に係るものであり、横電界方式の液晶表示装置や、有機ＥＬ等、ゲート線を走査することによって画像を表示するような、マトリクス型の表示装置には全て適用可能である。
【００１８】
本実施例では、信号線ドライバ２は、単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に直接又はフレキシブル基板等を介して接続される。一方、ゲート線ドライバ１３は、シフトレジスタ制御回路３とシフトレジスタ回路１１からなり、シフトレジスタ制御回路３は、信号線ドライバ２と同様に単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に直接又はフレキシブル基板等を介して接続される。
【００１９】
また、シフトレジスタ回路１１は、ＴＦＴ７と同様の構造をもつ複数のＭＯＳトランジスタを用いて構成され、表示部１と同時にガラス基板上に形成される。シフトレジスタ制御回路３からは、シフトレジスタ回路１１に向けてシフトレジスタ制御信号群１２が出力されている。
【００２０】
図１では、信号線ドライバ２と、シフトレジスタ制御回路３を個別に描いているが、信号線ドライバ２と、シフトレジスタ制御回路３の機能を１つのＩＣに集積した１チップのドライバＩＣを用いることも考えられる。
【００２１】
また、本実施例の場合、ＴＦＴ及びゲート線選択回路を構成するＭＯＳトランジスタの半導体層は、非結晶シリコン（ａ−Ｓｉ）であるが、これらのトランジスタは、有機ＴＦＴ等、本発明と同様の課題を持つものについては、本発明は同様に適用可能である。
【００２２】
図２は、図１に示すシフトレジスタ回路１１のブロック図である。シフトレジスタ回路１１は、基本回路１７を複数段接続して構成される。１番目のゲート線Ｇ１を駆動する基本回路を基本回路１７−１、２番目のゲート線Ｇ２に対しては基本回路１７−２というように、以下同様に全てのゲート線に対して基本回路が接続されている。本実施例の表示装置のゲート線数は３２０本であるので、基本回路も基本回路１７−１から基本回路１７−３２０まで存在する。各基本回路は、入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＶＧＬ、ＶＧＨと、出力端子ＯＵＴを有する。
【００２３】
シフトレジスタ回路１１に入力される、シフトレジスタ制御信号群１２は、以下の７つである。３相の互いに位相の異なる基本クロックＣＫ１〜ＣＫ３、補助信号として、補助パルスＣＫＳと補助パルスＣＫＥ、および、ハイレベル電圧ＶＧＨと、ローレベル電圧ＶＧＬである。
【００２４】
基本回路１７−１の第１の入力端子ＩＮ１には、基本クロックＣＫ１が接続され、以下、基本回路１７−２のＩＮ１には基本クロックＣＫ２が、基本回路１７−３のＩＮ１には基本クロックＣＫ３が、基本回路１７−４のＩＮ１には基本クロックＣＫ１が、というように、第１の入力端子ＩＮ１には、各基本クロックが順次接続される。
【００２５】
第２の入力端子ＩＮ２は、基本回路１７−１に対してはクロックＣＫ２、基本回路１７−２に対してはクロックＣＫ３、基本回路１７−３に対してはクロックＣＫ１というように、各基本回路の第１の入力端子ＩＮ１に入力されるクロックをｉ番目の基本クロックＣＫｉとすると、第２の入力端子ＩＮ２にはクロックＣＫｉ＋１が入力される。但し、ｉ＝３のときは、ＩＮ２にはクロックＣＫ１が入力される。
【００２６】
第３の入力端子ＩＮ３は、１番目の基本回路１７−１を除いては、前段の基本回路の出力端子ＯＵＴと接続される。基本回路１７−１には、パルスＣＫＳが入力される。
【００２７】
第４の入力端子ＩＮ４は、３２０番目の基本回路１７−３２０を除いては、次段の基本回路の出力端子ＯＵＴと接続される。基本回路１７−３２０には、パルスＣＫＥが入力される。
【００２８】
ＶＧＨ入力端子は、全ての基本回路共通でハイレベル電圧ＶＧＨが、ＶＧＬ入力端子は同様にローレベル電圧ＶＧＬが接続される。
【００２９】
出力端子ＯＵＴは、前述したように互いの基本回路に接続されるとともに、対応するゲート線５に各々接続される。
【００３０】
図３は、図２における基本回路の回路構成を示す図である。この基本回路１７は、ゲート線駆動回路１４とタイミング制御回路１５と保持素子制御回路１６とから構成される。
【００３１】
ゲート線駆動回路１４は、ゲート線充電素子Ｔ１とゲート線保持素子Ｔ２とゲート線放電素子Ｔ３と容量Ｃ１とから構成される。
【００３２】
ゲート線充電素子Ｔ１の第１の端子は、第１の入力端子ＩＮ１に接続され、ゲート端子は、容量Ｃ１の第１の端子及びノードＮ１に接続され、第２の端子は、ゲート線保持素子Ｔ２の第１の端子、ゲート線放電素子Ｔ３の第１の端子及び容量Ｃ１の第２の端子に接続されると共に、出力端子ＯＵＴに接続される。
【００３３】
ゲート線保持素子Ｔ２のゲート端子は、ノードＮ２に接続され、第２の端子は、ローレベル電圧ＶＧＬに接続される。
【００３４】
ゲート線放電素子Ｔ３のゲート端子は、第４の入力端子ＩＮ４に接続され、第２の端子は、ローレベル電圧ＶＧＬに接続される。
【００３５】
タイミング制御回路１５は、ＧＤＣ充電素子Ｔ４とＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８とから構成される。
【００３６】
ＧＤＣ充電素子Ｔ４の第１の端子は、ハイレベル電圧入力端子ＶＧＨに接続され、ゲート端子は、第３の入力端子ＩＮ３に接続され、第２の端子は、ノードＮ１に接続される。
【００３７】
ＧＤＣ放電素子Ｔ５の第１の端子は、ノードＮ１に接続され、ゲート端子は、第４の入力端子ＩＮ４に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００３８】
ＧＤＣ保持素子Ｔ８の第１の端子は、ノードＮ１に接続され、ゲート端子は、ノードＮ２に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００３９】
保持素子制御回路１６は、セット素子Ｔ６とリセット素子Ｔ７と保持容量Ｃ２とから構成される。
【００４０】
セット素子Ｔ６の第１の端子及びゲート端子は、第２の入力端子ＩＮ２に接続され、第２の端子は、ノードＮ２、リセット素子Ｔ７の第１の端子及び保持容量Ｃ２の第１の端子に接続される。
【００４１】
リセット素子Ｔ７のゲート端子は、第３の入力端子ＩＮ３に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。保持容量Ｃ２の第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００４２】
以下の説明において、各ＭＯＳトランジスタはｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の手段を用いれば、回路設計は容易である。また、以下の説明において、Ｖｔｈ（Ｔａ）は、ＭＯＳトランジスタＴａ（ａは１〜８の整数）のしきい値電圧を示す。
【００４３】
まず、シフトレジスタ回路全体の動作について説明する前に、保持素子制御回路１６のみの動作について図４及び図５を参照しながら説明する。
【００４４】
図４は、図３に示す保持素子制御回路１６を抜き出した回路図である。図４には、動作説明の一例として、３番目のゲート線Ｇ３に対応する基本回路１７−３に含まれる保持素子制御回路１６−３を示す。図２に示したように、基本回路１７−３の第２の入力端子ＩＮ２にはクロックＣＫ１が、第３の入力端子ＩＮ３には、前段の出力Ｇ２が、各々接続されている。また、ノードＮ２が、保持素子制御回路１６の出力に相当する。
【００４５】
図４に示した保持素子制御回路１６−３の動作を、図５のタイミングチャートを参照しながら説明する。図５には、基本回路１７−３の入出力のうち、保持素子制御回路１６−３に関係する２つの入力として、第２の入力端子ＩＮ２と第３の入力端子ＩＮ３、及び、出力に相当するノードＮ２の波形を示す。
【００４６】
第２の入力端子ＩＮ２に入力される第１の基本クロックＣＫ１は、３相の基本クロックの１つであり、図５に示す時間ｔ０、ｔ３、ｔ６、ｔ９……で立ち上がり、時間ｔ１、ｔ４、ｔ７、ｔ１０……で立ち下がる波形である。
【００４７】
２番目のゲート線Ｇ２に接続される第３の入力ＩＮ３は、時間ｔ１で立ち上がり、時間ｔ２で立ち下がる波形である。
【００４８】
保持素子制御回路１６の出力に相当するノードＮ２の電圧は、多くの時間Ｈレベルである。これは、第２の入力端子ＩＮ２に接続された基本クロックＣＫ１がＨレベルとなる度に、ダイオード接続されたセット素子Ｔ６を通じて、ノードＮ２の電圧は、概ね（ＶＧＨ−Ｖｔｈ（Ｔ６））となり、この電圧は保持容量Ｃ２によって保持されるためである。
【００４９】
第２の入力端子ＩＮ２がＬレベルの間は、セット素子Ｔ６はオフ状態であり、保持容量Ｃ２の働きでノードＮ２はＨレベルを保つ。保持容量Ｃ２によって状態を保持するため、第２の入力端子ＩＮ２がＬレベルである時間が長いと、リーク電流による出力低下が生じるが、図５より分かるように、その期間は高々２クロック分であるので、問題にならない。
【００５０】
ノードＮ２の電圧がＬレベルとなるのは、第３の入力端子ＩＮ３にＨレベルが入力されるときである。第３の入力端子ＩＮ３がＨレベルになると、リセット素子Ｔ７がオン状態となり、ノードＮ２とローレベル電圧ＶＧＬを接続する。このとき、第２の入力端子ＩＮ２に入力される基本クロックＣＫ１はＬレベルであるため、セット素子Ｔ６はオフ状態となっている。このため、ノードＮ２の電圧は、ほぼＶＧＬとなる。この状態は、第３の入力端子ＩＮ３がＬレベルとなった後も、次に第２の入力端子ＩＮ２がＨレベルとなるまで継続する。
【００５１】
以上説明したように、本発明の保持素子制御回路１６においては、第２の入力端子ＩＮ２と第３の入力端子ＩＮ３が同時にＨレベルにならないよう構成されているので、不要な電流を消費することなく所望の出力を得ることができる。
【００５２】
ＤＣストレスについては、セット素子Ｔ６は、３端子全ての電圧が、常にほぼ同じ値をとるため、ＤＣストレスはほとんどない。リセット素子Ｔ７については、第３の入力端子ＩＮ３にＨレベルが入力される時にＤＣストレスがかかるが、そのデューティは１／（ゲート線数＋帰線期間）であり、通常、数百分の１程度のごく小さい値である。
【００５３】
図６に、保持素子制御回路１６の別の実施例を示す。セット素子Ｔ６の第１の端子の接続先が、第２の入力ＩＮ２から、ハイレベル電圧ＶＧＨに変更されただけで、動作原理や出力波形等は、図４及び図５に示したものと同一である。
【００５４】
次に、シフトレジスタ回路全体の動作を図７のタイミングチャートを用いて説明する。動作の一例として、３番目のゲート線Ｇ３に接続される基本回路１７−３におけるノードＮ１とノードＮ２、及び、出力ＯＵＴの波形を示す。
【００５５】
図２に示すように、基本回路１７−３の第１の入力端子ＩＮ１にはクロックＣＫ３が、第２の入力端子ＩＮ２にはクロックＣＫ１が、第３の入力端子ＩＮ３には、前段の基本回路１７−２の出力端子ＯＵＴ（Ｇ２）が、第４の入力端子ＩＮ４には、後段の基本回路１７−４の出力端子ＯＵＴ（Ｇ４）が、各々接続されている。
【００５６】
本発明の表示装置は、ゲート線数３２０本、帰線期間は１６本分である。このため図７に示すｔ０〜ｔ３１９までが走査期間、ｔ３２０〜ｔ３３５までが帰線期間となる。図７に示す時間ｔ０から１走査期間が開始される。
【００５７】
時間ｔ０において、基本回路１７−３の第２の入力端子ＩＮ２に接続された基本クロックＣＫ１がＨレベルとなる。そうすると、ダイオード接続されたセット素子Ｔ６がオン状態となり、ノードＮ２の電圧は概ね（ＶＧＨ−Ｖｔｈ（Ｔ６））となり、ゲート線保持素子Ｔ２及びＧＤＣ保持素子Ｔ８はオン状態となる。ゲート線保持素子Ｔ２がオン状態となると、出力端子ＯＵＴがローレベル電圧入力端子ＶＧＬと接続され、出力端子ＯＵＴの電圧はＶＧＬとなる。同様に、ＧＤＣ線保持素子Ｔ８がオン状態となると、ノードＮ１がローレベル電圧入力端子ＶＧＬと接続され、ノードＮ１の電圧はＶＧＬとなる。
【００５８】
次の時間ｔ１において、前段のゲート線の出力Ｇ２がＨレベルとなる。これによって、リセット素子Ｔ７がオン状態となる。リセット素子Ｔ７がオン状態となることによって、ノードＮ２をローレベル電圧ＶＧＬと接続し、ノードＮ２の電圧はＬレベルとなる。これによって、ゲート線保持素子Ｔ２はオフ状態となる。このとき、出力端子ＯＵＴは、オン状態のゲート線充電素子Ｔ１を通して、第１の入力ＩＮ１と接続される。このとき第１の入力ＩＮ１に接続されているクロックＣＫ３はＬレベルであるので、出力端子ＯＵＴはＬレベルとなる。同時に、ＧＤＣ保持素子Ｔ８もオフ状態となるとともに、ＧＤＣ充電素子Ｔ４がオン状態となる。このとき、ノードＮ１の電圧は（ＶＧＨ−Ｖｔｈ（Ｔ４））となり、容量Ｃ１をこの電圧に充電するとともに、ゲート線充電素子Ｔ１はオン状態となる。
【００５９】
次の時間ｔ２において、第１の入力ＩＮ１のクロックＣＫ３がＨレベルとなる。このとき、容量Ｃ１による容量結合によって、ノードＮ１の電圧は、次式（１）となる。
【００６０】
（ＶＧＨ−Ｖｔｈ（Ｔ４））＋ＶＧＨ（ＣＢ／（ＣＢ＋ＣＳ））………（１）
【００６１】
ここで、ＣＢはＣ１の容量値であり、ＣＳは寄生容量の容量値を示す。寄生容量としては、例えば、ＧＤＣ充電素子Ｔ４、ＧＤＣ放電素子Ｔ５及びＧＤＣ保持素子Ｔ８の寄生容量がある。容量Ｃ１の容量値ＣＢを、寄生容量ＣＳを勘案して、しきい値による電圧低下をカバーできるような値に設定しておくと、ゲート線充電素子Ｔ１のゲート端子の電圧は、ＶＧＨよりも高い値となり、出力端子ＯＵＴ（Ｇ３）にはＶＧＨが出力される。
【００６２】
次の時間ｔ３において、次段の出力端子Ｇ４がＨレベルとなり、第４の入力端子ＩＮ４に入力される。すると、ゲート線放電素子Ｔ３はオン状態となり、Ｈレベルにある出力端子ＯＵＴとローレベル電圧ＶＧＬを接続し、出力端子ＯＵＴをＬレベルに引き下げる働きをする。同時に、ＧＤＣ放電素子Ｔ５がオン状態となり、ノードＮ１の電圧をＬレベルまで引き下げ、ゲート線充電素子Ｔ１をオフ状態とする。
【００６３】
また、この時間ｔ３において、第２の入力ＩＮ２に接続されたＣＫ１も同時にＨレベルとなり、先に説明したようにノードＮ２がＨレベルとなる。すると、ゲート線保持素子Ｔ２はオン状態となり、出力端子ＯＵＴとローレベル電圧入力ＶＧＬを接続する。このように、ゲート線放電素子Ｔ３とゲート線保持素子Ｔ２によって、ゲート線出力端子ＯＵＴはＶＧＬレベルとなる。同時に、ＧＤＣ線保持素子Ｔ８はオン状態となり、ノードＮ１とローレベル電圧入力ＶＧＬを接続する。このように、ＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８によってノードＮ１はＶＧＬレベルとなり、次に第３の入力端子ＩＮ３がＨレベルとなるまで、出力端子ＯＵＴはＬレベルを保つ。
【００６４】
次の時間ｔ４では、次段の出力端子Ｇ４がＬレベルとなり、第４の入力端子ＩＮ４もＬレベルとなる。すると、ゲート線放電素子Ｔ３とＧＤＣ放電素子Ｔ５はともにオフ状態となる。このため、ゲート線放電素子Ｔ３とＧＤＣ放電素子Ｔ５にかかるＤＣストレスのデューティは１／３３６に過ぎず、しきい値シフトを抑制できる。ゲート線放電素子Ｔ３とＧＤＣ放電素子Ｔ５がオフ状態となっても、ノードＮ２は依然としてＨレベルであるため、ゲート線保持素子Ｔ２はオンのままであり、ゲート線のＬレベル安定化に貢献する。このノードＮ２は、次に第３の入力端子ＩＮ３がＨレベルになるまでの間、Ｈレベルを保つ。同様に、ＧＤＣ保持素子Ｔ８もオン状態であるので、ノードＮ１を安定にＬレベルに保つ。以下、同様の動作を繰り返して走査が進行していく。
【００６５】
なお、図２に示す１番目のゲート線Ｇ１に接続される基本回路１７−１における第３の入力端子ＩＮ３については、前段のゲート線が存在しないため、補助パルスＣＫＳを接続する。この補助パルスＣＫＳは時間ｔ３３５で立ち上がり、ｔ０で立ち下がる波形である。同様に３２０番目のゲート線Ｇ３２０に接続される基本回路１７−３２０における第４の入力端子ＩＮ４においては、後段のゲート線が存在しないため、補助パルスＣＫＥが接続される。ＣＫＥは時間ｔ３２０で立ち上がり、ｔ３２１で立ち下がる波形である。
【００６６】
また、図３に示すゲート線放電素子Ｔ３はＨレベルにあるゲート線を速やかにＬレベルに引き下げなければならない。そのため、強い駆動能力が必要とされる。このような素子では、しきい値シフトの進行によって、性能が劣化することを極力避けなければならない。本実施例におけるゲート線放電素子Ｔ３のＤＣストレスデューティは１／３３６と微小であり、劣化を防止できる。一方、ゲート線保持素子Ｔ２のＤＣストレスデューティは、ほぼ１に近い値となるが、このゲート線保持素子Ｔ２の役割は、ゲート線放電素子Ｔ３によってＬレベルに引き下げられた状態を保持しておく役割のため、しきい値シフトによる性能劣化はある程度許容される。これは、ＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８についても同様のことがいえる。
【００６７】
図８に、図３に示すタイミング制御回路１５の別の実施例を示す。図３において、ハイレベル電圧ＶＧＨに接続されていたＧＤＣ充電素子Ｔ４の第１の端子を、ゲート端子と同様に、第１の入力端子ＩＮ１に接続したものである。動作原理や出力波形等は、図３及び図７で説明したものと同一であるので省略する。
【実施例２】
【００６８】
図３に示した例では、１つの保持素子制御回路１６を用いて、ゲート線保持素子Ｔ２とＧＤＣ保持素子Ｔ８を制御しているが、これを、図９に示すように、ゲート線保持素子Ｔ２を制御するゲート線保持素子制御回路１９とＧＤＣ保持素子Ｔ８を制御するＧＤＣ保持素子制御回路１８との２つの第１、第２の保持素子制御回路で構成することも考えられる。ゲート線保持素子制御回路１９とＧＤＣ保持素子制御回路１８は、図４又は図６に示した保持素子制御回路１６−３又は保持素子制御回路１６−３’と同様の構造及び動作原理を有するため、詳細な説明は割愛する。
【実施例３】
【００６９】
図３に示した基本回路１７においては、ＧＤＣ保持素子Ｔ８がオフ状態となるためには、第３の入力端子ＩＮ３がＨレベルになることにより、リセット素子Ｔ７がオン状態となり、保持容量Ｃ２の電荷を放電し、ＧＤＣ保持素子Ｔ８をオフするという経路を取るのに対し、ＧＤＣ充電素子Ｔ４がオン状態となるには、第３の入力端子ＩＮ３がＨレベルとなればよい。このため、ＧＤＣ保持素子Ｔ８が十分なオフ状態となる前に、ＧＤＣ充電素子Ｔ４がオン状態になってしまう事態が考えられる。このような状態になると、一瞬だけ、ハイレベル電圧ＶＧＨから、ローレベル電圧ＶＧＬに向かって、電流が流れてしまい、望ましくない。これを確実に防止するためには、ＧＤＣ充電素子Ｔ４がオン状態となる前に、確実にＧＤＣ保持素子Ｔ８がオフ状態となっている必要がある。その場合の実施例を以下に示す。
【００７０】
図１０は、シフトレジスタ回路の別の実施例を示すブロック図である。シフトレジスタ回路１１は、基本回路１７を複数段接続して構成される。先の実施例と同様に、基本回路は基本回路１７−１から基本回路１７−３２０まで存在する。各基本回路は、入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、及び、ローレベル電圧ＶＧＬ、ハイレベル電圧ＶＧＨ、出力端子ＯＵＴを有する。
【００７１】
シフトレジスタ回路１１に入力されるシフトレジスタ制御信号群１２は、以下の９つである。４相の互いに位相の異なる基本クロックＣＫ１〜ＣＫ４、補助信号として、補助パルスＣＫＳ１、補助パルスＣＫＳ２及び補助パルスＣＫＥ、及び、ハイレベル電圧ＶＧＨとローレベル電圧ＶＧＬである。
【００７２】
基本回路１７−１の第１の入力端子ＩＮ１には、クロックＣＫ１が接続され、以下、基本回路１７−２の入力端子ＩＮ１にはクロックＣＫ２が、基本回路１７−３の入力端子ＩＮ１にはクロックＣＫ３が、基本回路１７−４の入力端子ＩＮ１にはクロックＣＫ４が、基本回路１７−５の入力端子ＩＮ１にはクロックＣＫ１が、というように、第１の入力端子ＩＮ１は、各クロックに順次接続される。
【００７３】
第２の入力端子ＩＮ２は、基本回路１７−１に対してはクロックＣＫ２、基本回路１７−２に対してはクロックＣＫ３、基本回路１７−３に対してはクロックＣＫ４、基本回路１７−４に対してはクロックＣＫ１というように、各基本回路の第１の入力端子ＩＮ１に入力されるクロックを、ｉ番目の基本クロックＣＫｉとすると、第２の入力端子ＩＮ２にはクロックＣＫｉ＋１が入力される。ただし、ｉ＝４のときは、第２の入力端子ＩＮ２にはクロックＣＫ１が入力される。
【００７４】
第３の入力端子ＩＮ３は、１番目の基本回路１７−１を除いては、前段の基本回路の出力端子ＯＵＴと接続される。基本回路１７−１には、パルスＣＫＳ２が入力される。
【００７５】
第４の入力端子ＩＮ４は、３２０番目の基本回路１７−３２０を除いては、次段の基本回路の出力端子ＯＵＴと接続される。基本回路１７−３２０には、パルスＣＫＥが入力される。
【００７６】
第５の入力端子ＩＮ５は、１番目の基本回路１７−１と２番目の基本回路１７−２を除いては、２段前の基本回路の出力端子ＯＵＴと接続される。基本回路１７−１には補助パルスＣＫＳ１が入力され、基本回路１７−２には補助パルスＣＫＳ２が入力される。
【００７７】
ＶＧＨ入力端子には、全ての基本回路共通でハイレベル電圧ＶＧＨが入力され、ＶＧＬ入力端子には、ハイレベル電圧ＶＧＬが入力される。
【００７８】
出力端子ＯＵＴは、前述したように互いの基本回路に接続されるとともに、ゲート線に接続される。
【００７９】
図１１は、図１０における基本回路の回路構成を示す図である。この基本回路１７は、ゲート線駆動回路１４とタイミング制御回路１５とゲート線保持素子制御回路１９とＧＤＣ保持素子制御回路１８とから構成される。
【００８０】
ゲート線駆動回路１４は、ゲート線充電素子Ｔ１とゲート線保持素子Ｔ２とゲート線放電素子Ｔ３と容量Ｃ１とから構成される。
【００８１】
ゲート線充電素子Ｔ１の第１の端子は、第１の入力端子ＩＮ１に接続され、ゲート端子は、容量Ｃ１の第１の端子及びノードＮ１に接続され、第２の端子は、ゲート線保持素子Ｔ２の第１の端子、ゲート線放電素子Ｔ３の第１の端子及び容量Ｃ１の第２の端子に接続されると共に、出力端子ＯＵＴに接続される。
【００８２】
ゲート線保持素子Ｔ２のゲート端子は、ノードＮ２に接続され、第２の端子は、ローレベル電圧ＶＧＬに接続される。
【００８３】
ゲート線放電素子Ｔ３のゲート端子は、第４の入力端子ＩＮ４に接続され、第２の端子は、ローレベル電圧ＶＧＬに接続される。
【００８４】
タイミング制御回路１５は、ＧＤＣ充電素子Ｔ４とＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８とから構成される。
【００８５】
ＧＤＣ充電素子Ｔ４の第１の端子は、ハイレベル電圧入力端子ＶＧＨに接続され、ゲート端子は、第３の入力端子ＩＮ３に接続される。第２の端子は、ノードＮ１、ＧＤＣ放電素子Ｔ５の第１の端子及びＧＤＣ保持素子素子Ｔ８の第１の端子に接続される。
【００８６】
ＧＤＣ放電素子Ｔ５のゲート端子は、第４の入力端子ＩＮ４に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００８７】
ＧＤＣ保持素子Ｔ８のゲート端子は、ノードＮ３に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００８８】
ゲート線保持素子制御回路１９は、セット素子Ｔ６とリセット素子Ｔ７と保持容量Ｃ２とから構成される。
【００８９】
セット素子Ｔ６の第１の端子及びゲート端子は、第２の入力端子ＩＮ２に接続され、第２の端子は、ノードＮ２、リセット素子Ｔ７の第１の端子及び保持容量Ｃ２の第１の端子に接続される。
【００９０】
リセット素子Ｔ７のゲート端子は、第３の入力端子ＩＮ３に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００９１】
保持容量Ｃ２の第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００９２】
ＧＤＣ保持素子制御回路１８は、セット素子Ｔ９とリセット素子Ｔ１０と保持容量Ｃ３とから構成される。
【００９３】
セット素子Ｔ９の第１の端子及びゲート端子は、第２の入力端子ＩＮ２に接続され、第２の端子は、ノードＮ３、リセット素子Ｔ１０の第１の端子、保持容量Ｃ３の第１の端子に接続される。
【００９４】
リセット素子Ｔ１０のゲート端子は、第５の入力端子ＩＮ５に接続され、第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００９５】
保持容量Ｃ３の第２の端子は、ローレベル電圧入力端子ＶＧＬに接続される。
【００９６】
図１１に示す基本回路１７の動作を図１２のタイミングチャートを用いて説明する。動作の一例として、図１０に示す３番目のゲート線Ｇ３に接続される基本回路１７−３におけるノードＮ１、ノードＮ２、ノードＮ３、及び、出力ＯＵＴの波形を示す。
【００９７】
図１１に示すように、基本回路１７−３の第１の入力端子ＩＮ１には、クロックＣＫ３が入力され、第２の入力端子ＩＮ２には、クロックＣＫ４が入力され、第３の入力端子ＩＮ３には、前段の基本回路１７−２の出力端子ＯＵＴ（Ｇ２）が接続され、第４の入力端子ＩＮ４には、後段の基本回路１７−４の出力端子ＯＵＴ（Ｇ４）が接続され、第５の入力端子ＩＮ５には、２段前の基本回路１７−１の出力端子ＯＵＴ（Ｇ１）が接続されている。
【００９８】
図１２に示す時間ｔ０から１走査期間が開始される。この時間ｔ０までの時間は、ＧＤＣ保持素子制御回路１８の働きによって、ノードＮ３はＨレベルに安定に保たれている。このノードＮ３がＨレベルであるので、ＧＤＣ保持素子Ｔ８はオン状態であり、ノードＮ１を安定にＬレベルに保つ。同様に、ゲート線保持素子制御回路１９の働きによって、ノードＮ２はＨレベルに安定に保たれているため、ゲート線保持素子Ｔ２はオン状態であり、出力ＯＵＴはＬレベルに安定に保たれている。
【００９９】
次に時間ｔ０において、１番目のゲート線Ｇ１の出力がＨレベルとなる。３番目のゲート線Ｇ３に対応する基本回路１７−３の第５の入力端子ＩＮ５は、ゲート線Ｇ１に接続されているため、ＧＤＣ保持素子制御回路１８内のリセット素子Ｔ１０はオン状態となる。リセット素子Ｔ１０がオン状態となることによって、ノードＮ３をローレベル電圧ＶＧＬと接続し、ノードＮ３の電圧は概ねＶＧＬとなり、ＧＤＣ保持素子Ｔ８をオフ状態とする。
【０１００】
次の時間ｔ１において、前段のゲート線の出力Ｇ２がＨレベルとなる。これによって、ＧＤＣ充電素子Ｔ４はオン状態となる。すると、ノードＮ１の電圧は（ＶＧＨ−Ｖｔｈ（Ｔ４））となり、容量Ｃ１をこの電圧に充電するとともに、ゲート線充電素子Ｔ１はオン状態となる。また、同時にゲート線保持素子制御回路１９内のリセット素子Ｔ７もオン状態となる。リセット素子Ｔ７がオン状態となることによって、ノードＮ２をローレベル電圧ＶＧＬと接続し、ノードＮ２の電圧は概ねＶＧＬとなる。これによって、ゲート線保持素子Ｔ２はオフ状態となる。このとき、出力端子ＯＵＴは、オン状態のゲート線充電素子Ｔ１を通して、第１の入力ＩＮ１と接続される。このとき第１の入力ＩＮ１に接続されているクロックＣＫ３はＬレベルであるので、出力端子ＯＵＴはＬレベルとなる。
【０１０１】
次の時間ｔ２において、クロックＣＫ３がＨレベルとなる。このときノードＮ１の電圧は、前述したように、次式（１）となる。
【０１０２】
（ＶＧＨ−Ｖｔｈ（Ｔ４））＋ＶＧＨ（ＣＢ／（ＣＢ＋ＣＳ））………（１）
【０１０３】
次の時間ｔ３において、次段の出力端子Ｇ４がＨレベルとなり、第４の入力端子ＩＮ４に入力される。すると、ゲート線放電素子Ｔ３はオン状態となり、Ｈレベルにある出力端子ＯＵＴとローレベル電圧ＶＧＬを接続し、Ｌレベルに引き下げる働きをする。同時に、同じく、第４の入力端子ＩＮ４がゲート端子に接続されているＧＤＣ放電素子Ｔ５がオン状態となり、ノードＮ１の電圧をＶＧＬレベルまで引き下げ、ゲート線充電素子Ｔ１をオフ状態とする。
【０１０４】
また、この時間ｔ３において、第２の入力ＩＮ２に接続されたＣＫ４も同時にＨレベルとなり、先に説明したように、ノードＮ２もＨレベルとなる。すると、ゲート線保持素子Ｔ２はオン状態となり、出力端子ＯＵＴとローレベル電圧ＶＧＬを接続する。同様に、ノードＮ３もＨレベルとなり、ＧＤＣ保持素子Ｔ８がオン状態となり、ノードＮ１とローレベル電圧ＶＧＬを接続する。ゲート線放電素子Ｔ３とゲート線保持素子Ｔ２によって、ゲート線出力ＯＵＴはＶＧＬレベルとなるとともに、ＧＤＣ放電素子Ｔ５とＧＤＣ保持素子Ｔ８によって、ノードＮ１もＶＧＬレベルとなる。次に第３の入力端子ＩＮ３がＨレベルとなるまで、ノードＮ１と出力端子ＯＵＴは安定にＬレベルを保つ。この後の動作は、先に説明した通りなので割愛する。
【０１０５】
これまで説明したように、２段前の基本回路の出力を利用することにより、ＧＤＣ充電素子Ｔ４がオン状態となる前に、ＧＤＣ保持素子Ｔ８を確実にオフ状態にすることができ、貫通電流の発生を防止できる。
【実施例４】
【０１０６】
これまでは、シフトレジスタ回路を表示部の片側に配置する場合について説明してきたが、本実施例では、表示部の両側に配置する例について説明する。
【０１０７】
図１３に、その場合の表示装置の概略図を示す。この表示装置は、表示部１と信号線ドライバ２とゲート線ドライバ１３とからなり、ゲート線ドライバ１３は、表示部１の一方の片側に設けたシフトレジスタ回路１１Ａと、表示部１の他方の片側に設けたシフトレジスタ回路１１Ｂと、及び、シフトレジスタ制御回路３とからなる。
【０１０８】
シフトレジスタ回路１１Ａは、奇数ラインを、シフトレジスタ回路１１Ｂは、偶数ラインを各々駆動するよう構成されている。このように構成することにより、ガラス基板上に形成される回路の信号線方向の配置幅を広げることが可能になり、レイアウトの自由度が向上する。また、走査線方向の配置幅の縮小に利用してもよい。
【０１０９】
図１３では、信号線ドライバ２と、シフトレジスタ制御回路３を個別に描いているが、信号線ドライバ２とシフトレジスタ制御回路３の機能を１つのＩＣに集積した１チップのドライバＩＣを用いることも考えられる。
【０１１０】
図１４に、シフトレジスタ回路１１Ａ及び１１Ｂのブロック図を示す。各基本回路の接続関係は、図１０に示したものと同一であるので、詳細な説明は省略する。また、各基本回路の回路構成も、図１０に示したものと同一である。ただし、図１４に示すように両側配置とすることによって、各基本回路の第５の入力端子ＩＮ５に入力される２段前の基本回路の出力が、自段のすぐ上に位置することになるため、この配線が簡単になるという利点がある。また、第３の入力端子ＩＮ３に入力される前段の基本回路の出力端子ＯＵＴからの配線は、表示部のゲート配線５の機能を兼ねるよう構成されている。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る表示装置の実施例の全体概略図
【図２】図１に示すシフトレジスタ回路１１のブロック図
【図３】図２に示すシフトレジスタ回路１１の基本回路図
【図４】図３に示す保持素子制御回路１６の回路図
【図５】図４に対応するタイミングチャート
【図６】図３に示す保持素子制御回路１６の他の実施例を示す回路図
【図７】図３に対応するタイミングチャート
【図８】図３に示すタイミング制御回路１５の他の実施例を示す回路図
【図９】本発明に係るシフトレジスタ回路の他の基本回路を示す回路図
【図１０】本発明に係るシフトレジスタ回路の他の実施例を示すブロック図
【図１１】図１０に示すシフトレジスタ回路１１の基本回路図
【図１２】図１１に対応するタイミングチャート
【図１３】本発明に係る表示装置の他の実施例の全体概略図
【図１４】図１３に示すシフトレジスタ回路１１Ａ、１１Ｂのブロック図
【符号の説明】
【０１１２】
１…表示部、２…信号線ドライバ、３…シフトレジスタ制御回路、４…画素部、５…ゲート線、６…信号線、７…ＴＦＴ、８…画素電極、９…液晶層、１０…対向電極、１１…シフトレジスタ回路、１２…シフトレジスタ制御信号群、１３…ゲート線ドライバ、１４…ゲート線駆動回路、１５、１５’…タイミング制御回路、１６…保持素子制御回路、１７…基本回路、１８…ＧＤＣ保持素子制御回路（第１の保持素子制御回路）、１９…ゲート線保持素子制御回路（第２の保持素子制御回路）
【図１】
0004644087.tif 000002
【図２】
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【図３】
0004644087.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004644087.tif 000008
【図８】
0004644087.tif 000009
【図９】
0004644087.tif 000010
【図１０】
0004644087.tif 000011
【図１１】
0004644087.tif 000012
【図１２】
0004644087.tif 000013
【図１３】
0004644087.tif 000014
【図１４】
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