(57)【特許請求の範囲】
【請求項１】
仮想接地方式でビット線が接続された不揮発性の複数のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う読み出しセルの一端に接続された第１ビット線に、放電電圧を印加する放電電圧印加回路と、
上記読み出しセルの他端及び上記読み出しセルに隣接する隣接セルの一端に接続された第２ビット線に、第１プリチャージ電圧を印加し、上記隣接セルの他端に接続された第３ビット線に、第２プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線に接続されて、上記第２ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第２プリチャージ電圧が第１プリチャージ電圧よりも高いことを特徴とする半導体記憶装置。
【請求項２】
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う第１読み出しセルの一端と、読み出しを行う第２読み出しセルの他端とに接続された第１ビット線に、放電電圧を印加する放電電圧印加回路と、
上記第１読み出しセルの他端及び上記第１読み出しセルの他端側に隣接する第１隣接セルの一端に接続された第２ビット線に、第１プリチャージ電圧を印加し、上記第１隣接セルの他端に接続された第３ビット線に、第２プリチャージ電圧を印加し、上記第２読み出しセルの一端及び上記第２読み出しセルの一端側に隣接する第２隣接セルの他端に接続された第４ビット線に、第３プリチャージ電圧を印加し、上記第２隣接セルの一端に接続された第５ビット線に、第４プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第４ビット線に接続されて、上記第２ビット線および上記第４ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第２プリチャージ電圧が第１プリチャージ電圧よりも高く、かつ、上記第４プリチャージ電圧が第３プリチャージ電圧よりも高いことを特徴とする半導体記憶装置。
【請求項３】
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは４以上の偶数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第（ｎ／２）プリチャージ電圧がこの順に高く、上記第（ｎ／２）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。
【請求項４】
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは５以上の奇数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第ｋ（ｋは２以上（ｎ−１）／２以下の自然数）プリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。
【請求項５】
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは６以上の偶数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第ｋ（ｋは２以上ｎ／２−１以下の自然数）プリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高いことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体記憶装置において、
上記第１ビット線に接続されて情報が読み出されるメモリセルに接続された他のビット線の容量値よりも、この他のビット線に接続されて上記情報が読み出されるメモリセルに隣接するメモリセルの上記他のビット線と異なるビット線の容量値を大きくする容量増大部を備えることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記容量増大部は、トランジスタであることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体記憶装置において、
上記メモリセルは、複数の情報蓄積ノードを有することを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれか１つに記載の半導体記憶装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを備える半導体記憶装置に関し、より詳しくは、仮想接地方式でビット線に接続されて共通のワード線に接続された複数のメモリセルに対して、同時に複数個のメモリセルの読み出しを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータストレージ用、あるいは、コードストレージ用の半導体記憶装置として、電源の切断や電池の消耗によっても記憶情報が消えない不揮発性メモリ（例えばフラッシュメモリ）が多用されている。
【０００３】
これらの半導体記憶装置としては、記憶容量を削減することなく小型化を行うために、メモリセルのアレイ構成に仮想接地方式を採用しているものが多い。しかし、仮想接地方式を採用した場合、同一ワード線で選択される隣接メモリセルが互いにビット線を共用するので、読み出しを行うメモリセルに、隣接メモリセルから電流が流れ込む。したがって、隣接メモリセルの状態（プログラムかイレースか）によって、読み出しを行うメモリセルを流れる読み出し電流が干渉を受け、読み出しマージンが少なくなっていた。
【０００４】
そこで、従来、アレイを幾つかの領域に分割し、各領域において仮想接地方式によってビット線で互いに接続されるメモリセルの個数を４個、８個又は１６個等に抑え、このアレイの領域毎に、１個ずつメモリセルの情報の読み出し行う半導体記憶装置が提案されている（例えば特開２００４−２５３１１５号公報：特許文献１参照）。
【０００５】
しかしながら、上記従来の半導体記憶装置は、アレイを分割するための分離領域が必要になるので、この分離領域の設置によって大型化を招くという問題がある。
【特許文献１】特開２００４−２５３１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、仮想接地方式であるにもかかわらず、アレイの分割が不要で小型化が可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体記憶装置は、
仮想接地方式でビット線が接続された不揮発性の複数のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う読み出しセルの一端に接続された第１ビット線に、放電電圧を印加する放電電圧印加回路と、
上記読み出しセルの他端及び上記読み出しセルに隣接する隣接セルの一端に接続された第２ビット線に、第１プリチャージ電圧を印加し、上記隣接セルの他端に接続された第３ビット線に、第２プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線に接続されて、上記第２ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第２プリチャージ電圧が第１プリチャージ電圧よりも高い
ことを特徴としている。
【０００８】
上記構成によれば、上記読み出しセルの情報を読み出す際、上記放電電圧印加回路によって、上記第１ビット線に放電電圧が印加される。この第１ビット線に放電電圧が印加される場合、プリチャージ電圧印加回路によって第２ビット線に印加される第１プリチャージ電圧よりも、第３ビット線に印加される第２プリチャージ電圧の方が高い。これにより、上記読み出しセルを流れる電流に対する隣接セルによる干渉が減少し、読み出しセルの読み出しマージンが増大する。したがって、この半導体記憶装置は、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になり、メモリセルアレイを分割するための分離領域が不要になるので、小型化とコストダウンを行うことができる。
【０００９】
本発明の他の側面による半導体記憶装置は、
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルのうち、読み出しを行う第１読み出しセルの一端と、読み出しを行う第２読み出しセルの他端とに接続された第１ビット線に、放電電圧を印加する放電電圧印加回路と、
上記第１読み出しセルの他端及び上記第１読み出しセルの他端側に隣接する第１隣接セルの一端に接続された第２ビット線に、第１プリチャージ電圧を印加し、上記第１隣接セルの他端に接続された第３ビット線に、第２プリチャージ電圧を印加し、上記第２読み出しセルの一端及び上記第２読み出しセルの一端側に隣接する第２隣接セルの他端に接続された第４ビット線に、第３プリチャージ電圧を印加し、上記第２隣接セルの一端に接続された第５ビット線に、第４プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第４ビット線に接続されて、上記第２ビット線および上記第４ビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第２プリチャージ電圧が第１プリチャージ電圧よりも高く、かつ、上記第４プリチャージ電圧が第３プリチャージ電圧よりも高い
ことを特徴としている。
【００１０】
上記構成によれば、上記第１読み出しセル及び第２読み出しセルの情報を読み出す際、上記放電電圧印加回路によって、上記第１ビット線に放電電圧が印加される。この第１ビット線に放電電圧が印加される場合、プリチャージ電圧印加回路によって第２ビット線に印加される第１プリチャージ電圧よりも、第３ビット線に印加される第２プリチャージ電圧の方が高く、かつ、第４ビット線に印加される第３プリチャージ電圧よりも、第５ビット線に印加される第４プリチャージ電圧の方が高い。これにより、上記第１及び第２読み出しセルに流れる電流に対する第１及び第２隣接セルによる干渉が減少し、第１及び第２読み出しセルの読み出しマージンが増大する。したがって、この半導体記憶装置は、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になり、メモリセルアレイを分割するための分離領域が不要になるので、小型化とコストダウンを行うことができる。
【００１１】
本発明の他の側面による半導体記憶装置は、
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは４以上の偶数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第（ｎ／２）プリチャージ電圧がこの順に高く、上記第（ｎ／２）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
【００１２】
上記構成によれば、同一のワード線に接続された複数のメモリセルのうち、ｎ本毎に選択された第１ビット線に一端又は他端が接続されたメモリセルの情報を読み出す際、上記第１ビット線に放電電圧印加回路によって放電電圧が印加される。この第１ビット線に放電電圧が印加される場合、第２ビット線から第ｎビット線までに順次印加される第１乃至第（ｎ−１）プリチャージ電圧は、上記第１乃至第（ｎ／２）プリチャージ電圧がこの順に高く、上記第（ｎ／２）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い。これにより、上記第１ビット線に接続されて読み出すべきメモリセル（読み出しセル）を流れる電流に対する他のメモリセルによる干渉が減少し、読み出しセルの読み出しマージンが増大する。したがって、この半導体記憶装置は、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になり、メモリセルアレイを分割するための分離領域が不要になるので、小型化とコストダウンを行うことができる。
【００１３】
本発明の他の側面による半導体記憶装置は、
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは５以上の奇数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第ｋ（ｋは２以上（ｎ−１）／２以下の自然数）プリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
【００１４】
上記構成によれば、同一のワード線に接続された複数のメモリセルのうち、ｎ本毎に選択された第１ビット線に一端又は他端が接続されたメモリセルの情報を読み出す際、上記第１ビット線に放電電圧印加回路によって放電電圧が印加される。この第１ビット線に放電電圧が印加される場合、第２ビット線から第ｎビット線までに順次印加される第１乃至第（ｎ−１）プリチャージ電圧は、上記第１乃至第ｋプリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い。これにより、上記第１ビット線に接続されて読み出すべきメモリセル（読み出しセル）を流れる電流に対する他のメモリセルによる干渉が減少し、読み出しセルの読み出しマージンが増大する。したがって、この半導体記憶装置は、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になり、メモリセルアレイを分割するための分離領域が不要になるので、小型化とコストダウンを行うことができる。
【００１５】
本発明の他の側面による半導体記憶装置は、
仮想接地方式でビット線に接続された複数の不揮発性のメモリセルを含むメモリセルアレイと、
同一のワード線に接続された上記複数のメモリセルに接続された複数のビット線のうち、ｎ本（ｎは６以上の偶数）毎に選択された第１ビット線に、この第１ビット線に接続されたメモリセルを読み出すための放電電圧を印加する放電電圧印加回路と、
上記第１ビット線に隣接する第２ビット線から第ｎビット線までに、順次第１乃至第（ｎ−１）プリチャージ電圧を印加するプリチャージ電圧印加回路と、
上記第２ビット線および上記第ｎビット線に接続されて、上記第２ビット線および上記第ｎビット線の電位の変化を検出するセンスアンプと
を備え、
上記第１ビット線に放電電圧が印加されるときは、上記第１乃至第ｋ（ｋは２以上ｎ／２−１以下の自然数）プリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い
ことを特徴としている。
【００１６】
上記構成によれば、同一のワード線に接続された複数のメモリセルのうち、ｎ本毎に選択された第１ビット線に一端又は他端が接続されたメモリセルの情報を読み出す際、上記第１ビット線に放電電圧印加回路によって放電電圧が印加される。この第１ビット線に放電電圧が印加される場合、第２ビット線から第ｎビット線までに順次印加される第１乃至第（ｎ−１）プリチャージ電圧は、上記第１乃至第ｋ（ｋは２以上ｎ／２−１以下の自然数）プリチャージ電圧がこの順に高く、上記第ｋ乃至第（ｎ−ｋ）プリチャージ電圧が互いに同一であり、上記第（ｎ−ｋ）乃至第（ｎ−１）プリチャージ電圧がこの順に低く、かつ、上記第（ｎ−１）プリチャージ電圧が上記放電電圧よりも高い。これにより、上記第１ビット線に接続されて読み出すべきメモリセル（読み出しセル）を流れる電流に対する他のメモリセルによる干渉が減少し、読み出しセルの読み出しマージンが増大する。したがって、この半導体記憶装置は、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になり、メモリセルアレイを分割するための分離領域が不要になるので、小型化とコストダウンを行うことができる。
【００１７】
一実施形態の半導体記憶装置は、上記第１ビット線に接続されて情報が読み出されるメモリセルに接続された他のビット線の容量値よりも、この他のビット線に接続されて上記情報が読み出されるメモリセルに隣接するメモリセルの上記他のビット線と異なるビット線の容量値を大きくする容量増大部を備える。
【００１８】
上記実施形態によれば、上記情報が読み出される読み出しメモリセルに、この読み出しメモリセルに隣接するメモリセルから流れ込む電流を更に低減できる。したがって、上記隣接するメモリセルによる読み出し電流の干渉を、効果的に防止できる。
【００１９】
一実施形態の半導体記憶装置は、上記容量増大部は、トランジスタである。
【００２０】
上記実施形態によれば、上記トランジスタの導通を制御することにより、読み出しを行うメモリセルに対応した適切なビット線の容量値を大きくできるので、例えば、読み出し電流が流れるビット線については容量値を小さくする一方、読み出し電流が流れるビット線に隣接するビット線については容量値を大きくする等の制御を行うことにより、読み出し速度の向上と、消費電力の低減を行うことができる。
【００２１】
一実施形態の半導体記憶装置は、上記メモリセルは、複数の情報蓄積ノードを有する。
【００２２】
上記実施形態によれば、複数の情報蓄積ノードを有して多値情報を記憶するメモリセルについて、読み出しマージンの増大できるので、多値情報の読み出し精度を高くできる。また、多値情報を記憶するメモリセルを含むメモリセルアレイを、従来のように分割することなく構成できるので、半導体記憶装置のビット当たりの寸法を大幅に縮小できて、大幅な小型化を行うことができる。
【００２３】
本発明の電子機器は、上記半導体記憶装置を用いる。
【００２４】
上記構成によれば、仮想接地方式を用いるにも拘わらず小型化とコストダウンが可能な半導体記憶装置を用いるので、電子機器の小型化とコストダウンを図ることができる。
【発明の効果】
【００２５】
以上のように、本発明の半導体記憶装置は、読み出しセルの情報を読み出す際、放電電圧印加回路によって第１ビット線に放電電圧を印加し、第１ビット線に放電電圧が印加される場合は、プリチャージ電圧印加回路によって、第２ビット線に印加するプリチャージ電圧よりも高いプリチャージ電圧を第３ビット線に印加する。これにより、読み出しセルを流れる電流に対する隣接セルの干渉を低減でき、読み出しセルの読み出しマージンを増大でき、その結果、仮想接地方式を用いるにもかかわらず、メモリセルアレイの分割が不要になる。メモリセルアレイを分割するための分離領域が不要になるので、半導体記憶装置の小型化を行うことができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２７】
（第１実施形態）
図１は、本発明の実施形態の半導体記憶装置が有する複数のメモリセルについて、読み出しの際にビット線に電圧が印加される様子を、従来の半導体記憶装置と対比して示した模式図である。
【００２８】
図１のうち、図１（ａ）は従来の半導体記憶装置であり、図（ｂ）〜（ｄ）は本実施形態の半導体記憶装置である。図１（ａ）〜（ｄ）では、半導体記憶装置が備えるメモリセルアレイのうち、同一のワード線に接続されたメモリセルを抜き出して示している。
【００２９】
従来と本実施形態の半導体記憶装置は、いずれも、不揮発性のメモリセルを行列方向に配列したメモリセルアレイを備える。このメモリセルアレイは、行方向に延びると共に列方向に並んだ複数のワード線と、列方向に延びるとともに行方向に並んだ複数のビット線とを備える。上記ワード線は、同一行に並んだ複数のメモリセルのゲートに接続されている。また、上記ビット線は、同一列に並んだ複数のメモリセルのソース／ドレインに接続されている。上記メモリセルのソース／ドレインと、このメモリセルと行方向に隣接するメモリセルのソース／ドレインとを共通のビット線に接続して、仮想接地方式のメモリセルアレイを構成している。上記ビット線には、所定数のビット線に対して１つのビット線充放電回路が接続されている。このビット線充放電回路によって、上記所定数のビット線に所定の初期電圧を印加し、かつ、情報の読み出しを行うメモリセル（以下、読み出しセル）に接続された１つのビット線に、放電電圧としてのＧＮＤ電圧を印加する。このビット線放充電回路が本発明の放充電電位印加回路及びプリチャージ電圧印加回路に相当する。また、上記半導体記憶装置は、所定のワード線に制御電位を印加して、読み出しセルを導通させる行デコーダを備える。また、放電を行うビット線を選択するビット線選択回路と、このビット線選択回路で選択されたビット線の電位の変化を検出するセンスアンプを備える。
【００３０】
上記半導体記憶装置は、メモリセルに記憶された情報を以下のようにして読み出す。すなわち、上記ビット線充放電回路により、各ビット線に所定の初期電圧をプリチャージした後、読み出しセルの一端に接続された一方のビット線をＧＮＤ電位に放電する。続いて、読み出しセルの他端に接続された他方のビット線をビット線選択回路で選択して、センスアンプに接続する。そして、読み出しセルのゲートに行デコーダによって制御電圧を印加して、上記読み出しセルを導通する。これにより、上記初期電圧の他方のビット線から、読み出しセルを経由して、この読み出しセルの記憶状態に応じた読み出し電流が一方のビット線に流れて、上記他方のビット線が放電される。この他方のビット線の放電に伴う電位の変化をセンスアンプで検出し、この電位の変化に基づいて、上記読み出しセルの記憶状態を判定する。
【００３１】
本実施形態の半導体記憶装置は、従来の半導体記憶装置と、上記ビット線充放電回路がビット線に印加するプリチャージ電圧の値が異なる。
【００３２】
図１（ａ）に示した従来の半導体記憶装置では、行方向の全メモリセルのうち、２個に対して１個の割合で、メモリセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・から同時に読み出しを行う。このため、読み出しセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・の一方のビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・にＧＮＤ電圧を印加し、それ以外のビット線は、互いに同じΔＶの初期電圧にプリチャージする。この状態で、ワード線ＷＬに制御電圧を印加して全メモリセルを導通して、読み出しセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・を経由してビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・の放電を行う。このときのビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・の電圧の変化を、センスアンプで検出する。
【００３３】
図２は、読み出しセルのビット線における電圧の変化を示したグラフである。図２のグラフにおいて、縦軸が電圧（Ｖ）であり、横軸が放電時間である。図２に示すように、読み出しセルが消去状態である場合（以下、ｅセルという）と、書き込み状態である場合（以下、ｐセルという）との間で、ビット線における電位の変化プロファイルが互いに異なる。このような電位の変化プロファイルは、ビット線の寄生容量ＣＢや、メモリセルが電流を流す能力によって変わるため、図２の横軸は、任意単位（arbitrary unit：arb. unitと略称する）を用いている。なお、図２では、ビット線容量が０．５ｐＦ、初期電圧ΔＶが１．２Ｖ、メモリセルが電流を流す能力が、ｅセル：ｐセル＝１：２．６である場合の波形を示している。
【００３４】
読み出しセルの記憶状態を判定するとき、読み出しセルがｐセルである場合とｅセルである場合との間で、放電開始から同一の時刻における電位差の最大値が大きい程、読み出しマージンが大きくなって判定精度が向上する。この読み出しセルがｐセルである場合とｅセルである場合との電位差は、読み出しセルに隣接するメモリセルの記憶状態の影響を受ける。図３は、図１（ａ）に示した従来の半導体記憶装置において、読み出しセル（例えばＭＣ１）に隣接するメモリセル（例えばＭＣ２、ＭＣ３、ＭＣ４）が取り得る記憶状態に応じて、読み出しセルがｐセルである場合とｅセルである場合の電位差（ｐ−ｅ電位差）が異なる様子を示したグラフである。図３において、縦軸が上記電位差（ｐ−ｅ電位差）（Ｖ）であり、横軸が放電時間（arb. unit）である。図３には、読み出しセルに隣接する３つのメモリセル（ＭＣ２、ＭＣ３、ＭＣ４）が、各々ｐセル又はｅセルのいずれかである全ての組み合わせの８通り（２３通り）の場合を示している。各メモリセルの記憶状態を、例えば、メモリセルＭＣ２がｐセル、メモリセルＭＣ３がｅセル、及び、メモリセルＭＣ４がｐセルである場合は、「ｐｅｐ」のように示している。ここで、読み出しセルがＭＣ５の場合、図１（ａ）に示すように、干渉するメモリセルはＭＣ５の図１（ａ）において右側のＭＣ６、ＭＣ７及びＭＣ８であって、メモリセルＭＣ５の左側のＭＣ４、ＭＣ３及びＭＣ２は、ＧＮＤ電圧に固定されるビット線ＢＬ５で隔てられるため、干渉しないものとする。ビット線をＧＮＤ電圧に固定していても、ビット線の配線抵抗が大きい場合は干渉の問題が生じるが、アルミニウム等による低抵抗の配線を用いていれば、メモリセルのオン抵抗に比べて、配線抵抗は３桁以上小さいので、通常は問題にならない。
【００３５】
図３において、ｐ−ｅ電位差の最大値が最も小さいのは、隣接メモリセルＭＣ２、ＭＣ３、ＭＣ４の記憶状態が「ｅｅｅ」の場合であり、時刻ｔ１において、上記ｐ−ｅ電位差の最大値は約０．３Ｖになる。したがって、図１（ａ）の従来の半導体記憶装置では、時刻ｔ１の時点における読み出しセルのビット線（ＢＬ２）の電圧に基づいて記憶状態を判定するように、判定回路の動作タイミングを設定しておけば、最も大きな読み出しマージンが得られる。
【００３６】
これに対して、本実施形態の半導体記憶装置は、図１（ｂ）に示すように、読み出しセルの一方のビット線以外のビット線に、従来と異なる初期電圧をプリチャージする。詳しくは、行方向の全メモリセルのうち、２個に対して１個の割合でメモリセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・から同時に読み出しを行う際、読み出しセルの一方のビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・にＧＮＤ電圧を印加し、それ以外のビット線は初期電圧にプリチャージする。この初期電圧は、従来のように互いに同じΔＶではなくて、読み出しセルの他方のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・はΔＶである一方、上記読み出しセルに隣接するメモリセルの上記読み出しセルと反対側のビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・は、２ΔＶである。このような初期電圧をプリチャージすることにより、読み出しセルがｐセルである場合とｅセルである場合の電位差（ｐ−ｅ電位差）を、従来よりも増大することができる。具体的には、図４に示すように、読み出しセルに隣接するメモリセルの状態が、読み出しセルのｐ−ｅ電位差が最も小さくなる「ｅｅｅ」の場合であっても、時刻ｔ２において、約０．４Ｖの電位差が得られる。図３に示した従来の半導体記憶装置と比較すると、ｐ−ｅ電位差を約３０％増大することができる。したがって、従来よりも大幅に読み出しマージンを増大して、記憶状態の判定精度を大幅に向上できる。なお、読み出しセルの一方のビットラインにプリチャージする初期電圧は、読み出しセルの他方のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・がΔＶである一方、上記読み出しセルに隣接するメモリセルの上記読み出しセルと反対側のビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・が、２ΔＶであるのに限られない。少なくとも、読み出しセルの他方のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・よりも、読み出しセルに隣接するメモリセルの上記読み出しセルと反対側のビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・に大きい初期電圧を印加すれば、読み出しセルのｐ−ｅ電位差を増大することができる。
【００３７】
図１（ｃ）及び（ｄ）は、本実施形態の半導体記憶装置において、同一行の全メモリセルのうち、４個に対して１個の割合でメモリセルＭＣ１、ＭＣ８、ＭＣ９、・・・の読み出しを同時に行う場合、各ビット線に印加する電圧を示す図である。この場合、ＧＮＤ電圧を印加するビット線ＢＬ９に接続された２つのメモリセルＭＣ８、ＭＣ９は、互いに干渉することなく独立して読み出しを行うことができるので、８本毎に１本のビット線にＧＮＤ電圧を印加する。
【００３８】
図１（ｃ）では、読み出しセルＭＣ１の一方のビット線１を第１ビット線として、この第１ビット線にＧＮＤ電圧を印加する一方、この読み出しセルＭＣ１から順次隣り合う第２乃至第５メモリセルＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５の間に互いに接続された第２乃至第５ビット線に、ΔＶ、２ΔＶ、３ΔＶ及び４ΔＶの初期電圧をプリチャージする。また、第５乃至第８メモリセルＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８の間に互いに接続された第６乃至第８ビット線に、３ΔＶ、２ΔＶ、ΔＶの初期電圧をプリチャージする。第８メモリセルＭＣ８は、読み出しセルである。さらに、第９ビット線以降のビット線についても、８本のビット線毎に、ＧＮＤ電圧の印加と、値が同様に変化する初期電圧のプリチャージとを行う。これにより、読み出しセルＭＣ１、ＭＣ８、ＭＣ９、・・・のｐ−ｅ電位差を効果的に増大することができて、読み出しマージンを増大できて、記憶状態の判定精度を向上できる。
【００３９】
一方、図１（ｄ）では、第１ビット線にＧＮＤ電圧を印加する一方、第２ビット線にΔＶ、第３乃至第７ビット線に２ΔＶ、及び、第８ビット線にΔＶの初期電圧をプリチャージする。また、第９ビット線以降のビット線についても、８本のビット線毎に、ＧＮＤ電圧の印加と、値が同様に変化する初期電圧のプリチャージとを行う。図１（ｄ）のような初期電圧の印加を行う場合、図１（ｃ）のような初期電圧の印加を行った場合よりも、読み出しセルＭＣ１、ＭＣ８、ＭＣ９、・・・のｐ−ｅ電位差の増大量は少ないが、図１（ａ）の従来の半導体記憶装置におけるよりもｐ−ｅ電位差を増大することができる。
【００４０】
但し、隣接するビット線間の電位差は、最大でΔＶに留めておくことが好ましい。隣接するビット線間の電位差を大きくし過ぎると、通常、ドレインディスターブと呼ばれる弱い書き込みが、この電位差が与えられたメモリセルに対して行われる。したがって、読み出し動作を繰り返すことにより、記憶情報を書き換えてしまう虞があるからである。したがって、図１（ｃ）に示すように、順次隣接するビット線間において、ΔＶずつ初期電圧を増大及び減少させるのが好ましい。
【００４１】
なお、上記実施形態において、読み出しセルの一方のビット線にＧＮＤ電圧を印加して、このＧＮＤ電圧のビット線に向かって読み出し電流を流したが、読み出しセルの一方のビット線に、例えばＶＣＣ電圧を印加して、このＶＣＣ電圧のビット線から読み出しセルを経由して他方のビット線に読み出し電流を流してもよい。この場合においても、上記他方のビット線の電圧の変化をセンスアンプで検出し、この電圧の変化に基づいて、上記実施形態と同様に読み出しセルの記憶状態を判定できる。
【００４２】
また、上記メモリセルは、記憶状態に応じてセル電流が変化するものであれば、どのようなものでもよい。
【００４３】
上述したいずれの場合においても、仮想接地方式のメモリセルアレイを備えた半導体記憶装置について、従来のようにメモリセルアレイに分離領域を設けることなく、同時に複数のメモリセルの情報を正確に読み出すことができる。したがって、半導体記憶装置の小型化と、読み出し精度の向上を両立させることができる。
【００４４】
（第２実施形態）
図５は、第２実施形態の半導体記憶装置が備える不揮発性のメモリセルとしてのサイドウォールメモリを示す断面図である。
【００４５】
このサイドウォールメモリは、ポリシリコンで形成されたワード線５０３の両側（サイド）に、酸化膜で挟まれた窒化膜で形成された２つの蓄積ノード５０４，５０５を有する。この２つの蓄積ノード５０４，５０５の各々が電荷を蓄えることにより、両方で２ビット分の情報を記憶するものである。
【００４６】
図５に示すように、このサイドウォールメモリは、基板５０７上に、ゲート電極として機能するワード線５０３が酸化膜５０６を介して形成されており、このワード線５０３の両側に、シリコン酸化膜５０９を介して、シリコン窒化膜からなる第１及び第２蓄積ノード５０４，５０５が形成されている。この第１及び第２蓄積ノード５０４，５０５は、上記ワード線５０３の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板５０７の表面と略平行かつワード線５０３から遠ざかる側に延びる横部とを有して、概略Ｌ字形状を有する。上記第１及び第２蓄積ノード５０４，５０５のワード線５０３から遠い側には、シリコン酸化膜５１０，５１０が設けられている。このように、シリコン窒化膜からなる第１及び第２蓄積ノード５０４，５０５を、シリコン酸化膜５０９，５１０で挟むことにより、書換え動作時の電荷注入効率を高くして高速な動作が可能となっている。上記基板５０７には、上記第１及び第２蓄積ノード５０４，５０５に近接して、拡散領域によって形成された２つのビット線５０１，５０２が設けられている。詳しくは、平面視において、第１蓄積ノード５０４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有する第２蓄積ノードの横部の一部と重なり合うように、第１ビット線５０１が形成されている。さらに、平面視において、第２蓄積ノード５０５の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有する第１蓄積ノードの横部の一部と重なり合うように、第２ビット線５０２が形成されている。上記第１及び第２ビット線５０１，５０２は、ソース領域／ドレイン領域及びドレイン領域／ソース領域として機能する。
【００４７】
図６（ａ）〜（ｄ）は、本実施形態の半導体記憶装置が備えるメモリセルアレイのうち、同一のワード線に接続されたメモリセルについて、読み出しの際にビット線に印加される電圧を、図１（ａ）〜（ｄ）と同様に、従来の半導体記憶装置と対比して示した模式図である。図６（ａ）〜（ｄ）のいずれのメモリセルも、第１実施形態と同様に、各ビット線に初期電圧をプリチャージし、読み出しセルの一方のビット線をＧＮＤレベルに放電する。この後、全メモリセルを導通させて、他方のビット線の電圧の変化をセンスアンプによって読み出すことにより、読み出しセルの記憶情報を判定する。
【００４８】
図７は、第１実施形態の図２と同様に、読み出しセルのビット線における電圧の変化を示したグラフである。第２実施形態のメモリセルでは、読み出しセルにおける電流の流れ易さは、情報の読み出しを行う蓄積ノード（例えば、図６（ａ）〜（ｄ）におけるメモリセルＭＣ１の左側の蓄積ノード。以下、読み出しノードという。）の記憶状態だけでなく、同一メモリセルの読み出しを行わない他の蓄積ノード（例えば、メモリセルＭＣ１の右側の蓄積ノード。以下、隣接ノードという。）の記憶状態の影響をも受ける。そこで、図７では、読み出しノードの記憶状態が消去状態（ｅと示す）又は書き込み状態（ｐ）である場合と、隣接ノードの記憶状態が消去状態（ｅと示す）又は書き込み状態（ｐ）である場合との組み合わせの４通りの場合について、ビット線の電圧の変化を示している。具体的には、読み出しノードと隣接ノードとが、「ｐｐ」、「ｐｅ」、「ｅｐ」及び「ｅｅ」の場合のビット線の電圧の変化を示している。図７から分かるように、１つのメモリセルの中に蓄積ノードが複数存在する場合、読み出しノードの電流値が隣接ノードの影響を受けるので、読み出しノードがｐかｅかを判定するための電位差は、第１実施形態のｐ−ｅ電位差より小さくなってしまう。具体的には、ｐｅ（読み出しノードが書き込み状態、隣接ノードが消去状態）の場合のビット線電圧と、ｅｐ（読み出しノードが消去状態、隣接ノードが書き込み状態）の場合のビット線電圧との間の電位差が最も狭くなる。したがって、第１実施形態におけるｐ−ｅ電位差に代えて、ｐｅ―ｅｐ電位差によって、読み出しマージンの大小を評価する必要がある。
【００４９】
図８は、図６（ａ）に示した従来の半導体記憶装置におけるｐｅ―ｅｐ電位差を示すグラフである。図８において、縦軸は電位差（Ｖ）であり、横軸は放電時間（arb.unit）である。読み出しセルがＭＣ１である場合、干渉する隣接メモリセルは、第１実施形態の図１（ａ）と同様に、ＭＣ２、ＭＣ３及びＭＣ４であるが、各メモリセルに蓄積ノードが各々２個ずつ存在して合計６個の蓄積ノードが存在するため、干渉の状態は２６＝６４通りになる。しかしながら、隣接メモリセル内の２つのノードの状態が、「ｐｅ」及び「ｅｐ」の場合に読み出しセルが受ける影響は、「ｐｐ」及び「ｅｅ」の場合の影響の半分程度であるため、図８においては考慮しないこととする。図８において、隣接メモリセルＭＣ２の２つのノードが「ｅｅ」であり、隣接メモリセルＭＣ３の２つのノードが「ｐｐ」であり、隣接メモリセルＭＣ４の２つのノードが「ｐｐ」である状態を、「ｅｐｐ」と表している。なお、ビット線容量が０．５ｐＦ、ΔＶが１．２Ｖ、メモリセルが電流を流す能力が、ｅｅセル：ｅｐセル：ｐｅセル：ｐｐセル＝１：１．２：１．９：２．６としている。
【００５０】
図８において、ｐｅ−ｅｐ電位差の最大値が最も小さいのは、３つの隣接メモリセルの状態がｅｅｅの場合であり、放電開始から時刻ｔ３において、およそ０．１６Ｖである。したがって、図６（ａ）の従来の半導体記憶装置では、時刻ｔ３の時点で、読み出しセルの他方のビット線（ＢＬ２）の電圧を検知することにより、最も大きな読み出しマージンで動作することができる。
【００５１】
これに対して、図６（ｂ）の本実施形態の半導体記憶装置は、読み出しセルの一方のビット線以外のビット線に、従来と異なる初期電圧をプリチャージする。詳しくは、行方向の全メモリセルのうち、２個に対して１個の割合で、メモリセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・から同時に読み出しを行う際、読み出しセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・の一方のビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・にＧＮＤ電圧を印加し、それ以外のビット線は初期電圧をプリチャージする。この初期電圧は、従来のように互いに同じΔＶではなくて、第１実施形態の図１（ｂ）同様に、読み出しセルの他方のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・はΔＶである一方、上記読み出しセルに隣接するメモリセルの上記読み出しセルと反対側のビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・は、２ΔＶである。このような初期電圧をプリチャージすることにより、ｐｅ−ｅｐ電位差は、図９のようになる。図９から分かるように、読み出しセルに隣接する３つの隣接メモリセルの状態が「ｅｅｅ」である場合、放電開始から時刻ｔ４における電位差を、図８で示した従来の電位差よりも約３０％大きい約０．２１Ｖにできる。このように、読み出しセルの他方のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８、ＢＬ１０、・・・よりも、隣接するビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・に高い初期電圧をプリチャージすることにより、サイドウォールメモリのように蓄積ノードが複数存在するメモリセルにおいても、ｐｅ−ｅｐ電位差を大きくすることができる。したがって、従来よりも大幅に読み出しマージンを増大して、記憶状態の判定精度を大幅に向上できる。
【００５２】
また、同一行の全メモリセルのうち、４個に対して１個の割合でメモリセルＭＣ１、ＭＣ８、ＭＣ９、・・・の読み出しを同時に行う場合、図６（ｃ）及び（ｄ）に示すような初期電圧をプリチャージする。これらの初期電圧は、第１実施形態の図１（ｃ）及び（ｄ）に示した初期電圧と同様であり、この初期電圧をプリチャージすることにより、蓄積ノードが複数存在するメモリセルにおいても、ｐｅ−ｅｐ電位差を大きくすることができる。
【００５３】
（第３実施形態）
図１０は、本発明の第３実施形態の半導体記憶装置を示す模式図である。第３実施形態の半導体記憶装置は、第１実施形態の図１（ｂ）に示した半導体記憶装置に対して、ビット線にトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、・・・を介してキャパシタＣＰ１、ＣＰ２、ＣＰ３、・・・を接続している。このキャパシタＣＰ１、ＣＰ２、ＣＰ３、・・・は、容量が（ｎ−１）ＣＢであり、ビット線に１本置きに接続されている。このキャパシタＣＰ１、ＣＰ２、ＣＰ３、・・・をビット線ＢＬ１、ＢＬ３、ＢＬ５、・・・に接続するトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、・・・のゲートは、図１０に示すように、制御信号ＣＡＰ１及びＣＡＰ２が印加される信号線に交互に接続されている。全ての上記ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・には、容量がＣＢの静電容量を有する。なお、図１０には、各ビット線の静電容量を示すためにキャパシタを記載しているが、実際にはキャパシタは接続されていない。
【００５４】
本実施形態の半導体記憶装置は、図１０において点線で囲んだメモリセルＭＣ１、ＭＣ４、ＭＣ５、ＭＣ８、ＭＣ９、・・・から読み出しを行う場合、ＣＡＰ１を立ち上げてトランジスタＴｒ２、Ｔｒ４、Ｔｒ６、・・・を導通させて、ビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・に、容量が（ｎ−１）ＣＢのキャパシタＣＰ２、ＣＰ４、ＣＰ６、・・・を接続する。これにより、キャパシタＣＰ２、ＣＰ４、ＣＰ６、・・・が接続されたビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・のビット線容量をｎ倍のｎＣＢにする。この静電容量がｎＣＢにされたビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・を含む全ビット線に、ＧＮＤ電圧の印加と初期電圧のプリチャージとを行う。この初期電圧のプリチャージでは、第１実施形態の図１（ｂ）の半導体記憶装置におけるのと同様に、読み出しセルの他方のビット線にΔＶを印加し、読み出しセルに隣接するメモリセルの他方のビット線に２ΔＶを印加する。
【００５５】
一方、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、・・・から読み出しを行うときには、ＣＡＰ２を立ち上げてトランジスタＴｒ１、Ｔｒ３、Ｔｒ５、・・・を導通させて、ビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・に、容量が（ｎ−１）ＣＢのキャパシタＣＰ１、ＣＰ３、ＣＰ５、・・・を接続する。これにより、キャパシタＣＰ１、ＣＰ３、ＣＰ５、・・・が接続されたビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・のビット線容量をｎ倍のｎＣＢにする。この静電容量がｎＣＢにされたビット線ＢＬ１、ＢＬ５、ＢＬ９、・・・を含む全ビット線に、ＧＮＤ電圧の印加と初期電圧のプリチャージとを行う。
【００５６】
なお、図１０には、１つのメモリセルに１ビット情報を記憶する第１実施形態の半導体記憶装置に対してキャパシタを接続可能にしたが、１つのメモリセルに２ビット情報を記憶する第２実施形態の半導体記憶装置に、ビット線にトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、・・・を介してキャパシタＣＰ１、ＣＰ２、ＣＰ３、・・・を接続してもよい。
【００５７】
図１１は、本発明の半導体記憶装置と、従来の半導体記憶装置について、ビット線容量を変えた場合の読み出しセルのｐ−ｅ電位差及びｐｅ−ｅｐ電位差の変化を示したグラフである。図１１において、縦軸は電位差（Ｖ）であり、横軸はビット線容量（ＣＢ）である。図１１において、本発明の半導体記憶装置のｐ−ｅ電位差及びｐｅ−ｅｐ電位差については実線で示す一方、従来の半導体記憶装置のｐ−ｅ電位差及びｐｅ−ｅｐ電位差については破線で示している。ｐ−ｅ電位差は、１つのメモリセルに１ビット情報を記憶する第１実施形態の半導体記憶装置において、読み出しセルが書き込み状態（ｐ）である場合と、消去状態（ｅ）である場合との間の所定の放電時間における電位差である。ｐｅ−ｅｐ電位差は、１つのメモリセルに２ビット情報を記憶する第２実施形態の半導体記憶装置において、読み出しセルの読み出しノード及び隣接ノードが、書き込み状態（ｐ）及び消去状態（ｅ）である場合と、消去状態（ｅ）及び書き込み状態（ｐ）である場合との間の所定の放電時間における電位差である。
【００５８】
図１１から分かるように、第１実施形態及び第２実施形態の半導体記憶装置の両方について、読み出しセルに隣接するメモリセルと、このメモリセルに隣接するメモリセルとに接続されたビット線の容量を増大することにより、読み出しセルのｐ−ｅ電位差及びｐｅ−ｅｐ電位差を増大することができる。その結果、読み出しマージンを増大して、記憶状態の判定精度を向上できる。
【００５９】
一方、互いに同一の初期電圧をビット線に印加する従来の半導体記憶装置では、図１１から分かるように、ビット線容量を増大させると、読み出しマージンが却って悪化してしまう。
【００６０】
（第４実施形態）
図１２は、本発明の第４実施形態の半導体記憶装置を示す模式図である。本実施形態の半導体記憶装置は、第１実施形態の図１（ｄ）に示した半導体記憶装置について、第３ビット線ＢＬ３以降のビット線について、互いに隣接するビット線の間にトランジスタＴＲ１、ＴＲ２、ＴＲ３、・・・を順次接続している。このトランジスタＴＲ１、ＴＲ２、ＴＲ３、・・・は、制御信号ＣＡＰ１、ＣＡＰ２、ＣＡＰ３、・・・が印加されて、各々導通状態に制御される。
【００６１】
本実施形態の半導体記憶装置は、以下のように動作する。例えば、図１２において破線で囲んだメモリセルＭＣ１、ＭＣ８、ＭＣ９、・・・から読み出しを行う場合、ＴＲ１乃至ＴＲ４を立ち上げて、互いに同一の２ΔＶの初期電圧がプリチャージされるビット線ＢＬ３乃至ＢＬ７を互いに接続して、このビット線ＢＬ３乃至ＢＬ７の容量を５ＣＢとする。また、メモリセルＭＣ２、ＭＣ９、ＭＣ１０、・・・から読み出しを行う場合、ＴＲ２乃至ＴＲ５を立ち上げて、互いに同一の２ΔＶの初期電圧がプリチャージされるビット線ＢＬ４乃至ＢＬ８を互いに接続して、このビット線ＢＬ４乃至ＢＬ８の容量を５ＣＢとする。このように、ｎ個に対して１個の割合でメモリセルの読み出しを行うと共に、ＧＮＤ電圧が印加されるビット線を第１ビット線として、第３乃至第（２ｎ−１）ビット線に互いに同一の初期電圧をプリチャージする場合、この第３乃至第（２ｎ−１）ビット線をトランジスタで互いに接続することにより、ビット線容量を増大する。これにより、第３実施形態と同様に、読み出しセルのｐ−ｅ電位差を増大することができ、したがって、読み出しセルの読み出しマージンを増大して、読み出しセルの記憶状態の判定精度を向上できる。
【００６２】
さらに、本実施形態の半導体記憶装置によれば、第３実施形態のように容量が（ｎ−１）ＣＢのキャパシタを設けることなく、キャパシタよりもチップ上の占有面積が小さいトランジスタを用いて、既存のビット線容量によって所定のビット線の容量を増大できる。したがって、チップサイズの増大を抑えつつ、判定精度の向上を図ることができる。但し、既存のビット線を利用してビット線の容量を増大するので、増大する容量を大きくすると、多くのビット線を互いに接続することになるので、同時に読み出せるメモリセルの個数は減少してしまう。
【００６３】
本実施形態は、１ビット情報を記憶する第１実施形態の半導体記憶装置のビット線をトランジスタで互いに接続したが、２ビット情報を記憶する第２実施形態の半導体記憶装置のビット線をトランジスタで互いに接続してもよい。
【００６４】
（第５実施形態）
図１３は、本発明の第５実施形態の半導体記憶装置を示す模式図である。本実施形態では、第２実施形態の図６（ｂ）に示した半導体記憶装置について、第３ビット線ＢＬ３、第７ビット線ＢＬ７及び第１１ビット線ＢＬ１１に、第２ビット線ＢＬ２、第４ビット線ＢＬ４、第６ビット線ＢＬ６、第８ビット線ＢＬ８、第１０ビット線ＢＬ１０のΔＶの初期電圧よりも低いｋΔＶ（ｋ＜１）の初期電圧をプリチャージする。
【００６５】
第２実施形態では、図９に示したｐｅ−ｅｐ電位差のグラフは、隣接メモリの記憶状態が互いに同一である場合において、読み出しセルが「ｐｅ」である場合と「ｅｐ」である場合との間のビット線電圧の電位差を求めた。具体的には、隣接メモリセルが「ｅｅｅ」である場合のｐｅ−ｅｐ電位差は、隣接メモリセルが「ｅｅｅ」かつ読み出しセルの２つの蓄積ノードが「ｐｅ」である場合のビット線電圧と、隣接メモリセルが「ｅｅｅ」かつ読み出しセルの２つの蓄積ノードが「ｅｐ」である場合のビット線電圧との間の電位差である。
【００６６】
しかしながら、読み出しのセンシング手法によっては、読み出しセルの２つの蓄積ノードが「ｐｅ」である場合の隣接メモリセルの記憶状態と、読み出しセルの２つの蓄積ノードが「ｅｐ」である場合の隣接メモリセルの記憶状態とが互いに異なる場合に、ｐｅ−ｅｐ電位差が最小となる場合がある。すなわち、放電開始から同一の時刻に、隣接メモリセルが「ｅｐｅ」かつ読み出しセルの２つの蓄積ノードが「ｐｅ」であるときのビット線電圧と、隣接メモリセルが「ｐｅｐ」かつ読み出しセルの２つの蓄積ノードが「ｅｐ」であるときのビット線電圧との差が最小であれば、この電位差を、当該時刻での「最小ｐｅ―ｅｐ電位差」とする。この最小ｐｅ―ｅｐ電位差は、図１３の半導体記憶装置のビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・にプリチャージする初期電圧ｋΔＶの値によって変化する。図１４は、初期電圧ｋΔＶの係数ｋを変化させたとき、各係数ｋの下で得られる最も大きい最小ｐｅ―ｅｐ電位差を示したグラフである。ここでは、第２実施形態２同じ条件（ビット線容量が０．５ｐＦ、ΔＶが１．２Ｖ、メモリセルが電流を流す能力が、ｅｅセル：ｅｐセル：ｐｅセル：ｐｐセル＝１：１．２：１．９：２．６）を用いている。この条件では、ｋ＝０．７５とした時に、「最小ｐｅ―ｅｐ電位差」を最大にできる。したがって、ビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・にプリチャージする初期電圧を、０．７５ΔＶとすれば、ｋ＝１の場合より２７％大きな「最小ｐｅ―ｅｐ電位差」が確保でき、読み出しマージンを向上できることが分かる。なお、本実施形態でも、第３及び第４実施形態のように、ビット線ＢＬ３、ＢＬ７、ＢＬ１１、・・・の容量を大きくすることで、さらに大きな「最小ｐｅ―ｅｐ電位差」を得ることができる。例えば、ｋ＝０．７５である場合、ビット線容量を４ＣＢとすれば、ｋ＝１でビット線容量がＣＢの場合に比べて、「最小ｐｅ―ｅｐ電位差」を３３％増加できて、読み出しマージンの増大を図ることができる。
【００６７】
（第６実施形態）
第６実施形態では、本発明の半導体記憶装置を用いた電子機器について説明する。本実施形態では、本発明の半導体記憶装置をフラッシュメモリに適用し、このフラッシュメモリを情報記憶媒体として用いて、デジタルカメラ、デジタルレコーダ及び携帯電話等の電子機器を構成する。
【００６８】
図１５は、電子機器の一例としてのデジタルカメラを示すブロック図である。このデジタルカメラは、操作者によりパワースイッチ１５０１がオンされると、電池１５０２から供給される電力が、ＤＣ／ＤＣコンバータ１５０３で所定電圧に変圧されて各部品に供給される。レンズ１５１６から入った光は、ＣＣＤ１５１８で電流に変換され、Ａ／Ｄコンバータ１５２０でデジタル信号となり、映像処理部１５１０のデータバッファ１５１１に入力される。データバッファ１５１１に入力された信号は、ＭＰＥＧ処理部１５１３で動画処理され、ビデオエンコーダ１５１４を経てビデオ信号となり、液晶パネル１５２２に表示される。操作者によりシャッター１５０４が押下されると、データバッファ１５１１の情報が、ＪＰＥＧ処理部１５１２を経て静止画として処理され、フラッシュメモリ１５０８に記録される。このフラッシュメモリ１５０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ１５０７は、ＣＰＵ１５０６や映像処理部１５１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【００６９】
上記フラッシュメモリ１５０８には、情報量の大きな映像情報や音声情報等が記録されるので、大量のデータを短時間に書き込も、読み出し、あるいは、消去する必要がある。ここで、上記フラッシュメモリ１５０８を本発明の半導体記憶装置で構成することにより、チップ面積が小さく、したがって、低コスト化が可能な仮想接地方式のメモリアレイでありながら、従来よりも大きい読み出しマージンが得られて高い読み出し精度が得られる。特に、画像情報は、１つの画素の誤りが画像品質の劣化を招く場合が多いので、高い読み出し精度が必要とされるところ、本発明の半導体記憶装置によるフラッシュメモリ１５０８は、大きい読み出しマージンによって画像情報の正確な読み出しを行うことができる。また、メモリセルアレイの分離領域が不要になることにより、チップサイズを小さくしてフラッシュメモリ１５０８の小型化を図ることができるので、このフラッシュメモリ１５０８を用いたデジタルカメラの小型化を図ることができる。
【図面の簡単な説明】
【００７０】
【図１】図（ａ）は、従来の半導体記憶装置が有する複数のメモリセルを示した模式図であり、図（ａ）〜（ｄ）は、本発明の実施形態の半導体記憶装置が有する複数のメモリセルを示した模式図である。
【図２】読み出しセルのビット線における電圧の変化を示したグラフである。
【図３】従来の半導体記憶装置において、読み出しセルのｐ−ｅ電位差が、隣接するメモリセルの記憶状態に応じて異なる様子を示したグラフである。
【図４】本実施形態の半導体記憶装置において、読み出しセルのｐ−ｅ電位差が、隣接メモリセルの記憶状態に応じて異なる様子を示したグラフである。
【図５】第２実施形態の半導体記憶装置が備えるサイドウォールメモリを示す断面図である。
【図６】図（ａ）は、従来の半導体記憶装置が有する複数のメモリセルを示した模式図であり、図（ａ）〜（ｄ）は、第２実施形態の半導体記憶装置が有する複数のメモリセルを示した模式図である。
【図７】第２実施形態の半導体記憶装置について、読み出しセルのビット線における電圧の変化を示したグラフである。
【図８】従来の半導体記憶装置において、読み出しセルのｐｅ−ｅｐ電位差が、隣接メモリセルの蓄積ノードの記憶状態に応じて異なる様子を示したグラフである。
【図９】本実施形態の半導体記憶装置において、読み出しセルのｐｅ−ｅｐ電位差が、隣接メモリセルの蓄積ノードの記憶状態に応じて異なる様子を示したグラフである。
【図１０】第３実施形態の半導体記憶装置を示す模式図である。
【図１１】本発明の半導体記憶装置と、従来の半導体記憶装置について、ビット線容量を変えた場合の読み出しセルのｐ−ｅ電位差及びｐｅ−ｅｐ電位差の変化を示したグラフである。
【図１２】第４実施形態の半導体記憶装置を示す模式図である。
【図１３】第５実施形態の半導体記憶装置を示す模式図である。
【図１４】初期電圧ｋΔＶの係数ｋを変化させたとき、各係数ｋの下で得られる最も大きい最小ｐｅ―ｅｐ電位差を示したグラフである。
【図１５】電子機器の一例としてのデジタルカメラを示すブロック図である。
【符号の説明】
【００７１】
ＭＣ１、ＭＣ２、ＭＣ３、・・・  メモリセル
ＢＬ１、ＢＬ２、ＢＬ３、・・・  ビット線
ＷＬ  ワード線
【図１】
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【図２】
0004647460.tif 000003
【図３】
0004647460.tif 000004
【図４】
0004647460.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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