(57)【特許請求の範囲】
【請求項１】
半導体基板と、
電荷蓄積不揮発性メモリセルを備え、第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第１のメモリアレイと、
電荷蓄積不揮発性メモリセルを備え、第２の動作アルゴリズムに従って前記第１のデータ用途と異なる第２のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第２のメモリアレイと、
前記第１のメモリアレイと前記第２のメモリアレイとに結合され、前記第１の動作アルゴリズムと前記第２の動作アルゴリズムとに従って、前記第１のメモリアレイと前記第２のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのロジックを含むコントローラと、を備え、
前記第１のメモリアレイは、第１のセル構造を有する第１のメモリセルを含み、前記第２のメモリアレイは、前記第１のセル構造と同じである第２のセル構造を有する第２のメモリセルを含み、
前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする集積回路デバイス。
【請求項２】
前記第１のメモリアレイにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第１のチャネル端子とチャネルと第２のチャネル端子と、前記チャネルを覆う第１の誘電体層と電荷トラッピング構造と第２の誘電体層と、ゲート端子とを備えることを特徴とする請求項１に記載の集積回路デバイス。
【請求項３】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第１のチャネル端子とチャネルと第２のチャネル端子と、前記チャネルを覆う第１の誘電体層と電荷トラッピング構造と第２の誘電体層と、ゲート端子とを備えることを特徴とする請求項１に記載の集積回路デバイス。
【請求項４】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第１のチャネル端子とチャネルと第２のチャネル端子と、前記チャネルを覆う第１の誘電体層と電荷トラッピング構造と第２の誘電体層と、ゲート端子とを備え、
前記電荷トラッピング構造は、少なくとも窒化ケイ素、Ａｌ２Ｏ３、ＨｆＯＸ、ＺｒＯＸ、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項１に記載の集積回路デバイス。
【請求項５】
前記第１のメモリアレイにおける電荷蓄積不揮発性メモリセルは第１のセル構造を有し、前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、前記第１のセル構造と略同一である第２のセル構造を有することを特徴とする請求項１に記載の集積回路デバイス。
【請求項６】
前記第１の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項７】
前記第２の動作アルゴリズムは、チャネルエレクトロン注入によって書き込みすることを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項８】
前記第２の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項９】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、互いに略同一構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項１０】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項１１】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、各メモリセルにつき２ビットを保存するようにされた複数のフラッシュメモリセルを含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項１２】
前記コントローラ回路は、前記半導体基板上にあることを特徴とする請求項１に記載の集積回路デバイス。
【請求項１３】
前記第１のメモリアレイと前記第２のメモリアレイとに結合された、前記半導体基板上のＳＲＡＭアレイとユーザ・プログラマブルプロセッサとを有することを特徴とする請求項１に記載の集積回路デバイス。
【請求項１４】
半導体基板を準備し、
電荷蓄積不揮発性メモリセルを備え、第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存するように構成され且つ第１のセル構造を有する第１のメモリセルを含む第１のメモリアレイを前記半導体基板上に形成し、
電荷蓄積不揮発性メモリセルを備え、第２の動作アルゴリズムに従って前記第１のデータ用途と異なる第２のデータ用途のためのデータを保存するように構成され且つ前記第１のセル構造と同じである第２のセル構造を有する第２のメモリセルを含む第２のメモリアレイを前記半導体基板上に形成し、
前記第１のメモリアレイと前記第２のメモリアレイとに結合され、前記第１の動作アルゴリズムと前記第２の動作アルゴリズムとに従って、前記第１のメモリアレイと前記第２のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのロジックを含むコントローラを準備し、
前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする集積回路デバイスの製造方法。
【請求項１５】
前記第１のメモリアレイの形成は、前記半導体基板内に第１のチャネル端子とチャネルと第２のチャネル端子とを作り、前記チャネルを覆う第１の誘電体層と電荷トラッピング構造と第２の誘電体層とを有する電荷蓄積構造と、前記第２の誘電体層を覆うゲート端子とを構築することによって形成する、複数のメモリセルの形成を含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項１６】
前記第１のメモリアレイの形成と前記第２のメモリアレイの形成は、前記第１のメモリアレイのための第１の複数のビット線と前記第２のメモリアレイのための第２の複数のビット線とを同時に形成し、前記第１のメモリアレイにおける第１の複数のワード線と前記第２のメモリアレイにおける第２の複数のワード線とを同時に形成する、一組のプロセス工程の使用を含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項１７】
前記第１のメモリアレイの形成と前記第２のメモリアレイの形成は、前記第１のメモリアレイのための第１の複数のビット線と前記第２のメモリアレイのための第２の複数のビット線とを同時に形成し、前記第１のメモリアレイと前記第２のメモリアレイとにおける前記メモリセルのための電荷蓄積構造を同時に形成し、前記第１のメモリアレイにおける第１の複数のワード線と前記第２のメモリアレイにおける第２の複数のワード線とを同時に形成する、一組のプロセス工程の使用を含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項１８】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第１のチャネル端子とチャネルと第２のチャネル端子と、前記チャネルを覆う第１の誘電体層と電荷トラッピング構造と第２の誘電体層と、ゲート端子とを備え、
前記電荷トラッピング構造は、少なくとも窒化ケイ素、Ａｌ２Ｏ３、ＨｆＯＸ、ＺｒＯＸ、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項１９】
前記第１のメモリアレイにおける電荷蓄積不揮発性メモリセルは第１のセル構造を有し、前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、前記第１のセル構造と略同一である第２のセル構造を有することを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２０】
前記第１の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２１】
前記第２の動作アルゴリズムは、チャネルホットエレクトロン注入によって書き込みすることを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２２】
前記第２の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２３】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２４】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、互いに略同一であるとともに窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２５】
前記第１のメモリアレイと前記第２のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、各メモリセルにつき２ビットを保存するようにされた複数のフラッシュメモリセルを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２６】
前記第１のメモリアレイと前記第２のメモリアレイとに結合された、ＳＲＡＭアレイとユーザ・プログラマブルプロセッサとを前記半導体基板上に形成することを含むことを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
【請求項２７】
単一の集積回路にデータとコードとを保存するための方法において、
データを読み出し、書き込み、消去するため、不揮発性メモリセルを備え且つ第１のセル構造を有する第１のメモリセルを含む第１のメモリアレイを前記集積回路にアドレス指定し、
データを読み出し、書き込み、消去するため、不揮発性メモリセルを備え且つ前記第１のセル構造と同じである第２のセル構造を有する第２のメモリセルを含む第２のメモリアレイを前記集積回路にアドレス指定し、
第１のデータ用途に適合した第１の動作アルゴリズムに従って、前記第１のメモリアレイにおけるデータを読み出し、書き込み、消去し、
前記第１のデータ用途と異なる第２のデータ用途に適合した第２の動作アルゴリズムに従って、前記第２のメモリアレイにおけるコードを読み出し、書き込み、消去し、
前記第２の動作アルゴリズムは前記第１の動作アルゴリズムとは同一ではなく、
前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする単一の集積回路にデータとコードとを保存するための方法。
【請求項２８】
前記第１のメモリアレイと前記第２のメモリアレイとにおける前記不揮発性メモリセルは、電荷蓄積メモリセルを含み、前記第１および第２のメモリアレイは、同じ形式を有することを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項２９】
前記第１のメモリアレイと前記第２のメモリアレイとにおける前記不揮発性メモリセルは、電荷トラッピング構造を有する電荷トラッピングメモリセルを含み、前記電荷トラッピング構造は、少なくとも窒化ケイ素、Ａｌ２Ｏ３、ＨｆＯＸ、ＺｒＯＸ、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３０】
前記第１のメモリアレイにおける前記不揮発性メモリセルは、電荷トラッピングによるデータ保存に適合し、前記第２のメモリアレイにおける前記不揮発性メモリセルは、電荷トラッピングによるデータ保存に適合することを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３１】
前記第１のメモリアレイにおける不揮発性メモリセルは第１のセル構造を有し、前記第２のメモリアレイにおける不揮発性メモリセルは、前記第１のセル構造と略同一である第２のセル構造を有することを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３２】
前記第１の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３３】
前記第２の動作アルゴリズムは、チャネルホットエレクトロン注入によって書き込みすることを含むことを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３４】
前記第２の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３５】
前記第１のメモリアレイと前記第２のメモリアレイとにおける不揮発性メモリセルは、窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３６】
前記第１のメモリアレイと前記第２のメモリアレイとにおける不揮発性メモリセルは、互いに略同一であるとともに窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【請求項３７】
第１のメモリアレイと第２のメモリアレイとの内の少なくとも一方のメモリアレイにおいて、各メモリセルにつき２ビットを保存することを含むことを特徴とする、請求項２７に記載の単一の集積回路にデータとコードとを保存するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み可能かつ消去可能な不揮発性メモリを有する集積回路デバイス、集積回路デバイスの製造方法および単一の集積回路にデータとコードとを保存するための方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリを含め、電気的に書き込みかつ消去可能な不揮発性メモリにおける技術は、多くの用途に適宜用いられている。標準的なＥＥＰＲＯＭのようなフローティングゲートをベースとする技術や、ＳＯＮＯＳセルやＮＲＯＭとして様々なアーキテクチャにおいて知られる酸化物−窒化物−酸化物メモリセルのような局部電荷トラッピング構造をベースとする技術は、一般的に何度でも書き込み・消去が可能である。フラッシュメモリ技術は、データを保存するかコードを保存するかの用途に応じて区別することができる。したがって、いわゆるデータフラッシュとコードフラッシュとの市場区分が発達した。
【０００３】
データフラッシュは、（１）高密度保存、（２）高速ページプログラミング（例えば、一つのページにつき１６Ｋビット）、（３）高速ページ読み出し等の、様々な特徴を有する。データフラッシュは、大容量を保存する用途に用いることができ、この場合、保存されたデータには、デジタルカメラを使用して作成された画像ファイルや、フラッシュカード中のファイルやディレクトリ構造、ＭＰ３ファイルのようなオーディオファイル、そしてアナログ信号からのデジタルサンプルのファイル等が含まれる。また、データフラッシュは、他の保存用途にも使用され、該他の保存用途では、書き込み・消去・読み出し処理の大半は、比較的多数のデータセットを含むデータ用途パターンに関与する。データフラッシュ市場を担うことができる三つの代表的なメモリアーキテクチャは、ＮＡＮＤ（東芝／サムスン）、ＡＧ‐ＡＮＤ（ルネサス）、そしてＰＨＩＮＥＳ（ＰＨＩＮＥＳとはマクロニクスの新規な低電力書き込み／消去、小ピッチ、２ビット／セルのフラッシュメモリセルである。２００２  ＩＥＤＭの９３１〜９３４頁および米国特許第６，６９０，６０１、Ｙｅｈ，ｅｔ  ａｌ．を参照）である。すぐ前に挙げたそれらのうち、フローティングゲート系のＮＡＮＤアーキテクチャが、データフラッシュ用のアーキテクチャにおける現在の主流であると考えられる。
【０００４】
コードフラッシュは、（１）高速バイト（８ビット）プログラミングおよび（２）センシングのための単一ビットに対するランダムメモリアクセス時間が短い点も含め、いくつかの特徴を有する。コードフラッシュは、パーソナルコンピュータや携帯電話等の装置のためのコンピュータの命令やパラメータ等のデータの保存のためにしばしば使用され、この場合、コンピュータプログラム内の命令やサブルーチンセグメントに対する更新やパラメータセットの値を設定したり変更したりするといった、書き込み・消去・読み出し処理の大半が比較的少数のデータセットを含むデータ用途パターンに関与する。コードフラッシュ市場を担うことができる三つの代表的なメモリアーキテクチャは、ＮＯＲ（インテルまたはＡＭＤ、米国特許第６，３７０，０６２を参照）、ＤＩＮＯＲ、そしてスプリットゲートＮＲＯＭ（ｓｐｌｉｔ−ｇａｔｅ  ａｎｄ  ＮＲＯＭ、米国特許第５，７６８，１９２を参照）である。すぐ前に挙げたそれらのうち、フローティングゲート系のＮＯＲアーキテクチャが、コードフラッシュ用のアーキテクチャにおける現在の主流であると考えられる。ＮＲＯＭメモリを用いてコードとデータとの両方を保存することが提唱されているが、ＮＲＯＭに使用される動作アルゴリズムは、コードフラッシュとして使用する方がより適していると考えられている。
【特許文献１】米国特許第６，６９０，６０１
【特許文献２】米国特許第６，３７０，０６２
【特許文献３】米国特許第５，７６８，１９２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、データフラッシュとコードフラッシュは、データの書き込み・消去・読み出しのための動作アルゴリズムと、その動作アルゴリズムに適合させたメモリセル構造とによって区別される。したがって、コードフラッシュとデータフラッシュとの両方の目的のために、従来のフラッシュメモリ技術を単一の半導体素子上で集積することは、実用的となっていない。このため、既存の技術はこれらの機能を果たすため、一方がコードフラッシュ用で他方がデータフラッシュ用の、２つの半導体素子に依存している。結果として、基板上のスペースや半導体素子の数、設計の困難さ等の観点から、システムのコストが高いという不具合がある。
【０００６】
そのため、コードフラッシュ（単にコードともいう）とデータフラッシュ（単にデータともいう）との両方の保存のための、集積化したフラッシュメモリを単一の半導体素子上に設けるためのシステム及び方法を提供することが望ましい。
【０００７】
そこで、本発明の課題は、上述の如き従来技術の問題点を解消する集積回路デバイス、集積回路デバイスの製造方法および単一の集積回路にデータとコードとを保存するための方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一実施例に係る集積回路デバイスは、半導体基板と、電荷蓄積不揮発性メモリセルを備え第１の動作アルゴリズムに従って第１のデータ用途パターン、即ち、第１のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第１のメモリアレイと、電荷蓄積不揮発性メモリセルを備え第２の動作アルゴリズムに従って第２のデータ用途パターン、即ち、第２のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第２のメモリアレイと、前記第１のメモリアレイと前記第２のメモリアレイとに結合され、前記第１の動作アルゴリズムと前記第２の動作アルゴリズムとに従って、前記第１のメモリアレイと前記第２のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのロジックを含むコントローラと、を備え、前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする。好適な実施例においてデータフラッシュの用途に適合する第１の動作アルゴリズムは、第１のメモリアレイでのデータの書き込み、消去、読み出しに用いられる。好適な実施例においてコードフラッシュの用途に適合する第２の動作アルゴリズムは、第２のメモリアレイでのデータの書き込み、消去、読み出しに用いられ、該第２のメモリアレイは、前記第１のメモリアレイとは異なっている。本発明のいくつかの実施例での、第１のメモリアレイと第２のメモリアレイとにおけるメモリセルは、略同一構造を有しており、従ってこのコードフラッシュとデータフラッシュとの両方の用途のメモリは、ローコストで高い歩留まりで、簡便な工程を用い、一つのダイによって、容易に製造することが可能である。
【０００９】
係る本発明の実施例において、少なくとも第１のメモリアレイと第２のメモリアレイとの内の一方のメモリアレイの不揮発性メモリセル、そしてさらに好適な実施例においては第１のメモリアレイと第２のメモリアレイとの両方のメモリアレイの不揮発性メモリセルは、ソースまたはドレインとして機能する第１のチャネル端子と、チャネルと、ドレインまたはソースとして機能する第２のチャネル端子とを半導体基板内に備える。電荷蓄積構造は、前記チャネルを覆い、典型的には第１のチャネル端子と第２のチャネル端子との一部分を覆っている。いくつかの実施例の電荷蓄積構造は、第１の誘電体層と、窒化ケイ素の層などの局部電荷トラッピング構造と、第２の誘電体層とを備える。特定の一つの実施例において、前記第１の誘電体層は、トンネル誘電体として機能し、第１の動作アルゴリズムと第２の動作アルゴリズムとの両方に適合する。別の実施例では、第１の誘電体層と第２の誘電体層は、トンネル誘電体として構成されている。例えば、一実施例のトンネル誘電体は、二酸化ケイ素または酸窒化ケイ素から構成され、バンド間トンネリング誘起ホール注入やチャネルホットエレクトロン注入をサポートする厚さを有し、第２の誘電体層は、ゲートから電荷トラッピング構造への電界アシスト（ファウラー・ノードハイム）トンネリングをサポートする厚さとなっている。他の実施例において、第１の誘電体層と第２の誘電体層との一方または両方は、電荷ブロッキング誘電体に構成されている。例えば、一実施例のブロッキング誘電体は、二酸化ケイ素または酸窒化ケイ素から構成され、蓄積された電荷が保存期間中に電荷トラッピング層から漏洩することを防ぐための厚さを有し、これによってデータの保持を向上させることができる。また、例えばフローティングゲート型のセルや局部電荷トラッピング型のセルを含む、他のタイプの不揮発性メモリセル構造を本発明の他の実施例に用いることもできる。
【００１０】
本発明のさらに他の実施例において、第１のメモリアレイと第２のメモリアレイとの内、少なくとも一方のメモリアレイは、一つのメモリセルにつき２ビットまたはそれ以上のビットを保存するようになっている。
【００１１】
本発明は、データフラッシュ用途とコードフラッシュ用途とにそれぞれ構成された第１のメモリアレイと第２のメモリアレイと、ユーザ・プログラマブルプロセッサと、ＳＲＡＭメモリとを備える単一の集積回路等の、システムオンチップ構成を有する集積回路によっても、体現される。
【００１２】
さらに、本発明の別の側面によれば、集積回路デバイスの製造方法が提供される。該製造方法は、半導体基板を準備し、データフラッシュ用途等のデータ用途パターンのために構成された第１のメモリアレイと、コードフラッシュ用途等の別のデータ用途パターンのために構成された第２のメモリアレイとを、前記半導体基板上に形成することを含む。また、互いに異なる第１の動作アルゴリズムと第２の動作アルゴリズムとに従って、第１のメモリアレイと第２のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのコントローラ回路が、前記半導体基板の上に設けられる。その製造方法の実施例によれば、第１のメモリアレイの形成と第２のメモリアレイの形成とを形成する工程は、第１のメモリアレイにおける第１の複数のビット線と第２のメモリアレイのための第２の複数のビット線とを同時に形成する一組のプロセス工程と、第１のメモリアレイにおける第１の複数のワード線と第２のメモリアレイにおける第２の複数のワード線とを同時に形成する一組のプロセス工程とを使用することからなる。本発明の実施例によれば、さらに、両方のメモリアレイに第１の誘電体層と、電荷蓄積構造と、第２の誘電体層とを同時に形成する一組のプロセス工程を使用して、第１のメモリアレイと第２のメモリアレイとにおける電荷蓄積構造とを形成する。本発明の様々な実施例に係る製造方法は、上記にて要約された集積回路の多数のバリエーションを提供する。
【００１３】
本発明のさらに別の側面によれば、単一の集積回路にデータフラッシュ用途のデータとコードフラッシュ用途のデータとを保存するための方法が提供される。本発明の実施例によれば、該方法は、第１の動作アルゴリズムを用いてデータを読み出し、書き込み、消去するため、不揮発性メモリセルを備える集積回路上の第１のメモリアレイをアドレス指定し、第２の動作アルゴリズムに従ってデータを読み出し、書き込み、消去するため、不揮発性メモリセルを備える集積回路上の第２のメモリアレイをアドレス指定することを含む。本発明の実施例において、第１のメモリアレイと第２のメモリアレイとの不揮発性メモリセルは、略同一の構造を有する。第１の動作アルゴリズムと第２の動作アルゴリズムとは互いに異なっており、これによってデータ用途の異なるパターンに対して、第１のメモリアレイと第２のメモリアレイとをより効果的に活用してもよい。上述したように、好適な実施例における第１の動作アルゴリズムと第２の動作アルゴリズムは、それぞれデータフラッシュ用途とコードフラッシュ用途とに適合している。
【００１４】
本発明の実施例は、ＰＨＩＮＥＳ型メモリに典型的な、バンド間トンネリング誘起ホール注入によって書き込みが達成され電界アシストエレクトロン注入を用いて消去が達成される、データフラッシュ用途に適合した第１の動作アルゴリズムを含む。本発明のいくつかの実施例において、コードフラッシュ用途に適合した第２の動作アルゴリズムは、ＮＲＯＭ型メモリに典型的な、チャネルホットエレクトロン注入を用いて書き込みすることと、バンド間トンネリング誘起ホール注入を用いて消去することとを含む。
【００１５】
本発明により、コードフラッシュ用途とデータフラッシュ用途とを含むメモリ用途の異なるパターンに適合した第１のメモリアレイと第２のメモリアレイ内に構成される、例えば、ＰＨＩＮＥＳ型動作とＮＲＯＭ型動作との両方に適した局部電荷トラッピング系のメモリセル等の、メモリセルを採用した高密度集積回路ストレージデバイスが提供される。また、本発明は、一つのメモリセルにつき２ビットのアーキテクチャを第１のメモリアレイと第２のメモリアレイとの内、一方あるいは両方のメモリアレイに適用した実施例を含む。
【００１６】
本発明の他の側面や利点は、以下に続く図面や発明の詳細な説明、特許請求の範囲を参照することによって知ることができる。
【発明の効果】
【００１７】
以上のような構成の本発明に係る集積回路用メモリアーキテクチャ、集積回路の製造方法、及び集積回路の作動方法によって、コードとデータとの両方の保存のための、集積化したフラッシュメモリを単一の半導体素子上に設けるためのシステム及び方法を提供することが可能となる。また、本発明は、結果として、基板上のスペースや半導体素子の数、設計の困難さ等の観点から、システムのコストが高いという、従来のフラッシュメモリ技術の不具合を解消することができるという、優れた効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を、図１乃至図７を参照して詳細に説明する。
【実施例】
【００１９】
図１は、本発明の基本概念を示すものである。具体的には、集積回路１００は、コードフラッシュ用途に適合した第１のメモリアレイ１０１とデータフラッシュ用途に適合した第２のメモリアレイ１０２とを備える。その集積回路上の周辺回路１０３は、コードフラッシュ・データフラッシュコントローラを有し、コードフラッシュ用途とデータフラッシュ用途とに対応するデータ用途パターンに適合した第１の動作アルゴリズムと第２の動作アルゴリズムとを実行する。好適な実施例において、第１のメモリアレイ１０１と第２のメモリアレイ１０２とにおけるメモリセルは、略同一構造を有するが、単一の集積回路デバイス内で、データ用途の異なるパターンを効率よくサポートするために、第１の動作アルゴリズムと第２の動作アルゴリズムとは互いに異なっている。
【００２０】
図１に示す集積回路は、図示されていない他の構成部品を備えてもよい。例えば、図２はコードフラッシュ用途に適合した第１のメモリアレイ２０１とデータフラッシュ用途に適合した第２のメモリアレイ２０２と、図１で説明したコードフラッシュ・データフラッシュコントローラを有する周辺回路２０３とを備えた、システムオンチップ（ＳＯＣ、ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ）集積回路２００を示している。その集積回路２００は、さらに、ＳＲＡＭメモリ２０４と、汎用プロセッサやデジタルシグナルプロセッサ等のユーザ・プログラマブルプロセッサ２０５とを備える。また、データ・命令バス、入力／出力通信回線、フィールドプログラマブルロジックアレイ等の、追加的な構成部品（図示せず）を同一の半導体素子に形成してもよい。他の実施例において、第１と第２のメモリアレイのためのコントローラは、ユーザ・プログラマブルプロセッサ２０５または特殊用途ロジック、またはそれら二つの組み合わせを用いることで実施することができる。
【００２１】
図３は、本発明に係る第１のメモリアレイと第２のメモリアレイとの両方に適したメモリセル構造を示すものである。半導体基板３００に形成されたメモリセル構造は、ソースまたはドレインとして機能する第１のチャネル端子３０１と、ドレインまたはソースとして機能する第２のチャネル端子３０２と、第１のチャネル端子３０１と第２のチャネル端子３０２との間のチャネル域を有する。電荷蓄積構造は、第１の誘電体層３１０と、局部電荷トラッピング構造３１１と、第２の誘電体層３１２とを備え、該電荷蓄積構造は、そのチャネル域を覆い、第１のチャネル端子３０１と第２のチャネル端子３０２とを部分的に覆う。そして、ゲート構造３０３が、その電荷蓄積構造を覆っている。第１の誘電体層は、いくつかの実施例では、厚さが約１ｎｍより厚く、約２０ｎｍ未満であり、さらに好ましくは約６ｎｍまたは７ｎｍの厚さを有する。第２の誘電体層は、いくつかの実施例では同様な寸法を有する。
【００２２】
典型的なアレイの実施例において、第１のチャネル端子３０１はビット線を経て電圧ＶＳに接続され、第２のチャネル端子３０２は別のビット線を経て電圧ＶＤに接続され、ゲート構造３０３はワード線を経て電圧ＶＧに接続されている。チャネル域が形成された基板は、電圧ＶＢに接続されている。メモリアレイに対する動作アルゴリズムは、書き込み、消去、及び読み出し動作のために、これらの端末に電圧を加えるか、あるいはバイアスをかける。
【００２３】
電荷蓄積構造は、図示の実施例においてチャネルの幅方向に延びる窒化ケイ素層を備え、局部電荷トラッピングによってデータを保存する。他の実施例においては、メモリセルを形成するために、Ａｌ２Ｏ３、ＨｆＯＸ、ＺｒＯＸ等の窒化ケイ素以外の電荷トラッピング材料を使用しても良く、または他の金属酸化物を使用することも可能である。また、他の実施例においては、電荷トラッピング材料は、例えば、第１のチャネル端子３０１に近傍の電荷トラッピング材料のポケットや、第２のチャネル端子３０２に近傍の電荷トラッピング材料のポケットを含め、チャネルの全幅に延びないように構成することも可能である。
【００２４】
図３に概略的に示されているように、局部電荷トラッピングは、単一ビット保存する場合では領域３０５と領域３１５とのいずれかにおいての電荷の蓄積をもたらし、一つのセルにつき２ビットを保存する場合では領域３０５と領域３１５との両方における電荷の蓄積をもたらす。以下にさらに説明するように、データ用途の異なるパターンに適合した第１の動作アルゴリズムと第２の動作アルゴリズムとに従って、電荷は、第１のメモリアレイと第２のメモリアレイにおけるメモリセルの局部電荷トラッピング域に進入したり退出したりする。他の実施例では、電荷蓄積構造は、フローティングゲートを備えてもよい。
【００２５】
本発明の好適な実施例において、図３に示すメモリセル構造は、単一の集積回路上の、第１のメモリアレイと第２のメモリアレイとの両方のメモリアレイに用いられる。他の実施例において、第１のメモリアレイのメモリセル構造は、第２のメモリアレイのそれと異なっていてもよい。例えば、第１の誘電体層と／または第２の誘電体層との厚さの違いや種類の違い、メモリセルのチャネル長さやチャネル幅の違い、ビット線の幅の違い、またはメモリセルの他の部分における違い等、単一の集積回路上に複数のメモリアレイを製造するにあたって、その製造を不当に複雑化させない軽微な差異を、第１のメモリアレイと第２のメモリアレイとに活用することができる。
【００２６】
図４は、例えば図３に示すメモリセルのアレイの配置図である。その配置において、図４に示すメモリアレイは、互いに第１の方向に略並行に配列された埋設拡散線４０１、４０２、４０３を備えるビット線ＢＬ１〜ＢＬ３を有する。電荷蓄積構造（図示せず）は、その埋設拡散ビット線との間であって基板上に形成される。ワード線ＷＬ１〜ＷＬ３は、導電性ストリップ４０４、４０５、４０６からなり、該電荷蓄積構造を覆うとともに第１の方向に直交する方向である第２の方向に互いに略並行に配列されている。アレイ中のメモリセルは、いくつかの実施例での動作アルゴリズムに必要とされる基板中のチャネル域のバイアスを可能とするために、トリプルウェル技術や他の技術を用いて形成される。従って、例えば、第１のメモリアレイと第２のメモリアレイは、選択された動作アルゴリズムに適合した数と配置を有する複数のセルの組（ワード線、セクター、アレイ等）に分割される。そのそれぞれの組は、分離ｐ型ウェルに形成されている。該分離ｐ型ウェルは、ｐ型基板におけるディープｎ型ウェル中に形成される。このトリプルウェル構造では、分離ｐ型ウェルは、メモリセルの動作のために必要に応じてバイアスされてもよい。いくつかの実施例において、アレイの配置は、ＳＴＩ（浅溝素子分離、Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離等の分離構造を備えている。また、いくつかの実施例において、アレイの配置は、相互接続のための接点や金属線を備えている。
【００２７】
図４においてセルＡ、セルＢ、セルＣ、セルＤと示されているメモリセルは、ビット線と電荷蓄積構造とワード線とが形成される複数の組のプロセス工程によってもたらされる。そのメモリセルは、一つのセルにつき２ビットの保存を示す垂直分界線によって概略的に図示されている。他の実施例においては、一つのセルにつき１ビットを保存してもよい。さらに他の実施例では、一つのセルにつき２ビット以上を本発明に係る不揮発性メモリセルに保存することが可能である。
【００２８】
上述したように、本発明に係る集積回路は、第１のメモリアレイと第２のメモリアレイとを有する。本発明の実施例では、その第１のメモリアレイと第２のメモリアレイとを形成するために、一組のプロセス工程が用いられる。このプロセス工程によって、第１のメモリアレイに対する複数のビット線と第２のメモリアレイに対する複数のビット線とが同時に形成され、かつ、第１のメモリアレイに対する複数のワード線と第２のメモリアレイに対する複数のワード線とが同時に形成される。該一組のプロセス工程によってビット線とワード線とを同時に形成する一方、第１のメモリアレイと第２のメモリアレイとを形成するために適用されるプロセス工程を変化させることなしにマスクの配置寸法を単に変えることで、必要に応じて第１のメモリアレイと第２のメモリアレイとの間のビット線とワード線との寸法を変更してもよい。また、係る本発明の実施例では、そのプロセス工程によって、第１のメモリアレイと第２のメモリアレイとにおけるアレイ分離構造やアレイパーティションを同時に形成することもできる。実施例によっては、そのプロセス工程を変化させずに、第１のメモリアレイと第２のメモリアレイとの間のアレイ分離構造やパーティションを変更することが可能である。
【００２９】
本発明の実施例において、両者のメモリアレイのメモリセルが略同一となるように、一組のプロセス工程を行うことによって、第１のメモリアレイと第２のメモリアレイとの電荷蓄積構造を同時に形成する。他の実施例では、プロセス工程において電荷蓄積構造は僅かに変化させてもよく、これによって、例えば、厚さや構成が異なる誘電体層を持つメモリセルの形成が可能となる。
【００３０】
前述したように、第１のメモリアレイと第２のメモリアレイとを有する集積回路のためのコントローラは、第１のデータ用途パターンと第２のデータ用途パターンとにそれぞれ適合した動作アルゴリズムを実行する。本発明の一実施例においては、第１のデータ用途パターンと第２のデータ用途パターンは、それぞれデータフラッシュ用途とコードフラッシュ用途とに対応する。本発明の好適な一実施例に対する第１の動作アルゴリズムと第２の動作アルゴリズムは、図５Ａ〜５Ｃと、図６Ａ〜６Ｄに図示されている。係る実施例では、図３に示すように第１のメモリアレイと第２のメモリアレイとにおけるメモリセル構造は、略同一となっている。データフラッシュ用途等で遭遇するようになるデータ用途パターンに適合する代表的な第１の動作アルゴリズムは、表１に示されており、その第１の動作アルゴリズムは、主としてＰＨＩＮＥＳアーキテクチャに適用される動作アルゴリズムに対応するものである。
【表１】
0004686161.tif 000002
【００３１】
係る第１の動作アルゴリズムでは、バンド間トンネリング誘起ホットホール注入を用いることで書き込みがなされ、負のゲート電圧およびゲートから電荷トラッピング構造へトンネル電圧を生じさせる電界誘起エレクトロントンネリング（ファウラー・ノードハイム・トンネリングとしても知られる）を使用することで消去がなされる。したがって図５Ａに示すように、基板が接地されている際に、ソースに５ボルト、ドレインに零ボルト、ゲートにマイナス６ボルトを加えることで左ビットは書き込まれる。これによって十分なエネルギーを有するホットホールが、トンネル誘電体を越えてメモリセルの左側の電荷トラッピング構造へと導かれる。また、図５Ｂに示すように、基板が接地されている際に、ドレインに５ボルト、ソースに零ボルト、ゲートにマイナス６ボルトを加えることで右ビットは書き込まれる。これによって十分なエネルギーを有するホットホールが、トンネル誘電体を越えてメモリセルの右側の電荷トラッピング構造へと導かれる。図５Ｃは、ゲートに加えられる比較的高い負のバイアスと基板に加えられる比較的高い正のバイアスとによって誘起される消去に対して用いられる、電界アシストエレクトロントンネリングを示すものである。図示例において、ソースとドレインとの両者がフローティングされている際に、基板に１０ボルトとゲートにマイナス７ボルトとを加えることによって、メモリセルの両方のビットは同時に消去される。メモリセルにおける２つのビットは、メモリセルが表１に示される様にバイアスされる、逆方向の読み出し動作を使用するこの動作アルゴリズムに従って、読み出される。例えば米国特許第６、６９０、６０１に開示されているようなＰＨＩＮＥＳ型メモリセルに適用される、該動作アルゴリズムに対して他の書き込みや消去技術を用いることも可能である。また、他のメモリセルや他の動作アルゴリズムを用いてもよい。
【００３２】
コードフラッシュ用途等で遭遇するようになるデータ用途パターンに適合する代表的な第２の動作アルゴリズムは、表２に示されており、その第２の動作アルゴリズムは、主として一つのセルにつき２ビットのＮＲＯＭアーキテクチャに適用される動作アルゴリズムに対応するものである。
【表２】
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【００３３】
係る第２の動作アルゴリズムでは、チャネルホットエレクトロン注入を用いることで書き込みがなされ、バンド間トンネリング誘起ホットホール注入を使用することで消去がなされる。したがって図６Ａに示すように、ソースに５ボルト、ドレインに零ボルト、ゲートに１１ボルトを加えることで左ビットは書き込まれる。これによって十分なエネルギーを有するチャネル内のホットエレクトロンが、トンネル誘電体を越えてメモリセルの左側の電荷トラッピング構造へと導かれる。また、図６Ｂに示すように、ドレインに５ボルト、ソースに零ボルト、ゲートに１１ボルトを加えることで右ビットは書き込まれる。これによって十分なエネルギーを有するチャネル内のホットエレクトロンが、トンネル誘電体を越えてメモリセルの右側の電荷トラッピング構造へと導かれる。図６Ｃに示すように、ソースに８ボルト、ドレインに零ボルト、ゲートにマイナス３ボルトを加えることで左ビットは消去される。これによって十分なエネルギーを有するバンド間トンネリング誘起ホットホールは、トンネル誘電体を越え、メモリセルの左側のエレクトロンを消失させる。最後に、図６Ｄに示すように、ソースに零ボルト、ドレインに８ボルト、ゲートにマイナス３ボルトを加えることで右ビットは消去される。これによって十分なエネルギーを有するバンド間トンネリング誘起ホットホールは、トンネル誘電体を越え、メモリセルの右側のエレクトロンを消失させる。メモリセルにおける２つのビットは、メモリセルが表２に示される様にバイアスされる、逆方向の読み出し動作を使用するこの第２の動作アルゴリズムに従って、読み出される。ＮＲＯＭ型メモリセルに適用される、該動作アルゴリズムに対して他の書き込みや消去技術を用いることも可能である。また、他のタイプのメモリセルや動作アルゴリズムを適用してもよい。
【００３４】
図７は、本発明に係る、コードフラッシュとデータフラッシュとをサポートする集積回路の簡略ブロック図である。この集積回路は、コード保存用に構成された局部電荷トラッピングメモリセルを用いて実装し、表２に示すＮＲＯＭ型動作アルゴリズムを適用したメモリアレイ７００を有する。列デコーダ７０１は、そのメモリアレイ７００の列に沿って配置された複数のワード線７０２に結合されている。行デコーダ７０３は、メモリアレイ７００の行に沿って配置された複数のビット線７０４に結合されている。複数のアドレスが、バス７０５上経由で、行デコーダ７０３および列デコーダ７０１に供給される。ブロック７０６のセンスアンプとデータ入力構造は、データバス７０７を経て行デコーダ７０３に結合されている。データは、該集積回路の入力／出力ポートあるいは集積回路の内部または外部の他のデータソースから、データ入力線７１１を経て、ブロック７０６のデータ入力構造へと供給される。データは、ブロック７０６のセンスアンプから、データ出力線７１２を経て、該集積回路の入力／出力ポートあるいは集積回路の内部または外部の他のデータの送り先へと供給される。
【００３５】
また、集積回路は、データ保存用に構成された局部電荷トラッピングメモリセルを用いて実装し、表１に示すＰＨＩＮＥＳ型動作アルゴリズムを適用したメモリアレイ７２０を有する。ページ／列デコーダ７３１は、そのメモリアレイ７２０の列に沿って配置された複数のワード線７３２に結合されている。行デコーダ７１３は、メモリアレイ７２０の行に沿って配置された複数のビット線７１４に結合されている。複数のアドレスが、バス７１５上経由で、行デコーダ７１３およびページ／列デコーダ７３１に供給される。ブロック７１６のセンスアンプとデータ入力構造は、データバス７１７を経て行デコーダ７１３に結合されている。データは、該集積回路の入力／出力ポートあるいは集積回路の内部または外部の他のデータソースから、データ入力線７２１を経て、ブロック７１６のデータ入力構造へと供給される。データは、ブロック７１６のセンスアンプから、データ出力線７２２を経て、該集積回路の入力／出力ポートあるいは集積回路の内部または外部の他のデータの送り先へと供給される。
【００３６】
コードアレイ７００とデータアレイ７２０とにおけるメモリセルの読み出し、書き込み、消去を制御するための複数の手段は、半導体素子に含まれている。これらの手段は、デバイスの動作に関与し、集積回路上の他の回路に結合した、ブロック７０８で示される読み出し／消去／書き込み供給電源（例えば、チャージポンプ回路、電圧調整器、分圧器等を含む）と、コードフラッシュ型用途に構成されたＮＲＯＭ型ステートマシン７０９と、データフラッシュ型用途に構成されたＰＨＩＮＥＳ型ステートマシン７１９とを含む。
【００３７】
供給電源７０８は、ＮＲＯＭ型動作とＰＨＩＮＥＳ型動作のための読み出し、消去、書き込み動作に使用される、負の電圧を含む様々な電圧レベルを供給するため、周知のチャージポンプ、電圧調整器、分圧器等を使用し、各種の実施例で実施される。
【００３８】
ＮＲＯＭ型ステートマシン７０９は、本発明の実施例に係る、書き込みのためのチャネルエレクトロン注入と消去のためのバンド間トンネリング誘起ホットホール注入とを含む、読み出し、消去、書き込み動作をサポートする。ＰＨＩＮＥＳ型ステートマシン７１９は、本発明の実施例に係る、書き込みのためのバンド間トンネリング誘起ホットホール注入と消去のための電界アシスト（ファウラー・ノードハイム）エレクトロントンネリングとを含む、読み出し、消去、書き込み動作をサポートする。これらのステートマシン７０９、７１９は、周知の特殊用途ロジック回路を用いて実施可能である。別の実施例において、コントローラは、デバイスの動作を制御するためのコンピュータプログラムを実行する汎用プロセッサを備えてもよく、これは同一の集積回路に実装してもよい。さらに他の実施例では、該ステートマシンの実施に対して、特殊用途ロジック回路と汎用プロセッサとの組み合わせを用いてもよい。
【００３９】
本発明は、以上のような好適な実施形態と実施例とを参照して開示したが、これらの例は限定を意味しているのではなくむしろ一例であることを意図していることを理解すべきである。当業者にとって、本発明の変更や組み合わせを容易になし得ることが考えられる。そのような変更や組み合わせは、本発明の精神や特許請求の範囲に含まれる。
【産業上の利用可能性】
【００４０】
本発明は、フラッシュメモリを含め、電気的に書き込みかつ消去可能な不揮発性メモリに適用可能である。また、本発明は、システムオンチップ構成を有する集積回路にも好適である。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る集積回路の概略ブロック図である。
【図２】システムオンチップの実施例のための本発明に係る集積回路の概略ブロック図である。
【図３】コードフラッシュとデータフラッシュとの両方に使用可能な局部電荷トラッピングメモリセルの概略ブロック図である。
【図４】コードフラッシュとデータフラッシュとの両方に使用可能な、図３に示すものと同様なメモリセルのアレイの配置図である。
【図５Ａ】図３のメモリセルのデータフラッシュ動作のための代表的な書き込み動作を示すものである。
【図５Ｂ】図３のメモリセルのデータフラッシュ動作のための代表的な書き込み動作を示すものである。
【図５Ｃ】図３のメモリセルのデータフラッシュ動作のための代表的な消去動作を示すものである。
【図６Ａ】図３のメモリセルのコードフラッシュ動作のための代表的な書き込み動作を示すものである。
【図６Ｂ】図３のメモリセルのコードフラッシュ動作のための代表的な書き込み動作を示すものである。
【図６Ｃ】図３のメモリセルのコードフラッシュ動作のための代表的な消去動作を示すものである。
【図６Ｄ】図３のメモリセルのコードフラッシュ動作のための代表的な消去動作を示すものである。
【図７】コード保存用とデータ保存用とに構成された局部電荷トラッピングメモリセルアレイを含む、本発明の実施例に係る集積回路のさらに詳細な図を示すものである。
【符号の説明】
【００４２】
１００  集積回路
１０１  第１のメモリアレイ
１０２  第２のメモリアレイ
１０３  周辺回路
２００  集積回路
２０１  第１のメモリアレイ  
２０２  第２のメモリアレイ
２０３  周辺回路    
２０４  ＳＲＡＭメモリ
２０５  ユーザ・プログラマブルプロセッサ
３００  半導体基板
３０１  第１のチャネル端子
３０２  第２のチャネル端子
３０３  ゲート構造
３０５  領域
３１０  第１の誘電体層
３１１  局部電荷トラッピング構造
３１２  第２の誘電体層
３１５  領域
ＢＬ１  ビット線
ＢＬ２  ビット線
ＢＬ３  ビット線
ＷＬ１  ワード線
ＷＬ２  ワード線
ＷＬ３  ワード線
７００  メモリアレイ
７０２  ワード線
７０４  ビット線
７０８  ブロック
７０９  ＮＲＯＭ型ステートマシン
７１４  ビット線
７１９  ＰＨＩＮＥＳ型ステートマシン
７２０  メモリアレイ
７３２  ワード線
【図１】
0004686161.tif 000004
【図２】
0004686161.tif 000005
【図３】
0004686161.tif 000006
【図４】
0004686161.tif 000007
【図５Ａ】
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【図５Ｂ】
0004686161.tif 000009
【図５Ｃ】
0004686161.tif 000010
【図６Ａ】
0004686161.tif 000011
【図６Ｂ】
0004686161.tif 000012
【図６Ｃ】
0004686161.tif 000013
【図６Ｄ】
0004686161.tif 000014
【図７】
0004686161.tif 000015