(57)【特許請求の範囲】
【請求項１】
導電性材料からなる電極の間に強誘電体膜を設けてなる強誘電体キャパシタと、
シリコン基板の主面に対して垂直方向に前記強誘電体キャパシタの前記電極および前記強誘電体膜が複数積層されてなるセルキャパシタブロックと、
ドレイン電極およびソース電極に前記強誘電体キャパシタが電気的に並列接続されたセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタからなるメモリセルと、
複数の前記メモリセルが、前記ドレイン電極およびソース電極を端子として電気的に直列に接続されたセルブロックと、を有し、
複数の前記セルトランジスタのゲート電極が前記シリコン基板主面に対して垂直方向に繰り返し形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シリコン基板主面に等間隔で形成された四角柱状のシリコン柱をさらに有し、
前記セルブロックの前記セルトランジスタは前記シリコン柱の側面に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコン柱上部に形成されたブロック選択トランジスタをさらに有し、
前記セルブロックの一端は、前記ブロック選択トランジスタを介して電気的にビット線に接続されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記シリコン柱上部に形成されたプレート選択トランジスタをさらに有し、
前記セルブロックの一端は、前記プレート選択トランジスタを介して電気的にプレート線に接続されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置にかかわり、特に、不揮発性の強誘電体メモリにおけるメモリセルの配置にかかわる。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶からパーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）、ＳＲＡＭ（Static ＲＡＭ）、不揮発性のＭＲＯＭ（Mask ＲＯＭ）、Ｆｌａｓｈ ＥＥＰＲＯＭ（以下、「フラッシュメモリ」という。）等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（対フラッシュメモリ」）の点で優れており、市場の殆どを占めているのが現状である。書き換え可能で不揮発性のフラッシュメモリは、電源を切ることが可能ではあるが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印可する必要がある等の欠点があるため、ＤＲＡＭ程は市場がひらけていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性半導体記憶装置（Nonvolatile Ferroelectric Memory、以下、「強誘電体メモリ」という。）は、１９８０年に提案されて以来、不揮発性で、しかも、書き換え回数が１０の１２乗、読みだし書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【０００４】
従来の強誘電体メモリセルは、例えば、「非特許文献１」に示されているように、１個のセルトランジスタと１個の強誘電体キャパシタから構成され、セルトランジスタと強誘電体キャパシタが直列接続された構成をとっていた。このため、従来の強誘電体メモリでは、メモリセルは、ワード線とビット線の交点２個にメモリセル１個が配置されるフォールデッドビット線（Folded Bit Line）構成を取ると、配線幅、配線間スペースをＦとして最小のセルサイズが２Ｆｘ４Ｆ＝８Ｆ２となり、セルサイズ的に限界があった。また、従来のメモリセル構成では、非選択セルの強誘電体キャパシタにおける分極情報の破壊を防ぐために、プレート線をワード線毎に分断し、個別に駆動する必要があった。個々のプレート線には、ワード線方向に複数の強誘電体キャパシタが接続されるため負荷容量が重くなる上に、プレート線駆動回路のレイアウトピッチがワード線のレイアウトピッチと同程度と厳しくなるためプレート線駆動回路のレイアウトサイズは大きく出来なかった。このため、従来の強誘電体メモリでは、プレート線の上げ下げにかかる遅延が大きく、結果として動作速度が遅くなるという欠点があった。
【０００５】
このような欠点に対処するため、著者らは、例えば、「特許文献１」、「特許文献２」および「特許文献３」において、（１）小さい４Ｆ２サイズの強誘電体メモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のある高速ランダムアクセス機能、の３点を実現できる強誘電体メモリを開示した。これらの技術を応用することで、平面トランジスタを用いた最小４Ｆ２サイズのメモリセルを実現することができる。
【０００６】
しかしながら、これらの技術を用いたとしても、原理的に４Ｆ２より小さいメモリセルを実現することは困難であり、ＮＡＮＤフラッシュメモリ等より高速にデータの読み書きはできるが、１つのセルに多値の情報を記憶し実質的に４Ｆ２以下のセルサイズを実現する多値のＮＡＮＤフラッシュメモリを超えるような低コストのメモリセルを実現することは困難であるという問題があった。
【０００７】
一方、３次元構造で強誘電体メモリを構成する方法もある。例えば、「非特許文献２」では、シリコン基板上にトランジスタを形成し、強誘電体キャパシタをマトリック上に積層し。複数層の強誘電体キャパシタを積層することで小さいサイズで大容量の強誘電体メモリを構成している。
【０００８】
しかしながら、この従来の構成方法では、トランジスタを介さずに強誘電体キャパシタ同士を縦横に単純に配置するため、任意の強誘電体キャパシタに対してデータを書く場合も、読む場合も、隣接した非選択の強誘電体キャパシタに対して１／３以上の不要な電圧が印加されてしまうディスタープ（Disturb）が発生するという深刻な問題があった。このため、メモリとして安定動作する条件が損なわれ、実用化が困難、あるいは、ディスタープに非常に強い強誘電体キャパシタの製造が必須になるなどの問題があった。
【０００９】
以上述べたように、従来の強誘電体メモリにおいては、４Ｆ２より小さいセルサイズの実現が困難であり、強誘電体キャパシタを積層する３次元の強誘電体メモリにおいても、ディスタープのために実用化が非常に困難であるという問題があった。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】特開平１１−１７７０３６号公報
【特許文献３】特開２０００−２２０１０号公報
【非特許文献１】J. T. Evans et al., "An experimental 512k-b nonvolatile memory with ferroelectric cell", IEEE Journal Solid-State Circuit, vol.23, No.5, pp.1171-1175, October 1988
【非特許文献２】T. Nishihara et al., "A quasi-matrix ferroelectric memory for future silicon storage", IEEE Journal Solid-State Circuit, vol.27, No.11, pp.1479-1484, November 2002
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、強誘電体キャパシタのディスタープ特性を損なうことなく、高集積化された不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、導電性材料からなる電極の間に強誘電体膜を設けてなる強誘電体キャパシタと、シリコン基板の主面に対して垂直方向に前記強誘電体キャパシタの前記電極および前記強誘電体膜が複数積層されてなるセルキャパシタブロックと、ドレイン電極およびソース電極に前記強誘電体キャパシタが電気的に並列接続されたセルトランジスタと、前記強誘電体キャパシタおよび前記セルトランジスタからなるメモリセルと、複数の前記メモリセルが、前記ドレイン電極およびソース電極を端子として電気的に直列に接続されたセルブロックと、を有し、複数の前記セルトランジスタのゲート電極が前記シリコン基板主面に対して垂直方向に繰り返し形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、ディスターブ特性を損なうことなく、強誘電体メモリセルを高集積化することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、複数の強誘電体メモリセルからなるメモリセルブロックとそのアクセスにかかわる配線部分を示した。また、図面の煩雑さを避けるため、層間絶縁膜等の絶縁材料はハッチング等の記述を省略し透視して示した。以下、断面図および平面図については、同様の記述法を用いる。
【００１５】
本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板１１の主面上に形成されたシリコン柱１２（以下、「Ｓｉ柱１２」という。）、Ｓｉ柱１２の上方にワード線方向（図１では、紙面に垂直な方向。）に沿って配置されたプレート線（以下、「ＰＬ」という。）、ＰＬ上方にＰＬに直交する方向（図１では、紙面の左右方向。）に沿って配置されたビット線（以下、「ＢＬ」または「/ＢＬ」という。信号名の先頭に付加する“/”は、相補的な信号を表し、これらが信号線対であることを示す。）、ＳＩ柱１２の間の空隙に形成されたメモリセルブロック１３（以下、「セルブロック１３」という。）、Ｓｉ柱１２の上部側面に設けられたブロック選択トランジスタ１４とそのダミートランジスタ（以下、「ＤＴ」という。）、および別のＳｉ柱１２の上部側面に設けられたプレート選択トランジスタ１５とそのＤＴを備えている。
【００１６】
シリコン基板１１の主面には四角柱状のＳｉ柱１２が等間隔で形成され、あるＳｉ柱１２の上面に設けられた拡散層領域１６にはプレート線コンタクト１７（以下、「ＰＬコンタクト１７」という。）を介してＰＬが電気的に接続され、その隣のＳｉ柱１２の上面に設けられた拡散層領域１６にはビット線コンタクト１８（以下、「ＢＬコンタクト１８」という。）を介して/ＢＬが電気的に接続され、これらＳｉ柱１２の間の空隙には１６個の強誘電体メモリセル１９（以下、「メモリセル１９」という。）からなるセルブロック１３が形成されている。
【００１７】
セルブロック１３の一端はＢＬコンタクト１８が接続された拡散層領域１６にＤＴおよびブロック選択トランジスタ１４を介して接続され、他端はＰＬコンタクト１７が接続された拡散層領域１６にプレート選択トランジスタ１５およびＤＴを介して接続されている。
【００１８】
Ｓｉ柱１２は、例えば、シリコン基板１１の表面に縦横に溝を掘ることで形成され、ビット線方向に隣接する２つのＳｉ柱１２の互いに対向する側面には、セルブロック１３を構成する１６個のセルトランジスタ２０、ブロック選択トランジスタ１４とそのＤＴ、およびプレート選択トランジスタ１５とそのＤＴが形成されている。
【００１９】
また、Ｓｉ柱１２は、加工できる最小の配線幅、配線間スペースをＦとすると、ビット線方向に６Ｆの間隔で形成されている。
【００２０】
プレート選択トランジスタ１５は、プレート選択信号（ＰＳまたは/ＰＳ）に基づいてセルブロック１３をＰＬに接続する。すなわち、例えば、図１に示したセルブロック１３の場合は、ＰＳがプレート選択トランジスタ１５のゲート電極に接続され、/ＰＳがＤＴのゲート電極に接続されているので、ＰＳが“Ｈ”レベルの時にＰＬに接続される。
【００２１】
逆に、ＰＳが“Ｌ”レベル（つまり、/ＰＳが“Ｈ”レベル。）の場合には、セルブロック１３はＰＬに接続されず、となりの空隙に形成された別のセルブロック（図１では、セルブロック１３の右側のセルブロック。）がＰＬに接続される。
【００２２】
ＤＴは、ゲート電極の電圧に関わりなく常にＯＮ状態となるようしきい値が調整されたトランジスタであり、実質的にドレイン電極−ソース電極間の拡散層配線として機能する。
【００２３】
ブロック選択トランジスタ１４は、ブロック選択信号（ＢＳまたは/ＢＳ）に基づいてセルブロック１３をＢＬに接続する。すなわち、例えば、図１に示したセルブロック１３の場合は、ＢＳがブロック選択トランジスタ１４のゲート電極に接続され、/ＢＳがＤＴのゲート電極に接続されているので、ＢＳが“Ｈ”レベルの時に/ＢＬに接続される。
【００２４】
逆に、ＢＳが“Ｌ”レベル（つまり、/ＢＳが“Ｈ”レベル。）の場合には、セルブロック１３は/ＢＬに接続されず、となりの空隙に形成された別のセルブロック（図１では、セルブロック１３の右側のセルブロック。）が/ＢＬに接続される。
【００２５】
セルブロック１３は、１６個のメモリセル１９から構成され、図１に示したように、強誘電体膜２１を導電性材料からなるキャパシタ電極２２で挟んで積層した四角柱状の２つのセルキャパシタブロック２３、隣り合う２つのＳｉ柱１２の互いに対向する側面にそれぞれ８つずつ形成されたセルトランジスタ２０、およびこれら２つのＳｉ柱１２の側面下部とセルキャパシタブロック２３の底面を電気的に接続する拡散層領域１６を備えている。
【００２６】
セルキャパシタブロック２３は、隣り合う２つのＳｉ柱１２の間の空隙に設けられ、強誘電体膜２１とキャパシタ電極２２からなる強誘電体キャパシタ２６がシリコン基板１１の主面に対して垂直方向に積層されて形成されている。
【００２７】
１つのセルキャパシタブロック２３にはそれぞれ８つの強誘電体キャパシタ２６が積層され、キャパシタ電極２２はセルコンタクト２４によってＳｉ柱１２の側面に形成されたセルトランジスタ２０のドレイン電極またはソース電極に電気的に接続されている。また、セルキャパシタブロック２３の底部のキャパシタ電極２２は、２つのＳｉ柱１２の側面下部を接続している拡散層領域１６に直接接続されている。
【００２８】
セルトランジスタ２０は、２つのＳｉ柱１２の側面にそれぞれ８つずつが形成され、その８つのセルトランジスタ２０は互いに直列接続になるよう、ドレイン電極およびソース電極を共有している。また、Ｓｉ柱１２のそれぞれ最下部に形成された２つのセルトランジスタ２０は、図１に示したように、互いに直列接続になるよう、セルキャパシタブロック２３が接続された拡散層領域１６で電気的に接続されている。
【００２９】
セルトランジスタ２０のゲート電極は、ワード線（以下、「ＷＬ０〜ＷＬ１５」という。）として形成されており、ワード線方向（図１では紙面垂直方向。）に形成される複数のセルブロック１３で共有されている。
【００３０】
図２および図３は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す平面図である。ここでは、主に２組のビット線対と３列のＳｉ柱１２を含む領域を示した。
【００３１】
図２（ａ）は図１を上から見た平面図である。互いに２Ｆのピッチで配置された４本のビット線（２組のＢＬおよび/ＢＬ。）にそれぞれ３つのＳｉ柱１２が対応し、Ｓｉ柱１２の間に合計８つのセルブロック１３が形成されている。なお、図２（ａ）ではＰＬに隠れて見えないＳｉ柱１２を点線で示している。また、図２（ａ）のＣ−Ｃは、図１を示す断面である。
【００３２】
図２（ａ）に示したように、１つのメモリセル１９を上から見たときのサイズは、２Ｆ×３Ｆ＝６Ｆ２である。各Ｓｉ柱１２の片側の側面にはそれぞれ８つのメモリセル１９が形成されているので、実質的なセルサイズは、６Ｆ２／８＝０．７５Ｆ２となる。
【００３３】
図２（ｂ）は、図１のＡ−Ａ断面を示す水平断面図である。ワード線（ＷＬ０〜ＷＬ１５）は、図２（ｂ）に示したように、ワード線方向（図２では、紙面上下方向。）に繰り返し形成された複数のセルブロック１３で共用されている。
【００３４】
図３（ｃ）は、図１のＢ−Ｂ断面を示す別の水平断面図である。セルブロック１３は、図３（ｃ）に示したように、ワード線方向（図３では、紙面上下方向。）にはそれぞれ絶縁材料によって分離されており、セルトランジスタ２０のドレイン電極およびソース電極である拡散層領域１６は、Ｓｉ柱１２の側面にそれぞれ分離されて形成されている。
【００３５】
そして、その拡散層領域１６は、セルコンタクト２４を介してセルキャパシタブロック２３のキャパシタ電極２２に電気的に接続されている。
【００３６】
図４は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部のＤ−Ｄ断面を示す立面図である。  
図４に示したように、ワード線方向（図４では、紙面左右方向。）に繰り返し配置されるセルブロック１３は絶縁材料で分離されており、さらに、底部のシリコン基板１１は少なくとも拡散層領域１６が分離できる程度の深さまで溝で分離されている。
【００３７】
これにより、セルキャパシタブロック２３の底部が拡散層領域１６に直接接続されていても、セルブロック１３同士は互いに電気的に分離されている。
【００３８】
図５は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部のＥ−Ｅ断面を示す立面図である。  
図５に示したように、ワード線方向（図５では、紙面左右方向。）に繰り返し配置された各セルブロック１３で、ＷＬ０〜ＷＬ１５およびＰＳ、/ＰＳは共用されている。また、各セルブロック１３においてＰＳおよび/ＰＳが構成する２つのトランジスタのうち１つはＤＴとして形成されている。
【００３９】
図５では、ＤＴの形成位置がワード線方向に沿ってＰＳおよび/ＰＳで交互に設けられている。ＢＳおよび/ＢＳでの形成位置も含めて、ＤＴの形成位置については次の回路図（図６）を用いて詳述する。
【００４０】
図６は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図である。ここでは、主に、２つのセルブロック１３とそのアクセスにかかわる部分を示した。
【００４１】
本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部は、１組のビット線対（ＢＬおよび/ＢＬ）、ビット線対に対応したセンスアンプ２５（以下、「ＳＡ２５」という。）、各ビット線に接続されるセルブロック１３、セルブロック１３を選択するためのブロック選択トランジスタ１４、セルブロック１３内のメモリセル１９を選択するためのＷＬ０〜ＷＬ１５、セルブロック１３が接続されるＰＬ、およびＰＬへの接続を選択するためのプレート選択トランジスタ１５を備えている。
【００４２】
ＢＬおよび/ＢＬの一端はＳＡ２５に接続され、ブロック選択トランジスタ１４のドレイン端子はＢＬコンタクト１８を介してＢＬまたは/ＢＬに接続され、ブロック選択トランジスタ１４のソース端子はセルブロック１３の一端に接続され、セルブロック１３の他端はプレート選択トランジスタ１５のドレイン端子に接続され、プレート選択トランジスタ１５のソース端子はＰＬコンタクト１７を介してＰＬに接続されている。
【００４３】
また、セルブロック１３内の１６個のメモリセル１９は互いに直列に接続され、それぞれのゲート端子は対応するＷＬ０〜ＷＬ１５に接続され、ＢＬに接続されるブロック選択トランジスタ１４のゲート端子はＢＳに接続され、ＢＬに接続されるセルブロック１３のプレート選択トランジスタのゲート端子はＰＳに接続され、/ＢＬに接続されるブロック選択トランジスタ１４のゲート端子は/ＢＳに接続され、/ＢＬに接続されるセルブロック１３のプレート選択トランジスタのゲート端子は/ＰＳに接続されている。
【００４４】
図６に示したように、ＤＴの形成位置は、ＢＬに接続されるセルブロック１３と/ＢＬに接続されるセルブロック１３で異なっている。つまり、ＢＬに接続されるセルブロック１３では、/ＢＳおよび/ＰＳの下に形成されるトランジスタがＤＴとなり、/ＢＬに接続されるセルブロック１３では、ＢＳおよびＰＳの下に形成されるトランジスタがＤＴとなっている。
【００４５】
これは、ビット線対をフォールデッドビット線（Folded Bit Line）構成とするために必要で、図５において、ＰＳおよび/ＰＳの下のＤＴが交互に形成されていたことに対応する。
【００４６】
メモリセル１９のセルトランジスタ２０と強誘電体キャパシタ２６は並列に接続されている。つまり、セルトランジスタ２０のドレイン端子（ドレイン電極）およびソース端子（ソース電極）がそれぞれ強誘電体キャパシタ２６のキャパシタ端子（キャパシタ電極２２）に接続されている。
【００４７】
図６では、強誘電体キャパシタ２６がそれぞれセルコンタクト２４によってセルトランジスタ２０に接続されているように記されているが、これは等価回路であり、実際には、図１に示したように、セルキャパシタブロック２３は、強誘電体膜２１とキャパシタ電極２２が積層された構造であり、セルキャパシタブロック２３の底部を除いて、セルコンタクト２４は隣り合うセルトランジスタ２０で共用されている。
【００４８】
次に、上述したような回路構成でのメモリセル部の動作を説明する。  
まず、待機時には、ＷＬ０〜ＷＬ１５を“Ｈ”にしてセルトランジスタ２０を全てＯＮ状態にし、/ＢＳおよびＢＳを“Ｌ”にしてブロック選択トランジスタ１４を全てＯＦＦ状態にし、/ＰＳおよびＰＳを“Ｈ”にしてプレート選択トランジスタ１５を全てＯＮ状態にする。
【００４９】
これにより、全ての強誘電体キャパシタ２６は、セルトランジスタ２０がＯＮしているため、２つの電極（ドレイン端子およびソース端子）が電気的にショートされ、分極が安定に保持される。
【００５０】
次に、動作時には、図６の回路はフォールデッドビット線構成が取れる。例えば、ＷＬ３と/ＢＬに接続されるセルの強誘電体キャパシタ２６のデータを読み出す場合には、選択された/ＢＬにセルデータを読み出し、ＢＬを参照ビット線にする。
【００５１】
すなわち、/ＢＬ，ＢＬを“Ｌ”にプリチャージしたまま、ＷＬ３のみ“Ｌ”に下げ、ＷＬ３に接続されるセルトランジスタ２０をＯＦＦにする。そして、非選択のプレート選択トランジスタ１５を制御するＰＳを“Ｌ”にし、選択のブロック選択トランジスタ１４を制御する/ＢＳを“Ｈ”にし、ＰＬを“Ｈ”にする。
【００５２】
これにより、選択した強誘電体キャパシタ２６にのみＰＬと/ＢＬ間の電圧が印加され、セルデータが/ＢＬに読み出される。
【００５３】
これに対して、選択されたセルブロック１３内の他の強誘電体キャパシタ２６は、セルトランジスタ２０がＯＮしているため、その両端に電圧が印加されない。また、非選択のセルブロック１３内の強誘電体キャパシタ２６は、ＢＳが“Ｌ”、ＰＳが“Ｌ”であるため、やはりその両端に電圧は印加されない。このようにしてランダムアクセスが実現される。
【００５４】
次に、上述した構成を持つ不揮発性半導体記憶装置のプロセス工程について説明する。  図７は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程の一例を示す断面図である。ここでは、主に、強誘電体キャパシタ２６を積層したセルキャパシタブロック２３の形成にかかわる部分を示した。
【００５５】
本発明の実施例１に係わる不揮発性半導体記憶装置のプロセス工程は、Ｓｉ柱１２の側面にセルトランジスタ２０を形成する工程、強誘電体キャパシタ２６を積層する工程、およびセルキャパシタブロック２３を形成する工程を備えている。
【００５６】
セルトランジスタ２０の形成工程では、シリコン基板１１の主面に縦横に溝を掘りＳｉ柱１２を形成し、図７（ａ）に示したように、そのＳｉ柱１２の側面に複数の縦型トランジスタ（セルトランジスタ２０）をシリコン基板１１に対して垂直方向に直列接続となるよう形成する。また、隣り合う２つのＳｉ柱１２の対向する側面に形成される最下部のセルトランジスタ２０は、互いに直列接続となるよう、拡散層領域１６を形成して電気的に接続しておく。
【００５７】
シリコンの側壁にトランジスタを形成する方式は、例えば、Ｈ．Ｔａｋａｔｏの文献（H.Takato et al., "Impact of Surrounding gate transistor (SGT) for ultra-high-density LSI's", IEEE Transaction on Electron Devices, vol.38, No.3, pp.573-578, March 1991）で実証されているように、比較的安定に実現できている。これは、他の３次元ＬＳＩのように、Ｓｉのトランジスタを生成し、その上に絶縁膜を形成し、さらにその上にＳiのトランジスタを形成する方式では、積層のトランジスタのチャネルがバルク（Bulk）で形成できないため、トランジスタのチャネルとゲート絶縁膜の界面の欠陥が制御できないのに対して、Ｓｉのバルクの溝の側壁にトランジスタを形成する場合は、全て縦型トランジスタではあるが、バルク上にトランジスタを形成するので、安定的にトランジスタを製造できるためである。
【００５８】
また、セルトランジスタ２０の形成と同様に、Ｓｉ柱１２の上方側面にブロック選択トランジスタ１４とそのＤＴおよびプレート選択トランジスタ１５とそのＤＴを形成する。
【００５９】
セルトランジスタ２０の形成後に、選択エピ成長（ＳＥＧ）等により、そのドレイン電極およびソース電極に後でキャパシタ電極２２を接続するためのセルコンタクト２４を形成する。
【００６０】
強誘電体キャパシタ２６を積層する工程では、Ｓｉ柱１２の間の空隙に、下から順に、キャパシタ電極２２となる導電性材料と強誘電体膜２１を交互に積層し、図７（ｂ）に示したように、セルコンタクト２４とキャパシタ電極２２がそれぞれの位置で同じ高さとなるようにする。
【００６１】
セルキャパシタブロック２３の形成工程では、ＲＩＥ（Reactive Ion Etching）などにより、前工程で積層した強誘電体キャパシタ２６の中心部分を上から下まで削除し、図７（ｃ）に示したような２つの四角柱状のセルキャパシタブロック２３を形成する。
【００６２】
最後に、Ｓｉ柱１２の上面の拡散層領域１６に接続されるＰＬコンタクト１７とＢＬコンタクト１８を形成し、さらに、その上方に、図７（ｃ）に示したように、ＰＬ、およびＢＬと/ＢＬを形成する。
【００６３】
図８は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程の別の一例を示す断面図である。ここでは、図７と同様に、セルキャパシタブロック２３の形成にかかわる部分を示した。
【００６４】
本発明の実施例１に係わる不揮発性半導体記憶装置における別のプロセス工程は、Ｓｉ柱１２の側面にセルトランジスタ２０を形成する工程、強誘電体キャパシタ２６を積層する工程、およびセルキャパシタブロック２３を形成する工程を備えている。
【００６５】
セルトランジスタ２０の形成工程（図８（ａ））では、図７（ａ）と同様に、Ｓｉ柱１２を形成し、そのＳｉ柱１２の側面にセルトランジスタ２０を直列接続で形成し、最下部のセルトランジスタ２０は拡散層領域１６で電気的に接続しておく。
【００６６】
また、セルトランジスタ２０の形成と同様に、Ｓｉ柱１２の上方側面にブロック選択トランジスタ１４とそのＤＴおよびプレート選択トランジスタ１５とそのＤＴを形成する。
【００６７】
強誘電体キャパシタ２６を積層する工程では、Ｓｉ柱１２の間の空隙に、下から順に、キャパシタ電極２２となる導電性材料と強誘電体膜２１を交互に積層する。この時、図８（ｂ）に示したように、キャパシタ電極２２の形成と同時にセルコンタクト２４を一体形成する。
【００６８】
セルキャパシタブロック２３の形成工程では、図７（ｃ）と同様にして、２つのセルキャパシタブロック２３を形成する。
【００６９】
最後に、Ｓｉ柱１２の上面の拡散層領域１６に接続されるＰＬコンタクト１７とＢＬコンタクト１８を形成し、さらに、その上方に、図８（ｃ）に示したように、ＰＬ、およびＢＬと/ＢＬを形成する。
【００７０】
図９および図１０は、本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程のさらに別の一例を示す断面図である。ここでは、図７と同様に、セルキャパシタブロック２３の形成にかかわる部分を示した。
【００７１】
本発明の実施例１に係わる不揮発性半導体記憶装置におけるさらに別のプロセス工程は、Ｓｉ柱１２の側面にセルトランジスタ２０を形成する工程、強誘電体キャパシタ２６を積層する工程、およびセルキャパシタブロック２３を形成する工程を備えている。
【００７２】
セルトランジスタ２０の形成工程（図９（ａ））では、図７（ａ）と同様に、Ｓｉ柱１２を形成し、そのＳｉ柱１２の側面にセルトランジスタ２０を直列接続で形成し、最下部のセルトランジスタ２０は拡散層領域１６で電気的に接続しておく。また、セルトランジスタ２０の形成と同様に、Ｓｉ柱１２の上方側面にブロック選択トランジスタ１４とそのＤＴおよびプレート選択トランジスタ１５とそのＤＴを形成する。
【００７３】
強誘電体キャパシタ２６を積層する工程（図９（ｂ）、（ｃ）および図１０（ｄ）、（ｅ））では、Ｓｉ柱１２の間の空隙に、下から順に、キャパシタ電極２２となる導電性材料、強誘電体膜２１、キャパシタ電極２２となる導電性材料、およびセルコンタクト２４となる導電性材料を順次積層していく。
【００７４】
すなわち、まず、Ｓｉ柱１２の間の空隙下部に前工程で形成された拡散層領域１６の上にキャパシタ電極２２となる導電性材料、強誘電体膜２１、およびキャパシタ電極２２となる導電性材料を順次積層する。この時、図９（ｂ）に示したように、積層された上面がセルブロック１３の最下部に形成されるセルコンタクト２４の下面と同じ高さになるようにする。
【００７５】
次に、図９（ｃ）に示したように、セルコンタクト２４となる導電性材料をセルトランジスタ２０の拡散層領域１６に接続されるよう積層する。
【００７６】
次に、図１０（ｄ）に示したように、キャパシタ電極２２となる導電性材料、強誘電体膜２１、およびキャパシタ電極２２となる導電性材料を順次積層し、その上面がセルブロック１３の最下部から２番目に形成されるセルコンタクト２４の下面と同じ高さになるようにする。
【００７７】
そして、図１０（ｅ）に示したように、セルコンタクト２４となる導電性材料をセルトランジスタ２０の拡散層領域１６に接続されるよう積層する。以下、このようなステップを最上部のセルコンタクト２４まで繰り返して、強誘電体キャパシタ２６の積層を完成する。
【００７８】
セルキャパシタブロック２３の形成工程（図示していない。）では、図７（ｃ）と同様にして、２つのセルキャパシタブロック２３を形成する。
【００７９】
最後に、図７（ｃ）と同様に、Ｓｉ柱１２の上面の拡散層領域１６に接続されるＰＬコンタクト１７とＢＬコンタクト１８を形成し、さらに、その上方にＰＬ、およびＢＬと/ＢＬを形成する。
【００８０】
上記実施例１によれば、強誘電体キャパシタ２６をシリコン基板１１の主面に対して垂直方向に積層し、３次元構造のセルブロック１３を形成しているので、メモリセル１９を高集積化することができる。
【００８１】
また、上記実施例１によれば、１つの強誘電体キャパシタ２６と１つのセルトランジスタ２０からなるメモリセル１９を複数縦列接続してセルブロック１３を構成しているので、ディスタープ特性を損なうことなく、メモリセル１９を高集積化することができる。
【００８２】
さらに、上記実施例１によれば、バルクであるＳｉ柱１２の側面にセルトランジスタ２０を形成するので、製造が比較的容易で、トランジスタ特性を高品位に保ちつつメモリセル部を高集積化することができる。
【００８３】
さらに、上記実施例１によれば、ブロック選択信号線（ＢＳおよび/ＢＳ）とプレート選択信号線（ＰＳおよび/ＰＳ）の下に適宜ＤＴを形成することにより、隣接する２本のビット線をフォールデッドビット線構成にしているので、高速で安定した動作のランダムアクセスを実現することができる。
【００８４】
さらに、上記実施例１によれば、ブロック選択トランジスタ１４およびプレート選択トランジスタ１５を、セルトランジスタ２０と同様に、Ｓｉ柱１２の側面上部に形成しているので、より小さな強誘電体メモリチップを実現することができる。
【００８５】
上述の実施例１では、セルブロック１３は１６個のメモリセル１９を有するとしたが、本発明はこれに限られるものではなく、原理的にはいくつのメモリセル１９で構成しても良い。
【実施例２】
【００８６】
図１１は、本発明の実施例２に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、複数の強誘電体メモリセルからなるメモリセルブロックとそのアクセスにかかわる配線部分を示した。また、実施例１と同様の構成部分には同じ符号を使用した。
【００８７】
本発明の実施例２に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板１１の主面上に形成されたＳｉ柱１２、Ｓｉ柱１２の上方にワード線方向（図１１では、紙面に垂直な方向。）に沿って配置されたＰＬ、ＰＬ上方にＰＬに直交する方向（図１１では、紙面の左右方向。）に沿って配置された/ＢＬ、ＳＩ柱１２の間の空隙に形成されたセルブロック１３、Ｓｉ柱１２の上部側面に設けられたブロック選択トランジスタ１４とそのＤＴ、および別のＳｉ柱１２の上部側面に設けられたプレート選択トランジスタ１５とそのＤＴを備えている。
【００８８】
セルブロック１３内のワード線（ＷＬ０〜ＷＬ１５）の構造およびその配置順を除いて、上述した主要な構成部分は実施例１と同様であるので、詳しい説明は省略する。
【００８９】
セルブロック１３内のＷＬ０〜ＷＬ１５の配置順は、実施例１と異なり図１１に示したように、Ｓｉ柱１２の両側面に同じ番号のワード線が配置されている。すなわち、ＷＬ０〜ＷＬ７が配置されているＳｉ柱１２の反対側の側面にはＷＬ０〜ＷＬ７が同じ順番で配置され、ＷＬ８〜ＷＬ１５が配置されているＳｉ柱１２の反対側の側面にはＷＬ８〜ＷＬ１５が同じ順番で配置されている。
【００９０】
図１２は、本発明の実施例２に係わる不揮発性半導体記憶装置におけるメモリセル部のＡ−Ａ断面を示す水平断面図である。ここでは、主に２組のビット線対（ＢＬおよび/ＢＬ）と３列のＳｉ柱１２を含む領域を示した。また、実施例１と同様に、絶縁材料は透視して示した。
【００９１】
図１２に示したように、実施例２におけるＷＬ０〜ＷＬ１５は、Ｓｉ柱１２の両側のワード線が同じ信号線なので、Ｓｉ柱１２を取り囲むように形成されている。また、セルブロック１３の上方に形成されるブロック選択トランジスタ１４のゲート電極（ＢＳおよび/ＢＳ）およびプレート選択トランジスタ１５のゲート電極（ＰＳおよび/ＰＳ）についても同様に、Ｓｉ柱１２を取り囲むように形成されている。
【００９２】
実施例２におけるメモリセル部の動作およびその製造方法は、実施例１と同様であるので、説明は省略する。
【００９３】
上記実施例２によれば、実施例１で述べた効果に加え、Ｓｉ柱１２を取り囲むようにワード線が形成され、Ｓｉ柱１２を挟んで異なる信号のワード線を形成する必要がないので、その構造をより容易な製造工程で実現することができる。
【００９４】
上述の実施例２では、セルブロック１３は１６個のメモリセル１９を有するとしたが、本発明はこれに限られるものではなく、原理的にはいくつのメモリセル１９で構成しても良い。
【実施例３】
【００９５】
図１３は、本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、複数の強誘電体メモリセルからなるメモリセルブロックとそのアクセスにかかわる配線部分を示した。また、実施例１と同様の構成部分には同じ符号を使用した。
【００９６】
本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板１１の主面上に形成されたＳｉ柱１２、Ｓｉ柱１２の上方にワード線に直交する方向（図１３では、紙面の左右方向。）に沿って配置された/ＢＬ、/ＢＬの上方にワード線方向（図１３では、紙面に垂直な方向。）に沿って配置されたＰＬおよび/ＰＬ、ＳＩ柱１２の間の空隙に形成されたセルブロック１３、Ｓｉ柱１２の上面に設けられたブロック選択トランジスタ３４とそのＤＴ、および別のＳｉ柱１２の上面に設けられた拡散層領域１６に接続されたＰＬコンタクト３７を備えている。
【００９７】
ブロック選択トランジスタ３４およびプレート線（ＰＬおよび/ＰＬ）を除いて、上述した主要な構成部分の構造および構成は実施例１と同様であるので、詳しい説明は省略する。
【００９８】
実施例１との違いは、ブロック選択トランジスタ３４が、Ｓｉ柱１２の上面に形成されていることと、プレート選択トランジスタ１５がなく、その代わりにＰＬおよび/ＰＬの相補的な２本のプレート線が/ＢＬの上方に配置されていることである。
【００９９】
ブロック選択トランジスタ３４およびそのＤＴは、図１３に示したように、Ｓｉ柱１２の上面に形成され、Ｓｉ柱１２は、ＰＬコンタクト３７が接続される１Ｆ幅のものとブロック選択トランジスタ３４が形成される７Ｆ幅のものがビット線方向に交互に形成されている。
【０１００】
そして、セルブロック１３の一端のセルトランジスタ２０のソース電極は、Ｓｉ柱１２上面で直列接続されたブロック選択トランジスタ３４とそのＤＴを介してＢＬコンタクト１８に接続されている。
【０１０１】
また、セルブロック１３の他端のセルトランジスタ２０のドレイン電極は、別のＳｉ柱１２の上面に形成された拡散層領域１６に接続されたＰＬコンタクト３７を介してＰＬまたは/ＰＬ（図１３の場合は/ＰＬ。）に接続されている。
【０１０２】
上述したように、Ｓｉ柱１２の間隔は１つのセルブロック１３あたり９Ｆで１つのセルブロック１３には１６個のメモリセル１９が形成されるので、実質的なメモリセル１９のサイズは、２Ｆ×９Ｆ／１６＝１．１２５Ｆ２となる。
【０１０３】
図１４は、本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図である。ここでは、主に、２つのセルブロック１３とそのアクセスにかかわる部分を示した。
【０１０４】
本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部は、１組のビット線対（ＢＬおよび/ＢＬ）、ビット線対に対応したＳＡ２５、各ビット線に接続されるセルブロック１３、セルブロック１３を選択するためのブロック選択トランジスタ３４、セルブロック１３内のメモリセル１９を選択するためのＷＬ０〜ＷＬ１５、およびセルブロック１３が接続されるＰＬおよび/ＰＬを備えている。
【０１０５】
図１４に示したように、実施例３における等価回路は、セルブロック１３をＰＬまたは/ＰＬへ接続する部分を除き、実施例１と同様であるので、詳しい説明は省略する。
【０１０６】
実施例１との違いは、プレート選択トランジスタ１５がなく、ＢＬに接続されるセルブロック１３はＰＬコンタクト３７を介してＰＬに接続されており、/ＢＬに接続されるセルブロック１３は別のＰＬコンタクト３７を介して/ＰＬに接続されていることである。
【０１０７】
このように、ビット線対（ＢＬおよび/ＢＬ）に対応した相補的なプレート線（ＰＬおよび/ＰＬ）を用いることで、プレート選択トランジスタ１５を省略することができる。
【０１０８】
次に、上述したような回路構成でのメモリセル部の動作を説明する。  
まず、待機時には、ＷＬ０〜ＷＬ１５を“Ｈ”にしてセルトランジスタ２０を全てＯＮ状態にし、/ＢＳおよびＢＳを“Ｌ”にしてブロック選択トランジスタ３４を全てＯＦＦ状態にする。
【０１０９】
これにより、全ての強誘電体キャパシタ２６は、セルトランジスタ２０がＯＮしているため、２つの電極（ドレイン端子およびソース端子）が電気的にショートされ、分極が安定に保持される。
【０１１０】
次に、動作時には、図１４の回路はフォールデッドビット線構成が取れる。例えば、ＷＬ３と/ＢＬに接続されるセルの強誘電体キャパシタ２６のデータを読み出す場合には、選択された/ＢＬにセルデータを読み出し、ＢＬを参照ビット線にする。
【０１１１】
すなわち、/ＢＬ，ＢＬを“Ｌ”にプリチャージしたまま、ＷＬ３のみ“Ｌ”に下げ、ＷＬ３に接続されるセルトランジスタ２０をＯＦＦにする。そして、選択のブロック選択トランジスタ３４を制御する/ＢＳを“Ｈ”にし、非選択のＰＬを“Ｌ”にしたまま選択の/ＰＬのみを“Ｈ”にする。
【０１１２】
これにより、選択した強誘電体キャパシタ２６にのみ/ＰＬと/ＢＬ間の電圧が印加され、セルデータが/ＢＬに読み出される。
【０１１３】
これに対して、選択されたセルブロック１３内の他の強誘電体キャパシタ２６は、セルトランジスタ２０がＯＮしているため、その両端に電圧が印加されない。また、非選択のセルブロック１３内の強誘電体キャパシタ２６は、ＢＳが“Ｌ”、ＰＬが“Ｌ”であるため、やはり電圧は印加されない。このようにしてランダムアクセスが実現される。
【０１１４】
実施例３におけるメモリセル部の製造方法は、実施例１と同様であるので、詳しい説明は省略する。
【０１１５】
上記実施例３によれば、強誘電体キャパシタ２６をシリコン基板１１の主面に対して垂直方向に積層し、３次元構造のセルブロック１３を形成しているので、メモリセル１９を高集積化することができる。
【０１１６】
また、上記実施例３によれば、１つの強誘電体キャパシタ２６と１つのセルトランジスタ２０からなるメモリセル１９を複数縦列接続してセルブロック１３を構成しているので、ディスタープ特性を損なうことなく、メモリセル１９を高集積化することができる。
【０１１７】
さらに、上記実施例３によれば、バルクであるＳｉ柱１２の側面にセルトランジスタ２０を形成するので、製造が比較的容易で、トランジスタ特性を高品位に保ちつつメモリセル部を高集積化することができる。
【０１１８】
さらに、上記実施例３によれば、ブロック選択信号線（ＢＳおよび/ＢＳ）の下に適宜ＤＴを形成することにより、隣接する２本のビット線をフォールデッドビット線構成にしているので、高速で安定した動作のランダムアクセスを実現することができる。
【０１１９】
さらに、上記実施例３によれば、ブロック選択トランジスタ３４をＳｉ柱１２の上面に形成しているので、より容易な製造工程で小さな強誘電体メモリチップを実現することができる。
【０１２０】
上述の実施例３では、セルブロック１３は１６個のメモリセル１９を有するとしたが、本発明はこれに限られるものではなく、原理的にはいくつのメモリセル１９で構成しても良い。
【実施例４】
【０１２１】
図１５は、本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図である。ここでは、主に、２組のビット線対（ＢＬ０と/ＢＬ０、およびＢＬ１と/ＢＬ１）とそのアクセスにかかわる部分を示した。また、実施例３と同様の構成部分には同じ符号を使用した。
【０１２２】
本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部は、２組のビット線対、各ビット線にそれぞれ２つずつ接続される８つのセルブロック１３、セルブロック１３を選択するためのブロック選択トランジスタ３４、セルブロック１３内のメモリセル１９を選択するためのＷＬ０〜ＷＬ１５、セルブロック１３が接続される２組のプレート線対（ＰＬ０と/ＰＬ０、およびＰＬ１と/ＰＬ１）、各ビット線をブリチャージするための４つのイコライズトランジスタ（以下、「Ｓ０１〜Ｓ３１」という。）、２組のビット線対のうちの１組を選択してメインビット線対（以下、「ＢＬＳＡおよび/ＢＬＳＡ」という。）に接続するための４つのスイッチトランジスタ（以下、「Ｓ０２〜Ｓ３２」という。）およびＢＬＳＡと/ＢＬＳＡに対応したＳＡ２５を備えている。
【０１２３】
ＢＬＳＡおよび/ＢＬＳＡはそれぞれＳＡ２５に接続され、ＢＬＳＡの一端にはＳ２２のドレイン端子およびＳ３２のドレイン端子が接続され、/ＢＬＳＡの一端にはＳ０２のドレイン端子およびＳ１２のドレイン端子が接続されている。
【０１２４】
Ｓ０２のゲート端子およびＳ２２のゲート端子にはビット線対を選択するための第１の信号（以下、「Ｔｒｓ０」という。）が接続され、Ｓ１２のゲート端子およびＳ３２のゲート端子にはビット線対を選択するための第２の信号（以下、「Ｔｒｓ１」という。）が接続されている。
【０１２５】
Ｓ０２のソース端子は/ＢＬ０の一端およびＳ０１のドレイン端子に接続され、Ｓ１２のソース端子は/ＢＬ１の一端およびＳ１１のドレイン端子に接続され、Ｓ２２のソース端子はＢＬ０の一端およびＳ２１のドレイン端子に接続され、Ｓ３２のソース端子はＢＬ１の一端およびＳ０３１のドレイン端子に接続されている。
【０１２６】
Ｓ０１のゲート端子およびＳ２１のゲート端子には第１のイコライズ信号（以下、「Ｅｑｌ０」という。）が接続され、Ｓ１１のゲート端子およびＳ３１のゲート端子には第２のイコライズ信号（以下、「Ｅｑｌ１」という。）が接続され、Ｓ０１、Ｓ１１、Ｓ２１、およびＳ３１のソース端子はプリチャージ電位を供給する電源線（以下、「ＶＢＬ」という。）に接続されている。
【０１２７】
ＢＬ０、/ＢＬ０、ＢＬ１、および/ＢＬ１にはそれぞれ２つのセルブロック１３がブロック選択トランジスタ３４およびそのＤＴを介して接続され、それらのセルブロック１３はそれぞれが接続されているビット線に対応するプレート線に接続されている。
【０１２８】
すなわち、一端がＢＬ０に接続されている２つのセルブロック１３の他端はＰＬ０に接続され、一端がＢＬ１に接続されている２つのセルブロック１３の他端はＰＬ１に接続され、一端が/ＢＬ０に接続されている２つのセルブロック１３の他端は/ＰＬ０に接続され、一端が/ＢＬ１に接続されている２つのセルブロック１３の他端は/ＰＬ１に接続されている。
【０１２９】
セルブロック１３の構成およびその信号の接続は実施例３と同様であるので、詳しい説明は省略する。
【０１３０】
ＢＬ０に接続される２つのセルブロック１３は、相補的なブロック選択信号（ＢＳおよび/ＢＳ）によって片方だけが選択される。つまり、第１のセルブロック１３はゲート端子にＢＳが入力されたブロック選択トランジスタ３４を介してＢＬ０に接続され、第２のセルブロック１３はゲート端子に/ＢＳが入力されたブロック選択トランジスタ３４を介してＢＬ０に接続されている。
【０１３１】
同様に、ＢＬ１に接続される第１のセルブロック１３はゲート端子にＢＳが入力されたブロック選択トランジスタ３４を介してＢＬ１に接続され、第２のセルブロック１３はゲート端子に/ＢＳが入力されたブロック選択トランジスタ３４を介してＢＬ１に接続されている。
【０１３２】
また、/ＢＬ０に接続される第１のセルブロック１３はゲート端子に/ＢＳが入力されたブロック選択トランジスタ３４を介して/ＢＬ０に接続され、第２のセルブロック１３はゲート端子にＢＳが入力されたブロック選択トランジスタ３４を介して/ＢＬ０に接続されている。
【０１３３】
同様に、/ＢＬ１に接続される第１のセルブロック１３はゲート端子に/ＢＳが入力されたブロック選択トランジスタ３４を介して/ＢＬ１に接続され、第２のセルブロック１３はゲート端子にＢＳが入力されたブロック選択トランジスタ３４を介して/ＢＬ１に接続されている。
【０１３４】
ここで、上述の４つの第１のセルブロック１３は共通のワード線（ＷＬ０〜ＷＬ１５）を共有し、４つの第２のセルブロック１３は別の共通のワード線（ＷＬ０〜ＷＬ１５）を共有している。
【０１３５】
次に、上述したような回路構成でのメモリセル部の動作を説明する。  
まず、待機時には、実施例３と同様に、ＷＬ０〜ＷＬ１５を“Ｈ”にして、/ＢＳおよびＢＳを“Ｌ”にする。これにより、全ての強誘電体キャパシタ２６は、分極が安定に保持される。また、待機時には、Ｅｑｌ０およびＥｑｌ１を“Ｈ”にして、ＢＬ０、/ＢＬ０、ＢＬ１、および/ＢＬ１を“Ｌ”にプリチャージする。
【０１３６】
次に、動作時には、図１６の回路は選択されたビット線対に関してフォールデッドビット線構成が取れる。例えば、ＷＬ２と/ＢＬ０に接続されるセルの強誘電体キャパシタ２６のデータを読み出す場合には、選択された/ＢＬ０にセルデータを読み出し、ＢＬ０を参照ビット線にする。また、ＢＬ１および/ＢＬ１はＥｑｌ１およびＴｒｓ１により非選択状態にする。
【０１３７】
すなわち、Ｅｑ０を“Ｌ”にして、Ｔｒｓ０を“Ｈ”にして、/ＢＬ０，ＢＬ０をＳＡ２５に接続し、/ＢＬ０およびＢＬ０を“Ｌ”にプリチャージしたままＷＬ２のみ“Ｌ”に下げ、ＷＬ２に接続されるセルトランジスタ２０をＯＦＦにする。
【０１３８】
そして、選択のブロック選択トランジスタ３４を制御する/ＢＳを“Ｈ”にし、非選択のブロック選択トランジスタ３４を制御するＢＳを“Ｌ”にし、非選択のＰＬ０、ＰＬ１、および/ＰＬ１を“Ｌ”にしたまま選択の/ＰＬ０のみを“Ｈ”にする。
【０１３９】
これにより、選択した強誘電体キャパシタ２６にのみ/ＰＬ０と/ＢＬ０間の電圧が印加され、セルデータが/ＢＬ０に読み出される。
【０１４０】
これに対して、選択されたセルブロック１３内の他の強誘電体キャパシタ２６は、セルトランジスタ２０がＯＮしているため、その両端に電圧が印加されない。また、非選択のセルブロック１３内の強誘電体キャパシタ２６は、ＢＳが“Ｌ”、ＰＬ０が“Ｌ”であるため、やはり電圧は印加されない。このようにしてランダムアクセスが実現される。
【０１４１】
また、非選択のビット線対（ＢＬ１および/ＢＬ１）は、Ｅｑｌ１が“Ｈ”でＴｒｓ１が“Ｌ”であるため、ともにＶＢＬに接続されており、待機時と同様“Ｌ”に保持されている。
【０１４２】
図１６は、本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、図１５に対応する１つのメモリセルブロックとそのアクセスにかかわる配線部分を示した。また、実施例３と同様の構成部分には同じ符号を使用した。
【０１４３】
本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板１１の主面上に形成されたＳｉ柱１２、Ｓｉ柱１２の上方にワード線に直交する方向（図１６では、紙面の左右方向。）に沿って配置されたビット線（/ＢＬ０）、/ＢＬ０の上方にワード線方向（図１６では、紙面に垂直な方向。）に沿って配置された２組のプレート線対（ＰＬ０と/ＰＬ０、およびＰＬ１と/ＰＬ１）、ＳＩ柱１２の間の空隙に形成されたセルブロック１３、Ｓｉ柱１２の上面に設けられたブロック選択トランジスタ３４とそのＤＴ、および別のＳｉ柱１２の上面に設けられた拡散層領域１６に接続されたＰＬコンタクト３７を備えている。
【０１４４】
プレート線（ＰＬ０、/ＰＬ０、ＰＬ１、および/ＰＬ１）を除いて、上述した主要な構成部分の構造および構成は実施例３と同様であるので、詳しい説明は省略する。
【０１４５】
実施例３との違いは、ＰＬおよび/ＰＬの代わりに２組の相補的なプレート線対がビット線（図１６では、/ＢＬ０。）の上方に配置されていることである。
【０１４６】
セルブロック１３の一端は、実施例３と同様に、対応するブロック選択トランジスタ３４のソース電極に接続され、セルブロック１３の他端のセルトランジスタ２０のドレイン電極は、Ｓｉ柱１２の上面に形成された拡散層領域１６に接続されたＰＬコンタクト３７を介してプレート線（図１６の場合は/ＰＬ０。）に接続されている。
【０１４７】
図１５で説明したように、セルブロック１３は、それが接続されているビット線に対応したプレート線にプレートコンタクト３７を介して接続される。このため、プレートコンタクト３７は、図１６に示したように、４本のプレート線（ＰＬ０、/ＰＬ０、ＰＬ１、および/ＰＬ１）とオーバーラップするようにビット線方向に沿って延長されている。
【０１４８】
実施例３と同様に、Ｓｉ柱１２の間隔は１つのセルブロック１３あたり９Ｆであるので、実質的なメモリセル１９のサイズは１．１２５Ｆ２となる。
【０１４９】
実施例４におけるメモリセル部の製造方法は、実施例３と同様であるので、詳しい説明は省略する。
【０１５０】
上記実施例４によれば、実施例３で述べた効果に加え、読み出し動作時に２組のビット線対のうち１組を選択してＳＡ２５に接続するので、非選択のビット線対を固定電位（ＶＢＬ）にしてシールド線として利用できるので、ビット線間ノイズを削減しつつ、同時に動作するビット線対の数を半減することができる。これにより、安定した読み出し動作を実現でき、また、レイアウトで必要となるＳＡ２５の面積を半減しつつ、ビット線における消費電力を半減することができる。
【０１５１】
上述の実施例４では、セルブロック１３は１６個のメモリセル１９を有するとしたが、本発明はこれに限られるものではなく、原理的にはいくつのメモリセル１９で構成しても良い。
【実施例５】
【０１５２】
図１７は、本発明の実施例５に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、実施例４の図１５に対応する１つのメモリセルブロックとそのアクセスにかかわる配線部分を示した。また、実施例４と同様の構成部分には同じ符号を使用した。
【０１５３】
本発明の実施例５に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板１１の主面上に形成されたＳｉ柱１２、Ｓｉ柱１２の上方にワード線に直交する方向（図１７では、紙面の左右方向。）に沿って配置されたビット線（/ＢＬ０）、/ＢＬ０の上方にワード線方向（図１７では、紙面に垂直な方向。）に沿って配置された２組のプレート線対（ＰＬ０と/ＰＬ０、およびＰＬ１と/ＰＬ１）、ＳＩ柱１２の間の空隙に形成されたセルブロック５３、Ｓｉ柱１２の上面に設けられたブロック選択トランジスタ３４とそのＤＴ、および別のＳｉ柱１２の上面に設けられた拡散層領域１６に接続されたＰＬコンタクト３７を備えている。
【０１５４】
セルブロック５３の構成を除いて、上述した主要部分は実施例４と同様であるので、詳しい説明は省略する。
【０１５５】
実施例４との違いは、図１７に示したように、セルブロック５３が４段積みの２つの部分で構成されていることである。そして、それぞれは８つずつのメモリセルを備え、その構造は実施例４のセルブロック１３と同様である。
【０１５６】
これら２つの部分は、それぞれ隣接する２箇所の空隙に形成され、これらが、Ｓｉ柱１２の上面に形成された拡散層領域１６で直列に接続されている。セルブロック５３を構成するセルキャパシタブロック６３は、４層の強誘電体膜２１を有し、Ｓｉ柱１２の１つの側面には４つのセルトランジスタ２０が形成されている。
【０１５７】
したがって、セルブロック５３は、実施例４のセルブロック１３と等価回路上は同等であるが、図１７に示したように、４段積み４列のメモリセル１９で構成されているので、その実質的なメモリセル１９のサイズは、実施例４より大きくなり、２Ｆ×１５Ｆ／１６〜２Ｆ２となる。
【０１５８】
実施例５におけるメモリセル部の動作およびその製造方法は、実施例４と同様であるので、説明は省略する。
【０１５９】
上記実施例５によれば、実施例４と同様の効果が得られるばかりでなく、セルキャパシタブロック６３を４段積みで構成するので、その製造において、より容易な工程でメモリセル１９の高集積化を実現することができる。
【０１６０】
また、上記実施例５によれば、セルブロック５３の占めるビット線方向の間隔を実施例４に比べ広く設定することができるので、プレート線のレイアウトピッチを緩和してプレート線の配線抵抗を低く抑えることができ、より高速なデータ読み出しを実現することができる。
【０１６１】
上述の実施例５では、セルブロック５３は４段積み４列のメモリセル１９で構成するとしたが、本発明はこれに限られるものではなく、その段数、列数は適宜適切に選定することができる。
【０１６２】
また、上述の実施例５では、等価回路は実施例４と同じであるとしたが、本発明はこれに限られるものではなく、実施例１または実施例３の等価回路に適用することもできる。
【実施例６】
【０１６３】
図１８は、本発明の実施例６に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図である。ここでは、主に、複数の強誘電体メモリセルからなるメモリセルブロックとそのアクセスにかかわる配線部分を示した。
【０１６４】
本発明の実施例６に係わる不揮発性半導体記憶装置におけるメモリセル部は、シリコン基板８１の主面上に形成された８つのセルトランジスタ９０を有するメモリセルブロック８３（以下、「セルブロック８３」という。）、セルブロック８３の上方に設けられたＰＬコンタクト８７とＢＬコンタクト８８、ＰＬコンタクト８７の上方に配置されたビット線（/ＢＬ）、/ＢＬの上方にワード線方向（図１８では、紙面に垂直な方向。）に沿って配置されたプレート線（ＰＬおよび/ＰＬ）、プレート線と平行に配置された低抵抗信号配線（ＷＬ０〜ＷＬ７、ＢＳ、および/ＢＳ）、およびセルブロック８３に隣接してシリコン基板８１の主面上に設けられたブロック選択トランジスタ８４とそのダミートランジスタ（ＤＴ）を備えている。
【０１６５】
セルブロック８３の一端は隣接するブロック選択トランジスタ８４およびＤＴを介してＢＬコンタクトプラグ９７（以下、「Ｂプラグ９７」という。）に接続され、他端はＰＬコンタクト８７を介して/ＰＬに電気的に接続されている。
【０１６６】
Ｂプラグ９７はＤＴのソース電極とＢＬコンタクト８８を接続し、ＢＬコンタクト８８はワード線方向と直交するビット線方向（図１８では、紙面左右方向。）に配置された/ＢＬに接続されている。
【０１６７】
ＤＴは、ゲート電極の電圧に関わりなく常にＯＮ状態となるようしきい値が調整されたトランジスタであり、実質的にドレイン電極−ソース電極間の拡散層配線として機能する。
【０１６８】
ブロック選択トランジスタ８４は、ブロック選択信号（ＢＳまたは/ＢＳ）に基づいてセルブロック８３を/ＢＬに接続する。すなわち、例えば、図１８に示したセルブロック８３の場合は、/ＢＳがブロック選択トランジスタ８４のゲート電極に接続され、ＢＳがＤＴのゲート電極に接続されているので、/ＢＳが“Ｈ”レベルの時に/ＢＬに接続される。
【０１６９】
逆に、/ＢＳが“Ｌ”レベル（つまり、ＢＳが“Ｈ”レベル。）の場合には、セルブロック８３は/ＢＬに接続されない。
【０１７０】
セルブロック８３は、８つのメモリセル８９から構成され、図１８に示したように、強誘電体膜９１を導電性材料からなるキャパシタ電極９２で挟んで積層した四角柱状の２つのセルキャパシタブロック９３、セルキャパシタブロック９３を挟んで両側のシリコン基板８１の主面上にそれぞれ４つずつ形成された８つのセルトランジスタ９０、およびこれら２つのセルキャパシタブロック９３の底部とそれらに隣接するセルトランジスタ９０を電気的に接続する拡散層領域８６を備えている。
【０１７１】
２つのセルキャパシタブロック９３は、絶縁性材料（図示していない。）を挟んで隣り合って設けられ、強誘電体膜９１とキャパシタ電極９２からなる強誘電体キャパシタ９６がシリコン基板８１の主面に対して垂直方向に積層されて形成されている。
【０１７２】
セルキャパシタブロック９３にはそれぞれ４つの強誘電体キャパシタ９６が積層され、キャパシタ電極９２はセルコンタクト配線９４およびセルコンタクトプラグ９８（以下、「ＣＰＵラグ９８」という。）によってシリコン基板８１の主面上に形成されたセルトランジスタ９０のドレイン電極またはソース電極に電気的に接続されている。
【０１７３】
セルコンタクト配線９４はキャパシタ電極９２からビット線方向に沿って水平に形成され、Ｃプラグ９８はセルトランジスタ９０のドレイン電極またはソース電極とセルコンタクト配線９４を接続するために、シリコン基板の主面に対して垂直方向に形成されている。
【０１７４】
また、セルキャパシタブロック９３の底部のキャパシタ電極９２は、セルキャパシタブロック９３に隣接して形成された２つのセルトランジスタを接続している拡散層領域８６に接続されている。
【０１７５】
セルトランジスタ９０は、２つのセルキャパシタブロック９３を挟んで反対側にそれぞれ４つずつがビット線方向に沿って順次形成され、その４つのセルトランジスタ９０は互いに直列接続になるよう、ドレイン電極およびソース電極を共有している。
【０１７６】
また、セルキャパシタブロック９３に隣接して形成されたセルトランジスタ９０は、図１８に示したように、互いに直列接続になるよう、セルキャパシタブロック９３が接続された拡散層領域８６で電気的に接続されている。
【０１７７】
セルトランジスタ９０のゲート電極は、ワード線（ＷＬ０〜ＷＬ７）として形成されており、図１８の紙面垂直方向に形成される複数のセルブロック８３で共有されている。そして、ＷＬ０〜ＷＬ７は、/ＢＬの上方に形成された対応する低抵抗配線にそれぞれ電気的に接続されている。
【０１７８】
上述した実施例６では、実施例１〜５とは異なり、Ｓｉ柱１２を形成せずにセルトランジスタ９０およびブロック選択トランジスタ８４をシリコン基板８１の主面上に形成している。
【０１７９】
このため、実質的なセルサイズはセルトランジスタのサイズに制約され、強誘電体キャパシタのサイズに制限されることがない。
【０１８０】
実施例６におけるメモリセル部の等価回路は、セルブロック８３が８つのメモリセル８９を有することを除き、実施例３と同様であり、また、その回路動作も実施例３と同様であるので、詳しい説明は省略する。
【０１８１】
さらに、実施例６におけるメモリセル部の製造方法は、セルトランジスタ９０を通常の方法でシリコン基板８１の主面上に形成することを除き、実施例１と同様であるので、詳しい説明は省略する。
【０１８２】
上記実施例６によれば、強誘電体キャパシタ９６をシリコン基板８１の主面に対して垂直方向に積層し、３次元構造のセルブロック８３を形成しているので、メモリセル８９を高集積化することができる。
【０１８３】
また、上記実施例６によれば、１つの強誘電体キャパシタ９６と１つのセルトランジスタ９０からなるメモリセル８９を複数縦列接続してセルブロック８３を構成しているので、ディスタープ特性を損なうことなく、メモリセル８９を高集積化することができる。
【０１８４】
さらに、上記実施例６によれば、バルクであるシリコン基板８１の主面上にセルトランジスタ９０を形成するので、通常の工程で製造でき、トランジスタ特性を従来と同程度に高品位に保ちつつメモリセル部を高集積化することができる。
【０１８５】
さらに、上記実施例６によれば、ブロック選択信号線（ＢＳおよび/ＢＳ）の下に適宜ＤＴを形成することにより、隣接する２本のビット線をフォールデッドビット線構成にしているので、高速で安定した動作のランダムアクセスを実現することができる。
【０１８６】
さらに、上記実施例６によれば、実質的なセルサイズはセルトランジスタ９０のサイズで制約されるので、強誘電体キャパシタ９６のサイズを緩和でき、比較的容易な製造工程でメモリセル部を高集積化することができる。
【０１８７】
上述の実施例６では、セルブロック８３は８つのメモリセル８９を有するとしたが、本発明はこれに限られるものではなく、原理的にはいくつのメモリセル８９で構成しても良い。
【０１８８】
また、上述の実施例６では、等価回路は実施例３の図１４と同様であるとしたが、本発明はこれに限られるものではなく、例えば、実施例１の図６、あるいは、実施例４の図１５と同様の等価回路を実現すすることもできる。
【図面の簡単な説明】
【０１８９】
【図１】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【図２】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す平面図。
【図３】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す平面図。
【図４】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部のＤ−Ｄ断面を示す立面図。
【図５】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部のＥ−Ｅ断面を示す立面図。
【図６】本発明の実施例１に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図。
【図７】本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程の一例を示す断面図。
【図８】本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程の別の一例を示す断面図。
【図９】本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程のさらに別の一例を示す断面図。
【図１０】本発明の実施例１に係わる不揮発性半導体記憶装置におけるプロセス工程のさらに別の一例を示す断面図。
【図１１】本発明の実施例２に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【図１２】本発明の実施例２に係わる不揮発性半導体記憶装置におけるメモリセル部のＡ−Ａ断面を示す水平断面図。
【図１３】本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【図１４】本発明の実施例３に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図。
【図１５】本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部を示す回路図。
【図１６】本発明の実施例４に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【図１７】本発明の実施例５に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【図１８】本発明の実施例６に係わる不揮発性半導体記憶装置におけるメモリセル部を示す断面図。
【符号の説明】
【０１９０】
１１  シリコン基板
１２  シリコン柱（Ｓｉ柱）
１３  セルブロック
１４  ブロック選択トランジスタ
１５  プレート選択トランジスタ
１６  拡散層領域
１９  メモリセル
２０  セルトランジスタ
２１  強誘電体膜
２２  キャパシタ電極
２３  セルキャパシタブロック
２４  セルコンタクト
２６  強誘電体キャパシタ
ＢＬ、/ＢＬ  ビット線
ＰＬ、/ＰＬ  プレート線
【図１】
0004745108.tif 000002
【図２】
0004745108.tif 000003
【図３】
0004745108.tif 000004
【図４】
0004745108.tif 000005
【図５】
0004745108.tif 000006
【図６】
0004745108.tif 000007
【図７】
0004745108.tif 000008
【図８】
0004745108.tif 000009
【図９】
0004745108.tif 000010
【図１０】
0004745108.tif 000011
【図１１】
0004745108.tif 000012
【図１２】
0004745108.tif 000013
【図１３】
0004745108.tif 000014
【図１４】
0004745108.tif 000015
【図１５】
0004745108.tif 000016
【図１６】
0004745108.tif 000017
【図１７】
0004745108.tif 000018
【図１８】
0004745108.tif 000019