(57)【特許請求の範囲】
【請求項１】
スペクトラム拡散方式を用いたクロック発生回路であって、
受信した基準クロック信号に同期して、前記基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路を備え、
前記内部クロック発生回路は、
前記基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路、
前記位相差信号に基づいて、前記発振クロック信号を生成する発振回路、
前記発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路、
前記複数の遅延クロック信号のうちのいずれか１つを選択して出力する選択回路、
前記選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路、および
前記選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、前記選択回路の出力信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周回路を含み、
前記遅延回路は、
初段が前記発振クロック信号を受け、それぞれ前記複数の遅延クロック信号を出力する直列接続された複数のバッファ回路、および
前記複数のバッファ回路に駆動電流を供給する電流源を有し、
各バッファ回路は、前記駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力し、
さらに、前記複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と前記発振クロック信号との位相差が、前記発振クロック信号の１周期分と等しくなるように前記電流源から前記複数のバッファ回路に供給される前記駆動電流を制御する制御回路を有し、
前記信号選択制御回路は、前記分周回路における前記予め定められたカウント数まで達する期間を変化させて前記発振クロック信号の周波数を変化させるために、前記選択回路の遅延クロック信号の選択動作を制御する、クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はクロック発生回路に関し、特に、スペクトラム拡散方式を用いたクロック発生回路に関する。
【０００２】
【従来の技術】
スペクトラム拡散クロック発生回路（ＳＳＣＧ：Spread Spectrum Clock Generator）は、発振クロック信号を周波数変調してクロック信号の帯域を拡散する。これにより、ＥＭＩ（Electro Magnetic Interference：電磁妨害）ノイズが低減される。
【０００３】
ＰＬＬ（Phase Locked Loop：位相同期ループ）回路を備えた従来のスペクトラム拡散クロック発生回路では、外部からのクロック信号を分周して基準クロック信号をＰＬＬ回路に与える入力分周器と、ＰＬＬ回路内の発振器からの発振クロック信号を分周してフィードバックさせる帰還分周器と、入力分周器および帰還分周器の分周比を変更制御する制御回路とを備えたものがある。
【０００４】
たとえば、ＲＯＭ（Read Only Memory）を用いて帰還分周器の分周比を制御するスペクトラム拡散クロック発生回路が提案されている（たとえば、特許文献１参照）。
【０００５】
また、ＰＬＬ回路の位相比較器の出力信号を観測し、観測結果に基づいて各種パラメータを制御するスペクトラム拡散クロック発生回路も提案されている（たとえば、特許文献２参照）。
【０００６】
【特許文献１】
米国特許第６，３７７，６４６号
【０００７】
【特許文献２】
米国特許第６，２９２，５０７号
【０００８】
【発明が解決しようとする課題】
以上のように、従来のスペクトラム拡散クロック発生回路は、分周器の分周比を変更制御することによって周波数の逓倍率を変更し、出力クロック信号を周波数変調していた。しかし、このように分周器の分周比を変更制御する方法では、分周比の値によって周波数逓倍率が制限を受けてしまう。このため、条件によっては周波数の微調整が困難になる場合があり、周波数変調の精度が十分ではなかった。
【０００９】
それゆえに、この発明の主たる目的は、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明に係るクロック発生回路は、スペクトラム拡散方式を用いたクロック発生回路であって、受信した基準クロック信号に同期して、基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路を備えたものである。ここで、内部クロック発生回路は、基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路と、位相差信号に基づいて、発振クロック信号を生成する発振回路と、発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路と、複数の遅延クロック信号のうちのいずれか１つを選択して出力する選択回路と、選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路と、選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、選択回路の出力信号を予め定められた分周比で分周して比較クロック信号を生成する分周回路とを含む。遅延回路は、初段が発振クロック信号を受け、それぞれ複数の遅延クロック信号を出力する直列接続された複数のバッファ回路と、複数のバッファ回路に駆動電流を供給する電流源を有する。各バッファ回路は、駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力する。遅延回路は、さらに、複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と発振クロック信号との位相差が、発振クロック信号の１周期分と等しくなるように電流源から複数のバッファ回路に供給される駆動電流を制御する制御回路を有する。信号選択制御回路は、分周回路における予め定められたカウント数まで達する期間を変化させて発振クロック信号の周波数を変化させるために、選択回路の遅延クロック信号の選択動作を制御する。
【００１３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。図１において、このスペクトラム拡散クロック発生回路は、入力分周回路１、ＰＬＬ回路２および制御回路３を備える。
【００１４】
ＰＬＬ回路２は、位相周波数比較器（ＰＦＤ）４、チャージポンプ（ＣＰ）５、ループフィルタ（ＬＰＦ）６、ＶＣＯ（電圧制御発振器）７、ＤＬＬ（遅延ロックループ）回路８、セレクタ９および帰還分周回路１０を含む。このＰＬＬ回路２は、外部からの基準クロック信号とループ内の発振器からの比較クロック信号との位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。
【００１５】
入力分周回路１は、外部からのクロック信号ＣＬＫＩを分周比Ｍで分周（周波数を１／Ｍに分周）して基準クロック信号ＣＬＫＲを生成する。位相周波数比較器４は、入力分周回路１からの基準クロック信号ＣＬＫＲと帰還分周回路１０からの比較クロック信号ＣＬＫＣの立上がりエッジ差を検出し、検出結果に応じたパルス幅の位相差信号ＵＰ，ＤＮを出力する。チャージポンプ５は、位相周波数比較器４からの位相差信号ＵＰに応答して正電流を供給し、位相差信号ＤＮに応答して負電流を供給する。ループフィルタ６は、チャージポンプ５の出力電流を積分して制御電圧ＶＣを出力する。ＶＣＯ７は、ループフィルタ６からの制御電圧ＶＣに応じた周波数の発振クロック信号ＣＬＫＯを生成する。
【００１６】
ＤＬＬ回路８は、ＶＣＯ７からの発振クロック信号ＣＬＫＯを遅延させ、それぞれ位相の異なる遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０を出力する。セレクタ９は、ＤＬＬ回路８からの遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０のうちのいずれか１つを選択して選択クロック信号ＣＬＫＳを出力する。制御回路３は、セレクタ９の信号選択動作を制御する。帰還分周回路１０は、セレクタ９からの選択クロック信号ＣＬＫＳを分周比Ｎで分周（周波数を１／Ｎに分周）し、比較クロック信号ＣＬＫＣを生成する。
【００１７】
このスペクトラム拡散クロック発生回路は、発振クロック信号の周波数を微小変動させることによって、クロック信号の帯域を拡散する。以下に、発振クロック信号の周波数を微小変動させるための回路構成および動作について説明する。
【００１８】
図２は、図１に示したＤＬＬ回路８の構成を示す回路図である。図２において、このＤＬＬ回路８は、１０個の電流源１１、１０個のバッファ回路１２、１０個の電流源１３、および制御回路１４を含む。
【００１９】
１０個のバッファ回路１２は直列接続され、ＶＣＯ７からの発振クロック信号ＣＬＫＯを遅延させる。電源電位ＶＣＣのラインと各バッファ回路１２の電源端子との間には、対応する電流源１１が接続される。各バッファ回路１２の接地端子と接地電位ＧＮＤのラインとの間には、対応する電流源１３が接続される。各バッファ回路１２は、対応する電流源１１，１３によって遅延時間が定められる。各バッファ回路１２の出力ノードからは、遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０が出力される。
【００２０】
制御回路１４は、ＶＣＯ７からの発振クロック信号ＣＬＫＯと、最終段のバッファ回路１２からの遅延クロック信号ＣＬＫＤ１０の位相を比較し、それらの位相差が発振クロック信号ＣＬＫＯの１周期分と等しくなるように電流源１１，１３の電流値を制御する。
【００２１】
図３は、図１に示したＤＬＬ回路８およびセレクタ９の動作を説明するためのタイムチャートである。図３において、発振クロック信号ＣＬＫＯはＶＣＯ７から出力される信号であり、遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０はＤＬＬ回路８から出力される信号であり、選択クロック信号ＣＬＫＳ１，ＣＬＫＳ２はセレクタ９から出力される信号である。
【００２２】
発振クロック信号ＣＬＫＯは周期Ｔ１のクロック信号である。初段のバッファ回路１２からの遅延クロック信号ＣＬＫＤ１は、発振クロック信号ＣＬＫＯよりも位相が時間Ｔ２だけ遅れた波形になる。この時間Ｔ２は、周期Ｔ１を１０等分した時間である。次段のバッファ回路１２からの遅延クロック信号ＣＬＫＤ２は、遅延クロック信号ＣＬＫＤ１よりも位相が時間Ｔ２だけ遅れた波形になる。同様に、遅延クロック信号ＣＬＫＤ３〜ＣＬＫＤ１０は順に位相が時間Ｔ２ずつ遅れた波形になり、遅延クロック信号ＣＬＫＤ１０は発振クロック信号ＣＬＫＯよりも位相が時間Ｔ１遅れた波形になる。
【００２３】
セレクタ９は、ＤＬＬ回路８からの遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０のうちのいずれか１つを選択して選択クロック信号ＣＬＫＳを出力する。セレクタ９の選択動作は制御回路３によって制御される。
【００２４】
選択クロック信号ＣＬＫＳ１は、セレクタ９が選択信号を遅延クロック信号ＣＬＫＤ１０から遅延クロック信号ＣＬＫＤ９に切換えた場合に、セレクタ９から出力される信号である。ただし、時刻ｔ０から時刻ｔ５までの間に選択信号が切換えられるものとする。この場合、選択クロック信号ＣＬＫＳ１の波形は、切換時刻までは遅延クロック信号ＣＬＫＤ１０と同じ波形になり、切換時刻以降は遅延クロック信号ＣＬＫＤ９と同じ波形になる。すなわち、時刻ｔ０に「Ｈ」レベルに立上げられ、時刻ｔ２または時刻ｔ３に「Ｌ」レベルに立下げられ、時刻ｔ５に「Ｈ」レベルに立上げられる。したがって、選択クロック信号ＣＬＫＳ１は位相が時間Ｔ２だけ進む。なお、選択クロック信号ＣＬＫＳ１の波形の斜線部分は、その時刻において遅延クロック信号ＣＬＫＤ１０および遅延クロック信号ＣＬＫＤ９のうちのどちらの信号が選択されていてもよいことを示す。
【００２５】
選択クロック信号ＣＬＫＳ２は、セレクタ９が選択信号を遅延クロック信号ＣＬＫＤ１０から遅延クロック信号ＣＬＫＤ１に切換えた場合に、セレクタ９から出力される信号である。ただし、時刻ｔ１から時刻ｔ６までの間に選択信号が切換えられるものとする。この場合、選択クロック信号ＣＬＫＳ２の波形は、切換時刻までは遅延クロック信号ＣＬＫＤ１０と同じ波形になり、切換時刻以降は遅延クロック信号ＣＬＫＤ１と同じ波形になる。すなわち、時刻ｔ０に「Ｈ」レベルに立上げられ、時刻ｔ３または時刻ｔ４に「Ｌ」レベルに立下げられ、時刻ｔ７に「Ｈ」レベルに立上げられる。したがって、選択クロック信号ＣＬＫＳ２は位相が時間Ｔ２だけ遅れる。なお、選択クロック信号ＣＬＫＳ２の波形の斜線部分は、その時刻において遅延クロック信号ＣＬＫＤ１０および遅延クロック信号ＣＬＫＤ１のうちのどちらの信号が選択されていてもよいことを示す。
【００２６】
図４は、図１に示した帰還分周回路１０の動作を説明するためのタイムチャートである。図４において、選択クロック信号ＣＬＫＳ１１〜ＣＬＫＳ１３はセレクタ９から出力される信号であり、比較クロック信号ＣＬＫＣ１〜ＣＬＫＣ３は帰還分周回路１０から出力される信号である。
【００２７】
選択クロック信号ＣＬＫＳ１１は、セレクタ９が選択信号の切換動作を行なわない場合に、セレクタ９から出力される信号である。この場合、帰還分周回路１０は時刻ｔ１２までの間に選択クロック信号ＣＬＫＳ１１のパルスをＮ回カウントする。帰還分周回路１０は、選択クロック信号ＣＬＫＳ１１を分周比Ｎで分周して比較クロック信号ＣＬＫＣ１を生成する。
【００２８】
選択クロック信号ＣＬＫＳ１２は、位相を進める方向にセレクタ９が選択信号の切換動作を１０回行なった場合に、セレクタ９から出力される信号である。すなわち、セレクタ９は、時刻ｔ１０に選択信号を遅延クロック信号ＣＬＫＤ１０から遅延クロック信号ＣＬＫＤ９に切換え、続けて遅延クロック信号ＣＬＫＤ９から遅延クロック信号ＣＬＫＤ８に切換え、続けて遅延クロック信号ＣＬＫＤ８から遅延クロック信号ＣＬＫＤ７に切換え、時刻ｔ１１までにこのような切換動作を１０回続ける。１０回目の切換動作において、セレクタ９の選択信号は遅延クロック信号ＣＬＫＤ１から遅延クロック信号ＣＬＫＤ１０に切換えられる。この場合、帰還分周回路１０は時刻ｔ１１までの間に選択クロック信号ＣＬＫＳ１２のパルスをＮ回カウントする。帰還分周回路１０は、選択クロック信号ＣＬＫＳ１２を分周比Ｎで分周して比較クロック信号ＣＬＫＣ２を生成する。この比較クロック信号ＣＬＫＣ２は、比較クロック信号ＣＬＫＣ１に比べて位相が時間Ｔ１（発振クロック信号ＣＬＫＯの１周期分）だけ進んだ波形になる。
【００２９】
図示しないが、セレクタ９が位相を進める方向に１回だけ選択信号の切換動作を行なった場合は、比較クロック信号ＣＬＫＣの波形は、比較クロック信号ＣＬＫＣ１に比べて位相が時間Ｔ１の１／１０（発振クロック信号ＣＬＫＯの１／１０周期分）だけ進んだ波形になる。このセレクタ９の選択信号の切換動作は、制御回路３によって任意に制御される。したがって、発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０の単位で、比較クロック信号ＣＬＫＣの位相を進めることができる。
【００３０】
選択クロック信号ＣＬＫＳ１３は、位相を遅らせる方向にセレクタ９が選択信号の切換動作を１０回行なった場合に、セレクタ９から出力される信号である。すなわち、セレクタ９は、時刻ｔ１０に選択信号を遅延クロック信号ＣＬＫＤ１０から遅延クロック信号ＣＬＫＤ１に切換え、続けて遅延クロック信号ＣＬＫＤ１から遅延クロック信号ＣＬＫＤ２に切換え、続けて遅延クロック信号ＣＬＫＤ２から遅延クロック信号ＣＬＫＤ３に切換え、時刻ｔ１３までにこのような切換動作を１０回続ける。１０回目の切換動作において、セレクタ９の選択信号は遅延クロック信号ＣＬＫＤ９から遅延クロック信号ＣＬＫＤ１０に切換えられる。この場合、帰還分周回路１０は時刻ｔ１３までの間に選択クロック信号ＣＬＫＳ１３のパルスをＮ回カウントする。帰還分周回路１０は、選択クロック信号ＣＬＫＳ１３を分周比Ｎで分周して比較クロック信号ＣＬＫＣ３を生成する。この比較クロック信号ＣＬＫＣ３は、比較クロック信号ＣＬＫＣ１に比べて位相が時間Ｔ１（発振クロック信号ＣＬＫＯの１周期分）だけ遅れた波形になる。
【００３１】
図示しないが、セレクタ９が位相を遅らせる方向に１回だけ選択信号の切換動作を行なった場合は、比較クロック信号ＣＬＫＣの波形は、比較クロック信号ＣＬＫＣ１に比べて位相が時間Ｔ１の１／１０（発振クロック信号ＣＬＫＯの１／１０周期分）だけ遅れた波形になる。このセレクタ９の選択信号の切換動作は、制御回路３によって任意に制御される。したがって、発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０の単位で、比較クロック信号ＣＬＫＣの位相を遅らせることができる。
【００３２】
なお、セレクタ９が選択信号を切換える動作のスピードが十分に速く、セレクタ９の出力クロック信号ＣＬＫＳにスパイクが発生しない場合は、位相が時間Ｔ１の２／１０以上一度に変化するように選択信号の切換動作を行なってもよい。
【００３３】
したがって、発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０以上の任意の単位で、比較クロック信号ＣＬＫＣの位相を調整することができる。
【００３４】
従来のスペクトラム拡散クロック発生回路では、ＤＬＬ回路８およびセレクタ９を用いずに、入力分周回路１または／および帰還分周回路１０の分周比を変更制御することによって周波数の逓倍率を変更し、発振クロック信号ＣＬＫＯを周波数変調していた。
【００３５】
ここで、この実施の形態１によるスペクトラム拡散クロック発生回路の動作と比較するために、従来のスペクトラム拡散クロック発生回路の動作について説明する。
【００３６】
図５（Ａ）（Ｂ）は、従来のスペクトラム拡散クロック発生回路の動作を説明するための図である。図５（Ａ）は帰還分周回路の分周比Ｎの変更動作を示す図であり、図５（Ｂ）は周波数が三角波形に変調された発振クロック信号ＣＬＫＯを示す図である。
【００３７】
外部から入力分周回路に入力されるクロック信号ＣＬＫＩの周波数を２００ＭＨｚ、入力分周回路の分周比Ｍを５０とする。帰還分周回路の分周比Ｎが５０に保持された場合は、生成される発振クロック信号ＣＬＫＯの周波数は２００ＭＨｚになる。また、帰還分周回路の分周比Ｎが４９に保持された場合は、生成される発振クロック信号ＣＬＫＯの周波数は１９６ＭＨｚ（変調振幅：−２％）になる。
【００３８】
この場合、入力分周回路によって生成される基準クロック信号ＣＬＫＲの周期Ｔ３は２５０ｎｓである。周波数を三角波形に変調する変調周期をＴ４とすると、時間Ｔ４の間に位相周波数比較器による位相比較動作は（Ｔ４／Ｔ３）回行なわれる。帰還分周回路の分周比Ｎは、図５（Ａ）に示すように、基準クロック信号ＣＬＫＲの周期Ｔ３ごとに５０または４９に変更制御される。これにより、図５（Ｂ）に示すように、周波数が２００ＭＨｚから１９６ＭＨｚの間で三角波の波形に変調（変調振幅：−２％）された発振クロック信号ＣＬＫＯが生成される。帰還分周回路の分周比Ｎが５０にされる回数と分周比Ｎが４９にされる回数とを等しくすれば、発振クロック信号ＣＬＫＯの波形が理想的な滑らかな波形に近づく。
【００３９】
このとき、たとえば変調周期Ｔ４が４０μｓの場合は、位相周波数比較器の位相比較回数が（Ｔ４／Ｔ３）＝１６０回になる。この位相比較回数が多いほど、発振クロック信号ＣＬＫＯの波形は滑らかになる。しかし、より短い変調周期Ｔ４（たとえば２０μｓ）が望まれる場合は、位相周波数比較器の位相比較回数が（Ｔ４／Ｔ３）＝８０回と少なくなる。このため、生成される発振クロック信号ＣＬＫＯの波形はその分滑らかではなくなってしまう。
【００４０】
図示しないが、外部から入力分周回路に入力されるクロック信号ＣＬＫＩの周波数を２００ＭＨｚ、入力分周回路の分周比Ｍを２０とした場合は、生成される基準クロック信号ＣＬＫＲの周期Ｔ３は１００ｎｓになる。この場合、基準クロック信号ＣＬＫＲの周期Ｔ３ごとに、帰還分周回路の分周比Ｎを２０または１９に変更制御すると、周波数が２００ＭＨｚから１９０ＭＨｚの間で三角波の波形に変調（変調振幅：−５％）された発振クロック信号ＣＬＫＯが生成される。このとき、たとえば変調周期Ｔ４が２０μｓの場合は、位相周波数比較器の位相比較回数が（Ｔ４／Ｔ３）＝２００回になる。この条件で、生成される信号ＣＬＫＯの周波数が２００ＭＨｚから１９６ＭＨｚの間で三角波の波形に変調（変調振幅：−２％）するようにしたい場合、位相周波数比較器の位相比較回数２００回のうち、帰還分周回路の分周比Ｎを２０にする回数を多くし、分周比Ｎを１９にする回数を少なくすればよい。しかし、このように帰還分周回路の分周比Ｎを２０にする回数と分周比Ｎを１９にする回数とが異なると、生成される発振クロック信号ＣＬＫＯの波形がその分滑らかではなくなってしまう。
【００４１】
したがって、従来のスペクトラム拡散クロック発生回路のように入力分周回路または／および帰還分周回路の分周比を変更制御する方法では、分周比によって周波数逓倍率が制限を受けてしまう。このため、条件によっては周波数の微調整が困難になる場合があり、周波数変調の精度が十分ではなかった。
【００４２】
しかし、この実施の形態１では、発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０の単位で、比較クロック信号ＣＬＫＣの位相を調整することができる。図４を参照して、従来のように帰還分周回路１０の分周比Ｎを１変化させることは、セレクタ９が選択信号の切換動作を１０回行なうことに相当する。すなわち、発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０の単位で比較クロック信号ＣＬＫＣの位相を調整することは、帰還分周回路１０の分周比Ｎを０．１だけ変化させることに相当する。
【００４３】
たとえば、外部から入力分周回路１に入力されるクロック信号ＣＬＫＩの周波数を２００ＭＨｚ、入力分周回路１および帰還分周回路１０の分周比Ｍ，Ｎを５０とした場合は、入力分周回路１によって生成される基準クロック信号ＣＬＫＲの周期Ｔ３は２５０ｎｓである。比較クロック信号ＣＬＫＣの位相が発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０だけ進むように、セレクタ９が選択信号の切換動作を行なうと、周波数が２００ＭＨｚから１９９．６ＭＨｚの間で三角波の波形に変調（変調振幅：−０．２％）された発振クロック信号ＣＬＫＯが生成される。この場合、従来に比べて変調振幅が１／１０になる。すなわち、従来よりも１０倍の精度で発振クロック信号ＣＬＫＯの位相を調整することができる。
【００４４】
また、外部から入力分周回路１に入力されるクロック信号ＣＬＫＩの周波数を２００ＭＨｚ、入力分周回路１および帰還分周回路１０の分周比Ｍ，Ｎを５とした場合は、入力分周回路１によって生成される基準クロック信号ＣＬＫＲの周期Ｔ３は２５ｎｓである。この場合、比較クロック信号ＣＬＫＣの位相が発振クロック信号ＣＬＫＯの周期Ｔ１の１／１０だけ進むように、セレクタ９が選択信号の切換動作を行なうと、周波数が２００ＭＨｚから１９６ＭＨｚの間で三角波の波形に変調（変調振幅：−２％）された発振クロック信号ＣＬＫＯが生成される。このとき、変調周期Ｔ４が２０μｓの場合は、位相周波数比較器４の位相比較回数が（Ｔ４／Ｔ３）＝８００回になる。この場合、従来に比べて位相周波数比較器４の位相比較回数が１０倍になる。すなわち、従来よりも１０倍の精度で発振クロック信号ＣＬＫＯの位相を調整することができる。
【００４５】
なお、ここではＤＬＬ回路８のバッファ回路１２の段数が１０段である場合について説明したが、ＤＬＬ回路８のバッファ回路１２の段数が任意の数の場合においても同様の効果が得られる。したがって、バッファ回路１２の段数を増やせば、発振クロック信号ＣＬＫＯの位相調整の精度をさらに向上させることができる。
【００４６】
以上のように、この実施の形態１では、ＤＬＬ回路８、セレクタ９および制御回路３を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【００４７】
［実施の形態２］
図６は、この発明の実施の形態２によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。図６において、このスペクトラム拡散クロック発生回路は、入力分周回路１、ＰＬＬ回路２１、ＤＬＬ回路２２、セレクタ２３および制御回路２４を備える。
【００４８】
ＰＬＬ回路２１は、位相周波数比較器４、チャージポンプ５、ループフィルタ６、ＶＣＯ７および帰還分周回路１０を含む。このＰＬＬ回路２１を参照して、図１のＰＬＬ回路２と異なる点は、制御回路３、ＤＬＬ回路８およびセレクタ９が削除されている点である。
【００４９】
帰還分周回路１０は、ＶＣＯ７からの発振クロック信号ＣＬＫＯを分周比Ｎで分周して比較クロック信号ＣＬＫＣを生成する。ＰＬＬ回路２１は、入力分周回路１からの基準クロック信号ＣＬＫＲとループ内の発振器からの比較クロック信号ＣＬＫＣとの位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。
【００５０】
ＤＬＬ回路２２は、図２に示したＤＬＬ回路８と同様に１０段のバッファ回路および電流源で構成され、外部からのクロック信号ＣＬＫＩを遅延させて、それぞれ位相の異なる遅延クロック信号ＣＬＫＤ１１〜ＣＬＫＤ２０を出力する。遅延クロック信号ＣＬＫＤ１１〜ＣＬＫＤ２０は、図３で示したＤＬＬ回路８の遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０と同様に、クロック信号ＣＬＫＩの周期の１／１０ずつ位相がずれた信号である。
【００５１】
セレクタ２３は、ＤＬＬ回路２２からの遅延クロック信号ＣＬＫＤ１１〜ＣＬＫＤ２０のうちのいずれか１つを選択して選択クロック信号ＣＬＫＳを出力する。制御回路２４は、セレクタ２３の選択信号の切換動作を制御する。入力分周回路１は、セレクタ２３からの選択クロック信号ＣＬＫＳを分周比Ｍで分周して基準クロック信号ＣＬＫＲを生成する。
【００５２】
以上のような構成により、外部からのクロック信号ＣＬＫＩの周期の１／１０の単位で、基準クロック信号ＣＬＫＲの位相が任意に調整できる。すなわち、従来よりも１０倍の精度で発振クロック信号ＣＬＫＯの位相を調整することができる。
【００５３】
なお、ここではＤＬＬ回路２２のバッファ回路の段数が１０段である場合について説明したが、ＤＬＬ回路２２のバッファ回路の段数が任意の数の場合においても同様の効果が得られる。したがって、バッファ回路の段数を増やせば、ＰＬＬ回路２１の発振クロック信号ＣＬＫＯの位相調整の精度をさらに向上させることができる。
【００５４】
したがって、この実施の形態２では、ＤＬＬ回路２２、セレクタ２３および制御回路２４を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【００５５】
［実施の形態３］
図７は、この発明の実施の形態３によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図であって、図６と対比される図である。図７のスペクトラム拡散クロック発生回路を参照して、図６のスペクトラム拡散クロック発生回路と異なる点は、ＤＬＬ回路２２がＰＬＬ回路３１で置換されている点である。
【００５６】
ＰＬＬ回路３１は、位相周波数比較器３２、チャージポンプ３３、ループフィルタ３４、ＶＣＯ３５および帰還分周回路３６を含む。このＰＬＬ回路３１は、外部からのクロック信号ＣＬＫＩとループ内の発振器からの比較クロック信号ＣＬＫＣとの位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。ＰＬＬ回路３１は、それぞれ位相の異なるクロック信号ＣＬＫＶ１〜ＣＬＫＶ５を生成してセレクタ２３に出力する。
【００５７】
図８は、図７に示したＶＣＯ３５の構成を示す回路図である。図８において、このＶＣＯ３５は、５個の電流源４１、５個のインバータ回路４２、５個の電流源４３、および制御回路４４を含む。
【００５８】
５個のインバータ回路４２は、リング状に直列接続され、リングオシレータを構成する。電源電位ＶＣＣのラインと各インバータ回路４２の電源端子との間には、対応する電流源４１が接続される。各インバータ回路４２の接地端子と接地電位ＧＮＤのラインとの間には、対応する電流源４３が接続される。各インバータ回路４２は、対応する電流源４１，４３によって遅延時間が定められる。各インバータ回路４２の出力ノードからは、クロック信号ＣＬＫＶ１〜ＣＬＫＶ５が出力される。
【００５９】
制御回路４４は、ループフィルタ３４からの制御電圧ＶＣに応じて電流源４１，４３の電流値を制御することによって、リングオシレータの発振周波数を調整する。
【００６０】
図９は、図７に示したＶＣＯ３５およびセレクタ２３の動作を説明するためのタイムチャートである。図９において、クロック信号ＣＬＫＶ１〜ＣＬＫＶ５はＶＣＯ３５から出力される信号であり、選択クロック信号ＣＬＫＳ２１，ＣＬＫＳ２２はセレクタ２３から出力される信号である。
【００６１】
クロック信号ＣＬＫＶ１〜ＣＬＫＶ５は周期Ｔ５の信号である。３段目のインバータ回路４２の出力クロック信号ＣＬＫＶ２は、初段のインバータ回路４２の出力クロック信号ＣＬＫＶ１に比べて２つのインバータ回路４２の遅延時間分だけ遅延されるため、クロック信号ＣＬＫＶ１よりも位相が時間Ｔ６（周期Ｔ５の１／５）だけ遅れた波形になる。このようにして、クロック信号ＣＬＫＶ３〜ＣＬＫＶ５は順に位相が時間Ｔ６ずつ遅れた波形になる。
【００６２】
セレクタ２３は、ＶＣＯ３５の出力クロック信号ＣＬＫＶ１〜ＣＬＫＶ５のうちのいずれか１つを選択して選択クロック信号ＣＬＫＳを出力する。セレクタ２３の選択動作は制御回路２４によって制御される。
【００６３】
選択クロック信号ＣＬＫＳ２１は、セレクタ２３が選択信号をクロック信号ＣＬＫＶ３からクロック信号ＣＬＫＶ２に切換えた場合に、セレクタ２３から出力される信号である。ただし、時刻ｔ２０から時刻ｔ２５までの間に選択信号が切換えられるものとする。この場合、選択クロック信号ＣＬＫＳ２１の波形は、切換時刻まではクロック信号ＣＬＫＶ３と同じ波形になり、切換時刻以降はクロック信号ＣＬＫＶ２と同じ波形になる。すなわち、時刻ｔ２０に「Ｈ」レベルに立上げられ、時刻ｔ２２または時刻ｔ２３に「Ｌ」レベルに立下げられ、時刻ｔ２５に「Ｈ」レベルに立上げられる。したがって、選択クロック信号ＣＬＫＳ２１の位相は時間Ｔ６だけ進む。なお、選択クロック信号ＣＬＫＳ２１の波形の斜線部分は、その時刻においてクロック信号ＣＬＫＶ３およびクロック信号ＣＬＫＶ２のうちのどちらの信号が選択されていてもよいことを示す。
【００６４】
選択クロック信号ＣＬＫＳ２２は、セレクタ２３が選択信号をクロック信号ＣＬＫＶ３からクロック信号ＣＬＫＶ４に切換えた場合に、セレクタ２３から出力される信号である。ただし、時刻ｔ２１から時刻ｔ２６までの間に選択信号が切換えられるものとする。この場合、選択クロック信号ＣＬＫＳ２２の波形は、切換時刻まではクロック信号ＣＬＫＶ３と同じ波形になり、切換時刻以降はクロック信号ＣＬＫＶ４と同じ波形になる。すなわち、時刻ｔ２０に「Ｈ」レベルに立上げられ、時刻ｔ２３または時刻ｔ２４に「Ｌ」レベルに立下げられ、時刻ｔ２７に「Ｈ」レベルに立上げられる。したがって、セレクタ２３からの選択クロック信号ＣＬＫＳ２２の位相は時間Ｔ６だけ遅れる。なお、選択クロック信号ＣＬＫＳ２２の波形の斜線部分は、その時刻においてクロック信号ＣＬＫＶ３およびクロック信号ＣＬＫＶ４のうちのどちらの信号が選択されていてもよいことを示す。
【００６５】
したがって、ＰＬＬ回路３１からのクロック信号ＣＬＫＶの周期の１／５の単位で、ＰＬＬ回路２１に入力される基準クロック信号ＣＬＫＲの位相が任意に調整できる。すなわち、従来よりも５倍の精度でＰＬＬ回路２１の発振クロック信号ＣＬＫＯの位相を調整することができる。
【００６６】
なお、ここではＶＣＯ３５のインバータ回路４２の段数が５段である場合について説明したが、ＶＣＯ３５のインバータ回路４２の段数が任意の奇数である場合においても同様の効果が得られる。したがって、インバータ回路４２の段数を増やせば、ＰＬＬ回路２１の発振クロック信号ＣＬＫＯの位相調整の精度をさらに向上させることができる。
【００６７】
したがって、この実施の形態３では、ＰＬＬ回路３１、セレクタ２３および制御回路２４を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６９】
【発明の効果】
以上のように、この発明に係るクロック発生回路では、受信した基準クロック信号に同期して、基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路が設けられる。ここで、内部クロック発生回路は、基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路と、位相差信号に基づいて、発振クロック信号を生成する発振回路と、発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路と、複数の遅延クロック信号のうちのいずれか１つを選択して出力する選択回路と、選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路と、選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、選択回路の出力信号を予め定められた分周比で分周して比較クロック信号を生成する分周回路とを含む。遅延回路は、初段が発振クロック信号を受け、それぞれ複数の遅延クロック信号を出力する直列接続された複数のバッファ回路と、複数のバッファ回路に駆動電流を供給する電流源を有する。各バッファ回路は、駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力する。遅延回路は、さらに、複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と発振クロック信号との位相差が、発振クロック信号の１周期分と等しくなるように電流源から複数のバッファ回路に供給される駆動電流を制御する制御回路を有する。信号選択制御回路は、分周回路における予め定められたカウント数まで達する期間を変化させて発振クロック信号の周波数を変化させるために、選択回路の遅延クロック信号の選択動作を制御する。これにより、発振クロック信号の位相を微調整することができる。したがって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図２】  図１に示したＤＬＬ回路の構成を示す回路図である。
【図３】  図１に示したＤＬＬ回路およびセレクタの動作を説明するためのタイムチャートである。
【図４】  図１に示した帰還分周回路の動作を説明するためのタイムチャートである。
【図５】  従来のスペクトラム拡散クロック発生回路の動作を説明するための図である。
【図６】  この発明の実施の形態２によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図７】  この発明の実施の形態３によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図８】  図７に示したＶＣＯの構成を示す回路図である。
【図９】  図７に示したＶＣＯおよびセレクタの動作を説明するためのタイムチャートである。
【符号の説明】
１  入力分周回路、２，２１，３１  ＰＬＬ回路、３，１４，２４，４４  制御回路、４，３２  ＰＦＤ、５，３３  ＣＰ、６，３４  ＬＰＦ、７，３５  ＶＣＯ、８，２２  ＤＬＬ回路、９，２３  セレクタ、１０，３６  帰還分周回路、１１，１３，４１，４３  電流源、１２  バッファ回路、４２  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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