(57)【特許請求の範囲】
【請求項１】
第１導電型の第１主電極領域と、
前記第１主電極領域の上部に、前記第１主電極領域の表面から、該表面の垂直方向に形成されたトレンチと、
前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチ底面下を除いた第１主電極領域の主面部に形成され、前記トレンチ底面よりも深い接合深さを備えることで、前記トレンチ底面よりも深い位置に深さ方向接合面を有し、かつ、前記トレンチ側面の延長方向に沿って前記トレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に前記横方向接合面から前記トレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、
前記ベース領域の主面部の第１導電型の第２主電極領域と、
前記トレンチ底面下の前記第１主電極領域に設けられ、不純物密度並びに体積が、前記第１主電極領域と前記第２主電極領域間に素子耐圧が定義される電圧が印加された状態で、前記第１主電極領域と前記第２主電極領域間を非導通とする電圧が前記ゲート電極に印加された際、前記ベース領域とのｐｎ接合の逆バイアスにより空之化される値に設定され、かつ、前記第１主電極領域よりも高不純物密度の第１導電型の半導体領域と、
を有し、前記第１主電極領域と前記ベース領域との境界の一部が、前記垂直方向に沿った前記横方向接合面の一部をなすことを特徴とする、絶縁ゲート型電界効果トランジスタを備えた半導体装置。
【請求項２】
前記半導体領域の拡散深さは、前記ベース領域の接合深さに比べて浅く形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１主電極領域と、
前記第１主電極領域の上部に、前記第１主電極領域の表面から、該表面の垂直方向に形成されたトレンチと、
前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチ底面下を除いた第１主電極領域の主面部に形成され、前記トレンチ底面よりも深い接合深さを備えることで、前記トレンチ底面よりも深い位置に深さ方向接合面を有し、かつ、前記トレンチ側面の延長方向に沿って前記トレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に前記横方向接合面から前記トレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、
前記ベース領域の主面部の第１導電型の第２主電極領域と、
前記トレンチ底面下の前記第１主電極領域に設けられ、不純物密度並びに体積が、前記第１主電極領域と前記第２主電極領域間に素子耐圧が定義される電圧が印加された状態で、前記第１主電極領域と前記第２主電極領域間を非導通とする電圧が前記ゲート電極に印加された際、前記ベース領域とのｐｎ接合の逆バイアスにより空之化される値に設定され、かつ、前記第１主電極領域よりも高不純物密度の第１導電型の半導体領域と、
を有し、前記第１主電極領域と前記ベース領域との境界の一部が、前記垂直方向に沿った前記横方向接合面の一部をなすことを特徴とする、絶縁ゲート型電界効果トランジスタと、
前記第１主電極領域と同一水平レベルに位置する、第１導電型の第３主電極領域と、
前記第３主電極領域の主面部に設けられた、第２導電型の制御電極領域と、
前記制御電極領域の主面部に設けられた、第１導電型の第４主電極領域と、
を有するトランジスタと、
を同一基板に備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にトレンチ内部にゲート電極を配設した構造を有する絶縁ゲート型電界効果トランジスタを備えた半導体装置に関する。さらに詳細には、本発明は、パワートランジスタとしての絶縁ゲート型電界効果トランジスタを備えた半導体装置に関する。さらに詳細には、本発明は、パワートランジスタとしての絶縁ゲート型電界効果トランジスタとそれ以外のトランジスタとを同一基板に搭載するインテリジェントパワーデバイスとしての半導体装置に関する。
【０００２】
【従来の技術】
例えば「パワーデバイス・パワーICハンドブック」、電気学会、高性能高機能パワーデバイス・パワーIC調査専門委員会、第140頁並びに同頁の図6.2に記載されるように、トレンチゲート型パワーMOSFETが知られている。この種のパワーMOSFETは、一般的にゲート電極近傍の断面形状がU字型形状のトレンチを使用しているので、UMOSFETと呼ばれている。
【０００３】
図１７は、このUMOSFETの断面構造図である。図１７に示すように、UMOSFETは、高不純物密度のn+型半導体層２０１とその上の低不純物密度のn型半導体層２０２とで形成された半導体基板２００に搭載されている。このUMOSFETは、トレンチ（U溝）２１０と、ゲート絶縁膜２１１と、ゲート電極２１２と、低不純物密度のp型ベース領域２２０と、n型ドレイン領域と、高不純物密度のn+型ソース領域２２１とを主体として構成されている。
【０００４】
トレンチ２１０は、半導体基板２００の半導体層２０２において、この半導体層２０２の表面から深さ方向に形成されており、ベース領域２２０を貫通するように形成されている。ゲート絶縁膜２１１はトレンチ２１０の内壁及び底面に沿って形成されており、ゲート電極２１２はこのゲート絶縁膜２１１を介在させてトレンチ２１０内部に埋設されている。
【０００５】
ドレイン領域は低不純物密度の半導体層２０２で形成されており、高不純物密度の半導体層２０１はドレインコンタクト領域として使用されている。ベース領域２２０は、トレンチ２１０の側面に沿ってチャネルを形成できるようになっており、半導体層２０２の表面部分に形成されている。このベース領域２２０の表面部分には高不純物密度のp+型ベースコンタクト領域２２２が形成されており、半導体基板２００上のソース配線２３１からベースコンタクト領域２２２を通してベース領域２２０にソース電圧と同一の電圧が印加されるようになっている。ソース領域２２１はベース領域２２０の表面部分に形成されている。このソース領域２２１にはソース配線２３１が電気的に接続されている。
【０００６】
なお、図１７中、半導体基板２００とソース配線２３１との間には層間絶縁膜２３０が形成されており、ソース配線２３１はこの層間絶縁膜２３０に形成されたコンタクトホールを通してソース領域２２１、ベースコンタクト領域２２２のそれぞれに接続されている。さらに、半導体基板２００の裏面にはドレイン電極２４０が配設されている。
【０００７】
次に、このように構成されるUMOSFETのスイッチング動作を説明する。まず、導通動作とするには、ドレイン電極２４０とソース配線２３１との間に正電圧を印加した状態で、ゲート電極２１２にしきい値電圧以上の電圧が印加される。これにより、ベース領域２２０のトレンチ２１０の側面に沿うゲート絶縁膜２１１との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン電極２４０から供給される電流をUMOSFETのドレイン領域、チャネル、ソース領域２２１のそれぞれを通してソース配線２３１に流すことができる。
【０００８】
一方、非導通状態とするには、ドレイン電極２４０とソース配線２３１との間に正電圧を印加した状態で、ゲート電極２１２にしきい値電圧以下の電圧が印加される。これにより、ベース領域２２０のゲート絶縁膜２１１との界面近傍のチャネルは消滅し、ドレイン領域とソース領域２２１との間には電流を流すことができない。
【０００９】
この非導通状態においては、同図１７に示すように、ドレイン領域の半導体層２０２とベース領域２２０とのpn接合部分に空之層２５０が形成される。この空之層２５０は、pn接合部から半導体層２０２側に生成される空之層２５０Ｄと、ベース領域２２０側に生成される空之層２５０Ｂとで形成されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述のUMOSFETにおいては、トレンチ２１０の底面よりもベース領域２２０の接合深さが浅く形成されており、非導通時にこのベース領域２２０の直下において半導体層２０２（ドレイン領域）とベース領域２２０とのpn接合部分に形成される空之層２５０の幅Ｗ１に対して、トレンチ２１０の底面下（ゲート電極２１２の直下）の空之層２５０の幅Ｗ２が狭くなってしまう。このため、トレンチ２１０の底面下の素子耐圧はベース領域２２０の直下の素子耐圧（pn接合耐圧）に比べて低くなってしまい、UMOSFET全体の素子耐圧が実効的に素子耐圧の低いトレンチ２１０の底面下の素子耐圧で決まってしまうので、所望の素子耐圧よりも低い素子耐圧になってしまうという問題点があった。
【００１１】
本発明は上記課題を解決するためになされたものである。従って、本発明の第１の目的は、トレンチ内部にゲート電極を配設した構造を有するUMOSFET等の絶縁ゲート型電界効果トランジスタのトレンチ底面下（ゲート電極直下）部分の接合耐圧をその他の部分の接合耐圧と同等か、又はそれ以上の接合耐圧まで向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる半導体装置を提供することである。
【００１２】
さらに、本発明の第２の目的は、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることにより、低消費電力化を図ることができる半導体装置を提供することである。
【００１３】
さらに、本発明の第３の目的は、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることにより、所定の消費電力においてチップ面積の縮小化を図ることができる半導体装置を提供することである。
【００１４】
さらに、本発明の第４の目的は、上記本発明の第１の目的乃至第３の目的を達成しつつ、同時に別途配設されたトランジスタの耐圧を向上させることができる、インテリジェントパワーデバイス（IPD）としての半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域とを有する絶縁ゲート型電界効果トランジスタを備えた半導体装置としたことを特徴としたものである。
【００１６】
請求項１に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの非導通時に、第１主電極領域とベース領域との接合面からトレンチ底面下（ゲート電極直下）部分の第１主電極領域側に空之層を伸ばし、トレンチ底面下部分を空之化することができるので、トレンチ底面下部分の空之層幅（空之層の深さ方向の幅）を拡大することでこの部分の接合耐圧を向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる。
【００１７】
請求項２に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ側面に沿ってトレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に横方向接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域とを有する絶縁ゲート型電界効果トランジスタを備えた半導体装置としたことを特徴としたものである。
【００１８】
請求項２に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの非導通時に、ベース領域の横方向接合面からトレンチ底面下（ゲート電極直下）部分の第１主電極領域側に空之層を伸ばし、トレンチ底面下部分を空之化することができるので、トレンチ底面下部分の空之層幅（空之層の深さ方向の幅）を拡大することでこの部分の接合耐圧を向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる。
【００１９】
請求項３に記載された発明は、請求項１又は請求項２に記載の半導体装置において、トレンチ底面下の第１主電極領域に、第１主電極領域と同一の第１導電型で、絶縁ゲート型電界効果トランジスタの非導通時に空之化されるような濃度並びに体積に設定された半導体領域をさらに備えたことを特徴としたものである。
【００２０】
請求項４に記載された発明は、請求項３に記載された発明に係る半導体装置において、第１主電極領域の不純物密度に比べて高不純物密度で半導体領域を形成したことを特徴としたものである。請求項４に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの導通時にベース領域のトレンチ側面に沿って形成されるチャネルと第１主電極領域との間の主電流経路の抵抗値を半導体領域で低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。さらに、請求項４に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタのオン抵抗を減少することができるので、所定の消費電力において、発熱を押さえることが出来る。このため、チップ面積の縮小化を図ることができる。
【００２１】
請求項５に記載された発明は、請求項３に記載された発明に係る半導体装置において、第１主電極領域の不純物密度に比べて高不純物密度で形成され、ベース領域の接合深さに比べて浅い拡散深さで形成された半導体領域を備えたことを特徴としたものである。請求項５に記載された発明に係る半導体装置においては、請求項４に記載された発明に係る半導体装置で得られる作用効果と同様に、絶縁ゲート型電界効果トランジスタの導通時にベース領域のトレンチ側面に沿って形成されるチャネルと第１主電極領域との間の主電流経路の抵抗値を半導体領域で低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。さらに、請求項５に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタのオン抵抗を減少することができ、所定の消費電力における発熱を押さえることが出来るので、チップ面積の縮小化を図ることができる。
【００２２】
請求項６に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域と、トレンチ底面下の第１主電極領域に第１主電極領域と同一の第１導電型でかつ第１主電極領域の不純物密度に比べて高不純物密度で形成され、非導通時に空之化される半導体領域とを有する絶縁ゲート型電界効果トランジスタと、第１主電極領域と同一層で同一の第１導電型で形成された第３主電極領域と、第３主電極領域の主面部の第２導電型の制御電極領域と、制御電極領域の主面部の第１導電型の第４主電極領域と、を有するトランジスタと、を同一基板に備えた半導体装置としたことを特徴としたものである。
【００２３】
請求項６に記載された発明に係る半導体装置においては、請求項１に記載された発明に係る半導体装置で得られる作用効果と同様に絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができ、さらに請求項３及び請求項４に記載された発明に係る半導体装置で得られる作用効果と同様に絶縁ゲート型電界効果トランジスタの導通時に主電流経路の低抵抗化を図ることでオン抵抗を減少させる（低消費電力化並びに大電力化を図る）ことができ、さらに半導体領域でオン抵抗を増加させずに絶縁ゲート型電界効果トランジスタの第１主電極領域を厚く形成する（半導体領域の接合深さ分、第１主電極領域を厚く形成する）ことができ、第１主電極領域と同一層のトランジスタの第３主電極領域を結果的に厚く形成することができるので、トランジスタの素子耐圧（第３主電極領域と制御電極領域との間の接合耐圧）を向上させることができる。すなわち、請求項６に記載された発明においては、絶縁ゲート型電界効果トランジスタの低消費電力化、又はチップ面積の縮小化を図ることができるとともに、絶縁ゲート型電界効果トランジスタの素子耐圧並びにトランジスタの素子耐圧を同時に向上させることができる半導体装置を実現することができる。
【００２４】
【発明の効果】
本発明は、第１に、トレンチ内部にゲート電極を配設した絶縁ゲート型電界効果トランジスタのトレンチ底面下（ゲート電極直下）部分の接合耐圧をその他の部分の接合耐圧と同等か、又はそれ以上の接合耐圧まで向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる半導体装置を提供することができる。
【００２５】
さらに、本発明は、第２に、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることができるので、低消費電力化を図ることができる半導体装置を提供することができる。
【００２６】
さらに、本発明は、第３に、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることができるので、チップ面積の縮小化を図ることができる半導体装置を提供することができる。
【００２７】
さらに、本発明は、第４に、上記本発明の第１の効果乃至第３の効果を得ることができるとともに、同時に別途配設されたトランジスタの耐圧を向上させることができるIPDとしての半導体装置を提供することができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面を参照して説明する。図２は本発明の第１の実施の形態に係る絶縁ゲート型電界効果トランジスタとしてのトレンチ内部にゲート電極を配設した構造を有するパワーUMOSFET（以下において単に「UMOS」と略記する。）の断面構造図、図１は図２に示すUMOSのユニットセルの拡大断面構造図である。図１及び図２に示すように、UMOSは半導体基板１に搭載されており、このUMOSはユニットセルとなるUMOSＴｒｐを複数個電気的に並列に接続して構築されている。
【００２９】
半導体基板１は、高不純物密度のn+型単結晶シリコン基板１０１と、この単結晶シリコン基板１０１上に形成された低不純物密度のn型ドリフト領域１０２とで形成されている。ドリフト領域１０２は、単結晶シリコン基板１０１の表面上にエピタキシャル成長させた単結晶シリコン層で、又単結晶シリコン基板１０１の表面部分にn型不純物を拡散させた半導体領域で、又は単結晶シリコン基板１０１の表面上に張り合わされた単結晶シリコン基板で形成することができる。
【００３０】
UMOSＴｒｐ（それぞれのユニットセル）は、n型の第１主電極領域（第１の実施の形態においてはドレイン領域として使用される。）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域（第１の実施の形態においてはソース領域として使用される。）７とを備えて構築されている。このUMOSＴｒｐは半導体基板１の裏面から表面に電流を流すことができるバーチカル構造で構成されている。
【００３１】
UMOSＴｒｐの第１主電極領域は、半導体基板１のドリフト層１０２で形成されている。第１主電極領域は複数個のUMOSＴｒｐの共通のドレイン領域を構成するようになっている。
【００３２】
トレンチ２はドリフト層１０２の範囲内（詳細には、UMOSＴｒｐの非導通時に後述する空之層２０Ｄが単結晶シリコン基板１０１に到達しない範囲内）においてこのドリフト層１０２の表面から深さ方向にほぼ均一なトレンチ幅を備えて形成されている。トレンチ２は、第１の実施の形態において、例えばトレンチ幅を1μm、トレンチ深さを２μmとして形成されている。
【００３３】
ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されており、このゲート絶縁膜３には例えば単層のシリコン酸化膜（SiO2膜）、又はSiO2膜とシリコン窒化膜（Si3N4膜）とを重ね合わせた複合膜を実用的に使用することができる。
【００３４】
ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入されその抵抗値が低抵抗に調節された多結晶シリコン膜を実用的に使用することができる。
【００３５】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間に主電流経路を生成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００３６】
そして、第１の実施の形態において、ベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２との深さ方向接合面６１を備えており、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面（ベース領域２の側面とトレンチ２底面下のドリフト領域１０２とで形成されるpn接合面）６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２に空之層（２０Ｄ）を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２を空之化することができる。
【００３７】
トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２には高不純物密度のn+型半導体領域（オン抵抗を低減させるための補助拡散層）５が配設されている。この半導体領域５は、導通時にチャネルとドリフト領域１０２との間の主電流経路の抵抗値（オン抵抗値）を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積（図２中、紙面横方向拡散距離×紙面奥行きの横方向拡散距離×拡散深さ）に設定されている。好ましくは、半導体領域５は、第１主電極領域特にドリフト領域１０２の不純物密度よりも高く、ベース領域２の接合深さ（深さ方向接合面６１）よりも浅い拡散深さに設定されている。主電流経路の抵抗値を減少させるためには半導体領域５の不純物密度は高く体積は大きい（拡散深さが深い）方が好ましく、逆にトレンチ２底面下の空之化を確実に実現するためには半導体領域５の不純物密度は低く体積は小さくして空之層を伸びやすくする方が好ましいが、第１の実施の形態においてはこの双方を考慮して半導体領域５の不純物密度並びに体積が調節されている。
【００３８】
第２主電極領域（ソース領域）７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。第２主電極領域７には半導体基板１上の層間絶縁膜９に形成されたコンタクトホール９Ｈを通してソース配線１０が電気的に接続されている。このソース配線１０は例えばシリコン(Si)を１％含むアルミニウム(Al)−シリコン(Si)膜を主体として形成されている。
【００３９】
さらに、半導体基板１の単結晶シリコン基板１０１裏面にはドレイン電極１１が配設されている。
【００４０】
次に、このように構成されるUMOSＴｒｐのスイッチング動作を説明する。まず、導通動作とする（ONにする）には、ドレイン電極１１とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以上の電圧が印加される。これにより、ベース領域６のトレンチ２の側面に沿うゲート絶縁膜３との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン電極１１から供給される電流をUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）、半導体領域５、チャネル、第２主電極領域７のそれぞれを通してソース配線１０に流すことができる。
【００４１】
一方、非導通状態とする（OFFにする）には、ドレイン電極１１とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以下の電圧が印加される。これにより、ベース領域６のゲート絶縁膜３との界面近傍のチャネルは消滅し、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間には電流を流すことができない。
【００４２】
この非導通状態においては、図１に示すように、第１主電極領域であるドリフト領域１０２とベース領域６とのpn接合に沿って空之層２０が形成される。この空之層２０は、pn接合面（深さ方向接合面６１及び横方向接合面６２）からドリフト領域１０２に生成される空之層２０Ｄと、ベース領域６側に生成される空之層２０Ｂとで形成されている。ベース領域６は、トレンチ２底面よりも深い接合深さを備えることで、トレンチ２底面よりも深い位置に深さ方向接合面６１を有し、かつトレンチ２側面に沿ってトレンチ２底面よりも深く引き伸ばされた横方向接合面６２を有しているので、空之層２０は理想二次元pnダイオードに近い形で伸長する。すなわち、特に横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄはトレンチ２底面下つまりUMOSＴｒｐのベース領域６と隣接する他のベース領域６との間のドリフト領域１０２及び半導体領域５を完全に空之化する（キャリアを空にする）ようになっており、双方の横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄは互いに連結されるようになっている。また、この空之層２０Ｄにおいては、トレンチ２底面下を完全に空之化するようにベース領域６の不純物密度、ドリフト領域１０２の不純物密度、半導体領域５の不純物密度並びに体積が調節されている。
【００４３】
さらに、非導通状態においてトレンチ２底面下の半導体領域５とドリフト領域１０２とは同一電位になっているので、ベース領域６と半導体領域５との間の横方向接合面（pn接合面）６２からベース領域６側にも空之層２０Ｂが伸長されるようになっている。このベース領域６と半導体領域５との間の横方向接合面６２からベース領域６２側に形成される空之層２０Ｂの幅Ｗ３、ベース領域６とドリフト領域１０２との間の横方向接合面６２からベース領域６側に形成される空之層２０Ｂの幅Ｗ４のそれぞれは徐々に大きくなっており（徐々に空之層２０Ｂの幅が拡大されており）、トレンチ２底面下からベース領域６直下までの電位勾配を緩やかにすることができる。この点においてもUMOSＴｒｐの素子耐圧を向上させることができる。
【００４４】
このように構成されるUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くして横方向接合面６２を形成し、非導通時に横方向接合面６２からトレンチ２底面下のドリフト領域１０２及び半導体領域５を完全に空之化させたことにより、ベース領域６の深さ方向接合面６１部分に形成される空之層２０の幅Ｗ１に対してトレンチ２底面下に形成される空之層２０の幅Ｗ２を同等か、又はそれよりも大きくすることができる。すなわち、トレンチ２底面下の空之層２０の幅Ｗ２を実効的に拡張することができる。ベース領域２のトレンチ２底面下からの接合深さは深さ方向接合面６１からベース領域２側に形成される空之層２０Ｂの伸びと同等か又はそれよりも大きく設定するようになっており、結果的にトレンチ２底面下の空之層２０の幅Ｗ２は幅Ｗ１と同等か又はそれよりも大きくなっている。従って、トレンチ２底面下の素子耐圧をベース領域２とドリフト領域１０２との間の深さ方向接合面６１におけるpn接合耐圧とほぼ同等とすることができるので、UMOSＴｒｐ全体の素子耐圧（BVdss）を向上させることができる。
【００４５】
ここで、ベース領域６の深さ方向接合面６１からのドリフト領域１０２の拡散深さ（深さ方向接合面６１からドリフト領域１０２と単結晶シリコン基板１０１との境界面までのドリフト領域１０２の厚さ）は少なくとも空之層２０Ｄの伸長に影響がない深さを必要としている。ベース領域６の接合深さを深く形成したので、この深くした分（トレンチ２底面下から深さ方向接合面６１まで深くした分）、ドリフト領域１０２の全体の厚さ（例えばエピタキシャル層の厚さ）が厚くなり、オン抵抗値は増大してしまうが、第１の実施の形態に係るUMOSＴｒｐにおいては、導通時に主電流経路のチャネルと第１主電極領域との間で半導体領域５を低抵抗領域として機能させることができるので、オン抵抗を減少することができる。すなわち、第１の実施の形態に係るUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くすることで非導通時にトレンチ２底面下を空之化し、全体の素子耐圧を向上させることができ、同時に、導通時にはトレンチ２底面下の半導体領域５でオン抵抗値を減少させることができる。
【００４６】
次に、前述のUMOSＴｒｐを搭載する半導体装置の製造方法を簡単に説明する。図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図７はそれぞれUMOSＴｒｐの製造方法を説明するための工程断面図である。
【００４７】
（１）まず、高不純物密度のn+型単結晶シリコン基板１０１を準備し、単結晶シリコン基板１０１上に低不純物密度のn型ドリフト領域１０２を形成し、図３（Ａ）に示すように半導体基板１を形成する。ドリフト領域１０２は例えば1015〜1016atoms/cm3程度の不純物密度で形成されることが好ましい。ドリフト領域１０２を形成することにより、UMOSＴｒｐの第１主電極領域が形成される。
【００４８】
（２）図３（Ｂ）に示すように、UMOSＴｒｐのゲート電極４の形成領域において、半導体基板１のドリフト領域１０２にトレンチ２を形成する。トレンチ２は、半導体基板１表面上の全面にゲート電極４の形成領域が開口されたエッチングマスクをフォトリソグラフィ技術で形成し、このエッチングマスクを使用してドリフト領域１０２の表面から深さ方向にエッチングを行うことにより形成することができる。エッチングには例えば異方性の強い反応性イオンエッチング（RIE）を実用的に使用することができる。
【００４９】
（３）図４（Ａ）に示すように、ドリフト領域１０２の主面部にトレンチ２底面よりも深く均一な接合深さを有するベース領域６を形成する。ベース領域６は、例えばイオン注入でp型不純物好ましくは硼素（B）をドリフト領域１０２の表面部分に注入し、注入された不純物を活性化させることで形成することができる。また、ベース領域６は固相拡散により形成してもよい。ベース領域６は例えば1016〜1018atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５０】
（４）図４（Ｂ）に示すように、トレンチ２底面下のドリフト領域１０２の表面部分に高不純物密度のn+型半導体領域５を形成する。半導体領域５は、トレンチ２底面が開口されトレンチ２側面及びベース領域６表面を覆う不純物導入マスクを形成し、この不純物導入マスクを使用してトレンチ２底面においてドリフト領域１０２の表面部分にn型不純物を導入し、この不純物を活性化することにより形成することができる。
【００５１】
（５）図５（Ａ）に示すように、ベース領域６表面の周辺部分に高不純物密度のn+型第２主電極領域７を形成する。この第２主電極領域７は前述のトレンチ２底面のドリフト領域１０２に形成された半導体領域５と同一製造工程で形成することもできる。第２主電極領域７は例えば1020〜1021atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５２】
（６）図５（Ｂ）に示すように、ベース領域６表面の中央部分に高不純物密度のp+型ベースコンタクト領域８を形成する。このベースコンタクト領域８は例えば1020〜1021atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５３】
（７）トレンチ２側面（ベース領域６側面上）及び底面（半導体領域５表面上）にゲート絶縁膜３を形成する。ゲート絶縁膜３には、熱酸化法又は化学的気相析出法（CVD）で形成された単層のSiO2膜若しくはSiO2膜とSi3N4膜とを重ね合わせた複合膜を実用的に使用することができる。引き続き、図６（Ａ）に示すように、トレンチ２内部にゲート絶縁膜３を介在させてゲート電極４を形成する。ゲート電極４は、例えばCVD法によりトレンチ２内部に完全に埋め込まれるまで多結晶シリコン膜を成膜させ、トレンチ２内部に埋め込まれた多結晶シリコン膜を残してベース領域６の表面上等の余分な多結晶シリコン膜をバックエッチングで取り除くことで形成することができる。多結晶シリコン膜にはその成膜中又は成膜後に低抵抗値に調節するための不純物が導入される。
【００５４】
（８）半導体基板１の主面上の全面に層間絶縁膜９を形成し、図６（Ｂ）に示すように第２主電極領域７上及びベースコンタクト領域８上において層間絶縁膜９にコンタクトホール９Ｈを形成する。
【００５５】
（９）図７に示すように、コンタクトホール９Ｈを通して第２主電極領域７及びベースコンタクト領域８に電気的に接続するように、層間絶縁膜９上にソース配線１０を形成する。
【００５６】
（１０）そして、前述の図１及び図２に示すように、半導体基板１の裏面すなわち単結晶シリコン基板１０１の裏面にドレイン電極１１を形成する。これらの一連の各工程を行うことにより、第１の実施の形態に係るUMOSＴｒｐを備えた半導体装置を完成させることができる。
【００５７】
以上説明した第１の実施の形態に係る半導体装置においては、トレンチ２の底面下よりもベース領域６の接合深さを深く設定することで、UMOSＴｒｐの非導通時に、第１主電極領域（ドリフト領域１０２）とベース領域６との接合面、さらに詳細には横方向接合面６２からトレンチ２底面下（ゲート電極４直下）部分の第１主電極領域側に空之層２０Ｄを伸ばし、トレンチ２底面下部分を空之化することができるので、トレンチ２底面下部分の空之層幅Ｗ２を拡大することでこの部分の接合耐圧を向上させることができ、UMOSＴｒｐ全体の素子耐圧を向上させることができる。
【００５８】
さらに、第１の実施の形態に係る半導体装置においては、トレンチ２底面下の第１主電極領域のドリフト領域１０２に半導体領域５を備えたことで、UMOSＴｒｐの導通時にベース領域６のトレンチ２側面に沿って形成されるチャネルと第１主電極領域のドリフト領域１０２との間の主電流経路の抵抗値を低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。
【００５９】
さらに、第１の実施の形態に係る半導体装置においては、トレンチ２底面下の第１主電極領域のドリフト領域１０２に半導体領域５を備えたことで、UMOSＴｒｐのオン抵抗を減少することができるので、同じ電力を得るためのチップの発熱量が小さくなる。従って、この発熱対策としていたチップの面積を小さくすることが出来る。
【００６０】
さらに、第１の実施の形態に係る半導体装置の製造方法においては、特に難易度が高い工程を用いていないので、通常の半導体製造技術で前述の効果が得られる半導体装置を容易に製作することができる。
【００６１】
（第２の実施の形態）
第２の実施の形態に係る絶縁ゲート型電界効果トランジスタは、ラテラル構造を有するUMOSである。図９は本発明の第２の実施の形態に係るUMOSを備えた半導体装置の断面構造図、図８は図９に示すUMOSのユニットセルの拡大断面構造図である。図８及び図９に示すように、UMOSは半導体基板１に搭載されており、このUMOSはユニットセルとなるUMOSＴｒｐを複数個電気的に並列に接続して構築されている。
【００６２】
半導体基板１は、低不純物密度のp型単結晶シリコン基板１０３と、この単結晶シリコン基板１０３上の高不純物密度のn+型埋込み型半導体領域１０４と、この埋込み型半導体領域１０４上の低不純物密度のn型ドリフト領域１０２とで形成されている。
【００６３】
UMOSＴｒｐ（それぞれのユニットセル）は、n型の第１主電極領域（第１の実施の形態においてはドレイン領域として使用される。）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域（第１の実施の形態においてはソース領域として使用される。）７とを備えて構築されている。さらに、UMOSＴｒｐは、主電流経路を構築するための埋込み型半導体半導体領域１０４と、高不純物密度のn+型ドレインコンタクト領域１０５とを備えている。ドレインコンタクト領域１０５は、ベース領域６と離間した領域において、ドリフト領域１０２の表面から底面側の埋込み半導体領域１０４に電気的に接続するように形成されている。このドレインコンタクト領域１０５には層間絶縁膜９上に形成されこの層間絶縁膜９に形成されたコンタクトホール９Ｈを通してドレイン電極１２が電気的に接続されており、さらにこのドレイン電極１２にはその上層の層間絶縁膜１３上に形成されこの層間絶縁膜１３に形成されたスルーホール１３Ｈを通してドレイン配線１４が電気的に接続されている。ドレイン配線１４、ドレイン電極１２のそれぞれを通して半導体基板１の表面側から供給される電流はドレインコンタクト領域１０５から埋込み型半導体領域１０４に伝達され、埋込み型半導体領域１０４はこの電流を横方向に流してUMOSＴｒｐの第１主電極領域に供給するようになっており、第２の実施の形態に係るUMOSＴｒｐはラテラル構造で構成されている。
【００６４】
UMOSＴｒｐの第１主電極領域は半導体基板１のドリフト層１０２で形成されている。第１主電極領域は複数個のUMOSＴｒｐに共通のドレイン領域を構成するようになっている。
【００６５】
第１の実施の形態に係る半導体装置と同様に、トレンチ２はドリフト領域１０２の範囲内（深さ方向接合面６１から形成される空之層２０Ｄが埋込み型半導体領域１０４に到達しない範囲内）においてこのドリフト領域１０２の表面から深さ方向にほぼ均一なトレンチ幅で形成されている。ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されている。ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入され低抵抗値に調節された多結晶シリコン膜を実用的に使用することができる。
【００６６】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間に主電流経路を形成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００６７】
そして、第１の実施の形態に係る半導体装置のUMOSＴｒｐのベース領域６と同様に、第２の実施の形態に係るベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２との深さ方向接合面６１を備えおり、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２に空之層を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２を空之化することができる。
【００６８】
さらに、トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２には高不純物密度のn+型半導体領域５が配設されている。第１の実施の形態に係る半導体装置の半導体領域５と同様に、第２の実施の形態に係る半導体領域５は、導通時にチャネルとドリフト領域１０２との間の主電流経路のオン抵抗値を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積に設定されている。好ましくは、半導体領域５は、ドリフト領域１０２の不純物密度よりも高く、第２主電極領域７と同等か又はそれよりも低い不純物密度に設定され、ベース領域２の接合深さ（深さ方向接合面６１）よりも浅い拡散深さに設定されている。
【００６９】
第２主電極領域（ソース領域）７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。第２主電極領域７には半導体基板１上の層間絶縁膜９に形成されたコンタクトホール９Ｈを通してソース配線１０が電気的に接続されている。このソース配線９とドレイン電極１２とは同一配線層において同一配線材料で形成されている。
【００７０】
第２の実施の形態に係る半導体装置においては、前述のようにラテラル構造でUMOSＴｒｐが形成され、電流の供給並びに取り出しが半導体基板１の表面側で行うことができるので、第１の実施の形態に係る半導体装置の半導体基板１の裏面に必要とされていたドレイン電極１１を形成する必要はない。
【００７１】
次に、このように構成されるUMOSＴｒｐのスイッチング動作を説明する。まず、導通動作とするには、ドレイン配線１４とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以上の電圧が印加される。ドレイン配線１４は、ドレイン電極１２、ドレインコンタクト領域１０５、埋込み型半導体領域１０４のそれぞれを通してUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）に電気的に接続されている。これにより、ベース領域６のトレンチ２の側面に沿うゲート絶縁膜３との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン配線１４から供給される電流をUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）、半導体領域５、チャネル、第２主電極領域７のそれぞれを通してソース配線１０に流すことができる。
【００７２】
一方、非導通状態とするには、ドレイン配線１４とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以下の電圧が印加される。これにより、ベース領域６のゲート絶縁膜３との界面近傍のチャネルは消滅し、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間には電流を流すことができない。
【００７３】
この非導通状態においては、同図８に示すように、第１主電極領域であるドリフト領域１０２とベース領域６とのpn接合に沿って空之層２０が形成される。この空之層２０は、pn接合面からドリフト領域１０２に生成される空之層２０Ｄと、ベース領域６側に生成される空之層２０Ｂとで形成されている。ベース領域６は、トレンチ２底面よりも深い接合深さを備えることで、トレンチ２底面よりも深い位置に深さ方向接合面６１を有し、かつトレンチ２側面に沿ってトレンチ２底面よりも深く引き伸ばされた横方向接合面６２を有しているので、空之層２０は理想二次元pnダイオードに近い形で伸長する。すなわち、特に横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄはトレンチ２底面下つまりUMOSＴｒｐのベース領域６と隣接する他のベース領域６との間のドリフト領域１０２及び半導体領域５を完全に空之化するようになっており、双方の横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄは互いに連結されるようになっている。また、この空之層２０Ｄにおいては、トレンチ２底面下を完全に空之化するようにベース領域６の不純物密度、ドリフト領域１０２の不純物密度、半導体領域５の不純物密度並びに体積が調節されている。
【００７４】
さらに、非導通状態においてトレンチ２底面下の半導体領域５とドリフト領域１０２とは同一電位になっているので、ベース領域６と半導体領域５との間の横方向接合面（pn接合面）６２からベース領域６側にも空之層２０Ｂが伸長されるようになっている。このベース領域６と半導体領域５との間の横方向接合面６２からベース領域６２側に形成される空之層２０Ｂの幅Ｗ３、ベース領域６とドリフト領域１０２との間の横方向接合面６２からベース領域６側に形成される空之層２０Ｂの幅Ｗ４のそれぞれは徐々に大きくなっており、トレンチ２底面下からベース領域６直下までの電位勾配を緩やかにすることができる。この点においてもUMOSＴｒｐの素子耐圧を向上させることができる。
【００７５】
このように構成されるUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くして横方向接合面６２を形成し、非導通時に横方向接合面６２からトレンチ２底面下のドリフト領域１０２及び半導体領域５を完全に空之化させたことにより、ベース領域６の深さ方向接合面６１部分に形成される空之層２０の幅Ｗ１に対してトレンチ２底面下に形成される空之層２０の幅Ｗ２を同等か、又はそれよりも大きくすることができる。すなわち、トレンチ２底面下の空之層２０の幅Ｗ２を実効的に拡張することができる。ベース領域２のトレンチ２底面下からの接合深さは深さ方向接合面６１からベース領域２側に形成される空之層２０Ｂの伸びと同等か又はそれよりも大きく設定するようになっており、結果的にトレンチ２底面下の空之層２０の幅Ｗ２は幅Ｗ１と同等か又はそれよりも大きくなっている。従って、トレンチ２底面下の素子耐圧を向上させることができ、トレンチ２底面下の素子耐圧をベース領域２とドリフト領域１０２との間の深さ方向接合面６１におけるpn接合耐圧とほぼ同等とすることができるので、UMOSＴｒｐ全体の素子耐圧（BVdss）を向上させることができる。
【００７６】
ここで、ベース領域６の深さ方向接合面６１からのドリフト領域１０２の拡散深さは少なくとも空之層２０Ｄの伸長に影響がない深さを必要としている。ベース領域６の接合深さを深く形成したので、この深くした分、ドリフト領域１０２の全体の厚さが厚くなり、オン抵抗値は増大してしまうが、第２の実施の形態に係るUMOSＴｒｐにおいては、導通時に半導体領域５を主電流経路のチャネルと第１主電極領域との間で低抵抗領域として機能させることができるので、オン抵抗を減少することができる。すなわち、第２の実施の形態に係るUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くすることで非導通時にトレンチ２底面下を空之化し、全体の素子耐圧を向上させることができ、同時に、導通時にはトレンチ２底面下の半導体領域５でオン抵抗値を減少させることができる。
【００７７】
次に、前述のUMOSＴｒｐを搭載する半導体装置の製造方法を簡単に説明する。図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、図１４、図１５はそれぞれUMOSＴｒｐの製造方法を説明するための工程断面図である。
【００７８】
（１）まず、低不純物密度のp型単結晶シリコン基板１０３を準備し、単結晶シリコン基板１０３上に高不純物密度のn+型埋込み型半導体領域１０４、低不純物密度のn型ドリフト領域１０２を形成し、図１０（Ａ）に示すように半導体基板１を形成する。埋込み型半導体領域１０４は、単結晶シリコン基板１０３の表面部分にイオン注入法又は固相拡散法によりn型不純物を導入し、この後n型不純物が導入された単結晶シリコン基板１０３の表面上にドリフト領域１０２となるエピタキシャル層を成長させることにより、単結晶シリコン基板１０３とドリフト領域１０２との間に形成することができる。また、埋込み型半導体領域１０４は、単結晶シリコン基板１０３上にドリフト領域１０２を形成した後に、単結晶シリコン基板１０３とドリフト領域１０２との間の部分に高エネルギのイオン注入でn型不純物を導入することで形成してもよい。埋込み型半導体領域１０４は例えば1017〜1018atoms/cm3程度の不純物密度で形成されることが好ましい。
【００７９】
（２）図１０（Ｂ）に示すように、ドレインコンタクト領域１０５を形成する。ドレインコンタクト領域１０５はこの領域が開口された不純物導入マスクをフォトリソグラフィ技術で形成し、この不純物導入マスクを使用してドリフト領域１０２の表面部分にn型不純物を導入することにより形成することができる。
【００８０】
（３）図１１（Ａ）に示すように、UMOSＴｒｐのゲート電極４の形成領域において、半導体基板１のドリフト領域１０２にトレンチ２を形成する。
【００８１】
（４）図１１（Ｂ）に示すように、ドリフト領域１０２の主面部にトレンチ２底面よりも深く均一な接合深さを有するベース領域６を形成する。ベース領域６は、第１の実施の形態に係る半導体装置のベース領域６を形成する条件と同一の条件で形成される。なお、このベース領域６の活性化アニールを利用して前述のドレインコンタクト領域１０５を形成するn型不純物の活性化アニールを同時に行ってもよい。
【００８２】
（５）図１２（Ａ）に示すように、トレンチ２底面下のドリフト領域１０２の表面部分に高不純物密度のn+型半導体領域５を形成する。半導体領域５は、第１の実施の形態に係る半導体装置の半導体領域５を形成する条件と同一の条件で形成される。
【００８３】
（６）図１２（Ｂ）に示すように、ベース領域６表面の周辺部分に高不純物密度のn+型第２主電極領域７を形成する。この第２主電極領域７は前述のトレンチ２底面下のドリフト領域１０２に形成された半導体領域５と同一製造工程で形成することもできる。
【００８４】
（７）図１３（Ａ）に示すように、ベース領域６表面の中央部分に高不純物密度のp+型ベースコンタクト領域８を形成する。なお、前述のドレインコンタクト領域１０５、ベース領域６、半導体領域５、第２主電極領域７及びベースコンタクト領域８の各領域は、予め各工程で不純物を導入しておき、後に一括してアニールを行うことで同時に活性化してもよい。
【００８５】
（８）トレンチ２側面（ベース領域６側面上）及び底面（半導体領域５表面上）にゲート絶縁膜３を形成する。引き続き、図１３（Ｂ）に示すように、トレンチ２内部にゲート絶縁膜３を介在させてゲート電極４を形成する。
【００８６】
（９）半導体基板１の主面上の全面に層間絶縁膜９を形成し、第２主電極領域７上及びベースコンタクト領域８上において層間絶縁膜９にコンタクトホール９Ｈを形成する。そして、図１４に示すように、層間絶縁膜９上にコンタクトホール９Ｈを通して第２主電極領域７及びベースコンタクト領域８に電気的に接続されるソース配線１０、同様にコンタクトホール９Ｈを通してドレインコンタクト領域１０５に電気的に接続されるドレイン電極１２を形成する。ソース配線１０、ドレイン電極１２のそれぞれは同一製造工程で形成される。
【００８７】
（１０）図１５に示すように、ソース配線１０上及びドレイン電極１２上に層間絶縁膜１３を形成する。そして、ドレイン電極１２上において層間絶縁膜１３にスルーホール１３Ｈを形成する（図９参照。）。
【００８８】
（１１）そして、前述の図９に示すように、スルーホール１３Ｈを通してドレイン電極１２に電気的に接続されるドレイン配線１４を層間絶縁膜１３上に形成する。これらの一連の各工程を行うことにより、第２の実施の形態に係るUMOSＴｒｐを備えた半導体装置を完成させることができる。
【００８９】
以上説明した第２の実施の形態に係る半導体装置においては、第１の実施の形態に係る半導体装置で得られる効果と同様の効果を得ることができる。
【００９０】
（第３の実施の形態）
第３の実施の形態は、前述の第２の実施の形態に係る半導体装置に搭載された絶縁ゲート型電界効果トランジスタ（UMOS）とその制御回路、インテリジェント機能を構築する回路等とを同一基板に搭載したIPDとしての半導体装置を説明するものである。図１６は本発明の第３の実施の形態に係るUMOSを備えたIPDとしての半導体装置の断面構造図である。図１６に示すように、半導体装置は、同一の半導体基板１に、IPDを構築する主要素子としてのUMOSＴｒｐと、このUMOSＴｒｐを制御するための制御回路、インテリジェント機能を達成する回路（例えば、過温度検出回路、過電流検出回路）等を構築する素子としてのnpn型バイポーラトランジスタＴｒ１及びpnp型バイポーラトランジスタＴｒ２とを備えている。
【００９１】
半導体基板１は、好ましくは単結晶シリコン基板で形成される支持基板１０６と、この支持基板１０６上の埋込み絶縁体１０７と、この埋込み絶縁体１０７上の単結晶シリコンからなる活性基板１０８とで形成されている。すなわち、半導体基板１にはSOI（Silicon On Insulator）基板が使用されている。
【００９２】
UMOSＴｒｐ、npn型バイポーラトランジスタＴｒ１、pnp型バイポーラトランジスタＴｒ２の各領域は、トレンチ分離体３０により相互に電気的に完全に分離されている。このトレンチ分離体３０は、半導体基板１の活性基板１０８の表面から埋込み絶縁体１０７まで達する深い分離用トレンチ３１（UMOSＴｒｐのトレンチ２よりもトレンチ深さが深くなっている。）と、分離用トレンチ３１の内壁及び底面に沿って形成された分離用絶縁体３２と、この分離用絶縁体３２を介して分離用トレンチ３１内部に埋設された充填体３３とで構築されている。分離用絶縁体３２には例えばSiO2膜を実用的に使用することができる。充填体３３には例えばSiO2膜や多結晶シリコン膜を実用的に使用することができる。
【００９３】
第３の実施の形態に係るUMOSＴｒｐは、図１６中、左側に示すように、前述の第２の実施の形態に係るUMOSＴｒｐと基本的には同一構造で形成されている。図１６には並列に電気的に接続されたいくつかのユニットセルを示している。すなわち、UMOSＴｒｐは、トレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の第１主電極領域（ドリフト領域１０２Ａ）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域７とを備えて構築されている。UMOSＴｒｐが配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ａとこの埋込み型半導体領域１０４Ａ上の低不純物密度のn型ドリフト領域１０２Ａとで形成されており、UMOSＴｒｐには主電流経路を構築するための埋込み型半導体領域１０４Ａ及び高不純物密度のn+型ドレインコンタクト領域１０５を備えている。ドレインコンタクト領域１０５は、ベース領域６と離間した領域においてドリフト領域１０２Ａの表面から底面側の埋込み半導体領域１０４Ａに電気的に接続するように形成されている。第３の実施の形態に係るUMOSＴｒｐは第２の実施の形態に係るUMOSＴｒｐと同様にラテラル構造で構成されている。
【００９４】
UMOSＴｒｐの第１主電極領域は、半導体基板１のドリフト層１０２Ａで形成されており、ドレイン領域として使用されている。第１主電極領域は複数個のUMOSＴｒｐに共通のドレイン領域を構成するようになっている。
【００９５】
第２の実施の形態に係る半導体装置と同様に、トレンチ２はドリフト領域１０２Ａの範囲内においてこのドリフト領域１０２の表面から深さ方向にほぼ均一なトレンチ幅で形成されている。ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されている。ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入され低抵抗値に調節された多結晶シリコン膜を実用的に使用することができる。
【００９６】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２Ａ）と第２主電極領域７との間に主電流経路を生成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００９７】
そして、第１の実施の形態に係る半導体装置及び第２の実施の形態に係る半導体装置のUMOSＴｒｐのベース領域６と同様に、第３の実施の形態に係るベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２Ａとの深さ方向接合面６１を備えおり、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２Ａに空之層を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２Ａを空之化することができる。
【００９８】
さらに、トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２Ａには高不純物密度のn+型半導体領域５が配設されている。第２の実施の形態に係る半導体装置の半導体領域５と同様に、第３の実施の形態に係る半導体領域５は、導通時にチャネルとドリフト領域１０２Ａとの間の主電流経路のオン抵抗値を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積に設定されている。
【００９９】
第２主電極領域７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。この第２主電極領域７はソース領域として使用されている。
【０１００】
この第３の実施の形態に係るUMOSＴｒｐのスイッチング動作並びに製造方法は第２の実施の形態に係るUMOSＴｒｐのスイッチング動作並びに製造方法と実質的に同様であるので、ここでの説明は省略する。また、第２の実施の形態に係る半導体装置においてUMOSＴｒｐの第２主電極領域７及びベースコンタクト領域８にはソース配線１０が電気的に接続され、ドレインコンタクト領域１０５にはドレイン電極１２を通してドレイン配線１４が電気的に接続される（図８及び図９参照。）が、図面を見やすくするために図１６においてはこれらのソース配線１０、ドレイン配線１４等は省略している。
【０１０１】
図１６中、中央に示すように、npn型バイポーラトランジスタＴｒ１は、UMOSＴｒｐと同様にトレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の第３主電極領域（コレクタ領域）１０２Ｂと、この第１主電極領域の主面部に形成された低不純物密度のp型の制御電極領域（ベース領域）４０と、この制御電極領域４０の主面部に形成された高不純物密度のn+型の第４主電極領域（エミッタ領域）５０とを備えて構築されている。
【０１０２】
npn型バイポーラトランジスタＴｒ１が配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ｂとこの埋込み型半導体領域１０４Ｂ上の第３主電極領域１０２Ｂとで形成されており、npn型バイポーラトランジスタＴｒ１は主電流経路を構築するためにこの埋込み型半導体領域１０４Ｂと第３主電極領域１０２Ｂの主面部に形成された高不純物密度のn+型コレクタコンタクト領域５１とを備えている。さらに、制御電極領域４０の主面部には高不純物密度のp+型ベースコンタクト領域４５が形成されている。第４主電極領域５０はエミッタコンタクト領域を兼ねており、この第４主電極領域５０には図示しないがソース配線１０（図９参照）と同一導電層のエミッタ配線が電気的に接続されるようになっている。
【０１０３】
npn型バイポーラトランジスタＴｒ１は、第４主電極領域５０直下の制御電極領域４０が実効的なベース領域として機能し、縦方向に電流が流れるバーチカル構造で構成されている。
【０１０４】
図１６中、右側に示すように、pnp型バイポーラトランジスタＴｒ２は、npn型バイポーラトランジスタＴｒ１と同様にトレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の制御電極領域（ベース領域）１０２Ｃと、この制御電極領域１０２Ｃの主面部にそれぞれ形成された低不純物密度のp型の第５主電極領域（コレクタ領域）４１及び低不純物密度のp型の第６主電極領域（エミッタ領域）４２とを備えて構築されている。
【０１０５】
pnp型バイポーラトランジスタＴｒ２が配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ｃとこの埋込み型半導体領域１０４Ｃ上の制御電極領域１０２Ｃとで形成されており、pnp型バイポーラトランジスタＴｒ２は制御電流経路（ベース電流経路）を構築するためにこの埋込み型半導体領域１０４Ｃと制御電極領域１０２Ｃの主面部に形成された高不純物密度のn+型ベースコンタクト領域５２とを備えている。第５主電極領域４１の主面部には高不純物密度のp+型コレクタコンタクト領域４６が電気的に接続されている。同様に、第６主電極領域４２の主面部には高不純物密度のp+型エミッタコンタクト領域４７が電気的に接続されている。このエミッタコンタクト領域４７には図示しないがコレクタ配線と同一導電層のエミッタ配線が電気的に接続されるようになっている。
【０１０６】
pnp型バイポーラトランジスタＴｒ２は、第５主電極領域４１と第６主電極領域４２との間の制御電極領域１０２Ｃが実効的なベース領域として機能し、横方向に電流が流れるラテラル構造で構成されている。
【０１０７】
以上説明した第３の実施の形態に係るIPDとしての半導体装置においては、第１の実施の形態に係る半導体装置又は第２の実施の形態に係る半導体装置で得られる作用効果と同様に、UMOSＴｒｐ全体の素子耐圧を向上させることができ、さらにUMOSＴｒｐの導通時に半導体領域５により主電流経路の低抵抗化を図ることでオン抵抗を減少させる（低消費電力化並びに大電力化を図る）ことができる。
【０１０８】
さらに、第３の実施の形態に係る半導体装置においては、半導体領域５でオン抵抗を増加させずにUMOSＴｒｐの第１主電極領域（ドリフト領域１０２Ａ）を厚く形成する（半導体領域５の接合深さ分、第１主電極領域を厚く形成する）ことができ、第１主電極領域と同一層のnpn型バイポーラトランジスタＴｒ１の第３主電極領域（コレクタ領域）１０２Ｂを結果的に厚く形成することができる。この結果、npn型バイポーラトランジスタＴｒ１の第３主電極領域１０２Ｂと制御電極領域４０との間の接合耐圧（コレクタ−ベース接合耐圧）を高めることができ、npn型バイポーラトランジスタＴｒ１の素子耐圧を向上させることができる。すなわち、第３の実施の形態に係る半導体装置においては、UMOSＴｒｐの低消費電力化又は大電力化を図ることができるとともに、UMOSＴｒｐの素子耐圧並びにnpn型バイポーラトランジスタＴｒ１の素子耐圧を同時に向上させることができる。従って、IPDにおいては、UMOSＴｒｐ及びnpn型バイポーラトランジスタＴｒ１の素子耐圧を同時に高めることができるので、盛り込めるインテリジェント機能の範囲を拡大する（IPDの高機能化を実現する）ことができる。
【０１０９】
本発明は上記の第１、第２及び第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば、本発明は、第３の実施の形態に係る半導体装置において、UMOSＴｒｐ及びバイポーラトランジスタに加えて低電圧で駆動する絶縁ゲート型電界効果トランジスタを搭載させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るUMOSのユニットセルの拡大断面構造図である。
【図２】本発明の第１の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図３】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その１）である。
【図４】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その２）である。
【図５】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その３）である。
【図６】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その４）である。
【図７】本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その５）である。
【図８】本発明の第２の実施の形態に係るUMOSのユニットセルの拡大断面構造図である。
【図９】本発明の第２の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図１０】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その１）である。
【図１１】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その２）である。
【図１２】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その３）である。
【図１３】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その４）である。
【図１４】本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その５）である。
【図１５】本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その６）である。
【図１６】本発明の第３の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図１７】本発明の先行技術に係るUMOSFETの断面構造図である。
【符号の説明】
１  半導体基板
２  トレンチ
３  ゲート絶縁膜
４  ゲート電極
５  半導体領域
６  ベース領域
７  第２主電極領域（エミッタ領域）
８，４５，５２  ベースコンタクト領域
２０，２０Ｂ，２０Ｃ  空之層
３０  トレンチ分離体
３１  分離用トレンチ
３２  分離用絶縁体
３３  充填体
４０，１０２Ｃ  制御電極領域
４１  第５主電極領域（コレクタ領域）
４２  第６主電極領域（エミッタ領域）
４６，５１，１０５  コレクタコンタクト領域
４７  エミッタコンタクト領域
５０  第４主電極領域（エミッタ領域）
６１  深さ方向接合面
６２  横方向接合面
１０１，１０３  単結晶シリコン基板
１０２，１０２Ａ  第１主電極領域（コレクタ領域）
１０２Ｂ  第３主電極領域（コレクタ領域）
１０４，１０４Ａ，１０４Ｂ，１０４Ｃ  埋込み型半導体領域
１０６  支持基板
１０７  埋込み絶縁体
１０８  活性基板
Ｔｒｐ  UMOS
Ｔｒ１  npn型バイポーラトランジスタ
Ｔｒ２  pnp型バイポーラトランジスタ
【図１】
0004816834.tif 000002
【図２】
0004816834.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004816834.tif 000014
【図１４】
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【図１５】
0004816834.tif 000016
【図１６】
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【図１７】
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