(57)【特許請求の範囲】
【請求項１】
データをダイナミックに保持するメモリセルと、
前記メモリセルから読み出された符号に対して誤り訂正を行うＥＣＣ回路と、
前記メモリセルの動作及び前記ＥＣＣ回路の動作を制御する制御回路とを具備し、
前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ＥＣＣ回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、
エントリー／エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びＥＣＣ動作を行うとともに、ページモード動作でアクセスされていないワード線に対しても順次活性化させてリフレッシュ動作する
ことを特徴とする半導体記憶装置。
【請求項２】
データをダイナミックに保持するメモリセルが配置されたメモリセルアレイを有する複数のバンクと、
前記メモリセルから読み出された符号に対して誤り訂正を行うＥＣＣ回路と、
前記メモリセルの動作及び前記ＥＣＣ回路の動作を制御する制御回路とを具備し、
前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ＥＣＣ回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、
エントリー／エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びＥＣＣ動作を行い、前記エントリー／エグジット期間中は１つのバンクがＥＣＣページモードでアクセスされ、リードライト及びＥＣＣ動作を行っている間に他のバンクでリフレッシュ動作が行われ、前記ＥＣＣページモードは前記リフレッシュ動作によって中断されず、且つ前記リフレッシュ動作は所定の時間内で全てのメモリセルに対して行われることを特徴とする半導体記憶装置。
【請求項３】
前記ページモード動作でアクセスされていないワード線は、複数本同時に活性化されてリフレッシュ動作が行われることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ＥＣＣ回路は、リードライトバッファとＥＣＣブロックとを備え、
前記ＥＣＣブロックはＥＣ部、コードジェネレータ／シンドロームジェネレータ、シンドロームデコーダ及びＥＣＣ用のクロック信号で制御されるバッファを含むことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記制御回路は、ブロックコントローラとＥＣＣコントローラを備え、
前記ブロックコントローラは、マルチプレクサとアドレス及びコマンドバッファを含み、
前記ＥＣＣコントローラは、カウンタとタイマを含むことを特徴とする請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＥＣＣ機能を用いたデータ保持モードを有する半導体記憶装置、例えばダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）に関するものである。
【背景技術】
【０００２】
従来、この種の半導体記憶装置としては、例えば特許文献１に開示されている「ダイナミック型ＲＡＭのデータ保持方法と半導体集積回路装置」が知られている。この特許文献１には、ＤＲＡＭがデータ保持動作のみを行う動作モードに入るときに、次のようにして誤りビットを訂正する方法が提案されている。すなわち、当該動作モードに入るときに、複数のデータに対して誤り検出訂正用のパリティビット（検査ビット）を生成して記憶させ、かかるパリティビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行う。そして、上記データ保持動作から通常動作に戻る前に上記データとパリティビットを用いて誤りビットを訂正する。
【０００３】
この特許文献１の図２３には、エントリー（ENTRY）動作終了からデータ保持モード開始、並びにデータ保持モードからエグジット（EXIT）動作開始までを示すタイミング図が示されている。この方式においては、通常動作からデータ保持モードに遷移するエントリーの期間に、全てのメモリセルに対する読み出しと発生したパリティビットの書き込みを行う。また、データ保持モードから通常動作に遷移するエグジットの期間においては、全てのメモリセルから符号すなわち情報ビットとパリティビットを読み出し、誤り検出・訂正、並びに訂正データの書き戻し動作を行う。
【０００４】
しかしながら、上記のような構成の半導体記憶装置では、通常動作からデータ保持モードへの遷移時間あるいはデータ保持モードから通常動作への遷移時間が最大リフレッシュタイムより大きくなり、最大リフレッシュタイム内にアクセスされないロウが存在する可能性がある。しかも、カラムアドレス優先のページ動作でＥＣＣ機能を使用する場合には、最大リフレッシュタイムの制約を満足するために、全セルアクセスしようとしているページ動作を途中で一旦中断してリフレッシュ動作をしなければならないため制御が難しくなる。
【特許文献１】特開２００２−５６６７１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情に鑑みてなされたもので、コマンド入力の手間や制御を簡単化でき、且つ通常動作モードからデータ保持モードへの遷移時間及びデータ保持モードから通常動作モードへの遷移時間を短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によると、データをダイナミックに保持するメモリセルと、前記メモリセルから読み出された符号に対して誤り訂正を行うＥＣＣ回路と、前記メモリセルの動作及び前記ＥＣＣ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ＥＣＣ回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、エントリー／エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びＥＣＣ動作を行うとともに、ページモード動作でアクセスされていないワード線に対しても順次活性化させてリフレッシュ動作する半導体記憶装置が提供される。
【０００７】
この発明の他の一態様によると、データをダイナミックに保持するメモリセルが配置されたメモリセルアレイを有する複数のバンクと、前記メモリセルから読み出された符号に対して誤り訂正を行うＥＣＣ回路と、前記メモリセルの動作及び前記ＥＣＣ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ＥＣＣ回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、エントリー／エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びＥＣＣ動作を行い、前記エントリー／エグジット期間中は１つのバンクがＥＣＣページモードでアクセスされ、リードライト及びＥＣＣ動作を行っている間に他のバンクでリフレッシュ動作が行われ、前記ＥＣＣページモードは前記リフレッシュ動作によって中断されず、且つ前記リフレッシュ動作は所定の時間内で全てのメモリセルに対して行われる半導体記憶装置が提供される。
【発明の効果】
【０００８】
この発明によれば、コマンド入力の手間や制御を簡単化でき、且つ通常動作モードからデータ保持モードへの遷移時間及びデータ保持モードから通常動作モードへの遷移時間を短縮することができる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態について図面を参照して説明する。  
図１は、この発明の前提となる半導体記憶装置の概略動作を模式的に表しており、データ保持モードを示す模式図である。この半導体記憶装置は、通常動作時にはリフレッシュ間隔ｔＲＥＦ＝４ｍｓで動作している（ＥＣＣ無）。データ保持モードに入るためには、エントリーの期間として全セルにアクセスして符号ビット（コードビット）を生成し、それをメモリセルに書き込む。ここでは組織化符号の使用を前提としているので、符号ビットの中には情報ビットがそのまま含まれており、符号ビットから情報ビットを除いた部分をパリティビットと呼ぶことにする。この時、エントリーでメモリセルに書き込むのは、このパリティビットのみで構わない。そして、全セルにアクセスして符号ビットを書き込んだ後は、データ保持モードに入る。
【００１０】
図１に示す動作では、消費電力を削減するために、エントリーが終了したらスリープモード（Sleep mode）に入るようになっている。ここで言うスリープモードを実現するためには、いわゆるＭＴ−ＣＭＯＳ技術やＶＴ−ＣＭＯＳ技術等が知られている。ＭＴ(Multi-Threshold)−ＣＭＯＳ技術は、例えばメモリ周辺回路を構成するトランジスタのうち、ＧＮＤ側に接続されたＭＯＳＦＥＴのソースとＧＮＤ線の間、または電源ＶＤＤ側に接続されたＭＯＳＦＥＴのソースと電源線の間に閾値の高いスイッチトランジスタを設け、このスイッチトランジスタをオフすることによりリーク電流を削減するものである。ＶＴ（Variable-Threshold）−ＣＭＯＳ技術は、ＭＯＳＦＥＴのバックゲートバイアスを調整し、閾値電圧を変化させることによりリーク電流を削減するものである。すなわち、ここでのスリープモードとは、リークカット動作させている状態を意味している。
【００１１】
さて、データ保持モードに入ると、ＥＣＣ機能によりリフレッシュ間隔ｔＲＥＦを長くすることができる。通常動作時にｔＲＥＦ＝４ｍｓであったものを、データ保持モードにおいてはｔＲＥＦ＝１６ｍｓにできるものとすると、データ保持モードに入ってからｔＲＥＦ＝１６ｍｓ以内に少なくとも１回の全セルリフレッシュ動作が必要になる。リフレッシュ動作をするためには、その動作に必要なリークカットされている回路の電源や、変化させた閾値電圧を復帰させなければならない。よって、全セルリフレッシュの前には、スリープから復帰するためのウェイクアップ（wake up）動作が必要であり、全セルリフレッシュ終了後に再びスリープモードに入るゴートゥースリープ（go to sleep）動作が必要になる。
【００１２】
このスリープ→ウェイクアップ→リフレッシュ→ゴートゥースリープの繰り返し後に、通常動作モードに移行するためには、まずスリープからウェイクアップ後のエグジット期間中に全セルにアクセスして復号動作を行う必要がある。すなわち、符号ビットを読み出して誤り検出・訂正を行い、訂正データをメモリセルに書き戻す。そして、全セルのデータ復号が終了したら通常動作モードに移行する。
【００１３】
図２は、エントリー並びにエグジット期間中におけるリフレッシュ動作の注意事項について説明するための模式図である。ここでは、エグジット期間中に行われる誤り訂正（error correction）がリフレッシュ間隔ｔＲＥＦより大きい（４ｍｓ以上）時の動作を示している。
【００１４】
メモリセルにアクセスするアドレシングでよく使用されるものとして、ＲＦＳ（Row First Scan）とＣＦＳ（Column First Scan）がある。ＲＦＳは、ロウアドレス（row address）を先にインクリメント（increment）させて全てのロウをアクセスした後、カラムアドレス（column address）をインクリメントさせる方法である。一方、ＣＦＳは、カラムアドレスが先、ロウが後の方法である。
【００１５】
ＣＦＳでは、エントリーまたはエグジット期間中に通常のｔＲＥＦ＝４ｍｓ以内に全ロウにアクセスできない場合には、メモリセルのリテンション（retention）不良を引き起こすので注意が必要である。この不良は、エントリー／エグジット期間の途中で起こるので、ＥＣＣ機能では救済できない。従って、エントリー／エグジット期間であってもｔＲＥＦ＝４ｍｓの制約を満たすように、途中でリフレッシュ（refresh）動作を行う必要がある。
【００１６】
この時、エグジット／エントリーでの全セルアクセスをＲＦＳで行う場合には、ロウアドレスのインクリメントが先に行われるので、リフレッシュの制約はほとんどの場合に満たされる。これに対し、ＣＦＳでページ動作を行う場合には、１ロウサイクル（row cycle）の間に複数カラムにアクセスするので、全てのロウへのアクセスが行われるまでに時間がかかる。このため、クロック（clock）が遅くメモリ容量の大きい半導体記憶装置の場合には、サイクルタイム（cycle time）がリフレッシュの制約を満たせなくなるので、途中にリフレッシュ動作が必要になる。
【００１７】
一方、エントリー／エグジット遷移時間の観点から言うと、ＣＦＳでページ動作を行えば、ページ長が長いほど遷移時間は短くなる。これに対し、ＲＦＳの場合にはリフレッシュの制約の心配は少ないが、ロウが活性化してカラムアクセス開始するまでのｔＲＣＤや、ライトコマンド（write command）からロウプリチャージコマンド（row precharge command）までの時間ｔＷＲ、ロウプリチャージコマンドから次のロウアクティブコマンド（row active command）までの時間ｔＲＰ等の時間が１ロウアクセス（row access）の間に必要であり、遷移時間は大幅に長くなる。
【００１８】
図３乃至図５はそれぞれ、上記各時間を概略的に見積もったグラフである。想定した半導体記憶装置の構成は、これらのグラフに記載した通りである。図３はＣＦＳ、図４はＲＦＳ、図５はバンクインターリーブ（bank interleave）を使用した場合をそれぞれ示している。図３では周波数ｆｒｅｑ［ＭＨｚ］とｔＥＮＴＲＹ（全符号発生）／ｔＥＸＩＴ（全セル訂正）［ｍｓ］との関係を示している。ＥＮＴＲＹ／ＥＸＩＴに４ｍｓ以上かかる場合（矢印で示す）には、途中でリフレッシュが必要になる。図４では周波数ｆｒｅｑ［ＭＨｚ］と時間ｔｉｍｅ［ｍｓ］との関係を示している。ｔｉｍｅ［ｍｓ］＝ｔＥＮＴＲＹ（全符号発生）／ｔＥＸＩＴ（全セル訂正）［ｍｓ］であり、ＥＮＴＲＹ／ＥＸＩＴに４ｍｓ以上かかってもリフレッシュは不要である。図５ではバンクインターリーブを使用した場合の周波数ｆｒｅｑ［ＭＨｚ］とｔＥＮＴＲＹ（全符号発生）／ｔＥＸＩＴ（全セル訂正）［ｍｓ］との関係を示している。ＥＮＴＲＹ／ＥＸＩＴに４ｍｓ以上かかる場合（矢印で示す）には、やはり途中でリフレッシュが必要になる。
【００１９】
上述したように、データ保持モードにおいてＥＣＣを機能させ、エントリー時に符号発生、エグジット時に誤り訂正を行うことにより、データ保持期間中のリフレッシュ間隔を通常動作時より伸ばし、データ保持期間中の消費電力を小さくするＤＲＡＭにおいては、ＥＣＣ動作に必要なデータのリードライトをカラムアドレス優先のページ動作で行う場合に、全てのセルにアクセスするまでの時間が最大リフレッシュタイムより長くなってしまうことがある。
【００２０】
通常、このような場合には、ページ動作を中断してリフレッシュを行う必要があるが、この発明の各実施形態においては、あるロウに対してＥＣＣページ動作している間に、ページアクセスしていないメモリセルをリフレッシュすることにより、ページ動作を中断せずに全てのメモリセルに対して符号の生成または誤り訂正を行うようにしている。
【００２１】
次に、この発明の各実施形態に係る半導体記憶装置について第１乃至第４の実施形態により詳しく説明する。
【００２２】
［第１の実施形態］
図６は、この発明の第１の実施形態に係る半導体記憶装置の構成例について説明するためのもので、ＤＲＡＭマクロの全体図を概略的に示すブロック図である。このＤＲＡＭマクロは、８つのバンク（４Ｍビットサブマクロ）１１−１〜１１−８を備えている。各バンク１１−１，１１−２間、１１−３，１１−４間、１１−５，１１−６間、１１−７，１１−８間にはそれぞれ、デコーダブロック１２−１〜１２−４が配置されている。また、各バンク１１−１，１１−３間、１１−２，１１−４間、１１−３，１１−５間、１１−４，１１−６間、１１−５，１１−７間、１１−６，１１−８間及びバンク１１−７，１１−８に隣接して、セカンダリーセンスアンプ（secondary sense amplifier）１３−１〜１３−８がそれぞれ配置されている。
【００２３】
各々のバンク１１−１〜１１−８中には、バンク１１−２で代表的に示すように１Ｍビットのメモリセルアレイ（1M array）１４−１〜１４−４が配置されている。これらのメモリセルアレイ１４−１〜１４−４をそれぞれ挟んでセンスアンプ１５−１〜１５−５が配置されている。
【００２４】
上記セカンダリーセンスアンプ１３−７，１３−８に隣接してＥＣＣ回路１６−１，１６−２が設けられている。このＥＣＣ回路１６−１，１６−２中にはそれぞれ、リードライトバッファ（RWBUF）やＥＣＣブロック（BLKECC）等が設けられている。また、上記デコーダブロック１２−４に隣接して、上記ＥＣＣ回路１６−１，１６−２間の領域に制御回路１７が配置されている。この制御回路１７中には、ブロックコントローラ（BLKCTRL）やＥＣＣコントローラ（ECCCTRL）等が設けられている。
【００２５】
上記ＥＣＣ回路１６−１，１６−２中にはそれぞれ、ＤＲＡＭマクロ外部からデータＤＩが入力される。このデータＤＩは、入力データ線ＤＩＮ，ＤＩＰを介して各セカンダリーセンスアンプ１３−７，１３−５，１３−３，１３−１、及び各セカンダリーセンスアンプ１３−８，１３−６，１３−４，１３−２にそれぞれ供給される。上記入力データ線ＤＩＮはノーマルデータを転送し、上記入力データ線ＤＩＰはパリティデータを転送する。各セカンダリーセンスアンプ１３−１〜１３−８に入力されたデータＤＩは、対応するバンク１１−１〜１１−８中のＤＱ線及びセンスアンプ１５−１〜１５−５を介してメモリセルアレイ１４−１〜１４−４中の選択されたメモリセルにそれぞれ供給される。
【００２６】
一方、メモリセルから読み出されたデータは、このメモリセルが含まれるメモリセルアレイ１４−１〜１４−４に対応するセンスアンプ１５−１〜１５−５の１つで増幅され、ＤＱ線に転送される。このＤＱ線上のデータは、セカンダリーセンスアンプ１３−１〜１３−８の１つで更に増幅され、出力データ線ＤＯＮ，ＤＯＰを介してＥＣＣ回路１６−１，１６−２に供給されるとともに、出力データＤＯとして外部に出力される。上記出力データ線ＤＯＮはノーマルデータを転送し、上記出力データ線ＤＯＰはパリティデータを転送する。
【００２７】
図７は、上記図６に示した回路における破線１８で囲んだ領域（ＥＣＣ回路１６−１と制御回路１７）の具体的な構成例を示すブロック図である。上記ＥＣＣ回路１６−１中には、リードライトバッファ（RWBUF）２１とＥＣＣブロック（BLKECC）２２が設けられている。上記リードライトバッファ２１中には、読み出し用のクロック信号ＣＬＫＲＤで制御されるリードバッファ（フリップフロップ）２３と書き込み用のクロック信号ＣＬＫＷＤで制御されるライトバッファ（フリップフロップ）２４とが含まれている。上記ＥＣＣブロック２２中には、ＥＣ（error correction）部２５、コードジェネレータ（code generator:CG）／シンドロームジェネレータ（syndrome generator:SG）２６、シンドロームデコーダ（syndrome decoder:SD）２７、ＥＣＣ用のクロック信号ＣＬＫＥＣで制御されるバッファ（フリップフロップ）２８及びマルチプレクサ２９，３０等が含まれている。
【００２８】
入力データＤＩは、上記マルチプレクサ３０の一方の入力端に供給される。このマルチプレクサ３０の他方の入力端には、上記マルチプレクサ２９の出力信号が供給されている。上記マルチプレクサ３０の出力信号は、バッファ２４に供給される。このバッファ２４は、書き込み用のクロック信号ＣＬＫＷＤに応答して動作し、通常動作時にはＤＲＡＭマクロ外部から入力された上記入力データＤＩを入力データ線ＤＩＮ，ＤＩＰに供給する。上記書き込み用のクロック信号ＣＬＫＷＤは、ＤＲＡＭマクロに入力されたライトコマンドに同期して活性化される。
【００２９】
上記マルチプレクサ３０は、通常動作時、すなわちＥＣＣを機能させていないときには上記入力データＤＩを選択し、ＥＣＣ動作時には上記マルチプレクサ２９の出力信号がメモリセルに書き込まれるように選択する。
【００３０】
メモリセルから出力データ線ＤＯＮ，ＤＯＰに読み出されたデータは、読み出し用のクロック信号ＣＬＫＲＤに応答してリードバッファ２３に入力される。この読み出し用のクロック信号ＣＬＫＲＤは、ＤＲＡＭマクロに入力されたリードコマンドによって定まるタイミングで活性化される。上記バッファ２３の出力信号はバッファ２８に供給されるとともに、リードコマンドが入力された時点からリードレーテンシ分のクロック数経過後に出力データＤＯとして外部に出力される。
【００３１】
上記バッファ２８は、クロック信号ＣＬＫＲＤよりも１クロック遅れたＥＣＣ用のクロック信号ＣＬＫＥＣに応答して上記バッファ２３の出力信号を取り込む。バッファ２８の出力信号は、ＥＣ部２５及びコードジェネレータ／シンドロームジェネレータ２６に供給される。上記ＥＣ部２５及びコードジェネレータ／シンドロームジェネレータ２６の出力信号はそれぞれ、上記マルチプレクサ２９に供給される。上記マルチプレクサ２９は、符号生成の際にはコードジェネレータ／シンドロームジェネレータ２６から出力されるチェックビットデータを選択して出力する。一方、誤り訂正の際にはコードジェネレータ／シンドロームジェネレータ２６から出力されるシンドロームをシンドロームデコーダ２７でデコードして、その結果得られた誤り位置情報を元にＥＣ部２５で訂正されたデータを選択して出力する。
【００３２】
また、上記制御回路１７中には、ブロックコントローラ（BLKCTRL）３１とＥＣＣコントローラ（ECCCTRL）３２が設けられている。上記ブロックコントローラ３１中には、マルチプレクサ３３とアドレス及びコマンドバッファ（ADDR,CMD BUF）３４が含まれている。ＥＣＣコントローラ３２には、カウンタ（counter）３５とタイマ（timer）３６が含まれている。
【００３３】
ＥＣＣコマンド（ECC command）は、カウンタ３５に供給され、このカウンタ３５の出力がタイマ３６に供給される。上記タイマ３６による計時結果はカウンタ３５に供給される。上記ＥＣＣコントローラ３２の出力信号とアドレス及びコマンド（ADDR,CMD）はマルチプレクサ３３に供給される。このマルチプレクサ３３は、通常動作時にはＤＲＡＭマクロ外部からのアドレス及びコマンドを選択してマクロ内部を制御するのに用い、ＥＣＣ動作時にはＥＣＣコントローラ３２から出力されたアドレス及びコマンドを選択して使用する。このマルチプレクサ３３の出力信号は、アドレス及びコマンドバッファ３４に供給される。
【００３４】
そして、アドレス及びコマンドバッファ３４から内部アドレス及びコマンドがメモリセルに供給される。また、このブロックコントローラ３１から出力される読み出し用のクロック信号ＣＬＫＲＤ、書き込み用のクロック信号ＣＬＫＷＤ及びＥＣＣ用のクロック信号ＣＬＫＥＣはそれぞれ上記バッファ２３，２４，２８に供給される。
【００３５】
図８は、上記図７に示したＥＣＣブロック２２において、符号化動作を司る部分を抽出してより詳細に示すブロック図である。図８において、図７と同一構成部には同じ符号を付している。また、後ろにＮを付けた参照符号（２５Ｎ，２８Ｎ，３０Ｎ）はノーマル用、Ｐを付けた参照符号（２５Ｐ，２８Ｐ，３０Ｐ）はパリティ用である。情報長は１２８ビット、検査記号長、すなわちこの発明の実施形態で言うパリティビットは８ビットである。符号長は“１２８ビット＋８ビット”の１３６ビットで、１ビットの誤り訂正を行う。片側の６４ビットのみを使用するとき（Half）には、仮想的に片側が１２８ビットとおいて（Full）符号生成／誤り訂正を行う。
【００３６】
この図８では、パリティを発生する場合の経路を実線の矢印で示している。メモリセルアレイからリードライトバッファ２１の出力データ線ＤＯＮに読み出されたノーマル用の１２８ビットのデータは、バッファ２８Ｎに供給される。このバッファ２８Ｎから出力される１２８ビットのデータと、ＶＳＳレベルに固定されたパリティ用の８ビットのデータは、コードジェネレータ／シンドロームジェネレータ２６に供給される。このコードジェネレータ／シンドロームジェネレータ２６で生成されたパリティ（検査ビット）はマルチプレクサ３７を介してＥＣ部２５Ｐに供給されてエラー訂正が行われる。このＥＣ部２５Ｐから出力される８ビットのパリティがマルチプレクサ３０Ｐに供給され、入力データ線ＤＩＰを介してメモリセルに供給される。
【００３７】
一方、図８において、リードライトバッファ２１の出力データ線ＤＯＰに読み出されたパリティ用の８ビットの読み出しデータは、ＤＲＡＭマクロの外部に出力する必要はなく、パリティ用の書き込みデータもＤＲＡＭマクロの外部から入力されることはない。すなわち、符号化動作は、メモリセルアレイから読み出したデータのみを用いて行い、外部とのパリティ用のデータの授受はない。
【００３８】
図９は、上記図７に示したＥＣＣブロック２２において、復号動作、すなわちシンドローム生成、シンドロームデコード及び誤り訂正を行う部分を抽出して示すブロック図である。図９において、図７と同一構成部には同じ符号を付している。また、図８と同様に、後ろにＮを付けた参照符号（２５Ｎ，２８Ｎ，３０Ｎ）はノーマル用、Ｐを付けた参照符号（２５Ｐ，２８Ｐ，３０Ｐ）はパリティ用である。この図９においては、誤り訂正を行う場合の経路を実線の矢印で示している。
【００３９】
メモリセルアレイからリードライトバッファ２１の出力データ線ＤＯＮに読み出されたノーマル用の１２８ビットのデータはバッファ２８Ｎに供給され、出力データ線ＤＯＰに読み出されたパリティ用の８ビットのデータはバッファ２８Ｐに供給される。これらのバッファ２８Ｎ，２８Ｐから出力される１２８ビットのデータとパリティ用の８ビットのデータはそれぞれ、コードジェネレータ／シンドロームジェネレータ２６に供給される。また、バッファ２８Ｎから出力される１２８ビットのデータはＥＣ部２５Ｎに供給され、バッファ２８Ｐから出力されるパリティ用の８ビットのデータはマルチプレクサ３７を介してＥＣ部２５Ｐに供給される。上記コードジェネレータ／シンドロームジェネレータ２６で生成された８ビットのシンドロームはシンドロームデコーダ２７に供給される。そして、誤り訂正の際に、上記シンドロームをデコードし、得られた誤り位置情報を元にＥＣ部２５Ｐ，２５Ｎを制御して訂正されたデータを選択する。上記ＥＣ部２５Ｐから出力される８ビットのパリティはマルチプレクサ３０Ｐから入力データ線ＤＩＰを介してメモリセルに供給され、１２８ビットのデータはマルチプレクサ３０Ｎから入力データ線ＤＩＮを介してメモリセルに供給される。
【００４０】
なお、図８及び図９では、符号に１誤り訂正可能な縮小ハミングコード（Hamming Code）を使用する場合を例にとって説明したが、他の符号でも構わない。
【００４１】
図１０は、ＲＦＳでのタイミング図を示している。オートエグジット／エントリーの場合は、ロウサイクルの開始コマンドは外部から入力し、アドレスは内部カウンタで生成する。また、セルフエグジット／エントリーの場合は、ロウサイクルを開始するエントリー／エグジットコマンドは内部タイマにより自動的に生成し、アドレスは内部カウンタで生成したものを使用する。
【００４２】
エントリーコマンド<ecccmd>が入力され、引き続きロウアクティブコマンド<act>が入力されると（この時、ロウアドレスは<RA0>）、ロウが活性化されてワード線の電位が立ち上がる。このエントリーコマンド<ecccmd>は、上記図７のＥＣＣコントローラ３２に対する入力信号（ECC command）に対応するものである。上記エントリーコマンド<ecccmd>の入力によって、システムクロックＣＬＫに同期してＤＲＡＭマクロ内部のロウアクティブコマンド<act>が活性化され、ＥＣＣコントローラ３２内のカウンタ３５からロウアドレス<RA0>がマクロ内部に伝達され、このロウアドレス<RA0>により定まるワード線が活性化されることになる。
【００４３】
上記エントリーコマンド<ecccmd>の入力から時間ｔＲＣＤ後にリードコマンド<R>が発行され（カラムアドレスは<c0>）、メモリセルアレイからデータを１２８ビット（エグジット時はパリティと合わせて１３６ビット）読み出す。上記時間ｔＲＣＤは、ＥＣＣコントローラ３２内のタイマ３６で計時されて生成される。そして、メモリセルのデータを読み出すためにリードコマンド<R>が発行され、メモリセルにデータを書き込むためのライトコマンド<W>が発行されてページ動作が行われる。このリードコマンド<R>並びにライトコマンド<W>はＥＣＣコントローラ３２内で発生されるもので、カラムアドレス<c0>から<c31>はＥＣＣコントローラ３２内のカウンタ３５から供給されるものである。ページ動作終了後は、最後のカラムコマンドからタイマ３６で定めた時間ｔＲＷ後にロウプリチャージ信号が発行されてワード線が非選択状態になる。
【００４４】
上記リードコマンド<R>の発生からリードレーテンシ（ここではＲＬ＝３）経過後にデータ<D0>がＥＣＣ回路に入力され、符号生成（エグジット時は誤り訂正）を行う。次のサイクルで内部ライトコマンド<W>（カラムアドレス<c0>）が生成され、パリティビット（エグジット時には、訂正済みデータ）をメモリセルに書き込む。内部ライトコマンド<W>の生成から時間ｔＷＲ後に内部プリチャージコマンド<prc>が生成され、このロウアドレス<RA0>がプリチャージ状態にされる。その時点から時間ｔＲＰ以降に、インクリメントされたロウアドレス<RA1>を活性化するロウアクティブコマンド<act>が入力される。以降はロウアドレスを順次変えて同様な動作が繰り返される。
【００４５】
図１１は、ＣＦＳでページ（page）長＝３２ビットで動作させた場合を想定したタイミング図である。ここで、ロウ系のコマンドは図１０と同様であるが、カラム動作は、ロウアクティブコマンド<act>から時間ｔＲＣＤ後の各サイクルでカラムアドレス<c0>から<c31>までの３２サイクル連続でリードコマンド<R>が入力されている。ここではリードレーテンシ（Read Latency）ＲＬ＝３であるので、最初のカラムアドレス<c0>に対するコマンド<R>に対してＲＬ＝３後にリードデータ<Q0>が出力される。リードデータ<Q0>に対して、ＥＣＣ回路の出力<D0>は１サイクル後に生成される。さて、リードが３２カラム連続した後に３サイクルＮＯＰ（No Operation）コマンド<N>が入力され、その後にカラムアドレス<c0>〜<c31>に対するライトコマンド<w>が３２カラム連続して入力される。このライトデータは、リードして得られた各リードデータ<Qi>に対して、ＥＣＣ回路で生成されたパリティビットあるいは訂正済みの復号データ<Di>である。これにはページ長３２個×符号長１３６ビットのレジスタがあれば十分である。
【００４６】
ＥＣＣページ動作は種々考えられるが、細かい方法の違いはこの発明の主旨ではないので、説明を簡単にするために図１２のような例について説明する。
【００４７】
今、容量が１６ＭビットのＤＲＡＭと仮定し、この１６ＭビットＤＲＡＭは１６個の１Ｍビットサブアレイに分割されているものとする。各サブアレイは、５１２本のワード線ＷＬと、２０４８対のビット線対と、ＥＣＣで使用する誤り訂正符号のパリティビットを格納するためのパリティ用ビット線対と、上記ワード線と上記ビット線の交差位置にそれぞれ設けられたメモリセルとから構成されている。ここでは、誤り訂正符号については直接的には関係がないので省略する。
【００４８】
１回のロウアクセスで、サブアレイ中のワード線は１本のみが活性化される。活性化されたワード線に対して、１回のカラムアクセスで１２８ビットのデータが読み出される。すなわち、１本のワード線に対して、１６回のカラムアクセスでワード線に接続された全てのメモリセルにアクセスできることになる。
【００４９】
１６ＭビットのＤＲＡＭ全体では８１９２本のワード線がある。ここで、１Ｋリフレッシュ構成、すなわち１０２４回のロウアクセスで全てのセルがリフレッシュされる場合を考える。すなわち、通常のリフレッシュ時には１回のロウアクセスで８本のワード線が同時に活性化される。
【００５０】
まず、バックグラウンドでリフレッシュをしない方式のＥＣＣページ動作について説明する。上述した例では、図１２（ａ）に示すように、ページ長３２で１回のロウアクセスにより３２カラム、すなわちワード線２本分の全てのメモリセルにアクセスする。ロウアドレス０に対してロウをアクティブにすると、対応するサブアレイ０とサブアレイ２のワード線が活性化される。従って、同時に活性化されるワード線は２本である。この２本のワード線に対して３２カラム連続のリード動作を行い、リードデータに対するＥＣＣ回路の出力を３２カラム連続のライト動作で書き込む。その後、ワード線を非活性化するとプリチャージ状態になる。そして、ロウアドレスを１つインクリメントして、次のワード線に対してまたページ動作を行う。ページ動作を伴う１０２４回のロウアクセスにより、サブアレイ０〜３に含まれるメモリセルは全て読み出され、ＥＣＣ回路によってエントリー時には符号を生成し、それがメモリセルに書き込まれ、エグジット時には誤り訂正されて書き戻される。
【００５１】
図１２（ｂ）に示すように、次のページ長３２のページ動作を伴う１０２４回のロウアクセスにより、サブアレイ４〜７までの全メモリセルがアクセスされる。更に図１２（ｃ）に示すように次の１０２４回のロウアクセスでサブアレイ８〜１１、図１２（ｄ）に示すようにその次の１０２４回のロウアクセスでサブアレイ１２〜１５のメモリセルがアクセスし尽くされる。このように、４×１０２４＝４０９６回のロウアクセスで、１６Ｍビット全てのメモリセルにアクセスしたことになる。この例では、全てのワード線にアクセスするためにも、４×１０２４＝４０９６回のロウアクセスが必要である。
【００５２】
次に、ページ長ｇを変えたときの全セルアクセス時間について考察する。まず、ＥＣＣページ動作に必要なロウサイクルタイムｔＲＣＰ（ｇ）については、
ｔＲＣＰ（ｇ）＝ｔＲＣＤ＋（２×ｇ＋α）×ｔＣＫ＋ｔＷＲ＋ｔＲＰ
である。ここで、ｔＲＣＤはロウアクティブコマンド（row active command）からカラムリードコマンド（column read command）までに必要な時間、ｔＣＫはクロックサイクルタイム（clock cycle time）、ｔＷＲはカラムライトコマンド（column write command）からロウプリチャージコマンド（row precharge command）までに必要な時間、ｔＲＰはロウプリチャージコマンドから次のロウアクティブコマンドまでに必要な時間である。
【００５３】
なお、αはリードレーテンシ（read latency）、すなわちリードコマンド（read command）からデータがＥＣＣ回路に入力されるまでのクロック数や、ＥＣＣ回路の動作に必要なクロック時間であり、ページ長や回路のパイプライン構成により変わってくる。しかし、この発明の本質的な部分の考察には実質的に関与しないのでα＝０として無視する。
【００５４】
すると、
ｔＲＣＰ（ｇ）＝ｔＲＣＤ＋２×ｇ×ｔＣＫ＋ｔＷＲ＋ｔＲＰ
である。ここで、各々の値を仮定しておく。今、２０ＭＨｚ、すなわちｔＣＫ＝５０ｎｓとして、ｔＲＣＤｍｉｎ＝１５ｎｓ、ｔＷＲｍｉｎ＝１０ｎｓ、ｔＲＰｍｉｎ＝１５ｎｓとする。コマンドのタイミングを内部タイマから作成し、外部クロックを同期しないようにすることもできるが、ここでは全てのコマンドはクロックに同期して発行されるものとする。すると、それぞれ１サイクルは必要であるから、実際にはｔＲＣＤ＝５０ｎｓ、ｔＷＲ＝５０ｎｓ、ｔＲＰ＝５０ｎｓとなる。
【００５５】
ページ長ｇに対して、ロウサイクルタイムは、ｔＲＣ（ｇ）＝１５０＋５０×ｇ［ｎｓ］となる。カラムアクセスをしない通常のリフレッシュにおけるロウサイクルタイムｔＲＣＲＥＦは、およそ
ｔＲＣＲＥＦｍｉｎ＝ｔＲＣＤｍｉｎ＋ｔＷＲｍｉｎ＋ｔＲＰｍｉｎ＝４０ｎｓ
であるが、こちらも外部クロックに同期するものとしｔＲＣＲＥＦ＝５０ｎｓとする。
【００５６】
全リフレッシュに必要な１０２４回のリフレッシュサイクルを連続して行った場合、換言すれば集中リフレッシュが終了するまでの時間をｔＲＦとすると、
ｔＲＦ＝１０２４×ｔＲＣＲＥＦ＝５１２００［ｎｓ］≒５１．２［μｓ］
である。
【００５７】
一方、ＥＣＣページ動作で全セルアクセスにかかる時間をｔＥＣ，ＥＣＣページ動作で全ワード線が１回は活性化されるのに必要な時間をｔＥＤと置くと、ページ長ｇに対して、
ｔＥＣ（ｇ）＝８×１６／ｇ×１０２４×ｔＲＣＰ
ｔＥＤ（ｇ）＝ｔＥＣ（ｇ）
であり、ｔＥＤとｔＥＣは等しい。
【００５８】
ここで、ページ長ｇ＝１６，３２，６４，１２８に対し、ｔＲＣＰ，ｔＥＣ，ｔＥＤ，を求めると、
ｇ＝１６，ｔＲＣＰ＝１７５０［ｎｓ］ｔＥＣ＝１４３３６［μｓ］ｔＥＤ＝１４３３６［μｓ］
ｇ＝３２，ｔＲＣＰ＝３３５０［ｎｓ］ｔＥＣ＝１３７２２［μｓ］ｔＥＤ＝１３７２２［μｓ］
ｇ＝６４，ｔＲＣＰ＝６５５０［ｎｓ］ｔＥＣ＝１３４１４［μｓ］ｔＥＤ＝１３４１４［μｓ］
ｇ＝１２８，ｔＲＣＰ＝１２９５０［ｎｓ］ｔＥＣ＝１３２６１［μｓ］ｔＥＤ＝１３２６１［μｓ］
この値から、ｔＣＫ＝５０ｎｓの時には、リフレッシュ周期ｔＲＥＦ＝４ｍｓの場合にｔＲＥＦ以内に全てのロウは必ず１回は活性化されなければならないという制約は、ページ長ｇが、１６〜１２８いずれの値であってもｔＥＤ＞ｔＲＥＦとなって満たさないことがわかる。
【００５９】
例えば、ｔＣＫ＝１５ｎｓの時には、
ｇ＝１６，ｔＲＣＰ＝５２５［ｎｓ］，ｔＥＣ＝４３０１［μｓ］，ｔＥＤ＝４３０１［μｓ］
ｇ＝３２，ｔＲＣＰ＝１００５［ｎｓ］ｔＥＣ＝４１１６［μｓ］ｔＥＤ＝４１１６［μｓ］
ｇ＝６４，ｔＲＣＰ＝１９６５［ｎｓ］ｔＥＣ＝４０２４［μｓ］ｔＥＤ＝４０２４［μｓ］
ｇ＝１２８，ｔＲＣＰ＝３８８５［ｎｓ］ｔＥＣ＝３９７８［μｓ］ｔＥＤ＝３９７８［μｓ］
となって、ページ長ｇ＝１２８の場合には、
ｔＥＤ＜ｔＲＥＦ＝４ｍｓ
となる。よって、リフレッシュの制約は満たすが、ｇ＝１６，３２，６４の場合にはｔＥＤ＜ｔＲＥＦ＝４ｍｓの制約は満たせない。
【００６０】
図１３は、このページ長ｇ＝１２８の場合に同時に活性化されるワード線８本、すなわち１ワード線あたり１６カラムであるとしたので、１６カラム×８ワード線＝ページ長の場合を示している。
【００６１】
このように、クロックサイクルタイムが遅いとき、ページモードでＥＣＣの読み出し書き込みを行い全セルにアクセスすると、リフレッシュの制約を満たせない場合があることがわかる。これを避けるには、ページアクセスで全セルにアクセスするのを途中で中断してリフレッシュを行う必要がある。
【００６２】
そこで、この発明の第１の実施形態では、例えば、図１４に示す例のように、ページ長ｇを６４にして、上側の選択された４本のワード線をページモードでアクセスしているときは、同時に下側の半分のメモリセルに対しても４本のワード線を選択状態にしてリフレッシュ動作を行うことでリフレッシュの制約を満たすようにしている。図１４では、ＥＣＣページ動作の対象となる１Ｍｂサブアレイ４０−０〜４０−７を実線で表し、リフレッシュ動作の対象となる１Ｍｂサブアレイ４０−８〜４０−１５を破線で表している。
【００６３】
また、図１５に示す例のように、ページ長ｇを３２にして、活性化ページモードでアクセスする２本のワード線を含むサブアレイ以外のサブアレイに対して、リフレッシュ動作をさせても良い。すなわち、選択されていないサブアレイのワード線のうち、ワード線を余分に６本選択して合計８本を同時に選択する。図１５では、ＥＣＣページ動作の対象となる１Ｍｂサブアレイ４０−０〜４０−３を実線で表し、リフレッシュ動作の対象となる１Ｍｂサブアレイ４０−４〜４０−１５を破線で表している。
【００６４】
図１６は、ページ長が１６の場合を示している。この場合には、ページモードでアクセスされるのはワード線１本だけである。よって、ページモードでアクセスされていないサブアレイのうちから７本のワード線を同時に選択して活性化すれば良い。図１６では、ＥＣＣページ動作の対象となる１Ｍｂサブアレイ４０−０，４０−１を実線で表し、リフレッシュ動作の対象となる１Ｍｂサブアレイ４０−２〜４０−１５を破線で表している。
【００６５】
なお、隣り合うサブアレイの間には、センスアンプが共有されており、ワード線が活性化されているサブアレイの隣のサブアレイはアクティブにできない場合を想定している。ページ長＝６４の場合は、２０４８回のロウアクセスで全セルアクセスが終了する。ページ長＝３２の場合は、４０９６回のロウアクセスで全セルアクセスが終了する。ページ長＝１６の場合は、８１９２回のロウアクセスで全セルアクセスが終了する。
【００６６】
本第１の実施形態では、いずれの場合も１０２４回のロウアクセスを行えば、８１９２本のワード線全てにアクセスできる。
【００６７】
従来例と同じく時間を計算してみる。
【００６８】
一方、ＥＣＣページ動作で全セルアクセスにかかる時間をｔＥＣ，ＥＣＣページ動作で全ワード線が１回は活性化されるのに必要な時間をｔＥＤと置くと、ページ長ｇに対して、
ｔＥＣ（ｇ）＝８×１６／ｇ×１０２４×ｔＲＣＰ
ｔＥＤ（ｇ）＝１０２４×ｔＲＣＰ
であり、従来例と異なりｔＥＤはｔＥＣと等しくはない。
【００６９】
さて、この第１実施形態に対して、リフレッシュの制約が満たせるかどうか前述の例で確認してみる。
【００７０】
ｔＣＫ＝５０ｎｓの場合には、
ｇ＝１６，ｔＲＣＰ＝１７５０［ｎｓ］，ｔＥＣ＝１４３３６［μｓ］，ｔＥＤ＝１７９２［μｓ］
ｇ＝３２，ｔＲＣＰ＝３３５０［ｎｓ］，ｔＥＣ＝１３７２２［μｓ］，ｔＥＤ＝３４３０［μｓ］
ｇ＝６４，ｔＲＣＰ＝６５５０［ｎｓ］，ｔＥＣ＝１３４１４［μｓ］，ｔＥＤ＝６７０７［μｓ］
ｇ＝１２８，ｔＲＣＰ＝１２９５０［ｎｓ］，ｔＥＣ＝１３２６１［μｓ］，ｔＥＤ＝１３２６１［μｓ］
であり、ページ長ｇ＝１６，３２の場合はｔＥＤ＜ｔＲＥＦ＝４ｍｓのリフレッシュの制約を満たすことができる。
【００７１】
ｔＣＫ＝１５ｎｓの場合には、
ｇ＝１６，ｔＲＣＰ＝５２５［ｎｓ］，ｔＥＣ＝４３０１［μｓ］，ｔＥＤ＝５３８［μｓ］
ｇ＝３２，ｔＲＣＰ＝１００５［ｎｓ］，ｔＥＣ＝４１１６［μｓ］，ｔＥＤ＝１０２９［μｓ］
ｇ＝６４，ｔＲＣＰ＝１９６５［ｎｓ］，ｔＥＣ＝４０２４［μｓ］，ｔＥＤ＝２０１２［μｓ］
ｇ＝１２８，ｔＲＣＰ＝３８８５［ｎｓ］，ｔＥＣ＝３９７８［μｓ］，ｔＥＤ＝３９７８［μｓ］
となり、ｇ＝１６，３２，６４，１２８全ての場合にリフレッシュの制約を満たすことができる。
【００７２】
［第２の実施形態］
上述した第１の実施形態では、最後の例においてクロックサイクルタイムｔＣＫ＝５０ｎｓの場合、ページ長ｇ＝６４ではｔＥＤ＜ｔＲＥＦ＝４ｍｓの制約を満たすことができない。そこで、本第２の実施形態では、この制約をなくすようにしている。
【００７３】
すなわち、図１７（ａ）に示すように、例えばＤＲＡＭマクロを２つのバンク１１−１，１１−２（バンク０，１）に分割する。そして、これらのバンク０，１を下記（１），（２）に示すように交互に動作させる。
【００７４】
（１）バンク０に対して、符号生成／誤り訂正（ＥＣＣページ動作）をしている期間は、同時にバンク１に対してリフレッシュを行う。
【００７５】
（２）また、バンク１に対して符号生成／誤り訂正をしている期間は、同時にバンク０に対してリフレッシュを行う。
【００７６】
なお、ここでは、上述した第１の実施形態とは異なり、バンク０とバンク１で活性化されるワード線には対応関係はない。
【００７７】
上述したように、リフレッシュ周期内にバンク０，１の全てのワード線を活性化し、最大リフレッシュタイムｔＲＥＦ以内に全てのメモリセルをリフレッシュする。
【００７８】
図１７（ｂ）に示すように、Ｔを最大リフレッシュタイムｔＲＥＦより小さいものとすると（Ｔ＜ｔＲＥＦ）、バンク０は０＜ｔ＜Ｔ／２の期間にＥＣＣページ動作を行う。このバンク０に対するＥＣＣページ動作は、ワード線ＷＬ０〜ＷＬ（ｎ−１）に対して行う。この時、バンク１はリフレッシュ動作する。バンク１のリフレッシュ動作は１０２４ロウサイクルであり、ワード線ＷＬ０〜ＷＬ１０２３，ＷＬ１０２４〜ＷＬ２０４７，ＷＬ２０４８〜ＷＬ３０７１，ＷＬ３０７２〜ＷＬ４０９４に接続されたメモリセルが順次リフレッシュの対象となる。また、バンク０はＴ／２＜ｔ＜Ｔの期間にリフレッシュ動作し、バンク１はＥＣＣページ動作する。バンク０のリフレッシュ動作は、バンク１と同様に１０２４ロウサイクルであり、ワード線ＷＬ０〜ＷＬ１０２３，ＷＬ１０２４〜ＷＬ２０４７，ＷＬ２０４８〜ＷＬ３０７１，ＷＬ３０７２〜ＷＬ４０９４に接続されたメモリセルが順次リフレッシュの対象となる。次のバンク０に対するＥＣＣページ動作は、ワード線ＷＬｎ１〜ＷＬ（２×ｎ−１）に対して行われる。
【００７９】
このような動作を順次繰り返し、ｎを自然数とするとバンク０はｎ×Ｔ＜ｔ＜（ｎ＋１／２）×Ｔの期間にはＥＣＣページ動作し、バンク１はリフレッシュ動作する。また、バンク０は（ｎ＋１／２）×Ｔ＜ｔ＜（ｎ＋１）×Ｔの期間にはリフレッシュ動作し、バンク１はＥＣＣページ動作する。このようにすれば、最大リフレッシュタイムｔＲＥＦ以内に全てのメモリセルをリフレッシュできる。
【００８０】
なお、Ｔ／２の時間内にバンク０において、全てのメモリセルに対するＥＣＣページ動作が終了していなくとも、これを繰り返すことによりリフレッシュ動作のためにＥＣＣページ動作の途中で停止する必要はない。
【００８１】
本第２の実施形態によれば、上述した第１の実施形態で生じた制約をなくすことができる。
【００８２】
［第３の実施形態］
上述した第２の実施形態では、ＤＲＡＭマクロを２つのバンクに分割したが、２Ｎ（Ｎは正の整数）個のバンクに分割しても良い。図１８に示す第３の実施形態は、Ｎ＝２の場合を示している。すなわち、０≦ｊ＜Ｎとし、バンクｊでＥＣＣページ動作を行っている間にバンクＮ＋ｊをリフレッシュする。また、バンクＮ＋ｊでＥＣＣページ動作を行っている間に、バンクｊをリフレッシュする。そして、最大リフレッシュタイムｔＲＥＦ以内に全てのバンクｊ＝０〜２Ｎ−１をリフレッシュすれば良い。
【００８３】
このような動作を繰り返すことにより、全てのバンクに対してＥＣＣページ動作を途中で停止せずに完了することができる。
【００８４】
［第４の実施形態］
上述した第３の実施形態ではＤＲＡＭマクロを２Ｎ個のバンクに分割したが、本第４の実施形態ではＮ個のバンクに分割する。図１９に示す例ではＮ＝４を例にとって示している。
【００８５】
すなわち、０≦ｊ＜Ｎとし、バンクｊでＥＣＣページ動作を行っている間に、バンクｊ＋１ ｍｏｄ Ｎをリフレッシュする。ここで、ｍｏｄ Ｎは、Ｎを商とする剰余を意味しており、０≦ｊ＜Ｎ−１の時は、ｊ＋１ ｍｏｄ Ｎ＝ｊ＋１であり、ｊ＝Ｎ−１のときはｊ＋１ ｍｏｄ Ｎ＝０である。
【００８６】
そして、上述した第２，第３の実施形態と同様に、最大リフレッシュタイムｔＲＥＦ以内で全てのバンクｊ＝０〜２Ｎ−１をリフレッシュすれば良い。これを繰り返すことにより、全てのバンクに対してＥＣＣページ動作を途中で停止せずに完了することができる。
【００８７】
上述したように、この発明の第１乃至第４の実施形態に係る半導体記憶装置では、リフレッシュを要するメモリ、例えばＤＲＡＭにおいて、低消費電力を可能にするデータ保持モードへのエントリー時にメモリからデータを読み出し、誤り訂正符号を発生し、メモリに書き込む動作を全メモリセルに対して行う。そして、エグジット時にはメモリから符号ビットを読み出し、誤りを訂正し、メモリに書き戻す動作を全メモリセルに対して行う。
【００８８】
これにより、リテンション特性を改善させてリフレッシュ間隔を長くすることができ、低消費電力化を図れる。しかも、データ保持モードと通常動作モードの間の遷移期間であるエントリー／エグジット動作をページモード動作で行うことにより遷移時間を短くできる。また、途中でリフレッシュ動作を入れてページモードを中断する必要がないので、更なる時間の短縮が可能となる。
【００８９】
従って、コマンド入力の手間や制御を簡単化でき、且つ通常動作モードからデータ保持モードへの遷移時間及びデータ保持モードから通常動作モードへの遷移時間を短縮することができる。
【００９０】
以上第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９１】
【図１】この発明の前提となる半導体記憶装置について説明するためのもので、概略動作を模式的に表しており、データ保持モードを示す模式図。
【図２】エントリー並びにエグジット期間中におけるリフレッシュ動作の注意事項について説明するための示す模式図。
【図３】ＣＦＳの場合のエントリー／エグジット遷移時間を概略的に見積もった図。
【図４】ＲＦＳの場合のエントリー／エグジット遷移時間を概略的に見積もった図。
【図５】バンクインターリーブを使用した場合のエントリー／エグジット遷移時間を概略的に見積もった図。
【図６】この発明の第１の実施形態に係る半導体記憶装置の構成例について説明するためのもので、ＤＲＡＭマクロの全体図を概略的に示す平面図。
【図７】図６に示した回路における破線で囲んだ領域の具体的な構成例を示すブロック図。
【図８】図７に示したＥＣＣブロックにおいて、符号化動作を司る部分を抽出してより詳細に示すブロック図。
【図９】図７に示したＥＣＣブロックにおいて、復号を行う部分を抽出して示すブロック図。
【図１０】ＲＦＳの場合のタイミング図。
【図１１】ＣＦＳの場合にページ長が３２ビットで動作したときのタイミング図。
【図１２】ページ長が３２で活性化されるワード線について説明するための図。
【図１３】ページ長が１２８で活性化されるワード線について説明するための図。
【図１４】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、ページ長が６４の場合のワード線の選択状態を示す模式図。
【図１５】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、ページ長が３２の場合のワード線の選択状態を示す模式図。
【図１６】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、ページ長が１６の場合のワード線の選択状態を示す模式図。
【図１７】この発明の第２の実施形態に係る半導体記憶装置について説明するための模式図。
【図１８】この発明の第３の実施形態に係る半導体記憶装置について説明するための模式図。
【図１９】この発明の第４の実施形態に係る半導体記憶装置について説明するための模式図。
【符号の説明】
【００９２】
１１−１〜１１−８…バンク（サブマクロ）、１２−１〜１２−４…デコーダブロック、１３−１〜１３−８…セカンダリーセンスアンプ、１４−１〜１４−４…メモリセルアレイ、１５−１〜１５−５…センスアンプ、１６−１，１６−２…ＥＣＣ回路、１７…制御回路、１８…破線、２１…リードライトバッファ、２２…ＥＣＣブロック、２３…リードバッファ、２４…ライトバッファ、２５…ＥＣ部、２６…コードジェネレータ／シンドロームジェネレータ、２７…シンドロームデコーダ、２８…バッファ、２９，３０…バッファ、３１…ブロックコントローラ、３２…ＥＣＣコントローラ、３３…マルチプレクサ、３４…コマンドバッファ、３５…カウンタ、３６…タイマ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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