(57)【特許請求の範囲】
【請求項１】
偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段と、
前記第１の変換手段により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンを検出する検出手段と、
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換手段と、
DSV制御ビットが挿入された位置を表す位置情報と前記偶奇性保存違反個別変換符号パターンの検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第１の処理制御手段と
を備え、
前記第１の処理制御手段は、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し、
前記第２の変換手段は、前記制御情報に基づいて選択を行う
変調装置。
【請求項２】
前記第１の処理制御手段は、さらに前記第２の符号パターンへの変換処理を制御する前記制御情報を、外部からの情報に基づき生成する
請求項１に記載の変調装置。
【請求項３】
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理が行われる頻度を検出し、その検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第２の処理制御手段をさらに備え、
前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて選択を行う
請求項１に記載の変調装置。
【請求項４】
前記第２の処理制御手段は、さらに前記第１のデータパターンであって、再生互換をとる他のテーブルに含まれていないデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンの対応する前記第１の符号パターンへの変換処理が行われる頻度を検出し、その検出結果に基づいて、前記第１のデータパターンの個別変換符号パターンの対応する前記第１の符号パターンへの変換処理を制御する制御情報を生成し、
前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて、前記個別変換符号パターンの前記第１の符号パターンへの変換処理の選択を行う
請求項３に記載の変調装置。
【請求項５】
前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を生成する
請求項３に記載の変調装置。
【請求項６】
前記第２の処理制御手段は、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理により得られる前記第２の符号パターンが、再生互換をとる他のテーブルを用いて復調され再生される場合に得られる再生誤りを、元の前記第１のデータパターンに訂正する誤り訂正が可能な範囲で、前記基準回数を制限するように設定する
請求項５に記載の変調装置。
【請求項７】
前記第２の処理制御手段は、所定のECCブロック内において、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理が行われる頻度を検出し、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する前記基準回数より大きくならないように前記制御情報を生成する
請求項６に記載の変調装置。
【請求項８】
前記第１のテーブルは、再生互換性をとる他のテーブルに対応するテーブルである
請求項１に記載の変調装置。
【請求項９】
前記第２の符号パターンへの変換処理は、最小ランの連続を制限するための変換処理である
請求項１に記載の変調装置。
【請求項１０】
請求項１に記載の変調装置により変調された信号が記録された記録媒体。
【請求項１１】
データを変調する変調装置の情報処理方法において、
前記変調装置による、
偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、
前記第１の変換ステップの処理により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンを検出する検出ステップと、
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換ステップと、
DSV制御ビットが挿入された位置を表す位置情報と前記偶奇性保存違反個別変換符号パターンの検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第１の処理制御ステップと
を含み、
前記第１の処理制御ステップは、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し、
前記第２の変換ステップは、前記制御情報に基づいて選択を行う
情報処理方法。
【請求項１２】
偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、
前記第１の変換ステップの処理により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンを検出する検出ステップと、
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換ステップと、
DSV制御ビットが挿入された位置を表す位置情報と前記偶奇性保存違反個別変換符号パターンの検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第１の処理制御ステップと
を含み、
前記第１の処理制御ステップは、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し、
前記第２の変換ステップは、前記制御情報に基づいて選択を行う
処理をコンピュータに実行させるプログラム。
【請求項１３】
請求項１２に記載のプログラムが記録された記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変調装置および方法、プログラム、並びに記録媒体に関し、特に偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができるようにする変調装置および方法、プログラム、並びに記録媒体に関する。
【背景技術】
【０００２】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送路や記録媒体に適するように、データの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。ブロック符号とは、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（d,k;m,n;r）と表される。
【０００３】
ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、例えば、連続する“１”の間に入る“０”の最小連続個数、すなわち“０”の最小ランを示し、ｋは連続する“１”の間に入る“０”の最大連続個数、すなわち“０”の最大ランを示している。
【０００４】
ところで上述のようにして得られる符号語を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)（登録商標）では、可変長符号列より、“１”を反転とし、“０”を無反転とするNRZI(NonReturn to Zero Inverted)変調を行い、NRZI変調された可変長符号(以下、記録波形列と称する)に基づき、記録が行なわれている。これはマークエッジ記録と称される。これに対して、ISO規格の3.5inch・230MB容量の光磁気ディスク等では、記録変調された符号列が、NRZI変調されずにそのまま記録される。これはマークポジション記録と称される。現在のように高記録密度化された記録メディアでは、マークエッジ記録が多く用いられている。
【０００５】
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度記録を行うためには、最小反転間隔Ｔminは長い方が、即ち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、即ち最大ランｋは小さい方が望ましい。またオーバーライト特性を考慮する場合にはＴmax/Ｔminは小さい方が望ましい。さらには、JitterやS/Nの点から検出窓幅Ｔw=m/nが大きいことが重要になるなど、メディアの条件と照らし合わせながら種々の変調方法が提案され、実用化されている。
【０００６】
ここで具体的に、光ディスク、磁気ディスク、または光磁気ディスク等において、提案されたり、あるいは実際に使用されている変調方式をあげてみる。CDやMDで用いられるEFM符号((2,10;8,17;1)とも表記される)やDVD（Digital Versatile Disc）で用いられる8-16符号((2,10;1,2;1)とも表記される)、そしてPD(120mm650MB容量)で用いられるRLL(2,7)((2,7;m,n;r)とも表記される)は、最小ランd=2のRLL符号である。また、MD−DATA２あるいはISO規格の3.5inchMO(640MB容量)で用いられるRLL(1,7)((1,7;2,3;r)とも表記される)は、最小ランｄ＝１のRLL符号である。この他、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等の記録再生ディスク装置においては、最小マークの大きさや、変換効率のバランスの取れた、最小ランｄ＝１のRLL符号（Run Length Limited code）がよく用いられている。
【０００７】
可変長の RLL(1,7)符号の変調テーブルは、例えば以下のようなテーブルである。
＜表１＞
RLL(1,7) : (d,k;m,n;r) = (1,7;2,3;2)
データパターン    符号パターン
ｉ＝１  11              00x
10              010
01              10x
ｉ＝２  0011            000 00x
0010            000 010
0001            100 00x
0000            100 010      
【０００８】
ここで変調テーブル内の記号ｘは、次に続くチャネルビットが“０”であるときに“１”とされ、また次に続くチャネルビットが“１”であるときに“０”とされる。最大拘束長ｒは２である。
【０００９】
可変長RLL(1,7)のパラメータは(1,7;2,3,2)であり、記録波形列のビット間隔をＴとすると、(ｄ＋１)Ｔで表される最小反転間隔Ｔminは２(=1+1)Ｔとなる。データ列のビット間隔をＴdataとすると、この(m/n)×２で表される最小反転間隔Ｔminは1.33(=(2/3)×2)Ｔdataとなる。また(ｋ＋１)Ｔで表される最大反転間隔Ｔmaxは、Ｔmax = ８(=7+1)Ｔ(=(m/n)×８Ｔdata = (2/3)×８Ｔdata = 5.33Ｔdata) である。さらに検出窓幅Ｔwは(m/n)×Ｔdataで表され、その値は、Ｔw = 0.67(=2/3)Ｔdata となる。
【００１０】
ところで、表１のRLL(1,7)による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下、３Ｔ，４Ｔ，５Ｔ，６Ｔ，…の順に多い。そして最小ラン（Ｔmin）である２Ｔが繰り返した場合、即ちエッジ情報が早い周期で多く発生することは、クロック再生には有利となる場合が多い。
【００１１】
ところが、例えば光ディスクの記録再生において、さらに記録線密度を高くしていった場合、最小ランは、エラーが発生しやすい部位となる。なぜなら、ディスク再生時において、最小ランの波形出力は、他のランよりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。またさらに、高記録線密度における、最小マークの連続した記録再生は、ノイズ等の外乱の影響も受けやすく、従ってデータ再生誤りを起こしやすくなる。この時のデータ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。
【００１２】
高線密度にデータを記録再生する場合の安定化のためには、最小ランの連続を制限することが効果的である。
【００１３】
一方、記録媒体へのデータの記録、あるいはデータの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に低域成分が含まれていると、例えば、ディスク装置のサーボ制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って変調符号は、低域成分がなるべく抑制されている方が望ましい。
【００１４】
低域成分を抑制する方法として、DSV(Digital Sum Value)制御がある。DSVとは、チャネルビット列をNRZI化（すなわちレベル符号化）して記録符号列とし、そのビット列（データのシンボル）の“１”を「＋１」、“０”を「−１」として、符号を加算していったときのその総和を意味する。DSVは記録符号列の低域成分の目安となる。DSVの正負のゆれの絶対値を小さくすること、すなわちDSV制御を行うことは、記録符号列の直流成分を除き、低域成分を抑制することになる。
【００１５】
前記表１に示した、可変長RLL(1,7)テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現される（例えば、特許文献１）。
【００１６】
チャネルビット列内に挿入するDSV制御ビット数は、最小ランｄによって決まる。ｄ＝１の時、最小ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合、必要なビット数は２(＝ｄ＋1)チャネルビットである。また最大ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合に必要となるビット数は４(＝2×(ｄ＋1))チャネルビットである。これらよりも少ないチャネルビットでDSV制御を行うと、挟まれる前後のパターンによって、DSV制御できない場合が発生する。
【００１７】
(d,k;m,n) = (1,7;2,3)である RLL(1,7)符号において、前記DSV制御ビットを、変換率と合わせて、データに換算すると、
４チャネルビット×２／３  ＝  ８／３  ＝  ２．６７データ相当（2.67 Ｔdata）
になる。
【００１８】
ところでDSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。
【００１９】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００２０】
ただし、実際のRLL符号においては、最小ランは記録再生特性への影響が大きいために、必ず守られる必要があるが、最大ランについては必ずしも守られてはいない。場合によっては最大ランを破るパターンを同期パターンに用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の8-16符号における最大ランは11Ｔだが、同期パターン部分において最大ランを超える14Ｔを与え、同期パターンの検出能力を上げている。
【００２１】
以上を踏まえて本発明者等は、(d,k)=(1,7)で、さらに高記録密度に対応した変調方式として、表２の1,7PP符号を先に提案した（例えば、特許文献２参照）。
＜表２＞
1,7PP : (d,k;m,n;r) = (1,7;2,3;4)
データパターン    符号パターン
11              *0*
10              001
01              010
0011            010 100
0010            010 000
0001            000 100
000011          000 100 100
000010          000 100 000
000001          010 100 100
000000          010 100 000
110111          001 000 000(next010)
00001000        000 100 100 100
00000000        010 100 100 100
if xx1 then *0* = 000
xx0 then *0* = 101
=============================
Sync & Termination
#01 001 000 000 001 000 000 001  (24 channel bits)
# = 0  not terminate case
# = 1  terminate case
Termination table
00              000
0000            010 100
110111    001 000 000(next010):
When next channel bits are '010',
convert '11 01 11' to '001 000 000'.
【００２２】
表２の変調テーブルは、変換パターンとして、それがないと変換処理ができない基礎パターン（（11）から（000000）までのデータパターンよりなる変換パターン）、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理が実現する置換パターン（（110111），（00001000），（00000000）のデータパターンよりなる変換パターン）、および、データ列を任意の位置で終端させるための終端パターン（（00），（0000）のデータパターンよりなる変換パターン）を有している。
【００２３】
また、表２は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に不確定符号（＊で表される符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表２において、変換する２データパターンが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”の符号パターンが選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、データパターン（11）は、符号パターン“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、データパターン（11）は、符号パターン“101”に変換される。
【００２４】
表２の変調テーブルの基礎パターンは可変長構造を有している。すなわち、拘束長ｉ＝１における基礎パターンは、必要数の４つ（2^m = 2^2 = 4）よりも少ない３つ（*0*，001，010の３つ）で構成されている。その結果、データ列を変換する際に、拘束長ｉ＝１だけでは変換出来ないデータ列が存在することになる。結局、表２において、全てのデータ列を変換するには（変調テーブルとして成り立つためには）、拘束長ｉ＝３までの基礎パターンを参照する必要がある。
【００２５】
また、表２の変調テーブルは、最小ランｄの連続を制限する置換パターンを持っているため、データパターンが（110111）である場合、さらに後ろに続く符号語列が参照され、それが“010”であるとき、この６データパターン（110111）は、符号パターン“001 000 000”に置き換えられる。また、このデータパターンは、後ろに続く符号語列が“010”以外である場合、２データ単位（（11），（01），（11））で符号パターンに変換されるので、符号語“*0* 010 *0*”に変換される。これによって、データを変換した符号語列は、最小ランの連続が制限され、最大でも６回までの最小ラン繰り返しとなる。
【００２６】
そして表２の変調テーブルは、最大拘束長ｒ＝４である。拘束長ｉ＝４の変換パターンは、最大ランｋ＝７を実現するための、置換パターン（最大ラン保証パターン）で構成されている。すなわち、データパターン（00001000）は、符号パターン“000 100 100 100”に変換され、データパターン（00000000）は、符号パターン“010 100 100 100”に変換されるように構成されている。そしてこの場合においても、最小ランｄ＝１は守られている。
【００２７】
さらに表２は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる際には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となる。また終端パターンが用いられなかった時は、“０”となる。なお、表２における同期パターンは、上述の終端パターン使用識別ビットと、同期パターン検出のために、最大ランｋ＝７を超えるｋ＝８の符号パターンを２回繰り返し、合計24符号語で構成してある。
【００２８】
ところで表２の変換パターンは、データパターンの要素としての「１」の個数を２で割った時の余りと、変換される符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれの要素としての「１」の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、“010 100 000”の符号パターンに対応しているが、それぞれ「１」の個数は、データパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。
【００２９】
このように、表２のテーブルは、「１」の個数を２で割ったときの余りが一致している変換パターン、すなわち偶奇性が保存された変換パターン（偶奇性保存変換パターン）だけで構成されており、「１」の個数を２で割ったときの余りが一致しない変換パターン、すなわち偶奇性が保存されていない変換パターン（偶奇性保存違反変換パターン）は有していない。
【００３０】
次に、DSV制御を行う方法について述べる。表１のRLL(1,7)符号のような、変調テーブルにDSV制御が行われていない場合における従来のDSV制御は、例えば、データ列を変調した後、変調後のチャネルビット列に、所定の間隔で、DSV制御ビットを少なくとも（ｄ＋１）ビットだけ付加することで行われた。表２のような変調テーブルにおいても、従来と同様にDSV制御を行うことが出来るが、表２における、データパターンと符号パターンの関係を生かして、さらに効率良くDSV制御を行うことができる。即ち、変調テーブルが、データパターンの要素としての「１」の個数と符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一となるような変換規則を持っている時、前記のようにチャネルビット列内に、「反転」を表す“１”、あるいは「非反転」を表す“０”のDSV制御ビットを挿入することは、データビット列内に、「反転」するならば（１）の、「非反転」ならば（０）の、それぞれDSV制御ビットを挿入することと等価となる。
【００３１】
例えば表２において、データ変換する３ビットが（001）と続いたときに、その後ろにおいてDSV制御ビットを挾むものとすると、データは、（001−x）（xは１ビットで、「０」又は「１」）となる。ここでｘに「０」を与えれば、表２の変調テーブルで、
データパターン  符号パターン
0010            010 000
の変換が行われ、また、「１」を与えれば、
データパターン  符号パターン
0011            010 100
の変換が行われる。符号語列をNRZI化して、レベル符号列を生成すると、これらは
データパターン  符号パターン  レベル符号列
0010            010 000      011111
0011            010 100      011000
となり、レベル符号列の最後の３ビットが相互に反転している。このことは、DSV制御ビットｘの（１）と（０）を選択することによって、データ列内においても、DSV制御が行えることを意味する。
【００３２】
DSV制御による冗長度を考えると、データ列内の１ビットでDSV制御を行うということは、チャネルビット列で表現すれば、表２の変換率(m:n=2:3)より、1.5チャネルビットでDSV制御を行っていることに相当する。一方、表１のようなRLL(1,7)テーブルにおいてDSV制御を行うためには、チャネルビット列においてDSV制御を行う必要があるが、この時最小ランを守るためには、少なくとも２チャネルビットが必要であり、表２のDSV制御と比較すると、冗長度がより大きくなってしまう。換言すれば、表２のテーブル構造を持つ時、データ列内でDSV制御を行うことで、効率よくDSV制御を行うことができる。
【００３３】
以上に説明した(d,k)=(1,7)の最小ランと最大ランを持った、高記録密度に対応した表２の変調テーブルは、例えば高密度光ディスクシステムである、Blu-ray Disc ReWritable ver1.0 （登録商標）におけるフォーマットとして採用されている。
【００３４】
そして、今後さらなる高記録密度に対して、具体的に例えば、高密度光ディスクに対するさらなる高密度規格に対して、変調方式においても、さらに安定したシステムが要求されている。
【００３５】
その際、既に商品化されている Blu-ray Disc ReWritable ver1.0 に対し、従来の (1,7)PP符号と同様なパラメータであり、かつ同様な変調テーブルの構成で、より安定したシステムを実現する変調方式が実現すれば、従来の設計技術を流用することが出来るので、ハードウエア設計時の設計リスクを低減することができる。
【００３６】
【特許文献１】特開平6−197024号公報
【特許文献２】特開平11−346154号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
ところで、偶奇性保存変換パターンだけでなく、偶奇性保存違反変換パターンを採用して、変換テーブルの最小ランの連続を制限することが考えられる。しかし、偶奇性保存違反変換パターンはDSV制御を行うことが出来ないので、偶奇性保存違反変換パターンが、入力データ列内のDSV制御ビット挿入位置部分において変換処理（置換処理）されると、その部位のDSV制御区間では、DSV制御が困難となる。この時変換処理結果は、DSV制御が行われていない変換パターンを出力する場合がある。
【００３８】
本発明は、このような状況に鑑みてなされたものであり、偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができるようにするものである。
【課題を解決するための手段】
【００３９】
本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段と、前記第１の変換手段により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンを検出する検出手段と、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換手段と、DSV制御ビットが挿入された位置を表す位置情報と前記偶奇性保存違反個別変換符号パターンの検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第１の処理制御手段とを備え、前記第１の処理制御手段は、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し、前記第２の変換手段は、前記制御情報に基づいて選択を行う変調装置である。
【００４２】
前記第１の処理制御手段は、さらに前記第２の符号パターンへの変換処理を制御する前記制御情報を、外部からの情報に基づき生成することができる。
【００４３】
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理が行われる頻度を検出し、その検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第２の処理制御手段をさらに備え、前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて選択を行うことができる。
【００４４】
前記第２の処理制御手段は、さらに前記第１のデータパターンであって、再生互換をとる他のテーブルに含まれていないデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンの対応する前記第１の符号パターンへの変換処理が行われる頻度を検出し、その検出結果に基づいて、前記第１のデータパターンの個別変換符号パターンの対応する前記第１の符号パターンへの変換処理を制御する制御情報を生成し、前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて、前記個別変換符号パターンの前記第１の符号パターンへの変換処理の選択を行うことができる。
【００４５】
前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を生成することができる。
【００４６】
前記第２の処理制御手段は、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理により得られる前記第２の符号パターンが、再生互換をとる他のテーブルを用いて復調され再生される場合に得られる再生誤りを、元の前記第１のデータパターンに訂正する誤り訂正が可能な範囲で、前記基準回数を制限するように設定することができる。
【００４７】
前記第２の処理制御手段は、所定のECCブロック内において、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理が行われる頻度を検出し、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する前記基準回数より大きくならないように前記制御情報を生成することができる。
【００４８】
前記第１のテーブルは、再生互換性をとる他のテーブルに対応するテーブルとすることができる。
【００４９】
前記第２の符号パターンへの変換処理は、最小ランの連続を制限するための変換処理とすることができる。
【００５０】
前記変調装置により変調された信号を記録媒体に記録することができる。
【００５１】
本発明の側面はまた、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、前記第１の変換ステップの処理により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンを検出する検出ステップと、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換ステップと、DSV制御ビットが挿入された位置を表す位置情報と前記偶奇性保存違反個別変換符号パターンの検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報を生成する第１の処理制御ステップとを含み、前記第１の処理制御ステップは、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し、前記第２の変換ステップは、前記制御情報に基づいて選択を行う情報処理方法またはプログラムである。
【００５２】
前記プログラムは記録媒体に記録することができる。
【００５３】
本発明の側面においては、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの第１のデータパターンと一致する部分が、対応する第１の符号パターンに変換され、変換された第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターンが検出される。DSV制御ビットが挿入された位置を表す位置情報と偶奇性保存違反個別変換符号パターンの検出結果に基づいて、偶奇性保存違反個別変換符号パターンの第２の符号パターンへの変換処理を制御する制御情報に基づいて、偶奇性保存違反個別変換符号パターンの第２の符号パターンへの変換処理を行うか、または第１の符号パターンを用いるかが選択される。なお、偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、第２の符号パターンへの変換処理を禁止する制御情報に基づいて選択が行なわれる。
【発明の効果】
【００５４】
本発明の側面によれば、偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができる。
【発明を実施するための最良の形態】
【００５５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００５６】
本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段（例えば、図４のステップS3の処理を実行する図１、図２、図３のRLL変換パターン処理部51、図16のステップS403または図19のステップS603の処理を実行する図15のRLL変換パターン処理部51）と、前記第１の変換手段により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターン（例えば、表３の符号パターン“010 000 000 101”）に対応付けられている第２のデータパターン（例えば、表３のデータパターン(01110111)）を個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターン（例えば、図12のステップS242、または図23のステップS702の符号パターン“010 101 010 101”）を検出する検出手段（例えば、図４のステップS7の処理を実行する図１、図２、図３の特定規則変換パターン検出部54、図16のステップS407または図19のステップS607の処理を実行する図15の特定規則変換パターン検出部54）と、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換手段(例えば、図４のステップS9の処理を実行する図１、図２、図３のチャネルビット列変換部56、図16のステップS410または図19のステップS610の処理を実行する図15のチャネルビット列変換部56)と、DSV制御ビットが挿入された位置を表す位置情報(例えば、図３または図15の合成部41が出力するDSV制御ビット挿入位置情報)と前記偶奇性保存違反個別変換符号パターンの検出結果(例えば、図13のステップS252または図24のステップS722で判定される特定規則変換パターン検出フラグ)に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報(例えば、図13のステップS256,257、または図24のステップ726,S727で生成される特定規則変換パターン制御フラグ)を生成する第１の処理制御手段（例えば、図４のステップS8の処理を実行する図１、図２、図３の特定規則変換パターン処理制御部55、図16のステップS408または図19のステップS608の処理を実行する図15の特定規則変換パターン処理制御部55）とを備え、前記第１の処理制御手段は、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し(例えば、図13のステップS255乃至S257、または図24のステップS725乃至S727の処理)、前記第2の変換手段は、前記制御情報に基づいて選択を行う変調装置(例えば、図１、図２、図３または図15の変調装置１)である。
【００５９】
前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理が行われる頻度を検出し、その検出結果に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報(例えば、図17のステップS455,S456における置換パターン制御フラグ、または図25のステップS762,S761における置換パターン制御フラグ(2))を生成する第２の処理制御手段(例えば、図16のステップS409または図19のステップS609の処理を実行する図15の置換パターン処理制御部121)をさらに備え、前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて選択を行う（例えば、図18のステップS482乃至S484の処理、図26のステップS789乃至S791の処理）ことができる。
【００６０】
前記第２の処理制御手段は、さらに前記第１のデータパターンであって、再生互換をとる他のテーブル(例えば、表２のテーブル)に含まれていないデータパターン(例えば、表８のデータパターン(1001110111))を個別に符号パターンに変換して生成される個別変換符号パターン(例えば、図22のステップS682において判定される符号パターン“001 010 101 010 101”)の対応する前記第１の符号パターン(例えば、表８の符号パターン“$0$ 010 000 000 101”)への変換処理が行われる頻度を検出し、その検出結果に基づいて、前記第１のデータパターンの個別変換符号パターンの対応する前記第１の符号パターンへの変換処理を制御する制御情報(例えば、図25のステップS756,S757における置換パターン制御フラグ(1))を生成し、前記第２の変換手段は、さらに前記第２の処理制御手段により生成された前記制御情報を用いて、前記個別変換符号パターンの前記第１の符号パターンへの変換処理の選択を行う(例えば、図26のステップS781乃至S788の処理)ことができる。
【００６１】
前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を生成する(例えば、図17のステップS454乃至S456)ことができる。
【００６２】
また本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップ（例えば、図４のステップS3、図16のステップS403、または図19のステップS603）と、前記第１の変換ステップの処理により変換された前記第１の符号パターンから、偶奇性保存違反パターンからなる第２のテーブルにおいて第２の符号パターン（例えば、表３の符号パターン“010 000 000 101”）に対応付けられている第２のデータパターン（例えば、表３のデータパターン(01110111)）を個別に符号パターンに変換して生成される偶奇性保存違反個別変換符号パターン（例えば、図12のステップS242の符号パターン“010 101 010 101”）を検出する検出ステップ（例えば、図４のステップS7、図16のステップS407、または図19のステップS607）と、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を行うか、または前記第１の符号パターンを用いるかを選択する第２の変換ステップ(例えば、図４のステップS9、図16のステップS410、または図19のステップS610)と、DSV制御ビットが挿入された位置を表す位置情報(例えば、図３または図15の合成部41が出力するDSV制御ビット挿入位置情報)と前記偶奇性保存違反個別変換符号パターンの検出結果(例えば、図13のステップS252または図24のステップS722で判定される特定規則変換パターン検出フラグ)に基づいて、前記偶奇性保存違反個別変換符号パターンの前記第２の符号パターンへの変換処理を制御する制御情報(例えば、図13のステップS256,257、または図24のステップ726,S727で生成される特定規則変換パターン制御フラグ)を生成する第１の処理制御ステップ（例えば、図４のステップS8、図16のステップS408または図19のステップS608）とを含み、前記第１の処理制御ステップは、前記偶奇性保存違反個別変換符号パターンの中に、DSV制御ビット位置が含まれている時は、前記第２の符号パターンへの変換処理を禁止する前記制御情報を生成し(例えば、図13のステップS255乃至S257、または図24のステップS725乃至S727)、前記第2の変換ステップは、前記制御情報に基づいて選択を行う情報処理方法またはプログラム（例えば、図４、図16または図19の変調方法またはプログラム）である。
【００６３】
以下、本発明の実施の形態について説明する。以後、変換前のデータ列（データパターン）を（000011）のように（  ）で区切って表し、変換後のチャネルビット列（符号パターン）を“000 100 100”のように“  ”で区切って表す。また、本明細書において、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)である可変長符号であり、さらに、最小ランの連続する回数を制限し、かつ、最小ラン及び最大ランを守りながら、効率の良いDSV制御ビットで、完全なDSV制御を行う変換テーブルを持つ符号を、1,7PP符号（PP : Parity-preserve Prohibit-repeated-minimum-transition-runlength ）と呼ぶ。
【００６４】
以下の表３は、本発明の一実施の形態としての変換テーブル（変調テーブル）の例であり、変調装置は表３のデータパターンを対応する（右側の）符号パターンに変換する処理を実行する。
【００６５】
＜表３＞
1,7PP-rmtr5_code. rev.30  RLL(1,7;2,3;4)
データパターン      符号パターン
ｉ＝１  11                  *0*
10                  001
01                  010
ｉ＝２  0011                010 100
0010                010 000
0001                000 100
ｉ＝３  000011              000 100 100
000010              000 100 000
000001              010 100 100
000000              010 100 000
ｉ＝４  00001000            000 100 100 100
00000000            010 100 100 100
ｉ＝３    110111            001 000 000(next010)
ｉ＝４    01110111    (pre1)010 000 000 101(not010)
If xx1        then  *0* = 000
xx0        then  *0* = 101
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy  (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0  not terminate case
# = 1  terminate case
Termination table
データパターン    符号パターン
00                000
0000              010 100
【００６６】
表３の変調テーブルは、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンを別途持っている。同期パターンが挿入された後の符号語列において、変換処理を行うデータ列が（01110111）である時、さらにその直前の符号語が“１”であり、かつ後ろに続く符号語列が“010”でなかった時、この８データ（01110111）は、符号語“010 000 000 101”に置き換えられる。またこのデータ列は、直前の符号語が“０”であるか、または直後の符号語列が“010”である場合、区分（分割）され、２データ（01）が符号語“010”に変換される。そして次の変換処理でデータ（110111）の変換処理が行われる。
【００６７】
表３の変換パターンのうち、データパターン（01110111）と、それに対応する符号パターン“010 000 000 101”は、偶奇性保存違反パターンである。すなわち、データパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、０と１で、一致していない。したがって、表３は変換規則として、DSV制御を行うことが出来ない特定規則を有する。
【００６８】
ところで、表２のテーブルと表３のテーブルを比較すると、両者の異なる部分、即ち、表３によって追加された部分は、表４に示す通りである。
【００６９】
＜表４＞
データパターン    符号パターン
01110111      (pre1)010 000 000 101(not010)
なお、(pre1)は直前の符号が“１”であること、(not010)は直後の符号が“010”ではないことが変換の条件であることを意味する。
【００７０】
一方、表３における変換パターンは、RLL変換パターンと置換パターンに分けられる。置換パターンは最小ランの連続を制限するパターンであり、表５に示される。表４は、表５の置換パターンの中の一部分となっている。
＜表５＞
データパターン    符号パターン
110111            001 000 000(next010)
01110111    (pre1)010 000 000 101(not010)
なお、(next010)は直後の符号が“010”であることが変換の条件であることを意味する。
【００７１】
表４に示される変換パターン（特定規則変換パターン）以外の表３の変換パターン（基本規則変換パターン）は、偶奇性保存パターンである。すなわち、データパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、０と１で、一致する（対応するいずれのパターンも、“１”の個数が奇数または偶数である）。したがって、表３は変換規則として、基本的にDSV制御を行うことが出来る基本規則を有する。
【００７２】
表５の変換パターンのうち、特定規則変換パターンを除く次の表６の変換パターンを、最小ラン連続制限パターンという。
＜表６＞
データパターン    符号パターン
110111            001 000 000(next010)
【００７３】
本実施の形態の表３の変換テーブルは、次の目的のために、最大拘束長ｒ＝４として構成してある。
１．回路の簡単化
２．復調時のエラー伝搬の低減
表３のテーブル構成である時、特定規則変換パターンの置換処理の位置は限定されておらず、入力データのどこの位置にでも存在することができる。
【００７４】
表４の特定規則変換パターンは、DSV制御を行うことが出来ない。すなわち、特定規則変換パターンが、入力データ列内のDSV制御ビット挿入位置部分において変換処理（置換処理）される時、その部位のDSV制御区間では、DSV制御が困難となる。この時、表４を含んでいる表３は、DSV制御が行われていない結果を出力する場合がある。
【００７５】
一方では、実際の入力データは、データフォーマットとしてスクランブラーでランダム化されているのが一般的である。従って、表４の特定規則変換パターンが、毎回必ず入力データ列内のDSV制御ビット挿入位置部分において変換処理が行われていく場合というのは、ごく限られていると考えられる。即ち、ある位置において、特定規則変換パターンが、入力データ列内のDSV制御ビット挿入位置部分で変換処理が行われたとしても、次のDSV制御ビット挿入位置部分では、DSV制御を行うことが出来る基本規則を有する変換処理が行われていれば、全体としてDSV制御は行われていることとなる。
【００７６】
以上より、DSV制御が行われない場合がある表３をそのまま適用して符号語列を発生させた時、その符号語列は、最小ランｄ＝１、最大ランｋ＝７、ＦＳ（フレームシンク）の最大ランｋ＝８、そして最小ランの連続は、５回までに制限されたものとなる。
【００７７】
しかし、DSV制御が行えない区間が存在することで、所望のDSV制御性能が得られない場合が発生することとなる。そこで、本実施の形態では、いかなる例外も与えずに、表３を適用してDSV制御を行い、かつ回路の簡単化と復調時のエラー伝搬の低減という特徴を実現させるため、DSV制御ビットの挿入位置部分における、特定規則変換パターンの変換処理を行うか、行わないかが個別に制御される。
【００７８】
ところで、表３の変換テーブルによって符号語列を発生させた時、その符号語列は、表２の従来の1,7PP符号による変調結果とは異なる符号語列となり、表２のテーブルによる変調結果を復調する従来の1,7PP符号による復調装置（デコーダ）で復調することはできない。
【００７９】
表３の新規テーブルと、表２の従来の1,7PP符号のテーブルとの差異は、表４に示す部分であり、他は同一である。そこで、本実施の形態ではさらに、表４の変換処理が置換処理であることより、この置換処理を行うか行わないかを個別に制御することで、表３による符号語列でありながら、表２による復調装置での復調を可能にする。
【００８０】
なお、表３の、別のテーブルの例として、表３から切り出された表４の、直前の１符号語“１”(pre1)の条件を除去し、次の表７のようにしても、以下に説明する装置で同様に機能させることができる。この場合のこのパターンの出現頻度は表４に示される場合に較べて増加することとなる。
＜表７＞
データパターン    符号パターン
01110111          010 000 000 101(not010)
【００８１】
さらになお、表３の、別のテーブルの例として、次の表８に示されるように、表３から切り出された表４に拘束長ｉ＝５の変換パターンを追加しても、以下に説明する装置で同様に機能させることができる。この場合では、DSV制御間隔の最小単位制限の自由度を増すことができる。
＜表８＞
データパターン    符号パターン
01110111      (pre1)010 000 000 101(not010)
1001110111          $0$ 010 000 000 101(not010)
なお、＄は、例えば直前の符号が“010”のとき“０”とされ、直前の符号が“010”ではないとき“１”とされる不確定符号である。
【００８２】
次に、図を参照して、本発明に係る変調装置の実施の形態を説明する。
【００８３】
図１は本発明の変調装置の原理的な構成を表している。変調装置１は、符号化装置11と、記録媒体13に符号列を記録する記録部12により構成されている。符号化装置11は、DSV制御ビット挿入部21、変調部22、同期パターン挿入部23、NRZI化部24により構成されている。変調部22は、RLL変換パターン処理部51、変換パターン決定部52、基本規則変換パターン検出部53、特定規則変換パターン検出部54、特定規則変換パターン処理制御部55、およびチャネルビット列変換部56により構成されている。
【００８４】
DSV制御ビット挿入部21は、入力データに対して、所定の間隔でDSV制御ビットを挿入する。DSV制御ビット挿入部21は、DSV制御ビットが挿入されたデータ列を出力するほか、DSV制御ビット挿入位置を表すDSV制御ビット挿入位置情報を出力する。RLL変換パターン処理部51は、入力データから、RLL規則を守った符号語列を発生する。変換パターン決定部52は、RLL変換パターン処理情報を用いて変換パターンを決定し、符号語列を出力する。基本規則変換パターン検出部53は、入力パターンから、DSV制御を行うことが可能な規則を持った置換パターンを検出する。
【００８５】
特定規則変換パターン検出部54は、入力パターンから、DSV制御を行うことが出来ない規則を持った置換パターンを検出する。特定規則変換パターン処理制御部55は、DSV制御ビット挿入部21からの情報及び特定規則変換パターン検出部54からの情報を用いて、特定規則変換パターン処理を実施するかどうかの判断を行い、その結果を特定規則変換パターン処理制御情報として出力する。チャネルビット列変換部56は、変換パターン決定部52、基本規則変換パターン検出部53、そして特定規則変換パターン処理制御部55からの情報を用いてチャネルビット列変換を行い、符号語列を出力する。
【００８６】
RLL変換パターン処理部51は、表３の変換パターンのうちの、次の表９の変換パターンの変換処理を行う。
＜表９＞
データパターン    符号パターン
ｉ＝１  11          *0*
10          001
01          010
ｉ＝２  0011        010 100
0010        010 000
0001        000 100
ｉ＝３  000011      000 100 100
000010      000 100 000
000001      010 100 100
000000      010 100 000
ｉ＝４  00001000    000 100 100 100
00000000    010 100 100 100
【００８７】
基本規則変換パターン検出部53の処理は、入力をパターン列（チャネルビット列）で表現して、次の表10の左側のパターンの検出となる。また、表10の左側から右側への変換が、チャネルビット列変換部56の動作となる。
＜表10＞
101 010 101 (next010)            001 000 000 (next010)
【００８８】
特定規則変換パターン検出部54の処理は、入力をパターン列（チャネルビット列）で表現して、次の表11の左側のパターンの検出となる。また、表11の左側から右側への変換が、チャネルビット列変換部56の動作となる。
＜表11＞
(pre1)010 101 010 101 (not010)      (pre1)010 000 000 101 (not010)
【００８９】
そして、特定規則変換パターン処理制御部55へ情報が送られるのは、前記表11の左側のパターンの検出が行われたときとなる。
【００９０】
特定規則変換パターン処理制御部55が出力する特定規則変換パターン処理制御情報は、特定規則変換パターンの置換を許可する置換許可フラグである。置換許可フラグがonであれば、所定規則変換パターンが検出された時、チャネルビット列変換部56において、所定規則変換パターンによる変換処理が選択される。一方、置換許可フラグがoffであれば、特定規則変換パターンが検出されたとしても、チャネルビット列変換部56において、特定規則変換パターンによる処理は選択されない。
【００９１】
図２は、図１の変調装置１の符号化装置11のより具体的な実施の形態の構成を表している。この実施の形態においては、基本規則変換パターン検出部53として、最小ラン連続制限パターン検出部111が設けられているほか、直前符号検出部62と総合検出部63が設けられている。
【００９２】
RLL変換パターン処理部51は、表３の基礎パターン部分（拘束長ｉ＝１乃至ｉ＝３までの変換パターン）と、最小ランｋ＝７を実現するための置換パターン（拘束長ｉ＝４の変換パターン）を有しており、RLL規則を守るように変換パターン処理を行い、その処理情報を変換パターン決定部52へ供給する。この変換パターン処理には、直前符号検出部62からの情報が用いられる。またRLL変換パターン処理部51は、同期パターンを挿入するための終端テーブルを持っており、所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた際には、その情報が同期パターン内に与えられる。
【００９３】
変換パターン決定部52は、RLL変換パターン処理部51からの情報に基づいて、最終的に確定した変換パターンを選び出し、その符号を出力する。最小ラン連続制限パターン検出部111は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、最小ランの連続を所定回数に制限するためのパターンを検出し、その情報を出力する。特定規則変換パターン検出部54は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、特定規則変換パターンを検出し、その情報を出力する。特定規則変換パターン処理制御部55は、特定規則変換パターン検出部54からの情報を用いて、特定の規則を持ったパターンによるチャネルビット列変換処理を行うか、行わないかの制御を行う。例えば、所定の条件下では、特定規則変換パターンによるチャネルビット列変換処理が禁止されるような制御を行う。
【００９４】
チャネルビット列変換部56は、変換パターン決定部52より出力されたチャネルビット列に対して、最小ラン連続制限パターン検出部111、特定規則変換パターン検出部54、そして特定規則変換パターン処理制御部55からの情報を用いて、基本処理単位である３チャネルビット単位で、置換処理を行う。置換処理が行われたチャネルビット列は、同期パターン挿入部23で所定の間隔、所定の位置で同期パターンが挿入される。同期パターンの決定には、必要に応じて、RLL変換パターン処理部51から出力された終端テーブル処理情報が用いられる。
【００９５】
直前符号検出部62は、変換パターン決定部52が最終的に確定した変換パターン、および同期パターン挿入部23が出力する同期パターンから、RLLを保証するために必要な情報を生成し、RLL変換パターン処理部51へ供給する。
【００９６】
総合検出部63は、変換パターン決定部52が最終的に確定した変換パターン、および同期パターン挿入部23が出力する同期パターンから、最小ランの連続制限回数を保証するために必要な情報を生成し、特定規則変換パターン検出部54へ供給する。
【００９７】
特定規則変換パターン処理制御部55はこのほか、図示していないが、クリア信号が入力されており、クリア信号によって、必要に応じて内部情報および出力をクリアさせることができる。また、制御信号が入力されており、制御信号によって、必要に応じて処理制御を切り替えることができる。
【００９８】
また各部の動作のタイミングは、図示しないタイミング管理部から供給される、タイミング信号に同期して管理されている。
【００９９】
図３は、符号化装置11のさらに詳細な構成を表している。DSV制御ビット挿入部21は、合成部41とシフトレジスタ42を有している。RLL変換パターン処理部51は、変換パターン検出部71、変換テーブル72（72A乃至72D）、セレクタ73、および不確定ビット決定部74により構成されている。変調部22においては、基本規則変換パターン検出部53は、最小ラン連続制限パターン検出部111のほか、最小ラン連続制限パターン検出予想部112により構成されている。
【０１００】
DSV制御ビット挿入部21においては、合成部41が入力データに対して所定の間隔でDSV制御ビットを挿入する。合成部41は、DSV制御ビットが挿入されたデータ列を出力するほか、DSV制御ビット挿入位置情報を出力する。DSV制御ビットの含まれた入力データ列は、シフトレジスタ42により１データずつシフトされる。処理単位は２データ単位とされるので、変換パターン検出部71には、２データ単位で、必要なビット数が供給される。シフトレジスタ42は、最大８ビットを保持する。
【０１０１】
変換パターン検出部71は、入力されたデータ列より、RLL規則を守る変換パターンの検出を行い、その結果情報を変換パターン決定部52へ出力するとともに、各変換テーブル72A乃至72Dにも出力する。変換テーブル72A乃至72Dは、検出した変換パターン（変換チャネルビット列）を、変換パターン決定部52に供給する。また変換パターン検出部71は、必要に応じて不確定パターン識別情報を、セレクタ73と変換パターン決定部52に出力する。
【０１０２】
変換パターン決定部52は、変換パターン検出部71からの情報に基づいて、最終的に確定した変換パターンを選び出し、その符号を出力する。
【０１０３】
最小ラン連続制限パターン検出部111は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、最小ランの連続回数を制限するためのパターン列を検出した時、その情報を最小ラン連続制限パターン検出情報として、チャネルビット列変換部56へ出力する。
【０１０４】
最小ラン連続制限パターン検出予想部112は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、処理を行う先頭では無い所定位置において、最小ランの連続回数を制限するための、所定のパターン列を検出した時、その情報を最小ラン連続制限パターン検出予想情報として、特定規則変換パターン処理制御部55へ出力する。
【０１０５】
特定規則変換パターン処理制御部55は、特定規則変換パターン検出部54からの情報、及び最小ラン連続制限パターン検出予想部112からの情報を用いて、特定の規則を持ったパターンによるチャネルビット列変換処理を行うか、行わないかの制御を行う。例えば、所定の条件下では、特定規則変換パターンによるチャネルビット列変換処理が禁止されるような制御を行う。
【０１０６】
チャネルビット列変換部56は、変換パターン決定部52より出力されたチャネルビット列から、最小ラン連続制限パターン検出部111と特定規則変換パターン処理制御部55からの情報を用いて、基本処理単位である３チャネルビット単位で、所定のチャネルビット列の置換処理を行う。
【０１０７】
次に、図４のフローチャートを参照して、図１乃至図３の変調装置１の記録方法（変調方法）について説明する。ステップS1において、DSV制御ビット挿入部21の合成部41は、入力されたデータ列にDSV制御ビットを付加し、シフトレジスタ42に出力する。またこのとき、合成部41は、DSV制御ビットの挿入位置を表すDSV制御ビット挿入位置情報を特定規則変換パターン処理制御部55に出力する。ステップS2においてシフトレジスタ42は、合成部41より供給されたDSV制御ビットが付加されたデータ列を２ビット単位で保持する。ステップS3でRLL変換パターン処理部51により変換パターン検出処理が実行される。その処理の詳細は、図５を参照して詳述するが、これにより、８データを12チャネルビットに変換する処理、６データを９チャネルビットに変換する処理、４データを６チャネルビットに変換する処理、または２データを３チャネルビットに変換する処理が実行される。
【０１０８】
次にステップS4で、変換パターン決定部52は変換パターン決定処理を実行する。この変換パターン決定処理の詳細は図９のフローチャートを参照して後述するが、これによりRLL変換パターン処理部51の変換テーブル72A乃至72Dにより変換された符号パターンのいずれかが選択され、出力される。
【０１０９】
ステップS5で最小ラン連続制限パターン検出予想部112により予想処理が、ステップS6で最小ラン連続制限パターン検出部111により最小ラン連続制限パターン検出処理が、ステップS7で特定規則変換パターン検出部54により特定規則変換パターン検出処理が、それぞれ実行される。
【０１１０】
なお、実際には、これらのステップS5乃至ステップS7の処理はそれぞれ並列して実行される。なお、後述するように、直前符号検出部62による図７の直前符号検出処理と、総合検出部63による図８の最小ラン連続制限総合検出処理もこれらと平行して実行される。
【０１１１】
ステップS5の予想処理の詳細は図10のフローチャートを参照して後述するが、これにより、符号パターン“101 010 101”が途中（４ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合に予想フラグがonされる。そして、そうでない場合には予想フラグがoffされる。
【０１１２】
ステップS6の最小ラン連続制限パターン検出処理の詳細は図11のフローチャートを参照して後述するが、これにより符号が変換パターン“101 010 101”であり、次のチャネルビットが“010”である場合には、最小ラン連続制限パターン検出フラグがonとされる。そうでない場合には、最小ラン連続制限データ検出フラグがoffとされる。
【０１１３】
ステップS7の特定規則変換パターン検出処理の詳細は、図12のフローチャートを参照して後述するが、これにより、符号が変換パターン“010 101 010 101”と一致し、かつ直前の符号が“１”である場合には特定規則変換パターン検出フラグがonとされる。
【０１１４】
次に、ステップS8において、特定規則変換パターン処理制御部55は特定規則変換パターン処理制御処理を実行する。その処理の詳細は、図13のフローチャートを参照して後述するが、これにより、特定規則変換パターン検出フラグがonであり、かつ予想フラグがoffであり、さらに符号パターンにDSV制御ビットに対応するチャネルビットが含まれていないとき、特定規則変換パターン制御フラグがonとされる（変換許可とされる）。
【０１１５】
ステップS9において、チャネルビット列変換部56はチャネルビット列変換処理を実行する。このチャネルビット列変換処理の詳細は図14のフローチャートを参照して後述するが、これによりチャネルビット列が最終的に確定され、出力される。特定規則変換パターン制御フラグがoffである場合には、特定規則変換パターンの使用が禁止される。
【０１１６】
ステップS10において、同期パターン挿入部23は、チャネルビット列変換部56より入力された、変換パターンが最終的に確定された符号列に対して同期パターンを挿入する。ステップS11において、NRZI化部24は、同期パターン挿入部23より供給された同期パターンが挿入されている符号列をNRZI化する。ステップS12において、記録部12は、NRZI化部24によりNRZI化された記録符号列を記録媒体13に記録する。
【０１１７】
次に、図５のフローチャートを参照して、図４のステップS3における変換パターン検出処理の詳細について説明する。
【０１１８】
ステップS51において、変換パターン検出部71は、シフトレジスタ42より入力されたデータがデータパターン（00001000），（00000000）と一致するかを判定する。入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、ステップS52において、変換パターン検出部71は、８データ／12チャネルビットの変換パターン決定情報を出力する。この情報は、変換パターン決定部52と変換テーブル72A乃至72Dに供給される。ステップS53において、変換テーブル72Dは、８データを12チャネルビットに変換する。そして、12チャネルビットは変換パターン決定部52に供給される。すなわち、入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、それぞれ符号列“000 100 100 100”または“010 100 100 100”が出力される。ステップS52で出力された情報は後述する図９のステップS151で利用され、ステップS53で変換された符号列はステップS152で選択、出力される。
【０１１９】
ステップS51において、入力されたデータがデータパターン（00001000），（00000000）と一致しないと判定された場合、ステップS54において、変換パターン検出部71は、入力されたデータがデータパターン（000011），（000010），（000001），（000000）と一致するかを判定する。入力されたデータがこの４つのいずれかと一致する場合には、ステップS55において変換パターン検出部71は、６データ／９ャネルビット決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。ステップS56において、変換テーブル72Cは、６データを９チャネルビットに変換し、変換パターン決定部52に出力する。すなわち、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれかである場合には、符号列“000 100 100”,“000 100 000”,“010 100 100”,“010 100 000”がそれぞれ出力される。ステップS55で出力された情報は図９のステップS153で利用され、ステップS56で変換された符号列はステップS154で選択、出力される。
【０１２０】
ステップS54において、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれとも一致しないと判定された場合には、ステップS57において変換パターン検出部71は、入力されたデータがデータパターン（0011），（0010），（0001）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS58において変換パターン検出部71は、４データ／６チャネルビットの変換パターン決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。ステップS59において変換テーブル72Bは、４データを６チャネルビットに変換し、変換パターン決定部52に出力する。すなわち、入力されたデータがデータパターン（0011）と一致する場合には符号列“010 100”が出力され、入力データがデータパターン（0010）と一致する場合には符号列“010 000”が出力され、入力データがデータパターン（0001）と一致する場合には符号列“000 100”が出力される。ステップS58で出力された情報は図９のステップS155で利用され、ステップS59で変換された符号列はステップS156で選択、出力される。
【０１２１】
ステップS57において、入力されたデータがデータパターン（0011），（0010），（0001）のいずれとも一致しないと判定された場合には、ステップS60において変換パターン検出部71は、入力されたデータがデータパターン（11），（10），（01）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS61において変換パターン検出部71は、２データ／３チャネルビットの変換パターン決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。この情報は、図９のステップS157,S158で利用される。
【０１２２】
ステップS62において、変換パターン検出部71は、入力された２データはデータパターン（11）と一致するかを判定する。入力されたデータがデータパターン（11）と一致する場合には、ステップS63において変換パターン検出部71は、不確定パターン識別情報をセレクタ73と変換パターン決定部52に出力する。不確定パターン識別情報は、後述する図６のステップS82または図９のステップS158で利用される。
【０１２３】
ステップS62において、入力されたデータがデータパターン（11）と一致しないと判定された場合においては、ステップS63の処理はスキップされる。ステップS63の処理の後、またはステップS62でデータがデータパターン（11）と一致しないと判定された場合には、ステップS64において、変換テーブル72Aは、２データ／３チャネルビット処理を実行する。この２データ／３チャネルビット処理の詳細は図６のフローチャートに示されている。
【０１２４】
なお、偶奇性保存違反パターン（特定規則変換パターン）であるデータパターン(01110111)は、ステップS51,S54,S57の判定ステップにおけるデータパターンと一致しないので、結局、ステップS60においてYesと判定され、ステップS64で、データパターン(01),(11),(01),(11)として個別に変換される。
【０１２５】
次に、図６のフローチャートを参照して、図５のステップS64における２データ／３チャネルビット処理の詳細について説明する。
【０１２６】
ステップS81において、変換テーブル72Aは、２データを３チャネルビットに変換してセレクタ73に出力する。すなわち、変換テーブル72Aは、入力されたデータがデータパターン（11）と一致する場合には符号列“*0*”を出力し、入力されたデータがデータパターン（10）と一致する場合には符号語“001”を出力し、入力されたデータがデータパターン（01）と一致する場合には符号語“010”を出力する。
【０１２７】
ステップS82において、不確定ビット決定部74は、不確定パターン識別情報を取得したかを判定する。不確定パターン識別情報（図５のステップS63で出力される）が変換パターン検出部71より取得されてない場合には、ステップS83においてセレクタ73は、３チャネルビットを変換パターン決定部52に出力する処理を実行する。具体的には、変換テーブル72Aより入力されたチャネルビット“001”,“010”が変換パターン決定部52に出力される。ステップS83で出力された符号列は、図９のステップS160で選択、出力される。
【０１２８】
これに対して、ステップS82において、不確定パターン識別情報が変換パターン検出部71より取得されたと判定された場合、ステップS84において、セレクタ73は３チャネルビット(“*0*”)を不確定ビット決定部74に出力する。ステップS85において、不確定ビット決定部74は直前符号フラグはonかを判定する。この直前符号フラグは、後述する図７のステップS103,S104の処理に基づき、直前符号検出部62から供給されている。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS86において不確定ビット決定部74は、不確定ビット“＊”を含む符号語“*0*”を“000”に確定し、符号語“000”を変換パターン決定部52に出力する。これに対して、直前符号フラグがonではない（offである）場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS87において不確定ビット決定部74は、符号語“*0*”を“101”に確定し、符号語“101”を変換パターン決定部52に出力する。ステップS86，S87で出力された符号列は、図９のステップS159で選択、出力される。
【０１２９】
次に、図７と図８のフローチャートを参照して、直前符号検出部62と総合検出部63の処理について説明する。
【０１３０】
最初に、図７のフローチャートを参照して、直前符号検出部62の直前符号検出処理について説明する。
【０１３１】
ステップS101において、直前符号検出部62は、データに同期パターンが直前に挿入されている場合は、挿入パターンの最後のチャネルビットを直前の符号語列の１チャネルビットとする。すなわち、直前符号検出部62は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されたかを判定し、挿入されている場合には、次のステップS102の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。
【０１３２】
ステップS102において、直前符号検出部62は、変換パターン決定部52により暫定的に決定された符号列より、次の変換処理の直前の符号列の１チャネルビットは“１”かを判定する。直前の符号列の１チャネルビットが“１”である場合には、ステップ103において直前符号検出部62は、直前符号フラグonを出力する。これに対して、ステップS102において、直前の符号列の１チャネルビットが“１”ではないと判定された場合（“0”であると判定された場合）、ステップS104において、直前符号検出部62は直前符号フラグoffを出力する。この直前符号フラグは、不確定ビット決定部74に出力され、図６のステップS85で利用される。
【０１３３】
次に、図８のフローチャートを参照して、総合検出部63による最小ラン連続制限総合検出処理について説明する。
【０１３４】
ステップS121において、総合検出部63は、データに同期パターンが直前に挿入されている場合は、挿入パターンの最後の１チャネルビットを直前の符号語列の１チャネルビットとする。すなわち、総合検出部63は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されたかを判定し、挿入されている場合には、次のステップS122の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。
【０１３５】
ステップS122において、総合検出部63は、変換パターン決定部52により決定された符号列より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列の１ャネルビットが“１”である場合には、ステップS123において、総合検出部63は、最小ラン連続制限総合フラグonを出力する。ステップS122において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS124において、総合検出部63は、最小ラン連続制限総合フラグoffを出力する。この最小ラン連続制限総合フラグは特定規則変換パターン検出部54に出力され、図12のステップS243で利用される。
【０１３６】
なお、本実施の形態においては、図７と図８は処理が同一であるので、共通にしても良いが、これ以外の変換テーブルが用いられる場合は、図７と図８は、その変換テーブルに対応した、それぞれの検出処理を個別に行うこととなる。
【０１３７】
次に、図９のフローチャートを参照して、図４のステップS4における変換パターン決定処理の詳細について説明する。
【０１３８】
ステップS151において変換パターン決定部52は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS52で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS152において変換パターン決定部52は、８データ／12チャネルビットの変換出力を選択、出力する。すなわち、図５のステップS53で変換されたチャネルビットが選択、出力されることになる。
【０１３９】
ステップS151において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS153において変換パターン決定部52は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS55で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS154において変換パターン決定部52は、６データ／９チャネルビットの変換出力を選択、出力する。すなわち、図５のステップS56で出力されたデータが選択、出力されることになる。
【０１４０】
ステップS153において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS155において変換パターン決定部52は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS58で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS156において変換パターン決定部52は、４データ／６チャネルビットの変換出力を選択、出力する。すなわち、図５のステップS59で変換されたチャネルビットが選択、出力されることになる。
【０１４１】
ステップS155において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS157において変換パターン決定部52は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部71より受信したかを判定する。この情報は、図５のステップS61において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS158において変換パターン決定部52は、不確定パターン識別情報を取得したかを判定する。すなわち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。不確定パターン識別情報を取得したと判定された場合には、ステップS159において変換パターン決定部52は、不確定ビット決定部74が出力する３チャネルビットを選択し、出力する処理を実行する。すなわち、図６のステップS86,S87の処理で出力された符号列が選択、出力される。
【０１４２】
これに対して、ステップS158において、不確定パターン識別情報を取得していないと判定された場合、ステップS160において変換パターン決定部52は、セレクタ73の３チャネルビットを選択し、出力する。すなわち、この場合には、図６のステップS83で出力された符号列が選択、出力される。
【０１４３】
以上のようにして変換パターンが決定されると、決定されたチャネルビットに相当する分だけデータ列がシフトレジスタ42においてシフトされ、次のデータの変換パターン決定処理が実行されることになる。
【０１４４】
次に、図10のフローチャートを参照して、図４のステップS5における予想処理の詳細について説明する。
【０１４５】
ステップS181において、最小ラン連続制限パターン検出予想部112は、予想フラグをクリアする。すなわち、後述するステップS184で出力される予想フラグがクリアされる。ステップS182において、最小ラン連続制限パターン検出予想部112は、シフトレジスタ42より供給された符号が符号パターン“xxx 101 010 101”と一致するかを判定する。入力された符号が符号パターン“xxx 101 010 101”と一致する（符号が符号パターン“101 010 101”と４ビット目から一致する）場合には、ステップS183において、最小ラン連続制限パターン検出予想部112は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS184において、最小ラン連続制限パターン検出予想部112は、予想フラグonを最小ラン連続制限データ検出予想情報として変換パターン決定部52に出力する。このフラグは後述する図13のステップS253、図14のステップS272で利用される。
【０１４６】
ステップS182において、符号が符号パターン“xxx 101 010 101”と一致しないと判定された場合、またはステップS183において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS185において、最小ラン連続制限パターン検出予想部112は、予想フラグoffを出力する。この予想フラグoffは、次のチャネルビットが“010”ではない場合に発生されるので、表４の変換処理を行うことができる場合（変換処理を行うための１つの条件が満足される場合）であることを意味する。
【０１４７】
次に、図11のフローチャートを参照して、図４のステップS6の最小ラン連続制限パターン検出処理について説明する。
【０１４８】
ステップS201において、最小ラン連続制限パターン検出部111は、検出フラグをクリアする。すなわち、後述するステップS204で出力される最小ラン連続制限パターン検出フラグがクリアされる。ステップS202において、最小ラン連続制限パターン検出部111は、変換パターン決定部52より供給された符号が符号パターン“101 010 101”と一致するかを判定する。この符号パターン“101 010 101”は、データパターン(110111)の個別変換符号パターンである。符号が符号パターン“101 010 101”と一致する場合には、ステップS203において、最小ラン連続制限パターン検出部111は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS204において、最小ラン連続制限パターン検出部111は、最小ラン連続制限パターン検出フラグonを最小ラン連続制限パターン検出情報として、チャネルビット列変換部56に出力する。このフラグは後述する図14のステップS274で利用される。
【０１４９】
ステップS202において、入力された符号が符号パターン“101 010 101”と一致しないと判定された場合、並びにステップS203において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS205において、最小ラン連続制限パターン検出部111は、最小ラン連続制限データ検出フラグoffをチャネルビット列変換部56に出力する。
【０１５０】
次に図12のフローチャートを参照して、図４のステップS7における特定規則変換パターン検出処理について説明する。
【０１５１】
ステップS241において、特定規則変換パターン検出部54は、検出フラグをクリアする。即ち、後述するステップS244で出力される特定規則変換パターン検出フラグがクリアされる。ステップS242において、特定規則変換パターン検出部54は、符号が符号パターン“010 101 010 101”と一致するかを判定する。符号が符号パターン“010 101 010 101”と一致する場合、特定規則変換パターン検出部54は、ステップS243において、最小ラン連続制限総合フラグがonかを判定する。このフラグは図８のステップS123,S124の処理で総合検出部63により生成されたものである。最小ラン連続制限総合フラグがonである場合（直前の１チャネルビットが“１”である場合）には、ステップS244において、特定規則変換パターン検出部54は特定規則変換パターン検出フラグonを出力する。このフラグは図13のステップS252で利用される。
【０１５２】
符号列“010 101 010 101”は偶奇性保存違反個別変換符号パターンであり、偶奇性保存違反データパターン(01110111)が個別に２ビット単位で分割して変換された場合（データパターン（01），（11），（01），（11）として変換された場合）の符号列と一致する。また、最小ラン連続制限総合フラグのonは、直前のチャネルビットが“１”であることを意味するので、特定規則変換パターン検出フラグのonは、特定規則の変換パターンを構成する偶奇性保存違反データパターン(01110111)が変換された符号パターンである可能性があることを意味する。
【０１５３】
ステップS242において、符号が符号パターン“010 101 010 101”と一致しないと判定された場合、並びにステップS243において、最小ラン連続制限総合フラグがonではない（offである）と判定された場合（直前の１チャネルビットが“０”である場合）、ステップS245において、特定規則変換パターン検出部54は特定規則変換パターン検出フラグoffを出力する。
【０１５４】
次に、図13のフローチャートを参照して、図４のステップS8における特定規則変換パターン処理制御処理の詳細について説明する。
【０１５５】
ステップS251において、特定規則変換パターン処理制御部55は、特定規則変換パターン制御フラグをクリアする。即ち、後述するステップS257で出力される特定規則変換パターン制御フラグがクリアされる。ステップS252において特定規則変換パターン処理制御部55は、特定規則変換パターン検出フラグはonかを判定する（偶奇性保存違反個別変換符号パターンが検出されたかを判定する）。このフラグは図12のステップS244,S245で出力されたものである。特定規則変換パターン検出フラグがonである場合（符号が個別変換符号パターン“010 101 010 101”と一致し、かつ直前のチャネルビットが“１”である場合）、ステップS253において特定規則変換パターン処理制御部55は、予想フラグがonかを判定する。予想フラグがonではない（offである）場合（符号が符号パターン“xxx 101 010 101”と一致しないか、一致したとしても、次のチャネルビットが“010”でない場合）、ステップS254において特定規則変換パターン処理制御部55は、DSV制御ビット位置情報を符号単位で扱う。すなわち、特定規則変換パターン処理制御部55は、合成部41からのDSV制御ビット挿入位置情報に基づいて、いま処理対象とされている符号とDSV制御ビットに対応するチャネルビットを対応付けする。特定規則変換パターン検出フラグがonであり、かつ予想フラグがoffであることは、符号パターンへの変換処理を行うことができることを表す。
【０１５６】
ステップS255において特定規則変換パターン処理制御部55は、いま処理対象とされている符号が、DSV制御ビットが含まれているパターンかを判定する。すなわち、いま処理対象とされている符号に、DSV制御ビットに対応するチャネルビットが挿入されているかが判定される。DSV制御ビットに対応するチャネルビットが含まれていない場合（以下、簡単に、DSV制御ビットが含まれていない場合ともいう）、ステップS257において特定規則変換パターン処理制御部55は、特定規則変換パターン制御フラグonを出力する。
【０１５７】
これに対して、ステップS252において特定規則変換パターン検出フラグがoffであると判定された場合（符号が符号パターン“010 101 010 101”と一致しないか、一致したとしても、直前のチャネルビットが“０”である場合）、ステップS253において予想フラグがonであると判定された場合（符号が符号パターン“xxx 101 010 101”と一致し、かつ次のチャネルビットが“010”である場合）、並びにステップS255においていま処理対象とされている符号はDSV制御ビットが含まれているパターンであると判定された場合、ステップS256において特定規則変換パターン処理制御部55は、特定規則変換パターン制御フラグoffを出力する。
【０１５８】
図14を参照して後述するように、特定規則変換パターン制御フラグがonである場合、図５のステップS64で変換された偶奇性保存違反個別変換符号パターン“010 101 010 101”は、偶奇性保存違反変換符号パターン“010 000 000 101”に変換される（図14のステップS271,S272）。これに対して、特定規則変換パターン制御フラグがoffである場合、偶奇性保存違反個別変換符号パターンは偶奇性保存違反変換符号パターンに変換されず（図14のステップS272の処理は実行されず）、偶奇性保存違反個別変換符号パターンがそのまま出力される（図14のステップS274以降の処理が実行される）。すなわち、特定規則変換パターン制御フラグは、特定規則変換パターンによる変換処理を許可するかどうかを規定する許可フラグとして機能する。
【０１５９】
次に、図14のフローチャートを参照して、図４のステップS9におけるチャネルビット列変換処理の詳細について説明する。
【０１６０】
ステップS271において、チャネルビット列変換部56は、特定規則変換パターン制御フラグはonかを判定する。特定規則変換パターン制御フラグは図13のステップS256,S257で特定規則変換パターン処理制御部55により出力されたものである。特定規則変換パターン制御フラグがonである場合、特定規則変換パターンにはDSV制御ビットは含まれていない(図13のステップS255,S257)ので、特定規則変換パターンを使用(採用)したとしても、DSV制御が困難になることはない。そこでステップS272においてチャネルビット列変換部56は、偶奇性保存違反個別変換符号パターン“010 101 010 101”を、偶奇性保存違反符号パターン（特定規則変換パターン）“010 000 000 101”に変換する。そして、ステップS273において、チャネルビット列変換部56は、ステップS272で変換した符号パターン“010 000 000 101”を出力する。
【０１６１】
また、ステップS271において、特定規則変換パターン制御フラグがonではない（offである）と判定された場合（特定規則変換パターンにDSV制御ビットが含まれる場合）、ステップS274においてチャネルビット列変換部56は、最小ラン連続制限パターン検出フラグがonかを判定する。この検出フラグは、図11のステップS204,S205で出力されたものである。最小ラン連続制限パターン検出フラグがonである場合（符号列は“101 010 101”であり、かつ、次の３チャネルビットが“010”である場合）には、ステップS275においてチャネルビット列変換部56は、データパターン(110111)の個別変換符号パターン“101 010 101”をデータパターン(110111)に対応する符号パターン“001 000 000”に変換する。そして、ステップS276において、チャネルビット列変換部56は、ステップS275で変換した符号パターン“001 000 000”を出力する。
【０１６２】
ステップS274において最小ラン連続制限パターン検出フラグがonではない（offである）と判定された場合（符号列は“101 010 101”と一致しないか、一致したとしても次の３チャネルビットが“010”ではない場合）、ステップS277においてチャネルビット列変換部56は、入力されたチャネルビット列をそのまま出力する。すなわち、この場合においては、変換パターン決定部52で決定された変換パターンがそのまま符号列として出力される。
【０１６３】
以上のようにして変換パターンが決定されると、決定されたチャネルビットが送られ、次の処理が行われる。また、ステップS277において、入力されたチャネルビット列がそのまま出力された場合は、基本処理単位である３チャネルビットが送られ、次の処理が行われる。
【０１６４】
以上のようにして、表３に基づく変調処理を行うことによって、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位を減らすとともに、復調時のエラー伝播の少ない変換テーブルを与えてあるので、より安定したシステムを実現することができる。
【０１６５】
特定規則変換パターン処理制御部55ではこのほか、外部からの制御信号に対応させ、特定規則変換パターン制御フラグを常にオン（変換処理許可）として変換パターンを決定させることもできる。これは、例えば入力データのランダム性を生かして、多少のDSV制御の性能低下を許容するという設定である。あるいは、低域抑圧を必要としないシステムであれば、常に特定規則変換パターン制御フラグがオンであっても良いことになる。このとき、発生された記録符号列は、最小ランの連続が最大で５回までに制限された出力となり、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位をさらに減らし、より安定したシステムを実現することができる。
【０１６６】
また、表３以外の変換テーブルにおいても、特定規則変換パターンに対して、特定規則変換パターン処理制御部55によって、DSV制御を保証することが可能となるので、選択するパターンを広く選ぶことができる。
【０１６７】
図15は本発明の変調装置の他の実施の形態の構成を表している。この変調装置１の基本的構成は、図１乃至図３に示した場合と同様であるが、図15の実施の形態においては、図３の実施の形態の構成の他に、置換パターン処理制御部121が設けられている。
【０１６８】
置換パターン処理制御部121は、特定規則変換パターン処理制御部55が出力する特定規則変換パターン処理制御情報、最小ラン連続制限パターン検出予想部112が出力する最小ラン連続制限パターン検出予想情報、並びに最小ラン連続制限パターン検出部111が出力する最小ラン連続制限パターン検出情報に基づいて、置換パターン処理制御情報を生成し、チャネルビット列変換部56に出力している。その他の構成は、図３における場合と同様である。
【０１６９】
次に、図15の変調装置１の記録処理(変調処理)について、図16のフローチャートを参照して説明する。
【０１７０】
図16のステップS401乃至S413の記録処理は、図４のステップS1乃至S12の記録処理と基本的に同様の処理である。ただし、図16においては、ステップS408の特定規則変換パターン処理制御処理とステップS410のチャネルビット列変換処理の間に、ステップS409の置換パターン処理制御処理が挿入されているほか、ステップS410のチャネルビット列変換処理が、図４のステップS9における場合と異なっている。
【０１７１】
すなわち、ステップS403の変換パターン検出処理、ステップS404の変換パターン決定処理、ステップS405の予想処理、ステップS406の最小ラン連続制限パターン検出処理、ステップS407の特定規則変換パターン検出処理、およびステップS408の特定規則変換パターン処理制御処理は、図４のステップS3（図５）の変換パターン検出処理、ステップS4（図９）の変換パターン決定処理、ステップS5（図10）の予想処理、ステップS6（図11）の最小ラン連続制限パターン検出処理、ステップS7（図12）の特定規則変換パターン検出処理、およびステップS8（図13）の特定規則変換パターン処理制御処理、と同様であるのでその説明を援用し、具体的な説明は繰り返しになるので省略する。また、直前符号検出部62と総合検出部63の処理も、図７または図８に示される場合と同様である。
【０１７２】
ステップS409の置換パターン処理制御処理と、ステップS9（図14）と異なるステップS410のチャネルビット列変換処理について、図17または図18を参照して以下に説明する。
【０１７３】
最初に図17を参照して、ステップS409の置換パターン処理制御処理の詳細について説明する。
【０１７４】
ステップS451において置換パターン処理制御部151は、所定間隔でカウントをクリアする（count=0）。すなわち、後のステップS453でインクリメントされる変数countが初期化される。この処理は例えば、誤り訂正の単位であるECC（Error-Correcting Code）ブロック毎に行われる。ステップS452において、置換パターン処理制御部121は、特定規則変換パターン制御フラグはonかを判定する。このフラグは図13のステップS256，S257で出力されたものである。特定規則変換パターン制御フラグがonである場合（特定規則変換パターン検出フラグがonであり、かつ予想フラグがonで無く、さらにDSV制御ビットが含まれていない場合）には、ステップS453において、置換パターン処理制御部121は、変数countを１だけインクリメントする（count=count+1）。
【０１７５】
この変数countは、特定規則変換パターン検出フラグがonであり（符号が符号パターン“010 101 010 101”と一致し、かつ直前のチャネルビットが“１”であり）、かつ予想フラグがoffであり（符号が符号パターン“xxx 101 010 101”と一致しないか、または一致したとしても、次のチャネルビットが“010”でない）、さらに、データパターン(01110111)部分にDSV制御ビットが含まれていない状態が発生した回数、すなわち、特定規則変換パターンを使用した変換の回数（特定規則変換パターンの使用頻度）を表す。
【０１７６】
次にステップS454において、置換パターン処理制御部121は、変数countが基準回数以上かを判定する。変数countがあらかじめ定められている基準回数より小さい場合、ステップS456において、置換パターン処理制御部121は、置換パターン制御フラグonを出力する。
【０１７７】
これに対して、ステップS452において、特定規則変換パターン制御フラグがonでない（offである）と判定された場合（直前のチャネルビット及び符号パターンが“1”＋“010 101 010 101”と一致しないか、あるいは一致してもさらに“xxx 101 010 101”＋“010”であるか、あるいはDSV制御ビットが含まれている場合）、またはステップS454でカウント値countが基準回数以上であると判定された場合、ステップS455において置換パターン処理制御部121は、置換パターン制御フラグoffを出力する。
【０１７８】
以上の処理から明らかなように、置換パターン制御フラグのonは、特定規則変換パターンを使用した変換の回数が基準回数に達していないことを表しており、置換パターン制御フラグのoffは、特定規則変換パターンを使用した変換の回数が基準回数に達していることを表している。
【０１７９】
なお、図17の処理は、チャネルビット列変換部56で行うようにしてもよい。即ち、チャネルビット列変換部56内に、カウント値countを内蔵し、置換パターン制御を行う様にすることも出来る。
【０１８０】
図18を参照して後述するように、置換パターン制御フラグがonである場合、ステップS483において、個別変換符号パターン“010 101 010 101”から、特定規則変換パターン(偶奇性保存違反符号パターン)“010 000 000 101”への変換が選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグがoffである場合、上記“010 000 000 101”への変換は選択されず、データパターン(01110111)を個別に変換した符号パターン（データパターン(01),(11),(01),(11)として変換した符号パターン）が選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。
【０１８１】
表２の変換テーブルに対応した復調装置（従来の装置）によって復調できない部分の変換結果は、表２の変換テーブルに対応した復調装置（従来の装置）で復調すると復調エラーとなる。そこで、図17のステップS454における、カウント値(count)と比較される基準回数を、例えばECCブロックにおいて発生した誤りを訂正することが可能な範囲内の所定の値に予め定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。
【０１８２】
なお、ECCブロックにおいて発生した誤りを訂正することが可能な範囲の最大値に基準回数を設定すると、通常発生するエラーが重なった場合に訂正不能になるおそれがある。そこで、訂正可能な範囲の最大値の、例えば50％の値に基準回数を設定するようにして、余裕を与えるのが好ましい。
【０１８３】
次に、図18のフローチャートを参照して、図16のステップS410におけるチャネルビット列変換処理の詳細について説明する。
【０１８４】
ステップS481において、チャネルビット列変換部56は、特定規則変換パターン制御フラグはonかを判定する。特定規則変換パターン制御フラグは図13のステップS256,S257で特定規則変換パターン処理制御部55により出力されたものである。特定規則変換パターン制御フラグがonである場合、特定規則変換パターンにはDSV制御ビットは含まれていない(図13のステップS255,S257)ので、特定規則変換パターンを使用(採用)したとしても、DSV制御が困難になることはない。
【０１８５】
特定規則変換パターン制御フラグがonである場合、ステップS482においてチャネルビット列変換部56は、置換パターン制御フラグはonかを判定する。このフラグは図17のステップS455,S456で置換パターン処理制御部121により出力されたものである。置換パターン制御フラグがonである場合（カウント値countが基準回数より小さい場合）、ステップS483において、チャネルビット列変換部56は、図５のステップS64で個別に変換されたデータパターン(01110111)の個別変換符号パターン“010 101 010 101”を、特定規則変換パターン(偶奇性保存違反符号パターン)“010 000 000 101”に変換し、ステップS484で、その符号パターン“010 000 000 101”を出力する。一方、置換パターン制御フラグがoffである場合（カウント値(count)が基準回数以上である場合）、ステップS483,S484の処理は実行されない。
【０１８６】
また、特定規則変換パターン制御フラグがoffである場合、特定規則変換パターンにはDSV制御ビットが含まれているので、特定規則変換パターンを使用(採用)すると、DSV制御が困難になる場合が発生する。従ってその場合、ステップS483,S484の処理は実行されない。
【０１８７】
特定規則変換パターンは表３のテーブルにおいて存在しており、再生互換性を与える表２の従来のテーブルには無い。従って、特定規則変換パターンが使用された符号列を、表２により変調された符号列を復調する従来の復調装置で復調を行った場合は、その部分が再生誤り（エラー）となる。即ち再生互換性が確保されていない。
【０１８８】
そこで、図17のS454における、カウント値(count)と比較される基準回数を、例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値にあらかじめ定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、あらかじめ定めた基準回数以内の変換回数であれば、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。
【０１８９】
すなわち、ステップS481において特定規則変換パターン制御フラグがoffであると判定された場合（特定規則変換パターンにDSV制御ビットが含まれる場合）、またはステップS482で置換パターン制御フラグがoffであると判定された場合（再生互換性が確保できない場合）、ステップS485においてチャネルビット列変換部56は、最小ラン連続制限パターン検出フラグがonかを判定する。この最小ラン連続制限パターン検出フラグは、図11のステップS204で出力されたものである。ステップS485において、最小ラン連続制限パターン検出フラグがonであると判定された場合（符号が符号パターン“101 010 101”と一致し、かつ次のチャネルビットが“010”である場合）、ステップS486においてチャネルビット列変換部56は、図５のステップS64で個別に変換されたデータパターン(110111)の個別変換符号パターン“101 010 101”を、データパターン(110111)に対応する符号パターン“001 000 000”に変換し、ステップS487で、その符号パターン“001 000 000”を出力する。
【０１９０】
ステップS485において、最小ラン連続制限パターン検出フラグがoffであると判定された場合（符号が符号パターン“101 010 101”と一致しないか、一致したとしても、次のチャネルビットが“010”でない場合）、ステップS488においてチャネルビット列変換部56は、入力されたチャネルビット列をそのまま出力する。
【０１９１】
以上のようにして変換パターンが決定されると、決定されたチャネルビットが送られ、次の処理が行われる。また、ステップS488において、入力されたチャネルビット列がそのまま出力された場合は、基本処理単位である3チャネルビットが送られ、次の処理が行われる。
【０１９２】
図15の実施の形態の変形例として、直前符号検出部62からの出力をチャネルビット列変換部56へ送り、不確定ビット決定部74の処理を、チャネルビット列変換部56で行う構成としても良い。さらに、特定規則変換パターン検出部54へ送られている総合検出部63からの出力を、チャネルビット列変換部56へ送り、特定規則変換パターン検出部54で判定した、直前に決定された、変換パターンあるいは同期パターンの最終符号語が、“１”であるか（pre1）の処理を、チャネルビット列変換部56で行う構成としても良い。このように、図15の各検出部での検出動作と、変換パターン決定部53での決定動作を移動させることでも、同様の結果を得る構成とすることができる。
【０１９３】
以上のようにして、基本構成を1,7PP符号と同様とし、即ち、最小ランｄ＝１と最大ランｋ＝７、及び変換率(m:n)=(2:3)であり、データ列内の所定の位置に１ビットのDSV制御ビットを挿入することで効率良くDSV制御を行い、さらに、所定の識別ビットを持った、同期パターンが挿入された場合においても、最小ランの連続する回数を制限し、記録再生時のエラー伝搬特性を改善するような変換テーブルと変調装置を実現することができる。
【０１９４】
また、図３の様な構成とすることによって、表３のように、偶奇性保存違反パターンが含まれたテーブルであっても、DSV制御ビットが挿入される位置において、偶奇性保存違反パターンによる変換を行わないようにできる。従って、確実なDSV制御を行うことができる。
【０１９５】
さらにまた、図15の様な構成とすることによって、所定のECCブロックの間隔内において、表４の変換が行われた回数をカウントしておき、基準回数までは、フラグをオン（許可）とし、基準回数以上になったらフラグをオフ（禁止）にすることができる。従って、表４にある置換パターンの行われた頻度を、表２と再生互換性が与えられるように管理することができる。
【０１９６】
すなわち、表３に基づく変調処理を行うことによって、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位を減らし、確実にDSV制御を行うことで、より安定したシステムを与えることができるとともに、さらに、表３に基づく復調装置だけでなく、表２に基づく復調装置を用いても復調を行えるようにすることができるので、例えば表２のテーブルを含むフォーマットを持った、既に製品化された復調装置においても、本実施の形態によって表３のテーブルを含むフォーマットを用いて記録された符号列を、再生することが可能となる。
【０１９７】
表３における不確定符号＄,＊は、テーブルに対して所望の条件を満たすために、直前の符号だけではなく、直後の符号も用いて決定してもよい。
【０１９８】
また、図15の置換パターン処理制御処理において、表４の変換パターンはここでは１つとしたが、これ以外のテーブルで例えば２つである場合も同様に、両者の変換回数をカウントしておき、その合計と基準回数とを比較すればよい。さらにまたこの場合、２つの変換パターンの使用禁止に異なる重みをつけたり、片方を全て禁止したりしてもよい。
【０１９９】
このほか、表３のテーブルを内蔵した変調装置で、表３または表２のフォーマットに基づいた符号語列を外部からの制御信号に基づいて切り替えて出力することができる。例えば、図15の置換パターン処理制御部121には、図示しない外部からの制御信号に基づき、置換パターンに対する変換処理を禁止または許可する情報を出力させる。こうすることによって、外部から禁止が指令された場合、チャネルビット列変換部56では、所定の置換処理が禁止されることとなり、チャネルビット列変換部56からの出力は、表２のテーブルに基づいた符号語列とすることができる。
【０２００】
以上においては、表３のテーブルに基づいてデータを変調する場合について説明したが、次に、表３のうち、表４に記載されている部分を表８に示されるように構成したテーブル（表３のうち、表４に記載されている部分を表８に記載されている部分で置き換えたテーブル(以下、便宜上、このテーブルを表３(8)のテーブルと称する)）を用いて変調する場合について、図19乃至図26を参照して説明する。
【０２０１】
この場合、変調装置１の構成は図15に示される場合と同様である。
【０２０２】
表３(8)を用いて変調する場合の記録処理は、図19のフローチャートに示されるようになる。図19のステップS601乃至S613の処理は、図16のステップS401乃至S413の処理と基本的に同様の処理である。ただし、ステップS605乃至S610のサブルーチン内の処理が、図16におけるステップS405乃至S410のサブルーチン内の処理と異なっている。以下においては、異なる処理についてのみ説明する。
【０２０３】
この場合における直前符号検出部62による直前符号検出処理は図７に示される場合と同様であるが、総合検出部63による最小ラン連続制限総合検出処理は図８における場合と異なっている。そこで、最初に、図20のフローチャートを参照して、総合検出部63による最小ラン連続制限総合検出処理について説明する。
【０２０４】
ステップS631において、総合検出部63は、同期パターンが直前に挿入されている場合は、挿入パターンの最後の３チャネルビットを直前の符号語列の３チャネルビットとする。即ち、総合検出部63は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されたかを判定し、挿入されている場合には、次のステップS632の判定における直前の符号語列の３チャネルビットとして、挿入パターン（同期パターン）の最後の３チャネルビットを選択する。
【０２０５】
ステップS632において、総合検出部63は、変換パターン決定部52からの符号列情報より、次の変換処理の直前の符号語列の３チャネルビットは“010”かを判定する。直前の符号語列の３チャネルビットが“010”である場合には、ステップS633において、総合検出部63は、最小ラン連続制限総合フラグ(1)onを出力する。ステップS632において、直前の符号語列の３チャネルビットが“010”ではないと判定された場合（“000”,“101”,“001”である場合）、ステップS634において、総合検出部63は、最小ラン連続制限総合フラグ(1)offを出力する。最小ラン連続制限総合フラグ(1)は、図26のステップS784で利用される。
【０２０６】
ステップS635において、総合検出部63は、変換パターン決定部52からの符号列情報より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列の１ャネルビットが“１”である場合には、ステップS636において、総合検出部63は、最小ラン連続制限総合フラグ(2)onを出力する。ステップS635において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS637において、総合検出部63は、最小ラン連続制限総合フラグ(2)offを出力する。この最小ラン連続制限総合フラグ(2)は特定規則変換パターン検出部54に出力され、図23のステップS703で利用される。
【０２０７】
次に、図21のフローチャートを参照して、図19のステップS605における予想処理の詳細について説明する。
【０２０８】
ステップS651において、最小ラン連続制限パターン検出予想部112は、予想フラグをクリアする。即ち、後述するステップS654,S657で出力される予想フラグ(C7),(C4)がクリアされる。ステップS652において、最小ラン連続制限パターン検出予想部112は、変換パターン決定部52より供給された符号が符号パターン“xxx xxx 101 010 101”と一致するかを判定する。入力された符号が符号パターン“xxx xxx 101 010 101”と一致する（符号が符号パターン“101 010 101”と７ビット目から一致する）場合には、ステップS653において、最小ラン連続制限パターン検出予想部112は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS654において、最小ラン連続制限パターン検出予想部112は、予想フラグ(C7)onを置換パターン処理制御部121に出力する。このフラグは後述する図25のステップS753で利用される。
【０２０９】
ステップS652において、符号が符号パターン“xxx xxx 101 010 101”と一致しないと判定された場合、ステップS655において、最小ラン連続制限パターン検出予想部112は、符号が符号パターン“xxx 101 010 101”と一致するかを判定する。入力された符号が符号パターン“xxx 101 010 101”と一致する（符号が符号パターン“101 010 101”と４ビット目から一致する）場合には、ステップS656において、最小ラン連続制限パターン検出予想部112は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS657において、最小ラン連続制限パターン検出予想部112は、予想フラグ(C4)onを最小ラン連続制限データ検出予想情報として特定規則変換パターン処理制御部55に出力する。このフラグは後述する図24のステップS723で利用される。
【０２１０】
ステップS653において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS655において、符号が符号パターン“xxx 101 010 101”と一致しないと判定された場合、またはステップS656において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS658において、最小ラン連続制限パターン検出予想部112は、予想フラグoffを出力する。この予想フラグoffは、ステップS654で生成される予想フラグ(C7)のoffを意味するとともに、ステップS657で生成される予想フラグ(C4)のoffをも意味する。
【０２１１】
次に、図22のフローチャートを参照して、図19のステップS606の最小ラン連続制限パターン検出処理について説明する。
【０２１２】
ステップS681において、最小ラン連続制限パターン検出部111は、検出フラグをクリアする。即ち、後述するステップS683,S686で出力される最小ラン連続制限パターン検出フラグ15,12がクリアされる。ステップS682において、最小ラン連続制限パターン検出部111は、変換パターン決定部52より供給された符号が符号パターン“001 010 101 010 101”と一致するかを判定する。この符号パターン“001 010 101 010 101”は、データパターン(1001110111)を個別に符号パターンに変換した場合（データパターン(10),(01),(11),(01),(11)として符号パターンに変換した場合）に生成される個別変換符号パターンである。入力された符号が符号パターン“001 010 101 010 101”と一致する場合には、ステップS683において、最小ラン連続制限パターン検出部111は、最小ラン連続制限パターン検出フラグ15onを最小ラン連続制限パターン検出情報として、置換パターン処理制御部121に出力する。このフラグのonは、データパターン(1001110111)が変換された符号パターンである可能性があることを意味する。このフラグは、後述する図25のステップS752で利用される。
【０２１３】
ステップS682において、符号が符号パターン“001 010 101 010 101”と一致しないと判定された場合、ステップS684において、最小ラン連続制限パターン検出部111は、符号が符号パターン“101 010 101”と一致するかを判定する。この符号パターン“101 010 101”は、データパターン(110111)を個別に符号パターンに変換した場合（データパターン(11),(01),(11)として符号パターンに変換した場合）に生成される個別変換符号パターンである。入力された符号が符号パターン“101 010 101”と一致する場合には、ステップS685において、最小ラン連続制限パターン検出部111は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS686において、最小ラン連続制限パターン検出部111は、最小ラン連続制限パターン検出フラグ12onを最小ラン連続制限パターン検出情報として、チャネルビット列変換部56に出力する。このフラグのonは、データパターン(110111)が変換された符号パターンであることを意味する。このフラグは後述する図26のステップS792で利用される。
【０２１４】
ステップS684において、入力された符号が符号パターン“101 010 101”と一致しないと判定された場合、並びにステップS685において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS687において、最小ラン連続制限パターン検出部111は、最小ラン連続制限データ検出フラグoffを置換パターン処理制御部121とチャネルビット列変換部56に出力する。この最小ラン連続制限データ検出フラグのoffは、最小ラン連続制限パターン検出フラグ15がoffであることを意味するとともに、最小ラン連続制限パターン検出フラグ12がoffであることを意味する。
【０２１５】
図19のステップS607の特定規則変換パターン検出処理の詳細は図23に示されるようになる。このステップS701乃至S705の処理は、基本的に図12のステップS241乃至S245における場合と同様の処理である。ただ、図12のステップS253において、最小ラン連続制限総合フラグはonかが判定されるのに対して、対応する図23のステップS703では、最小ラン連続制限総合フラグ(2)はonかが判定される。この最小ラン連続制限総合フラグ(2)は、図20のステップS636において生成されたものであり、図８のステップS123で生成された最小ラン連続制限総合フラグと実質的に同じ意味を有するフラグである。従って、図23のステップS701乃至S705の処理は、図12のステップS241乃至S245の処理と実質的に同じ処理であるから、その説明は省略する。
【０２１６】
図19のステップS608の特定規則変換パターン処理制御処理の詳細は図24に示されるようになる。このステップS721乃至S727の処理は、基本的に図13のステップS251乃至S257における場合と同様の処理である。ただ、図13のステップS253において、予想フラグはonかが判定されるのに対して、対応する図24のステップS723では、予想フラグ（C4）はonかが判定される。この予想フラグ（C4）は、図21のステップS657において生成されたものであり、図10のステップS184で生成された予想フラグと実質的に同じ意味を有するフラグである。従って、図24のステップS721乃至S727の処理は、図13のステップS251乃至S257の処理と実質的に同じ処理であるから、その説明は省略する。
【０２１７】
次に、図25を参照して、図19のステップS609の置換パターン処理制御処理について説明する。ステップS751において、置換パターン処理制御部121は、所定間隔でカウント（count1,count2）をクリアする。即ち後述するステップS754,S759で使用される変数count1,count2が、ここで初期化される。この処理は例えば、符号列の誤りの訂正の単位であるECC（Error-Correcting Code）ブロック毎に行われる。
【０２１８】
ステップS752において、置換パターン処理制御部121は、最少ラン連続制限パターン検出フラグ15はonかを判定する。このフラグは図22のステップS683,S687で出力されたものである。最少ラン連続制限パターン検出フラグ15がonである場合（符号がデータパターン（1001110111）の個別変換符号パターン“001 010 101 010 101”と一致する場合）、ステップS753において、置換パターン処理制御部121は、予想フラグ(C7)がonかを判定する。このフラグは図21のステップS654,S658で出力されたものである。
【０２１９】
予想フラグ(C7)がonではない（offである）場合（符号が符号パターン“xxx xxx 101 010 101”と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS754において、置換パターン処理制御部121は、変数count1を１だけインクリメントする（count1 = count1+1）。ステップS755において、置換パターン処理制御部121は、(count1 ＋ count2)が基準回数以上かを判定する。カウント値(count1 ＋ count2)が予め定められている基準回数(基準値)より小さい場合、ステップS757において置換パターン処理制御部121は、置換パターン制御フラグ(1)をonする。これに対して、カウント値(count1 ＋ count2)が基準回数以上である場合、ステップS752において最少ラン連続制限パターン検出フラグ15がoffであると判定された場合、並びにステップS753で予想フラグ(C7)がonであると判定された場合、ステップS756において置換パターン処理制御部121は、置換パターン制御フラグ(1)をoffする。置換パターン制御フラグ(1)は、後述する図26のステップS781で利用される。
【０２２０】
さらに、ステップS756,S757の処理の後、ステップS758において、置換パターン処理制御部121は、特定規則変換パターン制御フラグはonかを判定する。このフラグは図24のステップS727,S726で出力されたものである。特定規則変換パターン制御フラグがonである場合（符号が個別変換符号パターン“010 101 010 101”と一致し、かつ直前の符号が“１”である場合であって、予想フラグ（C4）がoffであり、さらにDSV制御ビットが含まれていないパターンである場合）、ステップS759において、置換パターン処理制御部121は、変数count2を１だけインクリメントする（count2 = count2+1）。ステップS760において、置換パターン処理制御部121は、(count1 ＋ count2)が基準回数以上かを判定する。カウント値(count1 ＋ count2)が基準回数（基準値）より小さい場合、ステップS762において置換パターン処理制御部121は、置換パターン制御フラグ(2)onを出力する。これに対して、カウント値(count1 ＋ count2)が基準値以上である場合、並びにステップS758において特定規則変換パターン制御フラグがoffであると判定された場合、ステップS761において置換パターン処理制御部121は、置換パターン制御フラグ(2)offを出力する。置換パターン制御フラグ(2)は、後述する図26のステップS789で利用される。
【０２２１】
変数count1は、例えばECCブロック内において、最少ラン連続制限パターン検出フラグ15がonであり、かつ予想フラグ(C7)がoffである状態が発生した場合の回数、即ちデータパターン(1001110111)が対応する符号パターン“$0$ 010 000 000 101”に変換することができる回数（使用頻度）を表す。count2は、特定規則変換パターン制御フラグがonである場合の回数、即ち、偶奇性保存違反データパターン(01110111)が、対応する偶奇性保存違反符号パターン“010 000 000 101”に変換することができる回数（使用頻度）を表す。カウント値(count1 ＋count2)は結局、表８の変換テーブルによるパターン変換を行うことができる回数を示している。
【０２２２】
図26を参照して後述するように、置換パターン制御フラグ(1)（許可フラグ）がonである場合、ステップS782において、図９のステップS159,S160でデータパターン(1001110111)が変換された個別変換符号パターン“001 010 101 010 101”が、符号パターン“$0$ 010 000 000 101”に変換され、さらに不確定ビットを含む符号列“$0$”が確定された後、ステップS786,S788で符号パターン“101 010 000 000 101”,“000 010 000 000 101”が選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(1)（許可フラグ）がoffである場合、符号パターン“101 010 000 000 101”,“000 010 000 000 101”は選択されず、データパターン(1001110111)の個別変換符号パターン“001 010 101 010 101”がそのまま選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。
【０２２３】
同様に、置換パターン制御フラグ(2) （許可フラグ）がonである場合、図26のステップS790,S791において、図９のステップS159,S160で偶奇性保存違反データパターン(01110111)が変換された個別変換符号パターン“010 101 010 101”が、偶奇性保存違反符号パターン“010 000 000 101”に変換され、選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(2) （許可フラグ）がoffである場合、符号パターン“010 000 000 101”は選択されず、データパターン(01110111)の個別変換符号パターン“010 101 010 101”が選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。
【０２２４】
表２の変換テーブルに対応した復調装置（従来の装置）によって復調できない部分の変換結果は、復調エラーとなる。そこで、図25のステップS755およびS760における、カウント値(count1 ＋ count2)と比較される基準回数として、例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値に予め定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。
【０２２５】
次に、図26のフローチャートを参照して、図19のステップS610におけるチャネルビット列変換処理の詳細について説明する。
【０２２６】
ステップS781において、チャネルビット列変換部56は、置換パターン制御フラグ(1)がonかを判定する。このフラグは図25のステップS757,S756において置換パターン処理制御部121により生成されたものである。
【０２２７】
置換パターン制御フラグ(1)(許可フラグ)がonである場合（カウント値(count1+count2)が基準回数より小さい場合）、ステップS782においてチャネルビット列変換部56は、図９のステップS159,S160でデータパターン(1001110111)が変換された個別変換符号パターン“001 010 101 010 101”を、本来の符号パターン“$0$ 010 000 000 101”に変換する。
【０２２８】
そして、さらにステップS783において、チャネルビット列変換部56は直前符号フラグはonかを判定する。この直前符号フラグは、図７のステップS103,S104において出力されたものである。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS787においてチャネルビット列変換部56は、ステップS782で変換した符号列に含まれる不確定符号語“$0$”を“000”に設定する。ステップS788においてチャネルビット列変換部56は、符号列“000 010 000 000 101”を出力する。
【０２２９】
ステップS783において、直前符号フラグがonではない（offである）と判定された場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS784においてチャネルビット列変換部56は、最小ラン連続制限総合フラグ(1)がonかを判定する。この最小ラン連続制限総合フラグ(1)は、図20のステップS633,S634で出力されたものである。最小ラン連続制限総合フラグ(1)がonである場合（直前の符号語列の３チャネルビットが“010”である場合）には、直前符号フラグがonである場合と同様に、ステップS787,S788の処理が実行される。
【０２３０】
これに対して、最小ラン連続制限総合フラグ(1)がonではない（offである）と判定された場合（直前の符号語列の３チャネルビットが“010”ではない場合）、ステップS785においてチャネルビット列変換部56は、ステップS782で変換した不確定符号語“$0$”を“101”に変換する。そして、ステップS786においてチャネルビット列変換部56は符号列“101 010 000 000 101”を出力する。
【０２３１】
ステップS781において置換パターン制御フラグ(1)がonではない（offである）と判定された場合、ステップS789において、チャネルビット列変換部56は、置換パターン制御フラグ(2)（許可フラグ）がonかを判定する。置換パターン制御フラグ(2) （許可フラグ）がonである場合（カウント値(count1+count2)が基準回数より小さい場合）、ステップS790においてチャネルビット列変換部56は、図９のステップS159,S160において変換された個別変換符号パターン“010 101 010 101”を、本来の偶奇性保存違反デ符号パターン“010 000 000 101”に変換する。そしてステップS791でチャネルビット列変換部56は、変換した符号列“010 000 000 101”を出力する。
【０２３２】
ステップS789において、置換パターン制御フラグ(2)（許可フラグ）がonではない（offである）と判定された場合、ステップS792においてチャネルビット列変換部56は、最小ラン連続制限パターン検出フラグ12がonかを判定する。この検出フラグは、図22のステップS686,S687で出力されたものである。最小ラン連続制限パターン検出フラグ12がonである場合（符号列は“101 010 101”であり、かつ、次の３チャネルビットが“010”である場合）には、ステップS793においてチャネルビット列変換部56は、図９のステップS159,S160で変換されたデータパターン(110111)の個別変換符号パターン“101 010 101”を、本来の符号パターン“001 000 000”に変換する。そして、ステップS794において、チャネルビット列変換部56は、ステップS793で変換した符号列“001 000 000”を出力する。
【０２３３】
ステップS792において最小ラン連続制限パターン検出フラグ12がonではない（offである）と判定された場合（符号列は“101 010 101”ではないか、または、そうであっても次の３チャネルビットが“010”ではない場合）、ステップS795においてチャネルビット列変換部56は、入力されたチャネルビット列をそのまま出力する。即ち、この場合においては、変換パターン決定部52で決定された変換パターンがそのまま符号列として出力される。
【０２３４】
以上のようにして、基本構成を 1,7PP符号と同様とし、即ち、最小ランｄ＝１と最大ランｋ＝７、及び変換率(m:n)=(2:3)であり、データ列内の所定の位置に１ビットのDSV制御ビットを挿入することで効率良くDSV制御を行い、さらに、所定の識別ビットを持った、同期パターンが挿入された場合においても、最小ランの連続する回数を制限し、記録再生時のエラー伝搬特性を改善するような変換テーブルと変調装置を実現することができる。
【０２３５】
1,7PP符号は、最小ランｄ＝１、最大ランｋ＝７、変換率(m:n)=(2:3)の変調テーブルにおいて、最小ラン長の繰り返し回数を制限する置換パターンを設けるようにしたので、
（１）高線密度での記録再生、およびタンジェンシャル・チルトに対する許容度が向上する。
（２）信号レベルが小さい部分が減少し、AGC（Auto Gain Control）やPLL（Phase-Locked Loop）等の波形処理の精度が向上し、総合特性を高めることができる。
（３）従来と比較して、ビタビ復号等の際のパスメモリ長を短く設計することができ、回路規模を小さくすることができる。
【０２３６】
また、特定規則変換パターン制御フラグを用いて変換パターン決定処理を行うことによって、DSV制御ビットを挿入する位置において、変調テーブルの変換パターンを構成するデータ列の「１」の個数と、符号語列の「１」の個数を、２で割った時の余りが、どちらも１あるいは０で一致するようにしたので、
（４）DSVの制御のための冗長ビットを少なくすることができる。
（５）最小ランｄ＝１かつ(m,n)=(2,3)においては、1.5符号語でDSV制御を行うことができる。
（６）冗長度が少ない上に、最小ランと最大ランを守ることができる。さらに表４のテーブルは、表２の1,7PP符号と較べて、最小ランの連続回数制限を６回から５回へと少なくしたので、データ記録再生時のエラー伝播を、より少なくすることができる。
【０２３７】
上述したように、データ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。しかし、最小ランの連続を５回に制限することによって、このようなエラーの発生を少なくすることができ、より安定したデータの記録再生を実現することができる。
【０２３８】
図27は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）321は、ROM（Read Only Memory）322、または記憶部328に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）323には、CPU321が実行するプログラムやデータなどが適宜記憶される。これらのCPU321、ROM322、およびRAM323は、バス324により相互に接続されている。
【０２３９】
CPU321にはまた、バス324を介して入出力インターフェース325が接続されている。入出力インターフェース325には、キーボード、マウス、マイクロホンなどよりなる入力部326、ディスプレイ、スピーカなどよりなる出力部327が接続されている。CPU321は、入力部326から入力される指令に対応して各種の処理を実行する。そして、CPU321は、処理の結果を出力部327に出力する。
【０２４０】
入出力インターフェース325に接続されている記憶部328は、例えばハードディスクからなり、CPU321が実行するプログラムや各種のデータを記憶する。通信部329は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。また、通信部329を介してプログラムを取得し、記憶部328に記憶してもよい。
【０２４１】
入出力インターフェース325に接続されているドライブ330は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア331が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部328に転送され、記憶される。
【０２４２】
上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラム格納媒体からインストールされる。
【０２４３】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図27に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク（MD（Mini-Disc）（登録商標）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア331、または、プログラムが一時的もしくは永続的に格納されるROM322や、記憶部328を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインターフェースである通信部329を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
【０２４４】
なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０２４５】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０２４６】
【図１】本発明の一実施の形態の変調装置の構成を示すブロック図である。
【図２】図１の符号化装置のより詳細な構成を示すブロック図である。
【図３】図２の符号化装置のさらにより詳細な構成を示すブロック図である。
【図４】記録処理を説明するフローチャートである。
【図５】図４のステップS3の変換パターン検出処理を説明するフローチャートである。
【図６】図５のステップS64の２データ／３チャネルビット処理を説明するフローチャートである。
【図７】直前符号検出処理を説明するフローチャートである。
【図８】最小ラン連続制限総合検出処理を説明するフローチャートである。
【図９】図４のステップS4の変換パターン決定処理を説明するフローチャートである。
【図１０】図４のステップS5の予想処理を説明するフローチャートである。
【図１１】図４のステップS6の最小ラン連続制限パターン検出処理を説明するフローチャートである。
【図１２】図４のステップS7の特定規則変換パターン検出処理を説明するフローチャートである。
【図１３】図４のステップS8の特定規則変換パターン処理制御処理を説明するフローチャートである。
【図１４】図４のステップS9のチャネルビット列変換処理を説明するフローチャートである。
【図１５】本発明の変調装置の他の実施の形態の構成を示すブロック図である。
【図１６】記録処理を説明するフローチャートである。
【図１７】図16のステップS409の置換パターン処理制御処理を説明するフローチャートである。
【図１８】図16のステップS410のチャネルビット列変換処理を説明するフローチャートである。
【図１９】他の記録処理を説明するフローチャートである。
【図２０】他の最小ラン連続制限総合検出処理を説明するフローチャートである。
【図２１】図１９のステップS605の予想処理を説明するフローチャートである。
【図２２】図１９のステップS606の最小ラン連続制限パターン検出処理を説明するフローチャートである。
【図２３】図１９のステップS607の特定規則変換パターン検出処理を説明するフローチャートである。
【図２４】図１９のステップS608の特定規則変換パターン処理制御処理を説明するフローチャートである。
【図２５】図１９のステップS609の置換パターン処理制御処理を説明するフローチャートである。
【図２６】図１９のステップS610のチャネルビット列変換処理を説明するフローチャートである。
【図２７】パーソナルコンピュータの構成を示すブロック図である。
【符号の説明】
【０２４７】
１  変調装置，  11  符号化装置，  21  DSV制御ビット挿入部，  22  変調部，  23  同期パターン挿入部，  24  NRZI化部，  41  合成部，  51  RLL変換パターン処理部，  52  変換パターン決定部，  53  基本規則変換パターン検出部，  54  特定規則変換パターン検出部，  55  特定規則変換パターン処理制御部，  56  チャネルビット列変換部,  62  直前符号検出部,  63  総合検出部,  71  変換パターン検出部，  72A乃至72D  変換テーブル,  73  セレクタ,  74  不確定ビット決定部
【図１】
0004662164.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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