(57)【特許請求の範囲】
【請求項１】
ソースにＶＤＤ電位とＧＮＤ電位とのうちの一方が供給され、ドレインが出力端子に接続された出力トランジスタと、一端が前記出力端子に接続された容量素子と、前記出力トランジスタのゲート電位を変化させることによって該出力トランジスタのオン、オフ状態を制御する駆動回路とを備えた出力バッファ回路において、
前記容量素子の他端を前記出力トランジスタのゲートに接続する第１のスイッチと、該容量素子の他端に前記ＶＤＤ電位とＧＮＤ電位との他方を供給する第２のスイッチとを有し、
前記出力トランジスタがオフ状態からオン状態に変化するように前記駆動回路が該出力トランジスタのゲート電位を変化させる第１の期間に、前記第１のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にし、
前記第１の期間に先立つ前記出力トランジスタがオフ状態にある第２の期間に、前記第１のスイッチをオフ状態にするとともに前記第２のスイッチをオン状態にすることを特徴とする出力バッファ回路。
【請求項２】
前記駆動回路が入力信号を反転して前記出力トランジスタのゲートに供給するインバータを含み、
前記第１および第２のスイッチは、前記入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
ソースにＶＤＤ電位が供給されドレインが出力端子に接続されたＰチャネル出力トランジスタと、ソースにＧＮＤ電位が供給されドレインが前記出力端子に接続されたＮチャネル出力トランジスタと、前記出力端子にそれぞれの一端が接続された第１および第２の容量素子と、前記Ｐチャネル出力トランジスタのゲート電位を変化させることによって該Ｐチャネル出力トランジスタのオン、オフ状態を制御する第１の駆動回路と、前記Ｎチャネル出力トランジスタのゲート電位を変化させることによって該Ｎチャネル出力トランジスタのオン、オフ状態を制御する第２の駆動回路とを備えた出力バッファ回路において、
前記第１の容量素子の他端を前記Ｐチャネル出力トランジスタのゲートに接続する第１のスイッチと、該第１の容量素子の他端に前記ＧＮＤ電位を供給する第２のスイッチと、
前記第２の容量素子の他端を前記Ｎチャネル出力トランジスタのゲートに接続する第３のスイッチと、該第２の容量素子の他端に前記ＶＤＤ電位を供給する第４のスイッチとを有し、
前記Ｐチャネル出力トランジスタがオフ状態からオン状態に変化するように前記第１の駆動回路が該Ｐチャネル出力トランジスタのゲート電位を変化させる第１の期間に、前記第１のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にし、前記第１の期間に先立つ前記Ｐチャネル出力トランジスタがオフ状態にある第２の期間に、前記第１のスイッチをオフ状態にするとともに前記第２のスイッチをオン状態にし、
前記Ｎチャネル出力トランジスタがオフ状態からオン状態に変化するように前記第２の駆動回路が該Ｎチャネル出力トランジスタのゲート電位を変化させる第３の期間に、前記第３のスイッチをオン状態にするとともに前記第４のスイッチをオフ状態にし、前記第３の期間に先立つ前記Ｎチャネル出力トランジスタがオフ状態にある第４の期間に、前記第３のスイッチをオフ状態にするとともに前記第４のスイッチをオン状態にすることを特徴とする出力バッファ回路。
【請求項４】
前記第１の駆動回路が第１の入力信号を反転して前記Ｐチャネル出力トランジスタのゲートに供給するインバータを含み、前記第１および第２のスイッチは、前記第１の入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化し、
前記第２の駆動回路が第２の入力信号を反転して前記Ｎチャネル出力トランジスタのゲートに供給するインバータを含み、前記第３および第４のスイッチは、前記第２の人力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することを特徴とする請求項３記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路には、その半導体集積回路の内部で生成された信号を出力端子を介して、その半導体集積回路の外部に出力するための出力バッファ回路が備えられている。このような出力バッファ回路において、その出力バッファ回路から出力される信号に発生するオーバーシュートやアンダーシュートを抑制する技術が知られている。
【０００３】
図６は、従来の、オーバーシュートおよびアンダーシュートの抑制が図られた出力バッファ回路を示す図である。
【０００４】
図６に示す出力バッファ回路１００には、ソースＳにＶＤＤ電位が供給されドレインＤが出力端子２２に接続されたＰチャネル出力トランジスタ１１が備えられている。また、この出力バッファ回路１００には、ソースＳにＧＮＤ電位が供給されドレインＤが出力端子２２に接続されたＮチャネル出力トランジスタ１２が備えられている。
【０００５】
さらに、この出力バッファ回路１００には、出力端子２２にそれぞれの一端が接続された容量素子１９，２０が備えられている。
【０００６】
また、この出力バッファ回路１００には、入力端子２１から入力される入力信号Ａの論理レベルに応じて、Ｐチャネル出力トランジスタ１１のゲートＧの電位を変化させることによってそのＰチャネル出力トランジスタ１１のオン、オフ状態を制御するインバータ１７と、Ｎチャネル出力トランジスタ１２のゲートＧの電位を変化させることによってそのＮチャネル出力トランジスタ１２のオン、オフ状態を制御するインバータ１８が備えられている。このように構成された出力バッファ回路１００では、以下に説明するようにして、オーバーシュートおよびアンダーシュートの抑制が図られている。
【０００７】
最初の時点では、入力信号Ａは‘Ｌ’レベルにあるものとする。このため、インバータ１７，１８からは共に‘Ｈ’レベルが出力されている。従って、ノードＮ１，Ｎ２は共に‘Ｈ’レベルにある。これら‘Ｈ’レベルがＰチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２のゲートＧに印加されているため、Ｐチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２は、オフ状態，オン状態にある。従って、出力信号Ｂ１は‘Ｌ’レベルにある。
【０００８】
ここで、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルに遷移する。すると、ノードＮ１，Ｎ２が共に‘Ｌ’レベルになる。このため、Ｐチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２は、オン状態，オフ状態に変化する。従って、出力信号Ｂ１は‘Ｌ’レベルから‘Ｈ’レベルへと変化する。ここで、出力端子２２とノードＮ１との間には、容量素子１９が配備されているため、出力信号Ｂ１が‘Ｈ’レベルに変化した時点で発生するオーバーシュートは、この容量素子１９を介してノードＮ１に向けて帰還される。従って、オーバーシュートを抑制することができる。
【０００９】
次いで、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルに遷移すると、ノードＮ１，Ｎ２は共に‘Ｈ’レベルになる。このため、Ｐチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２は、オフ状態，オン状態になり、出力信号Ｂ１は‘Ｈ’レベルから‘Ｌ’レベルへと変化する。ここで、出力端子２２とノードＮ２との間には、容量素子２０が配備されているため、出力信号Ｂ１が‘Ｌ’レベルに変化した時点で発生するアンダーシュートは、この容量素子２０を介してノードＮ２に向けて帰還される。従って、アンダーシュートを抑制することができる。このような技術を採用したＣＭＯＳ出力バッファ回路が特許文献１に提案されている。
【特許文献１】特開平５−１３６６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上述した従来の技術では、以下の問題を抱えている。入力信号Ａが‘Ｌ’レベルでノードＮ１が‘Ｈ’レベルであり、出力信号Ｂ１が‘Ｌ’レベルであるとき、容量素子１９の両端には‘Ｈ’レベルと‘Ｌ’レベルとの差に対応する電圧が印加されており、この電圧に対応する電荷が蓄積されている。この状態から、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ノードＮ１は‘Ｈ’レベルから‘Ｌ’レベルに遷移を開始するものの、容量素子１９に蓄積された電荷を放電（ディスチャージ）するための時間が必要とされる。従って、ノードＮ１の‘Ｈ’レベルから‘Ｌ’レベルへの遷移は、容量素子１９に蓄積されている電荷をディスチャージする時間分だけ遅れることとなる。同様に、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルに遷移すると、ノードＮ２は‘Ｌ’レベルから‘Ｈ’レベルに遷移を開始するものの、容量素子２０に蓄積された電荷をディスチャージするための時間が必要とされる。従って、ノードＮ２の‘Ｌ’レベルから‘Ｈ’レベルへの遷移は、容量素子２０に電荷をチャージする時間分だけ遅れることとなる。この結果、出力信号Ｂ１のタイミングが遅れたり出力信号Ｂ１のスルーレートが悪化するという問題を抱えている。
【００１１】
本発明は、上記事情に鑑み、オーバーシュートやアンダーシュートを抑えたまま、出力信号の遅れやスルーレートの悪化を防止することができる出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成する本発明の出力バッファ回路のうちの第１の出力バッファ回路は、ソースにＶＤＤ電位とＧＮＤ電位とのうちの一方が供給され、ドレインが出力端子に接続された出力トランジスタと、一端が上記出力端子に接続された容量素子と、上記出力トランジスタのゲート電位を変化させることによってその出力トランジスタのオン、オフ状態を制御する駆動回路とを備えた出力バッファ回路において、
上記容量素子の他端を上記出力トランジスタのゲートに接続する第１のスイッチと、その容量素子の他端に上記ＶＤＤ電位とＧＮＤ電位との他方を供給する第２のスイッチとを有し、
上記出力トランジスタがオフ状態からオン状態に変化するように上記駆動回路がその出力トランジスタのゲート電位を変化させる第１の期間に、上記第１のスイッチをオン状態にするとともに上記第２のスイッチをオフ状態にし、
上記第１の期間に先立つ上記出力トランジスタがオフ状態にある第２の期間に、上記第１のスイッチをオフ状態にするとともに上記第２のスイッチをオン状態にすることを特徴とする。
【００１３】
本発明の第１の出力バッファ回路は、第１の期間に先立つ第２の期間（出力トランジスタがオフ状態にある期間）において、第２のスイッチをオン状態にして、容量素子に電荷が蓄積されていない状態にしておき、第１の期間において、第１のスイッチをオン状態にして、出力端子と出力トランジスタのゲートを容量素子を介してアナログ的に接続するものである。このため、出力信号が‘Ｌ’レベルから‘Ｈ’レベル（あるいは‘Ｈ’レベルから‘Ｌ’レベル）に変化した時点で発生するオーバーシュート（あるいはアンダーシュート）を抑制するとともに、出力トランジスタが‘Ｈ’レベルから‘Ｌ’レベル（あるいは‘Ｌ’レベルから‘Ｈ’レベル）に遷移するための応答時間を速くして出力信号の遅れやスルーレートの悪化を防止することができる。
【００１４】
ここで、本発明の第１の出力バッファ回路における上記駆動回路が入力信号を反転して上記出力トランジスタのゲートに供給するインバータを含み、
上記第１および第２のスイッチは、上記入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することが好ましい。
【００１５】
このようにすると、回路構成を簡素化することができる。
【００１６】
また、上記目的を達成する本発明の出力バッファ回路のうちの第２の出力バッファ回路は、ソースにＶＤＤ電位が供給されドレインが出力端子に接続されたＰチャネル出力トランジスタと、ソースにＧＮＤ電位が供給されドレインが上記出力端子に接続されたＮチャネル出力トランジスタと、上記出力端子にそれぞれの一端が接続された第１および第２の容量素子と、上記Ｐチャネル出力トランジスタのゲート電位を変化させることによってそのＰチャネル出力トランジスタのオン、オフ状態を制御する第１の駆動回路と、上記Ｎチャネル出力トランジスタのゲート電位を変化させることによってそのＮチャネル出力トランジスタのオン、オフ状態を制御する第２の駆動回路とを備えた出力バッファ回路において、
上記第１の容量素子の他端を上記Ｐチャネル出力トランジスタのゲートに接続する第１のスイッチと、その第１の容量素子の他端に上記ＧＮＤ電位を供給する第２のスイッチと、
上記第２の容量素子の他端を上記Ｎチャネル出力トランジスタのゲートに接続する第３のスイッチと、その第２の容量素子の他端に上記ＶＤＤ電位を供給する第４のスイッチとを有し、
上記Ｐチャネル出力トランジスタがオフ状態からオン状態に変化するように上記第１の駆動回路がそのＰチャネル出力トランジスタのゲート電位を変化させる第１の期間に、上記第１のスイッチをオン状態にするとともに上記第２のスイッチをオフ状態にし、上記第１の期間に先立つ上記Ｐチャネル出力トランジスタがオフ状態にある第２の期間に、上記第１のスイッチをオフ状態にするとともに上記第２のスイッチをオン状態にし、
上記Ｎチャネル出力トランジスタがオフ状態からオン状態に変化するように上記第２の駆動回路がそのＮチャネル出力トランジスタのゲート電位を変化させる第３の期間に、上記第３のスイッチをオン状態にするとともに上記第４のスイッチをオフ状態にし、上記第３の期間に先立つ上記Ｎチャネル出力トランジスタがオフ状態にある第４の期間に、上記第３のスイッチをオフ状態にするとともに上記第４のスイッチをオン状態にすることを特徴とする。
【００１７】
本発明の第２の出力バッファ回路は、第１の期間に先立つ第２の期間（Ｐチャネル出力トランジスタがオフ状態にある期間）において、第２のスイッチをオン状態にして、第１の容量素子に電荷が蓄積されていない状態にしておき、第１の期間において、第１のスイッチをオン状態にして、出力端子とＰチャネル出力トランジスタのゲートを第１の容量素子を介してアナログ的に接続するものである。このため、出力信号が‘Ｌ’レベルから‘Ｈ’レベルに変化した時点で発生するオーバーシュートを抑制するとともに、出力トランジスタのゲートが‘Ｈ’レベルから‘Ｌ’レベルに遷移するための応答時間を速くして出力信号の遅れやスルーレートの悪化を防止することができる。
【００１８】
本発明の第２の出力バッファ回路は、また、第３の期間に先立つ第４の期間（Ｎチャネル出力トランジスタがオフ状態にある期間）において、第４のスイッチをオン状態にして、第２の容量素子に電荷が蓄積されていない状態にしておき、第３の期間において、第３のスイッチをオン状態にして、出力端子とＮチャネル出力トランジスタのゲートを第２の容量素子を介してアナログ的に接続するものである。このため、出力信号が‘Ｈ’レベルから‘Ｌ’レベルに変化した時点で発生するアンダーシュートを抑制するとともに、Ｎチャネル出力トランジスタのゲートが‘Ｌ’レベルから‘Ｈ’レベルに遷移するための応答を速くして出力信号の遅れやスルーレートの悪化を防止することができる。
【００１９】
ここで、本発明の第２の出力バッファ回路における上記第１の駆動回路が第１の入力信号を反転して上記Ｐチャネル出力トランジスタのゲートに供給するインバータを含み、上記第１および第２のスイッチは、上記第１の入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化し、
上記第２の駆動回路が第２の入力信号を反転して上記Ｎチャネル出力トランジスタのゲートに供給するインバータを含み、上記第３および第４のスイッチは、上記第２の人力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することが好ましい。
【００２０】
このようにすると、回路構成を簡素化することができる。
【００２１】
また、本発明の第２の出力バッファ回路における上記第１の入力信号および上記第２の入力信号が共通の入力信号であることも好ましい態様である。
【００２２】
このようにすると、回路構成をさらに簡素化することができる。
【００２３】
さらに、本発明の第２の出力バッファ回路における上記第１の駆動回路および上記第２の駆動回路が共通の駆動回路であって、それら共通の駆動回路が、それら共通の駆動回路の出力信号を上記Ｐチャネル出力トランジスタのゲートおよび上記Ｎチャネル出力トランジスタのゲートに供給することも好ましい。
【００２４】
このようにすると、やはり回路構成を簡素化することができる。
【発明の効果】
【００２５】
本発明の出力バッファ回路によれば、オーバーシュートやアンダーシュートを抑えたまま、出力信号の遅れやスルーレートの悪化を防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態を説明する。
【００２７】
図１は、本発明の第１の出力バッファ回路の第１実施形態の出力バッファ回路を示す図である。
【００２８】
図１に示す出力バッファ回路１には、ソースＳにＧＮＤ電位が供給されドレインＤが出力端子２２に接続されたＮチャネル出力トランジスタ１２（本発明にいう出力トランジスタの一例に相当）が備えられている。尚、出力端子２２には、外部に設けられたプルアップ抵抗が接続されている。
【００２９】
また、この出力バッファ回路１には、一端が出力端子２２に接続された容量素子２０が備えられている。
【００３０】
さらに、この出力バッファ回路１には、Ｎチャネル出力トランジスタ１２のゲートＧの電位を変化させることによってそのＮチャネル出力トランジスタ１２のオン、オフ状態を制御するインバータ１８（本発明にいう駆動回路の一例に相当）が備えられている。
【００３１】
また、この出力バッファ回路１は、容量素子２０の他端をＮチャネル出力トランジスタ１２のゲートＧに接続するＰチャネルトランジスタ１４（本発明にいう第１のスイッチの一例に相当）と、容量素子２０の他端にＶＤＤ電位を供給するＰチャネルトランジスタ１６（本発明にいう第２のスイッチの一例に相当）を有する。
【００３２】
さらに、この出力バッファ回路１は、入力信号Ａが入力される入力端子２１を有する。また、Ｐチャネルトランジスタ１４には入力信号Ａが入力されるとともに、Ｐチャネルトランジスタ１６にはその入力信号Ａの論理レベルが反転した反転入力信号ＡＮが入力される。
【００３３】
このように構成された出力バッファ回路１では、これら入力信号Ａ，反転入力信号ＡＮの入力により、Ｎチャネル出力トランジスタ１２がオフ状態からオン状態に変化するようにインバータ１８がそのＮチャネル出力トランジスタ１２のゲート電位を変化させる第１の期間に、Ｐチャネルトランジスタ１４をオン状態にするとともにＰチャネルトランジスタ１６をオフ状態にする。
【００３４】
また、第１の期間に先立つＮチャネル出力トランジスタ１２がオフ状態にある第２の期間に、Ｐチャネルトランジスタ１４をオフ状態にするとともにＰチャネルトランジスタ１６をオン状態にする。ここで、Ｐチャネルトランジスタ１４，１６は、入力信号Ａ，反転入力信号ＡＮの論理レベルの遷移に同期してオン状態もしくはオフ状態に変化する。
【００３５】
この出力バッファ回路１では、以下に説明する動作が行なわれる。
【００３６】
上述した第１の期間に先立つ第２の期間（Ｎチャネル出力トランジスタ１２がオフ状態にある期間）では、入力信号Ａは‘Ｈ’レベルにある。このため、ノードＮ２は‘Ｌ’レベルにある。従って、Ｎチャネル出力トランジスタ１２は、オフ状態にある。ここで、出力端子２２にはプルアップ抵抗が接続されているため、出力端子２２における信号Ｂは、‘Ｈ’レベルにある。
【００３７】
また、Ｐチャネルトランジスタ１４，１６に入力されている入力信号Ａ，反転入力信号ＡＮは、‘Ｈ’レベル，‘Ｌ’レベルにある。このため、Ｐチャネルトランジスタ１４，１６は、オフ状態，オン状態にある。Ｐチャネルトランジスタ１６がオン状態にあるため、ノードＮ４は‘Ｈ’レベルにある。従って、容量素子２０の両端はいずれも‘Ｈ’レベルにあり、電荷が蓄積されていない状態にある。
【００３８】
このように、第２の期間に容量素子２０に電荷が蓄積されていない状態になり、次に、第１の期間に遷移する。第１の期間においては、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルに遷移する。この結果、ノードＮ２の‘Ｌ’レベルから‘Ｈ’レベルヘの変化が開始される。また、反転入力信号ＡＮは‘Ｌ’レベルから‘Ｈ’レベルに遷移する。
【００３９】
Ｐチャネルトランジスタ１４，１６に入力されている入力信号Ａ，反転入力信号ＡＮが、‘Ｌ’レベル，‘Ｈ’レベルになるため、Ｐチャネルトランジスタ１４，１６は、オン状態，オフ状態になる。Ｐチャネルトランジスタ１４がオン状態になるため、出力端子２２とノードＮ２は、容量素子２０を介してアナログ的に接続されることとなる。ここで、上述したように、容量素子２０は電荷が蓄積されていない状態になっている。しかも、ノードＮ２が‘Ｌ’レベルから‘Ｈ’レベルに遷移しつつある期間においては、Ｎチャネル出力トランジスタ１２はまだオフ状態にあり、出力端子２２は‘Ｈ’状態のままである。このため、容量素子２０が接続されてもノードＮ２の‘Ｈ’レベルヘの遷移を遅らせることは無く、ノードＮ２は急速に‘Ｈ’レベルに遷移する。このようにノードＮ２が‘Ｈ’レベルに遷移することにより、Ｎチャネル出力トランジスタ１２がオフ状態からオン状態に変化して、出力端子２２の信号Ｂが‘Ｈ’レベルから‘Ｌ’レベルに変化する。この時に発生するアンダーシュートは、容量素子２０を介してノードＮ２に帰還されるため、アンダーシュートの発生を抑制することができる。このように、図１の出力バッファ回路１では、ノードＮ２が‘Ｌ’レベルから‘Ｈ’レベルに遷移するための応答時間は速く、従ってアンダーシュートを抑えたまま、出力信号Ｂの遅れやスルーレートの悪化を防止することができる。
【００４０】
ここで、図１に示す第１の実施形態の出力バッファ回路１においては、第１および第２のスイッチとしてＰチャネルトランジスタを利用し、これらのゲートに駆動回路の入力信号Ａおよび反転入力信号ＡＮを入力した。これによって、第１および第２のスイッチを、入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化させた。より具体的には、図１に示す出力バッファ回路１においては、第１および第２のスイッチは、それぞれ、入力信号Ａが‘Ｌ’レベルおよび‘Ｈ’レベルである期間の全域にわたって、オン状態を保つ。しかし、本発明の出力バッファ回路においてこれは必須ではない。
【００４１】
すなわち、上記の説明から容易に理解できるように、第１のスイッチは、出力トランジスタがオフ状態からオン状態に変化し、その結果、出力端子のレベルが変化して、アンダーシュートが発生する第1の期間に、オン状態にあればよい。これによって、容量素子を介して出力端子のアンダーシュートを出力トランジスタのゲートに帰還させ、アンダーシュートを抑制することができる。一方、第２のスイッチは、この第１の期間に先立つ出力トランジスタがオフにある第２の期間にオン状態にあり、容量素子に電荷が蓄積されていない状態で第２の期間から第１の期間へ遷移させることができればよい。これによって、第１の期間における応答の遅れやスルーレートの悪化を防止することができる。ただし、図１の実施形態のように、第１および第２のスイッチを入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化させることにより、回路構成を簡素化することが可能である。
【００４２】
ここで、第２の期間において、容量素子２０の両端の電位を同一にし、かつ、第２のスイッチの抵抗を小さくすることにより、容量素子２０の電荷蓄積量を実質的にゼロにすることができる。しかし、本発明の出力バッファ回路において、第２の期間において容量素子２０に蓄積される電荷を完全にゼロにすることは必須ではない。前述のように、図６に示した従来の出力回路においては、容量素子１９に、‘Ｈ’レベルと‘Ｌ’レベルとの電位差に対応する電荷が蓄積された状態で第１の期間に遷移するため、大きな応答の遅れやスルーレートの低下が発生する。これに比較して、容量素子の蓄積電荷量を小さくした状態で第１の期間に遷移させることができれば、応答の遅れやスルーレートの低下を抑制することができる,すなわち、第２の期間において許容される容量素子の電荷蓄積量は、出力バッファ回路に要求される応答時間やスルーレートによって変化する。
【００４３】
なお、図１に示す第１の実施形態の出力バッファ回路１においては、１段のインバータ１８を駆動回路として使用した。しかし、本発明の出力バッファ回路は、これに限られるのではなく、例えば、複数のインバータを直列に接続したバッファもしくはインバータを駆動回路として利用することも可能である。また、例えば、一方の入力端子をイネーブル信号入力端子としたＮＡＮＤゲート(イネーブル信号が入力された状態では、インバータとして動作する)等を駆動回路として利用することも可能である。
【００４４】
また、図１には、本発明の第１の出力バッファ回路の一実施形態として、Ｎチャネルトランジスタ１２を出力トランジスタとして利用した出力バッファ回路１を示したが、Ｐチャネルトランジスクを出力トランジスタとして利用することも可能である。
【００４５】
図２は、本発明の第２の出力バッファ回路の一実施形態の出力バッファ回路を示す図である。
【００４６】
図２に示す出力バッファ回路２には、ソースＳにＶＤＤ電位が供給されドレインＤが出力端子２２に接続されたＰチャネル出力トランジスタ１１と、ソースＳにＧＮＤ電位が供給されドレインＤが出力端子２２に接続されたＮチャネル出力トランジスタ１２が備えられている。
【００４７】
また、この出力バッファ回路２には、出力端子２２にそれぞれの一端が接続された容量素子１９，２０（本発明にいう第１，第２の容量素子の一例に相当）が備えられている。
【００４８】
さらに、この出力バッファ回路２には、Ｐチャネル出力トランジスタ１１のゲートＧの電位を変化させることによってそのＰチャネル出力トランジスタ１１のオン、オフ状態を制御するインバータ１７（本発明にいう第１の駆動回路の一例に相当）と、Ｎチャネル出力トランジスタ１２のゲートＧの電位を変化させることによってそのＮチャネル出力トランジスタ１２のオン、オフ状態を制御するインバータ１８（本発明にいう第２の駆動回路の一例に相当）が備えられている。
【００４９】
また、この出力バッファ回路２は、容量素子１９の他端をＰチャネル出力トランジスタ１１のゲートＧに接続するＮチャネルトランジスタ１３（本発明にいう第１のスイッチの一例に相当）と、容量素子１９の他端にＧＮＤ電位を供給するＮチャネルトランジスタ１５（本発明にいう第２のスイッチの一例に相当）を有する。
【００５０】
さらに、この出力バッファ回路２は、容量素子２０の他端をＮチャネル出力トランジスタ１２のゲートＧに接続するＰチャネルトランジスタ１４（本発明にいう第３のスイッチの一例に相当）と、容量素子２０の他端にＶＤＤ電位を供給するＰチャネルトランジスタ１６（本発明にいう第４のスイッチの一例に相当）を有する。
【００５１】
出力バッファ回路２の入力端子２１には、入力信号Ａが入力される。また、Ｎチャネルトランジスタ１３，Ｐチャネルトランジスタ１４にも入力信号Ａが入力される。一方、Ｎチャネルトランジスタ１５，Ｐチャネルトランジスタ１６には反転入力信号ＡＮが入力される。
【００５２】
このように構成された出力バッファ回路２では、Ｐチャネル出力トランジスタ１１がオフ状態からオン状態に変化するようにインバータ１７がＰチャネル出力トランジスタ１１のゲート電位を変化させる第１の期間に、Ｎチャネルトランジスタ１３をオン状態にするとともにＮチャネルトランジスタ１５をオフ状態にする。また、第１の期間に先立つＰチャネル出力トランジスタ１１がオフ状態にある第２の期間に、Ｎチャネルトランジスタ１３をオフ状態にするとともにＮチャネルランジスタ１５をオン状態にする。尚、この第１の期間は、出力端子２２の信号Ｂが‘Ｌ’レベルから‘Ｈ’レベルに遷移する期間である。
【００５３】
また、Ｎチャネル出力トランジスタ１２がオフ状態からオン状態に変化するようにインバータ１８がそのＮチャネル出力トランジスタ１２のゲート電位を変化させる第３の期間に、Ｐチャネルトランジスタ１４をオン状態にするとともにＰチャネルトランジスタ１６をオフ状態にする。また、第３の期間に先立つＮチャネル出力トランジスタ１２がオフ状態にある第４の期間に、Ｐチャネルトランジスタ１４をオフ状態にするとともにＰチャネルトランジスタ１６をオン状態にする。尚、この第３の期間は、出力端子２２の信号Ｂが‘Ｈ’レベルから‘Ｌ’レベルに遷移する期間である。
【００５４】
ここで、インバータ１７，１８は、入力信号Ａ（本発明にいう第１，第２の入力信号に相当するものであって、さらに本発明にいう共通の入力信号にも相当する）を反転してＰチャネル出力トランジスタ１１，Ｎチャネルトランジスタ１２のゲートＧに供給する。また、Ｎチャネルトランジスタ１３，１５は、人力信号Ａ，反転入力信号ＡＮの論理レベルの遷移に同期してオン状態もしくはオフ状態に変化する。さらに、Ｐチャネルトランジスタ１４，１６は、人力信号Ａ，反転入力信号ＡＮの論理レベルの遷移に同期してオン状態もしくはオフ状態に変化する。このように構成された出力バッファ回路２の動作について、図３、図４を参照して説明する。
【００５５】
図３は、図２に示す出力バッファ回路の、第１の期間に先立つ第２の期間における動作を説明するための図、図４は、図２に示す出力バッファ回路の第１の期間における動作を説明するための図である。
【００５６】
尚、ここでは、説明を分かりやすくするために、オフ状態にあるＰチャネルトランジスタ，Ｎチャネルトランジスタを点線で示す。
【００５７】
図３に示す出力バッファ回路２において、第１の期間に先立つ第２の期間では、入力信号Ａは‘Ｌ’レベルにある。このため、ノードＮ１，Ｎ２は共に‘Ｈ’レベルにある。従って、Ｐチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２は、オフ状態，オン状態にある。従って、出力端子２２の信号Ｂは、‘Ｌ’レベルにある。
【００５８】
また、Ｎチャネルトランジスタ１３，１５に入力されている入力信号Ａ，反転入力信号ＡＮは、‘Ｌ’レベル，‘Ｈ’レベルにある。このため、Ｎチャネルトランジスタ１３，１５は、オフ状態，オン状態にある。従って、ノードＮ３は‘Ｌ’レベルにある。このため、容量素子１９は電荷が蓄積されていない状態にある。
【００５９】
このように、第２の期間に容量素子１９に電荷が蓄積されていない状態になり、次に、第１の期間に遷移する。第１の期間における動作については、図４を参照して説明する。
【００６０】
この第１の期間では、入力信号Ａが‘Ｈ’レベルに遷移するため、ノードＮ１の‘Ｈ’レベルから‘Ｌ’レベルヘの変化が開始される。
【００６１】
また、Ｎチャネルトランジスタ１３，１５に入力されている入力信号Ａ，反転入力信号ＡＮは、‘Ｈ’レベル，‘Ｌ’レベルになるため、Ｎチャネルトランジスタ１３，１５は、オン状態，オフ状態になる。Ｎチャネルトランジスタ１３がオン状態になるため、出力端子２２とノードＮ１は、容量素子１９を介してアナログ的に接続されることとなる。ここで、上述したように、第２の期間に容量素子１９は電荷が蓄積されていない状態になっている。しかも、ノードＮ１が‘Ｈ’レベルから‘Ｌ’レベルに遷移しつつある期間においては、Ｐチャネル出力トランジスタ１１はまだオフ状態にあり、出力端子２２は‘Ｌ’状態のままである。このため、容量秦子１９が接続されてもノードＮ１の‘Ｌ’レベルヘの遷移を遅らせることは無く、ノードＮ１は急速に‘Ｌ’レベルに遷移する。このようにノードＮ１が‘Ｌ’レベルに遷移することにより、Ｐチャネル出力トランジスタ１１がオフ状態からオン状態に変化して、出力端子２２の信号Ｂが‘Ｌ’レベルから‘Ｈ’レベルに変化する。この時に発生するオーバーシュートは、容量素子１９を介してノードＮ１に帰還されるため、オーバーシュートの発生を抑制することができる。このように、図２の出力バッファ回路２では、ノードＮ１が‘Ｈ’レベルから‘Ｌ’レベルに遷移するための応答は速く、従ってオーバーシュートを抑えたまま、出力信号Ｂの遅れやスルーレートの悪化を防止することができる。
【００６２】
次に、出力バッファ回路の、第３，第４の期間における動作について説明する。まず、第４の期間の動作について、引き続き図４を参照して説明する。
【００６３】
第３の期間に先立つ第４の期間では、入力信号Ａは‘Ｈ’レベルにある。このため、ノードＮ１，Ｎ２は共に‘Ｌ’レベルにある。従って、Ｐチャネル出力トランジスタ１１，Ｎチャネル出力トランジスタ１２は、オン状態，オフ状態にあり、出力端子２２の信号Ｂは、‘Ｈ’レベルにある。
【００６４】
また、Ｐチャネルトランジスタ１４，１６に入力されている入力信号Ａ，反転入力信号ＡＮは、‘Ｈ’レベル，‘Ｌ’レベルにある。このため、Ｐチャネルトランジスタ１４，１６は、オフ状態，オン状態にある。Ｐチャネルトランジスタ１６がオン状態にあるため、ノードＮ４は‘Ｈ’レベルにあり、容量素子２０は電荷が蓄積されていない状態にある。
【００６５】
このように、第４の期間に容量素子２０に電荷が蓄積されていない状態になり、次に、第３の期間に遷移する。第３の期間における動作については、図３に戻って説明する。
【００６６】
この第３の期間では、入力信号Ａが‘Ｌ’レベルに遷移するため、ノードＮ２の‘Ｌ’レベルから‘Ｈ’レベルへの変化が開始される。
【００６７】
また、Ｐチャネルトランジスタ１４，１６に入力されている入力信号Ａ，反転入力信号ＡＮは、‘Ｌ’レベル，‘Ｈ’レベルになるため、Ｐチャネルトランジスタ１４，１６は、オン状態，オフ状態になる。Ｐチャネルトランジスタ１４がオン状態になるため、出力端子２２とノードＮ２は、容量素子２０を介してアナログ的に接続されることとなる。ここで、上述したように、第４の期間に容量素子２０は電荷が蓄積されていない状態になっている。しかも、ノードＮ２が‘Ｌ’レベルから`‘Ｈ’レベルに遷移しつつある期間においては、Ｎチャネル出力トランジスタ１２はまだオフ状態にあり、出力端子２２は‘Ｈ’状態のままである。このため、容量素子２０が接続されてもノードＮ２の‘Ｈ’レベルヘの遷移を遅らせることは無く、ノードＮ２は急速に‘Ｈ’レベルに遷移する。このようにノードＮ２が‘Ｈ’レベルに遷移することにより、Ｎチャネル出力トランジスタ１２がオフ状態からオン状態に変化して、出力端子２２の信号Ｂが‘Ｈ’レベルから‘Ｌ’レベルに変化する。この時に発生するアンダーシュートは、容量素子２０を介してノードＮ２に帰還されるため、アンダーシュートの発生を抑制することができる。このように、図２の出力バッファ回路２では、ノードＮ２が‘Ｌ’レベルから‘Ｈ’レベルに遷移するための応答は速く、従ってアンダーシュートを抑えたまま、出力信号Ｂの遅れやスルーレートの悪化を防止することができる。
【００６８】
図５は、本実施形態の出力バッファ回路の出力信号波形と、従来の出力バッファ回路の出力信号波形とを重ねて示した図である。
【００６９】
図５に示す出力信号波形Ｂは、図２に示す出力バッファ回路２についてシミュレーションを行なって得られた出力端子２２における信号波形である。ここで、出力バッファ回路２の駆動能力は４ｍＡであり、以下の条件でシミュレーションを行なった。
【００７０】
帰還用の容量素子（１９，２０）の容量値：１．１５ｐＦ
負荷容量：２０ｐＦ
電源のインダクタンス：１０ｎＨ
また、図５に示す出力信号波形Ｂ１は、従来の、図６を参照して説明したオーバーシュートおよびアンダーシュートの抑制が図られた出力バッファ回路１００の出力信号波形である。
【００７１】
さらに、図５に示す出力信号波形Ｂ０は、従来の、オーバーシュートおよびアンダーシュートの対策が施されていない出力バッファ回路の出力信号波形である。
【００７２】
本実施形態の出力バッファ回路２では、この図５に示す出力信号波形Ｂから明らかなように、オーバーシュートおよびアンダーシュートを抑えたまま、出力信号の遅れやスルーレートの悪化の防止が図られている。
【００７３】
一方、従来の、図６を参照して説明した出力バッファ回路１００では、この図５に示す出力信号波形Ｂ１から明らかなように、オーバーシュートおよびアンダーシュートは抑えられているものの、出力信号の遅れやスルーレートの悪化が見受けられる。
【００７４】
また、従来の、オーバーシュートおよびアンダーシュートの対策が施されていない出力バッファ回路では、出力信号波形Ｂ０から明らかなように、オーバーシュートおよびアンダーシュートの発生が見受けられる。
【００７５】
以上、図２および図３，４を利用して、本発明の第２の出力バッファ回路の一実施形態２について説明した。しかし、第１の出力バッファ回路と同様に、第２の出力バッファ回路についても、上記の実施形態２には限定されない。例えば、スイッチの動作や、第２もしくは第４の期間の容量素子の電荷蓄積量については、第１の出力バッファ回路について述べたのと同様である。駆動回路についても同様である。また、本発明の第２の出力バッファ回路においては、第１の駆動回路および第２の駆動回路が共通の駆動回路であって、それら共通の駆動回路が、それら共通の駆動回路の出力信号をＰチャネル出力トランジスタのゲートおよびＮチャネル出力トランジスタのゲートに供給するものであってもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の出力バッファ回路の一実施形態の出力バッファ回路を示す図である。
【図２】本発明の第２の出力バッファ回路の一実施形態の出力バッファ回路を示す図である。
【図３】図２に示す出力バッファ回路の、第１の期間に先立つ第２の期間における動作を説明するための図である。
【図４】図２に示す出力バッファ回路の第１の期間における動作を説明するための図である。
【図５】本実施形態の出力バッファ回路の出力信号波形と、従来の出力バッファ回路の出力信号波形とを重ねて示した図である。
【図６】従来の、オーバーシュートおよびアンダーシュートの抑制が図られた出力バッファ回路を示す図である。
【符号の説明】
【００７７】
１，２  出力バッファ回路
１１，１４，１６  Ｐチャネル出力トランジスタ
１２，１３，１５  Ｎチャネル出力トランジスタ
１７，１８  インバータ
１９，２０  容量素子
２１  入力端子
２２  出力端子
【図１】
0004769108.tif 000002
【図２】
0004769108.tif 000003
【図３】
0004769108.tif 000004
【図４】
0004769108.tif 000005
【図５】
0004769108.tif 000006
【図６】
0004769108.tif 000007