(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に順に接続した第１共振器と第２共振器とを備え、
前記第１共振器および前記第２共振器はともに、互いに絶縁された複数の配線層を有する積層体に形成したインダクタ導体とキャパシタ導体とを含み、
前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体はともに、一方の端部を開放端とするとともに他方の端部を短絡端とした
積層型バンドパスフィルタであって、
前記第１共振器のインダクタ導体と前記第２共振器のインダクタ導体とを電気的に接続する接続導体を備え、
当該接続導体は、前記第１共振器のインダクタ導体の開放端又はその近傍位置と、前記第２共振器のインダクタ導体の開放端又はその近傍位置とを電気的に接続し、
前記入力端子および前記出力端子を前記積層体の最下層の配線層である底面配線層に配置するとともに、
前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を前記積層体の内部配線層に配置し、
前記第１共振器のキャパシタ導体および前記第２共振器のキャパシタ導体を、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を配置した内部配線層より下層の内部配線層に配置する一方、
前記接続導体を、前記積層体内において前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を配置した配線層とは異なる配線層で、かつ、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を配置した内部配線層より上層の内部配線層に配置した
ことを特徴とする積層型バンドパスフィルタ。
【請求項２】
前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体と、前記接続導体とは、平面から見たときに少なくとも一部が重なり合うように配置され、
前記接続導体のライン幅が、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体のライン幅と比較して細い
請求項１に記載の積層型バンドパスフィルタ。
【請求項３】
前記第１共振器のインダクタ導体に対する前記接続導体の接続位置と、前記第１共振器のインダクタ導体の前記開放端との距離が、当該第１共振器のインダクタ導体の全長の８分の３以下であり、かつ、
前記第２共振器のインダクタ導体に対する前記接続導体の接続位置と、前記第２共振器のインダクタ導体の前記開放端との距離が、当該第２共振器のインダクタ導体の全長の８分の３以下である
請求項１または２に記載の積層型バンドパスフィルタ。
【請求項４】
前記第１共振器のインダクタ導体と前記第２共振器のインダクタ導体とを、前記積層体の同一の内部配線層にかつ互いに磁気結合するように平面から見たときに隣り合って配置した
請求項１から３のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項５】
前記接続導体を、平面から見たときに前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体と重なり合うことがないように配置した
請求項１に記載の積層型バンドパスフィルタ。
【請求項６】
前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体はともに、
ループ状の全体形状を有する４分の１波長線路からなり、かつ、
互いに磁気結合するように前記積層体の同一の内部配線層に隣り合って配置してある
請求項１から５のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項７】
前記第１共振器と前記第２共振器との間に接続された１以上の共振器をさらに備え、
これら第１共振器、第２共振器および１以上の共振器により通過帯域を形成した
請求項１から６のいずれか一項に記載の積層型バンドパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型バンドパスフィルタに係り、特に、共振器間の磁気結合を強める結合電極（接続導体）を備えたバンドパスフィルタに関する。
【背景技術】
【０００２】
周波数を選択し不要波を除去するバンドパスフィルタ（以下、ＢＰＦと言うことがある）は、携帯電話機や無線ＬＡＮ、ＷｉＭＡＸ等の高周波無線通信システムにおいて必要不可欠な回路要素となっている。このようなＢＰＦは、一般に、複数の配線層を備えた積層体の内部に共振器を形成したチップ部品として提供される。積層体としては、例えば小型・高集積化に有利なセラミック積層体が使用され、複数のセラミックグリーンシートの表面に導体パターンを形成した後、これらを積層してチップ化した後、焼成することにより作製される。
【０００３】
また、このような積層型ＢＰＦを開示するものとして下記特許文献がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２００９８８号公報
【特許文献２】特開２００４−２６６６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のようなＢＰＦでは、所定の通過帯域を形成するため、通常複数の共振器を備えるとともに、共振器同士の結合を強めて広い通過帯域を確保するため、共振器を並べて配置してそれらの間隔を調整し、あるいは、共振器同士を電気的に接続する補助的な結合電極を使用するなどの方法が採られることがある。
【０００６】
また、近年の電子機器の小型薄型化の要請に伴い、これらを構成する電子部品にも小型低背化が求められているが、ＢＰＦを小型低背化すると共振器のＱ値の低下により挿入損失が増大し、小型低背化と良好なフィルタ特性を同時に実現することが難しくなってきている。一例を挙げれば、現状でＢＰＦチップの大きさは、長さ１．６ｍｍ×幅０．８ｍｍ×高さ０．７ｍｍ程度であり、例えば無線ＬＡＮで使用される２．４ＧＨｚ帯の積層型ＢＰＦを構成した場合、従来の構造では挿入損失を１．７ｄＢ程度にすることは可能であるが、これを１．０ｄＢ程度にまで改善することが望まれている。
【０００７】
さらに、このような特性向上と小型低背化の両立の要請は、通信機器の多機能・高機能化の進展に伴い、今後も強まると考えられる。
【０００８】
したがって、本発明の目的は、複数段の共振器を備えた積層型ＢＰＦにおいて小型低背化と同時に良好なフィルタ特性を実現することにあり、特に、共振器同士を接続して結合を強める補助的な電極（接続導体）を使用するフィルタ構造において当該接続導体による共振器同士の結合をより一層高め、これにより良好なフィルタ特性を得る点にある。
【課題を解決するための手段】
【０００９】
前記課題を解決し目的を達成するため、本発明に係る積層型ＢＰＦは、入力端子と出力端子との間に順に接続した第１共振器と第２共振器とを備え、前記第１共振器および前記第２共振器はともに、互いに絶縁された複数の配線層を有する積層体に形成したインダクタ導体とキャパシタ導体とを含み、前記第１共振器のインダクタ導体（以下「第１インダクタ導体」又は「第１インダクタ」と言うことがある）および前記第２共振器のインダクタ導体（以下「第２インダクタ導体」又は「第２インダクタ」と言うことがある）はともに、一方の端部を開放端とするとともに他方の端部を短絡端とした積層型ＢＰＦであって、前記第１共振器のインダクタ導体と前記第２共振器のインダクタ導体とを電気的に接続する接続導体を備え、当該接続導体は、前記第１共振器のインダクタ導体の開放端寄りの位置と、前記第２共振器のインダクタ導体の開放端寄りの位置とを電気的に接続する。
【００１０】
複数の共振器を含む積層型ＢＰＦにおいて共振器同士の磁気結合を強め帯域調整を行うために、第１インダクタ導体（第１共振器のインダクタ導体）と第２インダクタ導体（第２共振器のインダクタ導体）とを接続導体によって電気的に接続する構造は従来から知られている。一方、本願発明者は、このような帯域調整用の接続導体を使用するＢＰＦについて検討を重ね、本発明を完成するに至った。
【００１１】
具体的には、接続導体による共振器同士の接続は、従来では短絡端側において行われるのが通常であったが、この接続導体による接続を各インダクタ導体の開放端側で行うと、広い通過帯域を確保しつつ挿入損失の改善を行うことが出来ることを本願発明者は見出した。したがって本発明では、上記のように第１インダクタ導体の開放端寄り（当該インダクタ導体の中間点よりも開放端寄り）の位置と、第２インダクタ導体の開放端寄り（当該インダクタ導体の中間点よりも開放端寄り）の位置とを電気的に接続するように接続導体を備える。なお、このような特性改善の効果については後の実施形態の説明において、シミュレーション結果に基づいて更に詳しく述べる。
【００１２】
なお、上記第１インダクタ導体の一方の端部である開放端は入力端子に接続され（入力キャパシタを介して接続しても良い）、第１インダクタ導体の他方の端部である短絡端はグランドに接続される。同様に、上記第２インダクタ導体の一方の端部である開放端は出力端子に接続され（出力キャパシタを介して接続しても良い）、第２インダクタ導体の他方の端部である短絡端はグランドに接続される。
【００１３】
また、上記接続導体の接続位置について本発明の一態様では、第１共振器のインダクタ導体の開放端又はその近傍位置と、第２共振器のインダクタ導体の開放端又はその近傍位置とを電気的に接続するように上記接続導体を設置する。
【００１４】
また本発明の別の一態様では、第１共振器のインダクタ導体に対する前記接続導体の接続位置と、第１共振器のインダクタ導体の前記開放端との距離が、当該第１共振器のインダクタ導体の全長の８分の３以下であり、かつ、第２共振器のインダクタ導体に対する前記接続導体の接続位置と、第２共振器のインダクタ導体の前記開放端との距離が、当該第２共振器のインダクタ導体の全長の８分の３以下である。
【００１５】
さらに、本発明の好ましい態様として、第１共振器のインダクタ導体と第２共振器のインダクタ導体とを、前記積層体の同一の内部配線層にかつ互いに磁気結合するように平面から見たときに隣り合って配置する。
【００１６】
また上記接続導体は、上記インダクタ導体と同一の配線層に配置することも可能であるが、当該接続導体を、積層体内において第１共振器のインダクタ導体および第２共振器のインダクタ導体と異なる配線層に配置することがフィルタチップを小型化する観点から好ましい。
【００１７】
さらに本発明の別の一態様では、前記入力端子および前記出力端子を前記積層体の最下層の配線層である底面配線層に配置するとともに、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を前記積層体の内部配線層に配置し、前記第１共振器のキャパシタ導体（以下「第１キャパシタ導体」又は「第１キャパシタ」と言うことがある）および前記第２共振器のキャパシタ導体（以下「第２キャパシタ導体」又は「第２キャパシタ」と言うことがある）を、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を配置した内部配線層より下層の内部配線層に配置する一方、前記接続導体を、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体を配置した内部配線層より上層の内部配線層に配置する。
【００１８】
後の実施形態の説明において明らかにするように、接続導体の接続位置は開放端に近いほど良好な挿入損失特性を得ることが出来るが、当該インダクタ導体の開放端には、入出力端子電極や入出力用のキャパシタ等との接続を行うためにビア等の貫通導体が備えられることがある。一方、製品品質を維持すると同時に設計の効率化を図るため電子部品の設計製造にあたっては一定のルールが設けられていることが多く、このような設計ルールのひとつとして導体パターンを貫通導体から一定距離以上離す原則が設けられることがある。
【００１９】
このような設計ルールに対し、入出力端子ならびに各共振器を構成するキャパシタ導体をインダクタ導体より下層に配置する一方、接続導体をインダクタ導体より上層に配置する上記態様によれば、入出力端子やキャパシタ導体にインダクタ導体を接続する貫通導体と接続導体とが、インダクタ導体を配した配線層を挟んで上層と下層とに分かれて配置されることとなる。したがって、接続導体の接続位置をインダクタ導体の開放端あるいは開放端に極めて近い位置にもってきても貫通導体と導体パターン（接続導体）との距離を規定する上記設計ルールに抵触することがなく、このような既存の設計ルールに則った効率的な設計製造が可能となるとともに、貫通導体と接続導体と間に意図しない短絡が生じるようなことも防ぐことが出来る。
【００２０】
また、本発明の別の一態様では、第１共振器のインダクタ導体および第２共振器のインダクタ導体と、前記接続導体とが、平面から見たときに少なくとも一部が重なり合うように配置され、前記接続導体のライン幅が、第１共振器のインダクタ導体および第２共振器のインダクタ導体のライン幅と比較して細い。
【００２１】
このように接続導体のライン幅を細くすれば、第１共振器および第２共振器の各インダクタ導体により発生される磁界を接続導体が妨げることを防ぐことができ、フィルタ特性をより一層向上させることが可能となる。
【００２２】
また同様にインダクタ導体により発生される磁界が阻害されることを防ぐ観点から、前記接続導体を、平面から見たときに第１共振器のインダクタ導体および第２共振器のインダクタ導体と重なり合うことがないように配置しても良い。
【００２３】
さらに本発明のＢＰＦでは、前記第１共振器のインダクタ導体および前記第２共振器のインダクタ導体はともに、ループ状の全体形状を有する４分の１波長線路からなり、かつ、互いに磁気結合するように前記積層体の同一の内部配線層に隣り合って配置する場合がある。
【００２４】
また本発明の典型的な一例としては、共振器を２段（２つ）備えるが、３段以上の共振器を備えるＢＦＰを本発明に基づいて構成することも可能である。このようなＢＰＦでは、前記第１共振器と前記第２共振器との間に接続された１以上の共振器を更に備え、これら第１共振器、第２共振器および１以上の共振器により通過帯域を形成する。
【００２５】
本発明は周波数帯を特に限定されるものではない。後に述べる実施形態では無線ＬＡＮ通信等で使用される２．４ＧＨｚ帯を想定してＢＰＦを構成したが、本発明に係るＢＰＦの周波数帯（通過帯域）はこれに限定されるものではなく、例えば、各種携帯電話機で使用される８００ＭＨｚ帯や１．５ＧＨｚ帯、１．７ＧＨｚ帯、２ＧＨｚ帯、ＰＨＳで使用される１．９ＧＨｚ帯または１．８ＧＨｚ帯、あるいはこれら以上の様々な周波数帯であって良い。
【００２６】
また本発明に係るＢＰＦは、典型的には、チップ部品として単一のフィルタを備えた単体部品として提供するが、このような形態に限られず、例えばフィルタ以外の他の様々な回路素子やＩＣ等の電子部品を積層基板内に更に備えた電子モジュールを構成していても良いし、２以上の周波数帯域で使用可能な通信モジュール（デュアルバンド用モジュール、トリプルバンド用モジュール等）を構成するために積層体の内部に複数のフィルタを備えるなど様々な形態であっても良い。さらに、本発明のＢＰＦ並びに上記のような本発明のＢＰＦを含んだ電子モジュールは、無線ＬＡＮや携帯電話機、ＷｉＭＡＸ、ブルートゥース（Bluetooth）等の各種の通信システムで使用されるものであって良く、その種類を問わない。
【発明の効果】
【００２７】
本発明によれば、複数段の共振器を備えた積層型バンドパスフィルタにおいて共振器同士の結合を強めることにより良好なフィルタ特性を実現することが出来る。
【００２８】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、以下の実施形態の説明においては、同一又は相当部分には図中で同一の符号を付し、重複した説明を省略する。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の第１の実施形態に係る積層型ＢＰＦの等価回路を示す図である。
【図２】図２は、前記第１実施形態に係るＢＰＦの積層構造（積層体の各配線層／第１層〜第１２層）を示す図である。
【図３】図３は、前記第１実施形態のＢＰＦの周波数−減衰特性を示す線図である。
【図４】図４は、前記第１実施形態のＢＰＦの通過帯域における周波数−挿入損失特性を示す線図である。
【図５】図５は、前記第１実施形態のＢＰＦの通過帯域における周波数−反射損失特性を示す線図である。
【図６】図６は、接続導体の接続位置を示す平面図である。
【図７】図７は、接続導体の接続位置を変えた場合の挿入損失のピーク値の変化を示す線図である。
【図８】図８は、前記接続導体の接続位置を変えた場合における周波数−挿入損失特性を示す線図である。
【図９Ａ】図９Ａは、前記第１実施形態のＢＰＦにおける接続導体の幅を示す平面図である。
【図９Ｂ】図９Ｂは、前記第１実施形態のＢＰＦにおいて接続導体の幅を狭くした状態を示す平面図である。
【図９Ｃ】図９Ｃは、前記第１実施形態のＢＰＦにおいて接続導体の幅を広くした状態を示す平面図である。
【図１０】図１０は、前記図９Ａ〜図９Ｃに示すように接続導体の幅を変えた場合における周波数−挿入損失特性を示す線図である。
【図１１】図１１は、前記図９Ａ〜図９Ｃに示すように接続導体の幅を変えた場合における周波数−反射損失特性を示す線図である。
【図１２】図１２は、本発明の第２の実施形態に係る積層型ＢＰＦの積層構造（積層体の各配線層／第１層〜第１２層）を示す図である。
【図１３】図１３は、前記第２実施形態のＢＰＦの周波数−減衰特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図１４】図１４は、前記第２実施形態のＢＰＦの周波数−挿入損失特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図１５】図１５は、前記第２実施形態のＢＰＦの周波数−反射損失特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図１６】図１６は、本発明の第３の実施形態に係る積層型ＢＰＦの積層構造（積層体の各配線層／第１層〜第１２層）を示す図である。
【図１７】図１７は、前記第３実施形態のＢＰＦの周波数−減衰特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図１８】図１８は、前記第３実施形態のＢＰＦの周波数−挿入損失特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図１９】図１９は、前記第３実施形態のＢＰＦの周波数−反射損失特性を前記第１実施形態のＢＰＦと比較して示す線図である。
【図２０】図２０は、本発明の第４の実施形態に係る積層型ＢＰＦの積層構造（積層体の各配線層／第１層〜第１２層）を示す図である。
【図２１】図２１は、本発明の第５の実施形態に係る積層型ＢＰＦの積層構造（積層体の各配線層／第１層〜第１２層）を示す図である。
【図２２】図２２は、本発明の第６の実施形態に係る積層型ＢＰＦの等価回路を示す図である。
【図２３】図２３は、前記第６実施形態に係る積層型ＢＰＦの積層構造（積層体の各配線層／第１層〜第１１層）を示す図である。
【発明を実施するための形態】
【００３０】
〔第１実施形態〕
図１から図２に示すように、本発明の第１の実施形態に係る積層型ＢＰＦ（以下「チップ」と言うことがある）１１は、所定の通過帯域を形成するため入力端子１２と出力端子１３との間に順に接続した２つの共振器１４，１５（入力端子１２から出力端子１３に向かって順に、第１共振器、第２共振器と称する）と、これら第１共振器１４と第２共振器１５とを接続する接続導体２１と、入力端子１２と第１共振器１４との間に接続した入力キャパシタＣ12と、出力端子１３と第２共振器１５との間に接続した出力キャパシタＣ13とを備える。
【００３１】
第１共振器１４と第２共振器１５は共に、インダクタ（第１インダクタ）Ｌ1とキャパシタ（第１キャパシタ）Ｃ1、並びにインダクタ（第２インダクタ）Ｌ2とキャパシタ（第２キャパシタ）Ｃ2からそれぞれなるＬＣ並列共振器である。また、これら第１インダクタＬ1、第２インダクタＬ2、第１キャパシタＣ1、第２キャパシタＣ2、入力キャパシタＣ12及び出力キャパシタＣ13を構成する各導体は、本実施形態では、図２に示すように裏面（第１２層）を含めて１２層の配線層を有するセラミック積層体の各配線層に形成した導体パターン２２〜３５により構成する。
【００３２】
なお、当該積層体は、例えばセラミックグリーンシートの表面に各配線層に対応した導体パターンを印刷した複数のグリーンシートを積層し、これをチップ化した後、焼成することにより作製することが出来る。また、本実施形態（後述の第２実施形態以降の実施形態も同様）では、チップ（積層体）の天面を第１層とし、チップの底面に向かって下層に行くにつれ順に、第２層、第３層、第４層、・・・として、チップ底面を第１２層とする。また図において符号Ｖを付した丸はビアを表し、下層の配線層に電気的に接続されていることを示している（後述の各図においても同様）。また、ビアＶによる接続導体２１の接続位置を黒で塗りつぶした丸で示した（図２，図１２，図２０，図２１，図２３参照）。
【００３３】
積層体の第２層には、後に述べる第３層に配置した第１インダクタＬ1（２２）と第２インダクタＬ2（２３）とを電気的に接続し両インダクタＬ1，Ｌ2（２２，２３）を結合する接続導体（結合電極）２１を設ける。また第３層には、第１インダクタ２２と第２インダクタ２３を配する。これら第１インダクタ２２と第２インダクタ２３はともに、４分の１波長の線路長を有する導体線路（１／４波長共振器）からなり、これらをそれぞれコの字形の平面形状を有するようにループ状に巻き回し、これら第１インダクタ２２と第２インダクタ２３とが互いに磁気結合するように両インダクタ２２，２３を並べてかつ接近させて配置する。
【００３４】
第１インダクタ２２の一端はこれを開放端２２ｂとする。即ちこの開放端２２ｂは、第５層、第７層、第９層および第１０層にそれぞれ設けたキャパシタ電極２４，２８，３２，３４にビアＶを介して電気的に接続される。一方、第１インダクタ２２の他端は短絡端２２ａとし、第１１層に設けたグランド電極３６にビアＶを介して接続する。また、第２インダクタ２３についても第１インダクタ２２と同様の接続を行う。即ち、第２インダクタ２３の一端は、開放端２３ｂとして第５層、第７層、第９層および第１０層にそれぞれ設けたキャパシタ電極２５，２９，３３，３５にビアＶを介して電気的に接続する。一方、第２インダクタ２３の他端は、短絡端２３ａとして第１１層に設けたグランド電極３６にビアＶを介して接続する。
【００３５】
なお、本実施形態では、図２の左右方向であるチップの長手方向に第１インダクタ２２と第２インダクタ２３を並べて配置するが、この第１インダクタ２２と第２インダクタ２３の配列方向（チップの長手方向）の中央部に上記各短絡端２２ａ，２３ａを位置させるとともに、当該インダクタ２２，２３の配列方向の外側に上記各開放端２ｂａ，２３ｂが位置するように配置する。
【００３６】
そして、前記第２層の接続導体２１の一端部２１ａを第１インダクタ２２の開放端２２ｂの近傍位置２２ｃにビアＶを介して接続する一方、接続導体２１の他端部２１ｂを第２インダクタ２３の開放端２３ｂの近傍位置２３ｃにビアＶを介して接続することにより両インダクタ２２，２３を接続する。これにより第１インダクタ２２と第２インダクタ２３の結合を強めることが出来る。なお、第１インダクタ２２の開放端２２ｂから第１インダクタ２２への接続導体２１の接続位置２２ｃまでの距離と、第２インダクタ２３の開放端２３ｂから第２インダクタ２３への接続導体２１の接続位置２３ｃまでの距離とは等しく、当該距離を各インダクタ導体２２，２３の全長の８分の３以下とする。このように開放端２２ｂ，２３ｂに近い位置で両インダクタ２２，２３を接続する根拠については後に述べる。
【００３７】
第５層から第１０層の各層には、２つのキャパシタ電極２４，２５；２６，２７；２８，２９；３０，３１；３２，３３；３４，３５を左右に並べてそれぞれ配置するが、これらのキャパシタ電極２４〜３５のうち第５層から第９層の各層の左側に配置した電極２４，２６，２８，３０，３２は平面から見たときに重なり合い、これらの電極２４，２６，２８，３０，３２により入力キャパシタＣ12を構成する。
【００３８】
具体的には、第６層および第８層の各層の左側に配置したキャパシタ電極２６，３０は、第１２層（チップ底面）の一端部（左側端部）に設けた入力端子１２にビアＶを介して接続され、第５層、第７層および第９層の各層の左側に配置したキャパシタ電極２８，３２は、第３層に配した前記第１インダクタ２２の開放端２２ｂにビアＶを介して接続される。そして、第５層左側のキャパシタ電極２４と第６層左側のキャパシタ電極２６、第６層左側のキャパシタ電極２６と第７層左側のキャパシタ電極２８、第７層左側のキャパシタ電極２８と第８層左側のキャパシタ電極３０、ならびに第８層左側のキャパシタ電極３０と第９層左側のキャパシタ電極３２により入力キャパシタＣ12を構成する。
【００３９】
一方、第５層から第９層の各層の右側に配置したキャパシタ電極２５，２７，２９，３１，３３は、平面から見たときに重なり合って出力キャパシタＣ13を構成する。
【００４０】
具体的には、第６層および第８層の各層の右側に配置したキャパシタ電極２７，３１は、第１２層（チップ底面）の他端部（右側端部）に設けた出力端子１３にビアＶを介して接続され、第５層、第７層および第９層の各層の右側に配置したキャパシタ電極２５，２９，３３は、第３層に配した前記第２インダクタ２３の開放端２３ｂにビアＶを介して接続される。そして、第５層右側のキャパシタ電極２５と第６層右側のキャパシタ電極２７、第６層右側のキャパシタ電極２７と第７層右側のキャパシタ電極２９、第７層右側のキャパシタ電極２９と第８層右側のキャパシタ電極３１、ならびに第８層右側のキャパシタ電極３１と第９層右側のキャパシタ電極３３により出力キャパシタＣ13を構成する。
【００４１】
また、第１１層の中央部にはグランド電極３６を設け、このグランド電極３６と前記第１０層左側のキャパシタ電極３４とを対向させるとともにグランド電極３６と前記第９層左側のキャパシタ電極３２とを対向させてこれらの電極３２，３４，３６により第１キャパシタＣ1を構成する。なお、第９層左側のキャパシタ電極３２および第１０層左側のキャパシタ電極３４は、ビアＶを介して第３層の第１インダクタ２２の開放端２２ｂ、ならびに第５層、第７層および第９層左側の各キャパシタ電極２４，２８，３２と接続してある。また、第１１層のグランド電極３６は、第１２層の中央部に設けた外部接続用のグランド端子３７にビアＶを介して接続する。
【００４２】
同様に、第１１層の前記グランド電極３６と第１０層右側のキャパシタ電極３５とを対向させるとともにグランド電極３６と前記第９層右側のキャパシタ電極３３とを対向させてこれらの電極３３，３５，３６により第２キャパシタＣ2を構成する。なお、第９層右側のキャパシタ電極３３および第１０層右側のキャパシタ電極３５は、ビアＶを介して第３層の第２インダクタ２３の開放端２３ｂ、ならびに第５層、第７層および第９層右側の各キャパシタ電極２５，２９，３３と接続する。
【００４３】
さらに、チップの底面となる第１２層には、前述のように左側端部に入力端子１２を、右側端部に出力端子１３を、中央部にグランド端子３７をそれぞれ設ける。
【００４４】
このような本実施形態のＢＰＦによれば、図３から図５に示すように（実線が本実施形態の特性であり、図４の周波数２４００ＭＨｚの点Ｐ１で１．０１ｄＢ，周波数２５００ＭＨｚの点Ｐ２で１．０６ｄＢ）、通過帯域において略１ｄＢの良好な挿入損失を実現することが出来る。また、これらの図において破線で示すのは前記特許文献１（特開２００９−２００９８８）の図４に開示されたＢＰＦの短絡端を接続導体で接続した場合の特性であるが、これと比較して広い通過帯域と良好な挿入損失特性を得ることが可能であることが分かる。
【００４５】
〔接続導体の接続位置による特性への影響〕
本発明において接続導体の接続位置を様々なものとした場合の影響を検討した。
【００４６】
具体的には、前記第１実施形態のＢＰＦにおいて、第１インダクタ２２および第２インダクタ２３についてそれらの導体線路２２，２３に沿って短絡端２２ａ，２３ａから開放端２２ｂ，２３ｂまでを８等分し（各インダクタ２２，２３は波長をλとすると全長がλ／４である）、各位置（図６の（ａ）〜（ｉ））においてインダクタ２２，２３同士を接続した場合について挿入損失値を比較した。
【００４７】
即ち、図６（ａ）に示すように短絡端２２ａ，２３ａ同士を接続した場合、同図（ｂ）に示すように短絡端２２ａ，２３ａから当該インダクタ導体２２，２３に沿って（１／３２）・λだけ開放端２２ｂ，２３ｂ側へ進んだ位置同士を接続した場合、同図（ｃ）に示すように短絡端から（２／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、同図（ｄ）に示すように短絡端から（３／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、同図（ｅ）に示すように短絡端から（４／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、同図（ｆ）に示すように短絡端から（５／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、同図（ｇ）に示すように短絡端から（６／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、同図（ｈ）に示すように短絡端から（７／３２）・λだけ開放端側へ進んだ位置同士を接続した場合、ならびに、同図（ｉ）に示すように短絡端から（８／３２）・λだけ開放端側へ進んだ位置（開放端２２ｂ，２３ｂ位置）同士を接続した場合についてである。
【００４８】
結果は図７に示すとおりであり、開放端２２ｂ，２３ｂに近い位置同士を接続すればより良好な挿入損失特性が得られることが分かる。特に、図６（ｆ）から（ｉ）のように、短絡端２２ａ，２３ａから（５／３２）・λ以上（即ち当該インダクタ導体２２，２３の全長の８分の５以上）開放端２２ｂ，２３ｂ側に近づいた位置に接続導体２１を接続すること、言い換えれば、接続導体２１の接続位置と開放端２２ｂ，２３ｂとの距離をインダクタ２２，２３の全長の８分の３以下にすることが良好なフィルタ特性を得る点で好ましく、さらに好ましくは図６（ｇ）から（ｉ）のように、当該接続導体２１の接続位置と開放端２２ｂ，２３ｂとの距離をインダクタ２２，２３の全長の８分の２（＝４分の１）以下にするのが良い。
【００４９】
また、図８は、上記図６（ａ）〜（ｉ）の各場合について、通過帯域における挿入損失を示す線図である。この図において図６に対応させて線図に（ａ）〜（ｉ）の符号を付している。この図から明らかなように、開放端２２ｂ，２３ｂに出来るだけ近い位置同士を接続することが広帯域かつ良好な挿入損失特性が得られることが分かる。
【００５０】
〔接続導体の線幅の影響〕
さらに、前記第１実施形態のＢＰＦにおいて、接続導体２１のライン幅を変えた場合の影響を検討した。具体的には、図９Ａに示すように前記第１実施形態のＢＰＦでは、接続導体２１のライン幅はインダクタ２２，２３と同一（Ｗ＝１３５μｍ）であるが、図９Ｂに示すように接続導体２１の幅を狭くした場合（Ｗ１＝５０μｍ）と、図９Ｃに示すように幅を広くした場合（Ｗ２＝２７０μｍ）について特性を比較した。
【００５１】
結果は、図１０（挿入損失）および図１１（反射損失）のとおりであり、これらの図において細かい破線が接続導体の幅をインダクタ導体と同一の幅Ｗとした場合（図９Ａ）を、実線が接続導体の幅を狭い幅Ｗ１とした場合（図９Ｂ）を、破線が接続導体の幅を広い幅Ｗ２とした場合（図９Ｃ）をそれぞれ示す。これらの図から明らかなように、より良好な特性を得るためには接続導体２１のライン幅を狭く（細く）することが好ましい。
【００５２】
〔第２実施形態〕
本発明の第２の実施形態に係るＢＰＦは、前記第１実施形態のＢＰＦと同様にＬＣ共振器を２段備えるとともに各共振器のインダクタ同士を接続導体により接続したものであるが、図１２（第３層）に示すように各共振器を構成する第１インダクタ２２および第２インダクタ２３をＬ字形の導体線路により形成したものである。
【００５３】
また、各インダクタ２２，２３の短絡端２２ａ，２３ａは前記第１実施形態と同様にチップ長手方向中央部の一縁部（図１２の下側の縁部）に配置し、開放端２２ｂ，２３ｂはチップの左上角部と右上角部にそれぞれ配置している。そして、ビアＶを介し第２層に配した接続導体２１によって上記開放端２２ｂ，２３ｂの近傍２２ｃ，２３ｃにおいて第１インダクタ２２と第２インダクタ２３を接続する。なお、第５層から第１２層までの電極（導体）１２，１３，２４〜３７の配置は前記第１実施形態と同様であるから同一の符号を付して重複した説明を省略する。
【００５４】
図１３から図１５に本実施形態の周波数特性（実線）を前記第１実施形態の特性（破線）とともに示すが、これらの図から明らかなように、前記第１実施形態と比較して若干特性は落ちるものの、本実施形態によっても前記第１実施形態とほぼ同様に良好な特性を得ることが出来る。
【００５５】
〔第３実施形態〕
本発明の第３の実施形態に係るＢＰＦは、前記第１実施形態のＢＰＦと同様にＬＣ共振器を２段備え、各共振器を構成する第１インダクタおよび第２インダクタをコの字形の導体線路により形成したものであるが、図１６（第２層〜第３層）に示すようにこれらのインダクタ導体（第１インダクタ及び第２インダクタ）を、第２層に配したＬ字形の導体２２ｄ，２３ｄと、第３層に配置した直線状の導体２２ｅ，２３ｅとにより構成したものである。当該第２層のＬ字形導体２２ｄ，２３ｄと、第３層の直線状導体２２ｅ，２３ｅとは、チップ長手方向中央部の他縁部（図１６の上側の縁部）においてビアＶを介して接続してあり、これにより平面から見たときに各インダクタ全体として前記第１実施形態と同様にコの字形のインダクタとなっている。
【００５６】
また、インダクタ導体の各短絡端２２ａ，２３ａは前記第１実施形態と同様にチップ長手方向中央部の一縁部（図１６の下側の縁部）に位置し、各開放端２２ｂ，２３ｂは前記第１実施形態と同様にチップ長手方向両端部（図１６の左側端部および右側端部）にそれぞれ位置する。そして、第１インダクタと第２インダクタを結合する接続導体２１は、前記第１実施形態と略同位置に接続してあるが、本実施形態では、上記のようにインダクタを構成するＬ字形導体２２ｄ，２３ｄと当該接続導体２１とを同一の配線層（第２層）に配してあり、接続導体２１は当該Ｌ字形導体２２ｄ，２３ｄに連続した導体となっている。
【００５７】
図１７から図１９に本実施形態の周波数特性（実線）を前記第１実施形態の特性（破線）とともに示すが、これらの図から明らかなように、前記第１実施形態と比較して若干特性は落ちるものの、本実施形態によっても前記第１実施形態とほぼ同様に良好な特性を得ることが出来る。
【００５８】
〔第４，第５実施形態〕
本発明の第４及び第５の実施形態に係るＢＰＦは、第１実施形態のＢＰＦにおいてインダクタ２２，２３の開放端２２ｂ，２３ｂと短絡端２２ａ，２３ａの配置を入れ替え（第４実施形態）、あるいは一方のインダクタ（第２インダクタ２３）の向きを反転させた（第５実施形態）ものである。
【００５９】
具体的には、図２０に示すように第４実施形態に係るＢＰＦは、第３層に配した第２インダクタ２３の開放端２３ｂと短絡端２３ａとが前記第１実施形態とは左右逆に配置されている。これに伴い第２インダクタ２３の開放端２３ｂはチップの長手方向中央部に位置するから、第２層の接続導体２１は前記第１実施形態より短い。また、第５層から第１０層の各層の右側（第２共振器２３側）に配置するキャパシタ電極２５，２７，２９，３１，３３，３５（第２キャパシタや出力キャパシタ）及び第１１層に配するグランド電極３６の向きや形状を適宜変更している（次に述べる第５実施形態も同様）。
【００６０】
第５実施形態に係るＢＰＦは、図２１に示すように第３層に配した第２インダクタ２３を同図の上下方向に反転させた（第１インダクタ２２と第２インダクタ２３とが平面から見てチップの中心点を中心として点対称となるように両インダクタ２２，２３を配置した）ものである。これに伴い、第１インダクタ２２と第２インダクタ２３とを接続するため第２層に配した接続導体２１は、鉤状に折れ曲がった形状とし、これにより、一端２１ａを前記第１実施形態と同様に第１インダクタ２２の開放端２２ｂから一定距離離れた位置（当該インダクタの中間点より開放端寄りの位置）２２ｃにビアＶを介して接続する一方、他端２１ｂを第２インダクタ２３の開放端２３ｂから同距離の対応する位置２３ｃにビアＶを介して接続している。
【００６１】
〔第６実施形態〕
本発明の第６の実施形態に係るＢＰＦは、図２２に示すように入力端子１２と出力端子１３の間に３段の共振器１４，１５，１６を備えたもので、入力端子１２に接続した第１共振器１４と、出力端子１３に接続した第２共振器１５と、これら第１共振器１４と第２共振器１５との間に接続した第３共振器１６と、これらの共振器１４〜１６に並列に入力端子１２と出力端子１３との間に接続したバイパスキャパシタ（バイパスコンデンサ）Ｃpとを有する。また、各共振器１４〜１６はそれぞれ、インダクタＬ1，Ｌ2，Ｌ3とキャパシタＣ1，Ｃ2，Ｃ3からなるＬＣ並列共振器である。
【００６２】
このような３段の共振器１４〜１６を備えたＢＰＦにおいても、前記実施形態と同様に、各インダクタＬ1，Ｌ2，Ｌ3を開放端の近傍位置２２ｃ，２３ｃ，２４ｃにおいて接続導体２１によって電気的に接続することにより、共振器１４〜１６相互の結合を強めることが出来る。
【００６３】
具体的には、図２３に示すように積層体の第２層に接続導体２１を、第３層にはチップの長手方向に順に配列するように第１インダクタ（第１共振器１４を構成するインダクタＬ1）２２と第３インダクタ（第３共振器１６を構成するインダクタＬ3）２４と第２インダクタ（第２共振器１５を構成するインダクタＬ2）２３とをそれぞれ設け、チップの一縁部（図２３の下側縁部）に各インダクタ２２，２３，２４の開放端２２ｂ，２３ｂ，２４ｂが位置するように配置し、これらの開放端２２ｂ，２３ｂ，２４ｂを第２層に設けた接続導体２１によりビアＶを介して接続すれば良い。
【００６４】
なお、第５層から第９層には、電極４１〜５０をそれぞれ設けており、上記第１共振器１４を構成する第１キャパシタＣ1は、第９層左側の電極４８と第１０層のグランド電極３６ならびに第９層左側の電極４８と第８層のグランド電極４７により、第２共振器１５を構成する第２キャパシタＣ2は、第９層右側の電極４９と第１０層のグランド電極３６ならびに第９層右側の電極４９と第８層のグランド電極４７により、第３共振器１６を構成する第３キャパシタＣ3は、第９層中央の電極５０と第１０層のグランド電極３６並びに第７層中央の電極４６と第８層のグランド電極４７とにより、それぞれ形成する。また、バイパスキャパシタＣpは、第５層の電極４１，４２、第６層の電極４３及び第７層の電極４４，４５により形成する。
【符号の説明】
【００６５】
Ｃ1  第１キャパシタ（第１共振器のキャパシタ）
Ｃ2  第２キャパシタ（第２共振器のキャパシタ）
Ｃ3  第３キャパシタ（第３共振器のキャパシタ）
Ｃ12  入力キャパシタ
Ｃ13  出力キャパシタ
Ｃp  バイパスキャパシタ
Ｌ1，２２  第１インダクタ（第１共振器のインダクタ）
Ｌ2，２３  第２インダクタ（第２共振器のインダクタ）
Ｌ3，５４  第３インダクタ（第３共振器のインダクタ）
Ｖ  ビアホール
１１  ＢＰＦ
１２  入力端子
１３  出力端子
１４  第１共振器
１５  第２共振器
１６  第３共振器
２１  接続導体（結合電極）
２２ａ，２３ａ，５４ａ  短絡端
２２ｂ，２３ｂ，５４ｂ  開放端
２２ｃ，２３ｃ，５４ｃ  接続導体の接続点
２２ｄ，２３ｄ  Ｌ字形導体（インダクタ導体）
２２ｅ，２３ｅ  直線状導体（インダクタ導体）
２４〜３５，４１〜５０  キャパシタ電極
３６，４７  グランド電極
３７  グランド端子
【要約】
【課題】共振器同士を接続して結合を強める補助的な接続導体を使用するＢＰＦにおいて当該接続導体による共振器同士の結合を高め、良好なフィルタ特性を得る。
【解決手段】入出力端子間に順に接続した第１共振器と第２共振器を備え、両共振器が共に積層体に形成したインダクタ導体とキャパシタ導体を含み、両共振器のインダクタ導体が共に、一端が開放端で他端が短絡端であるＢＰＦであって、両共振器のインダクタ導体同士を接続する接続導体を備え、この接続導体は、第１共振器のインダクタ導体の開放端寄りの位置と、第２共振器のインダクタ導体の開放端寄りの位置とを接続する。
【選択図】図１【図１】
0004766354.tif 000002
【図２】
0004766354.tif 000003
【図３】
0004766354.tif 000004
【図４】
0004766354.tif 000005
【図５】
0004766354.tif 000006
【図６】
0004766354.tif 000007
【図７】
0004766354.tif 000008
【図８】
0004766354.tif 000009
【図９Ａ】
0004766354.tif 000010
【図９Ｂ】
0004766354.tif 000011
【図９Ｃ】
0004766354.tif 000012
【図１０】
0004766354.tif 000013
【図１１】
0004766354.tif 000014
【図１２】
0004766354.tif 000015
【図１３】
0004766354.tif 000016
【図１４】
0004766354.tif 000017
【図１５】
0004766354.tif 000018
【図１６】
0004766354.tif 000019
【図１７】
0004766354.tif 000020
【図１８】
0004766354.tif 000021
【図１９】
0004766354.tif 000022
【図２０】
0004766354.tif 000023
【図２１】
0004766354.tif 000024
【図２２】
0004766354.tif 000025
【図２３】
0004766354.tif 000026