(57)【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
行列に配置される複数のアレイを備え、各行に配置される２個以上のアレイは１個のアレイブロックを形成し、
前記アレイの各々は、
行列に配置される複数のメモリセルと、
行に配置される複数のセグメントワード線と、
列に配置される複数のビット線対とを含み、
前記半導体記憶装置はさらに、
前記アレイに対応して設けられる入出力線対と、
前記各アレイブロック内の２個以上のアレイに渡って行に配置される複数のメインワード線と、
外部から入力されるアドレス信号を行アドレスストローブ信号に応じて行アドレス信号として取り込み、列アドレスストローブ信号に応じて列アドレス信号及びセグメントアドレス信号として取り込むアドレスバッファと、
前記アドレスバッファによって取り込まれた行アドレス信号に応じて前記メインワード線の中から２本以上のメインワード線を同時に選択して活性化し、かつ、前記アドレスバッファによって取り込まれた行アドレス信号及びセグメントアドレス信号に応じてその活性化した２本以上のメインワード線が属する２個以上のアレイブロックの中から１個のアレイブロックを選択するメイン行デコーダと、
前記複数のアレイに対応して設けられ、各々が対応するアレイ内のビット線対に接続される複数のセンスアンプ群と、
前記メインワード線及び前記アドレスバッファによって取り込まれたセグメントアドレス信号に応じて前記セグメントワード線を活性化するセグメント行デコーダと、
前記メイン行デコーダによって選択されたアレイブロックに含まれるアレイであって、前記セグメント行デコーダによって活性化されたセグメントワード線を含むアレイに対応するセンスアンプ群を活性化するセンスアンプ制御手段と、
前記アドレスバッファによって取り込まれた列アドレス信号に応じて前記ビット線対を前記入出力線対に接続する列デコーダとを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記メイン行デコーダがメインワード線を活性化している間に、前記セグメント行デコーダは、第１のセグメントアドレス信号に応じて前記アレイのうち第１のアレイ内のセグメントワード線を活性化し、かつ、前記センスアンプ制御手段は、前記第１のアレイに対応するセンスアンプ群を活性化した後、前記セグメント行デコーダは、前記第１のセグメントアドレス信号と異なる第２のセグメントアドレス信号に応じて前記アレイのうち前記第１のアレイと異なる第２のアレイ内のセグメントワード線を追加的に活性化し、かつ、前記センスアンプ制御手段は、前記第２のアレイに対応するセンスアンプ群を追加的に活性化することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置であって、
前記メイン行デコーダはプリチャージコマンドに応じて前記メインワード線を不活性化しかつ前記アレイブロックの選択を終了し、
前記セグメント行デコーダはプリチャージコマンドに応じて前記セグメントワード線を不活性化し、
前記センスアンプ制御手段はプリチャージコマンドに応じて前記センスアンプ群を不活性化する、ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置であってさらに、
前記アドレスバッファに取り込まれたセグメントアドレス信号を前記セグメント行デコーダに与えた後、前記アドレスバッファに取り込まれた列アドレス信号を前記列デコーダに与える列アドレスタイミング制御回路を備えたことを特徴とする半導体記憶装置。
【請求項５】
複数のバンクと、
バンクアドレス信号に応じて前記バンクのうちいずれかを選択するバンク選択手段とを備えた半導体記憶装置であって、
前記バンクの各々は、
行列に配置される複数のアレイを備え、各行に配置される２個以上のアレイは１個のアレイブロックを形成し、
前記アレイの各々は、
行列に配置される複数のメモリセルと、
行に配置される複数のセグメントワード線と、
列に配置される複数のビット線対とを含み、
前記半導体記憶装置はさらに、
前記アレイに対応して設けられる入出力線対と、
前記各アレイブロック内の２個以上のアレイに渡って行に配置される複数のメインワード線と、
外部から入力されるアドレス信号を行アドレスストローブ信号に応じて行アドレス信号として取り込み、列アドレスストローブ信号に応じて列アドレス信号及びセグメントアドレス信号として取り込むアドレスバッファと、
前記アドレスバッファによって取り込まれた行アドレス信号に応じて前記メインワード線の中から２本以上のメインワード線を同時に選択して活性化し、かつ、前記アドレスバッファによって取り込まれた行アドレス信号及びセグメントアドレス信号に応じてその活性化した２本以上のメインワード線が属する２個以上のアレイブロックの中から１個のアレイブロックを選択するメイン行デコーダと、
前記複数のアレイに対応して設けられ、各々が対応するアレイ内のビット線対に接続される複数のセンスアンプ群と、
前記メインワード線及び前記アドレスバッファによって取り込まれたセグメントアドレス信号に応じて前記セグメントワード線を活性化するセグメント行デコーダと、
前記メイン行デコーダによって選択されたアレイブロックに含まれるアレイであって、前記セグメント行デコーダによって活性化されたセグメントワード線を含むアレイに対応するセンスアンプ群を活性化するセンスアンプ制御手段と、
前記アドレスバッファによって取り込まれた列アドレス信号に応じて前記ビット線対を前記入出力線対に接続する列デコーダとを備えたことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記バンク選択手段により選択された第１のバンク内のメイン行デコーダは、前記バンク選択手段が第２のバンクを選択して再び第１のバンクを選択するまでの間、前記メインワード線の活性化を維持することを特徴とする半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置であって、
前記メイン行デコーダはバンクプリチャージコマンドに応じて前記メインワード線を不活性化しかつ前記アレイブロックの選択を終了し、
前記セグメント行デコーダはバンクプリチャージコマンドに応じて前記セグメントワード線を不活性化し、
前記センスアンプ制御手段はバンクプリチャージコマンドに応じて前記センスアンプ群を不活性化する、ことを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置であってさらに、
前記アドレスバッファに取り込まれたセグメントアドレス信号を前記セグメント行デコーダに与えた後、前記アドレスバッファに取り込まれた列アドレス信号を前記列デコーダに与える列アドレスタイミング制御回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、さらに詳しくは、分割ワード線構造を有する半導体記憶装置の改良に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)はパーソナルコンピュータを初め、様々な製品に汎用メモリとして広く使用されている。最近は用途の多様化から、汎用メモリでも特定用途向けに機能や性能を変更した製品が出て来ている。低電流ＳＤＲＡＭはその一例で、携帯電話、ＰＤＡ(Personal Digital Assistance)など、電池で駆動される低電流製品に使用され、しかも、従来使用されていたＰＳＲＡＭ(Pseudo Static Random Access Memory)よりも大容量（１２８Ｍ又は２５６Ｍビット）のものが使用され始めている。
【０００３】
この分野ではスタンバイ電流及びアクティブ電流の低減が求められており、クロック周波数も１００ＭＨｚと汎用ＳＤＲＡＭよりも低く、性能もアクセスタイムが５６ｎｓ、ＣＡＳレイテンシが３クロック（２６ｎｓ）と低速である。
【０００４】
また、汎用ＳＤＲＡＭと同様に、４バンク構成が多く用いられている（下記非特許文献１を参照）。クロックを遅くして性能を下げても、バンクを活性化した状態でのアクセスを多用して性能を上げるために、一度に活性化するセンスアンプの数を多くし、大量のアレイを動作させている。通常、１Ｉ／Ｏ当り５１２又は１０２４個のセンスアンプを活性化するので、１６Ｉ／Ｏのチップ全体では、一度に活性化するセンスアンプの数は８Ｋ又は１６Ｋにもなり、アクティブ電流の低減は難しく、ＰＳＲＡＭよりもはるかに大きいのが現状である。
【０００５】
図１１に２５６Ｍビット低電流ＳＤＲＡＭ１の典型的なレイアウトを示す。このＳＤＲＡＭ１は４個のバンクＢＮＫ０〜３を有し、かつ１６個のＩ／Ｏを有する。バンクＢＮＫ０〜３の各々は、３２個のアレイＡＲを有する。各アレイＡＲは、１Ｋのワード線と、２Ｋのビット線対と、２Ｋのセンスアンプとを含む。したがって、各アレイは２Ｍビットの記憶容量を有する。１個のバンクＢＮＫ０を活性化したとき、列アドレスでアクセス可能なデータ（ページ長）を１Ｋワードにするためには、全体で１６Ｋのセンスアンプを活性化しなければならない。したがって、バンクＢＮＫ０中の８個のアレイＡＲ（ハッチング箇所）を１回の行アクセスで活性化しなければならない。
【０００６】
このように従来のＳＤＲＡＭ１では多数のセンスアンプが同時に活性化されるので、これに対応して多数のビット線対が同時に充電される。この充電電流はアクティブ電流の大半を占める。
【特許文献１】特開２０００−１９５２５３号公報（米国特許第６２５２７９４号明細書）
【特許文献２】特開平３−８３２８７号公報
【特許文献３】特開平４−４２４９８号公報
【特許文献４】特開平１１−１７１３７号公報
【非特許文献１】Elpida 社 128Mb Mobile RAM 仕様書 EDL1216CASA
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、同時に活性化されるセンスアンプの数を少なくしてアクティブ電流を低減した半導体記憶装置を提供することである。
【課題を解決するための手段及び発明の効果】
【０００８】
本発明による半導体記憶装置は、複数のアレイと、入出力線対と、複数のメインワード線と、アドレスバッファと、メイン行デコーダと、複数のセンスアンプ群と、セグメント行デコーダと、センスアンプ制御手段と、列デコーダとを備える。複数のアレイは、行列に配置される。各行に配置される２個以上のアレイは１個のアレイブロックを形成する。アレイの各々は、複数のメモリセルと、複数のセグメントワード線と、複数のビット線対とを含む。複数のメモリセルは行列に配置される。複数のセグメントワード線は行に配置される。複数のビット線対は列に配置される。入出力線対はアレイに対応して設けられる。複数のメインワード線は、各アレイブロック内の２個以上のアレイに渡って行に配置される。アドレスバッファは、外部から入力されるアドレス信号を行アドレスストローブ信号に応じて行アドレス信号として取り込み、列アドレスストローブ信号に応じて列アドレス信号及びセグメントアドレス信号として取り込む。メイン行デコーダは、アドレスバッファによって取り込まれた行アドレス信号に応じてメインワード線の中から２本以上のメインワード線を同時に選択して活性化し、かつ、アドレスバッファによって取り込まれた行アドレス信号及びセグメントアドレス信号に応じてその活性化した２本以上のメインワード線が属する２個以上のアレイブロックの中から１個のアレイブロックを選択する。複数のセンスアンプ群は複数のアレイに対応して設けられる。センスアンプ群の各々は、対応するアレイ内のビット線対に接続される。セグメント行デコーダは、メインワード線及びアドレスバッファによって取り込まれたセグメントアドレス信号に応じてセグメントワード線を活性化する。センスアンプ制御手段は、メイン行デコーダによって選択されたアレイブロックに含まれるアレイであって、セグメント行デコーダによって活性化されたセグメントワード線を含むアレイに対応するセンスアンプ群を活性化する。列デコーダは、アドレスバッファによって取り込まれた列アドレス信号に応じてビット線対を入出力線対に接続する。
【０００９】
この半導体記憶装置では、メインワード線が活性化されても、アレイは全部ではなく一部しか選択されず、しかも、選択されたアレイに対応するセンスアンプ群しか活性化されない。したがって、同時に活性化されるセンスアンプの数が少なくなり、アクティブ電流が低減される。選択されないアレイにおいては、メインワード線が活性化されてもセグメントワード線が活性化されないので、センスアンプが活性化されなくてもデータが破壊されることはない。
【００１０】
好ましくは、メイン行デコーダがメインワード線を活性化している間に、セグメント行デコーダは、第１のセグメントアドレス信号に応じてアレイのうち第１のアレイ内のセグメントワード線を活性化し、かつ、センスアンプ制御手段は、第１のアレイに対応するセンスアンプ群を活性化した後、セグメント行デコーダは、第１のセグメントアドレス信号と異なる第２のセグメントアドレス信号に応じてアレイのうち第１のアレイと異なる第２のアレイ内のセグメントワード線を追加的に活性化し、かつ、センスアンプ制御手段は、第２のアレイに対応するセンスアンプ群を追加的に活性化する。
【００１１】
また、１回の行アクセスで２回以上の列アクセスを行うことにより、バースト動作を２回以上実行することができる。
【００１２】
好ましくは、メイン行デコーダはプリチャージコマンドに応じてメインワード線を不活性化する。部分活性化手段はプリチャージコマンドに応じてアレイの選択及びセンスアンプ群の活性化を終了する。
【００１３】
好ましくは、半導体記憶装置はさらに、列アドレスタイミング制御回路を備える。列アドレスタイミング制御回路は、アドレスバッファに取り込まれたセグメントアドレス信号をセグメント行デコーダに与えた後、アドレスバッファに取り込まれた列アドレス信号を列デコーダに与える。
【００１５】
好ましくは、半導体記憶装置は、複数のバンクと、バンク選択手段とを備える。バンク選択手段は、バンクアドレス信号に応じてバンクのうちいずれかを選択する。バンクの各々は、上記半導体記憶装置の構成を有する。
【００１６】
好ましくは、バンク選択手段により選択された第１のバンク内のメイン行デコーダは、バンク選択手段が第２のバンクを選択して再び第１のバンクを選択するまでの間、メインワード線の活性化を維持する。
【００１７】
この場合、異なるバンクを交互にアクセスするバンクインタリーブ動作を実行することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。また、論理ハイレベルを「Ｈレベル」と記し、論理ロウレベルを「Ｌレベル」と記す。
【００１９】
図１を参照して、本発明の実施の形態によるＳＤＲＡＭ１０は、４個のバンクＢＮＫ０〜３を備える。バンクＢＮＫ０及び１の間並びにバンクＢＮＫ２及び３の間にはそれぞれメイン行デコーダＭＲＤが配置される。バンクＢＮＫ０〜３の各々は分割ワード線構造を有し、４Ｋ行に配置されたメインワード線ＭＷＬと、１６Ｋ行に配置されたセグメントワード線ＳＷＬとを備える。バンクＢＮＫ０〜３の各々はさらに、４Ｋ列に配置されたビット線対（図示せず）と、それらビット線対にそれぞれ接続されるセンスアンプＳＡを備える。バンクＢＮＫ０〜３の各々はさらに、１６Ｋ行及び４Ｋ列に配置されたメモリセルを備える。したがって、バンクＢＮＫ０〜３の各々は６４Ｍビットの記憶容量を有し、ＳＤＲＡＭ１０全体は２５６Ｍビットの記憶容量を有する。
【００２０】
図２にバンクＢＮＫ０の詳細を代表的に示す。図２を参照して、バンクＢＮＫ０は１６行及び４列に６４個のアレイＡＲ１〜６４を含む。バンクＢＮＫ０は、４Ｋのメインワード線ＭＷＬを含む。メインワード線ＭＷＬはアルミニウム等で第１金属層に形成され、各行に配置された４個のアレイ（たとえばＡＲ１〜４）に渡っている。各行に配置された４個のアレイは１個のアレイブロックを形成する。したがって、バンクＢＮＫ０は１６個のアレイブロックＢＬＫ１〜１６に分割される。
【００２１】
メイン行デコーダＭＲＤは、行アドレス信号に応じて、４Ｋのメインワード線ＭＷＬの中から４本のメインワード線、たとえばアレイブロックＢＬＫ１のＭＷＬ１、アレイブロックＢＬＫ５のＭＷＬ５、アレイブロックＢＬＫ９のＭＷＬ９、及びアレイブロックＢＬＫ１３のＭＷＬ１３を同時に選択して活性化する。
【００２２】
図３にアレイＡＲ１の詳細を代表的に示す。図３を参照して、アレイＡＲ１は４個のサブアレイＳＡＲ０〜３に分割される。サブアレイＳＡＲ０〜３の各々は、行列に配置された２５６ＫのメモリセルＭＣと、行に配置された１Ｋのセグメントワード線ＳＷＬと、列に配置された２５６個のビット線対ＢＬとを含む。したがって、サブアレイＳＡＲ０〜３の各々は２５６Ｋビットの記憶容量を有する。
【００２３】
４個のサブアレイＳＡＲ０〜３全体には２５６本のメインワード線ＭＷＬが縦断している。１本のメインワード線ＭＷＬに対し、各サブアレイに４本ずつセグメントワード線ＳＷＬが配置される。したがって、アレイＡＲ１全体で４Ｋのセグメントワード線ＳＷＬが配置される。セグメントワード線ＳＷＬはポリシリコン等で形成される。
【００２４】
サブアレイＳＡＲ０〜３の図上上下両側には、セグメント行デコーダＳＲＤ０が配置される。セグメント行デコーダＳＲＤ０は、セグメントワード線ＳＷＬを選択的に活性化する。
【００２５】
サブアレイＳＡＲ０〜３の図上左右両側には、片側に１２８個ずつ、合計２５６個のセンスアンプＳＡが配置される。２５６個のビット線対ＢＬはそれぞれ２５６個のセンスアンプＳＡに接続される。したがって、アレイＡＲ１全体には１ＫのセンスアンプＳＡがセンスアンプ群として配置され、アレイブロックＢＬＫ１全体には４ＫのセンスアンプＳＡが配置される。
【００２６】
また、アレイＡＲ１の図上左側に並ぶ５１２個のセンスアンプＳＡに対応してセンスアンプ制御回路ＳＡＣＮＴ０が設けられ、アレイＡＲ１の図上右側に並ぶ５１２個のセンスアンプＳＡに対応してセンスアンプ制御回路ＳＡＣＮＴ１が設けられる。センスアンプ制御回路ＳＡＣＮＴ０は、対応する５１２個のセンスアンプＳＡを同時に活性化するための
センスアンプイネーブル信号ＳＥ０を生成する。センスアンプ制御回路ＳＡＣＮＴ１は、対応する５１２個のセンスアンプＳＡを同時に活性化するためのセンスアンプイネーブル信号ＳＥ１を生成する。詳細は後述する。
【００２７】
図４を参照して、アレイＡＲ１全体には１Ｋのビット線対ＢＬが配置され、かつ１ＫのビットスイッチＢＳが配置される。１Ｋのビット線対ＢＬは１６個ずつ１６個の入出力線対Ｉ／Ｏに接続される。バンクＢＮＫ０全体には６４本の列選択線ＣＳＬ１〜６４がメインワード線ＭＷＬに交差して配置される。列選択線ＣＳＬ１〜６４の各々は、対応する１６個のビットスイッチＢＳに接続される。
【００２８】
図５を参照して、バンクＢＮＫ０全体にはメインワード線ＭＷＬに沿って１７本のブロック選択線１２が配置される。具体的には、図１及び図２に示したアレイブロックＢＬＫ１〜１６の各々の両側にブロック選択線１２が１本ずつ配置され、ブロック選択線１２はメイン行デコーダＭＲＤに接続される。メイン行デコーダＭＲＤは、行アドレス信号ＲＡ及びセグメントアドレス信号ＳＧＡ（後に詳述）に応じてブロックイネーブル信号ＢＬＫＥ０〜１６を生成する。具体的には、メイン行デコーダＭＲＤは、１７個のブロックイネーブル信号ＢＬＫＥ０〜１６のうち、選択しようとするアレイブロックの両側にある２個のブロックイネーブル信号を活性化する。
【００２９】
図６を参照して、バンクＢＮＫ０全体にはビット線対ＢＬに沿って１６本のグローバルセグメント選択線１４が配置され、セグメント行デコーダＳＲＤに接続される。セグメント行デコーダＳＲＤは、セグメントアドレス信号に応じて、グローバルセグメント選択信号ＧＳ００〜３３を生成する。セグメント行デコーダＳＲＤは、４個のセグメント行デコーダＳＲＤ０〜３に分割される。セグメント行デコーダＳＲＤ０は、対応する４個のグローバルセグメント選択信号ＧＳ００〜０３のうち１個を活性化する。他のセグメント行デコーダＳＲＤ１〜３も同様である。図３に示すように、アレイＡＲ１にはグローバルセグメント選択信号ＧＳ００〜０３を伝達するための４本のグローバルセグメント選択線１４が横断している。
【００３０】
図７を参照して、ＳＤＲＡＭ１０はさらに、ＲＡＳバッファ２０と、ＣＡＳバッファ２２と、アドレスバッファ２４と、列アドレスタイミング制御回路（ＣＡＴＣ）２６と、バンクセレクタＢＮＫＳと、列デコーダＣＤとを備える。
【００３１】
ＲＡＳバッファ２０は、外部から入力される行アドレスストローブ信号ＲＡＳを取り込む。ＣＡＳバッファ２２は、外部から入力される列アドレスストローブ信号ＣＡＳを取り込む。アドレスバッファ２４は、行アドレスストローブ信号ＲＡＳに応じて外部から入力される１２ビットのアドレス信号ＡＤＲを取り込み、バンクセレクタＢＮＫＳ及びメイン行デコーダＭＲＤに与える。アドレスバッファ２４はまた、列アドレスストローブ信号ＣＡＳに応じて外部から入力される１２ビットのアドレス信号ＡＤＲを取り込み、ＣＡＴＣ２６に与える。
【００３２】
行アドレスストローブ信号ＲＡＳに応じて取り込まれた１２ビットのアドレス信号ＡＤＲは、２ビットのバンクアドレス信号ＢＡと、１０ビットの行アドレス信号ＲＡとを含む。列アドレスストローブ信号ＣＡＳに応じて取り込まれた１２ビットのアドレス信号ＡＤＲは、６ビットのセグメントアドレス信号ＳＧＡと、６ビットの列アドレス信号ＣＡとを含む。
【００３３】
バンクセレクタＢＮＫＳは、アドレスバッファ２４から与えられた２ビットのバンクアドレス信号ＢＡに応じて４個のＢＮＫ０〜３の中から１個を選択する。メイン行デコーダＭＲＤは、アドレスバッファ２４から与えられた１０ビットの行アドレス信号ＲＡに応じて、バンクセレクタＢＮＫＳにより選択されたバンクにある４Ｋのメインワード線ＭＷＬの中から４本を活性化する。
【００３４】
図８を参照して、ＣＡＴＣ２６は、列アドレスストローブ信号ＣＡＳに応じてセグメントアドレスタイミング信号ＳＡＴを生成するＳＡＴ回路２８と、セグメントアドレスタイミング信号ＳＡＴを遅延させて列アドレスタイミング信号ＣＡＴを生成する遅延回路３０と、セグメントアドレスタイミング信号ＳＡＴに応じて６ビットのセグメントアドレス信号ＳＧＡをラッチするラッチ回路３２と、列アドレスタイミング信号ＣＡＴに応じて６ビットの列アドレス信号ＣＡをラッチするラッチ回路３４とを備える。
【００３５】
ＣＡＴＣ２６は最初に、アドレスバッファ２４から与えられた４ビットのセグメントアドレス信号ＳＧＡをセグメント行デコーダＳＲＤに与えるとともに、２ビットのセグメントアドレス信号ＳＧＡをメイン行デコーダＭＲＤに与える。セグメントアドレス信号ＳＧＡを与えた後、ＣＡＴＣ２６は、アドレスバッファ２４から与えられた６ビットの列アドレス信号ＣＡを列デコーダＣＤに与える。
【００３６】
セグメント行デコーダＳＲＤは、４ビットのセグメントアドレス信号ＳＧＡに応じて、１６個のグローバルセグメント選択信号ＧＳ００〜３３の中から１個を活性化する。具体的には、セグメント行デコーダＳＲＤは、２ビットのセグメントアドレス信号ＳＧＡに応じて、セグメント行デコーダＳＲＤ０〜３の中から１個、本例ではセグメント行デコーダＳＲＤ０を選択する。選択されたセグメント行デコーダＳＲＤ０は、別の２ビットのセグメントアドレス信号ＳＧＡに応じて、グローバルセグメント選択信号ＧＳ００〜０３の中から１個を活性化する。
【００３７】
メイン行デコーダＭＲＤは、１０ビットの行アドレス信号ＲＡ及び２ビットのセグメントアドレス信号ＳＧＡに応じて、１７個のブロックイネーブル信号ＢＬＫＥ０〜１６の中から２個を活性化する。本例では、メイン行デコーダＭＲＤは、活性化した４本のメインワード線ＭＷＬ１，５，９，１３が属する４個のアレイブッロクＢＬＫ１，５，９，１３の中から、アレイＡＲ１が属するアレイブロックＢＬＫ１の両側のブロックイネーブル信号ＢＬＫＥ０及び１を活性化する。
【００３８】
図９を参照して、センスアンプ制御回路ＳＡＣＮＴ０は、対応するグローバルセグメント選択信号ＧＳ００〜０３を受けるＯＲ回路３６と、ＯＲ回路３６の出力信号と対応するブロックイネーブル信号ＢＬＫＥ０とを受けるＡＮＤ回路３８と、ＡＮＤ回路３８の出力信号を遅延させてセンスアンプイネーブル信号ＳＥ０を生成する遅延回路４０とを備える。他のセンスアンプ制御回路も同様である。
【００３９】
列デコーダＣＤは、６ビットの列アドレス信号ＣＡに応じて、６４本の列選択線ＣＳＬ１〜６４の中から１本を活性化する。列選択線が活性化されると、対応する１６個のビットスイッチＢＳがオンになり、対応する１６個のビット線対ＢＬがそれぞれ１６個の入出力線対Ｉ／Ｏに接続される。
【００４０】
次に図１０を参照し、ＳＤＲＡＭ１０の動作を説明する。
【００４１】
このＳＤＲＡＭ１０は、クロック信号ＣＬＫに同期して動作する。アドレスバッファ２４は行アドレスストローブ信号ＲＡＳに応じてアドレス信号ＡＤＲを取り込み、それをバンクアドレス信号ＢＡ及び行アドレス信号ＲＡとしてバンクセレクタＢＮＫＳ及びメイン行デコーダＭＲＤに与える。バンクセレクタＢＮＫＳはバンクアドレス信号ＢＡに応じてバンクＢＮＫ０〜３の中から１個を選択し、その選択したバンクに対応するメイン行デコーダＭＲＤに行アドレス信号を与える。以下、バンクＢＮＫ０が選択される場合を例に説明する。
【００４２】
メイン行デコーダＭＲＤは、行アドレス信号ＲＡに応じて、選択されたバンクＢＮＫ０内にある４Ｋのメインワード線ＭＷＬの中から４本のメインワード線ＭＷＬを活性化する。以下、メインワード線ＭＷＬ１，５，９，１３が活性化される場合を例に説明する。
【００４３】
行アドレスストローブ信号ＲＡＳの入力から３クロック後、アドレスバッファ２４は列アドレスストローブ信号ＣＡＳに応じてアドレス信号ＡＤＲを取り込み、それをセグメントアドレス信号ＳＧＡ及び列アドレス信号ＣＡとしてＣＡＴＣ２６に与える。
【００４４】
図８に示したＣＡＴＣ２６において、ＳＡＴ回路２８は、列アドレスストローブ信号ＣＡＳに応じてセグメントアドレスタイミング信号ＳＡＴを生成する。遅延回路３０は、セグメントアドレスタイミング信号ＳＡＴを所定時間遅延させて列アドレスタイミング信号ＣＡＴを生成する。セグメントアドレスタイミング信号ＳＡＴが活性化されると、ラッチ回路３２は６ビットのセグメントアドレス信号ＳＧＡのうち２ビットをメイン行デコーダＭＲＤに与えるとともに、４ビットをセグメント行デコーダＳＲＤに与える。
【００４５】
メイン行デコーダＭＲＤは、１０ビットの行アドレス信号及び２ビットのセグメントアドレス信号ＳＧＡに応じて、１７個のブロックイネーブル信号ＢＬＫＥ０〜１６の中から２個を活性化する。たとえばアレイＡＲ１を選択する場合、メイン行デコーダＭＲＤは、アレイＡＲ１が属するアレイブロックＢＬＫ１の両側にあるブロックイネーブル信号ＢＬＫＥ０及び１を活性化する。
【００４６】
ブロックイネーブル信号ＢＬＫＥ０及び１が活性化されると、アレイＡＲ１に対応するセグメント行デコーダＳＲＤ０は、セグメントアドレス信号ＳＧＡに応じて、４個のグローバルセグメント選択信号ＧＳ００〜０３の中から１個、本例ではグローバルセグメント選択信号ＧＳ００を活性化する。
【００４７】
ブロックイネーブル信号ＢＬＫＥ０が活性化されているので、セグメント行デコーダＳＲＤ０内にある２個のＡＮＤ回路Ｇ０は、グローバルセグメント選択信号ＧＳ００に応じて２個のローカルセグメント選択信号ＬＳ０をそれぞれ活性化する。その結果、セグメント行デコーダＳＲＤ０内にある２個のＡＮＤ回路Ｇ０１は、活性化されたメインワード線ＭＷＬ１及びローカルセグメント選択信号ＬＳ０に応じて、対応する４本のセグメントワード線ＳＷＬ０を活性化する。活性化される４本のセグメントワード線ＳＷＬ０はサブアレイＳＡＲ０〜３に１本ずつあり、メインワード線ＭＷＬ１に沿って１行に並んでいる。
【００４８】
４本のセグメントワード線ＳＷＬ１が活性化されると、それらに接続されている１ＫのメモリセルＭＣから１Ｋのビット線対ＢＬにデータがそれぞれ読み出され、各ビット線対ＢＬの間に電位差が生じる。
【００４９】
図９に示したセンスアンプ制御回路ＳＡＣＮＴ０は、ブロックイネーブル信号ＢＬＫＥ０及びグローバルセグメント選択信号ＧＳ００の活性化から所定時間経過後に、センスアンプイネーブル信号ＳＥ０を活性化する。同時に、センスアンプ制御回路ＳＡＣＮＴ１もセンスアンプイネーブル信号ＳＥ１を活性化する。これにより、アレイＡＲ１に対応する１ＫのセンスアンプＳＡが活性化される。１ＫのセンスアンプＳＡはそれぞれ、１Ｋのビット線対ＢＬに生じた電位差を増幅し、かつ読み出された１Ｋビットのデータをラッチする。
【００５０】
セグメントアドレスタイミング信号ＳＡＴの活性化から所定時間経過後、列アドレスタイミング信号ＣＡＴが活性化されると、図８に示したラッチ回路３４は６ビットの列アドレス信号ＣＡを列デコーダＣＤに与える。列デコーダＣＤは、６ビットの列アドレス信号ＣＡに応じて、６４本の列選択線ＣＳＬ１〜６４の中から１本を活性化する。これにより、活性化された列選択線に接続される１６個のビットスイッチＢＳがオンになり、１６ビット（１ワード）のデータが１６個のＩ／Ｏ線対に転送されて出力される。本例では、列アドレス信号ＣＡがトグルされ、４ワードのデータがバーストされている。
【００５１】
上記列アドレスストローブ信号ＣＡＳの活性化に続いて、再び列アドレスストローブ信号ＣＡＳが活性化されると、メイン行デコーダＭＲＤは、たとえばアレイＡＲ５が属するアレイブロックＢＬＫ５の両側にあるブロックイネーブル信号ＢＬＫＥ４及び５を活性化する。
【００５２】
ブロックイネーブル信号ＢＬＫＥ４及び５が活性化されると、アレイＡＲ５に対応するセグメント行デコーダＳＲＤ０は、セグメントアドレス信号ＳＧＡに応じて、４個のグローバルセグメント選択信号ＧＳ００〜０３の中から１個、本例ではグローバルセグメント選択信号ＧＳ０２を活性化する。
【００５３】
アレイＡＲ５においては上記と同様に、セグメント行デコーダＳＲＤ０内にある２個のＡＮＤ回路Ｇ２は、グローバルセグメント選択信号ＧＳ０２に応じて２個のローカルセグメント選択信号ＬＳ２をそれぞれ活性化する。その結果、セグメント行デコーダＳＲＤ０内にある２個のＡＮＤ回路Ｇ２１は、活性化されたメインワード線ＭＷＬ１及びローカルセグメント選択信号ＬＳ２に応じて、対応する４本のセグメントワード線ＳＷＬ２を活性化する。
【００５４】
ブロックイネーブル信号ＢＬＫＥ４及び５並びにグローバルセグメント選択信号ＧＳ０２の活性化から所定時間経過後に、センスアンプイネーブル信号ＳＥ４及び５が活性化される。これにより、アレイＡＲ５に対応する１ＫのセンスアンプＳＡが活性化される。
【００５５】
同様に、セグメントアドレスタイミング信号ＳＡＴの活性化から所定時間経過後、列アドレスタイミング信号ＣＡＴが活性化されると、列デコーダＣＤは列アドレス信号ＣＡに応じて列選択線ＣＳＬ１〜６４のうち１本を活性化し、これにより１６ビットのデータが出力される。
【００５６】
そして、バンクプリチャージコマンドが与えられると、読み出されたデータはメモリセルＭＣにリストアされ、ビット線対ＢＬはプリチャージされる。具体的には、書込イネーブル信号（図示せず）及び行アドレスストローブ信号ＲＡＳが活性化され、選択されているバンクＢＮＫ０のバンクアドレス信号が入力されると、メイン行デコーダＭＲＤはメインワード線ＭＷＬ１を不活性化し、さらにブロックイネーブル信号ＢＬＫＥ０，１，４，５を同時に不活性化する。また、セグメント行デコーダＳＲＤ０はグローバルセグメント選択信号ＧＳ００，０２及びローカルセグメント選択信号ＬＳ０，２を不活性化し、その結果、セグメントワード線ＳＷＬ０，２を不活性化する。セグメントワード線ＳＷＬ０，２の不活性化後、センスアンプイネーブル信号ＳＥ０，１，４，５も不活性化される。最後に、ビット線対ＢＬはプリチャージされる。
【００５７】
図２に示したように、４本のメインワード線ＭＷＬ１，５，９，１３が活性化されるので、１６個のアレイＡＲ１〜１６にアクセスが可能になり、ページ長は１Ｋワードになるが、１個のアレイ（図２ではＡＲ１）に対応する１ＫのセンスアンプＳＡしか活性化されない。したがって、１６Ｋのセンスアンプが活性化されていた従来と比較すると、アクティブ電流は１／１６に低減される。ここで、アクセスが可能になる１６個のアレイＡＲ１〜１６は行アドレス信号ＲＡに応じて選択されるが、センスアンプＳＡが活性化される１個のアレイＡＲ１はセグメントアドレス信号ＳＧＡに応じて選択される。行アドレス信号ＲＡは行アドレスストローブ信号ＲＡＳに応じて取り込まれるが、セグメントアドレス信号ＳＧＡは列アドレスストローブ信号ＣＡＳに応じて列アドレス信号ＣＡと一緒に取り込まれる。
【００５８】
分割ワード線構造が採用されているので、４本のメインワード線ＭＷＬ１，５，９，１３が活性化されても、これらに対応する１６Ｋビットのデータがビット線対ＢＬに読み出されるのではなく、選択された１個のアレイＡＲ１内の４本のセグメントワード線ＳＷＬ０のみが活性化され、これらに対応する１Ｋビットのデータのみがビット線対ＢＬに読み出される。したがって、選択されていない残り１５個のアレイＡＲ２〜１６に対応するセンスアンプＳＡが活性化されなくても、残り１５Ｋビットのデータが破壊されることはない。
【００５９】
また、上記のようにアレイＡＲ１へのアクセスに続いて同一バンクＢＮＫ０内のアレイＡＲ５にアクセスする場合、アレイＡＲ１に対応する１ＫのセンスアンプＳＡが活性化されたまま、アレイＡＲ５に対応する別の１ＫのセンスアンプＳＡが活性化される。他のアレイＡＲ２〜４，６〜１６にアクセスする場合も同様に、アクセスごとに各アレイに対応する１ＫのセンスアンプＳＡが追加的に活性化される。
【００６０】
メインワード線ＭＷＬが活性化されると、センスアンプＳＡは１Ｋ個ずつ、最大で１６Ｋ個まで活性化可能であるから、ページ長は従来と同じ１Ｋワードである。したがって、複数ワードを連続して読み出したり書き込んだりするバースト動作を２回以上連続して実行することにより、従来と同様の動作を実現することができる。バースト長はモードレジスタに設定可能で、たとえば２ワード、４ワード又は８ワードを設定することができる。本例は、４ワードをモードレジスタに設定し、４ワードのバースト動作を２回連続して実行したものである。
【００６１】
また、バンクＢＮＫ０内のアレイＡＲ１へのアクセスに続いて別のバンクＢＮＫ１〜３内のアレイにアクセスする場合も同様に、バンクＢＮＫ０をプリチャージしない限り、一旦活性化されたメインワード線ＭＷＬ、セグメントワード線ＳＷＬ及びセンスアンプＳＡは活性化されたままである。別のバンクＢＮＫ１〜３へのアクセス後、再びバンクＢＮＫ０にアクセスする場合、たとえばバンクＢＮＫ０内のアレイＡＲ８にアクセスする場合であれば、アレイＡＲ８に対応する１ＫのセンスアンプＳＡが追加的に活性化される。バンクＢＮＫ０内のアレイＡＲ１に再度アクセスする場合であれば、アレイＡＲ１に対応する１ＫのセンスアンプＳＡは既に活性化されているので、それらのセンスアンプＳＡからラッチされたデータを単に読み出すだけでよい。したがって、異なるバンクに交互にアクセスするバンクインタリーブ動作も実行することができる。
【００６２】
また、アレイの取り扱いに特開２０００−１９５２５３号公報に開示されたプリロード及びプリフェッチ方式を採用してもよい。この場合、選択されたアレイは、書き込み時にはバースト長分の全データを一括で書き込んだ後直ちにプリチャージされ、読み出し時にはバースト長分の全データをプリフェッチした後、直ちにプリチャージされる。選択されたバンクは、４本のメインワード線ＭＷＬは活性化されたまま、列アドレス信号ＣＡに応じてアクセスされ続け、バンクプリチャージコマンドに応じてリストアされる。
【００６３】
上記のように、セグメントアドレス信号ＳＧＡに応じてセグメントワード線ＳＷＬを選択してデータを読み出すので、実質的にはＣＡＳレイテンシ内にセグメントワード線ＳＷＬの活性化を含むアクセスタイムが入らなければならないと言える。しかし、低電流ＳＤＲＡＭのＣＡＳレイテンシは２６ｎｓで、汎用ＳＤＲＡＭのＣＡＳレイテンシ（１５ｎｓ）よりも遅い。これはアクティブ電流を低減するために遅いクロック信号ＣＬＫを使用しているためで、低電流ＳＤＲＡＭでも汎用ＳＤＲＡＭと同じ１５ｎｓのＣＡＳレイテンシを出せる実力がある。
【００６４】
また、セグメントワード線ＳＷＬはメインワード線ＭＷＬの活性化後にセグメントアドレス信号ＳＧＡに応じて活性化されること、セグメントワード線ＳＷＬが短いこと、センスアンプイネーブル信号線も短いことなどから、アレイの動作自体が高速化される。そのため、アレイの活性化に多少時間を要しても、汎用ＳＤＲＡＭのＣＡＳレイテンシ（１５ｎｓ）を含め、低電流ＳＤＲＡＭのＣＡＳレイテンシ（２６ｎｓ）内でのアクセスは可能である。このように、本発明の実施の形態によるＳＤＲＡＭ１０は、既存の低電流ＳＤＲＡＭと同じインターフェイスで、通常のメモリコントローラとともに使用して低電流を実現できる。
【００６５】
一方、既存のインターフェイスにとらわれず、特定用途用に設計するならば、さらなる性能向上も可能である。行アドレスストローブ信号ＲＡＳで行アドレスが取り込まれるが、本実施の形態では列アドレスストローブ信号ＣＡＳの前にアレイを活性化するのではないので、ｔＲＣＤ（ＲＡＳからＣＡＳまでの遅延時間）は汎用ＳＤＲＡＭよりもかなり短くできる。これによりＣＡＳレイテンシに余裕をもたせても、ｔＲＡＳ（ＲＡＳに必要なバンクサイクル時間）は短くできる。たとえば１００ＭＨｚのクロック周波数で、ｔＲＣＤレイテンシを３、ＣＡＳレイテンシを３、クロックアクセスタイムを６ｎｓにすれば、ｔＲＡＳは５６ｎｓとなるが、ｔＲＣＤレイテンシを１、ＣＡＳレイテンシを４にしても、ｔＲＡＳは４６ｎｓと早くなる。また、ＳＤＲＡＭのＲＡＳ／ＣＡＳ方式を採用せず、ＰＳＲＡＭのように全アドレスをアクセスコマンド時に１回で入力する方式を採用すれば、より簡単に高速化を実現できる。
【００６６】
本実施の形態は、従来のように大量のセンスアンプを活性化しなくても、同一バンク内の列アクセスやバンクインタリーブなど、従来の機能や性能を保ちつつ大幅な低電流化を実現できる。アレイが従来の１／１６しか活性化されないので、アクティブ電流は大幅に低減され、ピーク電流も同様に低減される。したがって、このＳＤＲＡＭは電池駆動用に好適である。
【００６７】
また、１回に活性化されるセンスアンプの数として１Ｋを例に説明したが、これは、１６Ｉ／Ｏで、最大バースト長＝８を想定し、１Ｋのセンスアンプでは８ビット線対当たり１ビットのデータを読み出すことが可能だからである。４ビット線対当たり１ビットのデータを読み出すことも可能であることから、１回に活性化されるセンスアンプの数は５１２個でもよい。この場合、従来の１／３２と、さらにアクティブ電流を低減できる。
【００６８】
従来はアレイを一度活性化すれば、その時に非常に大きなピーク電流が流れるが、列アクセスが長く続けば、平均アクティブ電流は低下する。活性化されるアレイの数を本実施の形態の１６倍にすれば、１６回列アクセスが続けば、平均アクティブ電流は同じになる。しかし、実際の動作では１６回も列アクセスが続くことはないので、ほとんどの場合、本実施の形態によるＳＤＲＡＭ１０は従来よりも大幅にアクティブ電流を低減できる。
【００６９】
また、従来は行アクセスごとに大きなピーク電流が流れるので、複数バンクを連続的に活性化すると、大きなピーク電流が連続的に流れるが、本実施の形態によるＳＤＲＡＭ１０は、どのようなアクセスでも同一の小さいピーク電流しか流れないので、安定して動作する。
【００７０】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態によるＳＤＲＭの全体構成を示すレイアウト図である。
【図２】図１中の１個のバンクの具体的な構成を示すレイアウト図である。
【図３】図１及び図２中の１個のアレイの具体的な構成を示すレイアウト図である。
【図４】図３中のビット線対周辺の構成を示す機能ブロック図である。
【図５】図２に示したバンクにおけるブロック選択線の構成を示すレイアウト図である。
【図６】図２に示したバンクにおけるセグメント選択線の構成を示すレイアウト図である。
【図７】図１に示したＳＤＲＡＭの全体構成を示す機能ブロック図である。
【図８】図７中のＣＡＴＣ（列アドレスタイミング制御回路）の具体的な構成を示す機能ブロック図である。
【図９】図３中のセンスアンプ制御回路の具体的な構成を示す機能ブロック図である。
【図１０】図１〜図９に示したＳＤＲＡＭの動作例を示すタイミング図である。
【図１１】従来のＳＤＲＭの全体構成を示すレイアウト図である。
【符号の説明】
【００７２】
１０  ＳＤＲＡＭ
１２  ブロック選択線
２４  アドレスバッファ
ＡＤＲ  アドレス信号
ＲＡ  行アドレス信号
ＣＡ  列アドレス信号
ＢＡ  バンクアドレス信号
ＳＧＡ  セグメントアドレス信号
ＲＡＳ  行アドレスストローブ信号
ＣＡＳ  列アドレスストローブ信号
ＣＡＴ  列アドレスタイミング信号
ＳＡＴ  セグメントアドレスタイミング信号
ＢＮＫ  バンク
ＢＮＫＳ  バンクセレクタ
ＭＲＤ  メイン行デコーダ
ＳＲＤ  セグメント行デコーダ
ＣＤ  列デコーダ
Ｉ／Ｏ  入出力線対
ＡＲ  アレイ
ＭＣ  メモリセル
ＭＷＬ  メインワード線
ＳＷＬ  セグメントワード線
ＢＬ  ビット線対
ＳＡ  センスアンプ
ＳＡＣＮＴ  センスアンプ制御回路
ＳＥ  センスアンプイネーブル信号
【図１】
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【図２】
0004769548.tif 000003
【図３】
0004769548.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004769548.tif 000009
【図９】
0004769548.tif 000010
【図１０】
0004769548.tif 000011
【図１１】
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