(57)【特許請求の範囲】
【請求項１】
テレビ信号から水平および垂直同期信号を分離する同期分離回路と、
この同期分離回路において分離された水平同期信号に内部クロックを同期させて、内部クロックに基づく内部水平同期信号を生成する水平同期信号生成回路と、
前記同期分離回路において分離された垂直同期信号について、前記内部クロックに基づく内部水平同期信号にタイミングを同期させて正規化する正規化回路と、
この正規化回路の出力である前記内部水平同期信号に同期した内部垂直同期信号について所定の短時間遅延する遅延回路と、
を含み、
生成する内部水平同期信号のタイミングと内部垂直同期信号のタイミングを所定の短時間だけずらすことを特徴とする水平垂直同期信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビ信号（ＴＶ信号）に含まれる水平および垂直同期信号に基づいて、内部で使用する水平および垂直同期信号を生成する回路に関する。
【背景技術】
【０００２】
テレビ受像機やビデオ再生機などＴＶ信号を再生する装置においては、外部から供給されるＴＶ信号から水平および垂直同期信号を分離し、得られた水平および垂直同期信号に同期した水平および垂直同期信号を内部で発生し、この内部発生した水平および垂直同期信号を利用することで確実な同期を実現している。
【０００３】
図４は、従来の同期信号発生回路の構成を示している。外部からのＴＶ信号は同期分離回路１０に供給され、ここで水平同期信号ＨＳＹＮＣと、垂直同期信号ＶＳＹＣとがＴＶ信号から分離される。水平同期信号ＨＳＹＮＣは、ＶＣＯ／ＡＦＣ回路１２に供給される。このＶＣＯ／ＡＦＣ回路は、内部にＰＬＬ（フェイズ・ロック・ループ）回路を有しており、供給される水平同期信号ＨＳＹＮＣに同期した４ＭＨｚの内部クロックを発生する。そして、この内部クロックがＨカウントダウン回路１４に供給される。Ｈカウントダウン回路１４は、内部クロックをカウントして、内部で用いる水平同期信号ＨＳを発生する。
【０００４】
ここで、垂直帰線期間においては、１水平期間の１／２の周期の信号が必要であり、Ｈカウントダウン回路１４は、１水平期間の２倍の周波数の信号である２×ＦＨ信号を発生する。そして、この２×ＦＨ信号は、Ｖカウントダウン回路１６に供給される。このＶカウントダウン回路１６には、同期分離回路１０において分離された垂直同期信号ＶＳＹＮＣも供給されており、この垂直同期信号ＶＳＹＮＣのタイミング（例えば、通常時Ｈレベルの垂直同期信号ＶＳＹＮＣの立ち下がりタイミング）が、２×ＦＨ信号に同期され、正規化された垂直同期信号ＶＳが得られる。
【０００５】
このようにして得られた水平同期信号ＨＳ、垂直同期信号ＶＳは、ディスプレイの表示タイミングの制御に使用される。
【０００６】
【特許文献１】特開平０９−１５４０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、上述のようにして発生した水平および垂直同期信号ＨＳ、ＶＳは、もともとのＴＶ信号と同様に完全に同期している。
【０００８】
ところが、映像信号処理回路においては、これら信号のタイミングが近づいてくると、ＨＳがＶＳの前か後かによって、次段の回路などの垂直期間内の水平カウント数が変わり、ＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）の縦揺れが発生する場合があった。
【課題を解決するための手段】
【０００９】
本発明は、テレビ信号から水平および垂直同期信号を分離する同期分離回路と、この同期分離回路において分離された水平同期信号に内部クロックを同期させて、内部クロックに基づく内部水平同期信号を生成する水平同期信号生成回路と、前記同期分離回路において分離された垂直同期信号について、前記内部クロックに基づく内部水平同期信号にタイミングを同期させて正規化する正規化回路と、この正規化回路の出力である前記内部水平同期信号に同期した内部垂直同期信号について所定の短時間遅延する遅延回路と、を含み、生成する内部水平同期信号のタイミングと内部垂直同期信号のタイミングを所定の短時間だけずらすことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、遅延回路によって内部垂直同期信号が遅延されることで、内部水平同期信号と内部垂直同期信号のタイミングを所定の短時間だけずらすことができる。そこで、次段の回路などにおいて、垂直期間内に安定した水平カウント数が得られ様になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１２】
図１は、実施形態の全体構成を示す図である。従来例と同様に、外部からのＴＶ信号は同期分離回路１０に供給され、ここで水平同期信号ＨＳＹＮＣと、垂直同期信号ＶＳＹＣとがＴＶ信号から分離される。水平同期信号ＨＳＹＮＣは、ＶＣＯ／ＡＦＣ回路１２に供給され、ここで水平同期信号ＨＳＹＮＣに同期した４ＭＨｚの内部クロックを発生される。そして、この内部クロックがＨカウントダウン回路１４に供給される。Ｈカウントダウン回路１４は、内部クロックをカウントして、１水平期間を示すパルスであるＨリセット信号を発生する。このＨリセット信号は、ＨＳ出力回路２０に供給され、このＨＳ出力回路２０がＨリセット信号に基づいて内部で用いる水平同期信号ＨＳを発生する。すなわち、ＨＳ出力回路２０は、パルス幅調整回路を有しており、１水平期間を示すＨリセット信号に基づいて設定期間だけＬレベルになる水平同期信号ＨＳを発生する。なお、同期分離回路１０において得られる映像信号は、内部において発生された水平垂直同期信号のタイミングでディスプレイに表示される。
【００１３】
また、上述のように、垂直帰線期間においては、１水平期間の１／２の周期の信号が必要であり、Ｈカウントダウン回路１４は、１水平期間の２倍の周波数の信号である２×ＦＨ信号を発生する。
【００１４】
ここで、水平同期信号ＨＳが内部回路で用いる内部水平同期信号であるが、Ｈリセット信号や２×ＦＨ信号も水平同期のタイミングを示すものであり、本出願において内部水平同期信号に含まれる。
【００１５】
そして、この２×ＦＨ信号は、Ｖカウントダウン回路１６に供給される。このＶカウントダウン回路１６には、同期分離回路１０において分離された垂直同期信号ＶＳＹＮＣも供給されており、この垂直同期信号ＶＳＹＮＣのタイミング（例えば、通常時Ｈレベルの垂直同期信号ＶＳＹＮＣの立ち下がりタイミング）が、２×ＦＨ信号に同期され、正規化されたＶリセット信号が得られる。このリセット信号は垂直同期信号ＶＳＹＮＣの立ち下がりタイミングが２×ＦＨ信号に同期されたものであり、Ｌレベルの期間は予め定められた期間になっている。
【００１６】
このようにして得られたＶリセット信号は、ＶＳ出力回路１８に供給される。このＶＳ出力回路１８は、Ｖリセット信号について、所定の遅延を与え、Ｌレベルの期間を予め設定された期間にセットし、垂直同期信号ＶＳを生成して出力する。
【００１７】
なお、垂直同期信号ＶＳが内部垂直同期信号であるが、Ｖリセット信号も垂直同期のタイミングを示す信号であり、本出願において内部垂直同期信号に含まれる。
【００１８】
ここで、ＶＳ出力回路１８の構成を図２に示す。Ｖリセット信号は遅延回路３０に入力される。この遅延回路３０には４ＭＨｚの内部クロックも供給されており、この４ＭＨｚの内部クロックを用いてＶリセット信号を所定の短時間だけ遅延する。たとえば、内部クロックの６クロック分遅延することで１．５μｓｅｃの遅延となる。なお、このような遅延には直列接続されたフリップフロップが好適である。
【００１９】
遅延回路３０において遅延されたＶリセット信号は、ＶＳ信号生成出力回路３２に供給される。このＶＳ信号生成出力回路３２には、４ＭＨｚの内部クロックも供給されており、この内部クロックのカウントによって、Ｖリセット信号についてのＬレベル期間を所定の期間に設定し、これを垂直同期信号ＶＳとして出力する。
【００２０】
ここで、図３にＶカウントダウン回路１６およびＶＳ出力回路１８の遅延回路３０における信号波形を模式的に示してある。
【００２１】
このように、Ｖカウントダウン回路１６において、垂直同期信号ＶＳＹＮＣの立ち下がりが２×ＦＨ信号の立ち上がりに同期され、Ｖリセット信号が得られる。そして、遅延回路３０においてＶリセット信号の立ち下がりが４ＭＨｚの内部クロックの所定クロック分だけ遅延される。
【００２２】
このようにして得られた水平垂直同期信号ＨＳ、ＶＳは、次段の映像信号処理ＩＣにおいて各種処理に使用され、ディスプレイの表示タイミングの制御に使用される。
【図面の簡単な説明】
【００２３】
【図１】実施形態の構成を示す図である。
【図２】ＶＳ出力回路の構成を示す図である。
【図３】各種信号の波形を示す図である。
【図４】従来例の構成を示す図である。
【符号の説明】
【００２４】
１０  同期分離回路、１２  ＶＣＯ／ＡＦＣ回路、１４  Ｈカウントダウン回路、１６  Ｖカウントダウン回路、１８  ＶＳ出力回路、２０  ＨＳ出力回路、３０  遅延回路、３２  ＶＳ信号生成出力回路。
【図１】
0004769974.tif 000002
【図２】
0004769974.tif 000003
【図３】
0004769974.tif 000004
【図４】
0004769974.tif 000005