(57)【特許請求の範囲】
【請求項１】
デバイスを選択された動作モードにする方法であって：
（ａ）デバイス選択信号を第１の論理状態に初期化するステップ；
（ｂ）前記デバイス選択信号を第２の論理状態にアサートするステップ；および
（ｃ）ユーザにより制御される第１の時間窓内に、前記デバイス選択信号を第１の論理状態に戻してデバイスを選択された動作モードにするステップを含み、
ステップ（ｃ）が、シリアルクロック入力信号の第１の所定の遷移の後、ただし、シリアルクロック入力信号の次の第２の所定の遷移の前に、前記デバイス選択信号を第１の論理状態に戻すステップを含み、第１および次の第２の所定の遷移は、共に前記デバイス選択信号を第２の論理状態にアサートした後に起こり、ユーザにより制御される第１の時間窓は、シリアルクロック入力信号の第１および次の第２の所定の遷移の間に起こるクロックサイクルの数だけの時間にわたるものである、前記方法。
【請求項２】
デバイス選択信号を初期化するステップ（ａ）が、デバイス選択信号を非アクティブの論理状態にするステップをさらに含む、請求項１に記載の方法。
【請求項３】
非アクティブ論理状態がＨＩＧＨの論理状態を含む、請求項２に記載の方法。
【請求項４】
デバイス選択信号をアサートするステップ（ｂ）が、デバイス選択信号をアクティブの論理状態にするステップをさらに含む、請求項１に記載の方法。
【請求項５】
アクティブ論理状態がＬＯＷの論理状態を含む、請求項４に記載の方法。
【請求項６】
選択された動作モードが低消費電力動作モードであり、クロック信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第２の立ち下がりエッジを含み、クロック信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１０の立ち下がりエッジを含む、請求項１に記載の方法。
【請求項７】
デバイスが、追加のステップ：
（ｄ）デバイス選択信号を第２の論理状態にアサートするステップ；および
（ｅ）ユーザにより制御される第２の時間窓内に、デバイス選択信号を第１の論理状態に戻すステップによって、通常の動作モードに復帰させられる、請求項１に記載の方法。
【請求項８】
ユーザにより制御される第２の時間窓が、クロック信号の少なくとも１０の立ち下がりエッジによって画定される、請求項７に記載の方法。
【請求項９】
選択された動作モードがデイジーチェイン動作モードであり、シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１０の立ち下がりエッジを含み、シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１３の立ち下がりエッジを含む、請求項１に記載の方法。
【請求項１０】
デバイスが、先行のデバイスの信号出力が後続のデバイスの信号入力に連結されるように他の集積回路デバイスに相互連結された、集積回路デバイスであり、前記集積回路デバイスは、共通のデバイス選択およびシリアルクロック入力信号を共有し、
選択された動作モードが、デイジーチェイン動作モードであり、
シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１０の立ち下がりエッジを含み、
シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１３の立ち下がりエッジを含む、
請求項１に記載の方法。
【請求項１１】
選択された動作モードが、リファレンス電圧に対応するフルスケールの入力電圧範囲であり、シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１１の立ち下がりエッジを含み、シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１２の立ち下がりエッジを含む、請求項１に記載の方法。
【請求項１２】
選択された動作モードが、リファレンス電圧の２倍に対応するフルスケールの入力電圧範囲であり、シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１２の立ち下がりエッジを含み、シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１３の立ち下がりエッジを含む、請求項１に記載の方法。
【請求項１３】
アナログ入力信号および該アナログ入力信号のデジタル表現に対応するデジタル出力信号を備えた、アナログ−デジタルコンバータであって、
前記アナログ入力信号を前記デジタル出力信号に変換する、変換サブシステム、
デバイス選択およびシリアルクロック入力信号に連結される制御回路を含み、
前記制御回路が、
第１の論理状態に初期化され、第２の論理状態にアサートされ、第１の論理状態に戻される、デバイス選択信号を検出する手段、
ユーザにより制御される第１の時間窓内に、前記第１の論理状態に戻される前記デバイス選択信号の検出に応じて、前記アナログ−デジタルコンバータを選択された動作モードにする手段を含み、
ユーザにより制御される前記第１の時間窓が、前記デバイス選択信号を前記第２の論理状態にアサートした後に起こり、シリアルクロック入力信号の第１および次の第２の所定の遷移の間に起こるクロックサイクルの数だけの時間にわたるものである、
前記アナログ−デジタルコンバータ。
【請求項１４】
変換サブシステムが、
アナログ入力信号に連結されるトラック・ホールド回路；および
前記トラック・ホールド回路に連結される逐次比較型ＡＤＣ
をさらに含む、請求項１３に記載のアナログ−デジタルコンバータ。
【請求項１５】
前記変換サブシステムおよび前記シリアルクロック入力信号に連結されるデータマルチプレクサ；および
前記データマルチプレクサに連結されるシリアルデータ出力
をさらに含む、請求項１３に記載のアナログ−デジタルコンバータ。
【請求項１６】
レンジプログラミングサブシステムをさらに含み、
選択された動作モードが、複数のフルスケールの入力電圧範囲の中から、前記アナログ−デジタルコンバータのフルスケールの入力電圧範囲を選択する、
請求項１３に記載のアナログ−デジタルコンバータ。
【請求項１７】
選択された動作モードが、リファレンス電圧に対応するフルスケールの入力電圧範囲であり、シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１１の立ち下がりエッジを含み、シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１２の立ち下がりエッジを含む、
請求項１６に記載のアナログ−デジタルコンバータ。
【請求項１８】
選択された動作モードが、リファレンス電圧の２倍に対応するフルスケールの入力電圧範囲であり、シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１２の立ち下がりエッジを含み、シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１３の立ち下がりエッジを含む、
請求項１６に記載のアナログ−デジタルコンバータ。
【請求項１９】
アナログ−デジタルコンバータが、先行のデバイスの信号出力が後続のデバイスの信号入力に連結されるように他の同様の集積回路デバイスに相互連結された集積回路デバイス内に封入され、前記集積回路デバイスは、共通のデバイス選択およびシリアルクロック入力信号を共有し、
選択された動作モードが、デイジーチェイン動作モードであり、
シリアルクロック入力信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１０の立ち下がりエッジを含み、
シリアルクロック入力信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるシリアルクロック信号の第１３の立ち下がりエッジを含む、
請求項１３に記載のアナログ−デジタルコンバータ。
【請求項２０】
前記制御回路が、
シリアルクロック信号の第１０の立ち下がりエッジと第１３の立ち下がりエッジの間に、第２の論理状態から第１の論理状態に遷移するデバイス選択信号を検出すると、選択された動作モードをデイジーチェイン動作モードから通常の動作モードに変更するための手段をさらに含む、請求項１９に記載のアナログ−デジタルコンバータ。
【請求項２１】
第１の論理状態が、非アクティブの論理状態である、
請求項１３に記載のアナログ−デジタルコンバータ。
【請求項２２】
非アクティブの論理状態が、ＨＩＧＨの論理状態を含む、
請求項２１に記載のアナログ−デジタルコンバータ。
【請求項２３】
第２の論理状態が、アクティブの論理状態である、
請求項１３に記載のアナログ−デジタルコンバータ。
【請求項２４】
アクティブの論理状態が、ＬＯＷの論理状態を含む、
請求項２３に記載のアナログ−デジタルコンバータ。
【請求項２５】
選択された動作モードが低消費電力動作モードであり、クロック信号の第１の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第２の立ち下がりエッジを含み、クロック信号の次の第２の所定の遷移が、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１０の立ち下がりエッジを含む、請求項１３に記載のアナログ−デジタルコンバータ。
【請求項２６】
デバイスが、
デバイス選択信号を第２の論理状態にアサートするステップ；および
ユーザにより制御される第２の時間窓内に、デバイス選択信号を第１の論理状態に戻すステップによって、通常の動作モードに復帰させられる、請求項１３に記載のアナログ−デジタルコンバータ。
【請求項２７】
ユーザにより制御される第２の時間窓が、クロック信号の少なくとも１０の立ち下がりエッジによって画定される、請求項２６に記載のアナログ−デジタルコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはシリアル通信のインタフェースに関し、より詳細にはデバイスの動作モードを選択するための読み出し専用シリアルインタフェースに関する。
【背景技術】
【０００２】
バッテリー動作の機器の人気、および消費電力が低い（つまり、バッテリー交換または充電が必要になるまでの時間が長い）小型の集積回路デバイスに対する需要によって、このような機器に使用されるデバイスの消費電力を低減する必要性が増している。開発された技術の一つは、いわゆる“通常”動作の間、全電力をデバイスに供給し、介在する非動作時間の間は、デバイスを低消費電力モード（“非アクティブ”、“パワーダウン”、“休止（sleep）”モードと呼ばれることがある）にする。
【０００３】
米国特許第５，６１９，２０４号には、“変換開始”（CONVST）信号の状態を変換完了ポイントについてモニタすることによって制御される、選択的な低電力モードを備えたアナログ−デジタル変換器（ＡＤＣ）が記載されている。米国特許第５，７１４，９５５号（’９５５特許）には、シリアルＡＤＣの動作モード間のスイッチオーバーを達成するための二重機能の制御回路が記載されている。動作モード間のこのスイッチオーバーをトリガするために使用される制御信号は、変換プロセスに関連した信号であり、シリアルデータ転送には関連していない。
【０００４】
図１は、動作モードのプログラミング、この場合パワーダウンモード制御、に適応させるように構成された従来技術のＡＤＣ（一般に符号１００で示される）のブロック図である。ＣＬＫ（クロック）信号１０１は、変換作業を同期化するために使用され、ＣＯＮＶ（変換）信号１０２は、変換作業を開始するために使用される。ＣＬＫ信号１０１およびＣＯＮＶ信号１０２は、ＳＡＲ（逐次比較レジスタ（successive approximation register））およびパラレル−シリアル変換論理１０４の動作を制御する内部制御論理１０３に入力として提供される。デバイス１００のシリアル出力データ１０８は、変換が完了した後にＳＡＲ内容をシリアルにシフトアウトすることによって得られる。
【０００５】
また、ＣＬＫ信号１０１およびＣＯＮＶ信号１０２は、パワーダウン（power  down）およびパワーアップ（power  up）指令を発するために働く。これらは、二重機能のピンとして働く。しかしながら、これらの信号は、シリアルインタフェースにわたって通常の形態で動作するときは、これらのパワーアップおよびパワーダウン指令を発しない。これらの信号が互いにアサートされなければならない形態は、標準的なシリアルインタフェースには容易に構成されず、標準的なシリアル通信が行われるときパワーダウンおよびパワーアップ指令を提供できない。その代わりに、これらの信号は、図２のタイミング図に示されるようにアサートされる。
【０００６】
ＣＬＫ２０１がｌｏｗのとき、２つのＣＯＮＶ２０２パルスは、第１のパワーダウンモード、この場合ＮＡＰモード２０３と称される低消費電力モード、に入るようにＡＤＣに指令を出す。ＣＬＫ２０１がｌｏｗのままのときは、その部分を第２のパワーダウンモード、この場合ＮＡＰモード２０３よりも小さい電力を消費するＳＬＥＥＰモード２０４、にするために、２つの追加のＣＯＮＶ２０２パルスが必要とされる。ＣＯＮＶおよびＣＬＫのタイミングは、マイクロコントローラを備えた標準的なシリアルインタフェースに容易に生成されず、必要な形態のＤＳＰからは利用可能でない。
【０００７】
最も近い実施で公知のものは、Analog Devices, Inc.によって製造されるシリアルＡＤＣの群に存在する。デバイスが読み出し専用モードのときに、シャットダウンは、“チップ選択”（ＣＳ）の状態を介して制御される。ＣＳがｌｏｗのとき、デバイスは完全にパワーアップされ、ＣＳがｈｉｇｈのときは、デバイスは完全にパワーダウンされる。これは、各変換の後にシャットダウンが強制されて、必要とされるパワーアップ時間が各変換の前に許容されなければならないということを意味し、デバイス全体の処理が遅くなる。典型的に従来のＡＤＣ回路は、パワーダウン機能を実行するための専用の入力を使用しており、この単一の目的を持つ入力の利用は、一般的にモード制御プログラミングに広げられる。この専用の入力は、チップパッケージにおけるラインの数の増大を要求する。
したがって、専用の入力、または複雑な複数のラインのプロトコルを必要とせず、デバイスの処理能力に悪影響を与えない、モード制御の実施に対する需要が存在する。
【特許文献１】米国特許第５，６１９，２０４号公報
【特許文献２】米国特許第５，７１４，９５５号公報
【発明の開示】
【０００８】
上記およびその他の従来技術の欠点は、本発明の他用途モードプログラミングを利用して取り組まれる。読み出し専用シリアルインタフェースは、制御レジスタを書き込むことなく、または専用のシャットダウンピンを使用することなく、ＡＤＣまたは他の集積回路デバイスを１または２以上のパワーダウンモードにするために使用可能である。省電力と特に関係がない他の動作モードもまたこの方法で制御されうる。本明細書に記載されるインタフェースを利用するモード制御は、システムクロック（ＳＣＬＫ）に対するＣＳの状態をモニタすることを含む。ＣＳの立ち下りエッジの後に、シャットダウンは、ＣＳが続く１６のＳＣＬＫの組の間に論理ｈｉｇｈに戻るポイントをチェックすることで検出される。引き続くパワーアップが同じ方法で検出される。
【０００９】
消費電力に関する３つの動作モードが提供される。これらは、全パワーモード（Fully-Powered Mode）、部分的パワーダウンモード（Partial Power-Down Mode）、全パワーダウンモード（Fully-Powered Mode）である。全パワーモードにおいては、デバイスの全ての部位は常に電力を完全供給され、そのためこの動作モードはデバイスの処理能力を最速にするが、消費電力は増大する。
部分的パワーダウンモードにおいては、変換が開始されているときを除いて、パワーがデバイスのほとんどの部位から除かれる。部分的パワーダウンモードは、実行される第１の変換のために余分な変換サイクルを要求するので、消費電力が下がる代わりにデバイスの処理量が減少する。
全パワーダウンモードにおいては、デバイスにおける全てのアナログ回路がパワーダウンされる。この動作モードは、パワーの保存が最重要であるような用途に対して意図されている。全パワーダウンモードにおけるデバイス処理量は比較的低く、これは主に、デバイスを全パワーダウンモードにするため、および再びデバイスを“起こす”ために必要とされる時間があるためである。
【００１０】
上記したように、デバイスの他の動作モードの制御もまた、当然この技術を用いて実行可能である。デバイス選択入力における論理状態の遷移の間に生じるクロック入力における、所定の数の論理状態の遷移に応答するモード変更の基本原理は変わらない。本発明の実施態様において、動作モード制御能は、パワー制御のみではなく、スタンドアローンからデイジーチェインモードに動作モードを変更する能力を含む。デイジーチェインモードにおいては、複数のデバイスがシリアルに相互接続される。チップ選択ピンがｈｉｇｈになった場合、例えば第１０の立ち下りクロックエッジと第１３の立ち下りクロックエッジとの間で、そのとき、その部分がデイジーチェインモードに入る。
【００１１】
このプロトコルにはその他多くの拡張が可能である。例えば、いずれかの数のクロックエッジの後に（データ転送に必要とされる１６にも限定されない）、デバイスが、デバイス選択ピンの結果を復号化してもよく、ここで、この遷移の各々の位置は、特定の動作モードに関連している。また別の実施においては、デバイスを、次にＣＳがｌｏｗになる時に、選択されたデバイスピンに存在するデータが内部レジスタにロードされうるようなモードにするために上述した技術を利用している。さらなる実施においては、異なる数の論理状態の遷移がデバイス選択入力の遷移の間に生じることが可能であるときに、アナログ入力電圧の範囲が制御されてもよい。
【００１２】
本発明にしたがって、デバイスを選択された動作モードにする方法が提供され、これは、例えば低消費電力の動作モードまたはデイジーチェイン動作モードなどの他の動作モードでありうる。この方法は、デバイス選択信号を第１の論理状態に初期化するステップ、前記デバイス選択信号を第２の論理状態にアサートするステップ、第１のユーザ制御された時間窓内に、前記デバイス選択信号を第１の論理状態に戻すステップを含む。本発明の一形式において、デバイス選択信号を初期化するステップは、デバイス選択信号を非アクティブの論理状態にするステップをさらに含む。非アクティブ論理状態は、ＨＩＧＨの論理状態を含んでもよい。デバイス選択信号をアサートするステップは、デバイス選択信号を、ＬＯＷの論理状態を含みうるアクティブの論理状態にするステップをさらに含む。
【００１３】
本発明の一形式において、デバイスは、クロック信号入力を含み、また、第１のユーザ制御された時間窓内にデバイス選択信号を第１の論理状態に戻すステップは、クロック信号の第１の遷移が生じた後であって、当該クロック信号の第２の後の遷移が生じる前に、デバイス選択信号を第１の論理状態に戻すステップをさらに含む。クロック信号の第１の遷移は、好ましくはデバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第２の立ち下がりエッジを含み、一方、低消費電力動作モードの場合、クロック信号の第２の後の遷移は、デバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第１０の立ち下がりエッジを含む。
【００１４】
クロック信号の“第１の遷移”という用語は、必ずしもクロック信号の第１の測定可能な活動を意味するのではなく、また、用語“第２の遷移”も必ずしもすぐ後のクロック信号の活動を指すのではないことに留意すべきである。以上に述べたように、第１の遷移は、好ましくはデバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号の第２の立ち下がりエッジであり、また第２の遷移は、好ましくはデバイス選択信号を第２の論理状態にアサートした後に生じるクロック信号のいくつか後の立ち下がりエッジである。第２の遷移の正確な時間的位置は、有効な動作モードプログラミングに依存するユーザ制御された時間窓によって決定されることが明らかであろう。このユーザ制御された時間窓は、これらの遷移の間に生じるクロックサイクルの数について測定可能である。
【００１５】
本発明の別の側面にしたがって、追加のステップ：デバイス選択信号を第２の論理状態にアサートするステップ；および第２のユーザ制御された時間窓内にデバイス選択信号を第１の論理状態に戻すステップによって、デバイスは、通常の動作モードに復帰させられる。第２のユーザ制御された時間窓は、クロック信号の少なくとも１０の立ち下がりエッジによって画定される。
本発明のさらに別の側面にしたがって、チップセレクト（ＣＳ）入力およびクロック（ＣＬＫ）入力を有する集積回路デバイスを選択された動作モードにする方法が提供される。この方法は、ＣＳ入力を初期の非アクティブの論理状態にするためにデバイスのＣＳ入力を制御するステップ、デバイスを選択するために前記ＣＳ入力をアクティブの論理状態にするステップ、およびＣＬＫ信号の遷移によって画定される第１のユーザ制御された時間窓内に、前記ＣＳ入力を初期の非アクティブの論理状態に戻すステップを含む。初期の非アクティブの論理状態は、ＨＩＧＨの論理状態でもよく、一方、アクティブの論理状態はＬＯＷの論理状態でもよい。
【００１６】
本発明のさらなる側面にしたがって、ＣＬＫ信号の遷移によって画定される第１のユーザ制御された時間窓は、ＣＳがアクティブの論理状態にされた後に生じるＣＬＫ信号の第２の立ち下がりエッジで開始し、また、低消費電力動作モードの場合、ＣＳがアクティブの論理状態である間に生じるＣＬＫ信号の第１０の後の立ち下がりエッジで終了する時間窓を含む。本発明の一形式において、追加のステップ：デバイスを選択するためにＣＳ入力をアクティブの論理状態にするステップ；およびＣＬＫ信号の遷移によって画定される第２のユーザ制御された時間窓内に、ＣＳ入力を初期の非アクティブの論理状態に戻すステップによって、デバイスは、通常の動作モードに復帰させられる。好ましくは、第２のユーザ制御された時間窓は、ＣＬＫ信号の少なくとも１０の立ち下がりエッジによって画定される。
【００１７】
本発明の別の態様にしたがって、デバイスは、デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段、およびデバイス選択入力における論理状態の遷移の間に生じる、クロック入力でのユーザ制御された数の論理状態の遷移に応答して、デバイスの動作モードを変更する手段を含む。本発明の一形式において、
デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段は、シリアルクロック信号およびデバイス選択信号に連結されるクロック除算論理およびカウンタ回路をさらに含み、このクロック除算論理およびカウンタ回路は、シリアルクロック信号の第２の立ち下がりエッジの後に生じる第１の中間制御信号、およびシリアルクロック信号の第１０の立ち下がりエッジの後に生じる第２の中間の制御信号を含む、中間制御信号を生成する。
【００１８】
本発明の別の側面において、デバイスの動作モードを変更する手段は、第１の論理状態の遷移の組み合わせに応答してデバイスを第１の選択された動作モードにし、また、第２の論理状態の遷移の組み合わせに応答してデバイスを第２の選択された動作モードにする。第１の論理状態の遷移の組み合わせは、デバイス選択入力における論理状態の遷移の間に生じるクロック入力における２乃至１０の論理状態の遷移を含み、一方、第２の論理状態の遷移の組み合わせは、デバイス選択入力における論理状態の遷移の間に生じる、少なくとも１０のクロック入力における論理状態の遷移を含む。
本発明のまた別の側面にしたがって、アナログ−デジタル変換器は、制御信号に応答してアナログ入力信号を対応するデジタル信号に変換する手段、シリアルクロック信号に応答してこの対応するデジタル信号をシリアルで出力する手段、制御信号の状態が変化する間に生じる多数のシリアルクロック信号サイクルに応答して、少なくとも１つの指令信号を生成する手段、およびこの指令信号に応答して、アナログ−デジタル変換器の動作モードを選択する手段を含む。
【００１９】
本発明のまたさらなる側面において、アナログ入力信号を対応するデジタル信号に変換する手段は、このアナログ入力信号に連結されるトラック・ホールド回路、およびこのトラック・ホールド回路に連結される逐次比較型ＡＤＣをさらに含む。対応するデジタル信号を出力する手段は、アナログ入力信号を変換する手段およびシリアルクロック信号に連結されるデータマルチプレクサ、およびこのデータマルチプレクサに連結されるシリアルデータ出力をさらに含む。
本発明の別の形式において、少なくとも１つの指令信号を生成する手段は、シリアルクロック信号および制御信号に連結されるクロック除算器およびカウンタ論理をさらに含み、このクロック除算器およびカウンタ理論が、制御信号の状態が変化する間に生じるシリアルクロック信号サイクルの数に少なくとも部分的に条件付けられた、複数の指令信号を生成する。アナログ−デジタル変換器の動作モードを選択する手段は、制御信号、クロック除算器およびカウンタ論理に連結される、制御および電力管理論理をさらに含む。
【００２０】
本発明のまた別の側面にしたがって、集積回路サブシステムは、それぞれが信号入力および信号出力を有する複数の集積回路デバイスであって、先行のデバイスの信号出力が後続のデバイスの信号入力に連結されるように相互連結され、共通のデバイス選択およびシリアルクロック入力信号を共有する、前記複数の集積回路デバイス、およびこのデバイス選択およびシリアルクロック入力信号に連結される制御回路であって、前記デバイス選択信号の論理状態が遷移する間に生じるシリアルクロック入力信号のユーザ制御された数の論理状態の遷移に応答して、複数の集積回路をデイジーチェイン動作モードにする、前記制御回路を含む。
本発明のまたさらなる側面において、アナログ入力信号および当該アナログ入力信号のデジタル表現に対応するデジタル出力信号を有するアナログ−デジタル変換器は、アナログ入力信号をデジタル出力信号に変換する変換サブシステム、およびデバイス選択入力信号およびシリアルクロック入力信号に応答するレンジプログラミングサブシステムを含む。このアナログ−デジタル変換器のフルスケールの入力電圧範囲は、デバイス選択信号の論理状態の遷移の間に生じるシリアルクロック入力信号のユーザ制御された数の論理状態の遷移に応答する、複数のフルスケールの入力電圧範囲から選択される。
本発明のさらなる目的、特徴および優位点は、以下の記載および図面から明らかとなるだろう。
【００２１】
発明の詳細な記述
本発明にしたがって、集積回路デバイスを選択された動作モードにするために読み出し専用シリアルインタフェースが使用される。本発明は、当該技術分野において公知のモード制御方法と比較して、格別な効果を提供する。
本発明の一形式にしたがう動作モード制御を有するＡＤＣ集積回路の例が、図３の簡略化されたブロック図に示され、一般的に符号３００で示される。ＡＤＣ３００は、アナログ入力電圧３０２を取得するためのトラック・ホールド回路３０１を含む。１２ビットの逐次比較レジスタ（ＳＡＲ）ＡＤＣ３０３は、アナログ入力信号３０２を対応するデジタル信号に変換する。集積回路３００は、集積回路３００のその他のコンポーネントの動作を制御する制御論理３０４を含み、また、図３の簡略化されたブロック図には示されないが、デバイスの部位からパワーを選択的に適用／除去するためのパワー制御回路を含む。
制御論理３０４は、シリアルクロック入力（ＳＣＬＫ）３０６に応答して、シリアルの対応するデジタル信号（ＳＤＡＴＡ）３０５を出力するための変換回路として機能する。制御論理３０４は、チップ選択（ＣＳ）入力信号３０７の状態の間に生じるＳＣＬＫサイクルの数に応答して内部制御信号を生成するモニタリング回路をさらに含む。これらの内部制御信号は、パワーダウン動作モードを制御し、続いて以下に詳細に説明される。
【００２２】
図４は、図３のＡＤＣ３００を用いたシリアル通信を説明する詳細なタイミング図である。シリアルクロックＳＣＬＫ４０１は、変換クロックを提供し、また、変換の際にＡＤＣ３００からの情報の転送を制御する。ＣＳ（チップ選択）４０２は、データ転送および変換プロセスを開始する。ＣＳ４０２の立ち下がりエッジは、トラック・ホールドをホールドモードにして、ＳＤＡＴＡ出力４０３を高インピーダンス状態から取り出し、アナログ入力はこのポイントでサンプリングされる。また、変換はこのポイントで開始され、完了するために１６のＳＣＬＫ４０１サイクルを必要とする。ＳＤＡＴＡ出力４０３は、ＡＤＣ３００が変更を行わないとき、また、デバイスがシリアルデータ転送を完了したときに、高インピーダンス、“第３の”論理状態であることに留意すべきである。この第３の論理状態は、“スリーステート（3-state）”と呼ばれることがあり、３つの可能な状態：論理ＨＩＧＨ、論理ＬＯＷおよび高インピーダンスがある。
【００２３】
第１６のＳＣＬＫ４０１の立ち下がりエッジのすぐ後に、ＳＤＡＴＡ（シリアルデータ）ライン４０３は、スリーステートに戻る。１６のＳＣＬＫアクティブエッジが生じる前にＣＳの立ち上がりエッジが生じる場合、変換が終了して、ＳＤＡＴＡラインはスリーステートに戻るが、そうでない場合にはＳＤＡＴＡは、示されるように第１６のＳＣＬＫ立ち下がりエッジのすぐ後にスリーステートに戻る。１６のシリアルクロックサイクルは、変換プロセスを行うこと、およびＡＤＣ３００からのデータにアクセスすることを必要とする。
ＳＣＬＫ４０１のアクティブエッジが立ち下がりエッジ、つまりＨＩＧＨ−ＬＯＷ論理遷移、である一方で、本発明の好適な形式において、システムは、ＳＣＬＫの立ち下がりエッジまたは立ち上がりエッジをアクティブエッジとして利用するように容易に構成される。同様に、本発明の好適な態様において、ＣＳ４０２がＬＯＷの論理状態にあるときに、ＣＳ信号４０２はＡＤＣ３００を選択するが、本発明にしたがうＡＤＣ３００は、設計の動機がそのように意図されればＣＳ４０２のＨＩＧＨ論理レベルに応答するようにもできる。
【００２４】
ＣＳがｌｏｗになるのに続いて起こる第１のシリアルクロック立ち下がりエッジ（ポイントＡ）は、ＡＤＣ３００とインタフェースするマイクロコントローラまたはＤＳＰによって読み込まれる第１のデータビットを提供する。また、このＳＣＬＫ立ち下がりエッジは、第２のデータビットをクロックアウトし、したがってシリアルクロックの第２の立ち下がりクロックエッジは、提供される第２のデータビットを有する。データ転送における最後のビットは、第１６の立ち下がりエッジのすぐ後に有効であり、それは、前の（第１５の）立ち下がりエッジのすぐ後にクロックアウトされていた。より遅いＳＣＬＫを備えた利用においては、各ＳＣＬＫの立ち上がりエッジのすぐ後にデータの読み込みが可能である。
３つの可能な動作モード：全パワーモード、部分的パワーダウンモードおよび全パワーダウンモードがある。変換が開始された後にＣＳがｈｉｇｈになるポイントは、以前の動作モードと組み合わされて、デバイスが３つの動作モードのうちどのモードとみなすかを決定する。
【００２５】
これらの動作モードは、フレキシブルな電力管理のオプションを提供するように設計される。これらのオプションは、様々な用途の要求における電力消費／処理レート比を最適化するように選択される。動作モードの選択は、マイクロコントローラまたはプログラマブルなデバイスの他の形式による、標準的な８のＳＣＬＫバーストまたは標準的な１６のＳＣＬＫバーストのいずれかをもってなされうる。当然ながら、マルチバイトシリアルデータ転送に適応するための特定のマイクロコントローラの能力に依存して、２つの標準的な８のＳＣＬＫバーストまたは単一の１６のＳＣＬＫバーストが必要でありうる。ＤＳＰまたは他のプログラマブルなデバイスが、ＡＤＣ３００とのインタフェースを提供するための使用される場合には、このプログラマブルなデバイスは、デバイス選択アクティブウィンドウ内における所望の長さのＳＣＬＫの列を提供するようにプログラム可能である。
【００２６】
全パワー動作モードは、ユーザがパワーアップの時間を心配しなくてよいように（ＡＤＣ３００は、常に電力を全て消費する状態である）、最速の処理速度能が意図されている。図５は、全パワー動作モードにあるＡＤＣ３００を示すタイミング図である。変換は、上記説明されたようにＣＳの立ち下がりエッジで開始される。ＡＤＣ３００は、常に全ての電力が使われる状態であり、ＣＳ５０１は、ＣＳ５０１の立ち下がりエッジの後に少なくとも１０のＳＣＬＫ５０２の立ち下がりエッジが生じるまではｌｏｗのままでなければならない。第１０のＳＣＬＫ５０２は、図５のポイントＢで生じる。
第１０のＳＣＬＫ５０２の立ち下がりエッジ後のいずれかの時に、ＣＳ５０１がｈｉｇｈになる場合、ＡＤＣ３００はパワーアップの状態を続ける。ＣＳ５０１がｈｉｇｈになった時点で、１６よりも多い数のＳＣＬＫ５０２の立ち下がりエッジが起こっていた場合、変換は終了し、ＳＤＡＴＡ５０３はスリーステートに戻る。ＣＳ５０１がｌｏｗである間に、１６以上のＳＣＬＫ５０２の立ち下がりエッジがＡＤＣ３００に適用される場合、第１６のＳＣＬＫ５０２の立ち下がりエッジのすぐ後に変換は終了し、このポイントでＳＤＡＴＡ５０３はスリーステートに戻される。変換を完了して、変換結果にアクセスするために、１６のシリアルクロックサイクル５０２が必要とされる。（ＣＳ５０１は、次の変換までＨＩＧＨのままでアイドル状態にあってもよく、または次の変換の前のある時までＬＯＷのままでアイドル状態であってもよく、これは事実上ＣＳをｌｏｗの状態でアイドルする。）データ転送が一旦完了する（ＳＤＡＴＡ５０３がスリーステートに戻る）と、以前のＨＩＧＨの論理状態から再びＣＳ５０１をＬＯＷにすることによって、静的時間（quiet time）、ｔquietが経過した後に別の変換が開始されうる。
【００２７】
部分的パワーダウンモードは、低消費電力が必要とされ、遅い処理速度であってもシステム要件に合致する場合における利用を意図している。各変換の間にＡＤＣ３００がパワーダウンされるか、または一連の変換が高い処理速度行われると、ＡＤＣ３００は、これらのいくつかの変換のバースト間の比較的長い期間パワーダウンされる。ＡＤＣ３００が部分的にパワーダウンにあるとき、全てのアナログ回路は、オンチップリファレンスまたはリファレンスバッファを除いてパワーダウンされる。
全パワーモードから部分的パワーダウンモードに変わるために、変換プロセスは、図６のタイミング図に示されるように、ＳＣＬＫ６０２の第２の立ち下がりエッジの後であって、ＳＣＬＫ６０２の第１０の立ち下がりエッジの前のどこかにおいて、ＣＳ６０１をｈｉｇｈにすることによって中断されなければならない。このＳＣＬＫのウィンドウにおいてＣＳ６０１が一旦ｈｉｇｈになったら、ＡＤＣ３００は部分的にパワーダウンされた状態になり、ＣＳ６０１の立ち下がりエッジによって開始された変換が終了し、ＳＤＡＴＡ６０３はスリーステートに戻る。第２のＳＣＬＫ６０２の立ち下がりエッジの前にＣＳ６０１がｈｉｇｈになる場合、ＡＤＣ３００は全パワーモードのままとなり、パワーダウンしない。これにより、ＣＳラインのグリッチを原因とする不慮のパワーダウンが防がれる。
【００２８】
図７に示されるように、この部分的にパワーダウンされた動作モードを脱して、再びＡＤＣ３００をパワーアップするためするために、ダミーの変換が行われる。ＣＳ７０１の立ち下がりエッジのすぐ後に、ＡＤＣ３００はパワーアップを開始し、ＣＳ７０１がＬＯＷに保たれる限り、ポイントＡで表される第１０のＳＣＬＫ７０２の立ち下がりエッジの後までパワーアップを続ける。１６のＳＣＬＫ７０２が一旦起こると、デバイスは完全にパワーアップされ、有効データ７０３は、次の変換の結果として生じる。ＳＣＬＫ７０２の第２の立ち下がりエッジの前にＣＳ７０１がｈｉｇｈになる場合、デバイスは、部分的にパワーダウンされるモードに再び戻る。これにより、ＣＳラインのグリッチを原因とする不慮のパワーアップが防がれる。ＣＳ７０１の立ち下がりエッジのすぐ後に、デバイスがパワーアップを開始しうるが、ＣＳ７０１の立ち上がりエッジがＳＣＬＫ７０２の第２の立ち下がりエッジの前に生じる場合には、デバイスは、立ち上がりエッジのすぐ後に再びパワーダウンする。ＣＳ７０１がｌｏｗになる前にＡＤＣ３００が部分的にパワーダウンされるモードである場合、ＣＳは続いて、ＳＣＬＫの第２の立ち下がりエッジと第１０の立ち下がりエッジとの間でｈｉｇｈになり、そしてデバイスは、全パワーダウンモードになる。
【００２９】
全パワーダウンモードは、さらに消費電力を低くする必要があって、（動作要件には整合する）遅い処理速度であっても許容されうる場合における利用を意図している。完全にパワーダウンの状態からパワーアップへは１つのダミー変換のみでは完了できないため、当然ながら、このモードの処理量が制限されるのは明らかである。このモードは、単一または一連の高速変換に続いて長時間の無活動状態、すなわちパワーダウンが起こる用途に適する。ＡＤＣ３００が完全にパワーダウンしているとき、全てのアナログ回路はパワーダウンされる。
図８のタイミング図に示されるように、図６に示されるタイミング列が２回実行されなければならないことを除いては、部分的にパワーダウンの場合と同様の方法で、全パワーダウンモードになる。同様にして、変換プロセスは、ＳＣＬＫ８０２の第２の立ち下がりエッジの後であって、ＳＣＬＫの第１０の立ち下がりエッジの前のどこかにおいて、ＣＳ８０１をｈｉｇｈにすることによって中断されなければならない。デバイスは、このポイントで部分的にパワーダウンしたモードに入る。完全なパワーダウンに達するために、次の変換サイクルが同様に中断されなければならない。ＣＳ８０１が、このＳＣＬＫのウィンドウ（インターバルＢ）で一旦ｈｉｇｈになると、ＡＤＣ３００は、完全にパワーダウンする。パワーダウンモードに入るためにＣＳ８０１が一旦ｈｉｇｈになれば、１６のＳＣＬＫ８０２を完了する必要はない。
【００３０】
部分的にパワーダウンされた状態からパワーアップするときと同じように、全パワーダウンを脱して、ＡＤＣ３００を再びパワーアップするために、ダミーの変換が行われる。完全にパワーダウンしたモードからの脱出は、図９のタイミング図に示されている。ＣＳ９０１の立ち下がりエッジのすぐ後に、デバイスはパワーアップを開始し、ＣＳ９０１がｌｏｗに保たれる限り、ポイントＣで生じる第１０のＳＣＬＫ９０２の立ち下がりエッジの後までパワーアップを続ける。パワーアップの時間は１つのダミー変換サイクルよりも長いが、変換がもう一度開始されうる前に、この時間を経過しなければならない。
【００３１】
図１０は、図３に示されるＡＤＣの詳細なブロック図である。ＡＤＣ３００は、その立ち下がりエッジのすぐ後にアクティブになる、１６のＳＣＬＫパルスに基づく逐次比較アーキテクチャを用いている。変換は、ＣＳ３０７がＬＯＷになることによって開始され、ＡＤＣ３００をホールドにする。ビットトライアル（bit trial）は、ＳＣＬＫによって駆動され、これはジョンソンカウンタ１００１を駆動する。ジョンソンカウンタ１００１は、２つの役割を果たす。これは、ＳＡＲ１００２および１２：１のデータ出力マルチプレクサ１００３をそれぞれアドレスすることによって、ビットトライアルおよびシリアルデータ出力の両方を制御しなければならない。
ビットトライアルは、第２の立ち下がりエッジのすぐ後に開始し、最も重要なビット、つまりＭＳＢ（ＤＢ１１）、を決定し、第１３の立ち下がりエッジのすぐ後のＬＳＢ（ＤＢ０）決定で終了する。また、ＳＣＬＫ３０６は、シリアルデータ３０５をクロックアウトするために必要となるエッジを提供する。この特定の態様において、第１の４つのＳＣＬＫは、リーディングゼロ（leading zero）をクロックアウトし、その後ＭＳＢ値など、そしてＬＳＢをクロックアウトする。
【００３２】
内部制御信号伝達の生成が図１１に示される。信号ｃｓｂ１１０１は、開始変換信号である。ｃｓｂ１１０１の立ち下がりエッジは、変換を開始し、変換が完了していない場合にこのラインがｈｉｇｈになるとき、これは中止される。システムクロック（ＳＣＬＫ）は、ｃｓｂ１１０１がＬＯＷになった後のＳＣＬＫの立ち下がりエッジの数をカウントするカウンタ（図示せず）を記録(clock)する。このような２つのクロックエッジの後に、信号ａｆｔｅｒ＿２  １１０２は、第３のクロックエッジのすぐ後に再びＬＯＷになる前の１つのＳＣＬＫサイクルでＨＩＧＨになる。信号ａｆｔｅｒ＿１０  １１０３は、変換の間の１０のＳＣＬＫエッジの後に同様に設定され、ＳＣＬＫの第１１の立ち下がりエッジのすぐ後にクリアされる。
制御信号生成論理から２つの出力がある。休止信号１１０４は、ＨＩＧＨのとき、比較器１００４（図１０）をシャットダウンし、リファレンスバッファ１００５を低電流モードにする。これは部分的なパワーダウンである。完全なシャットダウンは、バイアス生成器１００６を含む全てのアナログ回路がシャットダウンされるときに達成される。これは、ｓｌｅｅｐ１１０４およびｄｅｅｐ＿ｓｌｅｅｐ１１０５がＨＩＧＨにされたときに起こる。ｄｅｅｐ＿ｓｌｅｅｐ１１０５およびｓｌｅｅｐ１１０４の両方がＬＯＷのとき、ＡＤＣ３００は、完全にパワーアップされる。ＡＤＣ３００は、変換の間は絶対にパワーダウンモードにならず、進行中の変換が中止されることによってのみパワーダウンモードに入る。
【００３３】
ｃｓｂ１１０１は、ｃｏｎｖ＿ａｂｏｒｔｂ１１０７になるように、インバータｘ１  １１０６によって一度転換される。ｃｏｎｖ＿ａｂｏｒｔｂ１１０７は、ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９になるようにｘ２  １１０８によって転換される。ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９は、ｃｓｂ１１０１自身がＬＯＷのときに信号ｄｅｅｐ＿ｓｌｅｅｐ１１０５およびｓｌｅｅｐ１１０４を強制的にＬＯＷにするために、主に使用される。これは、ｃｓｂ１１０１がＬＯＷになるとき、これで変換が開始して、その前にどのモードであったかに拘わらずＡＤＣ３００が常にパワーアップされることを意味する。新しい休止モードは、ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９がＨＩＧＨになるときにのみ有効になる。変換の間にｃｓｂ１１０１がＨＩＧＨになるとき、ＡＤＣ３００が入るパワーダウンモードが選択される。これは、ｃｏｎｖ＿ａｂｏｒｔｂ１１０７の立ち下がりエッジに対応する。
信号ｃｏｎｖ＿ａｂｏｒｔｂ１１０７は、信号ｌａｔｃｈ＿ｍｏｄｅ１１１０、ＮＯＲゲートｘ６  １１１１の出力を設定することによって、現在のパワーダウンモードを変更する。ｌａｔｃｈ＿ｍｏｄｅ１１１０は、信号ｇｌｉｔｃｈ＿ｂｌｏｃｋ１１１２がＬＯＷの場合にのみ、ＨＩＧＨになることを許される。ｌａｔｃｈ＿ｍｏｄｅ１１１０がＨＩＧＨになるとき、フリップフロップｘ１０  １１１３は、その出力Ｑ、ｄｐ＿ｓｌｐｍｏｄｅ１１１４をアップデートし、ラッチｘ９  １１１５は、出力Ｑ、ｓｌｐ＿ｍｏｄｅ１１１６でのその現在のＤ入力値を記憶する。
【００３４】
信号ｇｌｉｔｃｈ＿ｂｌｏｃｋ１１１２は、ｃｓｂ１１０１のグリッチによってＡＤＣ３００が異なるパワーダウンモードに入ることを防ぐ必要がある。グリッチ保護回路は、Ｓ−ＲラッチＳＲ１  １１１８によって駆動されるインバータｘ５  １１１７で構成されている。ＳＲ１  １１１８は、交差接続されたＮＯＲゲートｘ３  １１１９およびｘ４  １１２０によって実行される。Ｓ−ＲラッチのＳＥＴ信号、ａｆｔｅｒ＿２  １１２１は、通常ＬＯＷである；変換が始まると（ｃｓｂ１１０１はＬＯＷ）ＨＩＧＨになり、２つのＳＣＬＫの立ち下がりエッジは、ＡＤＣ３００によって認識される。ａｆｔｅｒ＿２  １１２１は、第３のＳＣＬＫ立ち下がりエッジのすぐ後に再びＬＯＷになる。ａｆｔｅｒ＿２  １１２１のすぐ後のＨＩＧＨ信号は、Ｓ−Ｒラッチ出力をＳＥＴにし、これは、ｇｌｉｔｃｈ＿ｂｌｏｃｋ１１１２をインバータｘ５  １１１７を介してＬＯＷにする。このポイントでは、信号ｌａｔｃｈ＿ｍｏｄｅ１１１０は、ｘ６  １１１１によってもはやＬＯＷに保たれないが、ｃｏｎｖ＿ａｂｏｒｔｂ１１０７がＨＩＧＨになるときにＨＩＧＨになることができ、ラッチｘ９  １１１５およびフリップフロップｘ１０  １１１３を記録する。
【００３５】
瞬間的にＨＩＧＨ、そしてＬＯＷになり（つまり、２つのＳＣＬＫアクティブエッジ内でＨＩＧＨ、ＬＯＷになる）、中止された変換を模倣するｃｓｂ１１０１のグリッチは、記憶素子ｘ９  １１１５およびｘ１０  １１１３がそのＣＬＫ入力に変化しないように、ｇｌｉｔｃｈ＿ｂｌｏｃｋ１１１２がｌｏｗになるまで電力管理モードを誤って変化させない。ｃｓｂ１１０１がＨＩＧＨになるとき、変換の終了を信号伝達するためにｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９がＨＩＧＨになり、これは、Ｓ−ＲラッチＳＲｌを再設定し、さらなるグリッチによってＡＤＣが誤ったモードに入らないことを保証する。
【００３６】
ラッチ出力ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２は、次にｃｓｂ１１０１がＨＩＧＨになるときに、ＡＤＣ３００がどのモードに入るべきかを決定する。ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２が０の場合、ＡＤＣは、変換の最後においてパワーアップされたままである。ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２が１の場合、ＡＤＣ３００は、変換が開始される前の以前のモードに依存して２つの休止モードの１つに入る。ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２の値は、Ｓ−ＲラッチＳＲ２  １１２３を介して、２つの信号ａｆｔｅｒ＿２  １１０２およびａｆｔｅｒ＿１０  １１０３によって決定される。変換が開始され、２つのＳＣＬＫ信号がＡＤＣ３００によって認識された場合、信号ａｆｔｅｒ＿２  １１０２は、１つのクロックサイクルの間にＳＣＬＫの第２の立ち下がりエッジのすぐ後にＨＩＧＨになり、ＳＲ２  １１２３の出力を設定する。ＳＲ２  １１２３は、再設定するために信号ａｆｔｅｒ＿１０  １１０３がＨＩＧＨになるまで設定されたままである。ＡＤＣ３００がｃｓｂのＬＯＷのパルスの中の１０のＳＣＬＫ立ち下がりエッジをカウントするとき、ａｆｔｅｒ＿１０  １１０３は、１つのクロックサイクルの間にＨＩＧＨになる。これにより、ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２の値がＨＩＧＨになる。
【００３７】
信号ｓｌｐ＿ｍｏｄｅ１１１６およびｄｐ＿ｓｌｐ＿ｍｏｄｅ１１１４は、ＡＤＣ３００が、ｃｓｂ１１０１が次の変換を始めるその直前にどのモードであったかを記憶する。説明されたように、ｓｌｐ＿ｍｏｄｅ１１１６およびｄｐ＿ｓｌｐ＿ｍｏｄｅ１１１４は、グリッチブロック回路によって、１つの変換内の第２のクロックパルスがＡＤＣ３００によって認識される後まで電力管理モードを変更しないようにされる。２より多いＳＣＬＫエッジが１つの変換内で起きた場合に、グリッチ除去回路（glitch rejection circuit）が無効化され、ｃｓｂ１１０１がＨＩＧＨになるときインタフェースはパワーダウンモードを自由に変更できる。これが起こると、ｄｐ＿ｓｌｐ＿ｍｏｄｅ１１１４は、ｓｌｐ＿ｍｏｏｄｅ１１１６の古い値を想定し、ｓｌｐ＿ｍｏｄｅ１１１６は、ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２の古い値を想定する。
【００３８】
ＡＤＣ３００が全パワーモードであるときに、ユーザがそれを部分的にパワーダウンモードにしたい場合には、ｃｓｂ１１０１は、ＬＯＷにされなければならず、ｃｓｂを再びＨＩＧＨにする前に２乃至１０のシリアルクロックサイクルが供給されなければならない。変換の間の第２のクロックパルスにおいて、ｓｌｐｍｏｄｅ＿ｓｅｔ１１２２は、ＳＲ２  １１２３によって１に設定され、グリッチ除去回路は無効化される。ｃｓｂ１１０１が第１０のＳＣＬＫパルスの前にＨＩＧＨになる場合、ｄｐ＿ｓｌｐ＿ｍｏｄｅ１１１４は変わらないまま（ＬＯＷ）であり、ｓｌｐ＿ｍｏｄｅ１１１６はその新しいＨＩＧＨの値を想定する。ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９がＨＩＧＨになるとき、ｘ１３  １１２４の出力をＨＩＧＨから開放する。ｘ１３  １１２４の出力は、それからＬＯＷになり、それによりｓｌｅｅｐ１１０４がＨＩＧＨになる。ｄｅｅｐ＿ｓｌｅｅｐ１１０５は、このポイントではまだＬＯＷである。
【００３９】
上記のこのプロセスが繰り返される場合、ｌａｔｃｈ＿ｍｏｄｅ１１１０の立ち上がりエッジのすぐ後に、（ＨＩＧＨであった）ｓｌｐ＿ｍｏｄｅ１１１６の古い値が、ｄｐ＿ｓｌｐ＿ｍｏｄｅ１１１４まで記録され、これは、ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９が一旦ＨＩＧＨになるとｄｅｅｐ＿ｓｌｅｅｐ１１０５を設定する。ｓｌｐ＿ｍｏｄｅ１１１６自身はＨＩＧＨになり、同様にして強制的にｓｌｅｅｐ１１０４をＨＩＧＨにする。ｓｌｅｅｐ１１０４とｄｅｅｐ＿ｓｌｅｅｐ１１０５の両方がＨＩＧＨの場合、ｃｓｂ１１０１が一旦ＨＩＧＨレベルまで戻ると、全てのアナログ回路がパワーダウンされる。
パワーダウンからＡＤＣ３００を取り出すには、変換が中止される前にｓｌｐｍｏｄｅ＿ｓｅｔがクリアされることを必要とする。これは、ｃｓｂ１１０１をＨＩＧＨにする前に、１つの変換において１０より多いＳＣＬＫエッジを待つことによって達成される。１０のＳＣＬＫエッジが過ぎた後にｃｓｂ１１０１がＨＩＧＨになる場合、ｓｌｐ＿ｍｏｄｅ１１１６は、ＬＯＷになり、これはまた、ｘ１０  １１１３の出力Ｑを再設定する。ｃｏｎｖ＿ａｂｏｒｔ＿ｓｌｏｗ１１０９がＨＩＧＨになるとき、ｓｌｅｅｐ１１０４およびｄｅｅｐ＿ｓｌｅｅｐ１１０５の両方は、ＬＯＷに留まり、ＡＤＣ３００をパワーアップの状態にしておく。
【００４０】
上述したように、読み出し専用のシリアルインタフェースを利用する動作モードの制御は、デバイスを低消費電力の動作モードにする用途に限定されない。また、他のデバイスの動作モードもこのインタフェースを利用して選択されうる。図１２は、１より多い動作モードがプログラム可能なデバイスのブロック図である。
カウンタ１２０９は、図１０を参照して説明されたカウンタ１００１と類似のものである。図１０のように、図１２のカウンタ１２０９は、クロックをカウントし、ビットトライアルを制御するために使用される。カウンタ１２０９は、１６までカウントする。追加の回路は、他の条件をデコード（decode）するためにほとんど必要ではない。モード選択論理１２０５の部分として含まれる単純なラッチ回路は、第１０の立ち下りエッジにおいて設定され、第１３の立ち下りエッジにおいて再設定される。デバイス選択ピン３０７が、ラッチの出力が設定される間にｈｉｇｈに遷移する場合、デバイスはモードを変更する。
【００４１】
結果として、デバイスの動作状態は、通常のモード（デバイスが変換を行い、その結果を出力する）から、別のモードに変化し、そこでは、一部がＳＤＡＴＡピン１２０１において生じるデータを１６クロック早く出力する。これによってユーザは、多数の部分を一緒にデイジーチェインすることが可能になり、そうして全ての部分からのデータが関連付けられたプロセッサの１つのシリアル入力ポートに読み込まれる。相互接続されたデバイス（この場合はＡＤＣ）は、事実上シリアルシフトレジスタになる。シフトする前にこのレジスタの各部分に記憶されたシリアルデータは、特定のＡＤＣの最近の変換の結果である。マルチプレクサ１２０６は、デイジーチェインデータと従来の変換結果との間を選択する。
【００４２】
デイジーチェイン動作モードにおける複数のデバイスの動作は、以下に説明されるような３つの制御信号、および図１４に示されるようなデイジーチェインにおけるＳＤＡＴＡとＤｏｕｔとの間の相互接続を伴う。外部から提供された制御信号は、シリアルクロック信号ＳＣＬＫ３０６およびチップ選択信号（実際は補助ＣＳＢ（complement CSB）、またはチップ選択バー３０７）である。データがデバイス間をシリアルでシフトすることを可能にするシフト信号は、適切なＣＳＢ遷移によって内部で生成される。したがって、ここで説明されるデイジーチェインプロトコルは、２つの外部から生成される制御信号しか必要としない。
【００４３】
図１４は、デイジーチェインモードで接続された４つのデバイス１４０３〜１４０６を説明する。ＳＤＡＴＡ信号１２０１は、第１のデバイス１４０３に連結され、第１のデバイス１４０３のデータ出力信号Ｄｏｕｔは、第２のデバイス１４０４のＳＤＡＴＡ入力に連結される。最後のデバイス１４０６からのＤｏｕｔは、システムの出力信号である。アナログ入力信号１４０１の収集は、アグリゲートデバイスに提供される。
通常の動作の下の単一のデバイスを考えると、次の変換のためのチャンネルは、図１５の入力データワードフォーマットに説明されるように、第３のビット（ＣＨＮＩ）においてＳＤＡＴＡピンで読み込まれる。図１６の出力データワードフォーマットは、ＣＨＮＯがちょうど変換されたチャンネルを指し、入力および出力データワードにおける、ＭＯＤおよびＳＴＹビットは、デイジーチェインの指示および指令として使われる。
【００４４】
上述したように、それぞれのデバイスは、多数の異なるモードにおいて動作可能である。このことについて特に興味深いのは、通常動作モードとデイジーチェイン動作モードである。デバイスの動作について上記説明されたように、通常モードにおいて、変換の結果は、第１３のＳＣＬＫエッジにおける内部シフトレジスタにコピーされる。ユーザは、ＭＯＤビットがＣＨＮＯビットに等しいときに、デバイスがこのモードにあることが分かる。
【００４５】
図１３は、図１２のデバイス用の内部制御信号の生成を説明する論理図である。回路１３０６〜１３０９、さらに関連付けられたゲートは、シリアルデータ（ＳＤＡＴＡ）ワードにおけるＣＨＮとＳＴＹビットとが同一であるか、または異なるかを検出する。シリアルデータ（ＳＤＡＴＡ）ワードにおいて、ＣＨＮおよびＳＴＹビットがそれぞれ有効であるクロックサイクルの間、信号ＣＨＮ＿ｂｉｔ＿ｂおよびＳＴＹ＿ｂｉｔ＿ｂは、ｌｏｗになる。
論理ゲート１３０６およびＤタイプのフリップフロップ１３０７は、ＣＨＮおよびＳＴＹビットをモニタする。フリップフロップ１３０７のＱＢ出力、ＳＴＹ≠ＣＨＮ（ＳＴＹがＣＨＮに等しくない）は、ＣＨＮとＳＴＹビットが異なる場合ＨＩＧＨであり、同じ場合は、ＬＯＷである。信号ＳＴＹ≠ＣＨＮは、その部分がデイジーチェインモードであるためにＨＩＧＨである必要がある。
【００４６】
Ｄタイプのフリップフロップ１３０３および関連付けられたゲートは、その部分がどのモード（通常またはデイジーチェイン）あるかを決定する。デイジーチェインモードに最初に入るために、回路は、デバイスが通常モードであり、第１０と第１３のクロックエッジの間にｓｔｃｏｎｖ（ＣＳＢのインバース（inverse））がｌｏｗに遷移することを必要とする。デイジーチェインモードのままであるためには、回路は、デバイスが１３より多いクロックエッジをＣＳＢがｌｏｗの時間において受信しなければならず、ＳＴＹビットは、ＣＨＮビットのインバースでなければならない。
【００４７】
動作モードがデイジーチェインに変化するとき、デバイス１４０３〜１４０６（図１４）それぞれは、シフトレジスタとして動作する。全てのデバイスがデイジーチェインモードであるとき、１６のＳＣＬＫサイクルおよびＣＳＢフレーム（１リードサイクル（read cycle））毎に、それぞれの内部シフトレジスタに記憶されたデータがデバイスから適切なものにシフトされる。デイジーチェインモードにおける図１４の構成のために、１つが４つのリードサイクルに適用する場合、４つのデバイス全てからのデータは、システムＤＯＵＴピンにおいて順に現れ、１つは、個別の制御ワードをＳＤＡＴＡ１２０１に書き込み、各デバイスにおけるこのような１つの制御ワードを伴って静止し、ここで、デバイス１４０３〜１４０６各々は、このとき自身に課される個別のチャンネルを有する。
【００４８】
モード間の変更を行うために、変換が行われ、ここで、ビット１０／１１／１２（すなわち、第１０のＳＣＬＫ立ち下がりエッジの後であって、かつ第１３のＳＣＬＫ立ち下がりエッジの前）において、ＣＳＢ入力はｈｉｇｈになる。ユーザは、ＭＯＤビットを見ることでデバイスがどのモードであるか知ることができる。ＭＯＤ＝ＣＨＮＯならば、デバイスは通常モードであり、ＭＯＤがＣＨＮＯのインバースと等しいならば、デバイスはデイジーチェインモードである。デバイスがデイジーチェインモードにある間ＣＨＮＩビットに等しい入力ＳＴＹビットを備えた変換は、デバイスを強制的に通常モードに戻す。これは、ＨＩＧＨまたはＬＯＷのＳＤＡＴＡを連結することによってチャンネルが選択される場合、デバイスがデイジーチェインモードに固定されないことを意味する。これらのモードの変化は、図１７の状態遷移図に要約され、モードおよび出力ビット状態は状態サークル１７０１，１７０２それぞれに示され、ＣＳＢ、ＳＤＡＴＡの遷移状態は、状態遷移ベクトル１７０３〜１７０７で与えられる。
【００４９】
システム動作のタイミング図が図１８に示され、マイクロセカンド（μｓ）で表されるシステムイベントの時間スケールが水平軸に提供される。インターバルＡ（７μｓと８μｓとの間）において、選択されたチャンネルの全てのデバイスおよびそれぞれのデバイスの内部シフトレジスタに記憶される結果を用いて、通常の変換が行われることが認識される。
インターバルＢ（８〜９μｓ）の間、ＣＳＢのタイムライン１８０１に示されるようにビット１０と１２との間に生じるＣＳＢのＨＩＧＨイベントを伴って、モードの変更が信号伝達される。この遷移は、相互接続されたそれぞれのデバイスをデイジーチェインモードに切り換える。リードサイクル動作は、インターバルＣ、９μｓと１０μｓとの間に生じ、ここで、それぞれのデバイスは、そのＳＤＡＴＡピンを介して１ワードを読み込み、インターバルＡの間にそのＤＯＵＴピンを介して行われる変換を出力する。ＣＳＢをｌｏｗにして、１６のクロックサイクルを適用し、そしてＣＳＢをｈｉｇｈに戻すこのプロセスは、全てのデータワードが読まれるまで続く。
【００５０】
図１９のブロック図は、本発明にしたがうまた別の態様を説明する。この実施例は、入力範囲制御能を含み、ここでは、上記概説した手順を利用して入力フルスケール電圧が選択される。
ＤＡＣのキャパシタンスより小さいコンデンサにサンプリングすることによって、フルスケールを得るのに必要な入力電圧が増大することが知られている。例えば、ＤＡＣのキャパシタンスの半分に等しいコンデンサにサンプリングすることによって、リファレンス電圧の２倍の振幅を有する入力信号のためにフルスケールの出力が得られる。
【００５１】
この例において、範囲を変更するための機構は、デバイス選択入力がユーザが定義した状態にある間にクロックエッジをカウントする上記説明したものと同じ技術である。ＣＳＢ入力３０７がＬＯＷになり（アクティブ状態になる）、ＣＳＢ３０７が再びＨＩＧＨになる前に１１のサイクルがクロック入力ＳＣＬＫ３０６に適用される場合、図１９のデバイスは、フルスケールがリファレンス電圧に対応する動作モードに入るように設計される。一方、１２のシリアルクロックサイクルがＣＳＢ３０７の遷移の間のＳＣＬＫ３０６入力に適用される場合、デバイスは、フルスケールがリファレンス電圧の２倍に対応する動作モードに入る。
【００５２】
当然ながら、ＳＣＬＫにおいて生じるサイクルの数は、仕様に応じて実行可能ないずれの数に選択されてもよい。前段落で紹介された数は、例示の目的で示されるにすぎない。当業者は、適切なハードウェアの導入を通じて、フルスケールの電圧が実質的に複数のリファレンス電圧として選択可能であることを容易に理解するであろう。当然ながら、追加のハードウェアの取り扱いが困難になりすぎてもそれが許容される場合においては、その複雑さを付加することは、それから得られるいずれの利益をも上回る。
【００５３】
集積回路デバイスを選択された動作モードにするために使用される読み出し専用シリアルインタフェースが本明細書に開示される。本発明のシステムにより、従来技術に対して格別な改善がなされる。本発明の精神および範囲を逸脱することなく改変がなされうることは当業者にとって自明である。したがって、本明細書の記載は、添付の請求の範囲に照らして必要とされる構成を除いて、本発明を限定することを意図するものではない。
【図面の簡単な説明】
【００５４】
【図１】シャットダウンモード制御用に構成された従来技術のデバイスのブロック図である。
【図２】図１の従来技術のデバイスの動作モードを説明するタイミング図である。
【図３】本発明にしたがう動作モード制御を有するデバイスの簡略化されたブロック図である。
【図４】図３のデバイスを用いたシリアル通信を説明するタイミング図である。
【図５】図３のデバイスの全パワーモードを示すタイミング図である。
【図６】図３のデバイスの部分的パワーダウンモードへのエントリーを説明するタイミング図である。
【図７】図３のデバイスのパワーダウンモードから全パワー動作への遷移を示すタイミング図である。
【図８】図３のデバイスの全パワーモードへのエントリーを示すタイミング図である。
【図９】図３のデバイスの全パワーダウンモードから全パワーモードへの遷移を説明するタイミング図である。
【図１０】図３で説明されるＡＤＣの詳細なブロック図である。
【図１１】内部制御信号の生成を説明する論理図である。
【図１２】複数のモードプログラミング能を含む、本発明にしたがうデバイスの詳細なブロック図である。
【図１３】図１２のデバイス用の内部制御信号の生成を説明する論理図である。
【図１４】デイジーチェイン構成で接続された複数のデバイスを示す概要図である。
【図１５】入力データワードフォーマットを説明する図である。
【図１６】出力データワードフォーマットを示す図である。
【図１７】ある動作モードから別の動作モードへの遷移を説明する状態図である。
【図１８】デイジーチェインシミュレーションから得られるタイミング図である。
【図１９】又別のモードプログラミング能に特徴を有する、本発明にしたがうデバイスの詳細なブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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