(57)【特許請求の範囲】
【請求項１】
第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、
デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記デジタルデータの前記各ビット及び前記各反転ビットが入力される期間ハイレベルで供給され供給が中断されるときに前記入力された各ビット及び各反転ビットを出力するためのチャージング信号、及び前記サンプリングパルスに対応して、前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、
前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、
前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、
前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、
ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、
ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とするデータ駆動部。
【請求項２】
前記シフトレジスタ部は、一つのチャンネルごとに一つのシフトレジスタを具備することを特徴とする請求項１記載のデータ駆動部。
【請求項３】
前記サンプリングラッチ部は、一つのチャンネルごとに前記デジタルデータのビット数の２倍の個数のサンプリングラッチを具備することを特徴とする請求項１または２に記載のデータ駆動部。
【請求項４】
前記ホールディングラッチ部は、一つのチャンネルごとに前記デジタルデータのビット数の２倍の個数のホールディングラッチを具備することを特徴とする請求項１〜３のいずれか１項に記載のデータ駆動部。
【請求項５】
前記デジタル−アナログコンバータは、前記ホールディングラッチ部から出力される前記デジタルデータの前記各ビット及び前記各反転ビットの入力を受け、これらの前記各ビット及び前記各反転ビットに対応して複数の階調電圧の中から一つの階調電圧を選択することを特徴とする請求項１〜４のいずれか１項に記載のデータ駆動部。
【請求項６】
前記第１クロック信号及び前記第２クロック信号は、互いに位相が反対であることを特徴とする請求項１〜５のいずれか１項に記載のデータ駆動部。
【請求項７】
前記第１クロック信号及び前記第２クロック信号がハイレベルを示す領域が所定範囲にわたって重なることを特徴とする請求項６記載のデータ駆動部。
【請求項８】
前記第３電源は、前記第４電源よりも高い電圧値に設定されることを特徴とする請求項１〜７のいずれか１項に記載のデータ駆動部。
【請求項９】
前記シフトレジスタのうち、奇数番目シフトレジスタの第１入力端子には前記第１クロック信号が供給され、第２入力端子には第２クロック信号が供給されることを特徴とする請求項１〜８のいずれか１項に記載のデータ駆動部。
【請求項１０】
前記シフトレジスタのうち、偶数番目シフトレジスタの第１入力端子には前記第２クロック信号が供給され、第２入力端子には第１クロック信号が供給されることを特徴とする請求項１〜９のいずれか１項に記載のデータ駆動部。
【請求項１１】
前記サンプリングラッチは、前記第２入力端子に前記サンプリングパルスの供給を受け、前記第１入力端子に前記チャージング信号の供給を受けることを特徴とする請求項１〜１０のいずれか１項に記載のデータ駆動部。
【請求項１２】
前記サンプリングラッチは、前記サンプリングパルスがローレベルに供給されるときに前記デジタルデータの前記各ビットまたは前記各反転ビットの入力を受け、前記サンプリングパルス及び前記チャージング信号の供給が中断されるときに前記デジタルデータの前記各ビットまたは前記各反転ビットを出力することを特徴とする請求項１１記載のデータ駆動部。
【請求項１３】
前記ホールディングラッチは、前記第２入力端子に前記第１イネーブル信号の供給を受け、前記第１入力端子に前記第２イネーブル信号の供給を受けることを特徴とする請求項１〜１２のいずれか１項に記載のデータ駆動部。
【請求項１４】
前記第１イネーブル信号及び前記第２イネーブル信号は、互いに位相が反対であることを特徴とする請求項１３記載のデータ駆動部。
【請求項１５】
前記第１イネーブル信号は、前記複数のサンプリングラッチから前記各ビット及び前記各反転ビットが入力される期間、ローレベルを維持し、前記複数のサンプリングラッチから前記各ビット及び前記各反転ビットがすべて入力された後にハイレベルに変更されることを特徴とする請求項１３記載のデータ駆動部。
【請求項１６】
第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記第１クロック信号、前記第２クロック信号、及び前記サンプリングパルスの供給を受けて順次にコンバージョン信号を生成するためのコンバージョン部と、
デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記サンプリングパルス及び前記コンバージョン信号に対応して前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、
前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、
前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、
前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、
ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、
ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とするデータ駆動部。
【請求項１７】
前記コンバージョン部は、一つのチャンネルごとに一つのコンバージョン回路を具備することを特徴とする請求項１６記載のデータ駆動部。
【請求項１８】
前記コンバージョン回路は、
第３入力端子に入力される前記サンプリングパルスに対応して供給する電圧を制御する入力部と、
前記第３入力端子に入力される前記サンプリングパルス及び前記入力部から供給される電圧に対応して前記コンバージョン信号の出力要否を制御する出力部と、を具備することを特徴とする請求項１７記載のデータ駆動部。
【請求項１９】
前記出力部は、
第１電極が第３電源に接続され、第２電極が出力端子に接続される第１１ＰＭＯＳトランジスタと、
第１電極が前記出力端子に接続され、第２電極が前記第３電源よりも低い電圧値を有する第４電源に接続される第１２ＰＭＯＳトランジスタと、
ゲート電極が前記第１１ＰＭＯＳトランジスタのゲート電極に接続され、第１電極が前記第１１ＰＭＯＳトランジスタの第２電極に接続され、第２電極が前記第１２ＰＭＯＳトランジスタのゲート電極に接続される第１３ＰＭＯＳトランジスタと、
第１電極が前記第１３ＰＭＯＳトランジスタの第２電極および前記第１２ＰＭＯＳトランジスタのゲート電極に接続され、第２電極が前記第４電源に接続され、ゲート電極が前記入力部に接続される第１４ＰＭＯＳトランジスタと、
第１電極が前記第３入力端子に接続され、第２電極が前記第１１ＰＭＯＳトランジスタのゲート電極に接続され、ゲート電極が第４入力端子に接続される第１５ＰＭＯＳトランジスタと、
前記第１１ＰＭＯＳトランジスタのゲート電極と当該第１１ＰＭＯＳトランジスタの第１電極との間に接続される第１２キャパシタと、
前記第１２ＰＭＯＳトランジスタのゲート電極と当該第１２ＰＭＯＳトランジスタの第１電極との間に接続される第１１キャパシタと、を具備することを特徴とする請求項１８記載のデータ駆動部。
【請求項２０】
前記出力部は、前記出力端子と前記第４電源との間に接続される第１４キャパシタをさらに具備することを特徴とする請求項１９記載のデータ駆動部。
【請求項２１】
前記入力部は、
第１電極が前記第１４ＰＭＯＳトランジスタのゲート電極に接続され、第２電極が前記第４入力端子に接続される第１６ＰＭＯＳトランジスタと、
第１電極が前記第１６ＰＭＯＳトランジスタのゲート電極に接続され、ゲート電極及び第２電極が第５入力端子に接続される第１７ＰＭＯＳトランジスタと、
ゲート電極が前記第３入力端子に接続され、第１電極が前記第３電源に接続され、第２電極が前記第１６ＰＭＯＳトランジスタのゲート電極に接続される第１８ＰＭＯＳトランジスタと、
前記第１６ＰＭＯＳトランジスタのゲート電極と当該第１６ＰＭＯＳトランジスタの第１電極との間に接続される第１３キャパシタと、を具備することを特徴とする請求項１９または２０に記載のデータ駆動部。
【請求項２２】
前記コンバージョン回路のうち、奇数番目コンバージョン回路は、前記第４入力端子に前記第１クロック信号の供給を受け、前記第５入力端子に前記第２クロック信号の供給を受けることを特徴とする請求項２１記載のデータ駆動部。
【請求項２３】
前記コンバージョン回路のうち、偶数番目コンバージョン回路は、前記第４入力端子に前記第２クロック信号の供給を受け、前記第５入力端子に前記第１クロック信号の供給を受けることを特徴とする請求項２１または２２に記載のデータ駆動部。
【請求項２４】
前記コンバージョン回路は、前記第４入力端子にローレベルの電圧が入力されれば、前記第３入力端子と反対レベルの電圧を出力し、前記第４入力端子にハイレベルの電圧が入力されれば、直前の期間の出力を維持することを特徴とする請求項２１〜２３のいずれか１項に記載のデータ駆動部。
【請求項２５】
複数の走査線に走査信号を順次に供給するための走査駆動部と、
複数のデータ線のそれぞれにデータ信号を供給するためのデータ駆動部と、
前記走査信号が供給されるときに選択され、前記データ信号の供給を受けて発光要否が制御される画素と、を具備し、
前記データ駆動部は、
第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、
デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記デジタルデータの前記各ビット及び前記各反転ビットが入力される期間ハイレベルで供給され供給が中断されるときに前記入力された各ビット及び各反転ビットを出力するためのチャージング信号、及び前記サンプリングパルスに対応して、前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、
前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、
前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、
前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、
ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、
ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とする有機電界発光表示装置。
【請求項２６】
複数の走査線に走査信号を順次に供給するための走査駆動部と、
複数のデータ線のそれぞれにデータ信号を供給するためのデータ駆動部と、
前記走査信号が供給されるときに選択され、前記データ信号の供給を受けて発光要否が制御される画素と、を具備し、
前記データ駆動部は、
第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記第１クロック信号、前記第２クロック信号、及び前記サンプリングパルスの供給を受けて順次にコンバージョン信号を生成するためのコンバージョン部と、
デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記サンプリングパルス及び前記コンバージョン信号に対応して前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、
前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、
内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、
前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、
前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、
ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、
ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、
ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とする有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動部及びこれを利用した有機電界発光表示装置に関し、特に、ＰＭＯＳ形態のトランジスタで構成されるデータ駆動部及びこれを利用した有機電界発光表示装置に関する。
【背景技術】
【０００２】
近年、陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。平板表示装置には、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、及び有機電界発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などがある。
【０００３】
平板表示装置の中で有機電界発光表示装置は、電子と正孔の再結合によって光を発生する有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：ＯＬＥＤ）を利用して画像を表示する。このような有機電界発光表示装置は、速い応答速度を持つと同時に低い消費電力で駆動されるという長所がある。
【０００４】
このような有機電界発光表示装置は、マトリックス形態に配列された画素と、画素に接続されたデータ線を駆動するためのデータ駆動部と、画素に接続された走査線を駆動するための走査駆動部と、を具備する。
【０００５】
データ駆動部は、水平期間ごとにデータに対応するデータ信号を供給することにより画素で所定の画像が表示されるようにする。走査駆動部は、水平期間ごとに走査信号を順次に供給することでデータ信号が供給される画素を選択する。
【０００６】
一方、有機電界発光表示装置が大型パネルになるほど、サイズ、重さ、及び製造費用を低減する必要が高まり、データ駆動部がパネルに実装されなければならなくなる。しかし、従来のデータ駆動部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されるので、パネルに実装されにくいという問題がある。したがって、ＰＭＯＳトランジスタのみで構成されて、パネルに実装されうるデータ駆動部が要求されている。
【特許文献１】大韓民国特許出願公開第２００５−０１１１９１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、ＰＭＯＳ形態のトランジスタで構成されるデータ駆動部及びこれを利用した有機電界発光表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１側面は、第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記デジタルデータの前記各ビット及び前記各反転ビットが入力される期間ハイレベルで供給され供給が中断されるときに前記入力された各ビット及び各反転ビットを出力するためのチャージング信号、及び前記サンプリングパルスに対応して、前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とするデータ駆動部を提供する。
【０００９】
また、本発明の第２側面は、第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記第１クロック信号、第２クロック信号、及び前記サンプリングパルスの供給を受けて順次にコンバージョン信号を生成するためのコンバージョン部と、デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記サンプリングパルス及び前記コンバージョン信号に対応して前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とするデータ駆動部を提供する。
【００１０】
また、本発明の第３側面は、複数の走査線に走査信号を順次に供給するための走査駆動部と、複数のデータ線のそれぞれにデータ信号を供給するためのデータ駆動部と、前記走査信号が供給されるときに選択され、前記データ信号の供給を受けて発光要否が制御される画素と、を具備し、前記データ駆動部は、第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記デジタルデータの前記各ビット及び前記各反転ビットが入力される期間ハイレベルで供給され供給が中断されるときに前記入力された各ビット及び各反転ビットを出力するためのチャージング信号、及び前記サンプリングパルスに対応して、前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とする有機電界発光表示装置を提供する。
【００１１】
また、本発明の第４側面は、複数の走査線に走査信号を順次に供給するための走査駆動部と、複数のデータ線のそれぞれにデータ信号を供給するためのデータ駆動部と、前記走査信号が供給されるときに選択され、前記データ信号の供給を受けて発光要否が制御される画素と、を具備し、前記データ駆動部は、第１クロック信号、第２クロック信号、及びスタートパルスの供給を受けて順次にサンプリングパルスを生成するシフトレジスタ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記第１クロック信号、前記第２クロック信号、及び前記サンプリングパルスの供給を受けて順次にコンバージョン信号を生成するためのコンバージョン部と、デジタルデータの各ビット及び当該各ビットに対する各反転ビットの入力を受けて、前記サンプリングパルス及び前記コンバージョン信号に対応して前記各ビット及び前記各反転ビットを一時保存するサンプリングラッチ部と、前記サンプリングラッチ部から出力される前記各ビット及び前記各反転ビットの入力を、第１イネーブル信号及び第２イネーブル信号に対応して同時に受けて、入力された前記各ビット及び前記各反転ビットを出力するホールディングラッチ部と、内在する複数のトランジスタがＰＭＯＳトランジスタのみで具現され、前記ホールディングラッチ部から出力される前記各ビット及び前記各反転ビットの値に対応するアナログ信号を生成するデジタル−アナログコンバータと、を含み、前記シフトレジスタ部が具備する複数のシフトレジスタ、前記サンプリングラッチ部が具備する複数のサンプリングラッチ、及び前記ホールディングラッチ部が具備する複数のホールディングラッチのそれぞれは、前記第１もしくは第２クロック信号、前記サンプリングパルス、または前記第１イネーブル信号が入力される第２入力端子にゲート電極が接続され、第２電極が第１ノードに接続され、前記シフトレジスタ、サンプリングラッチ、及びホールディングラッチとしての入力端子である外部入力端子に第１電極が接続される第１ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、前記第１もしくは第２クロック信号、前記チャージング信号、または前記第２イネーブル信号が入力される第１入力端子に第１電極が接続され、第２電極が出力端子に接続される第２ＰＭＯＳトランジスタと、ゲート電極が前記第２入力端子に接続され、第１電極が第２ノードに接続され、ローレベルの電圧を有する第４電源に第２電極が接続される第３ＰＭＯＳトランジスタと、ゲート電極が前記第１ノードに接続され、第１電極が前記第２入力端子に接続され、第２電極が前記第２ノードに接続される第４ＰＭＯＳトランジスタと、ゲート電極が前記第２ノードに接続され、ハイレベルの電圧を有する第３電源に第１電極が接続され、第２電極が前記出力端子に接続される第５ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲート電極と当該第２ＰＭＯＳトランジスタの第２電極との間に接続されるキャパシタと、を具備することを特徴とする有機電界発光表示装置を提供する。
【発明の効果】
【００１２】
上述したように、本発明のデータ駆動部及びこれを利用した有機電界発光表示装置によれば、データ駆動部に含まれるシフトレジスタ、サンプリングラッチ、ホールディングラッチ、デジタル−アナログコンバータをＰＭＯＳトランジスタのみで構成することができるため、パネルに実装可能であり、これによって製造費用を低減することができるという長所がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明が属する技術分野において通常の知識を有する者が本発明を容易に実施することができる好ましい実施形態を、添付の図１ないし図１４を参照して、詳しく説明する。
【００１４】
図１は、本発明の一実施形態による有機電界発光表示装置を示す図面である。
【００１５】
図１を参照すれば、本発明の一実施形態による有機電界発光表示装置は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍに接続された複数の画素４０を含む画素部３０と、走査線Ｓ１ないしＳｎを駆動するための走査駆動部１０と、データ線Ｄ１ないしＤｍを駆動するためのデータ駆動部２０と、走査駆動部１０及びデータ駆動部２０を制御するためのタイミング制御部５０と、を具備する。
【００１６】
タイミング制御部５０は、外部から供給される同期信号に対応して、データ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０で生成されたデータ駆動制御信号ＤＣＳは、データ駆動部２０に供給され、走査駆動制御信号ＳＣＳは、走査駆動部１０に供給される。そして、タイミング制御部５０は、外部から供給されるデータＤａｔａをデータ駆動部２０に供給する。
【００１７】
データ駆動部２０は、タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部２０は、データ信号を生成し、生成したデータ信号を走査信号と同期するようにデータ線Ｄ１ないしＤｍに供給する。
【００１８】
画素部３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けて、それぞれの画素４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素４０のそれぞれは、データ信号に対応して第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳに流れる電流を制御することによりデータ信号に対応する光を生成する。
【００１９】
また、走査駆動部１０は、タイミング制御部５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動部１０は、走査信号を生成して、生成された走査信号を走査線Ｓ１ないしＳｎに順次に供給する。
【００２０】
図２は、図１に示された画素の構造を示す図面である。図２では、説明の便宜性のために、ｎ番目走査線Ｓｎ及びｍ番目データ線Ｄｍに接続された画素４０を示す。
【００２１】
図２を参照すれば、本発明の画素は、有機発光ダイオードＯＬＥＤと、データ線Ｄｍ及び走査線Ｓｎに接続されて有機発光ダイオードＯＬＥＤの発光要否を制御するための画素回路４２と、を具備する。
【００２２】
有機発光ダイオードＯＬＥＤのアノード電極は、画素回路４２に接続されて、カソード電極は、第２電源ＥＬＶＳＳに接続される。このような有機発光ダイオードＯＬＥＤは、画素回路４２から供給される電流に対応して発光する。
【００２３】
画素回路４２は、走査線Ｓｎに走査信号が供給されるときに、データ線Ｄｍに供給されるデータ信号に対応して有機発光ダイオードＯＬＥＤの発光要否を制御する。このために、画素回路４２は、第１電源ＥＬＶＤＤと有機発光ダイオードＯＬＥＤとの間に接続された第２トランジスタＭ２と、第２トランジスタＭ２、データ線Ｄｍ、及び走査線Ｓｎに接続される第１トランジスタＭ１と、第２トランジスタＭ２のゲート電極と第１電極との間に接続されたストレージキャパシタＣと、を具備する。
【００２４】
第１トランジスタＭ１のゲート電極は、走査線Ｓｎに接続され、第１電極はデータ線Ｄｍに接続される。そして、第１トランジスタＭ１の第２電極は、ストレージキャパシタの一側端子に接続される。このような第１トランジスタＭ１は、走査線Ｓｎに走査信号が供給されるときにターンオンされて、データ線Ｄｍに供給されるデータ信号をストレージキャパシタＣに供給する。ここで、第１電極は、ソース電極及びドレーン電極のうちいずれか一方の電極であり、第２電極は、第１電極と異なる電極である。例えば、第１電極がソース電極に設定されれば、第２電極はドレーン電極に設定される。
【００２５】
第２トランジスタＭ２のゲート電極は、ストレージキャパシタＣの一側端子に接続され、第１電極は、ストレージキャパシタＣの他側端子及び第１電源ＥＬＶＤＤに接続される。そして、第２トランジスタＭ２の第２電極は、有機発光ダイオードＯＬＥＤに接続される。このような第２トランジスタＭ２は、ストレージキャパシタＣに保存された電圧に対応して有機発光ダイオードＯＬＥＤの発光要否を制御する。すなわち、第２トランジスタＭ２は、ストレージキャパシタＣにデータ信号に相当する所定の電圧が充電されれば、これに対応する電流が有機発光ダイオードＯＬＥＤに流れるようにして、有機発光ダイオードＯＬＥＤを発光させる。
【００２６】
図３は、図１に示されたデータ駆動部を概略的に示す図面である。
【００２７】
ただし、データ駆動部は、ｍ個のチャンネル（ｃｈａｎｎｅｌｓ）を有すると仮定して説明する。
【００２８】
図３を参照すれば、本発明の一実施形態によるデータ駆動部２０は、シフトレジスタ部１００、サンプリングラッチ部３００、ホールディングラッチ部４００、及びデジタル−アナログコンバータ（ＤＡＣ）５００を具備する。
【００２９】
シフトレジスタ部１００は、スタートパルスＳＰ、第１クロック信号ＣＬＫ１、及び第２クロック信号ＣＬＫ２の供給を受けて、サンプリングパルスＳａｐを順次に生成する。このために、シフトレジスタ部１００は、ｍ個のシフトレジスタを具備する。
【００３０】
サンプリングラッチ部３００は、サンプリングパルスＳａｐ及びチャージング信号ＣＨの供給を受ける。サンプリングパルスＳａｐ及びチャージング信号ＣＨの供給を受けたサンプリングラッチ部３００は、入力されるデジタルデータの各ビット（Ｄａｔａ）及び当該各ビット（Ｄａｔａ）に対する各反転ビット（／Ｄａｔａ）の供給を受けて、各ビット（Ｄａｔａ）及び各反転ビット（／Ｄａｔａ）を一時保存する。このために、サンプリングラッチ部３００は、各チャンネルに入力されるデジタルデータのビット数の２倍の個数のサンプリングラッチを具備する。一例で、６ビットデジタルデータの入力を受ける場合、各チャンネルにサンプリングラッチは、６の２倍の個数、すなわち、１２個具備される。
【００３１】
ここで、それぞれのサンプリングラッチは、１ビットのデータまたは反転データを保存する。
【００３２】
ホールディングラッチ部４００は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の供給を受ける。第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の供給を受けたホールディングラッチ部４００は、サンプリングラッチ部３００から出力される各ビット及び各反転ビットの入力を同時に受けて、入力された各ビット及び各反転ビットをＤＡＣ５００に出力する。
【００３３】
これによって、ホールディングラッチ部４００もまた、サンプリングラッチ部３００と同様に、各チャンネルに入力されるデジタルデータのビット数の２倍の個数のホールディングラッチを具備する。一例で、６ビットデジタルデータの入力を受ける場合、各チャンネルにホールディングラッチは、６の２倍の個数、すなわち、１２個具備される。
【００３４】
ＤＡＣ５００は、ホールディングラッチ部４００から出力されるデジタルデータの各ビット及び／または各反転ビットの値（ビット値）に対応するアナログ信号を生成するもので、ホールディングラッチ部４００から供給されるデジタルデータのビット値に対応して、複数の階調電圧の中から一つの階調電圧を選択することにより、ビット値に対応するアナログデータ信号を生成して、当該アナログデータをデータ線Ｄ１ないしＤｍに供給する。
【００３５】
図４は、図３に示されたデータ駆動部を詳しく示す図面であり、図５は、図４に示されたデータ駆動部の駆動方法を示す波形図である。
【００３６】
ただし、データ駆動部は、ｍ個のチャンネルを有し、６ビットデジタルデータが入力されると仮定して説明する。また、図５は、各チャンネルにデジタルデータのＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最上位ビット）、すなわちＤ［５］及び反転されたＭＳＢ、すなわち／Ｄ［５］が入力される場合に対応する波形図である。
【００３７】
図４を参照すれば、シフトレジスタ部１００は、一つのチャンネルごとに一つのシフトレジスタＳ／Ｒ１ないしＳ／Ｒｍを具備する。そして、サンプリングラッチ部３００は、一つのチャンネルごとに１２個のサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２を具備し、ホールディングラッチ部４００もまた、一つのチャンネルごとに１２個のホールディングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２を具備する。ただし、図４では、１番目チャンネルに対する構成が中心に示されている。
【００３８】
シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、奇数番目シフトレジスタＳ／Ｒ１，Ｓ／Ｒ３，…は、第１入力端子ｃｌｋに第１クロック信号ＣＬＫ１の入力を受け、第２入力端子／ｃｌｋに第２クロック信号ＣＬＫ２の入力を受ける。シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、偶数番目シフトレジスタＳ／Ｒ２，Ｓ／Ｒ４，…は、第１入力端子ｃｌｋに第２クロック信号ＣＬＫ２の入力を受け、第２入力端子／ｃｌｋに第１クロック信号ＣＬＫ１の入力を受ける。ここで、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は１８０°の位相差を有する。ただし、図６に示された実施形態の場合、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２がハイレベルを示す領域（期間）が所定範囲にわたって重なるように、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は提供される。
【００３９】
シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、第１シフトレジスタＳ／Ｒ１は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及びスタートパルスＳＰの供給を受けて、第１サンプリングパルスｓａｐ１を生成する。そして、第２シフトレジスタＳ／Ｒ２は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及び第１サンプリングパルスｓａｐ１の供給を受けて、第２サンプリングパルスｓａｐ２を生成する。実際に、シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍは、スタートパルスＳＰまたは前段のサンプリングパルスｓａｐの供給を受けて、図５に示されるように、サンプリングパルスｓａｐを順次に生成する。
【００４０】
サンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２は、第１入力端子ｃｌｋにチャージング信号ＣＨの入力を受け、第２入力端子／ｃｌｋにサンプリングパルスｓａｐの入力を受ける。サンプリングパルスｓａｐ及びチャージング信号ＣＨの供給を受けたサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２は、デジタルデータの各ビットまたは各反転ビットの入力を受けて、各ビットまたは各反転ビットを一時保存する。
【００４１】
一例で、１番目チャンネルに相当するサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２の場合、第１入力端子ｃｌｋにチャージング信号ＣＨの入力を受けて、第２入力端子／ｃｌｋに第１サンプリングパルスｓａｐ１の入力を受け、１番目チャンネルに相当するデジタルデータの各ビットまたは各反転ビットの入力を受けて、各ビットまたは各反転ビットを一時保存する。
【００４２】
すなわち、１番目チャンネルに具備された第１サンプリングラッチＳＡＬ１＿１は、第１サンプリングパルスｓａｐ１及びチャージング信号ＣＨが供給されるときに、デジタルデータのＭＳＢ、すなわちＤ［５］（図５のａ１）の入力を受けて、デジタルデータのＭＳＢを一時保存し、第２サンプリングラッチＳＡＬ１＿２は、第１サンプリングパルスｓａｐ１及びチャージング信号ＣＨが供給されるときに、デジタルデータの反転されたＭＳＢ、すなわち／Ｄ［５］（図５の／ａ１）の入力を受けて、デジタルデータの反転されたＭＳＢを一時保存する。
【００４３】
１番目チャンネルに具備された残りのサンプリングラッチＳＡＬ１＿３ないしＳＡＬ１＿１２の場合もこれと同様に、第１サンプリングパルスｓａｐ１及びチャージング信号ＣＨが供給されるときに、デジタルデータの各ビットまたは各反転ビット（Ｄ［４］，／Ｄ［４］，Ｄ［３］，／Ｄ［３］，Ｄ［２］，／Ｄ［２］，Ｄ［１］，／Ｄ［１］，Ｄ［０］，／Ｄ［０］）の入力を受けて、これを一時保存する。
【００４４】
ここで、チャージング信号ＣＨは、図５に示されたように、デジタルデータが入力される期間の間、ハイレベルで提供される。
【００４５】
また、ホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２は、第１入力端子ｃｌｋに第２イネーブル信号ＥＮ２の入力を受け、第２入力端子／ｃｌｋに第１イネーブル信号ＥＮ１の入力を受ける。第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の入力を受けたホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２は、サンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２に一時保存されたデジタルデータの各ビットまたは各反転ビットの入力を同時に受ける。そして、ホールディングラッチは、入力を受けたデジタルデータの各ビットまたは各反転ビットをＤＡＣに出力する。
【００４６】
一例で、１番目チャンネルに相当するホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２の場合、第１入力端子ｃｌｋに第２イネーブル信号ＥＮ２の入力を受け、第２入力端子／ｃｌｋに第１イネーブル信号ＥＮ１の入力を受けて、１番目チャンネルに相当するサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２に一時保存されたデジタルデータの各ビットまたは各反転ビットの入力を同時に受けて、各ビットまたは各反転ビットをＤＡＣに出力する。
【００４７】
ここで、１番目チャンネルに具備された第１ホールディングラッチＨＯＬ１＿１は、第１サンプリングラッチＳＡＬ１＿１に一時保存されたＤ［５］の供給を受け、第２ホールディングラッチＨＯＬ１＿２は、第２サンプリングラッチＳＡＬ１＿２に一時保存された／Ｄ［５］の供給を受ける。
【００４８】
１番目チャンネルに具備された残りのホールディングラッチＨＯＬ１＿３ないしＨＯＬ１＿１２の場合もこれと同様に、サンプリングラッチＳＡＬ１＿３ないしＳＡＬ１＿１２に一時保存されたデジタルデータの各ビットまたは各反転ビット（Ｄ［４］，／Ｄ［４］，Ｄ［３］，／Ｄ［３］，Ｄ［２］，／Ｄ［２］，Ｄ［１］，／Ｄ［１］，Ｄ［０］，／Ｄ［０］）の入力を同時に受けて、これをＤＡＣに出力する。
【００４９】
また、ホールディングラッチから出力されるデジタルデータのビット及び反転ビットは、各チャンネルに具備されたＤＡＣの対応する端子にそれぞれ入力されて、ＤＡＣは、ホールディングラッチから供給されるデジタルデータのビット値に対応して複数の階調電圧の中から一つの階調電圧を選択することにより、ビット値に対応するアナログデータ信号を生成して、当該アナログデータ信号をデータ線Ｄ１ないしＤｍに供給する。
【００５０】
図６は、図４に示されたシフトレジスタの一実施形態を示す回路図である。
【００５１】
図６を参照すれば、本発明の一実施形態によるシフトレジスタＳ／Ｒは、スタートパルスＳＰまたは前段サンプリングパルスｓａｐの供給を受けるものであって、ゲート電極が第２入力端子／ｃｌｋに接続される第１トランジスタＭ１と、第１トランジスタＭ１と出力端子ｏｕｔとの間に接続される第２トランジスタＭ２と、第２入力端子／ｃｌｋと第４電源ＶＳＳとの間に接続される第４トランジスタＭ４及び第３トランジスタＭ３と、第３電源ＶＤＤと出力端子ｏｕｔとの間に接続される第５トランジスタＭ５と、第２トランジスタＭ２のゲート電極と第２電極との間に接続されるキャパシタＣ１と、を具備する。ここで、第１トランジスタＭ１ないし第５トランジスタＭ５は、ＰＭＯＳトランジスタに形成される。そして、第３電源ＶＤＤは、第４電源ＶＳＳよりも高い電圧値に設定される。
【００５２】
第１トランジスタＭ１の第１電極は、スタートパルスＳＰまたは前段サンプリングパルスｓａｐの供給を受ける（すなわち、第１電極は、外部入力端子に接続される）。そして、第１トランジスタＭ１のゲート電極は、第２入力端子／ｃｌｋに接続されて、第２電極は、第１ノードＮ１に接続される。このような第１トランジスタＭ１は、第２入力端子／ｃｌｋに供給される第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２に対応してターンオンまたはターンオフされる。
【００５３】
第２トランジスタＭ２のゲート電極は、第１ノードＮ１に接続され、第１電極は、第１入力端子ｃｌｋに接続される。そして、第２トランジスタＭ２の第２電極は、出力端子ｏｕｔに接続される。このような第２トランジスタＭ２は、第１ノードＮ１に印加される電圧に対応してターンオンまたはターンオフされる。
【００５４】
第３トランジスタＭ３の第１電極は、第２ノードＮ２に接続され、第２電極は、第４電源ＶＳＳに接続される。そして、第３トランジスタＭ３のゲート電極は、第２入力端子／ｃｌｋに接続される。このような第３トランジスタＭ３は、第２入力端子／ｃｌｋに供給される第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２に対応してターンオンまたはターンオフされる。
【００５５】
第４トランジスタＭ４の第１電極は、第２入力端子／ｃｌｋに接続され、第２電極は、第２ノードＮ２に接続される。そして、第４トランジスタＭ４のゲート電極は、第１ノードＮ１に接続される。このような第４トランジスタＭ４は、第１ノードＮ１に印加される電圧に対応してターンオンまたはターンオフされる。
【００５６】
第５トランジスタＭ５の第１電極は、第３電源ＶＤＤに接続され、第２電極は、出力端子ｏｕｔに接続される。そして、第５トランジスタＭ５のゲート電極は、第２ノードＮ２に接続される。このような第５トランジスタＭ５は、第２ノードＮ２に印加される電圧に対応してターンオンまたはターンオフされる。
【００５７】
キャパシタＣ１は、第２トランジスタＭ２のゲート電極と第２電極との間に接続される。このようなキャパシタＣ１は、第１トランジスタＭ１がターンオンされたときに、第１ノードＮ１に印加されるスタートパルスＳＰまたは前段サンプリングパルスｓａｐに対応する電圧を充電する。
【００５８】
次に、図６に示されたシフトレジスタＳ／Ｒを第１シフトレジスタＳ／Ｒ１と仮定して動作過程を説明する。なお、説明の便宜性のために、クロック信号ＣＬＫ１，ＣＬＫ２のローレベルの電圧は第４電源ＶＳＳに設定され、ハイレベルの電圧は第３電源ＶＤＤに設定されると仮定する。ここで、第４電源ＶＳＳは、第３電源ＶＤＤよりも低い電圧、例えば、グラウンド電圧ＧＮＤに設定されうる。
【００５９】
まず、図５に示されたように、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルで、スタートパルスＳＰ（ローレベル）が入力されれば、ローレベルの第２クロック信号ＣＬＫ２の入力を受ける第１トランジスタＭ１及び第３トランジスタＭ３がターンオンされる。第１トランジスタＭ１がターンオンされれば、スタートパルスＳＰが第１ノードＮ１に供給される。この場合、第２トランジスタＭ２及び第４トランジスタＭ４がターンオンされる。
【００６０】
第４トランジスタＭ４がターンオンされれば、ローレベルの第２クロック信号ＣＬＫ２が第２ノードＮ２に入力される。そして、第３トランジスタＭ３がターンオンされれば、第４電源ＶＳＳが第２ノードＮ２に入力される。この場合、第５トランジスタＭ５がターンオンされて第３電源ＶＤＤの電圧が出力端子ｏｕｔに供給される。一方、第２トランジスタＭ２がターンオンされれば、ハイレベルの第１クロック信号ＣＬＫ１が出力端子ｏｕｔに供給される。
【００６１】
このとき、キャパシタＣ１には第１ノードＮ１と出力端子ｏｕｔとの差に対応する電圧が充電される。言い換えれば、スタートパルスＳＰのロー電圧と第３電源ＶＤＤとの差に対応する電圧がキャパシタＣ１に充電される。
【００６２】
その後、第１クロック信号ＣＬＫ１がローレベル、第２クロック信号ＣＬＫ２がハイレベルに転換され、スタートパルスＳＰの供給が中断される。すると、ハイレベルの第２クロック信号ＣＬＫ２の入力を受ける第１トランジスタＭ１及び第３トランジスタＭ３がターンオフされる。このとき、第１ノードＮ１は、キャパシタＣ１に充電された電圧に対応してローレベルに設定される。すると、第２トランジスタＭ２がターンオンされて、出力端子ｏｕｔの電圧が第１クロック信号ＣＬＫ１のローレベルの電圧に下降される。すなわち、図５に示されたように、第１サンプリングパルスｓａｐ１が生成される。
【００６３】
一方、第１ノードＮ１の電圧がローレベルに設定されれば、第４トランジスタＭ４がターンオンされる。第４トランジスタＭ４がターンオンされれば、ハイレベルの第２クロック信号ＣＬＫ２が第２ノードＮ２に供給されて第５トランジスタＭ５がターンオフされる。
【００６４】
その後、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬｋ２がローレベルに転換され、スタートパルスＳＰは供給されない。すると、ローレベルの第２クロック信号ＣＬＫ２の入力を受けた第１トランジスタＭ１及び第３トランジスタＭ３がターンオンされる。第３トランジスタＭ３がターンオンされれば、第２ノードＮ２に第４電源ＶＳＳの電圧が供給されて第５トランジスタＭ５がターンオンされ、これによって出力端子ｏｕｔに第３電源ＶＤＤの電圧が供給される。
【００６５】
そして、第１トランジスタＭ１がターンオンされれば、ハイレベルの電圧が第１ノードＮ１に供給される。すると、キャパシタＣ１は電圧を充電しない。したがって、次のクロック信号ＣＬＫ１，ＣＬＫ２の位相が反転されても第２トランジスタＭ２及び第４トランジスタＭ４はターンオフ状態を維持し、これによって、シフトレジスタＳ／Ｒはハイ状態の出力を維持する。
【００６６】
すなわち、本発明のシフトレジスタＳ／Ｒは、外部入力端子からローレベルの電圧が入力されるときに、クロック信号ＣＬＫ１，ＣＬＫ２の半周期の間、ローレベルの電圧をキャパシタＣ１に保存し、クロック信号ＣＬＫ１，ＣＬＫ２の残りの半周期の間、ローレベルの電圧、すなわち、サンプリングパルスｓａｐを出力する。
【００６７】
一方、第２シフトレジスタＳ／Ｒ２は、第１クロック信号ＣＬＫ１がローレベル、第２クロック信号ＣＬＫ２がハイレベルに設定されて、第１サンプリングパルスｓａｐ１が入力されるときに、第１サンプリングパルスｓａｐ１に対応する電圧をキャパシタＣ１に充電する。そして、第２シフトレジスタＳ／Ｒ２は、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルに反転されるときに、第２サンプリングパルスｓａｐ２を出力する。実際に、本発明のシフトレジスタＳ／Ｒ１ないしＳ／Ｒｎは、上記のような過程を繰り返しながら、サンプリングパルスｓａｐ１ないしｓａｐｎを順次に出力する。
【００６８】
ただし、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２が両方ともハイレベルの場合、直前に第１クロック信号ＣＬＫ１がローレベル、第２クロック信号ＣＬＫ２がハイレベルで提供された場合には、直前の出力を維持し、反対に第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルで提供された場合には、出力がハイレベルになるので、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２がハイレベルを示す領域がオーバーラップされればされるほど、隣接したシフトレジスタＳ／Ｒの出力パルスの間に間隔が発生する。
【００６９】
図７は、図４に示されたサンプリングラッチの一実施形態を示す回路図である。
【００７０】
ただし、図７は、各チャンネルに具備された複数のサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２のうち、デジタルデータのＭＳＢ、すなわち、Ｄ［５］の入力を受ける第１サンプリングラッチＳＡＬ１＿１，ＳＡＬ２＿１，…，ＳＡＬｍ＿１をその例として説明する。
【００７１】
図７を参照すれば、図４に示されたサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２のそれぞれは、図６に示されたシフトレジスタＳ／Ｒと同じ回路に形成される。ただし、サンプリングラッチは、第１入力端子ｃｌｋにチャージング信号ＣＨの入力を受け、第２入力端子／ｃｌｋにサンプリングパルスｓａｐの入力を受ける。
【００７２】
図５の波形図と結び付けて、１番目チャンネルに具備された第１サンプリングラッチＳＡＬ１＿１の動作過程を説明すれば、まず、第１サンプリングラッチＳＡＬ１＿１は、第１サンプリングパルスｓａｐ１がローレベルに設定されて、チャージング信号ＣＨがハイレベルに設定されるときに、デジタルデータのＭＳＢ、すなわち、Ｄ［５］（図５のａ１、ハイまたはロー）の入力を受ける。ここで、第１サンプリングラッチＳＡＬ１＿１に入力されたＤ［５］（図５のａ１）は、キャパシタＣ１に保存される。一方、第１サンプリングパルスｓａｐ１がローレベルに設定されるため、第５トランジスタＭ５がターンオンされて、出力端子ｏｕｔにはハイレベルの電圧が出力される。
【００７３】
その後、第１サンプリングパルスｓａｐ１の供給が中断されて（ハイレベル）、チャージング信号ＣＨの供給が中断されれば、出力端子ｏｕｔには、Ｄ［５］、すなわち、ａ１に対応する電圧が出力される。例えば、Ｄ［５］、すなわちａ１がローレベル電圧の場合、出力端子ｏｕｔでローレベルの電圧が出力されて、ハイレベル電圧の場合、出力端子ｏｕｔでハイレベルの電圧が出力される。
【００７４】
これと同様に、２番目チャンネルに具備された第１サンプリングラッチＳＡＬ２＿１の場合、同じく第２サンプリングパルスｓａｐ２がローレベルに設定されて、チャージング信号ＣＨがハイレベルに設定されるときに、デジタルデータのＭＳＢ、すなわち、Ｄ［５］（図５のａ２、ハイまたはロー）の入力を受け、Ｄ［５］はキャパシタＣ１に保存されて、その後、第２サンプリングパルスｓａｐ２の供給が中断されて（ハイレベル）、チャージング信号ＣＨの供給が中断されれば（ローレベル）出力端子ｏｕｔには、Ｄ［５］、すなわち、ａ２に対応する電圧が出力される。
【００７５】
これは、各チャンネルに具備された第２サンプリングラッチＳＡＬ１＿２，ＳＡＬ２＿２，…，ＳＡＬｍ＿２に同一に適用され、各サンプリングパルスｓａｐ１，ｓａｐ２，…，ｓａｐｍがローレベルに設定されて、チャージング信号ＣＨがハイレベルに設定されるときに、／Ｄ［５］、すなわち、／ａ１，／ａ２，…，／ａｎがキャパシタＣ１に保存され、その後、各サンプリングパルスｓａｐ１，ｓａｐ２，…，ｓａｐｍの供給が中断され（ハイレベル）、チャージング信号ＣＨの供給が中断されれば（ローレベル）、出力端子ｏｕｔには、／Ｄ［５］すなわち、／ａ１，／ａ２，…，／ａｎに対応する電圧が出力される。
【００７６】
実際に、本発明のサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２は、サンプリングパルスｓａｐ及びチャージング信号ＣＨに対応してデジタルデータの各ビットまたは各反転ビットの入力を受けて、入力を受けたビットに対応する電圧を出力端子ｏｕｔに出力する。
【００７７】
図８は、図４に示されたホールディングラッチの一実施形態を示す回路図である。
【００７８】
図８を参照すれば、図４に示されたホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２のそれぞれは、図６に示されたシフトレジスタＳ／Ｒと同じ回路に形成される。ただし、ホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２は、第１入力端子ｃｌｋに第２イネーブル信号ＥＮ２の入力を受けて、第２入力端子／ｃｌｋに第１イネーブル信号ＥＮ１の入力を受ける。
【００７９】
図５の波形図と結び付けて、動作過程を説明すれば次のようである。
【００８０】
まず、サンプリングラッチＳＡＬ１ないしＳＡＬｍから出力されるデジタルデータビット、一例で、図５に示されたように、Ｄ［５］または／Ｄ［５］の入力が完了した後、第１イネーブル信号ＥＮ１がローレベルに設定され、第２イネーブル信号ＥＮ２がハイレベルに設定される。そうすれば、ホールディングラッチのそれぞれは、サンプリングラッチＳＡＬ１ないしＳＡＬｍのそれぞれから出力されるデータビットの入力を受ける。ここで、ホールディングラッチに入力されたデータビットは、ホールディングラッチのそれぞれに含まれるキャパシタＣ１に保存される。
【００８１】
その後、第１イネーブル信号ＥＮ１がハイレベルに設定され、第２イネーブル信号ＥＮ２がローレベルに設定されれば、ホールディングラッチのそれぞれは、自身に保存されたデータビットに対応する電圧（ハイまたはロー）をＤＡＣに出力する。
【００８２】
すなわち、１番目チャンネルに具備された第１ホールディングラッチＨＯＬ１＿１は、第１イネーブル信号ＥＮ１がローレベルに設定されて、第２イネーブル信号ＥＮ２がハイレベルに設定されれば、第１サンプリングラッチＳＡＬ１＿１から出力されたＤ［５］（図５のａ１）の入力を受けてキャパシタＣ１に保存する。
【００８３】
その後、第１イネーブル信号ＥＮ１がハイレベルに設定されて、第２イネーブル信号ＥＮ２がローレベルに設定されれば、第１ホールディングラッチＨＯＬ１＿１は、保存されたＤ［５］、すなわち、ａ１に対応する電圧（ハイまたはロー）をＤＡＣに出力する。
【００８４】
これと同様に、２番目チャンネルに具備された第１ホールディングラッチＨＯＬ２＿１の場合、同じく第１イネーブル信号ＥＮ１がローレベルに設定されて、第２イネーブル信号ＥＮ２がハイレベルに設定されるときに、第１サンプリングラッチＳＡＬ２＿１から出力されたＤ［５］（図５のａ２）の入力を受けてキャパシタＣ１に保存し、第１イネーブル信号ＥＮ１がハイレベルに設定され、第２イネーブル信号ＥＮ２がローレベルに設定されれば、第１ホールディングラッチＨＯＬ１＿１は、保存されたＤ［５］、すなわち、ａ２に対応する電圧（ハイまたはロー）をＤＡＣに出力する。
【００８５】
これは各チャンネルに具備された第２ホールディングラッチＳＡＬ１＿２，ＳＡＬ２＿２，…，ＳＡＬｍ＿２に同一に適用されて、／Ｄ［５］、すなわち、／ａ１，／ａ２，…，／ａｎに対応する電圧を、上記動作を経てＤＡＣに出力する。
【００８６】
図９は、図４に示されたデジタル−アナログコンバータ（ＤＡＣ）の一実施形態に対応する回路図である。ただし、これは、６ビットデジタルデータの入力を受けるＤＡＣをその例として説明する。
【００８７】
図９に示されたように、本発明によるＤＡＣは、すべてＰＭＯＳトランジスタで具現され、ホールディングラッチを通じて出力される６ビットデジタルデータの各ビット及び各反転ビットの入力を受けて、これらの各ビット及び各反転ビットに対応して複数の階調電圧の中から一つの階調電圧を選択することにより、各ビット及び各反転ビットの値に対応するアナログデータ信号を生成して、アナログデータ信号をデータ線Ｄ１ないしＤｍに供給する役割を果たす。
【００８８】
すなわち、入力されるデジタルデータが［００００００］の場合には、階調電圧の中からＶ０が選択されて出力され、［０００００１］が入力される場合には、階調電圧の中からＶ１が選択されて出力され、［１１１１１１］の場合には、階調電圧の中からＶ６３が選択されて出力されるものであり、６ビットデジタルデータが入力されれば、６４種類の階調電圧を表現することができるようになり、特定デジタルデータに対応する階調電圧が選択されれば、選択された階調電圧は該当するデータ線に供給される。
【００８９】
上述したシフトレジスタＳ／Ｒ、サンプリングラッチＳＡＬ、ホールディングラッチＨＯＬ、及びデジタル−アナログコンバータＤＡＣの動作過程を参照して、図５の波形を説明すれば下記のようである。
【００９０】
ただし、図５は、各チャンネルにデジタルデータのＭＳＢまたは反転されたＭＳＢが入力される場合に対応する波形図である。
【００９１】
まず、奇数番目シフトレジスタＳ／Ｒ１，Ｓ／Ｒ３，…は、第２クロック信号ＣＬＫ２のローレベル期間にスタートパルスＳＰまたは前段サンプリングパルスｓａｐに対応する電圧を充電する。そして、第２クロック信号ＣＬＫ２のハイレベル期間に充電されたスタートパルスＳＰまたは前段サンプリングパルスｓａｐに対応してローレベル電圧を出力する。
【００９２】
そして、偶数番目シフトレジスタＳ／Ｒ２，Ｓ／Ｒ４，…は、第１クロック信号ＣＬＫ１のローレベル期間に前段サンプリングパルスｓａｐに対応する電圧を充電する。そして、第１クロック信号ＣＬＫ１のハイレベル期間に充電されたサンプリングパルスｓａｐに対応してローレベルの電圧を出力する。したがって、シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍは、図６に示されたように、サンプリングパルスｓａｐ１ないしｓａｐｍを順次に生成するようになる。
【００９３】
ただし、前述したように、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２がすべてハイレベルの場合、直前に第１クロック信号ＣＬＫ１がローレベル、第２クロック信号ＣＬＫ２がハイレベルで提供された場合には、直前の出力を維持し、反対に、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルで提供された場合には、出力がハイレベルになるので、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２がハイレベルを示す領域がオーバーラップされればされるほど、隣接したシフトレジスタＳ／Ｒの出力パルスの間に間隔が発生する。
【００９４】
また、各チャンネルに具備された第１及び第２サンプリングラッチＳＡＬ１＿１，ＳＡＬ１＿２，…，ＳＡＬｍ＿１，ＳＡＬｍ＿２のそれぞれは、チャージング信号ＣＨがハイレベルで提供されて、自身にサンプリングパルス（ｓａｐ１ないしｓａｐｍのうち、いずれか一つ）が供給されるときに（ローレベル期間）、デジタルデータのＭＳＢ、すなわち、Ｄ［５］または反転されたＭＳＢ、すなわち、／Ｄ［５］の入力を受けて、これを一時保存し、サンプリングパルス（ｓａｐ１ないしｓａｐｍのうち、いずれか一つ）の供給が中断（ハイレベル）期間になって、チャージング信号ＣＨがローレベルで提供されるときに、一時保存されたデータビットに対応する電圧を同時に出力する。
【００９５】
すなわち、各チャンネルに具備された第１及び第２サンプリングラッチＳＡＬ１＿１，ＳＡＬ１＿２，…，ＳＡＬｍ＿１，ＳＡＬｍ＿２では、各サンプリングパルスｓａｐ１，ｓａｐ２，…，ｓａｐｍがローレベルに設定され、チャージング信号ＣＨがハイレベルに設定されるときに、Ｄ［５］ａ１，ａ２，…，ａｎ及び／Ｄ［５］／ａ１，／ａ２，…，／ａｎの入力を受けてキャパシタＣ１に保存し、その後、各サンプリングパルスｓａｐ１，ｓａｐ２，…，ｓａｐｍの供給が中断され（ハイレベル）、チャージング信号ＣＨの供給が中断されれば（ローレベル）、出力端子ｏｕｔにＤ［５］ａ１，ａ２，…，ａｎ及び／Ｄ［５］／ａ１，／ａ２，…，／ａｎに対応する電圧が同時に出力される。
【００９６】
これに対して、各チャンネルに具備された第１及び第２ホールディングラッチＨＯＬ１＿１，ＨＯＬ１＿２，…，ＨＯＬｍ＿１，ＨＯＬｍ＿２のそれぞれは、第１イネーブル信号ＥＮ１がローレベルに設定され、第２イネーブル信号ＥＮ２がハイレベルに設定されるときに、各チャンネルに具備された第１及び第２サンプリングラッチＳＡＬ１＿１，ＳＡＬ１＿２，…，ＳＡＬｍ＿１，ＳＡＬｍ＿２から出力されたデータビットの入力を受ける。そして、各チャンネルに具備された第１及び第２ホールディングラッチＨＯＬ１＿１，ＨＯＬ１＿２，…，ＨＯＬｍ＿１，ＨＯＬｍ＿２のそれぞれは、第１イネーブル信号ＥＮ１がハイレベルに設定され、第２イネーブル信号ＥＮ２がローレベルに設定されるときに、自身に保存されたデータに対応してハイレベルまたはローレベルの電圧をＤＡＣに出力する。
【００９７】
また、ホールディングラッチから出力されるデジタルデータのビット及び反転ビットは、各チャンネルに具備されたＤＡＣの該当する端子にそれぞれ入力されて、ＤＡＣは、ホールディングラッチから供給されるデータのビット値に対応して、複数の階調電圧の中から一つの階調電圧を選択することで、ビット値に対応するアナログデータ信号を生成してこれをデータ線Ｄ１ないしＤｍに供給する。
【００９８】
すなわち、本発明では上述したように、ＰＭＯＳトランジスタのみを利用してデータ駆動部２０を具現することができる。このようにデータ駆動部２０を具現すれば、パネルに実装されうるし、これによって製造費用を低減することができる。
【００９９】
図１０は、図１に示されたデータ駆動部の他の実施形態を示す図面である。
【０１００】
ただし、データ駆動部は、ｍ個のチャンネルを持つと仮定して説明する。
【０１０１】
図１０に示されたデータ駆動部２０は、シフトレジスタ部１００、コンバージョン部２００、サンプリングラッチ部３００、ホールディングラッチ部４００、及びデジタル−アナログコンバータ（ＤＡＣ）５００を具備する。
【０１０２】
すなわち、図３に示された本発明の一実施形態と比べる場合、コンバージョン部２００が追加され、チャージング信号ＣＨの代わりに、コンバージョン部２００から出力されるコンバージョン信号ＣＶが出力される。
【０１０３】
シフトレジスタ部１００は、スタートパルスＳＰ、第１クロック信号ＣＬＫ１、及び第２クロック信号ＣＬＫ２の供給を受けてサンプリングパルスＳａｐを順次に生成する。このために、シフトレジスタ部１００は、ｍ個のシフトレジスタを具備する。
【０１０４】
コンバージョン部２００は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及びサンプリングパルスＳａｐの供給を受けてコンバージョン信号ＣＶを順次に生成する。このために、コンバージョン部２００は、ｍ個のコンバージョン回路を具備する。
【０１０５】
サンプリングラッチ部３００は、サンプリングパルスＳａｐ及びコンバージョン信号ＣＶの供給を受ける。サンプリングパルスＳａｐ及びコンバージョン信号ＣＶの供給を受けたサンプリングラッチ部３００は、入力されるデジタルデータの各ビット及び当該各ビットに対する各反転ビットの供給を受けて、各ビット及び各反転ビットを一時保存する。このために、サンプリングラッチ部３００は、チャンネルごとに入力されるデジタルデータのビット数の２倍の個数のサンプリングラッチを具備する。一例で、６ビットデジタルデータの入力を受ける場合、チャンネルごとにサンプリングラッチは、６の２倍の個数、すなわち、１２個具備される。
【０１０６】
ここで、それぞれのサンプリングラッチは、１ビットのデータまたは反転データを保存する。
【０１０７】
ホールディングラッチ部４００は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の供給を受ける。第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の供給を受けたホールディングラッチ部４００は、サンプリングラッチ部３００から出力されるそれぞれのデータビット（各ビット及び各反転ビット）の入力を同時に受けて、これをＤＡＣに出力する。
【０１０８】
これによって、ホールディングラッチ部４００もまた、サンプリングラッチ部３００と同様に、チャンネルごとに入力されるデジタルデータのビット数の２倍の個数のホールディングラッチを具備する。一例で、６ビットデジタルデータの入力を受ける場合、チャンネルごとに、ホールディングラッチは、６の２倍の個数、すなわち、１２個具備される。
【０１０９】
ＤＡＣ５００は、ホールディングラッチ部４００から出力されるデジタルデータの各ビット値に対応するアナログ信号を生成するもので、ホールディングラッチ部４００から供給されるデータのビット値に対応して複数の階調電圧の中から一つの階調電圧を選択することにより、それに対応するアナログデータ信号を生成して、当該アナログデータ信号をデータ線Ｄ１ないしＤｍに供給する。
【０１１０】
図１１は、図１０に示されたデータ駆動部の具体的な構成を示す図面で、図１２は、図１１に示されたデータ駆動部の駆動方法を示す波形図である。
【０１１１】
ただし、データ駆動部は、ｍ個のチャンネルを有し、６ビットデジタルデータが入力されると仮定して説明する。また、図１２は、各チャンネルにデジタルデータのＭＳＢ及び反転されたＭＳＢが入力される場合に対応する波形図である。
【０１１２】
これは、前述の図４及び図５に示された本発明の一実施形態の構成及び構成方法と比べる場合、シフトレジスタ部とサンプリングラッチ部との間にコンバージョン部が追加構成されており、それによって、チャージング信号ＣＨの代わりに、コンバージョン部から出力されるコンバージョン信号ＣＶが使用され、具体的な動作は上述した一実施形態と同様である。
【０１１３】
図１１を参照すれば、シフトレジスタ部１００及びコンバージョン部２００は、一つのチャンネルごとに一つのシフトレジスタＳ／Ｒ１ないしＳ／Ｒｍ及びコンバージョン回路ＣＣ１ないしＣＣｍを具備する。そして、サンプリングラッチ部３００は、一つのチャンネルごとに１２個のサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２を具備し、ホールディングラッチ部４００もまた、一つのチャンネルごとに１２個のホールディングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２を具備する。ただし、図１１では、１番目チャンネルに対応する構成が中心に示されている。
【０１１４】
シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、奇数番目シフトレジスタＳ／Ｒ１，Ｓ／Ｒ３，…は、第１入力端子ｃｌｋに第１クロック信号ＣＬＫ１の入力を受け、第２入力端子／ｃｌｋに第２クロック信号ＣＬＫ２の入力を受ける。シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、偶数番目シフトレジスタＳ／Ｒ２，Ｓ／Ｒ４，…は、第１入力端子ｃｌｋに第２クロック信号ＣＬＫ２の入力を受け、第２入力端子／ｃｌｋに第１クロック信号ＣＬＫ１の入力を受ける。ここで、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、１８０°の位相差を有する。ただし、図１２に示される本実施形態の場合、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２がハイレベルを示す領域が所定範囲にわたって重なるように、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が提供される。
【０１１５】
シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍのうち、第１シフトレジスタＳ／Ｒ１は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及びスタートパルスＳＰの供給を受けて、第１サンプリングパルスｓａｐ１を生成する。そして、第２シフトレジスタＳ／Ｒ２は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及び第１サンプリングパルスｓａｐ１の供給を受けて、第２サンプリングパルスｓａｐ２を生成する。実際に、シフトレジスタＳ／Ｒ１ないしＳ／Ｒｍは、スタートパルスＳＰまたは前段のサンプリングパルスｓａｐの供給を受けて、図１２に示すように、サンプリングパルスｓａｐを順次に生成する。
【０１１６】
コンバーション回路ＣＣ１ないしＣＣｍのうち、奇数番目コンバージョン回路ＣＣ１，ＣＣ３，…は、第１入力端子ｃｌｋに第１クロック信号ＣＬＫ１の入力を受け、第２入力端子／ｃｌｋに第２クロック信号ＣＬＫ２の入力を受ける。コンバージョン回路ＣＣ１ないしＣＣｍのうち、偶数番目コンバージョン回路ＣＣ２，ＣＣ４，…は、第１入力端子ｃｌｋに第２クロック信号ＣＬＫ２の入力を受け、第２入力端子／ｃｌｋに第１クロック信号ＣＬＫ１の入力を受ける。
【０１１７】
このようなコンバージョン回路ＣＣ１ないしＣＣｍは、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及びシフトレジスタ部１００から出力されるサンプリングパルスｓａｐの供給を受けてコンバージョン信号ＣＶを生成する。言い換えれば、第１コンバージョン回路ＣＣ１は、第１サンプリングパルスｓａｐ１、第１クロック信号ＣＬＫ１、及び第２クロック信号ＣＬＫ２の供給を受けて、第１コンバージョン信号ＣＶ１を生成する。そして、第２コンバージョン回路ＣＣ２は、第２サンプリングパルスｓａｐ２、第１クロック信号ＣＬＫ１、及び第２クロック信号ＣＬＫ２の供給を受けて、第２コンバージョン信号ＣＶ２を生成する。ここで、第２コンバージョン信号ＣＶ２は、図１２に示されるように、第１コンバージョン信号ＣＶ１と所定期間重畳されるように生成される。
【０１１８】
また、サンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２は、第１入力端子ｃｌｋでコンバージョン信号ＣＶの入力を受け、第２入力端子／ｃｌｋにサンプリングパルスｓａｐの入力を受ける。サンプリングパルスｓａｐ及びコンバージョン信号ＣＶの供給を受けたサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２は、デジタルデータの各ビットまたは各反転ビットの入力を受けて、これを一時保存する。
【０１１９】
一例で、１番目チャンネルに相当するサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２の場合、第１入力端子ｃｌｋに第１コンバージョン信号ＣＶ１の入力を受け、第２入力端子／ｃｌｋに第１サンプリングパルスｓａｐ１の入力を受けて、１番目チャンネルに相当するデジタルデータの各ビットまたは各反転ビットの入力を受け、これを一時保存する。
【０１２０】
すなわち、１番目チャンネルに具備された第１サンプリングラッチＳＡＬ１＿１は、第１サンプリングパルスｓａｐ１及び第１コンバージョン信号ＣＶ１が供給されるときに、デジタルデータのＭＳＢ、すなわち、Ｄ［５］（図５のａ１）の入力を受けて、これを一時保存し、第２サンプリングラッチＳＡＬ１＿２は、第１サンプリングパルスｓａｐ１及び第１コンバージョン信号ＣＶ１が供給されるときに、デジタルデータの反転されたＭＳＢ、すなわち、／Ｄ［５］（図５の／ａ１）の入力を受けて、これを一時保存する。
【０１２１】
１番目チャンネルに具備された残りのサンプリングラッチＳＡＬ１＿３ないしＳＡＬ１＿１２の場合もこれと同様に、第１サンプリングパルスｓａｐ１及び第１コンバージョン信号ＣＶ１が供給されるときに、デジタルデータの各ビットまたは各反転ビット（Ｄ［４］，／Ｄ［４］，Ｄ［３］，／Ｄ［３］，Ｄ［２］，／Ｄ［２］，Ｄ［１］，／Ｄ［１］，Ｄ［０］，／Ｄ［０］）の入力を受けて、これを一時保存する。
【０１２２】
また、ホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２は、第１入力端子ｃｌｋに第２イネーブル信号ＥＮ２の入力を受け、第２入力端子／ｃｌｋに第１イネーブル信号ＥＮ１の入力を受ける。
【０１２３】
第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の入力を受けるホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２，…，ＨＯＬｍ＿１ないしＨＯＬｍ＿１２は、サンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２，…，ＳＡＬｍ＿１ないしＳＡＬｍ＿１２に一時保存されているデジタルデータの各ビットまたは各反転ビットの入力を受ける。そして、ホールディングラッチは、入力を受けたデジタルデータの各ビットまたは各反転ビットをＤＡＣに出力する。
【０１２４】
一例で、１番目チャンネルに相当するホールディングラッチＨＯＬ１＿１ないしＨＯＬ１＿１２の場合、第１入力端子ｃｌｋに第２イネーブル信号ＥＮ２の入力を受け、第２入力端子／ｃｌｋに第１イネーブル信号ＥＮ１の入力を受けて、１番目チャンネルに相当するサンプリングラッチＳＡＬ１＿１ないしＳＡＬ１＿１２に一時保存されたデジタルデータの各ビットまたは各反転ビットの入力を受けて、これをＤＡＣに出力する。
【０１２５】
ここで、１番目チャンネルに具備された第１ホールディングラッチＨＯＬ１＿１は、第１サンプリングラッチＳＡＬ１＿１に一時保存されたＤ［５］の供給を受けてこれをＤＡＣに出力し、第２ホールディングラッチＨＯＬ１＿２は、第２サンプリングラッチＳＡＬ１＿２に一時保存された／Ｄ［５］の供給を受けてこれをＤＡＣに出力する。
【０１２６】
１番目チャンネルに具備された残りのホールディングラッチＨＯＬ１＿３ないしＨＯＬ１＿１２の場合もこれと同様に、サンプリングラッチＳＡＬ１＿３ないしＳＡＬ１＿１２に一時保存されたデジタルデータの各ビットまたは各反転ビット（Ｄ［４］，／Ｄ［４］、Ｄ［３］，／Ｄ［３］，Ｄ［２］，／Ｄ［２］，Ｄ［１］，／Ｄ［１］，Ｄ［０］，／Ｄ［０］）の入力を受けて、これをＤＡＣに出力する。
【０１２７】
また、ホールディングラッチから出力されるデジタルデータのビット及び反転ビットは、各チャンネルに具備されたＤＡＣの該当する端子にそれぞれ入力されて、ＤＡＣは、ホールディングラッチから供給されるデータのビット値に対応して複数の階調電圧の中から一つの階調電圧を選択することにより、ビット値に対応するアナログデータ信号を生成して、当該アナログデータ信号をデータ線Ｄ１ないしＤｍに供給する。
【０１２８】
図１３は、図１１に示されたコンバージョン回路を示す図面である。
【０１２９】
図１３を参照すれば、本発明の他の実施形態によるコンバージョン回路ＣＣ１ないしＣＣｍのそれぞれは、入力部２０２及び出力部２０４を具備する。ここで、入力部２０２及び出力部２０４のそれぞれに含まれるトランジスタＭ１１ないしＭ１８は、ＰＭＯＳトランジスタに形成される。
【０１３０】
出力部２０４は、入力部２０２から入力されるハイレベルまたはローレベルの電圧、第１入力端子ｃｌｋに入力されるクロック信号（ＣＬＫ１またはＣＬＫ２）の状態、及び第３入力端子ｉｎに入力されるサンプリングパルスｓａｐに対応して、コンバージョン信号ＣＶの出力要否を制御する。
【０１３１】
このために、出力部２０４は、第３電源ＶＤＤと出力端子ｏｕｔとの間に接続される第１１トランジスタＭ１１と、出力端子ｏｕｔと第４電源ＶＳＳとの間に接続される第１２トランジスタＭ１２及び第１４キャパシタＣ１４と、第１２トランジスタＭ１２のゲート電極と第１２トランジスタＭ１２の第１電極との間に接続される第１３トランジスタＭ１３及び第１１キャパシタＣ１１と、第１２トランジスタＭ１２のゲート電極及び入力部２０２の出力端に接続される第１４トランジスタＭ１４と、第３入力端子ｉｎと第１１トランジスタＭ１１との間に接続される第１５トランジスタＭ１５と、第１１トランジスタＭ１１のゲート電極と第１１トランジスタＭ１１の第１電極との間に接続される第１２キャパシタＣ１２と、を具備する。
【０１３２】
第１１トランジスタＭ１１のゲート電極は、第１５トランジスタＭ１５の第２電極及び第１２キャパシタＣ１２の一側端子に接続されて、第１電極は、第３電源ＶＤＤに接続される。そして、第１１トランジスタＭ１１の第２電極は、出力端子ｏｕｔに接続される。このような第１１トランジスタＭ１１は、第１５トランジスタＭ１５がターンオンされるときに、第３入力端子ｉｎから入力される電圧または第１２キャパシタＣ１２に保存されている電圧に対応してターンオンまたはターンオフされる。
【０１３３】
第１２キャパシタＣ１２は、第１１トランジスタＭ１１の第１電極とゲート電極との間に接続される。このような第１２キャパシタＣ１２は、第１１トランジスタＭ１１のターンオンまたはターンオフに対応する電圧を充電する。例えば、第１１トランジスタＭ１１がターンオンされる場合、第１２キャパシタＣ１２は、第１１トランジスタＭ１１がターンオンされうる電圧を充電して、第１１トランジスタＭ１１がターンオフされる場合、第１２キャパシタＣ１２は、第１１トランジスタＭ１１がターンオフされうる電圧を充電する。
【０１３４】
第１２トランジスタＭ１２のゲート電極は、第１４トランジスタＭ１４の第１電極、第１１キャパシタＣ１１の一側端子、及び第１３トランジスタＭ１２の第２電極に接続される。そして、第１２トランジスタＭ１２の第１電極は、出力端子ｏｕｔに接続され、第２電極は、第４電源ＶＳＳに接続される。このような第１２トランジスタＭ１２は、自身のゲート電極に印加される電圧に対応してターンオンまたはターンオフされる。
【０１３５】
第１１キャパシタＣ１１は、第１２トランジスタＭ１２の第１電極とゲート電極との間に接続される。このような第１１キャパシタＣ１１は、第１２トランジスタＭ１２のターンオンまたはターンオフに対応する電圧を充電する。例えば、第１２トランジスタＭ１２がターンオンされる場合、第１１キャパシタＣ１１は、第１２トランジスタＭ１２がターンオンされうる電圧を充電し、第１２トランジスタＭ１２がターンオフされる場合、第１１キャパシタＣ１１は、第１２トランジスタＭ１２がターンオフされうる電圧を充電する。
【０１３６】
第１３トランジスタＭ１３のゲート電極は、第１１トランジスタＭ１１のゲート電極に接続され、第１電極は、第１１トランジスタＭ１１の第２電極に接続される。そして、第１３トランジスタＭ１３の第２電極は、第１２トランジスタＭ１２のゲート電極に接続される。このような第１３トランジスタＭ１３は、第１１トランジスタＭ１１と同時にターンオンまたはターンオフされつつ、第１２トランジスタＭ１２のゲート電極に供給される電圧を制御する。
【０１３７】
第１４トランジスタＭ１４のゲート電極は、入力部２０２の出力端に接続され、第１電極は、第１２トランジスタＭ１２のゲート電極に接続される。そして、第１４トランジスタＭ１４の第２電極は、第４電源ＶＳＳに接続される。このような第１４トランジスタＭ１４は、入力部２０２の出力端から供給される電圧に対応してターンオンまたはターンオフされつつ、第１２トランジスタＭ１２のゲート電極に供給される電圧を制御する。
【０１３８】
第１５トランジスタＭ１５のゲート電極は、第１入力端子ｃｌｋに接続され、第１電極は、第３入力端子ｉｎに接続される。そして、第１５トランジスタＭ１５の第２電極は、第１１トランジスタＭ１１のゲート電極に接続される。このような第１５トランジスタＭ１５は、第１入力端子ｃｌｋに入力される第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２に対応してターンオンまたはターンオフされつつ、第３入力端子ｉｎの電圧を第１１トランジスタＭ１１のゲート電極に供給する。
【０１３９】
第１４キャパシタＣ１４は、出力端子ｏｕｔと第４電源ＶＳＳとの間に接続される。このような第１４キャパシタＣ１４は、出力端子ｏｕｔの電圧を安定化するために使用される。
【０１４０】
入力部２０２は、第１入力端子ｃｌｋ、第２入力端子／ｃｌｋ、及び第３入力端子ｉｎに供給される電圧に対応して、出力部２０４にハイレベルまたはローレベルの電圧を供給する。
【０１４１】
このために、第３電源ＶＤＤ及び第３入力端子ｉｎに接続される第１８トランジスタＭ１８と、第１８トランジスタＭ１８と出力部２０４との間に接続される第１６トランジスタＭ１６と、第１８トランジスタＭ１８と第２入力端子／ｃｌｋとの間に接続される第１７トランジスタＭ１７を具備する。
【０１４２】
第１６トランジスタＭ１６の第１電極は、出力部２０４の入力端に接続され、第２電極は、第１入力端子ｃｌｋに接続される。そして、第１６トランジスタＭ１６のゲート電極は、第１８トランジスタＭ１８の第２電極及び第１７トランジスタＭ１７の第１電極に接続される。このような第１６トランジスタＭ１６は、第３入力端子ｉｎ、第２入力端子／ｃｌｋ、または第１３キャパシタＣ１３に保存される電圧に対応してターンオンまたはターンオフされる。
【０１４３】
第１３キャパシタＣ１３は、第１６トランジスタＭ１６の第１電極とゲート電極との間に接続される。このような第１３キャパシタＣ１３は、第１６トランジスタＭ１６のターンオンまたはターンオフに対応する電圧を充電する。例えば、第１６トランジスタＭ１６がターンオンされる場合、第１３キャパシタＣ１３は第１６トランジスタＭ１６がターンオンされうる電圧を充電して、第１６トランジスタＭ１６がターンオフされる場合、第１３キャパシタＣ１３は第１６トランジスタＭ１６がターンオフされうる電圧を充電する。
【０１４４】
第１７トランジスタＭ１７のゲート電極及び第２電極は、第２入力端子／ｃｌｋに接続され、第１電極は、第１８トランジスタＭ１８の第２電極に接続される。このような第１７トランジスタＭ１７は、ダイオード形態で接続されて第２入力端子／ｃｌｋに供給される第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２に対応してターンオンまたはターンオフされる。
【０１４５】
第１８トランジスタＭ１８のゲート電極は、第３入力端子ｉｎに接続され、第１電極は、第３電源ＶＤＤに接続される。そして、第１８トランジスタＭ１８の第２電極は、第１６トランジスタＭ１６のゲート電極に接続される。このような第１８トランジスタＭ１８は、第３入力端子ｉｎに供給される電圧に対応してターンオンまたはターンオフされる。
【０１４６】
図１４は、図１３に示されたコンバージョン回路の動作過程を説明するための波形図である。図１４では、説明の便宜性のために、第１入力端子ｃｌｋに第１クロック信号ＣＬＫ１が供給され、第２入力端子／ｃｌｋに第２クロック信号ＣＬＫ２が供給されると仮定する。
【０１４７】
図１３及び図１４を結び付けて動作過程を詳しく説明すれば、まず第１期間Ｔ１の間、第１入力端子ｃｌｋにローレベルの電圧、第２入力端子／ｃｌｋにハイレベルの電圧、及び第３入力端子ｉｎにハイレベルの電圧が入力される。
【０１４８】
第３入力端子ｉｎ及び第２入力端子／ｃｌｋにハイレベルの電圧が入力されれば、第１７トランジスタＭ１７及び第１８トランジスタＭ１８がターンオフされる。このとき、第１６トランジスタＭ１６は、第１３トランジスタＣ１３に既に保存された電圧によってターンオンされる。すると、第１入力端子ｃｌｋに入力されたローレベルの電圧が、入力部２０２の出力端に出力される。
【０１４９】
一方、入力部２０２の出力端にローレベルの電圧が出力されれば、第１４トランジスタＭ１４がターンオンされる。また、第１入力端子ｃｌｋに供給されたローレベルの電圧に対応して、第１５トランジスタＭ１５がターンオンされる。第１５トランジスタＭ１５がターンオンされれば、第３入力端子ｉｎに供給されたハイレベルの電圧が第１１トランジスタＭ１１及び第１３トランジスタＭ１３のゲート電極に供給される。この場合、第１１トランジスタＭ１１及び第１３トランジスタＭ１３がターンオフされて、これによって第１２キャパシタＣ１２にはターンオフに対応する電圧が充電される。
【０１５０】
そして、第１４トランジスタＭ１４がターンオンされれば、第４電源ＶＳＳの電圧が第１２トランジスタＭ１２のゲート電極に供給される。第４電源ＶＳＳの電圧が第１２トランジスタＭ１２のゲート電極に供給されれば、第１２トランジスタＭ１２がターンオンされて、これによって第１１キャパシタＣ１１にはターンオンに対応する電圧が充電される。一方、第１２トランジスタＭ１２がターンオンされれば、第１期間Ｔ１の間、出力端子ｏｕｔにはローレベルの電圧が出力される。
【０１５１】
第２期間Ｔ２の間、第１入力端子ｃｌｋにハイレベルの電圧、第２入力端子／ｃｌｋにローレベルの電圧、及び第３入力端子ｉｎにローレベルの電圧が入力される。
【０１５２】
第２入力端子／ｃｌｋにローレベルの電圧が入力されれば、第１７トランジスタＭ１７がターンオンされる。そして、第３入力端子ｉｎにローレベルの電圧が入力されれば、第１８トランジスタＭ１８がターンオンされる。この場合、第１６トランジスタＭ１６がターンオンされて、第１入力端子ｃｌｋに入力されたハイレベルの電圧が入力部２０２の出力端に出力される。このとき、第１３キャパシタＣ１３は、第１６トランジスタＭ１６のターンオン状態に対応する電圧を充電する。
【０１５３】
一方、入力部２０２の出力端にハイレベルの電圧が出力されれば、第１４トランジスタＭ１４がターンオフされる。そして、第１入力端子ｃｌｋに供給されたハイレベルの電圧に対応して、第１５トランジスタＭ１５がターンオフされる。
【０１５４】
第１５トランジスタＭ１５がターンオフされれば、第１２キャパシタＣ１２に保存されたターンオフ電圧に対応して、第１１トランジスタＭ１１及び第１３トランジスタＭ１３がターンオフされる。そして、第１４トランジスタＭ１４がターンオフされれば、第１１キャパシタＣ１１に保存されたターンオン電圧に対応して、第１２トランジスタＭ１２がターンオンされる。すると、出力端子ｏｕｔにローレベルの電圧が出力される。すなわち、第２期間Ｔ２の間には、直前の状態（すなわち、第１期間Ｔ１の電圧）が維持される。
【０１５５】
第３期間Ｔ３の間、第１入力端子ｃｌｋにローレベルの電圧、第２入力端子／ｃｌｋにハイレベルの電圧、及び第３入力端子ｉｎにローレベルの電圧が入力される。
【０１５６】
第２入力端子／ｃｌｋにハイレベルの電圧が入力されれば、第１７トランジスタＭ１７がターンオフされる。そして、第３入力端子ｉｎにローレベルの電圧が入力されれば、第１８トランジスタＭ１８がターンオンされる。すると、第１６トランジスタＭ１６のゲート電圧が第３電源ＶＤＤの電圧に上昇される。第１６トランジスタＭ１６のゲート電圧が第３電源ＶＤＤの電圧に上昇されれば、第１６トランジスタＭ１６の第１電極の電圧は第３電源ＶＤＤの電圧以下に下降されず、これによって、第１４トランジスタＭ１４がターンオフされる。
【０１５７】
一方、第１入力端子ｃｌｋに供給されたローレベルの電圧に対応して、第１５トランジスタＭ１５がターンオンされる。第１５トランジスタＭ１５がターンオンされれば、第３入力端子ｉｎに入力されたローレベルの電圧が第１１トランジスタＭ１１及び第１３トランジスタＭ１３のゲート電極に供給される。すると、第１１トランジスタＭ１１及び第１３トランジスタＭ１３がターンオンされる。この場合、第１２キャパシタＣ１２には、第１１トランジスタＭ１１のターンオンに対応する電圧が充電される。
【０１５８】
第１１トランジスタＭ１１がターンオンされれば、第３電源ＶＤＤの電圧が出力端子ｏｕｔに供給される。すなわち、出力端子ｏｕｔにはハイレベルの電圧が出力される。そして、第１３トランジスタＭ１３がターンオンされれば、第１２トランジスタＭ１２のゲート電極に第３電源ＶＤＤが供給されて、第１２トランジスタＭ１２がターンオフされる。この場合、第１１キャパシタＣ１１には、ターンオフに対応する電圧が保存される。
【０１５９】
第４期間Ｔ４の間、第１入力端子ｃｌｋにハイレベルの電圧、第２入力端子／ｃｌｋにローレベルの電圧、及び第３入力端子ｉｎにハイレベルの電圧が入力される。
【０１６０】
第２入力端子／ｃｌｋにローレベルの電圧が入力されれば、第１７トランジスタＭ１７がターンオンされる。そして、第３入力端ｉｎにハイレベルの電圧が入力されれば、第１８トランジスタＭ１８がターンオフされる。すると、第２入力端子／ｃｌｋに入力されたローレベルの電圧が第１６トランジスタＭ１６に供給されて、第１６トランジスタＭ１６がターンオンされる。第１６トランジスタＭ１６がターンオンされれば、第１入力端子ｃｌｋに供給されたハイレベルの電圧が第１４トランジスタＭ１４に供給されて、第１４トランジスタＭ１４がターンオフされる。
【０１６１】
一方、第１入力端子ｃｌｋに供給されたハイレベルの電圧に対応して、第１５トランジスタＭ１５がターンオフされる。第１５トランジスタＭ１５がターンオフされれば、第１２キャパシタＣ１２に保存された電圧によって、第１１トランジスタＭ１１及び第１３トランジスタＭ１３がターンオンされる。そして、第１４トランジスタＭ１４がターンオフされれば、第１１キャパシタＣ１１に保存された電圧に対応して第１２トランジスタＭ１２がターンオフされる。すなわち、第４期間Ｔ４の間には、第３期間Ｔ３の出力と同じハイレベルの電圧が出力される。
【０１６２】
このような本発明の他の実施形態によるコンバージョン回路ＣＣの動作過程を整理して見れば、第１入力端子ｃｌｋにローレベルの電圧が入力されれば、第３入力端子ｉｎの電圧と反対レベルの電圧を出力し、第１入力端子ｃｌｋにハイレベルの電圧が入力されれば直前の期間の出力を維持する。
【０１６３】
以上、本発明の添付図面を参照して実施形態について具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【図面の簡単な説明】
【０１６４】
【図１】本発明の一実施形態による有機電界発光表示装置を示す図面である。
【図２】図１に示された画素の一実施形態を示す図面である。
【図３】図１に示されたデータ駆動部の一実施形態を示す図面である。
【図４】図３に示されたデータ駆動部の具体的な構成を示す図面である。
【図５】図４に示されたデータ駆動部の駆動方法を示す波形図である。
【図６】図４に示されたシフトレジスタの一実施形態を示す回路図である。
【図７】図４に示されたサンプリングラッチの一実施形態を示す回路図である。
【図８】図４に示されたホールディングラッチの一実施形態を示す回路図である。
【図９】図４に示されたデジタル−アナログコンバータの一実施形態を示す回路図である。
【図１０】図１に示されたデータ駆動部の他の実施形態を示す図面である。
【図１１】図１０に示されたデータ駆動部の具体的な構成を示す図面である。
【図１２】図１１に示されたデータ駆動部の駆動方法を示す波形図である。
【図１３】図１１に示されたコンバーション回路を示す回路図である。
【図１４】図１３に示されたコンバーション回路の動作過程を説明するための波形図である。
【符号の説明】
【０１６５】
１０    走査駆動部、
２０    データ駆動部、
３０    画素部、
４０    画素、
４２    画素回路、
５０    タイミング制御部、
１００    シフトレジスタ部、
２００    コンバージョン部、
２０２    入力部、
２０４    出力部、
３００    サンプリングラッチ部、
４００    ホールディングラッチ部、
５００    デジタル−アナログコンバータ。
【図１】
0004709169.tif 000002
【図２】
0004709169.tif 000003
【図３】
0004709169.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004709169.tif 000008
【図８】
0004709169.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0004709169.tif 000013
【図１３】
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【図１４】
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