(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び容量素子を構成する容量素子領域を備える不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、
前記複数の第１導電層の上下間に形成された複数の第１層間絶縁層と、
前記複数の第１導電層及び前記複数の第１層間絶縁層を貫通するように形成された半導体層と、
前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜と
を備え、
前記容量素子領域は、
前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、
前記複数の第２導電層の上下間に形成され且つ前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層と
を備え、
隣接して積層された２層の前記第２導電層の一方は、第１の電位に接続され、
隣接して積層された２層の前記第２導電層の他方は、前記第１の電位と異なる第２の電位に接続され、
前記隣接して積層された２層の前記第２導電層及び当該２層の前記第２導電層間の前記第２層間絶縁層は、前記容量素子を構成する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２導電層の端部に接続し且つ積層方向に延びるように形成されたコンタクト層を備え、
前記複数の第１導電層の端部及び前記複数の第２導電層の端部は、階段状に形成され、
前記コンタクト層は、前記第１の電位又は前記第２の電位に接続されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
下層からｎ＋１番目（ｎは０以上の自然数）の前記第２導電層は前記第１の電位に接続され、
下層からｎ＋２番目の前記第２導電層は前記第２の電位に接続されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
下層から３ｎ＋１番目（ｎは０以上の自然数）の前記第２導電層は前記第１の電位に接続され、
下層から３ｎ＋２番目及び３ｎ＋３番目の前記第２導電層は前記第２の電位に接続されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体層は、柱状又はＵ字状に形成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記メモリストリングスを有する半導体記憶装置においても、従来と同様に、容量素子が必ず必要となる。容量素子は、半導体記憶装置の電圧の昇圧用に、或いは保護素子として用いられる。そして、容量素子において、メモリセルと同様に、占有面積縮小が求められる。しかしながら、不揮発性半導体記憶装置の場合、データ書き込み等に高電圧を用いるため、大容量の容量素子が必要とされる。つまり、従来の不揮発性半導体記憶装置に用いられる容量素子は、その他の半導体装置と比較して、その占有面積は大きい。
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、容量素子の占有面積を縮小化した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び容量素子を構成する容量素子領域を備える不揮発性半導体記憶装置であって、前記メモリストリングスは、基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、前記複数の第１導電層の上下間に形成された複数の第１層間絶縁層と、前記複数の第１導電層及び前記複数の第１層間絶縁層を貫通するように形成された半導体層と、前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜とを備え、前記容量素子領域は、前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、前記複数の第２導電層の上下間に形成され且つ前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層とを備え、隣接して積層された２層の前記第２導電層の一方は、第１の電位に接続され、隣接して積層された２層の前記第２導電層の他方は、前記第１の電位と異なる第２の電位に接続され、前記隣接して積層された２層の前記第２導電層及び当該２層の前記第２導電層間の前記第２層間絶縁層は、前記容量素子を構成することを特徴とする。
【発明の効果】
【０００８】
本発明は、容量素子の占有面積を縮小化した不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ（図示略）、及び容量素子領域Ｃを有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線（第１導電層）ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプは、メモリトランジスタから読み出した電位を増幅する。容量素子領域Ｃは、不揮発性半導体記憶装置１００の駆動に用いられる電圧の昇圧用に、或いは保護素子として用いられる容量素子を構成する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１１】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１３】
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、層間絶縁層（第１層間絶縁層）を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１４】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１５】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００１７】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１８】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００１９】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２０】
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００２１】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２２】
次に、図４及び図５を参照して、容量素子領域Ｃの構成について説明する。図４は、容量素子領域Ｃの一部概略断面図であり、図５は、その上面図である。容量素子領域Ｃは、ロウ及びカラム方向に広がる容量線（第２導電層）ＣｐＬ１〜ＣｐＬ４、容量線ＣｐＬ１〜ＣｐＬ４に接続され且つ上方に延びる第１，第２コンタクト線ＣＬ１，ＣＬ２、及び第１，第２コンタクト線ＣＬ１，ＣＬ２の上端に接続された第１,第２配線Ｌ１，Ｌ２を有する。
【００２３】
容量線ＣｐＬ１〜ＣｐＬ４は、上下に層間絶縁層（第２層間絶縁層）を介して積層されている。容量線ＣｐＬ１〜ＣｐＬ４のロウ方向の端部は、階段状に形成されている。
【００２４】
第１コンタクト線ＣＬ１は、下層から２番目の容量線ＣｐＬ２のロウ方向の端部に接続されている。また、第１コンタクト線ＣＬ１は、下層から４番目の容量線ＣｐＬ４のロウ方向の端部に接続されている。
【００２５】
第２コンタクト線ＣＬ２は、下層から１番目の容量線ＣｐＬ１のロウ方向の端部に接続されている。また、第２コンタクト線ＣＬ２は、下層から３番目の容量線ＣｐＬ３のロウ方向の端部に接続されている。
【００２６】
第１配線Ｌ１は、第１コンタクト線ＣＬ１の上端に接続されている。第１配線Ｌ１は、所定電位に接続されている。したがって、容量線ＣｐＬ２及び容量線ＣｐＬ４は、第１コンタクト線ＣＬ１を介して所定電位に接続されている。ここで、所定電位は、例えば、２．５Ｖである。
【００２７】
第２配線Ｌ２は、第２コンタクト線ＣＬ２の上端に接続されている。第２配線Ｌ２は、接地電位に接続されている。したがって、容量線ＣｐＬ１及び容量線ＣｐＬ３は、第２コンタクト線ＣＬ２を介して接地電位に接続されている。
【００２８】
上記構成により、容量線ＣｐＬ１及び容量線ＣｐＬ２を上下の電極とし、且つ容量線ＣｐＬ１と容量線ＣｐＬ２との間の層間絶縁層を誘電体膜とした容量素子Ｃｐ１が構成される。また、容量線ＣｐＬ２及び容量線ＣｐＬ３を上下の電極とし、且つ容量線ＣｐＬ２と容量線ＣｐＬ３との間の層間絶縁層を誘電体膜とした容量素子Ｃｐ２が構成される。また、容量線ＣｐＬ３及び容量線ＣｐＬ４を上下の電極とし、且つ容量線ＣｐＬ３と容量線ＣｐＬ４との間の層間絶縁層を誘電体膜とした容量素子Ｃｐ３が構成される。
【００２９】
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図６〜図８を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図６は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図であり、図７は、図６の一部拡大図である。図８は、第１実施形態に係る不揮発性半導体記憶装置１００の容量素子領域Ｃの具体的な断面図である。
【００３０】
先ず、メモリトランジスタ領域１２について説明する。図６に示すように、不揮発性半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０、配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００３１】
半導体基板Ｂａ上には、ｐ−型領域（ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。
【００３２】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。
【００３３】
ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するようにメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層２５が形成されている。また、半導体基板Ｂａからソース側分離絶縁層２４の上面まで、絶縁層２６が形成されている。−
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。
【００３４】
また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２７が形成されている。ソース側ホール２７に面する側壁には、順次、ソース側ゲート絶縁層２８、ソース側柱状半導体層２９が設けられている。
【００３５】
ソース側ゲート絶縁層２８は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２９は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ソース側柱状半導体層２９は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
【００３６】
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２９と共にソース側ゲート絶縁層２８を挟むように形成されている。
【００３７】
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００３８】
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び絶縁層２６の上方に設けられた第１〜第５ワード線間絶縁層（第１層間絶縁層）３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄ（第１導電層）と、第５ワード線間絶縁層３１ｅ上に順次積層されたメモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３を有する。
【００３９】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３ａは、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。メモリ保護絶縁層３３は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３ａのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層３０において、第１ワード線間絶縁層３１ａの上面に形成されたメモリ保護絶縁層３３の上部から、メモリ分離絶縁層３３ａの上面に形成されたメモリ保護絶縁層３３の上部まで、絶縁層３４が形成されている。
【００４０】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。
【００４１】
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３ａ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３５が形成されている。メモリホール３５は、ソース側ホール２７と整合する位置に設けられている。メモリ側ホール３５内の側壁には、順次、メモリゲート絶縁層３６、及びメモリ柱状半導体層３７が設けられている。
【００４２】
メモリゲート絶縁層３６は、図７に示すように構成されている。図７に示すように、メモリゲート絶縁層３６は、柱状半導体層３７の側壁から、順次、トンネル絶縁層３６ａ、電荷を蓄積する電荷蓄積層３６ｂ、及びブロック絶縁層３６ｃを有する。
【００４３】
トンネル絶縁層３６ａ、及びブロック絶縁層３６ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。メモリ柱状半導体３７は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ柱状半導体層３７は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
【００４４】
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３７と共にトンネル絶縁層３６ａ、電荷蓄積層３６ｂ及びブロック絶縁層３６ｃを挟むように形成されている。
【００４５】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００４６】
ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を有する。
【００４７】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４は、メモリ柱状半導体層３７の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択トランジスタ層４０において、絶縁層３４の上面から、ドレイン側分離絶縁層４４の所定高さ上方まで絶縁層４５が形成されている。
【００４８】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。
【００４９】
また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ保護絶縁層３３を貫通するようにドレイン側ホール４６が形成されている。ドレイン側ホール４６は、メモリホール３５と整合する位置に設けられている。ドレイン側ホール４６に面する側壁には、順次、ドレイン側ゲート絶縁層４７、及びドレイン側柱状半導体層４８が設けられている。
【００５０】
ドレイン側ゲート絶縁層４７は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ドレイン側柱状半導体層４８の上部は、ｎ＋型ポリシリコンにて構成されている。
【００５１】
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４８と共にドレイン側ゲート絶縁層４７を挟むように形成されている。
【００５２】
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００５３】
上記ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０には、プラグホール６１ａ〜６１ｈが形成されている。
【００５４】
プラグホール６１ａは、ｎ＋領域（ソース線領域）Ｂａ２に達するように形成されている。プラグホール６１ｂは、ソース側導電層２２の上面に達するように形成されている。プラグホール６１ｃ〜６１ｆは、第１〜第４ワード線導電層３２ａ〜３２ｄの上面に達するように形成されている。プラグホール６１ｇは、ドレイン側導電層４２の上面に達するように形成されている。プラグホール６１ｈは、ドレイン側柱状半導体層４８に達するように形成されている。
【００５５】
プラグホール６１ａ〜６１ｈに面する側壁には、順次、バリアメタル層６２、及びプラグ導電層６３が形成されている。バリアメタル層６２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。プラグ導電層６３は、タングステン（Ｗ）にて構成されている。
【００５６】
配線層５０は、絶縁層４５の上面に順次積層された、配線第１〜第４絶縁層５１〜５４を有する。配線第１絶縁層５１、及び配線第４絶縁層５４は、窒化シリコン（ＳｉＮ）にて構成されている。配線第２絶縁層５２、及び配線第３絶縁層５３は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００５７】
また、配線層５０は、配線溝５６ａを有する。配線溝５６ａは、配線第１絶縁層５１、及び配線第２絶縁層５２を貫通するように形成されている。配線溝５６ａは、プラグホール６１ａ〜６１ｈと整合する位置に設けられている。
【００５８】
配線溝５６ａに面する側壁には、順次、バリアメタル層５６ｂ、配線導電層５６ｃが形成されている。バリアメタル層５６ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線導電層５６ｃは、タングステン（Ｗ）にて構成されている。
【００５９】
次に、容量素子領域Ｃについて説明する。図８に示すように、不揮発性半導体記憶装置１００は、容量素子領域Ｃにおいて、半導体基板Ｂａ上に下層から上層へと、第１絶縁層８１、容量素子層７０、及び第２〜第６絶縁層８２〜８６を有する。容量素子層７０は、容量素子Ｃｐ１〜Ｃｐ３を構成する。
【００６０】
第１絶縁層８１は、酸化シリコン（ＳｉＯ２）にて構成されている。第１絶縁層８１は、メモリトランジスタ領域１２のソース側分離絶縁層２４の上面まで形成されている。
【００６１】
容量素子層７０は、交互に積層された第１〜第５容量素子絶縁層（第１層間絶縁層）７１ａ〜７１ｅ、及び第１〜第４容量素子導電層（第１導電層）７２ａ〜７２ｄを有する。
【００６２】
第２容量素子絶縁層７１ｂ、及び第１容量素子導電層７２ａは、ロウ方向の端部を揃えて形成されている。第３容量素子絶縁層７１ｃ、及び第２容量素子導電層７２ｂは、ロウ方向の端部を揃えて形成されている。第４容量素子絶縁層７１ｄ、及び第３容量素子導電層７２ｃは、ロウ方向の端部を揃えて形成されている。第５容量素子絶縁層７１ｅ、及び第４容量素子導電層７２ｄは、ロウ方向の端部を揃えて形成されている。第２〜第５容量素子絶縁層７１ｂ〜７１ｅのロウ方向の端部、及び第１〜第４容量素子導電層７２ａ〜７２ｄのロウ方向の端部は、階段状に形成されている。
【００６３】
第１〜第５容量素子絶縁層７１ａ〜７１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４容量素子導電層７２ａ〜７２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００６４】
第１〜第５容量素子絶縁層７１ａ〜７１ｅは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと同層に形成されている。第１〜第４容量素子導電層７２ａ〜７２ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄと同層に形成されている。
【００６５】
第２絶縁層８２は、容量素子層７０を覆い且つ絶縁層４５の上面まで形成されている。第３絶縁層８３は、第２絶縁層８２上から配線第１絶縁層５１の上面まで形成されている。第４絶縁層８４は、第３絶縁層８３上から配線第２絶縁層５２の上面まで形成されている。第５絶縁層８５は、第４絶縁層８４上から配線第３絶縁層５３の上面まで形成されている。第６絶縁層８６は、第５絶縁層８５上から配線第４絶縁層５４の上面まで形成されている。
【００６６】
第２，第４，第５絶縁層８２，８４，８５は、酸化シリコン（ＳｉＯ２）にて構成されている。第３，第６絶縁層８３，８６は、窒化シリコン（ＳｉＮ）にて構成されている。
【００６７】
上記容量素子層７０、及び第２絶縁層８２には、コンタクトホール９１ａ〜９１ｄが形成されている。コンタクトホール９１ａは、第２容量素子導電層７２ｂに達するように形成されている。コンタクトホール９１ｂは、第４容量素子導電層７２ｄに達するように形成されている。コンタクトホール９１ｃは、第１容量素子導電層７２ａに達するように形成されている。コンタクトホール９１ｄは、第３容量素子導電層７２ｃに達するように形成されている。
【００６８】
コンタクトホール９１ａ〜９１ｄには、コンタクト導電層９２が形成されている。コンタクト導電層９２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【００６９】
第２，第３絶縁層８２，８３には、第１配線溝９４ａ及び第２配線溝９４ｂが形成されている。第１配線溝９４ａは、コンタクトホール９１ａ，９１ｂの上方に形成されている。第２配線溝９４ｂは、コンタクトホール９１ｃ，９１ｄの上方に形成されている。
【００７０】
第１配線溝９４ａ及び第２配線溝９４ｂには、第１配線導電層９５ａ及び第２配線導電層９５ｂが形成されている。第１配線導電層９５ａ及び第２配線導電層９５ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【００７１】
第１配線導電層９５ａは、所定電位に接続されている。第２配線導電層９５ｂは、接地電位に接続されている。ここで、所定電位は、例えば、２．５Ｖである。したがって、第１容量素子導電層７２ａ、及び第３容量素子導電層７２ｃは、接地電位に接続され、第２容量素子導電層７２ｂ、及び第４容量素子導電層７２ｄは、所定電位に接続されている。
【００７２】
上記構成により、第１容量素子導電層７２ａ及び第２容量素子絶縁層７１ｂを上下の電極とし、且つ第２容量素子導電層７２ｂを誘電体膜とした容量素子が構成される。また、第２容量素子導電層７２ｂ及び第３容量素子絶縁層７１ｃを上下の電極とし、且つ第４容量素子導電層７２ｃを誘電体膜とした容量素子が構成される。また、第３容量素子導電層７２ｃ及び第２容量素子絶縁層７１ｄを上下の電極とし、且つ第４容量素子導電層７２ｄを誘電体膜とした容量素子が構成される。
【００７３】
つまり、第１〜第４容量素子導電層７２ａ〜７２ｄは、容量線ＣｐＬ１〜ＣｐＬ４として機能する。第１〜第５容量素子絶縁層７１ａ〜７１ｅは、容量線ＣｐＬ１〜ＣｐＬ４間の層間絶縁層として機能する。コンタクトホール９１ａ，９１ｂ内のコンタクト導電層９２は、第１コンタクト線ＣＬ１として機能する。コンタクトホール９１ｃ，９１ｄ内のコンタクト導電層９２は、第２コンタクト線ＣＬ２として機能する。第１配線導電層９５ａは、第１配線Ｌ１として機能する。第２配線導電層９５ｂは、第２配線Ｌ２として機能する。
【００７４】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００７５】
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、容量素子領域Ｃを有する。容量素子領域Ｃは、積層された第１〜第５容量素子絶縁層７１ａ〜７１ｅ（ワード線ＷＬ１〜ＷＬ４）、及び第１〜第４容量素子導電層７２ａ〜７２ｄにて、積層構造の容量素子Ｃｐ１〜Ｃｐ３を構成する。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、容量素子Ｃｐ１〜Ｃｐ３の占有面積を縮小することができる。
【００７６】
また、第１〜第５容量素子絶縁層７１ａ〜７１ｅは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと同層に形成されている。また、第１〜第４容量素子導電層７２ａ〜７２ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄと同層に形成されている。したがって、容量素子Ｃｐ１〜Ｃｐ４をメモリトランジスタＭＴｒｍｎ等と略同じ工程にて作成することができる。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、歩留まりを向上させることができる。
【００７７】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図９及び図１０を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図９は、第２実施形態に係る不揮発性半導体記憶装置の容量素子領域Ｃａの一部概略断面図であり、図１０は、その上面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７８】
図９及び図１０に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる容量素子領域Ｃａを有する。容量素子領域Ｃａにおいては、第１実施形態と比較して、第１コンタクト線ＣＬ１’及び第２コンタクト線ＣＬ２’の構成が異なる。
【００７９】
第１コンタクト線ＣＬ１’は、下層から２番目の容量線ＣｐＬ２に接続されている。また、第１コンタクト線ＣＬ１’は、下層から３番目の容量線ＣｐＬ３に接続されている。これら第１コンタクト線ＣＬ１’は、第１配線Ｌ１に接続されている。したがって、容量線ＣｐＬ２及び容量線ＣｐＬ３は、第１コンタクト線ＣＬ１’を介して所定電位に接続される。
【００８０】
第２コンタクト線ＣＬ２’は、下層から１番目の容量線ＣｐＬ１に接続されている。また、第２コンタクト線ＣＬ２’は、下層から４番目の容量線ＣｐＬ４に接続されている。これら第２コンタクト線ＣＬ２’は、第２配線Ｌ２に接続されている。したがって、容量線ＣｐＬ１及び容量線ＣｐＬ４は、第２コンタクト線ＣＬ２’を介して接地電位に接続される。
【００８１】
上記構成により、容量線ＣｐＬ１及び容量線ＣｐＬ２を上下の電極とし、且つ容量線ＣｐＬ１と容量線ＣｐＬ２との間の層間絶縁層を誘電体膜とした容量素子Ｃｐ４が構成される。また、容量線ＣｐＬ３及び容量線ＣｐＬ４を上下の電極とし、且つ容量線ＣｐＬ３と容量線ＣｐＬ４との間の層間絶縁層を誘電体膜とした容量素子Ｃｐ５が構成される。
【００８２】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記構成から、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００８３】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１１〜図１３を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１１は、第３実施形態に係る不揮発性半導体記憶装置の概略上面図である。図１２は、図１１のＩ−Ｉ’断面図であり、図１３は、図１１のＩＩ−ＩＩ’断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８４】
図１１に示すように、第３実施形態に係る不揮発性半導体記憶装置は、複数のメモリストリングスＭＳａを有するメモリトランジスタ領域１２ａ、及び容量素子を有する容量素子領域Ｃｂを有する。メモリトランジスタ領域１２ａにおいて、メモリストリングスＭＳａは、カラム方向に所定のピッチを設けて、絶縁層を挟むように繰り返し設けられている。また、容量素子領域Ｃｂは、カラム方向及びロウ方向の両端を絶縁層にて挟まれるように設けられている。
【００８５】
図１２に示すように、メモリトランジスタ領域１２ａにおいて、半導体基板３００上には、一対の第１積層部１１０Ａ、１１０Ｂが形成されている。第１積層部１１０Ａ上には、第２積層部１２０Ａ、及び第３積層部１３０Ａが積層されている。同様に、第１積層部１１０Ｂ上には、第２積層部１２０Ｂ、及び第３積層部１３０Ｂが積層されている。なお、第１積層部１１０Ａ（第２積層部１２０Ａ、第３積層部１３０Ａ）、第１積層部１１０Ｂ（第２積層部１２０Ｂ、第３積層部１３０Ｂ）は、ロウ方向に所定長さ離間して形成されている。第１積層部１１０Ａ（第２積層部１２０Ａ、第３積層部１３０Ａ）と第１積層部１１０Ｂ（第２積層部１２０Ｂ、第３積層部１３０Ｂ）の外周には、絶縁層１４０、絶縁層１５０、及び絶縁層１５１が堆積されている。
【００８６】
第１積層部１１０Ａは、下層から、第１〜第４ワード線導電層１１１ａ〜１１１ｄ（第１導電層）と、第１〜第４ワード線間絶縁層１１２ａ〜１１２ｄ（第１層間絶縁層）を交互に積層させて形成されている。
【００８７】
第１積層部１１０Ｂは、下層から、第５〜第８ワード線導電層（第１導電層）１１１ｅ〜１１１ｈと、第５〜第８ワード線間絶縁層（第１層間絶縁層）１１２ｅ〜１１２ｈを交互に積層させて形成されている。
【００８８】
各第１〜第８ワード線導電層１１１ａ〜１１１ｈは、上述したワード線ＷＬと同様に機能する。また、各第１〜第８ワード線導電層１１１ａ〜１１１ｈは、上述した各メモリトランジスタＭＴｒｍｎの制御ゲートと同様に機能する。
【００８９】
各第１〜第８ワード線導電層１１１ａ〜１１１ｈは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１〜第４ワード線導電層１１１ａ〜１１１ｄ、及び第５〜第８ワード線導電層１１１ｅ〜１１１ｈは、ロウ方向の第１積層部１１０Ａ，１１０Ｂの対向する側とは反対側の端部に、シリサイド層１１１Ａを有する。
【００９０】
第１〜第８ワード線間絶縁層１１２ａ〜１１２ｈは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００９１】
また、各第１積層部１１０Ａ，１１０Ｂは、それら第１積層部１１０Ａ，１１０Ｂが、絶縁層１４０を介して対向する側面に、ブロック絶縁層１１３、電荷蓄積層１１４、トンネル絶縁層１１５、Ｎ−型半導体層１１６を有する。
【００９２】
ブロック絶縁層１１３は、第１〜第８ワード線導電層１１１ａ〜１１１ｈ及び第１〜第８ワード線間絶縁層１１２ａ〜１１２ｈの側壁に接して形成されている。ブロック絶縁層１１３は、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層１１４は、ブロック絶縁層１１３に接して設けられ且つ電荷を蓄積するように形成されている。電荷蓄積層１１４は、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層１１５は、電荷蓄積層１１４に接して設けられている。トンネル絶縁層１１５は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００９３】
Ｎ−型半導体層１１６は、Ｉ−Ｉ’方向の断面形状がＵ字状に形成されている。Ｎ−型半導体層１１６は、各トンネル絶縁層１１５に接して設けられ且つ積層方向に延びるよう（ピラー状）に形成された側部１１６ａ，１１６ａと、一対の側部１１６ａ、１１６ａの底を連結するように形成された底部１１６ｂを有する。なお、Ｎ−型半導体層１１６は、低濃度のＮ−型不純物が導入された半導体層により構成される。
【００９４】
第２積層部１２０Ａは、第１積層部１１０Ａ（第４ワード線導電層１１１ｄ）上に順次積層されたドレイン側第１絶縁層１２１ａ、ドレイン側導電層１２２ａ、及びドレイン側第２絶縁層１２３ａを有する。ドレイン側導電層１２２ａは、上述したドレイン側選択ゲート線ＳＧＤと同様に機能する。また、ドレイン側導電層１２２ａは、上述したドレイン側選択トランジスタＳＤＴの制御ゲートと同様に機能する。
【００９５】
ドレイン側第１絶縁層１２１ａ、及びドレイン側第２絶縁層１２３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側導電層１２２ａは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層１２２ａは、ロウ方向の第２積層部１２０Ａ，１２０Ｂの対向する側とは反対側の端部に、シリサイド層１２２Ａを有する。
【００９６】
第２積層部１２０Ｂは、第１積層部１１０Ｂ（第８ワード線導電層１１１ｈ）上に順次積層されたソース側第１絶縁層１２１ｂ、ソース側導電層１２２ｂ、及びソース側第２絶縁層１２３ｂを有する。ソース側導電層１２２ｂは、上述したソース側選択ゲート線ＳＧＳと同様に機能する。また、ソース側導電層１２２ｂは、上述したソース側選択トランジスタＳＳＴの制御ゲートと同様に機能する。
【００９７】
ソース側第１絶縁層１２１ｂ、及びソース側第２絶縁層１２２ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層１２２ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側導電層１２２ｂは、ロウ方向の第２積層部１２０Ａ，１２０Ｂの対向する側とは反対側の端部に、シリサイド層１２２Ａを有する。
【００９８】
また、各第２積層部１２０Ａ，１２０Ｂは、ドレイン側導電層１２２ａ及びソース側導電層１２２ｂが絶縁層１４０を介して対向する側面に、ゲート絶縁層１２４、Ｐ−型半導体層１２５、Ｎ＋型半導体層１２６を有する。
【００９９】
ゲート絶縁層１２４は、ドレイン側導電層１２２ａの側壁、ドレイン側第２絶縁層１２３ａの側壁、ソース側導電層１２２ｂの側壁、及びソース側第２絶縁層１２３ｂの側壁に接して設けられている。Ｐ−型半導体層１２５は、積層方向にドレイン側導電層１２２ａ及びソース側導電層１２２ｂと同層に設けられている。Ｐ−型半導体層１２５は、ゲート絶縁層１２４の側面及びＮ−型半導体層１１６の上面に接して設けられている。Ｐ−型半導体層１２５は、低濃度のＰ−型不純物が導入された半導体層である。Ｎ＋型半導体層１２６は、ゲート絶縁層１２４の側面及びＰ−型半導体層１２５の上面に接して設けられている。
【０１００】
各第３積層部１３０Ａ，１３０Ｂは、ドレイン側第２絶縁層１２３ａの上側、及びソース側第２絶縁層１２３ｂの上側に形成されたコンタクト層１３１を有する。
【０１０１】
コンタクト層１３１の一端は、Ｎ＋型半導体層１２６の上部に接するように形成されている。コンタクト層１３１は、ロウ方向を長手方向とする矩形板状に形成されている。なお、コンタクト層１３１は、シリサイド層にて構成されている。
【０１０２】
さらに、第３積層部１３０Ａは、コンタクト層１３１の上面に設けられたコンタクトプラグ層１３２、及びコンタクトプラグ層１３２の上面に設けられた配線層１３３を有する。
【０１０３】
配線層１３３は、複数の第２積層部１２０Ａにおけるコンタクトプラグ層１３２の上面を跨ぎ且つ接するように形成されている。配線層１３３は、上述したビット線ＢＬと同様に機能する。
【０１０４】
また、第３積層部１３０Ｂは、コンタクト層１３１の上面に設けられた配線層１３４を有する。配線層１３４は、コンタクト層１３１の上面に形成されている。配線層１３４は、カラム方向に並ぶ複数の第２積層部１２０Ｂにおけるコンタクト層１３１の上面を跨ぎ且つ接するように形成されている。配線層１３４は、上述したソース線ＳＬと同様に機能する。なお、配線層１３３の底面と、絶縁層１４０，１５０の間には、絶縁層１３５が形成されている。
【０１０５】
図１３に示すように、容量素子領域Ｃｂにおいて、半導体基板３００上には、順次、容量素子層２１０、第１絶縁層２４０、第１及び第２配線導電層２３１ａ，２３１ｂ、及び第２絶縁層２６０が形成されている。容量素子層２１０、第１絶縁層２４０、第１及び第２配線導電層２３１ａ，２３１ｂ、及び第２絶縁層２６０の外周には、絶縁層２５０、及び絶縁層２５１が堆積されている。
【０１０６】
容量素子層２１０は、半導体基板３００上に交互に積層された第１〜第４容量素子絶縁層（第２層間絶縁層）２１１ａ〜２１１ｄ、及び第１〜第４容量素子導電層２１２ａ〜２１２ｄ（第２導電層）を有する。第１容量素子絶縁層２１１ａのロウ方向の端部は、第１容量素子導電層２１２ａのロウ方向の端部と揃って形成されている。第２容量素子絶縁層２１１ｂのロウ方向の端部は、第２容量素子導電層２１２ｂのロウ方向の端部と揃って形成されている。第３容量素子絶縁層２１１ｃのロウ方向の端部は、第３容量素子導電層２１２ｃのロウ方向の端部と揃って形成されている。第４容量素子絶縁層２１１ｄのロウ方向の端部は、第４容量素子導電層２１２ｄのロウ方向の端部と揃って形成されている。また、第１〜第４容量素子絶縁層２１１ａ〜２１１ｄ、及び第１〜第４容量素子導電層２１２ａ〜２１２ｄのロウ方向の端部は、階段状に形成されている。
【０１０７】
第１容量素子絶縁層２１１ａは、第１，第５ワード線間絶縁層１１２ａ，１１２ｅと同層に形成されている。第２容量素子絶縁層２１１ｂは、第２，第６ワード線間絶縁層１１２ｂ，１１２ｆと同層に形成されている。第３容量素子絶縁層２１１ｃは、第３，第７ワード線間絶縁層１１２ｃ，１１２ｇと同層に形成されている。第４容量素子絶縁層２１１ｄは、第４，第８ワード線間絶縁層１１２ｄ，１１２ｈと同層に形成されている。
【０１０８】
第１容量素子導電層２１２ａは、第１，第５ワード線導電層１１１ａ，１１１ｅと同層に形成されている。第２容量素子導電層２１２ｂは、第２，第６ワード線１１１ｂ，１１１ｆと同層に形成されている。第３容量素子導電層２１２ｃは、第３，第７ワード線導電層１１１ｃ，１１１ｇと同層に形成されている。第４容量素子導電層２１２ｄは、第４，第８ワード線導電層１１１ｄ，１１１ｈと同層に形成されている。
【０１０９】
第１〜第４容量素子絶縁層２１１ａ〜２１１ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４容量素子導電層２１２ａ〜２１２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【０１１０】
第１絶縁層２４０は、第１〜第４容量素子絶縁層２１１ａ〜２１１ｄ、及び第１〜第４容量素子導電層２１２ａ〜２１２ｄを覆うように形成されている。第１絶縁層２４０は、絶縁層１４０の上部と同じ高さまで形成されている。
【０１１１】
第１，第２配線導電層２３１ａ，２３１ｂは、コンタクト層１３１と同層に形成されている。第２絶縁層２６０は、絶縁層１３５の上面と同じ高さまで形成されている。第１，第２配線導電層２３１ａ，２３１ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。
【０１１２】
上記容量素子層２１０、及び第１絶縁層２４０には、コンタクトホール２２１ａ〜２２１ｄが形成されている。コンタクトホール２２１ａは、第２容量素子導電層２１２ｂに達するように形成されている。コンタクトホール２２１ｂは、第４容量素子導電層２１２ｄに達するように形成されている。コンタクトホール２２１ｃは、第１容量素子導電層２１２ａに達するように形成されている。コンタクトホール２２１ｄは、第３容量素子導電層２１２ｃに達するように形成されている。
【０１１３】
コンタクトホール２２１ａ〜２２１ｄ内には、コンタクト導電層２２２が形成されている。コンタクト導電層２２２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）にて構成されている。
【０１１４】
コンタクトホール２２１ａ，２２１ｂの上方には、第１配線導電層２３１ａが設けられている。コンタクトホール２２１ｃ，２２１ｄの上方には、第２配線導電層２３１ｂが設けられている。
【０１１５】
第１配線導電層２３１ａは、所定電位に接続されている。第２配線導電層２３１ｂは、接地電位に接続されている。したがって、第１容量素子導電層２１２ａ、及び第３容量素子導電層２１２ｃは、接地電位に接続され、第２容量素子導電層２１２ｂ、及び第４容量素子導電層２１２ｄは、所定電位に接続されている。
【０１１６】
上記構成により、第１容量素子導電層２１２ａ及び第２容量素子絶縁層２１１ｂを上下の電極とし、且つ第２容量素子導電層２１２ｂを誘電体膜とした容量素子が構成される。また、第２容量素子導電層２１２ｂ及び第３容量素子絶縁層２１１ｃを上下の電極とし、且つ第４容量素子導電層２１２ｃを誘電体膜とした容量素子が構成される。また、第３容量素子導電層２１２ｃ及び第２容量素子絶縁層２１１ｄを上下の電極とし、且つ第４容量素子導電層２１２ｄを誘電体膜とした容量素子が構成される。
【０１１７】
つまり、第１〜第４容量素子導電層２１２ａ〜２１２ｄは、上述した容量線ＣｐＬ１〜ＣｐＬ４と同様に機能する。第１〜第４容量素子絶縁層２１１ａ〜２１１ｄは、上述した容量線ＣｐＬ１〜ＣｐＬ４間の層間絶縁層と同様に機能する。コンタクトホール２２１ａ，２２１ｂ内のコンタクト導電層２２２は、上述した第１コンタクト線ＣＬ１と同様に機能する。コンタクトホール２２１ｃ，２２１ｄ内のコンタクト導電層２２２は、上述した第２コンタクト線ＣＬ２と同様に機能する。第１配線導電層２３１ａは、上述した第１配線Ｌ１と同様に機能する。第２配線導電層２３１ｂは、上述した第２配線Ｌ２と同様に機能する。
【０１１８】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、本発明の第３実施形態に係る不揮発性半導体記憶装置の効果を説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と同様の効果を奏する。
【０１１９】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第３実施形態に係る不揮発性半導体記憶装置において、第１〜第４容量素子導電層２１２ａ〜２１２ｄ及び第１，第２配線導電層２３１ａ，２３１ｂは、第２実施形態の構成のように接続されてもよい。
【０１２０】
また、ワード線ＷＬ（ワード線導電層）、及び容量線Ｃｐ（容量素子導電層）の積層数は、実施形態の積層数に限られるものではなく、さらに多層であってもよい。
【０１２１】
また、上記第１実施形態は、下層からｎ＋１番目（ｎは０以上の自然数）のワード線ＷＬ１〜ＷＬ４（第１〜第４ワード線導電層３２ａ〜３２ｄ）は接地電位に接続され、下層からｎ＋２番目のワード線ＷＬ１〜ＷＬ４は所定電位に接続された構成を有する。しかしながら、本発明は、上記構成に限られず、下層からｎ＋１番目のＷＬ１〜ＷＬ４は所定電位に接続され、下層からｎ＋２番目のＷＬ１〜ＷＬ４は接地電位に接続された構成であってもよい。
【０１２２】
また、上記第２実施形態は、下層から３ｎ＋１番目（ｎは０以上の自然数）のＷＬ１〜ＷＬ４は接地電位に接続され、下層から３ｎ＋２番目及び３ｎ＋３番目のＷＬ１〜ＷＬ４は所定電位に接続された構成を有する。しかしながら、本発明は、上記構成に限らず、下層から３ｎ＋１番目のＷＬ１〜ＷＬ４は所定電位に接続され、下層から３ｎ＋２番目及び３ｎ＋３番目のＷＬ１〜ＷＬ４は接地電位に接続された構成であってもよい。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における不揮発性半導体記憶装置１００の容量素子領域Ｃの一部概略断面図である。
【図５】第１実施形態における不揮発性半導体記憶装置１００の容量素子領域Ｃの一部概略上面図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図である。
【図７】図６の一部拡大図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の容量素子領域Ｃの具体的な断面図である。
【図９】第２実施形態における不揮発性半導体記憶装置の容量素子領域Ｃａの一部概略断面図である。
【図１０】第２実施形態における不揮発性半導体記憶装置の容量素子領域Ｃａの一部概略上面図である。
【図１１】第３実施形態における不揮発性半導体記憶装置の上面図である。
【図１２】第３実施形態における不揮発性半導体記憶装置のメモリトランジスタ領域１２ａの具体的な断面図である。
【図１３】第３実施形態に係る不揮発性半導体記憶装置の容量素子領域Ｃｂの具体的な断面図である。
【符号の説明】
【０１２４】
１００…不揮発性半導体記憶装置、１２，１２ａ…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、５０…配線層、１１０Ａ，１１０Ｂ…第１積層部、１２０Ａ，１２０Ｂ…第２積層部、１３０Ａ，１３０Ｂ…第３積層部、Ｂａ，３００…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ、Ｃ，Ｃａ，Ｃｂ…容量素子領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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