(57)【特許請求の範囲】
【請求項１】
電気的プログラム及び消去可能メモリ装置の配列において、
第１導電性タイプの半導体材料の基板と、
互いに平行に第１方向に延びて前記基板上に形成された離間された隔離領域であって、該隔離領域の隣接する各対の間に能動領域を有する前記隔離領域と、
前記第１方向とは直交する第２方向に延びて前記隔離領域及び能動領域を横断する互いに平行な前記基板の表面内に形成された複数のトレンチと、
を具備し、
前記能動領域の各々は複数のメモリセルを含み、該メモリセルの各々は、
第２導電性タイプを有する前記基板内に形成された第１及び第２の離間された領域であって、これらの間の基板内にチャンネル領域が形成されて、前記第２の領域は前記トレンチの１つの下に形成され、前記チャンネル領域は前記１つのトレンチの側壁に沿って延びた第１部分及び前記基板の表面に沿って延びた第２部分を有する前記第１及び第２の離間された領域と、
前記チャンネル領域の少なくとも一部上にそれからは絶縁されて配置された電気伝導性の浮遊ゲートと、
前記第１の領域の上に配置された導電材料のブロックと、
を含み、前記浮遊ゲートが前記導電材料のブロックから絶縁されて近くに横方向に配置されており、
さらに、前記能動領域の１つに沿って各々が延びた複数の電気伝導性の制御ゲートであって、各々が前記トレンチ内に配置された第１部分を有する前記制御ゲートと、
を具備することを特徴とする電気的プログラム及び消去可能メモリ装置の配列。
【請求項２】
前記浮遊ゲートが、スペーサーである請求項１に記載の配列。
【請求項３】
前記浮遊ゲートの各々が、前記制御ゲートの１つの方向に延びた２つの端を含む請求項２に記載の配列。
【請求項４】
前記メモリセルの各々について、前記第１の領域が前記導電材料のブロックに電気的に接続されている請求項１に記載の配列。
【請求項５】
前記メモリセルの各々がさらに、
前記第１の領域と前記導電材料のブロックの間に配された絶縁材料の層を含み、該絶縁材料が前記導電材料のブロックから前記第１の領域を電気的に絶縁する請求項１に記載の配列。
【請求項６】
前記制御ゲートの各々が、前記浮遊ゲート上に配されてそれから絶縁された第２部分を有する請求項１に記載の配列。
【請求項７】
前記隔離領域の各々に沿って延びそして前記隔離領域内のトレンチの部分を充填する隔離材料の層をさらに含む請求項１に記載の配列。
【請求項８】
前記隔離領域の各々の内の前記隔離材料の層が、隣接する前記能動領域内の前記制御ゲートの一対の間に配置されている請求項７に記載の配列。
【請求項９】
前記メモリセルの各々について、前記浮遊ゲートが前記制御ゲートの１つからそれを通じて電荷のファウラー・ノルドハイム・トンネリング許容する厚さを持つ絶縁層により絶縁されている請求項１に記載の配列。
【請求項１０】
前記メモリセルの各々がさらに、前記トレンチの側壁部分に沿って形成され且つ前記制御ゲートの１つ及び前記浮遊ゲートの間に延びた絶縁材料の層を含む請求項１に記載の配列。
【請求項１１】
前記メモリセルの各々についての前記絶縁材料の層が、
前記トレンチの側壁部分に沿い且つ前記制御ゲートの１つ及び前記チャンネル領域の第１部分の間に形成された第１部分と、
前記制御ゲートの１つの下で且つ前記浮遊ゲートの上に形成された第２部分と、を有する請求項１０に記載の配列。
【請求項１２】
前記チャンネル領域の第１部分の各々が、前記基板の表面に対して垂直な方向に延びている請求項１に記載の配列。
【請求項１３】
前記チャンネル領域の各々について、前記チャンネル領域第１部分は、前記チャンネル領域第２部分の方向とは垂直な方向に延びている請求項１２に記載の配列。
【請求項１４】
前記第２の領域が、前記基板内に埋め込まれた複数の導電線の１つの中に一体的に形成され、そして前記導電線の各々が前記第２方向に延びて且つ前記基板表面まで延びた上昇された部分を含む請求項１に記載の配列。
【請求項１５】
半導体メモリセルの配列を形成する方法において、
互いに平行に第１方向に延びた複数の第１領域を半導体基板上に形成し、該半導体基板は第１導電性タイプを有し、前記第１領域は第２導電性タイプを有し、
前記第１領域から離間されて前記第１領域と平行に延びた複数のトレンチを、前記半導体基板の表面内に形成し、
第２導電性タイプを有し互いに平行な複数の第２領域を前記基板内に形成し、前記第２領域の各々が第１方向に延び且つ前記トレンチの１つの下に形成され、前記トレンチの１つの側壁に沿って延びた第１部分及び前記第１領域の１つと前記トレンチの１つの間に前記基板の表面に沿って延びた第２部分を各々が有する複数のチャンネル領域を前記基板内に画定し、
各々が前記チャンネル領域の１つの少なくとも一部上に絶縁されて配置された電気伝導材料の複数の浮遊ゲートを形成し、
各々が前記トレンチの１つの中に配置された第１部分を有し電気伝導材料の複数の制御ゲートを形成し、
互いに平行で且つ第１方向に延びた導電材料の複数のブロックを形成する、
各ステップを含み、
前記導電性ブロックの各々が前記第１領域の１つの上に配置され、前記浮遊ゲートの各々が前記導電材料のブロックの１つから絶縁されて近くに横方向に配置されている、ことを特徴とする方法。
【請求項１６】
前記第１領域の各々が前記導電材料のブロックの１つに電気的に接続されている請求項１５に記載の方法。
【請求項１７】
前記導電材料のブロックから前記第１領域を電気的に絶縁する絶縁材料の層を、前記導電材料のブロックの１つと前記第１領域の各々の間に形成するステップをさらに含む請求項１５に記載の方法。
【請求項１８】
前記制御ゲートの形成が、
前記浮遊ゲートの１つから絶縁されて上に配置された前記制御ゲートの各々の第２部分を形成するステップを含む請求項１５に記載の方法。
【請求項１９】
互いに平行で且つ前記第１方向と垂直な第２方向に延びて離間された隔離領域を前記半導体基板上に形成するステップ、前記隔離領域の隣接した各対の間に能動領域があり、
前記隔離領域内にある前記トレンチの部分に絶縁材料を形成するステップ、をさらに含む請求項１８に記載の方法。
【請求項２０】
前記能動領域の各々について、前記制御ゲートの第２部分が互いに一体的に接続され且つ前記第１方向と垂直な第２方向に延びている請求項１８に記載の方法。
【請求項２１】
前記浮遊ゲートがスペーサーであり、前記浮遊ゲートの形成が、
導電材料の層を堆積し、
前記導電材料のスペーサーを除いて導電材料の前記層を食刻して取り去る、
各ステップを含む請求項１８に記載の方法。
【請求項２２】
前記浮遊ゲートの各々が、前記制御ゲートの１つの方向に延びた少なくとも２つの端を含む請求項２１に記載の方法。
【請求項２３】
前記浮遊ゲートの各々と前記制御ゲートの１つとの間に、それを通じて電荷のファウラー・ノルドハイム・トンネリングを許容する厚さを有する絶縁材料の層を形成するステップをさらに含む請求項１５に記載の方法。
【請求項２４】
前記トレンチの側壁部分に沿い且つ前記制御ゲートと前記浮遊ゲートとの間に延びた絶縁材料を形成するステップをさらに含む請求項１５に記載の方法。
【請求項２５】
前記絶縁材料の形成が、
前記トレンチの側壁部分に沿い且つ前記制御ゲートの第１部分と前記チャンネル領域の第１部分との間に延びた前記絶縁材料の第１部分を形成し、
前記制御ゲートの第２部分の下で且つ前記浮遊ゲート上に前記絶縁材料の第２の部分を形成する、各ステップを含む請求項２４に記載の方法。
【請求項２６】
前記チャンネル領域の第１部分の各々が、前記浮遊ゲートの１つに直接に向いた方向に延びている請求項１５に記載の方法。
【請求項２７】
前記浮遊ゲートの形成が、前記トレンチの形成前に電気伝導材料の層を形成し、そして前記電気伝導材料の層の部分により前記トレンチが形成される請求項１５に記載の方法。
【請求項２８】
前記チャンネル領域の第１部分の各々が、前記基板表面と垂直な方向に延びている請求項１５に記載の方法。
【請求項２９】
前記チャンネル領域の各々について、前記チャンネル領域の第１部分が前記チャンネル領域の第２部分の方向と垂直な方向に延びている請求項２８に記載の方法。
【請求項３０】
請求項１に記載の電気的プログラム及び消去可能メモリ装置の配列を動作させる方法であって、
正電圧を前記浮遊ゲートに結合し、
前記浮遊ゲート上に電子を注入するために、前記チャンネル領域の第１部分を通じて、前記第２の領域からの電子の流れを誘起する、
各ステップを含む方法。
【請求項３１】
チャンネル領域の第１部分が、前記浮遊ゲートに直接向いた方向に延びている請求項３０に記載の方法。
【請求項３２】
チャンネル領域の第１部分が、前記基板の表面と垂直な方向に延びている請求項３１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート・メモリセルの半導体メモリ配列を形成するためのセルフアライメント方法に関する。本発明はまた、前述のタイプの浮遊ゲート・メモリセルの半導体メモリ配列に関する。
【０００２】
【従来の技術】
その上に電荷を記憶するための浮遊ゲートを使用した不揮発性メモリセル及び半導体基板内に形成されたこのような不揮発性メモリセルのメモリ配列は、業界で良く知られている。典型的に、このような浮遊ゲート・メモリセルは、分割ゲート・タイプ又は積層ゲート・タイプである。
【０００３】
半導体浮遊ゲート・メモリセル配列を製造する際の問題の１つは、ソース、ドレイン、制御ゲート及び浮遊ゲートなどのさまざまなコンポーネントのアライメント（整列）である。半導体プロセシングの集積化の設計規則が小さくなり、最小のリソグラフイック特徴が小さくなるにつれて、正確なアライメントの必要性がより重要になる。さまざまな部分のアライメントはまた、半導体製品の製造の生産効率を決定する。
【０００４】
セルフアライメントは業界で良く知られている。セルフアライメントとは、１つ又は複数の材料を含む１つ又は複数のステップを、そのステップの処理において特徴が自動的に互いに整列するように処理する動作をいう。したがって、本発明は、浮遊ゲート・メモリセル形式の半導体メモリ配列の製造を達成するためにセルフアライメント技術を使用する。
【０００５】
また、１つのウェハ上のメモリセルの数を最大にするためにメモリセル配列の大きさを縮小する必要性が常にある。メモリセルを一対に形成して、各対が１つのソース領域を共有し、そして隣接したセル対が共通のドレイン領域を共有することにより、メモリセル配列の大きさを減少することが良く知られている。
【０００６】
【発明が解決しようとする課題】
しかし、典型的に配列の大きな領域が、ドレイン領域へのビット線接続のために取られる。しばしばビット線領域は、メモリセル対の間のコンタクト開口とワード線間隔へのコンタクトにより占められ、これらはリソグラフイ生成、コンタクト整列及びコンタクト整合性に強く依存する。さらに、顕著な空間がワード線トランジスタのために取られていて、その大きさはリソグラフイ生成とジャンクション・スケーリングとにより設定される。
【０００７】
大きさを顕著に小さくしたセルを有する不揮発性、浮遊ゲートタイプのメモリセル配列についての必要性がある。
【０００８】
【課題を解決するための手段】
本発明は、上記した問題を、縮小した大きさのメモリセルを形成する自己整列した方法を提供することにより、ビット接続、ワード線トランジスタ、及び形成されたメモリセル配列に必要なスペースを最小にすることで、解決する。
【０００９】
本発明の電気的にプログラム可能及び消去可能メモリ装置は、第１導電性タイプの半導体材料の基板を有し、基板上に形成された第１方向に伸びた互いに実質的に平行な隔離領域により分離され、隣接した隔離領域の各対の間に能動領域を有し、基板の表面内に形成されて隔離及び能動領域を横断して第１方向に実質的に垂直な第２方向へ伸びた互いに実質的に平行な複数のトレンチを有し、そして各能動領域内の複数のメモリセルを有する。各メモリセルは、基板内に形成された第２導電性タイプを有する基板内に形成された第１及び第２の離間された領域を有し、これらの間の基板内にチャンネル領域が形成され、第２の領域は１つのトレンチの下に形成され、チャンネル領域は１つのトレンチの側壁に実質的に沿って延びる第１部分及び基板の表面に沿って実質的に延びる第２部分を有し、電気伝導性の浮遊ゲートがチャンネル領域の少なくとも一部の上に絶縁されて配置されている。複数の電気伝導性の制御ゲートは、各々が１つの能動領域に沿って延び、各制御ゲートはトレンチ内に配置された第１部分を有する。
【００１０】
本発明の別の観点において、半導体メモリセルの配列を形成する方法が、第１導電性タイプを有する半導体基板中に互いに実質的に平行で第１方向に延びた複数の第２導電性タイプを有する第１領域を形成し、半導体基板の表面中に第１領域と離間して実質的に平行に延びた複数のトレンチを形成し、半導体基板内に第２導電性タイプを有し各々が１つのトレンチの下に形成されて第１方向に延びて互いに実質的に平行な複数の第２領域を形成し、ここで各々がトレンチの１つの側壁に実質的に沿って延びた第１部分及び１つのトレンチと１つの第１領域との間の基板表面に実質的に沿って延びた第２部分を有する複数のチャンネル領域が基板中で画定され、各々が１つのチャンネル領域の少なくとも１つの部分の上に絶縁されて配置された導電材料の複数の浮遊ゲートを形成し、そして、各々が１つのトレンチの中に配置された第１部分を有する導電材料の複数の制御ゲートを形成する、ステップを含む。
【００１１】
本発明の別の観点は、半導体基板内に形成された半導体メモリセルを動作する方法であり、メモリセルは、第１導電性タイプの半導体材料の基板と、基板表面上に絶縁されて配置された浮遊ゲートと、第２導電性タイプを有し基板内に形成された離間した第１及び第２領域とを有し、これらの間に非線形チャンネル領域を持ち、ここでチャンネル領域が第２領域から電子でもって浮遊ゲートにプログラミングするための経路を画定する。方法は、浮遊ゲートに正電圧を結合し、そして、浮遊ゲート上に電子を注入するためにチャンネル領域の第１部分を経由して第２領域から流れる電子を誘起する。
【００１２】
本発明の他の目的及び特徴は、添付図面及び以下の詳細な説明を参照することにより明らかとなる。
【００１３】
【発明の実施の形態】
本発明の方法が、図１Ａ−１Ｏに示されており、業界で良く知られている好ましくはＰタイプの半導体基板１０から開始される。以下に記載される層の厚さは、設計規則及びプロセス技術生成とに依存する。ここに記載されるものは、０．１３ミクロン・プロセスについてである。しかし、当業者には理解できるように、本発明は特定のプロセス技術生成又は以下に記載されるどんなプロセス・パラメータの特定の値に限定されない。図１Ａに示すように、約８０Ａの厚さを有する二酸化シリコンなど（以下、「酸化物」という。）の絶縁性材料１２の薄い層が、酸化又は堆積（例えば、化学蒸着又はＣＶＤ）などの周知の技術により基板１０上に形成される。ポリシリコンなど（以下、「ポリ」という。）の導電材料１４の層が、低圧ＣＶＤ又はＬＰＣＶＤなどの周知のプロセスにより、絶縁材料１２の層の上に約７００Ａの厚さでもって堆積される。ポリ層１４は、イオン注入でドープされてもよい。窒化シリコンなど（以下、「窒化物」という。）の絶縁材料１８の別の層が、好ましくはＣＶＤにより、ポリ層１４上に約３０００Ａの厚さで堆積される。
【００１４】
酸化物層１２、ポリ層１４、及び窒化物層１８が形成されると、通常のホト・リトラグラフイ・スキームが、構造内に半分窪んだトレンチ２０を形成するために、以下のように使用される。適当なホトレジスタント材料１９が窒化物層１８上に塗布され、そして選択された平行ストライプ領域（その下に第１のトレンチ２０が形成される）からホトレジスタント材料１９を選択的に除去するためにマスキング・ステップが実行される。ホトレジスト材料１９が除去された所の露出されたシリコン窒化物１８が、標準の窒化物食刻プロセス（例えば、異方性窒化物食刻）を使用して、窒化物２２のブロック及びそれらの間にトレンチ２０を残して、除去される。選択的なポリ食刻が、ポリ層１４の上部分に窪みを形成して、そしてポリ層１４が窒化物ブロック２２と合う所で傾斜領域２４を生成するために続く。第１のトレンチ２０の幅Ｗは、使用されたプロセスの最小のリトグラフイック特徴と同じ程度に小さくできる。ホトレジスト１９が除去されなかった所は、下の窒化物層１８、ポリ層１４及び酸化物層１２が維持される。結果として得られた構造が図１Ｂに示される。
【００１５】
この構造は残余のホトレジスト１９を除去するためにさらに処理される。そして、熱酸化プロセスが、ポリ層１４を酸化して、図１Ｃに示すように、ポリ層１４の露出された部分の上にレンズ形状の酸化物層２６を形成するために使用される。レンズ形状は、下のポリ層１４の傾斜部分２４及びポリ−窒化物境界の酸化を阻止する窒化物領域２２により発生する。
【００１６】
窒化物２８の薄い層（〜４００Ａ）が、構造上に形成されて（例えば、通常の化学蒸着（ＣＶＤ）を使用して）、レンズ形状酸化物層２６を保護するために使用される。そして、絶縁スペーサー３２が、第１トレンチ２０の側壁表面に沿って形成される。スペーサーの形成は業界において良く知られていて、構造の輪郭の上に材料を堆積して、その後に異方性食刻プロセスが続き、これにより、構造の水平な表面から材料が除去されるが、一方、構造の垂直方向に向いた表面上の材料の大部分が残る。スペーサー３２は、窒化物層２８に対して良い食刻選択性を持つどんな誘電体材料から形成できる。図１Ｃに示される構造において、絶縁スペーサー３２は、図１Ｄに示すように、全体構造上に酸化物（〜２５００Ａ）の厚い層３０を堆積することにより、酸化物から形成される。周知の反応性イオン食刻（ＲＩＥ）などの異方性食刻プロセスが、図１Ｅに示すように、スペーサー３２を除いて、堆積された酸化物層３０を除去するのに使用される。この食刻プロセスは、食刻ストップとして窒化物層２８を使用する。
【００１７】
第１のトレンチ２０のより低くてより狭い部分２１が、スペーサー３２間で残されて露出された材料の層に対して、一連の異方性食刻ステップを行なうことにより形成される。露出された窒化物層２８の部分を除去する薄い窒化物食刻ステップで開始される。この窒化物食刻は、食刻ストップとして酸化物層２６を使用し、そして窒化物ブロック２２の頂上の窒化物層２８の露出された部分も取除く。そして、酸化物食刻がポリ層１４を食刻ストップとして使用して、酸化物層２６の露出された部分を除去するために使用される。この食刻ステップ中、露出されたスペーサー酸化物３２のいくらかが除去されるかもしれない。そして、ポリ食刻ステップが、第１のトレンチ２０の各々の底に酸化物層１２を露出するために、ポリ層１４の露出された部分を除去するために使用される。そして、適当なイオン注入が構造の全表面をわたって行なわれる。イオンが第１トレンチ２０の各々内の露出された酸化物層１２の部分を通過するのに十分なエネルギーを持つ所では、それらは基板１０内に第１領域（ソース線領域）３４を形成する。他の全ての領域においては、イオンは下の構造により吸収されて、それらは何の効果も生じない。注入されたソース領域３４は、平行な線に形成されて、第１のトレンチ２０の下側部分２１に対してセルフアライメントされる。マスク（図示しない）は、注入領域３４を阻止し、そして隣接するソース領域３４が互いに短絡するのを防止するために配列の端に沿って使用される。図１Ｆに結果として得られる構造が示されている。
【００１８】
厚い酸化物層３６が構造上に堆積され、その後に、食刻ストップとして使用される窒化物ブロック２２の頂上まで厚い酸化物層３６を食刻する平面化酸化物食刻プロセス（例えば、化学機械的研摩又はＣＭＰ食刻）が続く。酸化物層３６はさらに、窒化物ブロック２２の頂上の下へ異方性食刻され（例えば、ＲＩＥにより）、図１Ｇに示されるような構造を結果として得る。
【００１９】
下に酸化物層１２まだ延びた平行な第２のトレンチ３８が、最初に、窒化物ブロック２２及び窒化物層２８の露出された部分を除去するために窒化物食刻プロセスを実行し、その後にポリ層１４の露出された部分を除去するポリ食刻ステップが続くことにより形成される。図１Ｈに、結果として得られた構造が示される。
【００２０】
第２のトレンチ３８の底の酸化物層１２の露出した部分及び酸化物層２６は、異方性食刻プロセスにより除去されて、基板１０の部分を露出したまま残す。シリコン食刻プロセスが、ポリ層１４の露出した部分を除去するため、そして、第２のトレンチ３８を基板１０まで延ばすために（好ましくは、約０．２μｍの深さまで）使用される。適当なイオン注入が再び基板の全表面にわたって行なわれる。イオン注入は、第２のトレンチ３８の下の基板１０内に第２領域４０（埋め込まれたビット線領域）を形成する。第２のトレンチ３８の外は、イオンが誘電体酸化物層３６により阻止される。このため効果を有しない、図１Ｉに結果として得られた構造が示される。
【００２１】
酸化物食刻（好ましくは、食刻ストップとして窒化物層２８を使用した乾式酸化物食刻）が、第１のトレンチ２０の下側部分２１内に配置された部分を除いて、酸化物層３６を除去するために使用される。薄い窒化物食刻が続き、窒化物層２８を除去する（そして酸化物層２６を食刻ストップとして使用する）。そして、酸化物４２の薄い層が、例えば、ＨＴＯ酸化物堆積プロセスを使用して、第２のトレンチ３８の内部を含めて全体の構造上に形成される。結果として得られた構造が図１Ｊに示される。
【００２２】
厚いポリ層４４が（例えば、〜０．１８μｍ）、第２トレンチ層３８を充填することも含めて、構造上に堆積される。ポリ層４４は、イオン注入又はインサイト（ｉｎ−ｓｉｔｕ）プロセスによりドープできる。金属化シリコン（ポリサイド）の選択的層（図示しない）を、構造上にタングステン、コバルト、チタン、ニッケル、白金、又はモリブデンなどの金属を堆積し、そして、構造をアニールして、ポリサイドの導電層を形成するために、熱い金属が流れてポリ層４４の上部分内に浸透することにより、ポリ層４４上に形成できる。結果として得られた構造が、図１Ｋに示されている。後に説明するように、酸化物層４２及び可能ならば酸化物層２６の一部は、それを通るファウラー・ノルドハイム・トンネルを可能にする厚さを有する絶縁層を形成する。
【００２３】
ここまでは、図１Ｋに示される構造は、第１方向に伸びるトレンチ３８を持つものを１つのマスキング・ステップにより形成された。第２トレンチ３８の第１方向に対して垂直で且つ横断して延びる平行な能動及び非能動領域が、次ぎの方法で形成される。ホト・レジスタント材料が図１Ｋに示される構造に塗布されて、図１Ｌに示すように、平行ストライプ領域４６からホト・レジスタント材料を選択的に除去するためにマスキング・ステップが実行される。このマスキング・ステップは、互い違いに平行な能動（ワード線）領域４８（ここに能動メモリセルが形成される）及び非能動領域４６（ここに能動メモリセルは形成されない）を画定する。そして、能動領域４８（ホト・レジスタント材料により保護されている）に影響を与えない、一連の食刻プロセスが実行される。最初に、酸化物層４２を食刻ストップとして使用して、非能動領域４６内の第２のトレンチ３８の外側の露出したポリ層４４を除去するために、（乾式）ポリ食刻が実行される。そして、ポリ層１４を食刻ストップとして使用して、ポリ層１４上に配置された酸化物層４２及び２６を除去するために、酸化物食刻が実行される。ポリ層１４及び第２のトレンチ３８の内側の残余のポリ層４４を除去する、ポリ食刻が続く。そして、能動領域４８内のホト・レジスタント材料が除去される。図１Ｋに示される構造から能動領域４８は変化しないが、非能動領域４６内の結果として得られた構造が図１Ｍに示される。
【００２４】
酸化物５０の薄い層が、構造上に形成されて（例えば、熱的成長、ＨＴＯ、又は、ＣＶＤ堆積）、その後に、非能動領域４６内の第２のトレンチ３８を充填する酸化物５２の厚い層が構造上に堆積される。そして、酸化物層５２を平坦にするために平面化酸化物食刻（例えば、ＣＭＰ）が使用される。能動領域４８内のポリ層４４を完全に露出するために酸化物食刻が続く。能動領域４８内に結果として得られた構造が、図１Ｎに示されており（図１Ｋからは変化していない）、非能動領域４６内の構造が図１Ｏに示されている。
【００２５】
図２Ａは、互い違いの能動領域４８及び非能動領域４６と、基板内に形成された互い違いのソース線領域３４及び第２（ビット線）トレンチ３８とを含んだ、結果として得られるメモリセル配列の上面図を示す。ビット線領域４０は、第２（ビット線）トレンチ３８の下に形成される。
【００２６】
図２Ａ及び２Ｂに示されるように、配列の端において、ビット線ストラップ注入領域５４が、第２（埋め込まれたビット線）領域４０がシリコン基板１０の表面まで上昇する所に形成される。第２領域４０の上昇する部分を形成するためにいくつかの方法が存在する。マスクが、第２領域４０の埋め込み及び表面部分の間のギャップを除いた構造を覆うために使用される。注入ステップが実行され、ここで、注入領域が第２領域４０の表面及び埋め込み部分を連結するように注入エネルギーが選択されている。代替的に、第２領域４０の基板表面まで上昇する部分をまた生成する、大角度注入がトレンチ３８の底に第２領域４０を形成するために使用できる。
【００２７】
第２（埋め込まれたビット線）領域４０の上昇する部分と電気的に接続するために、基板１０上に接点５６（好ましくは、金属）が形成される。接点５６は、好ましくは、構造全体の上に、ＢＰＳＧ５８などのパッシベーションを堆積することにより形成される。マスキング・ステップが、第２（埋め込みビット線）領域４０の上昇された部分上の食刻領域を画定するために実行される。ＢＰＳＧ５８は、接点開口を生成するためにマスクされた領域を選択的に食刻して、そして、金属堆積及び食刻バックの平坦化により、導電金属５６で充填する。ビット線接続６０が、接点５６と接続するために、ＢＰＳＧ５８上を金属マスキングにより加えられる。金属接点６２がまた、ソース線領域３４と接続するために１つ又は複数の非能動領域４６内に同様に形成され、ソース領域３４上に配置された酸化物層１２、３６、５０及び５２の部分を除去するための酸化物食刻を含む。ストラップ注入領域が、メモリ配列の端、及び／又は、メモリセル配列中の１つ又は複数の中間位置に形成できることに注意する。
【００２８】
図３は、上述のプロセスにより形成されたメモリセル配列の図式的な回路図である。行と列に配列された複数のメモリセル６４が存在する。ワード線（ＷＬ１、ＷＬ２、ＷＬ３、…ＷＬｎ＋１）の行は、能動領域４８の行長さに沿って延びた（ＷＬ）ポリ層４４のストライプに対応する。ビット線（ＢＬ１＜ＢＬ２…）とソース線（ＳＬ１、ＳＬ２…）の互い違いの列は、能動領域４８の行を横断して基板内に形成された、埋め込みビット線領域４０及びソース線領域３４にそれぞれ対応する。
【００２９】
図４は、能動領域４８内に形成されたメモリセル６４の最終構造を示す。第１及び第２領域３４／４０が各セルに対のソース及びドレインを形成する（当業者には理解されるように動作中にソース及びドレインは入れ換えることができるが）。ポリ層１４は浮遊ゲートを構成し、そして、第２のトレンチ３８内に配置されてそして浮遊ゲート１４上のポリ層４４の部分は各メモリセルについての制御ゲートを構成する。各セルについてのチャンネル領域６６が、ソース及びドレイン３４／４０の中間の基板の表面部分である。各メモリセルについてのチャンネル領域６６は、直角に一緒に連結された２つの部分、第２のトレンチ３８の垂直な壁に沿って延びた垂直部分６８及び第２のトレンチ３８とソース領域３４の間に延びた水平部分７０、を持つ。浮遊ゲート１４は、ソース領域３４の一部及びチャンネル領域６６の水平部分７０から絶縁されてその上に配置される。浮遊ゲート１４の各々は、第２のトレンチ３８の端上の制御ゲート４４内に形成されたノッチ７４方向に向いた鋭い端７２を有する。図４に示されるように、本発明のプロセスは、互いにミラーのメモリセルの一対を形成し、共通ビット線領域４０を共有する第２のトレンチ３８の各側にメモリセルが形成される。同様にして、各ソース線領域３４は、メモリセルの異なるミラー組からの隣接するメモリセル間に共有される。メモリセルの行全体は、その行の全てのメモリセルに対して制御ゲートとして動作する単一のポリ層４４を共有する。
【００３０】
メモリセルの動作
図４及び図５を参照して、メモリセルの動作を以下に説明する。こようなメモリセルの動作の理論及び動作は、浮遊ゲート及び制御ゲート、浮遊ゲートから制御ゲート・トンネリング、及びこれらにより形成されたメモリセルの配列を有する不揮発性メモリセルの動作の理論及び操作に関して、米国特許第５，５７２，０５４号にも記載されている。
【００３１】
ある能動領域４８内の選択されたメモリセル６４を最初に消去するために、接地電位がそのソース３４とドレイン４０の両方へ印加される。＋１２Ｖ程度の高正電圧が、制御ゲート４４に印加される。浮遊ゲート１４上の電子がファウラー・ノルデハイム・トンネリング機構を介して誘起されて、酸化物層４２を経て制御ゲート４４へトンネルして、浮遊ゲート１４を正に荷電した状態にする。トンネリングは、各浮遊ゲート１４上に形成された鋭い端７２により増強される。制御ゲート４４は、能動領域４８の長さに沿って走っているため、選択された能動領域４８内のメモリセル６４の全ての行は「消去」されることに注意する。
【００３２】
選択されたメモリセル６４がプログラムされることを望まれる時、そのドレイン領域４０に小さな電圧（例えば、０．５ないし１．０Ｖ）が印加される。制御ゲート４４により定義されたＭＯＳ構造のしきい値電圧近辺の正の電圧レベル（約＋１．８ボルト程度）が、その制御ゲート４４へ印加される。そのソース領域３４に、９又は１０ボルト程度の正の高電圧が印加される。ドレイン領域４０により生成された電子が、チャンネル領域６６の弱く反転された垂直部分６８を通じてドレイン領域４０からソース領域３４へ流れる。電子がチャンネル領域６６の水平部分７０に到達する時、それらは浮遊ゲート１４の近い端が高電位であることを知る（何故ならば、浮遊ゲート１４は制御ゲート４４よりも正に荷電されたソース領域３４とより強く容量的に結合するからである）。電子は、加速されそして加熱されて、それらの大部分は絶縁層１２を通じて浮遊ゲート１４へ注入される。接地電位及びＶｄｄ（装置の電源供給電圧に依存して約１．５ないし３．３ボルト）が、選択されたメモリセル６４を含まないメモリセル列についてのソース線３４及びビット線４０のそれぞれに印加され、同様に、選択されたメモリセル６４を含まないメモリセル行についての制御ゲート４４にも印加される。このように、選択された行及び列内のメモリセル６４のみが、プログラムされる。
【００３３】
浮遊ゲート１４上への電子の注入は、浮遊ゲート１４の近い端上の電荷の減少がもはやホット電子を発生するために水平なチャンネル領域部分７０に沿って高い表面電位を維持できなくなるまで、続く。このポイントで、浮遊ゲート１４内の電子又は負の電荷は、ドレイン領域４０から浮遊ゲート１４上の電子の流れを減少させる。
【００３４】
最後に、選択されたメモリセル６４の読出すために、接地電位がそのソース領域３４に印加される。約＋１ボルトの読出し電圧がそのドレイン領域４０に印加され、そして、約１．５ないし３．３ボルト（装置の電源供給電圧に依存して約１．５ないし３．３ボルト）がその制御ゲート４４に印加される。もし、浮遊ゲート１４が正に荷電されていると（すなわち、浮遊ゲートが電子を放電している）、チャンネル領域６６の水平部分７０（浮遊ゲート１４の直ぐ下側）はオンになる。制御ゲート４４が、読出し電位に上昇される時、チャンネル領域６６の垂直部分６８（制御ゲート４４の直ぐ下側）はまたオンになる。このようにして、チャンネル領域６６の全体がオンになり、電流がソース領域３４からドレイン領域４０へと流れる。これが、「１」状態である。
【００３５】
一方、もし、浮遊ゲート１４が負に荷電されていると、チャンネル領域６６の水平部分７０（浮遊ゲート１４の直ぐ下側）は、弱くオンされるか又は完全に遮断されるかのいずれかである。制御ゲート４４及びドレイン領域４０が読出し電位に上昇される時でも、チャンネル領域６６の水平部分７０を通じてほとんど又は全く電流が流れない。この場合、「１」状態のそれと比較して電流は大変小さいか又は全く電流が流れない。このようにして、メモリセル６４は、「０」状態にプログラムされていると検知される。選択されたメモリセル６４のみが読み出されるように、接地電位が、選択されていない列及び行についてのソース線３４、ビット線４０、及び制御ゲート４４に印加されている。
【００３６】
メモリセル配列は、当業者には良く知られている、通常の行アドレス・デコーディング回路、列アドレス・デコーディング回路、検知増幅器回路、出力バッファ回路及び入力バッファ回路を含む。
【００３７】
本発明は、減少された大きさと優れたプログラム効率を有するメモリセル配列を提供する。ビット線領域４０が基板１０内に埋め込まれていて、そしてビット線領域４０が第２のトレンチにセルフアライメントされており、スペースがリソグラフイ生成、コンタクト・アライメント及びコンタクト整合性により浪費されないため、メモリセルの大きさは、最大、約５０％まで減少される。それぞれ、０．１８μｍ及び０．１３μｍ技術を使用した本発明により、約０．２１μｍ及び０．１４μｍのセルの面積が達成できる。プログラム効率は、チャンネル領域６６の垂直部分６８が浮遊ゲート１４を「向く」ことにより大幅に増強される。従来のプログラミング・スキームにおいては、チャンネル領域内の電子が浮遊ゲートと平行な経路中を流れ、ここでは相対的に小さい数の電子が加熱されて浮遊ゲート上に注入される。推定されるプログラム効率（電子の総数に比較した注入された電子数）は、約１／１０００と推定される。しかし、チャンネル領域の第１部分が浮遊ゲートに直接「向けられた」電子経路を確定するため、本発明のプログラム効率は１／１により近いと推定され、ここではほとんど全ての電子が浮遊ゲート上に注入される。
【００３８】
本発明によると、トレンチ３８の側壁に形成された制御ゲート領域が、セルの大きさに影響を与えることなく、伝導性能及びパンチスルー免疫について別々に最適化できる。これに加えて、ソース領域３４と埋め込みビット線領域４０の間のパンチスルー抑制は、メモリセル伝導特性に影響を与えない他のサブ表面注入と一緒に、第１導電性タイプ（例えば、Ｎタイプ）とは異なる第２の導電性タイプ（例えば、Ｐタイプ）を有するウェル内に第１導電性タイプを持つソース領域を埋め込むことにより最適化できる。さらに、垂直及び水平方向に分離されたソース領域３４及びビット線領域４０を有することで、セルの大きさに影響を与えることなく、信頼性のパラメータをより容易に最適化できる。
【００３９】
第１の代替的な実施の形態
図６Ａ乃至図６Ｋは、図４に示されたものに類似したメモリセル構造を形成するための代替的な方法である。この代替的な方法は、薄い窒化物２８の層の形成を除いて、図１Ｃの構成と同じ構成から出発する。代わりに、図６Ａに示すように、酸化物の厚い層３０の堆積が、窒化物ブロック２２及び酸化物層２６（〜２５００Ａ）上に直接に実行される。異方性食刻プロセス（例えば、ＲＩＥ）が、図６Ｂに示すように、スペーサー３２を除いて、堆積された酸化物層３０を除去するために使用される。この食刻プロセスは、ポリ層１４を食刻ストップとして使用し、このため、第１のトレンチ２０の中央の底の酸化物層２６の一部も除去される。
【００４０】
第１のトレンチ２０のより狭くてより低い部分２０が、第１のトレンチ２０の各々の底に酸化物層１２を露出するためにスペーサー３２間のポリ層１４の露出された部分を除去するのに使用されるポリ食刻ストップにより形成される。そして、適当なイオン注入が、構造の全表面にわたって行なわれる。イオンが第１のトレンチ２０の各々の酸化物層１２の露出された部分を通過するのに十分なエネルギーを持つ所では、基板１０内に第１領域（ソース線領域）３４を形成する。その他の全ての領域においては、イオンは下部の構造に吸収され、なにも効果を有しない。注入されたソース領域３４は、第１のトレンチ２０の下側部分２１にセルフアライメントされた平行線内に形成される。領域３４の注入を阻止して隣接するソース領域３４が互いに短絡することを防止するために、配列の端に沿ってマスク（図示しない）を使用すべきである。図６Ｃに結果として得られる構造が示されている。
【００４１】
構造上に厚い酸化物層３６が堆積されて、その後に、食刻ストップとして使用される窒化物ブロックの頂上まで厚い酸化物層３６を食刻する平坦化酸化物食刻プロセス（例えば、化学的機械的研摩又はＣＭＰ食刻）が続く。酸化物層３６は、さらに窒化物ブロック２２の頂上の下まで食刻されて、図６Ｄに示される構造を生ずる。
【００４２】
窒化物食刻プロセスが、窒化物ブロック２２を除去して、ポリ層１４の下まで伸びる第２のトレンチ３８を形成するために使用される。そして、窒化物スペーサー７６が、図６Ｅに示すように、構造上に窒化物の層（〜２００−４００Ａ）を堆積し、その後に続く窒化物スペーサー７６を除いて堆積された窒化物を除去する窒化物食刻により、第２のトレンチ３８の側壁上に形成される。そして、ポリ食刻ステップが、スペーサー７６間に露出されて、第２のトレンチ３８の下を酸化物層１２まで延びるポリ層１４の部分を除去するために使用される。結果として得られた構造が、図６Ｆに示される。
【００４３】
第２のトレンチ３８の底の酸化物層１２の露出された部分が、酸化物食刻プロセスにより除去され、スペーサー７６間の基板１０の部分を露出する。シリコン食刻プロセスが、第２のトレンチ３８を基板１０内に、好ましくは、０．２μｍの深さに、延ばすために使用される。適当なイオン注入が、基板の構造全体を横断して実行される。イオン注入が、第２のトレンチ３８の下側の基板１０内に第２領域４０（埋め込まれたビット線領域）を形成する。第２のトレンチ３８の外側では、イオンは誘電体酸化物層３６により阻止されて、効果を生じない。結果として得られた構造が図６Ｇに示されている。
【００４４】
窒化物食刻が窒化物スペーサー７６を除去するために使用され、酸化物層２６の端を露出させる。そして、制御された酸化物食刻が酸化物層２６の露出された端を除去するために使用され、図６Ｈに示すように、浮遊ゲート１４の鋭い端７２を露出する。そして、例えば、ＨＴＯ酸化物堆積プロセスを使用して、第２のトレンチ３８の内側および浮遊ゲートの鋭い端７２を含む構造全体上に、酸化物４２の薄い層が、形成される。厚いポリ層４４（〜０．１８μｍ）が、第２のトレンチ３８を充填することを含めて、酸化物層４２上に堆積される。ポリ層４４は、イオン注入又はイン・サイト・プロセスによりドープできる。金属化シリコン（ポリサイド）のオプショナル層（図示しない）が、構造上にタングステン、コバルト、チタニウム、ニッケル、白金、又は、モリブデンなどの金属を堆積し、そして、ポリサイドの導電層を形成するために構造をアニールして熱い金属が流れてポリ層４４の頂上部分に浸透することを可能にすることによりポリ層４４の上に形成される。図６Ｉに結果として得られた構造が示されている。
【００４５】
ホト・レジスタント材料が構造に塗布されて、ホト・レジスタント材料を平行ストライプ領域４６（図１Ｌ参照）から選択的に除去するためにマスキング・ステップが実行される。このマスキング・ステップが、交互の平行な能動（ワード線）領域４８（この中に能動メモリセルが形成される）及び非能動領域４６（この中に能動メモリセルが形成されない）を画定する。そして、能動領域４８（これらはホト・レジスタント材料により保護されている）に影響を与えない、一連の食刻プロセスが実行される。最初に、（乾式）ポリ食刻が、酸化物層４２を食刻ストップとして使用して、非能動領域４６内の第２トレンチ３８の外側に露出されたポリ層４４を除去するために実行される。そして、酸化物食刻が、ポリ層１４を食刻ストップとして使用して、酸化物層４２、３６及び２６の露出された領域を除去するために実行される。ポリ層１４及び第２のトレンチ３８の内側の残存するポリ層４４を除去する、ポリ食刻が続く。そして、能動領域４８内のホト・レジスタント材料が除去される。能動領域４８は、図６Ｉに示される構造から変化しないが、非能動領域４６内の結果として得られた構造は、図１Ｍに示されるものと同じである。
【００４６】
薄い酸化物層５０が構造上に形成され（例えば、熱的成長、ＨＴＯ、又はＣＶＤ堆積）、その後に、構造上に酸化物５２の厚い層の堆積が続き、非能動領域４６内の第２のトレンチ３８を充填する。そして、平坦化酸化物食刻（例えば、ＣＭＰ）が酸化物層５２を平らにするために使用される。酸化物食刻が続いて、能動領域４８内のポリ層４４を完全に露出する。能動領域４８内の結果として得られる構造が図６Ｊに示され（図６Ｉから変化がない）、そして、図６Ｋに非能動領域４６内の構造が示されている。
【００４７】
この第１の代替的な実施の形態は、浮遊ゲート１４及び制御ゲート４４の水平部分との間にこれらの結合キャパシタンスを抑制する追加の厚い酸化物層３６を提供するという利点を有する。この減少された結合キャパシタンスは、消去操作及びプログラム操作の両方を増強する。この実施の形態はまた、制御ゲート上に選択的なオーバーハング部分７８を形成し、浮遊ゲート１４の鋭い端７２がよりオーバーハングすると、消去操作中により良いトンネリングができる。
【００４８】
第２の代替的な実施の形態
図７Ａ乃至図７Ｄは、図４に示されたものと類似したメモリセル構造を形成するための第２の代替的な方法を示す。この代替的なプロセスは、第２窒化物スペーサー８０が、厚い窒化物の層（〜４００−６００Ａ）の堆積、その後の乾式窒化物食刻により、第２トレンチ３８の内側に形成されることを除いて、図６Ｆに示されるものと同じ構造から開始する。結果として得られた構造が図７Ａに示されている。
【００４９】
第２のトレンチ３８の底の酸化物層１２の露出された部分が、酸化物食刻プロセスにより除去されて、スペーサー８０間の基板１０の部分を露出する。シリコン食刻プロセスが、好ましくは、０．２μｍの深さまで第２のトレンチ３８を基板１０内に伸ばすために使用される。適当なイオン注入が構造の全体表面を横断して実行される。イオン注入は、第２のトレンチ３８の下の基板１０内に第２の領域４０（埋め込まれたビット線領域）を形成する。第２のトレンチ３８の外側は、イオンが誘電体酸化物層３６により阻止されて、効果を有しない。図７Ｂに結果として得られた構造が示される。
【００５０】
窒化物食刻が、窒化物スペーサー７６及び８０を除去するのに使用されて、酸化物層２６の端を露出する。そして、制御された酸化物食刻が、酸化物層２６の露出された端を除去するのに使用され、図７Ｃに示すように、浮遊ゲート１４の鋭い端７２を露出する。この酸化物食刻はまた、窒化物スペーサー８０の下にあった酸化物層１２の露出された部分を除去する。
【００５１】
そして、酸化物４２の薄い層が、例えば、ＨＴＯ酸化物堆積プロセスを使用して、第２のトレンチ３８の内側及び浮遊ゲートの鋭い端７２上を含めて、構造全体上に形成される。そして、厚いポリ層４４（〜０．１８μｍ）が、第２トレンチ３８を充填することを含めて、酸化物層４２上に堆積される。ポリ層４４は、イオン注入又はイン・サイト方法によりドープできる。
【００５２】
金属化シリコン（ポリサイド）のオプショナル層（図示しない）が、構造上にタングステン、コバルト、チタニウム、ニッケル、白金、又は、モリブデンなどの金属を堆積し、そして、ポリサイドの導電層を形成するために構造をアニールして熱い金属が流れてポリ層４４の頂上部分に浸透を可能にすることによりポリ層４４の上に形成される。図７Ｄに結果として得られた構造が示されている。そして、図６Ｊ及び図６Ｋに関して説明された残りのステップを使用して、構造の処理が完了する。
【００５３】
この第２の代替的な実施の形態は、基板内の第２のトレンチ３８の端と浮遊ゲート１４の端との間のオフセットΔを提供する利点をさらに有する。このオフセットΔは、制御ゲート４４の一部がチャンネル領域６６の水平部分７０の第１部分と重なり、浮遊ゲートがチャンネル領域の第２部分の残りの（第２）部分と重なることを発生する。このように、この実施の形態によると、垂直部分６８は、浮遊ゲートに「向かない」。むしろ、この実施の形態は埋め込まれたビット線領域４０を従来の熱い電子プログラミングと橋渡して、ここでチャンネル領域内の電子が熱い電子注入のため浮遊ゲートに対して平行に流れる。さらに、この実施の形態は、低電圧読出し操作中、又は、メモリセルがプログラム操作中に選択されない時、電子が浮遊ゲートに「向けられない」ず、このために浮遊ゲートに偶然に注入される可能性がより少ないため、セル操作中のプログラム撹乱に対してより大きな免疫を有する。
【００５４】
第３の代替的な実施の形態
図８Ａ乃至図８Ｎは、本発明のメモリセル構造を形成するための第３の代替的な方法を示す図。この方法は、基板１０上に絶縁材料８４（窒化物）の層を形成することにより開始される。ホト・レジスタント材料を塗布し、そして選択された平行なストライプ領域からホト・レジスタント材料を除去するマスキング・ステップを実行することにより、複数の平行なトレンチ８６が、窒化物層８４内に形成される。異方性窒化物食刻が、ストライプ領域内の窒化物層８４の露出された部分を除去して、図８Ａに示すように、基板１０の下に伸びたトレンチ８６を残すために使用される。そして、適当なイオン注入が、トレンチ８６とセルフ・アライメントした平行な線で形成された第１領域（ソース領域）３４を基板内に形成するために、構造の表面を横断して行なわれる。図８Ａに結果として得られた構造が示されていて、窒化物８４のブロックの間にトレンチ８６が画定されている。
【００５５】
そして、図８Ｂに示されるように、ポリシリコン８８の層が構造上に堆積されて、トレンチ８６を充填する。平坦化ポリ食刻プロセス（例えば、ＣＭＰ）が使用されて、食刻ストップとして使用される窒化物ブロック８４の頂上も一緒にポリ層８８を食刻する。図８Ｃに結果として得られた構造が示されている。ここで、ポリシリコンのブロック８８は窒化物のブロック８４により分離されている。
【００５６】
そして、構造は酸化プロセスを受けて、図８Ｄに示すように、ポリ・ブロック８８の露出された頂上表面上に酸化物９０の層を形成する。そして、窒化物食刻プロセスが、窒化物ブロック８４を除去するために使用され、ポリ・ブロック間に定義されて基板１０へ下に伸びる第２のトレンチ９２を残す。線状の酸化プロセスが続き（例えば、ＨＴＯ酸化物堆積）、第２のトレンチ９２の内側を含めて、構造上に酸化物９４の薄い層を形成する。図８Ｅには結果として得られた構造が示される。
【００５７】
材料（例えば、窒化物）９６の厚い層が、構造上に堆積されて（図８Ｆ参照）、その後に、第２のトレンチ９２の側壁に対して堆積された窒化物スペーサー９８を除いて窒化物９６を除去する異方性窒化物食刻プロセスが続く（図８Ｇ参照）。そして、酸化物食刻が第２のトレンチ９２の底の酸化物層９４の露出された部分を除去して、基板１０の部分を露出するために実行される。図８Ｈに結果として得られる構造が示されている。代わりに、酸化物が絶縁材料９６として使用でき、この場合、スペーサー形成後の酸化物食刻プロセスは必要でない。
【００５８】
シリコン食刻プロセスが、窒化物スペーサー９８の間及び第２のトレンチ９２の底に露出されたままの基板１０の部分を除去するために使用される。この食刻プロセスは、第２のトレンチ９２を基板１０内に下に延ばし（好ましくは、１つの特徴サイズの深さまで下に、すなわち、０．１５ｕｍ技術においては、トレンチ９２は約０．１５ｕｍ深さである）、ここで、基板１０中の第２のトレンチ９２の下側部分９２ａは基板１０上の第２のトレンチ９２の上側部分９２ｂ内の窒化物スペーサー９８の分離に対応した幅を有する。適当なイオン注入がもう一度、基板の全体構造を横断して行われる。イオン注入は第２のトレンチ９２の下の基板１０内に第２の領域４０（埋め込まれたビット線領域）を形成する。図８Ｉに、結果として得られた構造が示される。
【００５９】
窒化物スペーサー９８を除去するために窒化物食刻が使用される。オプシュナルな酸化物食刻と酸化プロセスが、酸化物層９４を除去して、基板１０及びポリ・ブロック８８の露出された部分上にそれを異なるが所望の厚さで再成形するために使用できる。図８Ｊに示すように、厚いポリ層１００が構造上に堆積されて第２のトレンチ９２を充填する。ポリ層１００は、イオン注入又はイン・サイト・プロセスによりドープできる。図８Ｋに示すように、第２のトレンチの上側部分９２ｂ内のポリ・スペーサー１０２を除いて、ポリ層１００を除去するポリ食刻が続く。第２のトレンチ９２の底にはいくらかの残余のポリシリコン１０４が残るかもしれないが、メモリセルの形成又は動作については建設的な目的を果たさない。
【００６０】
酸化プロセスが、ポリ・スペーサー１０２の露出された表面上に酸化物層１０６を形成するために使用される。後述するように、酸化物層１０６は、それを通じてファウラー・ノルドハイム・トンネリングを許容する厚さを有する。この酸化プロセスは、酸化物内のどんな残余のポリシリコン１０４もまたカプセル化する。ポリ・スペーサー１０２（メモリセルの浮遊ゲートを形成する）との結合比に依存して、オプショナルな酸化物食刻ステップがトレンチ９２内及びポリ・ブロック８８上の酸化物層９４及び９０を除去するために酸化物層１０６の形成に先立つて行なうことができ、酸化物層１０６を形成するために使用された酸化プロセスはまたトレンチ９２内及びポリ・ブロック８８上に酸化物層を形成する。そして、厚いポリ層１０８が、構造上に堆積されて、第２のトレンチ９２を充填して、ポリ・スペーサー１０２及びポリ・ブロック８８上に延びる（そして、それらから絶縁される）。図８Ｌに、結果として得られた構造が示されている。
【００６１】
これまで、図８Ｌに示される第１方向へ延びた第２のトレンチ９２を持つ構造が１つのマスキング・ステップで形成された。第２のトレンチ９２の第１方向と直交して横断して延びた平行な能動及び非能動ストライプ領域が、図１Ｋに関して上述された同じ方法で形成される（すなわち、交互に平行な能動（ワード線）領域４８及び非能動領域４６を画定するマスキング・ステップ、非能動領域４６からポリ層１０８、酸化物層９０／９４、及びポリ・スペーサー１０２を除去するためのポリ及び酸化物食刻）。能動領域４８内のホト・レジスタント材料が除去された後、厚い酸化物堆積ステップが能動及び非能動領域の両方を厚い酸化物層１１０で覆う。酸化物ＣＭＰ平坦化プロセスが酸化物層１１０の頂上表面を平坦化するために使用される。最終的な能動領域構造が図８Ｍに示されていて、そして、最終的な非能動領域構造が図８Ｎに示されている。
【００６２】
図９は、この第３の代替的な実施の形態により能動領域４８内に形成されたメモリセルの最終構造を示す。第１及び第２領域３４／４０が各セルについてソース及びドレインを形成する（当業者には明らかなようにソース及びドレインは動作中にスイッチできるが）。ポリ・スペーサー１０２が浮遊ゲートを構成し、そして、第２のトレンチ９２内及び浮遊ゲート１０２上に配置されたポリ層の部分が各メモリセルについての制御ゲートを構成する。各メモリセルについてのチャンネル領域６６は、ソース及びドレイン３４／４０間の基板の表面部分である。各メモリセルについてのチャンネル領域６６は、第２のトレンチ９２の垂直な壁に沿って延びた垂直部分６８及び第２のトレンチ９２とソース領域３４の間を延びた水平部分７０を持った、互いに直角に結合された２つの部分を有する。浮遊ゲート１０２は、チャンネル領域６６の水平部分７０の直接上にこれから絶縁されて配置される。図９に示されるように、本発明のプロセスは、共通のビット線領域４０を共有する第２のトレンチ９２の各側に形成されたメモリセルを持つ、互いにミラーの一対のメモリセルを形成する。同様に、各ソース線領域３４はメモリセルの異なるミラー組からの隣接したメモリセル間で共有される。メモリセルの全行は、その行内のすべてのメモリセルについて制御ゲートとして動作する単一のポリ層１０８を共有する。
【００６３】
図９に示されるメモリセルの構造は、導電性ポリ・ブロック８８がソース線３４に沿って（そして、電気的に接続して）走り、基板表面の上に配置されていることを意味する「上昇されたソース線」８８を含む。上昇されたソース線８８は、浮遊ゲート１０２の側壁の近くにそれからは酸化物層９４により絶縁されて横方向に配置された側壁を有する。この構成は、上昇されたソース線８８と浮遊ゲート１０２の間に容量性結合を与える（浮遊ゲートをソース領域３４と重ねる必要無く、従って、メモリセルの大きさを減少した）。各浮遊ゲート１０２は、制御ゲート・ポリ１０８の方向に向いてこれらの間の電界を増強するための鋭い端を有する。この第３の代替的な実施の形態では、ポリ・ブロック８８はソース領域とセルフ・アライメントされ、そして、浮遊ゲート１０２はポリ・ブロック８８及び制御ゲート・ポリ１０８の間にセルフ・アライメントされる（そして、このように、チャンネル領域６６の第１及び第２部分６８／７０にセルフ・アライメントされる。）。
【００６４】
上昇されたソース線８８及び隣接した浮遊ゲート１０２の間の容量性結合は、ソース領域３４及び上昇されたソース線８８の間に絶縁材料の層を形成することにより増強できることに注意する。例えば、酸化ステップが、ポリ層８８が堆積される前に（図８Ｂにおいて）、基板表面上に酸化物層１１４を形成するために実行でき、これは図１０に示す最終構造を生ずる。酸化物層１１４によりポリ層８８をソース領域３４から絶縁することにより、ソース領域３４とは独立にポリ・ブロック８８へ電圧を印加できる。このように、ポリ・ブロック８８は、プログラミング操作中に隣接する浮遊ゲート１０２へ高電圧をより良く容量的に結合するためにソース領域３４よりも高い電圧に上昇でき、そして、より効率的な消去操作を可能にするために負電圧をポリ・ブロック８８に印加できる。
【００６５】
本発明は上述された実施の形態に限定されるものではなく、特許請求の範囲の記載に含まれる全ての変形を含むものであることに注意すべきである。例えば、第２のトレンチは、図に示されるように単に伸びた長方形形状でなく、基板内に伸びたどんな形状も含むことができる。さらに、上述の説明ではメモリセルを形成するのに使用される導電材料として適当にドープされたポリシリコンを使用したが、当業者には明らかなようにどんな適当な導電材料も使用できる。さらに、二酸化シリコン又は窒化シリコンの代わりにどんな適当な絶縁材が使用できる。さらに、窒化シリコンに代えて、二酸化シリコン（又は他の絶縁体）及びポリシリコン（又は他の導体）とは食刻性質が異なるどんな適当な材料も使用できる。さらに、特許請求の範囲の記載から明らかなように、全てのステップが説明された又は請求項に記載された正確な順番で実行される必要は無く、本発明のメモリセルを形成する適当などんな順序も可能である。さらに、上述の説明された発明は、均一にドープされたことが示された基板内に形成されると示されたが、基板の他の部分と較べて異なる導電性タイプを有するようにドープされた領域である、基板のウエル領域内にも、メモリセル要素が形成できることは周知であり、本発明も可能である。最後に、絶縁性又は導電材料の単一層は、このような材料の複数の層として形成でき、さらにその逆も可能である。
【図面の簡単な説明】
【図１Ａ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体構造の処理ステップの順序を示す半導体構造の断面図。
【図１Ｌ】本発明の方法により形成された能動及び非能動領域及びこれらとソース及びビット線の交差を示す平面図。
【図１Ｍ】本発明の方法により形成された非能動領域の処理中の次ぎのステップを示す断面図。
【図１Ｎ】本発明の方法により形成された能動領域の処理中の次ぎのステップを示す断面図。
【図１Ｏ】本発明の方法により形成された非能動領域の処理中の次ぎのステップを示す断面図。
【図２Ａ】本発明の方法により形成された能動と非能動領域及びこれらとソース及びビット線の交差、及びビット・ストラップ注入領域を示す平面図。
【図２Ｂ】本発明のビット・ストラップ注入領域を含む、１つの第２トレンチの断面図。
【図３】図式的に垂直ゲートとして示されたトレンチ側壁に形成された制御ゲートトランジスタ部分を持つ本発明のメモリセル配列の概略図。
【図４】本発明のメモリセル構造を示す能動領域の断面図。
【図５】本発明のメモリセル配列の動作を示す概略図。
【図６Ａ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図６Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図１Ｃの半導体構造の第１の代替的処理ステップの順序を示す半導体構造の断面図。
【図７Ａ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図６Ｆの半導体構造の第２の代替的処理ステップの順序を示す半導体構造の断面図。
【図７Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図６Ｆの半導体構造の第２の代替的処理ステップの順序を示す半導体構造の断面図。
【図７Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図６Ｆの半導体構造の第２の代替的処理ステップの順序を示す半導体構造の断面図。
【図７Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の図６Ｆの半導体構造の第２の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ａ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｌ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｍ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図８Ｎ】本発明の浮遊メモリセルの不揮発性メモリ配列の形成中の半導体基板の第３の代替的処理ステップの順序を示す半導体構造の断面図。
【図９】本発明のメモリセル構造を示す第３の代替的な実施の形態の能動領域の断面図。
【図１０】ソース領域３４からポリ・ブロック８８を絶縁する酸化層を含む第３の代替的な実施の形態の能動領域の断面図。
【符号の説明】
１０    半導体基板
１４    浮遊ゲート
３４    ソース領域
３６    酸化物層
３８    第２のトレンチ
４０    ドレイン領域
４２    酸化物層
４４    制御ゲート
４８    能動領域
６４    メモリセル
６６    チャンネル領域
６８    垂直部分
７０    水平部分
７２    鋭い端
７４    ノッチ
【図１Ａ】
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【図１Ｂ】
0004662680.tif 000003
【図１Ｃ】
0004662680.tif 000004
【図１Ｄ】
0004662680.tif 000005
【図１Ｅ】
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【図１Ｆ】
0004662680.tif 000007
【図１Ｇ】
0004662680.tif 000008
【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
0004662680.tif 000013
【図１Ｍ】
0004662680.tif 000014
【図１Ｎ】
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【図１Ｏ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
0004662680.tif 000021
【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図７Ａ】
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【図７Ｂ】
0004662680.tif 000034
【図７Ｃ】
0004662680.tif 000035
【図７Ｄ】
0004662680.tif 000036
【図８Ａ】
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【図８Ｂ】
0004662680.tif 000038
【図８Ｃ】
0004662680.tif 000039
【図８Ｄ】
0004662680.tif 000040
【図８Ｅ】
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【図８Ｆ】
0004662680.tif 000042
【図８Ｇ】
0004662680.tif 000043
【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図８Ｍ】
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【図８Ｎ】
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【図９】
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【図１０】
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