(57)【特許請求の範囲】
【請求項１】
１ないし複数のコマンドデータのそれぞれにスタートビットを付加したものを連結してなる可変長のフレーム構成を有するシリアルデータ、及び該シリアルデータに同期した動作クロックを外部から入力し、該動作クロックに従って前記シリアルデータを格納するシリアルデータ格納手段を備え、該シリアルデータ格納手段に格納されたコマンドデータに基づいて、複数ビット単位でデータを入出力するメモリの制御を実行するメモリ制御装置であって、
前記シリアルデータ格納手段は、
前記スタートビットが入力されるとスタートビット検出信号を出力するスタートビット検出手段と、
前記コマンドデータに前記スタートビットを加えた長さに等しいビット数のシリアルデータを前記動作クロックに従って格納するよう構成され、且つ該シリアルデータの格納を開始する前に、前記スタートビットの信号レベルを反転させた信号レベルに格納値が初期化されるシフトレジスタ、所定の許可信号が入力されると前記シフトレジスタの最上位ビットの信号レベルが変化するまでの間、該シフトレジスタに動作クロックを供給するクロック供給制御手段、該クロック供給制御手段が動作クロックの供給を停止した後に引き続き動作クロックが入力されると超過クロック検出信号を出力する超過クロック検出手段からなる複数の制御ブロックと
を備え、前記クロック制御手段は、一段目の制御ブロックでは前記スタートビット検出信号を前記許可信号とし、また二段目以降の制御ブロックでは前段の制御ブロックの超過クロック検出信号を前記許可信号として動作することを特徴とするメモリ制御装置。
【請求項２】
請求項１記載のメモリ制御装置、及び該メモリ制御装置によって制御されるメモリアレーを、１チップの半導体集積回路として構成したことを特徴とするシリアルメモリ。
【請求項３】
前記メモリアレーは、ＥＥＰＲＯＭであることを特徴とする請求項２記載のシリアルメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを用いたメモリ制御を行うためのメモリ制御装置、及びデータの入出力をシリアルに行うシリアルメモリに関する。
【０００２】
【従来の技術】
従来より、シリアルインターフェイスを介して外部とデータをやりとりするシリアルＥＥＰＲＯＭが知られている。このシリアルＥＥＰＲＯＭには、シリアル入力されたシリアルデータ中の制御内容を表すコマンド部分をデコードしたり、アドレス部分やデータ部分をパラレルデータに変換してメモリアレイに供給したり、またメモリアレイから読み出したパラレルデータをシリアル変換して出力したりするための制御回路を備えている。
【０００３】
この制御回路は、入力されたシリアルデータの中からスタートビットを検出するスタートビット検出回路、スタートビットに続けて入力されるシリアルデータを動作クロックに従って順次保持してパラレルデータに変換するシフトレジスタを少なくとも備えている。そして、制御回路は、スタートビット検出回路がスタートビットを検出すると、シフトレジスタを動作させてシフトレジスタにシリアルデータを取り込ませ、予め設定されたビット数だけシリアルデータを取り込むと、シフトレジスタを停止させて取り込んだデータがシフトレジスタからあふれてしまうことのないように構成されている。
【０００４】
具体的には、例えば特開平４−１１４２８９号公報等に開示されているように、クロック数をカウントするカウンタを設け、スタートビットを検出するとシフトレジスタへの動作クロックの供給を開始すると共にカウンタを起動し、カウンタのカウント値が所定値に達すると、シフトレジスタへの動作クロックの供給を停止することによりシフトレジスタを停止するように構成されていた。
【０００５】
【発明が解決しようとする課題】
しかし、カウンタは回路規模が大きいため、装置が大型化してしまうという問題があった。また、カウンタを用いてシフトレジスタの動作を制御する場合、ノイズ等の影響によりカウンタが誤カウントすると、カウント値とシフトレジスタの状態との対応がずれてしまい、その結果、制御回路を誤動作させてしまおそれがあった。
【０００６】
ところで、シリアルＥＥＰＲＯＭに対して使用する命令のサイズは、命令をデコードする回路の規模や処理効率などを考慮して、必要な命令を識別できる最小限の大きさに設計することが望ましい。なお、命令セットの中に例えばデバッグ用の命令など、通常の使用時には必要のない特殊命令も組み込まれている。しかし、このような特殊命令を、他の通常命令と同一レベルで扱うと、通常命令の処理効率を低下させてしまうおそれがある。
【０００７】
これに対して、可変長の命令を扱うことができるように制御回路を構成し、通常命令を扱うエリアとは別に付加された拡張エリアで特殊命令を扱うように構成することが考えられる。
しかし、可変長の命令を扱うためには、制御回路に対して何らかの方法で命令長（拡張エリアの有無）を知らせる必要があるが、例えば、そのために制御端子を増加させると、装置をＩＣ化した時にはチップサイズを増大させてしまうという問題があった。
【０００８】
また、可変長の命令を扱う場合、通常命令用のエリアに続けて拡張エリアが入力されるようにシリアルデータのフレームを設定すると、シフトレジスタ内での通常命令用エリアのデータの格納位置が、拡張エリアの有無によって変わってしまうため、シフトレジスタに保持されたデータをデコードする回路が複雑化し、装置が大型化してしまうという問題があった。
【０００９】
本発明は、上記問題点を解決するために、ノイズによる誤動作を防止できると共に小型・低消費電力化を図ることができ、更には簡易な構成で可変長の命令を扱うことができ拡張性に優れたメモリ制御装置及びシリアルメモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するための発明である請求項１記載のメモリ制御装置では、スタートビット検出手段がスタートビット検出信号を出力すると、一段目の制御ブロックでは、クロック供給制御手段が、このスタートビット検出信号を許可信号として、シフトレジスタの最上位ビットの信号レベルが変化するまでの間、シフトレジスタに動作クロックを供給する。
【００１６】
なお、シフトレジスタは、コマンドデータにスタートビットを加えた長さに等しいビット数のシリアルデータを動作クロックに従って格納するよう構成されており、しかも、シリアルデータの格納を開始する前に、スタートビットの信号レベルを反転させた信号レベルに格納値が初期化されている。
【００１７】
つまり、コマンドデータの最終ビットがシフトレジスタに格納されると、スタートビットはシフトレジスタの最上位ビットに達し、この時点で、予め初期化されている最上位ビットの信号レベルが変化することになり、その結果、シフトレジスタに対する動作クロックの供給が停止され、シフトレジスタの動作も停止するのである。
【００１８】
また、クロック供給制御手段がシフトレジスタに対する動作クロックの供給を停止した後に引き続き動作クロックが入力されると、超過クロック検出手段が、超過クロック検出信号を出力する。
一方、二段目以降の制御ブロックでは、前段の制御ブロックの超過クロック検出手段が超過クロック検出信号を出力すると、クロック供給制御手段が、この超過クロック検出信号を許可信号として、シフトレジスタの最上位ビットの信号レベルが変化するまでの間、シフトレジスタに動作クロックを供給し、以下、一段目の制御ブロックと全く同様に動作する。
【００１９】
つまり、最初のスタートビット及びこれに続くコマンドデータが、一段目の制御ブロックを構成するシフトレジスタに格納され、これに続く２番目のスタートビット及びこれに続くコマンドデータが、二段目の制御ブロックを構成するシフトレジスタに格納され、以下、同様にｉ番目のスタートビット及びこれに続くコマンドデータが、ｉ段目の制御ブロックを構成するシフトレジスタに格納されることになる。
【００２０】
そして、このようにして各制御ブロックのシフトレジスタに格納されたコマンドデータに基づき、複数ビット単位でデータが入出力されるメモリの制御が実行されることになる。
このように本発明のメモリ制御装置によれば、いずれの制御ブロックでも、シリアルデータを格納する時のみシフトレジスタに動作クロックが供給されるため、シフトレジスタに不要なデータが格納されることを確実に防止できると共に、シフトレジスタでの消費電力を必要最小限に抑えることができる。
【００２１】
また、本発明のメモリ制御装置では、外部から命令長を識別するための情報を与えなくても、ｉ番目のスタートビット及びこれに続くコマンドデータが、必ずｉ段目の制御ブロックのシフトレジスタに格納されるため、命令長を指定するための回路や端子を設ける必要がなく、装置の回路規模やＩＣ化した際のパッケージサイズを小さくできると共に、制御ブロック毎にデコード回路を作成できるため、デコード回路の構成を簡易化できる。
【００２２】
しかも、本発明のメモリ制御装置では、同じ構成を有する制御ブロックを必要に応じて追加するだけで、所望の命令長に対応することができ、優れた拡張性を得ることができる。
なお、請求項１記載のメモリ制御装置は、それぞれ単独で構成してもよいし、請求項２記載のように、メモリ制御装置によって制御されるメモリアレーと共に、１チップの半導体集積回路からなるシリアルメモリとして構成してもよい。
【００２３】
この場合、請求項３記載のように、メモリアレーは、例えばＥＥＰＲＯＭを用いることができる。
【００２４】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１（ａ）は、マイクロコンピュータ（以下「マイコン」という）２からのシリアルデータを入力し、複数ビット単位でデータが入出力されるメモリ（ここではＥＥＰＲＯＭ）６に対するアクセス制御等を行う本実施形態のメモリ制御装置４の構成を表すブロック図、図１（ｂ）は、マイコン２からメモリ制御装置４に入力されるシリアルデータのフレーム構成を表す説明図である。
【００２５】
図１（ａ）に示すように、本実施形態のメモリ制御装置４は、マイコン２から入力されるシリアルデータＤＩを、同じくマイコン２から入力される動作クロックＳＫ，及びチップセレクト信号ＣＳに基づいて取り込み、パラレルデータに変換して出力するシリアルデータ格納手段としてのコマンド制御部１０と、コマンド制御部１０から出力されるパラレルデータのうち、メモリ６に対する制御内容を表すコマンド部分の内容をデコードし、メモリ６へのアクセスのために必要な制御信号ＣＴＲやアドレス信号ＡＤＲを生成するデコード部１２と、マイコン２からのシリアルデータＤＩのうちメモリ６への書込データ部分をパラレルデータＤＴに変換してメモリ６に供給すると共に、メモリ６から読み出されたパラレルデータＤＴを所定のフレーム構成を有するシリアルデータＤＯに変換してマイコン２に供給するデータ制御部１４と、コマンド制御部１０からのエラー検出信号ＥＲＲやデコード部１２からの各種制御信号に基づいて、リセット信号ＲＳＴを生成し、コマンド制御部１０やデータ制御部１４をリセットするエラー制御部１６とを備えている。
【００２６】
なお、マイコン２からのシリアルデータＤＩは、図１（ｂ）に示すように、少なくともコマンド部分を含んだ合計ｎビットのコマンドデータＣの先頭に、１ビットのスタートビットＳを付加したフレーム構成を有しており、無通信時における信号線の信号レベルはロウレベル、スタートビットＳの信号レベルはハイレベルに設定されている。
【００２７】
ここで、図２は、本発明の主要部であるコマンド制御部１０の構成を表す回路図である。
図２に示すように、コマンド制御部１０は、スタートビットＳを検出するとハイレベルになるスタートビット検出信号ＳＴＢを生成するスタートビット検出手段としてのスタートビット検出回路２０と、クロックＣＫに従ってシリアルデータＤＩを順次格納し、パラレルデータＳＦＱに変換するｎ＋１ビットのシフトレジスタ２３と、動作クロックＳＫ，スタートビット検出信号ＳＴＢ，シフトレジスタ２３の出力の最上位ビット（ＭＳＢ）に基づいてシフトレジスタ２３に供給するクロックＣＫを生成するクロック供給制御手段としてのクロック供給制御回路２４と、不必要なクロック入力である超過クロックの有無を検出する超過クロック検出手段としての超過クロック検出回路２７とを備えている。
【００２８】
このうち、スタートビット検出回路２０は、論理和（ＯＲ）回路２１及びＤタイプのフリップフロップ（ＤＦＦ）回路２２からなる。そして、ＯＲ回路２１は、シリアルデータＤＩ或いはＤＦＦ回路２２の出力のいずれか一方でもハイレベルであれば、ＤＦＦ回路２２の入力にハイレベルを供給し、ＤＦＦ回路２２は、リセット信号ＲＳＴによって出力（即ち、スタートビット検出信号ＳＴＢ）がロウレベルにリセットされ、入力がハイレベルの時に動作クロックＳＫがロウレベルからハイレベルに変化するとハイレベルにセットされるように構成されている。つまり、スタートビット検出信号ＳＴＢは、一度ハイレベルに設定されると、以後、リセット信号ＲＳＴによってＤＦＦ回路２２がリセットされるまでの間、その状態を保持するようにされている。
【００２９】
また、クロック供給制御回路２４は、動作クロックＳＫ及びスタートビット検出信号ＳＴＢを入力とする論理積（ＡＮＤ）回路２５と、ＡＮＤ回路２５の出力及びシフトレジスタ２３のＭＳＢを入力とし、出力がクロックＣＫとしてシフトレジスタ２３に供給されるよう接続されたＯＲ回路２６とからなる。そして、ＡＮＤ回路２５は、スタートビット検出信号ＳＴＢがロウレベルの間、動作クロックＳＫをマスクすることにより、シフトレジスタ２３にクロックＣＫが供給されることを阻止し、一方、ＯＲ回路２６は、シフトレジスタ２３のＭＳＢがハイレベルになると、ＡＮＤ回路２５の出力をマスクすることにより、シフトレジスタ２３にクロックＣＫが供給されることを阻止するように構成されている。
【００３０】
つまり、シフトレジスタ２３は、リセット信号ＲＳＴにより出力がロウレベルにリセットされ、その後、スタートビットＳの検出（スタートビット検出信号ＳＴＢがハイレベル）によって、クロックＣＫの供給が開始されると、このクロックＣＫに従って、シリアルデータＤＩを１ビットずつ順次格納する。そして、スタートビットＳがＭＳＢに到達することにより、ＭＳＢの信号レベルがハイレベルに変化すると、シフトレジスタ２３の動作が停止するようにされている。なお、このときシフトレジスタ２３に保持されているデータＳＦＱが、デコード部１２に供給されることになる。
【００３１】
次に、超過クロック検出回路２７は、シフトレジスタ２３のＭＳＢを遅延させる遅延素子２８と、遅延素子２８の出力レベルを、ＡＮＤ回路２５が出力するクロックのタイミングでラッチするＤＦＦ回路２９とからなる。つまり、ＤＦＦ回路２９の出力（即ち、超過クロック検出信号ＥＲＲ）は、リセット信号ＲＳＴによりロウレベルにリセットされ、その後、シフトレジスタ２３が必要なデータを全て取り込んで、シフトレジスタ２３のＭＳＢがハイレベルになったにも関わらず、マイコン２からの動作クロックＳＫの供給が継続している場合に、ハイレベルにセットされるように構成されている。但し、遅延素子２８は、ＤＦＦ回路２９のデータ入力がクロック入力より進んでしまうことのないように入力されるものであり、データ入力側の遅延が大きい場合には省略してもよい。
【００３２】
なお、デコード部１２は、コマンド制御部１０から入力されたデータＳＦＱをデコードし、そのデコード結果に従った制御を正常に終了した場合、及びデータＳＦＱをデコードできなかった場合に、エラー制御部１６に対してリセット要求を出力する。また、エラー制御部１６は、超過クロック検出信号ＥＲＲがハイレベルである場合、デコード部１２からのリセット要求があった場合、或いはデコード部１２が正常に処理を終了する前にチップセレクト信号ＣＳがロウレベルに変化した場合に、リセット信号ＲＳＴを出力するように構成されている。
【００３３】
ここで、図３は、コマンド制御部１０を構成する各部の動作を説明するためのタイミング図である。なお、図２には図示されていないが、コマンド制御部１０は、チップセレクト信号ＣＳがハイレベルである間だけ、マイコン２からのクロックＳＫ，データＤＩを受け付けるものとする。図３に示すタイミング図の開始時点において、各部はリセット信号ＲＳＴによってリセットされているものとする。
【００３４】
図３（ａ）に示すように、コマンド制御部１０は、チップセレクト信号ＣＳがハイレベルに設定され、クロックＳＫの入力が開始されても、シリアルデータＤＩが無入力を表すロウレベルであり続ける間は、停止したまま保持される。
スタートビットＳが入力されシリアルデータＤＩがハイレベルになると、スタートビット検出信号ＳＴＢがハイレベルになることにより、動作クロックＳＫのマスクが解除され、シフトレジスタ２３に対するクロックＣＫの供給が開始される。
【００３５】
その後、クロックＣＫに従って、スタートビットＳを含むｎ＋１（ここではｎ＝１０）ビットのシリアルデータＤＩがシフトレジスタ２３に取り込まれると、シフトレジスタ２３のＭＳＢがハイレベルに変化することにより、シフトレジスタ２３に対するクロックＣＫの供給も停止され、シフトレジスタ２３にデータが保持される。
【００３６】
このようにしてシフトレジスタ２３に保持されたデータを、デコード部１２がデコードし、そのデコード結果に基づいて命令を実行している間、この状態が保持され、命令の実行が終了すると、リセット信号ＲＳＴにより、各部の状態がリセットされる。
【００３７】
また、シフトレジスタ２３のＭＳＢがハイレベルになった後に、更にクロックＳＫが入力された場合には、図３（ｂ）に示すように、その超過クロックのタイミングで超過クロック検出信号ＥＲＲがハイレベルとなり、これに従って、エラー制御部１６は、直ちにリセット信号ＲＳＴを出力（図示せず）することにより、シフトレジスタ２３に取り込まれたデータを破棄する。
【００３８】
以上説明したように、本実施形態のメモリ制御装置４では、スタートビットＳを検出してからシフトレジスタ２３のＭＳＢにスタートビットＳが格納されるまでの間のみ、シフトレジスタ２３にクロックＣＫが供給されるため、シフトレジスタ２３に不要なデータが格納されることを確実に防止できると共に、シフトレジスタ２３での消費電力を必要最小限に抑えることができる。
【００３９】
しかも、シフトレジスタ２３に対するクロック供給の制御を、カウンタを用いることなく行っているため、装置の小型化を図ることができる。
また、本実施形態のメモリ制御装置では、シフトレジスタ２３へのシリアルデータの格納が終了した後に、引き続き動作クロックＳＫが入力された場合には、これを超過クロックとして検出するようにされているため、動作クロックＳＫの供給ラインに乗ったノイズによる装置の誤動作を防止することが可能であり、装置の信頼性を向上させることができる。
［第２実施形態］
次に、第２実施形態について説明する。
【００４０】
本実施形態では、第１実施形態のメモリ制御装置４とは、シリアルデータＤＩのフレーム構成、及びコマンド制御部の構成が異なっているだけであるため、同じ構成部分については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。
【００４１】
まず、本実施形態において、シリアルデータＤＩのフレーム構成は、図５に示すように、通常命令，特殊命令１，特殊命令２，…特殊命令ｍ−１という長さの異なるｍ種類のものが存在する。
そして、通常命令では、１ビットのスタートビットとＮ１ビットのコマンドデータＣ１とからなるフレーム構成を有する。特殊命令１は、この通常命令に続けて１ビットのスタートビットとＮ２ビットのコマンドデータＣ２とを付加したフレーム構成を有する。更に、特殊命令２は、特殊命令１に続けて１ビットのスタートビットとＮ３ビットのコマンドデータＣ３とを付加したフレーム構成を有する。同様に、特殊命令ｉ（ｉ＝１〜ｍ−１）は、特殊命令ｉ−１に続けて１ビットのスタートビットとＮi+1 ビットのコマンドデータＣi+1 を付加したフレーム構成を有する。なお、各コマンドデータＣ１〜Ｃｍのビット長Ｎ１〜Ｎｍは、全て同じであってもよいし、それぞれが異なっていてもよい。
【００４２】
次に、コマンド制御部１０ａは、図４に示すように、スタートビット検出回路２０と、ｍ個の制御ブロックＢ１〜Ｂｍとからなる。
各制御ブロックＢｉは、いずれも同様の構成を有しており、第１実施形態のコマンド制御部１０ａの構成から、スタートビット検出回路２０を除去した構成、即ち、シフトレジスタ２３，クロック供給制御回路２４，超過クロック検出回路２７を備えている。但し、各制御ブロックＢｉのシフトレジスタ２３は、それぞれＮｉ＋１ビットのデータを保持するように構成されている。
【００４３】
また、１段目の制御ブロックＢ１は、ＡＮＤ回路２５に、動作クロックＳＫとスタートビット検出回路２０からのスタートビット検出信号ＳＴＢとが入力され、その他の制御ブロックＢｉは、ＡＮＤ回路２５に、動作クロックＳＫと、前段の制御ブロックＢi-1 を構成する超過クロック検出回路２７からの超過クロック検出信号ＯＣi-1 とが入力されるよう接続されている。
【００４４】
そして、各制御ブロックＢ１〜Ｂｍのシフトレジスタ２３のパラレル出力ＳＦＱ１〜ＳＦＱｍが、デコード部１２に供給されると共に、最終段の制御ブロックＢｍを構成する超過クロック検出回路２７からの超過クロック検出信号ＯＣｍが、エラー検出信号ＥＲＲとしてエラー制御部１６に供給されるように構成されている。
【００４５】
このように構成されたコマンド制御部１０ａでは、リセット信号ＲＳＴによりリセットされた状態では、スタートビット検出信号ＳＴＢ及び超過クロック検出信号ＯＣ１〜ＯＣｍはいずれもロウレベルとなるため、どの制御ブロックＢ１〜Ｂｍのシフトレジスタ２３にもクロックＳＫは供給されず、各シフトレジスタ２３は停止状態にある。
【００４６】
そして、シリアルデータＤＩとして、通常命令が正常に入力された場合、スタートビット検出回路２０と制御ブロックＢ１とが、第１実施形態のコマンド制御部１０と全く同様に動作することにより、スタートビットＳ及びコマンドデータＣ１が制御ブロックＢ１のシフトレジスタ２３に格納される。
【００４７】
次に、シリアルデータＤＩとして、特殊命令１が入力された場合、図６のタイミング図に示すように、コマンドデータＣ１が１段目の制御ブロックＢ１のシフトレジスタ２３に取り込まれるまでは、先に説明した通常命令が正常に入力された場合と全く同様に動作する。この時、制御ブロックＢ１のシフトレジスタ２３のＭＳＢがハイレベルになっても、マイコン２からのクロックＳＫが継続して供給されるため、超過クロック検出信号ＯＣ１がハイレベルとなり、その結果、制御ブロックＢ２のシフトレジスタ２３へのクロックＳＫの供給が開始される。
【００４８】
以下、制御ブロックＢ２は、制御ブロックＢ１と全く同様に動作し、シフトレジスタ２３のＭＳＢの信号レベルがハイレベルに変化すると、シフトレジスタ２３へのクロックＣＫの供給が停止することにより、コマンドデータＣ１に続くスタートビットＳ及びコマンドデータＣ２が制御ブロックＢ２のシフトレジスタ２３に格納される。
【００４９】
以下、同様に、特殊命令ｉ−１が入力された場合、制御ブロックＢｉまでが動作して、各制御ブロックＢｉのシフトレジスタに、それぞれコマンドデータＣｉとその先頭に付加されたスタートビットＳとが格納されることになる。
以上説明したように、本実施形態のメモリ制御装置によれば、いずれの制御ブロックＢ１〜Ｂｍでも、シリアルデータＤＩを格納する必要がある時のみシフトレジスタ２３にクロックＣＫが供給されるため、シフトレジスタ２３に不要なデータが格納されることを確実に防止できると共に、シフトレジスタ２３での消費電力を必要最小限に抑えることができる。
【００５０】
また、本実施形態では、分割された各コマンドデータＣ１〜Ｃｍの先頭に、それぞれスタートビットＳを配置することにより、各シフトレジスタ２３へのシリアルデータＤＩの格納終了を、シフトレジスタ２３のＭＳＢの信号レベルを監視することにより、カウンタ回路を用いることなく判定できるようにされているため、回路を小型化でき、しかも、このようなスタートビットＳを設けることにより、外部から特別な信号を入力するための端子を設けることなく可変長のフレームに対応できるようにされているため、装置をＩＣ化した際のパッケージサイズを小さくできる。
【００５１】
更に、本実施形態では、フレームサイズに拘わらず、各コマンドデータＣｉが常に同じ制御ブロックＢｉのシフトレジスタ２３に格納されるため、デコード回路の構成を簡易化することができる。
しかも、本実施形態では、全く同じ構成を有する制御ブロックＢｉを必要に応じて追加するだけで、所望のフレーム長に対応することができるため、優れた拡張性を得ることができる。
【００５２】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
例えば、上記実施形態では、メモリ制御装置４とメモリ６とが別体に構成されているが、これらを１チップの半導体集積回路にて形成することによりシリアルメモリとして構成してもよい。
【００５３】
また、上記実施形態では、シフトレジスタ２３のＭＳＢの信号レベルと動作クロックＳＫの入力の有無とに基づいて超過クロック検出信号ＯＣｉを生成しているが、更に、新たなスタートビットＳの入力の有無も考慮して超過クロック検出信号ＯＣｉを生成するようにしてもよい。
【００５４】
また更に、上記実施形態では、メモリ６としてＥＥＰＲＯＭを用いているが、ＲＯＭ，ＲＡＭに拘わらず、複数ビット単位でデータが入出力されるものであれば、どのようなメモリであってもよい。
【図面の簡単な説明】
【図１】  実施形態のメモリ制御装置の全体構成を表すブロック図である。
【図２】  第１実施形態におけるコマンド制御部の構成を表す回路図である。
【図３】  第１実施形態におけるコマンド制御部の各部の動作を説明するためのタイミング図である。
【図４】  第２実施形態におけるコマンド制御部の構成を表す回路図である。
【図５】  第２実施形態のメモリ制御装置に入力されるシリアルデータのフレーム構成を表す説明図である。
【図６】  第２実施形態におけるコマンド制御部の各部の動作を説明するためのタイミング図である。
【符号の説明】
２…マイコン、４…メモリ制御装置、６…メモリ、１０，１０ａ…コマンド制御部、１２…デコード部、１４…データ制御部、１６…エラー制御部、２０…スタートビット検出回路、２１，２６…論理和（ＯＲ）回路、２２，２９…Ｄタイプフリップフロップ（ＤＦＦ）回路、２３…シフトレジスタ２４…クロック供給制御回路、２５…論理積（ＡＮＤ）回路、２７…超過クロック検出回路、２８…遅延素子、Ｂ１〜Ｂｍ…制御ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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