(57)【特許請求の範囲】
【請求項１】
入力信号が供給される入力端子と、
前記入力信号を出力するＮ個の出力端子であって、Ｎは１より大きいＮ個の出力端子と、
前記入力端子と前記Ｎ個の出力端子との間に接続され、Ａ個の制御端子に供給される複数の制御信号に応じて前記入力信号を前記複数の出力端子から選択的に出力させるスイッチ回路であって、Ｎ＝２Ａ−１であるスイッチ回路と、
を有し、
前記スイッチ回路は、前記入力端子と前記複数の出力端子の各々との間に１又は複数のスイッチが直列に接続された構成とされており、複数の制御端子のうちの１つの制御信号により前記複数の出力端子のうちの異なる出力端子に接続された２以上のスイッチが同時にスイッチングされるデマルチプレクサ。
【請求項２】
前記スイッチ回路は、前記スイッチが薄膜トランジスタから構成されている請求項１記載のデマルチプレクサ。
【請求項３】
入力端子と、
第１乃至第７の出力端子と、
前記入力端子と前記第１乃至第７の出力端子との間に接続され、第１乃至第３の制御信号によりスイッチングされる第１乃至第１２のスイッチング素子と、
を有し、
前記第１乃至第３のスイッチング素子は、前記入力端子と前記第１の出力端子との間に直列に接続され、
前記第４及び第５のスイッチング素子は、前記入力端子と前記第２の出力端子との間に直列に接続され、
前記第６及び第７のスイッチング素子は、前記入力端子と前記第３の出力端子との間に直列に接続され、
前記第８及び第９のスイッチング素子は、前記入力端子と前記第４の出力端子との間に直列に接続され、
前記第１０のスイッチング素子は、前記入力端子と前記第５の出力端子との間に接続され、
前記第１１のスイッチング素子は、前記入力端子と前記第６の出力端子との間に接続され、
前記第１２のスイッチング素子は、前記入力端子と前記第７の出力端子との間に接続され、
前記第１、第４、第８、第１０のスイッチング素子は、第１の制御信号によりスイッチングされ、前記第２、第５、第６、第１１のスイッチング素子は、第２の制御信号によりスイッチングされ、前記第３、第７、第９、第１２のスイッチング素子は、第３の制御信号によりスイッチングされるデマルチプレクサ。
【請求項４】
請求項１乃至３のいずれか一項記載のデマルチプレクサと、
前記複数の出力端子の各々に接続される機能素子と、
を有するデマルチプレクサを用いた電子装置。
【請求項５】
前記機能素子は、メモリセル、イメージセンサ、デジタル−アナログコンバータ、表示素子のいずれかである請求項４記載のデマルチプレクサを用いた電子装置。
【請求項６】
携帯電話、デジタルカメラ、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｔ）、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  ｓｙｓｔｅｍ）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレーム、ポータブルＤＶＤプレーヤのいずれかである請求項５記載のデマルチプレクサを用いた電子装置。
【請求項７】
請求項１乃至３のいずれか一項記載のデマルチプレクサと、
前記デマルチプレクサの出力信号によって駆動されるアクティブマトリクス方式の表示部と、
を有する液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデマルチプレクサ、それを用いた電子装置、液晶表示装置に係り、特に、時分割でデータの出力先を選択し、出力するデマルチプレクサ、それを用いた電子装置、液晶表示装置に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイの高精細化(Higher  resolution)の要求とともに、パネル額縁の狭額縁(narrow  ledge)が要求されている。
【０００３】
通常ディスプレイ内部画素への表示内容に応じたアナログ電圧の印加は外部からの画像データ入力インターフェースを備えたソースドライバＩＣをガラス上の額縁に配置し、このソースドライバの複数の出力端子からガラス上の配線材料（金属薄膜）を通じ画素アレイに配線を接続する。
【０００４】
このときアレイ側の配線数は画面横一列の画素数に一致している。しかし、ソースドライバＩＣの出力端子は、一列に並べられる端子数に制限がある。これは、ソースドライバＩＣの出力端子のサイズに起因している。このため、画面横一列の画素数より少ない数の端子が用意されている。
【０００５】
この少ないソースドライバＩＣの端子数とアレイ側配線数の間に位置し、ＩＣの一つの端子からの信号を多数のアレイ側配線に時分割で分配するため、デマルチプレクサ(De-multiplexer)が用いられる（例えば、特許文献１参照）。
【０００６】
図９は従来のデマルチプレクサの一例の平面図、図１０は従来のデマルチプレクサの一例の動作説明図を示す。図１０は従来のデマルチプレクサの回路図、図１０（Ｂ）は従来のデマルチプレクサのタイミングチャートを示す。
【０００７】
従来のデマルチプレクサ１０は、図９、図１０（Ｂ）に示すように入力ラインＬinに供給される入力信号ＩＮを、制御線Ｌcnt1〜Ｌcnt7に供給される制御信号ＣＮＴ1〜ＣＮＴ7により出力線Ｌout1〜Ｌout7に設けられたスイッチング素子Ｍ1〜Ｍ7をスイッチングして、選択的に出力線Ｌout1〜Ｌout7の出力信号Ｙ1〜Ｙ7として出力する構成とされている。なお、スイッチング素子Ｍ1〜M7は、例えば、ｎチャネル電界効果トランジスタから構成される。
【０００８】
図１０（Ｂ）に示すように入力ラインＬinに供給される入力信号ＩＮがＤ１のときに制御信号ＣＮＴ1をハイレベル、制御信号ＣＮＴ2〜ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ2のときに制御信号ＣＮＴ2をハイレベル、制御信号ＣＮＴ1、ＣＮＴ3〜ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ3のときに制御信号ＣＮＴ3をハイレベル、制御信号ＣＮＴ1、ＣＮＴ2、ＣＮＴ4〜ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ4のときに制御信号ＣＮＴ4をハイレベル、制御信号ＣＮＴ1〜ＣＮＴ3、ＣＮＴ5〜ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ5のときに制御信号ＣＮＴ5をハイレベル、制御信号ＣＮＴ1〜ＣＮＴ4、ＣＮＴ6、ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ6のときに制御信号ＣＮＴ6をハイレベル、制御信号ＣＮＴ1〜ＣＮＴ5、ＣＮＴ7をローレベルとし、入力信号ＩＮがＤ7のときに制御信号ＣＮＴ7をハイレベル、制御信号ＣＮＴ1〜ＣＮＴ6をローレベルとすることにより、出力信号Ｙ1をＤ1、出力信号Ｙ2をＤ2、出力信号Ｙ3をＤ3、出力信号Ｙ4をＤ4、出力信号Ｙ5をＤ5、出力信号Ｙ6をＤ6、出力信号Ｙ7をＤ7とすることができ、入力信号ＩＮを選択的に出力線Ｌout1〜Ｌout7から出力することができる。
【０００９】
液晶ディスプレイでは、前述の狭額縁の要求から、ソースドライバＩＣだけではなく、デマルチプレクサのレイアウト幅も制限を受けるのが通常で、針のような細いレイアウトが使用されている。
【００１０】
さらに、別の要求として、ディスプレイの省電力化がある。例えば、携帯電話の分野においては、バッテリの充電周期はエンドユーザに直接関係する重要な項目である。
【００１１】
携帯電話の電力事情は厳しく、ディスプレイにおいては通話時、ウェブ閲覧時、メール確認時以外の状態においても時計やバッテリ残量を表示する機能を求められることがある。この場合バックライトをオフし、外光を利用して画面を表示する反射モードが使用される。特に、この反射モードの状態では、待機電力として全体の消費電力を数百マイクロワット単位まで削減する必要がある。なお、通話時は数百から数ワットの消費電力が必要である。
【００１２】
一方、反射モードの状態において、低消費電力にて画面を表示する技術としては、既存のＭＩＰ（メモリーインピクセル）という技術を持ち、アナログＩＣであるソースドライバＩＣの動作を停止させ電力消費を削減しながら、画素内部のメモリ回路を使用し、表示画面を保持する方法がある。
【００１３】
このＭＩＰの技術に関して、これまで各サブ画素当たり１ビット（２値）のメモリにデータを保持されることが考案されており、このような構成では、１画素２階調で、３色を組み合わせると、画面は８(8=2^3)色表示となる。なお、通常のソースドライバＩＣを使用した通常表示時の色数は１画素６４階調で、３色を組み合わせるので、２６２Ｋ色(262,144=64^3)であり、ＭＩＰではかなりの減色を余儀なくされている。
【００１４】
この減色を改善するため考案されたのが、ＭＩＰの多ビット化である。これによると、各サブ画素当たり６ビットのメモリを持った場合には、１画素当たり６４（2^6）階調の表現が可能となり、３色を組み合わせると、通常表示時と同様の色数である２６２ｋ(262,144=64^3)色が実現できる。この場合、各サブ画素内部には６ビット分のメモリが用意されるので、各サブ画素当たり１本しか準備されていないアレイ側ソースラインから時分割にてデータを書き込む必要がある。この時分割にてデータを各サブ画素内メモリに分配するために、デマルチプレクサが用いられる。しかし、上記の高精細化の要求からして、各サブ画素の大きさはせいぜい１００μｍであり、このデマルチプレクサも非常に小さくすることが望まれている。
【特許文献１】特開２００７−３３４１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明上記の点に鑑みてなされたもので、端子数、配線を削減でき、小型化が可能なデマルチプレクサ、それを用いた電子装置、液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、入力信号が供給される入力端子と、入力信号を出力する複数の出力端子と、入力端子と複数の出力端子との間に接続され、複数の制御端子に供給される複数の制御信号に応じて入力信号を前記複数の出力端子から選択的に出力させるスイッチ回路とを有し、スイッチ回路は、入力端子と複数の出力端子の各々との間に１又は複数のスイッチが直列に接続された構成とされており、複数の制御端子のうちの１つの制御信号により複数の出力端子のうちの異なる出力端子に接続された２以上のスイッチが同時にスイッチングされて、入力信号を出力する出力端子を選択することを特徴とする。
【００１７】
また、本発明は、入力端子と、第１乃至第７の出力端子と、入力端子と第１乃至第７の出力端子との間に接続され、第１乃至第３の制御信号によりスイッチングされる第１乃至第１２のスイッチング素子とを有し、第１乃至第３のスイッチング素子は入力端子と第１の出力端子との間に直列に接続され、第４及び第５のスイッチング素子は入力端子と第２の出力端子との間に直列に接続され、第６及び第７のスイッチング素子は入力端子と第３の出力端子との間に直列に接続され、第８及び第９のスイッチング素子は入力端子と前記第４の出力端子との間に直列に接続され、第１０のスイッチング素子は入力端子と第５の出力端子との間に接続され、第１１のスイッチング素子は入力端子と第６の出力端子との間に接続され、第１２のスイッチング素子は入力端子と第７の出力端子との間に接続され、第１、第４、第８、第１０のスイッチング素子は第１の制御信号によりスイッチングされ、第２、第５、第６、第１１のスイッチング素子は第２の制御信号によりスイッチングされ、前記第３、第７、第９、第１２のスイッチング素子は第３の制御信号によりスイッチングされることを特徴とする。
本発明の機能素子は、メモリセル、イメージセンサ、デジタル−アナログコンバータ、表示素子のいずれかである。
また、本発明の電子装置は、携帯電話、デジタルカメラ、ＰＤＡ（personal
data  assistant)、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（global  positioning  system）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレーム、ポータブルＤＶＤプレーヤのいずれかである。
【発明の効果】
【００１８】
本発明によれば、複数の制御端子のうちの１つの制御信号により複数の出力端子のうちの異なる出力端子に接続された２以上のスイッチが同時にスイッチングして、入力信号を出力する出力端子を選択することにより、制御端子数を削減できるため、コンパクトで、周辺回路などの端子数、配線を削減できる。
【発明を実施するための最良の形態】
【００１９】
図１は本発明の一実施例の回路構成図、図２は平面構成図、図３は要部の断面図を示す。
【００２０】
本実施例のデマルチプレクサ１００は、入力端子Ｔin、第１乃至第７の出力端子Ｔout1〜Ｔout7、入力端子Ｔinと第１乃至第７の出力端子Ｔout1〜Ｔout7との間に接続され、第１乃至第３の制御端子Ｔcnt1〜Ｔcnt3に供給される制御信号cnt1〜cnt3によりスイッチングされる第１乃至第１２のスイッチング素子Ｍ11、Ｍ12、Ｍ13、Ｍ21、Ｍ22、Ｍ31、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ61、Ｍ71から構成されている。
【００２１】
第１乃至第１２のスイッチング素子Ｍ11、Ｍ12、Ｍ13、Ｍ21、Ｍ22、Ｍ31、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ61、Ｍ71は、例えば、ｎチャネル電界効果トランジスタから構成される。ここでは、液晶パネルを前提として、図２、図３に示すように、例えば、ガラスなどの絶縁基板１０１上に形成する場合について説明する。絶縁基板１０１上にｐ型不純物半導体などによりチャネル層１０２を形成する。チャネル層１０２の一端には、配線Ｌ11が形成される。配線Ｌ11は、入力端子Ｔin側に接続される配線Ｌin側に接続される。
【００２２】
また、チャネル層１０２の他端には、配線Ｌ21が形成される。配線Ｌ21は、出力端子Ｔout1〜Ｔout7に接続される配線Ｌout側に接続される。また、チャネル層１０２の上部には、酸化膜１０３を介して配線Ｌ31を形成する。配線Ｌ31は、第１乃至第３の制御端子Ｔcnt1〜Ｔcnt3に接続される配線Ｌcntのいずれかに接続される。なお、配線Ｌ11、Ｌ21、Ｌ31は、例えば、アルミニウムなどから構成される。
【００２３】
なお、第１乃至第１２のスイッチング素子Ｍ11、Ｍ12、Ｍ13、Ｍ21、Ｍ22、Ｍ31、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ61、Ｍ71は、ｎチャネル電界効果トランジスタに限定されるものではなく、ｐチャネル電界効果トランジスタ、バイポーラトランジスタなどであってもよい。
【００２４】
第１乃至第３のスイッチング素子Ｍ11、Ｍ12、13は、入力端子Ｔinと第１の出力端子Ｔout1との間に直列に接続されている。第４及び第５のスイッチング素子Ｍ21、Ｍ22は、入力端子Ｔinと第２の出力端子Ｔout2との間に直列に接続されている。
【００２５】
第６及び第７のスイッチング素子Ｍ31、Ｍ32は、入力端子Ｔinと第３の出力端子Ｔout3との間に直列に接続されている。第８及び第９のスイッチング素子Ｍ41、Ｍ42は、入力端子Ｔinと第４の出力端子Ｔout4との間に直列に接続されている。
【００２６】
第１０のスイッチング素子Ｍ51は、入力端子Ｔinと第５の出力端子Ｔout5との間に接続されている。第１１のスイッチング素子Ｍ61は、入力端子Ｔinと第６の出力端子Ｔout6との間に接続されている。第１２のスイッチング素子Ｍ71は、入力端子Ｔinと第７の出力端子Ｔout7との間に接続されている。
【００２７】
なお、第１、第４、第８、第１０のスイッチング素子Ｍ11、Ｍ21、Ｍ41、Ｍ51は、第１の制御端子Ｔcnt1に供給される第１の制御信号ＣＮＴ１によりスイッチングされる。第２、第５、第６、第１１のスイッチング素子Ｍ12、Ｍ22、Ｍ31、Ｍ61は、第２の制御端子Ｔcnt2に供給される第２の制御信号cnt2によりスイッチングされる。
【００２８】
第３、第７、第９、第１２のスイッチング素子Ｍ13、Ｍ32、Ｍ42、Ｍ71は、第３の制御端子Ｔcnt3に供給される第３の制御信号cnt3によりスイッチングされる。
【００２９】
図４は本発明の一実施例のタイミングチャートを示す。図４（Ａ）は入力端子Ｔinに入力される入力信号、図４（Ｂ）は第１の制御端子Ｔcnt1に入力される第１の制御信号cnt1、図４（Ｃ）は第２の制御端子Ｔcnt2に入力される第２の制御信号cnt2、図４（Ｄ）は第３の制御端子Ｔcnt3に入力される第３の制御信号cnt3、図４（Ｅ）は第１の出力端子Ｔout1から出力される出力信号Ｙ1、図４（Ｆ）は第２の出力端子Ｔout2から出力される出力信号Ｙ2、図４（Ｇ）は第３の出力端子Ｔout3から出力される出力信号Ｙ3、図４（Ｈ）は第４の出力端子Ｔout4から出力される出力信号Ｙ4、図４（Ｉ）は第５の出力端子Ｔout5から出力される出力信号Ｙ5、図４（Ｊ）は第６の出力端子Ｔout6から出力される出力信号Ｙ6、図４（Ｋ）は第７の出力端子Ｔout7から出力される出力信号Ｙ7のタイミングチャートを示している。
【００３０】
なお、入力端子Ｔinに供給される入力信号ＩＮは、図４（Ａ）に示すように所定期間Ｔx毎にレベルがＤ１〜Ｄ７に順次に切り替わる。第１乃至第３の制御信号cnt1、cnt2、cnt3は、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）に示すように入力信号ＩＮのレベルが切り替わるタイミングに同期して切り替わる。また、第１乃至第７の出力端子Ｔout1〜Ｔout7には、電荷保持機能を有する素子、例えば、キャパシタンスなどの容量性を持つ素子が接続されているものとする。
【００３１】
期間Ｔ1で入力端子ＴinにレベルＤ１の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第１乃至第３の制御信号cnt1〜cnt3を全てハイレベルにする。第１乃至第３制御信号cnt1〜cnt3を全てハイレベルとなると、第１乃至第１２のスイッチング素子Ｍ11、Ｍ12、Ｍ13、Ｍ21、Ｍ22、Ｍ31、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ61、Ｍ71が全てオンする。これによって、図４（Ｅ）〜図４（Ｋ）に示すように第１乃至第７の出力端子Ｔout1〜Ｔout7から出力される出力信号Ｙ1〜Ｙ7は全てレベルＤ１となる。
【００３２】
次に、期間Ｔ2で入力端子ＴinにレベルＤ2の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第１、第２の制御信号cnt1、cnt2をハイレベルとし、第３の制御信号cnt3をローレベルとする。これによって、第１、第２、第４乃至第６、第８、第１０、第１１のスイッチング素子Ｍ11、Ｍ12、Ｍ21、Ｍ22、Ｍ31、Ｍ41、Ｍ51、Ｍ61がオンし、第３、第７、第９、第１２のスイッチング素子Ｍ13、Ｍ32、Ｍ42、Ｍ71がオフする。
【００３３】
これによって、第１、第３、第４、第７の出力端子Ｔout1、Ｔout3、Ｔout4、Ｔout7から出力される出力信号Ｙ1、Ｙ3、Ｙ4、Ｙ7は、入力端子Ｔinから切断されるため、図４（Ｅ）、図４（Ｇ）、図４（Ｈ）、図４（Ｋ）に示すように出力端子に接続された電荷保持機能を有する素子によりレベルＤ１に保持されたままとなる。また、第２、第５、第６の出力端子Ｔout2、Ｔout5、Ｔout6から出力される出力信号Ｙ2、Ｙ5、Ｙ6は、入力端子Ｔinに接続されるため、入力信号ＩＮのレベルＤ2となり、図４（Ｆ）、図４（Ｉ）、図４（Ｊ）に示すように第２、第５、第６の出力端子Ｔout2、Ｔout5、Ｔout6に接続された電荷保持機能を有する素子に保持される電圧はレベルＤ2となる。
【００３４】
次に、期間Ｔ3で入力端子ＴinにレベルＤ3の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第１の制御信号cnt1をローレベルとし、第２、第３の制御信号cnt2、cnt3をハイレベルとする。これによって、第１、第４、第８、第１０のスイッチング素子Ｍ11、Ｍ21、Ｍ41、Ｍ51がオフし、それ以外のスイッチング素子、第２、第３、第５〜第７、第９、第１１、第１２のスイッチング素子Ｍ12、Ｍ13、Ｍ22、Ｍ31、Ｍ32、Ｍ42、Ｍ61、Ｍ71がオンする。
【００３５】
よって、第１、第２、第４、第５の出力端子Ｔout1、Ｔout2、Ｔout4、Ｔout5は、入力端子Ｔinから切断される。これにより、図４（Ｅ）、図４（Ｈ）に示すように第１、第４の出力端子Ｔout1、Ｔout4から出力される出力信号Ｙ1、Ｙ4はレベルＤ1のまま保持され、図４（Ｆ）、図４（Ｉ）に示すように第２、第５の出力端子Ｔout2、Ｔout5から出力される出力信号Ｙ2、Ｙ5はレベルＤ2のまま保持される。
【００３６】
また、第３、第６、第７の出力端子Ｔout3、Ｔout6、Ｔout7は、入力端子Ｔinに接続され、レベルＤ3の入力信号ＩＮが供給されるため、図４（Ｇ）、図４（Ｊ）、図４（Ｋ）に示すように第３、第６、第７の出力端子Ｔout3、Ｔout6、Ｔout7に接続された電荷保持機能を有する素子に保持される電荷がレベルＤ3とされる。
【００３７】
次に、期間Ｔ4で入力端子ＴinにレベルＤ4の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第１、第３の制御信号cnt1、cnt3をハイレベルとし、第２の制御信号cnt2をローレベルとする。これによって、第２、第５、第６、第１１のスイッチング素子Ｍ12、Ｍ22、Ｍ31、Ｍ61がオフし、それ以外のスイッチング素子、第１、第３、第４、第７〜第９、第１０、第１２のスイッチング素子Ｍ11、Ｍ13、Ｍ21、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ71がオンする。
【００３８】
よって、第１、第２、第３、第６の出力端子Ｔout1、Ｔout2、Ｔout3、Ｔout6は、入力端子Ｔinから切断される。これにより、図４（Ｅ）に示すように第１の出力端子Ｔout1から出力される出力信号Ｙ1はレベルＤ1のまま保持され、図４（Ｆ）に示すように第２の出力端子Ｔout2から出力される出力信号Ｙ2はレベルＤ2のまま保持され、図４（Ｇ）、図４（Ｊ）に示すように第３、第６の出力端子Ｔout3、Ｔout6から出力される出力信号Ｙ3、Ｙ6はレベルＤ3のまま保持される。
【００３９】
また、第４、第５、第７の出力端子Ｔout4、Ｔout5、Ｔout7は、入力端子Ｔinに接続され、レベルＤ4の入力信号ＩＮが供給されるため、図４（Ｈ）、図４（Ｉ）、図４（Ｋ）に示すように第４、第５、第７の出力端子Ｔout4、Ｔout5、Ｔout7に接続される電荷保持機能を有する素子に保持される電荷がレベルＤ4とされる。
【００４０】
次に、期間Ｔ5で入力端子ＴinにレベルＤ5の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第１の制御信号cnt1をハイレベルとし、第２、第３の制御信号cnt2、cnt3をローレベルとする。これによって、第１、第４、第８、第１０のスイッチング素子Ｍ11、Ｍ21、Ｍ41、Ｍ51がオンし、それ以外のスイッチング素子、第２、第３、第５、第６、第７、第９、第１１、第１２のスイッチング素子Ｍ12、Ｍ13、Ｍ22、Ｍ31、Ｍ32、Ｍ42、Ｍ61、Ｍ71がオフする。
【００４１】
よって、第１〜第４、第６、第７の出力端子Ｔout1〜Ｔout4、Ｔout6、Ｔout7は、入力端子Ｔinから切断される。これにより、図４（Ｅ）に示すように第１の出力端子Ｔout1から出力される出力信号Ｙ1はレベルＤ1のまま保持され、図４（Ｆ）に示すように第２の出力端子Ｔout2から出力される出力信号Ｙ2はレベルＤ2のまま保持され、図４（Ｇ）、図４（Ｊ）に示すように第３、第６の出力端子Ｔout3、Ｔout6から出力される出力信号Ｙ3はレベルＤ3のまま保持され、図４（Ｈ）、図４（Ｋ）に示すように第４、第７の出力端子Ｔout4、Ｔout7から出力される出力信号Ｙ4はレベルＤ4のまま保持される。
【００４２】
一方、第５の出力端子Ｔout5は、入力端子Ｔinに接続され、レベルＤ5の入力信号ＩＮが供給されるため、図４（Ｉ）に示すように第５の出力端子Ｔout5に接続される電荷保持機能を有する素子に保持される電荷がレベルＤ5とされる。
【００４３】
次に、期間Ｔ6で入力端子ＴinにレベルＤ6の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第２の制御信号cnt2をハイレベルとし、第１、第３の制御信号cnt1、cnt3をローレベルとする。これによって、第２、第５、第６、第１１のスイッチング素子Ｍ12、Ｍ22、Ｍ31、Ｍ61がオンし、それ以外のスイッチング素子、第１、第３、第４、第７〜第１０、第１２のスイッチング素子Ｍ11、Ｍ13、Ｍ21、Ｍ32、Ｍ41、Ｍ42、Ｍ51、Ｍ71がオフする。
【００４４】
よって、第１〜第５、第７の出力端子Ｔout1〜Ｔout5、Ｔout7は、入力端子Ｔinから切断される。これにより、図４（Ｅ）に示すように第１の出力端子Ｔout1から出力される出力信号Ｙ1はレベルＤ1のまま保持され、図４（Ｆ）に示すように第２の出力端子Ｔout2から出力される出力信号Ｙ2はレベルＤ2のまま保持され、図４（Ｇ）に示すように第３の出力端子Ｔout3から出力される出力信号Ｙ3はレベルＤ3のまま保持され、図４（Ｈ）、図４（Ｋ）に示すように第４、第７の出力端子Ｔout4、Ｔout7から出力される出力信号Ｙ4はレベルＤ4のまま保持され、図４（Ｉ）に示すように第５の出力端子Ｔout5から出力される出力信号Ｙ5はレベルＤ5のまま保持される。
【００４５】
一方、第６の出力端子Ｔout6は、入力端子Ｔinに接続され、レベルＤ6の入力信号ＩＮが供給されるため、図４（Ｊ）に示すように第６の出力端子Ｔout6に接続される電荷保持機能を有する素子に保持される電荷がレベルＤ6とされる。
【００４６】
次に、期間Ｔ7で入力端子ＴinにレベルＤ7の入力信号ＩＮを入力する。このとき、図４（Ｂ）〜図４（Ｄ）に示すように第３の制御信号cnt3をハイレベルとし、第１、第２の制御信号cnt1、cnt2をローレベルとする。これによって、第３、第７、第９、第１２のスイッチング素子Ｍ13、Ｍ32、Ｍ42、Ｍ71がオンし、それ以外のスイッチング素子、第１、第２、第４〜第６、第８、第１０、第１１のスイッチング素子Ｍ11、Ｍ12、Ｍ21、Ｍ22、Ｍ31、Ｍ41、Ｍ51、Ｍ61がオフする。
【００４７】
よって、第１〜第６の出力端子Ｔout1〜Ｔout6は、入力端子Ｔinから切断される。これにより、図４（Ｅ）に示すように第１の出力端子Ｔout1から出力される出力信号Ｙ1はレベルＤ1のまま保持され、図４（Ｆ）に示すように第２の出力端子Ｔout2から出力される出力信号Ｙ2はレベルＤ2のまま保持され、図４（Ｇ）に示すように第３の出力端子Ｔout3から出力される出力信号Ｙ3はレベルＤ3のまま保持され、図４（Ｈ）に示すように第４の出力端子Ｔout4から出力される出力信号Ｙ4はレベルＤ4のまま保持され、図４（Ｉ）に示すように第５の出力端子Ｔout5から出力される出力信号Ｙ5はレベルＤ5のまま保持され、図４（Ｊ）に示すように第６の出力端子Ｔout6から出力される出力信号Ｙ6はレベルＤ6のまま保持される。
【００４８】
一方、第７の出力端子Ｔout7は、入力端子Ｔinに接続され、レベルＤ6の入力信号ＩＮが供給されるため、図４（Ｋ）に示すように第７の出力端子Ｔout7に接続される電荷保持機能を有する素子に保持される電荷がレベルＤ7とされる。
【００４９】
以上により、第１の出力端子Ｔout1がレベルＤ1、第２の出力端子Ｔout2がレベルＤ2、第３の出力端子Ｔout3がレベルＤ3、第４の出力端子Ｔout4がレベルＤ4、第５の出力端子Ｔout5がレベルＤ5、第６の出力端子Ｔout6がレベルＤ6、第７の出力端子Ｔout1がレベルＤ7とされ、第１乃至第７の出力端子Ｔout1〜Ｔout7から選択的に出力信号を出力することが可能となる。
【００５０】
本実施例によれば、制御端子を従来の７つから３つに削減できるため、配線などを削減でき、デマルチプレクサ及びその周辺回路を小型化できる。
【００５１】
なお、本実施例は、説明を簡単にするために、１入力端子、３制御端子、７出力端子のデマルチプレクサに適用した例について説明したが、本発明のデマルチプレクサはこれに限定されるものではない。本発明のデマルチプレクサを一般例に適用すると、制御端子の数をＡ、出力端子の数をＮとしたとき、制御端子の数Ａは、
Ｎ＝２Ａ−１
で与えることができる。
【００５２】
次に、本実施例のデマルチプレクサ１００の適用例を説明する。
【００５３】
本適用例は、本実施例のデマルチプレクサ１００をアクティブマトリクス方式の液晶ディスプレイに搭載した例について説明する。
【００５４】
図５は液晶ディスプレイの概略構成図を示す。
【００５５】
液晶ディスプレイ２００は、下部ガラス基板２１１上に表示領域２１２を設け、表示領域２１２の周縁部にゲートドライバ回路２１３、ソースドライバ回路２１４、デマルチプレクサ２１５、Ｉ／Ｏ回路２１６を設けた構成とされている。
【００５６】
図６は表示領域２１２の要部の構成図を示す。
【００５７】
表示領域２１２には、下部ガラス基板２１１上に画素電極２２１、ＴＦＴ（thin
film transistor）２２２、ゲート線２２３、データ線２２４がマトリクス状に形成されている。更に、画素電極２２１、ＴＦＴ２２２、ゲート線２２３、データ線２２４の上部には、配向膜２２５が形成されており、配向膜２２５の上部に図示しないスペーサを介して上部ガラス基板２３１が配置される。上部ガラス基板２３１には、下部ガラス基板２１１に対向する面に共通電極２３２、配向膜２３３が略全面に亘って形成されている。下部ガラス基板２１１と上部ガラス基板２３１との間に液晶２４１が封入される。
【００５８】
ＴＦＴ２２２をスイッチングすることにより、データ線２２４の電圧が画素電極２２１に印加される。画素電極２２１と共通電極２３２との電位差に応じて液晶２４１の配列が変化して、光学的特性が変化する。これによって、画素表現を行っている。
【００５９】
ゲートドライバ回路２１３は、ＴＦＴ２２２のゲートに接続されており、ＴＦＴ２２２をスイッチングする。ソースドライバ回路２１４は、デマルチプレクサ２１５を介してＴＦＴ２２２のソースに駆動電圧を供給する。デマルチプレクサ２１５は、例えば、図１乃至図３に示すようなデマルチプレクサ１００と同様な構造をなし、図４に示すような動作によって、データ線２２４に印加する電圧を選択的に出力する。このとき、デマルチプレクサ２１５は、デマルチプレクサ１００の７つの出力のうち６つの出力を用いた構成とされている。
【００６０】
図７は液晶ディスプレイ２００の要部の等価回路図を示す。図７（Ａ）は周縁部の要部の等価回路図、図７（Ｂ）は表示領域２１２の要部の等価回路図を示す。
【００６１】
図７（Ａ）に示すようにデマルチプレクサ２１５の入力端子Ｔinには、ソースドライバ回路２１４の出力が供給される。デマルチプレクサ２１５の出力端子Ｔout1〜Ｔout6は、データ線２２４に接続され、表示領域２１２に導入される。また、ゲートドライバ回路２１３の出力は、ゲート線２２３を介して表示領域２１２に導入される。
【００６２】
表示領域２１２に導入されたゲート線２２３は、図７（Ｂ）に示すようにサブ画素２２０に設けられたＴＦＴのゲートに接続される。また、表示領域２１２に導入されたデータ線２２４は、図７（Ｂ）に示すようにサブ画素２２０に設けられたＴＦＴ２２２のソースに接続される。ＴＦＴ２２２のドレインは、図７（Ｂ）に示すように画素電極２２１に接続されるとともに、補助容量Ｃsを介して補助容量線２２６に接続される。なお、サブ画素２２０には、画素電極２２１と共通電極２３２とが液晶２４１を挟んで配置されるため、図７（Ｂ）に示す液晶容量Ｃlcが形成される。
【００６３】
このように液晶ディスプレイ２００のデマルチプレクサ２１５として図１に示すようなデマルチプレクサ１００を、デマルチプレクサ１００の７つの出力のうち６つの出力を用いて適用することにより、制御端子を削減できるため、デマルチプレクサ２１５のスペースを小さくでき、よって、液晶ディスプレイ２００を狭額縁化できる。
【００６４】
また、本実施例のデマルチプレクサ１００をＭＩＰに適用することも可能である。
【００６５】
図８はデマルチプレクサ１００のＭＩＰ構造のサブ画素への適用例を説明するための図を示す。
【００６６】
図８に示すようにＭＩＰ構造のサブ画素３０１は、例えば、デマルチプレクサ３０２、メモリセル３０３、サブ画素容量３０４を含む構成とされている。
【００６７】
デマルチプレクサ３０２は、上記実施例で説明したデマルチプレクサ１００と同等な構成とされ、３本の制御線Ｉｎ１〜Ｉｎ３を用いてデマルチプレクサ１００の７つの出力のうちの６つの出力を用いてメモリセル３０３を構成する６つの素子ＭＥＭ１〜ＭＥＭ６にデータを記憶させる。メモリセル３０３に記憶された６ビットのデータにより、サブ画素容量３０４を充放電して、表示を行う。
【００６８】
サブ画素３０１のデマルチプレクサ３０２として上記実施例のデマルチプレクサ１００を適用することにより、３本の制御線Ｉｎ１〜Ｉｎ３によりメモリセル３０３に６ビットのデータを記憶でき、制御線を従来のデマルチプレクサの半分にすることができるため、サブ画素３０１の内部におけるデマルチプレクサ３０２の占有面積を小さくでき、よって、サブ画素３０１のサイズを小さくできる。これによって、液晶ディスプレイの画像を高精細化することが可能となる。
【００６９】
なお、本適用例では、液晶ディスプレイに本発明のデマルチプレクサを適用した例について説明したが、これに限定されるものではなく、プラズマディスプレイ、ＥＬディスプレイなど他のディスプレイに適用することも可能である。また、本発明のデマルチプレクサは、ディスプレイへの適用に限定されるものではなく、一般のデマルチプレクサに変えて適用することもできる。
また、本実施例では、液晶ディスプレイの表示素子に本発明のデマルチプレクサを適用した例について説明したが、他の機能素子、例えば、メモリセル、イメージセンサ、デジタル−アナログコンバータなどにも適用可能である。
また、本実施例は、例えば、携帯電話、デジタルカメラ、ＰＤＡ（personal
data  assistant)、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（global  positioning  system）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレーム、ポータブルＤＶＤプレーヤなどの電子装置に含まれる機能素子、例えば、表示装置などの表示素子などに適用可能である。
【００７０】
なお、本発明は上記実施例、適用例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の平面構成図である。
【図３】要部の断面図である。
【図４】本発明の一実施例のタイミングチャートである。
【図５】液晶ディスプレイの概略構成図である。
【図６】表示領域２１２の要部の構成図である。
【図７】液晶ディスプレイ２００の要部の等価回路図である。
【図８】デマルチプレクサ１００のＭＩＰ構造のサブ画素への適用例を説明するための図である。
【図９】従来のデマルチプレクサの一例の平面図である。
【図１０】従来のデマルチプレクサの一例の動作説明図である。
【符号の説明】
【００７２】
１００  デマルチプレクサ
２００  液晶ディスプレイ
２１１  下部ガラス基板、２１２  表示領域、２１３  ゲートドライバ回路
２１４  ソースドライバ回路、２１５  デマルチプレクサ、２１６  Ｉ／Ｏ回路
２２０  サブ画素
２２１  画素電極、２２２  ＴＦＴ（thin  film  transistor）２２３  ゲート線
２２４  データ線
２３１  上部ガラス基板、２３２  共通電極、２３３  配向膜
２４１  液晶
Ｍ11、Ｍ12、Ｍ13、Ｍ21、Ｍ22、Ｍ31、Ｍ41、Ｍ42  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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