(57)【特許請求の範囲】
【請求項１】
配線回路が形成されている電気導体層が被覆されている基板面に、複数の外部接続電極が配設されている能動面を備えた少なくとも２個の第１及び第２電子部品を、それらの能動面の向きを互いに逆向きにして実装されている構造の電子部品内蔵型回路基板を製造するに当たり、
前記電子部品内蔵型回路基板は、
第１の電気絶縁層と該第１の電気絶縁層の表面に複数の電極パッドを含む配線回路が形成されている第１の電気導体層とをベース基板とし、前記複数の電極パッドに前記複数の外部接続電極を接続して前記第１電子部品を固定し、前記複数の電極パッドが存在しない前記第１の電気導体層の部分に前記能動面の裏面側を向け、前記複数の外部接続電極を接続しないで前記第２電子部品を固定する第１の工程と、
固定された前記第１電子部品と前記第２電子部品にそれらの厚みより少し厚く絶縁樹脂を被着、硬化させて第２の電気絶縁層を形成する第２の工程と、
該第２の電気絶縁層の表面に第２の電気導体層を被覆する第３の工程と、
前記ベース基板の裏面に所定の厚さの絶縁樹脂を被着、硬化させて少なくとも一層の第３の電気絶縁層を形成する第３の工程と、
前記第３の電気絶縁層の表面に第３の電気導体層を形成する第４の工程と、
前記第１の電気導体層の前記複数の電極パッドに接続されている複数の電極パッドと前記第２の電気導体層とを電気的に接続するビアを形成する第５の工程と、
前記第１の電気絶縁層と第３の電気導体層とを電気的に接続するビアを形成する第６の工程と、
前記第２の電気導体層と前記第２電子部品の前記外部接続電極を接続する第７の工程とを含む工程で製造されることを特徴とする電子部品内蔵型回路基板の製造方法。
【請求項２】
前記第２の工程における第２の電気絶縁層の厚みが、固定された前記第１電子部品の厚みより厚く、前記第２電子部品の前記複数の外部接続電極までの厚みと同等か、それより少し薄く絶縁樹脂を被着、硬化させて第２の電気絶縁層を形成し、前記第２の電気導体層を前記第２の電子部品の前記外部接続電極に直接接続することを特徴とする請求項１に記載の電子部品内蔵型回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、複数の外部接続電極が形成されている能動面を備えた半導体集積回路チップなどの電子部品が内部に実装されている電子部品内蔵型回路基板の製造方法に関するものである。
【０００２】
【従来の技術】
先ず、従来技術の回路基板の構造を説明する。
【０００３】
電子機器の小型化、軽量化に伴い、回路基板の高密度化や実装部品の小型化に対する要求が厳しくなっている。回路基板においては、配線ルールの縮小により回路基板表面と平行な方向について高密度化が図られている。更に、ビルドアツプ工法を採用して配線を積層させ、任意の層間にビアを形成することにより、回路基板表面に垂直な方向における高密度化も可能となった。
【０００４】
その高密度実装化の初期の頃は、半導体装置として、ＩＣチップ（半導体集積回路チップ、ベアチップ、或いは半導体素子、以下、「ＩＣチップ」と記す）をパッケージで封止したものをマザー基板に実装する構造のものと、近年、ＩＣチップそのものをマザー基板またはインターポーザに直接実装する構造のものとがある。
【０００５】
前者の半導体パッケージとしては、従来、パッケージの外周に多ピン化されたリードを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ Ｐａｃｋｅａｇｅ）などの表面実装形式のデバイス（ＳＭＤ；Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｄｅｖｉｃｅ）が用いられることが多かった。
【０００６】
このような半導体パッケージの実装構造を更に小型化するため、ＩＣチップをベアで用いられるようになり、図３に示したように、ＩＣチップ１を、その複数の接続電極である電極パッド２が形成されている能動面を上向きにしてマザー基板１００上に銀ペースト１１０で固定し、電極パッド２とマザー基板１００側に形成されているパッド１０１とをワイヤーボンディング装置により金ワイヤー１０２で接続し、その全体を覆うように封止樹脂１０３を印刷、デスペンサーなどによって封止して実装する構造が用いられた。
【０００７】
この表面実装構造の利点は、金ワイヤー１０２で接続することから、ＩＣチップ１の電極パッド２のピッチの制限の影響を受け難いことや、実績が多いことから信頼性に問題がないこと、安価なことなど利点は多いが、欠点としては、金ワイヤ１０２を低ループで形成することが比較的難しいことから、実装後の高さが他の実装構造に比較して高くなってしまうことことである。また、ＩＣチップ１の電極パッド２をＩＣチップ１外に形成されているマザー基板１００側のパッド１０１に接続する必要があることから実装に要する面積が他の実装構造に比較して広くなってしまうなどの欠点がある。
【０００８】
そこで近年、半導体パッケージの実装構造を更に小型化するため、図４に示したように、ＩＣチップ１を、その複数の電極パッド２にバンプ３が形成されている能動面を下向きに、所謂フェイスダウンの状態にしてマザー基板１００或いはインターポーザの表面に向けてフリップチップボンドし、バンプ３をマザー基板１００のパッド１０１にリードを用いずに直接実装し、チップサイズパッケージ（ＣＳＰ）化を図っている。
【０００９】
前記のフリップチップボンドによれば、ＩＣチップの実装が可能な領域は基板表面の一面だけであり、実装密度は基板サイズの制限を受けるため、実装密度を更に飛躍的に向上させることは困難である。そこで、ＩＣチップを多層基板の内部に実装して実装密度を上げ、電子機器を小型化する実装構造が提案されるようになって来ている。
【００１０】
その一例を図５に示した。この図５に示した先願発明の多層実装構造の回路基板は、本出願人が平成１１年９月１日に出願した特願平１１−２４８０２４「電子回路内蔵プリント配線板およびその製造方法」に記載の発明の一実施形態の多層実装構造のものであって、それを略線的断面図で示したものであって、電気導体層（以下、単に「導体層」と略記する）が８層構造の回路基板２０を示した。
【００１１】
即ち、回路パターンが形成された導体層Ｌ１〜Ｌ８の８導体層を備え、各導体層間が電気絶縁樹脂を印刷などの手段で形成した電気絶縁層（以下、単に「導体層」と略記する）Ｉ１〜Ｉ７で硬くて曲がらない基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材質は、ガラス布に、例えば、エポキシ系樹脂のような熱硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポキシ系樹脂のような熱硬化性樹脂にフィラーを多く混合して硬化時の応力緩和を図れるようになされている。導体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層するかメッキ処理により形成される。
【００１２】
電気的構造は、導体層Ｌ２に複数の電極パッド或いはランド（以下、「パッド」と記す）２１や配線回路が、例えば、フォトレジスト法によりレジスト被膜Ｒをマスクとして形成されている。これらは銅箔をエッチングまたはメッキ処理によって形成されている。そして一部のパッド２１に、必要性に応じて不図示の異方性導電膜（ＡＣＦ）を介してＩＣチップ１がフェイスダウン状態で機械的、電気的に接続されている。
【００１３】
また、導体層Ｌ２に形成されている他のパッド２１はビアＨ１を介して導体層Ｌ１と接続されている。同様に導体層Ｌ２と導体層Ｌ３とはビアＨ２で接続されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６はビアＨ３で、導体層Ｌ６と導体層Ｌ７とはビアＨ４で、導体層Ｌ７と導体層Ｌ８とはビアＨ５で接続されている。
【００１４】
このようにビアはそれぞれの絶縁層を貫通して必要な導体層間を電気的に接続するために設けられている。ビアはレーザ加工、ショットブラスト法による加工などで孔開け加工が施され、そしてそれらビアによる導体層間の導通方法としては、銅メッキが主であるが、銀、銅−銀、半田などの導電性ペーストを印刷などの手法により埋め込みまたは焼結して導通を取っている。
【００１５】
なお、それぞれの導体層Ｌ１〜Ｌ８には所要の回路パターンが形成されており、そしてそれらの回路パターンにチップ形状の所要の電子部品が必要に応じて接続されているものであるが、ここでは説明の簡単にするため省略した。
【００１６】
前記の多層実装構造はＩＣチップ１がフェイスダウン状態で内部に組み込んだ回路基板２０であるが、図６に示した回路基板３０のように、ＩＣチップ１をフェイスアップ状態で内部にフリップチップボンドして組み込んだ構造で構成することもできる。基板３１としては、平坦性が求められることから、金属板、セラミックス板、またはシリコンウェーハなどが用いられる。但し、現状では、実際の商品に応用されているものは、少ない。
【００１７】
図示の例の実装構造では、前記のような材質の基板３１の表面に、スパッターなどの半導体プロセスで使用される手段で配線パターンが形成された導体層Ｌ３上に複数のＩＣチップ１をフェイスアップ状態でフリップチップボンドで実装し、その後、絶縁樹脂を塗布して絶縁層Ｉ２を形成し、その絶縁層Ｉ２の表面に前記と同様に配線パターンが形成された導体層Ｌ２を形成し、その導体層Ｌ２の表面に複数のＩＣチップ１をフェイスアップ状態でフリップチップボンドで実装し、その後、絶縁樹脂を塗布して絶縁層Ｉ１を形成し、そしてその絶縁層Ｉ１の表面に前記と同様に配線パターンが形成された導体層Ｌ１を形成した構造のもである。
【００１８】
このような実装構造は、まだ実用化されていないが、用途としては、同じＩＣチップを多層に積層することから、メモリーモジュールなどへの使用が考えられる。
【００１９】
【発明が解決しようとする課題】
しかしながら、これまで提案されているＩＣチップ内蔵型回路基板においては、回路設計時に、前記のようにＩＣチップがその能動面を基板面に面するように実装する（即ち、フェイスダウン）か、フェイスアップで実装するかの選択を行って配線しなければならなかった。このことは、回路基板を設計する上で、内蔵させるＩＣチップと外層部との接続を充分に検討して部品配置を行う必要がある。その結果、内蔵されたＩＣチップと外層部を接続するためのビアの数が増大して内蔵するＩＣチップの数や配線回路の設計に大きな制約が加わることにもなっている。
【００２０】
本発明は前記のような問題点に鑑みてなされたものであって、外部との接続を行うビアの数を増やすことなく回路設計が容易になる電子部品内蔵型回路基板の製造方法を得ることを目的とするものである。
【００２１】
【課題を解決するための手段】
前記の目的を達成するために、本発明の電子部品内蔵型回路基板の製造方法は、配線回路が形成されている電気導体層が被覆されている基板面に、複数の外部接続電極が配設されている能動面を備えた少なくとも２個の第１及び第２電子部品を、それらの能動面の向きを互いに逆向きにして実装されている構造の電子部品内蔵型回路基板を製造するに当たり、
前記電子部品内蔵型回路基板は、
第１の電気絶縁層と該第１の電気絶縁層の表面に複数の電極パッドを含む配線回路が形成されている第１の電気導体層とをベース基板とし、前記複数の電極パッドに前記複数の外部接続電極を接続して前記第１電子部品を固定し、前記複数の電極パッドが存在しない前記第１の電気導体層の部分に前記能動面の裏面側を向け、前記複数の外部接続電極を接続しないで前記第２電子部品を固定する第１の工程と、固定された前記第１電子部品と前記第２電子部品にそれらの厚みより少し厚く絶縁樹脂を被着、硬化させて第２の電気絶縁層を形成する第２の工程と、該第２の電気絶縁層の表面に第２の電気導体層を被覆する第３の工程と、前記ベース基板の裏面に所定の厚さの絶縁樹脂を被着、硬化させて少なくとも一層の第３の電気絶縁層を形成する第３の工程と、前記第３の電気絶縁層の表面に第３の電気導体層を形成する第４の工程と、前記第１の電気導体層の前記複数の電極パッドに接続されている複数の電極パッドと前記第２の電気導体層とを電気的に接続するビアを形成する第５の工程と、前記第１の電気絶縁層と第３の電気導体層とを電気的に接続するビアを形成する第６の工程と、前記第２の電気導体層と前記第２電子部品の前記外部接続電極を接続する第７の工程とを含む工程で製造されることを特徴とする。
【００２６】
更にまた、前記の電子部品内蔵型回路基板の製造方法の前記第２の工程における第２の電気絶縁層の厚みが、固定された前記第１電子部品の厚みより厚く、前記第２電子部品の前記複数の外部接続電極までの厚みと同等か、それより少し薄く絶縁樹脂を被着、硬化させて第２の電気絶縁層を形成し、前記第２の電気導体層を前記第２の電子部品の前記外部接続電極に直接接続する工程であることを特徴とする。
【００２７】
以上のように一枚の配線基板に電子部品をフェイスダウンとフェイスアップで実装する組合せ構造を採ることにより、回路基板外層側との配線が多い電子部品はフェイスアップ状態で実装すれば、比較的簡単に多数の配線を処理することができるばかりではなく、外層部への接続のためのビア数を増加させる必要がない。従って、本発明の回路基板を組み込んだ電子機器はより一層小型化することができる。
【００２８】
また、フェイスアップで実装する電子部品には、比較的消費電力の大きい電子部品を電子部品を当てることができる。
【００２９】
更に、フェイスアップで実装された電子部品の放熱は、その裏面から接続材、導体層の銅ランド、ビアを介して内層部へと熱拡散させることができる。
【００３０】
更にまた、本発明の電子部品内蔵型回路基板の製造方法によれば、半導体装置の製造工程で用いられている印刷、成膜、エッチング、ボンディング技術、実装技術などの既存の技術を組み合わせて用いて高密度実装された電子部品内蔵型回路基板を極めて容易に製造することができる。
【００３１】
【発明の実施の形態】
以下、図を用いて、本発明の一実施形態の電子部品内蔵型回路基板を説明する。
【００３２】
図１は本発明の一実施形態の電子部品内蔵型回路基板の断面側面図、図２は図１に示した電子部品内蔵型回路基板に内蔵されている複数のＩＣチップの内のフェイスアップ状態で実装されているＩＣチップの実装構造を説明するための電子部品内蔵型回路基板の断面側面図である。
【００３３】
図１において、符号１０は全体として本発明の電子部品内蔵型回路基板（以下、単に「回路基板」と略記する）を指す。この回路基板１０には多層構造の基板に複数のＩＣチップ１Ａ、１Ｂが能動面の向きを異にして内蔵されているものである。ＩＣチップ１Ａ、１Ｂは外形がほぼ同一構造のベアチップで、それらの能動面の複数の電極パッドには半田または金製のバンプ２が形成されている。
【００３４】
ＩＣチップ１Ａは導体層Ｌ２の表面に形成されている回路パターンのパッド１１に前記のフェイスダウン状態で、ＩＣチップ１Ｂは前記のフェイスアップ状態で実装されている。即ち、ＩＣチップ１Ａはそのバンプ２をパッド１１にフリップチップボンドして実装されており、ＩＣチップ１Ｂはそのバンプ２を上向きにしたフェイスアップ状態で、その裏面を銀ペースト、異方性導電膜（ＡＣＦ）などの接続材１２を介してパッド１１に固定して実装されている。
【００３５】
また、この回路基板１０も、図５に示した回路基板２００と同様に、導体層が８層構造の基板で示した。即ち、回路パターンが形成された導体層Ｌ１〜Ｌ８の８導体層を備え、各導体層間が絶縁樹脂を印刷などの手段で形成した絶縁層Ｉ１〜Ｉ７で硬くて曲がらない基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材質は、ガラス布に、例えば、エポキシ系樹脂のような熱硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポキシ系樹脂のような熱硬化性樹脂にフィラーを多く混合して硬化時の応力緩和を図れるようにしておくとよい。導体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層するかメッキ処理により形成される。
【００３６】
電気的構造は、導体層Ｌ２に複数のパッド１１や配線回路が形成されている。これらは銅箔をエッチングまたはメッキ処理によって形成されている。そして一部のパッド１１にバンプ２が位置するようにＩＣチップ１Ａがフェイスダウン状態でフリップチップボンドされており、ＩＣチップ１Ｂは接続材１２を介して導体層Ｌ２にフェイスアップ状態で電気的、機械的に接続されている。
【００３７】
また、導体層Ｌ２に形成されている他のパッド１１はビアＨ１ａを介して導体層Ｌ１と接続されており、また、ＩＣチップ１Ｂの複数のバンプ２はビアＨ１ｂを介して導体層Ｌ１に接続されている。
【００３８】
同様に導体層Ｌ２と導体層Ｌ３とはビアＨ２で接続されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６はビアＨ３で、導体層Ｌ６は導体層Ｌ７にビアＨ４で、導体層Ｌ７は導体層Ｌ８はビアＨ５で接続されている。
【００３９】
従って、各導体層上に実装されている各電子部品間はビアＨ２、Ｈ３、Ｈ４を通じて接続され、それぞれ電子回路の構成要素となる。また、外部の電子回路へはビアＨ１ａ、Ｈ１ｂ、Ｈ５を介して接続することができる。
【００４０】
前記接続材１２はＩＣチップ１Ｂの固定と放熱の機能を果たす。接続材１２は一般的には導電性であって、熱または紫外線によって硬化する樹脂に金属系フィラーを混入させたものである。
【００４１】
ＩＣチップ１Ｂの放熱は、そのＩＣチップ１Ｂの裏面から接続材１２を介して、導体層ｌ２、Ｌ３間のビアＨ２から導体層Ｌ３〜Ｌ６に形成されたビアＨ３を通して内層部または導体層Ｌ８側に放熱される。
【００４２】
前記のようにビアによる導体層間の導通方法は前記の手段と同様であるので、その説明は省略する。また、それぞれの導体層Ｌ１〜Ｌ８には所要の回路パターンが形成されており、そしてそれらの回路パターンにチップ形状の所要の電子部品が必要に応じて接続されているものであるが、その説明も省略する。
【００４３】
次に、本発明の回路基板１０の製造方法を工程順に説明する。
【００４４】
１）先ず、絶縁層Ｉ２とその表面に形成されている導体層Ｌ２とをベース基板として、その導体層Ｌ２の表面に、例えば、フォトレジスト法によりレジスト被膜Ｒを形成し、ＩＣチップ１Ａの外部接続電極を固定する電極パッドを形成すると共に、印刷にてＩＣチップ１Ｂの固定用の接続材１２である銀ペーストを塗布する。
【００４５】
２）次に、ＩＣチップ１Ｂの中心またはＩＣチップ１Ｂのアライメントマークを画像認識などで認識して、接続材１２を介してＩＣチップ１Ｂをフェイスアップ状態で導体層Ｌ２にボンディングする。
【００４６】
３）次に、接続材１２を硬化する。
【００４７】
４）次に、導体層Ｌ２の他の予め決められた位置に導電性接着剤を塗布するか異方性導電膜（ＡＣＦ）を貼る。
【００４８】
５）次に、ＩＣチップ１Ａをボンディング装置により仮固定の後、本圧着する。
【００４９】
６）次に、実装された両ＩＣチップ１Ａ、１ＢにそれらＩＣチップ１Ａ、１Ｂの厚みより少し厚く絶縁樹脂を印刷し、硬化させて絶縁層Ｉ１を形成する。
【００５０】
７）次に、絶縁層Ｉ１の表面に導体層Ｌ１を形成する。この場合、樹脂付き銅箔を積層するか、銅箔をプリプレグを挟んで積層するなどの積層プレス方法とメッキ処理による方法が用いられる。
８）次に、導体層Ｌ１のビアＨ１ａ、Ｈ１ｂを開ける部分の銅箔をエッチングし、除去する。
【００５１】
９）次に、銅箔が除去された部分にレーザ装置を用いてビアＨ１ａ、Ｈ１ｂを加工する。レーザとしては、炭酸ガスレーザまたはエキシマレーザを用い、導体層Ｌ１を基準面としてビアＨ１ａ、Ｈ１ｂの底までの距離（深さ）及び径が異なるので出力、加工方法の条件を調整して加工を行う。
１０）レーザ加工部分の樹脂残りを除去する（約１μｍ程度）。
１１）ビアＨ１ａ、Ｈ１ｂにメッキ又は導電性ペーストを埋めて、導電性をもたせる。
１２）次に、ビアＨ１ａ、Ｈ１ｂが開けられた導体層Ｌ１の表面に配線回路パターンを形成する。
【００５２】
回路基板１０における他の絶縁層Ｉ３〜Ｉ７、導体層Ｌ３〜Ｌ８、ビアＨ２〜Ｈ５の形成方法は、図５に示した従来技術の回路基板２００の場合と同様であるので、それらの説明は省略する。
【００５３】
図２には、前記フェイスアップ状態で実装したＩＣチップ１Ｂの他の実装構造を示した。このＩＣチップ１Ｂの実装構造は、図１に示したＩＣチップ１Ｂの絶縁層Ｉ１の硬化後で導体層Ｌ２に実装されたＩＣチップ１Ｂのバンプ２が露出するところまで平坦化処理（研磨）を行い、その後、ビアＨ１ａの加工を行い、メッキ処理によってバンプ２との接続計る。
【００５４】
このような実装構造を採ることにより、図１に示したビアＨｉａ、Ｈ１ｂの深さ及び形状を考慮した加工を行う必要がない。
【００５５】
以上のように一枚の多層配線基板内に複数のＩＣチップをフェイスダウンとフェイスアップで実装する組合せ構造を採ることにより、回路基板外層側との配線が多いＩＣチップはフェイスアップ状態で実装すれば、比較的簡単に多数の配線を処理することができるばかりではなく、外層部への接続のためのビア数を増加させる必要がない。従って、本発明の回路基板を組み込んだ電子機器はより一層小型化することができる。
【００５６】
また、フェイスアップで実装するＩＣチップには、比較的消費電力の大きいＩＣチップ、例えば、中央演算素子（ＣＰＵ）を実装することができる。
【００５７】
更に、フェイスアップで実装されたＩＣチップの放熱は、その裏面から接続材、導体層の銅ランド、ビアを介して内層部へと熱拡散させることができる。
【００５８】
【発明の効果】
以上説明したように、本発明の電子部品内蔵型回路基板の製造方法によれば、半導体装置の製造工程で用いられている印刷、成膜、エッチング、ボンディング技術、実装技術などの既存の技術を組み合わせて用いて高密度実装された電子部品内蔵型回路基板を極めて容易に製造することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の電子部品内蔵型回路基板の断面側面図である。
【図２】  図１に示した電子部品内蔵型回路基板に内蔵されている複数のＩＣチップの内のフェイスアップ状態で実装されているＩＣチップの実装構造を説明するための電子部品内蔵型回路基板の断面側面図である。
【図３】  従来技術のベア型ＩＣチップのマザー基板への実装構造を示す断面側面図である。
【図４】  従来技術のベア型ＩＣチップをマザー基板へフリップチップボンドで実装構造を示す断面側面図である。
【図５】  従来技術のベアのＩＣチップをマザー基板へフェイスダウン状態で実装した実装構造を示す断面側面図である。
【図６】  ＩＣチップをフェイスアップ状態で内部にフリップチップボンドして組み込んだ実装構造の断面側面図である。
【符号の説明】
１…ＩＣチップ、２…電極パッド、３…バンプ、１０…本発明の一実施形態の電子部品内蔵型回路基板、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８…電気導体層、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７…電気絶縁層、Ｈ１ａ，Ｈ１ｂ，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６，Ｈ７…ビア、Ｒ…レジスト被膜
【図１】
0004660946.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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