(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に形成されたｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタに隣接して前記半導体層に形成されたｎ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に形成され、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとを相互に電気的に分離する第１の素子分離膜と、を有する半導体装置において、前記第１の素子分離膜には、前記ｎ型ＭＯＳトランジスタ寄りで前記ｐ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達しない深さの第１の溝が形成され、前記ｐ型ＭＯＳトランジスタ寄りで前記ｎ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達する深さの第２の溝が形成され、前記第１の溝及び第２の溝に絶縁物が埋設され、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成された前記半導体層と前記絶縁膜との間の一部には前記ｐ型ＭＯＳトランジスタの中心にむけて延びる酸化物層が形成されていることを特徴とする半導体装置。
【請求項２】
前記第２の溝は、前記第１の溝と比べて、幅が狭く形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化物層は、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成された前記半導体層の側面から前記ｐ型ＭＯＳトランジスタの中心にむけて延びるに従い厚さが薄くなり、先端が尖った形状であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の溝及び前記第２の溝は、前記第１の素子分離膜における前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向と直交する方向に形成されていることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタが形成された半導体層と、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタの何れも形成されていない半導体層との間に、隣り合う素子同士を電気的に分離する第２の素子分離膜を有し、前記第２の素子分離膜には、前記絶縁膜に到達する深さの第３の溝が形成されていることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
【請求項６】
前記半導体基板がシリコンにより形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層がシリコンにより形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層におけるｐ型ＭＯＳトランジスタが形成される部分とｎ型ＭＯＳトランジスタが形成される部分との間に前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとを相互に電気的に分離する第１の素子分離膜を形成する工程と、を有し、前記第１の素子分離膜を形成する工程は、前記絶縁膜に到達しない深さの第１の溝を形成する工程と、前記第１の溝を形成した後、前記ｐ型ＭＯＳトランジスタ寄りで前記ｎ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達する深さの第２の溝を形成する工程と、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成される前記半導体層と前記絶縁膜との間の一部に前記ｐ型ＭＯＳトランジスタの中心にむけて延びる酸化物層を形成する工程と、前記酸化物層を形成した後、前記第１及び第２の溝に絶縁物を埋設する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の溝を形成する工程は、前記第１の溝と比べて、前記第２の溝の幅を狭く形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の溝を形成する工程で形成される前記第１の溝、及び前記第２の溝を形成する工程で形成される前記第２の溝は、前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向に直交する方向に形成されることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタが形成される半導体層と、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタの何れも形成されない半導体層との間に、隣り合う素子同士を電気的に分離する第２の素子分離膜を形成する工程を有し、前記第２の素子分離膜を形成する工程は、前記絶縁膜に到達する深さの第３の溝を形成する工程と、前記第３の溝に絶縁物を埋設する工程と、を有することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Silicon On Insulator）層が設けられた基板を使用した半導体装置及びその製造方法に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）等のように同一基板上にｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びｎチャネルＭＯＳＦＥＴとが形成されている半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上にＢＯＸ（Buried Oxide：埋め込み酸化物）層を形成し、このＢＯＸ層上にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳＦＥＴ等の素子を含む半導体集積回路を形成した半導体装置が開発されている。
【０００３】
このような半導体装置においては、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴ等の各素子を相互に電気的に分離するため、ＳＯＩ層にＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域が形成されている。図１３（ａ）乃至（ｃ）及び図１４（ａ）乃至（ｃ）は従来の半導体装置の製造方法をその工程順に示す断面図である。先ず、図１３（ａ）に示すように、シリコン基板１０２上にＢＯＸ層１０３が形成され、このＢＯＸ層１０３上にＳＯＩ層１０４が形成されたＳＯＩウエハ１０１を用意する。そして、図１３（ｂ）に示すように、ＳＯＩウエハ１０１を熱酸化し、ＳＯＩ層１０４の表面にシリコン酸化膜（ＳｉＯ２膜）１０５を形成する。その後、図１３（ｃ）に示すように、シリコン酸化膜１０５上にシリコン窒化膜（Ｓｉ３Ｎ４膜）１０６を成膜する。
【０００４】
次に、図１４（ａ）に示すように、フォトリソグラフィによりシリコン窒化膜１０６上にフォトレジスト（図示せず）を形成する。このフォトレジストには、後の工程でＳＴＩ領域を形成する予定の領域に開口部が設けられている。そして、このフォトレジストをマスクにして、ドライエッチングによりシリコン窒化膜１０６をエッチングして選択的に除去した後、フォトレジストを剥離する。次に、シリコン窒化膜１０６をマスクにしてシリコン酸化膜１０５及びＳＯＩ層１０４をエッチングして選択的に除去し、溝１０７を形成する。このとき、溝１０７はＢＯＸ層１０３に到達するように形成する。
【０００５】
次に、図１４（ｂ）に示すように、ＳＯＩウエハ１０１に熱酸化処理を施し、溝１０７の内面におけるＢＯＸ層１０３が露出している領域に、シリコン酸化膜１０９を形成する。この処理を丸め酸化という。このとき、酸素が溝１０７の底部からＢＯＸ層１０３とＳＯＩ層１０４との界面に回り込み、溝１０７の近傍におけるＢＯＸ層１０３とＳＯＩ層１０４との間には、酸化物層１１３が形成される。
【０００６】
次に、図１４（ｃ）に示すように、ＨＤＰ（High Density Plasma：高密度プラズマ）酸化膜等により、全面にシリコン酸化膜を成膜する。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により、溝１０７の内部以外の領域に形成されたシリコン酸化膜を除去し、溝１０７の内部にシリコン酸化膜からなるＳＴＩ領域１１２を形成する。そして、ＳＯＩ層１０４におけるＳＴＩ領域１１２により区画された領域に、ＭＯＳＦＥＴ等の素子を形成し、半導体装置にする。
【０００７】
図１５はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが隣接して形成された従来の半導体装置を示す断面図である。図１５に示すように、ｐチャネルＭＯＳＦＥＴ１２０及びｎチャネルＭＯＳＦＥＴ１２１は、ＳＴＩ領域１１２により区画されたＳＯＩ層１０４上に、ゲート絶縁膜１１６を介してゲート電極１１４が設けられ、更に、ゲート電極１１の両側面にサイドウォール１１５が設けられている。このｐチャネルＭＯＳＦＥＴ１２０及びｎチャネルＭＯＳＦＥＴ１２１は、いずれも、ＳＴＩ領域１１２の近傍におけるＢＯＸ層１０３とＳＯＩ層１０４との間に酸化物層１１３が形成されているため、ＳＯＩ層１０４に圧縮応力が発生する。
【０００８】
ところが、ＳＯＩ層１０４に形成されるチャネル領域に圧縮応力がかかると、ｎチャネルＭＯＳＦＥＴにおいてキャリア移動度が低下してトランジスタの特性が低下する。このため、ＳＴＩ領域を形成する際に、溝を２段階に分けて形成することにより、溝の近傍におけるＢＯＸ層とＳＯＩ層との間に酸化物層が形成されることを防止した半導体集積回路が提案されている（例えば、特許文献１参照。）。図１６は特許文献１に記載の半導体集積回路を示す断面図である。図１６に示すように、特許文献１に記載の半導体集積回路は、ＢＯＸ層１０３まで到達しないように溝１０７ａを形成し、丸め酸化を行った後でＢＯＸ層１０３まで達成する溝１０７ｂを形成し、溝１０７ａ及び溝１０７ｂの内部にシリコン酸化膜からなるＳＴＩ領域１１２を形成している。
【０００９】
一方、チャネル領域にかかる応力の方向を適正化すると、トランジスタ特性を向上させることができる。図１７（ａ）はｎチャネルＭＯＳＦＥＴの特性が向上する応力方向を模式的に示す平面図であり、図１７（ｂ）はｐチャネルＭＯＳＦＥＴの特性が向上する応力方向を模式的に示す平面図である。図１７（ａ）に示すように、ｎチャネルＭＯＳＦＥＴの場合は、隣り合う１対の拡散層１３０ａ及び拡散層１３０ｂ間のチャネル領域上に形成されたゲート電極１３１が延びる方向と平行な方向及び垂直な方向に引張応力がかかると特性が向上する。また、図１７（ｂ）に示すように、ｐチャネルＭＯＳＦＥＴの場合は、隣り合う１対の拡散層１３２ａ及び拡散層１３２ｂ間のチャネル領域上に形成されたゲート電極１３３が延びる方向に平行な方向に引張応力がかかり、垂直な方向に圧縮応力がかかると特性が向上する（非特許文献１参照）。
【００１０】
そこで、チャネル領域にかかる圧縮応力及び引張応力を利用して、特性向上を図った半導体装置が提案されている（例えば、特許文献２及び３参照）。特許文献２に記載の半導体装置の製造方法においては、チャネル領域に引張応力を生じさせるシリコン膜、金属膜又はこれらの積層膜でｎチャネルＭＯＳＦＥＴのゲート電極を形成し、チャネル領域に圧縮応力を生じさせるシリコン膜、金属膜又はこれらの積層膜でｐチャネルＭＯＳＦＥＴのゲート電極を形成している。また、図１８（ａ）は特許文献３に記載のｐチャネルＭＯＳＦＥＴを示す断面図であり、図１８（ｂ）はｎチャネルＭＯＳＦＥＴを示す断面図である。図１８（ａ）及び（ｂ）に示すように、特許文献３においては、シリコン基板１４１上に形成されたｐウエル１４１ａ及びｎウエル１４１ｂ上に、ソース・ドレイン領域となる拡散層１４２が形成されており、各素子間の拡散層１４２はＳＴＩ領域１４３により分離され、また各ウエル上の拡散層１４２間のチャネル領域上にはゲート電極１４４が形成されており、このゲート電極１４４の両側面にはサイドウォール１４５が形成されている。そして、ｐチャネルＭＯＳＦＥＴは、チェネル方向のソース・ドレイン領域の長さを１μｍ以下にし、ゲート電極長を０．２μｍ以下にすることにより、チャネル方向に圧縮応力がかかるようにしている。また、ｎチャネルＭＯＳＦＥＴは、ゲート電極長方向と平行なソース・ドレイン領域の面とＳＴＩ領域１４３との間に、シリコン窒化膜１４６を挿入することにより、チャネル方向に引張応力がかかるようにしている。
【００１１】
【特許文献１】特開２００３−３３２４１６号公報
【特許文献２】特開２００２−９３９２１号公報
【特許文献３】特開２００３−１７９１５７号公報
【非特許文献１】C. H. Ge、外１７名，「Process-Strained Si (PSS) CMOS Technology Featuring 3D strain Engineering」，ＩＥＤＭ論文集，２００３年，ｐ．３．７．１−３．７．４
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述の従来の技術には以下に示す問題点がある。特許文献１に記載の半導体回路は、酸化物層の発生を抑制して、トランジスタ特性の低下は防止することができるが、トランジスタ特性を積極的に向上させる効果はない。また、特許文献２及び３に記載の方法は、特定の素子及び方向にのみ応力をかけることが困難であるため、ＣＭＯＳのように同一基板上にｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴとが形成されている半導体装置に適用した場合、一方の特性が低下してしまうという問題点がある。このように、同一基板上にｐ型ＭＯＳトランジスタと他の素子が混在して形成されている場合、ｐ型ＭＯＳトランジスタの特性を向上させるために応力をかけると、他の素子の特性が低下してしまうという問題点がある。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、ＳＯＩ層に形成されている他の素子の特性に影響を与えずに、ｐ型ＭＯＳトランジスタの特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本願第１発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に形成されたｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタに隣接して前記半導体層に形成されたｎ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとの間に形成され、前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとを相互に電気的に分離する第１の素子分離膜と、を有する半導体装置において、前記第１の素子分離膜には、前記ｎ型ＭＯＳトランジスタ寄りで前記ｐ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達しない深さの第１の溝が形成され、前記ｐ型ＭＯＳトランジスタ寄りで前記ｎ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達する深さの第２の溝が形成され、前記第１の溝及び第２の溝に絶縁物が埋設され、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成された前記半導体層と前記絶縁膜との間の一部には前記ｐ型ＭＯＳトランジスタの中心にむけて延びる酸化物層が形成されていることを特徴とする。
【００１５】
本発明においては、ｐ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向に位置する部分に第２の溝を形成しているため、ｐ型ＭＯＳトランジスタの側面から前記チャネル方向における前記ｐ型ＭＯＳトランジスタの中心にむけてその途中まで酸化物層が形成される。これにより、トランジスタ特性が低下するゲート電極が延びる方向、即ち、チャネル方向に直交する方向には圧縮応力はかからず、特性が向上するゲート電極が延びる方向に直交する方向、即ち、チャネル方向にのみ圧縮応力をかけることができる。その結果、ＳＯＩ層に形成されている他の素子に影響を与えずにｐ型ＭＯＳトランジスタの特性を向上させることができる。
【００１６】
前記第２の溝は、前記第１の溝と比べて、幅が狭く形成されていてもよい。また、前記酸化物層は、例えば、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成された前記半導体層の側面から前記ｐ型ＭＯＳトランジスタの中心にむけて延びるに従い厚さが薄くなり、先端が尖った形状でもよい。また、前記第１の溝及び前記第２の溝は、前記第１の素子分離膜における前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向と直交する方向に形成されていてもよい。さらに、前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタが形成された半導体層と、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタの何れも形成されていない半導体層との間に、隣り合う素子同士を電気的に分離する第２の素子分離膜を有し、前記第２の素子分離膜には、前記絶縁膜に到達する深さの第３の溝が形成されていてもよい。
【００１９】
また、前記半導体基板及び前記半導体層は、例えば、シリコンにより形成されている。
【００２０】
本願第２発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層におけるｐ型ＭＯＳトランジスタが形成される部分とｎ型ＭＯＳトランジスタが形成される部分との間に前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとを相互に電気的に分離する第１の素子分離膜を形成する工程と、を有し、前記第１の素子分離膜を形成する工程は、前記絶縁膜に到達しない深さの第１の溝を形成する工程と、前記第１の溝を形成した後、前記ｐ型ＭＯＳトランジスタ寄りで前記ｎ型ＭＯＳトランジスタから離れた位置に前記絶縁膜に到達する深さの第２の溝を形成する工程と、前記第２の溝近傍の前記ｐ型ＭＯＳトランジスタが形成される前記半導体層と前記絶縁膜との間の一部に前記ｐ型ＭＯＳトランジスタの中心にむけて延びる酸化物層を形成する工程と、前記酸化物層を形成した後、前記第１及び第２の溝に絶縁物を埋設する工程と、を有することを特徴とする。
【００２１】
本発明においては、ｐ型ＭＯＳトランジスタのチャネル方向に位置する部分に第２の溝を形成しているため、ゲート電極が延びる方向に平行な素子分離領域の側面に沿って酸化物層が形成される。このため、ｐ型ＭＯＳトランジスタの特性が向上するゲート電極が延びる方向に対して直交する方向、即ち、チャネル方向にのみ圧縮応力がかかる。その結果、他の素子の特性に影響を与えずに、効率的にｐ型ＭＯＳトランジスタの特性を向上させることができる。
【００２２】
前記第２の溝を形成する工程は、前記第１の溝と比べて前記第２の溝の幅を狭く形成してもよい。また、前記第１の溝を形成する工程で形成される前記第１の溝、及び前記第２の溝を形成する工程で形成される前記第２の溝は、前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向に直交する方向に形成してもよい。又は、前記ｐ型ＭＯＳトランジスタまたは前記ｎ型ＭＯＳトランジスタが形成される半導体層と、前記ｐ型ＭＯＳトランジスタ及び前記ｎ型ＭＯＳトランジスタの何れも形成されない半導体層との間に、隣り合う素子同士を電気的に分離する第２の素子分離膜を形成する工程を有し、前記第２の素子分離膜を形成する工程は、前記絶縁膜に到達する深さの第３の溝を形成する工程と、前記第３の溝に絶縁物を埋設する工程と、を有してもよい。
【発明の効果】
【００２６】
本発明によれば、ｐ型ＭＯＳトランジスタのソースドレインが対向するチャネル方向に位置する素子分離領域を、半導体層の表面側に形成された第１の溝及びこの第１の溝と絶縁膜との間に形成された第２の溝に、絶縁物を埋設することにより形成し、この第２の溝を第１の溝の中心よりも前記ｐ型ＭＯＳトランジスタ寄りの位置に形成することにより、半導体層と絶縁膜との間に第２の溝の側面からチャネル方向におけるｐ型ＭＯＳトランジスタの中心にむけてその途中まで延びる酸化物層を形成して、ｐ型ＭＯＳトランジスタのチャネル方向にのみ圧縮応力をかけることができるため、隣接して形成された他素子の特性を低下させずにｐ型ＭＯＳトランジスタの特性を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係る半導体装置について説明する。本実施形態の半導体装置は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが混在して形成されているＣＭＯＳデバイスを備えた半導体装置である。図１（ａ）は本実施形態の半導体装置を示す平面図であり、図１（ｂ）はその断面図である。図１（ａ）及び（ｂ）に示すように、本実施形態の半導体装置１においては、シリコン基板２上にＢＯＸ層３が形成されており、このＢＯＸ層３上にはｐウエル４ａ及びｎウエル４ｂとなるＳＯＩ層４が形成されている。また、ｐウエル４ａ及びｎウエル４ｂ上には、夫々ソース・ドレイン領域となるｐ型拡散層５及びｎ型拡散層６が形成されている。更に、ｐ型拡散層５間及びｎ型拡散層６間に夫々形成されたチャネル領域上には、ゲート絶縁膜７を介してゲート電極８が形成され、ゲート電極８の両側面にはサイドウォール９が形成されている。そして、ｎウエル４ｂ、ｐ型拡散層５及びゲート電極８等により構成されるｐチャネルＭＯＳＦＥＴ１０と、ｐウエル４ａ、ｎ型拡散層６及びゲート電極８等により構成されるｎチャネルＭＯＳＦＥＴ１１とは、ＳＴＩ領域１９により区画されている。
【００２８】
本実施形態の半導体装置１においては、ＳＴＩ領域１９を、ＢＯＸ層３に到達しない溝１２と、この溝１２の底部に形成されＢＯＸ層３に到達している溝１３とで構成している。具体的には、ｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１の周囲に溝１２が形成されており、溝１２の底部におけるゲート電極８が延びる方向と平行で、且つｐチャネルＭＯＳＦＥＴ１０側の辺に沿って溝１３が形成されている。即ち、本実施形態の半導体装置１におけるＳＴＩ領域１９は、ゲート電極８が延びる方向と平行で、且つｐチャネルＭＯＳＦＥＴ１０寄りの部分のみＢＯＸ層３まで到達しており、それ以外の部分はＢＯＸ層３に到達していない。
【００２９】
また、本実施形態の半導体装置１においては、溝１３近傍のＢＯＸ層３とＳＯＩ層４との間に、溝１３の側面から離れるに従い厚さが薄くなり、先端が尖った形状である酸化物層（以下、バーズビークという）１４が形成されている。このバーズビーク１４は、丸め酸化の際に、溝１３の底部を構成するＢＯＸ層３と、側面を構成するＳＯＩ層４との境界部から酸素が入り込み、ＢＯＸ層３とＳＯＩ層４との界面においてＳＯＩ層４が酸化したものである。ＳＯＩ層４が酸化すると、体積膨張が起こるため、素子に圧縮応力がかかる。通常、バーズビークは溝の両側に形成されるため、その両側の素子に圧縮応力がかかってしまうが、本実施形態の半導体装置１においては、溝１２の底部におけるゲート電極８が延びる方向と平行で且つｐチャネルＭＯＳＦＥＴ１０側の辺に沿って溝１３を形成しているため、ｐチャネルＭＯＳＦＥＴ１０側のバーズビーク１４は拡散層の下方に、ｎチャネルＭＯＳＦＥＴ１１側のバーズビーク１４は溝１２の下方に、夫々形成される。このため、ｐチャネルＭＯＳＦＥＴ１０のチャネル領域には、ゲート電極８が延びる方向に対して垂直な方向の圧縮応力がかかるが、ｎチャネルＭＯＳＦＥＴ１１のチャネル領域に対して圧縮応力はほとんど影響を及ぼさない。
【００３０】
前述の図１７（ａ）及び（ｂ）に示すように、ｎチャネルＭＯＳＦＥＴの場合は、ゲート電極が延びる方向と平行な方向及び垂直な方向に引張応力がかかると特性が向上し、ｐチャネルＭＯＳＦＥＴの場合は、ゲート電極が延びる方向に平行な方向に引張応力がかかり、垂直な方向に圧縮応力がかかると特性が向上する。よって、本実施形態の半導体装置１においては、ｐチャネルＭＯＳＦＥＴ１０にゲート電極８が延びる方向と垂直な方向に圧縮応力をかけると共に、ｎチャネルＭＯＳＦＥＴ１１に圧縮応力がかかることを抑制しているため、ｎチャネルＭＯＳＦＥＴ１１を低下させずに、ｐチャネルＭＯＳＦＥＴ１０の特性を向上させることができる。
【００３１】
更に、本実施形態の半導体装置１においては、溝１２がＢＯＸ層３に到達していないため、溝１２の近傍にはバーズビーク１４は形成されない。このため、トランジスタ特性を低下させるｐチャネルＭＯＳＦＥＴ１０におけるゲート電極８が延びる方向に対して平行方向の圧縮応力、ｎチャネルＭＯＳＦＥＴ１１におけるゲート電極８が延びる方向に対して平行方向及び垂直方向の圧縮応力の発生を防止することができる。
【００３２】
次に、本実施形態の半導体装置１の製造方法について説明する。図２（ａ）乃至（ｃ）及び図３（ａ）乃至（ｃ）は本実施形態の半導体装置１の製造方法をその工程順に示す断面図である。先ず、図２（ａ）に示すように、シリコン基板２上にＢＯＸ層３及びＳＯＩ層４が形成されたＳＯＩウエハを熱酸化処理し、ＳＯＩ層４の表面にシリコン酸化膜（ＳｉＯ２膜）１５を形成し、次いで、ＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ４膜）１６を成膜する。本実施形態の半導体装置１においては、ＳＯＩ層４の膜厚は、例えば、４００乃至１００００Åであり、シリコン酸化膜１５の厚さは、例えば、５０乃至１５０Åであり、シリコン窒化膜１６の厚さは１０００乃至２０００Åである。
【００３３】
次に、シリコン窒化膜１６上にフォトレジストを塗布し、フォトリソグラフィにより、ＳＴＩ領域１９を形成する領域が開口部となっているレジストパターンを形成する。そして、このフォトレジストをマスクとして、ドライエッチングにより、シリコン窒化膜１６を選択的に除去した後、フォトレジストを剥離する。引き続き、図２（ｂ）に示すように、シリコン窒化膜１６をマスクにして、ドライエッチングにより、シリコン酸化膜１５及びＳＯＩ層４を選択的に除去し、溝１２を形成する。このとき、シリコン酸化膜１５及びシリコン窒化膜１６をドライエッチングする際は、エッチングガスとして、例えば、ＣＦ４を使用し、ガス圧力は例えば０．７乃至６．７Ｐａとする。また、ＳＯＩ層４をドライエッチングする際は、エッチングガスとして、例えばＣｌ２とＯ２との混合ガスを使用し、ガス圧は例えば１乃至１０Ｐａとする。なお、このドライエッチングは、ＳＯＩ層４の途中で止め、溝１２がＢＯＸ層３に到達しないようにする。
【００３４】
この溝１２の深さは、例えば、ＳＯＩ層４の厚さの（１／２）乃至（４／５）程度であることが好ましい。溝１２をＳＯＩ層４の厚さの１／２よりも浅くすると、素子分離できないことがある。また、溝１２をＳＯＩ層４の厚さの４／５より深く形成すると、溝１２の側面にもバーズビークが形成されることがある。
【００３５】
次に、図２（ｃ）に示すように、シリコン窒化膜１６上にフォトレジスト１８を形成する。そして、フォトリソグラフィにより、このフォトレジスト１８に、溝１２のゲート電極形成される方向と平行に延びる部分の底部におけるｐチャネルＭＯＳＦＥＴ１０側の辺に沿って、開口部１８ａを形成する。即ち、開口部１８ａは、ＢＯＸ層３の表面に垂直な方向から見て、溝１２の内部のｐチャネルＭＯＳＦＥＴ１０側に位置するように形成する。
【００３６】
次に、図３（ａ）に示すように、フォトレジスト１８をマスクとして、溝１２の底部に位置するＳＯＩ層４をエッチングして選択的に除去し、ＢＯＸ層３まで到達する溝１３を形成する。このドライエッチングは、エッチングガスとして例えば、ＨＢｒＯ２を使用し、ガス圧は例えば、０．５乃至３．０Ｐａとする。その後、フォトレジストを除去する。
【００３７】
次に、図３（ｂ）に示すように、ＳＯＩウエハに熱酸化処理を施し、丸め酸化を行う。この酸化処理は、例えば、ガス組成がＨ２−Ｏ２、圧力が常圧、温度が９００乃至１２００℃の雰囲気中に１０乃至１０００秒間保持することにより行う。これにより、ＳＯＩ層４における溝１２及び溝１３の底部及び側面に相当する領域を酸化し、この領域にシリコン酸化膜１９ａを形成すると共に、溝１３の両側にバーズビーク１４ａ及び１４ｂを形成する。このバーズビーク１４ａ及び１４ｂの大きさ及び長さは、熱酸化処理の温度及び時間を変えることにより調節することができる。
【００３８】
次に、ＨＤＰ酸化膜等により、ＳＯＩウエハ上の全面にシリコン酸化膜を成膜し、溝１２及び溝１３の内部にシリコン酸化膜を埋め込む。そして、図３（ｃ）に示すように、ＣＭＰにより溝１２及び溝１３の内部以外に形成されたシリコン酸化膜を除去し、溝１２及び溝１３の内部にシリコン酸化膜からなるＳＴＩ領域１９を形成する。
【００３９】
その後、ＳＯＩ層４にｐウエル４ａ及びｎウエル４ｂを形成した後、ｐウエル４ａ及びｎウエル４ｂ上に夫々ゲート絶縁膜７を介してゲート電極８を形成し、更に、ゲート電極８の側面にサイドウォール９を形成する。そして、このゲート電極８及びサイドウォール９をマスクとして、ソース・ドレイン領域となるｐ型拡散層５及びｎ型拡散層６を夫々形成して、図１（ａ）及び（ｂ）に示す半導体装置１にする。なお、図１（ａ）及び（ｂ）では省略しているが、半導体装置１上には層間絶縁膜及び配線層等が形成される。
【００４０】
本実施形態の半導体装置１の製造方法においては、ＳＴＩ領域１９の高さを変えることにより、圧縮応力を発生するバーズビークの形成を制御しているため、チャネル領域にかかる圧縮応力の方向及び有無を容易に調節することができる。このため、ＣＭＯＳのように、ｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１とが混在するような場合でも、ｐチャネルＭＯＳＦＥＴ１０のチャネル領域のみに、ゲート電極８が延びる方向に対して垂直方向の圧縮応力をかけることができる。
【００４１】
また、本実施形態の半導体装置１の製造方法においては、ＳＴＩ領域１９における溝を、溝１２を形成及び溝１３形成の２段階にしているため、ゲート間隔が短い場合でも、パターニングが容易であり、精度よく溝１３を形成することができる。
【００４２】
図４（ａ）は本発明の第１の実施形態の変形例の半導体装置を示す平面図であり、図４（ｂ）は図４（ａ）に示すＢ−Ｂ線による断面図である。前述の第１の実施形態に係る半導体装置１においては、ＳＴＩ領域の一部にのみＢＯＸ層に到達する第２の溝を形成しているため、隣り合う素子間でＳＯＩ層が連続している部分がある。このため、例えば、ＳＯＩ層の厚さが薄い場合又はトランジスタに印加される電圧が大きい場合等のように、隣り合う素子同士を完全に分離する必要があるときは、図４（ａ）及び（ｂ）に示すように、溝１３ａを形成し、丸め酸化を行った後で、溝１２の底部におけるゲート電極８が延びる方向と平行な部分以外の部分に、選択的にＢＯＸ層４に到達する第３の溝１３ｂ形成し、第１乃至第３の溝の内部にシリコン酸化膜を埋め込んでＳＴＩ領域１９ａとすることもできる。
【００４３】
本変形例の半導体装置１ａにおいては、ｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１の周囲に溝１２が形成されている。また、この溝１２の底部におけるゲート電極８が延びる方向と平行で、且つｐチャネルＭＯＳＦＥＴ１０側の辺に沿って溝１３ａが形成され、それ以外の部分には第３の溝１３ｂが形成されている。そして、この半導体装置１ａにおいては、第３の溝１３ｂを丸め酸化後に形成しているため、バーズビーク１４は溝１３ａの両側にのみ形成されており、第３の溝１３ｂの両側には形成されていない。これにより、ｎチャネルＭＯＳＦＥＴ１１を低下させずに、ｐチャネルＭＯＳＦＥＴ１０の特性を向上させることができると共に、隣り合う素子同士を完全に分離することができる。
【００４４】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図５（ａ）は実施形態の半導体装置を示す平面図であり、図５（ｂ）は図５（ａ）に示すＣ−Ｃ線による断面図である。図５（ａ）及び（ｂ）に示すように、本実施形態の半導体装置２１においては、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１の周囲に、溝２２と、この溝２２の底部に形成され溝２２よりも幅が狭くＢＯＸ層３に到達する溝２３が設けられている。即ち、この半導体装置２１は、溝２３により、隣り合う素子同士が完全分離されている。
【００４５】
この場合、溝２３は、ゲート電極８が延びる方向と平行な部分については、溝２２の底部に相当する領域のｐチャネルＭＯＳＦＥＴ１０側の辺に沿って形成され、それ以外の部分については、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１と反対側の領域に、即ち、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１から所定の距離だけ離れた位置に形成されている。このため、バーズビーク２４は、ｐチャネルＭＯＳＦＥＴ１０においては、溝２３のゲート電極８が延びる方向と平行な側面に沿ってｐ型拡散層５の下方に形成されるが、これ以外は全て溝２２の下方に形成される。その結果、ｐチャネルＭＯＳＦＥＴ１０のチャネル領域に、ゲート電極８が延びる方向に対して垂直方向の圧縮応力をかけることができると共に、溝２２の下方に形成されたバーズビーク２４により発生する圧縮応力が、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１のチャネル領域に与える影響を抑制することができる。なお、本実施形態の半導体装置２１における上記以外の構成及び効果は、前述の第１の実施形態の半導体装置１と同様である。
【００４６】
次に、本実施形態の半導体装置２１の製造方法について説明する。図６（ａ）乃至（ｃ）及び図７（ａ）乃至（ｃ）は本実施形態の半導体装置１の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、前述の第１の実施形態の半導体装置１の製造方法と同様の方法で、ＳＯＩウエハのＳＯＩ層４上にシリコン酸化膜１５及びシリコン窒化膜１６を形成する。次に、シリコン窒化膜１６上にフォトレジストを塗布し、フォトリソグラフィにより、ＳＴＩ領域２９を形成する領域が開口部となっているレジストパターンを形成する。そして、このフォトレジストをマスクとして、ドライエッチングにより、シリコン窒化膜１６を選択的に除去した後、フォトレジストを剥離する。引き続き、図５（ｂ）に示すように、シリコン窒化膜１６をマスクにして、シリコン酸化膜１５及びＳＯＩ層４を選択的に除去し、溝２２を形成する。このとき、ドライエッチングをＳＯＩ層４の途中で止め、溝２２がＢＯＸ層３に到達しないようにする。
【００４７】
次に、図６（ｃ）に示すように、シリコン窒化膜１６上にフォトレジスト２８を形成する。そして、フォトリソグラフィにより、このフォトレジスト２８に、ゲート電極８が延びる方向と平行な部分については、溝２２の底部に相当する領域のｐチャネルＭＯＳＦＥＴ１０側の辺に沿って、それ以外の部分については、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１と溝２３との距離が、バーズビーク２４の長さよりも長くなるように、ｐチャネルＭＯＳＦＥＴ１０及びｎチャネルＭＯＳＦＥＴ１１から所定の距離だけ離れた位置に開口部２８ａを形成する。
【００４８】
次に、図７（ａ）に示すように、フォトレジスト２８をマスクとして、溝１２の底部に位置するＳＯＩ層４をエッチングして選択的に除去し、ＢＯＸ層３まで到達する溝２３を形成する。次に、図７（ｂ）に示すように、ＳＯＩウエハに熱酸化処理を施し、丸め酸化を行う。これにより、ＳＯＩ層４における溝２２及び溝２３の底部及び側面に相当する領域を酸化し、この領域にシリコン酸化膜２９ａを形成すると共に、溝２３の両側にバーズビーク２４を形成する。
【００４９】
次に、ＨＤＰ酸化膜等により、ＳＯＩウエハ上の全面にシリコン酸化膜を成膜して、溝２２及び溝２３の内部にもシリコン酸化膜を埋め込む。そして、図７（ｃ）に示すように、ＣＭＰにより溝２２及び溝２３の内部以外に形成されたシリコン酸化膜を除去し、溝２２及び溝２３の内部にシリコン酸化膜からなるＳＴＩ領域２９を形成する。
【００５０】
その後、通常のＣＭＯＳと同様の方法で、ＳＯＩ層４にｐウエル４ａ及びｎウエル４ｂを形成した後、ｐウエル４ａ及びｎウエル４ｂ上に夫々ゲート絶縁膜７を介してゲート電極８を形成し、更に、ゲート電極８の側面にサイドウォール９を形成する。そして、このゲート電極８及びサイドウォール９をマスクとして、ソース・ドレイン領域となるｐ型拡散層５及びｎ型拡散層６を夫々形成して、図５（ａ）及び（ｂ）に示す半導体装置２１とする。なお、図５（ａ）及び（ｂ）では省略しているが、半導体装置２１上には層間絶縁膜及び配線層等が形成される。
【００５１】
本実施形態の半導体装置２１の製造方法においては、溝２３を形成する位置を変えることにより、圧縮応力を発生するバーズビーク位置を制御しているため、チャネル領域にかかる圧縮応力を容易に調節することができる。このため、ＣＭＯＳのように、ｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１が混在するような場合でも、ｐチャネルＭＯＳＦＥＴ１０のチャネル領域のみに、ゲート電極８が延びる方向に対して垂直方向の圧縮応力をかけることができる。
【００５２】
次に、本発明の第３の実施形態に係る半導体装置について説明する。図８は本実施形態の半導体装置を示す平面図であり、図９（ａ）は図８に示すＤ−Ｄ線による断面図であり、図９（ｂ）は図８に示すＥ−Ｅ線による断面図である。前述の第１及び第２の実施形態の半導体装置においては、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとがゲート電極が延びる方向と垂直な方向に隣り合って形成されている場合について述べたが、本発明はこれに限定されるものではなく、図８に示すように、ｐチャネルＭＯＳＦＥＴ４０とｎチャネルＭＯＳＦＥＴ４１とがゲート電極３８が延びる方向と平行な方向に隣り合って形成されていてもよい。
【００５３】
本実施形態の半導体装置３１は、ゲート電極３８が延びる方向と垂直な方向に複数個のｐチャネルＭＯＳＦＥＴ４０が配列されたｐチャネルＭＯＳＦＥＴ部と、ゲート電極３８が延びる方向と垂直な方向に複数個のｎチャネルＭＯＳＦＥＴ４１が配列されたｎチャネルＭＯＳＦＥＴ部とが、ゲート電極３８が延びる方向と平行な方向に交互に配置されている。そして、ゲート電極３８が延びる方向に隣り合うｐチャネルＭＯＳＦＥＴ４０及びｎチャネルＭＯＳＦＥＴ４１が、１つのゲート電極３８に接続されている。
【００５４】
また、図９（ａ）及び（ｂ）に示すように、半導体装置３１においては、ｐチャネルＭＯＳＦＥＴ４０及びｎチャネルＭＯＳＦＥＴ４１の周囲に、ＢＯＸ層３まで到達しない溝４２が形成されており、ｐチャネルＭＯＳＦＥＴ４０の周囲に形成された溝４２のうちゲート電極３８が延びる方向と平行に延びている部分の底部に、ゲート電極３８が延びる方向と平行に延びＢＯＸ層３に到達する溝４３が形成されている。即ち、半導体装置３１におけるＳＴＩ領域４９は、ｐチャネルＭＯＳＦＥＴ４０の周囲のゲート電極３８が延びる方向と平行に延びる部分のみＢＯＸ層３に到達しており、それ以外の部分はＢＯＸ層３に到達していない。また、半導体装置３１においては、溝４３近傍のＢＯＸ層３とＳＯＩ層４との間に、溝４３のゲート電極３８が延びる方向と平行な側面に沿って、バーズビーク４４が形成されている。
【００５５】
このように、本実施形態の半導体装置３１においては、ｐチャネルＭＯＳＦＥＴ４０のｐ型拡散層３５の下方にのみ、ゲート電極３８が延びる方向と平行にバーズビーク４４が形成されており、ｎチャネルＭＯＳＦＥＴ４１にはバーズビーク４４は形成されていない。このため、ｐチャネルＭＯＳＦＥＴ４０にのみゲート電極８が延びる方向と垂直な方向に圧縮応力がかかる。その結果、ｐチャネルＭＯＳＦＥＴ４０とｎチャネルＭＯＳＦＥＴ４１とがゲート電極３８が延びる方向と平行な方向に隣り合って形成されている半導体装置においても、ｎチャネルＭＯＳＦＥＴ４１の特性を低下させずに、ｐチャネルＭＯＳＦＥＴ４０の特性を向上させることができる。
【００５６】
次に、本実施形態の半導体装置３１の製造方法について説明する。本実施形態の半導体装置３１は、前述の第１及び第２の実施形態の半導体装置と同様の方法で、ｐチャネルＭＯＳＦＥＴ４０及びｎチャネルＭＯＳＦＥＴ４１の周囲に、溝４２を、ＢＯＸ層３に到達しないように形成する。その後、ｐチャネルＭＯＳＦＥＴ４０の周囲に形成された溝４２のうち、ゲート電極３８が延びる方向と平行に延びている部分の底部に、選択的にゲート電極３８が延びる方向と平行に延びる溝４３を、ＢＯＸ層３に到達するように形成する。次に、ＳＯＩウエハに熱酸化処理を施し、丸め酸化を行う。これにより、ＳＯＩ層４における溝４２及び溝４３の底部及び側面に相当する領域を酸化し、この領域にシリコン酸化膜を形成すると共に、溝４３近傍のＢＯＸ層３とＳＯＩ層４との間に、溝１３のゲート電極３８が延びる方向と平行な側面に沿って、バーズビーク４４を形成する。
【００５７】
次に、ＳＯＩウエハ上の全面にＨＤＰ酸化膜等を成膜して、溝４２及び溝４３の内部にシリコン酸化膜を埋め込む。そして、ＣＭＰにより溝４２及び溝４３の内部以外に形成されたシリコン酸化膜を除去し、溝４２及び溝４３の内部にシリコン酸化膜からなるＳＴＩ領域４９を形成する。その後、通常のＣＭＯＳと同様の方法で、ＳＯＩ層４にｐウエル３４ａ及びｎウエル３４ｂを形成した後、ｐウエル３４ａ及びｎウエル３４ｂ上に夫々ゲート絶縁膜３７を介してゲート電極３８を形成し、更に、ゲート電極３８の側面にサイドウォール３９を形成する。そして、このゲート電極３８及びサイドウォール３９をマスクとして、ソース・ドレイン領域となるｐ型拡散層３５及びｎ型拡散層３６を夫々形成して、図９（ａ）及び（ｂ）に示す半導体装置３１とする。なお、図９（ａ）及び（ｂ）では省略しているが、半導体装置３１上には層間絶縁膜及び配線層等が形成される。
【００５８】
また、本実施形態の半導体装置３１においては、ｐチャネルＭＯＳＦＥＴ部にのみ、ゲート電極３８が延びる方向と平行に延びる溝４３を形成しているが、隣り合う素子同士を完全に分離する必要があるときは、第２の溝を形成し、丸め酸化を行った後で、ｐチャネルＭＯＳＦＥＴ４０の周囲に形成された溝４２のうちゲート電極３８が延びる方向に対して垂直に延びる部分の底部、及びｎチャネルＭＯＳＦＥＴの周囲に形成された溝４２の底部に、選択的にＢＯＸ層４に到達する第３の溝を形成し、第１乃至第３の溝の内部にシリコン酸化膜を埋め込んでＳＴＩ領域とすることもできる。これにより、ｎチャネルＭＯＳＦＥＴ４１を低下させずに、ｐチャネルＭＯＳＦＥＴ４０の特性を向上させることができると共に、隣り合う素子同士を完全に分離することができる。
【実施例】
【００５９】
以下、本発明の実施例の効果について、本発明の範囲から外れる比較例と比較して説明する。本発明の実施例１として、図５（ａ）及び（ｂ）に示す構造のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えたＣＭＯＳデバイスを作製した。このとき、第１の溝の高さと第２の溝の高さの比（第１の溝／第２の溝）は、（５／５）乃至（７／３）とした。また、本発明の比較例１として、図１６に示すバーズビークがない構造のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えたＣＭＯＳデバイスを作製した。この比較例１のＣＭＯＳデバイスにおいては、実施例１のＣＭＯＳデバイスと同様に、第１の溝の高さと第２の溝の高さの比（第１の溝／第２の溝）を、（５／５）乃至（７／３）とした。更に、本発明の比較例２として、図１８（ａ）及び（ｂ）に示す構造のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えたＣＭＯＳデバイスを作製した。
【００６０】
そして、実施例１、比較例１及び２のＣＭＯＳデバイスのトランジスタ特性を評価した。図１０はトランジスタ特性の評価方法を示す模式図である。図１０に示すように、本実施例においては、ゲート電極５１の下方、即ち、拡散層５２ａと拡散層５２ｂとの間に形成されたチャネル領域とＳＴＩ領域５０との距離（以下、ソース・ドレイン長という）Ｌｓｄを変化させて、オン電流Ｉｏｎを測定した。図１１（ａ）は横軸にソース・ドレイン長（Ｌｓｄ）をとり、縦軸にオン電流（Ｉｏｎ）をとって、実施例１及び比較例１のＣＭＯＳデバイスにおけるｐチャネルＭＯＳＦＥＴの特性を示すグラフ図であり、図１１（ｂ）はｎチャネルＭＯＳＦＥＴの特性を示すグラフ図である。また、図１２（ａ）は横軸にソース・ドレイン長（Ｌｓｄ）をとり、縦軸にＩｏｎ比をとって、実施例１及び比較例２のＣＭＯＳデバイスにおけるｐチャネルＭＯＳＦＥＴの特性を示すグラフ図であり、図１２（ｂ）はｎチャネルＭＯＳＦＥＴの特性を示すグラフ図である。なお、図１１（ａ）及び（ｂ）並びに図１２（ａ）及び（ｂ）に示すオン電流Ｉｏｎ値は、ソース・ドレイン長Ｌｓｄが５．００μｍのときのオン電流Ｉｏｎを１として規格化した値である。
【００６１】
図１１（ａ）及び図１２（ａ）に示すように、実施例１のＣＭＯＳデバイスにおけるｐチャネルＭＯＳＦＥＴは、比較例１及び比較例２の従来のＣＭＯＳデバイスにおけるｎチャネルＭＯＳＦＥＴに比べて、大幅にオン電流Ｉｏｎを向上させることができた。また、図１１（ｂ）及び図１２（ｂ）に示すように、実施例１のＣＭＯＳデバイスにおけるｎチャネルＭＯＳＦＥＴは、比較例１及び比較例２のＣＭＯＳデバイスにおけるｎチャネルＭＯＳＦＥＴと、同等のオン電流Ｉｏｎが得られた。その結果、実施例１のＣＭＯＳデバイスは、ｎチャネルＭＯＳＦＥＴの特性を低下させることなく、ｐチャネルＭＯＳＦＥＴの特性を向上させることができた。
【図面の簡単な説明】
【００６２】
【図１】（ａ）は本発明の第１の実施形態の半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。
【図２】（ａ）乃至（ｃ）は本発明の第１の実施形態の半導体装置１の製造方法をその工程順に示す断面図である。
【図３】（ａ）乃至（ｃ）は本発明の第１の実施形態の半導体装置１の製造方法をその工程順に示す断面図であり、図２（ｃ）の次の工程を示す。
【図４】（ａ）は本発明の第１の実施形態の変形例の半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ線による断面図である。
【図５】（ａ）は本発明の第２の実施形態の半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ線による断面図である。
【図６】（ａ）乃至（ｃ）は本発明の第２の実施形態の半導体装置２１の製造方法をその工程順に示す断面図である。
【図７】（ａ）乃至（ｃ）は本発明の第２の実施形態の半導体装置２１の製造方法をその工程順に示す断面図であり、図６（ｃ）の次の工程を示す。
【図８】本発明の第３の実施形態の半導体装置を示す平面図である。
【図９】（ａ）及び（ｂ）は本発明の第３の実施形態の半導体装置を示す断面図であり、（ａ）は図８に示すＤ−Ｄ線による断面図であり、（ｂ）は図８に示すＥ−Ｅ線による断面図である。
【図１０】トランジスタ特性の評価方法を示す模式図である。
【図１１】（ａ）は横軸にソース・ドレイン長（Ｌｓｄ）をとり、縦軸にＩｏｎ比をとって、実施例１及び比較例１のＣＭＯＳデバイスにおけるｐチャネルＭＯＳＦＥＴの特性を示すグラフ図であり、（ｂ）はｎチャネルＭＯＳＦＥＴの特性を示すグラフ図である。
【図１２】（ａ）は横軸にソース・ドレイン長（Ｌｓｄ）をとり、縦軸にＩｏｎ比をとって、実施例１及び比較例２のＣＭＯＳデバイスにおけるｐチャネルＭＯＳＦＥＴの特性を示すグラフ図であり、（ｂ）はｎチャネルＭＯＳＦＥＴの特性を示すグラフ図である。
【図１３】（ａ）乃至（ｃ）は従来の半導体装置の製造方法をその工程順に示す断面図である。
【図１４】（ａ）乃至（ｃ）は従来の半導体装置の製造方法をその工程順に示す断面図であり、図１３（ｃ）の次の工程を示す。
【図１５】ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが隣接して形成された従来の半導体装置を示す断面図である。
【図１６】特許文献１に記載の半導体集積回路を示す断面図である。
【図１７】（ａ）はｎチャネルＭＯＳＦＥＴの特性が向上する応力方向を模式的に示す平面図であり、（ｂ）はｐチャネルＭＯＳＦＥＴの特性が向上する応力方向を模式的に示す平面図である。
【図１８】（ａ）は特許文献３に記載のｐチャネルＭＯＳＦＥＴを示す断面図であり、（ｂ）はｎチャネルＭＯＳＦＥＴを示す断面図である。
【符号の説明】
【００６３】
１、２１、３１；半導体装置
２、１０１；シリコン基板
３、１０３；ＢＯＸ層
４、１０４；ＳＯＩ層
４ａ、３４ａ、１４１ａ；ｐウエル
４ｂ、３４ｂ、１４１ｂ；ｎウエル
５、３５；ｐ型拡散層
６、３６；ｎ型拡散層
７、３７、１１６；ゲート絶縁膜
８、３８、５１、１１４、１３１、１３３、１４４；ゲート電極
９、３９、１１５、１４５；サイドウォール
１０、４０；ｐチャネルＭＯＳＦＥＴ
１１、４１；ｎチャネルＭＯＳＦＥＴ
１２、１３、２２、２３、４２、４３、１０７、１０７ａ、１０７ｂ；溝
１４、２４、４４、１１３；バーズビーク（酸化物層）
１５、１９ａ、２９ａ、１０５；シリコン酸化膜
１６、１０６、１４６；シリコン窒化膜
１８、２８；フォトレジスト
１８ａ、２８ａ；開口部
１９、２９、４９、５０、１１２、１４３；ＳＴＩ領域
４３ｂ；第３の溝
５２ａ、５２ｂ、１３０ａ、１３０ｂ、１３２ａ、１３２ｂ、１４２；拡散層
【図１】
0004745620.tif 000002
【図２】
0004745620.tif 000003
【図３】
0004745620.tif 000004
【図４】
0004745620.tif 000005
【図５】
0004745620.tif 000006
【図６】
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【図７】
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【図８】
0004745620.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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