(57)【特許請求の範囲】
【請求項１】
半導体基板上において、素子分離領域により分離された素子領域上に、ゲート絶縁膜を
介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極の上面から側面の途中までを覆うように形成されたゲート間絶縁膜
と、
前記浮遊ゲート電極上に前記ゲート間絶縁膜を介して形成された制御ゲート電極と、
を備え、
前記浮遊ゲート電極の側面のうち前記ゲート間絶縁膜で覆われている部分が、前記ゲー
ト間絶縁膜で覆われていない部分と異なり、上面に近づくに従って前記半導体基板の表面
に垂直な方向に対して傾斜した角度が大きくなり、前記角度が大きくなる始点は前記ゲー
ト間絶縁膜で覆われている部分の下端部からであるような形状を有し、前記浮遊ゲート電
極の幅は、前記浮遊ゲート電極の前記ゲート間絶縁膜で覆われている部分と前記浮遊ゲー
ト電極の前記ゲート間絶縁膜で覆われていない部分の境界で等しいことを特徴とする不揮
発性半導体記憶装置。
【請求項２】
前記浮遊ゲート電極の側面のうち前記ゲート間絶縁膜で覆われている部分とは、前記浮
遊ゲート電極の側面と、前記ゲート間絶縁膜とが接している部分であることを特徴とする
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極の前記ゲート間絶縁膜で覆われていない側面は前記半導体基板の表
面に対して垂直であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上において、第１の絶縁膜、浮遊ゲート電極材を形成する工程と、
前記第１の絶縁膜、浮遊ゲート電極材にエッチングを行ってそれぞれゲート絶縁膜、浮
遊ゲート電極を形成し、さらに前記半導体基板にエッチングを行って素子分離領域のため
の溝を形成する工程と、
前記溝に第２の絶縁膜を埋め込んで平坦化し、素子領域および前記素子分離領域を形成
する工程と、
前記素子分離領域における前記第２の絶縁膜の上面の一部を除去して、前記浮遊ゲート
電極の上面および側面の一部を露出させる工程と、
前記浮遊ゲート電極と前記第２の絶縁膜との選択比が高い条件で、前記浮遊ゲート電極
における露出した上面から側面において、円弧状の形状を有するように加工する工程と、
前記浮遊ゲート電極における露出した上面および側面とに、ゲート間絶縁膜を形成する
工程と、
前記ゲート間絶縁膜上に制御ゲート電極材を堆積する工程と、
前記制御ゲート電極材、前記制御ゲート電極、前記ゲート間絶縁膜、前記浮遊ゲート電
極にエッチングを行って積層ゲート構造を形成する工程と、
を備え、
前記素子分離領域における前記第２の絶縁膜の上面の一部を除去して、前記浮遊ゲート
電極の上面および側面の一部を露出させる工程と、等方性エッチングにより、前記浮遊ゲ
ート電極における露出した上面から側面において、円弧状の形状を有するように加工する
工程とは同時に行われることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に電気的に書込・消去が可能な装置におけるゲート電極の構造および製造方法に好適なものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置には、浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を含む積層ゲート構造を有し、浮遊ゲート電極に対して素子領域が自己整合的に形成され、浮遊ゲート電極の上面および側面の一部にゲート間絶縁膜が形成されているものがある。
【０００３】
このような装置を、従来は以下の手順で製造を行っていた。
【０００４】
先ず、半導体基板上にゲート絶縁膜、浮遊ゲート電極となる多結晶シリコン膜、マスク材を形成する。フォトリソグラフィ法等によりマスク材にパターニングを行う。得られたマスク材をマスクとして用いて、自己整合的に浮遊ゲート電極、ゲート絶縁膜をエッチングし、さらに半導体基板をエッチングして素子分離領域のための溝を形成する。
【０００５】
続いて素子分離領域を絶縁膜で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化し、マスク材を除去する。
【０００６】
素子分離領域に埋め込まれた絶縁膜をエッチバックして、素子分離領域における絶縁膜の上面の高さが浮遊ゲート電極上面の高さよりも低くなるようにする。
【０００７】
ゲート間絶縁膜を形成し、制御ゲート電極となる多結晶シリコン層、タングステンシリサイド膜を堆積する。
【０００８】
制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極における不要な部分を除去することで、ゲート電極のパターニングを行う。
【０００９】
以降、層間絶縁膜、コンタクト、配線層等を形成することにより、半導体装置を完成させる。
【００１０】
しかし、従来の不揮発性記憶装置およびその製造方法には、次のような問題があった。
【００１１】
ゲート電極のパターニングに続いてゲート間絶縁膜をエッチングする際に、一般に用いられる異方性エッチングでは浮遊ゲート電極側面のゲート間絶縁膜の実効的膜厚（垂直成分）が厚く、エッチング後に残りやすい。ゲート間絶縁膜が残ると、引き続いて浮遊ゲート電極のエッチングを行った後に浮遊ゲート電極材が残りやすい。浮遊ゲート電極材が残ると、隣接するゲート間で電気的ショートが発生し、装置の誤動作の原因となっていた。
【００１２】
以下、従来の不揮発性半導体記憶装置を開示した文献名を記載する。
【特許文献１】Yong-Sik Yim, Kwang-Shik Shin;"70nm NAND Flash Technology with 0.025μm２ Cell Size for 4Gb Flash Memory"; Semiconductor R&D Center, Samsung Electronics Co., LTD.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上記事情に鑑み、隣接するゲート間における電気的ショート等の装置の誤動作を防ぐことが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
発明の一態様による不揮発性半導体記憶装置は、半導体基板上において、素子分離領域
により分離された素子領域上に、ゲート絶縁膜を介して形成された浮遊ゲート電極と、前
記浮遊ゲート電極の上面から側面の途中までを覆うように形成されたゲート間絶縁膜と、
前記浮遊ゲート電極上に前記ゲート間絶縁膜を介して形成された制御ゲート電極と、を備
え、前記浮遊ゲート電極の側面のうち前記ゲート間絶縁膜で覆われている部分が、前記ゲ
ート間絶縁膜で覆われていない部分と異なり、上面に近づくに従って前記半導体基板の表
面に垂直な方向に対して傾斜した角度が大きくなり、前記角度が大きくなる始点は前記ゲ
ート間絶縁膜で覆われている部分の下端部からであるような形状を有し、前記浮遊ゲート
電極の幅は、前記浮遊ゲート電極の前記ゲート間絶縁膜で覆われている部分と前記浮遊ゲ
ート電極の前記ゲート間絶縁膜で覆われていない部分の境界で等しいことを特徴とする。
【００１６】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、
半導体基板上において、第１の絶縁膜、浮遊ゲート電極材を形成する工程と、
前記第１の絶縁膜、浮遊ゲート電極材にエッチングを行ってそれぞれゲート絶縁膜、浮遊ゲート電極を形成し、さらに前記半導体基板にエッチングを行って素子分離領域のための溝を形成する工程と、
前記溝に第２の絶縁膜を埋め込んで平坦化し、素子領域および前記素子分離領域を形成する工程と、
前記素子分離領域における前記第２の絶縁膜の上面の一部を除去して、前記浮遊ゲート電極の上面および側面の一部を露出させる工程と、
前記浮遊ゲート電極と前記第２の絶縁膜との選択比が高い条件で、前記浮遊ゲート電極における露出した上面から側面において、円弧状の形状を有するように加工する工程と、
前記浮遊ゲート電極における露出した上面および側面とに、ゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲート電極材を堆積する工程と、
前記制御ゲート電極材、前記制御ゲート電極、前記ゲート間絶縁膜、前記浮遊ゲート電極にエッチングを行って積層ゲート構造を形成する工程と、
を備え、
前記素子分離領域における前記第２の絶縁膜の上面の一部を除去して、前記浮遊ゲート電極の上面および側面の一部を露出させる工程と、
等方性エッチングにより、前記浮遊ゲート電極における露出した上面から側面において、円弧状の形状を有するように加工する工程とは同時に行われることを特徴とする。
【発明の効果】
【００１７】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、装置の誤動作を防ぐことが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
実施の形態１
図１、図２に、本発明の実施の形態１による不揮発性半導体記憶装置を示す。
【００２０】
図１は断面図、図２は平面図を示しており、図１は図２におけるＡ−Ａ線に沿う縦断面を示している。
【００２１】
この半導体装置は、半導体基板１１の表面部分に、素子分離領域２２、素子分離領域２２により相互に分離された素子領域２１、素子領域２１の表面上にゲート絶縁膜１２を介して形成された浮遊ゲート電極１３、素子分離領域２２の表面および素子領域２１上における浮遊ゲート電極１３の表面上にゲート間絶縁膜３１を介して形成された制御ゲート電極３２とを備えている。
【００２２】
このゲート電極は、浮遊ゲート電極１３、ゲート間絶縁膜３１、制御ゲート電極３２が積層された積層ゲート構造であり、また浮遊ゲート電極１３に対して素子領域２１が自己整合的に形成され、浮遊ゲート電極１３の上面、および上面から側面の途中までにゲート間絶縁膜３１が形成されている。
【００２３】
さらに、浮遊ゲート電極１３の側面において、ゲート間絶縁膜３１が形成されている上面から側面の途中の高さＨ１までが、半導体基板１１の表面に対して垂直な方向から傾斜した角度θを有するように、テーパ状の形状を有している。浮遊ゲート電極１３の側面のうち、ゲート間絶縁膜３１が形成されていない高さＨ２の部分は、半導体基板１１の表面に対して垂直になっている。
【００２４】
このような本実施の形態１による不揮発性半導体記憶装置の製造方法について、工程別の断面を示した図３〜図１０を用いて説明する。ここで図３〜図１０は、隣接するゲート間の断面図に相当する。
【００２５】
最初に、図３に示すように、半導体基板１１上にゲート絶縁膜１２、浮遊ゲート電極となる多結晶シリコン膜１３、マスク材１４を順に形成する。マスク材１４としては、例えば窒化シリコン膜が用いられる。
【００２６】
図４に示すように、マスク材１４にフォトリソグラフィ法等を用いて所望の形状にパターニングする。マスク材１４と自己整合的に浮遊ゲート電極１３、ゲート絶縁膜１２をエッチングし、さらに半導体基板１１をエッチングして素子分離領域２２のための溝を形成する。続いて、素子分離領域２２を絶縁膜で埋め込んだ後、ＣＭＰ等を用いて平坦化する。
【００２７】
この後、図５に示すようにマスク材１４を除去する。マスク材１４に窒化シリコン膜を用いた場合には、マスク材の除去には例えば熱リン酸が用いられる。
【００２８】
図６に示すように、素子分離領域２２に埋め込まれた絶縁膜をエッチバックする。これにより、素子分離領域２２の上面の高さを浮遊ゲート電極１３の上面の高さよりも低くすることができる。この段階で、浮遊ゲート電極１３の側面は半導体基板１１の表面に対して垂直となっている。このような浮遊ゲート電極１３をエッチングして、側面を傾斜させる。
【００２９】
このエッチングは、例えば多結晶シリコンを等方的にエッチングする条件を用いる。これにより、浮遊ゲート電極１３の上端の角の部分がエッチング除去されて、図６に示したような角度θを有するテーパ形状を実現することができる。
【００３０】
また、この浮遊ゲート電極１３の側面を傾斜させるためのエッチングは、素子分離領域２２に埋め込まれた絶縁膜のエッチバックの後に行ってもよいし、エッチバックと同時に行ってもよい。
【００３１】
素子分離領域２２に埋め込まれた絶縁膜のエッチバック時には、絶縁膜と多結晶シリコン膜との選択比が高い条件、すなわち多結晶シリコン膜を残して絶縁膜を選択的にエッチングする条件で行うことで、エッチバック後も浮遊ゲート電極１３が残る。しかし、選択比が低い条件、すなわち絶縁膜と同時に多結晶シリコン膜も多少エッチングされるような条件で行ってもよい。
【００３２】
続いて、図７に示すように、表面上にゲート間絶縁膜３１を形成する。
【００３３】
さらに、図８に示すように、制御ゲート電極３２となる多結晶シリコン膜およびタングステンシリサイド膜を形成する。制御ゲート電極３２をエッチングすることにより、制御ゲート電極の形状にパターニングを行う。
【００３４】
図８に示す状態から、制御ゲート電極３２およびゲート間絶縁膜３１における不要な部分を除去して図９に示す状態にする。
【００３５】
次いで、図１０に示すように浮遊ゲート電極１３における不要な部分を除去する。こうして、不要な部分のゲート電極を除去することで、ゲート電極形状にパターニングする。
【００３６】
ゲート電極のパターニング工程以降は、層間絶縁膜、コンタクト、配線層の形成等の一般的な半導体装置の製造工程を経ることにより、図１に示すような半導体装置が製造される。
【００３７】
参考例
次に、参考例による不揮発性半導体記憶装置の断面構造を図１１に、その平面構造を図１２にそれぞれ示す。図１１は、図１２におけるＢ−Ｂ線に沿う縦断面を示している。
【００３８】
この半導体装置は、半導体基板１１１の表面部分に、素子分離領域１２２、素子分離領域１２２により相互に分離された素子領域１２１、素子領域１２１の表面上にゲート絶縁膜１１２を介して形成された浮遊ゲート電極１１３、素子分離領域１２２の表面および素子領域１２１上における浮遊ゲート電極１１３の表面上にゲート間絶縁膜１３１を介して形成された制御ゲート電極１３２とを備えている。
【００３９】
この装置は、浮遊ゲート電極１１３、ゲート間絶縁膜１３１、制御ゲート電極１３２が積層された積層ゲート構造を有し、また浮遊ゲート電極１１３に対して素子領域１２１が自己整合的に形成され、浮遊ゲート電極１１３の上面、および上面から側面の途中までゲート間絶縁膜１３１が形成されている。
【００４０】
ここで、上記実施の形態１における浮遊ゲート電極１１３と異なり、この参考例における浮遊ゲート電極１１３は、側面が半導体基板１１１の表面に対して垂直である。
【００４１】
このような参考例による半導体装置の製造方法を次に説明する。
【００４２】
図１３に示すように、半導体基板１１１上にゲート絶縁膜１１２、浮遊ゲート電極となる多結晶シリコン膜１１３、マスク材１１４を順に形成する。
【００４３】
図１４に示すように、マスク材１１４にパターニングを行い、マスク材１１４と自己整合的に浮遊ゲート電極１１３、ゲート絶縁膜１１２、半導体基板１１１をエッチングして素子分離領域１２２のための溝を形成する。素子分離領域１２２を絶縁膜で埋め込んだ後、ＣＭＰ等を用いて平坦化する。
【００４４】
図１５に示すようにマスク材１１４を除去し、図１６に示すように素子分離領域１２２に埋め込まれた絶縁膜をエッチバックする。これにより、素子分離領域１２２の上面の高さが浮遊ゲート電極１１３の上面の高さよりも低くなる。
【００４５】
上記実施の形態１では、この段階で図１６に示すように、浮遊ゲート電極１３にエッチングを行って側面を傾斜させる。
【００４６】
これに対し、参考例ではこのようなエッチングを行わないため、図１６に示すように浮遊ゲート電極１１３の側面は半導体基板１１１の表面に対して垂直のままである。
【００４７】
以降の工程は、上記実施の形態１と同様であり、図１７に示すように表面上にゲート間絶縁膜１３１を形成し、図１８に示すように制御ゲート電極１３２となる多結晶シリコン膜およびタングステンシリサイド膜を形成する。制御ゲート電極１３２をエッチングすることにより、ゲート電極形状にパターニングを行う。制御ゲート電極１３２およびゲート間絶縁膜１３１を除去して図１９に示す状態にし、図２０に示すように浮遊ゲート電極１１３を除去する。こうして、不要な部分のゲート電極を除去してゲート電極をパターニングする。
【００４８】
以降、層間絶縁膜、コンタクト、配線層の形成等の製造工程を経て完成させる。
【００４９】
このような参考例による不揮発性記憶装置には、以下のような問題が存在する。
【００５０】
（１）ゲート電極のパターニングに続いてゲート間絶縁膜１１２をエッチングする際に、一般に用いられる異方性エッチングでは浮遊ゲート電極１１３の側面のゲート間絶縁膜１１１の実効的膜厚（垂直成分）が厚く、図２１に示すようにエッチング後にゲート間絶縁膜１１１の残存物１３１が残りやすい。このような残存物１３１が発生すると、図２２に示すように、引き続いて浮遊ゲート電極１１３のエッチング後に残存物１３２が発生しやすい。この電極材料から成る残存物１３２が存在すると、隣接するゲート間で電気的ショートが発生し、装置の誤動作の原因となる。
【００５１】
（２）ゲート電極のパターニングに続いてゲート間絶縁膜１１１をエッチングする際に、ゲート間絶縁膜１１１の残存物１３１が発生しないようにエッチング量を大きくすると、図２３に示すように素子分離領域１２２の絶縁膜上面が同時にエッチング除去される。素子領域１２１の側面が露出されるほどに下がると、誤動作の原因となる。
【００５２】
このように、参考例では浮遊ゲート電極１１３の側面が半導体基板１１２の表面に対して垂直となっている。これに対し、上記実施の形態１によれば、浮遊ゲート電極１３が半導体基板１１の表面に対して傾斜しており、これに伴いゲート間絶縁膜１２の厚さにおける垂直成分が参考例におけるゲート間絶縁膜１１２の垂直成分よりも小さくなっている。
【００５３】
このため、本実施の形態１によればゲート間絶縁膜１２のエッチング後に残りやすい問題を回避することができる。従って、上記（１）として述べたような参考例におけるゲート間絶縁膜１１２のエッチング不足による隣接ゲート電極同士の電気的ショートの発生、あるいは上記（２）として述べたようなゲート間絶縁膜１１２のエッチング過剰により素子分離領域１２２の絶縁膜上面が同時にエッチングされて素子領域１２１の側面が露出される問題の発生を防止することができる。
【００５４】
一方、参考例において、ゲート電極のパターニングに続いて、ゲート間絶縁膜１１２をエッチングし、これに続いて図２４に示すように浮遊ゲート電極１１３にエッチングを行ってその側面の全てに傾斜を付けた場合について考える。
【００５５】
（３）浮遊ゲート電極１１３のエッチングに一般に用いられる異方性エッチングを用いた場合では、素子分離領域１２２に埋め込まれた絶縁膜がひさし状に素子領域端の浮遊ゲート電極１１３を覆う。このため、図２５に示すようにこの部分の浮遊ゲート電極１１３が残存物１３３として残ることになる。これにより、隣接するゲート間で電気的ショートが発生し、装置の誤動作の原因となる。
【００５６】
これに対し本実施の形態１では、浮遊ゲート電極１３の側面のうち、ゲート間絶縁膜１１が形成されていない部分は半導体基板１１の表面に対して垂直となっている。これにより、ゲートのパターニング後にゲート間絶縁膜１１および浮遊ゲート電極１３のエッチングを行った後に、図２４、図２５に示した参考例のように素子分離領域１２２に埋め込まれた絶縁膜がひさし状になることを防止し、浮遊ゲート電極加工の不備に起因するゲート間の電気的ショート発生を防ぐことができる。
【００５７】
実施の形態２
本発明の実施の形態２による不揮発性半導体記憶装置について、図２６、図２７を用いて説明する。
【００５８】
図２６は縦断面図、図２７は平面図を示しており、図２６は図２７におけるＣ−Ｃ線に沿う縦断面を示している。
【００５９】
この半導体装置は、半導体基板２１１の表面部分に、素子分離領域２２２、素子分離領域２２２により相互に分離された素子領域２２１、素子領域２２１の表面上にゲート絶縁膜２１２を介して形成された浮遊ゲート電極２１３、素子分離領域２２２の表面および素子領域２２１上における浮遊ゲート電極２１３の表面上にゲート間絶縁膜２３１を介して形成された制御ゲート電極２３２とを備えている。
【００６０】
この装置は、浮遊ゲート電極２１３、ゲート間絶縁膜２３１、制御ゲート電極２３２が積層された積層ゲート構造を有し、また浮遊ゲート電極２１３に対して素子領域２２１が自己整合的に形成され、浮遊ゲート電極２１３の上面、および上面から側面の途中までにゲート間絶縁膜２３１が形成されている。
【００６１】
上記実施の形態１では、図１に示されたように、浮遊ゲート電極１３の側面において、ゲート間絶縁膜３１が形成されている上面から側面における高さＨ１までの部分が、半導体基板１１の表面に対して垂直な方向から傾斜した角度θを有するように、テーパ状の形状を有している。浮遊ゲート電極１３の側面のうちゲート間絶縁膜３１が形成されていない高さＨ２の部分は、半導体基板１１の表面に対して垂直になっている。即ち、テーパの付いた高さＨ１の部分と付いていない高さＨ２の部分との境界線と、ゲート間絶縁膜３１が形成されている境界線とが一致している。
【００６２】
一方、本実施の形態２では、浮遊ゲート電極２１３の側面において、ゲート間絶縁膜２３１が形成されている上面から高さＨ１１＋Ｈ１２までの部分のうち、途中の高さＨ１１までの部分が、半導体基板１１の表面に対して垂直な方向から傾斜した角度θを有するようにテーパが付けられている。側面における他の高さＨ１２＋Ｈ１３の部分は、半導体基板１１の表面に対して垂直になっている。
【００６３】
本実施の形態２における製造工程は、上記実施の形態１における図１〜図５に示す工程までは同様である。この後、上記実施の形態１では図６に示されたように、多結晶シリコンから成る浮遊ゲート電極１３に等方性エッチングを行って側面を傾斜させるときのエッチング量が大きく、傾斜させた高さＨ１の部分と傾斜させていない垂直の高さＨ１の部分との境界線が、素子分離領域２２の表面とほぼ一致している。
【００６４】
本実施の形態２では図２８に示されたように、上記実施の形態１と同様に浮遊ゲート電極１３を等方的にエッチングして側面を傾斜させるが、上記実施の形態１よりエッチング量を減らすことで、傾斜した部分の高さＨ１１が上記実施の形態１における高さＨ１より小さくなっている。
【００６５】
このため、本実施の形態２では傾斜させた高さＨ１１の部分と傾斜させていない垂直の高さＨ１２＋Ｈ１３の部分との境界線が、素子分離領域２２の表面（Ｈ１２とＨ１３との境界線）よりも高くなっている。
【００６６】
ところで、浮遊ゲート電極２１３の側面を傾斜させるためのエッチングは、素子分離領域２２２に埋め込まれた絶縁膜のエッチバックの後に行ってもよいし、エッチバックと同時に行ってもよい。
【００６７】
上記実施の形態１と同様に、素子分離領域２２２の絶縁膜のエッチバック時に、この絶縁膜と浮遊ゲート電極２１３の多結晶シリコンとの選択比が高い条件、すなわち多結晶シリコンを残して絶縁膜を選択的にエッチングする条件で行うと、エッチバック後も浮遊ゲート電極２１３が残る。しかし、選択比が低い条件、すなわち絶縁膜と同時に多結晶シリコンも多少エッチングされる条件でエッチングを行ってもよい。
【００６８】
本実施の形態２では、例えばエッチバックの途中段階（上面から高さＨ１１に至るまでの途中の段階）までの間は選択比が低い条件を用い、その後高さＨ１１に到達するまでのエッチバックにおいて、選択比が高い条件を用いる等により、浮遊ゲート電極２１３の側面の一部を傾斜させることができる。
【００６９】
実施の形態３
本発明の実施の形態３による不揮発性半導体記憶装置について、図２９、図３０を用いて説明する。
【００７０】
図２９は縦断面図、図３０は平面図を示しており、図２９は図３０におけるＤ−Ｄ線に沿う縦断面を示している。
【００７１】
この半導体装置は、半導体基板３１１の表面部分に、素子分離領域３２２、素子分離領域３２２により相互に分離された素子領域３２１、素子領域３２１の表面上にゲート絶縁膜３１２を介して形成された浮遊ゲート電極３１３、素子分離領域３２２の表面および素子領域３２１上における浮遊ゲート電極３１３の表面上にゲート間絶縁膜３３１を介して形成された制御ゲート電極３３２とを備えている。
【００７２】
この装置は、浮遊ゲート電極３１３、ゲート間絶縁膜３３１、制御ゲート電極３３２が積層された積層ゲート構造を有し、また浮遊ゲート電極３１３に対して素子領域３２１が自己整合的に形成され、浮遊ゲート電極３１３の上面、および上面から側面の途中までにゲート間絶縁膜３３１が形成されている。
【００７３】
そして、本実施の形態３では浮遊ゲート電極３１３の側面のうち、ゲート間絶縁膜３３１が形成されている部分が円弧状の断面形状を有するように加工されている。
【００７４】
しかし、この断面形状は円弧状には限定されず、浮遊ゲート電極３１３の側面のうちゲート間絶縁膜３３１で覆われている部分において、上面に近づくに従って半導体基板３１１の表面に垂直な方向に対して傾斜した角度が大きくなっていくような形状であればよい。
【００７５】
本実施の形態３における製造工程は、上記実施の形態１における図１〜図５に示す工程までは同様である。
【００７６】
この後、図３１に示すように本実施の形態３では、例えば浮遊ゲート電極３１３を構成する多結晶シリコンを等方的にエッチングする条件を用いることで、浮遊ゲート電極３１３の高さＨ２１における上部角を丸めた形状に加工する。
【００７７】
ここで、浮遊ゲート電極３１３の上部角を丸めるためのエッチングは、素子分離領域３２２に埋め込まれた絶縁膜のエッチバックの後に行ってもよいし、エッチバックと同時に行ってもよい。
【００７８】
上述した実施の形態は一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態１〜３において用いられているそれぞれの膜の材料は、これらに限らず他の材料を用いてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１による不揮発性半導体記憶装置の縦断面構造を示した断面図。
【図２】同実施の形態１による不揮発性半導体記憶装置の平面構造を示した平面図。
【図３】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図４】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図５】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図６】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図７】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図８】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図９】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１０】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１１】参考例による不揮発性半導体記憶装置の縦断面構造を示した断面図。
【図１２】同参考例による不揮発性半導体記憶装置の平面構造を示した平面図。
【図１３】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１４】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１５】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１６】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１７】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１８】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図１９】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２０】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２１】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２２】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２３】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２４】同比較例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２５】同参考例による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２６】本発明の実施の形態２による不揮発性半導体記憶装置の縦断面構造を示した断面図。
【図２７】同実施の形態２による不揮発性半導体記憶装置の平面構造を示した平面図。
【図２８】同実施の形態２による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【図２９】本発明の実施の形態３による不揮発性半導体記憶装置の縦断面構造を示した断面図。
【図３０】同実施の形態３による不揮発性半導体記憶装置の平面構造を示した平面図。
【図３１】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別縦断面構造を示した断面図。
【符号の説明】
【００８０】
１１、２１１、３１１  半導体基板
１２、２１２、３１２  ゲート絶縁膜
１３、２１３、３１３  浮遊ゲート電極
２１、２２１、３２１  素子領域
２２、２２２、３２２  素子分離領域
３１、２３１、３３１  ゲート間絶縁膜
３２、２３２、３３２  制御ゲート電極
【図１】
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【図２】
0004745039.tif 000003
【図３】
0004745039.tif 000004
【図４】
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【図５】
0004745039.tif 000006
【図６】
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【図７】
0004745039.tif 000008
【図８】
0004745039.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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