(57)【特許請求の範囲】
【請求項１】
バイアス回路から供給されるバイアス電圧に基づいてバイアス電流を生成して分配する第１の電流分配回路と、複数のフォールディングブロックの各々のブロック中に配置され、上記第１の電流分配回路から供給されるバイアス電流に基づいてバイアス電圧を生成して、当該ブロック中に配置された複数の差動アンプに供給する第２の電流分配回路とを備え、上記各フォールディングブロックにおける上記複数の差動アンプの電流源トランジスタの幾何学上の重心と上記第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置したことを特徴とするフォールディング型Ａ／Ｄ変換器。
【請求項２】
第１の電流分配回路の複数のトランジスタの幾何学上の重心が同一になるように配置したことを特徴とする請求項１記載のフォールディング型Ａ／Ｄ変換器。
【請求項３】
第１の電流分配回路を、バイアス回路の近傍に配置したことを特徴とする請求項１または請求項２記載のフォールディング型Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、以下の特徴を持つフォールディング型Ａ／Ｄ変換器に関するものである。
・基本回路がフォールディング&インタポレーションアーキテクチャを有する。
・アナログ信号からディジタル信号への変換（以下、「Ａ／Ｄ変換」と称する）を行う要素回路として、フォールディング回路を有すると共に、そのフォールディング回路用のバイアス回路を備え持つ。
【０００２】
【従来の技術】
フォールディング型Ａ／Ｄ変換器は、Ａ／Ｄ変換をコースとファインの２系統に分けてＡ／Ｄ変換器を行うものである。
図９は従来のＡ／Ｄ変換器を示す概略図、図１０は主要回路ＡＤＣの詳細を示すブロック構成図である。図９に示したＡ／Ｄ変換器において、主要回路ＡＤＣの部分は、図１０に示した構成となっている。このＡ／Ｄ変換器では、ＸビットのＡ／Ｄ変換をコースＹビットとファインＺビットのの２系統に分けて行う（Ｘ＝Ｙ＋Ｚ）。
図１０中のコースＡ／Ｄ変換用回路ブロックＢ１は、コースＹビットのＡ／Ｄ変換を行う部分であり、ファインＡ／Ｄ変換用回路ブロックＢ２は、ファインＺビットのＡ／Ｄ変換を行う部分である。
各回路ブロックＢ１，Ｂ２では、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ１，２，３，・・・，Ｎ、またはＶｒｅｆ’１，２，３，・・・，Ｊの各電圧を用いてＡ／Ｄ変換を行う。
図１１は様々な分解能のＡ／Ｄ変換器についてコンパレータ群１中のコンパレータ数、コンパレータ群２中のコンパレータ数Ｍ、およびフォールディングブロック群中のフォールディングアンプ数Ｎの組合せの例を示す表図である。
【０００３】
図１２は分解能５ビットの主要回路ＡＤＣの詳細を示すブロック構成図であり、フォールディング型Ａ／Ｄ変換器の基本動作を図１２に示したＡ／Ｄ変換器を例に説明する。
図１３はコースＡ／Ｄ変換用回路ブロックＢ１を示すブロック構成図であり、図１２に示した構成からコースＡ／Ｄ変換用回路ブロックＢ１だけを抜き出したものである。
コンパレータ群１において、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ’１，２，３との大小比較を行う。コンパレータＣＭＰは、
１）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝１，２，３）よりも大きい場合にはＨを出力し、
２）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝１，２，３）よりも小さい場合にはＬを出力する。
コンパレータ群１の出力を受けて、プリエンコーダおよびエンコーダにより、ディジタルコードを生成する。
図１４はアナログ入力Ｖｉｎに対するコンパレータ群１、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【０００４】
図１５はファインＡ／Ｄ変換用回路ブロックＢ２を示すブロック構成図であり、図１２に示した構成からファインＡ／Ｄ変換用回路ブロックＢ１だけを抜き出したものである。
フォールディングブロック群において、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆｊ（ｊ＝１，２，３，・・・，１０）の各電圧を用いてアナログ信号処理を行い、その出力ＦＢｏｕｔ［Ｋ］ＰおよびＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）は、インタポレーション回路によって補間され、新たな信号ＩＮＴｏｕｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）が生成される。
図１６はアナログ信号処理および補間によって生成された信号波形を示す波形図であり、フォールディング回路での信号は差動信号となっており、出力信号ＦＢｏｕｔ１Ｎ，ＦＢｏｕｔ２Ｎは、各々出力信号ＦＢｏｕｔ１Ｐ，ＦＢｏｕｔ２Ｐの相補的な信号である。同様に、出力信号ＩＮＴｏｕｔ２Ｎ，ＩＮＴｏｕｔ３Ｎ，ＩＮＴｏｕｔ４Ｎ，ＩＮＴｏｕｔ６Ｎ，ＩＮＴｏｕｔ７Ｎ，ＩＮＴｏｕｔ８Ｎは、各々出力信号ＩＮＴｏｕｔ２Ｐ，ＩＮＴｏｕｔ３Ｐ，ＩＮＴｏｕｔ４Ｐ，ＩＮＴｏｕｔ６Ｐ，ＩＮＴｏｕｔ７Ｐ，ＩＮＴｏｕｔ８Ｐの相補的な信号である。
【０００５】
図１７はインタポレーション回路を示す回路図であり、インタポレーション回路の出力ＩＮＴｏｕｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）は、図１７に示したように、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ１ＰおよびＦＢｏｕｔ１Ｎと、フォールディングブロックＦＢ２の出力ＦＢｏｕｔ２ＰおよびＦＢｏｕｔ２Ｎとを基に各々の信号を補間して生成される。例えば、インタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ（ＩＮＴｏｕｔ１Ｐ）は、
0004674998.tif 000002
で表される値になる。ここで、Ｖ（ＦＢｏｕｔ１Ｐ）は、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ１Ｐの電圧であり、Ｖ（ＦＢｏｕｔ２Ｐ）は、フォールディングブロックＦＢ２の出力ＦＢｏｕｔ２Ｐの電圧である。
【０００６】
そのため、インタポレーション回路の各出力信号の精度は、基となるフォールディングブロックの出力信号の精度に大きく依存する。もしもフォールディングブロックＦＢ１とＦＢ２との電気的な特性に差が生じた場合、その差によってインタポレーション回路の出力の精度が大きく劣化する。例えば、フォールディングブロックＦＢ２にオフセット電圧ΔＶｏｆｆが発生した場合、出力Ｆｂｏｕｔ２Ｐの電圧Ｖ（Ｆｂｏｕｔ２Ｐ）にオフセット電圧ΔＶｏｆｆが加算されるため、先ほどのインタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ’（ＩＮＴｏｕｔ１Ｐ）は、
0004674998.tif 000003
で表される値になり、（１／４）×ΔＶｏｆｆの分だけ理想的な電圧値から誤差が生じる。
【０００７】
コンパレータ群２では、インタポレーション回路の相補的な出力信号を用いて各々の組合せの大小比較を行う。すなわち、コンパレータＣＭＰＤは、
１）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より大きい場合、あるいはＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）より大きい場合にはＨを出力し、
２）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より小さい場合、あるいはＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）より小さい場合にはＬを出力する。
コンパレータ群２の出力を受けて、プリエンコーダおよびエンコーダにより、ディジタルコードを生成する。
図１８はアナログ入力Ｖｉｎに対するコンパレータ群２、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【０００８】
図１２において、コースＡ／Ｄ変換用回路ブロックＢ１の２ビットのディジタル出力と、ファインＡ／Ｄ変換用回路ブロックＢ２の３ビットのディジタル出力とを合わせて、５ビットのディジタル出力となる。その際、必要に応じて、ファインＡ／Ｄ変換出力を用いてコースＡ／Ｄ変換出力のエラー補正を行う。なお、このエラー補正については、この発明と関連しないので詳細な説明は省く。
【０００９】
図１９は分解能６ビットの主要回路ＡＤＣの詳細を示すブロック構成図であり、従来技術の課題を図１９に示したＡ／Ｄ変換器を例に説明する。
図２０はフォールディングブロック群の詳細を示すブロック構成図であり、４つのフォールディングブロックＦＢ１〜ＦＢ４によって構成されている。
図２１はフォールディングブロックの詳細を示す回路図であり、各フォールディングブロックＦＢ１〜ＦＢ４は、５つの差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）によって構成されている。
図２２は差動アンプの詳細を示す回路図であり、図において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５は電流源トランジスタである。各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）は、この図２２に示したように構成されている。
図２３はフォールディングブロック群およびバイアス回路のレイアウトを示す配置図であり、バイアス回路において、Ｉｂｉａｓはバイアス電流、Ｖｂｉａｓはバイアス電圧、Ｍ５ｂはトランジスタである。また、信号線Ｌを通じてバイアス回路からフォールディングブロックＦＢ１〜ＦＢ４にバイアス電圧Ｖｂｉａｓが供給されている。従来の回路構成では、フォールディングブロック群およびバイアス回路は、図２３に示したレイアウト配置になっており、バイアス回路はフォールディングブロック群から離れた個所、あるいは、フォールディングブロック群のどちらか一方の端に配置される。
【００１０】
バイアス回路において、バイアス電流Ｉｂｉａｓを基に生成されたバイアス電圧Ｖｂｉａｓは、信号線Ｌを通じてフォールディングブロック群の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５に伝達される。その電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓを基に電流を生成する。その時の電流値は、電流源トランジスタＭ５とトランジスタＭ５ｂのサイズおよびしきい値電圧等の電気特性が同じ場合には、バイアス電流Ｉｂｉａｓと等しくなるはずである。
したがって、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性を等しくさせるためには、フォールディングブロック群の各フォールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５の電流を、バイアス電流Ｉｂｉａｓと等しくする必要があり、そのためには各差動アンプの電流源トランジスタＭ５と、バイアス回路のトランジスタＭ５ｂとの各々のサイズおよびしきい値電圧等の電気特性を等しくさせることが必須である。
【００１１】
ところが、この回路構成およびレイアウトは位置では、電流源トランジスタＭ５とトランジスタＭ５ｂとの位置が各々離れているため、距離に依存したプロセスばらつきにより両者のサイズおよびしきい値電圧等の電気特性に差が生じる。その結果、バイアス電圧Ｖｂｉａｓを基に各差動アンプの電流源トランジスタＭ５により生成される電流値がバイアス電流Ｉｂｉａｓと異なってしまうため、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性に差が発生し、その差によってインタポレーション回路の出力信号の精度が大きく劣化するという課題があった。
【００１２】
図２４はバイアス回路と差動アンプを示す回路図であり、図２３におけるバイアス回路と差動アンプだけを抜き出したものである。この図２４を用いてバイアス電流Ｉｂｉａｓと差動アンプの電流値Ｉａｍｐとの差について説明する。バイアス回路の電流源トランジスタＭ５に流れるバイアス電流Ｉｂｉａｓは、次の近似式で表される。
Ｉｂｉａｓ＝（βｂｉａｓ／２）×（Ｖｂｉａｓ−Ｖｔｈ ｂｉａｓ）２・・・（３）
ここで、βｂｉａｓは、トランジスタＭ５ｂのサイズに依存した定数であり、Ｖｔｈ ｂｉａｓは、トランジスタＭ５ｂのしきい値電圧である。
したがって、バイアス電圧Ｖｂｉａｓは、
Ｖｂｉａｓ＝√（２×Ｉｂｉａｓ／βｂｉａｓ）＋Ｖｔｈ ｂｉａｓ・・・（４）
と表される。
一方、そのバイアス電圧Ｖｂｉａｓによって、差動アンプの電流源トランジスタＭ５に流れる電流値Ｉａｍｐは、
0004674998.tif 000004
となる。ここで、βａｍｐは、電流源トランジスタＭ５のサイズに依存した定数であり、Ｖｔｈ ａｍｐは、電流源トランジスタＭ５のしきい値電圧である。
式（５）に示したように、バイアス回路のトランジスタＭ５ｂと、差動アンプの電流源トランジスタＭ５とが、サイズやしきい値電圧が等しい場合に、電流値Ｉａｍｐと電流Ｉｂｉａｓとは等しくなる。
【００１３】
【発明が解決しようとする課題】
従来のフォールディング型Ａ／Ｄ変換器は以上のように構成されているので、プロセスばらつき等によって、バイアス回路のトランジスタＭ５ｂと、差動アンプの電流源トランジスタＭ５とに、サイズやしきい値電圧の差が生じると、電流値Ｉａｍｐと電流Ｉｂｉａｓとに差が発生する。
また、各フォールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５のサイズやしきい値電圧の値が各々ばらつくと、各各差動アンプの電流値にばらつきが生じ、その結果、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性がばらつき、その差によってインタポレーション回路の出力信号の精度が大きく劣化するという課題があった。
【００１４】
この発明は上記のような課題を解決するためになされたもので、フォールディングブロックの電気特性のばらつきを小さくすることにより、インタポレーション回路の出力信号の精度劣化を低減し、精度を向上するフォールディング型Ａ／Ｄ変換器を得ることを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るフォールディング型Ａ／Ｄ変換器は、バイアス回路から供給されるバイアス電圧に基づいてバイアス電流を生成して分配する第１の電流分配回路と、複数のフォールディングブロックの各々のブロック中に配置され、第１の電流分配回路から供給されるバイアス電流に基づいてバイアス電圧を生成して、当該ブロック中に配置された複数の差動アンプに供給する第２の電流分配回路とを備え、各フォールディングブロックにおける複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置したものである。
【００１６】
この発明に係るフォールディング型Ａ／Ｄ変換器は、第１の電流分配回路の複数のトランジスタの幾何学上の重心が同一になるように配置したものである。
【００１７】
この発明に係るフォールディング型Ａ／Ｄ変換器は、第１の電流分配回路を、バイアス回路の近傍に配置したものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。なお、この図１は、図１９に示した分解能６ビットの主要回路ＡＤＣのフォールディングブロック群およびバイアス回路のレイアウトを示したものである。バイアス回路において、Ｍ５ｄはトランジスタ、Ｖｂｉａｓはバイアス電圧、Ｉｂｉａｓはバイアス電流である。
また、バイアス回路の近傍に電流分配回路（第１の電流分配回路）１を備えており、その電流分配回路１において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。電流分配回路１の各トランジスタＭ５Ｃ−１，２，３，４は、バイアス回路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａｓ １を生成して分配する。
さらに、各フォールディングブロックＦＢ１〜ＦＢ４は、各々のブロック中に電流分配回路（第２の電流分配回路）２を備えており、その電流分配回路２において、Ｖｂｉａｓ ２はバイアス電圧、Ｍ５ｂはトランジスタである。また、フォールディングブロックＦＢ１において、ＡＭＰｉ（ｉ＝１〜５）は差動アンプ、その差動アンプＡＭＰ１において、Ｍ５は電流源トランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成する。
【００１９】
この実施の形態１のレイアウト配置では、バイアス回路のトランジスタＭ５ｄと、電流分配回路１のトランジスタＭ５Ｃ−１，２，３，４との位置が非常に近いため、距離に依存したプロセスばらつきは小さくなり、各トランジスタのサイズおよびしきい値電圧等の電気特性の差は小さい。その結果、バイアス電圧Ｖｂｉａｓを基に各トランジスタＭ５Ｃ−１，２，３，４により生成されるバイアス電流はほぼ等しく、Ｉｂｉａｓ １となる。
【００２０】
各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、バイアス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給し、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓ ２を用いて電流を生成する。
その際、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２のトランジスタＭ５ｂは、位置が離れているため、距離に依存したプロセスばらつきにより、各トランジスタのサイズおよびしきい値電圧等の電気特性に差が生じる。
【００２１】
すなわち、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２により発生されるバイアス電圧Ｖｂｉａｓ ２ １，２，３，４は、
0004674998.tif 000005
となる。ここで、βｂ２ ｊ（ｊ＝１，２，３，４）は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電流分配回路２のトランジスタＭ５ｂのサイズに依存した定数であり、Ｖｔｈ ｂ２ ｊ（ｊ＝１，２，３，４）は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電流分配回路２のしきい値電圧である。
プロセスばらつきによって、各フォールディングブロックＦＢｊのトランジスタＭ５ｂのサイズおよびしきい値電圧等の電気特性に差が生じた場合、式（６）に示したように、各電流分配回路２により生成されるバイアス電圧Ｖｂｉａｓ ２の値に差が発生する。
【００２２】
ただし、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５と電流分配回路２のトランジスタＭ５ｂの位置が非常に近いため、距離に依存したプロセスばらつきは小さくなり、各トランジスタのサイズおよびしきい値電圧等の電気特性の差は小さい。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプの電流源トランジスタＭ５により生成される電流値は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の電流分配回路２のバイアス電流Ｉｂｉａｓ １にほぼ等しくなる。
【００２３】
すなわち、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５により生成される電流Ｉａｍｐ ｊは、
0004674998.tif 000006
と表される。各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５と、電流分配回路２のトランジスタＭ５ｂとのサイズおよびしきい値電圧等の電気特性の差はほぼ等しいので、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５により生成される電流Ｉａｍｐ ｊは、バイアス電流Ｉｂｉａｓ １にほぼ等しくなる。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差が小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度を向上できる。
【００２４】
実施の形態２．
図２はこの発明の実施の形態２によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
フォールディングブロックＦＢ１の差動アンプＡＭＰ１において、Ｍ５−１，Ｍ５−２は電流源トランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成する。
その他の構成については、実施の形態１と同等である。
【００２５】
図３はこの発明の実施の形態２による差動アンプの詳細を示す回路図であり、図において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５−１，Ｍ５−２は電流源トランジスタである。各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）は、この図３に示したように構成されている。
図４はこの発明の実施の形態２による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図であり、図において、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ５ｂとのレイアウト配置は、この図４に示したように配置されている。
【００２６】
このレイアウト配置では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂの幾何学上の重心とが皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５−１，Ｍ５−２により生成される電流値と、電流分配回路２のバイアス電流Ｉｂｉａｓ １がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００２７】
なお、上記実施の形態２では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタとして、Ｍ５−１，Ｍ５−２の２つのトランジスタを用いたものについて説明したが、電流源トランジスタとして、３つ以上のトランジスタを用いても良く、３つ以上のトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂの幾何学上の重心とが皆同じ個所となるようにすれば、同様の効果を奏する。
【００２８】
実施の形態３．
図５はこの発明の実施の形態３によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
フォールディングブロックＦＢ１の電流分配回路２において、Ｍ５ｂ−１，Ｍ５ｂ−２はトランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成する。
その他の構成については、実施の形態２と同等である。
【００２９】
図６はこの発明の実施の形態３による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図であり、図において、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２とのレイアウト配置は、この図６に示したように配置されている。
【００３０】
このレイアウト配置では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２の２つのトランジスタの幾何学上の重心とが皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５−１，Ｍ５−２により生成される電流値と、電流分配回路２のバイアス電流Ｉｂｉａｓ １がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００３１】
なお、上記実施の形態３では、電流分配回路２トランジスタとして、トランジスタＭ５ｂ−１，Ｍ５ｂ−２の２つのトランジスタを用いたものについて説明したが、トランジスタとして、３つ以上のトランジスタを用いても良く、電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、３つ以上のトランジスタの幾何学上の重心とが皆同じ個所となるようにすれば、同様の効果を奏する。
【００３２】
実施の形態４．
図７はこの発明の実施の形態４によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
電流分配回路１において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。また、Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。このように、トランジスタＭ５Ｃ−１，２，３，４にトランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄを並列接続したものである。
電流分配回路１の各トランジスタＭ５Ｃ−１，２，３，４およびトランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、バイアス回路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａｓ １を生成して分配する。
また、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成する。
その他の構成については、実施の形態３と同等である。
【００３３】
図８はこの発明の実施の形態４による電流分配回路のトランジスタのレイアウトを示す配置図であり、図において、電流分配回路１のトランジスタＭ５Ｃ−１，２，３，４と、トランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄとのレイアウト配置は、この図８に示したように配置されている。
【００３４】
このレイアウト配置では、電流分配回路１のトランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタの幾何学上の重心が皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、トランジスタ対（トランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４））により生成されるバイアス電流Ｉｂｉａｓ １がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００３５】
なお、上記実施の形態４では、電流分配回路１のトランジスタとして、トランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタを並列接続したものについて説明したが、トランジスタとして、３つ以上のトランジスタを並列接続しても良く、３つ以上のトランジスタの幾何学上の重心が皆同じ個所となるようにすれば、同様の効果を奏する。
【００３６】
【発明の効果】
以上のように、この発明によれば、バイアス回路から供給されるバイアス電圧に基づいてバイアス電流を生成して分配する第１の電流分配回路と、複数のフォールディングブロックの各々のブロック中に配置され、第１の電流分配回路から供給されるバイアス電流に基づいてバイアス電圧を生成して、当該ブロック中に配置された複数の差動アンプに供給する第２の電流分配回路とを備え、各フォールディングブロックにおける複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置するように構成したので、フォールディングブロック中に複数の差動アンプと共に第２の電流分配回路を配置したので、複数の差動アンプおよび第２の電流分配回路のトランジスタにおける距離に依存したプロセスばらつきは小さくなり、各差動アンプにより生成される電流値を第２の電流分配回路に供給されるバイアス電流にほぼ等しくすることができる。
また、複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置したので、配置位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各差動アンプにより生成される電流値を第２の電流分配回路に供給されるバイアス電流に、より精度良く等しくすることができる。
したがって、各フォールディングブロックの電気特性差が小さくなり、その結果、インタポレーション回路の出力信号の精度劣化が低減されることにより、フォールディング型Ａ／Ｄ変換器の精度を向上させることができる効果がある。
【００３７】
この発明によれば、第１の電流分配回路の複数のトランジスタの幾何学上の重心が同一になるように配置するように構成したので、配置位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、バイアス電圧に基づいて生成される各バイアス電流を、より精度良く等しくすることができる効果がある。
【００３８】
この発明によれば、第１の電流分配回路を、バイアス回路の近傍に配置するように構成したので、バイアス回路および第１の電流分配回路の個々の部品における距離に依存したプロセスばらつきは小さくなり、バイアス電圧に基づいて生成される各バイアス電流をさらに等しくすることができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図２】  この発明の実施の形態２によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図３】  この発明の実施の形態２による差動アンプの詳細を示す回路図である。
【図４】  この発明の実施の形態２による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図である。
【図５】  この発明の実施の形態３によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図６】  この発明の実施の形態３による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図である。
【図７】  この発明の実施の形態４によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図８】  この発明の実施の形態４による電流分配回路のトランジスタのレイアウトを示す配置図である。
【図９】  従来のＡ／Ｄ変換器を示す概略図である。
【図１０】  主要回路ＡＤＣの詳細を示すブロック構成図である。
【図１１】  様々な分解能のＡ／Ｄ変換器についてコンパレータ群１中のコンパレータ数、コンパレータ群２中のコンパレータ数Ｍ、およびフォールディングブロック群中のフォールディングアンプ数Ｎの組合せの例を示す表図である。
【図１２】  分解能５ビットの主要回路ＡＤＣの詳細を示すブロック構成図である。
【図１３】  コースＡ／Ｄ変換用回路ブロックＢ１を示すブロック構成図である。
【図１４】  アナログ入力Ｖｉｎに対するコンパレータ群１、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【図１５】  ファインＡ／Ｄ変換用回路ブロックＢ２を示すブロック構成図である。
【図１６】  アナログ信号処理および補間によって生成された信号波形を示す波形図である。
【図１７】  インタポレーション回路を示す回路図である。
【図１８】  アナログ入力Ｖｉｎに対するコンパレータ群２、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【図１９】  分解能６ビットの主要回路ＡＤＣの詳細を示すブロック構成図である。
【図２０】  フォールディングブロック群の詳細を示すブロック構成図である。
【図２１】  フォールディングブロックの詳細を示す回路図である。
【図２２】  差動アンプの詳細を示す回路図である。
【図２３】  フォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図２４】  バイアス回路と差動アンプを示す回路図である。
【符号の説明】
１  電流分配回路（第１の電流分配回路）、２  電流分配回路（第２の電流分配回路）、ＡＭＰｉ  差動アンプ、ＦＢ１〜ＦＢ４  フォールディングブロック、Ｍ５，Ｍ５−１，Ｍ５−２  電流源トランジスタ、Ｍ３，Ｍ４，Ｍ５ｂ，Ｍ５ｂ−１，Ｍ５ｂ−２，Ｍ５Ｃ−１，２，３，４，Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄ，Ｍ５ｄ  トランジスタ、ｒ１，ｒ２  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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