(57)【特許請求の範囲】
【請求項１】
基板にリッジを構成する工程と、
前記基板表面ならびに前記リッジ上に複数の膜を成長させる工程と、
前記複数の膜の最表面に感光剤を塗布し、全面露光、現像およびエッチングすることによって前記複数の膜の最上層のうち前記リッジ上に対応する凸部分のみを除去する工程と、
前記最上層のうち前記リッジ上に対応する凸部分のみを除去したのち、前記感光剤を除去し、前記最上層の上に電極を形成する工程と、
前記電極側を延伸シートに貼りつけ、前記延伸シートからピックアップして、サブマウントにフェースダウン実装する工程と
を備える半導体レーザの製造方法。
【請求項２】
前記基板に前記リッジを複数構成する
請求項１記載の半導体レーザの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板にリッジ構造を有する半導体レーザの製造方法に関する。
【０００２】
【従来の技術】
従来、低閾値電流を実現する半導体レーザとして、ＳＤＨ（Separated Double Heterostructure）レーザがある。図１４は、従来のＳＤＨ構造の半導体レーザを製造する方法（ウェハプロセス）を説明する模式断面図である。ＳＤＨ構造の半導体レーザを製造するには、先ず、図１４（ａ）に示すように、ｐ−ＧａＡｓ基板１にリッジ１ａを形成する。このリッジ１ａを形成するには、ｐ−ＧａＡｓ基板１のリッジ１ａを形成したい部分にフォトレジストを残すようパターニングし、硫酸過水等を用いてｐ−ＧａＡｓ基板１をエッチングする。
【０００３】
次に、図１４（ｂ）に示すように、リッジ１ａの形成されたｐ−ＧａＡｓ基板１上に、ｐ−ＡｌＧａＡｓクラッド層２、ＡｌＧａＡｓ活性層３、ｎ−ＡｌＧａＡｓクラッド層４、ｐ−／ｎ−／ｐ−ＡｌＧａＡｓ電流ブロック層５、ｎ−ＡｌＧａＡｓ第２クラッド層６、ｎ−ＧａＡｓキャップ層７を順に連続成膜する。この成膜において、リッジ１ａ上には斜面によって挟まれた三角形状の半導体レーザ部分が構成される。
【０００４】
この成膜後は、図１４（ｃ）に示すように、例えばＡｕＧｅ／Ｎｉ／Ａｕ（Ｔｉ／Ｐｔ／Ａｕ）のＮ側電極８をリフトオフ等によって形成し、図１４（ｄ）に示すように、所定間隔で積層膜をエッチングして、素子間を電気的に分離する。
【０００５】
その後、ｐ−ＧａＡｓ基板１の裏面をラッピングおよびエッチングして、基板厚を薄くし、かつ、鏡面出しを行い、図示しないＰ側電極（Ｔｉ／Ｐｔ／Ａｕ）をリフトオフ等によって形成する。
【０００６】
図１５は、ウェハプロセス後の製造方法を説明する模式図である。前述のウェハプロセス完了後は、図１５（ａ）に示す線に沿ってｐ−ＧａＡｓ基板（ウェハ）１を劈開し、図１５（ｂ）に示すようなバーＢにする。そして、バーＢの端面に反射防止膜をコーティングする。
【０００７】
次いで、図１５（ｃ）に示す線に沿ってバーＢを分割し、図１５（ｄ）に示すような個々の半導体レーザチップ１０に分ける（ペレタイズ）。そして、図１５（ｅ）に示すように、個々の半導体レーザチップをフェースダウンによってサブマウントＭ（もしくはヒートシンク）に実装する。実装後は、半導体レーザチップ１０にボンディングワイヤーを接続し、キャップ等で封止して完成となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような半導体レーザおよびその製造方法には次のような問題がある。すなわち、基板をエッチングしてリッジを形成する際、エッチングされた領域に曇りが発生してしまう。これにより、エッチングされた領域での結晶成長で異常成長が発生するという問題がある。このエッチング領域は基板表面の９５％以上になるため、エッチングされたところのモフォロジ不良が頻繁に発生することになる。
【０００９】
また、リッジを有する半導体レーザでは、その上に複数の膜が形成されてもリッジの凸形状が反映されており、この凸形状が半導体レーザチップのピックアップや実装に悪影響を及ぼしている。
【００１０】
図１６は、凸形状の問題を説明する模式図である。図１６（ａ）〜（ｄ）は、バーを延伸シートに貼り付けた状態から、スクライブ、延伸までの状態を示している。通常、実装後の放熱効果の観点から、半導体レーザチップ１０をフェースダウンで実装するため、バーＢも延伸シートＳにフェースダウンで貼り付けられる。図１６（ｃ）に示すように、スクライブ後に延伸して、各半導体レーザチップ１０の間隔を広げた場合、半導体レーザチップ１０は、凸形状側が延伸シートＳと接触しているため、少ない接触面積で貼り付いている状態となる。このように接触面積が少ないと、図１６（ｄ）に示すような半導体レーザチップ１０の位置ズレが発生する。
【００１１】
延伸シートＳ上で半導体レーザチップ１０の位置ズレが発生すると、ピックアップの位置合わせが困難となり、ピックアップできる領域から外れるとピックアップに失敗してしまうという問題が生じる。
【００１２】
また、図１７に示すように、半導体レーザチップ１０をサブマウントＭに実装する際、半田Ｈを介して行うが、この実装でも凸形状がサブマウントＭ側となり、半田Ｈとの接触面積が少なくなって実装強度の低下を招くことになる。これにより、実装後に半導体レーザチップ１０が剥がれたり、半導体レーザチップ１０の角度が変わってしまうことで十分な性能を発揮できないという問題が起こる。
【００１３】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、基板にリッジを構成する工程と、基板表面ならびにリッジ上に複数の膜を成長させる工程と、複数の膜の最表面に感光剤を塗布し、全面露光、現像およびエッチングすることによって複数の膜の最上層のうちリッジ上に対応する凸部分のみを除去する工程と、最上層のうちリッジ上に対応する凸部分のみを除去したのち、感光剤を除去し、最上層の上に電極を形成する工程と、電極側を延伸シートに貼りつけ、延伸シートからピックアップして、サブマウントにフェースダウン実装する工程とを備える半導体レーザの製造方法である。
【００１４】
このような本発明では、半導体レーザにおける複数の膜を積層した表面が平坦になり、フェースダウンにより半導体レーザを実装する際の接触面積を増加できるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。図１〜図５は、本実施形態に係る半導体レーザの製造方法を説明する模式断面図である。ここで、本実施形態の半導体レーザは、図５（ｃ）に示すように、リッジ１ａを備える基板上に複数の膜が積層されたものから成り、このリッジ１ａとして、基板１に形成された一対の線状溝１ｂの間に構成される点に特徴がある。
【００１６】
このようなリッジ１ａが形成された基板上によって複数の膜を成長させると、膜の最表面は、リッジ１ａの凸形状のみならず線状溝１ｂ以外の部分も突出する状態となる（線状溝１ｂに対応する部分のみ凹となる）。これによって、後述する半導体レーザチップをフェースダウンにより実装する際の接触面積を増加でき、安定したマウントを実現できるようになる。
【００１７】
このような半導体レーザを製造するには、先ず、図１（ａ）に示すように、例えばｐ−ＧａＡｓ基板１にレジストＲを回転塗布し、逆メサ方向に所定幅（約１５μｍ）の開口を露光、現像によって形成する。その後、１２０℃、１０分のポストベークを行い、レジストＲをｐ−ＧａＡｓ基板１上に安定密着させる。
【００１８】
次に、図１（ｂ）に示すように、開口を形成したレジストＲをマスクとして、硫酸過水（８：３：１００）でｐ−ＧａＡｓ基板１をエッチングする。その後、レジストＲを除去することで、図１（ｃ）に示すような一対の線状溝１ｂの間にリッジ１ａが構成されたｐ−ＧａＡｓ基板１が形成される。
【００１９】
図２〜図３は、リッジ形成の他の例を説明する模式断面図である。先ず、図２（ａ）に示すように、ｐ−ＧａＡｓ基板１にＣＶＤ等によって約３００ｎｍ厚のＳｉＯ2もしくはＳｉＮから成る絶縁膜Ｏを形成する。
【００２０】
次に、図２（ｂ）に示すように、その絶縁膜Ｏの上に、レジストＲを回転塗布し、逆メサ方向に所定幅（約１０μｍ）の開口を露光、現像によって形成する。続いて、開口が形成されたレジストＲを介してＲＩＥ（リアクティブイオンエッチング）によってエッチングを行い、図２（ｃ）に示すように、絶縁膜ＯへレジストＲ（図２（ｂ）参照）の形状を転写する。その後、レジストＲを除去する。
【００２１】
この状態で、図３（ａ）に示すように、絶縁膜Ｏをマスクとして硫酸過水（３：１：５０）によるｐ−ＧａＡｓ基板１の第１エッチングを行う。第１エッチングでは、絶縁膜Ｏとｐ−ＧａＡｓ基板１との界面のエッチングレートが低いため、さらにクエン酸過水（クエン酸水溶液（５０重量％）：過水＝３：１）で第２エッチングを行う。これにより、図３（ｃ）に示すような、一対の線上溝１ｂの間にリッジ１ａが構成されたｐ−ＧａＡｓ基板１が形成される。
【００２２】
上記いずれかの工程によってｐ−ＧａＡｓ基板１にリッジ１ａを形成した後は、図４（ａ）に示すように、基板１の表面、リッジ１ａの表面および線状溝１ｂの内部に例えばｐ−ＡｌＧａＡｓクラッド層２を成膜し、その上に例えばＡｌＧａＡｓ活性層３を積層する。ＡｌＧａＡｓ活性層３は、例えば多重量子井戸構造を適用する。
【００２３】
次いで、図４（ｂ）に示すように、ＡｌＧａＡｓ活性層３上に例えばｎ−ＡｌＧａＡｓクラッド層４を積層する。ここで、リッジ１ａ上の膜は、両側面でのエピタキシャル成長速度が遅いため、上に積まれるほど幅が狭くなり、ｎ−ＡｌＧａＡｓクラッド層４を積層した段階で頂点が閉じて断面略三角形状となる。
【００２４】
さらに、図４（ｃ）に示すように、ｎ−ＡｌＧａＡｓクラッド層４上にｎ−／ｐ−／ｎ−ＡｌＧａＡｓ電流ブロック層５を成膜し、その上に、図５（ａ）に示すｎ−ＡｌＧａＡｓ第２クラッド層６、さらにその上にｎ−ＧａＡｓキャップ層７を成膜する。
【００２５】
その後、図５（ｂ）に示すように、ｎ−ＧａＡｓキャップ層７上にＮ側電極８を形成する。Ｎ側電極８は、例えばＡｕＧｅ／Ｎｉ／Ａｕ（／Ｔｉ／Ｐｔ／Ａｕ）をリフトオフ法によって形成する。
【００２６】
Ｎ側電極８を形成した後は、図５（ｃ）に示すように、半導体レーザチップ１０となる間を硫酸過水３：１：１によってエッチングし、素子を電気的に分離する（素子分離）。素子分離後は、ラッピングと裏面エッチングによってｐ−ＧａＡｓ基板１の厚さを薄くし、かつ鏡面出しを行い、図示しないＰ側電極をリフトオフ法によって形成する。これにより、ウェハプロセスが完了する。
【００２７】
次に、ウェハプロセスの後の組立プロセスについて説明する。図６〜図７は組立プロセスを説明する模式図である。先ず、図６（ａ）に示すように、ｐ−ＧａＡｓ基板であるウェハを劈開によって分割し、バーＢを構成する。そして、劈開したバーＢの端面に反射防止膜（高反射率膜／低反射率膜）を蒸着した後、バーＢを延伸シートＳ上にフェースダウンで貼り付ける。
【００２８】
次いで、図６（ｂ）に示すように、素子分離を行った位置でバーＢをスクライブして、個々の半導体レーザチップ１０に分離する。この状態で延伸シートＳを引き延ばす（延伸）することにより、各半導体レーザチップ１０の間隔が広がる状態となる。
【００２９】
本実施形態では、個々の半導体レーザチップ１０に分離して延伸した際、半導体レーザチップ１０と延伸シートＳとの接触面積が大きい（線状溝に対応した部分以外の全てが接触する）ことから、図６（ｄ）に示すように、延伸によって間隔が広がった各半導体レーザチップ１０の位置ズレを起こさずに済む。
【００３０】
このため、延伸シートＳから半導体レーザチップ１０をピックアップする際、ピックアップノズル（例えば、吸着ノズル）の位置合わせを容易かつ正確に行うことが可能となる。
【００３１】
また、図７に示すように、ピックアップした半導体レーザチップ１０を半田Ｈを介してサブマウントＭやヒートシンクに実装する際、半田Ｈと半導体レーザチップ１０との接触面積が大きいことから、強固な実装を実現できるようになる。
【００３２】
次に、他の実施形態を説明する。図８〜図９は、他の実施形態を説明する模式断面図である。この例では、図８（ａ）に示すように、半導体レーザチップ１０のリッジ１ａに対応するｎ−ＧａＡｓキャップ層７およびＮ側電極８が略平坦になっている点に特徴がある。
【００３３】
このような半導体レーザチップ１０を製造するには、先ず、図８（ｂ）に示すように、従来と同様な方法でｐ−ＧａＡｓ基板１にリッジ１ａを形成し、ｐ−ＡｌＧａＡｓクラッド層２からｎ−ＧａＡｓキャップ層７まで順次積層形成する。
【００３４】
この状態では、リッジ１ａに対応する部分のｎ−ＧａＡｓキャップ層７が突出した状態となる。次に、このｎ−ＧａＡｓキャップ層７の上にレジストＲを塗布する。
【００３５】
そして、レジストＲを全面露光および現像する。これにより、図９（ａ）に示すように、レジストＲは薄くなり、リッジ１ａに対応して突出しているｎ−ＧａＡｓキャップ層７の一部がレジストＲから露出する状態となる。
【００３６】
この状態で、図９（ｂ）に示すように、レジストＲを介してｎ−ＧａＡｓキャップ層７をエッチングする。このエッチングにより、レジストＲから露出したｎ−ＧａＡｓキャップ層７のリッジ１ａと対応する部分が除去される。その後、レジストＲを除去することにより、図９（ｃ）に示すような、ｎ−ＧａＡｓキャップ層７のリッジ１ａに対応する部分が略平坦化された状態を構成できる。
【００３７】
このようにｎ−ＧａＡｓキャップ層７が平坦化された状態で、Ｎ側電極を形成すれば、図８（ａ）に示すように、Ｎ側電極８も平坦な状態で形成されることになる。Ｎ側電極８の表面が平坦になることで、Ｎ側電極８側を延伸シートに貼り付けたり、サブマウントにフェースダウン実装する際の接触面積を大きくでき、強固な接続を得ることが可能となる。
【００３８】
また、本実施形態は、ｐ−ＧａＡｓ基板に複数のリッジを形成する場合でも適用可能である。図１０（ａ）に示すように、従来、ｐ−ＧａＡｓ基板１に例えば２つのリッジ１ａを形成し、２つの発光点を備えた半導体レーザ（マルチビームレーザ）を製造する場合がある。このような場合、本実施形態では、図１０（ｂ）に示すように、各リッジ１ａを構成する際、各々の一対の線状溝１ｂを形成する。
【００３９】
図１０（ａ）、（ｂ）に示す各ｐ−ＧａＡｓ基板１を用いて半導体レーザチップを形成し、これをフェースダウン実装する場合、図１０（ａ）に示す従来のｐ−ＧａＡｓ基板１では、リッジ１ａの部分に対応して突出する膜の一部しか接触しないが、図１０（ｂ）に示す本実施形態では、線状溝１ｂに対応する部分を除く全が接触する状態となる。
【００４０】
図１１は、２つのリッジ（２ビーム）を備える半導体レーザチップの実装を説明する模式断面図である。図１１（ａ）に示すように、半導体レーザチップ１０を半田Ｈを介してサブマウントＭにフェースダウン実装する場合、約２００℃に加熱して半田Ｈを溶融させた状態で行う。この際、サブマウントＭは膨張している。
【００４１】
実装後、図１１（ｂ）に示すように、室温で冷却すると半田Ｈが固化して半導体レーザチップ１０をサブマウントＭに接続できる。この状態では、膨張していたサブマウントＭが収縮するため、図中○印に示す接触部分でその収縮応力を受けることになる。しかし、本実施形態では接触面積が大きいことから、収縮応力に十分耐えることができ、強い実装強度を保持することが可能となる。
【００４２】
また、図１２は、２つのリッジが近づいた場合の例を説明する模式図である。すなわち、図１２（ａ）に示すように、ｐ−ＧａＡｓ基板１に形成する２つのリッジ１ａの間隔が近づくと、リッジ１ａ間の線状溝１ｂが設計上重なりあってしまう。このような場合には、図１２（ｂ）に示すように、リッジ１ａ間の線状溝１ｂを一体化するとともに、各線状溝１ｂの幅Ｗを一定にする。これにより、線状溝１ｂ内に積層される複数の膜の成長条件を同じにすることができ、均一な膜を形成できるようになる。
【００４３】
また、図１３は、線状溝の形状を説明する模式斜視図である。図１３（ａ）は、線状溝の側壁が単一平面のもの、図１３（ｂ）は、線状溝の側壁が多角平面のものである。図１３（ｂ）に示すような線状溝１ｂでは、リッジ１ａの中央部の幅が端部の幅より大きくなり、リッジ１ａ上に成長する膜の厚さをリッジ１ａの中央部と端部とで変えて、半導体レーザ共振器における窓構造を形成できるようになる。このような半導体レーザであっても、一対の線状溝１ｂの間にリッジ１ａを構成することで、フェースダウン実装した際の接触面積を大きくでき、強固な実装を得ることが可能となる。
【００４４】
なお、上記説明したいずれの実施形態でも、基板や膜の材料は上述のものに限定されず、他の材料、組成のものを適用しても可能である。
【００４５】
【発明の効果】
以上説明したように、本発明によれば次のような効果がある。すなわち、リッジ構造を有する半導体レーザにおいて、組立プロセスでのピックアップ時や、実装工程でのフェースダウン実装において接触面積を大きくすることができ、確実なピックアップ、強固な実装を行うことが可能となる。これにより、ピックアップの失敗低減、半田付け時の強度ばらつき低減を図ることができ、信頼性の高い半導体レーザを提供できるようになる。また、リッジ形成時に施す基板のエッチングを線状溝の部分だけで済ませることができ、エッチング領域で発生する曇りや異常成長に起因するモフォロジ不良を低減させることが可能となる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体レーザの製造方法を説明する模式断面図（その１）である。
【図２】本実施形態に係る半導体レーザの製造方法を説明する模式断面図（その２）である。
【図３】本実施形態に係る半導体レーザの製造方法を説明する模式断面図（その３）である。
【図４】本実施形態に係る半導体レーザの製造方法を説明する模式断面図（その４）である。
【図５】本実施形態に係る半導体レーザの製造方法を説明する模式断面図（その５）である。
【図６】組立プロセスを説明する模式図（その１）である。
【図７】組立プロセスを説明する模式図（その２）である。
【図８】他の実施形態を説明する模式断面図（その１）である。
【図９】他の実施形態を説明する模式断面図（その２）である。
【図１０】複数のリッジを形成する基板を説明する模式斜視図である。
【図１１】２つのリッジを備える半導体レーザチップの実装を説明する模式断面図である。
【図１２】図１２は、２つのリッジが近づいた場合の例を説明する模式図である。
【図１３】線状溝の形状を説明する模式斜視図である。
【図１４】従来のＳＤＨ構造の半導体レーザを製造する方法（ウェハプロセス）を説明する模式断面図である。
【図１５】ウェハプロセス後の製造方法を説明する模式図である。
【図１６】凸形状の問題を説明する模式図である。
【図１７】半導体レーザチップの実装時の問題を説明する模式図である。
【符号の説明】
１…ｐ−ＧａＡｓ基板、１ａ…リッジ、１ｂ…線状溝、２…ｐ−ＡｌＧａＡｓクラッド層、３…ＡｌＧａＡｓ活性層、４…ｎ−ＡｌＧａＡｓクラッド層、５…ｐ−／ｎ−／ｐ−ＡｌＧａＡｓ電流ブロック層、６…ｎ−ＡｌＧａＡｓ第２クラッド層、７…ｎ−ＧａＡｓキャップ層、１０…半導体レーザチップ、Ｈ…半田、Ｍ…サブマウント、Ｓ…延伸シート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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