(57)【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板上に設けられた第２導電型のエピタキシャル層と、
前記エピタキシャル層中に設けられた第２導電型の不純物を含む第１および第２のウェル領域と、
前記第１のウェル領域中に設けられ、前記第１のウェル領域より高濃度の第２導電型の不純物を含むソース領域と、
前記第２のウェル領域中に設けられ、前記第２のウェル領域より高濃度の第２導電型の不純物を含むドレイン領域と、
前記ソース領域に接続するソース電極と、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを有し、
前記チャネル領域は、少なくとも第１導電型の第３のウェル領域に含まれ、
前記ソース領域及び／または前記ドレイン領域と前記ゲート電極との間を除く前記エピタキシャル層中に、前記チャネル領域に近接して設けられた第１導電型のチャネルストッパー層を少なくとも有し、
前記チャネルストッパー層の前記チャネル領域に近い第１の領域の不純物濃度が、前記チャネル領域から遠い第２の領域の不純物濃度より低い
半導体装置。
【請求項２】
前記チャネルストッパー層の上に形成されたフィールド絶縁膜を有する
請求項１記載の半導体装置。
【請求項３】
前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成されたフィールド絶縁膜を有する
請求項１記載の半導体装置。
【請求項４】
前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成された前記フィールド絶縁膜をさらに有する
請求項２記載の半導体装置。
【請求項５】
前記フィールド絶縁膜は酸化膜である
請求項３記載の半導体装置。
【請求項６】
前記フィールド絶縁膜は酸化膜である
請求項４記載の半導体装置。
【請求項７】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを同一の基板上に形成する半導体装置の製造方法であって、
前記基板上において、前記ＮＭＯＳトランジスタを形成する部分に第１導電型の不純物を導入することで第１埋め込み層を形成し、前記ＰＭＯＳトランジスタを形成する部分に第２導電型の不純物を導入することで第２埋め込み層を形成する、第１工程と、
前記基板上において前記第１埋め込み層および前記第２埋め込み層を形成した面を被覆するように、第２導電型のエピタキシャル層を形成する、第２工程と、
前記エピタキシャル層において、前記ＮＭＯＳトランジスタのチャネル領域を形成する部分に第１導電型の第１のウェル領域を形成し、前記ＰＭＯＳトランジスタのソース領域およびドレイン領域を形成する部分に第１導電型の第２および第３のウェル領域を形成し、前記ＮＭＯＳトランジスタのソース領域およびドレイン領域を形成する部分に第２導電型の第４および第５のウェル領域を形成し、前記ＰＭＯＳトランジスタのチャネル領域を形成する部分に第２導電型の第６のウェル領域を形成する、第３工程と、
前記第２のウェル領域及び／または前記第３のウェル領域と前記第６のウェル領域とが対向する方向でない前記エピタキシャル層中にて、第１のチャネルストッパー層を形成する部分に、第２導電型の不純物を導入する、第４工程と、
前記第２のウェル領域及び／または前記第３のウェル領域からより遠い位置の前記第１のチャネルストッパー層にて、第２のチャネルストッパー層を形成する部分に、第２導電型の不純物を導入する、第５工程と、
前記第１のウェル領域と前記第４のウェル領域との間、前記第１のウェル領域と前記第５のウェル領域との間、前記第２のウェル領域と前記第６のウェル領域との間、および前記第３のウェル領域と前記第６のウェル領域との間に、スチーム酸化によってＬＯＣＯＳ酸化膜を形成する、第６工程と、
前記第１のウェル領域上および前記第６のウェル領域上にゲート絶縁膜を形成する、第７工程と、
前記第４のウェル領域及び／または前記第５のウェル領域と前記第１のウェル領域とが対向する方向でない前記エピタキシャル層中にて、第３のチャネルストッパー層を形成する部分に、第１導電型の不純物を導入する、第８工程と、
前記第４のウェル領域及び／または前記第５のウェル領域からより遠い位置の前記第３のチャネルストッパー層にて、第４のチャネルストッパー層を形成する部分に、第１導電型の不純物を導入する、第９工程と、
前記ゲート絶縁膜上にそれぞれゲート電極を形成する、第１０工程と、
前記第２および第３のウェル領域に第１導電型の不純物を導入し、前記第４および第５のウェル領域に第２導電型の不純物を導入した後に熱処理を実施して不純物を拡散させることによって、第１導電型のソース領域およびドレイン領域を形成すると共に、第２導電型のソース領域およびドレイン領域を形成する、第１１工程と、
前記ソース領域およびドレイン領域のそれぞれに接続する電極を形成する、第１２工程と、
を含み、前記第１から第１２の工程を順次実施する、
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置及びその製造方法に関する。より詳しくは、不純物濃度の低いウェルの中に、これより不純物濃度が高いソース、ドレイン領域を有するオフセットドレイン／オフセットソース構造の高耐圧ＭＯＳトランジスタを有する半導体装置であって、該ＭＯＳトランジスタのソース、ドレインが形成される方向と平行な方向の、チャネル領域に隣接して形成されるフィールド絶縁膜直下に形成された寄生チャネルストッパー層の不純物濃度が、チャネル領域に近接するに従い低くなるような濃度勾配とすることにより、動作状態においてチャネルと寄生チャネルストッパー間に発生する高電界を緩和し、スレッショルド電圧Ｖthやオン抵抗Ｒon等の特性変動を防止することを特徴とする高性能高耐圧ＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年のパソコンや家庭用テレビ等の大型化に伴い、ディスプレイ市場が急速に拡大してきている。また現在のディスプレイ分野においては、高精細、高輝度、広視野角、高コンストラスト等、優れた視認性を有するＣＲＴが最も一般的であるが、今後大型化に伴う占有面積の増加が懸念されており、液晶ディスプレイ、プロジェクターディスプレイに加え、プラズマを用いた新方式によるプラズマディスプレイ等の薄型化が可能なフラットパネルディスプレイがＣＲＴに変わる次世代ディスプレイとして期待されている。かかる状況の中で、半導体分野においても、プラズマを制御する数百Ｖ高耐圧ドライバーＩＣを形成できる高耐圧プロセスが要求されている。
【０００３】
本発明の理解を容易にするために、図面を参照しながら従来の高耐圧ＮＭＯＳトランジスタ及び高耐圧ＰＭＯＳトランジスタについて説明する。
図９は、従来の高耐圧ＮＭＯＳトランジスタの基板上面から見た上面図であり、図１０（ａ）は図９のＸ−Ｘ’における断面図、図１０（ｂ）は図９のＹ−Ｙ’における断面図である。また、図１１は、従来の高耐圧ＰＭＯＳトランジスタの基板上面から見た上面図であり、図１２（ａ）は図１１のＸ−Ｘ’における断面図、図１２（ｂ）は図１１のＹ−Ｙ’における断面図である。図９および図１１の上面図において、破線は実線と重なる部分を示す。
【０００４】
これらの高耐圧ＭＯＳトランジスタは、ＬＯＤ／Ｓ（ＬＯＣＯＳ  Ｏｆｆｓｅｔ  Ｄｒａｉｎ／Ｓｏｕｒｃｅ）型ＬＤＭＯＳトランジスタと称されるものである。以下、図９、図１０（ａ）及び（ｂ）に示すＮＭＯＳトランジスタを例にとってその構造を説明する。即ち、ｐ型シリコン半導体基板１の所定の領域に、ｐ型不純物がドープされた埋め込み層（ＰＢＬ）３が形成され、その上にｎ型エピタキシャル層５が形成され、表面部にｐウェル８及びｎウェル９がそれぞれ形成されている。
【０００５】
また、フィールド絶縁膜であるＬＯＣＯＳ酸化膜１０により区画された領域のｐウェル８上には、ゲート酸化膜１２を介して、側壁部に側壁保護膜１７を有するゲート電極１４が形成されている。ゲート電極１４には図８（ｂ）に示すように、ゲート電極取り出し１４ａが設けられている。ｐウェル８によって互いに隔てられたｎウェル９の表面には、ｎ型ソース領域１８ｎ及びｎ型ドレイン領域１９ｎがそれぞれ形成され、それぞれソース電極２０及びドレイン電極２１に接続されている。
【０００６】
図１０（ｂ）に示すように、ポリシリコンゲート電極１４直下のｐウェル８表面はｎチャネル形成領域２２となっている。ゲート電極１４に電圧が印加されるとき、ｐウェル８表面にｎチャネル領域２２が形成される。また、ＬＯＣＯＳ酸化膜１０に接する部分のｐウェル８には、このｎチャネル形成領域２２を挟むようにして、ｐ型不純物を含有する寄生ｎチャネルストッパー層１１が形成されている。これにより、高耐圧化が図られている。
さらに、図１０（ａ）及び（ｂ）に示すように、上記のトランジスタには上部を被覆する酸化シリコン膜１５及び１６が形成されている。
【０００７】
図１１、図１２（ａ）及び（ｂ）に示すＰＭＯＳトランジスタも同様の構造を有し、基板１上に形成されたｎ型埋め込み層４上にｎウェル９が形成されている。また、このｎウェル９によって隔てられたｐウェル８の表面に、ｐ型ソース領域１８ｐ及びｐ型ドレイン領域１９ｐがそれぞれ形成されている。ポリシリコンゲート電極１４直下のｎウェル９表面はｐチャネル形成領域２３となっている。また、ＬＯＣＯＳ酸化膜１０に接する部分のｎウェル９には、ｐチャネル形成領域２３を挟むようにして、ｎ型不純物を含有する寄生ｐチャネルストッパー層１３が形成されている。これにより、高耐圧化が図られている。
【０００８】
このような高耐圧ＮＭＯＳ及びＰＭＯＳトランジスタは、ＬＯＤ／Ｓ（ＬＯＣＯＳ  Ｏｆｆｓｅｔ  Ｄｒａｉｎ／Ｓｏｕｒｃｅ）型ＬＤＭＯＳトランジスタと称される。これらのＭＯＳトランジスタは、高いＢＶｄｓ（ソース−ドレイン間接合耐圧）を確保するために、例えばＮＭＯＳの場合には図１０（ａ）に示すように、ｎ型ソース領域１８ｎ及びｎ型ドレイン領域１９ｎがＬＯＣＯＳ酸化膜１０によってｐウェル８から隔てられて形成されている。
【０００９】
このＭＯＳトランジスタにおいて、ソース、ドレイン間に逆バイアスが印加されると不純物濃度の低いｐウェル８及びｎウェル９の接合からｎウェル９へ空乏層が延びる。このｎウェル９への空乏層の延びを利用して、電界を緩和することで耐圧を確保している。
更に、このトランジスタでは、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）技術の採用、即ち、不純物濃度の低いｐ型シリコン半導体基板１と不純物濃度の低いｎ型エピタキシャル層５との接合における表面への空乏層の延びを利用したｎウェル９表面の電界緩和により、さらなる高耐圧化が実現している。
【００１０】
またこれらのＭＯＳトランジスタは、一般的なＬＯＤ型ＬＤＭＯＳトランジスタと異なり、ゲートを中心にソース・ドレイン方向に左右対称構造を有しているため、一般的に基準電位に接続されるバックゲート−ドレイン間及びゲート−ドレイン間等のドレイン側だけでなく、バックゲート−ソース間及びゲート−ソース間等のソース側も高耐圧にできることが特徴である。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１０に示すＮＭＯＳトランジスタがＯＮ状態、即ちソース電極２０、ドレイン電極２１のそれぞれが任意の電位をとり、ポリシリコンゲート電極１４に正電位が印加され、図１０（ｂ）に示すようにｎチャネル２２が形成されてソース・ドレイン間電流が流れる状態においては、ソース電極２０（もしくはドレイン電極）の電位が高電位の状態となると、ｎチャネル２２と寄生ｎチャネルストッパー層１１との接合（矢印で示す部分）において高電界が発生し、接合破壊いわゆるブレイクダウン（Ｂｒｅａｋｄｏｗｎ）を引き起こす場合がある。
そして、このブレイクダウンによって発生したキャリアは、ポリシリコンゲート電極１４に印加された正電位によってゲート酸化膜１２へ飛び込み、スレッショルド電圧Ｖthを変化させてしまうという問題がある。
【００１２】
また、ＰＭＯＳトランジスタにおいても、図１２（ｂ）に示すように、ソース電極２０の電位が高電位の状態になると、ｐチャネル２３と寄生ｐチャネルストッパー層１３との接合（矢印で示す部分）において高電界が発生し、同様にブレイクダウンを引き起こす。そして、これによって発生したキャリアはスレッショルド電圧Ｖthを変化させてしまうという問題がある。
【００１３】
このような特性変動を引き起こす場合には、例えば、図１３に示すような高耐圧ＮＭＯＳ、ＰＭＯＳトランジスタから構成されるアナログスイッチを形成した場合、入力信号を出力回路へ忠実に伝達することができなくなり、ＩＣの特性に大きく影響してしまう。このため、従来技術では、Ｖthの変動を引き起こさないように取り扱える入力信号電圧を制限する必要があった。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、基板と、前記基板上に設けられたエピタキシャル層と、前記エピタキシャル層中に設けられた第１導電型の不純物を含むソース領域およびドレイン領域と、前記ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極と、前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有し、前記ソース領域及び／または前記ドレイン領域と前記ゲート電極との間を除く前記エピタキシャル層中に、前記チャネル領域に近接して設けられた第２導電型のチャネルストッパー層を少なくとも有し、前記チャネルストッパー層の前記チャネル領域に近い第１の領域の不純物濃度が、前記チャネル領域から遠い第２の領域の不純物濃度より低いことを特徴とする。
【００１５】
本発明の半導体装置は、好適には、前記チャネルストッパー層の上に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成された前記フィールド絶縁膜をさらに有することを特徴とする。
本発明の半導体装置は、好適には、前記フィールド絶縁膜は酸化膜であることを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の半導体装置は、第１導電型の基板と、前記基板上に設けられた第２導電型のエピタキシャル層と、前記エピタキシャル層中に設けられた第２導電型の不純物を含む第１および第２のウェル領域と、前記第１のウェル領域中に設けられ、前記第１のウェル領域より高濃度の第２導電型の不純物を含むソース領域と、前記第２のウェル領域中に設けられ、前記第２のウェル領域より高濃度の第２導電型の不純物を含むドレイン領域と、前記ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極と、前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有し、前記チャネル領域は、少なくとも第１導電型の第３のウェル領域に含まれ、前記ソース領域及び／または前記ドレイン領域と前記ゲート電極との間を除く前記エピタキシャル層中に、前記チャネル領域に近接して設けられた第１導電型のチャネルストッパー層を少なくとも有し、前記チャネルストッパー層の前記チャネル領域に近い第１の領域の不純物濃度が、前記チャネル領域から遠い第２の領域の不純物濃度より低いことを特徴とする。
【００１７】
本発明の半導体装置は、好適には、前記チャネルストッパー層の上に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成された前記フィールド絶縁膜をさらに有することを特徴とする。
本発明の半導体装置は、好適には、前記フィールド絶縁膜は酸化膜であることを特徴とする。
【００１８】
さらに、上記の目的を達成するため、本発明の半導体装置は、第１導電型の基板と、前記基板中に設けられた第２導電型の埋め込み層と、前記基板上に設けられた第２導電型のエピタキシャル層と、前記エピタキシャル層中に設けられた第１導電型の不純物を含む第１および第２のウェル領域と、前記第１のウェル領域中に設けられ、前記第１のウェル領域より高濃度の第１導電型の不純物を含むソース領域と、前記第２のウェル領域中に設けられ、前記第２のウェル領域より高濃度の第１導電型の不純物を含むドレイン領域と、前記ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極と、前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有し、前記チャネル領域は、少なくとも第２導電型の第３のウェル領域に含まれ、前記ソース領域及び／または前記ドレイン領域と前記ゲート電極との間を除く前記エピタキシャル層中に、前記チャネル領域に近接して設けられた第２導電型のチャネルストッパー層を少なくとも有し、前記チャネルストッパー層の前記チャネル領域に近い第１の領域の不純物濃度が、前記チャネル領域から遠い第２の領域の不純物濃度より低いことを特徴とする。
【００１９】
本発明の半導体装置は、好適には、前記チャネルストッパー層の上に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成されたフィールド絶縁膜を有することを特徴とする。
本発明の半導体装置は、好適には、前記ソース電極及び／または前記ドレイン電極と前記ゲート電極との間に、前記エピタキシャル層の表面に形成された前記フィールド絶縁膜をさらに有することを特徴とする。
本発明の半導体装置は、好適には、前記フィールド絶縁膜は酸化膜であることを特徴とする。
【００２０】
これにより、動作状態においてチャネルと寄生チャネルストッパー間に発生する高電界を緩和し、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動を確実に防止することできる。
【００２１】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを同一基板上に形成する半導体装置の製造方法であって、ＮＭＯＳトランジスタ形成領域に第１導電型の不純物を導入し、ＰＭＯＳトランジスタ形成領域に第２導電型の不純物を導入する工程と、前記基板上に第２導電型のエピタキシャル層を形成する工程と、前記ＮＭＯＳトランジスタ形成領域の前記エピタキシャル層中に、第１導電型の第１のウェル領域を形成し、前記ＰＭＯＳトランジスタ形成領域の前記エピタキシャル層中に、第１導電型の第２および第３のウェル領域を形成する工程と、前記第１のウェル領域の両端に第２導電型の第４および第５のウェル領域を形成し、前記第２のウェル領域と前記第３のウェル領域との間に第２導電型の第６のウェル領域を形成する工程と、前記第２のウェル領域及び／または前記第３のウェル領域と前記第６のウェル領域とが対向する方向でない前記エピタキシャル層中に、第２導電型の不純物を導入して第１のチャネルストッパー層を形成する工程と、前記第２のウェル領域及び／または前記第３のウェル領域からより遠い位置の前記第１のチャネルストッパー層に第２導電型の不純物を導入し、第２のチャネルストッパー層を形成する工程と、前記第１のウェル領域と前記第４のウェル領域との間、前記第１のウェル領域と前記第５のウェル領域との間、前記第２のウェル領域と前記第６のウェル領域との間、および前記第３のウェル領域と前記第６のウェル領域との間にＬＯＣＯＳ酸化膜を形成する工程と、前記第１のウェル領域上および前記第６のウェル領域上にゲート絶縁膜を形成する工程と、前記ＬＯＣＯＳ酸化膜を形成後、前記第４のウェル領域及び／または前記第５のウェル領域と前記第１のウェル領域とが対向する方向でない前記エピタキシャル層中に、第１導電型の不純物を導入して第３のチャネルストッパー層を形成する工程と、前記第４のウェル領域及び／または前記第５のウェル領域からより遠い位置の前記第３のチャネルストッパー層に第１導電型の不純物を導入し、第４のチャネルストッパー層を形成する工程と、前記第２および第３のウェル領域に第１導電型の不純物をさらに導入し、第１導電型のソース領域およびドレイン領域を形成し、前記第４および第５のウェル領域に第２導電型の不純物をさらに導入し、第２導電型のソース領域およびドレイン領域を形成する工程と、前記ソース領域およびドレイン領域のそれぞれに接続する電極を形成する工程と、前記ゲート絶縁膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする。
【００２２】
これにより、動作状態においてチャネルと寄生チャネルストッパー間に発生する高電界を緩和し、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動が防止された半導体装置を、簡便かつ歩留り良く製造することができる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照しながら説明する。なお、以下に述べるのはあくまで本発明の一実施の形態であって、本発明の主旨を逸脱しない範囲で、基板の種類、不純物の種類、半導体装置の層構造等を自由に変更することが可能である。
【００２４】
第１実施形態
図１は、本実施形態の高耐圧ＮＭＯＳトランジスタの基板上面から見た上面図であり、図２（ａ）は図１のＸ−Ｘ’における断面図、図２（ｂ）は図１のＹ−Ｙ’における断面図である。また、図３は、本実施形態の高耐圧ＰＭＯＳトランジスタの基板上面から見た上面図であり、図４（ａ）は図３のＸ−Ｘ’における断面図、図４（ｂ）は図３のＹ−Ｙ’における断面図である。図１および図３の上面図において、破線は実線と重なる部分を示す。
これらの高耐圧ＭＯＳトランジスタは、ＬＯＤ／Ｓ（ＬＯＣＯＳ  Ｏｆｆｓｅｔ  Ｄｒａｉｎ／Ｓｏｕｒｃｅ）型ＬＤＭＯＳトランジスタと称される。
【００２５】
例えば、図２（ａ）および（ｂ）に示すＮＭＯＳトランジスタは以下のような構造となっている。ｐ型シリコン半導体基板３１の所定の領域に、ｐ型不純物がドープされた埋め込み層（ＰＢＬ）３３が形成され、その上にｎ型エピタキシャル層３５が形成され、表面部にｐウェル３８及びｎウェル３９が形成されている。この場合、ｐウェル３８がアクティブ領域、ｎウェル３９がオフセットソース領域及びオフセットドレイン領域となる。
【００２６】
また、フィールド絶縁膜であるＬＯＣＯＳ酸化膜４０により区画された領域のｐウェル３８上には、ゲート酸化膜４２を介してゲート電極４４が形成されている。図２（ａ）の断面図に示すように、オフセットソース領域あるいはオフセットドレイン領域のｎウェル３９表面には、それぞれｎ型ソース領域４８ｎ及びｎ型ドレイン領域４９ｎが形成されている。
【００２７】
ポリシリコンゲート電極４４直下のｎチャネル形成領域５２を挟むように、ｐウェル３８とＬＯＣＯＳ４０の界面に寄生ｎチャネルストッパー層４１ａ、４１ｂが形成されている。寄生ｎチャネルストッパー層４１ａ、４１ｂはｐ型不純物を含有し、ｐ型不純物の濃度はｎチャネル形成領域５２に近接する寄生ｎチャネルストッパー層４１ａにおいて、より低くなっている。
【００２８】
さらに、図２（ａ）および（ｂ）に示すように、上記のトランジスタには上部を被覆する酸化シリコン膜４５、４６が形成されている。
また、図２（ｂ）に示すように、ｐウェル３８上には寄生ｎチャネルストッパー層４１ｂを介してバックゲート電極５４が形成されている。バックゲートコンタクト５４ａ部分にはｐ型不純物が拡散された低抵抗領域（バックゲート取り出し領域）が形成されている。
【００２９】
一方、図４（ａ）および（ｂ）に示すＰＭＯＳトランジスタも同様の構造を有し、ポリシリコンゲート電極４４端部のＬＯＣＯＳ酸化膜４０直下に、ｐチャネル形成領域５３を挟むように、寄生ｐチャネルストッパー層４３ａ、４３ｂが形成されている。寄生ｐチャネルストッパー層４３ａ、４３ｂはｎ型不純物を含有し、ｎ型不純物の濃度はｐチャネル形成領域５３に近接する寄生ｐチャネルストッパー層４３ａにおいて、より低くなっている。
【００３０】
本実施形態の半導体装置は、いわゆるオフセットドレイン／オフセットソース構造を有する高耐圧のＭＯＳトランジスタであって、寄生チャネルストッパー層４１ａ、４１ｂ又は４３ａ、４３ｂは、それらの不純物濃度がチャネル形成領域５２、５３に近接するに従い低くなるような濃度勾配を有するように形成されている。これにより、動作状態においてチャネルと寄生チャネルストッパー層との間に発生する高電界を緩和することができる。
従って、本実施形態の半導体装置によれば、スレッショルド電圧Ｖth及びオン抵抗Ｒon等の特性変動を確実に防止することができる。
【００３１】
また本実施形態の半導体装置は、従来のトランジスタと同様にＲＥＳＵＲＦ技術を採用することによりさらなる高耐圧化が実現している。
さらに、本実施形態の半導体装置は、一般的なＬＯＤ型ＬＤＭＯＳトランジスタと異なり、ゲートを中心にソース・ドレイン方向に左右対称構造であるため、バックゲート−ドレイン間、ゲート−ドレイン間等のドレイン側だけでなく、バックゲート−ソース間及びゲート−ソース間等のソース側も高耐圧にすることができる。
【００３２】
本実施形態の半導体装置は、例えば図５に示すようなアナログスイッチを形成した場合、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動がないので、入出力信号電圧の制限を受けることなく、高精度に入力信号を出力回路へ伝達することが可能となる。
【００３３】
第２実施形態
第２実施形態は、本発明の半導体装置の製造方法を示す。以下、第２実施形態を図６〜図８を参照しながら説明する。
先ず、ｐ型シリコン半導体基板３１上に、９００〜１０００℃程度のスチーム酸化により、膜厚６０〜１００ｎｍ程度の酸化シリコン膜３２を形成する。次いで、既存のフォトリソグフィ技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、素子分離領域及びＮＭＯＳトランジスタのアクティブ領域にｐ型埋め込み層３３を形成するため、ドーズ量１×１０13〜１×１０14／ｃｍ2 程度のホウ素をイオン注入する。
【００３４】
続いて、レジストマスクを除去し、再度既存のフォトリソグラフィ技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、ＰＭＯＳトランジスタのアクティブ領域にｎ型埋め込み層３４を形成するため、ドーズ量５×１０12〜５×１０13／ｃｍ2 程度のリンをイオン注入する。
さらに、レジストマスクを除去した後、１１００〜１２００℃程度の熱処理を行うことによって、ｐ型埋め込み層３３及びｎ型埋め込み層３４を形成する。以上のようにして、図６（ａ）に示す構造を得る。
【００３５】
その後、既存のエピタキシャル形成技術を用いて、抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャル層３５を形成する。ｎ型エピタキシャル層３５の膜厚は、要求される耐圧に合わせて決定されるが、一般的には１００Ｖ当たり１０μｍ程度を目安として計算する。
次に、ｎ型エピタキシャル層３５表面に、９００〜１０００℃程度のスチーム酸化により、６０〜１００ｎｍの酸化シリコン膜３６を形成する。以上のようにして、図６（ｂ）に示す構造を得る。
【００３６】
その後、既存のフォトリソグラフィー技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、素子分離領域及びＮＭＯＳトランジスタのアクティブ領域、ＰＭＯＳトランジスタのオフセットドレイン／オフセットソース形成領域にｐウェル３８を形成するため、１×１０13〜１×１０14／ｃｍ2 程度のホウ素をイオン注入する。
【００３７】
レジストマスクを除去後、再度既存のフォトリソグラフィー技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、ＮＭＯＳトランジスタのオフセットドレイン／オフセットソース形成領域及びＰＭＯＳトランジスタのアクティブ領域にｎウェル３９を形成するため、５×１０12〜１×１０13／ｃｍ2 程度のリンをイオン注入する。
続いて、レジストマスクを除去後、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚８０〜１００ｎｍ程度の窒化シリコン（Ｓｉ3 Ｎ4 ）膜３７を形成する。さらに、１１００〜１２００℃程度の熱処理を行うことによって、ｐウェル３８及びｎウェル３９を形成する。
【００３８】
次に、アクティブ領域を形成するために、フォトリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等の既存のエッチング技術を用いて、Ｓｉ3 Ｎ4 膜３７がアクティブ領域を覆い残すようにエッチングを行う。以上のようにして、図７（ｃ）に示す構造を得る。
【００３９】
更に、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、ＰＭＯＳトランジスタの寄生ｐチャネルストッパー層形成領域（図３および図４（ｂ）の寄生ｐチャネルストッパー層４３ａ、４３ｂに対応する領域）に、ドーズ量１×１０12〜１×１０13／ｃｍ2 程度のリンをイオン注入する。
【００４０】
次いで、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、ＰＭＯＳトランジスタの寄生ｐチャネルストッパー形成領域のうち、ｐチャネル形成領域５３近傍を除く部分（図４（ｂ）の寄生ｐチャネルストッパー層４３ｂに対応する領域）に、ドーズ量１×１０13〜１×１０14／ｃｍ2 程度のリンをイオン注入する。
【００４１】
更に、レジストマスクを除去した後、９５０〜１０００℃程度のスチーム酸化により、５００〜７００ｎｍ程度の膜厚のＬＯＣＯＳ酸化膜４０を形成する。
図７（ｄ）の断面図には図示されないが、これと同時に濃度勾配を有する寄生ｐチャネルストッパー層が形成される。この寄生ｐチャネルストッパー層は、図３および図４（ｂ）に示すように（寄生ｐチャネルストッパー層４３ａ、４３ｂ参照）、ゲート幅方向のチャネル形成領域両端部でＬＯＣＯＳ酸化膜４０直下に形成される。
【００４２】
このように寄生ｐチャネルストッパー層の不純物プロファイルを、ｐチャネル形成領域５３に近接するに従い低濃度とすることにより、ｐチャネル５３と寄生ｐチャネルストッパー層４３ａ、４３ｂとの間に発生する高電界を緩和し、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動を防止することが可能となる。
【００４３】
続いて、ホットリン酸により窒化シリコン膜３７を除去し、フッ酸（ＨＦ）系薬液を用いてｎ型エピタキシャル層３５表面の酸化シリコン膜３６を除去する。
次に、９５０〜１０００℃程度のスチーム酸化により１００〜２００ｎｍ程度のゲート酸化膜４２を形成する（図７（ｄ）参照）。
【００４４】
さらに、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、図示しないレジストマスクを用いて、素子分離領域及びＮＭＯＳトランジスタの寄生ｎチャネルストッパー層４１ａ、４１ｂ形成領域に、５×１０12〜５×１０13／ｃｍ2 程度のホウ素をイオン注入する。このようにＬＯＣＯＳ酸化膜を形成した後に、ホウ素をイオン注入することにより、ｎチャネルストッパー層４１ａ、４１ｂの基板表面での不純物濃度の低下が防止できる。
【００４５】
その後、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて素子分離領域及びＮＭＯＳトランジスタの寄生ｎチャネルストッパー層４１ｂ形成領域（寄生ｎチャネルストッパー層のうち、ｎチャネル形成領域５２から離れた領域）に、５×１０13〜５×１０14／ｃｍ2 程度のホウ素をイオン注入する。
【００４６】
続いて、ＣＶＤ法により、４００ｎｍ程度のｎ型不純物を含有するｎ+ 型ポリシリコン膜を堆積させる。ついで、フォトリソグラフィー技術及びＲＩＥ等の既存のエッチング技術を用いてＭＯＳトランジスタのゲート形成領域のみに、ｎ+型ポリシリコンを残すようにエッチングすることによりポリシリコンゲート電極４４を形成する（図８（ｅ）参照）。更に、フォトリソグラフィー技術及び既存のエッチング技術を用いてソース・ドレイン形成領域上のゲート酸化膜４２を除去する。更に、８００〜９００℃程度のスチーム酸化で、図示しない１０〜２０ｎｍ程度の酸化膜（図２および図４の酸化シリコン膜４５に対応する。）を形成する。
【００４７】
その後、既存のフォトリソグラフィー技術及びイオンインプランテーション技術により、図示しないレジストマスクを用いて、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン形成領域、及びＮＭＯＳトランジスタのバックゲート取り出し領域に、１×１０15〜１×１０16／ｃｍ2 程度のホウ素をイオン注入する。
【００４８】
更にレジストマスクを除去した後、フォトリソグラフィー技術及びイオンインプランテーション技術によりＮＭＯＳトランジスタのソース／ドレイン領域及びＰＭＯＳトランジスタのバックゲート取り出し領域に、１×１０15〜１×１０16／ｃｍ2 程度のＡｓをイオン注入する。
【００４９】
続いて、レジストマスクを除去した後、ＣＶＤ法により、膜厚６００ｎｍ程度の酸化シリコン膜４６を形成し、更に８５０〜９５０℃程度の熱処理を行う。これにより、イオン注入された不純物が拡散し、ＰＭＯＳトランジスタのｐ型ソース領域４８ｐ、ｐ型ドレイン領域４９ｐ、及び図示しないＮＭＯＳトランジスタのバックゲート取り出し領域、更にＮＭＯＳトランジスタのｎ型ソース領域４８ｎ、ｎ型ドレイン領域４９ｎ、及び図示しないＰＭＯＳトランジスタのバックゲート取り出し領域が形成される。
【００５０】
これと同時に、ＮＭＯＳトランジスタの寄生ｎチャネルストッパー層４１ａ、４１ｂも形成される。前述した寄生ｐチャネルストッパー層の場合と同様に、寄生ｎチャネルストッパー層４１ａ、４１ｂの不純物プロファイルを、ｎチャネル形成領域５２に近接するに従い低濃度とすることにより、ｎチャネル５２と寄生ｎチャネルストッパー層４１ａ、４１ｂとの間に発生する高電界を緩和し、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動を防止することが可能となる。
【００５１】
続いて、フォトリソグラフィー技術及びＲＩＥ等の既存のエッチング技術によって、図示しないレジストマスクを用いて、ソース電極５０、ドレイン電極５１及びゲート電極取り出し４４ａ等を形成する領域の酸化シリコン膜４６に、それぞれ電極窓を開口する。電極窓にＡｌ又はＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ等のバリアメタルを含む金属電極を蒸着してから、フォトリソグラフィー技術及びＲＩＥ技術によってパターニングし、ソース電極５０、ドレイン電極５１、ゲート電極取り出し４４ａ及びバックゲート電極（図示せず）を、ＮＭＯＳとＰＭＯＳにそれぞれ形成する。
【００５２】
以上のようにして、図８（ｆ）に示す半導体装置を製造することができる。
本実施形態によれば、寄生チャネルストッパー層の不純物濃度がチャネルに近接するに従い低くなるような濃度勾配を有する構造のＣＭＯＳトランジスタを、歩留まりよく製造することができる。
【００５３】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、寄生チャネルストッパーの不純物濃度が、チャネル領域に近接するに従い低くなるような濃度勾配を有する構造とすることにより、動作状態においてチャネルと寄生チャネルストッパー間に発生する高電界を緩和し、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動を防止することができる。
【００５４】
また、本発明の構造を用いた高耐圧ＮＭＯＳ、ＰＭＯＳトランジスタから構成されるアナログスイッチを形成した場合、スレッショルド電圧Ｖth、オン抵抗Ｒon等の特性変動がないため、入力信号電圧の制限を受けることなく、高精度に入力信号を出力回路へ伝達することが可能となる。
さらに、本発明の半導体装置の製造方法によれば、本発明の半導体装置を歩留りよく製造することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態に係る高耐圧ＮＭＯＳトランジスタの上面図である。
【図２】図２（ａ）は図１のＸ−Ｘ’における断面図であり、図２（ｂ）は図１のＹ−Ｙ’における断面図である。
【図３】図３は本発明の第１実施形態に係る高耐圧ＰＭＯＳトランジスタの基板上面から見た上面図である。
【図４】図４（ａ）は図３のＸ−Ｘ’における断面図であり、図４（ｂ）は図３のＹ−Ｙ’における断面図である。
【図５】本発明の半導体装置を用いたアナログスイッチの回路図である。
【図６】図６（ａ）および（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の主要工程断面図である。
【図７】図７（ｃ）および（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法の主要工程断面図である。
【図８】図８（ｅ）および（ｆ）は本発明の第２実施形態に係る半導体装置の製造方法の主要工程断面図である。
【図９】図９は従来の高耐圧ＮＭＯＳトランジスタの上面図である。
【図１０】図１０（ａ）は図９のＸ−Ｘ’における断面図であり、図１０（ｂ）は図９のＹ−Ｙ’における断面図である。
【図１１】図１１は従来の高耐圧ＰＭＯＳトランジスタの上面図である。
【図１２】図１２（ａ）は図１１のＸ−Ｘ’における断面図であり、図１２（ｂ）は図１１のＹ−Ｙ’における断面図である。
【図１３】図１３は従来の高耐圧ＭＯＳトランジスタから構成されるアナログスイッチの回路図である。
【符号の説明】
１、３１…ｐ型シリコン半導体基板、１５、１６、３２、３６、４５、４６…酸化シリコン膜、３、３３…ｐ型埋め込み層、４、３４…ｎ型埋め込み層、５、３５…ｎ型エピタキシャル層、８、３８…ｐウェル、９、３９…ｎウェル、１０、４０…ＬＯＣＯＳ酸化膜、１１、４１ａ、４１ｂ…寄生ｎチャネルストッパー層、１２、４２…ゲート酸化膜、１３、４３ａ、４３ｂ…寄生ｐチャネルストッパー層、１４、４４…ポリシリコンゲート電極、１４ａ、４４ａ…ゲート電極取り出し、１４ｂ、４４ｂ…ゲートコンタクト、１７、４７…側壁保護膜、１８ｎ、４８ｎ…ｎ型ソース領域、１８ｐ、４８ｐ…ｐ型ソース領域、１９ｎ、４９ｎ…ｎ型ドレイン領域、１９ｐ、４９ｐ…ｐ型ドレイン領域、２０、５０…ソース電極、２０ａ、５０ａ…ソースコンタクト、２１、５１…ドレイン電極、２１ａ、５１ａ…ドレインコンタクト、２２、５２…ｎチャネル形成領域（又はｎチャネル）、２３、５３…ｐチャネル形成領域（又はｐチャネル）、２４、５４…バックゲート電極、２４ａ、５４ａ…バックゲートコンタクト、３７…窒化シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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