(57)【特許請求の範囲】
【請求項１】
電圧駆動型のパワー半導体スイッチング素子と、
該スイッチング素子のゲート電極に駆動信号を与える駆動回路と、
該スイッチング素子のエミッタ制御端子或いはソース制御端子と半導体モジュールのエ
ミッタ主端子或いはソース主端子の間にインダクタンスと、を有するパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧の検出を行っている期間、ゲート駆動電圧を増加させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧の検出を行っている期間、ゲート駆動抵抗を減少させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項４】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子が、ＳｉＣパワーデバイスであることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項５】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧とゲート電圧とを検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項６】
請求項５に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧と前記ゲート電圧との検出を行っている期間、ゲート駆動電圧を増加させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項７】
請求項５に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記インダクタンスの両端に発生する電圧と前記ゲート電圧との検出を行っている期間、ゲート駆動抵抗を減少させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項８】
請求項５に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子が、ＳｉＣパワーデバイスであることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー変換装置に用いられる電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型のパワー半導体においては、大電流化のトレンドで開発が進んできている。さらに、電源用途のＭＯＳＦＥＴでは、大電流化に加えて低電源電圧のトレンドで開発が進んできている。パワー半導体を、大電流、低電圧で駆動する場合には、外部の配線インダクタンスが大きいと、パワー半導体に過大な電圧を発生し、素子を破壊する可能性があるので、外部配線インダクタンスの低減や、パワー半導体モジュールの内部インダクタンスの低減がキー技術になっている。このような外部配線インダクダンスを低減する技術が、例えば特許文献１に開示されている。
【０００３】
【特許文献１】特開２００２−４４９６４号公報（（００１７）段落から（００１９）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ターンオン時には、エミッタインダクタンスが大きいと、エミッタインダクタンスとターンオン時の電流増加率（ｄｉ／ｄｔ）との積で決まる電圧が、エミッタインダクタンス両端に発生する。このため、エミッタインダクタンス両端に発生する電圧により、スイッチング速度が遅くなるという課題がある。また、近年のパワー半導体素子の低電源電圧化により、ＭＯＳＦＥＴやＩＧＢＴ等の閾値電圧も低電圧化になってきている。さらに、近年のパワー半導体素子の大電流化により、エミッタインダクタンス両端に発生する電圧が大きくなる傾向になっており、このエミッタインダクタンスが、スイッチング速度に大きな影響を及ぼしている。
【０００５】
本発明の目的は、スイッチング速度が高いパワー半導体スイッチング素子の駆動回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、電圧駆動型のパワー半導体スイッチング素子と、該スイッチング素子のゲート電極に駆動信号を与える駆動同路と、該スイッチング素子のエミッタ制御端子或いはソース制御端子と半導体モジュールのエミッタ主端子或いはソース主端子の間にインダクタンスを有するパワー半導体スイッチング素子のゲート駆動回路を備え、インダクタンスの両端に発生する電圧を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。
【発明の効果】
【０００７】
本発明によれば、エミッタインダクタンス両端に発生する電圧を利用した制御を行うので、パワー半導体素子の高速駆動が可能になる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施例を、図面を使用して詳紬に説明する。
【実施例１】
【０００９】
図１に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。ＩＧＢＴモジュール３１は、駆動回路１１に接続されている。ＩＧＢＴモジュール３１は、電圧駆動型スイッチング素子であるＩＧＢＴ３２と、並列にフリーホイルダイオード３３が接続されている。また、ＩＧＢＴ３２のエミッタ電極と、ＩＧＢＴモジュール３１のエミッタ端子３６の間には、ワイヤーボンディングなどによる配線の長さに依存するエミッタインダクタンス３４が存在している。
【００１０】
従来技術のＩＧＢＴの駆動回路は、駆動／保護回路２１と、駆動回路正バイアス電源２２と、駆動回路負バイアス電源２３で構成されており、エミッタインダクタンスの電圧を補償する手段を備えていない。そのために、ターンオン時に発生するエミッタインダクタンス３４の電圧により、スイッチング速度が遅くなる。また、近年のパワー半導体素子の低電源電圧化により、ＭＯＳＦＥＴやＩＧＢＴ等の主電流が通流し始める閾値電圧が低い電圧になってきている。さらに、近年のパワー半導体素子の大電流化により、エミッタインダクタンス３４の両端に発生する電圧が大きくなる傾向になっており、このエミッタインダクタンス３４が、スイッチング速度に大きな影響を及ぼしている。
【００１１】
本実施例の駆動回路１１では、エミッタインダクタンス電圧検出手段１３とゲート電圧制御／ゲート抵抗切り替え手段１２とを設けている。図２に、本実施例のパワー半導体素子の駆動回路の具体的な回路図を示す。本実施例では、オペアンプ５１と加算回路用抵抗５２を用いて、加算回路を構成している。本実施異例では、これによって、駆動／保護回路の出力電圧に、ターンオン時にエミッタインダクタンス３４が発生する電圧を加算することができる。
【００１２】
図３に、本実施例のスイッチング波形と従来技術のスイッチング波形との相違を示す。本実施例のスイッチング波形を実線で、従来技術のスイッチング波形を点線で示す。従来技術では、ターンオン時にエミッタインダクタンス３４が発生する電圧を加算していないため、ターンオン時にゲート電圧波形（Ｖｇ）のテラス電圧（ターンオン時にゲート電圧が一定となる期間）領域が長くなっている。本実施例では、ターンオン時にエミッタインダクタンス３４の発生する電圧を加算して、ターンオン期間（ＩＧＢＴのコレクタ電流が上昇している期間）に、ゲート電圧がインダクタンスに発生する電圧分上昇するので、ターンオン時のｄｉ／ｄｔを高速化することができる。
【００１３】
本実施例によれば、エミッタインダクタンス３４両端に発生する電圧を利用した制御を行うので、パワー半導体素子の高速駆動が可能になる。
【実施例２】
【００１４】
図２に、本実施例のパワー半導体素子の駆動回路の回路図を示す。実施例１のブロック図と同一の構成要素には、同一の符号を記載している。実施例１では、ゲート電圧制御／ゲート抵抗切替え手段１２は、ゲート電圧を制御する手段であったが、本実施例では、ゲート抵抗切替え手段になっている。
【００１５】
本実施例では、比較器５３と比較電源５４とｐＭＯＳＦＥＴ５５と切替え用ゲート抵抗５６とを用いて、ゲート抵抗切替え手段を構成している。この構成によって、ターンオン時にエミッタインダクタンス３４に電圧が発生する期間のゲート抵抗を小さくすることが可能である。
【００１６】
図５に、本実施例のスイッチング波形と従来技術のスイッチング波形との相違を示す。本実施例のスイッチング波形を実線で、従来技術のスイッチング波形を点線で示している。従来技術では、ターンオン時に、エミッタインダクタンス３４に電圧が発生する期間では、ゲート抵抗を可変する手段を設けていないため、ゲート電圧波形（Ｖｇ）のテラス電圧（ターンオン時にゲート電圧が一定となる期間）領域が長くなっている。本実施例では、ターンオン時にエミッタインダクタンス３４に電圧が発生する期間は、ゲート抵抗を可変する手段を設けた。具体的には、本実施例ではターンオン時にエミッタインダクタンス３４に電圧が発生する期間は、比較器５３により、エミッタインダクタンスの発生電圧の有無を判断し、エミッタインダクタンス電圧が発生する場合は、ｐＭＯＳＦＥＴ５５をオンに移行する。そのため、本実施例では、ターンオンの場合、ゲート抵抗２４と切替え用ゲート抵抗５６の和で決まるゲート抵抗でターンオン動作するが、エミッタインダクタンス電圧が発生する場合は、ゲート抵抗２４で決まる定数で、ターン動作する。このため、ターンオン期間（ＩＧＢＴのコレクタ電流が上昇している期間）には、ゲート抵抗を小さくするので、ターンオン時のｄｉ／ｄｔを高速化することができる。
【００１７】
このように、本実施例では、エミッタインダクタンス両端に発生する電圧を利用した制御を行うので、パワー半導体素子の高速駆動が可能になる。
【実施例３】
【００１８】
図６に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例１のブロック図と同一の構成要素には、同一の符号を記載している。本実施例では図１のパワー半導体素子の駆動回路のブロック図と比較して、グランド電位の接続方法が異なっている。最近のパワーモジュールでは、ターンオン時に発生するエミッタインダクタンス３４の電圧によりスイッチング時の影響を少なくするために、制御用のエミッタ端子は、ＩＧＢＴモジュールのエミッタ端子３６と別にしている場合が多い。この場合、制御用のエミッタ端子は、本実施例の駆動回路１１のグランド電位と同電位になる。
【００１９】
図７に、本実施例のパワー半導体素子の駆動回路の具体的な回路図を示す。本実施例では、オペアンプ５１と加算回路用抵抗５２を用いて、加算回路を構成している。図１の実施例と異なる点は、オペアンプ５１の比較電位を、制御用のエミッタ端子でなく、ＩＧＢＴモジュールのエミッタ端子３６の電位としていることである。これにより、駆動／保護回路の出力電圧に、ターンオン時にエミッタインダクタンス３４が発生する電圧を加算することができる。
【００２０】
本実施例によれば、エミッタインダクタンス両端に発生する電圧を利用した制御を行うので、パワー半導体素子の高速駆動が可能になる。
【実施例４】
【００２１】
図８に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例１のブロック図と同一の構成要素には、同一の符号を記載している。本実施例では、図１のパワー半導体素子の駆動回路のブロック図で、ターンオン時に発生するエミッタインダクタンス３４の電圧を検出する代わりに、ゲート電圧検出手段１４を設けている。本実施例では、このゲート電圧検出手段１４により、ゲート電圧を検出し、検出したゲート電圧に基づいてＩＧＢＴ３２の電流を推定できるので、エミッタインダクタンス３４を利用した場合と同じように、パワー半導体素子の高速駆動が可能にできる。
【実施例５】
【００２２】
図９に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例４のブロック図と同一の構成要素には、同一の符号を記載している。本実施例では、図１のパワー半導体素子の駆動回路のブロック図のゲート電圧検出手段１４の代わりに、ゲート電流検出手段１５を設けている。本実施例も、実施例４と同様に、このゲート電流検出手段１４により、ゲート電流を基にゲート電圧を求め、このゲート電圧に基づいて、ＩＧＢＴ３２の電流を推定できるので、エミッタインダクタンス３４を利用した場合と同じように、パワー半導体素子の高速駆動が可能になる。
【実施例６】
【００２３】
図１０に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例１及び実施例４のブロック図と同一の構成要素には、同一の符号を記載している。本実施例では、エミッタインダクタンス３４の電圧とゲート電圧を同時に観測していることが実施例１と実施例４と異なる。本実施例によれば、より精度の高い制御が可能になる。
【実施例７】
【００２４】
図１１に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例１のブロック図と同一の構成要素には、同一の符号を記載している。本実施例では、ＩＧＢＴの代わりに、ＳｉＣ接合型ＦＥＴを用いている点が実施例１と異なる。ノーマリオフ型のＳｉＣ接合型ＦＥＴでは、閾値電圧が１〜２Ｖ程度に設定され、オン時の駆動電圧が３Ｖ程度と、非常に低い値になっている。そのため、ＳｉＣ接合型ＦＥＴの高速スイッチング化においては、エミッタインダクタンス３４や、ゲート電圧、ゲート電流を利用した制御が必要になる。本実施例の駆動回路によってＳｉＣ接合型ＦＥＴの高速スイッチングが可能になる。
【図面の簡単な説明】
【００２５】
【図１】実施例１のパワー半導体素子の駆動回路のブロック図。
【図２】実施例１のパワー半導体素子の駆動回路の回路図。
【図３】実施例１のスイッチング波形と従来技術のスイッチング波形との相違。
【図４】実施例２のパワー半導体素子の駆動回路の回路図。
【図５】実施例２のスイッチング波形と従来技術のスイッチング波形との相違。
【図６】実施例３であるパワー半導体素子の駆動回路のブロック図。
【図７】実施例１のパワー半導体素子の駆動回路の回路図。
【図８】実施例４のパワー半導体素子の駆動回路のブロック図。
【図９】実施例５のパワー半導体素子の駆動回路のブロック図。
【図１０】実施例６のパワー半導体素子の駆動回路のブロック図。
【図１１】実施例７のパワー半導体素子の駆動回路のブロック図。
【符号の説明】
【００２６】
１１…駆動回路、１２…ゲート電圧制御／ゲート抵抗切り替え手段、１３…エミッタインダクタンス電圧検出手段、１４…ゲート電圧検出手段、１５…ゲート電流検出手段、２１…駆動／保護回路、２２…駆動回路正バイアス電源、２３…駆動回路負バイアス電源、２４…ゲート抵抗、２５…出カ段ｎｐｎトランジスタ、２６…出カ段ｐｎｐトランジスタ、３１…ＩＧＢＴモジュール、３２…ＩＧＢＴ、３３…フリーホイルダイオード、３４…エミッタインダクタンス、３５…コレクタ端子、３６…エミッタ端子、３７…ゲート端子、５１…オペアンプ、５２…加算回路用抵抗、５３…比較器、５４…比較電源、５５…ｐＭＯＳＦＥＴ、５６…切替え用ゲート抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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