(57)【特許請求の範囲】
【請求項１】
基板上に、側面を絶縁膜に囲まれた複数の素子を、第一の方向において５０ｎｍ以下のピッチで形成し、前記第二の方向では前記ピッチの１．２倍以上かつ２倍以下のピッチで形成する工程と、
前記複数の素子が接続する下配線から前記素子表面に電位を付与しつつ、前記第一の方向において隣り合う金属ドットが互いに接触するまで電解メッキ法により前記金属ドットを成長させて、前記第一の方向に並ぶ複数の素子に接続する金属配線を形成する工程、とを備えることを特徴とする集積回路装置の製造方法。
【請求項２】
前記複数の素子の配列をナノインプリントにより形成することを特徴とする請求項１記載の集積回路装置の製造方法。
【請求項３】
前記複数の素子の配列をブロックコポリマーの相分離を用いて形成することを特徴とする請求項１または２記載の集積回路装置の製造方法。
【請求項４】
前記金属ドットを形成した後、熱処理を行うことを特徴とする請求項１乃至請求項３のいずれかに記載の集積回路装置の製造方法。
【請求項５】
前記金属配線を形成した後、前記金属配線の表面を含む一部を除去することを特徴とする請求項１乃至４のいずれかに記載の集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置の製造方法に関し、特に、集積回路装置の配線の形成方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化はスケーリング則にのっとってなされてきたが、リソグラフィー技術の限界等の要因により、スケーリング則に限界が来る。
【０００３】
現在も使用されている配線技術には、微細化に伴う実効的な配線抵抗及び比誘電率の低減という点において、メッキ処理と化学的機械研磨（ＣＭＰ）による銅配線形成技術が提唱され、デュアルダマシン工程が主流となっている。半導体デバイスを量産するという点に立脚すると、今後も銅を代表例とする金属メッキを用いた配線形成技術を使用した微細配線技術の開発、配線ショートの高歩留り確保が重要な課題となる。
【０００４】
配線を作製するメッキ法には無電解メッキと電解メッキがある。無電解メッキには下地の制限はないが、シード層をスパッタで成膜する必要がある。電解メッキには通電構造が必要である。
【０００５】
電解メッキ法により、溝及び孔に銅を埋め込み形成する方法が知られている（特許文献１参照）。しかし、特許文献１に開示された方法では、幅約３０ｎｍ以下の細線を所望の位置に高精度、高密度にかつ、簡便に作製するのは困難であった。
【特許文献１】特開２００１−２７４１６１公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、リソグラフィー技術の限界を破ることのできる、微細な細線構造を備えた集積回路装置、特に集積記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の集積回路装置の製法は、絶縁体で分離された素子が配列し、かつ一方向の素子ピッチが５０ｎｍ以下であり、かつ他の方向の素子ピッチは上記素子ピッチの１．２倍以上かつ２倍以下であり、各素子の上のおいて電解メッキにより金属ドットを成長させることにより素子ピッチが狭い方向に金属配線を作製することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、リソグラフィー技術の限界を破って、高位置精度の金属細線構造を備えた集積回路装置の製法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明を実施するための形態について説明する。尚、実施の形態や実施例を通して共通する構成には同一の符号を付すものとし、重複する説明は省略する。また、参照する各図は発明の説明とその理解を促すための模式図であり、図面表示の便宜上、形状や寸法、寸法比等は実際の形態と異なる個所がある。
【００１０】
（第一の実施の形態）
リソグラフィー技術の限界としては種々の予測があるが、素子ピッチが５０ｎｍ以下の素子間を配線するような線幅の集積回路ではリソグラフィーに有するコストが莫大になり、デバイス作製が困難となる。これに対して、本発明の第一の実施形態による金属配線の製法では微細デバイスを高精度で作製する上で有用である。
【００１１】
本発明の第一の実施形態では、一方向の素子ピッチが５０ｎｍ以下であり、かつ他の方向の素子ピッチは上記素子ピッチの１．２倍以上かつ２倍以下である集積回路を用いる。ここで素子ピッチとは、隣接する素子の中央点の間隔、あるいは隣接する素子の端部の感覚をいう。また、一方向の隣接素子に対する他方向の隣接素子の角度は約６０度から約９０度とすることができる。
【００１２】
各素子は、電解メッキが可能な電流を流す形態でなければならない。例えば、ＮＡＮＤフラッシュメモリ、相変化メモリ（ＰＲＡＭ）、ＭＥＭＳメモリ、ＮＥＭＳメモリ、分子メモリ、抵抗変化ＲＡＭ（ＲＲＡＭ）、ＭＲＡＭ等に用いることができる。これらのファイルメモリは、安価な微小細線が要求されるため、本実施の形態の方法を適用するためには有効である。電界メッキのための通電構造は下地配線が種々のリソグラフィ方法により作成され、また絶縁性の分離膜で分離された各素子が下地配線に接続されている必要がある。この各素子を一方の電極として、メッキ液を電解質液として、Ｐｔ電極等を対極として電気化学反応の起こさせることができる。メッキが起こるかどうかは印加する電圧で決まり、メッキ速度は電流により制御することが可能である。各素子の構造に影響が及ぼさないような電圧や電流を選択する必要がある。
【００１３】
各素子の上において電解メッキにより金属ドットを成長させる。他の方向の素子ピッチは上記素子ピッチの１．２倍以上であると、金属メッキドットの成長と重なりによってピッチの狭い方向には配線を優れた位置精度で作製することができる。１．２倍よりも小さいと一方向に配線を作製することが困難になり、２次元的な金属面が生成され、互いに隣接しあう行や列との間で短絡が生じる。他の方向の素子ピッチは上記素子ピッチが２倍より大きいと素子密度が小さくなる。
【００１４】
電解メッキで作成する金属ドットとしては、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ｗ、Ｃｒ等がある。電気銅メッキ浴としては、硫酸銅浴を利用したものが一般的である。絶縁体で分離された素子に選択的に電流を印加することにより、素子の上で電気分解が起こり、金属ドットを成長させることができる。与える電気量を制御することによりドットの大きさを制御することが可能であり、配線方向の素子ピッチと他の方向の素子ピッチを所定比にすることで、配線方向のドット列のみが接触し重なり合って配線を形成することができる。尚、ＰｄやＰｔ等の無電解メッキの触媒となるような金属を電界メッキで少量析出させてから、無電界メッキで例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ｗ、Ｃｒ等を析出させて配線を作成することも可能である。
【００１５】
本実施の形態により製造された集積回路装置をさらに外部の回路に接続するための配線などは、金属等の導電性材料や光配線、もしくはＭＥＭＳプローブ等を用いることができる。
【００１６】
本実施の形態においては、素子形成用の孔をナノインプリントにより作製することができる。ナノインプリントは狭義には原盤をレジストに押し付けることにより、凹凸を転写する方法であるが、大面積で簡便にナノパターンを転写することができる。その後、凹凸が形成されたレジストをマスクとして、エッチングにより基板に凹凸を転写することができる。ソフトプリントとして、シリコーン樹脂のような柔らかい凹凸原盤の凸部に表面修飾するための物質を乗せ、それを基板表面に転写することもできる。表面修飾物質のパターンを利用して、その上にさらにエッチング耐性のあるマスクパターンを形成することが可能である。例えば表面修飾物質により親水性と疎水性のパターンを形成し、親水性の部分の上だけに集合する性質のあるベンゼン環を有するアモルファス性の有機分子を蒸着しマスクパターンを形成することができる。マスクパターンを用いて下地に凹凸構造を作成できる。
【００１７】
このようなナノインプリントによる凹凸の形成の際には、面内における素子形成用凹部の配置が上述の素子アレイの配列をなすように設定する。つまり、配線形成方向の凹部は５０ｎｍ以下のピッチで配置され、他の方向ではその１．２倍以上かつ２倍以下のピッチで配置する。
【００１８】
本実施の形態においては、素子形成用の孔を、ブロックコポリマーの相分離を用いて作製することができる。ブロックコポリマーは、リアクティブイオンエッチング（ＲＩＥ）に対するエッチング耐性の異なる２種類以上のポリマーを用いるか、もしくはいずれかのブロックがなんらかの方法により除去可能であるものを用いることが好ましい。
【００１９】
ポリスチレンとポリメチルメタクリレートからなるブロックコポリマーを用いた場合には、ＲＩＥのエッチャント（例えばＣＦ４）に対するポリスチレンのエッチング耐性が、ポリメチルメタクリレートのそれよりも大きい。そのため、ＲＩＥによりポリメチルメタクリレートの下地のみを選択的に削ることが可能である。素子間の絶縁はブロックコポリマーの下のＳｉＯ２膜などにより行う。
【００２０】
このようなジブロックコポリマーとしては、例えば、ポリブタジエン−ポリジメチルシロキサン、ポリブタジエン−４−ビニルピリジン、ポリブタジエン−メチルメタクリレート、ポリブタジエン−ポリ−ｔ−ブチルメタクリレート、ポリブタジエン−ｔ−ブチルアクリレート、ポリーｔ−ブチルメタクリレート−ポリ−４−ビニルピリジン、ポリエチレン−ポリメチルメタクリレート、ポリ−ｔ−ブチルメタクリレート−ポリ−２−ビニルピリジン、ポリエチレン−ポリ−２−ビニルピリジン、ポリエチレン−ポリ−４−ビニルピリジン、ポリイソプレンーポリー２−ビニルピリジン、ポリメチルメタクリレート−ポリスチレン、ポリ−ｔ−ブチルメタクリレート−ポリスチレン、ポリメチルアクリレート−ポリスチレン、ポリブタジエンーポリスチレン、ポリイソプレン−ポリスチレン、ポリスチレン−ポリ−２−ビニルピリジン、ポリスチレン−ポリ−４−ビニルピリジン、ポリスチレン−ポリジメチルシロキサン、ポリスチレン−ポリ−Ｎ，Ｎ−ジメチルアクリルアミド、ポリブタジエン−ポリアクリル酸ナトリウム、ポリブタジエン−ポリエチレンオキシド、ポリ−ｔ−ブチルメタクリレート−ポリエチレンオキシド、ポリスチレン−ポリアクリル酸、ポリスチレン−ポリメタクリル酸等がある。これらはＡＢ型ジブロックポリマーの例であるが、さらにＡＢＡ型のトリブロックコポリマーであってもよい。
【００２１】
ブロックコポリマーを用いる場合、基板表面においてミセル構造もしくはシリンダ構造を形成するような成分比の分子を用いることが好ましい。これにより円形の互いに分離され規則配列した記録セル構造を記録層に形成することが可能となる。ここでは、ミセルもしくはシリンダを構成するブロックが、高いエッチング耐性を持つか、もしくは現像処理によりミセルあるいはシリンダを構成するブロックのみが残るようなポリマーの組み合わせが必要である。
【００２２】
ブロックコポリマーはトルエンなどの好適な溶媒に溶解したものをスピンコートなどにより成膜することが可能である。ブロックコポリマーの自己組織的な配列への相分離は、一般的には材料のガラス転移点温度以上の温度でアニール処理することにより得られる。
【００２３】
以上のような方法により、ジブロックコポリマーの規則配列を形成した後には、自己組織化粒子をマスクとして、あらかじめ作製しておいた下地である記録層をイオンミリングなどにより削り、所望の規則配列した記録セル列を形成することができる。
【００２４】
記録層をよりアスペクト比高く削るためには、記録層と自己組織化粒子膜との間にＳｉＯ２やＳｉなどの膜を形成し、ＲＩＥなどにより自己組織化粒子の規則配列パターンをＳｉＯ２やＳｉに転写した後、記録層を加工することも可能である。ＳｉＯ２やＳｉはＲＩＥによりアスペクト比高く削ることができるため、これをマスクにして加工することにより、記録層をよりアスペクト比高くエッチングすることができる。
【００２５】
本実施の形態においては、メッキ配線を作成後にアニールを施してもよい。メッキ作成直後の金属配線の結晶粒は小さく、それをアニールすることにより大きくし、導電率を高めるとともに、安定性を増すこともできる。銅配線を加熱（アニール）する場合は、アニールの条件は、例えば、アニールチャンバ内にアルゴンガス（Ａｒ）を導入し、内部圧力を０．００８〜４０ＫＰａに保持して行う。使用するガスは、Ａｒ以外に窒素（Ｎ２）もしくは水素でもよく、２種類以上の混合ガスで行ってもかまわない。基板の温度は、３００〜４００℃である。
【００２６】
本実施の形態においては、メッキ配線を作成後、過剰にメッキされた部分のエッチング工程を有することを特徴としてもよい。このエッチングにより、互いに隣接する配線間の分離を確実なものとすることができる。Ｃｕエッチング液としては硫化物塩系水溶液を用い、Ｔｉエッチング液としては過酸化水素とアルカリ系の水溶液を用いることができる。Ｔｉ−Ｗ合金エッチング液としては過酸化水素を用い、Ｃｒエッチング液としては硝酸ニアンモニウムセリウム（ＩＶ）と過塩素酸との混合液あるいは硝酸ニアンモニウムセリウム（ＩＶ）と硝酸との混合液を用いることができる。
【００２７】
（実施例１）
本実施例で用いた基板の上面図を図１に示す。基板上には、直径２０ｎｍの相変化メモリセル１１が所定間隔で配列した素子アレイを形成した。また、相変化メモリセル１１の形成に先立ち、列方向に並ぶメモリセル１１を接続するＣｕ下地配線１３を形成した。また、行方向に並ぶメモリセル１１群に接続するＣｕ配線１４もあらかじめ形成した。Ｃｕ配線１４の素子アレイ側端部には、上層との接続用配線孔にＣｕコンタクト１５を形成した。相変化メモリセル１１の側面に接する絶縁膜２３を形成した。尚、図１では、絶縁膜２３により上面が覆われたＣｕ下地配線１３、１４を点線で示した。図１において、第一の方向は、配線１４と平行な方向（紙面に沿う左右方向）であり、第二の方向は配線１３と平行な方向（紙面に沿う上下方向）である。
【００２８】
図２（ａ）乃至（ｉ）の各図は、実施例１の製造方法を説明するための断面模式図である。本実施例では、ナノインプリントにより溝を形成し、その溝にジブロックポリマーの相分離ドット構造を作成し、それをマスクに用いてＳｉＯ２に孔を作成して、相変化媒体をＳｉＯ2の孔に埋め込むことで記録セル列を作成した。各図は、一本の配線１３上に形成された二つのメモリセル１１とその周囲を示している。
【００２９】
５ｃｍ角のＳｉ基板２１上に、ＳｉＯ2酸化膜２２をＣＶＤ法により形成した（図２（ａ））．ナノインプリントにより幅２０ｎｍでピッチ４０ｎｍの平行な溝を酸化膜２２の表面に形成した（図２（ｂ））。この溝は、図２（ｂ）の紙面左右方向に伸びる溝である。
【００３０】
Ｃｕ膜を酸化膜２２の上にスパッタ法により成膜した後、表面をＣＭＰで処理して酸化膜２２の溝内のみにＣｕ配線１３を残置した（図２（ｂ））。Ｃｕ配線とＳｉＯ２の表面は平坦だった。Ｃｕ配線の一方の端は外部との接続のために酸化膜２２で覆わず露出させた。
【００３１】
次に、厚さ約４０ｎｍの酸化膜２３をＣＶＤ法により形成した（図２（ｃ））。酸化膜２３の上には、厚さ約５０ｎｍのレジスト膜２４を形成した（図２（ｄ））。
【００３２】
ナノインプリントにより、レジスト２４の表面に、幅約２５ｎｍ、ピッチ約５０ｎｍの溝を配線１３とは略直角の方向に形成した。次に、Ａｒミリングにより溝部のレジスト底部を下地の酸化膜２３に達するまでエッチングした。次にＣＦ４ガスを用いたＲＩＥにより、ＳｉＯ２膜２３に深さ約２０ｎｍの溝２５を形成した。この溝は図２（ｅ）の紙面垂直方向に伸びている。レジスト２４を除去した後（図２（ｅ））、六方格子の相分離ドットのピッチが４０ｎｍになるポリスチレン・ポリメチルメタクリレートのジブロックコポリマーをトルエンに１％ｗ／ｗで溶かしたものをスピンコートにより成膜した（図２（ｆ））。
【００３３】
次に、これを真空中約１５０℃で３０時間アニールし規則配列化させた。これによりポリメチルメタクリレート粒子２６がポリスチレン２７中に相分離し、溝２５の中でのドット列が得られた（図２（ｆ））。次に、これを酸素プラズマで処理してポリメチルメタクリレート粒子２６を取り除き、ホールを形成した。
【００３４】
ＣＦ４のＲＩＥにより、酸化膜２３の中にＣｕ配線１３、１４に達する孔２８を形成した。酸素アッシャでポリスチレン２７を除去した後、硫酸銅水溶液をメッキ液とする電解メッキ浴中で、Ｃｕ配線１４を電極として電解メッキを行い、ビア配線形成用の孔をＣｕで埋め、Ｃｕビア１５を作製した。次に、メモリセルアレイ予定領域の孔２８には、相変化材料Ｇｅ−Ｓｂ−Ｔｅを基板加熱しながらスパッタ成膜することで、相変化材料２９を選択的に充填した。相変化材料はアモルファス状態で製膜され、基板加熱することにより、材料が流動し、表面エネルギのために孔の中に選択的に埋め込まれる。  
次に、硫酸銅水溶液をメッキ液とする電解メッキ浴中で、Ｃｕ配線１３を電極として電解メッキを行った。相変化メモリセル２９上には、Ｃｕドット３０を成長させた。余分なＣｕを除去するために、硫化物塩系水溶液のエッチング液で処理した後、窒素雰囲気下の約３００℃でアニールすることによりＣｕメッキ配線３１を得た（図３の上面図参照）。図３では、絶縁膜２３で上面が覆われた配線１３、１４を点線で示している。
【００３５】
Ｃｕメッキ配線３１は下地Ｃu配線１４にＣｕビア１５を介して接続され、Ｃｕ配線１４は外部回路に配線を介して結合されている。Ｃｕメッキ配線１３にはＭＥＭＳプローブによりアクセスすることにより、クロスバーメモリとして機能することを確認した。すなわち、選択された下地Ｃｕ配線とＣｕメッキ配線の交点の相変化メモリ素子２９に電流が流れ、ジュール熱によって結晶―アモルファス転移（書き込みー消去）を制御することができた。読み出しは転移が起こらない程度の電流で結晶とアモルファスの電気抵抗の違いを検出して行うことができる。
【図面の簡単な説明】
【００３６】
【図１】実施例１に係る基板を示す上面概略図。
【図２】実施例１に係る製造方法を説明するための断面模式図。
【図３】実施例１に係る素子構造を示す上面概略図。
【符号の説明】
【００３７】
１１…相変化メモリセル表面
１３…下地Ｃｕ配線
１４…下地Ｃｕ配線
１５…Ｃｕビア
２１…Ｓｉ基板
２２…ＳｉＯ２酸化膜
２３…ＳｉＯ２酸化膜
２４…レジスト膜
２５…溝構造
２６…ポリメチルメタクリレート粒子
２７…ポリスチレン
２８…ホール
２９…相変化材料
３０…Ｃｕドット
３１・・・Ｃｕメッキ配線
【図１】
0004660306.tif 000002
【図２】
0004660306.tif 000003
【図３】
0004660306.tif 000004