(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に積層され、互いに平行な複数の第１の配線、前記複数の第１の配線
と交差するように形成された互いに平行な複数の第２の配線、及び前記第１の配線と前記
第２の配線との各交差部に配置され、一端が前記第１の配線に他端が前記第２の配線にそ
れぞれ接続されたメモリセルを含み、前記第１の配線方向及び前記第２の配線方向にマト
リクス状に配置された複数個のメモリセルアレイと、
前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第１の配線の一端が接
続され、前記第１の配線を選択駆動する第１の制御回路と、
前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第２の配線の一端が接
続され、前記第２の配線を選択駆動する第２の制御回路と、
前記マトリクス状に配列された前記メモリセルアレイのうち同一列の複数のメモリセル
アレイ直下の前記第１の制御回路に共通接続された複数の第３の配線と、
前記第３の配線の一端が接続され、前記第３の配線を選択駆動する第３の制御回路と
を備え、
前記第１の制御回路及び前記第２の制御回路は、前記各メモリセルアレイの直下の半導
体基板にチェッカーボード状に配置され、
一の前記メモリセルアレイの直下に設けられた前記第１の制御回路及び前記第２の制御
回路と、一の前記メモリセルアレイに隣り合う他の前記メモリセルアレイの直下に設けら
れた前記第１の制御回路及び前記第２の制御回路とは、隣り合う２つの前記メモリセルア
レイの境界線を対称軸として線対称に配置され、
第１のメモリセルアレイの直下に設けられた第１の制御回路と、前記第１のメモリセル
アレイと前記第１の配線方向に隣接する第２のメモリセルアレイの直下に設けられた第１
の制御回路とは、前記第１及び第２のメモリセルアレイの境界線を介して隣接し、前記第
１及び第２のメモリセルアレイの第１の制御回路同士が隣接する部分に前記第１の配線と
前記第１の制御回路とを接続する第１のコンタクト領域が形成され、
前記第１のメモリセルアレイの直下に設けられた第２の制御回路と、前記第１のメモリ
セルアレイと前記第２の配線方向に隣接する第３のメモリセルアレイの直下に設けられた
第２の制御回路とは、前記第１及び第３のメモリセルアレイの境界線を介して隣接し、前
記第１及び第３のメモリセルアレイの第１の制御回路同士が隣接する部分に前記第２の配
線と前記第２の制御回路とを接続する第２のコンタクト領域が形成され、
前記複数の第３の配線と前記第３の制御回路とを接続する第３のコンタクト領域が前記
第１のコンタクト領域とは反対側に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記各メモリセルアレイは、その直下の前記第１の制御回路及び前記第２の制御回路に
よってそれぞれ独立に制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
マトリクス状に配列された前記メモリセルアレイのうち同一行の複数のメモリセルアレ
イ直下の前記第２の制御回路に共通接続された複数の第４の配線と、
前記第４の配線の一端が接続され、前記第４の配線を選択駆動する第４の制御回路と
前記複数の第４の配線と前記第４の制御回路とを接続する第４のコンタクト領域が前記
第２のコンタクト領域とは反対側に形成されている
をさらに備えることを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。
【０００３】
抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線とワード線の交差部に可変抵抗素子とダイオード等の整流素子を重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
一般に半導体メモリにおいて、メモリセルアレイのビット線は、ビット線セレクタやセンスアンプ等を含むカラム系制御回路に接続される。また、メモリセルアレイのワード線は、ロウデコーダやワード線ドライバ等を含むロウ系制御回路と接続される。抵抗変化メモリのようなクロスポイント型の三次元メモリセルアレイが半導体基板上に積層された構造を有する半導体メモリにおいては、チップ面積を最小にするためにこれらの制御回路をいかに効率よくメモリセルアレイの下部に配置するかが課題となる。
【０００６】
非特許文献１には、三次元メモリセルアレイ構造のメモリブロックが半導体基板上に積層された半導体メモリにおいて、１つのメモリブロックの下部にカラム系制御回路又はロウ系制御回路のいずれか一方のみを配置する構成が開示されている。メモリブロック下部のカラム系制御回路又はロウ系制御回路は、上部にあるメモリブロック及びそれに隣接するメモリブロックを制御する。しかし、１つのカラム系制御回路又はロウ系制御回路が上部にあるメモリブロック及びそれに隣接するメモリブロックに接続されている場合、カラム系制御回路又はロウ系制御回路を駆動すると２つのメモリブロックが選択されてしまい、メモリブロック毎に独立した制御を行うことができない。また、最外周部のメモリブロックを制御する制御回路を別に設ける必要があり、チップ面積が増大するという問題があった。
【非特許文献１】Mark Johnson et al.,“512-Mb PROM with a three-dimensional array of diode/antifuse memory cells,”IEEE Journal of Solid-State Circuits, Nov. 2003, Vol.38, No.11, p.1920-1928.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積を削減することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され
、互いに平行な複数の第１の配線、前記複数の第１の配線と交差するように形成された互
いに平行な複数の第２の配線、及び前記第１の配線と前記第２の配線との各交差部に配置
され、一端が前記第１の配線に他端が前記第２の配線にそれぞれ接続されたメモリセルを
含み、前記第１の配線方向及び前記第２の配線方向にマトリクス状に配置された複数個の
メモリセルアレイと、前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第
１の配線の一端が接続され、前記第１の配線を選択駆動する第１の制御回路と、前記各メ
モリセルアレイの直下の前記半導体基板に設けられ前記第２の配線の一端が接続され、前
記第２の配線を選択駆動する第２の制御回路と、前記マトリクス状に配列された前記メモ
リセルアレイのうち同一列の複数のメモリセルアレイ直下の前記第１の制御回路に共通接
続された複数の第３の配線と、前記第３の配線の一端が接続され、前記第３の配線を選択
駆動する第３の制御回路とを備え、前記第１の制御回路及び前記第２の制御回路は、前記
各メモリセルアレイの直下の半導体基板にチェッカーボード状に配置され、一の前記メモ
リセルアレイの直下に設けられた前記第１の制御回路及び前記第２の制御回路と、一の前
記メモリセルアレイに隣り合う他の前記メモリセルアレイの直下に設けられた前記第１の
制御回路及び前記第２の制御回路とは、隣り合う２つの前記メモリセルアレイの境界線を
対称軸として線対称に配置され、第１のメモリセルアレイの直下に設けられた第１の制御
回路と、前記第１のメモリセルアレイと前記第１の配線方向に隣接する第２のメモリセル
アレイの直下に設けられた第１の制御回路とは、前記第１及び第２のメモリセルアレイの
境界線を介して隣接し、前記第１及び第２のメモリセルアレイの第１の制御回路同士が隣
接する部分に前記第１の配線と前記第１の制御回路とを接続する第１のコンタクト領域が
形成され、前記第１のメモリセルアレイの直下に設けられた第２の制御回路と、前記第１
のメモリセルアレイと前記第２の配線方向に隣接する第３のメモリセルアレイの直下に設
けられた第２の制御回路とは、前記第１及び第３のメモリセルアレイの境界線を介して隣
接し、前記第１及び第３のメモリセルアレイの第１の制御回路同士が隣接する部分に前記
第２の配線と前記第２の制御回路とを接続する第２のコンタクト領域が形成され、前記複
数の第３の配線と前記第３の制御回路とを接続する第３のコンタクト領域が前記第１のコ
ンタクト領域とは反対側に形成されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積を削減することのできる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のカラム系／ロウ系制御回路が形成される制御回路領域３とその上に積層されたメモリブロック２の構成を示している。
【００１２】
メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図２は、メモリセルアレイＭＡの等価回路を示している。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、アクセス素子例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型メモリセルＭＣが配置される。可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子としては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。メモリセルＭＣは、例えば高抵抗状態又は低抵抗状態を安定状態（リセット状態）とし、例えば２値データ記憶であれば、リセット状態を低抵抗状態又は高抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００１３】
単位メモリセルＭＣの積層構造は、例えば図３のようになる。ビット線ＢＬ及びワード線ＷＬの交差部に、メモリセルＭＣを構成する可変抵抗素子ＶＲとアクセス素子であるダイオードＤｉとが積層される。
【００１４】
図１に示すように、メモリブロック２の直下の半導体基板１には、制御回路領域３が設けられる。制御回路領域３には、例えばビット線セレクタやセンスアンプ等を含むカラム系制御回路と、ロウデコーダやワード線ドライバ等を含むロウ系制御回路とが形成される。
【００１５】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された制御回路とを接続するためには、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。制御回路領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して制御回路領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して制御回路領域３に接続されている。
【００１６】
図１では、複数のメモリセルアレイＭＡをｚ方向に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの方向（ｘ方向）及びビット線ＢＬの方向（ｙ方向）に複数個マトリクス状に配置される。
【００１７】
メモリブロック２内のセルアレイ間でのビット線ＢＬ及びワード線ＷＬの共有状態と、ビット線コンタクト６及びワード線コンタクト７との関係について図４を参照して説明する。図４（ａ）はメモリブロック２のワード線ＷＬに沿ったｘ−ｚ断面、図４（ｂ）はビット線ＢＬに沿ったｙ−ｚ断面であり、ワード線ＷＬ及びビット線ＢＬのコンタクト構成例を示している。
【００１８】
図４に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して制御回路領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して制御回路領域３に接続されている。
【００１９】
本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。この場合、共有配線に対して上下のメモリセルＭＣは対称配置となる。メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。
【００２０】
（制御回路の第１の配置例）
このように構成されたメモリブロック２の下部に設けられるカラム系制御回路及びロウ系制御回路の配置について説明する。
【００２１】
図５は、制御回路領域３内のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置の例を示す平面図である。図５には、メモリブロック２下部の複数の制御回路領域３のレイアウトをコンタクト領域を含めて示している。
【００２２】
図５に示されるように、１つのメモリブロック２下部の制御回路領域３内には、ビット線セレクタやセンスアンプ等を含むカラム系制御回路Ｃと、ロウデコーダやワード線ドライバ等を含むロウ系制御回路Ｒとの両方が形成されている。１つの制御回路領域３では、カラム系制御回路Ｃ及びロウ系制御回路Ｒはそれぞれ対角線上に並び、制御回路領域３内でチェッカーボード状に配置されている。制御回路領域３の周囲にはビット線ＢＬ又はワード線ＷＬをカラム系制御回路Ｃ及びロウ系制御回路Ｒに接続するコンタクトを形成するためのビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。
【００２３】
なお、カラム系制御回路Ｃ及びロウ系制御回路Ｒをそれぞれ１つの回路ブロックとした場合には、両者を制御回路領域３内に同時に配置することは、部分的重複のために不可能であるが、このように、カラム系制御回路Ｃ及びロウ系制御回路Ｒをそれぞれ２分割してチェッカーボード状に配置すると、カラム系制御回路Ｃは、カラム方向の全てのビット線ＢＬをカバーし、ロウ系制御回路Ｒは、ロウ方向の全てのワード線ＷＬをカバーした状態で制御回路領域３内に収まることになる。
【００２４】
また、隣り合う２つの制御回路領域３に形成されたカラム系制御回路Ｃ及びロウ系制御回路Ｒは、異なるパターンのチェッカーボード状の配置となっている。すなわち、互いに隣接する２つの制御回路領域３は、その境界線を対称軸にして線対称となるようにカラム系制御回路Ｃ及びロウ系制御回路Ｒが形成されている。
【００２５】
次に、このように配置されたカラム系制御回路Ｃ及びロウ系制御回路Ｒとメモリブロック２との接続配線について説明する。
【００２６】
図６は、制御回路領域３に形成されたカラム系制御回路Ｃ及びロウ系制御回路Ｒとメモリブロック２とを接続する配線を示している。
【００２７】
１つの制御回路領域３内でチェッカーボード状に配置されたカラム系制御回路Ｃ及びロウ系制御回路Ｒのうち、カラム系制御回路Ｃに隣接するビット線コンタクト領域４にビット線コンタクト６が形成されている。制御回路領域３上に形成されたメモリブロック２のビット線ＢＬは、ビット線コンタクト６を介して下部のカラム系制御回路Ｃに接続されている。
【００２８】
ビット線コンタクト６は、ビット線コンタクト領域４内でカラム系制御回路Ｃに隣接した箇所に形成されるため、１つのビット線コンタクト領域４では、その半分にだけビット線コンタクト６が集中して形成されている。
【００２９】
チェッカーボード状に形成された２つのカラム系制御回路Ｃにより、１つのメモリブロック２のビット線ＢＬは、その片側半分と残りの半分とが互いに反対側のビット線コンタクト領域４内で、それぞれのカラム系制御回路Ｃに接続され選択駆動される。
【００３０】
同様に、チェッカーボード状に配置されたカラム系制御回路Ｃ及びロウ系制御回路Ｒのうち、ロウ系制御回路Ｒに隣接するワード線コンタクト領域５にワード線コンタクト７が形成されている。制御回路領域３上に形成されているメモリブロック２のワード線ＷＬは、ワード線コンタクト７を介して下部のロウ系制御回路Ｒに接続されている。
【００３１】
ワード線コンタクト７は、ワード線コンタクト領域５内でロウ系制御回路Ｒに隣接した箇所に形成されるため、１つのワード線コンタクト領域５では、その半分にだけワード線コンタクト７が集中して形成されている。
【００３２】
チェッカーボード状に形成された２つのロウ系制御回路Ｒにより、１つのメモリブロック２のワード線ＷＬは、その片側半分と残りの半分とが互いに反対側のワード線コンタクト領域５内で、それぞれのロウ系制御回路Ｒに接続され選択駆動される。
【００３３】
このような制御回路の配置とすることにより、１つのメモリブロック２の下部には、カラム系制御回路Ｃ及びロウ系制御回路Ｒがそれぞれ設けられ、複数のメモリブロック２はメモリブロック２毎に設けられたカラム系制御回路Ｃ／ロウ系制御回路Ｒによってそれぞれ独立して制御することができる。また、最外周部のメモリブロック２を制御する制御回路を別に設ける必要がなく、チップ面積を削減することもできる。
【００３４】
［第２の実施形態］
（制御回路の第２の配置例）
次に、第２の実施形態である、メモリブロック２の下部に設けられるカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置の他の例について説明する。
【００３５】
図７は、制御回路領域３内のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置の例を示す平面図である。図７には、制御回路領域３に形成されたカラム系制御回路Ｃ及びロウ系制御回路Ｒとメモリブロック２とを接続する配線もあわせて示している。
【００３６】
図７に示されたカラム系制御回路Ｃ及びロウ系制御回路Ｒは、図５及び図６に示した第１の実施形態と同様に、カラム系制御回路Ｃ及びロウ系制御回路Ｒがそれぞれ対角線上に並び、１つの制御回路領域３内でチェッカーボード状に配置されている。また、隣り合う２つの制御回路領域３に形成されたカラム系制御回路Ｃ及びロウ系制御回路Ｒは、異なるパターンのチェッカーボード状の配置となっている。すなわち、互いに隣接する２つの制御回路領域３は、その境界線を対称軸にして線対称となるようにカラム系制御回路Ｃ及びロウ系制御回路Ｒが形成されている。
【００３７】
ここで、図７に示すカラム系制御回路Ｃのロウ（ｙ）方向のサイズ及びロウ系制御回路Ｒのカラム（ｘ）方向のサイズは、図５及び図６に示すカラム系制御回路Ｃ及びロウ系制御回路Ｒのそれよりも小さく形成されている点において、図５及び図６に示すカラム系制御回路Ｃ及びロウ系制御回路Ｒと異なる。図７に示すカラム系制御回路Ｃ及びロウ系制御回路Ｒは互いに接しておらず、その間にスペースが設けられている。
【００３８】
本例においても、カラム系制御回路Ｃに隣接するビット線コンタクト領域４にビット線コンタクト６が形成され、１つのビット線コンタクト領域４では、その半分にだけビット線コンタクト６が集中して形成されている。
【００３９】
同様に、ロウ系制御回路Ｒに隣接するワード線コンタクト領域５にワード線コンタクト７が形成され、１つのワード線コンタクト領域５では、その半分にだけワード線コンタクト７が集中して形成されている。
【００４０】
このような配置とすることによっても、１つのメモリブロック２の下部に、カラム系制御回路Ｃ及びロウ系制御回路Ｒをそれぞれ設け、複数のメモリブロック２がメモリブロック２毎に設けられたカラム系制御回路Ｃ／ロウ系制御回路Ｒによってそれぞれ独立して制御される構成とすることができる。また、最外周部のメモリブロック２を制御する制御回路を別に設ける必要がなく、チップ面積を削減することもできる。
【００４１】
本例のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置においては、カラム系制御回路Ｃとロウ系制御回路Ｒとの間にスペースが設けられている。このスペースを利用して、制御回路領域３内に信号線、データ線及び電源線等を引き込むことができる。図７に示す制御回路の配置によれば、それぞれのカラム系制御回路Ｃ及びロウ系制御回路Ｒの反対側にスペースが設けられているため、ビット線コンタクト領域４及びワード線コンタクト領域５内のコンタクトが設けられていない部分から信号線、データ線及び電源線等を引き込むことができる。
【００４２】
［第３の実施形態］
（制御回路の第３の配置例）
次に、第３の実施形態である、メモリブロック２の下部に設けられるカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置のさらに他の例について説明する。
【００４３】
図８は、制御回路領域３内のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置の例を示す平面図である。図８には、制御回路領域３に形成されたカラム系制御回路Ｃ及びロウ系制御回路Ｒとメモリブロック２とを接続する配線もあわせて示している。
【００４４】
図８に示されたカラム系制御回路Ｃ及びロウ系制御回路Ｒは、図７に示すカラム系制御回路Ｃ及びロウ系制御回路Ｒを半分に分割し、半分のカラム系制御回路Ｃ／ロウ系制御回路Ｒを制御回路領域３の反対側の辺に移動させて配置されている。図８に示すカラム系制御回路Ｃ及びロウ系制御回路Ｒも、その間にスペースが設けられている。また、互いに隣接する２つの制御回路領域３は、その境界線を対称軸にして線対称となるようにカラム系制御回路Ｃ及びロウ系制御回路Ｒが形成されている。
【００４５】
このような配置とすることによっても、１つのメモリブロック２の下部に、カラム系制御回路Ｃ及びロウ系制御回路Ｒをそれぞれ設け、複数のメモリブロック２がメモリブロック２毎に設けられたカラム系制御回路Ｃ／ロウ系制御回路Ｒによってそれぞれ独立して制御される構成とすることができる。また、本例のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置においても、カラム系制御回路Ｃとロウ系制御回路Ｒとの間にスペースが設けられている。このスペースを利用して、制御回路領域３内に信号線、データ線及び電源線等を引き込むことができる。
【００４６】
ここで、図５乃至図８に示すカラム系制御回路Ｃの配置からわかるように、制御回路領域３内のカラム系制御回路Ｃは、ｘ方向に複数本並んで形成されるビット線ＢＬをカバーするように配置されていればよい。同様に、制御回路領域３内のロウ系制御回路Ｒは、ｙ方向に複数本並んで形成されるワード線ＷＬをカバーするように配置されていればよい。この条件を満たしている限り、制御回路領域３内のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置は、種々の変更が可能である。
【００４７】
［第４の実施形態］
（制御回路の第４の配置例）
次に、第４の実施形態である、メモリブロック２の下部に設けられるカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置のさらに他の例について説明する。
【００４８】
図９は、制御回路領域３内のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置の例を示す平面図である。図９に示すビット線ＢＬ、ワード線ＷＬ、カラム系制御回路Ｃ及びロウ系制御回路Ｒの配置は、制御回路の第２の配置例で示した配置と同様である。
【００４９】
本例におけるカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置例は、以下の点において図７に示す制御回路の第２の配置例と異なる。
【００５０】
図９に示す第４の配置例は、マトリクス状に設けられた制御回路領域３に形成されたカラム系制御回路Ｃのうち、ｙ方向に並ぶ複数のカラム系制御回路Ｃに共通接続されたメインビット線ＭＢＬが複数設けられている。
【００５１】
メインビット線ＭＢＬは、メモリブロック２の上部の配線層に設けられ、ローカルなビット線コンタクト６が形成されたビット線コンタクト領域４とは反対側のビット線コンタクト領域４に設けられたメインビット線コンタクト１０（垂直配線）と接続される。メインビット線ＭＢＬは、このメインビット線コンタクト１０及びメモリブロック２の下側に配線されたビット線方向に延びる下層配線１２を介して半導体基板１上のカラム系制御回路Ｃに接続される。
【００５２】
同様に、マトリクス状に設けられた制御回路領域３に形成されたロウ系制御回路Ｒのうち、ｘ方向に並ぶ複数のロウ系制御回路Ｒに共通接続されたメインワード線ＭＷＬが複数設けられている。
【００５３】
メインワード線ＭＷＬは、メモリブロック２の上部の配線層に設けられ、ローカルなワード線コンタクト７が形成されたワード線コンタクト領域５とは反対側のワード線コンタクト領域５に設けられたメインワード線コンタクト１１（垂直配線）と接続される。メインワード線ＭＷＬは、このメインワード線コンタクト１１及びメモリブロック２の下側に配線されたワード線方向に延びる下層配線１３を介して半導体基板１上のロウ系制御回路Ｒに接続される。
【００５４】
メインビット線ＭＢＬの一端は、半導体基板１上に設けられたメインセンスアンプ８に接続される。このメインセンスアンプ８によりメインビット線ＭＢＬが選択駆動される。また、メインワード線ＭＷＬの一端は、半導体基板１上に設けられたメインロウデコーダ９に接続される。このメインロウデコーダ９によりメインワード線ＭＷＬが選択駆動される。
【００５５】
すなわち、本配置例のビット線及びワード線は、複数のメモリブロック２に共通接続されたメインビット線ＭＢＬ／メインワード線ＭＷＬと、メモリブロック２毎に設けられたビット線ＢＬ／ワード線ＷＬとにより階層化された構造を有する。
【００５６】
本例において、図７と同様の制御回路配置であるため、１つのメモリブロック２の下部に、カラム系制御回路Ｃ及びロウ系制御回路Ｒをそれぞれ設け、複数のメモリブロック２がメモリブロック２毎に設けられたカラム系制御回路Ｃ／ロウ系制御回路Ｒによってそれぞれ独立して制御される構成とすることができる。また、本例のカラム系制御回路Ｃ及びロウ系制御回路Ｒの配置においても、カラム系制御回路Ｃとロウ系制御回路Ｒとの間にスペースが設けられている。このスペースを利用して、制御回路領域３内に信号線、データ線及び電源線等を引き込むことができる。
【００５７】
また、本例において、ビット線／ワード線を階層化構造とすることにより、１つのメモリブロック２の下部に設けられるカラム系制御回路Ｃ及びロウ系制御回路Ｒの面積を縮小することができる。
【００５８】
図９に示すメインビット線コンタクト１０は、ビット線コンタクト領域４のうちビット線コンタクト６の集中した領域とは反対側に形成されている。同様に、メインワード線コンタクト１１は、ワード線コンタクト領域５のうちワード線コンタクト７の集中した領域とは反対側に形成されている。
【００５９】
そのため、ビット線コンタクト領域４及びワード線コンタクト領域５内でコンタクトが集中することなく、コンタクトの配置は容易である。図９に示す制御回路及び配線構造により、ビット線及びワード線を階層構造化した場合であっても、メインビット線ＭＢＬ／メインワード線ＭＷＬとカラム系制御回路Ｃ／ロウ系制御回路Ｒとの間でコンタクトを介した接続が可能となる。
【００６０】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
【図面の簡単な説明】
【００６１】
【図１】抵抗変化メモリ装置の構成を示す斜視図である。
【図２】抵抗変化メモリ装置の単位メモリセルの等価回路を示す回路図である。
【図３】抵抗変化メモリ装置の単位セルアレイの積層構造を示す斜視図である。
【図４】抵抗変化メモリ装置のビット線コンタクト及びワード線コンタクトの構成を示す断面図である。
【図５】抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を説明する平面図である。
【図６】抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を説明する平面図である。
【図７】抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を説明する平面図である。
【図８】抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を説明する平面図である。
【図９】抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を説明する平面図である。
【符号の説明】
【００６２】
１・・・半導体基板、  ２・・・メモリブロック、  ３・・・制御回路領域、  ４・・・ビット線コンタクト領域、  ５・・・ワード線コンタクト領域、  ６・・・ビット線コンタクト、  ７・・・ワード線コンタクト、  ８・・・メインセンスアンプ、  ９・・・メインロウデコーダ、  １０・・・メインビット線コンタクト、  １１・・・メインワード線コンタクト、１２、１３・・・下層配線、  ＭＡ・・・メモリセルアレイ、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  Ｄｉ・・・ダイオード、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  Ｃ・・・カラム系制御回路、  Ｒ・・・ロウ系制御回路、  ＭＢＬ・・・メインビット線、  ＭＷＬ・・・メインワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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