(57)【特許請求の範囲】
【請求項１】
絶縁性基板の上に島状に形成された半導体層と、
前記半導体層の上にゲート絶縁膜を介して形成された第１ＭＯＳトランジスタの第１ゲート電極と、
前記半導体層の上にゲート絶縁膜を介して形成され且つ前記第１ゲート電極と間隔をおいて形成された第２ＭＯＳトランジスタの第２ゲート電極と、
前記第１ゲート電極の両側の前記半導体層に形成されて前記第１ＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域と、
前記第２ゲート電極の両側の前記半導体層に形成されて前記第２ＭＯＳトランジスタのソース／ドレインとなり且つ一方が前記第２の一導電型不純物導入領域に互いに接して形成されている第１及び第２の反対導電型不純物導入領域と、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタを覆う絶縁膜と、
前記第２の一導電型不純物導入領域の上で前記絶縁膜に形成された第１のホールと、
前記第２の一導電型不純物導入領域に接している前記第１の反対導電型不純物導入領域の上で前記絶縁膜に形成された第２のホールと、
前記絶縁膜上に形成され且つ前記第１のホールを通して前記第２の一導電型不純物導入領域にオーミック接続され、前記第２のホールを通して前記第１の反対導電型不純物導入領域にオーミック接続された配線とを有し、
前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域は、前記第１及び第２のゲート電極の延在方向に沿って交互に入り組み、かつ前記第１及び第２のゲート電極の延在方向及び当該方向と垂直な方向の両方で接して形成され、前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域の境界部分はジグザグに延在していて、
前記第１及び第２のホールは、前記第１及び第２のゲート電極の延在方向に沿って交互に形成され、かつ一列に形成されていることを特徴とする表示装置。
【請求項２】
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記絶縁性基板の表示部の周辺に形成された周辺駆動回路又は信号処理回路を構成することを特徴とする請求項１に記載の表示装置。
【請求項３】
絶縁性基板の上に非晶質半導体層を形成する工程と、
前記非晶質半導体層へのレーザ照射又は加熱により前記非晶質半導体層を結晶性半導体層に変化させる工程と、
前記結晶性半導体層をパターニングして島状にする工程と、
島状の前記結晶性半導体層の第１領域と第２領域にそれぞれゲート絶縁膜を介して第１のＭＯＳトランジスタの第１ゲート電極と第２のＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記結晶性半導体層の前記第１領域のうち前記第１ゲート電極の両側に一導電型不純物を導入して前記第１のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域を形成する工程と、
前記結晶性半導体層の前記第２領域のうち前記第２ゲート電極の両側に反対導電型不純物を導入して前記第２のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の反対導電型不純物導入領域を形成するとともに、該第１の反対導電型不純物導入領域を前記第２の一導電型不純物導入領域に隣接させる工程と、
前記第１及び第２のＭＯＳトランジスタの上に絶縁膜を形成する工程と、
前記第２の一導電型不純物導入領域の上の前記絶縁膜に第１ホールを形成するとともに、前記第１の反対導電型不純物導入領域の上の前記絶縁膜に第２ホールを形成する工程と、
前記第１ホール及び前記第２ホールを通して前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域に接続される配線を前記絶縁膜の上に形成する工程とを有し、
前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域の境界部分は、前記第１及び第２のゲート電極の延在方向に沿って交互に入り組み、かつ前記第１及び第２のゲート電極の延在方向及び当該方向と垂直な方向の両方で接して形成され、前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域の境界部分はジグザグに延在していて、
前記第１及び第２ホールを形成する工程では、前記第１及び第２ホールを前記第１及び第２のゲート電極の延在方向に沿って交互に形成し、かつ一列に形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその製造方法に関し、より詳しくは、ＣＭＯＳ型電界効果トランジスタを有する周辺回路又は信号処理回路を内蔵した表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
周辺回路又は信号処理回路を内蔵したアクティブマトリクス型液晶表示装置においては、表示領域だけでなく、周辺回路又は信号処理回路においてもアナログスイッチやインバータのＣＭＯＳトランジスタとして薄膜トランジスタ（ＴＦＴ）が使用されている。
【０００３】
周辺回路又は信号処理回路内の薄膜トランジスタは、表示領域と同様に低温ポリシリコン技術が用いられている。
低温結晶化技術は、高性能・低価格の周辺駆動回路ＴＦＴの製造には不可欠である。現在実用化されている代表的な結晶化技術はエキシマレーザを用いた低温結晶化法であり、エキシマレーザを用いることにより良質なシリコン結晶薄膜を低融点ガラス上に形成することが可能になる。
【０００４】
エキシマレーザによる結晶化の基本的な形成方法は例えば次のようである。
まず、ＰＥＣＶＤ(Plasma-Enhanced CVD) 等の薄膜形成法を用いて非晶質シリコン（a-Si）出発薄膜をガラス基板上に形成する。続いて、出発薄膜の耐レーザ性を向上させるために、４００〜４５０℃の熱処理でa-Si出発薄膜中の水素を除去する。次に、エキシマレーザの光ビームをa-Si出発薄膜に照射して結晶化させてポリシリコン薄膜を形成する。さらに、ポリシリコン薄膜を水素、水蒸気などの雰囲気で処理することにより、結晶性を改善する。
【０００５】
そのような低温ポリシリコン技術を用いて、画素表示部にスイッチングＴＦＴアレイを形成するとともに、周辺回路部に半導体集積回路を形成する。周辺回路を内蔵した液晶表示装置は、一般的に画素表示部ＴＦＴアレイ、ゲート駆動回路、データ駆動回路から構成される。データ駆動回路は、一般的に、動作周波数が数メガヘルツ（ＭＨｚ）から数十ＭＨｚの範囲で５０〜３００cm2/Vsの電界効果移動度と適切な閾値電圧Ｖthを有する高性能ＴＦＴが用いられる。
【０００６】
しかし、ゲート駆動回路と画素表示部では、ＴＦＴの移動度に対する要求はそれほど厳しくなく、例えば２０cm2/Vs以上であればよい。
一方、液晶表示装置の新しい技術動向としては、超高精細表示パネルと高性能内蔵型大規模半導体回路を達成することにある。
まず、超高精細表示パネルについて説明する。
【０００７】
マルチメディア技術とモバイル技術の進歩、インターネットの普及により、大量情報を閲覧・処理することが日常的に必要となってきた。このため、マン・マシンインターフェイスとしての液晶表示装置に対して、超高精細表示機能の仕様要求が高まっている。例えば、インターネットのホームページのマルチ画面表示、マルチタスク処理、ＣＡＤ設計等の応用領域で２００ｄｐｉ以上の大型高精細表示装置、またはモバイル用小型超高精細液晶表示装置が必要とされる。
【０００８】
次に、高性能の液晶パネル内蔵型大規模半導体回路について説明する。
低温ポリシリコン一体化パネルにおいて、周辺回路部に高性能の大規模半導体集積回路を設けることによって、インテリジェントパネルやシートコンピュータを実現する技術動向が見られるようになった。例えば、データ側にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、更にＣＰＵを液晶表示パネルに内蔵することもあり得る。
【０００９】
そのような周辺回路に用いられる能動素子は通常の薄膜トランジスタが使用される。従来の薄膜トランジスタを使用したＣＭＯＳ型インバータは例えば図１(a) に示す平面構造と図１(b) に示すような断面構造を有している。なお、図１(a) において絶縁膜は省略されて描かれており、また、図１(b) は図１(a) のＩ−Ｉ線の断面図である。
【００１０】
図１(a),(b) において、絶縁性基板101 の上には互いに間隔をおいて形成された第１ポリシリコン膜102 と第２のポリシリコン膜103 が形成されている。また、第１及び第２のポリシリコン膜102,103 のそれぞれの上にはゲート絶縁膜104 を介してゲート電極105,106 が形成されている。
また、第１のポリシリコン膜102 のうちゲート電極105 の両側には第１及び第２のｎ+ 型不純物拡散領域102a,102b が形成され、また、第２のポリシリコン膜103 のうちゲート電極106 の両側には第１及び第２のｐ+ 型不純物拡散領域103a,103b が形成されている。
【００１１】
これにより第１のポリシリコン膜102 、ゲート絶縁膜104 及びゲート電極105 によりｎ型ＴＦＴ110 が構成され、また第２のポリシリコン膜103 、ゲート絶縁膜104 及びゲート電極106 によりｐ型ＴＦＴ111 が構成される。ｎ型ＴＦＴ110 とｐ型ＴＦＴ111 は、第１の層間絶縁膜107 に覆われている。
また、第１の層間絶縁膜107 の上には、第１及び第２のコンタクトホール107a,107b を通して２つのゲート電極105,106 に接続される入力配線112 と、第３及び第４のコンタクトホール107c,107d を通して第１のｎ+ 型不純物拡散領域102aと第２のｐ+ 型不純物拡散領域103bに接続される出力配線113 と、第５のコンタクトホール107eを通して第１のｐ+ 型不純物拡散領域103aに接続される電源配線114 と、第６のコンタクトホール107fを通して第２のｎ+ 型不純物拡散領域102bに接続される接地配線115 とが形成されている。
【００１２】
入力配線112 、出力配線113 、電源配線114 及び接地配線115 は第２の層間絶縁膜108 によって覆われている。
なお、入力配線112 には入力信号Ｖinが入力し、出力配線113 からは出力信号Ｖout が出力し、電源配線114 には電源電圧ＶDDが印加され、接地配線115 は接地電位GND に接続される。
【００１３】
以上のように、従来のＣＭＯＳ型回路の最も基本的設計ルールとして、伝導タイプの異なるＴＦＴはそれぞれ異なるシリコンアイランドに形成されている。
【００１４】
【発明が解決しようとする課題】
ところで、従来の低温ポリシリコンを用いた周辺回路内蔵の液晶表示パネルは次に示す課題により上記したような技術動向のニーズに応えることができない。
液晶表示パネルにおいては高精細表示が進むほど、画素ピッチが小さくなり、周辺回路密度が極めて高くなる。従来の製造方法でデジタルドライバを内蔵した２００ｄｐｉ以上の超高精細パネルを形成することは困難である。
【００１５】
第１の例として、８．４型ＵＸＧＡパネルの場合には、画素数１６００（水平方向）×３×１２００（垂直方向）、表示精細度２３８ｄｐｉ、サブ画素ピッチ３５．５μｍである。第２の例として、１５型ＱＸＧＡパネルの場合には、画素数２０４８（水平方向）×３×１５３６（垂直方向）、表示精細度１７１ｄｐｉ、サブ画素ピッチ４９．５μｍである。
【００１６】
このため、縦１ライン分の画素列を駆動するために数百〜数千個のＴＦＴから構成される周辺回路をこのような狭い画素ピッチ領域内に収める必要がある。
高性能の低温ポリシリコン・インテリジェントパネル、シートコンピュータ等を製造するために、周辺領域にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、ＣＰＵ等の大規模回路を内蔵する必要がある。これらの大規模は集積回路を狭い額縁領域内に納める必要がある。
【００１７】
軽量化とコンパクト化の要求により液晶パネルのが要求される額縁は、ガラス基板の縁から数ｍｍ程度の範囲であり、１０ｍｍ以上の額縁を持つパネルはまず考えられない。このため、狭額縁の超高精細パネルの場合、周辺回路を内蔵することは困難になる。
また、液晶パネルの製造コストを下げるため、対角寸法１ｍ以上の大型ガラス基板上に多面取り方式が採用される。基板が大きいためにガラス基板自身のシュリンケージが大きく、パターン形成のための位置合わせ精度が１μｍ程度と高くはない。また、現状大型パターン加工装置（エッチング装置等）は２μｍ以下の加工精度で各メタル層パターンを形成することが困難である。このため、比較的緩いデザインルールで周辺回路部に大規模集積回路を形成する必要がある。
【００１８】
しかし、図１(a),(b) に示した構造のＴＦＴ110,111 を狭い額縁領域に多数形成するには, 各ＴＦＴ110,111 形成のための位置余裕（マージン）も考慮する必要があり、限界があった。しかも、各ＴＦＴ110,111 の不純物拡散領域102a,102b,103a,103b の上には、個々にコンタクトホール107c〜107fが形成されているので、コンタクトホール107c〜107fを形成する際にもそられの周辺に位置余裕を確保する必要があり、ＴＦＴの高集積化をさらに困難にしている。
【００１９】
本発明の目的は、表示パネルが形成される基板の額縁領域の半導体回路を従来よりもさらに高集積化することができる表示装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記した課題は、絶縁性基板の上に島状に形成された半導体層と、前記半導体層の上にゲート絶縁膜を介して形成された第１ＭＯＳトランジスタの第１ゲート電極と、前記半導体層の上にゲート絶縁膜を介して形成され且つ前記第１ゲート電極と間隔をおいて形成された第２ＭＯＳトランジスタの第２ゲート電極と、前記第１ゲート電極の両側の前記半導体層に形成されて前記第１ＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域と、前記第２ゲート電極の両側の前記半導体層に形成されて前記第２ＭＯＳトランジスタのソース／ドレインとなり且つ一方が前記第２の一導電型不純物導入領域に互いに接して形成されている第１及び第２の反対導電型不純物導入領域と、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタを覆う絶縁膜と、前記第２の一導電型不純物導入領域の上で前記絶縁膜に形成された第１のホールと、前記第２の一導電型不純物導入領域に接している前記第１の反対導電型不純物導入領域の上で前記絶縁膜に形成された第２のホールと、前記絶縁膜上に形成され且つ前記第１のホールを通して前記第２の一導電型不純物導入領域にオーミック接続され、前記第２のホールを通して前記第１の反対導電型不純物導入領域にオーミック接続された配線とを有し、前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域は、前記第１及び第２のゲート電極の延在方向に沿って交互に入り組み、かつ前記第１及び第２のゲート電極の延在方向及び当該方向と垂直な方向の両方で接して形成され、前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域の境界部分はジグザグに延在していて、前記第１及び第２のホールは、前記第１及び第２のゲート電極の延在方向に沿って交互に形成され、かつ一列に形成されていることを特徴とする表示装置によって解決される。
【００２２】
上記した表示装置において、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記絶縁性基板の表示部の周辺に形成された周辺駆動回路又は信号処理回路を構成するようにしてもよい。
上記した課題は、絶縁性基板の上に非晶質半導体層を形成する工程と、前記非晶質半導体層へのレーザ照射又は加熱により前記非晶質半導体層を結晶性半導体層に変化させる工程と、前記結晶性半導体層をパターニングして島状にする工程と、島状の前記結晶性半導体層の第１領域と第２領域にそれぞれゲート絶縁膜を介して第１のＭＯＳトランジスタの第１ゲート電極と第２のＭＯＳトランジスタの第２ゲート電極を形成する工程と、前記結晶性半導体層の前記第１領域のうち前記第１ゲート電極の両側に一導電型不純物を導入して前記第１のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域を形成する工程と、前記結晶性半導体層の前記第２領域のうち前記第２ゲート電極の両側に反対導電型不純物を導入して前記第２のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の反対導電型不純物導入領域を形成するとともに、該第１の反対導電型不純物導入領域を前記第２の一導電型不純物導入領域に隣接させる工程と、前記第１及び第２のＭＯＳトランジスタの上に絶縁膜を形成する工程と、前記第２の一導電型不純物導入領域の上の前記絶縁膜に第１ホールを形成するとともに、前記第１の反対導電型不純物導入領域の上の前記絶縁膜に第２ホールを形成する工程と、前記第１ホール及び前記第２ホールを通して前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域に接続される配線を前記絶縁膜の上に形成する工程とを有し、前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域の境界部分は、前記第１及び第２のゲート電極の延在方向に沿って交互に入り組み、かつ前記第１及び第２のゲート電極の延在方向及び当該方向と垂直な方向の両方で接して形成され、前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域の境界部分はジグザグに延在していて、前記第１及び第２ホールを形成する工程では、前記第１及び第２ホールを前記第１及び第２のゲート電極の延在方向に沿って交互に形成し、かつ一列に形成することを特徴とする表示装置の製造方法によって解決される。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、ＣＭＯＳ回路に用いられる絶縁基板上のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを同一の島状の半導体層に形成するようにしている。従って、不純物添加に関わるマージン領域が要らなくなり、ＣＭＯＳ回路からなる半導体回路の占有面積が小さくなる。
さらに、ｎ型ＴＦＴとｐ型ＴＦＴの互いに接する不純物導入領域の境界をジグザグ形状にしたので、それらの不純物導入領域の境界の上に形成されるホールが一方に片寄り難くなり位置合わせマージンが小さくなり、ＣＭＯＳ回路の占有面積をさらに小さくすることが可能になる。
【００２５】
また、本発明によれば、同一のパターン領域に形成されたｎ型ＴＦＴとｐ型ＴＦＴの互いに接する不純物導入領域の少なくとも一方を共有してコンタクトするようにしたので、ＣＭＯＳ回路の設計面積が一層削減される。
従って、デジタルドライバ、ＤＡＣ、メモリ、Ｉ／Ｏ回路、データ処理回路、ＣＰＵ等の高性能・多機能の大規模半導体集積回路を超高精細表示装置に内蔵することができるので、高性能の表示装置の作成が容易になる。また、半導体集積回路を表示装置の狭い周辺額縁領域に収められるので、周辺回路一体化表示装置の狭額縁化、軽量化及びコンパクト化が図れる。しかも、加工精度の比較的低い製造装置を使用しても、比較的高い集積度が得られるので、周辺回路一体化表示装置の製造コストが大幅に削減される。
【００２６】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
第１の実施の形態では、ｎチャネル型ＴＦＴを構成する一つのｎ型不純物拡散領域とｐチャネル型ＴＦＴを構成する一つのｐ型不純物拡散領域を分離せずに１つのシリコンアイランドに連続的に隣接させた構造を有するＣＭＯＳ型インバータとＣＭＯＳ型アナログスイッチを説明する。
【００２７】
(i) ＣＭＯＳ型インバータ
図２は、ＣＭＯＳ型インバータの等価回路図である。図２において、ｐチャネル型薄膜トランジスタ（p-chＴＦＴ）１とｎチャネル型薄膜トランジスタ（n-chＴＦＴ）２のそれぞれのゲート電極１ｇ，２ｇは同じ入力配線３に接続されている。また、p-chＴＦＴ１の第２のソース／ドレイン１ｂとn-chＴＦＴ２の第１のソース／ドレイン２ａは同じ出力配線４に接続されている。さらに、p-chＴＦＴ１の第１のソース／ドレイン１ａは電源配線５に接続され、また、n-chＴＦＴ２の第２のソース／ドレイン２ｂは接地配線６に接続されている。
【００２８】
図３は、図２に示すＣＭＯＳ型インバータ等価回路を実現するためのデバイスのレイアウトを示す平面図である。なお、図３では、基板上の絶縁膜は省略して描かれている。
図３において、ガラスよりなる絶縁性基板１１の上には島状のポリシリコン（結晶化半導体）膜１２が形成され、そのポリシリコン膜１２の第１領域Ａ上にはゲート絶縁膜（不図示）を介して第１ゲート電極１ｇが形成され、また、第２領域Ｂ上にはゲート絶縁膜（不図示）を介して第２ゲート電極２ｇが形成されている。
【００２９】
第１領域Ａにおいて、第１ゲート電極１ｇの両側のポリシリコン膜１２には第１及び第２のｐ+ 型不純物領域１２ａ，１２ｂが形成されている。第１及び第２のｐ+ 型不純物領域１２ａ，１２ｂはそれぞれ図１のp-chＴＦＴ１のソース／ドレイン１ａ，１ｂに対応している。第２領域Ｂにおいて、第２ゲート電極２ｇの両側のポリシリコン膜１２には第１及び第２のｎ+ 型不純物領域１２ｃ，１２ｄが形成されている。第１及び第２のｎ+ 型不純物領域１２ｃ，１２ｄはそれぞれ図１のn-chＴＦＴ２のソース／ドレイン２ａ，２ｂに対応している。
【００３０】
第１領域Ａと第２領域Ｂの境界部分（接合部分）では第２のｐ+ 型不純物領域１２ｂと第１のｎ+ 型不純物領域１２ｃが互いに分離されずに接続されている。
p-chＴＦＴ１は、第１及び第２のｐ+ 型不純物領域１２ａ，１２ｂとゲート電極１ｇから構成され、また、n-chＴＦＴ２は、第１及び第２のｎ+ 型不純物領域１２ｃ，１２ｄとゲート電極２ｇから構成されており、p-chＴＦＴ１とn-chＴＦＴ２は後述する層間絶縁膜により覆われている。
【００３１】
第１及び第２ゲート電極１ｇ，２ｇにはそれぞれコンタクトホール１３ａ，１３ｂを通して入力配線３が接続され、また、第２のｐ+ 型不純物領域１２ｂと第１のｎ+ 型不純物領域１２ｃには互いに別々のコンタクトホール１３ｃ，１３ｄを通して出力配線４が接続されている。さらに、第１のｐ+ 型不純物領域１２ａにはコンタクトホール１３ｅを通して電源配線５が接続され、また、第２のｎ+ 型不純物領域１２ｄにはコンタクトホール１２ｆを通して接地配線６が接続されている。
【００３２】
そのような１つの島状のポリシリコン膜１２に形成されたp-chＴＦＴ１とn-chＴＦＴ２から構成されるＣＭＯＳ型インバータ４０は、物理的長さを抑えつつ占有面積を従来よりも小さくすることが可能になる。
(ii)ＣＭＯＳ型アナログスイッチ
図４は、ＣＭＯＳ型アナログスイッチの等価回路図である。図４において、p-chＴＦＴ１の第２のソース／ドレイン１ｂとn-chＴＦＴ２の第１のソース／ドレイン２ａはそれぞれアナログ階調信号Ｖinが入力する入力配線７に接続されている。また、p-chＴＦＴ１の第１のソース／ドレイン１ａとn-chＴＦＴ２の第２のソース／ドレイン２ｂはそれぞれデータバスに繋がる出力配線８に接続されている。さらに、p-chＴＦＴ１のゲート電極１ｇは第１のブロック選択信号Ｖgpが入力される第１ゲート引出配線９に接続され、また、n-chＴＦＴ２のゲート電極２ｇは第２のブロック選択信号Ｖgnが入力される第２ゲート引出配線１０に接続されている。
【００３３】
図５は、図４に示すＣＭＯＳ型アナログスイッチの等価回路を実現するためのデバイスのレイアウトを示す平面図である。
図５において、ガラスよりなる絶縁性基板１１の上には島状のポリシリコン膜１４が形成されている。そのポリシリコン膜１４の第１領域Ａ上にはゲート絶縁膜（不図示）を介して第１ゲート電極１ｇが形成され、また第２領域上にはゲート絶縁膜（不図示）を介して第２ゲート電極２ｇが形成されている。また、第１領域Ａにおいて、第１ゲート電極１ｇの両側のポリシリコン膜１４には第１及び第２のｐ+ 型不純物領域１４ａ，１４ｂが形成されている。さらに、第２領域Ｂにおいて、第２ゲート電極２ｇの両側のポリシリコン膜１４には第１及び第２のｎ+ 型不純物領域１４ｃ，１４ｄが形成されている。そして、第１領域Ａと第２領域Ｂの境界部分では、第２のｎ+ 型不純物領域１４ｃと第１のｐ+ 型不純物領域１４ａが互いに接続されている。
【００３４】
なお、第１及び第２のｐ+ 型不純物領域１４ａ，１４ｂはそれぞれ図４のp-chＴＦＴ１のソース／ドレイン１ａ，１ｂに対応し、また、第１及び第２のｎ+ 型不純物領域１４ｃ，１４ｄは、図４のn-chＴＦＴ２のソース／ドレイン２ａ，２ｂに対応している。
p-chＴＦＴ１は、第１及び第２のｐ+ 型不純物領域１４ａ，１４ｂと第１ゲート電極１ｇにより構成され、また、n-chＴＦＴ２は第１及び第２のｎ+ 型不純物領域１４ｃ，１４ｄと第２ゲート電極２ｇにより構成されている。
【００３５】
第１ゲート電極１ｇにはコンタクトホール１５ａを通して第１ゲート引出配線９が接続され、第２ゲート電極２ｇにはコンタクトホール１５ｂを通して第２ゲート引出配線１０が接続されている。また、隣接し合う第２のｐ+ 型不純物領域１４ｂと第１のｎ+ 型不純物領域１４ｃには互いに別々のコンタクトホール１５ｃ，１５ｄを通して入力配線７が接続されている。この場合、第２のｐ+ 型不純物領域１４ｂ上に形成されるコンタクトホール１５ｃと第１のｎ+ 型不純物領域１４ｃ上に形成されるコンタクトホール１５ｄは複数箇所に形成されている。さらに、島状のポリシリコン膜１４の両端側の第１のｐ+ 型不純物領域１４ａと第２のｎ+ 型不純物領域１４ｄにはそれぞれ別々のコンタクトホール１５ｅ，１５ｆを通して出力配線８が接続されている。
【００３６】
そのような１つの島状のポリシリコン膜１４に形成されたp-chＴＦＴ１とn-chＴＦＴ２から構成されるＣＭＯＳ型アナログスイッチ４２は、物理的左右幅を抑えつつ占有面積を従来よりも小さくすることが可能になる。
(iii) ＣＭＯＳ型ＴＦＴの製造工程
図３に示したＣＭＯＳ型インバータ４０と図５に示したＣＭＯＳ型アナログスイッチ４２のいずれかに適用されるＣＭＯＳ型ＴＦＴは次のような工程を経て形成される。
【００３７】
図６〜図８は、ＣＭＯＳ型ＴＦＴと配線の形成工程を示す断面図であり、図３のII−II線又は図５のIII-III 線から見た断面図である。
まず、図６(a) に示すように、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）法により、ガラス又は樹脂フィルムからなる絶縁性基板１１の上に下地絶縁膜１６として、SiO2を２００〜３００ｎｍの厚さに形成する。なお、下地絶縁膜１６として、膜厚５０ｎｍの窒化シリコン（SiN x ；ｘは成分数）と膜厚２００ｎｍのSiO2膜を順に形成した二層構造から構成してもよい。
【００３８】
その後に、ＰＥＣＶＤ法により下地絶縁膜１６の上に真性アモルファスシリコン（a-Si）膜１７を３０〜５０ｎｍの厚さに形成する。なお、ＴＦＴの閾値電圧を調整するために、a-Si膜１７の成膜時又は成膜後に、a-Si膜１７にｐ型不純物又はｎ型不純物を添加してもよい。
次に、図６(b) に示すように、a-Si膜１７にエキシマレーザ光を照射することにより、a-Si膜１７を結晶化してポリシリコン（poly-Si ）膜１７ｓに変える。
【００３９】
そのエキシマレーザ光として、波長が３０８ｎｍのXeClエキシマレーザを使用し、レーザ発信器から出たビームが光学系の制御によって幅０．１〜１．０ｍｍであって長さ２００〜１０００ｍｍの長方形ビーム、即ち線状ビームに成形し、この線状ビームをa-Si膜上に照射しスキャンさせる。本実施形態では、ＴＦＴのドレイン電流が流れる方向に対して直交するようにレーザビームのスキャン方向を制御する。このようにＴＦＴの向きとレーザビームスキャン方向を一致させることにより、ポリシリコン膜１７ｓにおいてレーザビームスキャンによる縞模様の発生を緩和し、結晶性のバラツキを抑制して、歩留まりと表示性能を向上させることができる。
【００４０】
次に、図６(c) に示すように、ポリシリコン膜１７ｓの上に２つのＴＦＴが形成できる大きさの島状のレジストパターン（不図示）を形成し、このレジストパターンをマスクに使用してポリシリコン膜１７ｓをエッチングしてポリシリコン膜１７ｓをアイランド化し、このポリシリコン膜１７ｓを半導体活性層として使用する。
【００４１】
アイランド化されたポリシリコン膜１7 ｓは、図３，図５において示したポリシリコン膜１２，１４に該当する。ＣＭＯＳ型インバータ４０を形成する場合にはポリシリコン膜１７ｓの平面形状は電流が流れる方向の長さを４〜６μｍ、電流方向に垂直方向の長さ（幅）を１０〜１００μｍとする。また、ＣＭＯＳ型アナログスイッチ４２を形成する場合にはポリシリコン膜１７ｓの平面形状は電流が流れる方向の長さを４〜６μｍ、電流方向に垂直方向の長さを１０〜１００μｍとする。
【００４２】
本実施形態のポリシリコン膜１７ｓは、p-chＴＦＴが形成される第１領域Ａとn-chＴＦＴが形成される第２領域Ｂとを分離させずに互いに連続して共通アイランド化されている。このような共通アイランド化されたポリシリコン膜１７ｓを使用することにより、後述するようにＣＭＯＳ回路の集積度をさらに高くすることができる。
【００４３】
さらに、図６(d) に示すように、ＰＥＣＶＤ法により、島状のポリシリコン膜１７ｓを含む下地絶縁膜１６上にゲート絶縁膜１８としてSiO2膜を８０〜１５０ｎｍの厚さに形成する。なお、ゲート絶縁膜１８として、SiO2膜とSiN x 膜からなる２層構造を採用してもよい。この場合、下層部となるSiN x 膜の厚さはゲート絶縁膜１８全体の厚さの１／３以下にすることが望ましい。
【００４４】
次に、図７(a) に示すように、ＤＣ／ＲＦスパッタ装置を用いて、ゲート絶縁膜１８の上にゲート電極となるネオジウムを添加したアルミニウム合金（AlNd）膜を３００〜４００ｎｍの厚さに形成する。なお、ゲート電極の材料としては、アルミニウム合金以外の金属膜、又は不純物を添加したポリシリコン膜を用いてもよい。
【００４５】
そして、AlNd膜を上にフォトレジスト（不図示）を塗布し、これを露光、現像して所定のゲート電極パターン及び配線パターンの形状に成形する。その後、レジストパターンをマスクに使用してAlNd膜をエッチングし、これによりAlNd膜からなる第１ゲート１ｇと第２ゲート電極２ｇと配線（不図示）を形成する。
第１ゲート電極１ｇは、ポリシリコン膜１７ｓの第１領域Ａの中央を通る部分に形成され、また、第２ゲート電極２ｇはポリシリコン膜１７ｓの第２領域Ｂの中央を通る部分に形成される。その後、フォトレジストを除去する。
【００４６】
次に、第１及び第２ゲート電極１ｇ，２ｇをマスクに使用してｎ型不純物を基板の全面に向けて導入し、その後に図７(b) に示すように、フォトレジスト（マスク）Ｒで第２領域Ｂを覆った状態で、第１ゲート電極１ｇをマスクに使用して第１領域Ａにのみ選択的にｐ型不純物を高濃度に導入することにより、１回のフォトレジストの使用で第１ゲート電極１ｇの両側のポリシリコン１７ｓに第１及び第２のｐ+ 型不純物領域１７ａ，１７ｂを形成し、第２ゲート電極２ｇの両側のポリシリコン１７ｓに第１及び第２のｎ+ 型不純物領域１７ｃ，１７ｄを形成する。
【００４７】
ポリシリコン膜１７ｓへの不純物の導入は、プラズマドーピング法又はイオン注入法によって行われ、ｎ型不純物として隣（Ｐ）又は砒素（As）等を導入し、ｐ型不純物としてホウ素（Ｂ）等を導入する。ｐ+ 型不純物領域１７ａ，１７ｂのｐ型不純物濃度は実質的に１×１０19/cm3以上であり、ｎ+ 型不純物領域１７ｃ，１７ｄのｎ型不純物濃度は１×１０19/cm3以上である。
【００４８】
その後、エキシマレーザを用いてポリシリコン膜１７ｓ中に導入したｐ型不純物、ｎ型不純物を活性化する。なお、不純物活性化の手法として、３００℃以上の熱処理か、或いはランプ加熱処理を用いてもよい。
第１及び第２のｐ+ 型不純物領域１７ａ，１７ｂは、図３に示した第１及び第２のｐ+ 型不純物領域１２ａ，１２ｂ又は図５に示した第１及び第２のｐ+ 型不純物領域１４ａ，１４ｂに該当する。また、第１及び第２のｎ+ 型不純物領域１７ｃ，１７ｄは、図３に示した第１及び第２のｎ+ 型不純物領域１２ｃ，１２ｄ又は図５に示した第１及び第２のｎ+ 型不純物領域１４ｃ，１４ｄに該当する。
【００４９】
これにより、第１ゲート電極１ｇとゲート絶縁膜１８とｐ+ 型不純物領域１７ａ，１７ｂからp-chＴＦＴ１が構成され、そして、第２ゲート電極２ｇとゲート絶縁膜１８とｎ+ 型不純物領域１７ｃ，１７ｄからn-chＴＦＴ２が構成される。
次に、図７(c) に示すように、ＰＥＣＶＤ法により第１層間絶縁膜１９としてSiO2膜及びSiN x 膜を基板の上側全面に形成する。本実施形態では、SiO2膜とSiN x 膜それぞれの膜厚を６０ｎｍと４００ｎｍとする。なお、第１層間絶縁膜１９として、SiN x 膜やSiO2膜のいずれか、又は有機樹脂膜などを形成してもよい。
【００５０】
次に、コンタクト用窓が形成されたレジストパターン（不図示）を第１層間絶縁膜１９上に形成した後に、そのレジストパターンをマスクに使用して第１層間絶縁膜１９をドライエッチングする。これにより、図８(a) に示すように、第１及び第２のｐ+ 型不純物領域１７ａ，１７ｂ、第１及び第２のｎ+ 型不純物領域１７ｃ，１７ｄ、第１及び第２ゲート電極１ｇ，２ｇの上のそれぞれに、独立した第１〜第６のコンタクトホール１９ａ〜１９ｆを形成する。
【００５１】
第１のコンタクトホール１９ａは図３、図５に示した第１のｐ+ 型不純物領域１２ａ，１４ａ上のコンタクトホール１３ｅ，１５ｅに該当し、また、第２のコンタクトホール１９ｂは図３、図５に示した第１ゲート電極１ｇの上のコンタクトホール１３ａ，１５ａに該当し、第３のコンタクトホール１９ｃは図３、図５に示した第２のｐ+ 型不純物領域１２ｂ，１４ｂ上のコンタクトホール１３ｃ，１５ｃに該当し、第４のコンタクトホール１９ｄは、図３、図５に示した第１のｎ+ 型不純物領域１２ｃ、１４ｃの上のコンタクトホール１３ｄ，１５ｄに該当し、第５のコンタクトホール１９ｅは図３、図５に示した第２ゲート電極２ｇ上のコンタクトホール１３ｂ，１５ｂに該当し、第６のコンタクトホール１９ｆは図３、図５に示した第２１のｎ+ 型不純物領域１２ｄ、１４ｄの上のコンタクトホール１３ｆ，１５ｆに該当する。
【００５２】
次に、ＤＣ／ＲＦスパッタにより第１層間絶縁膜１９上と第１〜第６のコンタクトホール１９ａ〜１９ｆの中にチタン／アルミニウム／チタンの三層構造金属膜を１００／３００／５０ｎｍの厚さに形成する。その後、所定の配線パターンを有するレジストパターン（不図示）を三層構造金属膜上に形成し、ついで、レジストパターンをマスクに使用して三層構造金属膜をドライエッチングして所定の第１〜第５の配線２０ａ〜２０ｅを形成する。図８(b) は、レジストパターンを除去した後の状態を示している。
【００５３】
第１の配線２０ａは、図３に電源配線５又は図５の出力配線８に該当し、第１のコンタクトホール１９ａを通して第１のｐ+ 型不純物領域１７ａに接続される。第２の配線２０ｂは、図３の入力配線３又は図５の第１ゲート引出配線９に該当し、第２のコンタクトホール１９ｂを通して第１ゲート電極１ｇに接続される。第３の配線２０ｃは、図３の出力配線４又は図５の入力配線７に該当し、第３及び第４のコンタクトホール１９ｃ，１９ｄを通して第２のｐ+ 型不純物領域１７ｂと第１のｎ+ 型不純物領域１７ｃに接続される。第４の配線２０ｄは、図３の入力配線３又は図５の第２ゲート引出配線１０に該当し、第５のコンタクトホール１９ｅを通して第２ゲート電極２ｇに接続される。第５の配線２０ｅは、図３の入力配線３又は図５の出力配線８に該当し、第６のコンタクトホール１９ｆを通して第２のｎ+ 型不純物領域１７ｄに接続される。
【００５４】
以上のような第１〜第５の配線２０ａ〜２０ｅを形成した後に、図８(c) に示すように、第１〜第５の配線２０ａ〜２０ｅを覆う第２の層間絶縁膜２１を第１の層間絶縁膜１９の上面全体に形成する。本実施形態では、平坦化のために第２の層間絶縁膜２１として膜厚３０００ｎｍのアクリル樹脂膜を形成する。なお、第２層間絶縁膜２１として、SiN x 膜やSiO2膜、または他の樹脂系絶縁膜を形成してもよい。
【００５５】
以上、絶縁性基板１１上にＣＭＯＳ型ＴＦＴを形成する例を用いて本実施形態を説明したが、勿論、本発明の構成は単結晶シリコンを用いたＣＭＯＳ型ＳＯＩ（シリコン・オン・インシュレータ）電界効果トランジスタ、またはそれにより形成した半導体集積回路にも適用することが可能である。
以上述べたように本発明の第１実施形態によれば、ＣＭＯＳ型ＴＦＴを構成するp-chＴＦＴとn-chＴＦＴが形成されるべきシリコンアイランド領域を分離せずに連続して形成し、同一のシリコンアイランド領域にｎ+ 型不純物領域とｐ+ 型不純物領域を形成するようにしたので、ＣＭＯＳ型回路の基本となるインバータやアナログスイッチの占有面積を従来よりも削減することができた。
【００５６】
このため、インバータとアナログスイッチからなるＣＭＯＳ型デジタル回路又はＣＭＯＳ型アナログ回路の占有面積を削減して、従来と同じデザインルールでより高密度のＴＦＴ集積回路を構築することが可能になる。
（第２の実施の形態）
第２の実施の形態では、ｐチャネル型薄膜トランジスタとｎチャネル型薄膜トランジスタのうち互いに隣り合うソース／ドレイン領域を間隔を開けずに連続して形成することと、その隣り合うｎ型のソース／ドレインとｐ型のソース／ドレインを１つのコンタクトホールを通して同じ配線に接続するための構造を有するＣＭＯＳ型ＴＦＴについて説明する。
【００５７】
図９は第２実施形態のＣＭＯＳ型インバータに係るレイアウトを示す平面図、図１０はそのIV−IV線断面図である。なお、図９及び図１０において、図３及び図８と同じ符号は同じ要素を示している。
図９のＣＭＯＳ型インバータ４１は、第１の実施形態で開示したp-chＴＦＴ１とn-chＴＦＴ２を採用するとともに、p-chＴＦＴ１の１つのソース／ドレインとなる第２のｐ+ 型不純物領域１２ｂとn-chＴＦＴ２の１つのソース／ドレインとなる第１のｎ+ 型不純物領域１２ｃの境界部分とその周辺の上にコンタクトホール１３ｈを形成し、そのコンタクトホール１３ｈを通して出力配線４を第２のｐ+ 型不純物領域１２ｂと第１のｎ+ 型不純物領域１２ｃに接続する構造を有している。
【００５８】
これによれば、ＣＭＯＳ型インバータ４１を構成するp-chＴＦＴ１の第２のｐ+ 型不純物領域１２ｂとn-chＴＦＴ２の第１のｎ+ 型不純物領域１２ｃを分離させずに連続して形成され、しかもそれらの不純物領域１２ｂ，１２ｃと出力配線４とのコンタクト部分が１つであるので、コンタクトホール形成に必要なマージンを第１実施形態よりも小さくすることができるので、ＣＭＯＳ型インバータ４１回路の高さを第１実施形態よりもさらに抑えることができる。しかも、第２のｐ+ 型不純物領域１２ｂと第１のｎ+ 型不純物領域１２ｃに対する出力配線４の接続部分は半導体層−金属のオーミックコンタクトなので、低い接触抵抗が得られる。
【００５９】
図１１は第２実施形態に係るＣＭＯＳ型アナログスイッチのレイアウトを示す平面図、図１２はそのＶ−Ｖ線断面図である。なお、図１１及び図１２において図５及び図８に示したと同じ符号は同じ要素を示している。
図１１のＣＭＯＳ型アナログスイッチ４３は、第１の実施形態で開示したp-chＴＦＴ１とn-chＴＦＴ２を採用するとともに、p-chＴＦＴ１の１つのソース／ドレインとなる第２のｐ+ 型不純物領域１４ｂとn-chＴＦＴ２の１つのソース／ドレインとなる第１のｎ+ 型不純物領域１４ｃの境界とその周辺の上にコンタクトホール１５ｈを形成し、そのコンタクトホール１５ｈを通して入力配線７を第２のｐ+ 型不純物領域１４ｂと第１のｎ+ 型不純物領域１４ｃに接続する構造を有している。
【００６０】
これによれば、ＣＭＯＳ型アナログスイッチ４３を構成するp-chＴＦＴ１の第２のｐ+ 型不純物領域１４ｂとn-chＴＦＴ２の第１のｎ+ 型不純物領域１４ｃを分離させずに連続して形成され、しかもそれらの不純物領域１４ｂ，１４ｃと入力配線７とのコンタクト部分が電流方向で１つであるので、コンタクトホール形成に必要なマージンを第１実施形態よりも小さくすることができるので、ＣＭＯＳ型アナログスイッチ４３の左右幅を第１実施形態よりもさらに抑えることができる。しかも、第２のｐ+ 型不純物領域１４ｂと第１のｎ+ 型不純物領域１４ｃに対する出力配線４の接続部分は半導体層−金属のオーミックコンタクトなので、低い接触抵抗が得られる。
【００６１】
なお、図１１では、第２のｐ+ 型不純物領域１２ｂと第１のｎ+ 型不純物領域１２ｃの境界線上に複数のコンタクトホール１５ｈが形成されているが、それら複数のコンタクトホール１５ｈを１つの細長いスリット状のコンタクトホールとしてもよい。
なお、本実施形態のＣＭＯＳ型インバータ、ＣＭＯＳ型アナログスイッチの形成工程は、互いに隣接するｐ+ 型不純物領域とｎ+ 型不純物領域の境界及びその周辺のコンタクトホールの形成位置を除いて第１実施形態と同様である。
（第３の実施の形態）
第３の実施の形態では、ｐチャネル型薄膜トランジスタとｎチャネル型薄膜トランジスタのうち互いに隣り合うソース／ドレイン領域を間隔を開けずに連続して形成することと、その隣り合うｎ型のソース／ドレインとｐ型のソース／ドレインの境界部分（接合部分）をジグザグにすることによりｎ型のソース／ドレインのコンタクト部分とｐ型のソース／ドレインのコンタクト部分が直線上に配置された構造を有するＣＭＯＳ型アナログスイッチについて説明する。
【００６２】
図１３は、第３実施形態に係るＣＭＯＳ型アナログスイッチのレイアウトを示す平面図、図１４(a) はそのVI−VI線断面図、図１４(b) はそのVII −VII 線断面図である。なお、図１３及び図１４において図５及び図８に示したと同じ符号は同じ要素を示している。
ＣＭＯＳ型アナログスイッチを構成するp-chＴＦＴ１とn-chＴＦＴ２を構成するポリシリコン膜１４は大きな電流を流すために、ＣＭＯＳ型インバータのポリシリコン膜１２に比べて電流方向と垂直方向に長く形成されている。
【００６３】
そこで、図１３に示すように、ＣＭＯＳ型アナログスイッチ４４の２つのゲート電極１ｇ、２ｇの間の領域において互いに隣接する第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆを電流方向に対して垂直な方向で交互に配置している。即ち、第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆの境界部分（接合部分）の形状がゲート電極１ｇ，２ｇの延在方向で櫛歯状になっている。このような形状は、ポリシリコン膜１４にｐ型不純物をドープする際に用いる図７(b) のフォトレジストＲの縁を上から見てＳ字を連続して繋げた櫛歯状にすることにより容易に形成される。
【００６４】
また、第１層間絶縁膜１９のうち、交互に入り組んでいる第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆの複数の突出部の上にはそれぞれコンタクトホール１５ｊ，１５ｋがゲート電極１ｇ、２ｇにほぼ平行に一列に形成されている。
そして、入力配線７は、それらのコンタクトホール１５ｊ，１５ｋを通して第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆにオーミックに接続されている。
【００６５】
本実施形態の最大の特徴は、双方のＴＦＴ１，２のゲート電極１ｇ，２ｇの間に挟まれた領域にp-chＴＦＴ１の第２のｐ+ 型不純物領域１４ｅとn-chＴＦＴ２の第１のｎ+ 型不純物領域１４ｆをその境界近傍で一方向で交互に配置し、ｎ+ 型半導体−金属とｐ+ 型半導体−金属といった２種類のオーミックコンタクトが一列になるように形成したことである。
【００６６】
従って、図１４(a) に示すようにｐ+ 型不純物領域１４ｅと金属製入力配線７のみがオーミック接続される部分と、図１４(b) に示すようにｎ+ 型不純物領域１４ｆと金属製入力配線７のみがオーミック接続される部分とが形成されることになる。
このように、図５に示すような２列のコンタクト構成に比して、ＣＭＯＳアナログスイッチの物理幅がさらに小さくなって占有面積が小さくなる。
【００６７】
ところで、図１３に示すＣＭＯＳ型アナログスイッチ４４においては、第２のｐ+ 型不純物領域１４ｅと入力配線７とのコンタクトの総数、および第１のｎ+ 型不純物領域１４ｆと入力配線７とのコンタクトの総数が、ともに図５に示すＣＭＯＳアナログスイッチ４２よりも減少するので、接触抵抗及びバルク抵抗の増加によって、オン電流の減少とオン抵抗の増加が懸念された。
【００６８】
しかし、本願発明者は、本発明を実証する複数のＣＭＯＳ型アナログスイッチのＴＥＧを設計・評価した結果、図１３に示す素子は図５の素子に比してオン電流減少とオン抵抗の増加が現れないことがわかり、上記した懸念は解消された。
図１５は、図１３を変形したＣＭＯＳ型アナログスイッチ４５である。本変形例の最大の特徴として、ゲート電極１ｇ、２ｇの延在方向に平行な方向で、p-chＴＦＴ１の第２のｐ+ 型不純物領域１４ｅとn-chＴＦＴ２の第１のｎ+ 型不純物領域１４ｆとが交互に配置された領域の上で、第１層間絶縁膜１９に１つの細長いスリット状のコンタクトホール１５ｋを形成し、該スリット状のコンタクトホール１５ｋを通して入力配線７を第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆの双方にオーミック接続した構造を示している。
【００６９】
このように、第２のｐ+ 型不純物領域１４ｅと第１のｎ+ 型不純物領域１４ｆの境界で突出した領域に個々にコンタクトホールを設けるのではなく、１つのスリット状のコンタクトホール１５ｋを設けると、コンタクト抵抗が小さくなるばかりでなく、図１１に示したように直線状の境界線から外れないように加工マージンを考慮しなくてもよくなるので、コンタクトホール１５ｋの有効接触面積を小さくして微細化がさらに図れる。
【００７０】
なお、本実施形態においても、第１及び第２の実施の形態と同様の作用及び効果が得られる。また、本実施形態のＣＭＯＳ型インバータ、ＣＭＯＳ型アナログスイッチの形成は、互いに隣接するｐ+ 型不純物領域とｎ+ 型不純物領域の境界の形状工程とコンタクトホールの形成位置を除いて第１実施形態と同様である。
（第４の実施の形態）
本実施形態では、第１〜第３の実施形態に示したＣＭＯＳ型ＴＦＴの具体的応用例を説明するものである。ここで、低温ポリシリコン周辺回路一体化の超高精細液晶表示装置を例示する。しかし、有機ＥＬなどのＴＦＴ基板を用いたアクティブ型表示装置にも同様に応用できる。
【００７１】
図１６は、第４実施形態の低温ポリシリコン液晶表示装置の模式図である。
図１６に示した液晶表示装置は、複数の画素セルを有する表示部３１と周辺回路部３２と入力端子部３３の３つの部分から構成されている。
表示部３１は、ダブルゲートＴＦＴ３１ａ，３１ｂと、ダブルゲートＴＦＴ３１ａ，３１ｂの一方のソース電極に接続されている画素電極３１ｃ及び蓄積容量Ｃｓとからなる画素セル３０を複数有し、それらの画素セル３０はマトリクス状に配置されている。また、表示部３１はＴＦＴ３１ａ，３１ｂのゲート電極に接続され且つ水平に配置されて画素ＴＦＴを選択するゲートバス（信号）線３１ｄと、ＴＦＴ３１ａのドレイン電極に接続され且つデータ信号を画素セル３１に伝達するデータバス（データ走査）線３１ｅ等を有している。
【００７２】
例えば、ＵＸＧＡフォーマットの表示部３１では、画素セル３０の総数は４８００×１２００個で、ゲートバス線３１ｄの総数は１２００本で、データバス線３１ｅの総数は４８００本である。
周辺回路部３２は、ガラス基板１１の表示部３１の周りの額縁領域に形成されていて、走査線側回路３２ａ、デジタルデータドライバ回路３２ｂ、静電防止／リペア／予備充電回路３２ｃ等から構成される。
【００７３】
走査側回路３２ａは、表示部３１左右側の額縁領域１１ａに配置されていて、ゲートバス線３１ｅを選択する信号を発生する回路構成を有している。また、デジタルデータドライバ回路３２ｂは、ガラス基板１１上側の額縁領域１１ｂに配置されていて、入力端子部３３から入力されたデジタル映像信号をアナログ階調信号に変換し、所定のタイミングでデータを表示部３１に送る回路構成を有し、表示部３１との間にはアナログスイッチ列３２ｄが形成されている。
【００７４】
静電防止／リペア／予備充電回路３２ｃは、表示部３１下側の額縁領域１１ｃに配置されている。
また、入力端子部３３は、２カ所（ポート）に接続される入力端子群から構成されている。各ポートに２４本又は４８本のデジタル信号線が設けられており、また、走査側回路３２ａを駆動する各種の制御信号端子が設けられている。
【００７５】
走査側回路３２ａ又はデジタルデータドライバ回路３２ｂには、第１又は第２の実施形態に示したＣＭＯＳ型インバータ４０，４１等が適用され、データ側のアナログスイッチ列３２ｄに第３の実施形態の発明のＣＭＯＳ型アナログスイッチ４４，４５が適用される。
図１７は、赤色画素３０Ｒ、緑色画素３０Ｇ、青色画素３０Ｂに対応したデータ側アナログスイッチ列３２ｄのレイアウトを示す平面図である。３本のデータバス線３１ｄに対応する３系統のＣＭＯＳ型アナログスイッチ４５が示されている。データバス３１ｄはＣＭＯＳ型アナログスイッチ４５の出力配線８に接続される。各画素３０Ｒ，３０Ｇ，３０Ｂに対応した３列のアナログスイッチは、それぞれチャネル幅ｙ1 が例えば１００μｍの８個のＣＭＯＳ型ＴＦＴにより並列に構成されている。また、各列におけるＣＭＯＳ型アナログスイッチ４５相互間の間隔ｙ2 は例えば５μｍとなっている。
【００７６】
アナログスイッチ列の各画素３０Ｒ，３０Ｇ，３０Ｂ間の画素ピッチｘは、表示フォーマットによって異なり、２３８ｄｐｉの表示制度の場合には、３５．５μｍである。本発明の適用によれば、１つのＣＭＯＳ型ＴＦＴの幅が従来よりも狭くなるので、その画素ピッチｘ毎に形成されるＣＭＯＳ型ＴＦＴの形成幅のマージンが小さくて済む。
【００７７】
デジタルドライバ回路３１ｂのアナログ出力バッファ（不図示）からＣＭＯＳ型ＴＦＴの入力配線７に送られたアナログ階調信号Ｖin（Ｒ）、Ｖin（Ｇ）、Ｖin（Ｂ）がタイミングを制御するブロック選択信号Ｖgn，Ｖgpによって、ＣＭＯＳ型アナログスイッチ４５を通して出力配線８、即ちデータバス線３１ｄへ出力され、そして、液晶セル３０の電光変換機能によって、人間が認識できる光映像信号に変換される。
【００７８】
図１８は、低温ポリシリコン液晶表示装置のパネル断面図である。
図１８において、画素ＴＦＴ３１ａ，３１ｂと画素電極３１ｃを備えた表示部３１と、ＣＭＯＳ型インバータ４０，４１やＣＭＯＳ型アナログスイッチ４２〜４５等を備えた周辺回路３２を備えたＴＦＴ基板５１と、ブラックマトリクスＢＭとカラーフィルタＣＦ、対向電極５３等が形成された対向基板５２と、両基板５１，５２間にあるセルギャップを形成するシール５４と、表示部３１に対応した両基板５１，５２の上に形成されている配向膜５５ａ，５５ｂと、両基板５１，５２の間に挟んだ液晶材料５６とにより構成されている。また、ＴＦＴ基板５１の外側と対向基板５２の外側にそれぞれ偏光板５７ａ，５７ｂ等の光学フィルムが形成されている。  本実施形態によれば、第１〜第３の実施形態で開示したＣＭＯＳ型ＴＦＴ及びその回路を用いることにより超高精細表示装置の画素ピッチに対応した狭い周辺回路部３２の形成領域に高性能のＴＦＴ集積回路を設置することができるようになる。従って、高性能の周辺回路を内蔵した液晶表示装置や有機ＥＬ表示装置を実現することが可能になる。
（付記１）絶縁性基板の上に島状に形成された半導体層と、
前記半導体層の上にゲート絶縁膜を介して形成された第１ＭＯＳトランジスタの第１ゲート電極と、
前記半導体層の上にゲート絶縁膜を介して形成され且つ前記第１ゲート電極と間隔をおいて形成された第２ＭＯＳトランジスタの第２ゲート電極と、
前記第１ゲート電極の両側の前記半導体層内に形成されて前記第１ＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域と、前記第２ゲート電極の両側の前記半導体層内に形成されて前記第２ＭＯＳトランジスタのソース／ドレインとなり且つ一方が前記第２の一導電型不純物導入領域に互いに接して形成されている第１及び第２の反対導電型不純物導入領域と
を有することを特徴とする表示装置。
（付記２）前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域は、前記第１及び第２のゲート電極の延在方向に沿って交互に入り組んで形成され、前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域の境界部分はジグザグに延在していることを特徴とする付記１に記載の表示装置。
（付記３）前記第１及び第２の一導電型不純物導入領域と前記第１及び第２の反対導電型不純物導入領域の少なくとも一方の不純物濃度は、１×１０19/cm3以上であることを特徴とする付記１又は付記２に記載の表示装置。
（付記４）前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタを覆う絶縁膜と、
前記第２の一導電型不純物導入領域の上で前記絶縁膜に形成された第１のホールと、
前記第２の一導電型不純物導入領域に接している前記第１の反対導電型不純物導入領域の上で前記絶縁膜に形成された第２のホールと、
前記絶縁膜上に形成され且つ前記第１のホールを通して前記第２の一導電型不純物導入領域にオーミック接続され、前記第２のホールを通して前記前記第１の反対導電型不純物導入領域にオーミック接続された配線と
を有することを特徴とする付記１〜付記３のいずれかに記載の表示装置。
（付記５）前記配線は、金属から構成されていることを特徴とする付記４に記載の表示装置。
（付記６）前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタを覆う絶縁膜と、
前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域との境界の上に形成されたホールと、
前記絶縁膜上に形成され且つ前記ホールを通して前記第２の一導電型不純物導入領域と前記前記第１の反対導電型不純物導入領域にオーミック接続される配線とを有することを特徴とする付記１〜付記３のいずれかに記載の表示装置。
（付記７）前記ホールは、複数又はスリット状に１つ形成されていることを特徴とする付記６に記載の表示装置。
（付記８）前記配線は、金属から構成されていることを特徴とする付記４〜付記７のいずれかに記載の表示装置。
（付記９）スリット状の前記ホールは、その延在方向に沿って前記前記第２の一導電型不純物導入領域と前記第１の反対導電型層に交互に接続する位置に形成されることを特徴とする付記６又は付記８に記載の表示装置。
（付記１０）前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記絶縁性基板の表示部の周辺に形成された周辺駆動回路又は信号処理回路を構成することを特徴とする付記１〜付記９のいずれかに記載の表示装置。
（付記１１）前記半導体層は、低温成長ポリシリコン層であることを特徴とする付記１〜付記９のいずれかに記載の表示装置。
（付記１２）絶縁性基板の上に非晶質半導体層形成する工程と、
前記非晶質半導体層へのレーザ照射又は加熱により前記非晶質半導体層を結晶性半導体層に変化させる工程と、
前記結晶性半導体層をパターニングして島状にする工程と、
島状の前記結晶性半導体層の第１領域と第２領域にそれぞれゲート絶縁膜を介して第１のＭＯＳトランジスタの第１ゲート電極と第２のＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記結晶性半導体層の前記第１領域のうち前記第１ゲート電極の両側に一導電型不純物を導入して前記第１のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の一導電型不純物導入領域を形成する工程と、
前記結晶性半導体層の前記第２領域のうち前記第２ゲート電極の両側に反対導電型不純物を導入して前記第２のＭＯＳトランジスタのソース／ドレインとなる第１及び第２の反対導電型不純物導入領域を形成するとともに、該第１の反対導電型不純物導入領域を前記第２の一導電型不純物導入領域に隣接させる工程と、
前記第１及び第２のＭＯＳトランジスタの上に絶縁膜を形成する工程と、
前記第２の一導電型不純物導入領域と前記第１の反対導電型不純物導入領域に別々に第１ホールを前記絶縁膜に形成するか又は双方に跨る第２ホールを前記絶縁膜に形成する工程と、
前記第１ホール又は第２ホールを通して前記第２の一導電型不純物導入領域と前記第１の反対導電型層に接続される配線を前記絶縁膜上に形成する工程と
を有することを特徴とする表示装置の製造方法。
（付記１３）前記第２の一導電型不純物導入領域とこれに接している前記第１の反対導電型不純物導入領域の境界部分の平面形状は、前記第１及び第２ゲート電極の延在方向に沿ってジグザグに延在していることを特徴とする付記１２に記載の表示装置の製造方法。
（付記１４）前記第１及び第２の一導電型不純物導入領域と前記第１及び第２の反対導電型不純物導入領域の少なくとも一方の不純物濃度は、１×１０19/cm3以上になされることを特徴とする付記１２又は付記１３に記載の表示装置の製造方法。
（付記１５）前記絶縁膜上と前記第１又は第２のホールの中に金属膜を形成した後に、該金属膜をパターニングすることにより前記配線を形成することを特徴とする付記１２〜付記１４のいずれかに記載の表示装置の製造方法。
（付記１６）前記第１のホールは、前記前記第２の一導電型不純物導入領域上に複数箇所、前記第１の反対導電型層に複数箇所に形成されることを特徴とする付記１２〜付記１５のいずれかに記載の表示装置の製造方法。
（付記１７）前記第２のホールは、前記第１及び第２のゲート電極の延在方向に沿って、前記前記第２の一導電型不純物導入領域と前記第１の反対導電型層に交互に接続するスリット状に形成されることを特徴とする付記１２〜付記１５のいずれかに記載の表示装置の製造方法。
【００７９】
【発明の効果】
以上述べたように本発明によれば、ＣＭＯＳ回路に用いられるｎ型ＴＦＴとｐ型ＴＦＴを同一の島状の半導体層に形成するようにしたので、不純物添加に関わるマージン領域が要らなくなり、ＴＦＴからなる半導体回路の占有面積が小さくなる。
【００８０】
さらに、本発明によれば、同一のパターン領域に形成されたｎ型ＴＦＴとｐ型ＴＦＴの互いに接する不純物導入領域の少なくとも一方を共有してコンタクトすることによって、ＣＭＯＳ回路の設計面積が一層削減されることになる。
従って、デジタルドライバ、ＤＡＣ、メモリ、Ｉ／Ｏ回路、データ処理回路、ＣＰＵ等の高性能・多機能の大規模半導体集積回路を超高精細表示装置に内蔵することができるので、高性能の表示装置を作ることが可能になる。また、半導体集積回路を表示装置の狭い周辺額縁領域に収められるので、周辺回路一体化表示装置の狭額縁化、軽量化及びコンパクト化が可能になる。しかも、加工精度の比較的低い製造装置を使用しても、比較的高い集積度が得られるので、周辺回路一体化表示装置の製造コストの大幅な削減が可能になる。
【図面の簡単な説明】
【図１】図１(a) は従来のＣＭＯＳインバータを構成する半導体装置の平面図であり、図１(b) は図１(a) のＩ−Ｉ線断面図である。
【図２】図２は、ＣＭＯＳインバータの等価回路図である。
【図３】図３は、本発明の第１実施形態に係るＣＭＯＳ型インバータのデバイスを示す平面図である。
【図４】図４は、ＣＭＯＳアナログスイッチの等価回路図である。
【図５】図５は、本発明の第１実施形態に係るＣＭＯＳ型アナログスイッチのデバイスを示す平面図である。
【図６】図６(a) 〜(d) は、本発明の第１実施形態に使用されるＣＭＯＳ型ＴＦＴの製造工程を示す断面図（その１）である。
【図７】図７(a) 〜(c) は、本発明の第１実施形態に使用されるＣＭＯＳ型ＴＦＴの製造工程を示す断面図（その２）である。
【図８】図８(a) 〜(c) は、本発明の第１実施形態に使用されるＣＭＯＳ型ＴＦＴの製造工程を示す断面図（その３）である。
【図９】図９は、本発明の第２実施形態に係るＣＭＯＳ型インバータのデバイスを示す平面図である。
【図１０】図１０は、本発明の第２実施形態に係るＣＭＯＳ型インバータのデバイスを示す断面図である。
【図１１】図１１は、本発明の第２実施形態に係るＣＭＯＳ型アナログスイッチを示す平面図である。
【図１２】図１２は、本発明の第２実施形態に係るＣＭＯＳ型アナログスイッチを示す断面図である。
【図１３】図１３は、本発明の第３実施形態に係るＣＭＯＳ型アナログスイッチを示す平面図である。
【図１４】図１４(a),(b) は、本発明の第３実施形態に係るＣＭＯＳ型アナログスイッチを示す断面図である。
【図１５】図１５は、本発明の第３実施形態に係る別のＣＭＯＳ型アナログスイッチを示す平面図である。
【図１６】図１６は、本発明の第４実施形態に係る液晶表示装置の構成図である。
【図１７】図１７は、本発明の第４実施形態に係る液晶表示装置のデータ側アナログスイッチ列を構成するデバイスの平面図である。
【図１８】図１８は、本発明の第４実施形態に係る液晶表示装置の額縁領域とその周辺部を示す断面図である。
【符号の説明】
１…ｐチャネル型ＴＦＴ、２…ｎチャネル型ＴＦＴ、１ｇ，２ｇ…ゲート電極、３…入力配線、４…出力配線、５…電源配線、６…設置配線、７…入力配線、８…出力配線、９，１０…ゲート引出配線、１１…絶縁性基板、１２，１４…ポリシリコン、１３ａ，１３ｂ，１５ａ，１５ｂ…コンタクトホール、１６…下地絶縁膜、１７…アモルファスシリコン膜、１７ａ，１７ｂ…ｐ+ 型不純物（導入）領域、１７ｃ，１７ｄ…ｎ+ 型不純物（導入）領域、１８…ゲート絶縁膜、１９，２１…層間絶縁膜、２０ａ〜２０ｅ…配線、３０…画素セル、３１…表示部、３２…周辺回路部、３３…入力端子、４０，４１…ＣＭＯＳ型インバータ、４２〜４５…ＣＭＯＳ型アナログスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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