(57)【特許請求の範囲】
【請求項１】
データバスを有するコンピュータメモリシステムであって、データバス上の信号は周期ｐ１を有し、前記システムは、
（ａ）データ線を有する第１のメモリバンクと、
（ｂ）データ線を有する第２のメモリバンクと、
（ｃ）第１のメモリバンクに付随する第１のクロック信号および第２のメモリバンクに付随する第２のクロック信号であって、各クロック信号が周期ｐ２を有し、第２のクロック信号は第１のクロック信号から時間．ＤＥＬＴＡ．Ｔだけ遅延されている第１および第２のクロック信号と、
（ｄ）第１のクロック信号の各サイクルの始めに開始して時間．ＤＥＬＴＡ．Ｔ１だけ続くデータバスに第１のメモリバンクのデータ線を接続する第１のＦＥＴスイッチと、
（ｅ）第２のクロック信号の各サイクルの始めから時間．ＤＥＬＴＡ．Ｔ２後に開始して時間．ＤＥＬＴＡ．Ｔ３だけ続くデータバスに第２のメモリバンクのデータ線を接続する第２のＦＥＴスイッチと、を含み、
．ＤＥＬＴＡ．Ｔ，．ＤＥＬＴＡ．Ｔ１，．ＤＥＬＴＡ．Ｔ２，および．ＤＥＬＴＡ．Ｔ３は第１のＦＥＴスイッチのデータ線および第２のＦＥＴスイッチのデータ線が決して同時にデータバスに接続されることのないように選択されるコンピュータメモリシステム。
【請求項２】
請求項１記載のコンピュータメモリシステムであって、データバス周期ｐ１は各クロック信号の周期ｐ２の２倍であるコンピュータメモリシステム。
【請求項３】
請求項２記載のシステムであって、ＦＥＴスイッチはメモリバンクの外部に存在するコンピュータメモリシステム。
【請求項４】
請求項３記載のシステムであって、さらに、マザーボードを含み、遅延クロック信号発生手段、第１のメモリバンク、第２のメモリバンク、第１のＦＥＴスイッチ、および第２のＦＥＴスイッチはマザーボード上に配置されるシステム。
【請求項５】
請求項３記載のシステムであって、さらに、一つ以上のＤＩＭＭボードを含み、遅延クロック信号発生手段、第１のメモリバンク、第２のメモリバンク、第１のＦＥＴスイッチ、および第２のＦＥＴスイッチはＤＩＭＭボード上に配置されるシステム。
【請求項６】
請求項５記載のシステムであって、第１のＦＥＴスイッチはさらに制御入力、データバスに接続された第１側、および第１のメモリバンクのデータ線に接続された第２側を含み、第２のＦＥＴスイッチはさらに制御入力、データバスに接続された第１側、および第２のメモリバンクのデータ線に接続された第２側を含むシステム。
【請求項７】
請求項１記載のコンピュータメモリシステムであって、さらに、
（ａ）データ線を有する第３のメモリバンクと、
（ｂ）データ線を有する第４のメモリバンクと、
（ｃ）第３のメモリバンクに付随する第３のクロック信号および第４のメモリバンクに付随する第４のクロック信号であって、各クロック信号が周期ｐ２を有し、第３のクロック信号は第２のクロック信号から時間．ＤＥＬＴＡ．Ｔだけ遅延され第４のクロック信号は第３のクロック信号から時間．ＤＥＬＴＡ．Ｔだけ遅延されている第３および第４のクロック信号と、
（ｄ）第３のクロック信号の各サイクルの始めに開始して時間．ＤＥＬＴＡ．Ｔ１だけ続くデータバスに第３のメモリバンクのデータ線を接続する第３のＦＥＴスイッチと、
（ｅ）第３のクロック信号の各サイクルの始めから時間．ＤＥＬＴＡ．Ｔ２後に開始して時間．ＤＥＬＴＡ．Ｔ３だけ続くデータバスに第４のメモリバンクのデータ線を接続する第４のＦＥＴスイッチと、
を含むコンピュータメモリシステム。
【請求項８】
データバスを有するコンピュータメモリシステムであって、
（ａ）データ線を有する第１のＤＤＲメモリバンクと、
（ｂ）データ線を有する第２のＤＤＲメモリバンクと、
（ｃ）第１のＤＤＲメモリバンクに付随する第１のクロック信号および第２のＤＤＲメモリバンクに付随する第２のクロック信号であって、各クロック信号が周期ｐ２を有し、第２のクロック信号は第１のクロック信号から時間ＡＴだけ遅延されている第１および第２のクロック信号と、
（ｄ）第１のクロック信号の各サイクルの始めに開始して時間．ＤＥＬＴＡ．Ｔ１だけ続くデータバスに第１のＤＤＲメモリバンクのデータ線を接続する第１のＦＥＴスイッチと、
（ｅ）第２のクロック信号の各サイクルの始めから時間．ＤＥＬＴＡ．Ｔ２後に開始して時間．ＤＥＬＴＡ．Ｔ３だけ続くデータバスに第２のＤＤＲメモリバンクのデータ線を接続する第２のＦＥＴスイッチと、を含み、．ＤＥＬＴＡ．Ｔ，．ＤＥＬＴＡ．Ｔ１，．ＤＥＬＴＡ．Ｔ２，および．ＤＥＬＴＡ．Ｔ３は第１のＦＥＴスイッチのデータ線および第２のＦＥＴスイッチのデータ線が決して同時にデータバスに接続されることのないように選択されるコンピュータメモリシステム。
【請求項９】
請求項８記載のコンピュータメモリシステムであって、データバス周期ｐ１は各クロック信号の周期ｐ２の２倍であるコンピュータメモリシステム。
【請求項１０】
請求項９記載のコンピュータメモリシステムであって、ＦＥＴスイッチはメモリバンクの外部に存在するコンピュータメモリシステム。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明はメモリの基本的クロックレートを増すことなくコンピュータメモリ内のアクセス速度を高めることに関連している。
【０００２】
（従来技術に関する説明）
専門用語
本明細書全体をとおして下記の用語が使用される。
ＤＩＭＭ＝Ｄｕａｌ  Ｉｎ  ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ（ディアルインラインメモリモジュール）。
ＳＤＲＡＭ＝Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（同期ダイナミックランダムアクセスメモリ）。
ＤＤＲ＝ダブルデータレート。データビット持続時間がクロック周波数の半周期に等しい。基本クロックの一周期内でデータの２ビットが使用される。図１Ｂ参照。
ＤＢＲ＝ダブルバスレート。
ＳＤＲ＝シングルデータレート。
ＤＢＦ＝データビット周波数。ビット数／秒／ピン。ｘｘ  ｂｉｔ／ｓｅｃ／ｐｉｎとして表わされる。
ＤＲ＝データレート。データビット持続時間が基本クロックの一周期に等しい。図１Ａ参照。
【０００３】
定義：ダブルバスレート（ＤＢＲ）
本文書全体にわたる説明のために、ＤＢＲTM（ダブルバスレート）という用語が使用される。ダブルバスレートはＢＵＳシステムに出入りするデータレートがＢＵＳに接続された個別の各チップがその動作クロック周波数で送り出すものの二倍であることを意味する。
【０００４】
（従来技術）
メモリサブシステム内のスループットを高めたい要望によりメモリデバイスはより高速で動作することが必要とされている。通常、ある基本周波数で動作するシングルデータレート型ＳＤＲのメモリチップは基本周波数の一周期のデータレートＤＲを作り出す。１００ＭＨｚのＤＲは各データビットの持続時間が１０ナノ秒に等しい１００ＭＨｚ周波数の一周期に等しいことを意味する。ＤＲＡＭチップから生じるデータビットパルス幅は基本クロックの一周期である。したがって、図１Ａに示すように、基本クロックが１００ＭＨｚである時に１と０の間で交番する任意のデータビットの実際の周波数［ＭＰＷ１］は５０ＭＨｚである。
【０００５】
今日使用されているメモリチップパッケージング構成に関わることであるが、所望のＤＡＴＡ  ＢＵＳ幅を満たすために、ＳＤＲＡＭ等の一群のメモリチップが印刷回路板上に一緒に組み立てられる。（最小バス幅は１のクラスタ内の単一ＳＤＲＡＭから生じる実際のビット数である）。これらの印刷回路板はＳＩＭＭ，ＤＩＭＭ，ＳＯＤＩＭＭ，ＲＩＭＭ、等として知られるいくつかの形で構成される。しかしながら、簡潔にするために、ＤＩＭＭという用語は以後これらの異なるタイプのいずれかまたは全てを表わすのに使用される。
【０００６】
従来技術の１６８ピンＤＩＭＭモジュール（その設計は任意他のピン数の任意のＤＩＭＭ、または任意他の名称で知られる任意他のパッケージに適用される）は、現在（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｓｅｌ）委員会で規定されているように）７２データビットバス、制御線、アドレス線、電力およびクロックを使用する。ＪＥＤＥＣ標準により規定されるこのモジュールは２バンクすなわちロー（ｒｏｗ）までのＳＤＲＡＭチップを収納することができる。システムアーキテクチュアに応じて他のバンク構成も使用される。バンクの選択は単一のチップセレクト（ＣＳ）線またはチップセレクト線と他の制御線の組合せにより制御される。ＤＩＭＭモジュールはレジスタまたは非レジスタ構成である。レジスタ構成では、全てのアドレスおよび制御線が最初にレジスタ内にラッチされた後で動作のために選択されるデバイスに提供される。非レジスタ［ＭＰＷ２］構成では、アドレスおよび制御線はＤＩＭＭの入力タブからデバイスに直接配線される。いずれの構成もクロック同期用位相同期ループ（ＰＬＬ）を有するか、あるいはシステムによりＤＩＭＭに提供されるクロックを利用することができる。図１Ａに示すように、メモリチップの基本動作周波数に対する１００ＭＨｚのクロックにより、モジュールは１００ＭＨｚの最大ＤＲしか発生することができない。クロック周波数が１３３ＭＨｚに高められ、ＤＩＭＭ上のＳＤＲＡＭデバイスが１３３ＭＨｚで動作すると、最大ＤＲは１３３ＭＨｚに高められる。２００ＭＨｚ  ＤＲを達成するためには、ＳＤＲＡＭチップは２００ＭＨｚの基本周波数で動作しなければならない。ＳＤＲＡＭをより高い周波数で動作させるには開発費、時間およびシリコン速度および処理の改良が必要である。密度と速度は互いに干渉する。密度を増すと、回路に対する多くの配線レベルが必要であるため回路パスにより多くの遅延が導入されて速度は単純に低下する。シリコン内に高速および高密度を実現することも非常に困難となり、場合によっては手が出ないものとなる。
【０００７】
１００ＭＨｚクロックレートで動作するＳＤＲＡＭデバイスを利用するＤＩＭＭ［ＭＰＷ３］の従来技術の設計では、広く使用されている印刷回路板（ＰＣＢ）物理的性質およびライン幅により容易に設計が実現される［ＭＰＷ４］。したがって、１００ＭＨｚの基本クロック周波数によるＤＩＭＭメモリモジュールの設計は現在の技術により極めて単純に作り出すことができる。２００ＭＨｚ基本クロック周波数で動作するデバイスを作り出そうとする時に問題が生じる。
【０００８】
次に図２に関して、従来技術では二つの同一メモリチップ１００，１０２がクロック入力Ａ１０４およびクロック入力Ｂ１０６において同じ１００ＭＨｚクロックにより制御されることが判る。チップＡのシングルビット出力１０６がチップＢの対応する出力１０７に接続されている。任意適所与の時間に一方のチップしか動作することが許されず、他方のチップは出力１０６，１０７における内部チップ回路により高インピーダンスに分離される。チップＡ  １２０のチップセレクト（ＣＳ）入力によりチップＡはデータにアクセスすることができ、対応する入力１２１はチップＢに対して同じことを行う。このアーキテクチュアは従来技術によりＤＩＭＭを組み立てるための基礎である。
【０００９】
前記した両チップが同じクロックで動作する。ピンＤ１０２，１０７のデータビットはチップＡまたはチップＢから来る。次に、図２Ｂについて、チップＡ  １０４およびチップＢ  １０５の入力ピンに現れるクロックは１００ＭＨｚの周波数を有する。典型的なクロックサイクルはｔ１において正となる信号により開始され、１０ナノ秒後にｔ２で終わる。図２Ｃとして示す典型的なデータ信号がデータ信号と同期化され、データ“１”状態がｔ１で開始されてｔ２で終り、続くデータ“０”がｔ２で開始されてｔ３で終わるようにされる。このシステムにより処理される最高帯域幅データ信号は交番する１および０であることに注目しなければならない。やはり、図２Ｃについて、このようなデータ信号はビット／秒で測定されたデータレートはクロックレートと同じであるが、周波数はクロック周波数の半分であることが判る。
【００１０】
その結果、従来技術のシステムのメモリバスに送られる最高データレートＤＲはメモリチップＡまたはメモリチップＢが設計により送ることができるデータレートに等しい。
【００１１】
ＪＥＤＥＣグループはデータの１ビットが基本クロック周波数の半周期に等しい有効性の持続時間を有するアーキテクチュアを開発している。この方式はＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）と呼ばれる。このようなＳＤＲＡＭデバイスにより設計されるＤＩＭＭはＤＤＲ  ＤＩＭＭと呼ばれる。このようなＤＤＲメモリは現在存在してはいるが、クロック周波数の二倍で動作するメモリチップを必要とする。このような高速メモリチップは高価であり製造が困難である。
【００１２】
次に、図１Ａから図１Ｃについて、ここで説明されるさまざまな信号の速度を示す。次に、第１のこのような波形について、図１Ｂに示す従来技術ＤＩＭＭの典型的なデータバス信号（説明の目的で１ビットのみを示す）と一緒に、１００ＭＨｚクロックが図１Ａに示されている。各データビットはクロック信号の正となるエッジｔ１と同期して開始される。この波形は従来技術のＳＤＲ構成に典型的なものである。
【００１３】
それに比べて、従来技術のＤＤＲデータバスはＳＤＲ速度の二倍で動作する。図１Ｃについて、ＤＤＲデータ信号の各データビットはクロック信号の正となるエッジｔ１またはクロック信号の負となるエッジｔ１２で開始される。
【００１４】
現在、使用されるデバイスは１００ＭＨｚ基本クロック周波数、およびＤＤＲタイプの１００ＭＨｚデータビット周波数を内蔵している。この説明の目的で、これらのデバイスはＳＤＲＡＭ  ＤＤＲデバイス（１００，１００）と呼ばれる。本発明はＳＤＲＡＭチップ（１００，１００）を利用して４００ＭＨｚ  ＤＲおよび２００ＭＨｚデータビット周波数を作り出すシステムを開示する。このシステムはダブルデータレート／ダブルバスレート（ＤＤＲ／ＤＢＲ）システムと呼ばれる。
【００１５】
ここで説明される本発明の技術を使用して、４００ＭＨｚのＤＲ、あるいは２００ＭＨｚ  ＤＢＦがデータバスにおいて１００ＭＨｚクロック周波数を使用して作り出される。これに比べて、従来技術を使用して既存のＳＤＲＡＭデバイスにより達成できる最も速い速度はＳＤＲＡＭデバイス自体の速度である。しかしながら、ここに記載される技術を使用すれば、ＳＤＲであれＤＤＲであれ、既存のＳＤＲＡＭデバイスはデータバス上にデバイスのＤＲの二倍を作り出す。図１Ｃ−Ｆ参照。
【００１６】
（発明の開示）
ＳＤＲメモリチップを使用するＤＤＲメモリアーキテクチュアを提供することが本発明の一般的な目的である。ＤＤＲメモリチップを組み合わせ４倍速出力を提供することが本発明のもう一つの目的である。
【００１７】
本発明の一側面に従って、データバスを有するコンピュータメモリシステムはデータ線を有する第１バンクメモリバンク、データ線を有する第２のメモリバンク、および各々が始めを有する多数のサイクルおよび周期ｐを有するクロック信号を含んでいる。さらに、このシステムは各サイクルの始めに開始して時間ｐ／２だけ続くデータバスに第１のメモリバンクのデータ線を接続する第１のスイッチング手段、および各サイクルの始めからｐ／２後に開始してその後時間ｐ／２だけ続くデータバスに第２のメモリバンクのデータ線を接続する第２のスイッチング手段を含んでいる。
【００１８】
本発明の第２の側面に従って、コンピュータメモリシステムはクロック信号に対して位相１８０°の遅延クロック信号も含んでおり、第２のスイッチング手段は遅延クロック信号に同期化されている。
【００１９】
本発明の第３の側面に従って、本システムはマザーボードを含み、遅延クロック信号発生手段、第１のメモリバンク、第２のメモリバンク、第１のスイッチング手段、および第２のスイッチング手段は全てマザーボード上に配置されている。
【００２０】
本発明の第４の側面に従って、本システムは一つ以上のＤＩＭＭボードを含み、遅延クロック信号発生手段、第１のメモリバンク、第２のメモリバンク、第１のスイッチング手段、および第２のスイッチング手段はＤＩＭＭボード上に配置されている。
【００２１】
本発明の第５の側面に従って、第１のスイッチング手段は第１のＦＥＴスイッチを含み、第２のスイッチング手段は第２のＦＥＴスイッチを含んでいる。
【００２２】
本発明の第６の側面に従って、第１のＦＥＴスイッチは制御入力、データバスが接続された第１側、第１のメモリバンクのデータ線に接続された第２側を含んでいる。さらに、第２のＦＥＴスイッチはさらに制御入力を含み、データバスが接続された第１側および第２のメモリバンクのデータ線に接続された第２側を有する。
【００２３】
本発明の第７の側面に従って、第１のスイッチング手段は第１のメモリチップ上で動作する第１のデータイネーブル信号を含み、第２のスイッチング手段は第２のメモリチップ上で動作する第２のデータイネーブル信号を含んでいる。
【００２４】
本発明の第８の側面に従って、本システムは入力および出力を有する回路も含んでおり、入力はクロック信号および遅延クロック信号に接続され出力はワイヤ長遅延回路、スキュー出力ドライバ遅延回路、カスケードＰＬＬ遅延回路、スキュー出力ＰＬＬ遅延回路、ＰＬＬ外部遅延回路、受動素子遅延回路、およびプログラムド遅延線からなるグループから選択される。
【００２５】
本発明の第９の側面に従って、データバスを有するコンピュータメモリシステムはデータ線を有する第１バンクメモリバンク、データ線を有する第２のバンクメモリバンク、および各々が始めおよび周期ｐを有する多数のサイクルを有するクロック信号を含んでいる。それは各サイクルの始めに開始して時間ｐ／４だけ続き、各サイクルの始めからｐ／２後に再び開始して時間ｐ／４だけ続くデータバスに第１のメモリバンクのデータ線を接続する第１のスイッチング手段も有する。それは、さらに、各サイクルの始めからｐ／４後に開始して時間ｐ／４だけ続き、各サイクルの始めから３ｐ／４後に再び開始して時間ｐ／４だけ続くデータバスに第２のメモリバンクのデータ線を接続する第２のスイッチング手段を有する。
【００２６】
（好ましい実施例の説明）
以下の検討において、典型的なコンピュータメモリは６４または７２ビットを有することができることを理解しながら、メモリの１ビット動作が示される。シングル１ビットの動作はシングルメモリリードまたはライトを構成する６４または７２ビットを含むように外挿することができる。実際上、シングルメモリチップは８ビット以上を有し、１メモリ語を形成するのに８または９メモリチップが必要である。下記の説明を簡単明瞭にすることを除けば、シングル１ビット出力を有するシングルチップが使用される。
【００２７】
次に、図３Ａについて、メモリチップＡ１００およびＢ１０２がイネーブルされそれらは、共に１００ＭＨｚで動作する、それぞれのクロックすなわちクロックＡ１０４およびクロックＢ１０６で動作することを許される。図３Ｃに示すように、本例におけるクロックＢは他方から半周期だけシフトすなわち遅延される。各データビットの出力において、ＦＥＴスイッチが直列に挿入される。ＦＥＴスイッチＡ１１０はメモリチップＡに対応し、ＦＥＴスイッチＢ１１１はメモリチップＢに対応する。メモリチップＡの出力１０８はＦＥＴスイッチＡ１１０の入力に接続されている。ＦＥＴスイッチＡはイネーブル信号Ａ１１２により制御される。メモリチップＢの出力は同様にＦＥＴスイッチＢ１１３によりスイッチされる。ＦＥＴスイッチＡ１１６の出力はＦＥＴスイッチＢ１１４の出力に接続されている。好ましい実施例では、二つの出力はＤＩＭＭのタブに接続され、このタブはより広いデータバスの一部とすることができる。
【００２８】
ＦＥＴスイッチがイネーブルされる時は、スイッチを通るデータパスはまさに無視できる遅延しか信号に与えない。スイッチがディセーブルされる時は、データパスは高インピーダンスであり、信号はその中を進むことができない。下記の例では、データバス上のデータストリームは図３Ｂに示すようなものである。図３Ｃに示すクロックはｔ３−ｔ１に等しい周期ｐを有する。ＦＥＴスイッチＡの出力を示す図３Ｄについて、ＦＥＴスイッチＡ１１０がｔ１においてイネーブルされ、ｔ２まで半周期イネーブルされたままとされ、次にｔ３までスイッチオフされる時は、メモリチップ１の出力は半周期しかデータバス１１４，１１６に接続されない。ＦＥＴスイッチＢの出力を示す図３Ｆについて、ｔ２で始まる次の半周期において、ＦＥＴスイッチＢがイネーブルされ、ｔ３まで半周期イネーブルされたままとされ、次に半周期スイッチオフされる時は、メモリチップＢの出力は半周期だけデータバス１１４，１１６に接続される。プロセスが継続すると、データバスはメモリチップＡとメモリチップＢ間に交互に接続され、各クロック周期ｐ内にデータバス上に２データビットが生じる。この結果はＤＤＲ標準に従う、すなわち、バス上のデータレートは標準ＳＤＲシステムのデータレートの２倍である。
【００２９】
ＤＤＲ出力を生じる従来技術のデバイスがあるが、本発明はシングルデータレートメモリチップによりＤＤＲオペレーションが遂行される方法を開示する。個別のメモリチップはＳＤＲ速度で動作し続け、クロックサイクル毎に１データビット出力である。しかしながら、メモリチップデータ出力の持続時間をクロック周期の半分に低減することにより、残りの半周期を使用して第２のメモリチップからデータを出力することが可能となる。ＦＥＴスイッチはサンプリング時間を対応するメモリチップの実際のデータ時間の半分に低減することにより、メモリチップ自体の帯域幅を実際上２倍にする。
【００３０】
（第２の好ましい実施例）
メモリチップＡおよびＢが設計によりＤＤＲ速度で動作し、各々が基本クロックレートに等しいレートで出力データを作り出す場合には、チップＢにさらに１／４周期クロックを加えかつデータバスへのデータをクロック周期の１／４だけ有効に維持するＦＥＴスイッチングを適用することにより、クロックの一周期内に４データビットがデータバスに通される。この実施例におけるＦＥＴスイッチの出力は図１Ｅおよび図１Ｆに示されている。
【００３１】
この実施例は本発明におけるコンポーネントの相互接続を例示する図３Ａを引き続き参照して理解することができる。次に、図１Ａについて、システムクロックはｔ２−ｔ１に等しい周期ｐを有する。チップＢに加えられる９０°移相クロックが図１Ｄに示されている。図１ＥはメモリチップＡによるデータバス１１４，１１６上へのデータ出力を示す。メモリチップＡの出力１０６は半周期ｔ１２−ｔ１だけデータバスに接続され、メモリチップＢの出力１０７は時間ｔ１１２で開始してメモリチップＡの出力と同じ半周期だけ有効であるデータバスに接続される。
【００３２】
図１Ｅに示すこの“４倍速”信号の後の説明では、間隔ｔ２−ｔ１はｐ（波形の周期）と呼ばれ、信号のＴＲＵＥ状態を示すために図に“１”のマークを付した、直接続く間隔ｔ１はδｔと呼ばれる。間隔ｔ２−ｔ１はｐ／２と呼ばれる。これらの表記法は図１Ｆに関しても使用される。図１Ｆの波形は図１Ｅのそれに類似しているように見えるが、間隔ｐ／４だけ遅延していることが注目される。
【００３３】
各データビット有効持続時間はデータを受信するデバイスの所要設定および保持時間に対してのみ有用である。シリコン技術速度が増すにつれ、データビットが有効となるのに要する設定および保持時間は減少する。したがって、データビット有効持続時間の一部だけを利用しても動作の信頼度に影響を及ぼさず、速度を著しく改善することができる。
【００３４】
前記した例は二つのメモリデバイスにしか扱わなかった。これらのデバイスはモジュールまたはマザーボード上に搭載することができる。メモリチップ以外の他のデバイスもその実際の動作周波数を増すことなくデータバス帯域幅を増すためにこの発明を利用することができる。ＤＩＭＭボード上のいくつかのメモリデバイスを使用し、かつＦＥＴスイッチ接続が各データビットについて図３に示すようにインプリメントされる場合には、全バス幅が広帯域幅データレートで実施される。
【００３５】
ＤＩＭＭボードを使用するのではなく、ＤＩＭＭ上で使用される構成全体をマザーボード上でインプリメントすることもできるる。ＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｅｌｅｃｔ），ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｅｌｅｃｔ），ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ），およびＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）等の制御線の組合せは通常メモリチップ等のデバイスの動作に使用される［ＭＰＷ５］である。これらの制御線上の信号は通常１００ＭＨｚクロックの立上り縁によりデバイス内にクロックされる。本発明の第１の好ましい実施例では、各デバイスの出力におけるデータはそのデバイスを制御するクロックの立上り縁を参照する。［ＭＰＷ６］
【００３６】
図１Ｃに示すように、一つのＳＤＲＡＭからのデータビットがデータバス上で１０ナノ秒持続時間の半分しか有効とされず、後の半分はもう一つのＳＤＲＡＭデバイスからの有効なデータのために使用される場合には、２００ＭＨｚデータレートＤＲが作り出される。これは１００ＭＨｚクロックレート、および１００ＭＨｚデータレートで動作する通常のＳＤＲＡＭにより達成される。
【００３７】
もう一つの方法として、二つのメモリモジュールの出力を多重化するのに二つのＦＥＴスイッチではなく単一ＦＥＴが使用される。このような構成では、ＦＥＴスイッチは各々が別々のメモリチップ出力に接続された二つの入力と、データバスに接続された一つのＦＥＴ出力を有する。
【００３８】
（ＦＥＴスイッチの無い別の実施例）
もう一つの実施例では、メモリチップ出力のスイッチングはＦＥＴスイッチを使用せずにメモリチップ自体により行われる。
【００３９】
図４Ａに示すように、この実施例では、二つのＳＤＲＡＭメモリチップのデータ出力ピンは一緒にＤＩＭＭボードタブ１３０に接続されている。この接続はマザーボード上またはＤＩＭＭで行うことができる。
【００４０】
図４（ｃ）に示すように、チップＢ１０２のクロックが図４Ｂに示す基本クロックに対して半周期シフトされているものとする。
【００４１】
この実施例では、各ＳＤＲＡＭメモリチップは対応する出力イネーブル信号１２４，１２６によりイネーブルされた時に出力ピン１０６，１０７においてデータビットを有効に保持し、イネーブルされない時は高インピーダンスに戻る。このタイプのデバイスは３状態デバイスと呼ばれ、論理１，論理０，および高インピーダンス状態とすることができる出力を有する。
【００４２】
次に、図４Ｄについて、メモリチップＡ１０１に対応するデータビットは各周期の前半、時間ｔ１およびｔ３間、においてアクティブであることが判る。一方、メモリチップＢ１０２は各サイクルの後半、時間ｔ２およびｔ３間、においてアクティブである。
【００４３】
あるいは、各メモリチップは付加制御信号に従ってクロックサイクルの前半または後半にアクティブとなるように制御することができる。
【００４４】
メモリチップがＤＤＲチップである場合には、両メモリチップの出力の持続時間を周期の１／４に低減し一緒にまとめて、図１Ｅおよび図１Ｆに示すように、周期の前半または後半にアクティブとなるようにすることができる。このデータ周波数の増加は各ＳＤＲＡＭチップ内部で達成することができる。ＳＤＲＡＭの出力とデータバスの接続はＳＤＲＡＭの内部回路または外部出力イネーブル（ＯＥ）制御線により制御される。二つのＤＤＲデバイスが図４Ａに示すように一緒に接続されている場合には、チップは図５Ｅに示すように基本クロックの一周期内に４データビットを作り出す。基本クロック自体は図５Ａのように見え、ｔ３−ｔ１に等しい周期ｐを有する。
【００４５】
ＳＤＲＡＭチップ内部構成は外部コントロールおよび接続を使用するのではなく、４データビットが内部発生されるようにすることができる。図５Ｂの波形は修正されないＤＤＲチップの出力からの２ビット、ｔ１およびｔ２間の第１データビットおよびｔ２およびｔ３間の第２データビット、を示している。図５Ｃの波形は２データビットの持続時間が基本クロック周期の１／４に修正され、第１データビットはｔ１およびｔ１２間で生じ、第２はｔ１２およびｔ２間で生じることを示している。これらのデータビットは周期の前半でしか有効ではない。図５Ｄの波形はＤＤＲ修正２データビットが基本クロック周期の後半に有効であることを示している、ｔ２：ｔ３。したがって、チップが図４Ａのように接続され、かつ両メモリチップＡ１０１およびＢ１０２がＤＤＲチップであれば、図４Ｅに示すように、正味の結果として基本クロックの一周期内に４データビットが作り出される。これは入力データストリームおよび出力データストリームの両方について言えることである。
【００４６】
各ＳＤＲＡＭメモリチップ内部にデータ受信機を含むコントローラがある。図５Ａに示すように、データはこの受信機内に送信されると基本システムクロックと同期されなければならない。コントローラの受信機内へのデータのクロッキングを達成するために、いくつかの方法を利用することができる。図５Ｅの波形のデータストリームがＳＤＲＡＭにより発生される場合には、同じ波形のクロックをＳＤＲＡＭ内部で作り出すことができる。各ＳＤＲＡＭはこのクロックを使用してデータをそれ自体のレジスタ内にラッチアップして処理することができる。
【００４７】
パッケージング技術内にさらに速度有利性を持たせることができる。通常、ここに記載されているような２メモリバンクを含むシステムでは、第１のメモリバンクは第１のバンクを構成するメモリチップアレイにより構成され、第２のメモリバンクは第２のバンクを構成するメモリチップアレイにより構成される。しかしながら、本発明に照らしてみれば、単一基板内に二つのこのようなメモリチップの回路を密閉し、一方は第１のバンク内で使用され他方は第２のバンク内で使用され、単一データバス出力が二つのチップの出力からスイッチされるのが有利である。第１および第２のメモリバンクチップのデータパス間の距離が実質的に低減されるため、このような構成により従来技術を凌ぐ実質的な速度有利性が提供される。
【００４８】
（位相遅延クロックの無い実施例）
さらにもう一つの実施例では、メモリバンクＡおよびＢは共にＤＤＲメモリである。同じ基本クロック信号がメモリバンクＡおよびメモリバンクＢの両方を同期させるのに使用される。
【００４９】
各サイクルの始めに、メモリバンクＡは基本クロックサイクルの持続時間ｐ／４だけ有効な第１の内部出力を発生し、サイクルの始めからｐ／２後にやはり持続時間ｐ／４だけ続く第２の内部出力を発生する。メモリバンクＢはサイクルの始めからｐ／４後に開始して基本クロックサイクルの持続時間ｐ／４だけ有効な第３の内部出力、およびサイクルの始めから３ｐ／４に再び開始してやはり持続時間ｐ／４だけ続く第４の内部出力を発生する。
【００５０】
これらの内部出力がデータバス上に出力される前に、第１および第２の内部出力が交換され、第３および第４の内部出力が交換される。その結果、データバス上のデータはクロック周期の前半においてメモリチップＡからのデータビットを含み、クロック周期の後半においてメモリチップＢからのデータビットを含む。
【００５１】
（クロック遅延発生の説明）
本発明に従って使用されるＳＤＲＡＭデバイスまたは任意他のデバイス内で二次クロックを発生するためのいくつかの方法がある。
【００５２】
前記したように、メモリモジュールに供給する主クロックは特定の実施例に応じて半周期、１８０°、または１／４周期、９０°、移相すなわち遅延される。
【００５３】
高速動作に対して、遅延クロック信号を発生する一つの方法は、いくつかのＳＤＲＡＭチップを小さな容量性ローディングにより駆動するために同じ位相の多数の出力を有するクロックドライバすなわち位相同期ループ（ＰＬＬ）を使用することである。簡単なＰＬＬ１４０が図６に示されている。
【００５４】
ＰＬＬは入力１４０および出力１４８を有し、ＰＬＬの出力と負荷（図示せず）との間には固有の時間遅延ｄｔ１がある。帰還信号１４６は同一遅延ｄｔ１を有する。その結果、出力は負荷において見られる信号に位相同期される。
【００５５】
スキュー（ｓｋｅｗｅｄ）ドライバは一入力と二以上の出力を有し、各出力は入力に対して異なる位相角、すなわち遅延、を有するものとして定義される。
【００５６】
ＰＬＬのバリエーションは図７に示すスキューＰＬＬである。スキューＰＬＬは入力１５２および二つの別々の出力１５６および１５８を有する。同じ位相の多数の出力を有する多様なＰＬＬとは異なり、スキューＰＬＬは出力１５６および１５８間に位相遅延を有し、それは本発明に必要な多数のクロックを駆動するのに使用することができる。
【００５７】
着信クロックをＰＬＬ出力と位相同期させる能力により、いかなるＰＬＬ出力も遅延クロックすなわち移相クロックを発生するのに使用することができる。その出力が第２のバンクのＳＤＲＡＭデバイスを駆動するのに使用される第２のＰＬＬを駆動するための遅延クロックを発生するために、移相すなわち遅延クロックを発生する二つの方法が使用される。
【００５８】
ＰＬＬの移相すなわち遅延はいくつかの方法で生成することができる。ＰＬＬは、入力に対して出力が自動的に遅延されるように、ＰＬＬ内部遅延を含むことができる。あるいは、遅延線または回路を二つのＰＬＬ回路間に直列に挿入してカスケードＰＬＬ遅延回路を生成することができる。
【００５９】
提案される一つの方法はＤＩＭＭにより発生されるクロックを使用してＳＤＲＡＭの第１のバンクを駆動することである。ＤＩＭＭ上でクロック遅延が行われる場合には、偏移したクロックを発生するのに必要な遅延を正確に与えるために印刷されたワイヤ長が内蔵される。次に、この偏移したクロックが第２のＰＬＬを駆動するのに使用される。第２のＰＬＬの出力はＳＤＲＡＭの二つのバンクの中の第２のバンクを駆動するのに使用される遅延クロックである。所要ワイヤ長はシミュレーション、理論的、および試行錯誤方法を介して決定される。
【００６０】
遅延クロックがマザーボード上で発生される場合には、ＤＩＭＭはやはりマザーボード上に配置された遅延クロックを使用してＤＩＭＭ上に配置されたＰＬＬを駆動する。ＰＬＬの出力によりバンクのＳＤＲＡＭチップが駆動される。
【００６１】
第２の位相遅延クロックを生成する他の方法は遅延線チップの使用を含み遅延クロックに必要な予め定められた移相を達成するのに使用することもできる。また、受動および能動回路の組合せを利用して所望の移相を達成することができる。これらは現在市販されているプログラマブル遅延線を含んでいる。これらのデバイスおよび技術は従来技術で既知であり、ここではこれ以上説明しない。
【００６２】
（現在利用可能なＤＩＭＭを使用するシステム）
前記したばかりの技術は既存のＤＩＭＭを使用してメモリ速度を高めるのに使用することができる。次に、図８についてこのシステムを理解することができる。この図に示されるコンポーネントは全てマザーボード上に搭載され、ＤＩＭＭモジュールはＤＩＭＭコネクタ１６６，１６８，１８２，および１８４内に挿入される。
【００６３】
この最後の実施例では、ＤＩＭＭモジュール自体がメモリバンクとなる。ＤＩＭＭコネクタ１６６および１６８内に挿入されたＤＩＭＭは、それぞれ、第１および第２のメモリバンクに相当するものを形成する。コネクタ１６６内の第１のＤＩＭＭに出入りするデータは、ＦＥＴスイッチ１６０によりデータバスにスイッチオンオフされる。同様に、データ１７０は同じＦＥＴスイッチ１６０によりＤＩＭＭコネクタ１６８内に搭載された第２のＤＩＭＭに対してスイッチされる。位相同期ループ移相ダブラーが互いに直角位相のクロック信号１７４および１７６を作り出して第１のＤＩＭＭをイネーブルし、次に第２のＤＩＭＭをイネーブルする。
【００６４】
ＰＬＬ回路１６４により発生されるイネーブル信号１８０は図３ＡのＦＥＴ  ＥＮ  Ａ  １１２およびＦＥＴ  ＥＮ  Ｂ  １１３に類似した信号を発生して、本実施例における第１のＤＩＭＭおよび第２のＤＩＭＭを交互にイネーブルする。
【００６５】
図８には第２セットのＤＩＭＭコネクタ１８２，１８４も示されており、さらに二つのＤＩＭＭを挿入して第３および第４のメモリバンクが生成される。これら二つの付加ＤＩＭＭは第１および第２のＤＩＭＭと厳密に同じように動作し、それ自体のＦＥＴスイッチ１７８、直角位相クロック信号１９０および１９２、等を有する。
【００６６】
ＤＤＲ  ＤＩＭＭが使用される場合には、４倍速メモリシステムが作り出され、各ＤＤＲ  ＤＩＭＭは前の実施例におけるＤＤＲデータバンクの機能を果たす。
【００６７】
この実施例はＤＩＭＭを現在利用可能な形で使用する利点を有し、そのため本発明の速度およびアクセス時間の利点を享受するのにマザーボードを製作するだけでよい。
【００６８】
（ビット−パッキング技術に対する他の応用）
次に、ここに記載された技術に対する他の応用のリストを示す。このリストは完全なものではなく、この技術を他の応用に使用することを排除するものではない。
１．コンピュータメモリサブシステム。
２．モジュールまたはマザーボード上の個別のコンピュータメモリチップの配置。
３．モジュールまたはマザーボード上のフラッシュメモリチップの配置。
４．モジュールまたはマザーボード上のＥＥＰＲＯＭメモリチップ、モジュールまたはマザーボード上の個別の論理チップ。
５．同じまたは異なるソースからのデータ伝送を運ぶデータバスの配置。
６．より高いスイッチング速度を達成するためのデータおよび制御線に対するマイクロプロセッサバスの配置。
７．クロック速度を高めることのない増加した帯域幅に対するＣＰＵバスの多重化。
８．基本クロック速度を高めることのない増加した帯域幅に対するＤＳＰバスの多重化。
９．基本クロック速度を高めることなくより高いデータレートを作り出すシリコンレベル上の個別メモリチップ。
【００６９】
添付された特許請求の範囲に明記された本発明の範囲を逸脱することなく本発明の範囲内で改良および修正を行えることは明らかである。
【００７０】
（起訴記録）
本出願は６／２２／９９に出願された仮出願、出願番号６０／１４１，２１９および５／１７／９９に出願された出願番号６０／１３４，５１１の出願に基づいて優先権を請求する。
【図面の簡単な説明】
【図１Ａ】  システムクロック波形を示す図である。
【図１Ｂ】  典型的なＳＤＲデータストリームを示す図である。
【図１（ｃ）】  典型的なＤＤＲデータストリームを示す図である。
【図１Ｄ】  システムクロックと９０°位相がずれた遅延クロックを示す図である。
【図１Ｅ】  本発明の一方のメモリバンクから出力される典型的な４倍データレートデータストリームを示す図である。
【図１Ｆ】  本発明の他方のメモリバンクから出力される典型的な４倍データレートストリームを示す図である。
【図２Ａ】  本発明の最も簡単な実施例を示す図である。
【図２Ｂ】  ＳＤＲメモリシステム内で使用される典型的なシステムクロックを示す図である。
【図２（ｃ）】  従来技術のデータバス上へのＳＤＲ出力を示す図である。
【図３Ａ】  本発明の好ましい実施例の回路図を示す図である。
【図３Ｂ】  好ましい実施例のＤＤＲデータストリームを示す図である。
【図３Ｃ】  好ましい実施例内で使用されるシステムクロックを示す図である。
【図３Ｄ】  好ましい実施例のメモリバンクＡの出力を示す図である。
【図３Ｅ】  好ましい実施例内で使用される遅延クロックを示す図である。
【図３Ｆ】  好ましい実施例のメモリバンクＢの出力を示す図である。
【図４Ａ】  本発明の別の実施例の回路図を示す。
【図４Ｂ】  本発明の別の実施例において使用されるシステムクロックを示す図である。
【図４Ｃ】  本発明の別の実施例において使用される遅延クロックを示す図である。
【図４Ｄ】  別の実施例のバンクＡから出力されるデータストリームを示す図である。
【図４Ｅ】  別の実施例のバンクＢから出力されるデータストリームを示す図である。
【図５Ａ】  修正されたＤＢＲ実施例内で参照とされるシステムクロックを示す図である。
【図５Ｂ】  ＤＢＲ出力を示す図である。
【図５（ｃ）】  修正されたＤＢＲ実施例内のＤＢＲメモリバンクＡの出力を示す図である。
【図５Ｄ】  修正されたＤＢＲ実施例内のＤＢＲメモリバンクＢの出力を示す図である。
【図５Ｅ】  修正されたＤＢＲ実施例から生じるデータバスデータストリームを示す図である。
【図６】  位相同期ループ（ＰＬＬ）を示す図である。
【図７】  スキューＰＬＬを示す図である。
【図８】  現在利用可能なＤＩＭＭをメモリバンクとして利用する実施例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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