(57)【特許請求の範囲】
【請求項１】
電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
第１のｐ型チャネルＭＯＳＦＥＴのソース端子は直流電源の正側に接続され、第１のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記第１のｐ型チャネルＭＯＳＦＥＴのドレイン端子に接続され、前記第１のｎ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の負側に接続され、第２のｐ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の正側に接続され、第２のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記第２のｐ型チャネルＭＯＳＦＥＴのドレイン端子に、前記第２のｎ型チャネルＭＯＳＦＥＴのソース端子はダイオードのアノード端子に接続され、第３のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記ダイオードのカソード端子に、前記第３のｎ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の負側に接続され、コンデンサは前記第１のｐ型チャネルＭＯＳＦＥＴのドレイン端子と前記第２のｎ型チャネルＭＯＳＦＥＴのソース端子に接続され、前記電圧駆動型半導体素子のゲートは前記第２のｐ型チャネルＭＯＳＦＥＴのドレイン端子に接続され、前記電圧駆動型半導体素子のソース端子は、前記直流電源の負側に接続され、前記第３のｎ型チャネルＭＯＳＦＥＴのゲート端子はロジックインバータの入力端子に接続され、第１のｐ型チャネルＭＯＳＦＥＴのゲート端子，第１のｎ型チャネルＭＯＳＦＥＴのゲート端子，第２のｐ型チャネルＭＯＳＦＥＴのゲート端子，第２のｎ型チャネルＭＯＳＦＥＴのゲート端子は前記ロジックインバータの出力端子に接続されること、
前記電圧駆動型半導体素子がオン状態で、前記電圧駆動型半導体素子のゲートには正の電圧が印加されるように前記コンデンサを充電し、
前記電圧駆動型半導体素子がオフ状態で、前記電圧駆動型半導体素子のゲートには負の電圧が印加されるように前記コンデンサを放電することを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項２】
請求項１の電圧駆動型半導体素子のドライブ回路において、
前記第１のｐ型チャネルＭＯＳＦＥＴ，前記第２のｐ型チャネルＭＯＳＦＥＴ及び前記第３のｎ型チャネルＭＯＳＦＥＴは同一のタイミングでオンし、
前記第１のｎ型チャネルＭＯＳＦＥＴ及び前記第２のｎ型チャネルＭＯＳＦＥＴは、前記第１のｐ型チャネルＭＯＳＦＥＴ，前記第２のｐ型チャネルＭＯＳＦＥＴ及び前記第３のｎ型チャネルＭＯＳＦＥＴとは相補のタイミングでオンすることを特徴とする電圧駆動型半導体素子のドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換器に用いられる電圧駆動型半導体素子のドライブ回路及びインバータ装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電圧駆動型半導体素子はサイリスタなどの電流駆動型半導体素子と比べて、ドライブ回路が小型，低損失など多くの長所がある。図１０は電圧駆動型半導体素子としてパワーＭＯＳＦＥＴを用いた単相インバータの構成図である。
【０００３】
図１０の構成図において、パワーＭＯＳＦＥＴ（Ｍ１〜Ｍ４）、該パワーＭＯＳＦＥＴに内蔵されたダイオード（Ｄ１〜Ｄ４），電源電圧Ｖｉｎ，負荷となるインダクタ１４を備えている。パワーＭＯＳＦＥＴにはドライブ回路Ｇ１〜Ｇ４が接続されており、その詳細を図１１に示す。
【０００４】
ドライバ回路１は直流の電源電源Ｖｄｄ，ロジック回路，ｐ型チャネルＭＯＳＦＥＴ（ＰＭ１〜ＰＭ３），ｎ型チャネルＭＯＳＦＥＴ（ＮＭ１〜ＮＭ３）からなる。パワーＭＯＳＦＥＴ（Ｍ１）のゲート容量は大きいので、ＰＷＭ信号をバッファとなるＣＭＯＳＦＥＴ（ＰＭ１〜ＰＭ３，ＮＭ１〜ＮＭ３）で増幅してパワーＭＯＳＦＥＴ（Ｍ１）のゲートを駆動する。ロジック回路には直流の電源電源Ｖｄｄの電圧が低下した場合にシャットダウンする機能や、上下アームの短絡を防止する機能，過電圧及び過電流からパワーＭＯＳＦＥＴ（Ｍ１）を保護する機能などが含まれる。
【０００５】
パワーＭＯＳＦＥＴ（Ｍ１）をオンする場合、ドライブ回路１の最終出力段のｐ型チャネルＭＯＳＦＥＴ（ＰＭ３）がオン、ｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）をオフし、パワーＭＯＳＦＥＴ（Ｍ１）のゲートは電源電圧Ｖｄｄまで上昇する。一方、パワーＭＯＳＦＥＴ（Ｍ１）をオフする場合、ドライブ回路１の最終出力段のｐ型チャネルＭＯＳＦＥＴ（ＰＭ３）がオフ，ｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）をオンし、パワーＭＯＳＦＥＴ（Ｍ１）のゲートはソース電位まで低下するようになる。
【０００６】
【特許文献１】特開２０００−５９１８９号公報
【特許文献２】特開平８−１４９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、実際の回路では図１２に示すように、パッケージや回路基板の配線による寄生抵抗Ｒｓ１〜Ｒｓ３や寄生インダクタンスＬｓ１〜Ｌｓ３が存在するため、スイッチング時にパワーＭＯＳＦＥＴ（Ｍ１）のゲート電圧はオン時の電源電圧Ｖｄｄ、またはオフ時のソース電圧からずれる。
【０００８】
パワーＭＯＳＦＥＴ（Ｍ１）がオフ状態で、ドレイン電圧が上昇するとゲートとドレイン間の容量Ｃｇｄを介して、ゲートとソース間の容量Ｃｇｓが充電されゲート電圧が上昇し、これがしきい値を超えるとパワーＭＯＳＦＥＴ（Ｍ１）が誤点弧する。寄生抵抗Ｒｓ１〜Ｒｓ３と寄生インダクタンスＬｓ１〜Ｌｓ３が十分小さいとゲート電圧の変動は小さいので、誤点弧は抑制される。また、Ｍ１のドレイン電圧の上昇が緩やかであっても、ゲート電圧の変動は小さいので、誤点弧は抑制される。
【０００９】
次に、図１３と図１４を用いて、インバータの動作中に誤点弧が起きるメカニズムを説明する。図１３はＭ１，Ｍ２，Ｍ３がオフ、Ｍ４がオンしており、電流はＤ２，インダクタ１４，Ｍ４の経路を還流する（モード１の状態）。図１４はＭ１がオンし、電流はＭ１，インダクタ１４，Ｍ４を流れ（モード２）、インダクタ１４には直流の電源電源Ｖｉｎが印加される。Ｍ１がオンするとＭ２のドレインは電源電圧Ｖｉｎまで上昇するが、回路の寄生インダクタンスのため、過渡的にＭ２のドレインは電源電圧Ｖｉｎ以上に上昇する。その際、Ｍ２のゲート電圧はゲートとドレイン間の容量Ｃｇｄを介して上昇し、これがしきい値を越えるとＭ２が誤点弧し、Ｍ１とＭ２に貫通電流が流れるようになる。
【００１０】
図１５は図１４の回路において、Ｍ１とＭ２のゲートとソース間の電圧Ｖｇｓ，ドレインとソース間の電圧Ｖｄｓ，ドレイン電流Ｉｄを示す。ここで、内蔵ダイオードＤ２の電流はＭ２のドレイン電流Ｉｄに含めた。モード１（図１３）の時、Ｍ１とＭ２のゲート電圧Ｖｇｓはゼロで、電流はダイオードＤ２に流れている。Ｍ１がオンすると（モード２）、ダイオードＤ２に流れる電流は低下し、Ｍ２のドレイン電圧Ｖｄｓは上昇するが、その際にＭ２のゲート電圧Ｖｇｓの上昇１５が見られる。
【００１１】
前記のようなゲート電圧の上昇を抑制するため、従来技術では負電圧の電源を用いて、パワーＭＯＳＦＥＴがオフの際、ゲートをマイナスに印加する手段を提案されている（例えば、特許文献１）。しかし、負電圧の電源を用いることは、インバータのドライブ回路のコスト及びサイズが増加するという問題がある。
【００１２】
一方、負電圧の電源を用いずに、オフ時にゲートをマイナスに印加する手段が提案されているが（例えば、特許文献２）、この手段ではオン時に印加されるゲート電圧がドライバ回路の電源電圧より低くなるので、オン抵抗が増加し導通損失が増えるという問題がある。
【００１３】
本発明の目的は前記従来技術の問題を解決するためになされたもので、正電圧の電源のみで、導通損失を増加させることなく、誤点弧を防止する電圧駆動型半導体素子のドライブ回路及びインバータ装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
第１のｐ型チャネルＭＯＳＦＥＴのソース端子は直流電源の正側に接続され、第１のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記第１のｐ型チャネルＭＯＳＦＥＴのドレイン端子に接続され、前記第１のｎ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の負側に接続され、第２のｐ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の正側に接続され、第２のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記第２のｐ型チャネルＭＯＳＦＥＴのドレイン端子に、前記第２のｎ型チャネルＭＯＳＦＥＴのソース端子はダイオードのアノード端子に接続され、第３のｎ型チャネルＭＯＳＦＥＴのドレイン端子は前記ダイオードのカソード端子に、前記第３のｎ型チャネルＭＯＳＦＥＴのソース端子は前記直流電源の負側に接続され、コンデンサは前記第１のｐ型チャネルＭＯＳＦＥＴのドレイン端子と前記第２のｎ型チャネルＭＯＳＦＥＴのソース端子に接続され、前記電圧駆動型半導体素子のゲートは前記第２のｐ型チャネルＭＯＳＦＥＴのドレイン端子に接続され、前記電圧駆動型半導体素子のソース端子は、前記直流電源の負側に接続され、前記第３のｎ型チャネルＭＯＳＦＥＴのゲート端子はロジックインバータの入力端子に接続され、第１のｐ型チャネルＭＯＳＦＥＴのゲート端子，第１のｎ型チャネルＭＯＳＦＥＴのゲート端子，第２のｐ型チャネルＭＯＳＦＥＴのゲート端子，第２のｎ型チャネルＭＯＳＦＥＴのゲート端子は前記ロジックインバータの出力端子に接続されること、
前記電圧駆動型半導体素子がオン状態で、前記電圧駆動型半導体素子のゲートには正の電圧が印加されるように前記コンデンサを充電し、
前記電圧駆動型半導体素子がオフ状態で、前記電圧駆動型半導体素子のゲートには負の電圧が印加されるように前記コンデンサを放電することを特徴とするものである。
【００１５】
また、前記目的を達成するために、本発明の電圧駆動型半導体素子のドライブ回路は、前記第１，第３及び第５のスイッチは同一のタイミングでオンし、前記第２，第４のスイッチは、前記第１，第３及び第５のスイッチとは相補のタイミングでオンすることを特徴とするものである。
【発明の効果】
【００１６】
以上述べたように、本発明によれば、正電圧の電源のみで、オフ状態にある電圧駆動型半導体素子のゲートを負電位に保持することが可能となるので、ドライバ回路のコスト，サイズ，損失を増加させることなく、電圧駆動型半導体素子の誤点弧を防止することが実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施例について説明する。
【００１８】
図１は本発明の第１の実施例を示した図で、電圧駆動型半導体素子としてパワーＭＯＳＦＥＴ（Ｍ１）を記述した例を示す。パワーＭＯＳＦＥＴ（Ｍ１）に内蔵されたダイオードＤ１，前記パワーＭＯＳＦＥＴ（Ｍ１）のドライブ回路１，直流の電源電源Ｖｄｄ，５つのスイッチ（ＳＷ１〜ＳＷ５），コンデンサＣｉｎから構成される。第１のスイッチＳＷ１は前記直流の電源電源Ｖｄｄの正側に接続され、第２のスイッチＳＷ２は前記第１のスイッチＳＷ１の他端子と前記直流の電源電源Ｖｄｄの負側に接続され、第３のスイッチＳＷ３は前記直流の電源電源Ｖｄｄの正側に接続され、第４のスイッチＳＷ４は前記第３のスイッチＳＷ３の他端子と第５のスイッチＳＷ５に接続され、前記第５のスイッチＳＷ５は前記第４のスイッチＳＷ４の他端子と前記直流の電源電源Ｖｄｄの負側に接続され、コンデンサＣｉｎは前記第１のスイッチＳＷ１の他端子と前記第４のスイッチＳＷ４の他端子に接続され、前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートは前記第３のスイッチＳＷ３の他端子に接続され、前記パワーＭＯＳＦＥＴ（Ｍ１）のソースは前記直流の電源電源Ｖｄｄの負側に接続される。
【００１９】
図２は前記５つのスイッチ（ＳＷ１〜ＳＷ５）のオン，オフのタイミングを示した図で、第１のスイッチＳＷ１，第３のスイッチＳＷ３，第５のスイッチＳＷ５は同一のタイミングでオンし、第２のスイッチＳＷ２，第４のスイッチＳＷ４は前記ＳＷ１，前記ＳＷ３，前記ＳＷ５とは相補のタイミングでオンすることを示したものである。
【００２０】
次に、図３と図４を用いて、図２のタイミングでスイッチ（ＳＷ１〜ＳＷ５）をオン，オフした時のパワーＭＯＳＦＥＴ（Ｍ１）のゲートに印加される電圧を説明する。図３は前記パワーＭＯＳＦＥＴ（Ｍ１）がオンするタイミングで、第１のスイッチＳＷ１，第３のスイッチＳＷ３，第５のスイッチＳＷ５はオン、第２のスイッチＳＷ２，第４のスイッチＳＷ４はオフしている。前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートは前記直流の電源電源Ｖｄｄ、前記第３のスイッチＳＷ３の経路で電源電圧Ｖｄｄまで充電される。一方、コンデンサＣｉｎは前記直流の電源電源Ｖｄｄ、前記第１のスイッチＳＷ１，前記第５のスイッチＳＷ５の経路で正の電源電圧（Ｖｄｄ）まで充電される。
【００２１】
図４は前記パワーＭＯＳＦＥＴ（Ｍ１）がオフするタイミングで、第２のスイッチＳＷ２，第４のスイッチＳＷ４はオン、第１のスイッチＳＷ１，第３のスイッチＳＷ３，第５のスイッチＳＷ５はオフしている。前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートは前記第４のスイッチＳＷ４，前記コンデンサＣｉｎ，前記第２のスイッチＳＷ２の経路で、負の電源電圧（−Ｖｄｄ）まで充電される。
【００２２】
すなわち、前記パワーＭＯＳＦＥＴ（Ｍ１）がオン状態で、ゲートには正の電源電圧（Ｖｄｄ）が印加されるので、オン抵抗は増加せず、導通損失は増えない。一方、前記パワーＭＯＳＦＥＴ（Ｍ１）がオフ状態で、ゲートには負の電源電圧（−Ｖｄｄ）が印加されるので、スイッチングの際、ゲート電圧がしきい値以上に上昇することが抑制され、上下アームの短絡を防ぐことができる。
【００２３】
次に前記コンデンサＣｉｎの容量の適正値について説明する。前記パワーＭＯＳＦＥＴ（Ｍ１）がオフ時の負の電源電圧（−Ｖｄｄ）は前記Ｃｉｎから供給されるので、前記Ｃｉｎの容量はＭ１のゲート容量より十分大きい必要がある。例えば、前記パワーＭＯＳＦＥＴ（Ｍ１）がオフ時のゲート負電圧の絶対値を電源電圧Ｖｄｄの９０％以上とするためには、前記Ｃｉｎの容量は前記Ｍ１のゲート容量の１０倍以上とする必要がある。
【００２４】
図５は本発明の第２の実施例を示した図で、ドライブ回路１は直流の電源電源Ｖｄｄ，ロジックインバータ２，ｐ型チャネルＭＯＳＦＥＴ（ＰＭ１，ＰＭ２），ｎ型チャネルＭＯＳＦＥＴ（ＮＭ１〜ＮＭ３），ダイオードＤ２，コンデンサＣｉｎで構成され、ＰＷＭのロジック信号はロジックインバータ２の入力端子に入力されている。
【００２５】
第１のｐ型チャネルＭＯＳＦＥＴ（ＰＭ１）のソース端子は前記直流の電源電源Ｖｄｄの正側に接続され、第１のｎ型チャネルＭＯＳＦＥＴ（ＮＭ１）のドレイン端子は前記ＰＭ１のドレイン端子に、ソース端子は前記直流の電源電源Ｖｄｄの負側に接続され、第２のｐ型チャネルＭＯＳＦＥＴ（ＰＭ２）のソース端子は前記直流の電源電源Ｖｄｄの正側に接続され、第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）のドレイン端子は前記ＰＭ２のドレイン端子に接続され、前記第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）のソース端子はダイオードＤ２のアノード端子に接続され、第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）のドレイン端子は前記ダイオードＤ２のカソード端子に接続され、前記第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）のソース端子は前記直流の電源電源Ｖｄｄの負側に接続され、前記コンデンサＣｉｎは前記第１のｐ型チャネルＭＯＳＦＥＴ（ＰＭ１）のドレイン端子と前記第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）のソース端子に接続され、パワーＭＯＳＦＥＴ（Ｍ１）のゲートは前記第２のｐ型チャネルＭＯＳＦＥＴ（ＰＭ２）のドレイン端子に接続され、前記パワーＭＯＳＦＥＴ（Ｍ１）のソース端子は、前記直流の電源電圧Ｖｄｄの負側に接続され、前記第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）のゲート端子はロジックインバータ２の入力端子に接続され、第１のｐ型チャネルＭＯＳＦＥＴ（ＰＭ１）のゲート端子，第１のｎ型チャネルＭＯＳＦＥＴ（ＮＭ１）のゲート端子，第２のｐ型チャネルＭＯＳＦＥＴ（ＰＭ２）のゲート端子，第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）のゲート端子はロジックインバータ２の出力端子に接続される。
【００２６】
次に、図６と図７を用いて図５の回路動作を詳細に説明する。図６はパワーＭＯＳＦＥＴ（Ｍ１）がオンの場合で、ロジックインバータ２にはオン信号が入力され、第１のｐ型チャネルＭＯＳＦＥＴ（ＰＭ１），第２のｐ型チャネルＭＯＳＦＥＴ（ＰＭ２），第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３），ダイオードＤ２がオン、第１のｎ型チャネルＭＯＳＦＥＴ（ＮＭ１），第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）がオフとなり、前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートとコンデンサＣｉｎは正の電源電圧（Ｖｄｄ）に充電される。
【００２７】
図７は前記パワーＭＯＳＦＥＴ（Ｍ１）がオフの場合で、ロジックインバータ２にはオフ信号が入力され、第１のｎ型チャネルＭＯＳＦＥＴ（ＮＭ１），第２のｎ型チャネルＭＯＳＦＥＴ（ＮＭ２）がオン、第１のｐ型チャネルＭＯＳＦＥＴ（ＰＭ１），第２のｐ型チャネルＭＯＳＦＥＴ（ＰＭ２），第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３），ダイオードＤ２がオフとなり、前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートは負の電源電圧（−Ｖｄｄ）に印加される。
【００２８】
図７において、前記ダイオードＤ２が存在しないと、第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）のソースがドレインに対して正の電圧が印加された場合、ｎ型チャネルＭＯＳＦＥＴの寄生ダイオードを介して、前記第３のｎ型チャネルＭＯＳＦＥＴ（ＮＭ３）に電流が流れてしまう。
【００２９】
図８は本発明の第３の実施例を示した図で、ドライブ回路１は直流の電源電源Ｖｄｄ，ロジックインバータ２，ｐ型ＪＦＥＴ（ＰＪＦ１，ＰＪＦ２），ｎ型ＪＦＥＴ（ＮＪＦ１〜ＮＪＦ３），コンデンサＣｉｎで構成され、ＰＷＭのロジック信号はロジックインバータ２の入力端子に入力される。ここで、ＪＦＥＴとはJunction Field Effect Transisitorのことで、ＪＦＥＴはＭＯＳＦＥＴのような寄生ダイオードが無いので、素子構造を工夫することで、ｎ型ＪＦＥＴのソースがドレインに対して正電圧となってもブロッキング特性を持たせることができ、第２の実施例では必須となるダイオードＤ２が不要になる。
【００３０】
第１のｐ型ＪＦＥＴ（ＰＪＦ１）のソース端子は前記直流の電源電源Ｖｄｄの正側に接続され、第１のｎ型ＪＦＥＴ（ＮＪＦ１）のドレイン端子は前記ＰＪＦ１のドレイン端子に、ソース端子は前記直流の電源電圧Ｖｄｄの負側に接続され、第２のｐ型ＪＦＥＴ（ＰＪＦ２）のソース端子は前記直流の電源電圧Ｖｄｄの正側に接続され、第２のｎ型ＪＦＥＴ（ＮＪＦ２）のドレイン端子は前記ＰＪＦ２のドレイン端子に接続され、前記第２のｎ型ＪＦＥＴ（ＮＪＦ２）のソース端子は第３のｎ型ＪＦＥＴ（ＮＪＦ３）のドレイン端子に接続され、前記ＮＪＦ３のソース端子は前記直流の電源電源Ｖｄｄの負側に接続され、コンデンサＣｉｎは前記ＰＪＦ１のドレイン端子と前記ＮＪＦ２のソース端子に接続され、パワーＭＯＳＦＥＴ（Ｍ１）のゲートは前記第２のｐ型ＪＦＥＴ（ＰＪＦ２）のドレイン端子に接続され、前記パワーＭＯＳＦＥＴ（Ｍ１）のソース端子は、前記直流電源の負側に接続され、前記第３のｎ型ＪＦＥＴ（ＮＪＦ３）のゲート端子はロジックインバータ２の入力端子に接続され、第１のｐ型ＪＦＥＴ（ＰＪＦ１）のゲート端子，第１のｎ型ＪＦＥＴ（ＮＪＦ１）のゲート端子，第２のｐ型ＪＦＥＴ（ＰＪＦ２）のゲート端子，第２のｎ型ＪＦＥＴ（ＮＪＦ２）のゲート端子はロジックインバータ２の出力端子に接続される。
【００３１】
パワーＭＯＳＦＥＴ（Ｍ１）がオンの場合、ロジックインバータ２にはオン信号が入力され、第１のｐ型ＪＦＥＴ（ＰＪＦ１），第２のｐ型ＪＦＥＴ（ＰＪＦ２），第３のｎ型ＪＦＥＴ（ＮＪＦ３）がオン、第１のｎ型ＪＦＥＴ（ＮＪＦ１），第２のｎ型ＪＦＥＴ（ＮＪＦ２）がオフとなり、前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートとコンデンサＣｉｎは正の電源電圧（Ｖｄｄ）に充電される。
【００３２】
前記パワーＭＯＳＦＥＴ（Ｍ１）がオフの場合、ロジックインバータ２にはオフ信号が入力され、第１のｎ型ＪＦＥＴ（ＮＪＦ１），第２のｎ型ＪＦＥＴ（ＮＪＦ２）がオン、第１のｐ型ＪＦＥＴ（ＰＪＦ１），第２のｐ型ＪＦＥＴ（ＰＪＦ２），第３のｎ型ＪＦＥＴ（ＮＪＦ３）がオフとなり、前記パワーＭＯＳＦＥＴ（Ｍ１）のゲートは負の電源電圧（−Ｖｄｄ）に印加される。
【００３３】
図９は本発明を３相インバータのドライブ回路に適用した実施例で、インバータシステムの構成要素としては、マイコン２１，ドライバＩＣ２２，スイッチング部２３，モータ２４がある。前記スイッチング部２３はＵ相，Ｖ相，Ｗ相の３相からなり、それぞれの相は上アームのパワーＭＯＳＦＥＴ（ＭＵ１，ＭＶ１，ＭＷ１）及びその内蔵ダイオード（ＤＵ１，ＤＶ１，ＤＷ１），下アームのパワーＭＯＳＦＥＴ（ＭＵ２，ＭＶ２，ＭＷ２）及びその内蔵ダイオード（ＤＵ２，ＤＶ２，ＤＷ２）で構成される。マイコン２１はモータ２４の位置や速度などの情報を検出し、ドライバＩＣ２２に前記パワーＭＳＯＦＥＴを駆動する信号を出力する。上アームのパワーＭＯＳＦＥＴのソース電位はフローティングとなるので、上アームのパワーＭＯＳＦＥＴを駆動するにはレベルシフトとフローティングの電源が必要となるが、図９ではブートストラップ用のダイオード（ＤｂＵ，ＤｂＶ，ＤｂＷ）を経由してブートストラップコンデンサ（ＣｂＵ，ＣｂＶ，ＣｂＷ）に充電した電荷で上アームを駆動する。ソース電位がフローティングとなる上アームのパワーＭＯＳＦＥＴのゲートを駆動する手段として、図９で示したブートストラップの他に、ホトカプラを用いる手法なども適用することが可能である。
【００３４】
以上、説明したように、本発明のドライブ回路を上アームまたは下アームの出力段に実施すると、スイッチングの際にオフ状態にあるパワーＭＯＳＦＥＴのゲート電圧の上昇を抑制し、上下アームの短絡を防止することが実現出来る。
【００３５】
以上の実施例では電圧駆動型半導体素子としてパワーＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ等の他の電圧駆動型半導体素子でも同様に適用することが可能である。
【産業上の利用可能性】
【００３６】
本発明は電力変換器に用いられる電圧駆動型半導体素子のドライブ回路及びインバータ装置に用いることが出来る。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施例の構成図。
【図２】本発明の第１の実施例のタイミングチャート。
【図３】本発明の第１の実施例のオン時の構成図。
【図４】本発明の第１の実施例のオフ時の構成図。
【図５】本発明の第２の実施例の構成図。
【図６】本発明の第２の実施例のオン時の構成図。
【図７】本発明の第２の実施例のオフ時の構成図。
【図８】本発明の第３の実施例のオン時の構成図。
【図９】３層インバータの構成図。
【図１０】単相インバータの構成図。
【図１１】従来のドライバ回路の構成図。
【図１２】寄生素子を考慮したドライバ回路の構成図。
【図１３】単相インバータの還流モードの構成図。
【図１４】単相インバータの電圧印加モードの構成図。
【図１５】単相インバータの電圧及び電流波形。
【符号の説明】
【００３８】
１，１０，１１，１２，１３  ドライブ回路
２  ロジックインバータ
１４  インダクタ、
１５  誤点弧の際のゲート電圧の上昇
２１  マイコン
２２  ドライバＩＣ
２３  スイッチング部
２４  モータ
Ｖｉｎ，Ｖｄｄ  電源電源
Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＵ１，ＭＵ２，ＭＶ１，ＭＶ２，ＭＷ１，ＭＷ２  パワーＭＯＳＦＥＴ
Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＵ１，ＤＵ２，ＤＶ１，ＤＶ２，ＤＷ１，ＤＷ２  ダイオード
ＰＭ１，ＰＭ２，ＰＭ３  ｐ型チャネルＭＯＳＦＥＴ
ＮＭ１，ＮＭ２，ＮＭ３  ｎ型チャネルＭＯＳＦＥＴ
Ｖｄ  ドレイン電位
Ｖｓ  ソース電位
Ｒｓ１，Ｒｓ２，Ｒｓ３  寄生抵抗
Ｌｓ１，Ｌｓ２，Ｌｓ３  寄生インダクタンス
Ｃｇｄ  ゲート−ドレイン間容量
Ｃｇｓ  ゲート−ソース間容量、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４  スイッチ
Ｃｉｎ，Ｃ０  コンデンサ
ＰＪＦ１，ＰＪＦ２  ｐ型ＪＦＥＴ
ＮＪＦ１，ＮＪＦ２，ＮＪＦ３  ｎ型ＪＦＥＴ
ＤｂＵ，ＤｂＶ，ＤｂＷ  ブートストラップダイオード
ＣｂＵ，ＣｂＶ，ＣｂＷ  ブートストラップコンデンサ
ＲＵ１，ＲＵ２，ＲＶ１，ＲＶ２，ＲＷ１，ＲＷ２  ゲート抵抗
【図１】
0004682173.tif 000002
【図２】
0004682173.tif 000003
【図３】
0004682173.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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