(57)【特許請求の範囲】
【請求項１】
第１の基準電流（Ｉｒｅｆ１）を発生する第１の基準電流源と、
測定される電圧（ＶＭ）から誘導された監視用電流（ＩＭ）を発生する監視用
電流源と、
前記第１の基準電流（Ｉｒｅｆ１）及び前記監視用電流（ＩＭ）が入力されるように結合された比較デバイスであって、前記比較器は、前記第１の基準電流と前記監視用電流とを比較して、前記監視用電流が前記第１の基準電流より小さい場合に第１の値を有する測定信号（Ｓ）を測定用信号出力から発生し、前記監視用電流が前記第１の基準電流より大きい場合に第２の値を有する測定信号（Ｓ）を測定用信号出力から発生する、比較デバイスと、を備え、
前記第１の基準電流発生源は、測定される電圧（ＶＤＤ）が入力されるように結合されたソースと、バイアス電圧（Ｖｂｉａｓ）が入力されるように結合されたゲートと、前記比較デバイスに結合されたドレインとを有するトランジスタを含み、前記監視用電流源は、一次電流（Ｉｐ）を発生する一次電流源と、前記一次電流源と直列接続されたプロセス感知抵抗と、前記一次電流（Ｉｐ）が入力されるように結合された入力及び前記比較デバイスに結合された出力を有し、前記監視用電流（ＩＭ）を発生するカレントミラーとを含み、前記一次電流源は、監視される電圧（ＶＤＤ）に接続されたソースと、バイアス電圧（Ｖｂｉａｓ）が入力されるように結合されたゲートと、前記プロセス感知抵抗の第１の端子に接続されたドレインとを有するトランジスタを含むことを特徴とする電圧レベル監視回路。
【請求項２】
前記プロセス感知抵抗は、ゲート／ドレインノード中のそのドレインに接続されたゲート端子と、前記一次電流源に結合され、前記一次電流（Ｉｐ）が入力されるソース端子とを有するさらなるトランジスタを含むことを特徴とする請求項１に記載の電圧レベル監視回路。
【請求項３】
前記プロセス感知抵抗は、前記ゲート／ドレインノードと直列接続された２つのカスケード接続されたトランジスタからなる少なくとも１つの組合せをさらに含み、前記カスケード接続されたトランジスタのうちの第１のトランジスタのソース端子が前記さらなるトランジスタのドレイン端子に結合され、前記カスケード接続されたトランジスタのうちの第２のトランジスタのドレイン端子が前記カスケード接続されたトランジスタのうちの前記第１のトランジスタのドレイン端子に接続され、前記カスケード接続されたトランジスタのゲート端子が相互に、かつ、前記カスケード接続されたトランジスタのそれぞれのドレイン端子に接続されることを特徴とする請求項２に記載の電圧レベル監視回路。
【請求項４】
第２の基準電流（Ｉｒｅｆ２）を発生する第２の基準電流源をさらに備え、前記第２の基準電流源の電流出力は、制御可能スイッチを介して前記比較デバイスに結合されていることを特徴とする請求項１，２又は３に記載の電圧レベル監視回路。
【請求項５】
前記制御可能スイッチは、前記比較デバイスが発生した制御信号（Ｓｃ）によって制御されることを特徴とする請求項４に記載の電圧レベル監視回路。
【請求項６】
前記制御信号（Ｓｃ）は、前記第１の基準電流と前記第２の基準電流との和が前記監視用電流の値より大きいときに前記制御可能スイッチを導通状態にし、前記第１の基準電流と前記第２の基準電流との和が前記監視用電流の値より小さいときに前記制御可能スイッチを非導通状態にすることを特徴とする請求項５に記載の電圧レベル監視回路。
【請求項７】
前記制御可能スイッチは、前記第２の基準電流源の電流出力に結合されたソースと、前記比較デバイスの前記第１の電流入力に結合されたドレインと、前記比較デバイスの制御出力に結合されたゲートとを有するトランジスタを含むことを特徴とする請求項４，５又は６に記載の電圧レベル監視回路。
【請求項８】
前記制御可能スイッチは、前記第２の基準電流源に結合されたソースと、前記比較デバイスに結合されたドレインと、前記比較デバイスの制御出力から前記制御信号（Ｓｃ）が入力されるように結合されたゲートとを有するトランジスタを含むことを特徴とする請求項４，５，６又は７に記載の電圧レベル監視回路。
【請求項９】
前記比較デバイスは、
入力及び出力を有する第１のインバータと、
入力及び出力を有する第２のインバータとを含み、
前記第２のインバータの前記出力は、前記比較デバイスの前記出力に接続されており、
前記第２のインバータの前記入力は、前記第１のインバータの前記出力に結合されており、
前記第１のインバータの前記入力は、前記監視用電流（ＩＭ）、前記第１の基準電流（Ｉｒｅｆ１）及び前記第２の基準電流（Ｉｒｅｆ２）が入力されるように結合されていることを特徴とする請求項４，５，６，７又は８に記載の電圧レベル監視回路。
【請求項１０】
前記監視用電流源と、前記第１の基準電流源と、前記第２の基準電流源とのう
ちのいずれかが、プログラム可能電流源を含むことを特徴とする請求項４，５，６，７，８又は９に記載の電圧レベル監視回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全般的に集積回路のピンなどの特定の検出ポイントにおける電圧レベルの監視に関する。より詳しくは、本発明は、集積回路の電源電圧の監視及び電圧上昇中の集積回路機能の抑止に関する。しかしながら、本発明は、集積回路における適応には限られない。さらに、本発明は電源電圧の監視に限られることなく、いかなる電圧レベルの監視にも利用され得る。しかしながら、以下では、本発明は、集積回路の電圧上昇状態の文脈において説明する。
【０００２】
【従来の技術】
集積回路などの電子回路が始動されたり電源印加されたりすると、すなわち、このような回路に対して電源が印加されると、ある時間内で電源電圧がゼロから動作電源電圧にまで上昇する。この電源電圧上昇の第１段階中では、電源電圧は、この回路が適切に機能するように設計されているある最小電圧に達していない。電源電圧がこのような最小電圧未満である場合に回路が機能するかは不確定である。したがって、電源電圧がこのような最小電圧に達するまでは回路のいかなる機能も抑止するのが望ましい。さらに、集積回路が機能し始めるときには、集積回路の構成部品は明確な初期状態にあるようにするのが望ましい。したがって、一般的に、検出ポイントにおける電圧があるしきい値に達しているかどうかを示す信号を発生する電圧検出回路に対する必要性が存在する。このような回路が発生した出力信号は、他の回路にも印加され、これによってその機能を抑止するようにすることが可能である。
【０００３】
このような電圧検出回路自体は周知である。例えば、ＥＰ−Ａ−０．４３３．６９６には、電圧を低下させ、基準電圧と比較される低下電圧を発生する負荷を含む電圧検出回路が開示されている。検出される電圧がトリップポイント未満であるかぎり出力電圧はＨＩＧＨである。検出される電圧がこのようなトリップポイントを超えると、出力電圧はＬＯＷとなる。所望の分量のヒステリシスを得るために、出力電圧と関連するフィードバック信号が、前記電圧低下を減少させ、また、前記低下電圧を増すために前記負荷の少なくとも１部をショートするスイッチを制御する。
【０００４】
【発明が解決しようとする課題】
従来の電源電圧検出回路の一般的な欠点は、しきい値レベルが固定されていて予め決定されていることである。その結果、実際問題として個々のチップにおけるしきい値レベルがある広がりを持つという事実から見て、このような固定したしきい値レベルは、チップを正確に機能させるために必要な最小電源電圧よりかなり高く設定しなければならない。これは、有効電源電圧範囲が比較的小さいことを意味する。
【０００５】
さらに、先行技術による回路は電圧信号によって動作することが欠点であると考えられる。信号を加算又は減算する回路は、電圧変域で実現すると比較的複雑であり、また、比較的消費電力が多く、その結果、バッテリが比較的早く消耗する。
【０００８】
【課題を解決するための手段】
本発明の全般的な目的は、上記欠点のない電圧レベル検出回路を提供することである。
【０００９】
より詳しくは、本発明の目的は、各チップのしきい値レベルを設定して、チップを製造した後で個別に調整できる電圧レベル検出回路を提供することである。
【００１０】
さらに、本発明の目的は、しきい値レベルが個別のチップの製造プロセスによって異なる電圧レベル検出回路を提供することである。
【００１１】
さらに、本発明の目的は、特に電圧印加後に、消費電力が非常に少ない電圧レベル検出回路を提供することである。
【００１２】
本発明のこれらの態様及び他の態様、特徴並びに利点は、同じ参照符号が同じ又は類似の部品を示す図面を参照して、本発明による電源電圧印加リセット回路の好ましい実施形態に関する次の説明を読めばさらに明瞭であろう。
【００１３】
【発明の実施の形態】
図１は、本発明の基本原理を表す適応性電源電圧印加リセット（ＰＯＲ）回路１のブロック図である。ＰＯＲ回路１は、監視される電圧ＶＭを受け取る監視入力２を有している。ＰＯＲ回路１は、３つの電流源４、５及び６、２つの電流入力１１及び１２、信号出力１３及び制御出力１４を有する電流比較器１０を備えている。
【００１４】
第１の電流源４は、監視される電圧ＶＭを表す監視電流ＩＭを発生する。監視電流ＩＭは監視される電圧ＶＭに比例するか、又は、ＶＭの関数としてのＩＭの特性が少なくとも単調であることが望ましい。監視電流ＩＭは、電流比較器の第２の電流入力１２に入力される。
【００１５】
第２の電流源５は、第１の基準電流Ｉｒｅｆ１を発生する。第１の基準電流Ｉｒｅｆ１は一定であるのが望ましい。第２の電流源５はその電力を別の電力ラインから受け取るが、第２の電流源５は図示されるように監視される電圧ＶＭからその電力を受け取ることもできる。第１の基準電流Ｉｒｅｆ１は、電流比較器の第１の電流入力１１に入力される。
【００１６】
第３の電流源６は第２の基準電流Ｉｒｅｆ２を発生する。第２の基準電流Ｉｒｅｆ２は一定であるのが望ましい。第３の電流源６はその電力を別の電力ラインから受け取るが、第３の電流源６は図示されるように監視される電圧ＶＭからその電力を受け取ることもできる。第３の電流源６はその出力が制御可能スイッチ７を介して電流比較器１０の第１の電流入力１１に結合された制御可能電流源であり、そのスイッチは比較器１０の制御出力１４から送出される制御信号Ｓｃによって制御される。したがって第２の基準電流Ｉｒｅｆ２の発生は制御信号Ｓｃによって制御される。代替例として、第３の電流源６はそれ自身制御可能な電流源であってもよい。
【００１７】
比較器１０は、回路１の出力３に結合されている出力１３から出力信号Ｓを発生する。
【００１８】
比較器１０はその２つの入力１１と１２で受信した電流を比較し、その結果に基づいて出力信号Ｓと制御信号Ｓｃを発生するようになっている。第１の入力１１における電流の大きさがその第２の入力１２における電流の大きさよりも高い場合は、電流比較器１０の出力信号は第１の値を持ち、制御信号Ｓｃはスイッチを閉じる値を持つ。第１の入力１１における電流の大きさが第２の入力１２における電流の大きさよりも低い場合は、電流比較器１０の出力信号は第１の値と異なる第２の値を持ち、制御信号Ｓｃはスイッチを開ける値を持つ。望ましくは出力信号Ｓは電圧信号であり、また第２の値がＬＯＷであるときは第１の値はＨＩＧＨであり、したがって出力信号Ｓは一般に抑止信号ＨＩＧＨを期待する集積回路に対する抑止信号として直接利用できる。さらに制御スイッチ７は、制御信号Ｓｃのスイッチを開ける値がＨＩＧＨであるときはスイッチを閉じる値がＬＯＷであるようなタイプが望ましい。
【００１９】
回路１の動作は以下のようになる。監視される電圧ＶＭが相対的に低い場合は常に、第１の電流源４からの監視電流ＩＭは、第２の電流源５からの基準電流Ｉｒｅｆ１よりも低い。そして、電流比較器１０の出力信号Ｓは第１の値（ＨＩＧＨ）を持つ。さらに電流比較器１０からの制御信号Ｓｃは制御スイッチ７が閉じられる（導通状態）ような値（ＬＯＷ）を持ち、したがって電流比較器１０はその第１の入力１１において電流Ｉｒｅｆ１＋Ｉｒｅｆ２を受信する。
【００２０】
第１の電流源４からの監視電流ＩＭが第１の入力１１における合成電流Ｉｒｅｆ１＋Ｉｒｅｆ２よりも高くなるようにＶＭが上昇したときは、電流比較器１０の出力信号Ｓは第２の値（ＬＯＷ）を持つ。言い換えれば、ＩＭが上昇方向に向かって第１のしきい値レベルＩＴＨ１＝Ｉｒｅｆ１＋Ｉｒｅｆ２を通過すると、比較器１０の出力信号Ｓは第１の値から第２の値にスイッチングする。さらに電流比較器１０からの制御信号Ｓｃは制御スイッチ７が開く（非道通状態）ような値（ＨＩＧＨ）を持ち、したがって電流比較器１０はこの場合その第１の入力１１において第１の基準電流Ｉｒｅｆ１だけを受信する。その結果ＩＭが下降する方向に第２のしきい値レベルＩＴＨ２＝Ｉｒｅｆ１を通過するときだけ、比較器１０の出力信号Ｓは第２の値から第１の値へ逆にスイッチングする。
【００２１】
第１のしきい値レベルＩＴＨ１は、ＰＯＲ信号が期待されるＶＤＤレベルに対応する。差ＩＴＨ１−ＩＴＨ２＝Ｉｒｅｆ２は、回路１のヒステリシスを構成する。一般にそのようなヒステリシスは正常な動作には望ましいものである。しかしながらヒステリシスが必要とされない又は所望されない場合は、第３の電流源６と制御可能スイッチ７を省くことができ、また比較器１０が制御信号Ｓｃを送出する必要はない。
【００２２】
図２はＰＯＲ回路１の好ましい実施形態をより詳細に表したものである。この実施形態では、監視される電圧は電源ラインＶＤＤである。第２の電流源５は第２のＰＭＯＳトランジスタ５０として実現されており、そのトランジスタのソースは電源ラインＶＤＤに接続され、そのドレインは第１のインバータ８０の入力８１に接続されている。第３の電流源６は、電源ラインＶＤＤに接続されたソースを持つ第３のＰＭＯＳトランジスタ６０として実現されている。制御可能スイッチ７は第４のＰＭＯＳトランジスタ７０として実現され、そのトランジスタのソースはトランジスタ６０のドレインに接続され、そのドレインは第１のインバータ８０の入力８１に接続されている。トランジスタ７０のゲートは第１のインバータ８０の出力８２に接続される。図２のＰＯＲ回路１はさらに、入力８４と出力８５を持つ第２のインバータ８３を備えている。第２のインバータ８３の入力８４は第１のインバータ８０の出力８２に接続される。第２のインバータ８３の出力８５は回路１の出力３に接続されて回路１のＰＯＲ信号を生成する。
【００２３】
第１の電流源４はプロセス感知電流源４０として実現され、それは第１のＰＭＯＳトランジスタとして実現される一次電流源４１、第１のＮＭＯＳトランジスタとして実現される二次電流源４２、及び第２のＮＭＯＳトランジスタ４４に直列に接続する抵抗ブロック４３を備えるプロセス感知抵抗（ＰＳＲ）４９を備えている。第１のＰＭＯＳトランジスタ４１は、電源ラインＶＤＤに接続されたソースと、ＰＳＲ４３の第１の端子に接続されたドレインを有している。第１のＮＭＯＳトランジスタ４２は、グランドに接続されたソースと、第１のインバータ８０の入力８１に接続されたドレインを有している。第２のＮＭＯＳトランジスタ４４は、グランドに接続されたソースと、抵抗ブロック４３の第２の端子に接続されたドレインを有している。ＮＭＯＳトランジスタ４２と４４のゲートは互いに接続されまた第２のＮＭＯＳトランジスタ４４のドレインに接続されて、カレントミラーの構成を形成している。ここで第２の電流源４２はＩＭ＝αＩｐに従って第２のＮＭＯＳトランジスタ４４内の電流Ｉｐに比例する電流ＩＭを送出する。ここでαはＮＭＯＳトランジスタ４２と４４によって構成されるカレントミラーの電流利得であり、図示の回路では、α＝２である。
【００２４】
この実施形態では、第１の電流源４が電流Ｉｒｅｆ１とＩｒｅｆ２に対して反対符号の電流ＩＭを発生し、他方でこれら３つの電流が１つのノードに送出されるという事実によって、比較器１０の電流比較機能が提供される。トランジスタ５０、６０、４２は組み合わされて電圧出力との電流比較器を構成し、その１つのノードはインバータ８０の入力８１である。
【００２５】
ＰＭＯＳトランジスタ４１、５０、６０のそれぞれのゲートは互いに結合されて、図示されていないバイアス電圧源からバイアス電圧Ｖｂｉａｓを受信する。例えばバイアス電圧源は、電流基準回路、又は一定の電圧バイアスＶｂｉａｓを与える他の全ての適切な基準電圧源によって提供することができる。
【００２６】
ＶＤＤがゼロであるとき又はゼロから増加し始めるとき、ＰＭＯＳトランジスタ４１、５０、６０はＯＦＦになる。ＶＤＤがＶｂｉａｓより高くなると、ＰＭＯＳトランジスタ４１、５０、６０はＯＮにスイッチングされる。ここでＰＭＯＳトランジスタ５０と６０は、それぞれ電流Ｉｒｅｆ１とＩｒｅｆ２を発生する定電流源として機能する。同様にＰＭＯＳトランジスタ４１は電流源として機能するが、それが発生する電流Ｉｐの大きさは一定ではなくて、ＰＭＯＳトランジスタ４１に直列に接続するＰＳＲ４９を考慮すればＶＤＤによって決まる。ＰＳＲ４９は、ＰＳＲ４９の両端の電圧降下が大きければ大きいほどそれを通る電流の大きさが増大するという、単調な電流−電圧特性を持つ。ＶＤＤが相対的に低い限り、トランジスタ４１からの一次電流ＩＰも相対的に低くなる。その結果、監視電流ＩＭは相対的に低くなりすなわちＩｒｅｆ１＋Ｉｒｅｆ２より低くなり、したがって第１のインバータ８０の出力はＬＯＷとなり、ＰＯＲの出力はＨＩＧＨとなる。
【００２７】
ＶＤＤが上昇すると、一次電流Ｉｐは監視電流ＩＭの増大につれて増大するが、Ｉｒｅｆ１とＩｒｅｆ２は少なくとも実質的には一定のままである。
【００２８】
ＶＤＤのある値において、監視電流ＩＭはＩｒｅｆ１＋Ｉｒｅｆ２に等しくなるが、ＶＤＤのこの値は「スイッチングレベル」として表される。ＶＤＤがさらに上昇すると、監視電流ＩＭの大きさはＩｒｅｆ１＋Ｉｒｅｆ２の大きさよりも大きくなり、ＰＯＲ出力はＬＯＷにスイッチングする。
【００２９】
ＰＳＲ４９の抵抗ブロック４３のインピーダンスは製造プロセスによって決まるので、ＰＳＲ４９の抵抗ブロック４３の両端の電圧降下もまた製造プロセスに依存する。したがって第１のＮＭＯＳトランジスタ４２のゲートにおける電圧もプロセスによって決まる。その結果、ＮＭＯＳトランジスタ４２によって生成される監視電流ＩＭの正確な大きさは製造プロセスによって決まる。
【００３０】
前述したようにＰＯＲ出力信号をここで「ターゲット回路」として表される他の回路に印加して、電源電圧印加中にその機能を抑止することができる。さらにＰＯＲ出力信号をリセット信号として他の回路に印加することができる。そのようなターゲット回路はあるリセットしきい値ＲＴＬを持つ。本回路は、そのスイッチングレベルがターゲット回路のＲＴＬに対応している、すなわちＶＤＤがＲＴＬに達するとＰＯＲ出力がＨＩＧＨからＬＯＷにスイッチングするように設計される。
【００３１】
ウエハ上に集積回路を製造する場合、１つのＩＣ内のトランジスタはごくわずかなパラメータのひろがりを持つが、種々のＩＣ内のトランジスタのパラメータひろがりは相対的に大きくなる。このことは、いくつかのＩＣではトランジスタは比較的低いＲＴＬを持つが、他のＩＣではトランジスタは比較的高いＲＴＬを持つということを意味する。ここで本発明のＰＯＲ回路を同じチップ上に実装することが効果的である。それから比較的低いＲＴＬを持つＩＣではＰＳＲ４９はすでに、ＶＤＤの比較的低い値において電流Ｉｐが流れるのを可能にする。同様に比較的高いＲＴＬを持つＩＣではＰＳＲ４９は、同じ大きさの一次電流ＩＭに対して比較的高い値のＶＤＤを必要とする。言い換えれば、ＰＯＲのスイッチングレベルはターゲット回路のＲＴＬに対して自動的にまた個別に適用される。
【００３２】
ＰＳＲ４９の抵抗ブロック４３の実施形態の例を図３Ａと３Ｂに表す。図３Ａの実施形態では抵抗ブロック４３Ａは第５のＰＭＯＳトランジスタ４６によって実現され、そのトランジスタのゲート端子はそのドレイン端子と、第２のＮＭＯＳトランジスタ４４のドレイン端子に接続されている。ＰＭＯＳトランジスタ４６のソース端子は、第１のＰＭＯＳトランジスタ４１の出力電流Ｉｐを受信するための入力端子として機能する。
【００３３】
図３Ｂの実施形態では抵抗ブロック４３Ｂは、前記のような第５のＰＭＯＳトランジスタ４６、及び２つのカスケード接続されたトランジスタの組み合わせ、すなわち第５のＰＭＯＳトランジスタ４６と第２のＮＭＯＳトランジスタ４４との間に直列接続されたＰＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４８との組み合わせを備えている。トランジスタ４７のソース端子はトランジスタ４６のドレイン端子に接続されている。トランジスタ４８のソース端子はトランジスタ４４のドレイン端子に接続されている。トランジスタ４８のドレイン端子はトランジスタ４７のドレイン端子に接続され、トランジスタ４７と４８のゲート端子はこのノードに接続される。
【００３４】
トランジスタ４６と４５との間に結合されカスケード接続されたトランジスタの１つ以上のそのような組み合わせが可能である。したがって、適切なスイッチングしきい値を容易に選択することが可能である。
【００３５】
本発明の範囲は前述の例に限定されるものではなく、添付のクレームで定められる本発明の範囲から逸脱することのないいくつかの変更及び修正が可能であることが当業者には明らかである。
【００３６】
例えば他のタイプの構成によってＰＳＲ４９を実現することができる。また適切ないかなるタイプのスイッチによっても、制御可能スイッチ７を実現することができる。そのスイッチは第２のインバータ８３の出力によって制御されるタイプのものであってもよい。
【００３７】
さらに、２つのトランジスタ４２、４４によってではなくて他の手段によってカレントミラーを実現することもできる。
【００３８】
その回路が電源電圧から電圧差を監視するために用いられる場合は、監視される電圧は一般に電源電圧より低いので、レベルシフタを用いて正しいロジックレベルを送出することが望ましい。
【００３９】
さらに、３つのＰＭＯＳトランジスタ４１、５０、６０のゲートが同じバイアス電圧でバイアスされる必要はないが、そうであれば望ましい。
【００４０】
前述の説明では、本発明は３つの固定した電流源４、５、６に関連して説明されている。ここでは第２の電流源５が、回路のスイッチングレベルを決定しまた原則として一定の第１の基準電流Ｉｒｅｆ１を発生し、また第３の電流源６は、回路のヒステリシスを決定しやはり原則として一定な第２の基準電流Ｉｒｅｆ２を発生する。代わりにその電流源はどれもプログラム可能電流源として実現することができる。図４はそのようなプログラム可能電流源９０のための可能な実施形態を概略的に表すが、その電流源９０は複数の並列に接続されたＮ組の固定電流源９１と制御可能スイッチ９２を備えている。制御可能スイッチ９２ｉ（ｉ＝１，…，Ｎ）は制御ユニット９３によって制御され、その制御ユニットは電流比較器１０からの出力信号を入力信号として受信する。制御ユニットは、それ自体周知のいかなる方法によっても実現することができる。製造後に制御ユニットを調整することによって、制御スイッチ９２ｉのどれが制御ユニット９３によって実際に制御されてどれが制御されないかを設定することができる。したがって、電流比較器１０からの出力信号に応答してプログラム可能電流源９０によって生成される電流の大きさを製造後に設定することができる。
【００４１】
第３の電流源６がそのようなプログラム可能電流源として実現される場合、回路のヒステリシスを製造後に設定することができる。
【００４２】
第２の電流源５がそのようなプログラム可能電流源として実現される場合、回路のスイッチングレベルを製造後に設定することができる。
【図面の簡単な説明】
【図１】  本発明に係る適応性電源電圧印加リセット（ＰＯＲ）回路の機能を示すブロック図である。
【図２】  本発明に係るＰＯＲ回路の好ましい実施形態の詳細図である。
【図３Ａ】  本発明に係る適応性ＰＯＲ回路において用いられるプロセス感知抵抗の実施形態を示す図である。
【図３Ｂ】  本発明に係る適応性ＰＯＲ回路において用いられるプロセス感知抵抗の実施形態を示す図である。
【図４】  プログラム可能電流源の略図である。
【図１】
0004660680.tif 000002
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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