(57)【特許請求の範囲】
【請求項１】
第１のバイアス電位と第２のバイアス電位とが入力され、基準電位以上且つ前記第１のバイアス電位未満の電位の第１の駆動信号を出力する第１の出力ノードと、前記第１の駆動信号を論理反転した第２の駆動信号を出力する第２の出力ノードと、前記第２のバイアス電位より高く且つ電源電位以下の第３の駆動信号を出力する第３の出力ノードと、前記第３の駆動信号を論理反転した第４の駆動信号を出力する第４の出力ノードとを有するクランプ回路を含む駆動回路と、
互いに直列に接続された、ゲートが前記第１の駆動信号を受け、一方の電極が前記基準電位を受ける第１導電型の第１の出力トランジスタと、ゲートが前記第３の駆動信号を受け、一方の電極が前記電源電位を受ける第２導電型の第２の出力トランジスタとを含む出力回路と、
前記第１の出力ノードと前記第３の出力ノードとの間に接続された第１のスイッチと、前記第２の出力ノードと前記第４の出力ノードとの間に接続された第２のスイッチと、前記電源電位が所定の値以下の場合に、前記第１のスイッチ及び前記第２のスイッチをオン状態とするスイッチ駆動回路とを備えていることを特徴とするレベルシフト回路。
【請求項２】
前記駆動回路は、
ゲートが入力信号を受け、一方の電極が前記第１の駆動信号を受け、他方の電極が前記基準電位を受ける第１導電型の第１のＭＯＳトランジスタと、
ゲートが反転された前記入力信号を受け、一方の電極が前記第２の駆動信号を受け、他方の電極が前記基準電位を受ける第１導電型の第２のＭＯＳトランジスタと、
ゲートが前記第４の駆動信号を受け、一方の電極が前記第３の駆動信号を受け、他方の電極が前記電源電位を受ける第２導電型の第３のＭＯＳトランジスタと、
ゲートが前記第３の駆動信号を受け、一方の電極が前記第４の駆動信号を受け、他方の電極が前記電源電位を受ける第２導電型の第４のＭＯＳトランジスタとを含んでいることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記基準電位と前記電源電位との電位差は、前記第１の出力トランジスタ及び第２の出力トランジスタのゲートソース間耐圧と比べて大きいことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記第１の出力トランジスタ及び第２の出力トランジスタは、２重拡散型ＭＯＳトランジスタであることを特徴とする請求項１から３のいずれか１項に記載のレベルシフト回路。
【請求項５】
前記クランプ回路は、
前記第１の出力ノードと前記第３の出力ノードとの間に前記第１の出力ノードの側から順次接続された第１導電型の第５のＭＯＳトランジスタ及び第２導電型の第６のＭＯＳトランジスタと、
前記第２の出力ノードと前記第４の出力ノードとの間に前記第２の出力ノードの側から順次接続された第１導電型の第７のＭＯＳトランジスタ及び第２導電型の第８のＭＯＳトランジスタとを含み、
前記第５のＭＯＳトランジスタ及び前記第７のＭＯＳトランジスタのゲートは、前記第１のバイアス電位をそれぞれ受け、
前記第６のＭＯＳトランジスタ及び前記第８のＭＯＳトランジスタのゲートは、前記第２のバイアス電位をそれぞれ受けることを特徴とする請求項１から４のいずれか１項に記載のレベルシフト回路。
【請求項６】
前記第１のスイッチは、前記第１の出力ノードと前記第３の出力ノードとの間にそれぞれ接続された、第１導電型の第９のＭＯＳトランジスタ及び第２導電型の第１０のＭＯＳトランジスタを含み、
前記第２のスイッチは、前記第２の出力ノードと前記第４の出力ノードとの間にそれぞれ接続された、第１導電型の第１１のＭＯＳトランジスタ及び第２の導電型の第１２のＭＯＳトランジスタとを含み、
前記スイッチ駆動回路は、前記電源電位が前記所定の値以下の場合に、前記第９のＭＯＳトランジスタ、前記第１０のＭＯＳトランジスタ、前記第１１のＭＯＳトランジスタ及び前記第１２のＭＯＳトランジスタをオン状態とすることを特徴とする請求項１〜５のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記基準電位が印加された第１の電源端子と、
前記電源電位が印加された第２の電源端子と、
前記第１の電源端子と前記第３の出力ノードとの間に接続された第１導電型の第１３のＭＯＳトランジスタと、
前記第１の電源端子と前記第４の出力ノードとの間に接続された第１導電型の第１４のＭＯＳトランジスタとをさらに備え、
前記第１３のＭＯＳトランジスタのゲートには、前記電源電位が前記所定の値以下の場合にのみ前記入力信号が入力され、
前記第１４のＭＯＳトランジスタのゲートには、前記電源電位が前記所定の値以下の場合にのみ前記入力信号を反転した信号が入力されことを特徴とする請求項１〜６のいずれか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧の振幅信号を出力するレベルシフト回路に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化及び低消費電力化に伴い、電源電圧がますます低くなっている。一方、高電圧の駆動信号を必要とする回路も依然として存在しており、高電圧の振幅信号を出力する、レベルシフト回路が必要とされている。通常、レベルシフト回路の出力段のトランジスタは、ゲートソース間耐圧を出力信号の振幅電圧より高くする必要がある。高耐圧のトランジスタと低耐圧のトランジスタとが混在する回路は、回路設計及び製造工程が複雑になる。また、高耐圧のトランジスタはサイズが大きいため、半導体装置の占有面積が増大してしまう。そこで、ゲートソース間の耐圧が高いトランジスタを用いることなく、高電圧の振幅信号を出力するレベルシフト回路を実現する方法が検討されている。
【０００３】
例えば、特許文献１には以下のようなレベルシフト回路が開示されている。図７は従来例に係るレベルシフト回路の回路構成を示している。図７に示すように従来のレベルシフト回路は、低電圧電源端子ＴVDDと接地端子ＴVSSとの間に接続され、入力信号によって駆動されるインバータ１２１を備えている。また、高電圧電源端子ＴHVDDと低電圧ロジック端子ＴHVSSとの間に接続され、入力がインバータ１２１の出力とコンデンサ１２０を介して接続されたラッチ回路１２３と、ラッチ回路１２３の出力と接続されたインバータ１２５とを備えている。インバータ１２１の出力とインバータ１２５の出力とは、高電圧電源端子ＴHVDDと接地端子ＴVSSとの間に接続された出力回路１２２と接続されている。
【０００４】
出力回路１２２は、高電圧電源端子ＴHVDDと接地端子ＴVSSとの間に順次接続されたＰＭＯＳ出力トランジスタＭＯ１０２とＮＭＯＳ出力トランジスタＭＯ１０１とからなり、ＰＭＯＳ出力トランジスタＭＯ１０２とＮＭＯＳ出力トランジスタＭＯ１０１との接続点は、出力端子ＴOUTと接続されている。また、ＰＭＯＳ出力トランジスタＭＯ１０２のゲートは、インバータ１２５の出力と接続されており、ＮＭＯＳ出力トランジスタＭＯ１０１のゲートは、インバータ１２１の出力と接続されている。
【０００５】
接地端子ＴVSSの電位は接地電位ＶSSであり、低電圧電源端子ＴVDDの電位は、ＶDDであり、高電圧電源端子ＴHVDDの電位はＨＶDDであり、低電圧ロジック端子ＴHVSSの電位はＨＶSSである。低電圧電源端子ＴVDDと接地端子ＴVSSとの間の電圧及び高電圧電源端子ＴHVDDと低電圧ロジック端子ＴHVSSとの間の電圧は、回路を構成する各トランジスタのゲートソース間耐圧以下である。高電圧電源端子ＴHVDDと接地端子ＴVSSとの間の電圧は、各トランジスタのゲートソース間耐圧以上である。
【０００６】
入力端子ＴINから、ＶDDレベルのロジック信号が、入力信号として入力されると、入力信号がＬレベルの場合には、ＮＭＯＳ出力トランジスタＭＯ１０１がオン状態となる。また、コンデンサ１２０を介してラッチ回路１２３にＨレベルの駆動信号が入力され、この駆動信号に基づいてインバータ１２５から出力される駆動信号によって、ＰＭＯＳ出力トランジスタＭＯ１０２がＯＦＦとなる。これにより、出力端子ＴOUTの電位はＶSSとなる。
【０００７】
一方、入力信号がＨレベルの場合には、ＮＭＯＳ出力トランジスタＭＯ１０１がオフ状態となる。また、コンデンサ１２０を介してラッチ回路１２３にＬレベルの駆動信号が入力され、この駆動信号に基づいてインバータ１２５から出力される駆動信号によって、ＰＭＯＳ出力トランジスタＭＯ１０２がオン状態となり、出力端子ＴOUTの電位はＨＶDDとなる。
【０００８】
この場合、コンデンサ１２０による交流伝達により、ラッチ回路１２３を介してインバータ１２１から出力回路１２２に駆動信号が供給される。従って、直流パスが存在しないので、ＮＭＯＳ出力トランジスタＭＯ１０１及びＰＭＯＳ出力トランジスタＭＯ１０２のゲートとソースとの間には、高電圧電源端子ＴHVDDと低電圧ロジック端子ＴHVSSとの間の低電圧振幅の信号が印加される。従って、ＮＭＯＳ出力トランジスタＭＯ１０１及びＰＭＯＳ出力トランジスタＭＯ１０２のソースドレイン間耐圧は高くする必要があるが、ゲートソース間耐圧については、他のトランジスタと同じでよい。
【特許文献１】特開２００１−２２３５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のレベルシフト回路は、高耐圧のコンデンサが必要であるという問題がある。高耐圧のコンデンサは、一般的なトランジスタの１００倍程度の面積を専有する。従って、従来のレベルシフト回路は、ゲートソース間耐圧の高いトランジスタを用いる必要はないが、半導体装置の占有面積を小さくするという効果はほとんど期待できない。
【００１０】
本発明は、前記従来の問題を解決し、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力するレベルシフト回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記従来の目的を達成するため、本発明は、レベルシフト回路をクランプ回路が含まれた構成とする。
【００１２】
具体的に、本発明に係るレベルシフト回路は、第１のバイアス電位と第２のバイアス電位とが入力され、基準電位以上且つ第１のバイアス電位未満で互いに相補的な電位の第１の駆動信号及び第２の駆動信号と、第２のバイアス電位より高く且つ電源電位以下で互いに相補的な電位の第３の駆動信号及び第４の駆動信号とを出力するクランプ回路を含む駆動回路と、互いに直列に接続された、ゲートが第１の駆動信号を受け、一方の電極が第１の基準電位を受ける第１導電型の第１の出力トランジスタと、ゲートが第３の駆動信号を受け、一方の電極が電源電位を受ける第２導電型の第２の出力トランジスタとを含む出力回路とを備えていることを特徴とする。
【００１３】
本発明のレベルシフト回路によれば、基準電位以上且つ第１のバイアス電位未満で互いに相補的な電位の第１の駆動信号及び第２の駆動信号と、第２のバイアス電位より高く且つ電源電位以下で互いに相補的な電位の第３の駆動信号及び第４の駆動信号とを出力するクランプ回路を含む駆動回路を備えているため、出力信号の振幅電圧がレベルシフト回路を構成する各トランジスタに直接に印加されることがない。従って、出力トランジスタのゲートソース間耐圧を超える振幅の電圧を出力することが可能となるので、レベルシフト回路を耐圧の低いトランジスタのみを用いて構成することが可能となる。その結果、回路設計が容易となり、装置の占有面積を小さくすることができる。
【００１４】
本発明のレベルシフト回路において駆動回路は、ゲートが入力信号を受け、一方の電極が第１の駆動信号を受け、他方の電極が基準電位を受ける第１導電型の第１のＭＯＳトランジスタと、ゲートが反転された入力信号を受け、一方の電極が第２の駆動信号を受け、他方の電極が基準電位を受ける第１導電型の第２のＭＯＳトランジスタと、ゲートが第４の駆動信号を受け、一方の電極が第３の駆動信号を受け、他方の電極が電源電位を受ける第２導電型の第３のＭＯＳトランジスタと、ゲートが第３の駆動信号を受け、一方の電極が第４の駆動信号を受け、他方の電極が電源電位を受ける第２導電型の第４のＭＯＳトランジスタとを含んでいることが好ましい。このような構成とすることにより、互いに相補的な第１の駆動信号及び第２の駆動信号と、第３の駆動信号と第４の駆動信号とを確実に出力することが可能となる。
【００１５】
本発明のレベルシフト回路において、基準電位と電源電位との電位差は、第１の出力トランジスタ及び第２の出力トランジスタのゲートソース間耐圧と比べて大きいことが好ましい。また、第１の出力トランジスタ及び第２の出力トランジスタは、２重拡散型ＭＯＳトランジスタであることが好ましい。このような構成とすることにより、さらに高電圧の出力を得ることができる。また、回路設計も容易となる。
【００１６】
本発明のレベルシフト回路においてクランプ回路は、第１の駆動信号を出力する第１の出力ノードと第３の駆動信号を出力する第３の出力ノードとの間に第１の出力ノードの側から順次接続された第１導電型の第５のＭＯＳトランジスタ及び第２導電型の第６のＭＯＳトランジスタと、第２の駆動信号を出力する第２の出力ノードと第４の駆動信号を出力する第４の出力ノードとの間に第２の出力ノードの側から順次接続された第１導電型の第７のＭＯＳトランジスタ及び第２導電型の第８のＭＯＳトランジスタとを含み、第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタのゲートは、第１のバイアス電位をそれぞれ受け、第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタのゲートは、第２のバイアス電位をそれぞれ受けることが好ましい。このような構成とすることにより、クランプ回路を確実に構成することが可能となる。
【００１７】
本発明のレベルシフト回路は、第１の出力ノードと第３の出力ノードとの間に接続された第１のスイッチと、第２の出力ノードと第４の出力ノードとの間に接続された第２のスイッチと、電源電位が所定の値以下の場合に、第１のスイッチ及び第２のスイッチをオン状態とするスイッチ駆動回路とをさらに備えていることが好ましい。このような構成とすることにより、電源電圧の変動が大きく電源電圧がトランジスタのゲートソース間耐圧以下となるような場合においても、レベルシフト回路を高速に駆動することが可能となる。
【００１８】
この場合において、第１のスイッチは、第１の出力ノードと第３の出力ノードとの間にそれぞれ接続された、第１導電型の第９のＭＯＳトランジスタ及び第２導電型の第１０のＭＯＳトランジスタを含み、第２のスイッチは、第２の出力ノードと第４の出力ノードとの間にそれぞれ接続された、第１導電型の第１１のＭＯＳトランジスタ及び第２導電型の第１２のＭＯＳトランジスタとを含み、スイッチ駆動回路は、電源電位が所定の値以下の場合に、第９のＭＯＳトランジスタのゲート及び第１１のＭＯＳトランジスタのゲートにハイレベルの電圧を印加し、第１０のＭＯＳトランジスタのゲート及び第１２のＭＯＳトランジスタのゲートにローレベルの電圧を印加する回路であることが好ましい。
【００１９】
本発明のレベルシフト回路は、基準電位が印加された第１の電源端子と、電源電位が印加された第２の電源端子と、第１の電源端子と第３の出力ノードとの間に接続された第１導電型の第１３のＭＯＳトランジスタと、第１の電源端子と第４の出力ノードとの間に接続された第１導電型の第１４のＭＯＳトランジスタとをさらに備え、第１３のＭＯＳトランジスタのゲートには、電源電位が所定の値以下の場合にのみ入力信号が入力され、第１４のＭＯＳトランジスタのゲートには、電源電位が所定の値以下の場合にのみ入力信号を反転した信号が入力されることが好ましい。このような構成とすることにより、電源電圧の変動が大きく電源電圧がトランジスタのゲートソース間耐圧以下となるような場合においても、レベルシフト回路を高速に駆動することが可能となる。
【発明の効果】
【００２０】
本発明に係るレベルシフト回路によると、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つ回路を構成するトランジスタのゲートソース間耐圧を超える振幅の信号を出力するレベルシフト回路を実現できる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態に係るレベルシフト回路の回路構成を示している。
【００２２】
図１に示すように本実施形態のレベルシフト回路は、入力端子ＴINから入力されたトランジスタのゲートソース間耐圧以下の振幅の入力信号を、トランジスタのゲートソース間耐圧以上の高電圧の振幅信号として出力端子ＴOUTから出力する。
【００２３】
レベルシフト回路は、入力端子ＴINから入力された入力信号と、高電圧電源端子ＴHVDDに印加されたトランジスタのゲートソース間耐圧以上の電圧ＨＶDDとから、トランジスタのゲートソース間耐圧以下の電圧の駆動信号を生成する駆動回路１１と、駆動回路１１において生成された駆動信号により駆動される出力回路１２とを備えている。
【００２４】
駆動回路１１は、クランプ回路１３を含んでいる。クランプ回路１３は、４つの出力ノードを有している。第１の出力ノードＣＬＯＳ１と第３の出力ノードＣＬＯＳ３との間には、第１の出力ノードＣＬＯＳ１の側からＮＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ７が順次接続されている。第２の出力ノードＣＬＯＳ２と第４の出力ノードＣＬＯＳ４との間には、第２の出力ノードＣＬＯＳ２の側からＮＭＯＳトランジスタＭ６及びＰＭＯＳトランジスタＭ８が順次接続されている。
【００２５】
ＮＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のゲートには、第１のバイアス電源１４の正極が接続されている。ＰＭＯＳトランジスタＭ７及びＰＭＯＳトランジスタＭ８のゲートには、第２のバイアス電源１５の負極が接続されている。第１のバイアス電源１４は、負極が接地端子ＴVSSと接続されており、第２のバイアス電源１４の正極は高電圧電源端子ＴHVDDと接続されている。
【００２６】
第１の出力ノードＣＬＯＳ１と接地端子ＴVSSとの間にはＮＭＯＳトランジスタＭ１が接続され、第２の出力ノードＣＬＯＳ２と接地端子ＴVSSとの間にはＮＭＯＳトランジスタＭ２が接続されている。第３の出力ノードＣＬＯＳ３と高電圧電源端子ＴHVDDとの間には、ＰＭＯＳトランジスタＭ３が接続され、第４の出力ノードＣＬＯＳ４と高電圧電源端子ＴHVDDとの間には、ＰＭＯＳトランジスタＭ４が接続されている。
【００２７】
ＮＭＯＳトランジスタＭ１のゲートは、入力端子ＴINと接続され、ＮＭＯＳトランジスタＭ２のゲートは、インバータ１６を介して入力端子ＴINと接続されている。ＰＭＯＳトランジスタＭ３のゲートは、第４の出力ノードＣＬＯＳ４と接続され、ＰＭＯＳトランジスタＭ４のゲートは、第３の出力ノードＣＬＯＳ３と接続されている。
【００２８】
出力回路１２は、接地端子ＴVSSと高電圧電源端子ＴHVDDとの間に接地端子ＴVSSの側から順次接続されたＮＭＯＳ出力トランジスタＭＯ１及びＰＭＯＳ出力トランジスタＭＯ２からなり、ＮＭＯＳ出力トランジスタＭＯ１とＰＭＯＳ出力トランジスタＭＯ２とが接続された接続点は、出力端子ＶOUTと接続されている。ＮＭＯＳ出力トランジスタＭＯ１のゲートは、第１の出力ノードＣＬＳＯ１と接続され、ＰＭＯＳ出力トランジスタＭＯ２のゲートは、第３の出力ノードＣＬＳＯ３と接続されている。
【００２９】
以下に、第１の実施形態に係るレベルシフト回路の動作を説明する。図２は第１の実施形態のレベルシフト回路の動作波形を示している。まず、入力端子ＴINの電圧がＬレベル（ＶSSレベル）からＨレベル（ＶDDレベル）に変化すると、ＮＭＯＳトランジスタＭ１がターンオンし、ＮＭＯＳトランジスタＭ２がターンオフする。ＮＭＯＳトランジスタＭ１がターンオンすることにより、第１の出力ノードＣＬＳＯ１の電位はＶSSレベルとなる。
【００３０】
一方、ＮＭＯＳトランジスタＭ２がターンオフすることにより、第２の出力ノードＣＬＳＯ２の電位が上昇する。しかし、第２の出力ノードＣＬＳＯ２の電位は、第１のバイアス電源１４と接続されゲートに第１のバイアス電圧ＶREFLが印加されているＮＭＯＳトランジスタＭ６がターンオフする電位にクランプされる。ＮＭＯＳトランジスタＭ６がターンオフするゲートソース間電圧の閾値をＶtnとすると、第２の出力ノードＣＬＳＯ２の電位は、ＶREFL−Ｖtnとなる。
【００３１】
また、ＮＭＯＳトランジスタＭ１がターンオンすることにより第３の出力ノードＣＬＳＯ３の電位が低下し、ＰＭＯＳトランジスタＭ４がターンオンして、第４の出力ノードＣＬＳＯ４の電位が高電圧電源の電位ＨＶDDレベルまで上昇する。これによりＰＭＯＳトランジスタＭ３がターンオフし、第３の出力ノードＣＬＳＯ３の電位は低下する。しかし第３の出力ノードＣＬＳＯ３の電位は、第２のバイアス電源１５と接続されゲートに電圧ＨＶDDから第２のバイアス電圧ＶREFHを差し引いた電圧（ＨＶDD−ＶREFH）が印加されているＰＭＯＳトランジスタＭ７がターンオフする電位にクランプされる。ＰＭＯＳトランジスタＭ７がターンオフするソース・ゲート間電圧の閾値をＶtpとすると、第３の出力ノードＣＬＳＯ３の電位はＨＶDD−ＶREFH＋Ｖtpとなる。
【００３２】
ＮＭＯＳ出力トランジスタＭＯ１は第１の出力ノードＣＬＳＯ１の出力によりゲートが駆動され、ＰＭＯＳ出力トランジスタＭＯ２は第３の出力ノードＣＬＳＯ３の出力によりゲートが駆動されるので、出力端子ＴOUTの電位はＨＶDDとなる。
【００３３】
次に、入力端子ＴINがＨレベル（ＶDDレベル）からＬレベル（ＶSSレベル）に変化した場合には、ＬレベルからＨレベルに変化した場合と逆論理の動作をする。従って、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ４がターンオフし、ＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ３がターンオンする。第１の出力ノードＣＬＳＯ１の電位はＶREFL−Ｖtnとなり、第３の出力ノードＣＬＳＯ３の電位はＨＶDD−ＶREFH＋Ｖtpとなる。これにより、ＮＭＯＳ出力トランジスタＭＯ１がターンオンし、ＰＭＯＳ出力トランジスタＭＯ２がターンオフし、出力端子ＴOUTの電位はＶSSとなる。
【００３４】
以上のように、入力端子ＴINから入力されたＶDDレベルとＶSSレベルとの間を上下する入力信号に従い、出力端子ＴOUTの電位はＨＶDDレベルとＶSSレベルとの間を上下する。一方、第１の出力ノードＣＬＳＯ１の電位はＶSSレベルとＶREFL−Ｖtnレベルとの間を上下し、第３の出力ノードＣＬＳＯ３の電位はＨＶDD−ＶREFH＋ＶtpレベルとＨＶＤＤレベルとの間を上下する。従って、ＶREFL−ＶtnとＶREFH−Ｖtpとが回路を構成するトランジスタのゲートソース間耐圧を超えないように設定することにより、トランジスタのゲートソース間耐圧を超える振幅の出力信号を出力することができる。
【００３５】
例えば、一般的なゲートソース間耐圧が５．５Ｖで閾値が０．８ＶのＮＭＯＳトランジスタと、ゲートソース間耐圧が５．５Ｖで閾値が０．８ＶのＰＭＯＳトランジスタとを用いてレベルシフト回路を設計する場合に、ＶREFL及びＶREFHを６．３Ｖ以下（例えば４Ｖ。）とすればよい。
【００３６】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照して説明する。第１の実施形態のレベルシフト回路は、出力トランジスタについてもゲートソース間耐圧が低いトランジスタを用いることができるため、すべてＣＭＯＳ構造を用いて回路を構成している。しかし、さらに高電圧の出力が必要とされる場合がある。この場合には、ソースドレイン間耐圧が問題となる。例えば、２０Ｖ以上の出力を必要とするような場合には、一般的なＣＭＯＳトランジスタではソースドレイン間耐圧が不足する。この場合、出力トランジスタをＤＭＯＳ（Double diffused ＭＯＳ）構造のトランジスタを用いればよい。
【００３７】
図３は一般的なＮ極性のＤＭＯＳトランジスタの断面構成を示している。基板５０の素子分離５７によって分離された領域に設けられたＮウェル５８の上に、ゲート酸化膜５１を有するゲート電極５２が形成されている。Ｎウェル５８には、ゲート電極５２を挟んで一方にはＰ型のボディ領域５３が形成され、他方にはＮ+型領域５４からなるドレインが形成されている。ボディ領域５３には、Ｎ+領域５５とＰ+領域５６とからなるソースが形成されている。
【００３８】
このようなＤＭＯＳトランジスタにおいては、ソースドレイン間耐圧はドレイン５４とボディ領域５３との距離Ｄによって決まる。従って、高耐圧のトランジスタを形成する際にもゲート幅方向のサイズを変更する必要がなく、ＣＭＯＳトランジスタと混在させた場合にも設計が容易である。
【００３９】
一方、ＣＭＯＳトランジスタのソースドレイン間耐圧を高くするためには、ゲート幅方向のサイズを変更しなければならず、回路設計を大幅に変更しなければならない。また、大きな変更が必要な割には、飛躍的な耐圧の向上は望めない。
【００４０】
レベルシフト回路を構成するトランジスタの一部をＤＭＯＳトランジスタに置き換える場合には、少なくともＮＭＯＳ出力トランジスタＭＯ１及びＰＭＯＳ出力トランジスタＭＯ２を置き換えればよい。また、クランプ回路１３を構成するＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６、ＰＭＯＳトランジスタＭ７及びＰＭＯＳトランジスタＭ８をＤＭＯＳトランジスタに置き換えることにより、さらに大きな出力振幅を得ることが可能となる。
【００４１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係るレベルシフト回路の回路構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４２】
本実施形態のレベルシフト回路は、高電圧電源端子ＴHVDDに印加される電圧ＨＶDDの動作範囲が広く、その下限値が回路を構成するトランジスタのゲートソース間耐圧を下回るような場合においても、レベルシフト回路を高速に駆動することができる。
【００４３】
第１のバイアス電圧ＶREFL及び第２のバイアス電圧ＶREFHは、第１の実施形態において述べたようにＶREFL−ＶtnとＶREFH−Ｖtpがトランジスタのゲートソース間耐圧を超えないように設定すればよい。しかし、第１のバイアス電圧ＶREFL及び第２のバイアス電圧ＶREFHを電圧ＨＶDDよりも高くすることはできない。このため、高電圧電源端子ＴHVDDに印加される電圧ＨＶDDが低い場合には、クランプ回路１３のトランジスタのゲートに印加する電圧が低くなり、トランジスタのオン抵抗が大きくなる。従って、クランプ回路１３が高抵抗となってしまい、レベルシフト回路を高速に動作させることができなくなる。一方、電圧ＨＶDDがトランジスタのゲートソース間耐圧よりも低い場合には、クランプ回路１３は不要である。そこで、本実施形態のレベルシフト回路においては、以下のようにして、電圧ＨＶDDがトランジスタのゲートソース間耐圧よりも低い場合においても、レベルシフト回路を高速に駆動することを可能としている。
【００４４】
図４に示すように本実施形態のレベルシフト回路は、第１の出力ノードＣＬＯＳ１と第３の出力ノードＣＬＳＯ３と及び第２の出力ノードＣＬＯＳ２と第４の出力ノードＣＬＯＳ４とをそれぞれ接続するスイッチ回路１７と、第３の出力ノードＣＬＯＳ３と接地端子ＴVSSと及び第４の出力ノードＣＬＯＳ４と接地端子ＴVSSとをそれぞれ接続する高速化回路１８とを備えている。
【００４５】
また、スイッチ回路１７と高速化回路１８とを制御する制御信号を印加する制御端子ＴHVCを備えていおり、制御端子ＴHVCは電圧検出回路の出力と接続されている。電圧検出回路は、例えば図５に示すように、電圧ＨＶDDを分圧する抵抗素子Ｒ１及び抵抗素子Ｒ２と、電圧比較器３１と、基準電源３２とにより形成すればよい。また、他の構成を用いてもよい。
【００４６】
これにより、制御端子ＴHVCには、電圧ＨＶDDがあらかじめ設定した電圧よりも低くなった場合にＨレベルの電圧が印加され、所定の電圧よりも高くなった場合にＬレベルの電圧が印加される。制御端子ＴHVCのレベルを切り替える電圧は、回路を構成するトランジスタのゲートソース間耐圧以下の電圧であればよく、例えば、第１のバイアス電圧ＶREFL又は第２のバイアス電圧ＶFEFHとすればよい。
【００４７】
スイッチ回路１７は、第１の出力ノードＣＬＯＳ１と第３の出力ノードＣＬＯＳ３との間に接続されたＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ１０からなる第１のスイッチ回路１７ａと、第２の出力ノードＣＬＯＳ２と第４の出力ノードＣＬＯＳ４との間に接続されたＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１２とからなる第２のスイッチ回路１７ｂを有している。
【００４８】
また、第１のスイッチ回路１７ａ及び第２のスイッチ回路１７ｂを駆動するスイッチ駆動回路１７ｃを有している。スイッチ駆動回路１７ｃは、制御端子ＴHVCに印加された信号によって駆動されるスイッチＳＷ１及びスイッチＳＷ２と、スイッチＳＷ１と接続された第３のバイアス電源２１と、スイッチＳＷ２と接続された第４のバイアス電源２２とを有している。第３のバイアス電源２１は、正極がスイッチＳＷ１の接点ａと接続され、負極が接地端子ＴVSSと接続されている。第４のバイアス電源２１は、正極が高電圧電源端子ＴHVDDと接続され、負極がスイッチＳＷ２の接点ａと接続されている。スイッチＳＷ１の接点ｂは、接地端子ＴVSSと接続され、スイッチＳＷ１の共通接点はＮＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１１のゲートと接続されている。スイッチＳＷ２の接点ｂは、高電圧電源端子ＴHVDDと接続され、スイッチＳＷ２の共通接点はＰＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２のゲートと接続されている。
【００４９】
スイッチＳＷ１及びスイッチＳＷ２は、端子ＴHVCに印加された電圧がＬレベルの場合には、接点ｂと接続され、端子ＴHVCに印加された電圧がＨレベルの場合には、接点ａと接続される。
【００５０】
高速化回路１８は、第３の出力ノードＣＬＯＳ３と接地端子ＴVSSとの間に接続されたＮＭＯＳトランジスタ１３と、第４の出力ノードＣＬＯＳ４と接地端子ＴVSSとの間に接続されたＮＭＯＳトランジスタＭ１４とを有している。ＮＭＯＳトランジスタＭ１３のゲートは、第１の論理積回路２３の出力と接続されており、第１の論理積回路２３の入力の一方は制御端子ＴHVCと接続され、他方は入力端子ＴINと接続されている。ＮＭＯＳトランジスタＭ１４のゲートは、第２の論理積回路２４の出力と接続されており、第２の論理積回路２４の入力の一方は制御端子ＴHVCと接続され、他方はインバータ１６を介して入力端子ＴINと接続されている。
【００５１】
なお、図４においてインバータ１６、第１の論理積回路２３及び第２の論理積回路２４をバイアスする電源配線の記載は省略している。
【００５２】
以下に、第２の実施の形態に係るレベルシフト回路の動作を説明する。図６は第２の実施形態のレベルシフト回路の動作波形を示している。
【００５３】
まず、高電圧電源端子ＴHVDDに印加された電圧ＨＶDDが所定の電圧以上であり、制御端子ＴHVCに印加された電圧がＬレベルの場合の動作を説明する。スイッチ回路１７において、第１のスイッチ２１及び第２のスイッチ２２はいずれも端子ｂと接続されている。従って、ＮＭＯＳトランジスタＭ９及びＭ１１のゲートの電位がＶＳＳレベルとなり、ＮＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１１はオフ状態となる。ＰＭＯＳトランジスタＭ１０及びＭ１２のゲートの電位はＨＶDDレベルとなり、ＰＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２もオフ状態となる。また、高速化回路１８において、第１の論理積回路２２及び第２の論理積回路２３の出力がＬレベル（ＶSSレベル）となるため、ＮＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４はオフ状態となる。従って、第１の実施形態のレベルシフト回路と同様の動作を行う。
【００５４】
次に、電圧ＨＶＤＤが所定の電圧以下で制御端子ＴＨＶＣに印加された電圧がＨレベルの場合の動作を説明する。スイッチ回路１７においては、第１のスイッチ２１及び第２のスイッチ２２はいずれも端子ａと接続されるため、ＮＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１１のゲートには第３のバイアス電圧ＶＡＳＬが印加される。これによりＮＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１１はオン状態となる。また、ＰＭＯＳトランジスタＭ１０及びＭ１２のゲートには電圧ＨＶＤＤから第４のバイアス電圧ＶＡＳＨを差し引いた電圧ＨＶＤＤ−ＶＡＳＨが印加される。これによりＰＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２はオン状態となる。従って、クランプ回路１３の第１の出力ノードＣＬＳＯ１と第３の出力ノードＣＬＳＯ３とを短絡し、第２の出力ノードＣＬＳＯ２と第４の出力ノードＣＬＳＯ４とを短絡することになる。これにより、本実施形態のレベルシフト回路は入力端子ＴＩＮへの入力信号によって以下のような動作をする。
【００５５】
入力端子ＴINがＬレベル（ＶSSレベル）からＨレベル（ＶDDレベル）に変化すると、ＮＭＯＳトランジスタＭ１がターンオンし、ＮＭＯＳトランジスタＭ２がターンオフする。ＮＭＯＳトランジスタＭ１がターンオンすることにより、第１の出力ノードＣＬＳＯ１の電位はＶSSレベルまで下がる。同時にＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ１０によって第１の出力ノードＣＬＳＯ１と短絡されている第３の出力ノードＣＬＳＯ３の電位もＶSSレベルまで下がる。このため、ＰＭＯＳトランジスタＭ４がオンして第４の出力ノードＣＬＳＯ４の電位がＨＶDDレベルまで上昇し、ＰＭＯＳトランジスタＭ３がターンオフする。同時に、ＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１２によって第２の出力ノードＣＬＳＯ２と短絡されている第４の出力ノードＣＬＳＯ４の電位もＨＶDDレベルまで上昇する。ＮＭＯＳ出力トランジスタＭＯ１は第１の出力ノードＣＬＳＯ１の電位によりターンオフし、ＰＭＯＳ出力トランジスタＭＯ２は第３の出力ノードＣＬＳＯ３の電位によりターンオンするため、出力端子ＴOUTの電位はＨＶDDとなる。
【００５６】
次に、入力端子ＴINがＨレベル（ＶDDレベル）からＬレベル（ＶSSレベル）に変化した場合は、入力端子ＴINがＬレベルからＨレベルに変化した場合と逆論理の動作をする。従って、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ４がターンオフし、ＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ３がターンオンする。第１の出力ノードＣＬＳＯ１の電位はＨＶDDレベルとなり、第３の出力ノードＣＬＳＯ３の電位もＨＶDDレベルとなる。これにより、ＮＭＯＳ出力トランジスタＭＯ１がターンオンし、ＰＭＯＳ出力トランジスタＭＯ２がターンオフするため、出力端子ＴOUTの電位はＶSSレベルとなる。
【００５７】
以上のように、高電圧電源端子ＴHVDDに印加される電圧ＨＶDDが低くなることによって高抵抗となるクランプ回路１３が、スイッチ回路１７によって短絡されるので、レベルシフト回路の高速動作ができなくなるという問題は解決される。
【００５８】
さらに、制御端子ＴHVCに印加される電圧がＨレベルの場合には、高速化回路１８において、第１の論理積回路２３及び第２の論理積回路２４の出力は、入力信号と同期してＨレベル（ＶDDレベル）となる。従って、ＮＭＯＳトランジスタＭ１３のゲートにはＮＭＯＳトランジスタＭ１のゲートと同じ駆動信号が印加され、ＮＭＯＳトランジスタＭ１４のゲートにはＮＭＯＳトランジスタＭ２のゲートと同じ駆動信号が印加される。ＭＯＳトランジスタＭ１３及びＭ１４のドレインは、第３の出力ノードＣＬＳＯ３及び第４の出力ノードＣＬＳＯ４とそれぞれ直接接続されるので、高抵抗となったクランプ回路１３及びスイッチ回路１７の影響を受けることなく、第３の出力ノードＣＬＳＯ３の電位と第４の出力ノードＣＬＳＯ４の電位とを高速に変化させることができる。
【００５９】
以上のように、第２の実施形態のレベルシフト回路によれば、高電圧電源端子ＴHVDDに印加される電圧ＨＶDDの動作範囲が広く、その下限値がトランジスタのゲートソース間耐圧を下回るような場合においても、高速動作が可能となる。
【００６０】
なお、本実施形態においては、スイッチ回路１７と高速化回路１８とを設ける構成を示したが、スイッチ回路１７のみを設ける構成としてもよい。また、スイッチ回路１７は第１の出力ノードＣＬＯＳ１と第３の出力ノードＣＬＯＳ３と及び第２の出力ノードＣＬＯＳ２と第４の出力ノードＣＬＯＳ４とを短絡できればよく、他の回路を用いて構成してもよい。
【００６１】
また、本実施形態のレベルシフト回路においても、第１の実施形態の一変形例と同様に一部のトランジスタをＤＭＯＳトランジスタとしてもよい。この場合、スイッチ回路及び高速化回路を構成するトランジスタにも高耐圧のトランジスタを用いればよい。
【産業上の利用可能性】
【００６２】
本発明のレベルシフト回路は、高耐圧のコンデンサを用いることなく、回路設計及び製造が容易で且つトランジスタのゲートソース間耐圧を超える振幅の信号を出力するレベルシフト回路を実現できるという効果を有し、高電圧振幅の電圧を出力するレベルシフト回路等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係るレベルシフト回路を示す回路図である。
【図２】本発明の第１の実施形態に係るレベルシフト回路の動作波形を示すタイミングチャートである。
【図３】本発明の第１の実施形態の一変形例に係るレベルシフト回路に用いるＤＭＯＳトランジスタを示す断面図である。
【図４】本発明の第２の実施形態に係るレベルシフト回路を示す回路図である。
【図５】本発明の第２の実施形態に係るレベルシフト回路の検出回路部分の一例を示す回路図である。
【図６】本発明の第２の実施形態に係るレベルシフト回路の動作波形を示すタイミングチャートである。
【図７】従来例に係るレベルシフト回路を示す回路図である。
【符号の説明】
【００６４】
１１    駆動回路
１２    出力回路
１３    クランプ回路
１４    第１のバイアス電圧源
１５    第２のバイアス電圧源
１６    インバータ
１７    スイッチ回路
１７ａ  第１のスイッチ回路
１７ｂ  第２のスイッチ回路
１７ｃ  スイッチ駆動回路
１８    高速化回路
２１    第３のバイアス電圧源
２２    第４のバイアス電圧源
２３    第１の論理積回路
２４    第２の論理積回路
３１    電圧比較器
３２    基準電源
５０    基板
５１    ゲート絶縁膜
５２    ゲート電極
５３    ボディー領域
５４    Ｎ+領域
５５    Ｎ+領域
５６    Ｐ+領域
５７    素子分離
５８    Ｎウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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