(57)【特許請求の範囲】
【請求項１】
１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、前記メモリセルに保存されたデータを読み出すとき基準となる基準セルとを備える磁気ランダムアクセスメモリにおいて、
前記基準セルは、
並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、
前記第１ＭＴＪ層および前記第２ＭＴＪ層に直列に連結された第１トランジスタと、を含み、
前記第１トランジスタの駆動能力は、前記メモリセルのトランジスタが有する駆動能力の２倍である
ことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記第１ＭＴＪ層および前記第２ＭＴＪ層のうちの１層は、前記メモリセルのＭＴＪ層の最大抵抗値を有し、他の１層は、前記メモリセルのＭＴＪ層の最小抵抗値を有する
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、
並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、これらに直列に連結されており、駆動能力が前記トランジスタの２倍である第１トランジスタとを含む基準セルと
が備えてなる磁気ランダムアクセスメモリのデータ読み出し方法において、
前記メモリセルに所定の読み出し電流Ｉｓを供給し、前記基準セルに前記読み出し電流の２倍に相当する電流２Ｉｓを供給する
ことを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より詳細には印加電圧によるＭＴＪ（Magnetic Tunneling Junction）層の抵抗変化に合わせてＭＴＪ層の高い抵抗値と低い抵抗値との中間抵抗値を保持できる基準セルを備える磁気ランダムアクセスメモリ（Magnetic Random Access Memory、以下、ＭＲＡＭという）およびそのデータ読み出し方法に関する。
【背景技術】
【０００２】
ＭＲＡＭのメモリセルのＭＴＪ層は、自由磁性体膜（free magnetic film）の磁化方向によって抵抗値が変わる。前記自由磁性体膜の磁化方向がトンネルリング膜（tunneling film）下部に備えられた下部磁性膜の磁化方向と同一である場合には、前記ＭＴＪ層は低い抵抗値ＲLを有し、同一でない場合には、高い抵抗値ＲHを有する。以下の記載において、ＭＴＪ層の「最大抵抗値」とは前記高い抵抗値ＲHを、「最小抵抗値」とは前記低い抵抗値ＲLを示す。
【０００３】
ＭＲＡＭは、このようにＭＴＪ層が自由磁性体膜の磁化状態によって抵抗値が異なることを利用してデータ１と０とを保存するメモリ装置である。したがって、メモリセルに記録されたデータを読み出すために、ＭＴＪ層の高い抵抗値ＲHと低い抵抗値ＲLの中間に該当する抵抗値（以下、中間抵抗値）（ＲH＋ＲL）／２を有する基準セルがＭＲＡＭに備えられている。この基準セルは、トランジスタとそれに連結されたＭＴＪ層とを備える。基準セルが有する前記中間抵抗値とは、基準セルに備えられたＭＴＪ層の抵抗値である。
【０００４】
一方、ＭＴＪ層の抵抗値ＲH、ＲLは、ＭＴＪ層に印加される電圧によって変化する。したがって、図１に示すように、ＭＲＡＭの基準セルに備えられたＭＴＪ層の抵抗値（実線）も基準セルに印加される電圧によって、メモリセルに備えられたＭＴＪ層の低い抵抗値ＲL（■）と高い抵抗値ＲH（●）の中間値（ＲH＋ＲL）／２を常に保たなければならない。
【０００５】
ところが、従来の技術によるＭＲＡＭに備えられた基準セルは、このような要求を満足するものではない。
【０００６】
例えば、従来の技術によるＭＲＡＭの基準セルは、図２の左側に示すように、第１ＭＴＪ層１２と、第２ＭＴＪ層１４と、第３ＭＴＪ層１６と、第４ＭＴＪ層１８と、第１トランジスタ１０とにより構成される。図２で、センサーアンプＳＡの右側に示したのは、第５ＭＴＪ層２０と第２トランジスタ２４とにより構成されたメモリセルである。
【０００７】
なお、ＭＴＪ層は、その抵抗が測定されるので、図２においてＭＴＪ層は抵抗で示した。以下、すべての回路図においてＭＴＪ層は抵抗として表示されるものとする。
【０００８】
第１ＭＴＪ層１２および第２ＭＴＪ層１４は、各々高い抵抗値ＲHと低い抵抗値ＲLとを有し、第３ＭＴＪ層１６および第４ＭＴＪ層１８は各々低い抵抗値ＲLと高い抵抗値ＲHとを有するものである。図２に示すように、第１ＭＴＪ層１２および第２ＭＴＪ層１４は直列に連結されており、第３ＭＴＪ層１６および第４ＭＴＪ層１８も直列に連結されているが、第１ＭＴＪ層１２および第２ＭＴＪ層１４と第３ＭＴＪ層１６および第４ＭＴＪ層１８とは並列に連結されている。第１トランジスタ１０は、第２ＭＴＪ層１４および第４ＭＴＪ層１８の間に連結されている。
【０００９】
図２に示すように、基準セルとメモリセルとに同じ電流Ｉｓが供給される。図２において参照符号ＶRefとＶCellは各々前記基準セルと前記メモリセルとで測定された電圧を示す。図２に示すような前記基準セルとメモリセルとを含む従来のＭＲＡＭは、センサーアンプＳＡにおいて前記基準セルと前記メモリセルとでそれぞれ測定された電圧ＶRef、ＶCellの差を用いて、前記メモリセルに保存された情報を判読し、データとして読み出す。
【００１０】
ところが、電流ソースから前記基準セルに供給される電流Ｉｓは二分され、第１ＭＴＪ層１２および第２ＭＴＪ層１４と第３ＭＴＪ層１６および第４ＭＴＪ層１８とに各々Ｉｓ／２の電流が供給される。これにより、前記基準セルの各ＭＴＪ層に印加される電圧は、前記メモリセルの第５ＭＴＪ層２０に印加される電圧のほぼ１／２となる。そのため、前記基準セルの等価抵抗値は、例えば、図３に示すように変動し、（ＲH＋ＲL）／２を常に保持することは難しい。
【００１１】
このように前記基準セルの等価抵抗値を（ＲH＋ＲL）／２に常に維持することができないので、前記基準セルで測定された電圧ＶRefも、図４に示すような特性を示す。
【００１２】
図４において、記号●は、第５ＭＴＪ層２０が高い抵抗値を有するときに測定された電圧ＶCell,Hを示すグラフを、■は、第５ＭＴＪ層２０が低い抵抗値を有するときに測定された電圧ＶCell,Lを示すグラフを、実線は、前記基準セルから測定された電圧ＶRefを示すグラフを示すが、これらグラフを参照すれば、前記基準セルから測定された電圧ＶRefが（ＶCell,H＋ＶCell,L）／２と異なるということがわかる。
【００１３】
このように基準セルから測定された電圧がメモリセルから測定された最大電圧と最小電圧との中間値を有していないために、図２に示したメモリセルと基準セルとを備える従来の技術によるＭＲＡＭの場合、センシングマージンが減少してノイズが発生し、誤動作を起こす恐れがある。
【００１４】
従来の技術による、図５に示す基準セルとメモリセルとは、図２に示した基準セルとメモリセルと構成が同一であるが、電流を供給する代わりに、電圧を基準セルとメモリセルとに印加する点が異なる。したがって、図５に示す基準セルとメモリセルとを含むＭＲＡＭの場合、基準セルで測定した電流ＩRefとメモリセルで測定した電流ＩCellとの差を用いてメモリセルに記録された情報を判読し、データを読み出す。しかし、図５に示すＭＲＡＭの場合も、図２に示したＭＲＡＭの場合と同様に基準セルの第１ＭＴＪ層１２、第２ＭＴＪ層１４、第３ＭＴＪ層１６、第４ＭＴＪ層１８のそれぞれに印加される電圧が小さく、メモリセルの第５ＭＴＪ層２０に印加される電圧の１／２ほどである。したがって、基準セルの等価抵抗値を（ＲH＋ＲL）／２に常に保持することが難しく、基準セルで測定した電流ＩRefもメモリセルで測定した最大電流値ＩCell,Hと最小電流値ＩCell,Lとの中間値（ＩCell,H＋ＩCell,L）／２を保持することが難しくなる。
【００１５】
具体的に、図５に示したＭＲＡＭのメモリセルおよび基準セルにそれぞれ備えられたＭＴＪ層の電圧−電流特性を測定すれば、図６のようになる。図６において、記号●は、メモリセルで測定した最大電流値ＩCell,Hを示したグラフであり、記号■は、メモリセルで測定した最小電流値ＩCell,Lを示したグラフであり、実線は、基準セルで測定した電流値ＩRefを示すグラフである。図６のグラフに示すように、基準セルで測定した電流値ＩRefが、印加電圧が異なることによって、メモリセルで測定した最大電流値ＩCell,Hと最小電流値ＩCell,Lの中間値（ＩCell,H＋ＩCell,L）／２を大きく外れることが分かる。
【００１６】
したがって、図５に示したメモリセルと基準セルとを含むＭＲＡＭの場合も、図２に示したＭＲＡＭの場合と同様にセンシングマージンが減少してノイズが発生する恐れがある。
【００１７】
図７は、基準セルが第６ＭＴＪ層２６および第７ＭＴＪ層２８ならびに第１トランジスタ１０により構成された、従来の技術によるＭＲＡＭを示す。第６ＭＴＪ層２６は、低い抵抗値ＲLを有し、第７ＭＴＪ層２８は第６ＭＴＪ層２６より高い抵抗値ＲHを有する。そして、第６ＭＴＪ層２６および第７ＭＴＪ層２８は並列に連結されており、これらの間に第１トランジスタ１０が連結されている。ここで、基準セルには、メモリセルに供給される電圧Ｖｓの１／２に相当する電圧Ｏ．５Ｖｓが印加される。
【００１８】
このように、図７に示すＭＲＡＭも、図５に示したＭＲＡＭの場合と同様に、基準セルの２つのＭＴＪ層２６、２８に印加される電圧０．５Ｖｓがメモリセルの第５ＭＴＪ層２０に印加される電圧Ｖｓのほぼ１／２程度であるため、基準セルの等価抵抗値は（ＲH＋ＲL）／２を保持することが難しい。したがって、図７に示すＭＲＡＭの基準セルから測定した電流値ＩRefも、図６に示したようにメモリセルから測定した最大電流値ＩCell,Hと最小電流値ＩCell,Lとの中間値（ＩCell,H＋ＩCell,L）／２を保持できなくなる。このため、図７に示すＭＲＡＭの場合、センシングマージンが減少してノイズが発生し、誤動作を起こす恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする技術的課題は、前記問題点を改善するためのものであって、印加電圧が変わっても基準セルのＭＴＪ層の等価抵抗値をメモリセルのＭＴＪ層の最大抵抗値（ＲH）と最小抵抗値（ＲL）との中間値（ＲH＋ＲL）／２に常に保持できるＭＲＡＭを提供することである。
【００２０】
本発明が解決しようとする他の技術的課題は、前記ＭＲＡＭのデータ読み出し方法を提供するところにある。
【課題を解決するための手段】
【００２１】
前記技術的課題を解決するために本発明は、１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、前記メモリセルに保存されたデータを読み出すとき基準となる基準セルとを備えるＭＲＡＭにおいて、前記基準セルは、並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、並列に連結された第１トランジスタおよび第２トランジスタと、を含み、前記第１トランジスタおよび前記第２トランジスタは、各々前記第１ＭＴＪ層および前記第２ＭＴＪ層に直列に連結されていることを特徴とするＭＲＡＭを提供する。
【００２２】
本発明はまた、前記技術的課題を達成するために、１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、前記メモリセルに保存されたデータを読み出すとき基準となる基準セルとを備えるＭＲＡＭにおいて、前記基準セルは、並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、前記第１ＭＴＪ層および前記第２ＭＴＪ層に直列に連結された第１トランジスタと、を含み、前記第１トランジスタの駆動能力は、前記メモリセルのトランジスタが有する駆動能力の２倍であることを特徴とするＭＲＡＭを提供する。
【００２３】
前記他の技術的課題を達成するために本発明は、１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、並列に連結された第１トランジスタおよび第２トランジスタと、を含み、前記第１トランジスタおよび前記第２トランジスタは、各々前記第１ＭＴＪ層および前記第２ＭＴＪ層に直列に連結された基準セルとを含むＭＲＡＭのデータ読み出し方法において、前記メモリセルに所定の読み出し電流Ｉｓを供給し、前記基準セルに前記読み出し電流の２倍に相当する電流２Ｉｓを供給することを特徴とするＭＲＡＭのデータ読み出し方法を提供する。
【００２４】
本発明はまた、前記他の技術的課題を達成するために、１つのトランジスタと１層のＭＴＪ層とを含むメモリセルと、並列に連結された第１ＭＴＪ層および第２ＭＴＪ層と、これに直列に連結されており、駆動能力が前記トランジスタの２倍である第１トランジスタとを含む基準セルとが備えられたＭＲＡＭのデータ読み出し方法において、前記メモリセルに所定の読み出し電流Ｉｓを供給し、前記基準セルに前記読み出し電流の２倍に相当する電流２Ｉｓを供給することを特徴とするＭＲＡＭのデータ読み出し方法を提供する。
【発明の効果】
【００２５】
このような本発明を用いれば、印加電圧が変わっても基準セルのＭＴＪ層の等価抵抗値をメモリセルのＭＴＪ層の最大抵抗値と最小抵抗値との中間値に常に保持できるため、センシングマージンを十分に確保することが可能で、その結果、ノイズによる誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態としてのＭＲＡＭおよびそのデータ読み出し方法を添付した図面を参照して詳細に説明する。なお、図面に示した層や領域の厚さはその構造がわかりやすいように誇張して示したものであり、実際の寸法を正確に表示するものではない。
【００２７】
図８は、本発明の一実施形態としてのＭＲＡＭのメモリセルとこれに対応する第１基準セルの回路構成を示す図面である。図８に示すように、第１基準セルＣ１は、第１ＭＴＪ層５０および第２ＭＴＪ層５２と第１トランジスタ５４および第２トランジスタ５６とを含む。第１ＭＴＪ層５０は、抵抗値が低いが、メモリセルＣ２に含まれた第３ＭＴＪ層５８の最小抵抗値と同じ値をとるものとすることが望ましい。第１基準セルＣ１の第２ＭＴＪ層５２は、第１ＭＴＪ層５０より抵抗値が高い。第２ＭＴＪ層５２の抵抗値は、第３ＭＴＪ層５８の最大抵抗値と同じ値をとるものとすることが望ましい。第１基準セルＣ１の第１ＭＴＪ層５０および第２ＭＴＪ層５２の間の前記関係は反対であってもよい。第１基準セルＣ１の第１ＭＴＪ層５０および第２ＭＴＪ層５２は、並列に連結されており、第１トランジスタ５４および第２トランジスタ５６も並列に連結されている。また、第１ＭＴＪ層５０と第１トランジスタ５４は、直列に連結されており、第２ＭＴＪ層５２と第２トランジスタ５６も直列に連結されている。メモリセルＣ２は、第３ＭＴＪ層５８と第３トランジスタ６０とを含む。第１基準セルＣ１の第１トランジスタ５４および第２トランジスタ５６は、メモリセルＣ２の第３トランジスタ６０と同じものであることが望ましい。
【００２８】
メモリセルＣ２に保存されたデータは、電流ソースからメモリセルＣ２に所定の読み出し電流Ｉｓを供給すると同時に、第１基準セルＣ１には前記読み出し電流Ｉｓの２倍に相当する電流２Ｉｓを供給して第１基準セルＣ１とメモリセルＣ２とで測定された電圧ＶRef、ＶCellを比較して読み出す。
【００２９】
この際、第１基準セルＣ１で前記のように２つのＭＴＪ層５０、５２が並列に連結されているので、第１基準セルＣ１に供給された電流２Ｉｓは分岐されて第１ＭＴＪ層５０および第２ＭＴＪ層５２には、各々メモリセルＣ２に供給される電流Ｉｓと同じ電流が供給される。また、第１基準セルＣ１の第１ＭＴＪ層５０および第２ＭＴＪ層５２に各々メモリセルＣ２のパストランジスタ、即ち、第３トランジスタ６０と同じ第１トランジスタ５４および第２トランジスタ５６が直列に連結されているので、第１基準セルＣ１の第１ＭＴＪ層５０および第２ＭＴＪ層５２に印加される電圧は、メモリセルＣ２の第３ＭＴＪ層５８に印加される電圧とほぼ同一になる。したがって、第１基準セルＣ１の等価抵抗値は、印加電圧が変化しても、常にメモリセルＣ１の第３ＭＴＪ層５８の最大抵抗値ＲHと最小抵抗値ＲLの中間程度の値（ＲH＋ＲL）／２を保持するようになる。図９は、ＭＴＪ層（５０、５２、５８）の電圧―抵抗特性を示すグラフであり、第１基準セルＣ１の上述のような特性を示すものである。
【００３０】
図９において、記号●は、印加電圧に対する、メモリセルＣ２の第３ＭＴＪ層５８の最大抵抗値の変化を、記号■は、第３ＭＴＪ層５８の最小抵抗値の変化を、各々表す。そして、実線は第１基準セルＣ１で測定された抵抗値の変化を示す。
【００３１】
図９を参照して説明すれば、第１基準セルＣ１から測定された抵抗値は、印加電圧が変わってもメモリセルＣ２の第３ＭＴＪ層５８の最大抵抗値と最小抵抗値との中間値を保持することが分かる。
【００３２】
このように印加電圧が変わっても第１基準セルＣ１の抵抗値がメモリセルＣ２の最大抵抗値と最小抵抗値との中間値を保持するので、第１基準セルＣ１の電圧ＶRefも、印加電圧（電流値）の変化にかかわらずメモリセルＣ２の最大電圧ＶCell,Hと最小電圧ＶCell,Lの中間値（ＶCell,H＋ＶCell,L）／２を保持することができる。図１０は、ＭＴＪ層（５０、５２、５８）の電圧―電流特性を示すグラフであり、上述のような特性を示すものである。
【００３３】
図１０において、記号●は、電流値の変化に対するメモリセルＣ２の最大電圧ＶCell,Hの変化を示す。そして、記号■は電流値の変化に対するメモリセルＣ２の最小電圧ＶCell,Lの変化を示す。また、実線は印加電圧による第１基準セルＣ１の電圧変化を示す。
【００３４】
図１０を参照して説明すれば、印加電圧が変わり、電流値が変化しても第１基準セルＣ１の電圧はメモリセルＣ２の最大電圧ＶCell,Hと最小電圧ＶCell,Lの中間値を保持することが分かる。
【００３５】
この結果から、本発明の実施の形態としてのＭＲＡＭを用いれば、十分なセンシングマージンを確保でき、誤動作なしに安定的にデータを判読する（読み出す）ことができることがわかる。
【００３６】
一方、図８に示した第１基準セルＣ１において、第１トランジスタ５４および第２トランジスタ５６を１つのトランジスタに置き換えて基準セル（第２基準セル）を構成することもできる。この場合、前記１つのトランジスタは、パストランジスタである。この場合、並列に連結された２つのＭＴＪ層を各々通過した電流は前記１つのトランジスタを通過するので、前記１つのトランジスタの駆動能力はメモリセルＣ２の第３トランジスタ６０の駆動能力の２倍であることが望ましい。
【００３７】
前記第２基準セルを含むＭＲＡＭの場合、メモリセルＣ２から保存されたデータを読み出す過程は、前述した第１基準セルＣ１を含むＭＲＡＭの場合と同一である。
【００３８】
また、図８に示した第１基準セルＣ１において、直列に連結されたＭＴＪ層（第１ＭＴＪ層５０、第２ＭＴＪ層５２）とトランジスタ（第１トランジスタ５４、第２トランジスタ５６）の位置は反対でもよい。
【００３９】
図１１は、前記第２基準セルとメモリセルとを含むＭＲＡＭのセルアレイを示す。図１１で、符号１００は複数の第２基準セルを含む基準セルカラムを示す。基準セルカラム１００は、メモリセルブロック当り１個ずつ備えられている。基準セルカラム１００には、メモリセルカラムに供給される電流Ｉｓの２倍に相当する電流２Ｉｓが供給される。アレイの下段にあるカラム選択トランジスタＹ０、Ｙ１、Ｙ２、Ｙ３によりメモリセルブロックの１カラムを選択して基準セルカラム１００と比較する。図１１で、符号ＤＬは、メモリセルのＭＴＪ層にデータを記録するとき、使われるデジットラインである。デジットラインＤＬに電流を供給する場合、グラウンドラインＧＬをフロートさせてＭＴＪ層に連結されたパストランジスタに電流が流れないようにする。
【００４０】
図１２は、図１１のＭＲＡＭアレイの所定の選択されたワードライン、例えば、第１ワードラインＷＬ０に連結されたメモリセルに保存されたデータを読み出すために、そのメモリセルと基準セルカラム１００に供給された電流が如何なる経路で流れるかを示す回路図である。図１２において左側回路は、読み出し電流Ｉｓが供給される、第１ワードラインＷＬ０に連結されたメモリセルカラムのメモリセルを、右側回路は前記読み出し電流Ｉｓの２倍に相当する電流２Ｉｓが供給される、第１ワードラインＷＬ０に連結された基準セルカラム１００の第２基準セルを示す。
【００４１】
図１２を参照して説明すれば、第１ワードラインＷＬ０を除外した残りのワードラインが何れもオフ状態であるために、第１ワードラインＷＬ０に連結されたメモリセルに供給された読み出し電流Ｉｓが、メモリセルのＭＴＪ層１０２とこれに直列に連結されたトランジスタＭＴ１とを経てトランジスタＭＴ１に連結されたグラウンドラインＧＬに流れる。そして、基準セルカラム１００に供給された電流２Ｉｓは、第１ノードＮ１で分岐されて、並列に連結された２層のＭＴＪ層１０６、１０８には各々第１電流Ｉ１ｓおよび第２電流Ｉ２ｓが供給される。第１電流Ｉ１ｓおよび第２電流Ｉ２ｓは同じ値を有する。トランジスタＣＴ１に連結されたＭＴＪ層１０６に供給された第１電流Ｉ１ｓは、オン状態のトランジスタＣＴ１を経てグラウンドラインＧＬに流れる。そして、第２電流Ｉ２ｓは、第２ノードＮ２、第２ワードラインＷＬ１に連結されたオフ状態のトランジスタＣＴ２に直列に連結されたＭＴＪ層１０８、トランジスタＣＴ２とＭＴＪ層１０８との連結点である第３ノードＮ３、トランジスタＣＴ１とＭＴＪ層１０６との連結点である第４ノードＮ４および第１ワードラインＷＬ０に連結されたトランジスタＣＴ１を経てグラウンドラインＧＬに流れる。
【００４２】
このように第２基準セルに供給された電流は、並列に連結された２層のＭＴＪ層１０６、１０８を通過した後、１つのトランジスタＣＴ１を通過するので、第２基準セルに備えられたトランジスタＣＴ１の駆動能力は、メモリセルに備えられたトランジスタＭＴ１の駆動能力の２倍であることが望ましい。
【００４３】
図１２において、符号ＭＴ２とＣＴ２とは、各々第２ワードラインＷＬ１に連結されたメモリセルのトランジスタおよび第２基準セルのトランジスタを示す。そして、符号１０４は第２ワードラインＷＬ１に連結されたメモリセルのＭＴＪ層を示す。
【００４４】
前述したように、本発明によるＭＲＡＭの基準セルは、メモリセルのＭＴＪ層の最大抵抗値を有するＭＴＪ層と前記メモリセルのＭＴＪ層の最小抵抗値を有するＭＴＪ層とを並列に具備し、これら各ＭＴＪ層に１つずつ直列に連結された、前記メモリセルのパストランジスタと同じ駆動能力を有する２つのパストランジスタを備える。この際、基準セルに備えられた２つのパストランジスタは、前記メモリ素子のパストランジスタの駆動能力の２倍を有する１つのパストランジスタに置き換えることができる。このような形態の本発明のＭＲＡＭの場合、基準セルの各ＭＴＪ層にメモリセルのＭＴＪ層に供給される電流と同じ電流が供給される。したがって、基準セルから測定された等価抵抗値は、常にメモリセルから測定された最大抵抗値と最小抵抗値との中間値を有することになる。また、基準セルから測定された電圧ＶＲｅｆは、印加電圧が変わっても、常にメモリセルから測定された最大電圧Vcell,Hと最小電圧ＶCell,Lとの中間値を有することになる。したがって、本発明のＭＲＡＭの場合、十分なセンシングマージンを確保でき、ノイズによる誤動作を防止することができる。
【００４５】
前記説明において、本発明の実施の形態が具体的に記載されているが、それらは発明の技術的範囲を限定するものではなく、望ましい実施の形態の例示として解釈されなければならない。例えば、本発明が属する技術分野における通常の知識を有する者であれば、他の種類のトランジスタを使用したり、本発明のＭＲＡＭに含まれた基準セルと同じ構成を有するが、基準セルに含まれたＭＴＪ層の構成だけを異なるものとしたりすることもできるであろう。また、前記トランジスタの代わりに電流をオン／オフすることが可能な他のスイッチング手段を用いるものとすることもできる。したがって、本発明の技術的範囲は前記説明された実施の形態によって決定されるものではなく、特許請求の範囲に記載の技術的思想によってのみ定められるべきものである。
【産業上の利用可能性】
【００４６】
本発明は半導体チップが使われるあらゆる電子製品に使用することができる。例えば、コンピュータ、カムコーダ、デジタル家電製品、各種のゲーム機、データ記憶媒体、携帯電話、ＧＰＳ、ＰＤＡ等に適用することが可能である。
【図面の簡単な説明】
【００４７】
【図１】ＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の望ましい電圧−抵抗特性を示すグラフである。
【図２】従来の技術によるＭＲＡＭのメモリセルおよび基準セルの回路図である。
【図３】図２に示すＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の電圧−抵抗特性を示すグラフである。
【図４】図２に示すＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の電圧−電流特性を示すグラフである。
【図５】従来の技術によるＭＲＡＭのメモリセルおよび基準セルの回路図である。
【図６】図５に示すＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の電圧−電流特性を示すグラフである。
【図７】従来の技術によるＭＲＡＭのメモリセルおよび基準セルの回路図である。
【図８】本発明の実施の形態としてのＭＲＡＭのメモリセルおよび基準セルの回路図である。
【図９】図８に示すＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の電圧−抵抗特性を示すグラフである。
【図１０】図８に示すＭＲＡＭのメモリセルに備えられたＭＴＪ層および基準セルに備えられたＭＴＪ層の電圧−電流特性を示すグラフである。
【図１１】本発明の実施の形態としてのＭＲＡＭのメモリセルおよび基準セルのアレイを示す回路図である。
【図１２】図１１に示すメモリセルアレイからメモリセルと、これに対応する基準セルとに供給された電流の流れを示す回路図である。
【符号の説明】
【００４８】
Ｃ２    メモリセル
Ｃ１    第１基準セル
５０    第１ＭＴＪ層
５２    第２ＭＴＪ層
５４    第１トランジスタ
５６    第２トランジスタ
５８    第３ＭＴＪ層
６０    第３トランジスタ
【図１】
0004634153.tif 000002
【図２】
0004634153.tif 000003
【図３】
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【図４】
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【図５】
0004634153.tif 000006
【図６】
0004634153.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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