(57)【特許請求の範囲】
【請求項１】
第１のノードに接続され、前記第１のノードを介して第１の入力信号を受けるゲート端子を有する第１のＭＯＳトランジスタと、第２のノードに接続され、前記第２のノードを介して第２の入力信号を受けるゲート端子を有する第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第３のＭＯＳトランジスタとを含む差動増幅器、
前記第１および第２のノードに接続され、前記第１および第２のノードのそれぞれ２つの電圧の中間の電圧レベルを検知するレベル検知回路、および、
前記レベル検知回路で検知された電圧レベルに基づき、前記第３のＭＯＳトランジスタのゲート電極に与えるべきバイアス電圧を発生するバイアス発生回路と備えた、半導体集積回路。
【請求項２】
第１のノードに接続され、前記第１のノードを介して第１の入力信号を受けるゲート端子を有する第１のＭＯＳトランジスタと、第２のノードに接続され、前記第２のノードを介して第２の入力信号を受けるゲート端子を有する第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第３のＭＯＳトランジスタとを含む差動増幅器、
前記第１のノードと第３のノードとの間に接続される第１の素子、
前記第２のノードと前記第３のノードとの間に接続される第２の素子、および、
前記第３のノードの電圧レベルに基づき、前記第３のＭＯＳトランジスタのゲート電極に与えるべきバイアス電圧を発生するバイアス発生回路を備えた、半導体集積回路。
【請求項３】
前記第１および第２の素子は、同一の抵抗値を有したそれぞれ２つの抵抗素子である、請求項２記載の半導体集積回路。
【請求項４】
前記第１および第２の素子の各々は、並列に接続されるｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを含む、請求項２記載の半導体集積回路。
【請求項５】
前記第３のノードに接続されるキャパシタを含む、請求項２記載の半導体集積回路。
【請求項６】
前記キャパシタは、前記第３のノードに接続される第１の端子と、固定の電位が与えられる第２の端子とを有する、請求項５記載の半導体集積回路。
【請求項７】
前記キャパシタの両端子は、前記第１および第２の素子を接続する配線上の異なる２箇所にそれぞれ接続され、前記バイアス発生回路は前記２箇所の間にある前記配線上の別の箇所に接続される、請求項５記載の半導体集積回路。
【請求項８】
前記バイアス発生回路は、
前記レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、前記レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、前記第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含む別の差動増幅器、および、前記別の差動増幅器の出力及び参照電圧を受け、その出力信号を前記第３および６のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプを含む、請求項１又は請求項２記載の半導体集積回路。
【請求項９】
前記バイアス発生回路は、前記レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、前記レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、前記第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含み、その出力信号を前記第３および第６のＭＯＳトランジスタのそれぞれゲート電極に与える別の差動増幅器を含む、請求項１又は請求項２記載の半導体集積回路。
【請求項１０】
前記バイアス発生回路は、
負荷素子、
前記レベル検知回路の出力に接続されるゲート端子と、前記負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、
前記第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタ、および、参照電圧と前記第４のＭＯＳトランジスタのドレイン端子から出力される信号とを受け、その出力信号を前記第３および第５のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプを含み、請求項１又は請求項２記載の半導体集積回路。
【請求項１１】
前記バイアス発生回路は、
負荷素子、
前記レベル検知回路の出力に接続されるゲート端子と、前記負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタを含み、
前記第４のＭＯＳトランジスタのドレイン端子から出力される信号が前記第３および第５のＭＯＳトランジスタのそれぞれゲート端子に共通に与えられる、請求項１又は請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力信号を増幅する半導体集積回路に関するものである。
【０００２】
【従来の技術】
図１は従来から良く知られている差動増幅器を示す。この差動増幅器は、ｐチャネル型ＭＯＳトランジスタＴＰ１、ＴＰ２、ｎチャネル型ＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３からなる。
ＭＯＳトランジスタＴＰ１は、電源電圧ＶＤＤを受けるソース端子と、互いに接続されるドレイン端子とゲート端子とを有する。ＭＯＳトランジスタＴＰ２は、電源電圧ＶＤＤを受けるソース端子と、ノードＮに接続されるドレイン端子と、ＭＯＳトランジスタＴＰ１のゲート端子と接続されるゲート端子とを有する。ＭＯＳトランジスタＴＮ１は、ＭＯＳトランジスタＴＰ１のドレイン端子に接続されるドレイン端子とノードＭに接続されるソース端子とを有する。ＭＯＳトランジスタＴＮ２は、ノードＮに接続されるドレイン端子とノードＭに接続されるソース端子とを有する。ＭＯＳトランジスタＴＮ３は、接地電圧ＧＮＤ（＝０Ｖ＜ＶＤＤ）を受けるソース端子と、ノードＭでＭＯＳトランジスタＴＮ１、ＴN２のそれぞれソース端子に共通に接続されるドレイン端子とを有する。
【０００３】
この差動増幅器において、ＭＯＳトランジスタＴＰ１、ＴＰ２はカレントミラーを構成し、ＭＯＳトランジスタＴＮ１、ＴＮ２のそれぞれ負荷となる負荷素子である。入力信号Ａ、ＢをそれぞれｎＭＯＳトランジスタＴＮ１、ＴＮ２のゲート端子で受け、その入力信号の差電圧を増幅した信号をノードＮから出力する。ＭＯＳトランジスタＴＮ３は定電流源として機能し、そのゲート端子には固定のバイアス電圧が与えられる。
【０００４】
このような差動増幅器は入力バッファとしても使用される。図２を参照して、半導体チップ３上に図１の差動増幅器からなる入力バッファ４が形成され、入力バッファ４は、別の半導体チップ１に搭載された出力バッファ２から出力される信号Ａとその反転信号である信号Ｂとを、それぞれ伝送路５、６を経由して受け、同じ半導体チップ３内に形成された主回路に出力信号を供給する。信号Ａ、ＢはそれぞれＭＯＳトランジスタＴＮ１、ＴＮ２のゲート端子に与えられる。
【０００５】
【発明が解決しようとする課題】
従来の差動増幅器が図２の入力バッファ４に適用された場合、相対する出力バッファ２によってその受ける入力信号のコモンレベルが相違する。コモンレベルとは、入力信号の振幅の最大電圧ＶＨ０と最小電圧ＶＬ０との中心のレベルＶｃのことである（Ｖｃ＝（ＶＨ０＋ＶＬ０）／２）。出力バッファ２によっては、その出力信号のコモンレベルが例えば１．２Ｖであるかもしれないし、それより大きいかもしれない。逆に１．２Ｖより小さいかもしれない。
しかしながら、同じ振幅の入力信号であっても、特にコモンレベルが低くなると、ＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が自身のしきい値電圧を超えにくくなる。これが原因で、出力信号の波形が崩れ、例えば、入力信号に対して出力信号のデューティが変わってしまうという問題が生じる。さらに、ＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が完全にしきい値電圧を超えないほど、コモンレベルが低下したならば、差動増幅器は動作すらしない。
【０００６】
従ってこの発明の目的は、入力信号のコモンレベルが変動しても、入力信号に応答してレベル変化する信号を出力することのできる半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の半導体集積回路は、第１のノードに接続されるゲート端子を有する第１のＭＯＳトランジスタと、第２のノードに接続されるゲート端子を有する第２のＭＯＳトランジスタと、第１および第２のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第３のＭＯＳトランジスタとを含む差動増幅器、第１および第２のノードのそれぞれ２つの電圧の中間の電圧レベルを検知するレベル検知回路、および、レベル検知回路で検知された電圧レベルに基づき、前記第３のＭＯＳトランジスタのゲート電極に与えるべきバイアス電圧を発生するバイアス発生回路を備える。
【０００８】
またこの発明の半導体集積回路は、第１のノードに接続されるゲート端子を有する第１のＭＯＳトランジスタと、第２のノードに接続されるゲート端子を有する第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第３のＭＯＳトランジスタとを含む差動増幅器、第１のノードと第３のノードとの間に接続される第１の素子、第２のノードと第３のノードとの間に接続される第２の素子、および、第３のノードの電圧レベルに基づき、前記第３のＭＯＳトランジスタのゲート電極に与えるべきバイアス電圧を発生するバイアス発生回路を備える。
【０００９】
第１および第２の素子は、同一の抵抗値を有したそれぞれ２つの抵抗素子であってもよい。また、各々は並列に接続されるｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを含んだものであってもよい。
【００１０】
さらにキャパシタが第３のノードに接続され、例えば、その第１の端子が前記第３のノードに接続され、第２の端子に固定の電位を与える。又は、キャパシタの両端子が第１および第２の素子を接続する配線上の異なる２箇所にそれぞれ接続され、バイアス発生回路はその２箇所の間にある配線上の別の箇所に接続されるようにしてもよい。
【００１１】
バイアス発生回路は、レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含む別の差動増幅器、および、この別の差動増幅器の出力及び参照電圧を受け、その出力信号を第３および６のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプとを含んでもよい。
【００１２】
またバイアス発生回路は、レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含み、その出力信号を第３および第６のＭＯＳトランジスタのそれぞれゲート電極に与える別の差動増幅器を含んでもよい。
【００１３】
またバイアス発生回路は、負荷素子、前記レベル検知回路の出力に接続されるゲート端子と、負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、この第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタ、および、参照電圧と第４のＭＯＳトランジスタのドレイン端子から出力される信号とを受け、その出力信号を第３および第５のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプを含んでもよい。
【００１４】
またバイアス発生回路は、負荷素子、レベル検知回路の出力に接続されるゲート端子と、負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタを含んでもよい。このとき第４のＭＯＳトランジスタのドレイン端子から出力される信号が第３および第５のＭＯＳトランジスタのそれぞれゲート端子に与えられる。
【００１５】
【発明の実施の形態】
本発明の実施の形態を、図面を用いて説明する。なお図面において同一の符号は、同一のもの又は相当するものを表す。
実施の形態１．
図３に実施の形態１による半導体集積回路１０の構成を示す。半導体集積回路１０は、ノードＮ１、Ｎ２に与えられる入力信号Ａ、Ｂの差電圧を増幅する差動増幅回路１２、ノードＮ１、Ｎ２の電圧の中間レベルを検知するコモンレベル検知回路１４、および、その検知されたコモンレベルに基づき、差動増幅器１２に与えられるべきバイアス電圧を発生するバイアス発生回路１６を備えた増幅回路である。差動増幅器１２は、図１と同一に構成され、ＭＯＳトランジスタＴＮ３のゲート端子には、固定された電圧ではなくバイアス発生回路１６により発生されたバイアス電圧が与えられる。
【００１６】
入力信号Ａ、Ｂは、互いに論理が反転した信号であり、信号Ａがハイレベルであれば信号Ｂは同時にローレベルである。信号Ａがローレベルであれば信号Ｂは同時にハイレベルである。信号Ａ、Ｂのそれぞれハイレベルは同じ電圧レベルＶＨであり、それぞれローレベルも同じ電圧レベルＶＬである（ＶＬ＜ＶＨ）。
【００１７】
この半導体集積回路１０は、図２に示す入力バッファ４に適用され、伝送路５、６を伝搬する信号Ａ，Ｂを入力信号として受ける。
【００１８】
図４は、コモンレベル検知回路１２の一例を示す構成図である。コモンレベル検知回路１２は、ノードＮ１、Ｎ３の間に接続された抵抗Ｒ１、ノードＮ２、Ｎ３の間に接続された抵抗Ｒ２を備える。抵抗Ｒ１、Ｒ２によってノードＮ１、Ｎ２の間の電圧が分圧され、その分圧電圧がノードＮ３に現れる。
【００１９】
この実施の形態では、抵抗Ｒ１、Ｒ２の抵抗値は同一とする。従って、入力信号Ａ、ＢのコモンレベルＶｃ＝（ＶＨ＋ＶＬ／２）がノードＮ３で常に検知される。
【００２０】
また抵抗Ｒ１、Ｒ２は、図２のそれぞれ伝送路５，６に対する終端抵抗の機能を果たし、それぞれ伝送路５、６とインピーダンス（伝送路の配線抵抗）と整合させることにより、伝送路と回路との間での信号反射を防止することができる。
【００２１】
図５は、バイアス発生回路１６の一例を示す構成図である。バイアス発生回路１６は、差動増幅器２０およびオペアンプ２２を備える。
差動増幅器２０は、差動増幅器１２のレプリカ回路で、図１のものと同一である。差動増幅器２０のＭＯＳトランジスタＴＮ１、ＴＮ２のゲート端子は、コモンレベル検知回路１４から出力されるコモンレベルＶｃを共通に受ける。オペアンプ２２は、差動増幅器２０のノードＮから出力された信号と、ある固定の参照電圧Ｖｒｅｆとを受け、その増幅信号を差動増幅器１２に与えられるバイアス電圧Ｖｂとして出力する。バイアス電圧Ｖｂは、差動増幅器２０のＭＯＳトランジスタＴＮ３のゲート端子にも与えられる。
【００２２】
バイアス発生回路１６において、オペアンプ２２は、差動増幅器２０の出力する信号の電圧が参照電圧Ｖｂと一致するようなバイアス電圧Ｖｂを生成する。コモンレベルＶｃが上がると、ｎＭＯＳトランジスタＴＮ１、ＴＮ２のオン抵抗が小さくなる。これに伴って、もしＭＯＳトランジスタＴＮ３のゲート電圧が固定されたならば、ノードＮの電圧が低下する。
【００２３】
しかしこの実施の形態では、ノードＮの電圧が低下しないように、オペアンプ２２がＭＯＳトランジスタＴＮ３のゲート端子に与えるバイアス電圧Ｖｂを下げ、定電流源ＴＮ３を流れる電流の量を減らす。これによりノードＮの電圧は参照電圧Ｖｒｅｆに保たれる。逆にコモンレベルＶｃが下がると、ｎＭＯＳトランジスタＴＮ１、ＴＮ２のオン抵抗が大きくなる。しかしノードＮの電圧を参照電圧Ｖｒｅｆに保つように、オペアンプ２２がＭＯＳトランジスタＴＮ３のゲート端子に与えるバイアス電圧Ｖｂを上げ、定電流源ＴＮ３を流れる電流の量を増やす。
【００２４】
差動増幅器１２においては、ＭＯＳトランジスタＴＮ３のゲート端子にはバイアス発生回路１６で発生されたバイアス電圧Ｖｂが与えられるので、入力信号Ａ、ＢのコモンレベルＶｃが小さくなると、差動増幅器１２の定電流源ＴＮ３を流れる電流の量は増え、ノードＭの電圧は低下する。これにより、ｎＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が自身のしきい値電圧以下になるのが抑えられる。
【００２５】
逆に、入力信号Ａ、Ｂのコモンレベルが大きくなると、差動増幅器１２の定電流源ＴＮ３を流れる電流の量は減りノードＭの電圧は上昇する。しかしコモンレベルも上昇しているので、ｎＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が自身のしきい値電圧以下にならない。
【００２６】
差動増幅器１２では、出力ノード（ノードＮ）からおおよそ参照電圧Ｖｒｅｆを中心にして振幅する信号が出力ノード（ノードＮ）に現れるから、参照電圧Ｖｒｅｆを調整することにより、その出力信号の中間レベルが所望の値に設定可能である。
【００２７】
以上のように、入力信号Ａ、Ｂのコモンレベルの変動量に応じて定電流源となるトランジスタを流れる電流を調整するので、差動増幅器１２はコモンレベルが変動しても入力信号Ａ、Ｂに応答してレベル変化する信号を出力することができる。
【００２８】
実施の形態２．
図６は、バイアス発生回路１６の別の例を示した構成図である。この例は、オペアンプ２２を削除し、差動増幅器２０の出力がそのままバイアス電圧Ｖｂとして自身のＭＯＳトランジスタＴＮ３のゲート端子および差動増幅器１２、２０のＭＯＳトランジスタＴＮ３のゲート端子に共通に与えられる点を除いて、図５のものと同一である。
【００２９】
上述のように、コモンレベルＶｃの上昇はノードＮの電圧が低下する方向に作用する。しかし、ノードＮの電圧がバイアス電圧ＶｂとしてＭＯＳトランジスタＴＮ３のゲート端子に与えられるので、コモンレベルＶｃが上昇してもＭＯＳトランジスタＴＮ３に流れる電流の量が減少し、逆にノードＮの電圧の低下を抑える。
またコモンレベルＶｃの低下はノードＮの電圧が上昇する方向に作用するが、バイアス電圧Ｖｂが上昇することによってＭＯＳトランジスタＴＮ３に流れる電流の量が増加するため、バイアス電圧Ｖｂが逆にノードＮの電圧の上昇を抑える。
【００３０】
差動増幅器１２においては、入力信号Ａ、Ｂのコモンレベルが小さくなると、差動増幅器１２の定電流源ＴＮ３を流れる電流の量は増えノードＭの電圧は低下する。これにより、ｎＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が自身のしきい値電圧以下になるのが抑えられる。逆に、入力信号Ａ、Ｂのコモンレベルが大きくなると、差動増幅器１２の定電流源ＴＮ３を流れる電流の量が増え、ノードＭの電圧は上昇する。しかしコモンレベルも上昇しているので、ｎＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース端子に対するゲート端子の電圧が自身のしきい値電圧以下にならない。
【００３１】
従って、入力信号Ａ、Ｂのコモンレベルの変動量に応じて定電流源となるトランジスタを流れる電流を調整するので、差動増幅器１２はコモンレベルが変動しても入力信号Ａ、Ｂに応答してレベル変化する信号を出力することができる。
【００３２】
さらに本実施の形態では、図５の場合に比べて、オペアンプ２２の分だけ回路規模が縮小することができる。
【００３３】
実施の形態３．
図７は、バイアス発生回路１６の別の例を示した構成図である。この例は、ＭＯＳトランジスタＴＰ２、ＴＮ２が削除された点、ＭＯＳトランジスタＴＰ１のドレイン端子の電圧がオペアンプに与えられる点、さらに図７のＭＯＳトランジスタＴＮ１１のトランジスタサイズ（＝ゲート幅／ゲート長）が図５のＭＯＳトランジスタＴＰ２の半分とされる点を除いて、図５のものと同一である。
【００３４】
このバイアス発生回路１６は、図５のものと同様の動作を行い、コモンレベルＶｃが変動すると、ＭＯＳトランジスタＴＰ１のドレイン端子の電圧を参照Ｖｒｅｆに保つようにバイアス電圧Ｖｂが変化する。コモンレベルＶｃが上昇するとバイアス電圧Ｖｂが低下し、コモンレベルＶｃが低下するとバイアス電圧Ｖｂは上昇する。さらに、このバイアス発生回路１６は、図５のものに比べ回路規模が縮小される上に、ＭＯＳトランジスタＴＮ３を流れる電流の量が小さくなるので消費電力を減らすことができる。
【００３５】
実施の形態４．
図８は、バイアス発生回路１６の別の例を示した構成図である。この例は、ＭＯＳトランジスタＴＰ２、ＴＮ２が削除される点、ＭＯＳトランジスタＴＰ１のドレイン端子の電圧がＭＯＳトランジスタＴＮ３のゲート端子に与えられる点、さらに、ＭＯＳトランジスタＴＮ１１のトランジスタサイズ（＝ゲート幅／ゲート長）が図６のＭＯＳトランジスタＴＰ２の半分とされる点を除いて、図６のものと同一である。
【００３６】
本実施の形態のバイアス発生回路は、図６のものと同様の動作を行い、コモンレベルＶｃが変動すると、ＭＯＳトランジスタＴＰ１のドレイン端子の電圧の変動を抑える方向にバイアス電圧Ｖｂが変化する。コモンレベルＶｃが上昇するとバイアス電圧Ｖｂが低下し、コモンレベルＶｃが低下するとバイアス電圧Ｖｂは上昇する。さらに、このバイアス発生回路１６は、図６のものに比べ回路規模が縮小される上に、ＭＯＳトランジスタＴＮ３を流れる電流の量が小さくなるので消費電力を減らすことができる。
【００３７】
実施の形態５．
図９は、この実施の形態によるコモンレベル検知回路１４の別の一例を示す構成図である。このコモンレベル検知回路１２は、図４のものにさらに、一方の端子がノードＮ３に接続され、他方の端子に接地電圧ＧＮＤを受けるキャパシタＣ１を備える。
【００３８】
キャパシタＣ１は、入力信号Ａ，Ｂに含まれるノイズによって、コモンレベル検知回路１４により検知されるコモンレベルが揺らぐのを防ぐ。
【００３９】
実施の形態６．
図１０は、この実施の形態によるコモンレベル検知回路１４の別の一例を示す構成図である。このコモンレベル検知回路１２は、図４のものにさらに、両端子がノードＮ３に接続されるキャパシタＣ２を備える。
但し、抵抗Ｒ１とＲ２とを結ぶ配線上の異なる２箇所にキャパシタＣ２のそれぞれ両端子が接続され、バイアス発生回路１６は、キャパシタＣ２が接続される２箇所の間に位置する当該配線の箇所に接続される。
【００４０】
キャパシタＣ１は、入力信号Ａ，Ｂに含まれるノイズによって、コモンレベル検知回路１４により検知されるコモンレベルが揺らぐのを防ぐ。
【００４１】
実施の形態７．
図１１は、この実施の形態によるコモンレベル検知回路１４の別の一例を示す構成図である。このコモンレベル検知回路１２は、ノードＮ１、Ｎ３の間に接続されたトランスファゲートＴＧ１、およびノードＮ２、Ｎ３の間に接続されたトランスファーゲートＴＧ２を備える。
【００４２】
トランスファーゲートＴＧ１、ＴＧ２の各々は、並列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタとで構成され、当該ｎＭＯＳトランジスタのゲート端子には電源電圧ＶＤＤが与えられ、当該ｐＭＯＳトランジスタのゲート端子には接地電圧ＧＮＤが与えられる。
【００４３】
トランスファゲートＴＧ１、ＴＧ２のオン抵抗は同一に構成され、且つそれぞれ図２の伝送路５，６のインピーダンス（伝送路の配線抵抗）と整合させせており、図４に示した抵抗素子Ｒ１、Ｒ２と同一に機能する。
【００４４】
実施の形態８．
図１２は、この実施の形態によるコモンレベル検知回路１４の別の一例を示す構成図である。このコモンレベル検知回路１２は、図１１のものにさらに、一方の端子がノードＮ３に接続され、他方の端子に接地電圧ＧＮＤを受けるキャパシタＣ１を備える。
【００４５】
キャパシタＣ１は、入力信号Ａ，Ｂに含まれるノイズによって、コモンレベル検知回路１４により検知されるコモンレベルが揺らぐのを防ぐ。
【００４６】
実施の形態９．
図１３は、この実施の形態によるコモンレベル検知回路１４の別の一例を示す構成図である。このコモンレベル検知回路１２は、図１１のものにさらに両端子がノードＮ３に接続されるキャパシタＣ２を備える。
但し、抵抗Ｒ１とＲ２とを結ぶ配線上の異なる２箇所にキャパシタＣ２のそれぞれ両端子が接続され、バイアス発生回路１６は、キャパシタＣ２が接続される２箇所の間に位置する当該配線の箇所に接続される。
【００４７】
キャパシタＣ１は、入力信号Ａ，Ｂに含まれるノイズによって、コモンレベル検知回路１４により検知されるコモンレベルが揺らぐのを防ぐ。
【００４８】
なお、図９、１０、１２、１３において、キャパシタＣ１、Ｃ２の各々は、ゲート端子を一方の端子とし、ソース端子とドレイン端子とを共通に接続されたノードを他方の端子とするＭＯＳトランジスタで構成されてもよい。
【００４９】
【発明の効果】
以上説明したように、この発明の半導体集積回路によると、第１のノードに接続されるゲート端子を有する第１のＭＯＳトランジスタと、第２のノードに接続されるゲート端子を有する第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第３のＭＯＳトランジスタとを含む差動増幅器が設けられたとき、レベル検知回路が、第１および第２のノードの中間の電圧レベルを検知し、バイアス発生回路がその検知された電圧レベルに基づき、差動増幅器の第３のＭＯＳトランジスタのゲート端子に与えるべきバイアス電圧を発生ので、第１および第２のノードに与えられる入力信号のコモンレベルの変動に応じて第３のＭＯＳトランジスタを流れる電流の量が調節され、差動増幅器は、コモンレベルが変動しても入力信号を増幅することができる。
【００５０】
またこの発明によると、第１のノードと第３のノードとの間に接続される第１の素子、第２のノードと前記第３のノードとの間に接続される第２の素子、および、第３のノードの電圧レベルに基づき、第３のＭＯＳトランジスタのゲート電極に与えるべきバイアス電圧を発生するバイアス発生回路が設けられ、第１および第２のノードに与えられる入力信号のコモンモードの変動が第３のノードの電圧に現すことができる。さらに第１および第２のノードにそれぞれ伝送路が接続されれば、第１および第２の素子が、伝送路に対する終端抵抗として機能する。
【００５１】
さらにキャパシタを第３のノードに接続することにより、第１および第２のノード上に存在するノイズは第３のノードに影響することを抑える。
【００５２】
バイアス発生回路は、レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含む別の差動増幅器、および、この別の差動増幅器の出力及び参照電圧を受け、その出力信号を第３および６のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプとを含む。参照電圧の値を調整することで、差動増幅器から出力される信号の中間のレベルが制御できる。
【００５３】
またバイアス発生回路は、レベル検知回路の出力に接続されるゲート端子を有する第４のＭＯＳトランジスタと、レベル検知回路の出力に接続されるゲート端子を有する第５のＭＯＳトランジスタと、第４および第５のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第６のＭＯＳトランジスタとを含み、その出力信号を第３および第６のＭＯＳトランジスタのそれぞれゲート電極に与える別の差動増幅器を含む。上記のようなオペアンプを不要とするから回路規模を減らすことができる。
【００５４】
またバイアス発生回路は、負荷素子、前記レベル検知回路の出力に接続されるゲート端子と、負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、この第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタ、および、参照電圧と第４のＭＯＳトランジスタのドレイン端子から出力される信号とを受け、その出力信号を第３および第５のＭＯＳトランジスタのそれぞれゲート端子に与えるオペアンプを含む。このバイアス発生回路は、差動対を構成する必要がなく消費電力を低減させることができる。
【００５５】
またバイアス発生回路は、負荷素子、レベル検知回路の出力に接続されるゲート端子と、負荷素子に接続されるドレイン端子とを有する第４のＭＯＳトランジスタ、および前記第４のＭＯＳトランジスタのソース端子に接続されるドレイン端子を有する第５のＭＯＳトランジスタを含んでもよい。このとき第４のＭＯＳトランジスタのドレイン端子から出力される信号が第３および第５のＭＯＳトランジスタのそれぞれゲート端子に与えられる。このバイアス発生回路は、差動対を構成する必要がなく消費電力を低減させることができる。
【図面の簡単な説明】
【図１】  従来技術の差動増幅器を示す回路構成図である。
【図２】  従来技術による、２つのＬＳＩの一方から他方へ信号を転送するための構成を示す構成図である。
【図３】  この発明の実施の形態1による半導体集積回路（差動増幅器）を示すブロック図である。
【図４】  図３のコモンレベル検知回路１４を示す回路構成図である。
【図５】  図３のバイアス発生回路１６を示す回路構成図である。
【図６】  この発明の実施の形態２によるバイアス発生回路１６を示す回路構成図である。
【図７】  この発明の実施の形態３によるバイアス発生回路１６を示す回路構成図である。
【図８】  この発明の実施の形態４によるバイアス発生回路１６を示す回路構成図である。
【図９】  この発明の実施の形態５によるコモンレベル検知回路１４を示す回路構成図である。
【図１０】  この発明の実施の形態６によるコモンレベル検知回路１４を示す回路構成図である。
【図１１】  この発明の実施の形態７によるコモンレベル検知回路１４を示す回路構成図である。
【図１２】  この発明の実施の形態８によるコモンレベル検知回路１４を示す回路構成図である。
【図１３】  この発明の実施の形態９によるコモンレベル検知回路１４を示す回路構成図である。
【符号の説明】
１２…差動増幅器、１４…コモンレベル検知回路、１６…バイアス発生回路、２０…差動増幅器のレプリカ回路、２２…オペアンプ、ＴＰ１、ＴＰ２…ｐチャネル型ＭＯＳトランジスタ、ＴＮ１、ＴＮ２、ＴＮ３…ｎチャネル型ＭＯＳトランジスタ、Ｒ１、Ｒ２…抵抗素子、Ｃ１、Ｃ２…キャパシタ、ＴＧ１、ＴＧ２…トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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