(57)【特許請求の範囲】
【請求項１】
シリアル入力された複数のデータを並列に出力するデータ入力レジスタと、
一列に配列され、前記データ入力レジスタから並列に出力された前記複数のデータの各々を記憶する複数のメモリと、
前記複数のメモリと１対１に対応するように一列に配列され、対応する前記メモリとの間でデータを入出力して演算処理を実行する複数のプロセッサと、
前記複数のメモリから複数のデータを並列に読み込んでシリアル出力するデータ出力レジスタと、
一列に配列された前記複数のメモリの配列の一端側に配置され、前記データ入力レジスタから出力された１個の前記データを記憶可能な冗長メモリと
を有し、前記データ入力レジスタにシリアル入力される複数のデータを前記複数のプロセッサにより並列処理して前記データ出力レジスタからシリアル出力する
並列プロセッサであって、
前記データ入力レジスタと前記複数のメモリとの間の回路として、
前記データ入力レジスタと各前記メモリに接続され、前記データ入力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記データ入力レジスタから入力される各前記データを、対応する前記メモリへ出力する複数の二出力セレクタと、
前記データ入力レジスタと前記複数の二出力セレクタとの間において前記二出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二出力セレクタへ第１切替信号を出力する複数の第１オア回路と
を有し、
前記データ入力レジスタは、
前記複数のメモリの各々について故障があるか否かの情報を格納する第１レジスタを有し、前記複数のデータとは別に、前記複数のメモリの各々についての故障を示す複数の第１故障信号を出力し、
各前記第１オア回路は、
前記複数のメモリの配列方向を基準とした配列の他端側に隣接する前記第１オア回路に接続され、各々が対応する組の前記メモリについての前記第１故障信号と、前記他端側に隣接する前記第１オア回路の第１切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第１切替信号を出力し、
各前記二出力セレクタは、
対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第１オア回路から入力される前記第１切替信号が故障を示すものである場合、前記データ入力レジスタから入力されたデータを、前記一方側に隣接する他の前記メモリまたは前記冗長メモリへ出力し、
前記複数のメモリと前記複数のプロセッサとの間の回路として、
前記メモリと前記プロセッサとに接続され、前記複数のメモリと前記複数のプロセッサとの間において前記メモリおよび前記プロセッサによる複数の組と１対１に対応するように一列に配列され、対応する前記メモリから入出力されるデータを、対応する前記プロセッサへ入出力する複数の二入出力セレクタと、
前記複数のプロセッサと前記複数の二入出力セレクタとの間において前記二入出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入出力セレクタへ第２切替信号を出力する複数の第２オア回路と
を有し、
前記複数のプロセッサは、
前記複数のメモリの各々について故障があるか否かの情報を格納する第２レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第２故障信号を出力し、
各前記第２オア回路は、
前記他端側に隣接する前記第２オア回路に接続され、各々が対応する組の前記メモリについての前記第２故障信号と、前記他端側に隣接する前記第２オア回路の第２切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第２切替信号を出力し、
各前記二入出力セレクタは、
対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第２オア回路から入力される前記第２切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリのデータを、対応する前記プロセッサへ出力し、
前記複数のメモリと前記データ出力レジスタとの間の回路として、
前記データ出力レジスタと各前記メモリに接続され、前記データ出力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記複数のメモリから入力される各前記データを、前記データ出力レジスタへ出力する複数の二入力セレクタと、
前記複数の二入力セレクタと前記データ入力レジスタとの間において前記二入力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入力セレクタへ第３切替信号を出力する複数の第３オア回路と
を有し、
前記データ出力レジスタは、
前記複数のメモリの各々について故障があるか否かの情報を格納する第３レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第３故障信号を出力し、
各前記第３オア回路は、
前記他端側に隣接する前記第３オア回路に接続され、各々が対応する組の前記メモリについての前記第３故障信号と、前記他端側に隣接する前記第３オア回路の第３切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第３切替信号を出力し、
各前記二入力セレクタは、
対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第３オア回路から入力される前記第３切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリから入力されたデータを、前記データ出力レジスタへ出力する
並列プロセッサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される複数のデータの入出力を行う並列プロセッサに関するものである。
【０００２】
【従来の技術】
従来、画像データに対する信号処理の分野においては、１枚の画像を構成する全ての画素に対して同様の演算処理を施すことが多い。多くのデータに対して同様の演算処理を高速に実行するために、ＳＩＭＤ（Single Instruction Multiple Data stream （単一命令複数データ））型アーキテクチャが提案され、画像信号処理に限らず広い分野で利用されている。
【０００３】
ＳＩＭＤ型アーキテクチャは、演算装置を必要な個数だけ並べて、各々の演算装置が同一の命令に従って動作するようにした構成である。したがって、各々の演算装置に別々のデータを与えると、それぞれのデータに対する演算結果が一度に得られる。
【０００４】
ＳＩＭＤ型処理装置の画像処理への適用として、たとえばＳＶＰ（SERIAL VIDEO PROCESSOR/Proceedings of the IEEE 1990 CUSTOM INTEGRATED CIRCUITS CONFERENCE /P17 3.1〜4 ）に示される装置が知られている。
【０００５】
この装置は、具体的にはたとえば図１４に示すような並列プロセッサ１で構成されている。
この並列プロセッサ１は、１走査線分の画素データを、シリアルデータＳＩＮを逐次的に入力するためのデータ入力レジスタ（ＤＩＲ）２、記憶装置（メモリ）と演算装置（ＡＬＵ）で構成され、１走査線分の画素データを並列に処理するための複数のプロセッサエレメント（以下、ＰＥと呼ぶ）３−１〜３−ｎ、を有するプロセッサエレメント群３、および１走査線分の処理された画素データを、シリアルデータ出力ＳＯＵＴへ逐次的に出力するためのデータ出力レジスタ（ＤＯＲ）４により構成されている。
【０００６】
このような並列プロセッサ１で、図１５に示すように、ｐ（１、１）〜ｐ（ｍ、ｎ）のｍ×ｎ個の画素で構成される画像データを処理する手順を、図１６および図１７に関連付けて以下に説明する。
なお、任意のｉ、ｊ（但し１≦ｉ≦ｍ、１≦ｊ≦ｎ）の画素ｐ（ｉ、ｊ）は、複数ビツトで表現されても良い。
画像の走査は通常左から右、かつ上から下という順序で行われるので、画像データは一般に図１６に示すような構造で伝送される。
ここで、１ライン分の画素データを走査する時間を水平期間と呼ぶ。また走査が画面の右端から左端へ戻るための時間をブランキング期間と呼ぶ。たとえばｉライン目の右端の画素ｐ（ｉ、ｎ）と、次のラインの左端の画素ｐ（ｉ＋１、１）との画素データの間には、ブランキング期間が存在する。
【０００７】
図１７において、各画素がそれぞれ複数ビツトで構成される映像信号が、画素単位で入力端子に逐次的に入力される。
最初の１水平期間の時間で、１ライン目の画素データが、１ライン分の容量を有するデータ入力レジスタ２に格納される。
データ入力レジスタ２に格納された映像信号の１ライン目の各画素のデータは、その後のブランキング期間内に並列に出力され、１つのＰＥにつき１画素のデータが、１ライン分の個数（ｎ）並べられたＰＥ３−１〜ＰＥ３−ｎに、並列に供給される。
【０００８】
次の１水平期間で、各ＰＥ３−１〜３−ｎでは、供給された１ライン目の画素データに対して演算処理が行われる。
これと並行して、データ入力レジスタ２には２ライン目の画素データが逐次的に入力される。
続くブランキング期間内に各ＰＥ３−１〜３−ｎから、処理の施された１ライン目の画素データがデータ出力レジスタ４に並列に供給される。
これと並行して、データ入力レジスタ２からは２ライン目の画素データがＰＥ群３に並列に供給される。
次の１水平期間でデータ出力レジスタ４に格納された１ライン目の画素データが、逐次的に出力端子に出力される。
これと並行して、各ＰＥ３−１〜３−ｎは２ライン目の画素データの演算処理が行われ、データ入力レジスタ２には３ライン目の画素データが逐次的に入力される。
【０００９】
これ以降は、各ＰＥ３−１〜３−ｎがｉライン目の画素データを処理している時は、データ入力レジスタ２は（ｉ＋１）ライン目の画素データを入力し、データ出力レジスタ４は（ｉ−１）ライン目の画素データを出力することが繰り返される。
データ入力レジスタ２、ＰＥ３−１〜３−ｎ、データ出力レジスタ４が以上のように同期して動作することで、各水平期間毎に演算処理された映像信号が取り出される。
このようにしてたとえば映像信号のデイジタル処理が行われる。
【００１０】
次に、上述の並列プロセッサ１を構成する主要部であるＰＥについて詳細に説明する。
【００１１】
図１８は、一つのＰＥの概略構成を示す図である。
ＰＥは、図１８に示すように、記憶装置３１、演算装置（ＡＬＵ）３２、および選択回路３３により構成されている。そして、記憶装置３１はビット線ＢＬとワード線ＷＬに接続される図示しないメモリセルがマトリクス状に配置されて構成されている。
【００１２】
ワード線ＷＬで選択されたメモリセルは、列選択線ＣＳＬによって選択されたものが演算装置３２と接続される。なお通常、ビット線ＢＬ、ワード線ＷＬ、列選択線ＣＳＬは複数あるが、この図では簡単のため省略している。
【００１３】
記憶装置３１は、通常の画像処理アプリケーションで必要なデータを十分に格納できるだけの容量を有している。
そして、ブランキング期間にデータ入力レジスタ２から転送されたデータは記憶装置３１に格納される。
このとき、記憶装置３１は他のＰＥの記憶装置と同じアドレスを入力され、これに基づいてデータを格納する。
【００１４】
演算装置３２は、記憶装置３１からデータをロードして演算を行い、その結果を記憶装置３１にストアする。
演算装置３２がデータをロードする際は、記憶装置３１は同一の行アドレスにより、その行アドレスが指し示す記憶装置から、ビット線ＢＬにデータを出力し、同一の列アドレスにより、ビット線ＢＬのうち１つが選択して演算装置３２に出力する。
また、演算装置３２がデータをストアする場合は、記憶装置３１は同一の列アドレスから選択したビット線ＢＬと演算装置３２の出力部分を接続し、行アドレスで選択された記憶装置にデータを格納する。
【００１５】
画像処理に必要な演算が終了するまでこのシーケンスを繰り返し、次のブランキング期間にデータ出力レジスタ４にデータを転送する。
【００１６】
この記憶装置３１は、走査線をまたぐようなフィルタリング処理を行う場合には、たとえば５ライン分程度が必要となり、画像データが各８ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）の計２４ビットで構成されているならば、１２０ビットのメモリ容量が必要となる。
さらに途中の演算結果の保持を想定するならば、記憶装置３１の容量は２５６ビット程度は必要となる。これは並列プロセッサ１全体では、プロセッサ数 x２５６ビットととなり、仮にＰＥ３が１０００個搭載されるならば、２５６ｋビットの容量をもつ記憶装置を並列プロセッサ１に搭載しなければならない。
これは非常に大きな面積を占め、ＬＳＩのコストの上昇を招くので、通常このような記憶装置部分は非常に微細に設計し、面積を最小にするよう構成される。記憶装置３１はもともと微細な設計をされるうえ、並列プロセッサ１のなかで大きな面積を占めるので、不良の発生確率が高くなる。
【００１７】
このため、記憶装置は通常、冗長な記憶装置を用意しておき、記憶装置が故障している部分があれば、その記憶装置のアクセスするアドレスを冗長な記憶装置のアドレスと置き換えることによって救済する構成がとられている。
次に、一般的に列アドレスを冗長な記憶装置で救済する場合を説明する。
【００１８】
図１９は、並列プロセッサの主要部である各ＰＥの記憶装置３１−１〜３１−ｎに冗長用記憶装置ＲＤをもった場合の構成例を示す図である。
【００１９】
図１９において、選択回路３４−１〜３４−ｎは、選択線ＣＳＬより入力されたアドレスに従って、記憶装置３１−１〜３１−ｎの列および冗長用記憶装置ＲＤ−１〜ＲＤ−ｎを選択する。
もし、通常の記憶装置列に不良が存在した場合、あらかじめ不良の列アドレスをプログラミングしておき、選択線ＣＳＬは、その列アドレスを冗長な記憶装置列のアドレスを選択するように制御されている。
このような構成にしておくことで、通常の記憶装置列に不良があった場合でもプロセッサの良品が得られる。
【００２０】
【発明が解決しようとする課題】
ところで、プロセッサエレメントを多数持ち、一括して処理するようなＬＳＩにおいては、記憶装置から多量のデータを一度で読み出すことが多く、記憶装置の入出力（Ｉ／Ｏ）の数は増加する傾向にあるが、これに反比例して、各Ｉ／Ｏの列の数は減少する傾向にある。
たとえば、本来１つのワード線（行選択線）によって１０２４ビットのデータを読み出すことが可能な記憶装置が３２ビットのＩ／Ｏを持つと、記憶装置の列は３２列存在し、仮に冗長の行アドレスが一つ付加されても、１／３２しか面積の増加はない。
【００２１】
しかしながら、記憶装置が２５６ビットのＩ／Ｏを持つと記憶装置の列は４列しか存在しない。
このような条件で、冗長な列を４列につき1 列追加したとすれば、面積増加は１／４＝２５％にもなり、シリコンウェーハから作製されるＬＳＩの数が減ってしまう上、冗長な記憶装置の部分に不良が発生する確率も高くなり、結果的には冗長な記憶装置を搭載しない場合より良品のＬＳＩを得る数が減ってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、面積増加を最小限に抑えながら故障が発生した場合の救済効率を高めることができる並列プロセッサを提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る並列プロセッサは、シリアル入力された複数のデータを並列に出力するデータ入力レジスタと、一列に配列され、前記データ入力レジスタから並列に出力された前記複数のデータの各々を記憶する複数のメモリと、前記複数のメモリと１対１に対応するように一列に配列され、対応する前記メモリとの間でデータを入出力して演算処理を実行する複数のプロセッサと、前記複数のメモリから複数のデータを並列に読み込んでシリアル出力するデータ出力レジスタと、一列に配列された前記複数のメモリの配列の一端側に配置され、前記データ入力レジスタから出力された１個の前記データを記憶可能な冗長メモリとを有し、前記データ入力レジスタにシリアル入力される複数のデータを前記複数のプロセッサにより並列処理して前記データ出力レジスタからシリアル出力する並列プロセッサであって、前記データ入力レジスタと前記複数のメモリとの間の回路として、前記データ入力レジスタと各前記メモリに接続され、前記データ入力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記データ入力レジスタから入力される各前記データを、対応する前記メモリへ出力する複数の二出力セレクタと、前記データ入力レジスタと前記複数の二出力セレクタとの間において前記二出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二出力セレクタへ第１切替信号を出力する複数の第１オア回路とを有し、前記データ入力レジスタは、前記複数のメモリの各々について故障があるか否かの情報を格納する第１レジスタを有し、前記複数のデータとは別に、前記複数のメモリの各々についての故障を示す複数の第１故障信号を出力し、各前記第１オア回路は、前記複数のメモリの配列方向を基準とした配列の他端側に隣接する前記第１オア回路に接続され、各々が対応する組の前記メモリについての前記第１故障信号と、前記他端側に隣接する前記第１オア回路の第１切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第１切替信号を出力し、各前記二出力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第１オア回路から入力される前記第１切替信号が故障を示すものである場合、前記データ入力レジスタから入力されたデータを、前記一方側に隣接する他の前記メモリまたは前記冗長メモリへ出力し、前記複数のメモリと前記複数のプロセッサとの間の回路として、前記メモリと前記プロセッサとに接続され、前記複数のメモリと前記複数のプロセッサとの間において前記メモリおよび前記プロセッサによる複数の組と１対１に対応するように一列に配列され、対応する前記メモリから入出力されるデータを、対応する前記プロセッサへ入出力する複数の二入出力セレクタと、前記複数のプロセッサと前記複数の二入出力セレクタとの間において前記二入出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入出力セレクタへ第２切替信号を出力する複数の第２オア回路とを有し、前記複数のプロセッサは、前記複数のメモリの各々について故障があるか否かの情報を格納する第２レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第２故障信号を出力し、各前記第２オア回路は、前記他端側に隣接する前記第２オア回路に接続され、各々が対応する組の前記メモリについての前記第２故障信号と、前記他端側に隣接する前記第２オア回路の第２切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第２切替信号を出力し、各前記二入出力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第２オア回路から入力される前記第２切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリのデータを、対応する前記プロセッサへ出力し、前記複数のメモリと前記データ出力レジスタとの間の回路として、前記データ出力レジスタと各前記メモリに接続され、前記データ出力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記複数のメモリから入力される各前記データを、前記データ出力レジスタへ出力する複数の二入力セレクタと、前記複数の二入力セレクタと前記データ入力レジスタとの間において前記二入力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入力セレクタへ第３切替信号を出力する複数の第３オア回路とを有し、前記データ出力レジスタは、前記複数のメモリの各々について故障があるか否かの情報を格納する第３レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第３故障信号を出力し、各前記第３オア回路は、前記他端側に隣接する前記第３オア回路に接続され、各々が対応する組の前記メモリについての前記第３故障信号と、前記他端側に隣接する前記第３オア回路の第３切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第３切替信号を出力し、各前記二入力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第３オア回路から入力される前記第３切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリから入力されたデータを、前記データ出力レジスタへ出力する。
【００２７】
本発明の第２の態様に係るデータ処理装置は、１ラインｎ（ｎは２以上の自然数）の画像データを同時に書き込み可能に記憶するため、隣接して設けられた（ｎ＋１）個のメモリと、ｎ個の画像データを同時並列に出力するシフト入力レジスタと、前記（ｎ＋１）個のメモリについての隣接した２個のメモリに接続され、フラグの値に応じて当該隣接する２個のメモリの一方を前記シフト入力レジスタに接続し、前記シフト入力レジスタから同時並列に出力されるｎ個の画像データをｎ個の前記メモリに入力させる、隣接して設けられたｎ個の切替スイッチと、前記ｎ個の切替スイッチに対応して設けられ、対応する切替スイッチの切替状態を指示するフラグを保持する、ｎ個のレジスタ回路であって、各々のレジスタ回路が一方に隣接するレジスタ回路の出力に応じて該レジスタ回路に保持されるフラグの値を変化させ、当該レジスタ回路の値を他方に隣接するレジスタ回路へ出力するように構成されている、ｎ個のレジスタ回路とを有し、前記（ｎ＋１）個のメモリの１つの故障が検出されて、当該故障を検出したメモリに接続されている切替スイッチが当該故障したメモリに隣接するメモリに切り替わるよう、故障したメモリに接続されている切替スイッチについてのレジスタ回路のフラグの値が切り替えられた場合、前記複数のレジスタ回路は、前記故障に応じてフラグの値が切り替えられたレジスタ回路についての前記他方側のレジスタ回路に保持されるフラグの値が、前記故障に応じて切り替えられたレジスタ回路のフラグと同じ値に切り替わる。
【００４０】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るデータ処理装置の第１の実施形態を示す回路図である。
【００４１】
このデータ処理装置１０は、（ｎ＋１）個の記憶装置（メモリ）１０１−１〜１０１−n+1 、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは自然数である。
【００４２】
記憶装置１０１−１〜１０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、演算装置１０２−１〜１０２−ｎにより、切替回路１０４−１〜１０４−ｎを介してデータが書き込みまたは読み出される。
【００４３】
記憶装置１０１−１のデータ入出力端子Ｔ１は、切替回路１０４−１の入出力端子（Ｌ）に接続されている。
記憶装置１０１−２の入出力端子Ｔ２は、切替回路１０４−１の入出力端子（Ｈ）および切替回路１０４−２の入出力端子（Ｌ）に接続されている。
同様に、記憶装置１０１−３〜１０１−ｎの入出力端子Ｔ３〜Ｔｎは、前段の切替回路１０４−２〜１０４−n-1 の入出力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路１０４−３〜１０４−ｎの入出力端子（Ｌ）に接続されている。
そして、記憶装置１０４−n+1 の入出力端子Ｔn+1 は切替回路１０４−ｎの入出力端子（Ｈ）に接続されている。
【００４４】
記憶装置１０１−１〜１０１−n+1 は、ｎ個のデータを並列的に処理するデータ処理装置１０において、演算装置１０２−１〜１０２−ｎによりアクセスされるのはｎ個である。
原則的には、記憶装置１０１−１〜１０１−ｎが、個々に対応して設けられた演算装置１０２−１〜１０２−ｎによりアクセスされる。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置が演算装置１０２−１〜１０２−ｎによりアクセスされる。
【００４５】
演算装置１０２−１〜１０２−ｎは、記憶装置１０１−１〜１０１−ｎに対応して設けられており、切替回路１０４−１〜１０４−ｎの切り替え状態に応じて、それぞれ記憶装置１０１−１〜１０１−ｎまたは次段（隣接）の記憶装置１０１−２〜１０１−n+1 に記憶されたデータを読み出して演算処理し、その演算結果を書き戻す。
また、たとえば演算装置１０２−１〜１０２−ｎには、対応する記憶装置１０１−１〜１０１−ｎに故障があるか否かの情報を格納する情報保持手段としてのレジスタＲＦを有している。
そして、各演算装置１０２−１〜１０２−ｎは、レジスタＦＲの情報を対応して設けられた切替信号生成回路１０３−１〜１０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があり不良であるという情報が格納されている場合には、ハイレベルの信号が対応する切替信号生成回路１０３−１〜１０３−ｎに供給する。
【００４６】
切替信号生成回路１０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路１０４−１に供給するとともに、次段の切替信号生成回路１０３−２に供給する。
【００４７】
切替信号生成回路１０３−２〜１０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路１０３−１〜１０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路１０４−２〜１０４−n-1 に供給するとともに、次段の切替信号生成回路１０３−３〜１０４−n に供給する。
【００４８】
図２に、切替信号生成回路１０３−２〜１０３−n-1 の構成例を示す。
図２に示すように、切替信号生成回路１０３−２〜１０３−n-1 は、２入力のＯＲゲートＧＴにより構成される。
【００４９】
切替信号生成回路１０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路１０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路１０４−ｎに供給する。
【００５０】
切替回路１０４−１〜１０４−ｎは、それぞれ入出力端子（Ａ）が対応して設けられた演算装置１０２−１〜１０２−ｎのデータ入出力端子に接続され、対応する切替信号生成回路１０３−１〜１０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、入出力端子（Ａ）と入出力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、入出力端子（Ａ）の接続を入出力端子（Ｈ）側に切り替える。
【００５１】
そして、前述したように、切替回路１０４−１〜１０４−ｎの入出力端子（Ｌ）が対応する記憶装置１０１−１〜１０１−ｎのデータ入出力端子Ｔ１〜Ｔｎに接続され、入出力端子（Ｈ）が次段（隣接）の記憶装置１０１−２〜１０１−n+1 のデータ入出力端子Ｔ２〜Ｔn+1 に接続されている。
【００５２】
次に、上記構成による動作を、図３に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置１０１−ｉが不良で、対応する演算装置１０２−ｉのレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００５３】
このとき、前段の記憶装置１０１−i-1 は不良ではないので、対応する演算装置１０２−i-1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４−i-1 および次段の切替信号生成回路１０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４−i-1 では、演算装置１０２−i-1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i-1 の入出力端子Ｔi-1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i-1 は、対応する演算装置１０２−i-1 によりアクセスされる。
【００５４】
これに対して、不良の記憶装置１０１−ｉに対応する切替信号生成回路１０３−ｉでは、前段の切替信号生成回路１０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−ｉおよび次段の切替信号生成回路１０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−ｉでは、演算装置１０２−ｉのデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+1 の入出力端子Ｔi+1 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置１０１−ｉは、いずれの演算装置からもアクセスされず、次段の記憶装置１０１−i+1 が、演算装置１０２−ｉによりアクセスされる。
【００５５】
ハイレベルの切替信号ＳＳＷを受けた記憶装置１０１−i+1 に対応する切替信号生成回路１０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−i+1 および次段の切替信号生成回路１０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−i+1 では、演算装置１０２−i+1 のデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+2 の入出力端子Ｔi+2 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置１０１−i+2 が、演算装置１０２−i+1 によりアクセスされる。
【００５６】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置１０１−i+2 に対応する切替信号生成回路１０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−i+2 および次段の切替信号生成回路１０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−i+2 では、演算装置１０２−i+2 のデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+3 の入出力端子Ｔi+3 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置１０１−i+3 が、演算装置１０２−i+2 によりアクセスされる。
【００５７】
このように、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、次段の記憶装置の入出力端子との接続に置き換えられ、以降演算装置のデータ入出力ラインは次段（隣接）の記憶装置の入出力端子との接続に置き換えて、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
【００５８】
以上説明したように、本第１の実施形態によれば、入出力端子Ｔ1 〜Ｔn+1 を有する（ｎ＋１）個の記憶装置１０１−１〜１０１−n+1 と、記憶装置１０１−１〜１０１ｎに対応して設けられた演算装置１０２−１〜１０２−ｎと、ｎ個の記憶装置１０１−１〜１０１−ｎに対応して設けられ、対応する記憶装置が不良であるか否かの情報を保持するｎ個のレジスタＦＲと、ｎ個の記憶装置１０１−１〜１０１−ｎに対応して設けられ、対応するレジスタＦＲの情報が記憶装置の不良を示す場合または前段からの切替信号をハイレベルで受けるとハイレベルの切替信号ＳＳＷを次段の回路および同段の対応する切替回路に出力する切替信号生成回路１０３−１〜１０３−ｎと、ｎ個の演算装置１０２−１〜１０２−ｎに対応して設けられ、切替信号がローレベルのときは演算装置のデータ入出力ラインと対応する記憶装置の入出力端子を接続し、切替信号がハイレベルに切り替わると、演算装置のデータ入出力ラインを対応する記憶装置の入出力端子から次段の記憶装置の入出力端子に切り替え接続する切替回路１０４−１〜１０４−ｎとを設けたので、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【００５９】
この場合、たとえば１００個の演算装置を配置した場合、面積増加は101/100=1.01倍にしかならない。
【００６０】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲを演算装置に設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【００６１】
第２実施形態
図４は、本発明に係るデータ処理装置の第２の実施形態を示す回路図である。
【００６２】
本第２の実施形態と前述した第１の実施形態と異なる点は、各切替回路の入出力端子（Ｈ）を次段の記憶装置の入出力端子に接続する代わりに、全切替回路の入出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置１０１−n+1 の入出力端子Ｔn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置１０１−n+1 に代替えさせるようにしたことにある。
【００６３】
そして、本第２の実施形態の場合には、切替信号生成回路１０３ａ−１〜１０３ａ−ｎは、図４に示すように、切替信号ＳＳＷを同段の切替回路１０４ａ−１〜１０４ａ−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路１０３ａ−１〜１０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【００６４】
次に、上記構成による動作を図５に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置１０１−ｉが不良で、対応する演算装置１０２−ｉのレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００６５】
このとき、前段の記憶装置１０１−i-1 は不良ではないので、対応する演算装置１０２−i-1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３ａ−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４ａ−i-1 に供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−i-1 では、演算装置１０２−i-1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i-1 の入出力端子Ｔi-1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i-1 は、対応する演算装置１０２−i-1 によりアクセスされる。
【００６６】
これに対して、不良の記憶装置１０１−ｉに対応する切替信号生成回路１０３ａ−ｉでは、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４ａ−ｉに供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−ｉでは、演算装置１０２−ｉのデータ入出力端子と接続された入出力端子（Ａ）が、信号線ＧＬを介して最終段の記憶装置１０１−n+1 の入出力端子Ｔn+1 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置１０１−ｉは、いずれの演算装置からもアクセスされず、最終段の記憶装置１０１−i+1 が、演算装置１０２−ｉによりアクセスされる。
【００６７】
また、このとき、次段の記憶装置１０１−i+1 は不良ではないので、対応する演算装置１０２ａ−i+1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３ａ−i+1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４ａ−i+1 に供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−i+1 では、演算装置１０２−i+1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i+1 の入出力端子Ｔi+1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i+1 は、対応する演算装置１０２−i+1 によりアクセスされる。
【００６８】
このように、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、最終段の記憶装置の入出力端子との接続に置き換えられ、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
【００６９】
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
【００７０】
第３実施形態
図６は、本発明に係るデータ処理装置の第３の実施形態を示す回路図である。
【００７１】
このデータ処理装置２０は、（ｎ＋１）個の記憶装置（メモリ）２０１−１〜２０１−n+1 、データ入力レジスタ（ＤＩＲ）２０２、ｎ個の切替信号生成回路２０３−１〜２０３−ｎ、およびｎ個の切替回路２０４−１〜２０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは２より大きい自然数である。
【００７２】
記憶装置２０１−１〜２０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、データ入力レジスタ２０２による並列データを記憶する。
【００７３】
記憶装置２０１−１のデータ入力端子ＩＴ１は、切替回路２０４−１の出力端子（Ｌ）に接続されている。
記憶装置２０１−２の入力端子ＩＴ２は、切替回路２０４−１の出力端子（Ｈ）および切替回路２０４−２の出力端子（Ｌ）に接続されている。
同様に、記憶装置２０１−３〜２０１−ｎの入力端子ＩＴ３〜ＩＴｎは、前段の切替回路２０４−２〜２０４−n-1 の出力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路２０４−３〜２０４−ｎの出力端子（Ｌ）に接続されている。
そして、記憶装置２０４−n+1 の入力端子ＩＴn+1 は切替回路２０４−ｎの出力端子（Ｈ）に接続されている。
【００７４】
記憶装置２０１−１〜２０１−n+1 は、ｎ個のデータを並列的に処理するデータ処理装置２０において、データ入力レジスタ２０２によりアクセスされるのはｎ個である。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置がデータ入力レジスタ２０２によりアクセスされる。
【００７５】
データ入力レジスタ２０２は、シリアルデータからなる複数（ｎ個）のデータＳＩＮを入力して、並列データに変換して切替回路２０４−１〜２０４−ｎに出力する。
たとえば、入力シリアルデータが、画像処理における１走査線分の画素データである場合には、並列データはブランキング期間に出力される。
【００７６】
また、たとえばデータ入力レジスタ２０２は、データ出力先である各記憶装置２０１−１〜２０１−ｎに故障があるか否かの情報を格納するレジスタＦＲをｎ個有している。
そして、データ入力レジスタ２０２は、レジスタＦＲの情報を対応して設けられた切替信号生成回路２０３−１〜２０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があるという情報が格納されている場合には、ハイレベルの信号を対応する切替信号生成回路２０３−１〜２０３−ｎに供給する。
【００７７】
切替信号生成回路２０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路２０４−１に供給するとともに、次段の切替信号生成回路２０３−２に供給する。
【００７８】
切替信号生成回路２０３−２〜２０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路２０３−１〜２０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路２０４−２〜２０４−n-1 に供給するとともに、次段の切替信号生成回路２０３−３〜２０４−n に供給する。
【００７９】
なお、切替信号生成回路２０３−２〜２０３−n-1 は、たとえば図２と同様に２入力のＯＲゲートＧＴにより構成される。
【００８０】
切替信号生成回路２０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路２０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路２０４−ｎに供給する。
【００８１】
切替回路２０４−１〜２０４−ｎは、それぞれ入力端子（Ａ）が対応して設けられたデータ入力レジスタ２０２のデータ出力端子にそれぞれ接続され、対応する切替信号生成回路２０３−１〜２０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、入力端子（Ａ）と出力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、入力端子（Ａ）の接続を出力端子（Ｈ）側に切り替える。
【００８２】
そして、前述したように、切替回路２０４−２〜２０４−ｎの出力端子（Ｌ）が対応する記憶装置２０１−１〜２０１−ｎのデータ入力端子ＩＴ１〜ＩＴｎに接続され、出力端子（Ｈ）が次段（隣接）の記憶装置２０１−２〜２０１−n+1 のデータ入力端子ＩＴ２〜ＩＴn+1 に接続されている。
【００８３】
次に、上記構成による動作を、図７に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置２０１−ｉが不良で、データ入力レジスタ２０２の対応するレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００８４】
このとき、前段の記憶装置２０１−i-1 は不良ではないので、データ入力レジスタ２０２の対応するレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路２０３−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路２０４−i-1 および次段の切替信号生成回路２０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路２０４−i-1 では、データ入力レジスタ２０２の（ｉ−１）番目のデータ出力端子と接続された入力端子（Ａ）が記憶装置２０１−i-1 の入力端子ＩＴi-1 に接続された出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置２０１−i-1 には、データ入力レジスタ２０２の対応す出力端子から出力されたデータが格納される。
【００８５】
これに対して、不良の記憶装置２０１−ｉに対応する切替信号生成回路２０３−ｉでは、前段の切替信号生成回路２０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−ｉおよび次段の切替信号生成回路２０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−ｉでは、データ入力レジスタ２０２のｉ番目のデータ出力端子と接続された入出力端子（Ａ）が次段の記憶装置２０１−i+1 の入力端子ＩＴi+1 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置２０１−ｉはアクセスされず、次段の記憶装置２０１−i+1 にｉ番目のデータ出力端子から出力されたデータが格納される。
【００８６】
ハイレベルの切替信号ＳＳＷを受けた記憶装置２０１−i+1 に対応する切替信号生成回路２０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−i+1 および次段の切替信号生成回路２０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−i+1 では、データ入力レジスタ２０２の（ｉ＋１）番目のデータ出力端子と接続された入力端子（Ａ）が次段の記憶装置２０１−i+2 の入力端子ＩＴi+2 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、データ入力レジスタ２０２の（ｉ＋１）番目のデータ出力端子から出力されたデータが次段の記憶装置２０１−i+2 に格納される。
【００８７】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置２０１−i+2 に対応する切替信号生成回路２０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−i+2 および次段の切替信号生成回路２０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−i+2 では、データ入力レジスタ２０２の（ｉ＋２）番目のデータ出力端子と接続された入力端子（Ａ）が次段の記憶装置２０１−i+3 の入力端子ＩＴi+3 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、データ入力レジスタ２０２の（ｉ＋２）番目のデータ出力端子から出力されたデータが次段の記憶装置２０１−i+3 に格納される。
【００８８】
このように、不良の記憶装置が有る場合、対応して設けられたデータ入力レジスタのデータ出力ラインは、次段の記憶装置の入力端子との接続に置き換えられ、以降データ入力レジスタのデータ出力ラインは次段（隣接）の記憶装置の入力端子との接続に置き換えられて、並列データの記憶装置への格納動作が行われる。
【００８９】
以上説明したように、本第３の実施形態によれば、上述した第１の実施形態と同様に、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【００９０】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲをデータ入力レジスタに設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【００９１】
第４実施形態
図８は、本発明に係るデータ処理装置の第４の実施形態を示す回路図である。
【００９２】
本第４の実施形態と前述した第３の実施形態と異なる点は、各切替回路の出力端子（Ｈ）を次段の記憶装置の入力端子に接続する代わりに、全切替回路の出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置２０１−n+1 の入力端子ＩＴn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置２０１−n+1 に代替えさせるようにしたことにある。
【００９３】
そして、本第４の実施形態の場合には、切替信号生成回路２０３ａ−１〜２０３ａ−ｎは、図８に示すように、切替信号ＳＳＷを同段の切替回路２０４ａ−１〜２０４−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路２０３ａ−１〜２０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【００９４】
第４の実施形態によれば、前述した第３の実施形態と同様の効果を得ることができる。
【００９５】
第５実施形態
図９は、本発明に係るデータ処理装置の第５の実施形態を示す回路図である。
【００９６】
このデータ処理装置３０は、（ｎ＋１）個の記憶装置（メモリ）３０１−１〜３０１−n+1 、データ出力レジスタ（ＤＯＲ）３０２、ｎ個の切替信号生成回路３０３−１〜３０３−ｎ、およびｎ個の切替回路３０４−１〜３０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは２より大きい自然数である。
【００９７】
記憶装置３０１−１〜３０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、それぞれ記憶データを出力端子ＯＴ１〜ＯＴｎから出力する。
【００９８】
記憶装置３０１−１の出力端子ＯＴ１は、切替回路３０４−１の入力端子（Ｌ）に接続されている。
記憶装置３０１−２の出力端子ＯＴ２は、前段の切替回路３０４−１の入力端子（Ｈ）および切替回路３０４−２の入力端子（Ｌ）に接続されている。
同様に、記憶装置３０１−３〜３０１−ｎの出力端子ＯＴ３〜ＯＴｎは、前段の切替回路３０４−２〜３０４−n-1 の入力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路３０４−３〜３０４−ｎの入力端子（Ｌ）に接続されている。
そして、記憶装置３０４−n+1 の出力端子ＯＴn+1 は切替回路２０４−ｎの入力端子（Ｈ）に接続されている。
【００９９】
データ出力レジスタ３０２で受け入れられる記憶装置３０１−１〜３０１−n+1 の出力データは、ｎ個である。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置のデータがデータ出力レジスタ３０２に出力される。
【０１００】
データ出力レジスタ３０２は、切替回路３０４−１〜３０４−ｎを介して入力されるパラレルデータをシリアルデータＳＯＵＴに変換して出力する。
また、たとえばデータ出力レジスタ３０２は、データを出力する各記憶装置３０１−１〜３０１−ｎに故障があるか否かの情報を格納するレジスタＦＲをｎ個有している。
そして、データ出力レジスタ３０２は、レジスタＦＲの情報を対応して設けられた切替信号生成回路３０３−１〜３０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があるという情報が格納されている場合には、ハイレベルの信号を対応する切替信号生成回路３０３−１〜３０３−ｎに供給する。
【０１０１】
切替信号生成回路３０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路３０４−１に供給するとともに、次段の切替信号生成回路３０３−２に供給する。
【０１０２】
切替信号生成回路３０３−２〜３０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路３０３−１〜３０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路３０４−２〜３０４−n-1 に供給するとともに、次段の切替信号生成回路３０３−３〜３０４−n に供給する。
【０１０３】
なお、切替信号生成回路３０３−２〜３０３−n-1 は、たとえば図２と同様に２入力のＯＲゲートＧＴにより構成される。
【０１０４】
切替信号生成回路３０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路３０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路３０４−ｎに供給する。
【０１０５】
切替回路３０４−１〜３０４−ｎは、それぞれ出力端子（Ａ）が対応して設けられたデータ出力レジスタ３０２のデータ出力端子にそれぞれ接続され、対応する切替信号生成回路３０３−１〜３０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、出力端子（Ａ）と入力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、出力端子（Ａ）の接続を入力端子（Ｈ）側に切り替える。
【０１０６】
そして、前述したように、切替回路３０４−２〜３０４−ｎの入力端子（Ｌ）が対応する記憶装置３０１−１〜３０１−ｎの出力端子ＯＴ１〜ＯＴｎに接続され、入力端子（Ｈ）が次段（隣接）の記憶装置３０１−２〜３０１−n+1 の出力端子ＯＴ２〜ＯＴn+1 に接続されている。
【０１０７】
次に、上記構成による動作を、図１０に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置３０１−ｉが不良で、データ入力レジスタ３０２の対応するレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【０１０８】
このとき、前段の記憶装置３０１−i-1 は不良ではないので、データ出力レジスタ３０２の対応するレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路３０３−i-1 ではローレベルの切替信号ＳＳＷが生成され、切替回路３０４−i-1 および次段の切替信号生成回路３０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路３０４−i-1 では、データ出力レジスタ３０２の（ｉ−１）番目のデータ入力端子に接続された出力端子（Ａ）が記憶装置３０１−i-1 の出力端子ＯＴi-1 に接続された入力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置３０１−i-1 から出力されたデータは、データ出力レジスタ３０２の対応する（ｉ＋１）番目の入力端子に入力される。
【０１０９】
これに対して、不良の記憶装置３０１−ｉに対応する切替信号生成回路３０３−ｉでは、前段の切替信号生成回路３０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−ｉおよび次段の切替信号生成回路３０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−ｉでは、データ出力レジスタ３０２のｉ番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+1 の出力端子ＯＴi+1 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置３０１−ｉはアクセスされず、次段の記憶装置３０１−i+1 の出力端子ＯＴi+1 から出力されたデータが、データ出力レジスタ３０２のｉ番目のデータ入力端子に入力される。
【０１１０】
ハイレベルの切替信号ＳＳＷを受けた記憶装置３０１−i+1 に対応する切替信号生成回路３０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−i+1 および次段の切替信号生成回路３０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−i+1 では、データ出力レジスタ３０２の（ｉ＋１）番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+2 の出力端子ＯＴi+2 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置３０１−i+2 の出力端子ＯＴi+2 から出力されたデータが、データ出力レジスタ３０２の（ｉ＋１）番目のデータ入力端子に入力される。
【０１１１】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置３０１−i+2 に対応する切替信号生成回路３０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−i+2 および次段の切替信号生成回路２０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−i+2 では、データ出力レジスタ３０２の（ｉ＋２）番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+3 の出力端子ＯＴi+3 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置３０１−i+3 の出力端子ＯＴi+3 から出力されたデータが、データ出力レジスタ３０２の（ｉ＋２）番目のデータ入力端子に入力される。
【０１１２】
このように、不良の記憶装置が有る場合、対応して設けられたデータ出力レジスタのデータ入力ラインは、次段の記憶装置の出力端子との接続に置き換えられ、以降データ出力レジスタのデータ入力ラインは次段（隣接）の記憶装置の出力端子との接続に置き換えて、パラレルデータのデータ出力レジスタ３０２への入力動作が行われる。
【０１１３】
そして、データ出力レジスタ３０２に入力されたパラレルデータはシリアルデータに変換されて出力される。
【０１１４】
以上説明したように、本第５の実施形態によれば、上述した第３の実施形態と同様に、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【０１１５】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲをデータ出力レジスタに設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【０１１６】
第６実施形態
図１１は、本発明に係るデータ処理装置の第６の実施形態を示す回路図である。
【０１１７】
本第６の実施形態と前述した第５の実施形態と異なる点は、各切替回路の出力端子（Ｈ）を次段の記憶装置の入力端子に接続する代わりに、全切替回路の出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置３０１−n+1 の入力端子ＩＴn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置３０１−n+1 に代替えさせるようにしたことにある。
【０１１８】
そして、本第６の実施形態の場合には、切替信号生成回路３０３ａ−１〜３０３ａ−ｎは、図１１に示すように、切替信号ＳＳＷを同段の切替回路３０４ａ−１〜３０４−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路３０３ａ−１〜３０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【０１１９】
第６の実施形態によれば、前述した第５の実施形態と同様の効果を得ることができる。
【０１２０】
第７実施形態
図１２は、本発明の第７の実施形態を示す図であって、図１のデータ処理装置をＰＥ群として適用した並列プロセッサを示す回路図である。
【０１２１】
この並列プロセッサ４０は、データ入力レジスタ４０１、ＰＥ（プロセッサエレメント）群４０２、およびデータ出力レジスタ４０３により構成されている。
【０１２２】
データ入力レジスタ４０１は、シリアルデータからなる複数（ｎ個）の第１のデータＳＩＮを入力して、並列データに変換してＰＥ群４０２に出力する。
【０１２３】
ＰＥ群４０２は、前述した第１の実施形態を示す図１のデータ処理回路と同様の回路により構成されている。
すなわち、ＰＥ群４０２は、（ｎ＋１）個の記憶装置（メモリ）１０１−１〜１０１−n+1 、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎにより構成されており、ｎ個のデータを並列的に処理する。
そして、ＰＥ群４０２は、記憶装置１０１−n+1 を除く、同段の記憶装置１０１−１〜１０１−ｎ、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎによりそれぞれＰＥ１〜ＰＥｎが構成されている。
【０１２４】
ただし、ＰＥ群４０２における記憶装置１０１−１〜１０１−n+1 は、データ入力レジスタ４０１およびデータ出力レジスタ４０３により直接アクセスされるのではなく、演算装置１０２−１〜１０２−ｎ、切替回路１０４−１〜１０４−ｎを介してデータが書き込みまたは読み出される。
【０１２５】
データ出力レジスタ４０３は、ＰＥ群４０２の演算装置１０２−１〜１０２−ｎから並列に出力された複数（ｎ個）の第２のデータをシリアルデータＳＯＵＴに変換して出力する。
【０１２６】
次に、上記構成による動作を説明する。
たとえば各画素がそれぞれ複数ビツトで構成される映像信号が、画素単位で入力端子に逐次的に入力される。
最初の１水平期間の時間で、１ライン目の画素データが、１ライン分の容量を有するデータ入力レジスタ４０１に格納される。
データ入力レジスタ４０１に格納された映像信号の１ライン目の各画素のデータは、その後のブランキング期間内に並列に出力され、１つのＰＥにつき１画素のデータが、１ライン分の個数（ｎ）並べられたＰＥ群４０２のＰＥ１〜ＰＥ−ｎの演算装置１０２−１〜１０２−ｎに、並列に供給される。
【０１２７】
そして、次の１水平期間で、各演算装置１０２−１〜１０２−ｎでは、供給された１ライン目の画素データに対して演算処理が行われる。
これと並行して、データ入力レジスタ４０１には２ライン目の画素データが逐次的に入力される。
続くブランキング期間内に演算装置１０２−１〜１０２−ｎから、処理の施された１ライン目の画素データがデータ出力レジスタ４０３に並列に供給される。
これと並行して、データ入力レジスタ４０１からは２ライン目の画素データがＰＥ群４０２に並列に供給される。
次の１水平期間でデータ出力レジスタ４０３に格納された１ライン目の画素データが、逐次的にシリアルデータとして出力端子に出力される。
これと並行して、演算装置１０２−１〜１０２−ｎでは２ライン目の画素データの演算処理が行われ、データ出力レジスタ４０３には３ライン目の画素データが逐次的に入力される。
【０１２８】
なお、以上の動作において、データ入力レジスタ４０１から転送されたデータは演算装置１０２−１〜１０２−ｎを介してｎ個の記憶装置に格納される。
このとき、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、次段の記憶装置の入出力端子との接続に置き換えられ、以降演算装置のデータ入出力ラインは次段（隣接）の記憶装置の入出力端子との接続に置き換えて、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
具体的は切り替え動作は、第１の実施形態で詳細に説明した動作と同様に行われることから、ここではその説明は省略する。
【０１２９】
これ以降は、ＰＥ群４０２がｉライン目の画素データを処理している時は、データ入力レジスタ４０１は（ｉ＋１）ライン目の画素データを入力し、データ出力レジスタ４０３は（ｉ−１）ライン目の画素データを出力することが繰り返される。
データ入力レジスタ４０１、ＰＥ群４０２、およびデータ出力レジスタ４０３が以上のように同期して動作することで、各水平期間毎に演算処理された映像信号が取り出される。
このようにしてたとえば映像信号のデイジタル処理が行われる。
【０１３０】
本第７の実施形態によれば、メモリの不良を冗長なメモリで置き換えて、メモリを救済する場合に、入出力を置き換えて救済することで面積増加を少なくできる並列プロセッサを実現することができる利点がある。
【０１３１】
なお、本第７の実施形態では、ＰＥ群４０２として図１の構成の回路を適用した場合を例に説明したが、図４の回路を適用することも可能であり、この場合も上述した効果と同様の効果を得ることができる。
【０１３２】
第８実施形態
図１３は、本発明の第８の実施形態を示す図であって、図１、図６、図９のデータ処理装置を組み合わせて構成した並列プロセッサを示す回路図である。
【０１３３】
この並列プロセッサ４０ａは、ＰＥ群４０２ａとして図１のデータ処理装置を適用し、データ入力レジスタ４０１ａとして図６のデータ処理装置を適用し、データ入力レジスタ４０３ａとして図９のデータ処理装置を適用している。
ただし、ＰＥ群４０２ａにおける（ｎ＋１）個の記憶装置１０１−１〜１０１−n+1  が、図６における記憶装置２０１−１〜２０１−ｎおよび図９における記憶装置３０１−１〜３０１−ｎを共用した形態で、並列プロセッサ４０ａが構成される。
【０１３４】
そして、この並列プロセッサ４０ａは、前述した第７の実施形態と異なり、ＰＥ群４０２ａの記憶装置１０１−１〜１０１−n+1 が、演算装置１０２−１〜１０２−ｎ、切替回路１０４−１〜１０４−ｎを介さず、データ入力レジスタ４０１ａおよびデータ出力レジスタ４０３ａにより直接的にアクセスされる。
【０１３５】
各部の動作は、第１、第３および第５の実施形態で詳細に説明した動作と同様に行われ、また、並列プロセッサの不良記憶装置の切り替え動作を一連の動作は、前述した第７の実施形態で説明した動作と同様に行われることから、ここでは、それらの説明は省略する。
【０１３６】
本第８の実施形態によれば、メモリの不良を冗長なメモリで置き換えて、メモリを救済する場合に、入出力を置き換えて救済することで面積増加を少なくできる並列プロセッサを実現することができる利点がある。
【０１３７】
なお、本第８の実施形態では、ＰＥ群４０２ａとして図１のデータ処理装置を適用し、データ入力レジスタ４０１ａとして図６のデータ処理装置を適用し、データ入力レジスタ４０３ａとして図９のデータ処理装置を適用した場合を例に説明したが、図４、図８、図１１の回路を適宜組み合わせて適用することも可能であり、この場合も上述した効果と同様の効果を得ることができる。
【０１３８】
【発明の効果】
以上説明したように、本発明によれば、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るデータ処理装置の第１の実施形態を示す回路図である。
【図２】本発明に係る切替信号生成回路の構成例を示す図である。
【図３】図１の回路の動作を説明するための図である。
【図４】本発明に係るデータ処理装置の第２の実施形態を示す回路図である。
【図５】図４の回路の動作を説明するための図である。
【図６】本発明に係るデータ処理装置の第３の実施形態を示す回路図である。
【図７】図６の回路の動作を説明するための図である。
【図８】本発明に係るデータ処理装置の第４の実施形態を示す回路図である。
【図９】本発明に係るデータ処理装置の第５の実施形態を示す回路図である。
【図１０】図９の回路の動作を説明するための図である。
【図１１】本発明に係るデータ処理装置の第６の実施形態を示す回路図である。
【図１２】本発明の第７の実施形態を示す図であって、図１のデータ処理装置をＰＥ群として適用した並列プロセッサを示す回路図である。
【図１３】本発明の第８の実施形態を示す図であって、図１、図６、図９のデータ処理装置を組み合わせて構成した並列プロセッサを示す回路図である。
【図１４】一般的な並列プロセッサの構成例を示すブロック図である。
【図１５】画像データと画素データとの関係を説明するための図である。
【図１６】画像データの伝送方式を説明するための図である。
【図１７】並列プロセッサによる画像データの処理手順を説明するための図である。
【図１８】プロセッサエレメント（ＰＥ）の構成例を示す図である。
【図１９】並列プロセッサの主要部である各ＰＥのメモリに冗長用メモリＲＤをもった場合の構成例を示す図である。
【符号の説明】
１０，１０ａ，２０，２０ａ，３０，３０ａ…データ処理装置、１０１−１〜１０１−n+1 、２０１−１〜２０１−n+1 、３０１−１〜３０１−n+1 …記憶装置、１０２−１〜１０２−ｎ…演算装置（ＡＬＵ）、１０３−１〜１０３−ｎ、２０３−１〜２０３−ｎ、３０３−１〜３０３−ｎ、１０３ａ−１〜１０３ａ−ｎ、２０３ａ−１〜２０３ａ−ｎ、３０３ａ−１〜３０３ａ−ｎ…切替信号生成回路、１０４−１〜１０４−ｎ、２０４−１〜２０４−ｎ、３０４−１〜３０４−ｎ、１０４ａ−１〜１０４ａ−ｎ、２０４ａ−１〜２０４ａ−ｎ、３０４ａ−１〜３０４ａ−ｎ…切替回路、４０，４０ａ…並列プロセッサ、４０１，４０１ａ…データ入力レジスタ、４０２，４０２ａ…ＰＥ群、４０３，４０３ａ…データ出力レジスタ、ＦＲ…レジスタ（情報保持手段）。
【図１】
0004660863.tif 000002
【図２】
0004660863.tif 000003
【図３】
0004660863.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004660863.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004660863.tif 000013
【図１３】
0004660863.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0004660863.tif 000018
【図１８】
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【図１９】
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