(57)【特許請求の範囲】
【請求項１】
パッケージ基板とＩＣチップとの間に介装される電子部品であって、
前記電子部品の基板に、前記パッケージ基板と前記ＩＣチップにそれぞれ備えられた正極電源端子、グランド電源端子および信号端子どうしをそれぞれ接続する内蔵導体および電子部品の基板の両面に設けられた正極電源端子、グランド電源端子および信号端子とを有し、
前記電子部品の基板のＩＣチップ側の面に設けられた正極電源端子とグランド電源端子の間に、当該正極電源端子とグランド電源端子間に電気的に接続されるように、デカップリングコンデンサを構成する誘電体膜および上下の導体膜を形成し、
前記電子部品の基板のＩＣチップ側の面に設けられた信号端子の周囲に、前記誘電体膜を環状に形成し、
前記環状に形成した誘電体膜の周囲に、誘電体膜を形成していない領域を環状に設けたことを特徴とする電子部品。
【請求項２】
請求項１に記載の電子部品と、該電子部品を挟むように設けたパッケージ基板およびＩＣチップからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ基板とＩＣチップとの間に介装され、ＩＣチップ側表面に電源ラインの電圧を安定化させるコンデンサ、いわゆるデカップリングコンデンサに係わり、特に誘電体膜の形成構造に関する。
【背景技術】
【０００２】
多層回路基板等からなるパッケージ基板上にＣＰＵ用等のＩＣチップを搭載した電子部品において、パッケージ基板からＩＣチップへの電源ラインの電圧を安定化させるため、従来は基板と別に設けたコンデンサをパッケージ基板の表面や側面に取付けて供給電圧の安定化を行なっていた。しかしながら、この構造では、ＩＣチップとコンデンサとの距離が大きくなり、近年の高速ＣＰＵでは、高速化に伴う電圧変動の高速化に対して十分に機能させることができないという不具合がある。この不具合を解決するため、特許文献１では、パッケージ基板とＩＣチップとの間に、電圧安定化のためのコンデンサ、いわゆるデカップリングコンデンサを含むインターポーザと称される電子部品をサンドイッチ状に介在させて構成したものが開示されている。
【０００３】
前記を構成する場合、図６の断面図と図７の斜視図に示すように、コンデンサが形成される。図６、図７において、４０は電子部品（インターポーザ）の基板であり、この基板４０には、パッケージ基板やＩＣチップ（いずれも図示せず）の正極電源端子とグランド電源端子に両端がそれぞれ接続されるスルーホール導体４１、４２と、パッケージ基板やＩＣチップの信号端子（データ端子を含む）にそれぞれ接続されるスルーホール導体４３が形成される。
【０００４】
また、電子部品の基板４０のＩＣチップ側の表面には、前記スルーホール導体４１（または４２）に導通するように下部導体膜４４を形成し、その上に図７に示すように基板全面にわたって誘電体膜４５を形成し、さらにその上に前記スルーホール導体４２（または４１）に導通させて上部導体膜４６を形成し、これらによりコンデンサを構成する。この場合、図７に示すように、誘電体膜４５を全面に形成していた。４７は保護膜である。
【０００５】
【特許文献１】特開２００１−３２６３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記電子部品の基板４０上に搭載されるＩＣチップがＣＰＵを構成するものである場合、パッケージ基板やＩＣチップが有する外部接続用端子は、駆動用の電源とデータをやりとりするための端子であって、その総数が数千に上る場合がある。しかしその９０％が電源用（正極側とグランドとの対）端子である。この電子部品には下記のような問題点がある。
【０００７】
図６、図７に示すコンデンサの誘電体膜４５はスパッタリング法あるいはゾルゲル法等の薄膜形成技術を用いて、電子部品の基板４０の全面に形成される。そのため、ＩＣ駆動用の電源用にコンデンサを形成する方法としては好ましい方法であった。しかしながら、スルーホール導体４３のＩＣチップ側の信号端子４８は、複数本のデータラインをまとめた形（データバス）で信号の入出力を行なうため、隣り合う信号端子４８、４８間にとっては、高誘電率系の構成材料である誘電体膜４５により端子４８、４８間の誘電結合を起こすため、前記誘電体膜４５が信号端子４８、４８の周囲まで形成されることは好ましくなかった。
【０００８】
また、各信号端子４８はホット端子とグランド端子に相当するコールド端子とが対をなして設けられるが、これらのホット端子とコールド端子間をとってみても、誘電体膜４５が存在することは、ホット端子とコールド端子間の容量が大きくなることになり、信号端子の伝送路のインピーダンスを低下させることになるため、通過するデジタル信号（矩形波）を歪ませる原因になりやすかった。
【０００９】
さらに、近年のＣＰＵの性能向上は著しく、ＩＣチップの外部接続端子の数は増え、一方、ＩＣチップの形状は維持される傾向にあるため、前記外部接続端子間のピッチは狭くなってきている。そのため、信号端子４８、４８間の距離も近づく傾向にあり、さらにクロック信号の高速化も急激であるため、前記誘電体膜４５による構造は、信号端子にとっては極めて好ましくない構造となっていた。
【００１０】
本発明は、上記問題点に鑑み、パッケージ基板とＩＣチップとの間に介装される電子部品において、信号端子間の誘電結合を回避することができ、かつ信号の波形歪を低減することができる構造の電子部品とこれを用いた半導体装置を提供することを目的とする。また、本発明は、誘電体膜を電子部品の基板の全面に設けなくても、電子部品の信号端子の高さを、電源端子の高さと同一にすることができ、ＩＣチップとの接続を安定的に行える構造の電子部品とこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
（１）本発明の電子部品は、パッケージ基板とＩＣチップとの間に介装される電子部品であって、
前記電子部品の基板に、前記パッケージ基板と前記ＩＣチップにそれぞれ備えられた正極電源端子、グランド電源端子および信号端子どうしをそれぞれ接続する内蔵導体および電子部品の基板の両面に設けられた正極電源端子、グランド電源端子および信号端子とを有し、
前記電子部品の基板のＩＣチップ側の面に設けられた正極電源端子とグランド電源端子の間に、当該正極電源端子とグランド電源端子間に電気的に接続されるように、デカップリングコンデンサを構成する誘電体膜および上下の導体膜を形成し、
前記電子部品の基板のＩＣチップ側の面に設けられた信号端子の周囲に、前記誘電体膜を環状に形成し、
前記環状に形成した誘電体膜の周囲に、誘電体膜を形成していない領域を環状に設けたことを特徴とする。
【００１２】
（２）本発明の半導体装置は、前記（１）に記載の電子部品と、該電子部品を挟むように設けたパッケージ基板およびＩＣチップからなることを特徴とする。
【発明の効果】
【００１３】
本発明においては、パッケージ基板とＩＣチップ間に介在させる電子部品における信号端子間に、誘電体膜が形成されていない領域を設けたので、信号端子間の誘電結合を回避することができる。また、誘電体膜が形成されていない領域を設けたので、信号端子の対をなすホット端子とコールド端子間の容量が低下し、信号の波形歪みを低下させることができる。このため、近年における端子間の高密度配置と高速化に対応できる。
【００１４】
また、前記誘電体膜を環状に残して、電子部品の電源端子と信号端子の高さを等しくしたので、ＩＣチップと電子部品との接続を安定化させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明による半導体装置の一実施の形態を示す側面図である。１はＩＣパッケージとして用いられるパッケージ基板、２は例えばＣＰＵとして構成されたＩＣチップ、３はインターポーザとして用いられる電子部品、４はパッケージ基板１と電子部品３の対応する端子間を接続するバンプ、５は電子部品３とＩＣチップ２の対応する端子どうしを接続するためのバンプである。前記パッケージ基板１は、樹脂製基板内に配線を内蔵したもので、マザー基板（図示せず）に接続される端子１ａに対し、電子部品３に対する接続回路の総数を増加させた（例えば端子１ａの数約５００本に対し、電子部品３側に対向する面に接続端子を約５０００本設けた）ものである。
【００１６】
図２は前記電子部品３の基板３ａ上にデカップリングコンデンサを形成するための誘電体膜の配置を示す斜視図である。該基板３ａは、セラミックスやシリコン等の無機材料からなる。７は電源端子形成領域、８は信号端子（データ端子を含む。）形成領域である。電源端子形成領域７においては、誘電体膜９ａは領域全面（ただし後述の第１、第２のスルーホール導体１０、１１につながる端子形成部分は除く。）に形成される。一方、信号端子形成領域８においては、誘電体膜９ｂは後述の第３のスルーホール導体１２の形成部分のＩＣチップ側端部の周囲のみ環状に形成され、さらにその周囲に誘電体膜９ｂを形成していない領域１３が環状に囲んでいる。なお、ここで、誘電体膜とは、比誘電率が２００以上（好ましくは３００以上）の比較的高い比誘電率を有する膜を意味する。
【００１７】
図３は電子部品３の断面図である。該基板３ａには、スルーホールの内壁に導体をメッキするかあるいは導体を充填することにより形成された第１、第２、第３のスルーホール導体１０、１１、１２が形成される。
【００１８】
図３において、下側がパッケージ基板１に接続される面で、端子１４、１５、１６はそれぞれ前記バンプ４によりパッケージ基板１に接続される正極電源端子、グランド電源端子、信号端子となる。また、１７、１８、１９はそれぞれＩＣチップ２に前記バンプ５により接続される正極電源端子、グランド電源端子、信号端子となる。なおこれらの端子１４〜１９には半田層が蒸着等により被着される。
【００１９】
２０、２１、２２はそれぞれ前記基板３ａの上面における前記第１、第２、第３のスルーホール導体１０、１１、１２の周囲にそれぞれこれらに接続して形成された下部導体膜である。９ａはデカップリングコンデンサ構成用の誘電体膜である。該誘電体膜９ａは、前記第２のスルーホール導体１１に接続して形成された下部導体膜２１上に形成される。９ｂは前記信号端子１９の下の下部導体膜２２の周囲に内周部を重ねて、信号端子１９を包囲するように環状に形成された誘電体膜である。該誘電体膜９ｂの周囲に、図２に示したように、誘電体膜９ｂが形成されていない領域１３が環状に形成される。
【００２０】
２３は前記下部導体膜２１と誘電体膜９ａとによりデカップリングコンデンサを構成する上部導体膜である。該上部導体膜２３は第１のスルーホール導体１０上に相当する部分で前記正極電源端子１７を構成する。２４は下部導体膜２１上の第２のスルーホール導体１１上の部分に重ねて形成された上部導体膜であり、前記グランド電源端子１８を構成するものである。２５は前記信号端子１９を形成するために、前記第３のスルーホール導体１２上の下部導体膜２２上および誘電体膜９ｂ上に形成した上部導体膜である。
【００２１】
２６は電子部品の基板３ａの誘電体膜９ｂを形成しない領域等の保護および露出した電極などを保護する目的で表面に形成された保護膜である。この保護膜２６は、シリカ、アルミナ等の無機材料、またはエポキシ、ポリイミド等の有機材料等の低誘電率材料を用いて形成される。
【００２２】
図４、図５は本実施の形態の電子部品３の製造工程を示す図である。以下これらの図により製造工程を説明する。
【００２３】
（下部導体膜の形成）
まず、図４（Ａ）に示すように、スルーホール導体１０〜１２を設けた基板３ａの上面に、前記下部導体膜２０〜２２を形成するための導体膜３０を形成する。この導体膜３０の材質としては、導電性の材料であればいかなるものでもよいが、図４（Ｃ）に示す後述の誘電体膜３１形成の際に、酸化雰囲気で熱処理されるため、少なくとも耐酸化性の金、白金が好ましい。導体膜３０の形成は、スパッタリング法のような薄膜形成法や、有機金属化合物である金レジネートを塗布後、熱処理して有機成分を分解する等の厚膜形成法等が用いられる。
【００２４】
（導体膜パターニング）
下部導体膜２０〜２２を形成するため、前記導体膜３０上にフォトリソグラフィ技術によりエッチングレジストパターンを形成し、ドライエッチング等によりエッチングを行い、図４（Ｂ）に示すように、デカップリングコンデンサを構成するための前記下部導体膜２１を、スルーホール導体１１と接続した状態で、第１のスルーホール導体１０の周囲の部分を除いて略全面に形成する。同時に、正極電源端子と信号端子に接続されるスルーホール導体１０、１２に対しては、その上にそのまま下部導体膜２０、２２が重なった状態でパターニングを行なう。これにより、各スルーホール導体１０〜１２上の導体膜の高さは同一となる。
【００２５】
（誘電体膜形成）
図４（Ｃ）に示すように、次に誘電体膜３１の形成を行う。この誘電体膜３１の形成方法としては、ＭＯＤ（メタル・オーガニック・デコンポジション）法等の溶液法や、スパッタリング法等が利用できる。誘電体膜３１の材料は特に限定されず、例えばＢａＳｒＴｉＯ３以外にＢｉ層状化合物、またはＢａＴｉＯ３、ＳｒＴｉＯ３あるいはこれらに他の金属を添加したり、置換した化合物等で、前記比誘電率が得られるものが好ましい。
【００２６】
（誘電体膜パターニング）
前記誘電体膜３１上にフォトリソグラフィ技術によりエッチングレジストパターンを形成し、ドライエッチング等により図４（Ｄ）に示すようにエッチングを行ない、デカップリングコンデンサを構成するための誘電体膜９ａの形成と、信号端子１９の下の環状の誘電体膜９ｂの形成を行う。また、このとき、同時に、前記誘電体膜９ｂを形成していない領域１３を形成する。また、スルーホール導体１０、１１上の下部導体膜２０、２１については、端子１７、１８を形成するためにスルーホール導体１０、１１の上に相当する下部導体膜２０、２１上の部分３２、３３を露出させる。
【００２７】
（上部導体膜形成）
図５（Ａ）に示すように、前記下部導体膜形成について述べた方法、材料を用いて、上部導体膜３４を形成する。
【００２８】
（導体膜パターニング）
前記下部導体膜形成の場合と同様に、フォトリソグラフィ技術によりエッチングレジストパターンを形成し、ドライエッチング等のエッチングを行ない、図５（Ｂ）に示すように、上部導体膜２３、２４、２５を形成する。これらの上部導体膜２３、２４、２５の高さは同一となる。このため、上部導体膜２３、２４、２５により形成された端子１７、１８、１９の高さは略同一となる。
【００２９】
（保護膜形成）
デカップリングコンデンサを構成する上部導体膜２３等を保護するため、図５（Ｃ）に示すように保護膜３５を形成する。この保護膜３５の材料としては、シリカ、アルミナ等の無機材料、またはエポキシ、ポリイミド等の有機材料等を用いることが可能であるが、前記ＣＰＵ等の用途においては、比誘電率が１５以下程度の低誘電率材料であることが好ましい。また、その形成方法としては、無機材料を用いる場合には、前記ＭＯＤ法やゾルゲル法等の溶液法や、スパッタリング法等が利用できる。また、有機材料を用いる場合は、前記有機材料の塗料をスピンコート法等でコーティングし、硬化させる。
【００３０】
（保護膜パターニング）
図５（Ｄ）に示すように、フォトリソグラフィ技術によりエッチングレジストパターンを形成し、ドライエッチングまたはウエットエッチング等によりエッチングを行ない、前記ＩＣチップ２に接続する端子１７〜１９を形成するために、前記上部導体膜２３、２４、２５を露出させるパターニングを行う。
【００３１】
このように、電子部品の基板３ａ上のＩＣチップ２との対向面に形成された信号端子１９の周囲に、誘電体膜９ｂの形成されていない領域１３を設けたので、パッケージ基板１とＩＣチップ２間に介在させる電子部品における信号端子１９、１９間に、信号端子１９、１９間の誘電結合を回避することができる。また、誘電体膜９ｂが形成されていない領域１３を設けたので、信号端子１９のホット端子とコールド端子間の容量が低下し、信号の波形歪みを低下させることができる。このため、近年における端子間の高密度配置と高速化に対応できる。
【００３２】
上記実施の形態において、前記上部導体膜２３〜２５により構成される端子１７〜１９の面積、形状は、誘電体膜３１のパターニングにより形成される開口部の面積、形状により決定される。従って、これらＩＣチップ接続用の端子１７〜１９の面積をスルーホール導体１０〜１２の面積より大きくパターニングする場合は、誘電体膜３１の開口部の面積をスルーホール導体１０〜１２より広くすることになるが、その際、信号端子１９を形成するための高さが問題となる。本実施の形態においては、信号端子１９付近には、上部導体膜２５の下に誘電体膜９ｂが環状に残っているため、信号端子１９の高さは、誘電体膜９ｂ上に一部重ねて形成される上部導体膜２３、２４からなる前記電源端子１７、１８の高さと同じとなる。そのため、ＩＣチップ２接続用のバンプ５に対し、全端子１７〜１９を安定的に接続することができる。
【００３３】
本発明を実施する場合、基板３ａとして、内蔵導体にスルーホール導体を用いたもののみではなく、配線パターンを有する多層基板を用いてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明による半導体装置の一実施の形態を示す側面図である。
【図２】図１の電子部品の誘電体膜のパターンを示す斜視図である。
【図３】図１の電子部品の断面図である。
【図４】図３の電子部品の前半の製造工程図である。
【図５】図３の電子部品の後半の製造工程図である。
【図６】従来の電子部品の断面図である。
【図７】従来の電子部品の誘電体膜のパターンを示す斜視図である。
【符号の説明】
【００３５】
１：基板、２：ＩＣチップ、３：電子部品、３ａ：基板、４、５：バンプ、７：電源端子形成領域、８：信号端子形成領域、９ａ、９ｂ：誘電体膜、１０：第１のスルーホール導体、１１：第２のスルーホール導体、１２：第３のスルーホール導体、１３：誘電体膜非形成領域、１４：正極電源端子、１５：グランド電源端子、１６：信号端子、１７：正極電源端子、１８：グランド電源端子、１９：信号端子、２０〜２２：下部導体膜、２３〜２５：上部導体膜、２６：保護膜、３０：導体膜、３１：誘電体膜、３２、３３：下部導体膜露出部、３４：導体膜、３５：保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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