(57)【特許請求の範囲】
【請求項１】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスであって、
浅いトレンチ分離領域によって隔てられたシリコン基板上のＮＦＥＴ領域およびＰＦＥＴ領域と、
前記ＰＦＥＴ領域の上に成長され、前記ＰＦＥＴ領域のしきい値電圧Ｖt を低下させるために使用されるＰドープ・エピタキシャル層とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を有し、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記基板から間隔を置いて前記デバイスの表面まで延びるホウ素および炭素ドープ・シリコン・エピタキシャル層とを含む、ＣＭＯＳデバイス。
【請求項２】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスであって、
浅いトレンチ分離領域によって隔てられたシリコン基板上のＮＦＥＴ領域およびＰＦＥＴ領域と、
前記ＰＦＥＴ領域の上に成長され、前記ＰＦＥＴ領域のしきい値電圧Ｖt を低下させるために使用されるＰドープ・エピタキシャル層とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を有し、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記デバイスの表面までのホウ素のみドープ層とを含む、ＣＭＯＳデバイス。
【請求項３】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスであって、
浅いトレンチ分離領域によって隔てられたシリコン基板上のＮＦＥＴ領域およびＰＦＥＴ領域と、
前記ＰＦＥＴ領域の上に成長され、前記ＰＦＥＴ領域のしきい値電圧Ｖt を低下させるために使用されるＰドープ・エピタキシャル層とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を有し、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続くホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続くホウ素のみドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素のみドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む、ＣＭＯＳデバイス。
【請求項４】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスであって、
浅いトレンチ分離領域によって隔てられたシリコン基板上のＮＦＥＴ領域およびＰＦＥＴ領域と、
前記ＰＦＥＴ領域の上に成長され、前記ＰＦＥＴ領域のしきい値電圧Ｖt を低下させるために使用されるＰドープ・エピタキシャル層とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を有し、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・シリコン・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素および炭素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む、ＣＭＯＳデバイス。
【請求項５】
ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のゲートに対して用いるミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスを製造する工程と、
前記ＰＦＥＴ領域の上にＰドープ・エピタキシャル層を成長させることにより、前記ＰＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を含み、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記基板から間隔を置いて前記デバイスの表面まで延びるホウ素および炭素ドープ・シリコン・エピタキシャル層とを含む、ＣＭＯＳデバイスを製造する方法。
【請求項６】
ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のゲートに対して用いるミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスを製造する工程と、
前記ＰＦＥＴ領域の上にＰドープ・エピタキシャル層を成長させることにより、前記ＰＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を含み、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記デバイスの表面まで延びるホウ素のみドープ層とを含む、ＣＭＯＳデバイスを製造する方法。
【請求項７】
ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のゲートに対して用いるミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスを製造する工程と、
前記ＰＦＥＴ領域の上にＰドープ・エピタキシャル層を成長させることにより、前記ＰＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を含み、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く炭素およびホウ素のドープ・シリコン・エピタキシャル層と、それに続くホウ素のみドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素のみドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む、ＣＭＯＳデバイスを製造する方法。
【請求項８】
ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のゲートに対して用いるミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスを製造する工程と、
前記ＰＦＥＴ領域の上にＰドープ・エピタキシャル層を成長させることにより、前記ＰＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程とを含み、
前記Ｐドープ・エピタキシャル層は、ホウ素および炭素共ドープ・シリコン・エピタキシャル層を含み、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供し、さらに、
前記Ｐドープ・シリコン・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素および炭素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む、ＣＭＯＳデバイスを製造する方法。
【請求項９】
エッチングを阻止するフォトレジスト・マスクによって前記ＮＦＥＴ領域の上の犠牲酸化物層を保持しながら、浅いトレンチ分離領域および前記ＰＦＥＴ領域の上からの犠牲酸化物層のマスク・エッチングを実行する工程を含む、請求項８に記載の方法。
【請求項１０】
非選択的エピタキシャル付着を使用する工程と、
前記非選択的エピタキシャル付着が全ＣＭＯＳデバイスを覆った後に、非クリティカル・マスクを用いて前記ＰＦＥＴ領域上の前記エピタキシャル層を保護し、浅いトレンチ分離領域および前記ＮＦＥＴ領域の上の前記エピタキシャル層をエッチングによって除去する工程とを含む、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、ミッドギャップ（mid-gap）金属ゲートを備える高性能ＣＭＯＳデバイス構造に関し、特に、ミッドギャップ金属ゲートを備えるＣＭＯＳデバイスによって必要とされる、ＰＦＥＴ領域のしきい値電圧Ｖt 調整／低下，多量のＶt 低減（〜５００ｍＶ）のためにエピタキシャル層を用いるミッドギャップ仕事関数金属ゲートを備える高性能ＣＭＯＳデバイス構造に関する。
【０００２】
【従来の技術】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスの設計に関する課題および問題は、従来技術において周知であり確認されている（例えば、E.Josse and T.Skotnicki, IEDM 1999）。
【０００３】
超薄ゲート誘電体およびポリシリコン・ゲートを備える高性能ＣＭＯＳデバイスの製造において、反転バイアス（inversion bias）のポリシリコン・ゲートに形成された空乏層がゲート・キャパシタンスのかなり大きな部分になり、デバイス性能を劣化させる。
【０００４】
このＣＭＯＳデバイスにおける金属ゲートの使用が、この問題を緩和する。適切な仕事関数を有するそれぞれ異なる２つの金属、すなわち、ＰＦＥＴ領域用の第一の仕事関数を有する第一の金属とＮＦＥＴ領域用の第二の仕事関数を有する第二の金属とを用いることができる。しかしながら、この手法は、著しいコストと複雑さとをプロセスに追加する。代わりに、ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域とＮＦＥＴ領域との双方のゲートに対して用いることができる。ＣＭＯＳミッドギャップ仕事関数金属ゲートについては、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のしきい値電圧Ｖt が容認できない程高くなる。ＰＦＥＴ領域の表面にｐ型ドーパントを追加し、ＮＦＥＴ領域の表面にｎ型ドーパントを追加することによってしきい値電圧を下方へ調整する必要がある。
【０００５】
【発明が解決しようとする課題】
本発明は、ミッドギャップ仕事関数金属ゲートを備える高性能（表面チャネル）ＣＭＯＳデバイスを提供する。そして、本発明は、０．１μｍテクノロジ構造に適用可能である。
【０００６】
【課題を解決するための手段】
本発明によれば、ミッドギャップ金属ゲートを備えるＣＭＯＳデバイスによって要求される、ＰＦＥＴ領域のしきい値電圧Ｖt 調節／低下，多量のＶt 低減（〜５００ｍＶ）のためにエピタキシャル層を用いる。本発明は、その場（in situ）ホウ素（Ｂ）ドープ・エピタキシャル層またはＢおよび炭素（Ｃ）共ドープ・エピタキシャル層を用いるカウンタ・ドーピングを提供する。ここで、Ｃ共ドーピングは、Ｂの拡散を弱める追加の自由度を与え（後続のアクティベーション熱サイクルの際にもＢの拡散を弱める追加の自由度を与え）て浅いＢプロファイルを保持し、これは、良好な短チャネル効果を保持しながら、ミッドギャップ金属ゲートを備える表面チャネルＣＭＯＳデバイスを与えるために重要である。本発明は、ＣＭＯＳデバイスのＰＦＥＴ領域上のＢドープ・シリコンあるいはＢおよびＣ共ドープ・シリコンのエピタキシャル層内にＢ拡散プロファイルを作成する。Ｂ拡散プロファイルは、ミッドギャップ金属ゲートを備えるデバイスに対して十分に浅く，シャープ（sharp）であり高いＢ濃度を有し、ゲート酸化物の下に薄い高ドープＢ層を与えて保持する。
【０００７】
本発明の他の目的は、良好な短チャネル効果を有するミッドギャップ金属ゲートＣＭＯＳデバイスの製造方法を提供することであり、ミッドギャップ金属ゲートを備えるＣＭＯＳデバイスによって要求される、ＰＦＥＴ領域のしきい値電圧Ｖt 調節／低下，多量のＶt 低減（〜５００ｍＶ）のためにエピタキシャル層を用いる。
【０００８】
【発明の実施の形態】
本発明は、ミッドギャップ仕事関数金属ゲートを備える高性能ＣＭＯＳデバイスの製造方法を提供する。本発明は、ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域とＮＦＥＴ領域との双方のゲートに対して用い、約４０ｎｍのゲート長を有するミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスのデバイス構造および製造方法を提供する。
【０００９】
ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスについて、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のしきい値電圧Ｖt が、容認できない程高くなる。ｐ型ドーパントをＰＦＥＴ領域の表面へ打込み、ｎ型ドーパントをＮＦＥＴ領域の表面へ打込むことによってしきい値電圧を下方へ調節する必要がある。しきい値電圧Ｖt の大きいシフトが可能である一方短チャネル効果が劣化しないように、理論上ドーパントをゲート誘電体／シリコン界面に正確に配置する必要がある。実際に、このカウンタ（counter）・ドーピング層は、短チャネル効果が劣化する前に有限の厚さとすることができる。
【００１０】
プロセス／デバイス・シミュレーションは、〜１００Å未満の接合深さの保持が、許容可能な短チャネル効果としきい値電圧Ｖt の効果的な調節とをもたらし得るということを示した。許容可能なＶt 調節と短チャネル効果とは、ＮＦＥＴ領域に対する浅いＡｓ補償打込み（ｎ型補償ドーピング）によって得ることができる。その理由として、Ａｓ拡散が比較的遅いということが知られている。
【００１１】
一方、ＰＦＥＴ領域（ｐ型補償ドーピング）については、Ｓｉ内のＢの拡散が非常に速く、特に、イオン打込みによって生じた過剰なインタースティシャル（interstitial）の存在下では非常に速い。
【００１２】
本発明によれば、ＰＦＥＴ領域に対するＶt 調節は、その場Ｂドープ・エピタキシャル・シリコン層あるいはその場ＢおよびＣ共ドープ・エピタキシャル・シリコン層を利用する。
【００１３】
この手法は、以下の多数の利点をもたらす。
このＶt 調節層によって生じる熱サイクルが減少可能である（成長時にＢがアクティブなので、アクティベーション・アニールの実行が不必要である）。
後続の熱工程の際に過渡的増速拡散を引き起こす打込みダメージがエピタキシャル層内に存在しない。
その場炭素共ドーピングを用いてＢ拡散をさらに遅らせることができる。この解決法は、従来の自己整合ミッドギャップ仕事関数金属ゲート・フロー、そして代替のゲート・タイプのフローに適用でき、選択的エピタキシャル・ドーピングおよび非選択的エピタキシャル・ドーピングを用いることができる。ＮＦＥＴ犠牲酸化物領域から非選択的エピタキシャル層を除去するために、追加のマスキング工程が必要とされる。
【００１４】
図１〜３は、本発明の好適な１実施形態においてＣＭＯＳデバイスを実現するためのプロセス工程を示す。
【００１５】
図１は、全ＣＭＯＳ構造の上に犠牲酸化物層を有し、浅いトレンチ分離（ＳＴＩ）領域によって隔てられた左側にＮＦＥＴ領域、右側にＰＦＥＴ領域を有するシリコン基板上のＣＭＯＳ構造を説明する。垂直の矢印は、ＮＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する犠牲酸化物層を通してＮＦＥＴ領域へのヒ素（Ａｓ）ｎ型ドーピング打込みの工程を示す。アニール工程が続く。
【００１６】
図２は、ＰＦＥＴ領域の上からの犠牲酸化物層のマスク・エッチングの実行後のＣＭＯＳ構造を説明する。一方、ＮＦＥＴ領域の上の犠牲酸化物層はエッチングを阻止するその上のフォトレジスト・マスクによって保持される。
【００１７】
図３は、ＰＦＥＴ領域上の薄い（＜１００Å）選択的エピタキシャル層の成長および付着後のＣＭＯＳ構造を説明する。エピタキシャル層は、その場ホウ素ドープ・エピタキシャル・シリコンまたはその場ホウ素および炭素ドープ・エピタキシャル・シリコンのいずれかである。非選択的エピタキシャル付着を用いる場合、非選択的エピタキシャル付着が全ＣＭＯＳ構造を覆った後、他の非クリティカル・マスクを用いてＰＦＥＴ領域上のエピタキシャル層を保護し、一方、ＳＴＩおよびＮＦＥＴ領域上のエピタキシャル層をエッチングによって除去することができる。
【００１８】
犠牲酸化物層の完全な除去の後、プロセスはゲート誘電体成長／付着によって継続し、金属ゲート付着およびエッチング，スペーサ，拡張（extension），ハロー（halo）およびディープＳ／Ｄ打込みを含む一般的なＣＭＯＳプロセスが続く。
【００１９】
図４は、ゲート酸化物付着，金属付着およびゲート画定（definition）の工程を含む一般的なＣＭＯＳプロセスの継続後のミッドギャップ金属ゲートを備える完成品ＣＭＯＳデバイスを説明する。
【００２０】
図５は、その全ての工程が当業者に周知であるソースおよびドレイン打込みおよびアニール，ＴＥＯＳ付着および平坦化，ダミー・ゲート除去，およびＰＦＥＴ領域のみ上の選択的犠牲酸化物除去の工程を含む一般的な代わりのゲート・プロセスの継続後の、ミッドギャップ金属ゲートを備える完成品ＣＭＯＳデバイスを説明する。
【００２１】
代わりのゲート・タイプのフローにおいて、ドープ・エピタキシャル層は、図１〜３で説明するように成長させてもよく、あるいは、犠牲ゲートの除去後であって新たなゲート誘電体の成長前に成長させてもよい。
【００２２】
図６〜１１は、移動度劣化またはゲート誘電体信頼性の劣化の問題が発生する場合においてエピタキシャル層に用いることができる種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。
【００２３】
図６〜１１は、ホウ素（Ｂ）および炭素（Ｃ）のドーパント濃度対Ｓｉ基板上のエピタキシャル層の深さのグラフを説明する。ここでは、エピタキシャル付着の前のＰＦＥＴ基板の表面が垂直の点線によって示され、エピタキシャル付着後の構造の表面が左側の垂直の矢印によって示される。図７，１０および１１における矢印とＢドーパントの間の間隔は、無ドーパントのシリコン・エピタキシャル層を示す。当業者に既知のように、エピタキシャル成長プロセスの際にチャンバへ適切なガスを選択的に導入することにより、あるいは導入しないことにより、エピタキシャル成長チャンバ内でＢドーパント，Ｃドーパント，ＢおよびＣドーパント，および無ドーパントを生じさせることができ、図６〜１１に示すドーパント・プロファイルを製造できる。Ｂドーピングの濃度は、典型的には２×１０19／ｃｍ2 とすることができ、Ｃドーピングの濃度は、典型的には１×１０20／ｃｍ2 とすることができる。
【００２４】
図６は、基板から構造の表面まで延びるＢドープ・エピタキシャル層を説明する。
【００２５】
図７は、基板上のＢドープ・エピタキシャル層と、それに続くＢドープ・エピタキシャル層から表面まで延びる非ドープ・エピタキシャル表面層とを説明する。
【００２６】
図８は、基板上のＣドープ・エピタキシャル層と、それに続く基板から間隔を置いて表面まで延びるＢおよびＣドープ・エピタキシャル層とを説明する。
【００２７】
図９は、基板上のＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層と、それに続く表面までのＢのみドープ層とを説明する。
【００２８】
図１０は、基板上のＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層と、それに続くＢのみドープ層と、それに続くＢのみドープ・エピタキシャル層から表面まで延びる非ドープ層とを説明する。
【００２９】
図１１は、基板上のＣドープ・エピタキシャル層と、それに続く基板から間隔を置いたＢおよびＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層から表面まで延びる非ドープ層とを説明する。
【００３０】
本発明のプロセスは、短チャネル効果を劣化させることなしに、ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスのＰＦＥＴ領域のＶt を調節することを可能にする。
【００３１】
このデバイス構造は、タングステン（Ｗ）ゲート・デバイスに適当である。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスであって、浅いトレンチ分離領域によって隔てられたシリコン基板上のＮＦＥＴ領域およびＰＦＥＴ領域と、前記ＰＦＥＴ領域の上に成長され、前記ＰＦＥＴ領域のしきい値電圧Ｖt を低下させるために使用されるＰドープ・エピタキシャル層とを含むＣＭＯＳデバイス。
（２）前記Ｐドープ・エピタキシャル層は、ホウ素ドープ・シリコン・エピタキシャル層を含む上記（１）に記載のＣＭＯＳデバイス。
（３）前記Ｐドープ・エピタキシャル層はホウ素および炭素共ドープ・シリコン・エピタキシャル層を有し、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供する上記（１）に記載のＣＭＯＳデバイス。
（４）前記Ｐドープ・エピタキシャル層は、前記シリコン基板上のホウ素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・エピタキシャル表面層とを含む上記（３）に記載のＣＭＯＳデバイス。
（５）前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記基板から間隔を置いて前記デバイスの表面まで延びるホウ素および炭素ドープ・シリコン・エピタキシャル層とを含む上記（３）に記載のＣＭＯＳデバイス。
（６）前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記デバイスの表面までのホウ素のみドープ層とを含む上記（３）に記載のＣＭＯＳデバイス。
（７）  前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続くホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続くホウ素のみドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素のみドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む上記（３）に記載のＣＭＯＳデバイス。
（８）前記Ｐドープ・シリコン・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素および炭素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む上記（３）に記載のＣＭＯＳデバイス。
（９）前記ＮＦＥＴ領域は、前記ＮＦＥＴ領域のしきい値電圧Ｖt を下方へ調節するためのヒ素ｎ型ドーピングを含む上記（１）に記載のＣＭＯＳデバイス。
（１０）ミッドギャップ仕事関数を有する同一の金属を、ＰＦＥＴ領域およびＮＦＥＴ領域の双方のゲートに対して用いるミッドギャップ仕事関数金属ゲートを備えるＣＭＯＳデバイスを製造する工程と、前記ＰＦＥＴ領域の上にＰドープ・エピタキシャル層を成長させることにより、前記ＰＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程とを含むＣＭＯＳデバイスを製造する方法。
（１１）前記ＮＦＥＴ領域にｎ型ドーパントを加えることにより、前記ＮＦＥＴ領域のしきい値電圧Ｖt を下方へ調節する工程を含む上記（１０）に記載の方法。
（１２）ホウ素ドープ・シリコン・エピタキシャル層を含むＰドープ・エピタキシャル層を成長させる工程を含む上記（１０）に記載の方法。
（１３）ホウ素および炭素共ドープ・シリコン・エピタキシャル層を含むＰドープ・エピタキシャル層を成長させる工程を含み、前記炭素共ドーピングはホウ素の拡散を弱め、後続のアクティベーション熱サイクルの際にもホウ素の拡散を弱め、浅いホウ素ドーピング・プロファイルを保持し、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備えるＣＭＯＳデバイスを提供する上記（１０）に記載の方法。
（１４）Ｐドープ・エピタキシャル層を成長させる工程を含み、前記Ｐドープ・エピタキシャル層は、前記シリコン基板上のホウ素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・エピタキシャル表面層とを含む上記（１３）に記載の方法。
（１５）Ｐドープ・エピタキシャル層を成長させる工程を含み、前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記基板から間隔を置いて前記デバイスの表面まで延びるホウ素および炭素ドープ・シリコン・エピタキシャル層とを含む上記（１３）に記載の方法。
（１６）Ｐドープ・エピタキシャル層を成長させる工程を含み、前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記デバイスの表面まで延びるホウ素のみドープ層とを含む上記（１３）に記載の方法。
（１７）Ｐドープ・エピタキシャル層を成長させる工程を含み、前記Ｐドープ・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く炭素およびホウ素のドープ・シリコン・エピタキシャル層と、それに続くホウ素のみドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素のみドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む上記（１３）に記載の方法。
（１８）Ｐドープ・シリコン・エピタキシャル層を成長させる工程を含み、前記Ｐドープ・シリコン・エピタキシャル層は、前記シリコン基板上の炭素ドープ・シリコン・エピタキシャル層と、それに続く前記シリコン基板から間隔を置いたホウ素および炭素ドープ・シリコン・エピタキシャル層と、それに続く前記ホウ素および炭素ドープ・シリコン・エピタキシャル層から前記デバイスの表面まで延びる非ドープ・シリコン層とを含む上記（１３）に記載の方法。
（１９）エッチングを阻止するフォトレジスト・マスクによって前記ＮＦＥＴ領域の上の犠牲酸化物層を保持しながら、浅いトレンチ分離領域および前記ＰＦＥＴ領域の上からの犠牲酸化物層のマスク・エッチングを実行する工程を含む上記（１０）に記載の方法。
（２０）非選択的エピタキシャル付着を使用する工程と、前記非選択的エピタキシャル付着が全ＣＭＯＳデバイスを覆った後に、非クリティカル・マスクを用いて前記ＰＦＥＴ領域上の前記エピタキシャル層を保護し、浅いトレンチ分離領域および前記ＰＦＥＴ領域の上の前記エピタキシャル層をエッチングによって除去する工程とを含む上記（１０）に記載の方法。
【図面の簡単な説明】
【図１】全ＣＭＯＳ構造の上に犠牲酸化物層を有し、浅いトレンチ分離（ＳＴＩ）領域によって隔てられた左側にＮＦＥＴ領域、右側にＰＦＥＴ領域を有するＣＭＯＳ構造を説明し、さらに、ＮＦＥＴ領域に打込まれるｎドーパントＡｓを説明する。
【図２】ＰＦＥＴ領域上からの犠牲酸化物層のマスク・エッチングを説明する。一方、ＮＦＥＴ領域上の犠牲酸化物層は、エッチングを阻止するその上のフォトレジスト・マスクによって保持される。
【図３】ＰＦＥＴ領域上の薄い（＜１００Å）選択的エピタキシャル層付着を説明する。
【図４】ゲート酸化物付着，金属付着およびゲート画定の工程を含む一般的なＣＭＯＳプロセスの継続後の、ミッドギャップ金属ゲートを備える完成品ＣＭＯＳデバイスを説明する。
【図５】一般的な代わりのゲート・プロセスの継続後のミッドギャップ金属ゲートを備える完成品ＣＭＯＳデバイスを説明する。
【図６】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板から構造の表面まで延びるＢドープ・エピタキシャル層を説明する。
【図７】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板上のＢドープ・エピタキシャル層と、それに続くＢドープ・エピタキシャル層から表面まで延びる非ドープ・エピタキシャル表面層とを説明する。
【図８】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板上のＣドープ・エピタキシャル層と、それに続く基板から間隔を置いて表面まで延びるＢおよびＣドープ・エピタキシャル層とを説明する。
【図９】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板上のＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層と、それに続く表面までのＢのみドープ層とを説明する。
【図１０】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板上のＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層と、それに続くＢのみドープ層と、それに続くＢのみドープ・エピタキシャル層から表面まで延びる非ドープ層とを説明する。
【図１１】移動度劣化またはゲート誘電体信頼性の劣化の問題が発生している場合に用いることができるエピタキシャル層内の種々のホウ素（Ｂ）および炭素（Ｃ）ドーピング・プロファイルを説明する。また、基板上のＣドープ・エピタキシャル層と、それに続く基板から間隔を置いたＢおよびＣドープ・エピタキシャル層と、それに続くＢおよびＣドープ・エピタキシャル層から表面まで延びる非ドープ層とを説明する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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