(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された下層の配線と、
前記下層の配線の上に形成された上層の配線と、
前記上層の配線の上に形成された下部電極と、
前記半導体基板、前記下層および前記上層の配線ならびに前記下部電極の間に形成された層間絶縁膜と、
メモリセルが配列されたメモリセルアレイ領域と、
前記メモリセルに接続された回路が前記メモリセルアレイ領域の周辺に形成された周辺回路領域と、
前記メモリセルアレイ領域および前記周辺回路領域の間に形成された接続領域と、
前記接続領域および前記周辺回路領域に配置されて、前記半導体基板の熱を前記下部電極へ伝達する熱伝達路と
を具備し、
前記熱伝達路は、
前記接続領域に形成されて、前記半導体基板および前記下部電極の一部を接続するダミーのコンタクトプラグと、
前記上層の配線に形成されて、前記ダミーのコンタクトプラグおよび前記周辺回路領域における前記下部電極の前記一部を接続するダミーの配線と
を具備し、
前記回路は、
前記下層の配線に形成されて、かつ、前記ダミーの配線の下方に配置されている
強誘電体メモリ装置。
【請求項２】
請求項１に記載の強誘電体メモリ装置において、
前記メモリセルは、
前記半導体基板上に形成されたＭＯＳトランジスタと、
前記下部電極の他の一部を用いて形成された強誘電体キャパシタと
を具備し、
前記熱伝達路は、
前記接続領域および前記周辺回路領域における前記下部電極の前記一部と、
前記下部電極の前記一部および前記ダミーの配線に接続された別のダミーコンタクトプラグと、
前記接続領域における前記半導体基板上に形成されたダミーのゲート電極と、
前記メモリセルアレイ領域に形成されて、前記ＭＯＳトランジスタおよび前記強誘電体キャパシタを接続するコンタクトプラグと
をさらに具備する
強誘電体メモリ装置。
【請求項３】
請求項２に記載の強誘電体メモリ装置において、
前記メモリセルアレイ領域および前記接続領域における前記熱伝達路の密度は、均一である
強誘電体メモリ装置。
【請求項４】
請求項１〜３のいずれかに記載の強誘電体メモリ装置において、
前記強誘電体キャパシタは、
前記下部電極の前記他の一部と、
前記下部電極の上に積層された強誘電体膜と、
前記強誘電体膜の上に積層された上部電極と
を具備する
強誘電体メモリ装置。
【請求項５】
請求項１〜４のいずれかに記載の強誘電体メモリ装置において、
前記周辺回路領域は、
センスアンプ
を具備する
強誘電体メモリ装置。
【請求項６】
請求項１〜５のいずれかに記載の強誘電体メモリ装置において、
前記周辺回路領域は、
配線ドライバ
を具備する
強誘電体メモリ装置。
【請求項７】
請求項１〜６のいずれかに記載の強誘電体メモリ装置において、
前記下部電極における前記一部および前記他の一部は、
白金、イリジウムおよびその酸化物またはルテニウムおよびその酸化物を含む材料
を含む
強誘電体メモリ装置。
【請求項８】
請求項１〜７のいずれかに記載の強誘電体メモリ装置において、
前記メモリセルは、ＦｅＲＡＭセルであり、
ロジック混載ＦｅＲＡＭとして動作する
強誘電体メモリ装置。
【請求項９】
請求項１〜７のいずれかに記載の強誘電体メモリ装置において、
前記メモリセルは、不揮発性ＳＲＡＭセルであり、
ロジック混載不揮発性ＳＲＡＭとして動作する
強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体キャパシタを有する半導体メモリ装置に関し、特にメモリセルアレイ領域の全域に亘って均一な動作特性を有するメモリセルを形成する技術に関する。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを有する半導体メモリ装置が知られている。このような従来の半導体メモリ装置の一例を、ロジック混載ＦｅＲＡＭ（Feroelectric Random Access Memory）を用いて説明する。
【０００３】
図１は、ロジック混載ＦｅＲＡＭマクロの回路レイアウトの一例を示す。このロジック混載ＦｅＲＡＭマクロは、複数のメモリセルアレイを有し、各メモリセルアレイの図中左右側にセンスアンプが配置され、上下側にワード線ドライバ及びプレート線ドライバが配置されている。更に、これらメモリセルアレイ、センスアンプ並びにワード線ドライバ及びプレート線ドライバによって形成される矩形の一辺の外側にＸデコーダが配置され、この一辺に交わる他の一辺の外側にＹデコーダが配置されている。そして、メモリセルアレイとセンスアンプとの間、並びに、メモリセルアレイとワード線ドライバ及びプレート線ドライバとの間には隙間が形成されている。この隙間を、以下「接続領域」と呼ぶ。
【０００４】
図２は、メモリセルアレイを構成するＦｅＲＡＭセルの回路図を示す。このＦｅＲＡＭセルは、図２中に２Ｔ２Ｃ単位セルとして示すように、２個のトランジスタと２個の強誘電体キャパシタから構成されている。この２Ｔ２Ｃ構成のＦｅＲＡＭセルは、２つの強誘電体キャパシタに極性の異なる電圧を印加して情報を保持し、読み出す際には、プレート線を接地電圧から電源電圧に引き上げて、極性が反転する強誘電体キャパシタと反転しない強誘電体キャパシタの電荷を一対のビット線に伝える。そして、一対のビット線の電圧差をセンスアンプで増幅して外部に出力する。
【０００５】
図１４は、上記のように構成されるロジック混載ＦｅＲＡＭの断面図を示す。このロジック混載ＦｅＲＡＭは、３層配線構造を有し、ＦｅＲＡＭセルが配置されるメモリセルアレイ領域、センスアンプ、ワード線ドライバ及びプレート線ドライバといった周辺回路が配置される周辺回路領域、並びに、これらの間に形成された接続領域とから構成されている。
【０００６】
メモリセルアレイ領域では、最上位のアルミ配線（第３金属配線）上に、上部電極と下部電極とから成る強誘電体キャパシタが形成されている。また、接続領域には、上部電極と下部電極とから成るダミーキャパシタ（図１４中で斜線を施した部分）が形成されている。このダミーキャパシタは、リソグラフィやドライエッチング工程での２次元効果（近接効果又はパターン疎密効果）を接続領域で防ぎ、メモリセルアレイ領域の強誘電体キャパシタを一定の大きさに形成するように作用する。
【０００７】
【発明が解決しようとする課題】
ところで、上述したアルミ配線上に強誘電体キャパシタを有するロジック混載ＦｅＲＡＭでは、強誘電体キャパシタの形成のために高温（６００゜Ｃ〜７５０゜Ｃ）でアニールを行うとタングステンから構成されるコンタクトプラグやアルミ配線が損傷する。そこで、比較的低い温度で強誘電体キャパシタを形成できる結晶成長法が用いられている。
【０００８】
この場合、コンタクトプラグ及びアルミ配線の信頼性を損なわない温度、例えば成長温度４５０゜Ｃ以下で強誘電体キャパシタを形成することが必須である。一般に、強誘電体であるＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ3）膜の成膜温度を低温にすると結晶性が劣化し、強誘電体特性が劣化する。
【０００９】
図１５に示した特性１（実線）は、成長温度４５０゜ＣでＰＺＴ膜を形成した場合の強誘電体特性を示す。この場合、分極が大きい強誘電体キャパシタが得られる。また、特性２（破線）は、成長温度４３０゜ＣでＰＺＴ膜を形成した場合の強誘電体特性を示す。この場合、分極が小さい強誘電体キャパシタが得られる。
【００１０】
図１６は、電圧測定のための素子が組み込まれた試験用メモリセルアレイの全ＦｅＲＡＭセルのビット線電圧差を測定してプロットしたものである。この図１６では、ビット線電圧差が０Ｖから１．３Ｖ程度までをドットの疎密で表しており、色が濃い部分ほどビット線電圧差が大きいことを表す。各ＦｅＲＡＭセルは、成長温度４３０゜ＣでＰＺＴ膜を形成することにより製造した。
【００１１】
ＦｅＲＡＭセルは、ビット線電圧差が大きい程、動作マージンが大きい。図１６を参照すると、右端部及び中央部のＦｅＲＡＭセルの動作マージンが大きく、上端部及び下端部のＦｅＲＡＭセルの動作マージンは小さいことが理解できる。この動作マージン（ビット線電圧差）は、図１５に示すような強誘電体キャパシタの特性に依存する。即ち、特性１のように分極が大きいと動作マージンが大きく、特性２のように分極が小さいと動作マージンは小さい。
【００１２】
図１６に示したＦｅＲＡＭセルの物理的な位置による動作マージンのバラツキは、このようなＦｅＲＡＭセルの特性の相違によるもので、その原因は、ＰＺＴ膜を成膜する際の強誘電体キャパシタの下部電極（通常、白金（Ｐｔ）が用いられる）の表面温度のバラツキによると考えられる。
【００１３】
本発明は、上述した問題を解消するためになされたものであり、その目的は、メモリセルアレイの全域に亘って動作マージンが大きいメモリセルが形成された半導体メモリ装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体メモリ装置は、半導体基板と、下層の配線と、上層の配線と、下部電極と、層間絶縁膜と、メモリセルアレイ領域と、周辺回路領域と、接続領域と、熱伝達路とを具備する。ここで、下層の配線は、半導体基板の上に形成されている。上層の配線は、下層の配線の上に形成されている。下部電極は、上層の配線の上に形成されている。層間絶縁膜は、半導体基板、下層および上層の配線ならびに下部電極の間に形成されている。メモリセルアレイ領域では、メモリセルが配列されている。周辺回路領域では、メモリセルに接続された回路がメモリセルアレイ領域の周辺に形成されている。接続領域は、メモリセルアレイ領域および前記周辺回路領域の間に形成されている。熱伝達路は、接続領域および周辺回路領域に配置されて、半導体基板の熱を下部電極へ伝達する。熱伝達路は、ダミーのコンタクトプラグと、ダミーの配線とを具備する。ここで、ダミーのコンタクトプラグは、接続領域に形成されて、半導体基板および下部電極の一部を接続する。ダミーの配線は、上層の配線に形成されて、ダミーのコンタクトプラグおよび周辺回路領域における下部電極の前記一部を接続する。回路は、下層の配線に形成されて、かつ、ダミーの配線の下方に配置されている。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００２４】
（実施の形態１）
本発明の実施の形態１に係る半導体メモリ装置及びその製造方法は、ロジック混載ＦｅＲＡＭ及びその製造方法に関する。
【００２５】
図１は、本発明の実施の形態１に係るロジック混載ＦｅＲＡＭマクロの回路レイアウトの一例を示す。この回路レイアウトは、従来の技術の欄で説明した従来のロジック混載ＦｅＲＡＭマクロのそれと同じである。
【００２６】
即ち、このロジック混載ＦｅＲＡＭマクロは、複数のメモリセルアレイを有し、各メモリセルアレイの図中左右側にセンスアンプが配置され、上下側にワード線ドライバ及びプレート線ドライバが配置されている。更に、これらメモリセルアレイ、センスアンプ並びにワード線ドライバ及びプレート線ドライバによって形成される矩形の一辺の外側にＸデコーダが配置され、この一辺に交わる他の一辺の外側にＹデコーダが配置されている。そして、メモリセルアレイとセンスアンプとの間、並びに、メモリセルアレイとワード線ドライバ及びプレート線ドライバとの間には接続領域が形成されている。
【００２７】
図２は、上記メモリセルアレイを構成するＦｅＲＡＭセルの回路図を示す。このＦｅＲＡＭセルの回路図は、従来の技術の欄で説明した従来のロジック混載ＦｅＲＡＭマクロのＦｅＲＡＭセルの回路図と同じである。即ち、このＦｅＲＡＭセルは、図２中に２Ｔ２Ｃ単位セルとして示すように、２個のトランジスタと２個の強誘電体キャパシタから構成されている。この２Ｔ２Ｃ構成のＦｅＲＡＭセルは、２つの強誘電体キャパシタに極性の異なる電圧を印加して情報を保持し、読み出す際には、プレート線を接地電圧から電源電圧に引き上げて、極性が反転するキャパシタと反転しないキャパシタの電荷を一対のビット線に伝える。そして、一対のビット線の電圧差をセンスアンプで増幅して外部に出力する。
【００２８】
図３は、上記のように構成される本発明の実施の形態１に係るロジック混載ＦｅＲＡＭマクロの断面図を示す。このロジック混載ＦｅＲＡＭは、３層配線構造を有し、ＦｅＲＡＭセルが配置されるメモリセルアレイ領域、センスアンプ、ワード線ドライバ及びプレート線ドライバといった周辺回路が配置される周辺回路領域、並びに、これらの間に形成された接続領域から構成されている。
【００２９】
メモリセルアレイ領域では、最上位のアルミ配線（周辺回路領域を構成するために必要な最上層である第３金属配線５０）上に、下部電極６１、強誘電体膜６２及び上部電極６３から成る強誘電体キャパシタ７０が形成されている。また、接続領域では、強誘電体キャパシタ７０と同一構造のダミーキャパシタ７０ａ及び７０ｂ（図中斜線で示す部分）が形成されている。更に、周辺回路領域の一部に、強誘電体キャパシタ７０と同一構造のダミーキャパシタ７０ｃ及び７０ｄ（図中斜線で示す部分）が形成されている。
【００３０】
これらのダミーキャパシタ７０ａ、７０ｂ、７０ｃ及び７０ｄの各々の下部電極６１は、本発明のダミー電極に対応する。このダミーキャパシタ７０ａ、７０ｂ、７０ｃ及び７０ｄの下部電極６１は、下部電極コンタクトプラグ５１、第３金属配線５０、第３コンタクトプラグ４１、第２金属配線４０、第２コンタクトプラグ３１、第１金属配線３０及び第１コンタクトプラグ２１から形成される「熱伝達路」を介してシリコン基板１０に熱的に導通されている。
【００３１】
次に、本発明の実施の形態１に係るロジック混載ＦｅＲＡＭの製造方法を、図４〜図６に示した各製造工程における断面図を参照しながら説明する。なお、以下では、従来のロジック混載ＦｅＲＡＭの製造方法と異なる部分を中心に説明し、従来と同様の部分の説明は簡略化する。
【００３２】
先ず、図４（Ａ）に示すように、シリコン基板１０上にＣＭＯＳトランジスタが形成される。即ち、素子分離用域１３が形成され、その後、シリコン基板１０上にｐウェル１１及びｎウェル１２が形成される。次いで、ゲート電極２０が形成され、周知の方法により、ｎ型拡散層１４及びｐ型拡散層１５が形成されてＣＭＯＳトランジスタが形成される。この際、接続領域に形成されるゲート電極２０ａは、ダミーのゲート電極である。
【００３３】
次いで、図４（Ｂ）に示すように、ＣＭＯＳトランジスタの上に第１コンタクトプラグ２１及び第１層間絶縁膜２２が形成され、その上に第１金属配線３０が形成される。第１コンタクトプラグ２１は、例えばタングステンから構成され、ＣＭＯＳトランジスタと第１金属配線３０とを接続する。接続領域に形成された第１コンタクトプラグ２１ａ及び２１ｂ（図中斜線を付した部分）は、シリコン基板１０と第１金属配線３０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００３４】
第１層間絶縁膜２２は、例えば主成分がシリコン酸化膜から構成され、ＣＭＯＳトランジスタと第１金属配線３０との間を絶縁する。第１金属配線３０は、例えばアルミニウムから構成され、このＦｅＲＡＭに形成される素子間を接続する。接続領域に形成された第１金属配線３０ａ及び３０ｂ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００３５】
次いで、図４（Ｃ）に示すように、第１金属配線３０の上に第２コンタクトプラグ３１及び第２層間絶縁膜３２が形成され、その上に第２金属配線４０が形成される。第２コンタクトプラグ３１は、例えばタングステンから構成され、第１金属配線３０と第２金属配線４０とを接続する。接続領域に形成された第２コンタクトプラグ３１ａ及び３１ｂ（図中斜線を付した部分）は、第１金属配線３０と第２金属配線４０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００３６】
第２層間絶縁膜３２は、例えばシリコン酸化膜から構成され、第１金属配線３０と第２金属配線４０との間を絶縁する。第２金属配線４０は、例えばアルミニウムから構成され、このＦｅＲＡＭに形成される素子間を接続する。接続領域に形成された第２金属配線４０ａ、４０ｂ、４０ｃ及び４０ｄ、並びに、接続領域から周辺回路領域に延伸するように形成された第２金属配線４０ｅ及び４０ｆ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００３７】
次いで、図５（Ａ）に示すように、第２金属配線４０の上に第３コンタクトプラグ４１及び第３層間絶縁膜４２が形成され、その上に第３金属配線５０が形成される。第３コンタクトプラグ４１は、例えばタングステンから構成され、第２金属配線４０と第３金属配線５０とを接続する。接続領域に形成された第３コンタクトプラグ４１ａ及び４１ｂ（図中斜線を付した部分）は、第２金属配線４０と第３金属配線５０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００３８】
第３層間絶縁膜４２は、例えばシリコン酸化膜から構成され、第２金属配線４０と第３金属配線５０との間を絶縁する。第３金属配線５０は、例えばアルミニウムから構成され、このＦｅＲＡＭに形成される素子間を接続する。接続領域の第３金属配線５０ａ、５０ｂ及び５０ｃ、並びに、接続領域から周辺回路領域に延伸する第３金属配線５０ｄ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００３９】
次いで、図５（Ｂ）に示すように、第３金属配線５０の上に下部電極コンタクトプラグ５１及び第４層間絶縁膜５２が形成され、その上に強誘電体キャパシタ７０の下部電極６１となるＰｔ／ＴｉＮ／Ｔｉの積層膜６０が成膜される。下部電極コンタクトプラグ５１は、例えばタングステンから構成され、第３金属配線５０と積層膜６０とを接続する。接続領域に形成された第３コンタクトプラグ４１ａ及び４１ｂ、並びに周辺回路領域に形成された第３コンタクトプラグ４１ｃ及び４１ｄ（図中斜線を付した部分）は、第３金属配線５０と積層膜６０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００４０】
第４層間絶縁膜５２は、例えばシリコン酸化膜から構成され、第３金属配線５０と積層膜６０との間を絶縁する。積層膜６０の材料としては、上記以外に、Ｐｔ、Ｉｒ及びその酸化物（例えばＩｒＯ2）、Ｒｕ及びその酸化物（例えばＲｕＯ2）、Ｉｒ／Ｔｉ／ＴｉＮ／Ｔｉの積層膜、ＳｒＲｕＯ3／Ｐｔ／ＴｉＮ／Ｔｉの積層膜等を用いることができる。
【００４１】
上記積層膜６０が形成された状態で、シリコン基板１０側から加熱しながら、強誘電体膜６２としてのＰＺＴ膜が堆積される。ＰＺＴ膜には、信頼性を向上させる目的で、Ｌａ、Ｃａ等の元素を微量加えてもよい。この際、シリコン基板１０側から加えられた熱は、第１コンタクトプラグ２１、第１金属配線３０、第２コンタクトプラグ３１、第２金属配線４０、第３コンタクトプラグ４１、第３金属配線５０及び下部電極コンタクトプラグ５１から形成される熱伝達路を経由してメモリセルアレイ領域及び接続領域のＰｔ／ＴｉＮ／Ｔｉ積層膜６０に伝達される。
【００４２】
この際、メモリセルアレイ領域及び接続領域に形成された熱伝達路は略均一の密度であるので、メモリセルアレイ領域は略均等に加熱され、従来のように、メモリセルアレイ領域の周辺部が低温になることがない。その結果、メモリセルアレイ領域には強誘電体特性が優れたＰＺＴ膜が形成される。なお、周辺回路領域では、熱伝達路の密度は不均一である。従って、接続領域から周辺回路領域にかけて熱勾配が生じるので、強誘電体特性が劣るＰＺＴ膜が形成されるが、これらの領域に形成される強誘電体キャパシタはダミーキャパシタであるので、ＦｅＲＡＭセルの性能に影響はない。
【００４３】
次いで、図６（Ａ）に示すように強誘電体膜６２の上に上部電極６３が形成される。上部電極６３は、例えばＴｉＮ／Ｉｒの積層膜、ＴｉＮ／Ａｌ／ＴｉＮの積層膜、Ｐｔ／ＳｒＲｕＯ3の積層膜から構成することができる。次いで、図６（Ｂ）に示すように、Ｐｔ／ＴｉＮ／Ｔｉの積層膜６０及び強誘電体膜６２の所定部位がエッチング又はリソグラフィにより除去され、強誘電体キャパシタ７０が形成される。接続領域及び周辺回路領域に形成された強誘電体キャパシタ７０ａ、７０ｂ、７０ｃ及び７０ｄ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーキャパシタである。
【００４４】
次いで、図３に示すように、上部電極６３の上に上部電極コンタクト７１が、周辺回路領域ではプレート線コンタクト７２がそれぞれ形成され、その上にプレート線８０が形成される。上部電極コンタクト７１（周辺回路領域ではプレート線コンタクト７２）は、例えばタングステンから構成され、強誘電体キャパシタ７０（周辺回路領域では内部回路）とプレート線ドライバ（図２参照）とを接続する。接続領域及び周辺回路領域に形成されたプレート線８０ａ、８０ｂ、８０ｃ及び８０ｄ（図中斜線を付した部分）は、ダミーのプレート線である。
【００４５】
以上説明したように、本発明の実施の形態１に係るロジック混載ＦｅＲＡＭによれば、メモリセルアレイ領域と周辺回路領域のとの間に形成された接続領域に、メモリセルアレイ領域と略同様の構造を有する熱伝達路を設け、強誘電体膜６２としてのＰＺＴ膜を堆積する際に、シリコン基板１０からの熱をＰｔ／ＴｉＮ／Ｔｉの積層膜６０に伝達するようにしたので、メモリセルアレイ領域は略均等に加熱され、従来のように、メモリセルアレイ領域の周辺部が低温になることがない。その結果、メモリセルアレイ領域には強誘電体特性が優れたＰＺＴ膜が形成される。
【００４６】
なお、上述した実施の形態１では、接続領域及び周辺回路領域の一部に熱伝達路を形成する構成としたが、この熱伝達路は、強誘電体キャパシタ７０が形成された後は不要なものである。従って、強誘電体キャパシタ７０を形成した後に、上記熱伝達路を除去する工程を設けてもよい。
【００４７】
また、上述した実施の形態１では、接続領域及び周辺回路領域にダミーキャパシタを形成し、更に、このダミーキャパシタの上部電極に接続される上部電極コンタクト７１及びプレート線８０をも形成するように構成したが、後述する実施の形態２と同様に、接続領域及び周辺回路領域ではダミーキャパシタの下部電極の形成までに止め、上部電極６３の形成、上部電極コンタクトの形成及びプレート線の形成の各工程を省略することができる。
【００４８】
更に、上述した実施の形態１では、強誘電体キャパシタ７０を最上層の第３金属配線５０の上に形成したが、本発明では、強誘電体キャパシタ７０を形成する位置は、上記位置に限定されず、任意である。
【００４９】
（実施の形態２）
本発明の実施の形態２に係る半導体メモリ装置及びその製造方法は、ロジック混載不揮発性ＳＲＡＭ及びその製造方法に関する。
【００５０】
図７は、本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭマクロの回路レイアウトの一例を示す。このロジック混載不揮発性ＳＲＡＭマクロは、複数のメモリセルアレイを有し、各メモリセルアレイの図中上下側にセンスアンプが配置され、左側にワード線ドライバが右側にプレート線ドライバがそれぞれ配置されている。更に、これらメモリセルアレイ、センスアンプ、ワード線ドライバ及びプレート線ドライバによって形成される矩形の一辺の外側（ワード線ドライバの外側）にデコーダが配置され、この一辺に交わる他の一辺の外側に入出力（Ｉ／Ｏ）回路が配置されている。そして、メモリセルアレイとセンスアンプとの間、並びに、メモリセルアレイとワード線ドライバ及びプレート線ドライバとの間には接続領域が形成されている。
【００５１】
図８は、上記メモリセルアレイを構成する不揮発性ＳＲＡＭセルの回路図を示す。この不揮発性ＳＲＡＭセルは、２個のトランジスタ、２個の強誘電体キャパシタを含む。この不揮発性ＳＲＡＭセルの構成及び動作は周知であるので説明は省略する。
【００５２】
図９は、上記のように構成される本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭマクロの断面図を示す。このロジック混載不揮発性ＳＲＡＭは、４層配線構造を有し、ＳＲＡＭセルが配置されるメモリセルアレイ領域、センスアンプ、ワード線ドライバ及びプレート線ドライバといった周辺回路が配置される周辺回路領域、並びに、これらの間に形成された接続領域から構成されている。
【００５３】
メモリセルアレイ領域では、最上位のアルミ配線（第４金属配線９０）上に、下部電極６１、強誘電体膜６２及び上部電極６３とから成る強誘電体キャパシタ７０が形成されている。また、接続領域では、強誘電体キャパシタ７０と同一構造のダミーキャパシタのうちの下部電極６１ａ及び６１ｂのみ（図中斜線で示す部分）が形成されている。更に、周辺回路領域の一部に、ダミーキャパシタのうちの下部電極６１ｃ及び６１ｄ（図中斜線で示す部分）が形成されている。ダミーキャパシタの下部電極６１ａ、６１ｂ、６１ｃ及び６１ｄは、本発明のダミー電極に対応する。
【００５４】
これらの下部電極（ダミー電極）６１ａ、６１ｂ、６１ｃ及び６１ｄの各々には、下部電極コンタクトプラグ５１、第４金属配線９０、第４コンタクトプラグ８１、第３金属配線５０、第３コンタクトプラグ４１、第２金属配線４０、第２コンタクトプラグ３１、第１金属配線３０及び第１コンタクトプラグから形成される「熱伝達路」を介してシリコン基板１０に熱的に導通されている。
【００５５】
次に、本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭの製造方法を、図１０〜図１２に示した各製造工程における断面図を参照しながら説明する。なお、以下では、従来のロジック混載不揮発性ＳＲＡＭの製造方法と異なる部分を中心に説明し、従来と同様の部分の説明は簡略化する。また、実施の形態１で説明したロジック混載ＦｅＲＡＭの部分に相当する部分には、実施の形態１と同じ符号を付して説明する。
【００５６】
先ず、図１０（Ａ）に示すように、シリコン基板１０上にＣＭＯＳトランジスタが形成される。即ち、素子分離用域１３が形成され、その後、シリコン基板１０上にｐウェル１１及びｎウェル１２が形成される。次いで、ゲート電極２０が形成され、周知の方法により、ｎ型拡散層１４及びｐ型拡散層１５が形成されてＣＭＯＳトランジスタが形成される。この際、接続領域に形成されるゲート電極２０ａ、２０ｂ及び２０ｃ、並びに周辺回路領域に形成されるゲート電極２０ｄは、ダミーのゲート電極である。
【００５７】
次いで、図１０（Ｂ）に示すように、ＣＭＯＳトランジスタの上に第１コンタクトプラグ２１及び第１層間絶縁膜２２が形成され、その上に第１金属配線３０が形成される。第１コンタクトプラグ２１は、例えばタングステンから構成され、ＣＭＯＳトランジスタと第１金属配線３０とを接続する。接続領域に形成された第１コンタクトプラグ２１ａ、２１ｂ、２１ｃ及び２１ｄ（図中斜線を付した部分）は、シリコン基板１０と第１金属配線３０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００５８】
第１層間絶縁膜２２は、例えばシリコン酸化膜から構成され、ＣＭＯＳトランジスタと第１金属配線３０との間を絶縁する。第１金属配線３０は、例えばアルミニウムから構成され、この不揮発性ＳＲＡＭに形成される素子間を接続する。接続領域に形成された第１金属配線３０ａ、３０ｂ、３０ｃ及び３０ｄ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００５９】
次いで、図１０（Ｃ）に示すように、第１金属配線３０の上に第２コンタクトプラグ３１及び第２層間絶縁膜３２が形成され、その上に第２金属配線４０が形成される。第２コンタクトプラグ３１は、例えばタングステンから構成され、第１金属配線３０と第２金属配線４０とを接続する。接続領域に形成された第２コンタクトプラグ３１ａ、３１ｂ及び３１ｃ、並びに、周辺回路領域に形成された第２コンタクトプラグ３１ｄ（図中斜線を付した部分）は、第１金属配線３０と第２金属配線４０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００６０】
第２層間絶縁膜３２は、例えばシリコン酸化膜から構成され、第１金属配線３０と第２金属配線４０との間を絶縁する。第２金属配線４０は、例えばアルミニウムから構成され、この不揮発性ＳＲＡＭに形成される素子間を接続する。接続領域に形成された第２金属配線４０ａ、４０ｂ及び４０ｃ、並びに、周辺回路領域に形成された第２金属配線４０ｄ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００６１】
次いで、図１１（Ａ）に示すように、第２金属配線４０の上に第３コンタクトプラグ４１及び第３層間絶縁膜４２が形成され、その上に第３金属配線５０が形成される。第３コンタクトプラグ４１は、例えばタングステンから構成され、第２金属配線４０と第３金属配線５０とを接続する。接続領域に形成された第３コンタクトプラグ４１ａ、４１ｂ及び４１ｃ（図中斜線を付した部分）は、第２金属配線４０と第３金属配線５０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００６２】
第３層間絶縁膜４２は、例えばシリコン酸化膜から構成され、第２金属配線４０と第３金属配線５０との間を絶縁する。第３金属配線５０は、例えばアルミニウムから構成され、この不揮発性ＳＲＡＭに形成される素子間を接続する。接続領域の第３金属配線５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに、周辺回路領域に形成された第３金属配線５０ｅ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００６３】
次いで、図１１（Ｂ）に示すように、第３金属配線５０の上に第４コンタクトプラグ８１及び第４層間絶縁膜８２が形成され、その上に第４金属配線９０が形成される。第４コンタクトプラグ８１は、例えばタングステンから構成され、第３金属配線５０と第４金属配線９０とを接続する。接続領域に形成された第４コンタクトプラグ８１ａ及び８１ｂ（図中斜線を付した部分）は、第３金属配線５０と第４金属配線９０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００６４】
第４層間絶縁膜８２は、例えばシリコン酸化膜から構成され、第３金属配線５０と第４金属配線９０との間を絶縁する。第４金属配線９０は、例えばアルミニウムから構成され、この不揮発性ＳＲＡＭに形成される素子間を接続する。接続領域の第４金属配線９０ａ、９０ｂ及び９０ｃ、並びに、接続領域から周辺回路領域に延伸する第４金属配線９０ｄ（図中斜線を付した部分）は、熱を伝達させる目的で設けられたダミーの配線である。
【００６５】
次いで、図１２（Ａ）に示すように、第４金属配線９０の上に下部電極コンタクトプラグ５１及び第５層間絶縁膜５２が形成され、その上に強誘電体キャパシタ７０の下部電極６１となるＲｕ／Ｔｉ／ＴｉＮ／Ｔｉの積層膜６０が成膜される。下部電極コンタクトプラグ５１は、例えばタングステンから構成され、第４金属配線９０と積層膜６０とを接続する。接続領域に形成された下部電極コンタクトプラグ５１ａ及び５１ｂ、並びに周辺回路領域に設けられた下部電極コンタクトプラグ５１ｃ及び５１ｄ（図中斜線を付した部分）は、第４金属配線９０と積層膜６０とを熱的に導通させる目的で設けられたダミーのコンタクトプラグである。
【００６６】
第５層間絶縁膜５２は、例えばシリコン酸化膜から構成され、第４金属配線９０と積層膜６０との間を絶縁する。この積層膜６０の材料としては、上記以外に、Ｐｔ、Ｉｒ及びその酸化物（例えばＩｒＯ2）、Ｒｕ及びその酸化物（例えばＲｕＯ2）、Ｉｒ／Ｔｉ／ＴｉＮ／Ｔｉの積層膜、ＳｒＲｕＯ3／Ｐｔ／ＴｉＮ／Ｔｉの積層膜等を用いることができる。
【００６７】
上記積層膜６０が形成された状態で、シリコン基板１０側から４１０゜Ｃに加熱しながら、強誘電体膜６２としてのＰＺＴ膜が堆積される。ここで形成されるＰＺＴ膜の膜厚は、２５０ｎｍである。この際、シリコン基板１０から加えられた熱は、第１コンタクトプラグ２１、第１金属配線３０、第２コンタクトプラグ３１、第２金属配線４０、第３コンタクトプラグ４１、第３金属配線５０、第４コンタクトプラグ８１、第４金属配線９０及び下部電極コンタクトプラグ５１から形成される熱伝達路を経由してメモリセルアレイ領域及び接続領域のＲｕ／Ｔｉ／ＴｉＮ／Ｔｉの積層膜６０に伝達される。
【００６８】
この際、メモリセルアレイ領域及び接続領域に形成された熱伝達路は略均一の密度であるので、メモリセルアレイ領域は略均等に加熱され、従来のように、メモリセルアレイ領域の周辺部が低温になることがない。その結果、メモリセルアレイ領域には強誘電体特性が優れたＰＺＴ膜が形成される。なお、周辺回路領域では、熱伝達路の密度は不均一である。従って、接続領域から周辺回路領域にかけて熱勾配が生じるので、強誘電体特性が劣るＰＺＴ膜が形成されるが、これらの領域に形成される強誘電体キャパシタはダミーキャパシタであるので、ＳＲＡＭセルの性能に影響はない。
【００６９】
次いで、図１２（Ｂ）に示すように、メモリセルアレイ領域の強誘電体膜６２の上に上部電極６３が形成される。この際、接続領域及び周辺回路領域には、上部電極は形成されない。上部電極６３は、例えばＴｉＮ／Ｒｕの積層膜から構成することができる。次いで、図１３に示すように、メモリセルアレイ領域の強誘電体膜６２及び積層膜６０の所定部位、並びに、接続領域及び周辺回路領域の強誘電体膜６２の全て及び積層膜６０の所定部位がエッチング又はリソグラフィにより除去される。これにより、メモリセルアレイ領域に強誘電体キャパシタ７０が形成されると共に、接続領域及び周辺回路領域に、強誘電体キャパシタ７０の下部電極６１に対応する部分６１ａ、６１ｂ、６１ｃ及び６１ｄ（図中斜線を付した部分）がダミー電極として残される。
【００７０】
次いで、図９に示すように、メモリセルアレイ領域では上部電極６３の上に上部電極コンタクト７１が、周辺回路領域ではプレート線コンタクト７２がそれぞれ形成され、その上にプレート線８０が形成される。上部電極コンタクト７１（周辺回路領域ではプレート線コンタクト７２）は、例えばタングステンから構成され、強誘電体キャパシタ７０（周辺回路領域では内部回路）とプレート線ドライバ（図８参照）とを接続する。この不揮発性ＳＲＡＭの場合は、ダミーのプレート線コンタクト及びプレート線は形成されない。
【００７１】
以上説明したように、本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭによれば、メモリセルアレイ領域と周辺回路領域のとの間の接続領域に、メモリセルアレイ領域と略同様の構造を有する熱伝達路を設け、強誘電体膜６２としてのＰＺＴ膜を堆積する際に、シリコン基板１０からの熱を積層膜６０に伝達するようにしたので、メモリセルアレイ領域は略均等に加熱され、従来のように、メモリセルアレイ領域の周辺部が低温になることがない。その結果、メモリセルアレイ領域には強誘電体特性が優れたＰＺＴ膜が形成される。
【００７２】
なお、上述した実施の形態２では、接続領域及び周辺回路領域に熱伝達路を形成する構成としたが、この熱伝達路は、強誘電体キャパシタを形成した後は不要なものである。従って、強誘電体キャパシタを形成した後に、上記熱伝達路を除去する工程を設けてもよい。
【００７３】
また、上述した実施の形態２では、接続領域及び周辺回路領域ではダミーキャパシタの下部電極（ダミー電極）の形成までに止め、上部電極６３の形成、上部電極コンタクトの形成及びプレート線の形成の各工程を省略したが、上述した実施の形態１と同様に、接続領域及び周辺回路領域にダミーキャパシタを形成し、更に、このダミーキャパシタの上部電極に接続される上部電極コンタクト７１及びプレート線８０をも形成するように構成することができる。
【００７４】
更に、上述した実施の形態２では、強誘電体キャパシタを最上層の第４金属配線の上に形成したが、本発明では、強誘電体キャパシタ７０を形成する位置は、上記位置に限定されず任意である。
【００７５】
【発明の効果】
以上詳述したように、本発明によれば、メモリセルアレイの全域に亘って動作マージンが大きいメモリセルが形成された半導体メモリ装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１及び従来の半導体メモリ装置に係るロジック混載ＦｅＲＡＭマクロの回路レイアウトの一例を示す図である。
【図２】本発明の実施の形態１及び従来の半導体メモリ装置に係るロジック混載ＦｅＲＡＭを構成するＦｅＲＡＭセルの回路図である。
【図３】本発明の実施の形態１に係るロジック混載ＦｅＲＡＭマクロの断面図である。
【図４】本発明の実施の形態１に係るロジック混載ＦｅＲＡＭの製造工程（その１）を示す図である。
【図５】本発明の実施の形態１に係るロジック混載ＦｅＲＡＭの製造工程（その２）を示す図である。
【図６】本発明の実施の形態１に係るロジック混載ＦｅＲＡＭの製造工程（その３）を示す図である。
【図７】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭマクロの回路レイアウトの一例を示す図である。
【図８】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭを構成するＳＲＡＭセルの回路図である。
【図９】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭマクロの断面図である。
【図１０】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭの製造工程（その１）を示す図である。
【図１１】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭの製造工程（その２）を示す図である。
【図１２】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭの製造工程（その３）を示す図である。
【図１３】本発明の実施の形態２に係るロジック混載不揮発性ＳＲＡＭの製造工程（その４）を示す図である。
【図１４】従来のロジック混載ＦｅＲＡＭの断面図である。
【図１５】成膜温度による強誘電体特性の相違を説明するための図である。
【図１６】従来のロジック混載ＦｅＲＡＭにおいてメモリセルアレイを構成する全ＦｅＲＡＭセルのビット線電圧差を測定してプロットした図である。
【符号の説明】
１０  シリコン基板
２１  第１コンタクトプラグ
３０  第１金属配線
３１  第２コンタクトプラグ
４０  第２金属配線
４１  第３コンタクトプラグ
５０  第３金属配線
５１  下部電極コンタクトプラグ
６０  積層膜
６１  下部電極
６１ａ、６１ｂ、６１ｃ及び６１ｄ  下部電極（ダミー電極）
６２  強誘電体膜
６３  上部電極
７０  強誘電体キャパシタ
【図１】
0004688343.tif 000002
【図２】
0004688343.tif 000003
【図３】
0004688343.tif 000004
【図４】
0004688343.tif 000005
【図５】
0004688343.tif 000006
【図６】
0004688343.tif 000007
【図７】
0004688343.tif 000008
【図８】
0004688343.tif 000009
【図９】
0004688343.tif 000010
【図１０】
0004688343.tif 000011
【図１１】
0004688343.tif 000012
【図１２】
0004688343.tif 000013
【図１３】
0004688343.tif 000014
【図１４】
0004688343.tif 000015
【図１５】
0004688343.tif 000016
【図１６】
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