(57)【特許請求の範囲】
【請求項１】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルのうち、前記第１のチップ辺における少なくとも端部近傍に位置する一以上の回路セルは、前記第１のチップ辺における中央部から端部へ近付くにつれて前記第１のチップ辺から離れる方向へ階段状にずれるように配置され、前記パッドが階段状にずれることを特徴とする半導体集積回路。
【請求項２】
前記複数の回路セルの各々が、前記第１のチップ辺における中央部から端部へ近付くにつれて前記第１のチップ辺から離れる方向へ階段状にずれるように配置されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備えていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記高耐圧ドライバは、
ハイサイドトランジスタとローサイドトランジスタと前記ハイサイドトランジスタを駆動するレベルシフト回路とを備えていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記プリドライバ、前記パッド、前記ハイサイドトランジスタ、前記レベルシフト回路、及び、前記ローサイドトランジスタは、一直線上に配置されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
少なくとも前記ハイサイドトランジスタと前記ローサイドトランジスタとは、前記パッドを介して対向するように配置されていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記半導体チップの中央部に配置された制御部と、
前記半導体チップにおける前記第１のチップ辺に対向する第２のチップ辺に沿うように配置され、前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイドトランジスタの上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項１０】
前記高耐圧ドライバは、
ＥＳＤ保護素子と、
ローサイドトランジスタとを備えていることを特徴とする請求項３に記載の半導体集積回路。
【請求項１１】
前記プリドライバ、前記パッド、前記ＥＳＤ保護素子、及び、前記ローサイドトランジスタは、一直線上に配置されていることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
少なくとも前記ＥＳＤ保護素子と前記ローサイドトランジスタとは、前記パッドを介して対向するように配置されていることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記半導体チップの中央部に配置された制御部と、
前記半導体チップにおける前記第１のチップ辺に対向する第２のチップ辺に沿うように配置され、前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ＥＳＤ保護素子の上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動する多チャンネル半導体集積回路のレイアウトに関するものである。
【背景技術】
【０００２】
一般に、多チャンネル半導体集積回路に用いられている出力回路としては、ＭＯＳ出力回路、ＩＧＢＴ出力回路、ハイサイドレスＭＯＳ出力回路、又はハイサイドレスＩＧＢＴ出力回路が知られている。また、これらの出力回路のセルをスタンダードセルとして多チャンネルを有する半導体集積回路のレイアウトとしては、例えば、図２９に示すように、スタンダードセルにおけるパッド１００側が半導体チップ１０１の外側に向くように、半導体チップ１０１の外周に沿ってスタンダードセルを一列に複数配置し、さらに、半導体チップ１の各辺の中央部では密にスタンダードセルを配置する一方で角部では疎にスタンダードセルを配置するレイアウトが提案されている（以上、例えば特許文献１参照）。
【特許文献１】特開昭６０−４６０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の多チャンネル半導体集積回路のレイアウトによると、図２９に示すように、スタンダードセルに含まれるパッド１００とインナーリード１０２とを接続するボンディングワイヤ１０３が、隣り合うボンディングワイヤ１０３との間で接触することによって出力間ショートが生じるという問題があった。その結果、組み立て上の信頼性は十分ではなく、また、各出力回路間の特性が均一化しないという問題もあった。
【０００４】
前記に鑑み、本発明の目的は、組み立て上の信頼性に優れ、また、各出力回路間の特性の均一化が実現可能なレイアウトを有する半導体集積回路を提供することである。
【課題を解決するための手段】
【０００５】
前記に鑑み、本発明の一側面に係る半導体集積回路は、半導体チップ上に、半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、複数の回路セルのうち、第１のチップ辺における少なくとも端部近傍に位置する一以上の回路セルは、第１のチップ辺における中央部から端部へ近付くにつれて第１のチップ辺から離れる方向へ階段状にずれるように配置されている。
【０００６】
本発明の一側面に係る半導体集積回路において、複数の回路セルの各々が、第１のチップ辺における中央部から端部へ近付くにつれて第１のチップ辺から離れる方向へ階段状にずれるように配置されている構成であってもよい。
【０００７】
本発明の一側面に係る半導体集積回路において、回路セルは、高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備えている構成を有する。
【０００８】
本発明の一側面に係る半導体集積回路の第１の形態では（例えば、ＭＯＳ出力回路の場合）、高耐圧ドライバは、ハイサイドトランジスタとローサイドトランジスタとを備えており、プリドライバは、ハイサイドトランジスタを駆動するレベルシフト回路を含んでいる。
【０００９】
当該第１の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともハイサイドトランジスタとローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【００１０】
当該第１の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００１１】
当該第１の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００１２】
当該第１の形態において、第１の配線及び第２の配線のうちの少なくとも一方は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【００１３】
当該第１の形態において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００１４】
当該第１の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００１５】
当該第１の形態において、制御部と第１の回路セル列及び第２の回路セル列のうちの少なくとも一方に含まれるプリドライバの各々とを接続する複数の第４の配線をさらに備え、複数の第４の配線の各々は、配線長が均一である。
【００１６】
本発明の一側面に係る半導体集積回路の第２の形態では（例えば、ＩＧＢＴ出力回路の場合）、高耐圧ドライバは、ハイサイドトランジスタと、ハイサイド回生ダイオードと、ローサイドトランジスタと、ローサイド回生ダイオードとを備えている。
【００１７】
当該第２の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、ハイサイド回生ダイオード、ローサイドトランジスタ、及び、ローサイド回生ダイオードは、一直線上に配置されており、少なくともハイサイド回生ダイオードとローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００１８】
当該第２の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００１９】
当該第２の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイド回生ダイオードの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００２０】
当該第２の形態において、第１の配線及び第２の配線のうちの少なくとも一方は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【００２１】
当該第２の形態において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００２２】
当該第２の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００２３】
当該第２の形態において、制御部と第１の回路セル列及び第２の回路セル列のうちの少なくとも一方に含まれるプリドライバの各々とを接続する複数の第４の配線をさらに備え、複数の第４の配線の各々は、配線長が均一である。
【００２４】
本発明の一側面に係る半導体集積回路の第３の形態では（例えば、ハイサイドレスＭＯＳ出力回路の場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイドトランジスタとを備えている。
【００２５】
当該第３の形態において、プリドライバ、パッド、ＥＳＤ保護素子、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【００２６】
当該第３の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００２７】
当該第３の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００２８】
当該第３の形態において、第１の配線及び第２の配線のうちの少なくとも一方は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【００２９】
当該第３の形態において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００３０】
当該第３の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００３１】
当該第３の形態において、制御部と第１の回路セル列及び第２の回路セル列のうちの少なくとも一方に含まれるプリドライバの各々とを接続する複数の第４の配線をさらに備え、複数の第４の配線の各々は、配線長が均一である。
【００３２】
本発明の一側面に係る半導体集積回路の第４の形態では（例えば、ハイサイドレスＩＧＢＴ出力回路の場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイド回生ダイオードと、ローサイドトランジスタとを備えている。
【００３３】
当該第４の形態において、プリドライバ、パッド、ＥＳＤ保護素子、ローサイド回生ダイオード、及びローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００３４】
当該第４の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００３５】
当該第４の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００３６】
当該第４の形態において、第１の配線及び第２の配線のうちの少なくとも一方は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【００３７】
当該第４の形態において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００３８】
当該第４の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００３９】
当該第４の形態において、制御部と第１の回路セル列及び第２の回路セル列のうちの少なくとも一方に含まれるプリドライバの各々とを接続する複数の第４の配線をさらに備え、複数の第４の配線の各々は、配線長が均一である。
【発明の効果】
【００４０】
本発明によると、隣り合うボンディングワイヤ同士が接触することを防止でき、且つ、各出力回路間の特性の均一化を実現することができる。また、回路セル間の空きスペースを最小限にすることにより、半導体集積回路の集積度向上を実現することができる。さらに、高圧電源のパッドから各回路セル内への配線インピーダンスのアンバランスを軽減でき、ＥＳＤ耐量などの電気的特性のばらつきを抑えることができるため、各出力回路間の電気的特性を均一化できる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の各実施形態について説明する前に、各実施形態を包括する本発明の技術的思想について説明する。
【００４２】
すなわち、本発明は、半導体チップ上に、半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、複数の回路セルのうち、第１のチップ辺における少なくとも端部近傍に位置する一以上の回路セルは、第１のチップ辺における中央部から端部へ近付くにつれて第１のチップ辺から離れる方向へ階段状にずれるように配置されていることを特徴とするものである。
【００４３】
これにより、本発明の半導体集積回路は、隣り合うボンディングワイヤ同士が接触することを防止でき、且つ、各出力回路間の特性の均一化を実現することができる。
【００４４】
本発明の半導体集積回路における回路セルは、高耐圧ドライバと、該高耐圧ドライバを駆動するプリドライバと、パッドとを備えるものであって、具体的には各実施形態で詳説するが、図１に示すＭＯＳドライバ４５を含む出力回路２５ａ、図２に示すＩＧＢＴドライバ４６を含む出力回路２５ｂ、図３に示すハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃ、及び図４に示すハイサイドレスＩＧＢＴドライバ４７を含む出力回路２５ｄが例として挙げられる。
【００４５】
ここで、図１〜図４に示す出力回路２５ａ〜２５ｄの基本的な回路構成例について説明しておく。
【００４６】
まず、図１に示す出力回路２５ａは、ＭＯＳドライバ４５とレベルシフト回路１２とプリドライバ１３とを備えている。ここで、ＭＯＳドライバ４５は、ハイサイドトランジスタ１０と、該ハイサイドトランジスタ１０のバックゲート−ドレイン間に形成される寄生ダイオード２６と、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１のバックゲート−ドレイン間に形成される寄生ダイオード２７と、パッド８とによって構成されている。また、ハイサイドトランジスタ１０には高圧電源のパッド４が、ローサイドトランジスタ１１には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。なお、ハイサイドトランジスタ１０がハイレベル出力用であり、ローサイドトランジスタ１１がローレベル出力用である。
【００４７】
次に、図２に示す出力回路２５ｂは、ＩＧＢＴドライバ４６とレベルシフト回路１２とプリドライバ１３とを備えている。ＩＧＢＴドライバ４６は、ハイサイドトランジスタ２８と、ゲートオフ抵抗３３及びゲート保護用ダイオード３２よりなるゲート保護回路３４と、ハイサイド回生ダイオード３０と、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、パッド８とによって構成されている。また、ハイサイドトランジスタ２８には高圧電源のパッド４が、ローサイドトランジスタ２９には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。
【００４８】
次に、図３に示す出力回路２５ｃは、ハイサイドレスＭＯＳドライバ４７とプリドライバ４４とを備えている。ハイサイドレスＭＯＳドライバ４７は、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１の寄生素子であるバックゲート−ドレイン間寄生ダイオード２７と、ＥＳＤ保護素子４３と、パッド８とによって構成されている。また、ローサイドトランジスタ１１の一端には高圧電源のパッド４が、ローサイドトランジスタ１１の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
【００４９】
次に、図４に示す出力回路２５ｄは、ハイサイドレスＩＧＢＴドライバ４８とプリドライバ４４とを備えている。ハイサイドレスＩＧＢＴドライバ４８は、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、ＥＳＤ保護素子４３と、パッド８とによって構成されている。また、ローサイドトランジスタ２９の一端には高圧電源のパッド４が、ローサイドトランジスタ２９の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
【００５０】
以下、本発明の各実施形態について、上述した図１〜図４に示した出力回路を例として挙げて、図面を参照しながら説明する。
【００５１】
（第１の実施形態）
図５は、本発明の第１の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図１に示したＭＯＳドライバ４５を含む出力回路２５ａを備えた多チャンネル半導体集積回路を例にして説明する。
【００５２】
図５に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図１に示した出力回路２５ａを構成する複数の出力回路セル１６Ａがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ａの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ａの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００５３】
出力回路セル１６Ａは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ１０、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３が順に配置され、その反対側には、ハイサイドトランジスタ１０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ａ内の各構成要素は、図６（ａ）及び（ｂ）に示すように、２層配線１４又は１層配線１５によって接続されている。なお、図６（ｂ）上、１９は、ハイサイドトランジスタ１０のドレイン領域であり、２０は、ハイサイドトランジスタ１０のソース領域であり、２１は、スルーホールであり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域である。
【００５４】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２６を構成するハイサイドトランジスタ１０とバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００５５】
また、複数の出力回路セル１６Ａのうち、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）に位置する一以上の出力回路セル（図５上では４つの出力回路セル）は、該チップ辺における中央部から端部へ近付くにつれて該チップ辺から離れる方向へ階段状にずれるように配置されている。一方、複数の出力回路セル１６Ａのうち、半導体チップ１のチップ辺における中央部に位置する一以上の出力回路セル（図５上では角部の４つの出力回路セル以外のスタンダードセル）は、該チップ辺に沿ってずれることなく平坦に配置されている。
【００５６】
すなわち、図７に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ａに含まれるパッド８を、半導体チップ１の角部付近では上述するように階段上にずらして配置すると共に、それ以外ではずらすことなく平坦に配置している。
【００５７】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ａの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【００５８】
また、出力回路セル１６Ａ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３は、複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５に接続されている。
【００５９】
同様に、出力回路セル１６Ａ内のハイサイドトランジスタ１０上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ａの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ａは、半導体チップ１の角部付近において階段状に配置しているので、このレイアウトを利用して、パッド８からの負荷電流が集中する部分が太くなるように、高圧電位の配線２の幅を該角付近において広くしている。このため、各パッド８からの負荷電流が集中する高圧電源のパッド４への配線抵抗を低減させることができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００６０】
また、半導体チップ１内における複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２の配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ａの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００６１】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ａを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１の角部付近における出力回路セル１６Ａが階段状にずれて配置されることに伴って、当該角部に対応する四隅において同様に階段状に形成されている。
【００６２】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００６３】
（第２の実施形態）
図８は、本発明の第２の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図２に示したＩＧＢＴドライバ４６を含む出力回路２５ｂを備えた多チャンネル半導体集積回路を例にして説明する。
【００６４】
図８に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図２に示した出力回路２５ｂを構成する複数の出力回路セル１６Ｂがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｂの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｂの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００６５】
出力回路セル１６Ｂは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ２８、ローサイドトランジスタ２９、ハイサイド回生ダイオード３０、ローサイド回生ダイオード３１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、ハイサイドトランジスタ２８及びゲート保護回路３４、レベルシフト回路１２、並びにプリドライバ１３が順に配置され、その反対側には、ハイサイド回生ダイオード３０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ｂ内の各構成要素は、図９（ａ）及び（ｂ）に示すように、２層配線１４又は１層配線１５によって接続されている。なお、図９（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３５は、ハイサイドトランジスタ２８のエミッタ領域であり、３６は、ハイサイドトランジスタ２８のコレクタ領域であり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイド回生ダイオード３１及び、ハイサイド回生ダイオード３０のカソード領域であり、４０は、ローサイド回生ダイオード３１及び、ハイサイド回生ダイオード３０のアノード領域である。
【００６６】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるハイサイド回生ダイオード３０とローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００６７】
また、複数の出力回路セル１６Ｂのうち、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）に位置する一以上の出力回路セル（図８上では４つの出力回路セル）は、該チップ辺における中央部から端部へ近付くにつれて該チップ辺から離れる方向へ階段状にずれるように配置されている。一方、複数の出力回路セル１６Ｂのうち、半導体チップ１のチップ辺における中央部に位置する一以上の出力回路セル（図８上では角部の４つの出力回路セル以外のスタンダードセル）は、該チップ辺に沿ってずれることなく平坦に配置されている。
【００６８】
すなわち、図１０に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ｂに含まれるパッド８を、半導体チップ１の角部付近では上述するように階段上にずらして配置すると共に、それ以外ではずらすことなく平坦に配置している。
【００６９】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｂの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【００７０】
また、出力回路セル１６Ｂ内のローサイドトランジスタ２９及びローサイド回生ダイオード３１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５に接続されている。
【００７１】
同様に、出力回路セル１６Ｂ内のハイサイドトランジスタ２８及びハイサイド回生ダイオード３０上には、高圧電位の配線２ｂが形成されており、該高圧電位の配線２ｂは、複数の出力回路セル１６Ｂの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｂは、半導体チップ１の角部付近において階段状に配置しているので、このレイアウトを利用して、パッド８からの負荷電流が集中する部分が太くなるように、高圧電位の配線２ｂの幅を該角付近において広くしている。このため、各パッド８からの負荷電流が集中する高圧電源のパッド４への配線抵抗を低減させることができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００７２】
また、半導体チップ１内における複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｂの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００７３】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｂを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１の角部付近における出力回路セル１６Ｂが階段状にずれて配置されることに伴って、当該角部に対応する四隅において同様に階段状に形成されている。
【００７４】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００７５】
（第３の実施形態）
図１１は、本発明の第３の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図３に示したハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃを備えた多チャンネル半導体集積回路を例にして説明する。
【００７６】
図１１に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図３に示した出力回路２５ｃを構成する複数の出力回路セル１６Ｃがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｃの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｃの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００７７】
出力回路セル１６Ｃは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ１１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｃ内の各構成要素は、図１２（ａ）及び（ｂ）に示すように、２層配線１４によって接続されている。なお、図１２（ｂ）上、２１は、スルーホールであり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域であり、３９は、ＥＳＤ保護素子４３のカソード領域であり、４０は、ＥＳＤ保護素子４３のアノード領域である。
【００７８】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００７９】
また、複数の出力回路セル１６Ｃのうち、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）に位置する一以上の出力回路セル１６Ｃ（図１１上では４つの出力回路セル）は、該チップ辺における中央部から端部へ近付くにつれて該チップ辺から離れる方向へ階段状にずれるように配置されている。一方、複数の出力回路セル１６Ｃのうち、半導体チップ１のチップ辺における中央部に位置する一以上の出力回路セル（図１１上では角部の４つの出力回路セル以外のスタンダードセル）は、該チップ辺に沿ってずれることなく平坦に配置されている。
【００８０】
すなわち、図１３に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ｃに含まれるパッド８を、半導体チップ１の角部付近では上述するように階段上にずらして配置すると共に、それ以外ではずらすことなく平坦に配置している。
【００８１】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｃの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【００８２】
また、出力回路セル１６Ｃ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５に接続されている。
【００８３】
同様に、出力回路セル１６Ｃ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｃの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｃは、半導体チップ１の角部付近において階段状に配置しているので、このレイアウトを利用して、パッド８からの負荷電流が集中する部分が太くなるように、高圧電位の配線２の幅を該角付近において広くしている。このため、各パッド８からの負荷電流が集中する高圧電源のパッド４への配線抵抗を低減させることができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００８４】
また、半導体チップ１内における複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｃの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００８５】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｃを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１の角部付近における出力回路セル１６Ｃが階段状にずれて配置されることに伴って、当該角部に対応する四隅において同様に階段状に形成されている。
【００８６】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ４４と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００８７】
（第４の実施形態）
図１４は、本発明の第４の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図４に示したハイサイドレスＩＧＢＴドライバ４８を含む出力回路２５ｄを備えた多チャンネル半導体集積回路を例にして説明する。
【００８８】
図１４に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図４に示した出力回路２５ｄを構成する複数の出力回路セル１６Ｄがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｄの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｄの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００８９】
出力回路セル１６Ｄは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ２９、ローサイド回生ダイオード３１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｄ内の各構成要素は、図１５（ａ）及び（ｂ）に示すように、２層配線１４又は１層配線によって接続されている。なお、図１５（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイドダイオード３１及び、ＥＳＤ保護素子４３のカソード領域であり、４０は、ローサイドダイオード３１及び、ＥＳＤ保護素子４３のアノード領域である。
【００９０】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００９１】
また、複数の出力回路セル１６Ｄのうち、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）に位置する一以上の出力回路セル１６Ｄ（図１４上では４つの出力回路セル）は、該チップ辺における中央部から端部へ近付くにつれて該チップ辺から離れる方向へ階段状にずれるように配置されている。一方、複数の出力回路セル１６Ｄのうち、半導体チップ１のチップ辺における中央部に位置する一以上の出力回路セル（図１４上では角部の４つの出力回路セル以外のスタンダードセル）は、該チップ辺に沿ってずれることなく平坦に配置されている。
【００９２】
すなわち、図１６に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ｄに含まれるパッド８を、半導体チップ１の角部付近では上述するように階段上にずらして配置すると共に、それ以外ではずらすことなく平坦に配置している。
【００９３】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｄの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【００９４】
また、出力回路セル１６Ｄ内のローサイドトランジスタ２９上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５に接続されている。
【００９５】
同様に、出力回路セル１６Ｄ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｄの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｄは、半導体チップ１の角部付近において階段状に配置しているので、このレイアウトを利用して、パッド８からの負荷電流が集中する部分が太くなるように、高圧電位の配線２の幅を該角付近において広くしている。このため、各パッド８からの負荷電流が集中する高圧電源のパッド４への配線抵抗を低減させることができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００９６】
また、半導体チップ１内における複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｄの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００９７】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｄを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１の角部付近における出力回路セル１６Ｄが階段状にずれて配置されることに伴って、当該角部に対応する四隅において同様に階段状に形成されている。
【００９８】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ４４と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００９９】
（第５の実施形態）
図１７は、本発明の第５の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図１に示したＭＯＳドライバ４５を含む出力回路２５ａを備えた多チャンネル半導体集積回路を例にして説明する。
【０１００】
図１７に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図１に示した出力回路２５ａを構成する複数の出力回路セル１６Ａがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ａの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ａの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【０１０１】
出力回路セル１６Ａは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ１０、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３が順に配置され、その反対側には、ハイサイドトランジスタ１０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ａの具体的な構成は、前述した図６（ａ）及び（ｂ）に示した通りである。
【０１０２】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２６を構成するハイサイドトランジスタ１０とバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【０１０３】
また、複数の出力回路セル１６Ａの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。
【０１０４】
すなわち、図１８に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、チップ辺の中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置している。
【０１０５】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ａの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【０１０６】
また、出力回路セル１６Ａ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３は、複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５に接続されている。
【０１０７】
同様に、出力回路セル１６Ａ内のハイサイドトランジスタ１０上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ａの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ａは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１０８】
また、半導体チップ１内における複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２の配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ａの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１０９】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ａを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ａがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１１０】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１１１】
−−変形例−−
図１９は、本発明の第５の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１１２】
図１９に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ａ内のローサイドトランジスタ１１上に形成された基準電位の配線３ａＡの形状に特徴を有している。具体的には、基準電位の配線３ａＡの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＡの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＡの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１１３】
なお、図１９では、高圧電位の配線２に加えて、基準電位の配線３ａＡの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＡの配線幅のみを上記した形状にする形態であっても構わない。
【０１１４】
（第６の実施形態）
図２０は、本発明の第６の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図２に示したＩＧＢＴドライバ４６を含む出力回路２５ｂを備えた多チャンネル半導体集積回路を例にして説明する。
【０１１５】
図２０に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図２に示した出力回路２５ｂを構成する複数の出力回路セル１６Ｂがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｂの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｂの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【０１１６】
出力回路セル１６Ｂは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ２８、ローサイドトランジスタ２９、ハイサイド回生ダイオード３０、ローサイド回生ダイオード３１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、ハイサイドトランジスタ２８及びゲート保護回路３４、レベルシフト回路１２、並びにプリドライバ１３が順に配置され、その反対側には、ハイサイド回生ダイオード３０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ｂの具体的な構成は、前述した図９（ａ）及び（ｂ）に示した通りである。
【０１１７】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるハイサイド回生ダイオード３０とローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【０１１８】
また、複数の出力回路セル１６Ｂの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。
【０１１９】
すなわち、図２１に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、チップ辺の中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置している。
【０１２０】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｂの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【０１２１】
また、出力回路セル１６Ｂ内のローサイドトランジスタ２９及びローサイド回生ダイオード３１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５に接続されている。
【０１２２】
同様に、出力回路セル１６Ｂ内のハイサイドトランジスタ２８及びハイサイド回生ダイオード３０上には、高圧電位の配線２ｂが形成されており、該高圧電位の配線２ｂは、複数の出力回路セル１６Ｂの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｂは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２ｂの幅を当該配線２ｂの中央部から端部に近付くにつれて広くしている。このため、配線２ｂの中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１２３】
また、半導体チップ１内における複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｂの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１２４】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｂを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｂがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１２５】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１２６】
−−変形例−−
図２２は、本発明の第６の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１２７】
図２２に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｂ内のローサイドトランジスタ２９及びローサイド回生ダイオード３１上に形成された基準電位の配線３ａＢの形状に特徴を有している。具体的には、基準電位の配線３ａＢの幅が、高圧電位の配線２ｂと同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＢの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＢの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１２８】
なお、図２２では、高圧電位の配線２ｂに加えて、基準電位の配線３ａＢの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２ｂの配線幅は一定で、基準電位の配線３ａＢの配線幅のみを上記した形状にする形態であっても構わない。
【０１２９】
（第７の実施形態）
図２３は、本発明の第７の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図３に示したハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃを備えた多チャンネル半導体集積回路を例にして説明する。
【０１３０】
図２３に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図３に示した出力回路２５ｃを構成する複数の出力回路セル１６Ｃがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｃの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｃの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【０１３１】
出力回路セル１６Ｃは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ１１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｃの具体的な構成は、前述した図１２（ａ）及び（ｂ）に示した通りである。
【０１３２】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【０１３３】
また、複数の出力回路セル１６Ｃの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。
【０１３４】
すなわち、図２４に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ｃに含まれるパッド８を、チップ辺の中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置している。
【０１３５】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｃの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【０１３６】
また、出力回路セル１６Ｃ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５に接続されている。
【０１３７】
同様に、出力回路セル１６Ｃ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｃの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｃは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１３８】
また、半導体チップ１内における複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｃの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１３９】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｃを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｃがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１４０】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ４４と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１４１】
−−変形例−−
図２５は、本発明の第７の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１４２】
図２５に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｃ内のローサイドトランジスタ１１上に形成された基準電位の配線３ａＣの形状に特徴を有している。具体的には、基準電位の配線３ａＣの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＣの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＣの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１４３】
なお、図２５では、高圧電位の配線２に加えて、基準電位の配線３ａＣの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＣの配線幅のみを上記した形状にする形態であっても構わない。
【０１４４】
（第８の実施形態）
図２６は、本発明の第８の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図４に示したハイサイドレスＩＧＢＴドライバ４８を含む出力回路２５ｄを備えた多チャンネル半導体集積回路を例にして説明する。
【０１４５】
図２６に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図４に示した出力回路２５ｄを構成する複数の出力回路セル１６Ｄがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｄの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｄの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【０１４６】
出力回路セル１６Ｄは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ２９、ローサイド回生ダイオード３１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｄの具体的な構成は、前述した図１５（ａ）及び（ｂ）に示した通りである。
【０１４７】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【０１４８】
また、複数の出力回路セル１６Ｄの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。
【０１４９】
すなわち、図２７に示す本実施形態における多チャンネル半導体集積回路のワイヤボンディング状態の拡大図に示すように、各パッド８とインナーリード１７とを接続するボンディングワイヤ１８同士が互いに接触することがないように、出力回路セル１６Ｄに含まれるパッド８を、チップ辺の中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置している。
【０１５０】
このようなレイアウトにより、組み立て上の信頼性の向上を実現することができる。つまり、配置する出力回路セル１６Ｄの数が増加した場合や、インナーリード１７が増加した場合であっても、ボンディングワイヤ１８同士が接触することを防止し、組み立て上の信頼性を向上させることができる。さらに、出力回路セル間に疎密を設けてパッドを配置する従来例に比べて（例えば図２９参照）、無駄な空きスペースによるチップ面積の左右方向（例えば図５の紙面に向かって左右方向）の増大を抑制し、半導体チップ１上のスペースを有効に利用できるので、半導体集積回路の集積度の向上を実現することができる。
【０１５１】
また、出力回路セル１６Ｄ内のローサイドトランジスタ２９上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５に接続されている。
【０１５２】
同様に、出力回路セル１６Ｄ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｄの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｄは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１５３】
また、半導体チップ１内における複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｄの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１５４】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｄを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｄがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１５５】
また、上述したように、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ４４と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１５６】
−−変形例−−
図２８は、本発明の第８の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１５７】
図２８に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｄ内のローサイドトランジスタ２９上に形成された基準電位の配線３ａＤの形状に特徴を有している。具体的には、基準電位の配線３ａＤの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＤの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＤの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１５８】
なお、図２８では、高圧電位の配線２に加えて、基準電位の配線３ａＤの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＤの配線幅のみを上記した形状にする形態であっても構わない。
【０１５９】
なお、以上の各実施形態において「基準電位」との表現を用いて説明し、接地電位以外の電位である場合も含めているが、半導体チップの基板に接続される電位のことであって、通常は接地電位のことを意味する。
【産業上の利用可能性】
【０１６０】
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路に有用である。
【図面の簡単な説明】
【０１６１】
【図１】本発明の第１の実施形態におけるパッドを有するＭＯＳドライバを含む出力回路の回路構成例を示す図である。
【図２】本発明の第２の実施形態におけるパッドを有するＩＧＢＴドライバを含む出力回路の回路構成例を示す図である。
【図３】本発明の第３の実施形態におけるパッドを有するハイサイドレスＭＯＳドライバを含む出力回路の回路構成例を示す図である。
【図４】本発明の第４の実施形態におけるパッドを有するハイサイドレスＩＧＢＴドライバを含む出力回路の回路構成例を示す図である。
【図５】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図６】（ａ）及び（ｂ）は、本発明の第１の実施形態における出力回路セルの拡大平面図である。
【図７】本発明の第１の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図８】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態における出力回路セルの拡大平面図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図１１】本発明の第３の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図１２】（ａ）及び（ｂ）は、本発明の第３の実施形態における出力回路セルの拡大平面図である。
【図１３】本発明の第３の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図１４】本発明の第４の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図１５】（ａ）及び（ｂ）は、本発明の第４の実施形態における出力回路セルの拡大平面図である。
【図１６】本発明の第４の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図１７】本発明の第５の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図１８】本発明の第５の実施形態に係る半導体集積回路のワイヤボンディング状態の拡大平面図である。
【図１９】本発明の第５の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図２０】本発明の第６の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図２１】本発明の第６の実施形態に係る半導体集積回路のワイヤボンディング状態の図である。
【図２２】本発明の第６の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図２３】本発明の第７の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図２４】本発明の第７の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図２５】本発明の第７の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図２６】本発明の第８の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図２７】本発明の第８の実施形態に係る半導体集積回路のワイヤボンディング状態の平面図である。
【図２８】本発明の第８の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図２９】従来の半導体集積回路のワイヤボンディング状態の拡大平面図である。
【符号の説明】
【０１６２】
１    半導体チップ
２、２ｂ    高圧電位の配線
３ａ、３ａＡ、３ａＢ、３ａＣ、３ａＤ、３ｂ    基準電位の配線
４    高圧電源のパッド
５    基準電位のパッド
６    低耐圧制御部
７    バス配線
８    パッド
９    入力制御パッド
１０  ハイサイドトランジスタ
１１  ローサイドトランジスタ
１２  レベルシフト回路
１３  プリドライバ
１４  ２層配線
１５  １層配線
１６Ａ〜１６Ｄ  出力回路セル
１７  インナーリード
１８  ボンディングワイヤ
１９  ハイサイドトランジスタのドレイン領域
２０  ハイサイドトランジスタのソース領域
２１  スルーホール
２２  ローサイドトランジスタのドレイン領域
２３  ローサイドトランジスタのソース領域
２４  入力端子
２５ａ〜２５ｄ  出力回路
２６  バックゲート−ドレイン間寄生ダイオード
２７  バックゲート−ドレイン間寄生ダイオード
２８  ハイサイドトランジスタ
２９  ローサイドトランジスタ
３０  ハイサイド回生ダイオード
３１  ローサイド回生ダイオード
３２  ゲート保護用ダイオード
３３  ゲートオフ用抵抗
３４  ゲート保護回路
３５  ハイサイドトランジスタのエミッタ領域
３６  ハイサイドトランジスタのコレクタ領域
３７  ローサイドトランジスタのエミッタ領域
３８  ローサイドトランジスタのコレクタ領域
３９  ダイオードのカソード領域
４０  ダイオードのアノード領域
４１  コンタクト
４３  ＥＳＤ保護素子
４４  プリドライバ
４５  ＭＯＳドライバ
４６  ＩＧＢＴドライバ
４７  ハイサイドレスＭＯＳドライバ
４８  ハイサイドレスＩＧＢＴドライバ
【図１】
0004758787.tif 000002
【図２】
0004758787.tif 000003
【図３】
0004758787.tif 000004
【図４】
0004758787.tif 000005
【図５】
0004758787.tif 000006
【図６】
0004758787.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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