(57)【特許請求の範囲】
【請求項１】
ダブルゲートＦｉｎ−ＦＥＴデバイスを形成する方法であって、
基板上に絶縁層を形成するステップと、
前記絶縁層上に、複数の側表面、上表面および下表面を有するフィン構造を形成するステップと、
前記フィン構造の上表面上に絶縁層を形成するステップと、
ソースおよびドレイン領域を形成するステップと、
前記フィン構造の前記下表面より下の前記絶縁層を横方向に貫通してエッチングして、前記フィン構造の一部が、基板上で浮遊するとともに、前記ソースおよびドレイン領域に隣接した前記フィン構造の端部によって支持された状態にするステップと、
前記フィン構造上に、前記フィン構造の前記下表面と、前記側表面の少なくとも一部とを取り囲むようにゲート材料をたい積するステップと、
前記たい積したゲート材料をプレーナ化するステップと、
前記フィン構造の対向面上に第１ゲート電極および第２ゲート電極を形成すべく、前記ゲート材料をパターン化すると共にエッチングするステップとを含む、方法。
【請求項２】
前記エッチングするステップは、
前記絶縁層を横方向に貫通すべく、ＨＢｒを使用する、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、２つのゲートが短チャネル効果をコントロールするために使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００５】
本発明の趣旨に沿った実装は、導電性のフィンの両側に形成される２つのゲートを有するＦｉｎＦＥＴデバイスを提供する。このデバイスは、デバイスのトータルでのチャネル幅を増加させるべく、導電性のフィンより下にゲート材料を含むことができる。
【０００６】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識できる。本発明の効果は、添付された請求項で特に指摘されるように理解され、達成される。
【０００７】
本発明によれば、前述およびその他の利点の一部は、基板、絶縁層、第１ゲート、およびフィンを含む半導体デバイスによって達成される。
絶縁層は、基板上に形成される。
また、第１ゲートは、絶縁層上に形成される。この第１ゲートは、半導体デバイスのチャネル領域でＵ字型の断面を有している。
フィンは、複数の側表面、上表面、および下表面を有する。この下表面および側表面の一部は、第１ゲートに囲まれている。
【０００８】
本発明の他の態様によれば、半導体デバイスを製造する方法が提供される。この方法は、基板上に絶縁層を形成するステップと、絶縁層上にフィン構造を形成するステップと、を含んでいる。
このフィン構造は、複数の側表面、上表面および下表面を有している。
この方法はさらに、フィン構造の上表面上に絶縁層を形成するステップと、ソースおよびドレイン領域を形成するステップと、フィン構造の下表面より下の絶縁層を横方向にアンダーカットすべく、絶縁層をエッチングするステップと、を含んでいてもよい。
この方法はさらに、フィン構造上にゲート材料をたい積するステップを含んでいる。このゲート材料は、フィン構造の下表面と、側表面の少なくとも一部と、を取り囲んでいる。
この方法はまた、たい積したゲート材料をプレーナ化するステップと、フィンの両側に第１および第２ゲート電極を形成すべく、ゲート材料をパターン化およびエッチングするステップと、を含む。
【０００９】
本発明のさらなる態様によれば、基板、絶縁層、導電性のフィン、絶縁性のキャップ、ゲート絶縁層、およびゲートを含んだ半導体デバイスが提供される。
この絶縁層は、基板上に形成され、導電性のフィンは、絶縁層上に形成される。
この導電性のフィンは、第１端部と、第２端部と、およびこの第１端部および第２端部の間に位置する中間部分と、を有する。この第１端部および第２端部は、絶縁層上に配置され、中間部分はこの絶縁層と分離されている。
絶縁性のキャップは、導電性のフィンの上表面の上に形成され、ゲート絶縁層は、側表面および導電性のフィンの下表面の上に形成される。
ゲートは絶縁層上に形成される。このゲートは、導電性のフィンの中間部分の下表面および側表面を取り囲んでいる。
【００１０】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１１】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１２】
本発明の趣旨に沿った実装は、ダブルゲートＦｉｎＦＥＴデバイス、およびこのようなデバイスを製造する方法を提供する。
本発明に従って形成されたＦｉｎＦＥＴデバイスは、導電性のフィンの下表面を囲むゲート材料を有する導電性のフィンの両側に形成されるゲートを含むことができる。
【００１３】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１を参照して、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
【００１４】
典型的な実装においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１５００Åから約３０００Åに及ぶ厚みを有し得る。
シリコン層１３０は、約２００Åから約１０００Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１５】
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１６】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１００Åから約２５０Åに及ぶ厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１７】
その後、半導体デバイス１００をエッチングしてもよい。典型的な実装の１つにおいては、図２Ａに示すように、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングは埋込酸化膜１２０の上で停止する。
図２Ａに示すように、絶縁性のキャップ１４０を有するシリコンを含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングする。
【００１８】
フィン２１０を形成した後、このフィン２１０の各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図２Ｂは、本発明の典型的な実施例の一例に従って、埋込酸化膜１２０上のフィン２１０に隣接するように形成されたソース領域２２０およびドレイン領域２３０を含む半導体１００の上面図である。
【００１９】
ソース／ドレイン領域２２０、２３０を形成した後、図３Ａに示すように、埋込酸化膜１２０の一部を除去すべく、従来のエッチングケミストリを使用して半導体デバイス１００をエッチングすることができる。
典型的な実装の一例においては、エッチングは、埋込酸化膜１２０の約１００Åから２５０Åを除去してもよい。このエッチング中に、図３Ａの領域３００に示すように、フィン２１０より下の埋込酸化膜１２０の一部を削除してもよい。
フィン２１０より下の側面のアンダーカットは、フィン２１０より下の埋込酸化膜１２０をさらにエッチングすべく、後のプロセスを促進するために使用してもよい。
【００２０】
その後、フィン２１０より下の埋込酸化膜１２０の一部を横にエッチングすべく、第２のエッチングを実行してもよい。
図３Ｂに示すように、フィン２１０より下に位置する埋込酸化膜１２０を横にエッチングすべく、典型的な実装の１つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
【００２１】
フィン２１０は、図３Ｂに示す断面中の埋込酸化膜１２０の上に、実質的にサスペンド（浮遊）されている。
しかしながら、フィン２１０の端部はまだ埋込酸化膜１２０に取り付けられており、図３Ｂに示すフィン２１０のサスペンドされた部分は、ソース／ドレイン領域２２０、２３０のそれぞれと隣接するフィン２１０の端部において埋込酸化膜１２０に支持される。
【００２２】
フォトレジストマスク１５０を除去してもよい。次に、絶縁層をフィン２１０上に形成してもよい。例えば、図４に示すように、薄い酸化膜４１０をフィン２１０上に熱処理により成長させてもよい。
酸化膜４１０は、約１０Åから１００Åまでの厚みに成長させることができ、ゲート絶縁層の役割を果たすべく、フィン２１０の露出したシリコン側表面および下表面上に形成することができる。しかしながら、絶縁性のキャップ１４０は、フィン２１０の上表面を保護する。
【００２３】
その後、図５に示すように、シリコン層５１０を半導体デバイス１００上にたい積してもよい。このシリコン層５１０は、続いて形成されるゲート電極用のゲート材料を含んでいてもよい。
典型的な実装の一例においては、シリコン層５１０は、従来の化学蒸着法（ＣＶＤ）を使用して約５００Åから約１０００Åに及ぶ厚みになるようにたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
【００２４】
その後、半導体デバイス１００をプレーナ化してもよい。
例えば、図６に示すように、ゲート材料（すなわちシリコン層５１０）の鉛直方向における高さが絶縁性のキャップ１４０と等しいまたはほとんど等しくなるように、化学的機械的研磨（ＣＭＰ）を実行してもよい。
図６を参照して、半導体デバイス１００のチャネル領域のシリコン層５１０の断面はＵ字型である。またゲート材料は、２つの側表面上のフィン２１０と、チャネル領域中のフィン２１０の下表面を取り囲む。
しかしながら、フィン２１０の上表面は、絶縁性のキャップ１４０によって被覆される。
【００２５】
その後、ゲート電極を形成すべく、シリコン層５１０をパターン化し、エッチングしてもよい。
例えば、図７は、ゲート電極を形成した後の、本発明の趣旨に沿った半導体デバイス１００の上面図を示す。
図示のように、半導体デバイス１００は、ゲート電極７１０、７２０、およびフィン２１０の底部を囲むゲート材料５１０（図６）を有するダブルゲート構造を含んでいる。簡略化のため、フィン２１０の側表面および下表面を取り囲むゲート絶縁膜４１０は、図７に図示していない。
【００２６】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品（end device）の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサをソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００２７】
図７に示される生成された半導体デバイス１００は、第１ゲート７１０および第２ゲート７２０を有するダブルゲート・デバイスである。
ゲート材料５１０（図６）は、ゲート・エッチング中にフィン２１０を保護する絶縁性のキャップ１４０をフィン２１０が維持することを可能にする一方で、フィン２１０の３つの表面を取り囲んでおり、従来のＦｉｎＦＥＴと比較して１つのデバイス当たりのチャネル幅が増加した半導体デバイス１００を提供する。
さらに、フィン２１０の底部を囲んでいるゲート材料５１０は、第３のゲート電極が必要であり得る状況下において、第３ゲートとして使用することができる。
【００２８】
いくつかの実装においては、図３Ａおよび図３Ｂに関して記載した、埋込酸化膜１２０を横方向にアンダーカットすることに関連するプロセスを回避して、電気的、物理的に分離した２つのゲート電極７１０、７２０を生成してもよい。
この実装においては、ゲート電極７１０、７２０をフィンによって互いから効果的に分離するので、回路中で使用される際、ゲート電極７１０、７２０の各々にバイアスを別々にかけることができる。
この実装では、例えば特定の回路必要条件に基づいて、ゲート電極７２０とは異なる電圧でゲート電極７１０をバイアスしてもよい。
独立してゲートをバイアスすることは、回路設計中の半導体デバイス１００のフレキシティビティを高める。さらに、ゲート電極７２０とは別に、ゲート電極７１０をｎ型またはｐ型不純物でドープしてもよい。また逆も同じである。
【００２９】
したがって、本発明によれば、デバイスのチャネル領域中にＵ字型の断面を有するダブルゲートＦｉｎＦＥＴデバイスが形成される。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
【００３０】
いくつかの実装においては、ＦｉｎＦＥＴは複数のフィンを必要としてもよい。
図８Ａから図８Ｅは、複数のフィンを形成する典型的なプロセスの一例を示す図である。図８Ａは、半導体デバイス８００の断面を示す。
図８Ａを参照すると、デバイス８００は埋込酸化物（ＢＯＸ）層８１０、フィン層８２０、SiO2層８３０、SiO2構造８４０、およびポリシリコン・スペーサ８５０を含んでいてもよい。
フィン層８２０は、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの組合せを含んでいてもよい。
層８１０ないし８３０、構造８４０、およびスペーサ８５０は、従来の方法で形成することができる。
SiO2構造８４０およびスペーサ８５０は、形成されることになっているフィン間の所望の距離に基づく所定幅を有するように形成することができる。
【００３１】
その後、SiO2構造８４０および層８３０をエッチングし、図８Ｂに示す構造を生成することができる。図示のように、ポリシリコンスペーサ（poly spacers）８５０は、下にあるSiO2がエッチングされないように保護する。
その後、図８Ｃに示すように、ポリシリコンスペーサ８５０を除去してもよい。
それから、図８Ｄに示すように、フィン層８２０を従来の方法でエッチングすることができる。この際、SiO2は、SiO2より下のフィン材料を保護するマスクの役割を果たす。
その後、SiO2マスクをエッチングし、図８Ｅに示す２つのフィンを生成してもよい。この際、エッチングはシリコン・フィン材料の上で停止する。
この方法では、互いに予め決定された間隔をあけた２つ以上のフィンが形成される。
【００３２】
他の実装の１つにおいては、高くしたソース／ドレインを有するＦｉｎＦＥＴが望まれる。
図９Ａおよび図９Ｂは、高くしたソース／ドレイン領域を有するＦｉｎＦＥＴを形成するための典型的なプロセスを示す断面図である。
図９Ａを参照すると、デバイス９００はＢＯＸ層９１０、シリコン層９２０、ゲート９３０、およびサイドウォールスペーサ９４０を含んでいる。これらの層／構造は、従来の方法で形成することができる。
このシリコン層９２０を、ソース／ドレイン領域中でシリコンの約１０％が残るようにエッチバックしてもよい。
次に、図９Ａ中の矢印で示すように、ソース／ドレイン領域をドープすべく、ソース/ドレイン注入を傾斜させて実行してもよい。
このソース／ドレインのイオン注入は、特定の回路必要条件に基づいたｎ型またはｐ型不純物を含んでいてもよい。
【００３３】
ソース／ドレイン注入が完了した後、図９Ｂに示すように、ソース／ドレイン領域の高さを高くすべく、シリコン層９２０の選択エピタキシャル成長（ＳＥＧ）を実行することができる。このように、所望の位置においてＳ／Ｄ接合を形成すべく、ソース／ドレイン注入を注入し、その後、ソース／ドレイン領域を高くするＳＥＧプロセスを実行してもよい。
この方法においては、生成されるデバイスの寄生ソース／ドレイン抵抗が低くなる。
【００３４】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００３５】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００３６】
本発明は、ダブルゲート半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有するＦｉｎＦＥＴデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３７】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に従ってフィンを形成するために使用することができる典型的な層の一例を示す断面図。
【図２Ａ】本発明の典型的な実施形態の一例に従ったフィンの形成を示す断面図。
【図２Ｂ】本発明の典型的な実施形態の一例に従った、図２Ａの半導体デバイスを概略的に示す上面図。
【図３Ａ】本発明の典型的な実施形態の一例に従った、図２Ａのフィンの下の絶縁層のアンダーカットを示す断面図。
【図３Ｂ】本発明の典型的な実施形態の一例に従った、図２Ａのフィンの下の絶縁層のアンダーカットを示す断面図。
【図４】本発明の典型的な実施形態の一例に従った、図３Ｂのフィン上のゲート絶縁層の形成を示す断面図。
【図５】本発明の典型的な実施形態の一例に従った、図４のデバイス上のゲート材料の形成を示す断面図。
【図６】本発明の典型的な実施形態の一例に従った、ゲート材料のプレーナ化を示す断面図。
【図７】本発明の典型的な実施形態の一例に従って形成された、典型的なダブルゲート・デバイスの一例を示す平面図。
【図８Ａ】本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。
【図８Ｂ】本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。
【図８Ｃ】本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。
【図８Ｄ】本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。
【図８Ｅ】本発明の他の実施形態の一例に従って複数のフィンの形成を示す断面図。
【図９Ａ】本発明の他の実施形態の一例に従って高くしたソース／ドレイン領域の形成を示す断面図。
【図９Ｂ】本発明の他の実施形態の一例に従って高くしたソース／ドレイン領域の形成を示す断面図。
【図１】
0004745663.tif 000002
【図２Ａ】
0004745663.tif 000003
【図２Ｂ】
0004745663.tif 000004
【図３Ａ】
0004745663.tif 000005
【図３Ｂ】
0004745663.tif 000006
【図４】
0004745663.tif 000007
【図５】
0004745663.tif 000008
【図６】
0004745663.tif 000009
【図７】
0004745663.tif 000010
【図８Ａ】
0004745663.tif 000011
【図８Ｂ】
0004745663.tif 000012
【図８Ｃ】
0004745663.tif 000013
【図８Ｄ】
0004745663.tif 000014
【図８Ｅ】
0004745663.tif 000015
【図９Ａ】
0004745663.tif 000016
【図９Ｂ】
0004745663.tif 000017