(57)【特許請求の範囲】
【請求項１】
コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
複数の終端抵抗を含む終端回路カードと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩ  ＳＤＲＡＭが選択的に組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩ  ＳＤＲＡＭ、または前記終端回路カードが組み込まれる第２スロットと、を備え、
前記ＤＤＲＩＩ  ＳＤＲＡＭが前記第１スロットに組み込まれた時、前記終端回路カードが前記第２スロットに組み込まれ、
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、
前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗とを含み、
前記第１終端抵抗は前記アドレス信号を整合し、前記第２終端抵抗は前記制御信号を整合することを特徴とする共通モジュール。
【請求項２】
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラが前記第３スロットに組み込まれ、前記信号は第１バスに提供されることを特徴とする請求項１に記載の共通モジュール。
【請求項３】
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項２に記載の共通モジュール。
【請求項４】
前記終端抵抗は、前記第１バスに対応して接続されることを特徴とする請求項１に記載の共通モジュール。
【請求項５】
コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩ  ＳＤＲＡＭが第１モードで組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩ  ＳＤＲＡＭが第２モードで組み込まれる第２スロットと、
複数の終端抵抗と、
前記複数の終端抵抗と前記第１バスの間に対応して接続された複数のスイッチと、を備え、
前記第１モードでは、前記スイッチはオンになって、前記終端抵抗を前記第１バスに接続し、
前記第２モードでは、前記スイッチはオフになり、
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、
前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗を含み、
前記第１終端抵抗は前記アドレス信号を整合し、前記第２終端抵抗は前記制御信号を整合することを特徴とする共通モジュール。
【請求項６】
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラは、前記第３スロットに組み込まれ、前記信号は前記第１バスに提供されることを特徴とする請求項５に記載の共通モジュール。
【請求項７】
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項６に記載の共通モジュール。
【請求項８】
コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩ  ＳＤＲＡＭが選択的に組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩ  ＳＤＲＡＭが選択的に組み込まれる第２スロットと、
前記第１バスに対応して接続される複数の終端抵抗と、を備え、
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、
前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗とを含み、
前記第１終端抵抗は前記アドレス信号を整合し、前記第２終端抵抗は前記制御信号を整合することを特徴とする共通モジュール。
【請求項９】
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラが前記第３スロットに組み込まれ、前記信号は第１バスに提供されることを特徴とする請求項８に記載の共通モジュール。
【請求項１０】
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項９に記載の共通モジュール。
【請求項１１】
前記各終端抵抗の値は、０Ωより大きく１００Ω以下の範囲内であることを特徴とする請求項８に記載の共通モジュール。
【請求項１２】
前記各終端抵抗の値は、１０Ω以上１００Ω以下の範囲内であることを特徴とする請求項１１に記載の共通モジュール。
【請求項１３】
第１モードでは、ＤＤＲＩＩ  ＳＤＲＡＭは、前記第１スロットに組み込まれ、第２モードでは、ＤＤＲＩＩ  ＳＤＲＡＭは、前記第１スロットから取り除かれ、ＤＤＲＩＩＩ  ＳＤＲＡＭが前記第２スロットに組み込まれることを特徴とする請求項８に記載の共通モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通モジュールに関し、特に、ダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールに関するものである。
【背景技術】
【０００２】
ダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）は、高速伝送と低消費電力の要求に適うように開発された。ＤＤＲＩＩＩ  ＳＤＲＡＭの動作電圧は、従来の製品の２.５Ｖから１.８Ｖに低下している。よって、消費電力もそれに応じて減少し、結果としてアプリケーション装置（例えば、コンピュータと携帯電話）が長寿命となる。また、ＤＤＲＩＩＩ  ＳＤＲＡＭのパッケージ技術、ピン、信号もこれまでの製品よりも改善されている。
【０００３】
図１は、ＤＤＲＩＩ  ＳＤＲＡＭの従来のメインボードを表している。図１では、ＤＤＲＩＩ  ＳＤＲＡＭ１１は、メインボード１のＤＤＲＩＩスロットに組み込まれる。メインコントローラ１０は、データ信号ＤＡＴＡと、アドレス信号ＡＤＤと、制御信号ＣＭＤとをＤＤＲＩＩ  ＳＤＲＡＭ１１に提供する。メインコントローラ１０には、インテルのノースブリッジチップセット、またはＡＭＤ中央演算処理装置（ＣＰＵ）を用いることができる。図１を参照すると、アドレス信号ＡＤＤと制御信号ＣＭＤに対して必要な終端抵抗ＲＡＤＤとＲＣＭＤは、メインボード１上に配置され、データ信号ＤＡＴＡに対して必要な終端抵抗ＲＤＡＴＡは、ＤＤＲＩＩ  ＳＤＲＡＭ１１に組み込まれる。
【０００４】
図２は、ＤＤＲＩＩＩ  ＳＤＲＡＭの従来のメインボードを表している。図２では、ＤＤＲＩＩＩ  ＳＤＲＡＭ２１は、メインボード２のＤＤＲＩＩＩスロットに組み込まれる。メインコントローラ２０は、データ信号ＤＡＴＡと、アドレス信号ＡＤＤと、制御信号ＣＭＤとをＤＤＲＩＩＩ  ＳＤＲＡＭ２１に提供する。メインコントローラ２０には、インテルのノースブリッジチップセット、またはＡＭＤ  ＣＰＵを用いることができる。図２を参照すると、データ信号ＤＡＴＡ、アドレス信号ＡＤＤ、制御信号ＣＭＤに対して必要な終端抵抗ＲＤＡＴＡ、ＲＡＤＤ、ＲＣＭＤは、ＤＤＲＩＩＩ  ＳＤＲＡＭ２１に組み込まれる。図１のＤＤＲＩＩ  ＳＤＲＡＭ１１のメインボード１に比較すると、ＤＤＲＩＩＩ  ＳＤＲＡＭ２１の終端抵抗ＲＡＤＤとＲＣＭＤは、メインボード２から取り除かれてＤＤＲＩＩＩ  ＳＤＲＡＭ２１の中に配置されている。
【０００５】
上述のように、ＤＤＲＩＩ  ＳＤＲＡＭとＤＤＲＩＩＩ  ＳＤＲＡＭでは、規格が異なる。ＤＤＲＩＩ  ＳＤＲＡＭとＤＤＲＩＩＩ  ＳＤＲＡＭを選択的に用いられる時、異なるメインボードがそれぞれに必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールを提供する。
【課題を解決するための手段】
【０００７】
本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールの特徴は、コンピュータに適用され、第１バスと、終端回路カードと、第１スロットと、第２スロットとを備える。第１バスは複数の信号を伝送する。終端回路カードは複数の終端抵抗を含む。第１スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩ  ＳＤＲＡＭは、第１スロットに選択的に組み込まれる。第２スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＩ  ＳＤＲＡＭ、または終端回路カードは、第２スロットに組み込まれる。ＤＤＲＩＩ  ＳＤＲＡＭが第１スロットに組み込まれた時、終端回路カードは第２スロットに組み込まれる。
【０００８】
本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジューの他の特徴は、コンピュータに適用され、第１バスと、第１スロットと、第２スロットと、複数の終端抵抗と、複数のスイッチとを備える。第１バスは複数の信号を伝送する。第１スロットは、共通モジュール上に配置され、第１バスに接続される。第２スロットは、共通モジュール上に配置され、第１バスに接続される。スイッチは、終端抵抗と第１バスの間に対応して接続される。第１モードでは、ＤＤＲＩＩ  ＳＤＲＡＭは、第１スロットに組み込まれ、スイッチはオンにされて、終端抵抗を第１バスに接続する。第２モードでは、ＤＤＲＩＩＩ  ＳＤＲＡＭは、第２スロットに組み込まれ、スイッチはオフにされる。
【０００９】
本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールの他の特徴は、コンピュータに適用され、第１バスと、第１スロットと、第２スロットと、複数の終端抵抗とを備える。第１バスは複数の信号を伝送する。第１スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩ  ＳＤＲＡＭは、第１スロットに選択的に組み込まれる。第２スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＩ  ＳＤＲＡＭは第２スロットに選択的に組み込まれる。終端抵抗は、第１バスに対応して接続される。
【発明の効果】
【００１０】
本発明の共通モジュールは、異なる規格を有する２つのメインボードを必要とすることなく、ＤＤＲＩＩ  ＳＤＲＡＭ、またはＤＤＲＩＩＩ  ＳＤＲＡＭを選択的に用いることができる。
【発明を実施するための最良の形態】
【００１１】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１２】
ダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩ  ＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩ  ＳＤＲＡＭ）に対応する共通モジュールを提供する。図３Ａは、ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例を示す。この実施例の共通モジュール３は、コンピュータシステムに適用され、第１バス３０と、少なくとも１つの第１スロット３１と、第２スロット３２と、第３スロット３３と、終端回路カード（termination circuit card）３４とを含む。注意するのは、終端回路カード３４は、図３Ａに表される位置に固定されてはおらず、終端回路カード３４の位置は、終端回路カード３４が共通モジュール３に含まれることを表しているだけである。第１から第３スロット３１〜３３は、共通モジュール３上に配置され、第１バス３０に接続される。コンピュータシステムのメインコントローラ３５は、第３スロット３３に組み込まれる。
【００１３】
メインコントローラ３５は、複数の信号を第１バス３０に提供する。１実施例では、メインコントローラ３５は、ＡＭＤ  ＣＰＵである。１実施例では、図３Ｂに示すように、共通モジュール３は、メインコントローラ３５に接続されるチップセット３６を更に含み、チップセット３６は、信号をメインコントローラ３５から第１バス３０に伝送する。図３Ｂの１実施例では、メインコントローラ３５は、インテルのＣＰＵであり、チップセット３６は、ノースブリッジチップセットによって実装される。
【００１４】
メインコントローラ３５からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２、制御信号はＣ０〜Ｃ２とする。
【００１５】
共通モジュール３は、２つのモードで動作する。第１はＤＤＲＩＩ  ＳＤＲＡＭモードで、第２はＤＤＲＩＩＩ  ＳＤＲＡＭモードである。
【００１６】
図４Ａは、第１モードの共通モジュール３を表している。図４Ａを参照して説明すると、第１モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ４０は、第１スロット３１に組み込まれ、終端回路カード３４は、第２スロット３２に組み込まれる。図４Ｂを参照すると、終端回路カード３４は、複数の終端抵抗Ｒを含み、終端抵抗Ｒは、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２のインピーダンスを整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。データ信号Ｄ０〜Ｄ２に整合する終端抵抗は、ＤＤＲＩＩ  ＳＤＲＡＭ４０に組み込まれる。終端回路カード３４が第２スロット３２に組み込まれた時、終端抵抗ＲＡ０〜ＲＡ２と終端抵抗ＲＣ０〜ＲＣ２は、第１バス３０に対応して接続され、よって、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２にそれぞれ接続され、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２にそれぞれ接続される。
【００１７】
図５は、第２モードの共通モジュール３を表している。図５を参照して説明すると、第２モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ４０は、第１スロット３１から取り除かれ、終端回路カード３４は、第２スロット３２から取り除かれる。ＤＤＲＩＩＩ  ＳＤＲＡＭ５０は、第２スロット３２に組み込まれる。ＤＤＲＩＩＩ  ＳＤＲＡＭ５０の規格に基づいて、データ信号Ｄ０〜Ｄ２、アドレス信号Ａ０〜Ａ２、制御信号Ｃ０〜Ｃ２の終端抵抗は、ＤＤＲＩＩＩ  ＳＤＲＡＭ５０に組み込まれ、終端回路カード３４は不要となる。
【００１８】
図３Ａ〜５の実施例に基づいて、ＤＤＲＩＩ  ＳＤＲＡＭ４０が用いられる時、ＤＤＲＩＩ  ＳＤＲＡＭ４０と終端回路カード３４が組み込まれ、ＤＤＲＩＩＩ  ＳＤＲＡＭ５０が用いられる時、ＤＤＲＩＩＩ  ＳＤＲＡＭ５０が組み込まれる。よって、異なる規格を有する２つのメインボードは必要ない。
【００１９】
また、図３Ａ〜５の実施例では、１つの第１スロット３１が例として提供されているが、実際には、共通モジュール３は、複数の直列接続された第１スロット３１を含むことができる。第１モードでは、１つのＤＤＲＩＩ  ＳＤＲＡＭが１つの第１スロット３１に組み込まれる。
【００２０】
図６ＡのＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例では、共通モジュール６は、コンピュータシステムに適用され、第１バス６０と、少なくとも１つの第１スロット６１と、第２スロット６２と、第３スロット６３と、複数の終端抵抗Ｒと、複数のスイッチＳＷと、スイッチコントローラー６４とを含む。第１から第３スロット６１〜６３は、共通モジュール６上に配置され、第１バス６０に接続される。コンピュータシステムのメインコントローラ６５は、第３スロット６３に組み込まれる。スイッチＳＷは、終端抵抗Ｒと第１バス６０の間に接続される。
【００２１】
メインコントローラ６５は、複数の信号を第１バス６０に提供する。１実施例では、メインコントローラ６５は、ＡＭＤ  ＣＰＵである。１実施例では、図６Ｂに示すように、共通モジュール６は、メインコントローラ６５に接続されるチップセット６６を更に含み、チップセット６６は、信号をメインコントローラ６５から第１バス６０に伝送する。図６Ｂの実施例では、メインコントローラ６５は、インテルのＣＰＵであり、チップセット６６は、ノースブリッジチップセットによって実行される。
【００２２】
メインコントローラ６５からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２と、制御信号はＣ０〜Ｃ２とする。
【００２３】
終端抵抗Ｒは、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２を整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。スイッチＳＷは、スイッチＳＷＡ０〜ＳＷＡ２とスイッチＳＷＣ０〜ＳＷＣ２を含む。スイッチＳＷＡ０〜ＳＷＡ２は、終端抵抗ＲＡ０〜ＲＡ２とアドレス信号Ａ０〜Ａ２の間にそれぞれ接続され、スイッチＳＷＣ０〜ＳＷＣ２は、終端抵抗ＲＣ０〜ＲＣ２と制御信号Ｃ０〜Ｃ２の間にそれぞれ接続される。
【００２４】
共通モジュール６は、２つのモードで動作する。第１はＤＤＲＩＩ  ＳＤＲＡＭモードで、第２はＤＤＲＩＩＩ  ＳＤＲＡＭモードである。
【００２５】
図７は、第１モードの共通モジュール６を表している。図７を参照して説明すると、第１モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ７０は、第１スロット６１に組み込まれ、スイッチコントローラー６４は、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２をオンにする。終端抵抗ＲＡ０〜ＲＡ２とＲＣ０〜ＲＣ２は、第１バス６０に対応して接続される。よって、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２に接続し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２にそれぞれ接続される。また、データ信号Ｄ０〜Ｄ２に整合する終端抵抗は、ＤＤＲＩＩ  ＳＤＲＡＭ７０に組み込まれる。
【００２６】
図８は、第２モードの共通モジュール６を表している。図８を参照して説明すると、第２モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ７０は、第１スロット６１から取り除かれ、ＤＤＲＩＩＩ  ＳＤＲＡＭ８０は、第２スロット６２に組み込まれる。スイッチコントローラー６４は、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２をオフにする。ＤＤＲＩＩＩ  ＳＤＲＡＭ８０の規格に基づいて、データ信号Ｄ０〜Ｄ２、アドレス信号Ａ０〜Ａ２、制御信号Ｃ０〜Ｃ２の終端抵抗は、ＤＤＲＩＩＩ  ＳＤＲＡＭ８０に組み込まれる。よって、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２は、第１バス６０に接続されることがない。
【００２７】
図６Ａ〜８の実施例に基づいて、ＤＤＲＩＩ  ＳＤＲＡＭ７０、またはＤＤＲＩＩＩ  ＳＤＲＡＭ８０が用いられる時、終端抵抗Ｒと第１バス６１の間のスイッチＳＷは、選択的にオン、またはオフにされる。よって、異なる規格を有する２つのメインボードが不要となる。
【００２８】
また、図６Ａ〜８の実施例では、単一の第１スロット６１が例として提供されているが、実際には、共通モジュール６は、複数の直列接続された第１スロット６１を含むことができる。第１モードでは、１つのＤＤＲＩＩ  ＳＤＲＡＭが１つの第１スロット６１に組み込まれる
【００２９】
図９ＡのＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例では、共通モジュール９は、コンピュータシステムに適用され、第１バス９０と、少なくとも１つの第１スロット９１と、第２スロット９２と、第３スロット９３と、複数の終端抵抗Ｒとを含む。第１から第３スロット９１〜９３は、共通モジュール９上に配置され、第１バス９０に接続される。コンピュータシステムのメインコントローラ９４は、第３スロット９３に組み込まれる。終端抵抗Ｒは、第１バス９０に対応して接続される。
【００３０】
メインコントローラ９４は、複数の信号を第１バス９０に提供する。１実施例では、メインコントローラ９４は、ＡＭＤ  ＣＰＵである。１実施例では、図９Ｂに示すように、共通モジュール９は、メインコントローラ９４に接続されるチップセット９５を更に含み、チップセット９５は、信号をメインコントローラ９４から第１バス９０に伝送する。図９Ｂの１実施例では、メインコントローラ９４は、インテルのＣＰＵであり、チップセット９５は、ノースブリッジチップセットによって実装される。
【００３１】
メインコントローラ９４からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２と、制御信号はＣ０〜Ｃ２とする。
【００３２】
終端抵抗Ｒは、第１バス９０に対応して接続され、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２を整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。
【００３３】
共通モジュール９は、２つのモードで動作する。第１はＤＤＲＩＩ  ＳＤＲＡＭモードで、第２はＤＤＲＩＩＩ  ＳＤＲＡＭモードである。
【００３４】
図１０は、第１モードの共通モジュール９を表している。図１０を参照して説明すると、第１モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ１００は、第１スロット９１に組み込まれる。制御信号Ｃ０〜Ｃ２を整合する終端抵抗は、ＤＤＲＩＩ  ＳＤＲＡＭ１００に組み込まれる。よって、データ信号Ｄ０〜Ｄ２と、アドレス信号Ａ０〜Ａ２と、制御信号Ｃ０〜Ｃ２とは、終端抵抗に接続して整合される。
【００３５】
図１１は、第２モードの共通モジュール９を表している。図１１を参照して説明すると、第２モードでは、ＤＤＲＩＩ  ＳＤＲＡＭ１００は、第１スロット９１から取り除かれ、ＤＤＲＩＩＩ  ＳＤＲＡＭ１１０が第２スロット９２に組み込まれる。
【００３６】
１実施例では、各終端抵抗Ｒの値の範囲は０Ω〜１００Ωである。他の１実施例では、各終端抵抗Ｒの値の範囲は１０Ω〜１００Ωである。
【００３７】
図９Ａ〜１１の実施例に基づいて、ＤＤＲＩＩ  ＳＤＲＡＭ１００、またはＤＤＲＩＩＩ  ＳＤＲＡＭ１１０が用いられる時、ＤＤＲＩＩ  ＳＤＲＡＭ１００、またはＤＤＲＩＩＩ  ＳＤＲＡＭ１１０は、共通モジュール９に選択的に組み込まれる。よって、本発明の共通モジュールよって、異なる規格を有する２つのメインボードを用いる必要がなくなる。
【００３８】
また、図９Ａ〜１１の実施例では、単一の第１スロット９１が例として提供されているが、実際には、共通モジュール９は、複数の直列接続された第１スロット９１を含むことができる。第１モードでは、１つのＤＤＲＩＩ  ＳＤＲＡＭが１つの第１スロット９１に組み込まれる。
【００３９】
以上、本発明の好適な実施例を示したが、これは本発明を限定するものではなく、本発明の趣旨及び範囲を逸脱しない限りにおいては、当業者であれば行い得る様々な変更や変形を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００４０】
【図１】ＤＤＲＩＩ  ＳＤＲＡＭの従来のメインボードを表している。
【図２】ＤＤＲＩＩＩ  ＳＤＲＡＭの従来のメインボードを表している。
【図３Ａ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例を表している。
【図３Ｂ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例を表している。
【図４Ａ】第１モードの図３Ａの共通モジュールを表している。
【図４Ｂ】図３Ａの終端回路カード（termination circuit card）を表している。
【図５】第２モードの図３Ａの共通モジュールを表している。
【図６Ａ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例を表している。
【図６Ｂ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの１実施例を表している。
【図７】第１モードの図６Ａの共通モジュールを表している。
【図８】第２モードの図６Ａの共通モジュールを表している。
【図９Ａ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの実施例を表している。
【図９Ｂ】ＤＤＲＩＩ  ＳＤＲＡＭおよびＤＤＲＩＩＩ  ＳＤＲＡＭに対応する共通モジュールの実施例を表している。
【図１０】第１モードの図９Ａの共通モジュールを表している。
【図１１】第２モードの図９Ａの共通モジュールを表している。
【符号の説明】
【００４１】
１      メインボード
１０    メインコントローラ
１１    ＤＤＲＩＩ  ＳＤＲＡＭ
２      メインボード
２０    メインコントローラ
２１    ＤＤＲＩＩＩ  ＳＤＲＡＭ
ＲＡＤＤ，ＲＣＭＤ，ＲＤＡＴＡ  終端抵抗
３      共通モジュール
３０    第１バス
３１    第１スロット
３２    第２スロット
３３    第３スロット
３４    終端回路カード
３５    メインコントローラ
３６    チップセット
４０    ＤＤＲＩＩ  ＳＤＲＡＭ
５０    ＤＤＲＩＩＩ  ＳＤＲＡＭ
Ａ０〜Ａ２  アドレス信号
Ｃ０〜Ｃ２  制御信号
Ｄ０〜Ｄ２  データ信号
Ｒ，ＲＡ０〜ＲＡ２，ＲＣ０〜ＲＣ２  終端抵抗
６      共用モジュール
６０    第１バス
６１    第１スロット
６２    第２スロット
６３    第３スロット
Ｒ      終端抵抗
ＳＷ    複数のスイッチ
６４    スイッチコントローラー
６５    メインコントローラ
６６    チップセット
７０    ＤＤＲＩＩ  ＳＤＲＡＭ
８０    ＤＤＲＩＩＩ  ＳＤＲＡＭ
ＳＷ，ＳＷＡ０〜ＳＷＡ２，ＳＷＣ０〜ＳＷＣ２  スイッチ
９      共用モジュール
９０    第１バス
９１    第１スロット
９２    第２スロット
９３    第３スロット
９４    メインコントローラ
９５    チップセット
１００  ＤＤＲＩＩ  ＳＤＲＡＭ
１１０  ＤＤＲＩＩＩ  ＳＤＲＡＭ
Ｒ，ＲＡ０〜ＲＡ２，ＲＣ０〜ＲＣ２  終端抵抗
【図１】
0004705613.tif 000002
【図２】
0004705613.tif 000003
【図３Ａ】
0004705613.tif 000004
【図３Ｂ】
0004705613.tif 000005
【図４Ａ】
0004705613.tif 000006
【図４Ｂ】
0004705613.tif 000007
【図５】
0004705613.tif 000008
【図６Ａ】
0004705613.tif 000009
【図６Ｂ】
0004705613.tif 000010
【図７】
0004705613.tif 000011
【図８】
0004705613.tif 000012
【図９Ａ】
0004705613.tif 000013
【図９Ｂ】
0004705613.tif 000014
【図１０】
0004705613.tif 000015
【図１１】
0004705613.tif 000016