(57)【特許請求の範囲】
【請求項１】
半導体装置の入出力端子と内部回路との間に設けられた静電保護装置において、前記入出力端子に接続する入出力配線と一定電位の電極配線との間で互いに並列に接続された第１の絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）と第２のＭＯＳトランジスタとを前記静電保護装置は備え、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは同チャネル型ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタは前記第１のＭＯＳトランジスタより高い駆動能力を有し且つ前記第１のＭＯＳトランジスタで起動するように形成されており、前記入出力端子に過大入力電圧が印加された前記第１のＭＯＳトランジスタの動作時の単位チャネル幅あたりの抵抗値と前記第１のＭＯＳトランジスタに直列の付加抵抗値との和は、前記第２のＭＯＳトランジスタの動作時の単位チャネル幅あたりの抵抗値と前記第２のＭＯＳトランジスタに直列の付加抵抗値との和よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、半導体基板上に設けられた同一のウェル層内に互いに隣接して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、前記内部回路を構成するＭＯＳトランジスタよりも膜厚の厚いゲート絶縁膜を有していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１（第２）のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、前記第１（第２）のＭＯＳトランジスタのゲート電極および前記電極配線は接地電位に接続されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記入出力端子は電源電位に固定されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１（第２）のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、前記第１（第２）のＭＯＳトランジスタのゲート電極および前記電極配線は電源電位に接続されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のＭＯＳトランジスタは、半導体装置の出力バッファ回路として動作することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項８】
前記第１（第２）のＭＯＳトランジスタは半導体基板上に設けたトレンチ素子分離領域で囲われ、前記第１（第２）のＭＯＳトランジスタのバックゲート抵抗が前記トレンチ素子分離領域の深さで調整されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のＭＯＳトランジスタのソース・ドレイン拡散層は、互いに接続し一導電型で同不純物濃度を有し互いに接続する第１の拡散層と第２の拡散層とで構成され、前記第１の拡散層は前記第２の拡散層より浅く且つ前記第１のＭＯＳトランジスタのゲート電極に隣接して形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の拡散層の下部に逆導電型のポケット拡散層が形成され、前記第１の拡散層と前記ポケット拡散層とで形成された接合の耐圧は、前記第２の拡散層と半導体基板との間で形成された接合の耐圧より小さいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のＭＯＳトランジスタのゲート電極とゲート絶縁膜を介してオーバーラップする前記第１の拡散層の表面領域で電子のバンド間トンネルが起こることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記第２のＭＯＳトランジスタのソース・ドレイン拡散層はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成されていることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のＭＯＳトランジスタのチャネル長は、前記第２のＭＯＳトランジスタのチャネル長より短いことを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に内部回路を静電破壊から保護するための静電保護装置を備えた半導体装置とその製法に関する。
【０００２】
【従来の技術】
半導体基板上に形成される半導体集積回路は、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタという）等の半導体素子で構成されている。そして、外部から瞬間的にかかる過大入力電圧たとえば静電気から発生するパルス状の高電圧による静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から半導体素子の破壊を防止することが必須になっている。このようなＥＳＤから半導体集積回路を保護する技術としてこれまで種々のものが提案され用いられている。
【０００３】
半導体装置が高集積化され、その動作電圧が低電圧化され低消費電力化されると共に、半導体装置を構成する半導体素子の構造は微細化され高密度化されてくる。そして、一般に、微細化され高密度化される半導体素子、特にＭＯＳトランジスタの静電破壊は生じ易くなる。
【０００４】
また、このような半導体素子の微細化においては、通常、半導体装置の周辺回路の動作電圧は内部回路のそれよりも大きく設定される。例えば、周辺回路は３．３Ｖ動作になり内部回路は１．２Ｖ程度の動作になる。これに合わせて、周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜は、内部回路を構成するＭＯＳトランジスタのそれより厚く設定される。また、周辺回路を構成するＭＯＳトランジスタに対しては、ホットエレクトロン耐性の向上するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が依然として必要になる。これに対して、内部回路では１Ｖ程度の低電圧動作になりホットレクトロンの問題は解消する。このような、半導体装置を構成するＭＯＳトランジスタが周辺回路と内部回路とで異なる場合にも、上記周辺回路でのＬＤＤ構造あるいはそのシリサイド化のために、周辺回路のＭＯＳトランジスタの静電破壊が特に起こりやすくなる。
【０００５】
半導体集積回路をＥＳＤから保護するための従来の静電保護装置として特開昭６３−２０２０５６号公報に記載され開示されている技術（以下、第１の従来例と記す）、一般的によく知られている技術（以下、第２の従来例と記す）、および近年に提案された技術（以下、第３の従来例と記す）について説明する。ここで、上記の第３の従来例は、アイ・イー・イー・イー  トランザクションズ  オン  コンポーネンツ  パッケージング  アンド  マニファクチャリング  テクノロジ(IEEE TRANSACTIONS ON COMPONENTS,PACKAGING,AND MANUFACTURING TECHNOLOGY ） PART A VOL.18 NO.2 JUNE 1995 p314-320 に記載されている。
【０００６】
図９（ａ）は、上記第１の従来例の場合の静電保護装置となる入力保護部の等価回路を示す。また、図９（ｂ）は、この入力保護の半導体素子の断面構造を示している。
【０００７】
図９（ａ）に示すように、入力端子１０１に入力配線１０２が接続されている。そして、この入力配線１０２は、半導体装置の内部回路の入力ゲートに接続されるようになる。この入力配線１０２には、Ｖｓｓ電位（ＧＮＤ電位）との間に静電保護トランジスタとして入力保護用ＮチャネルＭＯＳトランジスタ１０３が接続されている。そして、この入力保護用ＮチャネルＭＯＳトランジスタ１０３のゲートはＶｓｓ電位に固定されている。
【０００８】
このような入力保護部は、寸法の大きな１個のＭＯＳトランジスタで構成されている。しかし、高いパルス電圧がこのＭＯＳトランジスタに印加されると、このＭＯＳトランジスタはバイポーラ動作するようになる。このため図９（ａ）では、あたかも寄生ＮＰＮトランジスタ１０４が入力配線１０２とＶｓｓ電位との間に存在するように記載されている。
【０００９】
実際に保護回路を構成する１個のＭＯＳトランジスタである入力保護用ＮチャネルＭＯＳトランジスタ１０３は、図９（ｂ）に示すように、導電型がＰ型の半導体基板１０５に設けられている。ここで、入力端子１０１に接続されたドレイン用Ｎ+ 拡散層１０６の回りをゲート電極１０７が囲み、さらにこのゲート電極１０７の回りをソース用Ｎ+ 拡散層１０８が囲むように形成されている。
【００１０】
この場合に、図９（ｂ）に破線で記したように、寄生ＮＰＮトランジスタ１０４が見かけ上に形成される。そして、半導体基板１０５が寄生ＮＰＮトランジスタ１０４のベースとなり、ソース用Ｎ+ 拡散層１０８がエミッタとなり、ドレイン用Ｎ+ 拡散層１０６がコレクタとなる。なお、このソース用Ｎ+ 拡散層１０８はＶｓｓに接続され、ドレイン用Ｎ+ 拡散層１０６上には金属のパッドで構成される入力端子が形成されるようになる。
【００１１】
このようにして、この第１の従来例では、入力保護用の半導体素子として大きな寸法の１個のＭＯＳトランジスタが形成されることになる。
【００１２】
次に、図１０に基づいて第２の従来例を説明する。図１０は、この第２の従来例の場合の静電保護装置となる入力保護部の等価回路を示している。
【００１３】
図１０に示すように、入力端子２０１に抵抗配線２０２が接続されている。そして、この抵抗配線２０２は、半導体装置の内部回路の入力ゲートに接続されるようになる。そして、この抵抗配線２０２とＶｓｓ電位との間に入力保護用ＰＮダイオード２０３ダイオードおよびＮＰＮトランジスタ２０４が互いに並列になるように接続されている。
【００１４】
このＮＰＮトランジスタ２０４は、図示しないが、例えば導電型がＰ型の半導体基板上で互いに隣接し並行に形成される細長いＮ+ 拡散層でもって構成される。ここで、このＮＰＮトランジスタはラテラル型バイポーラトラジスタであり、一方の拡散層がエミッタとなり、他方の拡散層がコレクタとなりその間の導電型がＰ型の半導体基板の表面がベースとなる。
【００１５】
また、入力保護用ＰＮダイオード２０３は、上記の他方のＮ+ 拡散層と半導体基板とで構成される。このようにして、図１０の等価回路は形成されている。
【００１６】
次に、図１１に基づいて第３の従来例を説明する。図１１は、この第３の従来例の場合の静電保護装置である入力保護部の等価回路を示している。
【００１７】
図１１に示すように、入力端子３０１に入力配線３０２が接続されている。そして、この入力配線３０２は、半導体装置の内部回路の入力ゲートに接続されるようになる。この入力配線３０２には、Ｖｓｓ電位との間に静電保護トランジスタとして入力保護用ＮチャネルＭＯＳトランジスタ３０３が接続されている。そして、入力配線３０２とＶｓｓ電位との間に、カップリング容量３０４と抵抗３０５とが直列に接続される。その上で、入力保護用ＮチャネルＭＯＳトランジスタ３０３のゲート電極が、上記カップリング容量３０４と抵抗３０５との間に接続されている。
【００１８】
なお、上記の従来の技術で示した静電保護装置は出力保護部にも同様に適用できるものである。
【００１９】
【発明が解決しようとする課題】
先述したように、半導体装置は高集積化と共に高速化されていく。このために、半導体装置を構成する個々の半導体素子はますます微細化され高密度化される。このように、半導体素子が微細化されると、一般にＥＳＤによる半導体装置の不良発生が多発するようになる。
【００２０】
また、半導体装置は低消費電力化が必須であり、動作時の低電圧化が重要になってきている。このように低電圧化になると、これまでに比し、少量の静電気あるいは小さな過大入力電圧の場合でも、内部回路を構成する半導体素子が破壊し易くなってくる。
【００２１】
また、上述したように、半導体装置の製品では、周辺回路の動作電圧は内部回路のそれよりも大きく設定される。これに合わせて、周辺回路を構成するＭＯＳトランジスタのソース・ドレイン拡散層には、ホットエレクトロン耐性の向上するＬＤＤ構造が依然として必要になる。このために、周辺回路のＭＯＳトランジスタの静電破壊は特に起こり易くなっている。このような技術動向のなかで、以前に増して、上記のようなＥＳＤ等から半導体素子を保護する技術の開発が急務になってきている。
【００２２】
先述した第１の従来例では、静電保護トランジスタとして大きな寸法のＭＯＳトランジスタが入力端子１０１の周りに１個形成されている。そしてこの場合には、過大入力電圧が入力端子１０１を通してドレイン用Ｎ+ 拡散層１０６に印加されると、ゲート電極１０７の直下のドレイン用Ｎ+ 拡散層１０６と半導体基板との間のＰＮ接合部でアバランシェ型ブレークダウンが起こる。このブレークダウンは、この場合多数キャリアである正孔を多数発生させる。この正孔は基板電位を正極側に高めバイポーラ動作によるスナップバック効果でＭＯＳトランジスタを作動させる。そして、過大入力電圧に対する放電がなされるようになる。
【００２３】
しかし、第１の従来例の場合には、通常ＰＮ接合部でのブレークダウンは局部的に起こる。このために、上記大きなＭＯＳトランジスタにおいては、上記ブレークダウンの生じた領域が初めにバイポーラ動作することになり、上記バイポーラ動作がＭＯＳトランジスタの中で不均一に生じることになる。そして、初めにバイポーラ動作した上記領域が静電破壊するようになる。このようなバイポーラ動作の不均一性は、ＭＯＳトランジスタがＬＤＤ構造であるとより生じ易くなる。これは、ＭＯＳトランジスタのソース・ドレイン拡散層がＬＤＤ構造であると、上記ブレークダウン電圧が高くなりより局部的なブレークダウンが起こり易くなるからである。
【００２４】
また、この従来例の場合には、ＭＯＳトランジスタのゲート絶縁膜の絶縁破壊が頻繁に発生するようになる。特に、この絶縁破壊は、半導体素子の微細化に伴うゲート絶縁膜の薄膜化と共に顕著になる。この絶縁破壊の生じ易い理由としては、上記過大入力電圧に対する放電時、正極側にシフトし多数の正孔が形成される半導体基板からゲート絶縁膜に多数の正孔が注入されゲート絶縁膜中にたまり、ゲート絶縁膜に過大の電圧が印加されるようになるためと考えられる。
【００２５】
また、第２の従来例では、ＮＰＮトランジスタ２０４等は、半導体基板上に選択的に設けられる１対のＮ+ 拡散層をエミッタおよびコレクタ領域とし、これらの領域で挟まれる半導体基板をベース領域として形成される。そして、過大入力電圧が入力端子に印加された場合に、ＰＮ接合のアバランシェ型ブレークダウンで生成する正孔でベース電位が上がりＮＰＮトラジスタが作動する。そして、このＮＰＮトランジスタを通して過大入力電圧に対する放電がなされる。
【００２６】
しかしこの場合に、ラテラル型のバイポーラトランジスタであるＮＰＮトランジスタの起動は、第１の従来例の場合のようなＭＯＳトランジスタに比較し遅れる。このために、外部から入力端子にかかる過大入力電圧に対し、静電保護装置の応答が遅延するようになる。これに対し、内部回路を構成する半導体素子は微細化されるため、その応答はますます速くなる。そこで、静電保護装置が機能する前に内部回路の半導体素子が破壊され易くなる。
【００２７】
またこの場合には、このような保護素子は、過大入力電圧が小さくなると応答できなくなる。これは、ＰＮ接合のアバランシェ型ブレークダウン電圧の低減が難しいためである。これに対し、先述したように半導体装置の内部回路を構成するＭＯＳトランジスタが微細化され、ゲート長が縮小しゲート絶縁膜の膜厚が薄膜化すると、ＭＯＳトランジスタはこのような小さなパルス電圧にも充分に応答しＥＳＤ破壊が生じ易くなる。
【００２８】
このように、現在では、ＰＮ接合の耐圧が半導体素子の微細化のスケーリング則からはずれて高くなる傾向にあり、ＰＮ接合のアバランシェ型ブレークダウンあるいはこれに付随するバイポーラ動作に伴うスナップバック・ブレークダウンが起こる前に、ゲート絶縁膜の絶縁破壊が生じてしまう。
【００２９】
第３の従来例の静電保護装置では、静電気等による高いパルス電圧が入力端子３０１に印加されると、上記カップリング容量３０４を介して、上記ＭＯＳトランジスタのゲート電極の電位が瞬間的に上昇する。そして、入力保護用ＮチャネルＭＯＳトランジスタ３０３がＯＮ状態（導通状態）になり入力保護用ＮチャネルＭＯＳトランジスタ３０３を通したＥＳＤが起こる。ここで、上記抵抗３０５の値を調整することで上記ゲート電極の瞬間的な電圧値は制御できる。そして、上記ＥＳＤでＭＯＳトランジスタの駆動能力が調整される。
【００３０】
この第３の従来例は、上記ＰＮ接合のアバランシェ型ブレークダウン電圧の低減が難しくなるなる場合に効果的となる。しかし、入力保護用ＮチャネルＭＯＳトランジスタ３０３のゲート電極に高い電圧が瞬間的であれ印加される。このために、入力保護用ＮチャネルＭＯＳトランジスタ３０３のゲート絶縁膜が経時変化し劣化するようになる。また、この場合では、入力保護用ＮチャネルＭＯＳトランジスタ３０３は出力バッファとして兼用できない。
【００３１】
本発明の目的は、上記問題を解決するためになされたもので、最小限のパターン面積の回路構成により、ますます微細化する内部回路の半導体素子を静電破壊現象から保護できるようにした半導体装置とその製造方法を提供することにある。また、本発明の他の目的は、簡便な構造でＥＳＤ保護を可能にし、信頼性の高い半導体装置の量産化を容易にすることにある。
【００３２】
【課題を解決するための手段】
このために本発明の半導体装置では、半導体装置の入出力端子と内部回路との間に設けられた静電保護装置において、前記入出力端子に接続する入出力配線と一定電位の電極配線との間で互いに並列に接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを前記静電保護装置は備え、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは同チャネル型ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタは前記第１のＭＯＳトランジスタより高い駆動能力を有し且つ前記第１のＭＯＳトランジスタで起動するように形成されている。ここで、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、半導体基板上に設けられた同一のウェル層内に互いに隣接して形成されている。そして、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、前記内部回路を構成するＭＯＳトランジスタよりも膜厚の厚いゲート絶縁膜を有している。
【００３３】
ここで、前記第１（第２）のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、前記第１（第２）のＭＯＳトランジスタのゲート電極および前記電極配線は接地電位に接続されている。ここで、前記入出力端子は電源電位に固定されてもよい。あるいは、前記第１（第２）のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、前記第１（第２）のＭＯＳトランジスタのゲート電極および前記電極配線は電源電位に接続されている。
【００３４】
あるいは、本発明の半導体装置では、前記第２のＭＯＳトランジスタは、半導体装置の出力バッファ回路としても動作する。
【００３５】
あるいは、本発明の半導体装置では、前記第１（第２）のＭＯＳトランジスタは半導体基板上に設けたトレンチ素子分離領域で囲われ、前記第１（第２）のＭＯＳトランジスタのバックゲート抵抗が前記トレンチ素子分離領域の深さで調整されている。
【００３６】
更に、本発明の半導体装置では、前記第１のＭＯＳトランジスタのソース・ドレイン拡散層は、互いに接続し一導電型で同不純物濃度を有する第１の拡散層と第２の拡散層とで構成され、前記第１の拡散層は前記第２の拡散層のより浅く且つ前記第１のＭＯＳトランジスタのゲート電極に隣接して形成されている。あるいは、前記第１の拡散層の下部に逆導電型のポケット拡散層が形成され、前記第１の拡散層と前記ポケット拡散層とで形成された接合の耐圧は、前記第２の拡散層と半導体基板との間で形成された接合の耐圧より小さい。
【００３７】
あるいは、本発明の半導体装置では、前記第１のＭＯＳトランジスタのゲート電極とゲート絶縁膜を介してオーバーラップする前記第１の拡散層の表面領域で電子のバンド間トンネルが起こる。そして、前記第２のＭＯＳトランジスタのソース・ドレイン拡散層はＬＤＤ構造に形成されている。
【００３８】
そして、前記第１のＭＯＳトランジスタのチャネル長は、前記第２のＭＯＳトランジスタのチャネル長より短くなるように設定されている。また、入出力端子に過大入力電圧が印加されるとき、前記第１のＭＯＳトランジスタの動作時の単位チャネル幅あたりの抵抗値と前記第１のＭＯＳトランジスタに直列の付加抵抗値との和は、前記第２のＭＯＳトランジスタの動作時の単位チャネル幅あたりの抵抗値と前記第２のＭＯＳトランジスタに直列の付加抵抗値との和よりも大きくなるように設定されている。
【００３９】
あるいは、本発明の半導体装置の製造方法は、上記の第１のＭＯＳトランジスタの形成方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極を一部マスクにした斜めイオン注入で一導電型の第１の拡散層を形成する工程と、前記ゲート電極の側壁にサイドウォール絶縁膜を形成し前記ゲート電極とサイドウォール絶縁膜をマスクにしたイオン注入で前記第１の拡散層より深く且つ前記第１の拡散層に接続する一導電型の第２の拡散層を形成して前記第１のＭＯＳトランジスタのソース・ドレイン拡散層を設ける工程とを含む。更には、前記ゲート電極を一部マスクにした斜めイオン注入で逆導電型のポケット拡散層を前記第１の拡散層の下部に形成する。
【００４０】
上述したように本発明では、入出力端子にパルス状の高電圧である過大入力電圧が入ると、初めに、静電保護装置を構成する第１のＭＯＳトランジスタであるトリガー用ＭＯＳＦＥＴが作動し、ウェル層等を有する半導体基板に多数キャリア（例えば正孔）が生成される。このような正孔が例えばウェル層の電位を局所的に増大させて第２のＭＯＳトランジスタである保護用ＭＯＳＦＥＴを均一に起動させバイポーラ動作させるようになる。これは、第２のＭＯＳトランジスタである保護用ＭＯＳＦＥＴのドレイン拡散層でのアバランシェ型ブレークダウンが生じる前に、上記バイポーラ動作が生じスナップバック・ブレークダウンが一様に生じるようになるからである。ここで、第１（２）ＭＯＳトランジスタのゲート絶縁膜の膜厚は、内部回路を構成するＭＯＳトランジスタのそれより厚い。
【００４１】
このために、従来の技術で多発したような第２のＭＯＳトランジスタ局部の静電破壊は大幅に低減するようになる。また、ゲート絶縁膜が薄膜化しても上記第２のＭＯＳトランジスタの絶縁膜破壊も大幅に低減する。そして、第１のＭＯＳトランジスタのゲート絶縁膜に電圧印加される時間は一瞬となり、第１のＭＯＳトランジスタのゲート絶縁膜破壊は発生しなくなる。
【００４２】
また、本発明の場合には、入出力保護部を構成する第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのゲート電圧はＧＮＤ、電源等の一定電位に固定されている。このために、上記ＭＯＳトランジスタのゲート絶縁膜の絶縁破壊は大幅に低減されるようになる。
【００４３】
更に、本発明の場合には、第１のＭＯＳトランジスタが低電圧で作動するようにその構造に工夫を施している。このために、第１のＭＯＳトランジスタのブレークダウンは、従来の技術の場合に比べ印加電圧が小さいところで生じる。そして、内部回路を構成するＭＯＳトランジスタのゲート絶縁膜の絶縁耐圧よりも小さくできる。このようにして、静電保護装置により内部半導体素子が完全に保護されることになる。
【００４４】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図５で説明する。図１（ａ）は本発明の静電保護装置となる入出力保護部のパターンレイアウトの平面図ある。そして、図１（ｂ）は、図１（ａ）に記すＸ−Ｙでの模式的な断面図の一例である。更に、図２は、図１（ａ）に記すＸ−Ｙでの模式的な断面図の別の例である。
【００４５】
図１（ａ）に示すように、入出力端子１に接続する入出力配線２が形成される。この入出力配線２は、第１のＭＯＳトランジスタとなる２つのトリガー用ＭＯＳＦＥＴのドレイン・コンタクト孔３および３ａを通してドレイン拡散層４および４ａに接続される。そして、トリガー用ＦＥＴのゲート電極すなわちトリガー用ゲート電極５あるいは５ａを挟んで形成されたソース拡散層６あるいは６ａ上にソース・コンタクト孔７，７ａが設けられ、ソース拡散層６および６ａはソース・コンタクト孔７および７ａを通して接地配線８に接続される。
【００４６】
また、入出力配線２は、図１（ａ）に示すように、保護トランジスタ用ゲート電極９，９ａを有する保護用ＭＯＳＦＥＴのドレイン・コンタクト孔１０および１０ａを通してドレイン拡散層１１に接続される。そして、保護トランジスタ用ゲート電極９あるいは９ａを挟んで形成されたソース拡散層６あるいは６ａ上のソース・コンタクト孔７および７ａを通して接地配線８に接続される。ここで、保護用ＭＯＳＦＥＴが第２のＭＯＳトランジスタとなる。
【００４７】
なお、以上のトリガー用ＭＯＳＦＥＴおよび保護用ＭＯＳＦＥＴのゲート電極、すなわち、トリガー用ゲート電極５および５ａ、保護トランジスタ用ゲート電極９および９ａとサブ拡散層１２は、図示していないが接地配線に接続される。
【００４８】
次に、図１（ｂ）に基づいて入出力保護部の断面構造で本発明を説明する。図１（ｂ）に示すように、例えば導電型がＮ型のシリコン基板１３の表面領域に導電型がＰ型のウェル層１４が形成される。ここで、ウェル層１４の不純物濃度は１０17原子／ｃｍ3 程度になるように設定される。そして、このウェル層１４の表面に素子分離のために選択的にトレンチ分離領域１５，１５ａが形成される。ここで、ウェル層１４であって上記トレンチ分離領域１５，１５ａの下部にバックゲート抵抗１６，１６ａが形成される。このバックゲート抵抗１６あるいは１６ａの抵抗値は、トレンチ分離領域１５，１５ａの深さを制御することで調整できるようになる。
【００４９】
図１（ｂ）において、上述したトリガー用ＭＯＳＦＥＴおよび保護用ＭＯＳＦＥＴのドレイン拡散層４，４ａ，１１およびソース拡散層６，６ａは、導電型がＮ型の不純物拡散領域である。また、サブ拡散層１２は、導電型がＰ型の不純物拡散領域である。そして、図１（ｂ）に示すように、上記ドレイン拡散層は入出力端子１に結線され、それぞれのゲート電極５，５ａ，９，９ａ、上記ソース拡散層およびサブ拡散層はＧＮＤに結線されるようになる。
【００５０】
上記図１の説明では、トリガー用ＭＯＳＦＥＴおよび保護用ＭＯＳＦＥＴが同程度の大きさで示されているが、実際の製品では保護用ＭＯＳＦＥＴの寸法は大きく設計される。そして、保護用ＭＯＳＦＥＴの駆動能力はトリガー用ＭＯＳＦＥＴのそれに比し非常に増大するようになる。
【００５１】
次に、図２に基づいて入出力保護部の別の断面構造の例を模式的に説明する。ここで、図１と同じものは同一符号で示す。これは、保護用ＭＯＳＦＥＴが半導体装置の出力バッファとしても機能する場合である。
【００５２】
図２に示すように、導電型がＰ型のシリコン基板１３ａの表面領域に導電型がＰ型のウェル層１４が形成される。ここで、シリコン基板１３ａの不純物濃度、ウェル層１４の不純物濃度は、それぞれ１０16原子／ｃｍ3 、１０17原子／ｃｍ3 程度になるように設定される。そして、このウェル層１４の表面にトレンチ分離領域１５，１５ａが形成される。ここで、ウェル層１４とサブ拡散層１２との間にバックゲート抵抗１７，１７ａが形成される。このバックゲート抵抗１７，１７ａの抵抗値は、シリコン基板１３ａの不純物濃度で制御される。
【００５３】
図２において、トリガー用ＭＯＳＦＥＴおよび保護用ＭＯＳＦＥＴのドレイン拡散層４，４ａ，１１およびソース拡散層６，６ａは、導電型がＮ型の不純物拡散領域である。また、サブ拡散層１２は、導電型がＰ型の不純物拡散領域である。そして、図２に示すように、上記ドレイン拡散層４，４ａ，１１は入出力端子１に結線され、ソース拡散層６，６ａおよびサブ拡散層１２はＧＮＤに結線される。ここで、トリガー用ゲート電極５，５ａは、図１で説明したようにＧＮＤに接続されている。そして、図示していないが保護トランジスタ用ゲート電極９および９ａは内部回路と接続することになる。この場合でも、保護用ＭＯＳＦＥＴの寸法は非常に大きく、トリガー用ＭＯＳＦＥＴの寸法は小さくなる。
【００５４】
次に、本発明の静電保護装置を構成する上記トリガー用ＭＯＳＦＥＴおよび保護用ＭＯＳＦＥＴと、半導体装置を構成する内部回路用ＭＯＳＦＥＴの構造について、図３に基づいて説明する。ここで、図３（ａ）はトリガー用ＭＯＳＦＥＴの略断面図であり、図３（ｂ）は保護用ＭＯＳＦＥＴの略断面図であり、図３（ｃ）は内部回路用ＭＯＳＦＥＴの略断面図である。
【００５５】
図３（ａ）に示すように、導電型がＰ型あるいはＰウェル層を形成したシリコン基板２１上にトリガー用ＭＯＳＦＥＴのトリガー用ゲート絶縁膜２２が形成される。ここで、トリガー用ゲート絶縁膜２２は膜厚が５ｎｍ程度の酸窒化膜である。そして、トリガー用ゲート絶縁膜２２上にトリガー用ゲート電極２３が形成されている。ここで、トリガー用ゲート電極２３のチャネル方向の寸法は０．１μｍ程度である。
【００５６】
そして、トリガー用ゲート電極２３にほぼ自己整合するように第１の拡散層である延長ソース・ドレイン拡散層２４が形成され、その下部にポケット拡散層２５が形成されている。ここで、延長ソース・ドレイン拡散層２４は高濃度（例えば１０19／ｃｍ3 ）のヒ素不純物を含有する浅い領域である。そして、ポケット拡散層２５は１０18／ｃｍ3 のボロン不純物を含有する領域となる。この延長ソース・ドレイン拡散層２４とポケット拡散層２５間に形成される接合の耐圧は小さくなる。
【００５７】
そして、上記トリガー用ゲート絶縁膜２１およびトリガー用ゲート電極２３の側壁にサイドウォール絶縁膜２６が形成され、このサイドウォール絶縁膜２６に自己整合する第２の拡散層であるソース・ドレイン拡散層２７が上記延長ソース・ドレイン拡散層２４に接続して形成されている。ここで、ソース・ドレイン拡散層２７は高濃度（例えば１０19／ｃｍ3 ）のヒ素不純物を含有する深い領域であり、上記第２の拡散層の不純物濃度は上記第１の拡散層のそれと同じである。
このようにして、トリガー用ＭＯＳＦＥＴの基本構造ができあがる。
【００５８】
保護用ＭＯＳＦＥＴでは、図３（ｂ）に示すように、シリコン基板２１上に保護用ＭＯＳＦＥＴの保護トランジスタ用ゲート絶縁膜２８が形成される。ここで、このゲート絶縁膜２８は上記トリガー用ゲート絶縁膜２２と同一材料である。そして、保護トランジスタ用ゲート絶縁膜２８上に保護トランジスタ用ゲート電極２９が形成されている。ここで、保護トランジスタ用ゲート電極２９のチャネル方向の寸法は０．３μｍ程度である。
【００５９】
そして、保護トランジスタ用ゲート電極２９にほぼ自己整合するようにＬＤＤソース・ドレイン拡散層３０が形成されている。ここで、ＬＤＤソース・ドレイン拡散層３０は低濃度（例えば１０17／ｃｍ3 ）のリンあるいはヒ素不純物を含有する浅い領域である。
【００６０】
そして、上記保護トランジスタ用ゲート絶縁膜２９および保護トランジスタ用ゲート電極２８の側壁にサイドウォール絶縁膜３１が形成され、このサイドウォール絶縁膜３１に自己整合するソース・ドレイン拡散層３２が上記ＬＤＤソース・ドレイン拡散層３０に接続して形成されている。ここで、ソース・ドレイン拡散層３２は高濃度（例えば１０19／ｃｍ3 ）のヒ素不純物を含有する深い領域である。このようにして、保護用ＭＯＳＦＥＴの基本構造ができあがる。
【００６１】
内部回路用ＭＯＳＦＥＴでは、図３（ｃ）に示すように、ゲート絶縁膜３３の膜厚が２．５ｎｍと薄くなる以外は基本的に上記トリガー用ＭＯＳＦＥＴの構造と同一になる。すなわち、内部回路用ゲート絶縁膜３３上に内部回路用ゲート電極３４が形成され、内部回路用ゲート電極３４にほぼ自己整合するように延長ソース・ドレイン拡散層３５が形成され、その下部にポケット拡散層３６が形成されている。そして、上記内部回路用ゲート絶縁膜３３および内部回路用ゲート電極３４の側壁にサイドウォール絶縁膜３７が形成され、このサイドウォール絶縁膜３７に自己整合するソース・ドレイン拡散層３８が形成されている。このようにして、内部回路用ＭＯＳＦＥＴの基本構造ができあがる。
【００６２】
次に、上述した本発明を図４および図５に示す入出力保護部の等価回路で説明する。ここで、図４に示すように、入出力端子１に入出力配線２が接続されている。そして、この入出力配線２は、入力抵抗４１を通して半導体装置の内部回路の入力ゲートに接続されるようになる。この入出力配線２には、接地配線すなわちＶｓｓ電位との間に抵抗４２を通して上述したトリガー用ＭＯＳＦＥＴ４３が接続されている。そして、このトリガー用ＭＯＳＦＥＴ４３のゲートはＶｓｓ電位に固定される。
【００６３】
また、この入出力配線２には、このトリガー用ＭＯＳＦＥＴ４３に並列になるように、抵抗４４を通して静電保護トランジスタである保護用ＭＯＳＦＥＴ４５が接続されている。そして、トリガー用ＭＯＳＦＥＴ４３のバックゲート４６は、ウェル層１４を通して保護用ＭＯＳＦＥＴ４５のバックゲートに接続される。そして、このバックゲート４６は、上述したバックゲート抵抗１６，１７に対応するバックゲート抵抗４７を通してＶｓｓ電位に接続される。さらに、保護用ＭＯＳＦＥＴ４５のゲートもＶｓｓ電位に接続される。
【００６４】
以上のようにして、入出力端子１から内部回路に接続される入出力配線２には、Ｖｓｓ電位との間に並列して配置される入出力保護素子が形成される。これらの保護素子が入出力保護部を構成する。
【００６５】
ここで、入出力端子１が電源に接続されてもよい。このような場合には、静電保護装置は電源とＧＮＤ間で機能することになる。
【００６６】
次に、図４で説明した本発明の変形した例を図５に示す等価回路で説明する。図４との相違は、図４で説明した保護用ＭＯＳＦＥＴ４５を半導体装置の出力用ＭＯＳＦＥＴと兼用する場合である。
【００６７】
図５に示すように、出力端子１ａに出力配線２ａが接続されている。そして、この出力配線２ａは、半導体装置の内部回路に接続される。この出力配線２ａには、接地配線すなわちＶｓｓ電位との間に抵抗４２を通して上述したトリガー用ＭＯＳＦＥＴ４３が接続されている。そして、このトリガー用ＭＯＳＦＥＴ４３のゲートはＶｓｓ電位に固定される。また、この出力配線２ａには、このトリガー用ＭＯＳＦＥＴ４３に並列になるように、抵抗４４を通して静電保護トランジスタの機能を兼用する出力用ＭＯＳＦＥＴ４８が接続されている。ここで、出力用ＭＯＳＦＥＴ４８のゲートは内部回路に接続している。後は図４と同じである。すなわち、トリガー用ＭＯＳＦＥＴ４３のバックゲート４６は、ウェル層１４を通して出力用ＭＯＳＦＥＴ４８のバックゲートに接続される。そして、このバックゲート４６は、上述したバックゲート抵抗１６，１７に対応するバックゲート抵抗４７を通してＶｓｓ電位に接続されている。
【００６８】
次に、本発明の入出力保護部の動作について図１乃至図５を参照して説明する。図１に示す入出力端子１に正極の過大入力電圧が印加されると、初めに、この過大入力電圧に対して上述したトリガーＭＯＳＦＥＴが作動する。
【００６９】
この作動は次のようである。すなわち、図１あるいは図２に示す入出力配線１を通してドレイン拡散層４，４ａに電圧が印加され、図３で説明したトリガー用ＭＯＳＦＥＴ４３の延長ソース・ドレイン拡散層２４とポケット拡散層２５との接合部でブレークダウンが起こる。このブレークダウンは多数の正孔を生成させる。そして、この正孔はウェル層１４の電位を正極側に上げるため、トリガー用ＭＯＳＦＥＴ４３のしきい値電圧が低下し、ソース拡散層６からドレイン拡散層４に電子が流れるようになる。この電子の流れは、インパクト・アイオニゼーション（Ｉｍｐａｃｔ  Ｉｏｎｉｚａｔｉｏｎ）によりさらに正孔を生成するようになる。
【００７０】
次に、上述したトリガー用ＭＯＳＦＥＴ４３から発生した正孔はウェル層１４の電位を更に上昇させる。このために、保護用ＭＯＳＦＥＴ４５（あるいは出力用ＭＯＳＦＥＴ４８）が均一に起動しバイポーラ動作して過大入力電圧に対する主放電がこの保護用ＭＯＳＦＥＴ４５を通してなされる。
【００７１】
この作動は以下のようである。上記の正孔はバックゲートとなるウェル層１４に多量にたまるようになる。そして、この正孔は、熱拡散でウェル層１４内に拡がる。ここで、その一部は、シリコン基板１４に拡散したりソース拡散層６を通して接地配線８に流出する。なお、このソース拡散層６の面積が小さいと大部分はウェル層１４で電子と再結合するか面積の大きなサブ拡散層１２を通して接地配線８に流出する。ここで、図１あるいは図２に示すようにバックゲート抵抗１６あるいは１７の値が大きいと、サブ拡散層１２を通した正孔の流出量が抑制され、保護用ＭＯＳＦＥＴ４５が均一にバイポーラ動作するようになる。すなわち、図１あるいは図２に示す保護トランジスタ用ゲート電極９，９ａ直下のウェル層１４の電位が正極側に高くなる。そして、ソース拡散層６，６ａをエミッタ、ドレイン拡散層１１をコレクタとし、保護トランジスタ用ゲート電極９，９ａ直下のウェル層１４をベースとしてラテラルＮＰＮトランジスタが一様に起動し導通状態になる。上記均一（一様）な起動になるのは、保護用ＭＯＳＦＥＴのドレイン拡散層１１でのアバランシェ型ブレークダウンが生じる前に、上記バイポーラ動作が生じスナップバック・ブレークダウンが起こるからである。
【００７２】
このようにして、こんどは電子がソース拡散層（エミッタ）６からベース領域に注入されドレイン拡散層１１（コレクタ）に流入するようになる。この場合にも、電子のインパクト・アイオニゼーションにより正孔が生成されベース領域が更に正電位になる。このように正帰還がかかること、およびこのＮＰＮトランジスタ動作する保護用ＭＯＳＦＥＴ４５は、トリガー用ＭＯＳＭＯＳＦＥＴ４３に比べ非常に大きな寸法で設計されているため、大きなサージ電流は保護用ＭＯＳＦＥＴ４５を通して流れる。このようにして、過大入力電圧に対応する放電はほとんどこの保護用ＭＯＳＦＥＴ４５を通してなされる。
【００７３】
なお、このようなサージ電流は低抵抗パスを選択して流れる。そこで、入出力端子１に過大入力電圧が印加されたバイポーラ動作時のトリガー用ＭＯＳＦＥＴ４３の単位チャネル幅あたりの抵抗と（付加）抵抗４２との和が、保護用ＭＯＳＦＥＴ４５（あるいは出力用ＭＯＳＦＥＴ４８）の単位チャネル幅あたりの抵抗と（付加）抵抗４４との和より大きくなるように設定される。ここで、トリガー用ＭＯＳＦＥＴのドレイン・コンタクト孔３端部からトリガー用ゲート電極５端部までの距離が、保護用ＭＯＳＦＥＴ４５（あるいは出力用ＭＯＳＦＥＴ４８）のドレイン・コンタクト孔１０端部から保護トランジスタ用ゲート電極９端部までの距離より長くなるように設定される。すなわち、トリガー用ＭＯＳＦＥＴ４３のドレインとソースとの実効的な電極配線間距離が、保護用ＭＯＳＦＥＴ４５（あるいは出力用ＭＯＳＦＥＴ４８）ドレインとソースとの実効的な電極配線間距離より長くなるように設定される。図４あるいは図５の等価回路では、抵抗４２が抵抗４４より大きくなる。
【００７４】
本発明では、先述したように入出力端子に過大入力電圧が印加されると、入出力保護部を構成する小さな寸法のトリガー用ＭＯＳＦＥＴが初めに作動し、次に、保護用ＭＯＳＦＥＴ（あるいは出力用ＭＯＳＦＥＴ）が均一に起動しバイポーラ動作して放電がなされる。この場合には、トリガー用ＭＯＳＦＥＴは保護用ＭＯＳＦＥＴ（あるいは出力用ＭＯＳＦＥＴ）を均一に起動させる役割を主に有し過大入力電圧に対する放電の能力は小さい。この過大入力電圧に対する放電は主に低抵抗パスとなる保護用ＭＯＳＦＥＴ（あるいは出力用ＭＯＳＦＥＴ）を通して行われる。
【００７５】
このために、本発明では、第１の従来例の場合と異なり、大きな寸法の保護用ＭＯＳＦＥＴでもそのバイポーラ動作は均一に生じるようになる。そして、従来の技術で説明した不均一性から生じるＭＯＳトランジスタの局所的な静電破壊は皆無になる。更には、第１の従来例の場合に多発したＭＯＳトランジスタのゲート絶縁膜破壊は発生しなくなる。これは、トリガー用ＭＯＳＦＥＴのゲート絶縁膜に電圧印加される時間が一瞬であり、ゲート絶縁膜中にたまる正孔が僅少であるからである。また、静電保護装置を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚が、内部回路を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚より大きいことにも起因している。
【００７６】
更に、本発明の場合には、トリガー用ＭＯＳＦＥＴのブレークダウンは、従来の技術すなわち第２の従来例の場合に比べ印加電圧が小さいところで生じる。そして、内部回路を構成するＭＯＳトランジスタのゲート絶縁膜の絶縁耐圧よりも小さくできる。このため、第２の従来例でみられたようなことはなく、本発明の場合には保護素子により内部半導体素子が完全に保護されることになる。
【００７７】
また、本発明の場合には、入出力保護部を構成するトリガー用ＭＯＳＦＥおよび保護用ＭＯＳＦＥＴのゲート電圧はＧＮＤの固定されている。このために、第３の従来例でみられたような保護素子のゲート絶縁膜の絶縁破壊は大幅に低減するようになる。
【００７８】
また、本発明の場合には、保護用ＭＯＳＦＥＴを半導体装置の出力バッファに兼用できる。この出力バッファ回路は、半導体装置で大きなレイアウト面積を持つ。このために、本発明により半導体装置は非常にコンパクトにできるようになる。
【００７９】
なお、本出願人は、特開平９−２２３７４８号公報で、半導体装置の出力トランジスタおよび内部回路をＥＳＤ破壊から保護する技術を開示した。この場合の入出力保護部は、トリガー用素子とラテラルバイポーラトランジスタとで構成されている。本発明は上記の半導体保護技術をさらに発展させたものであり、入出力保護部をトリガー用ＭＯＳＦＥと保護用ＭＯＳＦＥＴとで構成する。そして、トリガー用ＭＯＳＦＥが低電圧で作動するようにその構造に工夫を施している。このために、本発明では、特開平９−２２３７４８号公報の場合よりも低電圧動作の半導体装置でも静電保護装置として効果的に機能するようになる。
【００８０】
次に、本発明の第２の実施の形態について図６乃至図８で説明する。図６は、入出力保護部を構成するトリガー用ＭＯＳＦＥＴの断面構造である。この場合、入出力保護部を構成する保護用ＭＯＳＦＥＴおよび内部回路用ＭＯＳＦＥＴはそれぞれ図３（ｂ）、図３（ｃ）に示した構造と同一である。第２の実施の形態では、トリガー用ＭＯＳＦＥＴによる正孔が、後述するバンド間トンネルを通して生成されるところに特徴を有する。
【００８１】
図６に示すように、導電型がＰ型あるいはＰウェル層を形成したシリコン基板５１上にトリガー用ＭＯＳＦＥＴのトリガー用ゲート絶縁膜５２が形成される。ここで、トリガー用ゲート絶縁膜５２は膜厚が２．５ｎｍ程度の酸窒化膜である。そして、トリガー用ゲート絶縁膜５２上にトリガー用ゲート電極５３が形成されている。ここで、トリガー用ゲート電極５３のチャネル方向の寸法は０．５μｍ程度である。
【００８２】
そして、トリガー用ゲート電極５３の端部からチャネル領域に深く食い込むように延長ソース・ドレイン拡散層５４が形成されている。ここで、延長ソース・ドレイン拡散層５４は高濃度（例えば１０19／ｃｍ3 ）のヒ素不純物を含有する浅い領域である。
【００８３】
そして、上記トリガー用ゲート絶縁膜５２およびトリガー用ゲート電極５３の側壁にサイドウォール絶縁膜５５が形成され、このサイドウォール絶縁膜５５に自己整合するソース・ドレイン拡散層５６が上記延長ソース・ドレイン拡散層５４に接続して形成されている。ここで、ソース・ドレイン拡散層５６は高濃度（例えば１０19／ｃｍ3 ）のヒ素不純物を含有する深い領域である。このようにして、トリガー用ＭＯＳＦＥＴの基本構造ができあがる。この場合の特徴は、トリガー用ゲート電極５３と延長ソース・ドレイン拡散層５４のトリガー用ゲート絶縁膜５２を介したオーバラップ量が非常に大きいことである。ここで、この場合でも、図３（ａ）で示したのと同様にポケット拡散層２５が設けられていてもよい。
【００８４】
次に、図７に基づいて上記オーバラップ量が非常に大きいトリガー用ＭＯＳＦＥＴの製造方法を説明する。図７は、トリガー用ＭＯＳＦＥＴの製造工程順の略断面図である。
【００８５】
図７（ａ）に示すように、導電型がＰ型あるいはＰウェル層を形成したシリコン基板５１上に公知の酸窒化の方法で膜厚が２．５ｎｍのトリガー用ゲート絶縁膜５２を形成する。そして、不純物を含有する多結晶シリコン膜の成膜し、フォトリソグラフィ技術とドライエッチング技術とで微細加工して、寸法が０．５μｍのトリガー用ゲート電極５３を形成する。
【００８６】
次に、図７（ｂ）に示すように、トリガー用ゲート電極５３をマスクにしてヒ素イオン５７の斜めイオン注入を行う。ここで、斜めイオン注入の角度は、シリコン基板５１表面に対して４５度以下になるように設定する。このようにすることで、ヒ素不純物はトリガー用ＭＯＳＦＥＴのチャネル領域に深く入り込むようになる。ここで、斜めイオン注入のエネルギーは１００ｋｅＶである。そして、そのドーズ量は５×１０15／ｃｍ2 である。そして、熱処理を施し、シリコン基板５１表面に延長ソース・ドレイン拡散層５４を形成する。ここで、延長ソース・ドレイン拡散層５４の不純物濃度は１×１０19／ｃｍ3 程度であり、その深さは０．１μｍである。
【００８７】
あるいは、更に上記トリガー用ゲート電極５３をマスクにしてボロンイオンの斜めイオン注入を追加しポケット拡散層を形成してもよい。
【００８８】
次に、図７（ｃ）に示すように、トリガー用ゲート電極５３の側壁にサイドウォール絶縁膜５５を形成し、ヒ素イオン５８の垂直イオン注入を行う。この垂直イオン注入のエネルギーは１００ｋｅＶである。そして、そのドーズ量は５×１０15／ｃｍ2 である。そして、熱処理を施し、シリコン基板５１表面にソース・ドレイン拡散層５６を形成する。ここで、ソース・ドレイン拡散層５６の不純物濃度は２×１０19／ｃｍ3 程度であり、その深さは０．２μｍである。
【００８９】
上述したトリガー用ＭＯＳＦＥＴが第１の実施の形態で説明した入出力保護部に形成されると、保護用ＭＯＳＦＥＴの起動は、バンド間トンネルを通して生成される正孔による。このバンド間トンネルを通して正孔が生成される現象を図８に基づいて説明する。図８（ａ）はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）のドレイン領域の断面図である。そして、図８（ｂ）は、図８（ａ）に記すＡ−Ｂの方向に切断したところのバンド構造である。
【００９０】
上述したようにトリガー用ＭＯＳＦＥＴのゲート絶縁膜が薄膜化されると、ゲートがオフの状態（ＭＯＳトランジスタが非導通の状態）で、ゲート電極とゲート絶縁膜を挟んでオーバラップする延長ソース・ドレイン拡散層の表面に急峻なバンドの曲がり（以下、バンド・ベンディングという）が生じ、これに起因する価電子帯と伝導帯との間での電子のバンド間トンネルが起こる。
【００９１】
図８（ａ）に示すように、Ｐ導電型のシリコン基板は接地電位にされ、上記基板上にゲート絶縁膜を介して形成されたゲート電極の電圧ＶG も接地電位に固定されている。そして、上記基板表面に形成されたｎ+ 型のドレイン領域がＶD の電位（過大入力電圧に対応）が印加されると、図中の破線で示したドレイン領域の空乏層に正孔と電子が生成される。この生成された正孔はウェル層に流れ込むようになる。
【００９２】
更に、上記の現象について、図８（ｂ）に示すバンド構造に基づいて説明する。ＮＭＯＳの場合では、ゲート（Ｇ）の電子エネルギーの位置は高く、ゲート絶縁膜（Ｏｘ）からドレイン（Ｄ）へと電子エネルギーが低下する。ここで、ゲート絶縁膜（Ｏｘ）が上述したように薄くなると、図に示すようにドレイン（Ｄ）領域のバンド・ベンディングが急峻になる。このために、価電子帯の電子は伝導帯へとトンネル移動し、価電子帯に正孔が形成される。そして、上述したように、上記正孔はウェル層に蓄積されるようになる。
【００９３】
このようにして生成する正孔が、第１の実施の形態で説明したのと同様に、入出力保護部を構成する保護用ＭＯＳＦＥＴを起動させ、ＥＳＤが容易に行われるようになる。
【００９４】
第２の実施の形態でも、第１の実施の形態で説明したのと同様の効果が生じる。さらに、この場合には、第１の実施の形態の場合よりも低電圧で正孔を生成することが可能であり、半導体装置の動作電圧の低電圧化に十分に対応できるようになる。
【００９５】
上述した実施の形態では、ＮＭＯＳで入出力保護部を形成する場合について説明している。本発明では、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）でも同様に適用できることに言及しておく。なお、この場合には、ＮＭＯＳの場合の導電型を逆にして考えればよい。なお、この場合の上述したような多数キャリアは電子となる。
【００９６】
更には、上記入出力保護部は、上記ＰＭＯＳで構成された入出力保護部とＮＭＯＳで構成された入出力保護部とが直列に接続する構造になっていてもよい。
【００９７】
また、本発明の入出力保護部のレイアウトは、図１に示したようなレイアウトに限定されるものではない。トリガー用ＭＯＳＦＥＴと保護用ＭＯＳＦＥＴが交互に配列するようにレイアウトしてもよい。本発明の技術思想は、過大入力電圧が入ると、初めにトリガー用ＭＯＳＦＥＴが作動し、次にこのトリガー用ＭＯＳＦＥＴが保護用ＭＯＳＦＥＴを一様に起動させてＥＳＤを容易に行わせるところにある。このような動作が起こるようなレイアウトであればよい。
【００９８】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【００９９】
【発明の効果】
以上に説明したように、本発明では、入出力端子にパルス状の高電圧である過大入力電圧が入ると、初めに、静電保護装置を構成するトリガー用ＭＯＳＦＥＴが作動し、ウェル層等を有する半導体基板に多数キャリア（例えば正孔）が生成される。次に、この多数キャリアが駆動能力高い保護用ＭＯＳＦＥＴを一様に起動させてＥＳＤが起こる。ここで、トリガー用ＭＯＳＦＥＴは、作動が低電圧で生じる構造になっている。また、トリガー用ＭＯＳＦＥＴＭＯＳおよび保護用ＭＯＳＦＥＴのゲート絶縁膜の膜厚は、内部回路を構成するＭＯＳトランジスタのそれより厚い。
【０１００】
このために、本発明では、静電保護装置のＥＳＤによる破壊は大幅に低減する。そして、本発明の静電保護装置は低電圧の静電気帯電でも充分に作動するようになり、微細化する内部回路の半導体素子を静電破壊現象から完全に保護できるようになる。
【０１０１】
また、本発明では、静電保護装置は最小限のパターン面積の回路構成にでき半導体装置のコンパクト化が容易になる。更には、静電保護装置を簡便な構造にできるために信頼性の高い半導体装置の量産が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための入出力保護部の平面図と略断面図である。
【図２】本発明の第１の実施の形態を説明するための出力保護部の別の略断面図である。
【図３】本発明の第１の実施の形態を説明するための静電保護装置を構成するトリガー用ＭＯＳＦＥＴと保護用ＭＯＳＦＥＴの略断面図、内部回路を構成するＭＯＳトランジスタの略断面図である。
【図４】本発明の第１の実施の形態を説明するための入出力保護部の等価回路図である。
【図５】本発明の第１の実施の形態を説明するための別の出力保護部の等価回路図である。
【図６】本発明の第２の実施の形態を説明するための静電保護装置を構成するトリガー用ＭＯＳＦＥＴの略断面図である。
【図７】本発明の第２の実施の形態を説明するためのトリガー用ＭＯＳＦＥＴの製造工程順の略断面図である。
【図８】本発明の第２の実施の形態を説明するためのバンド間トンネル現象を説明するＭＯＳトランジスタの断面図とバンドダイヤグラムである。
【図９】第１の従来例を説明するための入力保護部の等価回路図と断面図である。
【図１０】第２の従来例を説明するための入力保護部の等価回路図である。
【図１１】第３の従来例を説明するための入力保護部の等価回路図である。
【符号の説明】
１    入出力端子
１ａ    出力端子
２    入出力配線
２ａ    出力配線
３，３ａ，１０，１０ａ    ドレイン・コンタクト孔
４，４ａ，１１    ドレイン拡散層
５，５ａ    トリガー用ゲート電極
６，６ａ    ソース拡散層
７，７ａ    ソース・コンタクト孔
８    接地配線
９，９ａ    保護トランジスタ用ゲート電極
１２    サブ拡散層
１３，１３ａ，２１，５１    シリコン基板
１４    ウェル層
１５，１５ａ    トレンチ分離領域
１６，１６ａ，１７，１７ａ    バックゲート抵抗
２２，５２    トリガー用ゲート絶縁膜
２３，５３    トリガー用ゲート電極
２４，３５，５４    延長ソース・ドレイン拡散層
２５，３６    ポケット拡散層
２６，３１，３７，５５    サイドウォール絶縁膜
２７，３２，３８，５６    ソース・ドレイン拡散層
４１    入力抵抗
４２，４４    抵抗
４３    トリガー用ＭＯＳＦＥＴ
４５    保護用ＭＯＳＦＥＴ
４６    バックゲート
４７    バックゲート抵抗
４８    出力用ＭＯＳＦＥＴ
５７，５８    ヒ素イオン
【図１】
0004620282.tif 000002
【図２】
0004620282.tif 000003
【図３】
0004620282.tif 000004
【図４】
0004620282.tif 000005
【図５】
0004620282.tif 000006
【図６】
0004620282.tif 000007
【図７】
0004620282.tif 000008
【図８】
0004620282.tif 000009
【図９】
0004620282.tif 000010
【図１０】
0004620282.tif 000011
【図１１】
0004620282.tif 000012