(57)【特許請求の範囲】
【請求項１】
第１のｐチャネル形ＭＯＳＦＥＴと第２のｎチャネル形ＭＯＳＦＥＴとで構成され、前記第１のｐチャネル形ＭＯＳＦＥＴのドレインと前記第２のｎチャネル形ＭＯＳＦＥＴのドレインとの第１接続点から出力信号が出力される出力段回路と、該出力段回路を駆動する第３のｐチャネル形ＭＯＳＦＥＴと第４のｎチャネル形ＭＯＳＦＥＴに構成され、前記第３のｐチャネル形ＭＯＳＦＥＴのドレインと前記第４のｎチャネル形ＭＯＳＦＥＴのドレインとの第２接続点と、前記第１のｐチャネル形ＭＯＳＦＥＴのゲートが接続する前段回路と、を具備する高耐圧出力回路であって、第１のｐチャネル形ＭＯＳＦＥＴのしきい値電圧を第３のｐチャネル形ＭＯＳＦＥＴのしきい値電圧より高くすることを特徴とする高耐圧出力回路。
【請求項２】
前記第１のｐチャネル形ＭＯＳＦＥＴのゲートと前記第２のｎチャネル形ＭＯＳＦＥＴのゲートとの第３接続点に入力信号が入力されるＣＭＯＳ回路で構成される前記出力段回路と、前記第２接続点から前記第３接続点に出力信号を出力し、前記第３のｐチャネル形ＭＯＳＦＥＴのゲートと前記第４のｎチャネル形ＭＯＳＦＥＴのゲートとの第４接続点に入力信号が入力されるＣＭＯＳ回路で構成される前段回路とを具備することを特徴とする請求項１に記載の高耐圧出力回路。
【請求項３】
第５のｐチャネル形ＭＯＳＦＥＴのドレインと第６のｎチャネル形ＭＯＳＦＥＴのドレインとが接続し、該接続点と前記第３のｐチャネル形ＭＯＳＦＥＴのゲートと接続し、前記第５のｐチャネル形ＭＯＳＦＥＴのゲートと前記第２接続点と接続する前記前段回路を具備すること特徴とする請求項１に記載の高耐圧出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ回路で構成された高耐圧出力回路に関する。
【０００２】
【従来の技術】
ｐチャネル形ＭＯＳＦＥＴとｎチャネル形ＭＯＳＦＥＴによって構成されるＣＭＯＳ回路技術は低消費電力を達成できることから、モノリシックＩＣには欠くことができない要素技術となっている。また、ＣＭＯＳ回路はディジタル信号処理用ＩＣに使用されていたが、近年のＣＭＯＳ回路技術の進歩により、ＣＭＯＳ回路を用いたアナログ信号処理用ＩＣも実現されている。
【０００３】
さらに、ＣＭＯＳ回路は低電圧の信号処理用ＩＣのみならず高耐圧パワーＩＣにも採用されている。例えば、プラズマディスプレイ（ＰＤＰ）などを駆動するドライバーＩＣでは、素子耐圧１２０Ｖのｐチャネル形ＭＯＳＦＥＴとｎチャネル形ＭＯＳＦＥＴによって構成されるＣＭＯＳ回路が、出力回路として集積されている。
【０００４】
このように、ＣＭＯＳ回路は低電圧駆動のディジタル信号処理用ＩＣやアナログ信号処理用ＩＣだけでなく、高耐圧のドライバＩＣなどにも適用され、その用途はますます拡大している。
図３は、従来の高耐圧出力回路の回路図である。この高耐圧出力回路はプラズマディスプレーなどを駆動用する高耐圧ＩＣ（集積回路）の高耐圧出力回路である。この高耐圧出力回路は、高耐圧ＩＣに６４出力分搭載されている。
【０００５】
ＨＩＧＨ側のｐチャネル形ＭＯＳＦＥＴ（Ｐ１）とＬＯＷ側のｎチャネル形ＭＯＳＦＥＴ（Ｎ１）によってＣＭＯＳ回路１が構成されている。この回路の前段には、ｐチャネル形ＭＯＳＦＥＴ（Ｐ２）とｎチャネル形ＭＯＳＦＥＴ（Ｎ２）によって構成されたＣＭＯＳ回路２がある。ＣＭＯＳ回路１は出力段回路であり、その出力によって負荷が駆動される。一方、ＣＭＯＳ回路２はＣＭＯＳ回路１を駆動する前段回路である。この出力段回路と前段回路で高耐圧出力回路は構成される。
【０００６】
Ｐ１とＮ１の個々のデバイスに要求される電流駆動能力はＶｏｕｔに接続される負荷の容量によって決まる。Ｐ２とＮ２に対してはＰ１とＮ１のゲート容量を充放電する電流駆動能力が要求される。通常、Ｐ１とＮ１にはＰ２とＮ２よりも大きな電流駆動能力が必要とされる。
ＣＭＯＳ回路１とＣＯＭＳ回路２の定常動作は以下の通りである。
ＶｉｎにＬＯＷの信号が入力されるとＰ２がオン状態になり、ＣＭＯＳ回路２の中点電位Ｖａ（Ｐ２のドレインとＮ２のドレインの接続点ａでの電位）が電源電圧ＶＨと同電位になる。そして、Ｎ１がオンとなり、Ｖｏｕｔにはオフの信号、すなわちＧＮＤ電位が出力される。Ｐ１とＮ２はオフ状態である。
【０００７】
一方、ＶｉｎにＨＩＧＨの信号が入力された場合、各素子のスイッチング状態が逆転し、Ｖｏｕｔにはオンの信号、すなわちＶＨが出力される。ＣＭＯＳ回路１の出力Ｖｏｕｔは、Ｖｉｎによって制御されるオンとオフの繰り返しの信号が出力される。
【０００８】
【発明が解決しようとする課題】
ＣＭＯＳ回路１の過渡的な動作をつぎに説明する。Ｖｉｎに入力される電圧の立ち上がり時と立下りに時に、Ｐ１とＮ１が同時にオン状態となる期間が存在する。この状態では、Ｐ１とＮ１を介してＶＨからＧＮＤに電流が流れる。この電流は集積回路の消費電力を増加させることになる。また、プラズマディスプレーなどのコンデンサＣが負荷として接続される場合には、この電流は負荷電流ＩｏｕｔとなってコンデンサＣを充電し、プラズマディスプレーのパネルの濃淡に変化が出るなどの誤動作（負荷の誤動作）を発生させることがある。
【０００９】
高耐圧出力回路を構成するＮ１、Ｎ２、Ｐ１、Ｐ２のスイッチング動作はそれぞれのゲートに印加される電圧で制御される。そして、そのゲート電圧に対するスイッチング動作を支配するのが各素子のしきい値電圧である。以下の説明でしきい値の値は絶対値とする。例えば、Ｖｉｎの信号においてＶＨ−ＶｉｎがＰ２のしきい値電圧（Ｖｔｐ２）よりも低い場合はＰ２をスイッチングさせることができない。また、ＶＨ−ＶｉｎがＶｔｐ２に対してわずかに高い値であると、Ｐ２を十分に駆動することができない。そのため、どちらの信号レベルからもＣＭＯＳ回路１の正常な動作を得ることはできない。このように、ＣＭＯＳ回路の動作においては、その回路を構成するＭＯＳＦＥＴのしきい値電圧が重要なパラメータとなる。
【００１０】
通常、ＩＣに搭載される回路構成素子のしきい値電圧は、各導電形に応じて一定になるように製造される。しかし、製造上のバラツキなどにより、同導電形の全ての素子が同じしきい値電圧となることはない。例えば、図３に示したＰ１のしきい値電圧（Ｖｔｐ１）がＶｔｐ２に完全に一致することはない。
また、高耐圧パワーＩＣなどでは、出力素子に低オン抵抗化が施されているため、同一の微小なドレイン電流が流れるゲート電圧をしきい値電圧と規定すると、出力段回路のＣＭＯＳ回路１のＭＯＳＦＥＴのしきい値電圧が、前段回路のＣＭＯＳ回路２のＭＯＳＦＥＴのしきい値電圧よりも低くなる。例えば、図３の回路を高耐圧パワーＩＣの出力回路とすると、Ｖｔｐ１＜Ｖｔｐ２となる。
【００１１】
このように、Ｖｔｐ１＜Ｖｔｐ２となると、電源電圧の立ち上がり時につぎのような問題が発生する。この電源電圧が立ち上がる動作は、プラズマディスプーの維持期間などで定常的に行われる。
出力端子Ｖｏｕｔには負荷が接続されており、Ｐ１がオフの状態、すなわちＶｏｕｔがＬＯＷの状態の時に、電源電圧を０ＶからＶＨまで立ち上げた状態を考える。
【００１２】
ＶｉｎにはＰ１がオフ状態となるように信号が入力されるため、Ｐ２はオン状態となる。しかし、初期状態では電源電圧が０Ｖであるため、Ｐ２のゲート−ソース間電圧はＶｔｐ２よりも低い。したがって、初期状態ではＰ２はオフ状態である。また、ＣＭＯＳ回路２の中点電圧Ｖａは０Ｖである。
電源電圧の上昇とともにＰ２のゲート−ソース間電圧が増加し、Ｐ２はオン状態となる。そして、Ｖａも上昇し、Ｐ１のゲート−ソース間電圧が  Ｖｔｐ１以下となって、Ｐ１のオフ状態が保持される。
【００１３】
ここで、Ｖａの電位はＰ２がオン状態になることによって上昇するため、Ｖｔｐ１＜Ｖｔｐ２が成り立っている場合では、Ｐ２がオン状態になる前にＰ１がオン状態となる。その結果、図３に示した、電源端子からＶｏｕｔに流れる負荷電流Ｉｏｕｔが発生することになる。
図４は、電源電圧とＩｏｕｔの関係を示す。上図は電源電圧で、下図がＩｏｕｔの時間変化である。電源電圧が上昇し、Ｖｔｐ１に達すると、Ｐ１がオンしてＩｏｕｔが流れ始める。電源電圧がＶｔｐ２に達するとＰ２がオンしてＰ１がオフするために、Ｉｏｕｔは零になる。
【００１４】
このＩｏｕｔはＰ１の電流駆動能力が大きいほど大きくなり、且つ、Ｖｔｐ１とＶｔｐ２の差が大きいほどＩｏｕｔによる誤動作の程度も増大する。また、プラズマディスプレー駆動用ＩＣなどでは、ＩＣに搭載された全出力回路において、同時にＩｏｕｔが発生するために、消費電力も大きくなる。
以上のように、ＣＭＯＳ回路を出力回路として搭載した高耐圧出力回路では、出力段回路のｐチャネル形ＭＯＳＦＥＴのしきい値電圧が、前段回路のｐチャネル形ＭＯＳＦＥＴのしきい電圧よりも低くなるために、電源電圧の立ち上がる時、即ち、プラズマディスプレーの維持期間に誤動作（負荷の誤動作）が発生したり、出力段回路の消費電力を増大させたりする。
【００１５】
この発明の目的は、前記の課題を解決し、消費電力を低減し、負荷の誤動作を防止できる高耐圧出力回路を提供することにある。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、第１のｐチャネル形ＭＯＳＦＥＴと第２のｎチャネル形ＭＯＳＦＥＴとで構成され、前記第１のｐチャネル形ＭＯＳＦＥＴのドレインと前記第２のｎチャネル形ＭＯＳＦＥＴのドレインとの第１接続点から出力信号が出力される出力段回路と、該出力段回路を駆動する第３のｐチャネル形ＭＯＳＦＥＴと第４のｎチャネル形ＭＯＳＦＥＴに構成され、前記第３のｐチャネル形ＭＯＳＦＥＴのドレインと前記第４のｎチャネル形ＭＯＳＦＥＴのドレインとの第２接続点と、前記第１のｐチャネル形ＭＯＳＦＥＴのゲートが接続する前段回路と、を具備する高耐圧出力回路であって、第１のｐチャネル形ＭＯＳＦＥＴのしきい値電圧を第３のｐチャネル形ＭＯＳＦＥＴのしきい値電圧より高くする。
【００１７】
また、前記第１のｐチャネル形ＭＯＳＦＥＴのゲートと前記第２のｎチャネル形ＭＯＳＦＥＴのゲートとの第３接続点に入力信号が入力されるＣＭＯＳ回路で構成される前記出力段回路と、前記第２接続点から前記第３接続点に出力信号を出力し、前記第３のｐチャネル形ＭＯＳＦＥＴのゲートと前記第４のｎチャネル形ＭＯＳＦＥＴのゲートとの第４接続点に入力信号が入力されるＣＭＯＳ回路で構成される前段回路とを具備する構成とする。
【００１８】
また、第５のｐチャネル形ＭＯＳＦＥＴのドレインと第６のｎチャネル形ＭＯＳＦＥＴのドレインとが接続し、該接続点と前記第３のｐチャネル形ＭＯＳＦＥＴのゲートと接続し、前記第５のｐチャネル形ＭＯＳＦＥＴのゲートと前記第２接続点と接続する前記前段回路を具備する構成とする。
前記のように、出力段回路を構成するｐチャネル形ＭＯＳＦＥＴのしきい値電圧を、そのｐチャネル形ＭＯＳＦＥＴを駆動する前段回路のｐチャネル形ＭＯＳＦＥＴのしきい電圧よりも高くすることにより、出力段回路を構成するｐチャネル形ＭＯＳＦＥＴが先にオン状態となるのを防止し、プラズマディスプレーの維持期間での誤動作を防止することができる。また、出力段回路の消費電力を減少させることができる。
【００１９】
尚、特開平７−２３１２５３公報に、出力回路をＣＭＯＳ回路で構成した類似の回路で、出力段回路のｐチャネル形ＭＯＳＦＥＴのしきい値を前段回路のｐチャネル形ＭＯＳＦＥＴのしきい値より高くすることが開示されているが、この公報においは、回路が信号用回路であり、パワーをとる高耐圧回路ではなく、また、出力段回路のＣＭＯＳ回路のしきい値を高くするのは、遅延時間の短縮が主要目的と効果であり、筆者が提案した発明の主要目的と効果である誤動作防止とは異なる。
【００２０】
また、特開平６−１６４３６１公報にも、出力段回路のＣＭＯＳ回路のしきい値を高くすることが開示されているが、出力段回路の占有面積を小さくしながら、貫通電流の防止と充放電電流の変化率の低減を同時に達成することが主要目的と効果であり、筆者が提案した発明の主要目的と効果とは異なる。
【００２１】
【発明の実施の形態】
図１は、この発明の第１実施例の高耐圧出力回路の要部回路図である。図３と同一箇所には同一の符号を記した。
この高耐圧出力回路は、ＨＩＧＨ側のｐチャネル形ＭＯＳＦＥＴ（Ｐ１）とＬＯＷ側のｎチャネル形ＭＯＳＦＥＴ（Ｎ１）によって構成されるＣＭＯＳ回路１の出力段回路と、ｐチャネル形ＭＯＳＦＥＴ（Ｐ２）とｎチャネル形ＭＯＳＦＥＴ（Ｎ２）によって構成されるＣＭＯＳ回路２の前段回路から成り立っている。ＣＭＯＳ回路１の中点から出力信号Ｖｏｕｔが出力され、この出力信号Ｖｏｕｔによって負荷が駆動される。前記のＰ１とＰ２のしきい値電圧の関係をＶｔｐ１＞Ｖｔｐ２となるようにする。尚、しきい値電圧の値は絶対値である。
【００２２】
Ｖｔｐ１＞Ｖｔｐ２とすることで、Ｐ２がＰ１より早くオン状態になるために、電源電圧が立ち上がり過程で、Ｐ１がオン状態になることはない。
そのため、電源電圧立ち上がり時に、図４のような、Ｉｏｕｔが流れないため、プラズマディスプレーの維持期間での誤動作（負荷の誤動作）を防止できる。また、Ｉｏｕｔが流れないため、出力段回路の消費電力を低減することもできる。
【００２３】
図２は、この発明の第２実施例の高耐圧出力回路の要部回路図である。以下の説明でＰ３、Ｐ４、Ｐ５はｐチャネル形ＭＯＳＦＥＴ、Ｎ３、Ｎ４、Ｎ５はｎチャネル形ＭＯＳＦＥＴで、Ｖｉｎ３、Ｖｉｎ４、Ｖｉｎ５は入力端子／入力信号である。
この高耐圧出力回路は、ＣＭＯＳ回路３、４、５から構成され、ＣＭＯＳ回路３が出力段回路で、ＣＭＯＳ回路４、５は前段回路である。ＣＭＯＳ回路３のＰ３のゲートはＣＭＯＳ回路４の中点に接続し、Ｎ３のゲートにＶｉｎ３が入力される。
【００２４】
Ｐ４のゲートはＣＭＯＳ回路５の中点と接続し、Ｐ５のゲートはＣＭＯＳ回路４の中点に接続する。Ｎ４、Ｎ５のゲートはＶｉｎ４、Ｖｉｎ５が入力される。
前記のＰ３とＰ４のしきい値電圧の関係をＶｔｐ３＞Ｖｔｐ４となるようにする。
つぎに、図２の回路の動作を説明する。Ｐ３のスイッチングはＶｉｎ４とＶｉｎ５によって制御され、Ｎ３のスイッチングはＶｉｎ３によって制御される。そして、Ｖｏｕｔの出力状態は以下の動作によって決まる。
【００２５】
Ｖｏｕｔ＝ＨＩＧＨとなる動作の場合について説明する。Ｐ３をオン、Ｎ３をオフ状態にする。Ｐ３をオンさせるためにはＶｉｎ４にＨＩＧＨの信号を入力し、Ｖｉｎ５にＬＯＷの信号を入力する。この信号状態ではＮ４とＰ５がオンし、Ｎ５とＰ４がオフする。Ｐ３のゲートにはＮ４を介してＧＮＤが印加されることになり、Ｐ３はオン状態となる。一方、Ｖｉｎ３にはＬＯＷの信号が入力されており、Ｎ３はオフ状態である。
【００２６】
Ｖｏｕｔ＝ＬＯＷとなる動作の場合について説明する。Ｐ３をオフし、Ｎ３をオン状態にする。Ｖｉｎ４とＶｉｎ５の信号を上記とは反転することにより、Ｐ３のゲートにＰ５を介してＶＨが印加される。これにより、Ｐ３はオフ状態となる。一方、Ｎ３はＶｉｎ３にをＨＩＧＨを入力することによりオンする。
この回路では、Ｖｉｎ３とＶｉｎ４、Ｖｉｎ５のタイミング調整が可能であるため、図１の回路のように、Ｐ３とＮ３が同時にオン状態となる期間はできない。また、Ｖｉｎ４とＶｉｎ５のタイミングをずらすことにより、Ｐ４−Ｎ４経由の貫通電流とＰ５−Ｎ５経由の貫通電流も防止することができる。
【００２７】
電源電圧の立ち上がり時は、ＶｏｕｔがＨＩＧＨインピーダンスモードになるように信号が入力される。すなわち、Ｖｉｎ３とＶｉｎ４はＬＯＷの信号が入力され、Ｖｉｎ５、にはＨＩＧＨの信号が入力される。この状態で電源電圧を０ＶからＨＶへ上昇させた場合に、Ｖｔｐ３＞Ｖｔｐ４となっているために、図４のような、Ｉｏｕｔが流れない。そのために、プラズマディスプレイの維持期間での誤動作（負荷の誤動作）を防止することができる。また、Ｉｏｕｔが流れないため、出力段回路の消費電力を低減することもできる。
【００２８】
第１実施例および第２実施例で、Ｐ２、Ｐ４のしきい値電圧をＰ１、Ｐ３よりも低い値に設定することは、テラスゲート構造の採用や、チャネルドープなどの製造技術を用いることにより、容易に実現することができる。
【００２９】
【発明の効果】
この発明によれば，ＣＭＯＳ回路を出力回路として搭載した高耐圧出力回路において、その出力段回路のＣＭＯＳ回路を構成するｐチャネル形ＭＯＳＦＥＴのしきい値電圧を、そのｐチャネル形ＭＯＳＦＥＴを駆動する前段回路のｐチャネル形ＭＯＳＦＥＴのしきい電圧よりも高くすることで、電源電圧立ち上がり時に、プラズマデスプレーなどの維持期間での誤動作（負荷の誤動作）を防止し、また、出力段回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の高耐圧出力回路の要部回路図
【図２】この発明の第２実施例の高耐圧出力回路の要部回路図
【図３】従来の高耐圧出力回路図
【図４】電源電圧とＩｏｕｔの関係を示す図
【符号の説明】
１    ＣＭＯＳ回路（出力段回路）
２、３  ＣＭＯＳ回路（前段回路）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５  ｐチャネル形ＭＯＳＦＥＴ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５  ｎチャネル形ＭＯＳＦＥＴ
Ｖｉｎ、Ｖｉｎ３、Ｖｉｎ４、Ｖｉｎ５  入力信号／入力端子
Ｖｏｕｔ    出力信号／出力端子
ＶＨ        電源電圧／電源高電位端子
ＧＮＤ      グランド／グランド端子
Ｃ          負荷容量
【図１】
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【図２】
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【図３】
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【図４】
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