(57)【特許請求の範囲】
【請求項１】
設定されたヒステリシスレベルに応じて、出力電圧の生成を制御するように接続された制御回路と、
制御回路に接続されたフィードバック回路と、を有し
該フィードバック回路は、コントローラのスイッチング周波数を表す第一の信号を受信し、設定されたヒステリシスレベルを調整するために、コントローラへの修正信号を出力することを特徴とする、電源コンバータ制御回路。
【請求項２】
請求項１記載の電源コンバータ制御回路において、
前記制御回路は、出力電圧を表す第二の信号を受信し、該制御回路は、出力電圧が設定されたヒステリシスレベルに到達したかどうかを判定するために、第二の信号を設定されたヒステリシスレベルと比較することにより、設定されたヒステリシスレベルに応じて出力電圧を生成することを特徴とする電源コンバータ制御回路。
【請求項３】
請求項１記載の電源コンバータ制御回路において、
前記フィードバック回路は、第一の信号と基準との比較結果に応じて、修正信号を生成することを特徴とする電源コンバータ制御回路。
【請求項４】
出力電圧の生成を制御するように接続されたコントローラ回路であって、出力電圧からフィードバック信号を受け取り、該出力電圧と設定されたヒステリシスレベルとの比較結果に応じて出力電圧を制御する前記コントローラ回路と、
コントローラに接続されたフィードバック回路であって、コントローラのスイッチング周波数を表す信号を受信し、該信号と基準とを比較し、設定されたヒステリシスレベルを調整するためにコントローラへの信号を出力する前記周波数フィードバック回路と、を備えた電源コンバータ制御回路。
【請求項５】
出力電圧を設定されたヒステリシスレベルと比較し、比較結果に応じて、出力電圧線に接続された高圧および低圧ドライバを交互に駆動するための信号を生成することにより、出力電圧線の上に、出力電圧を生成するステップと、
高圧および低圧ドライバのスイッチング周波数を表すフィードバック信号を出力するステップと、
フィードバック信号と基準とを比較するステップと、
フィードバック信号と基準との間の差を表す誤差信号を生成するステップと、
設定されたヒステリシスレベルを調整するために、誤差信号を用いるステップと、を備えたレギュレータコントローラのスイッチング周波数を制御する方法。
【請求項６】
請求項５記載の方法において、
フィードバック信号と基準とを比較するステップは、積分器を用いて行うことを特徴とする方法。
【請求項７】
請求項５記載の方法において、
フィードバック信号と基準とを比較するステップは、位相同期（ＰＬＬ）回路を用いて行うことを特徴とする方法。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
本発明は、電源コンバータに関し、特に、ヒステリシス制御（hysteretic-controlled）電源コンバータに関する。
【０００２】
【従来の技術】
一般的に用いられる３つの基本的なスイッチング電源構成には、バック（buck）、ブースト（boost）およびバック・ブースト（buck-boost）がある。これらのうち、もっとも単純で一般的なものが、バックコンバータ（buck converter）である。テキサス・インスツルメンツ社によりＴＩ  ＴＰＳ５２１０として製造され、市場で購入可能なコントローラにより制御されるバックコンバータの簡略化したブロック図を、図１に示す。出力電圧を上昇あるいは減少させ、ある所定の範囲内に出力電圧を維持させるために、高圧ドライバ５０と低圧ドライバ６０は、コントローラにより交互に駆動される。
【０００３】
【発明が解決しようとする課題】
正確で安定した出力電圧を維持するため、これらの電源を制御するために、様々な方法が用いられる。最も一般的な方法の中の２つは、ＴＰＳ５２１０で用いられているようなヒステリシス制御と、パルス幅変調（ＰＷＭ）である。ヒステリシスコントローラ、あるいは一般的にリップルレギュレータと呼ばれるものは、常に、出力電圧を監視する。もし、出力電圧が低すぎる場合には、高圧ドライバ（例えば、ＭＯＳＦＥＴ５０）が、出力電圧を上昇させるために働き、もし出力電圧が高すぎる場合には、低圧ドライバ（例えば、ＭＯＳＦＥＴ６０）が、出力電圧を下降させるために働く。従って、結果として得られる出力電圧は、高圧ドライバの動作回数と、低圧ドライバの動作回数の比に比例する。もし、高圧ドライバが、低圧ドライバよりも多く動作した場合には、出力（Ｖｏｕｔ）の電圧は、０Ｖよりも入力電圧に近づき、もし低圧ドライバが高圧ドライバよりも多く動作した場合には、出力の電圧は、入力電圧よりも０Ｖに近づく。この制御方法の主たる利点は、コントローラの過渡特性が極めて優れていることである。ヒステリシスコントローラは、出力電圧の直接計測のみに基づき、これらの高圧・低圧ドライバをいつ動作させるかを決定する。出力負荷が突然変化する場合には、システムは非常に迅速に応答することが可能となる。これは、非常に高速に変化する極めて大きな電源負荷をもつマイクロプロセッサや最新のＤＳＰシステムのような多くの応用にとって重要なことである。
【０００４】
ＰＷＭフィードバック方法もまた、高圧・低圧ドライバを制御するために一般的に用いられる。一般的に、ＰＷＭシステムは、矩形波を生成する発信器を用いる。出力電圧のレベルに応じて、矩形波のＯＮ・ＯＦＦ状態の長さの比を変化させ、結果として得られる出力波を用いて、高圧・低圧ドライバを制御する。しかし、ＰＷＭ方法は、フィードバックの過程で実質的な時間遅れが累積してしまい、これにより良好な過渡特性が得られないという、重要な欠点をもっている。
【０００５】
しかし、従来のヒステリシス制御システムは、ＰＷＭシステムに対し、スイッチング周波数（出力電圧脈動のスイッチング）の比較的大きな変動を許してしまうという、重大な欠点をもっている。ＰＷＭコントローラとは違って、ヒステリシスコントローラは、良好な周波数制御は行わない。図２ａの理想的な三角波形出力に示すように、出力電圧は目標電圧の付近で振動し、その振動の振幅は、コントローラで設定されたヒステリシスの量に等しい。実際の出力電圧波形は、正確な三角波形とはならず、図２ｂに示されるようなものにより似ている。これは、システムのフィードバック過程での一定の遅延によるものである。この変動は、顕著なものではなく、設定されたヒステリシスレベルの幾分かのオーバーシュートあるいはアンダーシュートをもたらす。さらに特徴的なのは、リップルの振幅は、ヒステリシスレベルによって相対的に定まるものの、リップルの周波数は変動し、必ずしも一様なものにならないことである。これは、主に、出力コンデンサＣ２の等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）などの回路中の寄生要素によるものである。これらの寄生成分の変動は顕著であり、従って、電源ユニット中で、結果として得られる周波数には、多くの変動が生じるものとなる。非常に高い周波数では、スイッチングトランジスタでのスイッチングロスにより多量の電力が消費されてしまい、また、非常に低い周波数では、電流ピークが大きなものとなり、以って、スイッチングトランジスタにより大きな電力を消費させることになり、電源コンデンサに過大な容量設計を求めるため、この変動は好ましいものではない。この周波数変動は、システムに用いられるコンデンサに付随するＥＳＲとＥＳＬを変化させることにより、実質的に減少させることができる。安価な部品では、これらの寄生成分は極めて変化しやすいものとなる。寄生成分を小さくし、周波数の変動を抑えるためには、高価な部品を使用する必要がある。システムは、システムが動作する最低周波数と最大周波数の両方に対応できるように設計する必要がある。従って、従来のヒステリシスシステムでは、動作周波数での変動を最小とするために、極めて低いＥＳＲ、ＥＳＬ値をもつ高価なコンデンサの採用を指定する必要があった。従来のヒステリシスコントローラに関するこの問題は、これにより解消することができるが、コストが高くついていた。スイッチング周波数を制御するヒステリシスコントローラのこのような困難さに端を発する他の欠点として、通信など、いくつかのアプリケーションでは、望ましくない電磁干渉の発生を避けるために、スイッチモード電源を、ある周波数帯域で動作させる必要がある点がある。これらの周波数帯域が狭いほど、これらをヒステリシス制御システムの合わせることがより困難となる。ＰＷＭコントローラであれば、どのような周波数が要求されてもそれに発信器を設定でき、結果として得られる調波は、単に、発信器の調波となるため、このような種類の要求に容易に応じることが可能である。これは、ＰＷＭシステムが、ヒステリシス制御システムに対してもつ顕著な利点である。ＰＷＭコントローラは、要求される精度に応じ、任意に設定が可能となっている。
【０００６】
このヒステリシス制御システムの欠点に対応するために用いられる代案は、ＰＷＭ／ヒステリシスハイブリッド制御システムである。この種のコントローラは、通常、ＰＷＭのように制御される。しかし、もし、出力電圧に設定されたしきい値を超えた場合には、ヒステリシス制御回路が動作する。この種類のシステムの問題は、ヒステリシス制御回路を継続して動作させないようにするため、通常のＰＷＭコントローラの動作域から十分離してしきい値を設定する必要があるため、過渡応答特性が犠牲となる点である。加えて、回路の量と複雑度が増加する。
【０００７】
このように、良好な過渡応答特性と良好なスイッチング周波数制御特性とを合わせもつ電源コントローラが求められている。
【０００８】
従来のヒステリシス制御電源システムの概略図を図１に示す。図１は、ヒステリシス制御同期バックコントローラにより制御される一般的なバック電源のブロック図である。図１に示すヒステリシスコントローラは、ＴＰＳ５２１０であるが、現状利用できるヒステリシスコントローラのいずれかのものである。ＴＰＳ５２１０の固有の動作と、スイッチモード電源のバック電源部については、テキサス・インスツルメンツ社から入手可能な以下の資料に記載されている。この資料には、１）“スイッチモード電源のバックステージの理解”、テキサス・インスツルメンツ社応用レポート、混合信号製品資料＃ＳＬＶＡ０５７、２）“ＴＰＳ５２１０を用いた高速応答同期バックレギュレータの設計”、テキサス・インスツルメンツ社応用レポート、混合信号製品資料＃ＳＬＶＡ０４４、および３）“ＴＰＳ５２１０を用いた高性能同期バックＥＶＭ”、テキサス・インスツルメンツ社ＴＰＳ５２１０利用者ガイド、混合信号製品資料＃ＳＬＶＵ０１０が含まれている。ヒステリシスコントローラ１０は、入力としてＶHYSTを受け取り、ヒステリシスコントローラのためのヒステリシスレベルを設定する。図に示すように、このレベルは、電圧ドライバ６００によって設定される。電圧分割器６００は、ＶREFB電圧入力と接地の間で直列接続された抵抗Ｒ３とＲ４とから構成されている。ＶHYSTは、抵抗Ｒ３とＲ４の間にある接続点（ｎｏｄｅ）９５から取られる。ヒステリシスコントローラ１０は、また、入力として、主出力電圧Ｖoutからフィードバックにより生成されたＶSENSEを受け取る。ヒステリシスコントローラ１０は、出力信号ＨＩＧＨＤＲとＬＯＷＤＲを生成し、これらは、各々、高圧ドライバ電源ＭＯＳＦＥＴ５０と低圧ドライバ電源ＭＯＳＦＥＴ６０のゲートに接続されている。高圧ドライバ５０は、ヒステリシスコントローラ１０のＨＩＳＥＮＥ入力と、インダクタンスコイルＬ１の一方側とコンデンサＣ１のトッププレートとに接続されたドレインを有している。インダクタンスコイルＬ１の他方側は、高電圧入力Ｖinに接続されている。コンデンサＣ１のボトムプレートは、接地されている。高圧ドライバ５０のソースは、Ｖphase接続点に接続されている。Ｖphase接続点は、また、低圧ドライバ６０とインダクタンスコイルＬ２の一方側に接続されている。低圧ドライバ６０のソースは、接地されている。インダクタンスコイルＬ２の他方側は、出力電圧の接続点に接続され、ここで、出力リップル電圧が生成される。コンデンサＣ２は、出力電圧接続点と接地との間に接続されている。また、出力電圧接続点は、ＶSENSE入力へのフィードフィードバック接続を有している。動作中には、高圧ドライバ５０を動作させ低圧ドライバ６０を停止させ、これによりＶphaseとＶoutの電圧を上昇させるために、ヒステリシスコントローラ１０は、ＨＩＧＨＤＲ出力に活動レベル信号を、ＬＯＷＤＲ出力に非活動レベル信号を出力する。これと交互に、低圧ドライバ６０を動作させ高圧ドライバ５０を停止させ、これによりＶphaseとＶoutの電圧を引き下げるために、ヒステリシスコントローラ１０は、ＬＯＷＤＲ出力に活動レベル信号を、ＨＩＧＨＤＲ出力に非活動レベル信号を出力する。これらの信号を出力し、いつ適切なドラ���バを動作させるべきかを決定するために、Ｖout信号が、コントローラのＶSENSE入力にフィードバックされる。ＶSENSE入力は、上限あるいは下限ヒステリシスレベル（図２ａ中、ＶHIまたはＶLOW）に到達したかどうかを示すために用いられる。もし、出力リップル電流がこれらのヒステリシスレベルのいずれかに達したならば、ヒステリシスコントローラは、適切な信号をＨＩＧＨＤＲおよびＬＯＷＤＲに出力し、これにより適切な方のドライバを動作させて、ヒステリシスレベルの反対側に向けて出力電圧を戻す。このように、図２ａに示すように、Ｖｏｕｔは、ヒステリシスレベルＶHIとＶLOWの間を行き来きし続ける。適切な方のドライバを動作させ、出力電圧を反対方向に変化させる際には、図２ｂに示すように、フィードバック過程での遅延により、オーバーシュートとアンダーシュートが発生する。出力電圧リップルの振幅は、コントローラ中で固定されたヒステリシスレベルの存在により制御可能とはなるものの、リップルの周波数はそうではない。リップルの周波数は、電源中の寄生要素に依存して、相当に変動するものとなる。
【０００９】
【課題を解決するための手段】
現状の電源コントローラに関連するこれらの問題は、コントローラの出力周波数を監視し、これを、内部で生成あるいは外部からユーザ指定された基準と比較し、以って、比較の結果得られた誤差に応じて、コントローラのヒステリシスを調整するフィードバック回路を含むヒステリシスコントローラを用いることにより解決される。調整されたヒステリシスレベルは、スイッチング周波数を、実質的に増加あるいは減少させ、これにより、電源コントローラのスイッチング周波数を制御し、それを所定のレベルに維持する。
【００１０】
【発明の実施の形態】
以下で詳細に説明するように、ヒステリシス制御の電源レギュレータのスイッチング周波数は、動作周波数を監視し、これを、基準（内部的に生成されるか、外部から与えられる電流、電圧あるいは周波数）と比較し、比較により計測した誤差に応じてヒステリシスレベルを調整することにより制御される。調整されたヒステリシスレベルは、コンバータの動作周波数を変化させる。従って、例えば、通信応用で干渉の懸念から、ヒステリシスコントローラをある周波数で動作させることが望まれた場合、システムは、システムの負荷条件や寄生要素とは関係なく、目標となる周波数で動作するよう自身で調整する。
【００１１】
図３に示すように、ヒステリシス制御電源コントローラの周波数制御を実現するために提示する第一の実施例は、電圧あるいは電流値に変換された周波数を、各々電圧あるいは電流である基準と比較する。この比較結果は、ゲインブロックに入力され、ローパスフィルタを経て、コンバータにより必要とされる任意の形で、典型的なヒステリシスコントローラのヒステリシス制御に出力される。本例は、誤差の少ない（所定の周波数の上下数パーセント）、比較的正確な周波数制御を実現するものである。電源が過剰性能となるような設計にならないようにする目的のために、本例は適切なものとなる。また、本例は、スイッチング周波数をある範囲に維持することが必須であり、この制限がシステムに許された許容誤差範囲の外側であるような場合に適用することに好適である。
【００１２】
周波数制御を実現する第二の実施例は、図７に示すように、位相比較器を用いて、非常に正確な周波数制御を行う。本例は、出力周波数を基準周波数に一致させることができ、スイッチング周波数の非常に正確な制御を実現できる。
【００１３】
図３は、ヒステリシス制御システムでの出力リップルの周波数制御を可能とする、本発明の第一実施例のブロック図を示すものである。これは、リップル出力中の周波数変動に応じて、ヒステリシスレベルを調整するフィードバック回路１０００を用いることによりなされる。フィードバック回路１０００は、入力として、システムの周波数を代表する、ヒステリシスコントローラ１０からの出力、ＯＰＦＲＱを受け取る。この信号は、１サイクルが完了したことを示すものである。この指示値は、多くの異なる方法によって生成することができる。例えば、一つの方法は、高圧側ドライバが動作する毎に、あるいは、低圧側ドライバが動作する毎に、それを検出するものである。これは、ＨＩＧＨＤＲ信号あるいはＬＯＷＤＲ信号を各々監視することによりなされる。他の可能な方法は、Ｖphaseが上昇したか下降したかを決定するために、Ｖphase接続点からの信号を検出するものである。更に他の方法は、図１のヒステリシス比較器４０の出力であるＶCMPを、直接監視することである。
【００１４】
次に、コントローラ１０の動作周波数を代表する信号である、ＯＰＦＲＱを、基準と比較する。この比較を簡単化するため、動作周波数を、始めに、電流あるいは電圧に変換しておいてもよい。この変換は、ブロック１００で行われる。ブロック１００からの出力信号の種類に適合させるために、基準周波数もまた、電流あるいは電圧に変換する。この基準の生成と変換は、ブロック５００で行う。ここでは、基準周波数あるいはその電流もしくは電圧相当値は、システムの内部で生成する必要はなく、外部から入力するものであってもよい。それぞれの信号（電流、電圧もしくは周波数）は、ブロック２００で比較される。基準周波数を生成し、それを変換することに代えて、ブロック４００に示すように、基準電圧あるいは電流を直接用いることができる。ブロック２００は、コンパレータ２０３、ゲインブロック２０４とフィルタブロック２０５からなっている。フィルタブロック２０５は、特定の実装において、システムを安定にすさせることが求められることである。ゲインおよびフィルタブロックは、図４に示すような積分器として都合よく実装することができる。ブロック２００の出力は、電流あるいは電圧であってもよく、従って、ヒステリシスコントローラブロック１０のヒステリシス制御入力の必要な形式に依存して、各々、電圧あるいは電流に変換する必要がある。
【００１５】
図３に示した本発明の第一の実施例の、好適な実装を図４に示す。コンバータブロック１００は、ここでは、周波数から電流へ変換するコンバータとして示されている。これは２つのスイッチ１０１、１０２と、コンデンサＣ４から構成されている。スイッチ１０１は、入力信号ＯＰＦＲＱによって制御される。スイッチ１０１の主接続点は、つねにコンデンサC４のトッププレートに接続されている。スイッチ１０１の第一の選択可能な接続点は、基準電圧ＶREFに接続され、スイッチ１０１の第二の選択可能な接続点は、ブロック２００の積分器２０２への反転電圧入力接続点であるＶINに接続されている。従って、入力信号ＯＰＦＲＱの一方の位相に対して、コンデンサＣ４のトッププレートがＶREFと結合され、入力信号ＯＰＦＲＱの反対の位相に対して、コンデンサＣ４のトッププレートがＶINと結合される。スイッチ１０２もまた、入力信号ＯＰＦＲＱにより制御される。スイッチ１０２の主接続点は、常に、コンデンサＣ４のトッププレートに接続されている。スイッチ１０２の第一の選択可能な接続点は、接地され、スイッチ１０２の第二の選択可能な接続点は、ブロック２００のオプアンプ２０２の非反転電圧入力接続点２０５に接続されている。従って、入力信号ＯＰＦＲＱの一方の位相に対して、コンデンサＣ４のボトムプレートが接地と結合され、入力信号ＯＰＦＲＱの反対の位相に対して、コンデンサＣ４のトッププレートがオプアンプ２０２の非反転電圧入力接続点２０５と結合される。
【００１６】
ブロック２００の好適な実装を、図４に示す。ブロック２００は、積分器を含んでいる。積分器は、反転入力２０５と非反転入力２０６を有するオプアンプ２０２と、反転入力２０５とオプアンプ２０７の出力との間に接続されたコンデンサＣ５とからなる。
【００１７】
ブロック４００は、基準電流源４０１を含み、図４に示すように、ここでの好適な実装では、オプションの基準周波数ブロック５００に代わり用いられる。基準電流源４０１は、オプアンプ２０２の反転入力２０５と接地との間に接続されている。
【００１８】
ブロック３００は、電圧電流コンバータを含み、積分器の出力２０７に接続される。ブロック３００は、電圧源あるいは基準電圧と、ヒステリシス制御出力ヒステリシスコントローラとの間に接続された電圧制御電流源３０１を含み、ブロック２００の出力により制御される。また、コントローラのヒステリシスレベルを調整するために、ヒステリシスコントローラは、ヒステリシスコントローラの入力に接続される。図１に示すように、ヒステリシスコントローラ上の信号は、ヒステリシスコントローラを抵抗Ｒ３とＲ４の間の接続点に接続することにより、ＶHYST入力で変換され電圧に戻される。
【００１９】
図４に示したフィードバック制御システムの動作を説明する。周波数電流コンバータブロック１００は、電荷供給ネットワークとして動作し、一つのサイクルが完了する毎に、積分器の反転入力２０５に、所定の量の電荷を投入する。投入される電荷量は、固定されている必要があるが、コンバータが動作する周波数は固定でなくてもよく、従って、この周波数は、一定時間内に投入される電荷量を決定するものとなる。一定量の電荷を投入する方法は多数あり、本実施例の好適な実装では、コンデンサＣ４と付随するスイッチ１０１、１０２によって行う。コンデンサＣ５とオプアンプ２０２からなる積分器は電圧ＶINを一定電圧に維持するよう動作する。ＶREFは、一定の基準電圧であり、コンデンサＣ４の容量もまた一定である。従って、積分器のインバータ入力に投入される電荷量、Ｑ＝ＣＶは一定となる。特に、電荷供給回路に入力されるサイクルパルスＯＰＦＲＱは、スイッチを制御して、各サイクル毎に、コンデンサＣ４が基準電圧になるまで充電されるようにする。そして、各サイクルに一度、コンデンサＣ４に蓄積された一定量の電荷を反転接続点２０５に投入する。ここで、電荷供給回路と積分器の動作中は、積分器の反転接続点２０５に継続して入力される電荷のパケットによって、その接続点の電圧は、上昇しつづけるものとなる。従って、電流吸収ブロック４００は、その接続点からある一定量の電荷を引き出すように構成される。積分器は、電圧ＶINに応じて、出力電圧ＶINTを増加、減少させ、積分器は、これが一定電圧となるように維持しようとする。しかし、リップル周波数が増加・減少し、時間の経過にともない投入される電荷量が、電流吸収ブロックにより反転接続点から引き出される一定量の電荷を上回ったり、下回ったりする場合には、電圧ＶINは一定とはならない。積分器により生成される電圧ＶINTは、入力周波数と目標周波数との間の誤差を表し、ヒステリシスレベルを調整するために、コントローラに送られる。ヒステリシスレベルの調整は、この誤差を減少させ、両方の周波数を互いに一致させる。
【００２０】
ブロック１００のスイッチ１０１、１０２は、この工業分野では公知の如く、多くの方法によって構成することができる。スイッチ１０１の２つの例を、図５ａと５ｂに示す。図５ｂに示すスイッチは、ＭＯＳトランジスタ１１２、１１３によって構成される。図５ａのスイッチは、全ＣＭＯＳトランスミッションゲート１１０、１１１から構成される。要求に応じて、ＭＯＳＦＥＴに代わり、これらのスイッチは、バイポーラトランジスタで構成することも可能である。
【００２１】
図４の積分器は、周囲にコンデンサをもつオプアンプを用いて構成されている。しかし、このような複雑な構成は必須ではなく、この工業分野で一般的に知られ用いられている多くの方法によって構成するものであってよい。コンデンサを用いて、簡単に構成することも可能である。
【００２２】
電流吸収ブロック４０１は、この分野に熟知している者に知られているように、ＦＥＴやＢＪＴを用いて、多くの方法で構成することができる。様々な例を、図６ａから６ｄに示す。これは、反転接続点２０５から接地へ電流を吸収する抵抗４０２のような単純な抵抗要素を用いて構成することが可能である。電流吸収ブロックは、バイアスされ反転接続点と接地の間にドレイン・ソース間経路を有する、トランジスタ４０３または４０４のような単純なトランジスタを含むものであってもよい。これに代わる、回路中のどこか他の場所からの基準電流を追跡（track）できる、図６ｄに示すカレントミラー回路のようなより正確な電流基準回路を用いることも可能である。ここで基本的に要求されることは、単位時間あたりに比較的一定量の電荷（即ち、比較的一定の電流）を引き出す電流吸収ブロックを有することである。
【００２３】
上記の典型的な電流吸収回路に代わるものとして、図６ｅに示すような、スイッチ入り切りされるコンデンサを用いるものがある。この例は、図４のコンデンサＣ４と同一の値をもつコンデンサＣ６を用いる。コンデンサＣ６は、ＶREFのようなある電圧まで充電され、クロックにより制御され、積分接続点からある量の電荷を引き出す。他の組のスイッチ４０７、４０９は、回路中でコンデンサＣ６を入り切りするために用いられる。これらのスイッチは、ＦREFのような基準周波数信号により制御される。スイッチの第一状態では、コンデンサ４０８のトッププレートは接地に繋がり、コンデンサＣ６のボトムプレートはＶREFに繋がる。ＶREFは、図３で用いられたものと同一の基準電圧でもよいが、必ずしもそうである必要はない。従って、この第一状態では、コンデンサＣ６は、ＶREFにまで充電される。スイッチの第二状態では、ボトムプレートが接地につながり、トッププレートが反転積分器接続点２０５につながる。トッププレートは、ボトムプレートに比べて、より負の方向に、ＶREFの値を維持しようとする。従って、コンデンサＣ６は、反転接続点から電荷を引き抜き、その接続点の電位が一定電圧となるまで、コンデンサＣ６を充電する。第一状態では、コンデンサの電荷は、
Ｑ1＝−ＣＶc1
である。ここで、Ｑ1は、スイッチの第一状態でのコンデンサＣ６の電荷であり、Ｃは、コンデンサＣ４の容量であり、Ｖc1は、スイッチの第一状態でのコンデンサＣ４の電荷である。
第二の状態では、
Ｑ2＝ＣＶc2
である。ここで、Ｑ2は、スイッチの第二状態でのコンデンサＣ６の電荷であり、Ｃは、コンデンサＣ４の容量であり、Ｖc2は、スイッチの第二状態でのコンデンサＣ４の電荷である。
従って、コンデンサに充電される電荷は、
△Ｑ＝（Ｑ2＋Ｑ1）＝Ｃ[Ｖc1＋Ｖc2]
である。
【００２４】
従って、コンデンサＣ６が反転するごとに、回路は、積分接続点から△Ｑを引き出す。もし、コンデンサＣ６、Ｃ４が、同一の容量で構成されているならば、コンデンサＣ４がパルス駆動されるごとに、△Ｑのある量が反転接続点に流れ、コンデンサＣ６がパルス駆動されるごとに、△Ｑの同量が反転接続点から引き出される。このように、もし、電荷が送られる周波数と、電荷が引き出される周波数とが同一ならば、システムは平衡状態となる。これにより、コンデンサＣ６回路を切り替えるのに用いられる基準周波数信号ＶREFと同一の周波数で、システムを動作させることができる。
【００２５】
従って、図４によれば、一般的に、コンデンサＣ４が反転接続点に送出す△Ｑにスイッチ１０１、１０２の動作周波数を掛け合わせたものが、電流ＩINとなり、これが、反転接続点に流れる。電流ＩINが、ブロック４００により反転接続点から引き出される電流ＩDCに等しくなるときに、システムは平衡状態となる。もし、システムが平衡に必要な周波数よりも高い周波数で操作しているならば、ＶINは、上昇を始め、結果として、ＶINTは下降する。ＶINTが減少し、システムの周波数が極端に高い状況となった場合に、通常はＶREFBと抵抗分割器Ｒ３／Ｒ４により設定されるヒステリシス電圧ＶHYSTが調整されるように、電流源３０１が、ＶINTにより制御される。この調整は、システムの周波数が減少するように、抵抗Ｒ３とＲ４の間にある、制御された電流源３０１からの電流出力と接続点９５への電流入力により行われる。もし、ヒステリシス電圧ＶHYSTを大きくすれば、周波数は下降し、もしヒステリシス電圧を小さくすれば、周波数は上昇する。電圧制御電流源３０１は、この工業分野で一般的に知られているように構成することができ、例えば、図７ａに示すように、エミッタに直列した抵抗をもつバイポーラトランジスタ、または、図７ｂに示すよう接続されたＭＯＳＦＥＴで構成することが可能である。
【００２６】
出力周波数を制御するために、フィードバックは、ヒステリシスコントローラのヒステリシスの大きさを調整する。ＴＰＳ５２１０の場合は、ヒステリシスレベルは、上記のように、ヒステリシス電圧入力ＶHYSTを調整することにより、制御できる。他のヒステリシスコントローラは、ヒステリシス電圧入力を生成するのに必要な異なる回路を有していてもよく、従って、求められる入力は、異なる形となる。制御システムについての考え方は、同様であるが、コントローラのヒステリシスの大きさを調整するためにフィードバックシステムを用い、これによりコントローラの周波数を調整する。
【００２７】
図８は、本発明の第二の実施例を、ブロック図の形で示すものである。本実施例は、システム周波数と基準周波数とを直接比較し、比較によって検出された誤差に応じてコントローラのヒステリシスを調整することにより、これらを一致させる位相比較器ブロックを用いる。
【００２８】
図８によれば、コントローラの周波数を表すフィードバック信号をコントローラから取得し、フィードバック制御回路に入力する。第一の実施例で行ったような、比較を行うために、動作周波数を電圧あるいは電流に変換することに代えて、位相比較器２５０を用いて、フィードバック信号と基準信号の位相を直接比較する。基準信号は、ユーザにより外部で設定された外部信号としたり、ブロック８００で内部で生成することが可能であり、これは、例えば、発信器で構成されたものである。位相は、その定義によって、周波数の積分であるので、積分器７００は、システムで固有のものである。位相比較器２５０は、これら２つの信号の位相を比較する。これら２つの信号の位相の差に比例した電圧あるいは電流が、位相比較器２５０から出力される。位相比較器により検出された位相誤差に応じてヒステリシスコントローラの周波数を調整するために、この比例した電圧あるいは電流は、ゲインブロック２５５とフィルタブロック２６０を経て、ヒステリシスコントローラにフィードバックされる。
【００２９】
多くの既知の位相同期（ＰＬＬ）回路を用いて、位相比較機能を実現することが可能である。位相比較を行うために用いることができる回路は、例えば、図９ａに示すような、ＸＯＲ論理ゲートからなるものであってよく、これは、位相基準信号とフィードバック信号をコントローラから受け取り、比較される２つの信号の位相差を表すパルス幅をもつパルス列を出力する。また、これらは、例えば、図９ｂに示すような、Ｄ型フリップフロップで構成することも可能である。フィードバック信号は、フリップフロップの制御入力に入力され、基準信号は、Ｄ入力に入力される。あるいは、接続を反対にすることも可能であり、すなわち、フィードバック信号をＤ入力に入力し、基準信号を制御入力に入力する構成も可能である。フィードバック信号に立ち上がり波形が発生するたびに、基準信号をサンプリングする。このように、もしフィードバック信号が立ち上がり、基準信号が高値としてサンプリングされるならば、すなわちフィードバック信号が遅延していることを意味しているならば、フリップフロップの出力はフィルタをかけられ、ヒステリシスコントローラの周波数を上昇させることに用いられる。これより、Ｄ型フリップフロップが、基準信号の立ち上がり波形のより近くをサンプリングすることになる。もし、基準信号の立ち上がり波形を越える場合には、基準信号は低くサンプリングされ、すなわちフィードバック信号が進んでいることを意味している。この場合には、Ｄ型フリップフロップの出力は、フィルターがかけられ、ヒステリシスコントローラの周波数を減少させることに用いられる。これにより、再び、フリップフロップが、基準信号の立ち上がり波形のより近くをサンプリングすることになる。この技術分野で通常の者であれば周知の位相比較器２５０を実装する、他の多くの単純な、あるいは複雑な回路を、この応用に用いることができる。
【００３０】
位相比較器が、アナログＰＬＬの一部である場合には、ゲインおよびフィルタブロック２５５、２６０の各々が存在する必要がある。単純なゲインブロックは、例えば、図１０に示されるＲＣネットワーク２５５から構成することが可能である。位相比較器からの出力は、抵抗２５６の一つの接続点に入力される。抵抗２５６の他方の接続点は、ゲインブロック６０への入力となる。この接続点は、また、コンデンサＣ８のトッププレートに接続される。コンデンサＣ８のボトムプレートは、コンデンサＣ９のトッププレートと、抵抗２５８の片方の接続点に接続される。抵抗２５８の他方の接続点と、コンデンサＣ９のボトムプレートは、接地されている。単純なフィルタブロックは、例えば、図１０に示したバイポーラ回路２６０により構成することが可能である。ここで、フィルタブロックは、ＭＯＳＦＥＴを用いて構成してもよい。ゲインブロック２５５からの出力は、ＮＰＮトランジスタ２６１のベースに入力される。ＮＰＮトランジスタ２６１は、そのコレクタがＶｃｃに接続され、そのエミッタが抵抗２６２の片方の接続点とＰＮＰトランジスタ２６３のベースに接続されている。抵抗２６２の他方の接続点は、接地されている。ＰＮＰトランジスタ２６３のエミッタは、抵抗２６４の一方の接続点に接続され、ＰＮＰトランジスタ２６３のコレクタは、コントローラのヒステリシス制御入力に出力される。抵抗２６４の他方の接続点は、Ｖｃｃに接続される。
【００３１】
純デジタルＰＬＬによる実装を用いることも可能である。デジタルＰＬＬは、この工業分野では一般的に用いられるものである。このアプリケーションでは、システムの要求に応じて、デジタルＰＬＬを用いることが好ましい。純デジタルＰＬＬによる実装の一例を、図１１に示す。本例は、アップ／ダウンカウンタ２７０とデジタルアナログコンバータ（ＤＡＣ）２８０を用いる。アップ／ダウンカウンタ２７０は、ヒステリシスコントローラ１０の位相が進行しているか遅延しているかに応じて、カウントアップあるいはカウントダウンする。カウンタ２７０は、積分器として動作する。もし、ヒステリシスコントローラの周波数が高すぎる場合には、カウンタ２７０はカウントアップし、ＤＡＣ２８０により出力される値を上昇させ、ヒステリシスコントローラのヒステリシスを増加させ、以って、周波数を低下させる。もし、ヒステリシスコントローラの周波数が低すぎる場合には、カウンタ２７０はカウントダウンし、ＤＡＣ２８０により出力される値を減少させ、ヒステリシスコントローラのヒステリシスを減少させ、以って、周波数を上昇させる。他にも多くの単純なあるいは複雑な純デジタル化ＰＬＬ回路が、この技術分野で通常の者であれば周知となっており、このアプリケーションに適用することが可能である。
【００３２】
以上、本発明の詳細を説明したが、クレームに定義された本発明の主旨と範囲を逸脱することなく、様々な変更、置き換えと代案が可能である。
【００３３】
以上の説明に関して更に以下の項を開示する。
（１）設定されたヒステリシスレベルに応じて、出力電圧の生成を制御するように接続された制御回路と、
制御回路に接続されたフィードバック回路と、を備え
該フィードバック回路は、コントローラのスイッチング周波数を表す第一の信号を受信し、設定されたヒステリシスレベルを調整するために、コントローラへの修正信号を出力することを特徴とする電源コンバータ制御回路。
（２）第１項記載の電源コンバータ制御回路において、
前記制御回路は、出力電圧を表す第二の信号を受信し、該制御回路は、出力電圧が設定されたヒステリシスレベルに到達したかどうかを判定するために、第二の信号を設定されたヒステリシスレベルと比較することにより、設定されたヒステリシスレベルに応じて出力電圧を生成することを特徴とする電源コンバータ制御回路。
（３）第１項記載の電源コンバータ制御回路において、
前記フィードバック回路は、第一の信号と基準との比較結果に応じて、修正信号を生成することを特徴とする電源コンバータ制御回路。
（４）第３項記載の電源コンバータ制御回路において、
基準は、電圧基準であることを特徴とする、電源コンバータ制御回路。
（５）第３項記載の電源コンバータ制御回路において、
電源コンバータ制御回路は、単一の集積回路上に置かれ、前記基準は、単一の集積回路上で生成された電流基準であることを特徴とする電源コンバータ制御回路。
（６）第１項記載の電源コンバータ制御回路において、
フィードバック回路は、反転入力接続点と非反転入力接続点とを含む積分器を有することを特徴とする電源コンバータ制御回路。
（７）第６項記載の電源コンバータ制御回路において、
フィードバック回路は、さらに、積分器の反転接続点に接続された電荷供給回路を含むことを特徴とする電源コンバータ制御回路。
（８）第１項記載の電源コンバータ制御回路において、
フィードバック回路は、位相同期（ＰＬＬ）回路を含むことを特徴とする電源コンバータ制御回路。
（９）第８項記載の電源コンバータ制御回路において、
電源コンバータ制御回路は、単一の集積回路上に置かれ、フィードバック回路は、さらに、単一の集積回路上に置かれ、位相同期（ＰＬＬ）回路の入力に接続された発信器を含むことを特徴とする電源コンバータ制御回路。
【００３４】
（１０）出力電圧の生成を制御するために接続されたコントローラ回路であって、出力電圧からフィードバック信号を受け取り、該出力電圧と設定されたヒステリシスレベルとの比較結果に応じて出力電圧を制御する前記コントローラ回路と、
コントローラに接続されたフィードバック回路であって、コントローラのスイッチング周波数を表す信号を受信し、該信号と基準とを比較し、設定されたヒステリシスレベルを調整するためにコントローラへの信号を出力する前記周波数フィードバック回路と、を備えた電源コンバータ制御回路。
（１１）第１０項記載の電源コンバータ制御回路において、
周波数フィードバック回路は、信号と基準とを比較する積分回路を含むことを特徴とする電源コンバータ制御回路。
（１２）第１１項記載の電源コンバータ制御回路において、
電源コンバータ回路は、単一の集積回路上に形成され、前記基準が集積回路上で生成されることを特徴とする電源コンバータ制御回路。
（１３）第１０項記載の電源コンバータ制御回路において、
電源コンバータ回路は、単一の集積回路上に形成され、前記基準は、外部から集積回路に供給されることを特徴とする電源コンバータ制御回路。
（１４）第１０項記載の電源コンバータ制御回路において、
周波数フィードバック回路は、位相同期（ＰＬＬ）回路を含むことを特徴とする、電源コンバータ制御回路。
（１５）第１４項記載の電源コンバータ制御回路において、
電源コンバータ制御回路は、単一の集積回路上に置かれ、フィードバック回路は、さらに、集積回路上に置かれ、位相同期（ＰＬＬ）回路の入力に接続された発信器を含むことを特徴とする電源コンバータ制御回路。
【００３５】
（１６）出力電圧を設定されたヒステリシスレベルと比較し、比較結果に応じて、出力電圧線に接続された高圧および低圧ドライバを交互に駆動するための信号を生成することにより、出力電圧線の上に、出力電圧を生成するステップと、
高圧および低圧ドライバのスイッチング周波数を表すフィードバック信号を出力するステップと、
フィードバック信号と基準とを比較するステップと、
フィードバック信号と基準との間の差を表す誤差信号を生成するステップと、設定されたヒステリシスレベルを調整するために、誤差信号を用いるステップと、を備えたレギュレータコントローラのスイッチング周波数を制御する方法。
（１７）第１６項記載の方法において、
フィードバック信号と基準とを比較するステップは、積分器を用いて行うことを特徴とする方法。
（１８）第１６項記載の方法において、
フィードバック信号と基準とを比較するステップは、位相同期（ＰＬＬ）回路を用いて行うことを特徴とする方法。
（１９）第１６項記載の方法において、
位相同期（ＰＬＬ）回路は、デジタル位相同期（ＰＬＬ）回路であることを特徴とする方法。
（２０）電源コンバータは、コントローラの出力周波数を監視し、それを、内部あるいはユーザの指定により外部で生成された基準５００と比較し、コントローラのヒステリシスを調整する、フィードバック回路１０００を含むヒステリシスコントローラ１０からなる。調整されたヒステリシスレベルにより、スイッチング周波数は、増加あるいは減少し、以って、電源コントローラのスイッチング周波数を制御し、それを所望のレベルに維持する。
【図面の簡単な説明】
【図１】図１は、ヒステリシス制御電源コントローラを含む従来のバック・ブースト電源を、ブロック図の形式で示すものである。
【図２】図２ａは、電源の出力電圧リップルの理想的な信号波形とそのヒステリシス帯域に対する理想的な相関特性を示す図であり、図２ｂは、高圧および低圧ドライバの立ち上がりおよび立ち下がり遅延を含む、ヒステリシス方式での有限のフィードバック遅延により引き起こされるオーバーシュートとアンダーシュートを示す、出力電圧リップルのより現実の信号波形図である。
【図３】図３は、本発明の一実施例における、ヒステリシスレベルを調整することにより、スイッチング周波数を制御するための、フィードバックシステムをもつヒステリシスコントローラを、ブロック図の形式で示す図である。
【図４】図４は、本発明の一実施例における、ヒステリシスレベルを調整することにより、スイッチング周波数を制御するためのフィードバックシステムの電気回路図である。
【図５】図５ａおよび図５ｂは、スイッチ１０１および１０２の２つの可能な実装についての電気回路図である。
【図６】図６ａから６eは、図４の電流源素子を動作させるために用いることができる回路のいくつかの例を示す図である。
【図７】図７は、図４の電流源素子を動作させるために用いることができる回路の２つの例を示す図である。
【図８】図８は、本発明の第二の実施例における、ヒステリシスレベルを調整することにより、スイッチング周波数を制御するための、フィードバックシステムをもつヒステリシスコントローラを、ブロック図の形式で示すものである。
【図９】図９ａおよび９ｂは、位相比較器を動作させるために用いることができる回路の２つの例を示す図である。
【図１０】図１０は、図７のフィルタブロックを動作させるために用いることができる回路の例を示す図である。
【図１１】図１１は、フィードバック回路の位相比較と調整動作を行うために用いることが可能な典型的なデジタルＰＬＬの例を含む、フィードバックシステムを有するヒステリシスコントローラを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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