(57)【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも下層の配線層，中間の配線層及び上層の配線層の３つの配線層を有する半導体装置において、
前記下層の配線層によって下層のスパイラル配線部が形成されるとともに、前記上層の配線層によって上層のスパイラル配線部が形成され、かつ、前記中間の配線層によって、引き出し配線部が形成されるとともに前記引き出し配線部を除く領域に部分的なスパイラル形状のスパイラル配線部が形成され、
前記部分的なスパイラル形状のスパイラル配線部によって前記上層のスパイラル配線部と前記下層のスパイラル配線部とが一体化されているスパイラルインダクタを設けた
半導体装置。
【請求項２】
前記上層のスパイラル配線部は前記部分的なスパイラル形状のスパイラル配線部より大きい配線幅を有し、前記部分的なスパイラル形状のスパイラル配線部の底面部を除く領域を包囲する構造で一体化されている
請求項１記載の半導体装置。
【請求項３】
前記上層のスパイラル配線部と引き出し配線部がスパイラルの中心部に形成したコンタクトホールを通して接続されている
請求項１記載の半導体装置。
【請求項４】
半導体基板上に少なくともスパイラルインダクタを製造する製造方法において、
前記半導体基板上に形成される下層配線層によってスパイラルインダクタの下層のスパイラル配線部を形成する工程と、
前記下層配線層の上層に形成される第１の絶縁膜に対して前記下層のスパイラル配線部に対応する領域を除去する工程と、
前記第１の絶縁膜の上層に形成される中間の配線層によってスパイラルインダクタの引き出し配線部を形成するとともに、前記引き出し配線部を除く領域に部分的なスパイラル形状のスパイラル配線部を形成することにより、前記下層のスパイラル配線部と前記部分的なスパイラル形状のスパイラル配線部とを一体化する工程と、
前記中間の配線層の上層に形成される第２の絶縁膜に対して前記部分的なスパイラル形状のスパイラル配線部に対応する領域及び前記引き出し配線部のスパイラルインダクタの中心側の端部に対応する孔部分を除去する工程と、
前記第２の絶縁膜の上層に形成される上層配線層によってスパイラルインダクタの上層のスパイラル配線部を形成することにより、前記上層のスパイラル配線部を前記引き出し配線部に接続する工程と、を有する
半導体装置のスパイラルインダクタ製造方法。
【請求項５】
前記スパイラルインダクタのスパイラル配線部及び引き出し配線部は、金属薄膜の蒸着とエッチングによって形成する
請求項４記載の半導体装置のスパイラルインダクタ製造方法。
【請求項６】
前記上層のスパイラル配線部を前記部分的なスパイラル形状のスパイラル配線部より大きい配線幅を有するものとし、前記部分的なスパイラル形状のスパイラル配線部の底面部を除く領域を包囲する構造で一体化する
請求項４記載の半導体装置のスパイラルインダクタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スパイラルインダクタを有する半導体装置に関し、特にスパイラルインダクタの製造方法に関する。
【０００２】
【従来の技術】
従来より、半導体基板上に設けられる配線層を用いてスパイラルインダクタを形成した半導体装置が知られている。
図５、図６は、従来のスパイラルインダクタ製造方法を示す半導体装置の断面図である。以下、図５、図６を用いて、例えばＧａＡｓ基板を用いたＭＭＩＣ（モニリシックマイクロ波集積回路）における従来のスパイラルインダクタ製造方法を説明する。
一般にＭＭＩＣには、電界効果トランジスタ（以下、ＦＥＴという）、ダイオード、抵抗、キャパシタなどが形成される。そして、その過程で、第１Ａｕ配線（３００ｎｍ）、第２Ａｕ配線（６００ｎｍ）、第３Ａｕメッキ配線（４μｍ）を用いて各素子の接続を行うが、従来は、この第２Ａｕ配線と第３Ａｕメッキ配線を利用して、スパイラルインダクタの製造を行うようにしている。
なお、この例では各配線材料として、配線抵抗の低減、高周波特性の向上を目的に、例えばＡｕを用いているが、他の導電材料であってもよいものとする。
【０００３】
まず、図５（Ａ）においては、半絶縁性（ＧａＡｓ）基板１０上に既に第１Ａｕ配線（図５では省略）を形成した後、その上層にＳｉ3 Ｎ4 膜２０をＣＶＤ技術等によって成膜する。
次に、このＳｉ3 Ｎ4 膜２０上に第２Ａｕ配線を形成するが、この第２Ａｕ配線層を用いてスパイラルインダクタの中心部から外部に配線を引き出すためのＡｕ引き出し配線部３０をホトリソグラフィ技術やドライエッチング技術等を用いて加工する。
すなわち、この引き出し配線部３０は、スパイラルインダクタの径方向に沿って直線状に形成され、一方の端部がスパイラルインダクタの中心部に位置し、他方の端部がスパイラルインダクタの外部に導かれるように形成されている。
【０００４】
次に、図５（Ｂ）では、Ｓｉ3 Ｎ4 膜４０をＣＶＤ技術によって成膜し、図５（Ｃ）では、このＳｉ3 Ｎ4 膜４０にドライエッチング等によりコンタクトホール５０を形成する。
このコンタクトホール５０は、第２Ａｕ配線で形成したＡｕ引き出し配線部３０と、後述するＡｕスパイラル配線部とを接続するものであり、スパイラルインダクタの中心部に形成される。すなわち、このコンタクトホール５０以外の領域は、Ｓｉ3 Ｎ4 膜４０が残存しており、Ａｕ引き出し配線部３０とスパイラル配線部とが絶縁される。
次に、図５（Ｄ）では、ホトレジストを塗布し、スパイラル配線部となるレジストパターン６０を現像し、オーブンなどによってレジストパターン６０の熱垂らし、及び硬化を行う。
【０００５】
次に、図６（Ｅ）において、全面にＡｕ膜７０を１００ｎｍ程度蒸着し、さらにその上にホトレジストを塗布し、図５（Ｄ）のレジストパターン６０より配線幅が若干広いレジストパターン８０を加工する。
このレジストパターン８０のレジスト厚は、４〜５μｍである。
次に、図６（Ｆ）において、メッキ技術により第３Ａｕメッキ配線９０を成膜し、図６（Ｇ）において、配線間にあるレジストに対して酸素プラズマによるアッシングを行い、レジストパターン８０を除去する。この後、Ａｕ膜７０をイオンミリングによりエッチングし、レジストパターン６０を除去し、第３Ａｕメッキ配線９０によるスパイラル配線部９０Ａを形成する。
このスパイラル配線部９０Ａは、中心側の端部はＡｕ膜７０を介してＡｕ引き出し配線部３０に接続され、外周側の端部は、Ａｕ引き出し配線部３０とともにインダクタの外側に導かれている。
以上のような工程により、スパイラルインダクタが完成する。
【０００６】
【発明が解決しようとする課題】
ところで、上述のようなスパイラルインダクタにおいて、高インダクタンスを必要とする回路設計の場合には、半導体上でスパイラル配線部の巻き数を増やすことになる。
しかしながら、元々この種のスパイラルインダクタは、半導体装置のチップ面積を大きくとる要素となっており、例えばＭＭＩＣでは、チップ面積の数十パーセントを占めている。
このためインダクタンスを高くするために、スパイラル配線部の巻き数を増やすと、さらに配置面積が大きくなってしまい、半導体装置の大型化やコストアップを招くという問題がある。
【０００７】
そこで本発明の目的は、巻き数を増やすことなく、高インダクタンスを得ることが可能な半導体装置及びそのスパイラルインダクタ製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は前記目的を達成するため、半導体基板上に少なくとも下層の配線層，中間の配線層及び上層の配線層の３つの配線層を有する半導体装置において、前記下層の配線層によって下層のスパイラル配線部が形成されるとともに、前記上層の配線層によって上層のスパイラル配線部が形成され、かつ、前記中間の配線層によって、引き出し配線部が形成されるとともに前記引き出し配線部を除く領域に部分的なスパイラル形状のスパイラル配線部が形成され、前記部分的なスパイラル形状のスパイラル配線部によって前記上層のスパイラル配線部と前記下層のスパイラル配線部とが一体化されているスパイラルインダクタを設けたことを特徴とする。また本発明は、半導体基板上に少なくともスパイラルインダクタを製造する製造方法において、半導体基板上に少なくともスパイラルインダクタを製造する製造方法において、前記半導体基板上に形成される下層配線層によってスパイラルインダクタの下層のスパイラル配線部を形成する工程と、前記下層配線層の上層に形成される第１の絶縁膜に対して前記下層のスパイラル配線部に対応する領域を除去する工程と、前記第１の絶縁膜の上層に形成される中間の配線層によってスパイラルインダクタの引き出し配線部を形成するとともに、前記引き出し配線部を除く領域に部分的なスパイラル形状のスパイラル配線部を形成することにより、前記下層のスパイラル配線部と前記部分的なスパイラル形状のスパイラル配線部とを一体化する工程と、前記中間の配線層の上層に形成される第２の絶縁膜に対して前記部分的なスパイラル形状のスパイラル配線部に対応する領域及び前記引き出し配線部のスパイラルインダクタの中心側の端部に対応する孔部分を除去する工程と、前記第２の絶縁膜の上層に形成される上層配線層によってスパイラルインダクタの上層のスパイラル配線部を形成することにより、前記上層のスパイラル配線部を前記引き出し配線部に接続する工程とを有することを特徴とする。
【０００９】
本発明の半導体装置では、スパイラルインダクタを構成するスパイラル配線部を下層の配線層，中間の配線層及び上層の配線層の３つの配線層によって下層のスパイラル配線部，中間層の部分的なスパイラル形状のスパイラル配線部及び上層のスパイラル配線部を一体化することにより形成する。したがって、この３層のスパイラル配線部を重ね合わせた構造により、結果として形成されるスパイラル配線部の配線断面は、従来のような単純な形状でなく、凹凸を含む複雑な形状に形成されることになり、この配線断面の表面積が増大することになる。この結果、スパイラル配線部を流れる電流を増加でき、インダクタンスが向上するため、スパイラルインダクタの巻き数自体は増やすことなく、高インダクタンスを得ることができる。
【００１０】
また、本発明のスパイラルインダクタ製造方法では、まず、半導体基板上に形成される下層配線層によってスパイラルインダクタの下層のスパイラル配線部を形成し、次に、下層配線層の上層に形成される第１の絶縁膜に対して下層のスパイラル配線部に対応する領域を除去する。次に、第１の絶縁膜の上層に形成される中間の配線層によってスパイラルインダクタの引き出し配線部を形成するとともに、引き出し配線部を除く領域に部分的なスパイラル形状のスパイラル配線部を形成することにより、下層のスパイラル配線部と部分的なスパイラル形状のスパイラル配線部とを一体化する。次に、中間の配線層の上層に形成される第２の絶縁膜に対して部分的なスパイラル形状のスパイラル配線部に対応する領域及び引き出し配線部のスパイラルインダクタの中心側の端部に対応する孔部分を除去する。そして、第２の絶縁膜の上層に形成される上層配線層によってスパイラルインダクタの上層のスパイラル配線部を形成することにより、上層のスパイラル配線部を引き出し配線部に接続する。このようにして、スパイラルインダクタを構成するスパイラル配線部を下層の配線層，中間の配線層及び上層の配線層の３つの配線層によって下層のスパイラル配線部，中間層の部分的なスパイラル形状のスパイラル配線部及び上層のスパイラル配線部を一体化することにより形成する。
【００１１】
したがって、この３層のスパイラル配線部を重ね合わせた構造により、結果として形成されるスパイラル配線部の配線断面は、従来のような単純な形状でなく、凹凸を含む複雑な形状に形成されることになり、この配線断面の表面積が増大することになる。この結果、スパイラル配線部を流れる電流を増加でき、インダクタンスが向上するため、スパイラルインダクタの巻き数自体は増やすことなく、高インダクタンスを得ることができる。
【００１２】
【発明の実施の形態】
以下、本発明による半導体装置及びそのスパイラルインダクタ製造方法の実施の形態について説明する。
なお、以下に説明する実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において、特に本発明を限定する旨の記載がない限り、これらの態様に限定されないものとする。
本実施の形態は、ＭＭＩＣにスパイラルインダクタを設けるための製造方法に関するものであり、ＭＭＩＣ製造過程で用いられる多層配線を利用し、スパイラルインダクタ（特にスパイラル配線部）を構成する導線の外表面に凹凸を形成し、導線の表面積を増加させることにより、巻き数を増やすことなく（すなわち、スパイラルインダクタの配置面積を大きくすることなく）、インダクタンスを高められるようにしたものである。
【００１３】
図１、図２は、本実施の形態によるスパイラルインダクタ製造方法を示すＭＭＩＣの断面図である。
また、図３は、本実施の形態によるスパイラルインダクタ製造方法で形成する各配線パターンの具体例を示す平面図であり、図４は、スパイラルインダクタを構成するスパイラル配線の断面形状を示す拡大断面図である。
以下、図１〜図４を用いて、本形態のＭＭＩＣにおけるスパイラルインダクタ製造方法を説明する。
【００１４】
まず、図１（Ａ）において、半絶縁性（ＧａＡｓ）基板１００上に絶縁膜としてＳｉ3 Ｎ4 膜１１０をＣＶＤ技術によって成膜する。
次に、このＳｉ3 Ｎ4 膜１１０の上に、他の素子の電極や結線などに用いられる第１Ａｕ配線１２０を例えば３００ｎｍの膜厚で形成し、スパイラルインダクタの下層スパイラル配線部１２０Ａを得るために、スパイラル状に加工する。
この第１Ａｕ配線１２０は、例えば蒸着技術によって成膜し、スパイラル状のパターンは、ホトリソグラフィ技術、ドライ／イオンミリング技術等により、所望のパターンに形成する。
図３（Ａ）は、この下層スパイラル配線部１２０Ａのパターン形状の具体例を示している。この下層スパイラル配線部１２０Ａは、後述する中層スパイラル配線部や上層スパイラル配線部に比較して線幅が小さいものであり、また、図４に示すように、平板状の断面形状を有するものである。
次に、絶縁膜としてＳｉ3 Ｎ4 膜１３０をＣＶＤ技術によって成膜し、図１（Ａ）に示す状態を得る。
【００１５】
次に、図１（Ｂ）において、ドライエッチングを用いてＳｉ3 Ｎ4 膜１３０に第１コンタクトホール１３０Ａを加工する。
このＳｉ3 Ｎ4 膜１３０に形成するコンタクトホールは、ＩＣ内の他の素子で第１Ａｕ配線１２０と第２Ａｕ配線１４０を接続させるための工程であるが、図１（Ｂ）に示す第１コンタクトホール１３０Ａは、下層スパイラル配線部１２０Ａに沿ってスパイラル状に形成する。
この第１コンタクトホール１３０Ａによって下層スパイラル配線部１２０Ａと後述の中層スパイラル配線部とを一体化するものである。
【００１６】
次に、第２層目の第２Ａｕ配線１４０を６００ｎｍの膜厚で蒸着等によって形成する。そして、この第２Ａｕ配線１４０をホトリソグラフィ技術、イオンミリング技術を用いて加工し、中層スパイラル配線部１４０Ａ及び引き出し配線部１４０Ｂを得る。
図３（Ｂ）に示すように、引き出し配線部１４０Ｂは、直線帯状のパターンであり、スパイラルインダクタの中心部から径方向に沿って形成され、スパイラルインダクタの外部に導かれる。
また、中層スパイラル配線部１４０Ａは、引き出し配線部１４０Ｂの部分を除く部分的なスパイラル状に形成されたものである。また、この中層スパイラル配線部１４０Ａの線幅は、下層スパイラル配線部１２０Ａよりも大きいが、後述する上層スパイラル配線部に比較して小さくなっている。
また、図４に示すように、中層スパイラル配線部１４０Ａの断面形状は、第１コンタクトホール１３０Ａの開口形状に応じて、逆Ｗ字形状となっている。
【００１７】
次に、図１（Ｃ）において、絶縁膜としてＳｉ3 Ｎ4 膜１５０をＣＶＤ技術によって成膜し、ホトリソグラフィ技術、ドライエッチング技術により、第２コンタクトホール１６０を加工する。
この第２コンタクトホール１６０は、中層スパイラル配線部１４０Ａを露出させるスパイラル状の部分と、引き出し配線部１４０Ｂのスパイラルインダクタの中心側の端部に対応した孔部分を含むものである。
次に、図１（Ｄ）において、図１（Ｃ）で加工した第２コンタクトホール１６０のパターンより若干広いパターンでホトレジスト１７０を現像し、オーブンなどによりホトレジスト１７０の熱垂らし、及び硬化を行う。
【００１８】
次に、全面にＡｕ膜１８０を１００ｎｍの膜厚で蒸着によって形成する。このＡｕ膜１８０は、第３Ａｕメッキ成膜の導電膜の役割を有するものである。
次に、図２（Ｅ）において、４μｍのホトレジスト１９０をパターンニングし、図２（Ｆ）において、Ａｕメッキ技術を用いてホトレジスト１９０のないところに第３Ａｕメッキ配線２００を成膜する。
図２（Ｇ）において、ホトレジスト１９０を酸素プラズマによって除去し、全面イオンミリングによってＡｕ膜１８０をエッチングし、ホトレジスト１７０を酸素プラズマによって除去する。
このようにして上層スパイラル配線部２００Ａが形成される。この上層スパイラル配線部２００Ａは、第２コンタクトホール１６０の中心孔部分を介して引き出し配線部１４０Ｂに接続されている。
【００１９】
また、上層スパイラル配線部２００Ａの線幅は、中層スパイラル配線部１４０Ａより大幅に大きく、中層スパイラル配線部１４０Ａの底面部を除く部分を全体的に包囲している。
そして、この上層スパイラル配線部２００Ａは、中層スパイラル配線部１４０Ａの断面形状やホトレジスト１９０の開口形状に対応して、図４に示すように、逆Ｗ字形状よりさらに複雑な形状となっている。
【００２０】
以上のようにして本実施の形態では、ＩＣ製造過程で用いる多層配線を利用し、第３Ａｕメッキ配線２００下に第１、第２Ａｕ配線１２０、１４０を加工することで、第３Ａｕメッキ配線２００の上部に例えば３００ｎｍ〜６００ｎｍ程度の凹凸ａ〜ｆを有するスパイラルインダクタを形成することが可能となる。
ところで、上述した従来例で説明したように、この第３Ａｕメッキ配線から形成した従来のスパイラルインダクタでは、例えば第３Ａｕメッキ配線の膜厚を４μｍ、線幅を４μｍとして形成していたため、配線断面の外周長は約１２μｍである。
これに対して、本形態によるスパイラルインダクタでは、従来例と同じ膜厚４μｍ、線幅４μｍの配線を用いたとしても、上述のように配線断面の外周形状が凹凸を有することから、例えば約２．４μｍだけ外周長が増加する。すなわち、約２０％程度、配線の表面積を改善できる。
【００２１】
この結果、従来は平坦であった第３Ａｕメッキ配線によるスパイラル配線部の上部に、本発明の方法を用いて凹凸を形成することにより、スパイラルインダクタの配線幅を変えることなく、スパイラル配線部の表面積を増加することができる。
この結果、インダクタンスは配線表面積に比例関係にあるので、巻き数を増加せずに、インダクタンスを大きくすることが可能となる。
また、周波数が高くなると、配線表面積を電流が流れるようになるため、配線抵抗が増大し、電流損失が大きくなるという影響も受け難くなる利点がある。
【００２２】
なお、以上の例は、本発明をＭＭＩＣに適用した場合について説明したが、本発明は、他の集積回路にも同様に適用し得るものである。
また、配線層としてＡｕ層を用い、絶縁膜としてＳｉ3 Ｎ4 膜を用いた例を説明したが、他の材料を用いたものについても同様に適用し得るものである。また、上述した各膜の膜厚寸法も適宜変更し得ることは勿論である。
さらに、上述の例では、３層の配線層を用いたが、さらに多数の配線層を用いるような応用も可能である。すなわち、スパイラルインダクタを形成する半導体装置の積層構造に合わせて適宜形成することが可能である。
【００２３】
【発明の効果】
以上説明したように本発明の半導体装置では、スパイラルインダクタを構成するスパイラル配線部を下層の配線層，中間の配線層及び上層の配線層の３つの配線層によって下層のスパイラル配線部，中間層の部分的なスパイラル形状のスパイラル配線部及び上層のスパイラル配線部を一体化することにより形成した。このため、３層のスパイラル配線部を重ね合わせた構造により、結果として形成されるスパイラル配線部の配線断面は、従来のような単純な形状でなく、凹凸を含む複雑な形状に形成されることになり、この配線断面の表面積が増大することになる。この結果、スパイラル配線部を流れる電流を増加でき、インダクタンスが向上するため、スパイラルインダクタの巻き数自体は増やすことなく、高インダクタンスを得ることができる。また、周波数が高くなると、配線表面積を電流が流れるようになるため、配線抵抗が増大し、電流損失が大きくなるという影響も受け難くなり、高周波に適合できる半導体装置を提供することが可能である。
【００２４】
また、本発明のスパイラルインダクタ製造方法では、スパイラルインダクタを構成するスパイラル配線部を下層の配線層，中間の配線層及び上層の配線層の３つの配線層によって下層のスパイラル配線部，中間層の部分的なスパイラル形状のスパイラル配線部及び上層のスパイラル配線部を一体化することにより形成する。このため、３層のスパイラル配線部を重ね合わせた構造により、結果として形成されるスパイラル配線部の配線断面は、従来のような単純な形状でなく、凹凸を含む複雑な形状に形成されることになり、この配線断面の表面積が増大することになる。この結果、スパイラル配線部を流れる電流を増加でき、インダクタンスが向上するため、スパイラルインダクタの巻き数自体は増やすことなく、高インダクタンスを得ることができる。また、周波数が高くなると、配線表面積を電流が流れるようになるため、配線抵抗が増大し、電流損失が大きくなるという影響も受け難くなり、高周波に適合できるスパイラルインダクタを提供することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態によるスパイラルインダクタ製造方法を示すＭＭＩＣの断面図である。
【図２】本発明の実施の形態によるスパイラルインダクタ製造方法を示すＭＭＩＣの断面図である。
【図３】本発明の実施の形態によるスパイラルインダクタ製造方法で形成する各配線パターンの具体例を示す平面図である。
【図４】本発明の実施の形態によるスパイラルインダクタを構成するスパイラル配線の断面形状を示す拡大断面図である。
【図５】従来のスパイラルインダクタ製造方法を示すＭＭＩＣの断面図である。
【図６】従来のスパイラルインダクタ製造方法を示すＭＭＩＣの断面図である。
【符号の説明】
１００……半絶縁性（ＧａＡｓ）基板、１１０、１３０、１５０……Ｓｉ3 Ｎ4 膜、１２０……第１Ａｕ配線、１２０Ａ……下層スパイラル配線部、１３０Ａ……第１コンタクトホール、１４０……第２Ａｕ配線、１４０Ａ……中層スパイラル配線部、１４０Ｂ……引き出し配線部、１６０……第２コンタクトホール、１７０、１９０……ホトレジスト、１８０……Ａｕ膜、２００……第３Ａｕメッキ配線、２００Ａ……上層スパイラル配線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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