(57)【特許請求の範囲】
【請求項１】
基準電圧が与えられる基準電圧端子と、前記基準電圧よりも高い電源電圧とこれよりも高い第１の高電圧とに遷移する第１の駆動電圧端子とを有し、前記基準電圧と前記電源電圧とに遷移する入力信号が入力されると、前記基準電圧と前記第1の高電圧とに遷移する第１の出力信号を出力する第1のレベル変換部と、
前記電源電圧が与えられる電源電圧端子と、前記電源電圧と前記第１の高電圧よりも高い第２の高電圧とに遷移する第２の駆動電圧端子とを有し、前記第１の出力信号を入力し、前記電源電圧と前記第2の高電圧とに遷移する第２の出力信号を出力する第2のレベル変換部と、
前記第１の出力信号及び前記第２の出力信号を入力し、前記第１及び第２の出力信号を駆動して、前記基準電圧と前記第２の高電圧とに遷移する第３の出力信号を出力する出力部と、
を有することを特徴とするレベル変換回路。
【請求項２】
請求項１記載のレベル変換回路において、
前記出力部は、前記基準電圧と、前記電源電圧と前記第２の高電圧とに遷移する前記第２の駆動電圧と、が印加されると動作状態になる構成にしたことを特徴とするレベル変換回路。
【請求項３】
基準電圧とこれよりも高い電源電圧とに遷移する入力信号を入力し、前記基準電圧と第1の高電圧とに遷移する第１の出力信号を出力する第1のレベル変換部と、
前記基準電圧と前記電源電圧とに遷移する制御信号が与えられる制御信号端子と、前記電源電圧と前記第１の高電圧よりも高い第２の高電圧とに遷移する駆動電圧端子とを有し、前記第１の出力信号を入力し、前記制御信号が前記基準電圧のときには、前記基準電圧と前記第2の高電圧とに遷移し、前記制御信号が前記電源電圧のときには、前記電源電圧と前記第2の高電圧とに遷移する第２の出力信号を出力する第２のレベル変換部と、
前記第１の出力信号及び前記第２の出力信号を入力し、前記第１及び第２の出力信号を駆動して、前記基準電圧と前記第２の高電圧とに遷移する第３の出力信号を出力する出力部と、
を有することを特徴とするレベル変換回路。
【請求項４】
請求項３記載のレベル変換回路において、
前記第１のレベル変換部は、前記基準電圧と、前記電源電圧と前記第１の高電圧とに遷移する他の駆動電圧と、が印加されると動作し、
前記出力部は、前記基準電圧Vssと、前記電源電圧と前記第２の高電圧とに遷移する前記駆動電圧と、が印加されると動作状態になる構成にしたことを特徴とするレベル変換回路。
【請求項５】
基準電圧とこれよりも高い電源電圧とに遷移する入力信号が入力されると、前記基準電圧と第1の高電圧とに遷移する第１の出力信号を第１の出力ノードから出力する第1のレベル変換部と、
前記第１の出力信号を入力し、前記電源電圧と第2の高電圧とに遷移する第２の出力信号を第２のノードから出力する第２のレベル変換部と、
前記第１のノードの電圧をカップリングして前記第２のノードへ出力するカップリング発生回路と、
前記第１の出力ノードの電圧及び前記第２の出力ノードの電圧を入力し、前記第１及び第２の出力ノードの電圧を駆動して、前記基準電圧と前記第２の高電圧とに遷移する第３の出力信号を出力端子から出力する出力部と、
を有することを特徴とするレベル変換回路。
【請求項６】
請求項５記載のレベル変換回路において、
前記第１のレベル変換部は、前記基準電圧が与えられる基準電圧端子と、前記電源電圧と前記第１の高電圧とに遷移する第１の駆動電圧端子とを有し、
前記第２のレベル変換部は、前記電源電圧が与えられる電源電圧端子と、前記電源電圧と前記第２の高電圧とに遷移する第２の駆動電圧端子とを有し、
前記出力部は、前記基準電圧と、前記電源電圧と前記第２の高電圧とに遷移する前記第２の駆動電圧と、が印加されると動作状態になる構成にし、
前記カップリング発生回路は、キャパシタを用いて構成したことを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等において、、低い電圧レベルを高い電圧レベルに変換するレベル変換回路に関するものである。
【背景技術】
【０００２】
図７は、従来の半導体集積回路におけるレベル変換回路の構成例を示す回路図である。
このレベル変換回路は、基準電圧端子VSSに印加される基準電圧（例えば、０Ｖであり、以下「vss」という。）と電源電圧端子VDDに印加される電源電圧（例えば、２．５Ｖ程度であり、以下「vdd」という。）とに遷移する活性化信号（以下「en」という。）を入力する入力端子INを有している。入力端子INには、入力バッファ用のインバータ１が接続され、この出力端子側のノードN1に、信号反転用のインバータ２が接続されている。インバータ１，２は、vss及びvddが印加されると動作し、入力電圧の内の低レベル（以下「Ｌレベル」という。）のvssを高レベル（以下「Ｈレベル」という。）のvddに変換し、ＨレベルのvddをＬレベルのvssに変換する回路である。このようなインバータ１の出力端子側のノードN1と、インバータ２の出力端子側のノードN2とには、レベル変換部１０が接続され、このレベル変換部１０の負出力ノードN14に、インバータからなる出力部２０が接続されている。
【０００３】
レベル変換部１０は、ノードN1,N2上のvssレベルとvddレベルに遷移する電圧を、vssレベルと高電圧（例えば、１４．５Ｖ程度であり、以下「vpp」という。）レベルに遷移する電圧に変換して正出力ノードN13から出力すると共に、vddレベルとvssレベルに遷移する電圧に変換して負出力ノードN14から出力する回路であり、４個のP型MOSトランジスタ（以下「PMOS」という。）１１〜１４、及び４個のN型MOSトランジスタ（以下「NMOS」という。）１５〜１８を有している。
【０００４】
vddレベルからvppレベルへ立ち上がる駆動電圧（以下「veph」という。）が印加される駆動電圧端子VEPHと、基準電圧端子VSSとの間には、PMOS１１のソース電極・ドレイン電極、PMOS１３のソース電極・ドレイン電極、正出力ノードN13、NMOS１５のドレイン電極・ソース電極、及び、NMOS１６のドレイン電極・ソース電極が直列に接続されている。同様に、駆動電圧端子VEPHと基準電圧端子VSSとの間にも、PMOS１２のソース電極・ドレイン電極、PMOS１４のソース電極・ドレイン電極、負出力ノードN14、NMOS１７のドレイン電極・ソース電極、及び、NMOS１８のドレイン電極・ソース電極が直列に接続されている。
【０００５】
PMOS１１は、ソース電極が基板電極に接続され、ゲート電極が負出力ノードN14に接続されている。PMOS１２は、ソース電極が基板電極に接続され、ゲート電極が正出力ノードN13に接続されている。PMOS１３は、基板電極が駆動電圧端子VEPHに接続され、ゲート電極がNMOS１６のゲート電極、及びノードN1に接続されている。PMOS１４は、基板電極が駆動電圧端子VEPHが接続され、ゲート電極がNMOS１８のゲート電極、及びノードN2に接続されている。NMOS１５は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS１６の基板電極、及び基準電圧端子VSSに接続されている。同様に、NMOS１７は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS１８の基板電極、及び基準電圧端子VSSに接続されている。
【０００６】
出力部２０は、レベル変換部１０の負出力ノードN14上の電圧を駆動する回路であり、PMOS２１，２２、及びNMOS２３，２４を有している。駆動電圧端子VEPHと基準電圧端子VSSとの間には、PMOS２１のソース電極・ドレイン電極、PMOS２２のソース電極・ドレイン電極、出力端子OUT、NMOS２３のドレイン電極・ソース電極、及びNMOS２４のドレイン電極・ソース電極が直列に接続されている。PMOS２１は、ソース電極が基板電極及びPMOS２２の基板電極に接続され、ゲート電極が負出力ノードN14に接続されている。PMOS２２は、ゲート電極が基準電圧端子VSSに接続されている。NMOS２３は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS２４の基板電極、及び基準電圧端子VSSに接続されている。NMOS２４のゲート電極は、負出力ノードN14に接続されている。
【０００７】
図８は、従来の図７のレベル変換回路の動作波形図である。
【０００８】
以下、従来のレベル変換回路において、（Ａ）初期状態の動作と、（Ｂ）活性化動作とについて説明する。  
【０００９】
（Ａ）  初期状態の動作
初期状態では、入力端子INに入力されるenはＬレベルのvssであり、駆動電圧端子VEPHはvddレベルである。vssレベルのenは、インバータ１で反転され、この出力端子側のノードN1がＨレベルのVddになり、これがインバータ２で反転され、この出力端子側のノードN2がＬレベルのvssとなる。
【００１０】
vddがゲート電極に印加されるPMOS１３はオフ状態であり、このPMOS１３のドレイン電極と接続された正出力ノードN13への電流経路は切断される。vddがゲート電極に印加されるNMOS１６はオン状態であり、vdd がゲート電極に印加されるNMOS１５はオン状態であり、NMOS１６のソース電極に接続された基準電圧端子VSSと、NMOS１５のドレイン電極に接続された正出力ノードN13とが接続され、この正出力ノードN13はvssレベルになる。
【００１１】
vssがゲート電極に印加されるNMOS１８はオフ状態であり、このNMOS１８のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。vssがゲート電極に印加されるPMOS１４はオン状態であり、vssレベルの正出力ノードN13がゲート電極と接続されるPMOS１２はオン状態であり、このPMOS１２のソース電極に接続された駆動電圧端子VEPHと、PMOS１４のドレイン電極に接続された負出力ノードN14とが接続され、この負出力ノードN14はvddレベルであるvephになる。
【００１２】
vddレベルの負出力ノードN14がゲート電極と接続されるPMOS２１は、オフ状態であり、このPMOS２１のソース電極に接続された駆動電圧端子VEPHからの電流経路は切断される。vddレベルの負出力ノードN14がゲート電極と接続されるNMOS２４、はオン状態であり、vdd がゲート電極に印加されるNMOS２３はオン状態であり、NMOS２４のソース電極に接続された基準電圧端子VSSと、NMOS２３のドレイン電極に接続された出力端子OUTとが接続され、この出力端子OUTはvssレベルになる。
【００１３】
（Ｂ）  活性化動作
enがvssレベルからvddレベルに遷移することにより、レベル変換部１０は活性化され、駆動電圧端子VEPHは、vddレベルからvppレベルに遷移する。vddレベルであるenがインバータ１で反転され、この出力端子側のノードN1がＬレベルのvssレベルになり、これがインバータ２で反転され、この出力端子側のノードN12がＨレベルのvddレベルになる。
【００１４】
vddがゲート電極に印加されるPMOS１４は、オフ状態であり、このPMOS１４のドレイン電極と接続された負出力ノードN14への電流経路は切断される。vddがゲート電極に印加されるNMOS１８はオン状態であり、vdd がゲート電極に印加されるNMOS１７はオン状態であり、NMOS１８のソース電極に接続された基準電圧端子VSSと、NMOS１７のドレイン電極に接続された負出力ノードN14とが接続され、この負出力ノードN14はvssレベルになる。vssがゲート電極に印加されるNMOS１６はオフ状態であり、このNMOS１６のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。
【００１５】
vssがゲート電極に印加されるPMOS１３はオン状態であり、vssレベルである負出力ノードN14がゲート電極と接続されるPMOS１１はオン状態であり、このPMOS１１のソース電極に接続された駆動電圧端子VEPHと、PMOS１３のドレイン電極に接続された正出力ノードN13とが接続され、この正出力ノードN13はvephレベルになる。vssレベルである負出力ノードN14がゲート電極と接続されるNMOS２４はオフ状態であり、このNMOS２４のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。
【００１６】
vssレベルの負出力ノードN14がゲート電極と接続されるPMOS２１はオン状態であり、vss がゲート電極に印加されるPMOS２２はオン状態であり、PMOS２１のソース電極に接続された駆動電圧端子VEPHと、PMOS２２のドレイン電極に接続された出力端子OUTとが接続され、この出力端子OUTはvephレベルになる。
【００１７】
駆動電圧端子VEPHにおいて、vddレベルからvppレベルへの遷移が終了した時点で、正出力ノードN13はvppレベルに、出力端子OUTはvddレベルからvppレベルになる。
【００１８】
以上のような従来のレベル変換回路では、活性化動作において、出力部２０の出力端子OUTからvppを出力する場合、これに対応して各PMOS１１，１３，２１，２２のゲート・ドレイン間及びゲート・ソース間にvppが加わることになる。ところが、PMOSのゲート酸化膜破壊ゲート・ドレイン間電圧BVgd及びゲート酸化膜破壊ゲート・ソース間電圧BVgsは、例えば、１４Ｖ以下であるから、これよりも高いvpp（例えば、１４．５Ｖ程度）が各PMOS１１，１３，２１，２２のゲート・ドレイン間及びゲート・ソース間に加わるため、PMOS１１，１３，２１，２２にゲート酸化膜破壊が発生するという問題がある。
【００１９】
このような問題を解決するために、例えば、MOSトランジスタのゲート酸化膜を厚くしたり、ゲート酸化膜を他の高耐圧性の絶縁膜に置き換えたり、あるいは、トランジスタサイズを大きくする等の対策が考えられる。しかし、これらの対策では、トランジスタの動作速度が低下する等の特性が低下したり、レベル変換回路の形成面積が大きくなったり、半導体製造工程が煩雑になる等の不都合が生じる。
【００２０】
そこで、例えば、次のような文献に記載された技術を利用することが考えられる。
【００２１】
【特許文献１】特開平６−４６３６０号公報
【特許文献２】特開２００１−３２６５７０号公報
【特許文献３】特開２００４−３６３８４３号公報
【００２２】
これらの特許文献１、２、３では、レベル変換部１０を２段設け、低電圧から高電圧へのレベルシフトを２段階で行う技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
前記の特許文献１〜３の技術では、例えば、２段のレベル変換部の低電源電圧側をvssレベルに固定し、高電源電圧側を段階的に高くして、低電圧から高電圧へのレベルシフトを行っている。
【００２４】
しかしながら、このような技術を利用した場合、２段目のレベル変換部には高電源電圧が加わるので、この部分のトランジスタに生じるゲート酸化膜破壊を防止できないばかりか、出力段である出力部２０には高電源電圧が加わっているので、依然としてこの部分のトランジスタに生じるゲート酸化膜破壊を防止することができない。
【００２５】
そのため、トランジスタの特性低下、形成面積の増大、半導体製造工程の煩雑化等といった不都合を生じることなく、高電圧が掛かるトランジスタのゲート酸化膜破壊を防止することが困難であった。
【課題を解決するための手段】
【００２６】
本発明のレベル変換回路は、第１のレベル変換部と、第２のレベル変換部と、出力部とを有している。前記第1のレベル変換部は、基準電圧が与えられる基準電圧端子と、前記基準電圧よりも高い電源電圧とこれよりも高い第１の高電圧とに遷移する第１の駆動電圧端子とを有し、前記基準電圧と前記電源電圧とに遷移する入力信号が入力されると、前記基準電圧と前記第1の高電圧とに遷移する第１の出力信号を出力する回路である。
【００２７】
前記第2のレベル変換部は、前記電源電圧が与えられる電源電圧端子と、前記電源電圧と前記第１の高電圧よりも高い第２の高電圧とに遷移する第２の駆動電圧端子とを有し、前記第１の出力信号を入力し、前記電源電圧と前記第2の高電圧とに遷移する第２の出力信号を出力する回路である。前記出力部は、前記第１の出力信号及び前記第２の出力信号を入力し、前記第１及び第２の出力信号を駆動して、前記基準電圧と前記第２の高電圧とに遷移する第３の出力信号を出力する回路である。
【００２８】
本発明の他のレベル変換回路は、第１のレベル変換部と、第２のレベル変換部と、前記発明と同様の出力部とを有している。第1のレベル変換部は、基準電圧とこれよりも高い電源電圧とに遷移する入力信号を入力し、前記基準電圧と第1の高電圧とに遷移する第１の出力信号を出力する回路である。
【００２９】
前記第２のレベル変換部は、前記基準電圧と前記電源電圧とに遷移する制御信号が与えられる制御信号端子と、前記電源電圧と前記第１の高電圧よりも高い第２の高電圧とに遷移する駆動電圧端子とを有し、前記第１の出力信号を入力し、前記制御信号が前記基準電圧のときには、前記基準電圧と前記第2の高電圧とに遷移し、前記制御信号が前記電源電圧のときには、前記電源電圧と前記第2の高電圧とに遷移する第２の出力信号を出力する回路である。
【発明の効果】
【００３０】
請求項１、２に係る発明によれば、第１、第２のレベル変換部により２段階でレベルシフトするに際して、各段の高電源電圧側と低電源電圧側とを変化させてその間の電位差を所定の範囲に抑えているので、レベル変換回路を構成するトランジスタの特性低下、形成面積の増大、半導体製造工程の煩雑化等といった不都合を生じることなく、高電圧が掛かるトランジスタのゲート酸化膜等の素子破壊を的確に防止することができる。
【００３１】
請求項３、４に係る発明によれば、制御信号により、トランジスタの電極間にかかる高電圧を緩和でき、これにより、ゲート酸化膜等の素子破壊を的確に防止することができる。
【００３２】
請求項５、６に係る発明によれば、カップリング発生回路を用いたカップリング効果により、第２のレベル変換部の入出力ノード間に電位差を発生させ、この第２のレベル変換部の安定した活性化動作を実現できる。
【発明を実施するための最良の形態】
【００３３】
半導体集積回路におけるレベル変換回路は、第１のレベル変換部と、第２のレベル変換部と、出力部とを有している。
【００３４】
前記第1のレベル変換部は、基準電圧が与えられる基準電圧端子と、前記基準電圧よりも高い電源電圧とこれよりも高い第１の高電圧とに遷移する第１の駆動電圧端子とを有し、前記基準電圧と前記電源電圧とに遷移する入力信号が入力されると、前記基準電圧と前記第1の高電圧とに遷移する第１の出力信号を出力する。
【００３５】
前記第2のレベル変換部は、前記電源電圧が与えられる電源電圧端子と、前記電源電圧と前記第１の高電圧よりも高い第２の高電圧とに遷移する第２の駆動電圧端子とを有し、前記第１の出力信号を入力し、前記電源電圧と前記第2の高電圧とに遷移する第２の出力信号を出力する。前記出力部は、前記第１の出力信号及び前記第２の出力信号を入力し、前記第１及び第２の出力信号を駆動して、前記基準電圧と前記第２の高電圧とに遷移する第３の出力信号を出力する。
【実施例１】
【００３６】
（実施例１の構成）
図１（Ａ）、（Ｂ）は、本発明の実施例１の半導体集積回路におけるレベル変換回路の構成例を示す回路図であり、同図（Ａ）は回路構成図、及び同図（Ｂ）はブロック構成図である。
【００３７】
このレベル変換回路は、vssレベル（例えば、０Ｖ）とvddレベル（例えば、２．５Ｖ程度）とに遷移する入力信号（例えば、en）を入力する入力端子INを有している。入力端子INには、入力バッファ用のインバータ３１が接続され、この出力端子側のノードN31に、信号反転用のインバータ３２が接続されている。インバータ３１，３２は、vss及びvddが印加されると動作し、入力電圧の内のレベルのvssをＨレベルのvddに変換し、ＨレベルのvddをＬレベルのvssに変換する回路である。このようなインバータ３１の出力端子側のノードN31と、インバータ３２の出力端子側のノードN32とには、第１のレベル変換部４０が接続され、この第１のレベル変換部４０の出力側に、第２のレベル変換部５０が接続され、更に、この第２のレベル変換部５０の出力側に、インバータからなる出力部６０が接続されている。
【００３８】
第１のレベル変換部４０は、ノードN31,N32上のvssレベルとvddレベルに遷移する電圧を、vssレベルと第１の高電圧（例えば、１２．０Ｖ程度であり、以下「vpp1」という。）レベルに遷移する電圧に変換して第１の出力ノードである正出力ノードN43から出力すると共に、vddレベルとvssレベルに遷移する電圧に変換して負出力ノードN44から出力する回路であり、従来と同様に、４個のPMOS４１〜４４、及び４個のNMOS４５〜４８を有している。
【００３９】
電源投入によってvddレベルからvpp1レベルへ立ち上がる第１の駆動電圧（以下「vepl」という。）を印加する第１の駆動電圧端子VEPLと、基準電圧端子VSSとの間には、PMOS４１のソース電極・ドレイン電極、PMOS４３のソース電極・ドレイン電極、第１の出力ノードである正出力ノードN43、NMOS４５のドレイン電極・ソース電極、及び、NMOS４６のドレイン電極・ソース電極が直列に接続されている。同様に、第１の駆動電圧端子VEPLと基準電圧端子VSSとの間にも、PMOS４２のソース電極・ドレイン電極、PMOS４４のソース電極・ドレイン電極、負出力ノードN44、NMOS４７のドレイン電極・ソース電極、及び、NMOS４８のドレイン電極・ソース電極が直列に接続されている。
【００４０】
PMOS４１は、ソース電極が基板電極に接続され、ゲート電極が負出力ノードN44に接続されている。PMOS４２は、ソース電極が基板電極に接続され、ゲート電極が正出力ノードN43に接続されている。PMOS４３は、基板電極が駆動電圧端子VEPLに接続され、ゲート電極がNMOS４６のゲート電極、及びノードN31に接続されている。PMOS４４は、基板電極が駆動電圧端子VEPLに接続され、ゲート電極がNMOS４８のゲート電極、及びノードN32に接続されている。NMOS４５は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS４６の基板電極、及び基準電圧端子VSSに接続されている。同様に、NMOS４７は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS４８の基板電極、及び基準電圧端子VSSに接続されている。
【００４１】
第２のレベル変換部５０は、第１のレベル変化部４０内のノードN43,N44の出力信号である出力電圧を、vddレベルの電圧に変換して第２の出力ノードである負出力ノードN51から出力すると共に、vddレベルと第２の高電圧（例えば、１４．５Ｖ程度であり、以下「vpp２」という。）レベルに遷移する電圧に変換して正出力ノードN52から出力する回路であり、２個のPMOS５１，５２、及び４個のNMOS５３〜５６を有している。
【００４２】
電源投入によってvddレベルからvpp2レベルへ立ち上がる第２の駆動電圧（例えば、veph）が印加される第２の駆動電圧端子VEPHと、基準電圧端子VSSとの間には、PMOS５１のソース電極・ドレイン電極、正出力ノードN51、NMOS５３のドレイン電極・ソース電極、及び、NMOS５４のドレイン電極・ソース電極が直列に接続されている。同様に、第2の駆動電圧端VEPHと基準電圧端子VSSとの間にも、PMOS５２３のソース電極・ドレイン電極、正出力ノードN52、NMOS５５のドレイン電極・ソース電極、及び、NMOS５６のドレイン電極・ソース電極が直列に接続されている。
【００４３】
PMOS５１は、ソース電極が基板電極に接続され、ゲート電極が負出力ノードN52に接続されている。PMOS５２は、ソース電極が基板電極に接続され、ゲート電極が負出力ノードN51に接続されている。NMOS５３は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS５４の基板電極、及び基準電圧端子VSSに接続されている。NMOS５４のゲート電極は、第１のレベル変換部４０内の正出力ノードN43に接続されている。同様に、NMOS５５は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS５６の基板電極、及び基準電圧端子VSSに接続されている。NMOS５６のゲート電極は、第１のレベル変換部４０内の負出力ノードN44に接続されている。
【００４４】
出力部６０は、第１のレベル変換部４０内の負出力ノードN44の出力信号である出力電圧と、第２のレベル変換部５０内の負出力ノードN51の出力信号である出力電圧とを駆動する回路であり、PMOS６１，６２、及びNMOS６３，６４を有している。第２の駆動電圧端子VEPHと基準電圧端子VSSとの間には、PMOS６１のソース電極・ドレイン電極、PMOS６２のソース電極・ドレイン電極、出力端子OUT、NMOS６３のドレイン電極・ソース電極、及びNMOS６４のドレイン電極・ソース電極が直列に接続されている。PMOS６１は、ソース電極が基板電極及びPMOS６２の基板電極に接続され、ゲート電極が第２のレベル変換部５０内の負出力ノードN51に接続されている。PMOS６２は、ゲート電極が電源電圧端子VDDに接続されている。NMOS６３は、ゲート電極が電源電圧端子VDDに接続され、基板電極がNMOS６４の基板電極、及び基準電圧端子VSSに接続されている。NMOS６４のゲート電極は、第１のレベル変換部４０内の負出力ノードN44、及び第２のレベル変換部５０内のNMOS５６のゲート電極に接続されている。
【００４５】
（実施例１の動作）
図２は、図１のレベル変換回路の動作波形図である。
【００４６】
以下、本実施例１のレベル変換回路において、（Ａ）初期状態の動作と、（Ｂ）活性化動作とについて説明する。  
【００４７】
（Ａ）  初期状態の動作
初期状態では、入力端子INに入力されるenはＬレベルのvss（＝０Ｖ）であり、駆動電圧端子VEPLはvdd（例えば、２．５Ｖ）レベルであり、駆動電圧端子VEPHはvddレベルである。
【００４８】
入力端子INに入力されたＬレベルのenは、インバータ３１で反転され、この出力側のノードN31からＨレベルのvddが出力される。このvddレベルは、インバータ３２で反転され、この出力側のノードN32からＬレベルのvssが出力される。ノードN31がゲート電極と接続された第１のレベル変換部４０内のPMOS４３はオフ状態であり、このPMOS４３のドレイン電極と接続された正出力ノードN43への電流経路は切断される。ノードN31がゲート電極と接続されたNMOS４６はオン状態であり、電源電圧端子VDD がゲート電極と接続されたNMOS４５はオン状態であり、NMOS４６のソース電極に接続された基準電圧端子VSSと、NMOS４５のドレイン電極に接続された正出力ノードN43とが接続され、正出力ノードN43はvssレベルになる。
【００４９】
ノードN32がゲート電極と接続されたNMOS４８はオフ状態であり、このNMOS４８のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。ノードN32がゲート電極と接続されたPMOS４４はオン状態であり、vssレベルである正出力ノードN43がゲート電極と接続されたPMOS４２はオン状態であり、このPMOS４２のソース電極に接続された駆動電圧端子VEPLと、PMOS４４のドレイン電極に接続された負出力ノードN44とが接続され、この負出力ノードN44はvddレベルのveplになる。
【００５０】
vssレベルの正出力ノードN43がゲート電極と接続された第２のレベル変換部５０内のNMOS５４はオフ状態であり、vddレベルの負出力ノードN44がゲート電極と接続されたNMOS５６はオフ状態であり、正出力ノードN52と負出力ノードN51はハイ・インピータンス（以下「HiZ」という。）状態となる。vddレベルの負出力ノードN44がゲート電極と接続された出力部６０内のNMOS６４はオン状態であり、電源電圧端子VDD がゲート電極と接続されたPMOS６２はオフ状態であり、出力部６０の出力端子OUTはvssレベルになる。
【００５１】
（Ｂ）  活性化動作
入力端子INに入力されるenが、ＬレベルのvssからＨレベルのvddに遷移することにより、レベル変換回路は活性化され、駆動電圧端子VEPLはvddレベルから立ち上がってvpp1（例えば、１２．０Ｖ）レベルに遷移し、駆動電圧端子VEPHはvddレベルから立ち上がってvpp2（例えば、１４．５Ｖ）レベルに遷移する。
【００５２】
Ｈレベルのenは、インバータ３１で反転され、この出力側のノードN31からＬレベルのvssが出力される。このvssレベルは、インバータ３２で反転され、この出力側のノードN32からＨレベルのvddが出力される。ノードN32がゲート電極と接続された第１のレベル変換部４０内のPMOS４４はオフ状態であり、このPMOS４４のドレイン電極と接続された負出力ノードN44への電流経路は切断される。ノードN32がゲート電極と接続されたNMOS４８はオン状態であり、電源電圧端子VDD がゲート電極と接続されたNMOS４７はオン状態であり、NMOS４８のソース電極に接続された基準電圧端子VSSと、NMOS１７のドレイン電極に接続された負出力ノードN44とが接続され、この負出力ノードN44はvssレベルになる。
【００５３】
vssレベルのノードN31がゲート電極と接続されたNMOS４６はオフ状態であり、このNMOS４６のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。ノードN31がゲート電極と接続されたPMOS４３はオン状態であり、vssレベルの負出力ノードN44がゲート電極と接続されたPMOS４１はオン状態であり、このPMOS４１のソース電極に接続された駆動電圧端子VEPLと、PMOS４３のドレイン電極に接続された正出力ノードN43とが接続され、この正出力ノードN43はveplレベルになる。
【００５４】
駆動電圧端子VEPLがvddレベルとNMOSの閾値電圧（以下「Vtn」という。）レベルの和を越えた時点で、veplレベルの正出力ノードN43がゲート電極と接続された第２のレベル変換部５０内のNMOS５４と、駆動電圧端子VEPLがゲート電極と接続されたNMOS５３とがオン状態になり、負出力ノードN51はvddレベルになる。基準電圧端子VSSがゲート電極と接続されるNMOS５６はオフ状態であり、このNMOS５６のソース電極に接続された電源電圧端子VDDからの電流経路は切断される。vddレベルの負出力ノードN51がゲート電極と接続されたPMOS５２はオン状態であり、このPMOS５２のソース電極に接続された駆動電圧端子VEPHと、このPMOS５２のドレイン電極に接続された正出力ノードN52とが接続され、この正出力ノードN52はvephレベルになる。
【００５５】
vssレベルの負出力ノードN44がゲート電極と接続された出力部６０内のNMOS６４はオフ状態であり、このNMOS６４のソース電極に接続された基準電圧端子VSSからの電流経路は切断される。vddレベルの負出力ノードN51がゲート電極と接続されたPMOS６１はオン状態であり、電源電圧端子VDDがゲート電極と接続されたPMOS６２はオン状態であり、PMOS６１のソース電極に接続された駆動電圧端子VEPHと、PMOS６２のドレイン電極に接続された出力端子OUTとが接続され、この出力端子OUTはvephレベルになる。
【００５６】
駆動電圧端子VEPLのvddレベルからvpp1レベルへの遷移が終了した時点で、第１のレベル変換部４０内の正出力ノードN43はvpp1レベルになる。駆動電圧端子VEPHのvddレベルからvpp2レベルへの遷移が終了した時点で、第２のレベル変換部５０内の正出力ノードN52はvpp2レベルに、出力部６０の出力端子OUTはvpp2レベルになる。
【００５７】
（実施例１の効果）
本実施例１によれば、vddレベルをvpp1レベルに変換する第1のレベル変換部４０と、vpp1レベルをこれよりも高いvpp2レベルに変換する第２のレベル変換部５０との構成により、vddレベルからvpp2レベルへのレベル変換を２段階で実施している。
【００５８】
第１のレベル変換部４０において、NMOS４６，４８のソース電極に接続された低電源電圧端子側がvssレベルであり、PMOS４３のゲート・ドレイン間電圧Vgdは高電圧vpp1である。第２のレベル変換部５０において、NMOS５４，５６のソース電極に接続された低電源電圧端子側をvddレベルに持ち上げているので、PMOS５１のゲート・ドレイン間電圧Vgd及びPMOS５２のゲート・ソース間電圧Vgsは、vpp2レベルとvddレベルの差分（Vpp2-Vdd）となる。これに対応して、出力部６０においても、PMOS６２のゲート・ドレイン間電圧Vgd及びPMOS６１のゲート・ソース間電圧Vgsは、vpp2レベルとvddレベルの差分（Vpp2-Vdd）となる。
【００５９】
よって、本実施例１を適用することにより、ゲート・ドレイン間電圧Vgd及びゲート・ソース間電圧Vgsをvddレベル分だけ緩和することができ、vpp2レベルが、PMOSのゲート酸化膜破壊ゲート・ドレイン間電圧Vbgd及びゲート酸化膜破壊ゲート・ソース間電圧Vbgsよりも高電圧である場合にも、PMOSのゲート酸化膜破壊を起こすことなく、レベル変換並びにレベル出力することが可能になる。
【実施例２】
【００６０】
前記実施例１を適用した場合、第２のレベル変換部５０内の正出力ノードN52と負出力ノードN51をHiZ状態で活性化動作させることになる。この活性化動作では、第２のレベル変換部５０内の負出力ノードN51は、PMOS５１と直列接続されたNMOS５４とNMOS５３の電流比により決定されることになり、この電流比はvddや動作温度等で変動する。電流比次第で負出力ノードN51がvssレベルとvddレベルの中間電位に固定され、PMOS５１と直列接続されたNMOS５４とNMOS５３間で貫通電流が流れ続けることになり、駆動電圧端子VEPHが電圧降下を発生し、正常に動作しない虞がある。このような不都合を本実施例２では以下のようにして解消している。
【００６１】
（実施例２の構成）
図３は、本発明の実施例２の半導体集積回路におけるレベル変換回路の構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６２】
本実施例２のレベル変換回路では、実施例１のNMOS５４，５６のソース電極に、電源電圧端子VDDに代えて、vssレベルとvddレベルに変化する可変の制御信号（以下「int」という。）を入力する制御信号端INTを接続している。その他に構成は、実施例１と同様である。
【００６３】
（実施例２の動作）
図４は、図３のレベル変換回路の動作波形図であり、実施例１の動作を示す図２中の要素と共通の要素には共通の符号が付されている。
【００６４】
本実施例２は、前記実施例１において第２のレベル変換部５０内の正出力ノードN52と負出力ノードN51が初期状態においてHiZ状態になるという不都合を解消するものであり、説明を簡単にするために、第２のレベル変換部５０の動作についてのみ説明する。
【００６５】
本実施例２において、制御信号端子INTから入力されるintは非活性化状態でvssレベルである。入力端子INから入力されるenが、vssレベルからvddレベルに遷移することにより、レベル変換回路は活性化され、intはenの遷移から一定時間経過後、vssレベルからvddレベルに遷移する。
【００６６】
以下、第２のレベル変換部５０において、（Ａ）初期状態の動作と、（Ｂ）活性化動作とについて説明する。  
【００６７】
（Ａ）  初期状態の動作
第１のレベル変換部４０内のvssレベルの正出力ノードN43がゲート電極と接続された第２のレベル変換部５０内のNMOS５４は、オフ状態である。第１のレベル変換部４０内のveplレベルの負出力ノードN44がゲート電極と接続された第２のレベル変換部５０内のNMOS５６は、オン状態である。駆動電圧端子VEPLがゲート電極と接続されたNMOS５５は、オン状態であり、NMOS５６のソース電極に印加されるvssレベルであるintの入力端子と、NMOS５５のドレイン電極に接続された正出力ノードN52とが接続され、この正出力ノードN52はvssレベルになる。
【００６８】
vssレベルの正出力ノードN52がゲート電極と接続されたPMOS５１は、オン状態であり、駆動電圧端子VEPHとPMOS５１のドレイン電極に接続された負出力ノードN51とが接続され、この負出力ノードN51はvephレベルになる。負出力ノードN51がゲート電極と接続されたPMOS５２は、オフ状態になる。
【００６９】
（Ｂ）  活性化動作
活性化動作時、第１のレベル変換部４０内の正出力ノードN43はvssレベルからveplレベルに遷移し、負出力ノードN44はveplレベルからvssレベルに遷移する。
【００７０】
第１のレベル変換部４０内のvssレベルの負出力ノードN44がゲート電極と接続された第２のレベル変換部５０内のNMOS５６は、オフ状態である。veplレベルの正出力ノードN43がゲート電極と接続されたNMOS５４は、オン状態であり、駆動電圧端子VEPLがゲート電極と接続されるNMOS５３はオン状態である。
【００７１】
NMOS５４のソース電極に接続されたvssレベルであるintの入力端子と、NMOS５３のドレイン電極に接続された負出力ノードN51とが接続され、この負出力ノードN51はvssレベルになる。この負出力ノードN51がゲート電極と接続されたPMOS５２はオン状態であり、駆動電圧端子VEPHと、PMOS５２のドレイン電極に接続された正出力ノードN52とが接続され、この正出力ノードN52はvephレベルになる。正出力ノードN52 がゲート電極と接続されたPMOS５１は、オフ状態になる。
【００７２】
駆動電圧端子VEPHのvddレベルからvpp2レベルへの遷移中に、intをvssレベルからvddレベルに遷移させる。この遷移により、負出力ノードN51はVssレベルからvddレベルに遷移する。
【００７３】
（実施例２の効果）
本実施例２によれば、intを初期状態においてvssレベルにすることにより、正出力ノードN52と負出力ノードN51をそれぞれvssレベル、vephレベルにすることが可能になる。更に、駆動電圧端子VEPHのvpp2レベルへの遷移中に、intをvssレベルからvddレベルに遷移させることにより、実施例１と同様に、ゲート・ドレイン間電圧Vgd及びゲート・ソース間電圧Vgsを緩和することが可能になる。
【実施例３】
【００７４】
前記実施例２のレベル変換回路では、駆動電圧端子VEPHのvddレベルからvpp2レベルへの遷移中に、intをvssレベルからvddレベルに遷移させるタイミング制御が必要となる。このような制御を不要にするよう実施例１を改良したものが本実施例３である。
【００７５】
（実施例３の構成）
図５（Ａ）、（Ｂ）は、本発明の実施例３の半導体集積回路におけるレベル変換回路の構成例を示す回路図であり、同図（Ａ）は全体の回路構成図、及び同図（Ｂ）はそのカップリング発生回路のブロック構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７６】
本実施例３のレベル変換回路では、実施例１の第１のレベル変換部４０内の正出力ノードN43及び負出力ノードN44と、電源電圧端子VDDとの間に、新たにカップリング発生回路７０を追加している。
【００７７】
カップリング発生回路７０は、第１のレベル変換部４０の出力電圧をカップリングして第２のレベル変換部５０の出力側へ出力する回路であり、NMOS７１，７２、及びN型MOSキャパシタ７３，７４を有し、正出力ノードN43と電源電圧端子VDDとの間に、そのMOSキャパシタ７３及びNMOS７１が直列に接続され、更に、負出力ノードN44と電源電圧端子VDDとの間に、そのMOSキャパシタ７４及びNMOS７２が直列に接続されている。
【００７８】
NMOS７１は、ドレイン電極及びゲート電極が電源電圧端子VDDに共通に接続され、ソース電極が第２のレベル変換部５０内の正出力ノードN５２に接続され、基板電極が基準電圧端子VSSに接続されている。MOSキャパシタ７３は、ソース電極及びドレイン電極が第１のレベル変換部４０内の正出力ノードN43に共通に接続され、ゲート電極が正出力ノードN52に接続され、基板電極が基準電圧端子VSSに接続されている。
【００７９】
同様に、NMOS７２は、ドレイン電極及びゲート電極が電源電圧端子VDDに共通に接続され、ソース電極が第２のレベル変換部５０内の負出力ノードN51に接続され、基板電極が基準電圧端子VSSに接続されている。MOSキャパシタ７４は、ソース電極及びドレイン電極が第１のレベル変換部４０内の負出力ノードN44に共通に接続され、ゲート電極が負出力ノードN51に接続され、基板電極が基準電圧端子VSSに接続されている。
【００８０】
その他の構成は、実施例１と同様である。
【００８１】
（実施例３の動作）
図６は、図５のレベル変換回路の動作波形図であり、実施例１の動作を示す図２中の要素と共通の要素には共通の符号が付されている。
【００８２】
本実施例３は、カップリング発生回路７０を追加しているので、これに関連する第２のレベル変換部５０の動作についてのみ説明する。
【００８３】
以下、第２のレベル変換部５０において、（Ａ）初期状態の動作と、（Ｂ）活性化動作とについて説明する。  
【００８４】
（Ａ）  初期状態の動作
ゲート電極が電源電圧端子VDDと接続されたNMOS７１はオン状態であり、第２のレベル変換部５０内の正出力ノードN52に初期電圧（Vdd-Vtn、但し、VtnはNMOSの閾値電圧）が印加される。ゲート電極が電源電圧端子VDDと接続されたNMOS７２はオン状態であり、負出力ノードN51に初期電圧（Vdd-Vtn）が印加される。NMOS７１とNMOS７２が正出力ノードN52と負出力ノードN51に初期電圧として（Vdd−Vtn）を与える以外は、実施例1の初期状態と同じである。
【００８５】
（Ｂ）  活性化動作
enがvssレベルからvddレベルへ遷移すると、実施例１同様に、第１のレベル変換部４０内の正出力ノードN43の電圧は、vssレベルからvddレベルへ遷移し、負出力ノードN44の電圧は、vddレベルからvssレベルへ遷移する。正出力ノードN43がドレイン電極とソース電極に接続されたMOSキャパシタ７３は容量として働き、カップリング効果により、該MOSキャパシタ７３のゲート電極と接続された第２のレベル変換部５０内の正出力ノードN52を、電圧（Vdd−Vtn＋ΔV2、但し、ΔV2はカップリングによる電圧上昇分)にする。負出力ノードN44がドレイン電極とソース電極に接続されたMOSキャパシタ７４は容量として働き、カップリング効果により、該MOSキャパシタ７４のゲート電極と接続された負出力ノードN51を電圧（Vdd−Vtn−ΔV1、但し、ΔV1はカップリングによる電圧下降分)にする。
【００８６】
これにより、正出力ノードN52と負出力ノードN51との間に電位差(ΔV1+ΔV2)が発生し、この電位差(ΔV1+ΔV2)が、正出力ノードN52がゲート電極に接続されたPMOS５１と、負出力ノードN51がゲート電極に接続されたPMOS５２との電流能力差になるため、第２のレベル変換部５０は安定して動作することになる。
【００８７】
（実施例３の効果）
本実施例３によれば、MOSキャパシタ７３，７４のカップリング効果により、正出力ノードN52と負出力ノードN51間に電位差を発生させ、第２のレベル変換部５０の安定した活性化動作を実現することが可能になる。
【００８８】
なお、本発明は、図示の実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００８９】
（ａ）  実施例では、１つのenを１つのインバータ３１により取り込むようにしたが、このインバータ３１に代えて、複数の入力が可能な否定論理和（NOR)ゲート、否定論理積（NAND)ゲート等の他の論理素子を設けても、上記実施例とほぼ同様の作用効果が得られる。
【００９０】
（ｂ）  実施例では、レベル変換部４０，５０を２段構成にした例を説明したが、レベル変換部を３段以上にすることも可能であり、これにより、より高い電圧にレベル変換できる。
【００９１】
（ｃ）  実施例の第１、第２のレベル変換部４０，５０、出力部６０、及びカップリング発生回路７０は、図示の回路構成に限定されず、図示以外の他の回路構成に変更しても良い。例えば、NMOSとPMOSを置換すると共に、これに対応して電源の極性を変更しても良い。又、MOSトランジスタに代えて、バイポーラトランジスタ等の他のトランジスタを用いて構成し、その他のトランジスタ中の絶縁膜等の破壊を防止するための回路にも適用が可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施例１の半導体集積回路におけるレベル変換回路の構成例を示す回路図である。
【図２】図１のレベル変換回路の動作波形図である。
【図３】本発明の実施例２の半導体集積回路におけるレベル変換回路の構成例を示す回路図である。
【図４】図３のレベル変換回路の動作波形図である。
【図５】本発明の実施例３の半導体集積回路におけるレベル変換回路の構成例を示す回路図である。
【図６】図５のレベル変換回路の動作波形図である。
【図７】従来の半導体集積回路におけるレベル変換回路の構成例を示す回路図である。
【図８】従来の図７のレベル変換回路の動作波形図である。
【符号の説明】
【００９３】
３１，３２      インバータ
４０，５０      レベル変換部
６０      出力部
７０      カップリング発生回路
VDD      電源電圧端子
VEPL,VEPH      駆動電圧端子
VPP1,VPP2      高電圧端子
VSS      基準電圧端子
【図１】
0004724575.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004724575.tif 000006
【図６】
0004724575.tif 000007
【図７】
0004724575.tif 000008
【図８】
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