(57)【特許請求の範囲】
【請求項１】
低動作電圧高性能論理回路と前記低動作電圧高性能論理回路の低動作電圧より高い高動作電圧を有する埋込みメモリデバイスとを含む集積回路を製造するプロセスにおいて、
半導体基板(1)の第１部分上に、前記高動作電圧で動作する第１トランジスタ用の第１の厚さを有する第１ゲート酸化層(3)を形成する工程と、
前記半導体基板(1)の第２部分上に、前記メモリデバイスのメモリセル用の第２の厚さを有する第２ゲート酸化層(5)を形成する工程と、
前記第１及び第２ゲート酸化層(3、5)上に、第１ポリシリコン層(6)から前記第１トランジスタ用の第1ゲート電極(8、9)及び前記メモリセル用のフローティングゲート電極(7)を形成する工程と、
前記半導体基板(1)の前記第1部分内に、前記第1トランジスタ用の第1ウエル領域(11,15)、前記第1ウエル領域(11,15)内に、前記第1トランジスタ用の第1ソース及びドレイン領域(12,13;16,17)を形成する工程と、
前記メモリセルの前記フローティングゲート電極(7)上に誘電体層(18)を形成する工程と、
前記半導体基板(1)の第３部分内に、前記低動作電圧で動作する第２トランジスタ用の第２ウエル領域(21,23)を形成する工程と、 前記半導体基板(1)の前記第３部分上に、前記第２トランジスタ用の第３の厚さを有する第３ゲート酸化層(24)を形成する工程と、
前記誘電体層(18)及び前記半導体基板(1)の前記第３部分上に、第２ポリシリコン層(25)から前記メモリセル用の制御ゲート電極(29)及び前記第２トランジスタの第２ゲート電極(26、27)を形成する工程と、
前記半導体基板(1)の前記第２部分内に、前記メモリセル用の第２ソース及びドレイン領域(30、31)を形成する工程と、
前記半導体基板(1)の前記第３部分内に、前記第２トランジスタ用の第３ソース及びドレイン領域(33、34、41、42；3６、37、44、45)を形成する工程と、
を順に具えることを特徴とする製造プロセス。
【請求項２】
前記第１ゲート酸化層(3)は１００-２００Åの厚さを有し、前記第２ゲート酸化層(5)は７０−１１０Åの厚さを有し、且つ前記第３ゲート酸化層(24)は４０−６０Åを有することを特徴とする請求項１記載の製造プロセス。
【請求項３】
前記第1ウエル領域（11、15）を形成する工程は前記半導体基板(1)の前記第１部分内に第１及び第２導電型のドーパントをそれぞれ１−５×１０１２原子／ｃｍ２及び１×１０１２−１×１０１３原子／ｃｍ２のドーズ量に導入することを特徴とする請求項１又は２記載の製造プロセス。
【請求項４】
前記第２ウエル領域(21、23)を形成する工程は前記半導体基板(1)の前記第３部分内に前記第１及び第２導電型のドーパントを１×１０１２−１×１０１３原子／ｃｍ２のドーズ量に導入することを特徴とする請求項３記載の製造プロセス。
【請求項５】
前記第１トランジスタの前記第１及び第２導電型の前記第1ソース及びドレイン領域を形成する工程は前記第１ウエル領域(11、15)内に前記第１及び第２導電型のドーパントを１×１０１３−１×１０１４原子／ｃｍ２のドーズ量にそれぞれ導入することを特徴とする請求項４記載の製造プロセス。
【請求項６】
前記第２トランジスタの前記第３ソース及びドレイン領域を形成する工程は、前記第２トランジスタの前記第２ゲート電極(26、27)に隣接して低ドープソース／ドレイン部分(33、34；36、37)を形成し、且つ前記第２トランジスタの前記第２ゲート電極から離して高ドープソース／ドレイン部分(41、42；44、45)を形成することを特徴とする請求項１−５の何れかに記載の製造プロセス。
【請求項７】
前記第１トランジスタの前記第1ソース及びドレイン領域を形成する工程及び前記第２トランジスタの前記第３ソース及びドレイン領域を形成する工程は、前記第１及び第２トランジスタに対し同時に、前記第１及び第２トランジスタの前記第１及び第２ゲート電極に隣接して低ドープソース／ドレイン部分を形成し、且つ前記第１及び第２トランジスタの前記第１及び第２ゲート電極から離して高ドープソース／ドレイン部分を形成することを特徴とする請求項１−４の何れかに記載の製造プロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリと高性能回路を同一チップ上に集積するプロセスに関するものである。
【０００２】
【従来技術】
電子システム又はサブシステム全体を単一の半導体チップ上に形成するための集積技術の発展には論理回路を高い複雑度を有するメモリと組み合わせることを可能にすることが含まれている。
【０００３】
特に、高性能論理回路に対するＣＭＯＳ製造プロセスで不揮発性メモリ、特にフラッシュＥＥＰＲＯＭ型メモリを集積する需要が増大している。
【０００４】
この種の組合せは、動作電圧に関する異なる要件のために、技術的観点からますます難しくなる。
【０００５】
高性能論理回路に対するＣＭＯＳプロセスの発展は自然に動作電圧の減少をもたらし、トランジスタサイズの縮小をもたらしている。動作電圧の減少によりトランジスタゲート酸化膜の厚さ及び接合深さの対応する減少が決まる。
【０００６】
他方、不揮発性メモリは比較的高いプログラミング電圧を必要とし、このような電圧の値は、少なくともフローティングゲート不揮発性メモリに関する限り、近い将来大きく減少されることは予想されない。
【０００７】
一例として、０．２５μｍ技術について考察すると、ＣＭＯＳプロセスにより得られた高性能論理回路用のトランジスタは０．９−２．５Ｖの供給電圧値範囲内で最適に動作し、これらのトランジスタは約５ｎｍの厚さのゲート酸化膜及び８−１０Ｖ以下の電圧の耐え得るソース／ドレイン接合を有する。
【０００８】
これに対し、フラッシュＥＥＰＲＯＭメモリは１０−１２Ｖの範囲内のプログラミング電圧を必要とする（他の種類の不揮発性メモリに対してはもっと高いプログラミング電圧が必要とされる）。これらの電圧に耐え得るトランジスタは１５−１８ｎｍの範囲内の厚さを有するゲート酸化膜及びプログラミング電圧より高い降伏電圧を有するソース／ドレイン接合を有する必要がある。
【０００９】
これらの相反する要求を調和させることは容易でない。一方では、アドバンストＣＭＯＳプロセスのトランジスタの構造を不揮発性メモリに必要とされる比較的高い電圧に耐え得るように変更する試みは論理回路の性能の許容し得ない悪化を生ずる。これに対し、高性能ＣＭＯＳトランジスタと高電圧を維持し得るトランジスタの両方を得るために周辺構造を完全に二重化する試みは製造プロセスのマスクの数を著しく増大する。
【００１０】
比較的高い密度(即ち２５６−５１２ｋビット以上)のフラッシュＥＥＰＲＯＭメモリの製造プロセスは２つのポリシリコン層を必要とし、下側層(第１ポリ層)をメモリセルのフローティングゲートの形成に使用し、上側層(第２ポリ層)をメモリセルの制御ゲートとトランジスタのゲートの両方の形成に使用する。このプロセスは更に少なくとも２つの異なる薄い酸化層を必要とし、約１０ｎｍの厚さを有する一方の酸化層は基板表面と下側ポリシリコン層との間に形成され、メモリセルのゲート酸化膜として作用し、１５ｎｍ以上の厚さを有する他方の酸化層は基板と上側ポリシリコン層との間に形成され、トランジスタのゲート酸化膜を形成する。
【００１１】
いくつかの製造プロセスでは、低電圧におけるメモリデバイス性能を向上させるために、薄いゲート酸化膜（７−１０ｎｍ）を有するトランジスタも設け、このようなトランジスタは第２ポリ層からなるゲート電極を有する。しかし、追加のマスクの所要数を最少にするために、薄いゲート酸化膜を有するこれらのトランジスタは比較的高い電圧を処理するために厚いゲート酸化膜を有するトランジスタといくつかの構造素子を共有する。
【００１２】
不揮発性メモリ、例えばフラッシュＥＥＰＲＯＭメモリをアドバンストＣＭＯＳ製造プロセスにより集積する必要がある場合、高性能トランジスタの特徴を維持する必要がある。これを達成するためには、高性能トランジスタはメモリセルに必要とされる比較的高い電圧を処理するトランジスタと共通の構造素子を共有し得ない。従って、２つの異なるゲート酸化膜の形成及び閾値電圧調整用の１つ又は２つのマスクの形成では十分ではない。高電圧トランジスタ用の特別の高電圧ソース及びドレイン接合を設けるために余分のマスクが必要とされ、追加のマスクの数が容易に過度に増大し得る。
【００１３】
【発明が解決しようとする課題】
上述した技術状態に鑑み、本発明の目的は、不揮発性メモリと高性能論理回路を同一のチップに容易に集積し得るプロセスを提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、この目的を達成するために、低動作電圧高性能論理回路と前記論理回路の低動作電圧より高い高動作電圧を有する埋込みメモリデバイスとを含む集積回路を製造するプロセスにおいて、
半導体基板の第１部分上に、前記高動作電圧で動作する第１トランジスタ用の第１の厚さを有する第１ゲート酸化層を形成し、
半導体基板の第２部分上に、メモリデバイスのメモリセル用の第２の厚さを有する第２ゲート酸化層を形成し、
前記第１及び第２ゲート酸化層上に、第１ポリシリコン層から第１トランジスタ用のゲート電極及びメモリセル用のフローティングゲート電極を形成し、
メモリセルのフローティングゲート電極上に誘電体層を形成し、
半導体基板の第３部分上に、前記低動作電圧で動作する第２トランジスタ用の第３の厚さを有する第３ゲート酸化層を形成し、
前記誘電体層及び半導体基板の前記第３部分上に、第２ポリシリコン層からメモリセル用の制御ゲート電極及び第２トランジスタのゲート電極を形成し、
半導体基板の前記第１部分内に、第１トランジスタ用のソース及びドレイン領域を形成し、
半導体基板の前記第２部分内に、メモリセル用のソース及びドレイン領域を形成し、
半導体基板の前記第３部分内に、第２トランジスタ用のソース及びドレイン領域を形成することを特徴とする。
【００１５】
本発明の特徴及び利点は、以下に記載する添付図面に示す一つの実施例の詳細な説明から明らかになるが、本発明はこの実施例に限定されるものではない。
【００１６】
【実施例】
図１−２０は本発明による製造プロセスの種々のステップを示す断面図である。
これらの図を参照して説明すると、例えばｐ型の半導体基板１から出発して、厚い酸化物絶縁分離領域２を基板上に形成する。一例では、絶縁分離領域２は酸化物で満たされた浅いトレンチとすることができる。
【００１７】
必要に応じ、この段階でドーパントを基板１内に注入してメモリセル用の埋込みウエルを形成する。これは例えばトリプルウエルフラッシュＥＥＰＲＯＭメモリの場合である。
【００１８】
次に、酸化層３を基板１の表面上に形成する。酸化層３は１００−２００Åの厚さを有し、高電圧トランジスタ用、即ちメモリセルにより必要とされる高電圧を処理するトランジスタ用のゲート酸化膜を構成する。酸化層３を形成した後に、マスクを基板表面に被着し、Ｐ型ドーパント、代表的には硼素を基板１のメモリセルを形成すべき領域内に１×１０１２−１×１０１３原子／ｃｍ２のドーズ量に選択的に注入する。この注入によりメモリセルの閾値電圧を調整する。同一のマスクを用いて、酸化層３を基板１のメモリセルを形成すべき領域から選択的に除去する。この工程後の構造を図２に示す。図２において、４はセルの閾値電圧調整用のドーパントが注入され且つその表面から酸化層３が除去された領域である。
【００１９】
次に、図３に示すように、酸化層３より薄い酸化層５を領域４上に形成する。酸化層５は７０−１００Åの厚さを有し、メモリセル用のゲート酸化膜（特にＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリセルの場合にはトンネル酸化膜）として作用する。
【００２０】
次に、第１ポリシリコン層６をチップの表面上に堆積する。次にマスクを被着し、第１ポリシリコン層６を選択的に除去してメモリセル用のフローティングゲート７を形成する。同時に、高電圧トランジスタ用のゲート電極８、９を第１ポリシリコン層６に限定する。第１ポリシリコン層６は、論理回路用の低電圧高性能トランジスタを形成すべき基板１の領域上にも残存させる。この工程後の構造を図４に示す。
【００２１】
次に、マスク１０を被着し，Ｎ型ドーパント、代表的には燐を１−５×１０１２原子／ｃｍ２のドーズ量に選択的に注入してＰチャネル高電圧トランジスタを収容するためのＮ型ウエル１１を形成する。必要の場合又は所望の場合には、Ｐチャネル高電圧トランジスタの閾値電圧を調整するための注入を更に実施することができる。これらの注入はドーパントを酸化層３及びポリシリコンゲート８の下部まで侵入させるのに十分なエネルギーで実施する必要がある。好適な注入エネルギーは１５０−２５０ＫeＶ及び２５０−４００ＫeＶである。
【００２２】
同一のマスクを用いて，Ｐ型ドーパント、代表的にはＢＦ２をＮ型ウエル１１内に１×１０１３−１×１０１４原子／ｃｍ２のドーズ量に注入してゲート電極８の両側にＰチャネル高電圧トランジスタの低ドープソース及びドレイン領域１２、１３を形成する。この注入はその前の注入に比較して低いエネルギーで行い、Ｐ型ドーパントがゲート電極８の下部まで侵入しないようにする。適切なエネルギーは３０−７０ＫeＶである。これらの工程後の構造を図５に示す。
【００２３】
次にマスク１０を除去する。
次に同様のマスク１４を被着する。マスク１４は、Ｐチャネル高電圧トランジスタ、メモリセル及び論理回路の低電圧高性能トランジスタを集積すべきチップ領域を覆う。次に、マスク１４を用いて，ＢのようなＰ型ドーパントを基板１内に選択的に注入してＮチャネル高電圧トランジスタ用のＰ型ウエル１５を形成する。適切なドーズ量は例えば１×１０１２−１×１０１３原子／ｃｍ２であり、適切な注入エネルギーは１５０−３００ＫeＶである。
【００２４】
同一のマスクを用いて、ＰのようなＮ型ドーパントをＰ型ウエル１５内に１×１０１３−１×１０１４原子／ｃｍ２のドーズ量及び５０−１００ＫeＶのエネルギーで注入してＮチャネル高電圧トランジスタ用の低ドープＮ型ソース及びドレイン領域１６、１７を形成する。
これらの工程後の構造を図６に示す。
【００２５】
次に、図７に示すように、誘電体層１８をチップ表面上に堆積する。誘電体層１８は酸化物−窒化物−酸化物の３重層とするのが好ましい。
【００２６】
その後に、マスク１９をチップに被着する。マスク１９は、メモリセル及び高電圧トランジスタを集積すべきチップ領域を覆う。マスク１９は論理回路の低電圧高性能トランジスタを集積すべきチップ領域を露出したままにする。このマスクはフローティングゲートメモリの製造プロセスにおいて通常設けられ、このマスクは通常フローティングゲートメモリセルのためのチップ領域のみを覆い、チップ表面の全残部を露出したままにする。本発明では、このマスクは高電圧トランジスタ用のチップ領域も覆うものとする。
【００２７】
次に、このマスクを用いて、エッチング処理を実行して誘電体層１８及び第１ポリシリコン層６を論理回路の低電圧高性能トランジスタに予定されたチップ領域から選択的に除去する。
これらの工程後に得られる構造を図８に示す。
【００２８】
次に、マスク１９を除去する。
図９に示すように、マスク２０をチップに被着する。マスク２０は、メモリセル及び高電圧トランジスタに予定されたチップ領域並びに論理回路用のＮチャネル低電圧トランジスタの集積に予定されたチップ領域を覆う。マスク２０は論理回路のＰチャネル低電圧トランジスタに予定されたチップ領域を露出したままにする。次に、ＰのようなＮ型ドーパントを基板１内に選択的に注入して低電圧Ｐチャネルトランジスタ用のＮ型ウエル２１を形成する。適切な注入ドーズ量及びエネルギーは１×１０１２−１×１０１３原子／ｃｍ２及び５０−５００ＫeＶである。
【００２９】
次に、マスク２０を除去する。図１０に示すように、相補マスク２２をチップに被着する。次に、ＢのようなＰ型ドーパントを基板１内に注入して論理回路の低電圧Ｎチャネルトランジスタ用のＰ型ウエル２３を形成する。適切な注入ドーズ量及びエネルギーは１×１０１２−１×１０１３原子／ｃｍ２及び３０−３００ＫeＶである。
【００３０】
次に、酸化層３を論理回路の低電圧高性能トランジスタに予定されたチップ領域から除去し、他のゲート酸化層２４を基板１のこのような領域、即ちＮ型及びＰ型ウエル２１、２３上に成長させる。ゲート酸化層２４は４０−６０Åの好適な厚さを有する。
【００３１】
次に、第２ポリシリコン層２５をチップの全表面上に堆積する。
これらの工程後に得られる構造を図１１に示す。
【００３２】
次に、第２ポリシリコン層２５に第１の選択エッチングを施して論理回路の低電圧Ｎ及びＰチャネルトランジス用のゲート電極２６、２７を形成する。このエッチング中に、第２ポリシリコン層２５はメモリセルに予定されたチップ領域から除去しないで、高電圧トランジスタから除去する。得られる構造を図１２に示す。
【００３３】
次に、図１３に示すように、マスク２８をチップに被着する。マスク２８は高電圧トランジスタに予定されたチップ領域並びに低電圧トランジスタに予定されたチップ領域を覆う。マスク２８はフローティングゲートメモリセルに予定された領域の一部分も覆う。
【００３４】
マスク２８を用いて、選択エッチングを実行して第２ポリシリコン層２５を除去してメモリセルの制御ゲート電極２９を形成する。このエッチング処理は誘電体層１８及び第１ポリシリコン層６の自己整合エッチングももたらし、メモリセルのゲート構造を完全に形成する。
【００３５】
同一のマスク２８を用いて、ＡｓのようなＮ型ドーパントを領域４内に注入してメモリセルのソース及びドレイン領域３０、３１を形成する。適切なドーズ量及びエネルギーは１−５×１０１５原子／ｃｍ２及び４０−１００ＫeＶである。
これらの工程後に得られる構造を図１３に示す。
【００３６】
次にマスク２８を除去する。この段階でソース及びドレイン領域の再酸化処理を実行するのが好ましい。得られる構造を図１４に示す。
【００３７】
次に、マスク３２をチップに被着する。マスク３２は論理回路のＮチャネル低電圧トランジスタに予定されたチップ領域を露出したままにする。マスク３２を用いて、Ｐ又はＡｓのようなＮ型ドーパントを低電圧Ｐ型ウエル２３内に注入して論理回路の低電圧Ｎチャネルトランジスタ用の低ドープソース及びドレイン領域３３、３４（Lightly-Doped Drain(LDD)領域）を形成する。適切なドーズ量及びエネルギーは１×１０１３−１×１０１４原子／ｃｍ２（Ｐ及びＡｓの双方に対し）及び４０−１００ＫeＶ（Ｐに対し）又は７０−１２０ＫeＶ（Ａｓに対し）である。
これらの工程後に得られる構造を図１５に示す。
【００３８】
次に、マスク３２を除去し、相補マスク３５をチップに被着する。マスク３５は論理回路の低電圧Ｐチャネルトランジスタに予定されたチップ領域を露出したままにする。同様に、Ｂ又はＢＦ２のようなＰ型ドーパントを低電圧Ｎ型ウエル２１内に注入して論理回路の低電圧Ｐチャネルトランジスタ用の低ドープソース及びドレイン領域３６、３７（ＬＤＤ領域）を形成する。適切なドーズ量及びエネルギーは１×１０１３−１×１０１４原子／ｃｍ２（Ｂ及びＢＦ２の双方に対し）及び５−１０ＫeＶ（Ｂに対し）又は３０−５０ＫeＶ（ＢＦ２に対し）である。
これらの工程後に得られる構造を図１６に示す。
【００３９】
その後にＴＥＯＳのような誘電体材料の層をチップの全表面上に堆積する。次に、この誘電体材料の層にエッチング処理を施し、図１７に示すように全てのゲート構造の側壁に側壁スペーサ３９を形成する。
【００４０】
次に、マスク４０をチップに被着する。図１８に示すように、マスク４０は論理回路の低電圧Ｎチャネルトランジスタ用のチップ領域を露出したままにする。マスク４０を用いて、ＡｓのようなＮ型ドーパントを低電圧Ｐ型ウエル２３内に比較的高いドーズ量に注入して論理回路の低電圧Ｎチャネルトランジスタ用の高ドープソース及びドレイン領域４１、４２を形成する。適切なドーズ量及びエネルギーは１−５×１０１５原子／ｃｍ２及び５０−１２０ＫeＶである。これらの工程後に得られる構造を図１８に示す。
【００４１】
次に、マスク４０を除去し、相補マスク４３をチップに被着して論理回路の低電圧Ｐチャネルトランジスタに予定されたチップ領域を露出したままにする。マスク４３を用いて、ＢのようなＰ型ドーパントを低電圧Ｎ型ウエル２１内に比較的高いドーズ量に注入して論理回路の低電圧Ｐチャネルトランジスタ用の高ドープソース及びドレイン領域４４、４５を形成する。適切なドーズ量及びエネルギーは１−５×１０１５原子／ｃｍ２及び５−１０ＫeＶである。これらの工程後に得られる構造を図１９に示す。
【００４２】
次のマスク４３を除去する。得られる構造を図２０に示す。
プロセスは、バックラッピング、急速熱処置、シリサイド形成（シリサイド保護マスクの予備被着を用いる）、レベル間誘電体形成、接点孔形成、金属堆積及びパターン化等のような慣例の工程が継続する。
【００４３】
本発明の主な特徴の一つは、メモリデバイスを低電圧高性能回路内に集積する製造プロセスにおいて、メモリセルのフローティングゲートの形成にも、高電圧トランジスタのゲート電極の形成にも同一のポリシリコン層（第１ポリシリコン層）を使用する点にある。換言すれば、同一のマスクを用いてメモリセルのフローティングゲートと高電圧トランジスタのゲート電極を画成する。その上、このアプローチによれば、高電圧トランジスタに対するソース及びドレイン注入を低電圧トランジスタに対するソース及びドレイン注入から、追加の余分のマスクを必要とすることなく、完全に分離することもできる。
【００４４】
上述の特徴は製造プロセスにモジュラ性を与える。メモリセル及び高電圧トランジスタの形成工程をグループにして最初に実行する第１群の工程にする。低電圧高性能回路の形成工程をグループにして第１群の工程の後に実行する第２群の工程にする。この点は、メモリセル及び高電圧素子の形成工程を低電圧素子の形成工程と混ぜ合わせるフローティングゲート不揮発性メモリセルの慣例の製造プロセスと相違する。
【００４５】
メモリセル及び高電圧素子を形成する第１群の工程は使用する特定の技術に依存しない。
【００４６】
本発明のプロセスによれば、比較的高い電圧を必要とするメモリ、特に不揮発性メモリを低電圧高性能論理回路に対するプロセスにおいて容易に集積することができる。メモリの集積は追加のマスクを最少にする必要がある。例えば、上述した実施例では、６つ（埋込みウエルを設ける必要がある場合には７つ）の追加のマスクが低電圧回路に対するプロセスにおいてメモリ及び関連する高電圧回路を集積するのに必要とされる。
【００４７】
当業者には、上述したプロセスの流れは本発明を実施し得る唯一のものでないこと明かである。いくつかの変更が考えられる。
本発明のアプローチは、どんなタイプのメモリセルにも、メモリセルの特性を犠牲にすることなく適用することができる。
【００４８】
メモリセルが高電圧を必要としない場合に好適な、上述したプロセスの変更例では、高電圧トランジスタのソース及びドレイン領域を低電圧トランジスタのソース及びドレイン領域の形成に使用するものと同一のマスク及び注入によって形成することができる。このことは、高電圧トランジスタのソース及びドレイン領域を高電圧Ｎ及びＰ型ウエル（図５、６参照）の形成直後に形成しないで、後の図１５-１９に示す工程において、マスク３２、３５、４０、４３を変更して形成することができる。高電圧トランジスタもＬＤＤ構造を有するものとなる。
【図面の簡単な説明】
【図１】  本発明による製造プロセスの一製造工程を示す断面図である。
【図２】  本発明による製造プロセスの一製造工程を示す断面図である。
【図３】  本発明による製造プロセスの一製造工程を示す断面図である。
【図４】  本発明による製造プロセスの一製造工程を示す断面図である。
【図５】  本発明による製造プロセスの一製造工程を示す断面図である。
【図６】  本発明による製造プロセスの一製造工程を示す断面図である。
【図７】  本発明による製造プロセスの一製造工程を示す断面図である。
【図８】  本発明による製造プロセスの一製造工程を示す断面図である。
【図９】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１０】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１１】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１２】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１３】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１４】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１５】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１６】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１７】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１８】  本発明による製造プロセスの一製造工程を示す断面図である。
【図１９】  本発明による製造プロセスの一製造工程を示す断面図である。
【図２０】  本発明による製造プロセスの一製造工程を示す断面図である。
【符号の説明】
1  基板
3  高電圧トランジスタのゲート酸化層
5  メモリセルのゲート酸化層
6  第１ポリシリコン層
24  低電圧用トランジスタのゲート酸化層
25  第２ポリシリコン層
10、14、19、20、22、28、32、35、40、43  マスク
4、5、7、18、29，30、31  メモリセル
3、8、11、12、13、18  Ｐチャネル高電圧トランジスタ
3、8、15、16、17、18  Ｎチャネル高電圧トランジスタ
21、24、26、36、37、44、45  Ｐチャネル低電圧トランジスタ
23、24、27、33、34、41、42  Ｎチャネル低電圧トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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