(57)【特許請求の範囲】
【請求項１】
半導体基板上に置かれた複数の貯蔵画素センサー（１０）において、
前記複数の貯蔵画素センサーの各々は、
第１電位に結合される第１端子と、第２端子とを持つ光ダイオード（１２）と、
光ダイオード（１２）の第２端子に結合される第１端子と、光ダイオードに逆バイアスを掛けるリセット基準電位に結合される第２端子と、RESET（リセット）信号ノードに結合される制御ゲートとを持つリセットトランジスタ（１８）と、
前記リセットトランジスタ（１８）の第１端子に結合される光電荷統合ノード（１６）と
を備え、
前記光電荷統合ノード（１６）は、ソースフォロワトランジスタ（２０）の制御ゲートを備え、
前記ソースフォロワトランジスタ（２０）は、ソースフォロワドレイン供給電圧ノードに結合されるドレインと、バイアス電流を生成する手段に結合されるソースとを備え、
前記複数の貯蔵画素センサーの各々は、
前記ソースフォロワトランジスタ（２０）のソースに結合され、出力を持った読み出し増幅器トランジスタの入力を備える容量貯蔵ノード（２６）と、
前記ソースフォロワトランジスタ（２０）のソースに直接に結合されるソースと、全電流総計ノード（４６）に結合されるドレインとを持つ露出トランジスタ（４２）と
をさらに備え、
前記露出トランジスタ（４２）は、飽和レベル制御電圧に結合される制御ゲートを持ち、
前記露出トランジスタ（４２）と前記ソースフォロワトランジスタ（２０）とは、前記ソースフォロワトランジスタ（２０）の制御ゲートにおける統合された光信号と、前記露出トランジスタ（４２）のゲートにおける飽和レベル制御電圧との相対的な値に従って、前記ソースフォロワトランジスタ（２０）と前記露出トランジスタ（４２）との間で前記バイアス電流を分割するためにコモンソース差動対として動作することを特徴とする貯蔵画素センサー。
【請求項２】
前記複数の貯蔵画素センサーの各々の前記読み出し増幅器は、第２ソースフォロワドレイン供給電圧ノードに結合されるドレインを持つ第２ソースフォロワトランジスタ（３０）であり、前記容量貯蔵ノード（２６）は、それと結合するゲートであることを特徴とする請求項１記載の貯蔵画素センサー。
【請求項３】
前記複数の貯蔵画素センサーの各々は、固定電圧源に結合されるソースと、バイアス電圧ノードに結合されるゲートと、前記ソースフォロワトランジスタのソースに結合されるドレインとを持つバイアストランジスタ（２４）を、さらに含むことを特徴とする請求項２記載の貯蔵画素センサー。
【請求項４】
前記複数の貯蔵画素センサーの各々の前記バイアストランジスタ（２４）のゲートは、選択的にパルスを与えることのできるバイアス電圧ノードに結合されることを特徴とする請求項３記載の貯蔵画素センサー。
【請求項５】
前記複数の貯蔵画素センサーの各々は、さらに、前記第２ソースフォロワドレイン供給電圧ノードに選択的にパルスを与えるための手段を含むことを特徴とする請求項３記載の貯蔵画素センサー。
【請求項６】
前記複数の貯蔵画素センサーの各々は、前記ソースフォロワトランジスタ（２０）の前記ソースと、容量貯蔵ノード（２６）との間に置かれた転送トランジスタ（２８）をさらに備え、前記転送トランジスタ（２８）は、前記ソースフォロワトランジスタ（２０）の前記ソースに結合される第１端子と、容量貯蔵ノード（２６）に結合される第２端子と、XFR信号ノードに結合される制御ゲートとを持つことを特徴とする請求項１記載の貯蔵画素センサー。
【請求項７】
前記複数の貯蔵画素センサーの各々は、前記読み出し増幅器の出力に結合される第１端子と、列出力ライン（３２）に結合される第２端子と、ROW SELECT（行選択）信号ノードに結合される制御ゲートとを持つ行選択トランジスタ（３４）と、
前記RESET信号ノード上のRESET信号と、前記XFR信号ノード上のXFR信号と、前記ROW SELECT信号ノード上のROW SELECT信号とを、選択的に活性化するための制御回路（３８）と
をさらに備えることを特徴とする請求項６記載の貯蔵画素センサー。
【請求項８】
前記複数の貯蔵画素センサーの各々は、前記ソースフォロワドレイン供給電圧ノードに選択的にパルスを与えるための手段を含むことを特徴とする請求項１記載の貯蔵画素センサー。
【請求項９】
前記複数の貯蔵画素センサーの各々は、前記光ダイオードの第２端子と前記リセットトランジスタ（１８）の前記第１端子との間に結合される第１及び第２端子を持つバリアトランジスタ（１４）をさらに含み、前記バリアトランジスタは、バリア設定電圧に結合される制御端子を持つことを特徴とする請求項１記載の貯蔵画素センサー。
【請求項１０】
前記複数の貯蔵画素センサーの各々の前記リセットトランジスタ（１８）と前記バリアトランジスタ（１４）は、実質的に整合された電圧閾値を持つような大きさに作られていることを特徴とする請求項９記載の貯蔵画素センサー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体の画素センサーを使用したディジタルカメラに関するものである。さらに特化して、本発明は、ディジタルカメラで使用される、改良された感度と自動露出検出の装置と方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
貯蔵画素センサーは、この業界で良く知られている。これらの素子は、コンデンサ上に蓄えられた、光統合された電荷を感知する。これらの従来の画素貯蔵センサーの限界は、高感度を得るためにコンデンサを小さくすると言う要求と、低雑音と長い貯蔵時間を与えるためにコンデンサを大きくしたいという逆の要求からの結果のトレードオフである。
【０００３】
実際の露出時間の間に、実際の画像センサーを使用する、発明者達に既知の露出制御の従来技術には、２つの種類がある。いくつかの従来技術は、一群の光ダイオードの共通な背面電極（アノード）によって全光電流を集積するもの、すなわち、アレー全体を平均的に光を読むために基板電流を集積するものである。もう一つの従来技術は、露出の最大値に達している画素があるという印を見つけるために、露出時間の間、選択した画素の標本を取るのに非破壊的な読み出しを使用する。他の従来技術は、画素センサーから全体の過剰電荷を感知する。
【０００４】
光電流は小さく、基板は大きくて雑音が多いために、最初の技術は、際どく実行が難しい。加えて、集めた電荷が最大値に達するそれらの画素よりも、むしろ映像平面全体の平均的な光の強度に厳密に応答する。２番目の技術は、順番に問い調べていくことが必要なので、非常に遅い処理か、画素の非常に小さい部分のみを感知するかに限られる。従って、２番目の技術は、少ない割合の画素群が露出の最大値に達している場合には、正確な時間を検出するのに適していない。３番目の技術は、画素センサーの領域全体の漏洩の総量の背景に対して、電荷を感知する必要がある。
【０００５】
露出制御のための他の従来技術は、通常、例えば実際の露出の直前などの、異なる時点において、あるいは、実際の映像を拾おうとしているセンサーに関連して較正する必要のある、異なるセンサー機器によって、光を測定するものである。そのような技術は、通常、映像全体の光の状態に合わせるよりも、むしろ、選択した固定位置の映像平面の標本を取る。
【０００６】
そのような従来技術の一つは、最初に光の強度を判断し、それによってイメージャ（imager）の第２サイクルでの最適な露出時間を計算するイメージャを使用する。この技術は、明らかに高速ではなく、特に例えばストロボフラッシュから与えられる動的な点灯の間に高速で露出時間を制御するのには適さない。
【０００７】
他のその種の技術は、別々の全体的な光センサーを使用して、平均的な光の強度を測定し、シャッターを閉じたりストロボフラッシュを消すことによって光の十分な量に対応する。機械的なシャッターや非フレームストレージ電子センサーは、十分に高速にシャッターが切れないので、この技術をフラッシュの間に使用することができず、これがシャッターを閉じる代わりに、光源を消すのに検出器が時々使われる理由である。これらの技術は、カメラと光センサーと光源との間でやっかいな調整を必要とし、また必ずしも感度（あるいはフィルムの速度）とカメラのレンズの絞りを自動的に追跡する必要はない。
【０００８】
他の種類の従来技術では、動的な範囲拡大のために、調節可能な過剰排出口を使用する。これらの技術は、露出時間を終了するために過剰電流を併せて使用することはしていない。この技術の様々な種類では、動的範囲を拡大するために過剰バリアあるいは２つの露出期間を動かす方法を使用している。
【０００９】
【課題を解決するための手段】
本発明の第１の面によると、半導体基板上に配置されたＭＯＳ能動記憶画素センサーは、第１電位（接地）に結合される第１端子と、第２端子を持つ光ダイオードを備えている。バリアトランジスタは、光ダイオードの第２端子に結合される第１端子と、第１ソースフォロワトランジスタの制御要素（control element）を備えた光電荷（photocharge）統合ノードに結合された第２端子とを持っている。半導体リセットスイッチは、バリアトランジスタの第２端子に結合される第１端子と、光ダイオードに逆バイアスを掛けるリセット基準電位に結合される第２端子とを持っている。第１ソースフォロワトランジスタは、バイアス電流のソースに結合され、出力を持っている。バイアストランジスタは、第１ソースフォロワトランジスタの出力に結合されるドレインと、飽和レベルトランジスタのゲート上の固定電位に従った飽和レベルを得るために固定電位に結合されるゲートと、接地電位のような固定電位に結合されるソースとを持っている。半導体転送トランジスタは、第１ソースフォロワトランジスタの出力に結合される第１端子と、出力を持つ第２ソースフォロワトランジスタの制御要素を備えた容量記憶（capacity storage）ノードに接続される第２端子とを持つ。行選択（raw-select）のトランジスタは、第２ソースフォロワトランジスタの出力に結合される第１端子と、列出力ラインに結合される第２種用端子と、行選択ラインに結合される制御要素とを持つ。リセットトランジスタと転送トランジスタは、各々、リセットトランジスタと転送トランジスタを選択的に活性化するための制御回路に結合される制御要素を持つ。
【００１０】
光ダイオードが統合ノードからバリアトランジスタによって分かれていることで、高感度が得られ、記憶ノードがチャージ統合ノードから第１ソースフォロワトランジスタによって分かれていることで、チャージ統合ノードに小容量を与え、記憶ノードに大容量を与えることによって、低雑音の記憶と読み出しが得られる。
【００１１】
本発明の第２の面によって、画素センサーと共に使用する自動露出回路が開示される。飽和レベルトランジスタは、第１ソースフォロワ増幅器の出力に結合されるソースと、飽和レベルを表す予め選択した画素電圧においてトランジスタをオンするように選ばれた固定電位に結合されるゲートと、共通（全）電流総計ドレインノードとを持つ。バイアストランジスタは、第１ソースフォロワ増幅器の出力に結合するドレインと、固定電位に結合されて飽和電流を確定するゲートと、接地電位のような固定電圧に結合されるソースとを持つ。総電流総計ノードは、電流比較器に結合されて共通のドレインから流れる電流と基準電流とを比較する。全体的なドレインノードからの電流が基準電流を上回っていれば、つまりアレイの中の画素の予め選択された数が飽和すれば、比較器の出力は「露出終了（TERMINATE EXPOSURE）」を作り出す。
Technion Res & Dev Foundationによる欧州特許出願第０３００３６５号には、内部のソースフォロワトランジスタの画素センサーが記載され、また、Unoによる米国特許第５，６１９，２６２号には、平均輝度検出トランジスタを持った画素センサーが記載されているが、どちらも、露出制御のためにソースフォロワトランジスタにソース結合される露出トランジスタの使用について教示も示唆もしていない。
【００１２】
【発明の実施の形態】
当業者ならば、本発明の以下の記載は、例示したに過ぎず、限定をするものではないことを理解するであろう。本発明の他の実施形態は、この開示によって利する当業者に、容易に示唆を与えるであろう。例えば、本発明の実施形態例の一例として、ＮチャネルＭＯＳトランジスタスイッチを用いたものが開示されるが、当業者ならば、他の技術も同様に使用できると理解されよう。そのような当業者ならば、いかにして、他の技術を用いて本発明の実施形態を実現するのにここに開示された回路に与えられる様々な電位の極性を調整するかは、容易に理解されよう。
【００１３】
本発明によって、貯蔵画素センサー内の要素の様々な組み合わせを拡張することができる。本発明による貯蔵画素センサーの異なる実施形態には、画素センサーに入れて組み合わせる次の要素が一つあるいは二つ以上含まれる：バリアトランジスタ、ソースフォロワトランジスタ用のバイアストランジスタ、飽和レベルトランジスタ、転送トランジスタ。本発明は、ここに、各要素が組み合わせによってどのように機能するかを開示するための、これら全ての要素を組み合わせた実施形態を示す図１を参照しつつ開示されるが、当業者ならば、本発明の多くの実施形態が、貯蔵画素センサー内で組み合わされるこれらの要素の一つあるいは二つ以上を持っていると考えられることを理解されよう。
【００１４】
最初に図１を参照すると、本発明による、自動露出制御を包含する高感度画素センサー１０を描いた図が掲げられている。光ダイオード１２には、固定した電位（ここでは接地）に結合されるアノードとカソードとがある。光ダイオードのカソードは、ＭＯＳ  Ｎチャネルのバリアトランジスタ１４のソースに結合される。ＭＯＳ  Ｎチャネルのバリアトランジスタ１４のゲートは、その上にBARRIER制御電位が乗るBARRIERラインに結合される。当業者ならば、ＭＯＳ  Ｎチャネルのバリアトランジスタ１４を使用することは、感度を少々犠牲にした、本発明の貯蔵画素センサー１０における選択肢であることを理解されよう。回路内の他のトランジスタとは独立して、バリアトランジスタ１４は、画像の暗部の感度（電荷−電位の変換利得）を上げるために加えることもできる。ＭＯＳ  Ｎチャネルのバリアトランジスタ１４によって、光ダイオードからの全ての電荷は、本質的に第１ソースフォロワトランジスタ２０のゲート電荷を全て充電することができ、ゲート電圧がバリアトランジスタ１４をオンさせるのに十分な低電位に下がるまで、高利得を与え、その後に、貯蔵画素センサー１０は、その電荷が光ダイオードの容量とゲート容量の両方を充電するところの低利得モード（明るい領域に対して）で動作する。
【００１５】
光ダイオードのカソード１２は、ＭＯＳ  Ｎチャネルのバリアトランジスタ１４を通って、光電荷統合ノード１６（図１で点線のキャパシタとして表される）に結合される。ＭＯＳ  Ｎチャネルのリセットトランジスタ１８には、光電荷統合ノード１６に結合されるソースと、RESET信号が乗るRESETラインに結合されるゲートと、リセット電位ＶＲに結合されるドレインとがある。
【００１６】
光電荷統合ノード１６は、電位ＶＳＦＤ１に接続されるドレインを持つ、第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０の固有のゲート容量を備える。電位ＶＳＦＤ１は、供給電圧Ｖ＋（例えば、技術に応じて約３〜５ボルトで良い）に固定することもできるし、さらにここで開示するようにパルスでも良い。ＭＯＳ  Ｎチャネルのソースフォロワトランジスタ２０のソースは、ソースフォロワトランジスタの出力ノード２２を形成し、電流ソースとして動作するＭＯＳ  Ｎチャネルのバイアストランジスタ２４のドレインに結合される。ＭＯＳ  Ｎチャネルのバイアストランジスタ２４のソースは、接地のような固定した電圧に結合される。ＭＯＳ  Ｎチャネルのソースフォロワバイアストランジスタ２４のゲートは、バイアス電圧ノードに接続される。バイアス電圧ノードに与えられる電圧は、ＭＯＳ  Ｎチャネルのソースフォロワバイアストランジスタ２４を通って流れる、バイアス電流を設定する。この電圧は、固定で良く、あるいはここでさらに開示されるが、電力を保存するのにパルスで与えても良い。ＭＯＳ  Ｎチャネルのソースフォロワバイアストランジスタ２４を使用することは、本発明では選択肢である。ここに開示されるように、この素子は、飽和レベルトランジスタと組み合わせて使用して、自動露出検出機能を実現する。
【００１７】
ソースフォロワトランジスタの出力ノード２２は、容量貯蔵ノード２６（図１に示される）に結合される。本発明のいくつかの実施形態において、ソースフォロワトランジスタの出力ノード２２は、ＭＯＳ  Ｎチャネル転送トランジスタ２８を通って容量貯蔵ノード２６に結合される。ＭＯＳ  Ｎチャネル転送トランジスタ２８のゲートは、ＸＦＲ信号が乗せられるＸＦＲラインに結合される。ＭＯＳ  Ｎチャネル転送トランジスタ２８は、本発明の貯蔵画素センサー内の選択可能な要素である。
【００１８】
容量貯蔵画素ノード２６は、ソースフォロワドレイン（ＳＦＤ）電位に接続されるドレインとソースとを持つ第２ＭＯＳ  Ｎチャネルソースフォロワトランジスタ３０の固有のゲート容量を備える。第２ＭＯＳ  Ｎチャネルソースフォロワトランジスタ３０のソースは、ＭＯＳ  Ｎチャネル行選択トランジスタ３４を通って、COLUMN OUTPUTライン３２に結合される。ＭＯＳ  Ｎチャネル行選択トランジスタ３４のゲートは、ROW SELECTライン３６に結合される。
【００１９】
第２ＭＯＳ  Ｎチャネルソースフォロワトランジスタ３０は、第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０の領域の１０〜１００倍の大きさのゲートを持つ大きな素子であるのが好ましい。回路内の他のトランジスタ、第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０は、最小の長さと幅とに近い大きさであるのが好ましい。
【００２０】
本発明の貯蔵画素センサーにバイアストランジスタ２４を使用することで、画素センサーの動作特性を有益な方法で変更することができる。第１ソースフォロワは、制御された電流ソースに対抗して動作するが、これは第２ソースフォロワトランジスタ３０の貯蔵ノード容量の容量性負荷にみに対抗して動作するよりも上手に制御することができる。
【００２１】
ソースフォロワトランジスタ２０あるいは３０のいずれかの入力対出力電圧の利得を増加させるのに、ドレイン端子にパルスを与えることが可能である（読み出しフォロワに対してＦＯＶ−０１３に開示されるように）。もし第１ソースフォロワトランジスタ２０のドレインにパルスが与えられると、電流はハイの時のみ流れ、従って、自動露出回路４０を参照して開示される画素飽和は、ハイの時のみ監視することができる。第１ソースフォロワトランジスタ２０のドレインに、露出中の電力を抑えるために低いデューティのパルスを与えることは有利であろう。第１ソースフォロワトランジスタ２０のドレインに、パルスを与えることで、また、ドレインがローの間、光ダイオードとバリアソース／ドレイン電圧を低く保ち、これによってそれらのノードにおいて電圧依存の漏洩を減じる点で有利である。もしBARRIERとVRの電圧が、ドレインがローの正しいバリア動作に対して調整してあれば、バリアトランジスタ１４は、第１ソースフォロワトランジスタ２０のドレインにパルスが与えられる間、オフし易く、従って、光ダイオード１２上の電荷が乱されないであろう。露出は、貯蔵ノード上の最後の状態を保存するために、ドレインをハイにして終了する必要がある。
【００２２】
次に図２Ａを参照すると、タイミング図は、図１の画素センサー１０の動作を示している。最初に、RESET信号がハイになる。ＭＯＳ  Ｎチャネルリセットトランジスタ１８のドレインにおけるVRノードは、ゼロから電圧ＶＲに移行する。この動作によって、各光ダイオード１２のカソードに電圧ＶＲ（ＭＯＳ  Ｎチャネルバリアトランジスタ１４の閾値より小さい）を乗せることによって、アレー内の全ての光ダイオードがリセットされる。図２Ａに示される本発明の高感度画素センサーを動作させる本実施形態の方法によると、アレー内の全ての光ダイオードのカソード電圧をリセットして低電位にし、素早く状態を等しくして画像の遅れを防ぐために、RESETがハイの間、電圧ＶＲは最初ローレベル（例えば、ゼロ・ボルト）である。その後、全ての画素センサー内の光ダイオードが、関連するＭＯＳ  Ｎチャネルバリアトランジスタ１４を通して約１.４ボルトに充電されるように、RESET信号が与えられる間、電圧ＶＲは、所定の時間（数ミリ秒のオーダーが好ましい）だけ、電圧が上げられる（例えば約２ボルト）。こうして統合ノードにおける黒レベルは、ＭＯＳ  Ｎチャネルリセットトランジスタからの容量性ターンオフ過渡応答に対して少し少ないＶＲに設定され、また、光ダイオードは、それぞれのバリアトランジスタの閾値により決定される各々の適切なレベルへとリセットされる。この方法の利点は、それらの閾値が読み出しされる黒レベルに影響しないという点である。リセットが終了し統合が開始した後、いくらかの充電は、閾値以下の伝導によってバリアを越えて漏洩するが、全ての画素に対しておおよそ同じであるはずであるか、あるいは少なくとも光りレベルの単調な関数であるはずである。
【００２３】
本発明の貯蔵画素センサーの特に有利な動作によると、バリアトランジスタ１４とリセットトランジスタ１８は、同じ閾値電圧（Ｖｔｈ）を出すために、同じ大きさとなっている。RESET信号の動作レベルは、非直線性をより良く追跡できるためにVRESET<VR+Vthであるように選ばれる。
【００２４】
RESET信号が再び出されて光統合が始まると、電荷は、光電荷統合ノード１６上にあつまる。ＭＯＳ  Ｎチャネルバリアトランジスタ１４は、わずかに導電性があるので、光誘導された電荷はチャネルを越えて（trickel）し、光ダイオード１２のカソード上の電圧を下げずに、光電荷統合ノード１６を充電する（その電圧を下げることによって）。これは、光電流によって充電された容量を最小化し、それによって感度（光子あたりのボルト）を最大化するために有利である。
【００２５】
当業者ならば、ＭＯＳ  Ｎチャネルリセットトランジスタ１８は、光ダイオード１２のカソードに直接結合することができるが、そのような装置は、電圧ＶＲがバリア電圧と閾値とに精確に比例することが求められることを理解されよう。これは、閾値は変化する物であることから好ましくない。
【００２６】
第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０のソースにおける電圧と、従ってその出力ノード２２とは、そのゲート上の電圧（光電荷統合ノード１６）に従う。ＭＯＳ  Ｎチャネル転送トランジスタ２８を用いる本発明の実施形態において、リセット期間と統合期間の間、ＸＦＲ信号が出され、図２Ａに示す統合期間の終わりに出なくなる。ＸＦＲ信号の低レベルは、完全に転送トランジスタ２８をオフするために、ゼロあるいは約−０.２ボルトのような、ややマイナス電圧に設定されるのが好ましい。
【００２７】
画素センサーを読み出すのに、第２ＭＯＳ  ＮチャネルソースフォロワトランジスタのドレインにあるＳＦＤノード（図２ＡでＶＳＤ２と名付ける）は、電圧VSFSDまで駆動され、画素センサー１０を備えるアレーの行に対するROW SELECT信号が出され、それによって出力信号がCOLUMN OUTPUTライン３２上に出される。図２Ａに示すようにROW SELECT信号が出なくなった後までハイに保たれるべきであるということ以外は、VSFD2信号の出される時期は重大ではない。VSFD2が最初に上げられれば、ROW SELECT信号の立ち上がりエッジにおいて電圧の傾斜を制限することは有利であり、これは２０００年２月１４日に同時出願の第＿＿号、名簿番号第ＦＯＶ−０３８に開示されているものである。
【００２８】
図２Ｂを参照すると、もしＸＦＲトランジスタが無ければ、貯蔵ノードはSFBIASを低くし、ＶＲを低く設定し、RESET信号を出すことによって、分離されるかも知れない。この流れによって、負荷電流がオフされている間にゲート上の電圧を低くし、出力電圧を蓄えることで、第１ソースフォロワ２０をオフする。
【００２９】
図２Ｂにおいて、ＶＲの立ち下がりエッジとRESET立ち上がりエッジが、終了信号のすぐ後に示されている、というのはこれらのトランジスタは、露出（exposure）を終了させるのに貯蔵ノードを切り離すからである。図１Ａにおいて、XFRの立ち下がりが貯蔵ノードを切り離すときには重大ではないので、対応する、さらなる遅延を持った遷移が示されている。SFBIAS信号は、図２Ｂの場合にのみ立ち下がる必要があり；転送トランジスタがあるとき、バイアスが一定であり得る。
【００３０】
図２Ｂに、本発明の実施形態を説明する信号VSFD1が示され、ここでVSFD1はパルスで与えられる。ここに開示したように、VSFD1ノードは、いつもハイのままであるかも知れず、あるいは図２Ｂに示すように、VSFD1はパルスで与えられて電力を抑えるかも知れない。VSFD1がパルスで与えられる本発明の実施形態では、terminateは、パルスの間、真（true）となる。VSFD1は、RESETがハイになるまで、あるいは転送トランジスタを使用する実施形態では、XFRがローになるまで、ハイである。
【００３１】
第２のＭＯＳ  Ｎチャネルソースフォロワトランジスタ３０は、第１のＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０よりも大きく、従ってそのゲート容量（容量貯蔵ノード２６）は、対応して、より大きくなる。これによって、光電荷統合ノード１６の場合よりも多くの電荷を電荷貯蔵ノード２６へ／から転送する必要があるので、画素センサー１０に対する、より以上の耐雑音性能が利点として得られる。
【００３２】
図２Ａと図２Ｂとに描かれた制御信号は、従来からのタイミングと制御の論理回路を用いて生成される。このために、タイミングと制御の論理回路３８が図１に示される。タイミングと制御の論理回路３８の構成は、本発明の特定の実施形態によって決まるが、いずれにせよ従来からの回路であり、一旦、本発明の特定の実施形態が選択されれば、その特定の設計は、当業者が図２Ａと図２Ｂを調べれば、ささいなことである。
【００３３】
再び図１を参照して、本発明の実施形態発明の第２の面に従って、画素センサーと共に用いる自動露出回路４０が開示される。本発明のこの面によれば、アレー内の各画素には、ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２が含まれ、そのソースはＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０に結合され、そのゲートはSAT.LEVELライン４４に結合され、そのドレインは全電流総計ノード４６に結合される。全電流総計ノード４６は、電流比較器４８に結合される。当業者ならば、電流比較器４８は、電圧源と、電圧比較器の一つの入力を駆動する全電流総計ノード４６との間に結合される、ダイオード負荷あるいは抵抗を備えることを理解されよう。電圧比較器の他の入力は、飽和画素の希望する数を表す電圧に結合されるであろう。代わりに、アナログディジタル変換器が使用され、ディジタル的な比較が行われる。
【００３４】
バイアストランジスタ２４が存在しない場合にのみ、露出期間中にいくつの画素が飽和レベルに達したかを決定するために、飽和画素センサーからのバイアス電流を、全電流総計ラインへとそらすのに飽和レベルトランジスタ４２を使用することができる。外部回路が、飽和と考えられるものに対して閾値を制御することができ、閾値と比較するだけの代わりに電流を計測することができ、そのために、この追加したトランジスタと全電流総計ラインを通って、いくつの画素センサーが特定のレベルを超えたかを測定することが可能である。従って、閾値の急速な変化と急速な測定（例えば、Ａ／Ｄ変換器を通ってプロセッサ）を実行することによって、露出の間に、露出レベルの完全な累積ヒストグラムにアクセスすることが可能であり、この情報から、現在の実施形態で使用される簡単な閾値法を越えた、良好な露出レベルをより複雑に決定することが可能である。
【００３５】
バイアストランジスタ２４が存在するときに、貯蔵ノードを分離するということには、タイミング信号がバイアストランジスタ２４と第１ソースフォロワ２０の両方をオフすることが含まれる。単一の論理信号の制御下で貯蔵ノードを分離することができる転送トランジスタ２８を含むことは、貯蔵統合の観点から、より単純であり潜在的に有利である。第１ソースフォロワトランジスタ２０をオフすることにさえ、RESETとＶＲ信号とを統合することが含まれるために、似たような利点のために、転送トランジスタ２８は、また、バイアストランジスタ無しでも基本的な回路に加えることができ、これは転送トランジスタ２８と共に除くことができる複雑さである。
【００３６】
動作時に、SAT.LEVELライン４４は、選択された光電荷飽和レベルに対応する電圧VSATへと駆動される。光電荷を集めたもので第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０の出力ノードを低い方向に駆動するので、ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２は、VSATにおけるゲート電圧がノード１６における電圧よりも低いため、最初はオフされる。ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２は、光電荷統合ノード１６における光電荷の蓄積が、その電圧をVSAT以下に下げるまで（そして、ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２のソースにおいて、第１ＭＯＳ  Ｎチャネルソースフォロワトランジスタ２０の出力ノード２２に共通して、電圧VSAT以下のレベルワンＶｔまで）、オフであり続ける。この時に、ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２は、オンし、全電流総計ノード４６から電流（バイアストランジスタ２４を通してバイアス電流と等しいかそれ以下）を引っ張り続ける。
【００３７】
当業者には理解されるだろうが、アレー内の他の画素センサーは、ＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２をオンさせるのに十分な光電荷を蓄積し、こうしてノード４６から追加の電流を引っ張り、さらに全電流総計ノード４６の電圧を低下させることを始める。当業者には理解されるだろうが、比較器４８は、全電流総計ノード４６に結合される一つの入力と、選択した画素の数が飽和している（すなわちＭＯＳ  Ｎチャネル飽和レベルトランジスタ４２がオンさせた）時に全電流総計ノード４６上の電圧に対応するように選ばれた電圧VTERMに結合される一つの入力と、を持っている電圧比較器であって良い。全電流総計ノード４６上の電圧がVTERMに等しいとき、比較器４８は、機械式シャッターを閉じたり、画素センサーを制御するために露出終了信号（XFR信号のような）を開始したりして、多くの方法の内の一つにおける露出時間を終了させるのに使用することができるTERMINATE EXPOSURE信号を生成する。TERMINATE EXPOSURE信号は、また、希望するならストロボを消すのに使用することができる。
【００３８】
代わりに、Ａ／Ｄ変換器５０は、全電流総計ライン４６に結合し、総計された全電流を表す電圧を、参照番号５２で示される自動露出知的アルゴリズムを使用することによって処理することができるディジタル値へと変換することができる。
【００３９】
本発明の自動露出回路４０は、VSFD1信号のパルスをソースフォロワトランジスタ２０のドレインに与え、同時に、ソースフォロワバイアストランジスタ２４に与えられるSFバイアス信号と飽和レベルトランジスタ４２のゲートに与えられるSAT.LEVEL信号の片方あるいは両方にパルスを与えることによって省電力モードにおいて動作する。そのようなモードにおいて、自動露出検知電流は、これらの信号にパルスが与えられたときにのみ流れ、このとき、露出過度の検知が行われる。光統合の間の、他の場合は、各画素からの露出過度電流は流れず、電力を抑える。動作のこのモードが使用されると、自動露出回路４０は、より良い信号対雑音比のために、より高い電流レベルで有利に使用することができる。
【００４０】
本発明の自動露出回路４０を動作させる他のモードによると、アレー内の全ての飽和レベルトランジスタ４２のゲートにおけるSAT.LEVEL電圧は、ゼロから最大レベルまで掃引され、アレー内における全ての画素状態の累積的な全体の分布状態を明らかにする。この動作のモードは、Ａ／Ｄ変換器５０が自動露出回路４０の中で使用されたときに、最も有効である。転送トランジスタ２８を選択的に使用する本発明の実施形態において、この素子は、各測定サイクルにSAT.LEVEL電圧が立ち上がる前にオフされるか、可変のSAT.LEVEL電圧にクリップされない信号電圧を蓄えるためにSAT.LEVEL電圧をローにして臨時のサイクルが実行されるかのいずれかであるべきである。この累積的な分布情報を使用することのできる自動露出アルゴリズムの例は、分布状態を分析して場面を不可視光線か否か分類し、異なるSAT.LEVEL電圧の値とそれに従いｉ閾値を露出中に設定するものである。
【００４１】
本発明のＭＯＳ画素センサーの典型的な応用例においては、複数のそのような画素センサーがアレー内に置かれるであろう。次に図３を参照すると、ブロック図は、画素センサーのアレーの２×２の部分と、本発明による自動露出装置とを図示している。当業者ならば、容易に、図３に開示されるアレーの部分は、図示のためだけであり、ここで示すところによって任意の大きさのアレーを製造することができるということを理解されよう。
【００４２】
当業者には分かるであろうし、図３にも示したように、共通のRESET,BARRIER,SF BIAS,SAT.LEVELラインは、アレー内の全ての画素センサーに対して提供される。一つのVSFDノードを持つ本発明の実施形態も、また熟慮されるが、この実施形態において、分離したVSFDラインがアレー内の各行に与えられる。アレーの列内の各画素センサーに対する、図１における各ＮチャネルＭＯＳの行選択トランジスタのソースは、関連する列のラインに結合され、アレーの行内の各画素センサーに対する、図１における各ＮチャネルＭＯＳの行選択トランジスタのゲートは、その行に関連するROW SELECTラインに結合されるであろう。
【００４３】
図３のアレーの２×２の部分６０には、本発明によるＭＯＳ能動（active）画素センサーの２行と２列とが含まれる。第１行目にはＭＯＳ能動画素センサー６２−１と６２−２とが含まれ、第２行目にはＭＯＳ能動画素センサー６２−３と６２−４とが含まれる。第１列にはＭＯＳ能動画素センサー６２−１と６２−３とが含まれ、第２列にはＭＯＳ能動画素センサー６２−２と６２−４とが含まれる。
【００４４】
第１ROW SELECTライン６４−１は、ＭＯＳ能動画素センサー６２−１と６２−２の行選択入力（ＲＳＥＬ）に接続される。第２ROW SELECTライン６４−２は、ＭＯＳ能動画素センサー６２−３と６２−４の行選択入力（ＲＳＥＬ）に接続される。第１及び第２ROW SELECTラインは、行の復号器（図示せず）から駆動されるが、これは当業者には良く知られている。
【００４５】
第１COLUMN OUTPUTライン６６−１は、ＭＯＳ能動画素センサー６２−１と６２−３の出力（ＯＵＴ）に接続される。第２COLUMN OUTPUTライン６６−２は、ＭＯＳ能動画素センサー６２−２と６２−４の出力（ＯＵＴ）に接続される。第１及び第２COLUMN OUTPUTラインは、列の読み出し回路（図示せず）に結合されるが、これは当業者には良く知られている。
【００４６】
全体のRESETライン６８は、全てのＭＯＳ能動画素センサー６２−１〜６２−４のリセット（Ｒ）入力に接続される。第１VSFDライン７０−１は、アレーの第１行内のＭＯＳ能動画素センサー６２−１と６２−２のVSFD入力に接続される。第２VSFDライン７０−２は、アレーの第２行内のＭＯＳ能動画素センサー６２−３と６２−４のVSFD入力に接続される。全体のBARRIERライン７２は、全てのＭＯＳ能動画素センサー６２−１〜６２−４のBARRIER入力に接続される。全体のXFRライン７８は、全てのＭＯＳ能動画素センサー６２−１〜６２−４のXFR入力に接続される。
【００４７】
自動露出回路８０は、GLOBAL CURRENT SUMMING LINE８２に結合され、ここに記載させるように、ライン８４上にTERMINATE EXPOSURE信号を生成する。ライン８４上のTERMINATE EXPOSURE信号は、既知の方法で、画像の露出を終了するのに使用することができる、例えば、機械的シャッターを閉じたり、貯蔵ノードを分離するおよび／またはストロボフラッシュを消すところの、図２の信号の遷移を電気的に起こしたりすることによって行う。
【００４８】
２×２の部分６０を含むアレーが、図２に示す信号によって駆動されるとき、画像を捕らえることができる。そのようなアレーの特定の応用例は、ディジタルカメラである。
【００４９】
次ぎに図４を参照すると、本発明によるＭＯＳ能動画素センサーのアレーと自動露出制御を使用したディジタルカメラ９０の一例のブロック図が、概要図形式で与えられている。耐光性の容器９４の内部に据え付けられた色分解プリズム９２が示されている。レンズ９６が、プリズム９２の入力面９８を通して投射するように、容器に取り付けられ、プリズムによって画像は赤と緑と青の画像に分けられ、それぞれプリズム９２の出力面１００，１０２，１０４の一つの上に合焦される。
【００５０】
プリズム９２の３つの出力面に付けられるのは、色分解された画像が能動領域に記録のために行き着くように配列される１０６Ｒ、１０６Ｇ、１０６Ｂと名前の付いた３つの基板上のチップ部品である。基板上の各チップ部品には、本発明による、図３に部分的に描かれる画素センサーもどきの撮像アレーが含まれる。これらのアレーの各々は、各プリズム面に取り付けられる。これらのアレーをプリズム面に取り付ける一つの方法は、１９９９年４月３０日仮出願第０９／３０２，５６５号に開示されており、ここに参考のために特に組み入れる。
【００５１】
基板上のチップ部品１０６Ｒ，１０６Ｇ，１０６Ｂへの信号の接続は、基板上の３個のチップ部品上のコネクタとかみ合う３個のコネクタに適合するリボンケーブル１０８によって行われる。加えると、リボンケーブル１０８は、回路基板１１０に、コネクタ１１２によって付けられる。回路基板１１０は、プリズム９２上に搭載される、基板上のチップ部品１０６Ｒ，１０６Ｇ，１０６Ｂ上の３個の撮像アレーからの画像データの読み込みを制御するための支援電子部品を備えているが、これは当業者には理解されよう。ケーブル１１４は、電力をカメラ９０に運び、レンズ９６を通して捕らえた画像を表すカメラ信号を運び出す。ケーブル１１４は、耐光性の取り付け具を通って容器９４を出る。
【００５２】
本発明の実施形態と応用例をが示し説明したが、当業者には、ここの発明の思想から離れることなく、上述した以上の多くの変更が可能であることは明らかであろう。従って、本発明は、添付の特許請求の範囲の趣旨の中以外に制限されるものではない。
【図面の簡単な説明】
【図１】  本発明による自動露出感知回路を組み込んだＭＯＳ能動画素センサーを表した図である。
【図２Ａ】  図１の画素センサーの動作を表したタイミング図である。
【図２Ｂ】  図１の画素センサーの動作を表したタイミング図である。
【図３】  本発明によるＭＯＳ能動画素センサーのアレイと自動露出装置を表したブロック図である。
【図４】  本発明による画素センサーのアレイと自動露出装置を含む電子カメラの図である。
【符号の説明】
１２…光ダイオード
１４…ＭＯＳ  Ｎチャネルのバリアトランジスタ
１６…光電荷統合ノード
１８…ＭＯＳ  Ｎチャネルのリセットトランジスタ
２０…第１ソースフォロワトランジスタ
２２…ソースフォロワトランジスタの出力ノード６
２４…ＭＯＳ  Ｎチャネルのソースフォロワバイアストランジスタ
２６…容量貯蔵ノード
２８…ＭＯＳ  Ｎチャネル転送トランジスタ
３０…第２ＭＯＳ  Ｎチャネルソースフォロワトランジスタ
３２…COLUMN OUTPUTライン
３４…ＭＯＳ  Ｎチャネル行選択トランジスタ
３６…ROW SELECTライン
３８…タイミングと制御の論理回路
４０…自動露出回路
４２…飽和レベルトランジスタ
４４…SAT.LEVELライン
４６…全電流総計ノード
４８…電流比較器
５０…Ａ／Ｄ変換器
５２…自動露出知的アルゴリズム
６２−１，６２−２，６２−３，６２−４…ＭＯＳ能動画素センサー
８０…自動露出制御
９０…ディジタルカメラ
９２…プリズム
９４…容器
９６…レンズ
９８…入力面
１００，１０２，１０４…出力面
１０８…リボンケーブル
１１０…回路基板
１１２…コネクタ
１１４…ケーブル
【図１】
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【図２Ａ−Ｂ】
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【図３】
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【図４】
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