(57)【特許請求の範囲】
【請求項１】
縦続接続されているＮ＋１個の増幅回路（ここで、Ｎは１以上の整数である）と、
前記縦続接続されている増幅回路の最終段の増幅回路の出力から入力段の増幅回路の入力への直列接続されたＮ＋１個の抵抗を含んでなる帰還回路と、
前記抵抗同士の接続点と前記増幅回路同士のＮ個の接続点の各々を結ぶＮ個の容量性素子と
を含んでなる縦続接続型増幅器。
【請求項２】
前記帰還回路の各抵抗に並列に容量性素子が接続されていることを特徴とする請求項１に記載の縦続接続型増幅器。
【請求項３】
非反転型であることを特徴とする請求項１又は２に記載の縦続接続型増幅器。
【請求項４】
反転型であることを特徴とする請求項１又は２に記載の縦続接続型増幅器。
【請求項５】
前記入力段の増幅回路においてその出力と入力電圧が入力されるその入力端との間に容量性素子が接続されていることを特徴とする請求項１から４のいずれかに記載の縦続接続型増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直流入力オフセット電圧又は電流が低く、高周波高出力特性に優れた縦続接続型増幅器に関する。
【０００２】
【従来の技術】
従来、多種多様な回路構成の増幅器が知られている。例えば、オペアンプの後に利得が１の電圧バッファ回路を付加して出力電流を増加させることが知られている。その一例は、図１５に示すような回路構成を有するものである（Burr Brown社、データーブック、１９９６／９７、日本語版、１−５４０、図３から引用した）。この回路構成では、後段の電圧バッファ回路（緩衝増幅回路）の利得が１であるので、初段のアンプは、後段と同じだけの電圧スイングが必要であり、スルーレートを大きくしにくいので、高周波では歪みが大きくなる傾向がある。また、後段の電圧バッファ回路の利得を１より大きくすると、安定性が悪くなる欠点があった。
【０００３】
あるいは、図１６に示すような、必要な性能を得るためにいくつかのアンプを縦続接続（カスケード接続）する構成もよく知られている。この図１６の構成は、後段からの帰還を掛けることができないので、後段のアンプによる歪みやドリフトを改善することができない。
【０００４】
そのほか、小型で高直線性増幅器としては、特許第３０３７５８４号公報に記載されている自己調整形フィードフォワード増幅器がある。このタイプの増幅器は、すべての相互変調歪と雑音を自己調整によって補償する共通増幅器である。このフィードフォワード増幅器は、歪検出回路と歪除去回路とから構成され、補償対象増幅器である主増幅器を含む歪検出回路で入力信号以外の歪成分を検出し、検出された歪成分（誤差成分）を補助増幅器（誤差増幅器）を含む歪除去回路に入力して増幅した後、この増幅された歪成分を主増幅器で増幅した多周波増幅信号と逆相合成して歪を相殺するように構成されている。このような回路は、電力分配器、可変減衰器、可変位相器、主増幅器、電力合成器、可変減衰器、可変位相器、補助増幅器、制御回路など数多くの構成要素からなるので、構造が複雑であり、高性能を要求される部品が多い。
【０００５】
【発明が解決しようとする課題】
本発明は、これらの従来技術の有する課題に鑑み、単純な回路構成を持ちながら、高周波高出力特性に優れた、低歪みかつ広帯域の増幅器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、縦続接続されているＮ＋１個の増幅回路（ここで、Ｎは１以上の整数である）と、前記縦続接続されている増幅回路の最終段増幅回路の出力から入力段増幅回路の入力への直列接続されたＮ＋１個の抵抗を含んでなる帰還回路と、前記抵抗同士の接続点と前記増幅回路同士のＮ個の接続点の各々を結ぶＮ個の容量性素子とを含んでなる縦続接続型増幅器を提供する。このような構成により安定した負帰還を多段増幅器にかけることができ、複合増幅器につきものの周波数特性や位相の継ぎ目がほとんどないように設計することができる。
【０００７】
ここで、上記帰還の抵抗の個数はＮ＋１であってよい。上記帰還の各抵抗には並列にキャパシタを接続することができる。このキャパシタの容量を適切に選択することにより、入力段の増幅回路の入力容量やストレー容量の影響をキャンセルすることができる。また、本発明の縦続接続型増幅器は、非反転型または反転型のいずれも可能である。そして、入力段の増幅回路においてその出力と入力電圧が引加されるその入力端との間に接続されたキャパシタの容量を変更することにより、出力特性におけるオーバーシュートを調整することができる。
【０００８】
また、ここで、「容量性素子」とは、キャパシタを意味するほか、キャパシタとそれに直列に接続した抵抗やその他の回路素子を含む回路をも意味するものである。帰還量をそれほど大きくとる必要がない場合には、キャパシタに直列に小抵抗を加えることができるので、そのような態様やそれに似た態様を含む意味で、ここでは容量性素子という。
【０００９】
【発明の実施の形態】
図１に、本発明の増幅器の一実施形態を示す。この回路は、反転型と呼べるもので、入力電圧Ｖinが入力段増幅回路Ｇinの反転入力端子に入力されていることを特徴とする。そして、入力段増幅回路Ｇinの反転入力端子には、Ｒ0の入力抵抗器を介してＶinが入力される。入力段増幅回路Ｇinの出力にN個（Ｎは１以上の整数）の増幅回路Ｇ1，Ｇ2，．．．，ＧNが縦続接続（カスケード接続）になっている。そして、ＧNの出力から抵抗回路網を通じて負帰還が入力段増幅回路Ｇinに加えられている。この抵抗回路網は、ここではＮ＋１個の抵抗器（Ｒin，Ｒ1，Ｒ2，．．．，ＲN）を有している。キャパシタＣT1，ＣT2，．．．，ＣTNが、抵抗回路網と縦続接続されている増幅回路との間に設けられており、各キャパシタの一端が増幅回路の間の接続部分につながれており、その他端が抵抗回路網に抵抗器を少なくとも１個挟んで接続している。換言すれば、各増幅回路のそれぞれに対応する抵抗器が少なくとも１個あって、直列に接続された抵抗器が、最終段増幅回路ＧNの出力から入力段増幅回路Ｇinの反転出力端子への負の帰還を構成しており、直列の２個の抵抗器の接続部分（例えば、Ｒ1とＲ2の接続部分）とそれに対応する２個の直列につながった増幅回路の接続部分（Ｒ1とＲ2に対応するＧ1とＧ2の接続部分）とをつなぐキャパシタ（ＣT2）が設けられている。
【００１０】
増幅回路Ｇ1〜ＧNは、同相で、利得が１以上であれば特に限定されず、電圧帰還型、電流帰還型など種々の増幅回路を用いることができる。また、Ｒ0＝０Ωとすると電流入力アンプ（Ｉ／Ｖコンバータ）となる。
【００１１】
もう一つの実施形態として、図２に示す非反転型の増幅器がある。対応する構成素子とその基本的な回路構成は図１の反転型の増幅器と同じであるが、最終段増幅回路ＧNの出力からの帰還が入力段Ｇinの反転入力端子に接続されるものである。このときグランドと帰還との間に抵抗Ｒ0があり、入力電圧は入力段増幅回路Ｇinの非反転入力端子に入力される。
【００１２】
増幅回路Ｇ1〜ＧNは、同相で、利得が１以上であれば特に限定されず、電圧帰還型、電流帰還型など種々の増幅回路を用いることができることは、反転型の場合と同様である。
【００１３】
これらの本発明にかかる回路構成の利点としては、出力段からの負帰還があるので、直流オフセット電圧とドリフトは入力段の増幅回路によって決定される点が挙げられる。したがって、入力段の増幅回路についてのみこれらの特性の調整を行えばよく、２段目以降の増幅回路に由来するドリフトや直流オフセットはほぼ無視することができる。すなわち、２段目以降の増幅回路の直流オフセットを調整することが不要になる。また、後段の増幅回路のスルーレートが十分に高ければ、入力段の増幅回路のスルーレートは、出力端にて後段の増幅度倍に向上することとなる。
【００１４】
さらに、入力段と出力段が別であるので、出力段の発熱によるサーマルテール（熱ドリフト）も発生しない。
【００１５】
次に、本発明の縦続接続型増幅器の設計方法について説明する。以下の説明において、いくつかの基本的条件式を挙げて説明するが、考慮すべきパラメータは多く、これらの条件式は必ずしも最適設計と最適定数を一義的に決定するものではない。したがって、以下の説明は単なる例示であり、本発明を限定するものではないことを予めご理解いただきたい。
【００１６】
まず、反転入力型縦続接続型増幅器が２段の増幅回路から構成されている場合の設計方法について説明する。
【００１７】
図３に示す回路構成を考える。出力段出力から入力段入力への帰還を構成する抵抗回路網中の各抵抗Ｒin，Ｒ1には、それぞれに並列にキャパシタＣin，Ｃ1が接続されている。これは、入力段増幅回路の入力キャパシタンスやその他のキャパシタンスをキャンセルするため、帰還抵抗網中の抵抗の帰還時定数を調節するためのものである。そして、入力段の入力には入力段増幅回路の入力キャパシタンスとストレーキャパシタンスとに対応するキャパシタンスＣ0がある。入力段増幅回路Ａinと出力段増幅回路Ａ1の遮断周波数がそれぞれｆT0とｆT1であり、図４に示すようにゲインが０ｄＢになる周波数として定義される。
【００１８】
設計する増幅器全体の利得をＧとする。（反転増幅器であるのでＧ＜−１である。）このような利得Ｇを二つの増幅回路ＡinとＡ1の縦続接続で実現するには、図５（Ａ）にある回路構成をまず考える。この構成では、増幅回路Ａinの利得Ｇinと増幅回路Ａ1の利得Ｇ1の積がＧになればよい。今、一例として、Ｇinが−１の場合（Ｒ0＝Ｒ1）を考えると、Ｇ1＝Ｇになる。この図５（Ａ）の構成では、本発明の特徴である出力段から入力段への負帰還はかかっていない。
【００１９】
それに対して、図５（Ｂ）の回路構成を考える。十分に低い周波数の領域では、ＣTのインピーダンスはＲ１のインピーダンスに比べて大きいので、ＣTを流れる電流は無視することができる。したがって、図５（Ｂ）の本発明にかかる回路構成の動作は、低周波域では等価的に図５（Ｃ）の回路と同じになる。このとき、（−１）×（Ｒin＋Ｒ1）／Ｒ0＝Ｇとなり、抵抗値を選ぶことにより、増幅器全体の利得Ｇが決定される。この状態では出力段から入力段への負帰還が有効で特性の改善が期待できる。適切な抵抗値を選択することにより、求められる利得Ｇを得ることができる。
【００２０】
もし図５（Ｃ）の回路構成が採用されたとすると、各増幅回路の高周波特性に限界があるので、出力段から入力段へといった多段の負帰還ゆえに増幅器の安定性が脅かされ、また、オーバーシュートや発振といった不具合を生じやすい。ところが、図５（Ｂ）の本発明の回路構成では、高周波域での等価回路が図５（Ｄ）に示すとおりＣTをショートしたような状態になるので、図５（Ａ）の回路構成とほぼ同じ動作となり、多段の負帰還がないので全体を安定させやすくなる。
【００２１】
このように本発明にかかる図５（Ｂ）の回路構成は、低周波域では図５（Ｃ）の回路構成と同じ動作をし、高周波域では図５（Ａ）に示す回路構成と同様な動作をする。適当な抵抗値や増幅回路の利得を選択することにより、増幅器全体の利得Ｇを動作周波数に関わらず一定に保つことができ、図５（Ｃ）の等価回路の動作から、図５（Ａ）の等価回路動作へとなめらかに移行させることができる。
【００２２】
なお、帰還量をそれほど大きくとる必要がない場合には、キャパシタＣTに直列に抵抗を付加することもできる。また、このような付加抵抗とそれに隣接する二つの帰還回路中の抵抗を含めて、３端子抵抗回路網と考えることもできる。したがって、本発明は、本明細書において説明され、または図面に示した回路構成のみならず、それに等価な回路網構成をも含むものであることに留意されたい。
【００２３】
図３には周波数特性やパルス応答を改善する目的で素子を追加した例を示す。
次の４式が基本的な条件式となる。
（１）  Ｒ0・Ｃ0＝Ｒin・Ｃin＝Ｒ1・Ｃ1
（２）  Ｒ0＝Ｒin
（３）  ｆT0＝Ｇ1・ｆT1  または  Ｇ1＝ｆT1／ｆT0
（４）  Ｒ1＝Ｒin・（Ｇ1−１）
【００２４】
したがって、周波数特性を最も広くするために好ましい出力段のゲインＧ1は、ｆT0とｆT1より決まる。もし、ｆT0＞ｆT1／Ｇ1である場合には、ＣTを調整してもオーバーシュートが発生するが、入力段の出力と入力との間に付加的に設けることができるＣF0を調整することによりオーバーシュートをキャンセルすることが可能である。
【００２５】
ｆT0＝１００ＭＨｚ、ｆT1＝４００ＭＨｚ、Ｇ1＝４（１２ｄＢ）、Ｒ0＝５００Ω、Ｃ0＝１０ｐＦ、Ｒin＝５００Ω、Ｃin＝１０ｐＦ、Ｒ1＝１．５ｋΩ、Ｃ1＝３．３ｐＦとしたときのＳＰＩＣＥによるシミュレーションの結果を図６と図７に示す。図６から分かるようにＣTを変えても、パルス応答はほとんど変化しないが、図７から分かるようにセトリング特性は大幅に変化する。
【００２６】
なお、この図３に示した回路と図１５の従来技術の回路構成との相違は、帰還路に内部増幅回路と同数の抵抗をもつことにある。図５（Ａ）から図５（Ｃ）に関する説明で明らかなように、本発明の回路構成は、低周波域における出力段から入力段への一括した帰還がある回路に等価な動作と、高周波域における独立した増幅回路の縦続接続に等価な動作をなめらかにつなぐものである。したがって、帰還路に必要数の抵抗（図３の例では２個）を配置することが大切である。
【００２７】
なお、上記の例を拡張することにより、図８に示すような、任意の段数をもった反転増幅器を設計することができる。
【００２８】
反転タイプの増幅器のＳＰＩＣＥシミュレーションの結果を、４段（Ｎ＝３）で図９に示した回路素子の値を持つ場合について示す。第１段の利得が１、遮断周波数ｆTinが１００ＭＨｚで、第２段（Ａ1）から最終段（Ａ3）の増幅回路の遮断周波数ｆT1，ｆT2，ｆT3がそれぞれ４００ＭＨｚであるとすると、すると第２段から最終段の増幅回路の利得は４が適当であることがわかる。すると、総合利得Ｇは６４となる。また、このとき、図１０から看取されるように、遮断周波数は、−３ｄＢで（３６dBから３dB下がった３３dBで）２６．６ＭＨｚとなるので、利得帯域幅積は、２６．６ＭＨｚ×６４＝１．７０２ＧＨｚとなる。
そして、図１１に示すように、パルス応答ｔrはｔr＝１２．５ｎｓとなる。図１７に示すように、もし終段から入力段への帰還がなく、入力段にのみ帰還をかけたとすると、遮断周波数は２１．６ＭＨｚとなり、ｔr＝１５．５ｎｓとなる。本発明の増幅器の方が動作が速いことがわかる。
【００２９】
さらに、本発明による非反転型の増幅器の設計を考える。図１２にその基本的な回路構成の例を示す。入力段にＦＥＴ入力部をもつ増幅回路を採用すれば、入力インピーダンスを非常に大きなものとすることができて有利である。設計は、次のようにして行うことができる。すなわち、（１）高域での入力段利得は２とすると、Ｒ0＝Ｒinとなる。（２）そして、入力部分における増幅回路などのキャパシタンスＣ0をキャンセルするため、抵抗回路網における帰還を増幅回路ごとの帰還であると考えて、各帰還時定数を等しくするようにする。Ｒin・Ｃin＝Ｒ0・Ｃ0＝Ｒ1・Ｃ1＝．．．＝ＲN・ＣNとなる。（３）所与の範囲で周波数特性をもっとも広くするためｆTin＝ｆT1／Ｇ1＝．．．＝ｆTN／ＧNとする。ｆTin＞ｆTN／ＧNであるとき、応答出力のオーバーシュートをＣFin〜ＣFNの調整で押さえることはできないが、ＣF0を追加することにより調整可能になる。（４）Ｒ1〜ＲNは、次の関係により、各段の利得Ａ1〜ＡNを決めれば求められる。
Ｒ1＝２・（Ｇ1−１）・Ｒin
Ｒ2＝２・Ｇ1・（Ｇ2−１）・Ｒin
．．．
ＲN＝２・Ｇ1・Ｇ2・．．．・（ＧN−１）・Ｒin
すると、
Ｒf＝Ｒin＋Ｒ1＋Ｒ2＋．．．＋ＲN＝Ｒin・Ｇ1・．．．・ＧN
【００３０】
総合利得Ｇは、Ｇ＝（Ｒf＋Ｒ0）／Ｒ0＝２・Ｇ1・Ｇ2・．．．・ＧNとなる。
以上の設計方法では、ＣT1〜ＣTNの値は決定されず、実験的に選定することができる。図６と図７に関連して上に説明したように、ＣT1などの値はオーバーシュートに関してはセンシティブであることは非反転型でも変わらない。
【００３１】
本発明による非反転型の増幅器をＮ＝１の場合について実際に作成してみて、その特性を計測した。図１３に示すような回路構成となるが、入力段の増幅回路としてはBurr Brown製のＯＰＡ６５５を利得が２として用いた。また、出力段の増幅回路はTexas Instruments製のＴＨＳ−３００１を終端抵抗を５０Ωとして利得４で用いた。総合利得Ｇは８となる。図１３（Ｂ）に計算のために単純化した等価回路構成を示す。Ｖ0＝４Ｖppとした場合のこの回路のひずみ特性を図１４に示す。信号源は松下製のＶＰ７７２２Ａを用いた。
【００３２】
以上、本発明を例により説明したが、本発明は、本明細書において説明され、または添付の図面に示した回路構成に限定されるものではなく、それらに等価な回路構成をも含むものであることに留意されたい。また、当業者にとって明らかな改変、変更などは、特許請求の範囲に記載に基づく本発明の範囲に属するものである。
【００３３】
【発明の効果】
以上説明したように、本発明の縦続接続型増幅器は、最終段から入力段への帰還を有し、単純な構成を有しつつも、より速い速度で動作する。
【図面の簡単な説明】
【図１】本発明の反転型の増幅器の基本的な構成を示す模式図である。
【図２】本発明の非反転型の増幅器の基本的な構成を示す模式図である。
【図３】本発明の反転型の２段の増幅器の実施形態を示す回路図である。
【図４】遮断周波数ｆTの定義を示すグラフである。
【図５】本発明にかかる回路構成（Ｂ）と、異なる周波数域においてそれに等価であると考えられる回路（Ａ），（Ｃ），（Ｄ）を示す回路図である。
【図６】図３に示す回路について行ったシミュレーションによるパルス応答の結果を示すグラフである。
【図７】図３に示す回路について行ったシミュレーションによるセトリング特性の結果を示すグラフである。
【図８】本発明の反転型の増幅器のより段数の多い実施形態を示す回路図である。
【図９】本発明の反転型の増幅器であって４段の増幅回路を有するシミュレーション用の例の回路図を示す。
【図１０】図８の例のシミュレーション結果の出力特性を周波数の関数として示すグラフである。
【図１１】図８の例のシミュレーション結果のパルス特性とセトリング特性を時間の関数として示すグラフである。
【図１２】本発明の非反転型の増幅器の実施形態を示す回路図である。
【図１３】本発明の非反転型の増幅器の２段の実施例を示す回路図である。
【図１４】図１２の回路の歪み特性を周波数の関数として示すグラフである。
【図１５】増幅回路を２段に接続した従来例を示す回路図である。
【図１６】縦続接続型の従来例を示す回路図である。
【図１７】図８の回路と対比するための従来例の模式的回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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