(57)【特許請求の範囲】
【請求項１】
絶縁表面上に形成された結晶質半導体膜と、
前記結晶質半導体膜上に形成された絶縁膜と、
前記絶縁膜を間に挟んで前記結晶質半導体膜と一部重なり、互いに間隔をあけて配置された第１の信号線及び第２の信号線と、
前記第１の信号線、前記第２の信号線、及び前記絶縁膜上に形成され、前記第１の信号線の一部及び前記第２の信号線の一部を露出する開口部を有する層間絶縁膜とを有し、
前記第１の信号線と前記第２の信号線は、前記開口部及び前記層間絶縁膜上に形成された金属配線で電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の信号線及び前記第２の信号線はゲート信号線であることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記結晶質半導体膜、前記絶縁膜、前記第１の信号線、及び前記第２の信号線を有する保護回路を具備し、
前記保護回路は、駆動回路と画素との間に設けられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記保護回路は、前記画素のコンタクトホール形成で発生した静電気から前記画素及び前記駆動回路を保護することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記結晶質半導体膜はｎ型またはｐ型を付与する不純物元素を含んでいることを特徴とする半導体装置。
【請求項６】
絶縁表面上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に絶縁膜を形成し、
前記絶縁膜上に導電膜を形成し、
前記導電膜をパターニングして第１の信号線及び第２の信号線を形成し、
前記第１の信号線及び第２の信号線を覆う層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記コンタクトホール及び前記層間絶縁膜上に、前記第１の信号線と前記第２の信号線とを電気的に接続する金属配線を形成し、
前記第１の信号線の一部及び前記第２の信号線の一部は、前記絶縁膜を介して前記結晶質半導体膜と重なることを特徴とする半導体装置の作製方法。
【請求項７】
請求項６において、
前記第１の信号線及び前記第２の信号線はゲート信号線であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項６または７において、
前記結晶質半導体膜はｎ型またはｐ型を付与する不純物元素を含んでいることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の生産性向上のための技術に係わり、特には薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）等のスイッチング素子等の静電破壊を防止する技術に関するものである。
【０００２】
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、電気光学装置（以下、表示装置と記す）、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千ｎｍ程度）を用いてＴＦＴを作製する技術が開発されている。ＴＦＴは集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；ＩＣ）や電気光学装置のような半導体装置に広く応用され、特に表示装置などのスイッチング素子として開発が急がれている。
【０００４】
このように、近年の半導体装置は、モニターやテレビさらに携帯端末の表示装置として用途が拡大しているとともに量産化が進んでいる。
【０００５】
従来の半導体装置全体の回路構成図の一例を図１８に示す。画素領域１７０１には、多数の画素セルが行方向及び列方向に画素セルアレイとして配列されている。前記画素セルはＴＦＴと、透明画素電極と、液晶と、保持容量とから構成されている。
【０００６】
ゲート信号線側駆動回路１７１１は、シフトレジスタ回路１７０７と、レベルシフタ回路１７０８と、バッファ回路１７０９と、保護回路１７１０とから構成されている。
【０００７】
ソース信号線側駆動回路１７１２は、シフトレジスタ回路１７０２と、レベルシフタ回路１７０３と、バッファ回路１７０４と、サンプリング回路１７０５及びプリチャージ回路１７０６から構成されている。尚、プリチャージ回路１７０６は画素領域１７０１を挟んで、シフトレジスタ回路１７０２と、レベルシフタ回路１７０３と、バッファ回路１７０４と、サンプリング回路１７０５とは逆の位置に設けても良い。
【０００８】
上記半導体装置は、絶縁表面上に結晶質半導体膜を形成し、前記結晶質半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、薄膜トランジスタを形成している。次いで前記薄膜トランジスタを覆う層間絶縁膜を形成し、薄膜トランジスタ同士を電気的に接続するために層間絶縁膜をドライエッチングしてコンタクトホールを形成し、金属配線を形成する工程によって作製される。
【０００９】
前記半導体装置を作製する工程は、画素領域１７０１と、ゲート信号線側駆動回路１７１１と、ソース信号線側駆動回路１７１２とを同一の工程で作製することを特徴としている。
【００１０】
従来の回路の作製方法と静電気の発生と静電気によるＴＦＴの破壊を図１９に基づいて説明する。まず、絶縁表面上に結晶質半導体膜１８０３，１８０４を成膜した。次に、前記結晶質半導体膜１８０３，１８０４を覆うように絶縁膜１８０５を成膜した。次に、前記絶縁膜１８０５の上にゲート信号線１８０６を形成した。前記の３つの工程で画素ＴＦＴ１８０１と駆動回路ＴＦＴ１８０２が同時に形成された。（図１９（Ａ））
【００１１】
画素ＴＦＴ１８０１と駆動回路ＴＦＴ１８０２を覆うように層間絶縁膜１８０７を成膜した。そして、画素ＴＦＴ１８０１と駆動回路ＴＦＴ１８０２をそれぞれ電気的に繋ぐために、コンタクトホール１８０８，１８０９をドライエッチングで形成した。尚、図１９（Ｂ）におけるコンタクトホール１８０８，１８０９はゲート信号線１８０６の後ろに位置する。前記ドライエッチングの工程時に静電気が発生し、発生した静電気はコンタクトホールからゲート信号線へと移動することが確認された。図１９（Ｂ）の矢印は画素ＴＦＴのコンタクトホールで発生した静電気がゲート信号線を介して駆動回路ＴＦＴに移動していく様子を示している。移動した静電気は、駆動回路ＴＦＴのゲート絶縁膜を破壊して結晶質半導体層１８０３に移動した。よって、駆動回路ＴＦＴ１８０２は静電気により破壊された。（図１９（Ｂ））従来の回路では、前記のように発生し移動する静電気によるＴＦＴの破壊を防止できなかった。
【００１２】
従来の回路のプリチャージ回路付近の静電気によるＴＦＴの破壊を図２０に示す。画素領域で発生した静電気は、ソース信号線を移動して画素領域上端のコンタクトホール１９０３に移動した。次に、静電気はプリチャージ回路のドレイン部のコンタクトホール１９０４に移動した。さらに、プリチャージ回路のドレイン部のコンタクトホール１９０４からプリチャージ回路の第１の信号線１９０５に移動し、静電気はプリチャージ回路の第２の信号線１９０６へ移動した。
【００１３】
静電気が、プリチャージ回路のドレイン部のコンタクトホール１９０４からプリチャージ回路の第１の信号線１９０５に移動した時、絶縁膜を破壊して移動したので、プリチャージ回路は破壊された。従来の回路では、前記のように発生し移動する静電気によるプリチャージ回路の破壊を防止できなかった。
【００１４】
以上の問題により半導体装置のパネル表示において線欠陥や点欠陥等の表示不良の原因に繋がり、歩留まり及び信頼性の低下を招いていた。
【００１５】
【発明が解決しようとする課題】
半導体装置を作製するためには微細加工が必要とされ、特に直径３μｍのコンタクトホールを層間絶縁膜に形成するためには、微細加工に優れているドライエッチングが不可欠である。
【００１６】
ドライエッチング工程は以下の（２）〜（６）のステップが繰り返すことにより進行する。
（１）真空チャンバー内にエッチングガス（ＸｅＦ2、ＣＦ4等）を導入し上下電極間に高周波電圧を印加することでプラズマが発生する。
（２）発生したプラズマから正の電荷を持つ反応イオンが層間絶縁膜表面に垂直に入射する。
（３）反応イオンが層間絶縁膜表面に吸着する。
（４）層間絶縁膜表面に吸着した反応イオンが表面で反応し、反応生成物が形成する。
（５）反応生成物が層間絶縁膜表面から脱離する。
（６）層間絶縁膜表面から脱離した反応生成物を排気する。
【００１７】
静電気の発生は、機械的作用によって正と負の電荷の分離させる現象であるので、固体表面間、固体と液体表面間、気体による固体や液体表面の分裂と分離、もしくは固体や液体がイオン化された気体を含むことにより起こる。従って前記ステップの中で（３）と（５）のステップの際に静電気が発生していることが予想される。そして、前記静電気の発生は押さえることができない。
【００１８】
特に層間絶縁膜をコンタクト開孔するためのドライエッチングの際、コンタクトホールとゲート信号線間でシリコンが消失するような静電破壊が発生し、静電気の移動はコンタクトホールからコンタクトホールへの移動が多く確認されている。
【００１９】
また、長いゲート信号線が静電気を引き寄せるアンテナ効果を有し、静電破壊箇所がゲート信号線の両端に見られる。
【００２０】
従来の回路でもゲート信号線側駆動回路１７１１に保護回路１７１０が形成されていた。しかし、前記保護回路１７１０は金属配線を形成した後に機能する保護回路であるために、ＴＦＴ作製プロセス途中である層間絶縁膜のコンタクト開孔時に発生する静電気によるＴＦＴの破壊を防止する効果がない。従って、ゲート信号線を移動した静電気はＴＦＴのゲート電極に移動し、ゲート絶縁膜を破壊してソースもしくはドレイン領域からソース信号線に移動する。前記のように静電気によってゲート信号線側駆動回路１７１１や画素領域１７０１のＴＦＴが破壊される。
【００２１】
更に、層間絶縁膜をコンタクト開孔するためのドライエッチングの際に画素領域で発生した静電気は、画素領域１７０１上端のコンタクトホールからプリチャージ回路１７０６のドレイン部のコンタクトホールに移動する。更に静電気はプリチャージ回路１７０６の第１の信号線に移動し、プリチャージ回路の第２の信号線に移動している。プリチャージ回路１７０６のドレイン部のコンタクトホールからプリチャージ回路１７０６の第１の信号線に移動する際、静電気は絶縁膜を破壊して移動する。
【００２２】
上記のように従来の半導体装置回路では、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気によるゲート信号線側駆動回路１７１１、画素領域１７０１またはソース信号線側駆動回路１７１２のＴＦＴの破壊を防止することができず、半導体装置のパネル表示において、線欠陥や点欠陥等の表示不良の原因に繋がり、歩留まり及び信頼性の低下を招いていた。
【００２３】
【課題を解決するための手段】
前記問題を解決するためには静電気の移動する経路に第１の保護回路を予め設けて破壊させてやる方法と、静電気の移動する経路を予め設けてプリチャージ回路の破壊を防止する方法で、画素ＴＦＴと駆動回路ＴＦＴが破壊されるのを防止することが可能である。よって、本発明は画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防止する第１の保護回路を、画素領域と駆動回路領域または画素領域と第２の保護回路領域の間に設けること。また、プリチャージ回路の第１の信号線端にコンタクトホールを設けることにより、発生した静電気をプリチャージ回路のＴＦＴを破壊せずにプリチャージ回路の第２の信号線に移動させることである。
【００２４】
また、本発明に関する画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防止する第１の保護回路とプリチャージ回路は、画素領域や駆動回路領域の薄膜トランジスタを形成する工程と同一の工程で作製することが可能であるので、新たな作製手順を追加する必要がない。
【００２５】
なお、本明細書中において第１の保護回路とは、半導体装置の作製プロセス中に発生する静電気から画素ＴＦＴと駆動回路ＴＦＴを保護する回路で、発生した静電気によって自らを破壊されることで発生した静電気のエネルギーを減少させて画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防止する機能を有する回路である。
【００２６】
まず、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気の移動する経路に第１の保護回路を設けて破壊させることによって画素ＴＦＴと駆動回路ＴＦＴが破壊されるのを防止する方法を図１に基づいて説明する。
【００２７】
まず、絶縁表面上に結晶質半導体膜１４，１５，１６を成膜した。次に、前記結晶質半導体膜１４，１５，１６を覆うように絶縁膜１７を成膜した。次に、前記絶縁膜１７の上にゲート信号線１８，１９を形成した。（図１（Ａ））
【００２８】
第１の保護回路は、結晶質半導体膜１５上部でゲート信号線１８とゲート信号線１９とを間隔をあけて配置しているので、層間絶縁膜２０のコンタクト開孔時には電気的に接続されていない。よって、コンタクトホール２４を形成するためのドライエッチングで発生した静電気は、ゲート信号線１９をそのまま移動することはできないので、図１（Ｂ）の矢印で示したようにゲート信号線１９からゲート絶縁膜１７を破壊して結晶質半導体膜１５を通り、再度ゲート絶縁膜１７を破壊してゲート信号線１８に移動する。尚、図１（Ｂ）においてコンタクトホール２１，２４はゲート信号線１８，１９の後ろに位置する。（図１（Ｂ））
【００２９】
層間絶縁膜２０にコンタクトホールを形成するためのドライエッチングで発生した静電気が第１の保護回路１３を破壊した時点で、前記静電気は駆動回路ＴＦＴ１２を破壊するだけのエネルギーを失っているので、駆動回路ＴＦＴ１２を静電破壊から防止することが可能となる。（図１（Ｂ））
【００３０】
図１（Ｂ）の時点でゲート信号線１８と１９が接続されていないために画素領域と駆動回路領域は電気的に接続されていない。よって、画素領域と駆動回路領域を接続するために、金属配線形成工程で金属配線２６を形成した。（図１（Ｃ））
【００３１】
次に、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気の移動する経路を予め設けて、プリチャージ回路が破壊されるのを防止する方法を説明する。
【００３２】
層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気をプリチャージ回路の第１の信号線に移動させるために、プリチャージ回路を画素領域と間隔をあけて配置するように作製する。更にプリチャージ回路の画素領域側の第１の信号線端にコンタクトホールを設けることで、静電気が画素領域上端のコンタクトホールからプリチャージ回路の第１の信号線端に設けたコンタクトホールを介してプリチャージ回路の第１の信号線に移動する。第１の信号線に移動した静電気はプリチャージ回路の第２の信号線を通って行くのでプリチャージ回路の静電破壊を防止することが可能となる。
【００３３】
【発明の実施の形態】
[実施形態１]
本発明の実施形態の例として、画素領域と駆動回路領域の間に第１の保護回路を組み込んだ回路を図８（Ａ）に示す。また、第１の保護回路の断面図を拡大したものを図８（Ｂ）に示す。前記第１の保護回路の実施形態を図８（Ａ），図８（Ｂ）に基づいて説明する。
【００３４】
ガラス表面上に成膜された下地膜（図に番号記載なし）の上に結晶質半導体膜７０４を作製した。前記結晶質半導体膜７０４を覆うようにゲート絶縁膜７０５を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍ成膜した。ゲート絶縁膜７０５の上にゲート信号線７０６，７０７を１００〜４００ｎｍ成膜した。尚、ゲート信号線７０６，７０７は結晶質半導体膜７０４上部で間隔をあけて配置するように作製されている。
【００３５】
結晶質半導体膜７０４、ゲート信号線７０６，７０７の上に層間絶縁膜７０８を積層した。その後層間絶縁膜７０８にコンタクトホールを形成し、金属配線７０９をゲート信号線７０６，７０７と電気的に接続するように形成している。前記金属配線７０９は第１の保護回路が破壊されたとき、画素領域７０３と駆動回路領域７０１を電気的に接続するものである。
【００３６】
画素領域７０３で層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気は、ゲート信号線７０６から駆動回路領域７０１に向かって移動する。層間絶縁膜のコンタクト開孔時には、ゲート信号線７０６と７０７は間隔をあけて配置されている。よって、ゲート信号線７０６から移動してきた静電気は、ゲート絶縁膜７０５を破壊して結晶質半導体膜７０４に移動する。再び、ゲート絶縁膜７０５を破壊してゲート信号線７０７を通り駆動回路領域７０１へ静電気が移動する。
【００３７】
第１の保護回路７０２を破壊した静電気は、駆動回路領域７０１に移動しても駆動回路領域７０１を破壊するだけのエネルギーを失ったために、駆動回路領域７０１の破壊を防止することができる。
【００３８】
逆に駆動回路領域７０１で層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気は、ゲート信号線７０７から画素領域７０３に向かって移動する。
【００３９】
第１の保護回路７０２を破壊することで、静電気は画素領域７０３に移動しても画素領域７０３を破壊するだけのエネルギーを失っているために、画素領域７０３の破壊を防止することができる。
【００４０】
その後、金属配線７０９をゲート信号線７０６，７０７に電気的に接続することで、画素領域７０３と駆動回路領域７０１を電気的に接続することができる。
【００４１】
[実施形態２]
本発明の実施形態の例として、画素領域と第２の保護回路の間に第１の保護回路を組み込んだ回路を図９（Ａ）に示す。また、第１の保護回路の断面図を拡大したものを図９（Ｂ）に示す。前記第１の保護回路の実施形態を図９（Ａ），図９（Ｂ）に基づいて説明する。
【００４２】
画素領域と第２の保護回路の間に取り入れた第１の保護回路８０２は、実施形態１の画素領域と駆動回路領域の間に取り入れた第１の保護回路７０２と同様の構造及び機能を有している。
【００４３】
画素領域８０１で層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気はゲート信号線８０７から第２の保護回路８０３に向かって移動する。層間絶縁膜のコンタクト開孔時には、ゲート信号線８０６と８０７は間隔をあけて配置されている。よって、ゲート信号線８０７から移動してきた静電気は、ゲート絶縁膜８０５を破壊して結晶質半導体膜８０４を移動する。再び、ゲート絶縁膜８０５を破壊してゲート信号線８０６を通り第２の保護回路８０３へ静電気が移動する。
【００４４】
第１の保護回路８０２を破壊することで、静電気は第２の保護回路８０１に移動しても第２の保護回路８０１を破壊するだけのエネルギーを失っているために、第２の保護回路８０１の破壊を防止することができる。
【００４５】
その後、金属配線８０９をゲート信号線８０６，８０７に電気的に接続することで、画素領域８０１と第２の保護回路８０３を電気的に接続することができる。
【００４６】
[実施形態３]
プリチャージ回路周辺における本発明の実施形態の例である回路を図１０に示す。前記プリチャージ回路の実施形態を図１０に基づいて説明する。
【００４７】
プリチャージ回路９０１は画素領域９０２と間隔をあけて配置されており、プリチャージ回路の第１の信号線９０７の画素側端にコンタクトホール９０４、プリチャージ回路のコンタクトホール９０５、プリチャージ回路の第２の信号線９０８及びプリチャージ回路の第２の信号線のコンタクトホール９０６を有している。また、プリチャージ回路の第１の信号線９０７はプリチャージ回路の第２の信号線９０８と直接接続せず、金属配線で電気的に接続されている。
【００４８】
画素領域９０２で層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気は、画素のコンタクトホール９０３からプリチャージ回路の第１の信号線のコンタクトホール９０４に移動し、プリチャージ回路の第１の信号線のコンタクトホール９０４からプリチャージ回路のコンタクトホール９０５に移動し、プリチャージ回路のコンタクトホール９０５からプリチャージ回路の第２の信号線のコンタクトホール９０６に移動した。
【００４９】
前記の静電気の移動では、プリチャージ回路の第１の信号線のコンタクトホール９０４を作製したために、静電気がプリチャージ回路のドレイン部のコンタクトホール９０９を経由せずにプリチャージ回路の第１の信号線９０７を通過したのでプリチャージ回路の破壊が起こらなかった。
【００５０】
[実施形態４]
画素領域と駆動回路領域の間に２個の第１の保護回路１００２を組み込んだ回路を図１１に示す。
【００５１】
前記第１の保護回路１００２の１つ１つは、第１の保護回路７０２と同様の構造を有しており、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気に第１の保護回路１００２を破壊させることによって画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防止する機能を有している。
【００５２】
図１１のように第１の保護回路を２個配置することにより、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気の持つエネルギーをより低下させることが可能で、より静電破壊対策に効果が得られる。
【００５３】
[実施形態５]
画素領域と駆動回路領域の間に２個の第１の保護回路１１０２を組み込んだ回路を図１２（Ａ）、第１の保護回路１１０２の断面図を図１２（Ｂ）に示す。
【００５４】
前記第１の保護回路１１０２は、第１の保護回路７０２と同様の構造を有しており、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気に第１の保護回路１１０２を破壊させることによって画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防止する機能を有している。
【００５５】
図１２のように第１の保護回路を２個配置することにより、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気の持つエネルギーをより低下させることが可能で、より静電破壊対策に効果が得られる。
【００５６】
[実施形態６]
画素領域と駆動回路領域の間に第１の保護回路１２０２を組み込んだ回路を図１３（Ａ）、第１の保護回路１２０２の断面図を図１３（Ｂ）に示す。
【００５７】
ガラス表面上に成膜された下地膜（図に番号記載なし）の上に結晶質半導体膜１２０３，１２０４を作製した。前記結晶質半導体膜１２０３，１２０４を覆うようにゲート絶縁膜１２０５を成膜した。ゲート絶縁膜１２０５の上にゲート信号線１２０６〜１２０８を成膜した。尚、ゲート信号線１２０６と１２０７は結晶質半導体膜１２０３上部で間隔をあけて配置するように成膜され、ゲート信号線１２０７と１２０８は結晶質半導体膜１２０４上部で間隔をあけて配置するように成膜されている。
【００５８】
結晶質半導体膜１２０３，１２０４、ゲート信号線１２０６〜１２０８の上に層間絶縁膜１２０９を積層した。その後、層間絶縁膜１２０９にコンタクトホールを形成し、金属配線１２１０をゲート信号線１２０６と１２０８を電気的に接続するように形成している。前記金属配線１２１０は第１の保護回路が破壊された後、画素領域７０３と駆動回路領域７０１を電気的に接続するものである。
【００５９】
第１の保護回路１２０２は[実施形態１]、[実施形態２]、[実施形態４]または[実施形態５]と同様で、層間絶縁膜をコンタクト開孔するためのドライエッチングで発生した静電気の持つエネルギーをより低下させ、画素ＴＦＴと駆動回路ＴＦＴの静電破壊を防ぐ機能を有している。
【００６０】
【実施例】
[実施例１]
第１の保護回路を組み込んだ半導体装置の製造方法の詳細な説明を図２〜図７に基づいて説明する。
【００６１】
まず、本発明を組み込んだ半導体装置全体の回路構成を図７に示す。半導体装置は、画素領域６０１とゲート信号線側駆動回路６１２とソース信号線側駆動回路６１３で構成されている。ゲート信号線側駆動回路６１２は、シフトレジスタ回路６０６と、レベルシフタ回路６０７と、バッファ回路６０８と、第２の保護回路６０９と、第１の保護回路６１１で構成されている。ソース信号線側駆動回路６１３はシフトレジスタ回路６０２と、レベルシフタ回路６０３と、バッファ回路６０４と、サンプリング回路６０５と、プリチャージ回路６１０で構成されている。シフトレジスタ回路６０２，６０６とレベルシフタ回路６０３，６０７とバッファ回路６０４，６０８には、ホットキャリア対策効果に優れたＧＯＬＤ構造の多結晶シリコンＴＦＴが使用されており、一方画素領域６０１と周辺回路の一部であるサンプリング回路６０５には、オフ電流値を押さえる効果に優れたＬＤＤ構造の多結晶シリコンＴＦＴが使用されている。更に、第１の保護回路６１１は画素領域６０１とバッファ回路６０８との間、及び画素領域６０１と第２の保護回路６０９との間に組み込み、プリチャージ回路６１０は画素６０１とサンプリング回路６０５の間に組み込んでいる。
【００６２】
前記回路構成の半導体装置の製造法について、以下に図２〜図６を用いて具体的に記載する。なお図２〜図６は[実施形態１]を示した図８のＡ〜Ａ’断面である。
【００６３】
最初に、ガラス基板１００上にプラズマＣＶＤ法により、各々組成比の異なる第１層目の酸化窒化シリコン膜１０１ａを５０ｎｍと第２層目の酸化窒化シリコン膜１０１ｂを１００ｎｍの膜厚で堆積し、下地膜１０１を成膜する。尚、ここで用いるガラス基板１００としては、石英ガラスまたはバリウムホウケイ酸ガラスまたはアルミホウケイ酸ガラス等がある。（図２（Ａ））
【００６４】
次に、前記下地膜１０１（１０１ａと１０１ｂ）上にプラズマＣＶＤ法により、非晶質シリコン膜１０２を５５ｎｍ堆積した後、ニッケル含有溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜を脱水素処理  （５００℃  １時間）した後、熱結晶化（５５０℃  ４時間）を行い、更にレーザーアニール処理により多結晶シリコン膜１０３とした。（図２（Ｂ））
【００６５】
次に多結晶シリコン膜１０４上に酸化シリコン膜１０５を１３０ｎｍ成膜した後、ＴＦＴの閾値を制御するために不純物元素（ボロンまたはリン）をドーピングした。（図２（Ｃ））
【００６６】
次にフォトリソグラフィ工程及びエッチング工程により、この多結晶シリコン膜をパターニングし、半導体層２０２〜２０４を形成した。（図３（Ａ），（Ｂ））
【００６７】
次に半導体層２０２〜２０４を覆うように、プラズマＣＶＤ法により１１５ｎｍ厚の酸化窒化シリコン膜から成るゲート絶縁膜３０１を形成し、更にゲート絶縁膜３０１上に３０ｎｍ厚のＴａＮ膜３０２とＴａＮ膜３０２上に３７０ｎｍ厚のタングステン膜３０３から成るゲート電極膜をスパッタ法により堆積した。（図４（Ａ））
【００６８】
次にゲート電極形成用のレジストパターン３０４〜３０７をマスクにＴａＮ膜とタングステン膜から成る総膜厚４００ｎｍ厚のゲート電極膜のドライエッチング処理を行った。レジストを後退させながらドライエッチングすることにより、ゲート電極のテーパーエッチングを行った。（図４（Ｂ））
【００６９】
次にドライエッチング後のレジストパターン３０４〜３０７を除去せずに、第１のイオン注入処理であるｎ型不純物の高濃度イオン注入を行い、ゲート電極３１０〜３１１から露出した領域に対応する半導体層２０３〜２０４に高濃度不純物領域（ｎ＋領域）３１２〜３１４を形成した。この際のイオン注入条件はｎ型不純物としてリンを用い、ドーズ量が１．５×１０15atoms／cm2及び加速電圧が８０kVの条件で処理した。（図４（Ｂ））
【００７０】
次に再度ゲート電極のドライエッチングを行った。このときは最初のレジストパターン３０４〜３０７を利用してエッチング条件を変更し、異方性エッチングとした。これにより、ＴａＮは後退するようにエッチングが進み、タングステンはほぼ垂直なテーパー角でエッチングされた。（図４（Ｃ））
【００７１】
そして、第２のイオン注入処理であるｎ型不純物の低濃度イオン注入を行った。この際イオン注入条件としてリンを用い、ドーズ量が１．５×１０14atoms／cm2及び加速電圧が９０kVの条件で処理した。この際、表面にＴａＮが存在している領域は、ＴａＮ膜とゲート絶縁膜を貫通してリンがドープされゲート電極と重なった位置にｎ−−領域４０３，４０４が形成された。一方、ＴａＮが存在しない領域ではゲート絶縁膜を貫通してゲート電極の外側にリンがドープされ、ｎ−領域４０１，４０２が形成された。（図５（Ａ））
【００７２】
次にフォトリソグラフィ工程を行うことにより、画素部における保持容量５２２領域をレジスト開孔させ、その他の領域はレジストパターン４０５，４０６で被覆するようにパターニングした。（図５（Ｂ））
【００７３】
前記レジストパターン４０５，４０６をマスクに第３のイオン注入処理であるｐ型不純物の高濃度イオン注入を行った。この際、保持容量５２２領域には、−導電型とは逆の導電型を付与する不純物元素であるボロン等のｐ型不純物がイオン注入され、ゲート電極３１１から露出した領域及び表面にＴａＮが存在している領域４０７に高濃度不純物領域（ｐ＋領域）が形成された。第３のイオン注入領域は、第１及び第２のイオン注入によりｎ型不純物であるリンが既にイオン注入されているが、ｐ型不純物であるボロンの濃度が２×１０20〜２×１０21atoms／cm3となるようにイオン注入されるため、ｐチャネル型多結晶シリコンＴＦＴのソース及びドレイン領域として機能することができる。（図５（Ｃ））
【００７４】
次に前記レジストパターン４０５，４０６を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜５０１を堆積させた。更に半導体層２０２〜２０４に注入された各不純物元素の熱活性化処理するため、５５０℃  ４時間の熱アニール処理を行った。尚、本実施例では、ＴＦＴのオフ電流値の低下及び電界効果移動度の向上のため、不純物元素の熱活性化処理と同時に、半導体層２０２〜２０４の結晶化の際に触媒として使用したニッケルを高濃度のリンを含む不純物領域３１２〜３１４でゲッタリングすることにより、チャネル形成領域となる半導体層中のニッケル濃度の低減を実現した。
このような方法で製造したチャネル形成領域を有するため、オフ電流値の低下等の良好な電気特性を示すことができる。前記熱活性化処理は、第１の層間絶縁膜５０１を堆積する前に行っても構わないが、ゲート電極３１０，３１１の配線材料の耐熱性が弱い場合には、本実施例のように層間絶縁膜を堆積した後に熱活性化処理を行う方が好ましい。次に、水素を３％含有する窒素雰囲気中で４１０℃１時間の熱処理を行うことにより、半導体層２０２〜２０４のダングリングボンドを終端させるための水素化処理を行った。（図６（Ａ））
【００７５】
次に、酸化窒化シリコンから成る第１層間絶縁膜５０１上に１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜５０６を成膜した。その後、フォトリソグラフィ工程とドライエッチング工程により第１の保護回路５２０の２つのゲート信号線５０２，５０３及び第１と第３のイオン注入領域である不純物領域３１２，３１３，４０７に接続するためのコンタクトホールを形成した。この段階に静電気が発生することが確認されている。しかし、第１の保護回路は完成しているために、発生した静電気は第１の保護回路５２０を破壊することで、画素ＴＦＴと駆動回路ＴＦＴの破壊を防止することができる。（図６（Ｂ））
【００７６】
次に、第１の保護回路５２０の２つのゲート信号線５０２，５０３を電気的に接続するための金属配線５０７を形成した。また、画素部５２１における接続電極５０８，５０９と保持容量５２２における接続電極５１０を前記金属配線５０２，５０３と同時に形成した。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用した。接続電極５０９は画素ＴＦＴ５２１の不純物領域３１３と接続しており、接続電極５１０は保持容量５２２の不純物領域４０７と接続している。次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで堆積し、フォトリソグラフィ工程とエッチング工程により、透明画素電極５１１を形成した。透明画素電極５１１は、画素ＴＦＴ５２１の不純物領域３１３と接続電極５０９を介して電気的に接続され、保持容量５２２の不純物領域４０７と接続電極５１０を介して電気的に接続している。（図６（Ｃ））
【００７７】
以上のように、画素ＴＦＴ５２１、保持容量５２２とを有する画素部５２３と、第１の保護回路５２０で構成された半導体装置を製造することができる。
【００７８】
〔実施例２〕
本技術を半導体装置に組み込んだ例を図１６（Ａ）、（Ｂ）、図１７に示す。
なお、図１６（Ｂ）は図１６（Ａ）の拡大図である。
【００７９】
画素領域で発生した静電気は画素領域上端のコンタクトホール▲１▼からプリチャージ回路の第１の信号線▲３▼の下端に予め設けたコンタクトホール▲２▼に移動した。
さらにプリチャージ回路の第１の信号線▲３▼を通りコンタクトホール▲４▼からプリチャージ回路の第２の信号線のコンタクトホール▲５▼に移動し、プリチャージ回路の第２の信号線を移動した。
【００８０】
従来の回路ではプリチャージ回路の第１の信号線▲３▼の下端に予め設けたコンタクトホール▲２▼が無いため、画素領域で発生した静電気は画素領域上端のコンタクトホール▲１▼からプリチャージ回路のドレイン部のコンタクトホール▲２▼’に移動し、プリチャージ回路の第１の信号線▲３▼を通りコンタクトホール▲４▼からプリチャージ回路の第２の信号線のコンタクトホール▲５▼に移動して、プリチャージ回路の第２の信号線に移動した。しかしプリチャージ回路のドレイン部のコンタクトホール▲２▼’からプリチャージ回路の第１の信号線▲３▼に静電気が移動するとき、プリチャージ回路が破壊された。
【００８１】
図１７は画素領域で発生した静電気がプリチャージ回路を移動しても、本技術を組み込んだことによりプリチャージ回路の静電破壊が防止できたことを電気的特性の測定によって示した図である。
【００８２】
アドレス１２８０段目は静電気の移動した痕があるが、静電気の移動した痕のないアドレス１２７９段目とアドレス１２８１段目と比べても電気的な特性は変わらず、静電破壊対策が効果的に機能していることを示している。
【００８３】
上記の結果より、本発明はプリチャージ回路の静電破壊を防止することができ、半導体装置の歩留まり及び信頼性を向上することができる。
【００８４】
〔実施例３〕
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。
【００８５】
上記の様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４および図１５に示す。
【００８６】
図１４（Ａ）はパーソナルコンピュータであり、本体１３０１、画像入力部１３０２、表示部１３０３、キーボード１３０４で構成される。本発明を画像入力部１３０２、表示部１３０３やその他の駆動回路に適用することができる。
【００８７】
図１４（Ｂ）はビデオカメラであり、本体１３０５、表示部１３０６、音声入力部１３０７、操作スイッチ１３０８、バッテリー１３０９、受像部１３１０で構成される。本発明を表示部１３０６、音声入力部１３０７やその他の駆動回路に適用することができる。
【００８８】
図１４（Ｃ）はモバイルコンピュータであり、本体１３１１、カメラ部１３１２、受像部１３１３、操作スイッチ１３１４、表示部１３１５で構成される。本発明は表示部１３１５やその他の駆動回路に適用できる。
【００８９】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体１３１６、表示部１３１７、アーム部１３１８で構成される。本発明は表示部１３１７やその他の駆動回路に適用することができる。
【００９０】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１３１９、表示部１３２０、スピーカ部１３２１、記録媒体１３２２、操作スイッチ１３２３で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１３２０やその他の駆動回路に適用することができる。
【００９１】
図１４（Ｆ）はデジタルカメラであり、本体１３２４、表示部１３２５、接眼部１３２６、操作スイッチ１３２７、受像部（図示しない）で構成される。本発明を表示部１３２５その他の駆動回路に適用することができる。
【００９２】
図１５（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置１４０１、スクリーン１４０２で構成される。本発明は表示部やその他の駆動回路に適用することができる。
【００９３】
図１５（Ｂ）はリア型プロジェクターであり、本体１４０３、光源光学系および表示装置１４０４、ミラー１４０５、スクリーン１４０６で構成される。本発明は表示部やその他の駆動回路に適用することができる。
【００９４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１〜実施形態４、実施例１、実施例２及び実施例３のどのような組み合わせからなる構成を用いても実現することができる。
【００９５】
【発明の効果】
本発明は、層間絶縁膜をコンタクト開孔するためのエッチングで発生した静電気を、第１の保護回路、またはプリチャージ回路の第１の信号線端にコンタクトホールを設けることにより、静電気のエネルギーを減少させ画素ＴＦＴと駆動回路ＴＦＴとプリチャージ回路の破壊を防止することが可能となる。
【００９６】
また、本発明は静電破壊を防止することにより半導体装置の歩留まり及び信頼性を向上することが可能になり、製造原価の低減に有効である。
【００９７】
【図面の簡単な説明】
【図１】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図２】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図３】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図４】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図５】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図６】  第１の保護回路を組み込んだ半導体装置の作製工程の図である。
【図７】  半導体装置全体の回路構成の図である。
【図８】  第１の保護回路を画素領域と駆動回路領域の間に組み込んだ実施形態の一例と第１の保護回路の断面図である。
【図９】  第１の保護回路を画素領域と第２の保護回路の間に組み込んだ実施形態の一例と第１の保護回路の断面図である。
【図１０】  プリチャージ回路に静電気の移動する経路を設けてプリチャージ回路の破壊を防止する方法を説明する図である。
【図１１】  第１の保護回路を画素領域と駆動回路領域の間に組み込んだ実施形態の一例である。
【図１２】  第１の保護回路を画素領域と駆動回路領域の間に組み込んだ実施形態の一例と第１の保護回路の断面図である。
【図１３】  第１の保護回路を画素領域と駆動回路領域の間に組み込んだ実施形態の一例と第１の保護回路の断面図である。
【図１４】  半導体装置を利用した装置の一例を説明する図である。
【図１５】  半導体装置を利用した装置の一例を説明する図である。
【図１６】  プリチャージ回路に静電気の移動する経路を設けてプリチャージ回路の破壊を防止した成功例を示した図である。
【図１７】  電気的特性を示した図である。
【図１８】  従来の半導体装置全体の回路構成図の一例である。
【図１９】  従来の回路の作製方法と静電気の発生と静電気によるＴＦＴの破壊の図である。
【図２０】  従来の回路のプリチャージ回路付近の静電気によるＴＦＴの破壊の図である。
【符号の説明】
14〜16  結晶質半導体膜
17  絶縁膜
18，19  ゲート信号線
20  層間絶縁膜
21〜24コンタクトホール
25〜27  金属配線
100  ガラス基板
101  酸化窒化シリコン膜
102  非晶質シリコン膜
103，104  多結晶シリコン膜
105  酸化シリコン膜
201  レジストパターン
202〜204  半導体層
301  ゲート絶縁膜
302  ＴａＮ膜
303  タングステン膜
304〜307  レジストパターン
308，309  第１の保護回路のゲート信号線
310，311  ゲート電極
312〜314  高濃度不純物領域（ｎ＋領域）
315  ゲート電極
401，402  低濃度不純物領域（ｎ−領域）
403，404  低濃度不純物領域（ｎ−−領域）
405，406  レジストパターン
407  高濃度不純物領域（ｐ＋領域）
501  第１層間絶縁膜
502，503  第１の保護回路のゲート信号線
504，505  ゲート電極
506  第２層間絶縁膜
507〜510  金属配線
511  透明画素電極
704  結晶質半導体膜
705  ゲート絶縁膜
706，707  ゲート信号線
708  層間絶縁膜
709  金属配線
804  結晶質半導体膜
805  ゲート絶縁膜
806，807ゲート信号線
808  層間絶縁膜
809  金属配線
903  画素のコンタクトホール
904  プリチャージ回路の第１の信号線のコンタクトホール
905  プリチャージ回路のコンタクトホール
906  プリチャージ回路の第２の信号線のコンタクトホール
907  プリチャージ回路の第１の信号線
908  プリチャージ回路の第２の信号線
909  プリチャージ回路のドレイン部のコンタクトホール
1104  結晶質半導体膜
1105  ゲート絶縁膜
1106，1107  ゲート信号線
1108  層間絶縁膜
1109  金属配線
1203，1204  結晶質半導体膜
1205  ゲート絶縁膜
1206〜1208  ゲート信号線
1209層間絶縁膜
1210  金属配線
1803，1804  結晶質半導体膜
1805  ゲート絶縁膜
1806  ゲート信号線
1807  層間絶縁膜
1808，1809  コンタクトホール
1810，1811  金属配線
1903  画素のコンタクトホール
1904  プリチャージ回路のドレイン部のコンタクトホール
1905  プリチャージ回路の第１の信号線
1906  プリチャージ回路の第２の信号線
【図１】
0004718677.tif 000002
【図２】
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【図３】
0004718677.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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