(57)【特許請求の範囲】
【請求項１】
入力信号（ｉｎｔ−ｉｎｎ）を増幅し且つその増幅した信号を出力信号（ｏｕｔｐ−ｏｕｔｎ）として送信する増幅器回路であって、
該回路に第一供給電位（Ｖｄｄ）及び第二供給電位（Ｖｓｓ）を夫々供給するための第一供給端子（１２）及び第二供給端子（１４）を有しており、
該第一供給端子（１２）から、第一のバイアスされたトランジスタ（Ｐ１ａ，Ｐ１ｂ）、第一回路ノード（Ｋ１ａ，Ｋ１ｂ）、入力トランジスタ（Ｑ１ａ，Ｑ１ｂ）、第二回路ノード（Ｋ２ａ，Ｋ２ｂ）及び第二のバイアスされたトランジスタ（Ｎ１ａ，Ｎ１ｂ）を介して、該第二供給端子（１４）へ走行する少なくとも１個の電流経路を有しており、該入力トランジスタの制御端子は該入力信号（ｉｎｐ−ｉｎｎ）がロードされ、且つ該第二回路ノード（Ｋ２ａ，Ｋ２ｂ）は端部において該出力信号（ｏｕｔｐ‐ｏｕｔｎ）が電圧降下として供給される抵抗チェーン（Ｒ２ａ，Ｒ１，Ｒ２ｂ）におけるピックアップを形成しており、
該入力トランジスタ（Ｑ１ａ，Ｑ１ｂ）を介して流れる電流が基本的に該入力信号（ｉｎｔ−ｉｎｎ）とは独立的であるように該入力信号（ｉｎｐ−ｉｎｎ）に依存して該抵抗チェーン（Ｒ２ａ，Ｒ１，Ｒ２ｂ）を介して該電流が流れることを可能とさせるフィードバックステージを有しており、該フィードバックステージは該電流を送信するために中間出力ノード（Ｋ３ａ，Ｋ３ｂ）との相補的な動作のために結合されている一対のトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）を具備している、
増幅器回路において、
該フィードバックステージの該２個の相補的に結合されているトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）はＦＥＴとして構成されており、且つ該第一回路ノード（Ｋ１ａ，Ｋ１ｂ）は、一方においては、第三のバイアスされているトランジスタ（Ｎ２ａ，Ｎ２ｂ）を介して該第二供給端子（１４）へ接続されており、且つ他方においては、該２個の相補的に結合されているトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）のうちの一方（Ｎ３ａ，Ｎ３ｂ）のゲート端子へ接続されており、該相補的な結合は一対の分岐で構成されており、前記各分岐は該２個の相補的に結合されているトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）の内の一方（Ｐ３ａ，Ｐ３ｂ）のゲート端子へ接続されている回路ノード（Ｋ５ａ，Ｋ５ｂ）からバイアスされているトランジスタ（Ｐ４ａ，Ｐ４ｂ，Ｎ４ａ，Ｎ４ｂ）を介して該２個の相補的に結合されているトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）の内の他方（Ｎ３ａ，Ｎ３ｂ）のゲート端子へ接続されている回路ノード（Ｋ６ａ，Ｋ６ｂ）へ走行していることを特徴とする増幅器回路。
【請求項２】
請求項１において、該第一の（Ｐ１ａ，Ｐ１ｂ）及び第二の（Ｎ１ａ，Ｎ１ｂ）バイアスされているトランジスタが異なる導電型のＦＥＴとして構成されていることを特徴とする増幅器回路。
【請求項３】
請求項１及び２のうちのいずれか一項において、該第三のバイアスされているトランジスタ（Ｎ２ａ，Ｎ２ｂ）が該第二のバイアスされているトランジスタ（Ｎ１ａ，Ｎ１ｂ）と同一の導電型であることを特徴とする増幅器回路。
【請求項４】
請求項１乃至３のうちのいずれか１項において、該第三のバイアスされているトランジスタ（Ｎ２ａ，Ｎ２ｂ）への及び該結合されているトランジスタ（Ｎ３ａ，Ｎ３ｂ）のゲート端子への該第一回路ノード（Ｋ１ａ，Ｋ２ｂ）の接続が第四のバイアスされているトランジスタ（Ｐ２ａ，Ｐ２ｂ）を介して走行していることを特徴とする増幅器回路。
【請求項５】
請求項１乃至４のうちのいずれか１項において、該入力トランジスタ（Ｑ１ａ，Ｑ１ｂ）がバイポーラトランジスタとして構成されていることを特徴とする増幅器回路。
【請求項６】
請求項１乃至５のうちのいずれか１項において、該２個の相補的に結合されているトランジスタ（Ｐ３ａ，Ｎ３ａ，Ｐ３ｂ，Ｎ３ｂ）が異なる導電型のものであることを特徴とする増幅器回路。
【請求項７】
請求項１乃至６のうちのいずれか１項において、互いに対称的に構成されている２個の増幅器分岐を有しており、その中において、該抵抗チェーン（Ｒ２ａ，Ｒ１，Ｒ２ｂ）は両方の増幅器分岐の共通部分を形成しており、該２個の増幅器分岐の入力トランジスタ（Ｑ１ａ，Ｑ１ｂ）の制御端子は、差動的に供給される入力信号（ｉｎｐ−ｉｎｎ）の入力電位（ｉｎｐ，ｉｎｎ）がロードされ、且つ該出力信号（ｏｕｔｐ−ｏｕｔｎ）は該共通抵抗チェーン（Ｒ２ａ，Ｒ１，Ｒ２ｂ）における電圧降下として差動的な形態で供給される増幅器回路。
【請求項８】
請求項１乃至７のうちのいずれか１項において、３ｖ未満の供給電圧（Ｖｄｄ−Ｖｓｓ）が供給される増幅器回路。
【請求項９】
集積回路装置において、請求項１乃至８のうちのいずれか１項に基く少なくとも１個の増幅器回路（１０）を有しており、該集積回路装置は、又、該出力信号（ｏｕｔｐ−ｏｕｔｎ）をデジタル信号へ変換させるために該増幅器回路（１０）から下流側に接続されているアナログ・デジタル変換器と、該デジタル信号を処理するために該アナログ・デジタル変換器から下流側に接続されているデジタル信号処理装置とを具備している集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅し且つその増幅した信号を出力信号として送信する増幅器回路に関するものであって、
該回路に第一供給電位及び第二供給電位を夫々供給するための第一供給端子及び第二供給端子を有しており、
該第一供給端子から、第一のバイアスされているトランジスタと、第一回路ノードと、入力トランジスタと、第二回路ノードと、第二のバイアスされているトランジスタとを介して、該第二供給端子へ走行する少なくとも１個の電流経路を有しており、該入力トランジスタの制御端子は該入力信号がロードされ、且つ該第二回路ノードはその端部において該出力信号が電圧降下として供給される抵抗チェーンにおけるピックアップを形成しており、
該入力トランジスタを介して流れる電流が基本的に該入力信号と独立的であるように該入力信号に依存して該抵抗チェーンを介して該電流が流れることを可能とするフィードバックステージを有しており、該フィードバックステージは該電流を送信するために中間出力ノードと相補的な動作のために結合されている一対のトランジスタを具備している。
【背景技術】
【０００２】
このような増幅器回路は、例えば、ＷＯ２００５／０２９７１１  Ａ２において開示されている。例えば、この刊行物の図７は、差動的入力信号（入力電位ＩＮＰ，ＩＮＬ）を増幅し且つその増幅した信号を差動的出力信号（出力電位ＯＰＨ，ＯＰＬ）として送信するための２個の増幅器分岐から対称的に構成された増幅器回路を示している。その増幅器回路は、第一供給電位ＶPOS及び第二供給電位ＣＯＭによって供給される。
【０００３】
該図の左側部分に示された増幅器分岐は、第一供給電位ＶPOSから入力トランジスタＱ１５を介して第二供給電位ＣＯＭへ走行する電流経路を有しており、その場合に、該入力トランジスタの制御端子は該入力電位のうちの１つがロードされ、且つ該入力トランジスタのエミッタは、それらの端部へ出力信号が電圧降下として供給される抵抗チェーンＲ２，Ｒ１，Ｒ３におけるピックアップへ接続されている。
【０００４】
この電流経路の左側において該図中に示されている回路部分は、入力トランジスタＱ１５を介して流れる電流が基本的に入力信号とは独立的であるように、入力信号に依存して該抵抗チェーンを介しての該電流が流れることを可能とさせるフィードバックステージを形成している。従って、該入力トランジスタのある作動点は、該増幅器の動作において有益的に維持される。それが該抵抗チェーンを介して流れることを可能とさせるのに必要な電流は、該抵抗チェーンへ接続されている中間出力ノードと相補的な動作のために結合されている一対のトランジスタＱ６，Ｑ７へ供給される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術の増幅器回路は多数の欠点を有している。
【０００６】
第一の欠点は、従来技術の増幅器回路は、バイポーラトランジスタの使用に起因して、より大型のコンポーネント、即ちより大型のデジタル回路のために好適にはＣＭＯＳ技術で製造されるコンポーネントにおいて所謂高集積度とすることを困難とさせているという事実である。ＢｉＣＭＯＳ技術においてのデジタルＣＭＯＳ回路とのバイポーラ増幅器回路の概念的な結合は、かなりの生産費用と関連するものと思われる。
【０００７】
従来技術の増幅器回路の更なる欠点は、動作のために必要とされる比較的高い供給電圧（供給電位の間の差）である。トレンドは益々低い供給電圧へ向かうものであり、特に集積回路の場合においてはそうである。
【０００８】
最後に、従来技術の増幅器回路は比較的高い電力散逸を発生する。
【課題を解決するための手段】
【０００９】
本発明の１つの目的は、その適用範囲が拡張されており、従って、特に、低電流消費での低ノイズ増幅を同時的に達成することが可能であるように前述したタイプの増幅器回路を開発することである。
【００１０】
この目的は、フィードバックステージの２個の相補的に結合されたトランジスタがＦＥＴとして構成されており、且つ第一回路ノードが、一方においては、第三のバイアスされたトランジスタを介して、第二供給端子へ接続されており、且つ、他方においては、該２個の相補的に結合されているトランジスタのうちの一方のゲート端子へ接続されていることを特徴とする増幅器回路で達成される。従属項は本発明の有益的な更なる開発に関連している。
【００１１】
本発明の増幅器回路においては、ＦＥＴ（電界効果トランジスタ）として構成されるフィードバックステージの２個の相補的に結合されたトランジスタが設けられており、且つ一方においては第三のバイアスされたトランジスタを介して第二供給端子へ接続されており且つ他方において該２個の相補的に結合されたトランジスタのうちの一方のゲート端子へ接続されている第一回路ノードが設けられている。
【００１２】
ＦＥＴとしての該相補的に結合されているトランジスタの構成は、ＣＭＯＳ技術で製造される集積回路装置における増幅器回路の集積化を簡単化させる。更に、電流経路のフィードバックステージへの接続の性質は、電流消費のみならず必要とされる電圧におけるかなりの減少を可能とさせる。
【００１３】
１つの特定の実施例においては、第一及び第二のバイアスされているトランジスタが異なる導電側のＦＥＴとして構成されるものとしている。この場合にも、これらのトランジスタの２個のチャンネル端子のうちの一方が適宜の供給端子へ直接的に接続されており、一方これらのトランジスタの他方の２個のチャンネル端子が入力トランジスタへ直接的に接続されていることが望ましい。
【００１４】
特に、第一及び第二のバイアスされているトランジスタが異なる導電型のＦＥＴとして構成されている場合には、第三のバイアスされているトランジスタも第二のバイアスされているトランジスタと同一の導電型を有するＦＥＴによって形成されることが望ましい。
【００１５】
有益的な更なる開発において、第三のバイアスされているトランジスタへの及び該結合されているトランジスタのゲート端子への第一回路ノードの接続が第四のバイアスされているトランジスタを介して走行するようになされる。この第四のバイアスされているトランジスタも、好適には、第一のバイアスされているトランジスタと同一の導電型を有しているＦＥＴにより形成することが可能である。
【００１６】
言及したトランジスタをバイアスさせるということは、それらの制御入力を入力信号とは基本的に独立的である設定用電位でロードさせることを意味しており、その電位は好適には、固定された所定の設定用電位として供給され、且つ、例えば、これらの供給電位の間に存在する電位として２つの供給電位から派生させることが可能である。
【００１７】
増幅器回路の全てのトランジスタをＦＥＴ（例えば、ＭＯＳＦＥＴ）で構成すること、特に、増幅器回路を純粋なＣＭＯＳ回路として構成することが可能である。例えば、第一のバイアスされているトランジスタに対してこのような実施例構成がなされる場合には、必要な場合に第四のバイアスされたトランジスタを設け、且つ入力トランジスタをＮＭＯＳトランジスタとして構成し且つ第二のバイアスされているトランジスタをＰＭＯＳトランジスタとして構成する。代替的に、これらのトランジスタに対して反対の型（ＮＭＯＳの代わりにＰＭＯＳ及びその逆も又真）を与えることが可能である。
【００１８】
然しながら、好適実施例においては、入力トランジスタはバイポーラトランジスタとして構成され、その場合に、更なる好みとして、少なくとも幾つか又は全てのその他のトランジスタを、特に、ＣＭＯＳ技術において、ＦＥＴとして構成する。
【００１９】
これに関連して、入力トランジスタの条件を満足するバイポーラトランジスタは、又、特に、比較的小さな構造幅を有するＭＯＳプロセスにおいて、ＭＯＳプロセスにおける「寄生要素」としてある程度入手可能であることを言及することに価値がある。入力トランジスタとしてバイポーラトランジスタを使用することの基本的な利点は、トランスコンダクタンス（ホワイトノイズを減少するために必要とされる）を著しくより低いトランジスタ電流で達成することが可能であるということである。更に、バイポーラトランジスタの１／ｆノイズは、この点において、ＭＯＳトランジスタのものよりも一層より低いものである。
【００２０】
異なる導電型の２個の相補的に結合されたＦＥＴに対して好適性が与えられ、その場合に、更なる好適性において、２個のチャンネル端子のうちの一方が適宜の供給端子へ直接的に接続させ、且つ他方の２つのチャンネル端子はこの相補対の出力ノードへ直接的に接続される。
【００２１】
特に普遍的に適用可能な実施例においては、本増幅器回路は完全に差動的な増幅器として構成される。この目的のために、本増幅器回路は、２個の対称的に構成された増幅器経路を有することが可能であり、その場合に、抵抗チェーンが増幅器分岐における共通部分を形成し、その場合に、該２個の増幅器分岐の入力トランジスタの制御端子は差動的に供給される入力信号の入力電位でロードされ、且つ出力信号は共通抵抗チェーンへの電圧降下として差動的な形態で供給される。
【００２２】
好適実施例においては、３Ｖ未満の供給電圧が与えられる。
【００２３】
本発明に基づく増幅器回路の好適な適用例は、集積回路形態におけるその装置であり、その場合に、増幅器回路は下流側において出力信号をデジタル信号へ変換させるアナログ・デジタル変換器であり、且つ、その場合に、デジタル信号処理装置はデジタル信号を処理するためにアナログ・デジタル変換器から下流側に接続されている。この場合に、信号処理装置は、ＣＭＯＳ回路から形成することが可能であり、且つ該増幅器回路は、又、ＣＭＯＳ技術で製造することが可能である（好適には、入力トランジスタを除いて）。
【００２４】
本発明の増幅器回路は、より大型の増幅器装置の一部（例えば、前置増幅器）を形成することが可能である。このような増幅器装置において、調節可能な増幅（例えば、デジタル信号により調節可能）を具備する増幅器ステージを包含させることが可能である。
【００２５】
要するに、低入力ノイズであっても低供給電流を受取る本発明により普遍的に適用可能な増幅器回路が提供される。制御された動作モードのために（「閉じたループ」）、増幅特性の高い線形性を保証することが可能であり、その場合に、本増幅器回路のフィードバックステージは、例え高い増幅器帯域幅（例えば、１００ＭＨｚより大きい）を具備する適宜大きなループ増幅であってもこの線形性を保証することが可能である。本増幅器回路の高い集積度は問題なく可能である。
【発明を実施するための最良の形態】
【００２６】
図１に示した増幅器１０は、ＣＭＯＳ技術で完全に集積化したより大型の集積回路装置のアナログ回路部分を形成しており、その装置は、又、デジタル回路（不図示）を有している。
【００２７】
増幅器１０は、入力電位ｉｎｐとしての差動的入力信号（ｉｎｐ−ｉｎｎ）入力の線形増幅のため、及びその増幅した信号の出力電位ｏｕｔｐ，ｏｕｔｎでの差動的出力信号（ｏｕｔｐ−ｏｕｔｎ）としての送信のために使用される。
【００２８】
この目的のために、増幅器１０は、互いに対称的に構成されている２個の増幅器分岐（図中左及び右）を有しており、それらの分岐は、又、第一供給端子１２を介して第一（正の）供給電位Ｖｄｄが供給され且つ第二供給端子１４を介して第二（負の）供給電位Ｖｓｓが供給される。
【００２９】
対称的な構造のために、該２個の増幅器分岐のうちの一方についての説明が本発明の理解にとって充分であり、そのうちで、図中の左側増幅器分岐のみについて例として以下に詳細に説明する。
【００３０】
図中の左側増幅器分岐は、入力電位ｉｎｐを供給するため及び出力電位ｏｕｔｐを送信するための接続を有している。
【００３１】
電流経路が、第一供給端子１２から、第一のバイアスされているトランジスタｐ１ａ、第一回路ノードＫ１ａ、入力トランジスタＱ１ａ、第二回路ノードＫ２ａ、第二のバイアスされているトランジスタＮ１ａを介して、第二供給端子１４へ走行している。図示した例示的実施例においては、上述したコンポーネント間の接続は、各々、直接的に設けられている（更なる要素の挿入なしで）。
【００３２】
ＮＰＮトランジスタとして構成されている入力トランジスタＱ１ａのベース端子は入力電位ｉｎｐがロードされる。第二回路ノードＫ２ａは抵抗Ｒ２ａ，Ｒ１，Ｒ２ｂからなる抵抗チェーンにおけるピックアップを形成している。該ピックアップは、抵抗Ｒ２ａとＲ１との間に設けられている。図中に示される如く、出力信号ｏｕｔｐ−ｏｕｔｎが電圧降下として該抵抗遅延の端部に供給される。
【００３３】
参照記号が文字「ａ」で終了する図中に示したコンポーネントの全ては、左側増幅器分岐に割当てられており、一方右側増幅器分岐に属するコンポーネントは文字「ｂ」で終了する参照記号を有している。
【００３４】
図示した例示的実施例においては、バイポーラトランジスタＱ１ａ（及びその対称的な対応するものＱ１ｂ）を除いて、全てのトランジスタはＭＯＳトランジスタとして構成されており、ＰＭＯＳトランジスタ（導電型ｐを具備する）は「Ｐ」で開始する参照記号を有しており、一方ＮＭＯＳトランジスタ（導電型ｎを具備する）は「Ｎ」で開始する参照記号を有している。
【００３５】
以下に説明するように、入力信号ｉｎｐ−ｉｎｎと共に線形的に変化する電流が本増幅器の動作において抵抗チェーンＲ２ａ，Ｒ１，Ｒ２ｂを介して流れ、従って、入力信号と共に線形的に変化する出力信号ｏｕｔｐ−ｏｕｔｎが発生される。ここで、入力信号とは独立的に維持される電流が入力トランジスタＱ１ａを介して流れ、且つノードＫ２ａにおいて支配的な電位（入力トランジスタＱ１ａのエミッタ電位）はあるオフセット（ベースエミッタ電圧）を伴って入力トランジスタＱ１ａのベース電位に追従する。
【００３６】
この目的のために設けられているフィードバックステージは、相補的な動作のために互いに結合されている一対のトランジスタＰ３ａ，Ｎ３ａを有しており、該電流を抵抗チェーンへ送信するための中間出力ノードＫ３ａを具備している。
【００３７】
第四のバイアスされているトランジスタＰ２ａと第三のバイアスされているトランジスタＮ２ａとから構成されている直列接続から形成されている第二供給端子１４への逸脱経路が、ノードＫ１ａからトランジスタＱ１ａ，Ｎ１ａと並列的に走行している。トランジスタＰ２ａ，Ｎ２ａの対応するチャンネル端子が、夫々、ノードＫ１Ａ及び供給端子１４へ直接的に接続されており、一方他方の２つのチャンネル端子は互いに直接的に且つ第四回路ノードＫ４ａへ接続されており、そのノードはトランジスタＮ３ａのゲート端子へ直接的に接続されている。
【００３８】
例えば、トランジスタＱ１ａのベース上の入力電位ｉｎｐが上昇すると、その結果このトランジスタを介して流れる電流において偏向的に増加が発生する。このことは、ノードＫ１ａからトランジスタＰ２ａ及びＮ２ａを介して供給端子１４へ流れる電流を偏向的に減少させる。このことはノードＫ４ａ、従ってトランジスタＮ３ａのゲート端子において支配的な電位を減少させ、従ってトランジスタＮ３ａを介して流れる電流はある量だけ減少される。Ｎ３ａとＰ３ａとの間の相補的な結合は、トランジスタＰ３ａを介して流れる電流をほぼ同じ量だけ減少させる。従って、この相補的なトランジスタ対Ｐ３ａ，Ｎ３ａは出力ノードＫ３ａにおける抵抗チェーンＲ２ａ，Ｒ１，Ｒ２ｂに対して、その値が基本的に前述した電流変化量の２倍に等しい電流を供給する。
【００３９】
該抵抗チェーンを介して流れる電流及び個々の抵抗においてそれにより発生される電圧降下は、ノードＫ２ａ、従って入力トランジスタＱ１ａのエミッタにおいて支配的な電位における上昇を発生する。該エミッタにおける電位における上昇は、ベースエミッタ電圧を減少させ、従って説明したプロセスは、フィードバックステージのループ補強（入力トランジスタＱ１ａのベース及びエミッタにおける電位変化の比）は１より著しく大きいので、入力電位ｉｎｐにおける増加が実際にはノードＫ２ａにおける電位においてほぼ正確に等しい増加を発生する制御メカニズムを表わす。
【００４０】
図中における右側増幅器分岐において、対応する制御が存在しており、従って最終的に、高い線形性を具備する完全に差動的な出力信号ｏｕｔｐ−ｏｕｔｎが差動的に入力された入力信号ｉｎｐ−ｉｎｎに基づいて供給される。
【００４１】
ノードＫ１ａにおける電流比における各変化は、相補的に結合されているトランジスタ対Ｐ３ａ，Ｎ３ａを活性化させるための認知可能な電力条件なしで且つ非常に直接的に有益的に使用される。
【００４２】
トランジスタＰ１ａ，Ｎ１ａ，Ｎ２ａ，Ｐ２ａのバイアス動作は、好適には永久的に予め定められた電位（供給電位ＶｄｄとＶｓｓとの間）として供給される電位ｖｂｐ１，ｖｂｐ２，ｖｂｎ１を設定することにより達成される。図中に示したように、これらの設定電位ｖｂｐ１，ｖｂｐ２，ｖｂｎ１は、又は、図中の右側増幅器分岐の対応的にバイアスされるトランジスタを設定するために使用される。
【００４３】
トランジスタ対Ｐ３ａ，Ｎ３ａを結合するための多様な可能性が存在している。図中に示した極めて電流節約用回路部分がこのために説明してある。
【００４４】
１つの経路が第一供給端子１２からトランジスタＰ５ａを介して回路ノードＫ５ａへ走行しており、それはトランジスタＰ３ａのゲート端子へ接続している。該経路は、このノードＫ５ａにおいて、トランジスタＰ４ａを介して走行する分岐とトランジスタＮ４ａを介して走行する分岐とに分岐している。両方の分岐は、再度、回路ノードＫ６ａにおいて
集束し、それはトランジスタＮ３ａのゲート端子へ接続されている。このノードＫ６ａはトランジスタＮ５ａによって第二供給端子１４へ接続している。
【００４５】
トランジスタＰ５ａ，Ｐ４ａ，Ｎ４ａ，Ｎ５ａのゲート端子は、各々、トランジスタ装置Ｐ７ａ，Ｐ８ａ，Ｐ６ａ，Ｎ６ａ，Ｎ７ａ，Ｎ８ａによって発生されるバイアス電位でロードされる。
【図面の簡単な説明】
【００４６】
【図１】本発明に基づいて構成された完全に差動的な増幅器の概略図。
【図１】
0004669493.tif 000002