(57)【特許請求の範囲】
【請求項１】
ディジタル信号と逆信号との間の遅延差を最小にしてディジタル信号の逆信号を生成する回路であって、
第１のインバータ回路と第２のインバータ回路が直列に接続され、
前記第１のインバータ回路の入力は、自身の入力を構成し、
前記第２のインバータ回路の出力は、第１の出力を構成して前記ディジタル信号を供給し、
前記第１のインバータ回路の入力は、スレショルド作用を有するパススルー回路の調整入力に接続され、
前記第１のインバータ回路の出力が前記第２のインバータ回路の入力に接続される接点が、スレショルド作用を有する前記パススルー回路の制御入力に接続され、
スレショルド作用を有する前記パススルー回路は、前記接点における信号に等しい信号をその出力で供給し、
スレショルド作用を有する前記パススルー回路の前記出力は、前記逆信号を供給する第２の出力を構成し、
スレショルド作用を有する前記パススルー回路は、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのみを有し、
前記Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのゲートは相互に接続され、スレショルド作用を有する前記パススルー回路の前記調整入力を構成し、
前記調整入力は当該回路の入力に接続され、
スレショルド作用を有する前記パススルー回路の出力における信号は、前記第２のインバータ回路により導かれる遅延に実質的に等しい遅延を有することを特徴とする回路。
【請求項２】
前記第１のインバータ回路と前記第２のインバータ回路は、ＭＯＳ−ＦＥＴから形成され、
スレショルド作用を有する前記パススルー回路の前記ＰＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのソースは相互に接続され、スレショルド作用を有する前記パススルー回路の前記制御入力を構成し、
スレショルド作用を有する前記パススルー回路の前記ＰＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのドレインは相互に接続され、スレショルド作用を有する前記パススルー回路の前記出力を構成することを特徴とする請求項１に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号と逆信号との間の遅延差を最小にしてディジタル信号の逆信号を生成する回路に関する。
【０００２】
【従来の技術】
このような回路は、ドイツ特許公報４３１５２９８から既に知られている。ここで記載された回路は、追加のクロック回路を有するインバータを必要とし、その周波数は、反転すべき信号の周波数に関連させなければならない。そのクロック信号は、開示された回路によりディジタル信号と逆信号のエッジが同期化されるテンポと瞬間を決定する。取り上げている回路では、ディジタル信号と反転信号のエッジ、おそらくはその急峻さは元の信号を表すという態様において、クロック信号のエッジに関連しない瞬間におけるエッジを有するディジタル信号は反転しない。
【０００３】
逆の形態のみならず通常の形態で信号を利用しなければならないので２つの信号のエッジ間で遅延が得られないという意味で、回路内でタイミングが時折非常に危機的になることがある。換言すると、２つの信号のエッジは時を違えることなく正確に一致しなければならない。
【０００４】
２本の信号経路があれば、ディジタル信号は一方の信号経路に進まなければならず、逆のディジタル信号は他方の信号経路に進まなければならず、上記信号を生成する最も簡単な方法は、上記２本の経路の一つにもう一つのインバータを含めることである。この結果、遅延が不揃いになる、即ち、そのインバータでゲート遅延がさらに発生し、これによりディジタル信号と逆信号のエッジがもはや一致しないということが知られている。
【０００５】
他の信号経路と比較してより短い期間で上記信号が現れるような信号経路内にいわゆるパスゲートを含めることもまた知られている。その目的は、追加のインバータで引き起こされる遅延における差異をある程度補償することである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記遅延が生成される態様が異なるので、上記差異はまさにそのままである。閾値電圧を超える入力を充／放電する結果、インバータで生ずるアイドルタイムは、上記パスゲートに存在しない。
【０００７】
本発明の目的は、上述した不都合を大幅にかつ完全に解消した回路を提供することにある。
【０００８】
【課題を解決するための手段】
この目的のために、本発明によれば、このような回路は、第１のインバータ回路と第２のインバータ回路が直列に接続され、上記第１のインバータ回路の入力が自身の入力を構成し、上記第２のインバータ回路の出力が自身の第１の出力を構成して上記ディジタル信号を供給し、上記第１のインバータ回路の入力が、スレショルド作用を有するパススルー回路の調整入力に接続され、上記第１のインバータ回路の出力が上記第２のインバータ回路の入力に接続される接点がスレショルド作用を有する上記パススルー回路の制御入力に接続され、スレショルド作用を有する上記パススルー回路が、上記接点における信号に等しくかつ上記第２のインバータ回路により導かれる遅延に実質的に等しい遅延を有する信号をその出力で供給し、スレショルド作用を有する上記パススルー回路の上記出力が自身の第２の出力を構成して上記逆信号を供給する、ことを特徴とする。
【０００９】
これにより、簡単な回路を用いてディジタル信号のエッジと逆信号のエッジとを実質的に一致させるということが達成される。上記回路の動作が、ドイツ特許公報４３１５２９８で記載されるような追加のクロック信号から独立するということも達成される。
【００１０】
本発明にかかる回路の好ましい実施態様は、上記第１のインバータ回路と上記第２のインバータ回路は、ＭＯＳ−ＦＥＴから形成され、スレショルド作用を有する上記パススルー回路は、それらのゲートが相互に接続されスレショルド作用を有する上記パススルー回路の上記調整入力を構成し、それらのソースが相互に接続されスレショルド作用を有する上記パススルー回路の制御入力を構成し、それらのドレインは相互に接続されスレショルド作用を有する上記パススルー回路の上記出力を構成するＰ型ＭＯＳ−ＦＥＴおよびＮ型ＭＯＳ−ＦＥＴを含む、ことを特徴とする。
【００１１】
ＭＯＳＦＥＴを用いた動作により、非常に正確な回路を設計でき、かつ、簡単に製造できるということが達成される。上記回路内では個々の回路部品での様々な遅延を予め決定でき、製造中に申し分なく維持することができる。
【００１２】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明をより詳細に説明する。
図１は、供給電圧＋Ｖｃｃとグランド接続１とを有する回路を示す。第１のインバータ２と第２のインバータ３とが回路の入力４と第１の出力５との間で直列に接続される。インバータ２および３の各々は、Ｐ型ＭＯＳＦＥＴ６および７をそれぞれ含み、それらのソースは供給電圧Ｖｃｃに接続され、それらのゲートはＮ型ＭＯＳＦＥＴ８および９の各ゲートに接続され、これらのＮ型ＭＯＳＦＥＴのソースは、グランド１に接続される。Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８の両方のドレイン、およびＰ型ＭＯＳＦＥＴ７とＮ型ＭＯＳＦＥＴ９のドレインは、相互に接続される。回路の入力４は、Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８のゲートの接合点１０に接続される。接合点１１は、Ｐ型ＭＯＳＦＥＴ６のドレイン、Ｎ型ＭＯＳＦＥＴ８のドレイン、Ｐ型ＭＯＳＦＥＴ７のゲート、およびＮ型ＭＯＳＦＥＴ９のゲートの相互接続によって形成される。Ｐ型ＭＯＳＦＥＴ７のドレインとＮ型ＭＯＳＦＥＴ９のドレインとの接合点１２は、第１の出力５に接続される。この回路は、Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４をさらに備える。Ｐ型ＭＯＳＦＥＴ１３のゲートは、Ｎ型ＭＯＳＦＥＴ１４のゲートに接合点１５で接続される。この接合点１５は、接合点１０に接続される。Ｐ型ＭＯＳＦＥＴ１３のドレインは、Ｎ型ＭＯＳＦＥＴ１４のソースに接合点１６で接続される。この接合点１６は、接合点１１に接続される。Ｐ型ＭＯＳＦＥＴ１３のドレインは、Ｎ型ＭＯＳＦＥＴ１４のドレインに接合点１７で接続される。この接合点１７は、回路の第２の入力１８に接続される。Ｐ型ＭＯＳＦＥＴ１３の基板は、供給電圧Ｖｃｃに接続され、Ｐ型ＭＯＳＦＥＴ１３のソースに接続されない。Ｎ型ＭＯＳＦＥＴ１４の基板はグランド１に接続されるが、このことは明瞭化のために示さない。
【００１３】
回路１の動作は以下の通りである。回路の入力４における信号がロウからハイに切り替わると想定する。この結果、接合点１０および１５での電位がハイになる。接合点１０および１５の電位がハイになるという事実により、Ｐ型ＭＯＳＦＥＴ１３がオフに切り替わり、Ｎ型ＭＯＳＦＥＴ１４がオンに切り替わる。しかしながら、これによっては、接合点１７と出力１８に信号が現れるという結果にはいまだならない。接合点１１における電位は、Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８とによって決定される遅延をもってハイからロウへ切り替わる。接合点１１での電位がハイからロウに切り替わることにより、２つの結果がもたらされる。第１の結果はインバータ３に関連する。接合点１２における電位、従って回路の第１の出力５での電位は、Ｐ型ＭＯＳＦＥＴ７とＮ型ＭＯＳＦＥＴ９とによって決定される遅延をもってハイになる。接合点１１、従って接合点１６の電位がハイからロウに切り替わる結果、Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４によって回路が形成される。即ち、接合点１７、従って回路の第２の入力１８の電位は、Ｐ型ＭＯＳＦＥＴ１３のオフへの切り替わりとＮ型ＭＯＳＦＥＴ１４のオンへの切り替わりに従って降下する。ここで、接合点１２の電位がロウからハイに切り替わることと、接合点１７の電位がハイからロウへ切り替わることの両方は、接合点１１／１６の電位が降下して閾値を下回る瞬間まで発生しないということに留意されたい。Ｎ型ＭＯＳＦＥＴ１４およびＰ型ＭＯＳＦＥＴ７のゲート−ソース間電圧はこのプロセスの間不変であるということに注意されたい。
【００１４】
入力４における電位がハイからロウに切り替わる場合は、回路の動作は全く同一である。ただし、この場合は、Ｐ型ＭＯＳＦＥＴ１３がオンに切り替わり、Ｎ型ＭＯＳＦＥＴ１４がオフに切り替わり、接合点１２および１７における電位の遷移が発生し、同時にまた、このとき、接合点１１／１６における電位がＰ型ＭＯＳＦＥＴ１３およびＮ型ＭＯＳＦＥＴ９の閾値を超えて上昇する。
【００１５】
Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４は、接合点１６で信号を伝えるときに上述したようなスレショルド特性を示す。従って、ＭＯＳＦＥＴ１３および１４で形成される回路は、第１の入力、即ち接合点１５と、第２の入力、即ち接合点１６と、出力、即ち接合点１７とにおいてスレショルド作用を有するパススルー回路を構成する。
【００１６】
図２は、図１の回路が有する負荷よりも大きな負荷を制御できる、図１の回路の応用例である。図２では、必ずしも全ての部品を個別に指し示してはおらず、その代わりに、これらを既知の方法で相互にグループ化した。図１に関連してより詳細に記載されるように、図２においてインバータ２および３、Ｐ型ＭＯＳＦＥＴ１３並びにＮ型ＭＯＳＦＥＴ１４が、これらの間の相互接続と同様に識別可能である。図２にはインバータ２１が回路２０の入力におけるバッファとして示されている。出力１８におけるバッファとして機能するインバータ２２と出力５におけるバッファとして機能するインバータ２３とを設けた。バッファ２２および２３により、ディジタル信号と逆信号とが確実に出力２４および２５にそれぞれ再び現れ、これにより、これらの信号のエッジが実質的に一致する。バッファ２２および２３の大きさは、出力５および１８に現れる信号で制御可能な負荷よりも大きな負荷が制御できるように決定される。より大きな負荷さえも制御する可能性を提供し、同時に、出力５および１８、並びに出力２５および２４にそれぞれ現れる信号のエッジの同期化をさらに向上させるために、バッファとして機能するインバータ２８および２９が、回路２０の波線２７の右側に位置する回路部分２６に設けられる。ラッチ回路３０がインバータ２８および２９に接続され、タッチ回路３０の出力３１および３２がインバータ３３および３４によってバッファリングされる。
【００１７】
出力５におけるディジタル信号と出力１８における反転された信号について図１を参照しながら図２の回路２０の動作を説明した。回路部分２６を動作させるために、回路部分２６は、例えば、ここではより大きな負荷を制御できることを単に指示するために示したインバータおよびラッチ回路のような当業者に知られたサブ回路を備えるものと想定される。ラッチ回路３０は、出力２４および２５から到来する信号のエッジの同期化を損なうものではないことが知られているが、実際にはこれはさらに可能な限り改善する傾向にある。
【図面の簡単な説明】
【図１】  本発明にかかる回路を示す。
【図２】  より広い環境でより大きな負荷を制御するための本発明にかかる回路の応用例を示す。
【符号の説明】
４  入力
５  第１の出力
６，７，１３  Ｐ型ＭＯＳＦＥＴ
８，９，１４  Ｎ型ＭＯＳＦＥＴ
１０，１１，１５〜１７  接合点
１８  第２の入力
【図１】
0004836024.tif 000002
【図２】
0004836024.tif 000003