(57)【特許請求の範囲】
【請求項１】
半導体素子カードにおいて、
半導体素子と、
前記半導体素子に対応する動作電圧の好適なレベルを示すようにセッティングされた動作電圧表示器と、
前記好適なレベルの動作電圧を有し、前記半導体素子に連結された動作電圧発生器とを含み、
前記動作電圧発生器は、
各々の目標電圧を発生する多数の基準電圧発生器をさらに含み、
前記動作電圧表示器は、
前記基準電圧発生器のうちの一つから発生した前記好適なレベルの選択目標電圧を前記動作電圧表示器に連結させるマルチプレクサを含み、
前記マルチプレクサに連結された少なくとも一つのオプションピンをさらに含み、各々の前記オプションピンは、選択された目標電圧を表示するために、前記半導体素子の動作中はそれぞれ一定のレベルで連続して電圧を維持するそれぞれの電圧源に接続されることを特徴とすることを特徴とする半導体素子カード。
【請求項２】
前記半導体素子はメモリカードである半導体素子カードのためのメモリ素子であることを特徴とする請求項１に記載の半導体素子カード。
【請求項３】
前記メモリ素子は不揮発性であることを特徴とする請求項２に記載の半導体素子カード。
【請求項４】
前記動作電圧発生器を含むメモリ制御器をさらに含むことを特徴とする請求項２に記載の半導体素子カード。
【請求項５】
前記メモリ制御器は、
ホストと前記メモリ素子との間にデータ伝送を調節するデータ処理装置と、
前記データ処理装置を前記ホストに連結するホストインターフェースと、
前記データ処理装置を前記メモリ素子に連結するメモリインターフェースとを含み、
前記ホストインターフェース、前記データ処理装置、および前記メモリインターフェースにホスト電圧が印加され、
前記動作電圧はメモリインターフェースおよび前記メモリ素子に印加されることを特徴とする請求項４に記載の半導体素子カード。
【請求項６】
前記動作電圧発生器はホスト電圧から動作電圧を発生することを特徴とする請求項１に記載の半導体素子カード。
【請求項７】
前記動作電圧発生器は実質的に前記好適なレベルの動作電圧を維持するフィードバックパスを含むことを特徴とする請求項１に記載の半導体素子カード。
【請求項８】
前記フィードバックパスは、
動作電圧が発生された出力ノードと、
電圧ソースと前記出力ノードとの間に連結されたスイッチと、
前記動作電圧と好適なレベルを比較して前記動作電圧が前記好適なレベルと一致しなければ、前記出力ノードをチャージ／ディスチャージするスイッチをターンオンさせる比較器とを含むことを特徴とする請求項７に記載の半導体素子カード。
【請求項９】
前記動作電圧発生器は前記好適なレベルの目標電圧を発生し、前記比較器に連結された基準電圧発生器を含むことを特徴とする請求項８に記載の半導体素子カード。
【請求項１０】
前記電圧発生器は前記出力ノードに連結された短絡キャパシタをさらに含むことを特徴とする請求項８に記載の半導体素子カード。
【請求項１１】
前記電圧ソースはホスト電圧を供給するホストであることを特徴とする請求項８に記載の半導体素子カード。
【請求項１２】
前記動作電圧表示器は前記出力ノードに連結され、前記出力ノードで動作電圧を調節するため多様な連結を有する多数の金属線を有する可変抵抗ブロックを含むことを特徴とする請求項８に記載の半導体素子カード。
【請求項１３】
前記動作電圧表示器は、
前記マルチプレクサに連結された少なくとも一つのヒューズ回路をさらに含み、
前記ヒューズ回路の各々の出力の論理状態は選択された目標電圧を示すようにセッティングされることを特徴とする請求項８に記載の半導体素子カード。
【請求項１４】
前記動作表示器は、
ホスト電圧と動作電圧を比較して昇圧信号、電圧降下信号、および電圧パス信号のうちの一つを発生する電圧選択デコーダを含み、
前記動作電圧発生器は、
前記昇圧信号が前記動作電圧の好適なレベルが前記ホスト電圧よりさらに大きいことを示す場合、前記ホスト電圧から昇圧された動作電圧を発生する第１電圧発生器と、
前記電圧パス信号が前記動作電圧の好適なレベルが実質的に前記ホスト電圧と同一であることを示す時、動作電圧をホスト電圧として発生する第２電圧発生器と、
前記電圧降下信号が前記動作電圧の好適なレベルが前記ホスト電圧より低いことを示す時、前記ホスト電圧から降下された動作電圧を発生する第３電圧発生器とを含むことを特徴とする請求項１に記載の半導体素子カード。
【請求項１５】
前記動作電圧表示器は、
前記電圧選択デコーダに連結された少なくとも一つのオプションピンをさらに含み、
各々のオプションピンの論理状態は動作電圧の好適なレベルを示すようにセッティングされることを特徴とする請求項１４に記載の半導体素子カード。
【請求項１６】
前記動作電圧表示器は、
前記電圧選択デコーダに連結された少なくとも一つのヒューズ回路をさらに含み、
前記ヒューズ回路の各々の出力の倫理状態は前記動作電圧の好適なレベルを表示するように設定されることを特徴とする請求項１４に記載の半導体素子カード。
【請求項１７】
半導体素子と、
前記半導体素子に連結された動作電圧を発生する動作電圧発生器とを含み、
前記動作電圧発生器は前記動作電圧が実質的に好適なレベルを維持するようにするフィードバック回路を含み、
前記動作電圧発生器は、各々の目標電圧を発生する多数の基準電圧発生器を含み、
前記基準電圧発生器のうちの一つから発生した前記好適なレベルの選択目標電圧を前記動作電圧表示器に連結させるマルチプレクサを含む動作電圧表示器は、前記マルチプレクサに連結された少なくとも一つのオプションピンをさらに含み、各々の前記オプションピンは、選択された目標電圧を表示するために、前記半導体素子の動作中はそれぞれ一定のレベルで連続して電圧を維持するそれぞれの電圧源に接続されることを特徴とする半導体素子カード。
【請求項１８】
前記半導体素子はメモリカードである半導体素子のためのメモリであることを特徴とする請求項１７に記載の半導体素子カード。
【請求項１９】
前記メモリ素子は不揮発性であることを特徴とする請求項１８に記載の半導体素子カード。
【請求項２０】
前記動作電圧発生器を含むメモリ制御器を含むことを特徴とする請求項１８に記載の半導体素子カード。
【請求項２１】
前記メモリ制御器は、
ホストと前記メモリ素子との間のデータ伝送を制御するデータ処理素子と、
前記データ処理素子を前記ホストに接続するホストインターフェースと、
前記データ処理素子を前記メモリ素子に接続するメモリインターフェースとをさらに含み、
前記ホストインターフェース、前記データ処理素子、およびメモリインターフェースにホスト電圧が印加され、
前記メモリインターフェースおよび前記メモリ素子には前記動作電圧が印加されることを特徴とする請求項１８に記載の半導体素子カード。
【請求項２２】
前記動作電圧発生器はホスト電圧から前記動作電圧を発生することを特徴とする請求項１７に記載の半導体素子カード。
【請求項２３】
フィードバックパスは、
動作電圧が発生される出力ノードと、
電圧ソースおよび前記出力ノードとの間に連結されたスイッチと、
前記動作電圧が前記好適なレベルと同一ではない場合に、前記動作電圧と好適なレベルを比較して前記出力ノードをチャージ／ディスチャージするスイッチをターンオンさせる比較器とを含むことを特徴とする請求項１７に記載の半導体素子カード。
【請求項２４】
前記電圧ソースはホスト電圧を供給するホストであることを特徴とする請求項２３に記載の半導体素子カード。
【請求項２５】
半導体素子と、
ホスト電圧から好適なレベルを有する動作電圧を発生し、前記半導体素子に連結された動作電圧発生器とを含み、
前記動作電圧の好適なレベルは前記ホスト電圧より高いか、低いか、実質的に同一であり、
前記動作電圧発生器は各々の目標電圧を発生する多数の基準電圧発生器をさらに含み、
前記基準電圧発生器のうちの一つから発生した前記好適なレベルの選択目標電圧を動作電圧表示器に連結させるマルチプレクサを含む動作電圧表示器と、前記マルチプレクサに連結された少なくとも一つのオプションピンとをさらに含み、各々の前記オプションピンは、選択された目標電圧を表示するために、前記半導体素子の動作中はそれぞれ一定のレベルで連続して電圧を維持するそれぞれの電圧源に接続されることを特徴とする半導体素子カード。
【請求項２６】
ホスト電圧と前記動作電圧を比較して昇圧信号、電圧降下信号、および電圧パス信号のうちの一つを選択して発生する電圧選択デコーダをさらに含み、
前記動作電圧発生器は、
前記昇圧信号が前記動作電圧の好適なレベルが前記ホスト電圧より大きいことを示す場合に、前記ホスト電圧から昇圧された動作電圧を発生する第１電圧発生器と、
前記電圧パス信号が前記動作電圧の好適なレベルが前記ホスト電圧と実質的に同一であることを示す時、前記動作電圧をホスト電圧に発生する第２動作電圧発生器と、
前記電圧降下信号が前記動作電圧の好適なレベルが前記ホスト電圧より低いことを示す時、前記ホスト電圧から降下された動作電圧を発生する第３電圧発生器とを含むことを特徴とする請求項２５に記載の半導体素子カード。
【請求項２７】
前記半導体素子はメモリカードである半導体素子のためのメモリ素子であることを特徴とする請求項２５に記載の半導体素子カード。
【請求項２８】
前記メモリ素子は不揮発性であることを特徴とする請求項２７に記載の半導体素子カード。
【請求項２９】
前記動作電圧発生器を含むメモリ制御器をさらに含むことを特徴とする請求項２７に記載の半導体素子カード。
【請求項３０】
前記メモリ制御器は、
ホストと前記メモリ素子との間にデータ伝送を制御するデータ処理素子と、
前記データ処理素子を前記ホストに接続するホストインターフェースと、
前記データ処理素子を前記メモリ素子に接続するメモリインターフェースとをさらに含み、
前記ホストインターフェース、前記データ処理素子、および前記メモリインターフェースにホスト電圧が印加され、
前記メモリインターフェースおよび前記メモリ素子に前記動作電圧が印加されることを特徴とする請求項２９に記載の半導体素子カード。
【請求項３１】
半導体素子と、
制御器とを含み、
前記制御器はホストと半導体素子との間にデータ伝送を制御するデータ処理素子と、
ホスト電圧から前記半導体素子のための動作電圧を発生する電圧調節器とを含み、
前記ホスト電圧は前記データ処理素子に印加され、
前記動作電圧は前記半導体素子に印加され、
各々の目標電圧を発生する多数の基準電圧発生器を含む動作電圧発生器と、
前記基準電圧発生器のうちの一つから発生した好適なレベルの選択目標電圧を動作電圧表示器に連結させるマルチプレクサを含む動作電圧表示器と、前記マルチプレクサに連結された少なくとも一つのオプションピンとをさらに含み、各々の前記オプションピンは、選択された目標電圧を表示するために、前記半導体素子の動作中はそれぞれ一定のレベルで連続して電圧を維持するそれぞれの電圧源に接続されることを特徴とする半導体素子カード。
【請求項３２】
前記半導体素子はメモリカードである半導体素子のためのメモリ素子であることを特徴とする請求項３１に記載の半導体素子カード。
【請求項３３】
前記メモリ素子は不揮発性であることを特徴とする請求項３２に記載の半導体素子カード。
【請求項３４】
データ処理素子を前記ホストに接続するホストインターフェースと、
前記データ処理素子を前記メモリ素子に接続するメモリインターフェースとをさらに含み、
前記ホスト電圧は前記ホストインターフェースと前記メモリインターフェースとの間に連結され、
前記動作電圧は前記メモリインターフェースに連結されることを特徴とする請求項３１に記載の半導体素子カード。
【請求項３５】
前記動作電圧の好適なレベルを示すように設定された動作電圧表示器をさらに含み、
前記電圧調節器は好適なレベルを有する動作電圧を発生することを特徴とする請求項３１に記載の半導体素子カード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリカードのような半導体素子カードに関連したものであり、特に、カード上の半導体素子に多重電圧のうちのいずれも供給することができる半導体素子カードに関するものである。
【背景技術】
【０００２】
図１はメモリ素子１０４とホスト１０６との間のデータ伝送のための従来の技術によるメモリカード１０２を示している。前記メモリカード１０２は前記メモリカード１０２にホスト電圧を供給するホスト１０６に挿入されている。前記ホスト１０６からのホスト電圧がメモリ制御器１０８および前記メモリ素子１０４に連結されている。このような方法で、前記メモリカード１０２の構成要素１０４および１０８は前記ホスト１０６からの電源で動作を駆動させる。
【０００３】
従来の技術によれば、前記メモリ素子１０４の動作電圧が前記ホスト１０６からのホスト電圧と実質的に同一である時、前記メモリ素子１０４は正常に動作する。例えば、前記ホスト１０６および前記メモリ素子１０４は全部３．３Ｖの動作電圧で動作する。
【０００４】
しかし、前記従来の技術によるメモリ素子１０２は前記メモリ素子１０４の動作電圧と他のホスト電圧を提供するホストに利用されることができない。したがって、従来の技術では、前記メモリ素子１０４が前記ホスト電圧と実質的に同一の動作電圧を有する時、前記ホスト１０６は前記メモリカード１０２と正常に動作する。一方、前記メモリ素子１０４は実質的に前記ホスト電圧と同一の電圧をメモリ素子１０４の動作電圧に供給するホスト１０６に接続された時に正常に動作する。
【０００５】
最近、前記メモリ素子１０４は例えば電力消費を最小化するための１．８Ｖ程度の低い動作電圧でデザインされる。しかし、低い動作電圧を有するそのようなメモリ素子１０４は高いホスト電圧を提供するホスト１０６とは正常に動作することができない。
【０００６】
Ｍｉｚｕｔａに対する米国特許Ｎｏ．５，８２８，８９２（以下“Ｍｉｚｕｔａ”と称する）は図２のように電源電圧制御回路１２を有するメモリカード１１に関する内容を入れている。前記電源電圧制御回路１２は好適な動作電圧をＩ／Ｏ（インプット／アウトプットバッファ）１３およびＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）素子１４に好適な動作電圧を供給する。前記電圧制御回路１２は前記ホスト電圧Ｖｃｃがさらに高い時にも（例えば、５．０Ｖ）好適な動作電圧（例えば、３．３Ｖ）を発生する。
【０００７】
図３はＭｉｚｕｔａに載せられた電圧制御回路１２の実施形態を示している。前記ホスト電圧は第１ウィンドウ（ｗｉｎｄｏｗ）比較器２１および第２ウィンドウ比較器２４に連結された入力２８に供給される。前記ホスト電圧が例えば、４．５〜５．５Ｖの第１区間にあれば、前記第１ウィンドウ比較器２１は第１ＭＯＳＦＥＴ２２をターンオンさせる。前記ホスト電圧が３．３〜３．６Ｖの第２区間の範囲にあれば、前記第２ウィンドウ比較器２４は第２ＭＯＳＦＥＴ２５をターンオンさせる。
【０００８】
前記ターンオンされた第１ＭＯＳＦＥＴ２２は前記ホスト電圧をＤＣ−ＤＣコンバータ２３に連結させる。前記ＤＣ−ＤＣコンバータ２３は第１区間のホスト電圧を前記ＤＲＡＭ１４の動作電圧（例えば、３．３Ｖ）に低める。前記降下された動作電圧は出力端２９に発生される。前記ターンオンされた第２ＭＯＳＦＥＴ２５は第２区間のホスト電圧を前記出力端２９にＤＲＡＭ１４の動作電圧として簡単に連結させる。
【０００９】
それによって、前記電圧制御回路１２は前記ホスト電圧と同一、またはホスト電圧より低い動作電圧に供給する。結果的に、前記メモリカード１２は前記ＤＲＡＭ１４の動作電圧と同一、またはＤＲＡＭ１４の動作電圧より大きいホスト電圧を供給する他のタイプのホストに利用されることができる。
【００１０】
Ｍｉｚｕｔａの前記メモリカード１１は他のホスト電圧を供給して他の種類のホストを動作するようにする。しかし、Ｍｉｚｕｔａの前記メモリカード１１は前記メモリ素子１４の所定の動作電圧を供給する。なぜなら、前記ＤＣ−ＤＣコンバータ２３は所定の動作電圧に変圧するように固定されているためである。技術の進歩によって、前記メモリ素子１４の動作電圧は徐々に減少している。これによって、メモリカード内の前記メモリ素子は多様な動作電圧のうち一つを有することができる。しかし、Ｍｉｚｕｔａの前記メモリカード１１は前記メモリ素子１４の多様な動作電圧を供給しない。
【００１１】
したがって、メモリ素子の多様な動作電圧に容易に適用されるメモリカードが要求される。
【特許文献１】米国特許第５，８２８，８９２号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は前記カード上の半導体素子の多様な動作電圧を供給するメカニズムを有するメモリカードのようなメモリ素子を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施形態によれば、半導体素子カードは半導体素子、動作電圧表示器、および動作電圧発生器を含む。動作電圧表示器は前記半導体素子に対応する動作電圧の好適なレベル示すようにセッティングされる。動作電圧発生器は前記好適なレベルの動作電圧を供給し、前記半導体素子に連結されている。
【００１４】
本発明の一実施形態において、前記半導体素子はメモリカードである半導体素子のための半導体素子である。この場合に、前記半導体素子カードは前記動作電圧発生器を有するメモリ制御器を含む。
【００１５】
前記メモリ制御器はデータ処理素子、ホストインターフェース、およびメモリインターフェースを含む。前記データ処理素子はホストと前記メモリ素子との間のデータ伝送を制御する。前記ホストインターフェースは前記データ処理素子を前記ホストに接続し、前記メモリインターフェースは前記データ処理素子を前記メモリ素子に接続する。ホスト電圧が前記ホストインターフェース、前記データ処理素子、およびメモリインターフェースに印加される。前記動作電圧は前記メモリインターフェースと前記メモリ素子に印加される。
【００１６】
本発明の他の実施形態において、前記動作電圧発生器は前記ホスト電圧から動作電圧を発生する。
【００１７】
本発明のまた他の実施形態において、前記動作電圧発生器は前記動作電圧が前記好適なレベルを実質的に維持するようにするフィードバックパスを含む。例えば、前記フィードバックパスは動作電圧が発生される出力ノードを含む。スイッチは前記ホスト電圧と前記出力ノードとの間に連結されている。前記動作電圧が前記好適なレベルと同一ではない場合に、比較器は前記動作電圧を前記好適なレベルと比較して前記出力ノードをチャージ／ディスチャージするスイッチをターンオンさせる。
【００１８】
本発明のまた他の実施形態において、電圧発生器は、各々の目標電圧を発生する多数の基準電圧発生器をさらに含み、動作電圧表示器は、前記基準電圧発生器のうちの一つから発生した好適なレベルの選択目標電圧を前記動作電圧表示器に連結させるマルチプレクサを含む。
【００１９】
前記動作電圧表示器は前記マルチプレクサに連結された少なくとも一つのオプションピンをさらに含み、各々の前記オプションピンは、選択された目標電圧を表示するために、前記半導体素子の動作中はそれぞれ一定のレベルで連続して電圧を維持するそれぞれの電圧源に接続される。選択的に、前記動作電圧表示器は前記マルチプレクサに連結された少なくとも一つのヒューズ回路をさらに含み、前記ヒューズ回路の各々の出力の論理状態は前記選択目標電圧を表示するようにセッティングされる。
【００２０】
本発明の他の実施形態において、前記動作電圧表示器は前記ホスト電圧と動作電圧を比較して昇圧信号、電圧降下信号、および電圧パス信号のうちの一つを発生する電圧選択デコーダを含む。昇圧信号が動作電圧の好適なレベルが前記ホスト電圧より大きいことを示せば、第１電圧発生器は前記ホスト電圧から昇圧された動作電圧を発生させる。前記電圧パス信号が動作電圧の好適なレベルが実質的に前記ホスト電圧と同一であることを示せば、第２電圧発生器は前記動作電圧をホスト電圧に発生する。前記電圧降下信号が動作電圧の好適なレベルが前記ホスト電圧より低いことを示せば、第２電圧発生器は前記ホスト電圧から降下された動作電圧を発生する。
【００２１】
本発明の他の実施形態において、前記動作電圧表示器は前記出力ノードに連結され、前記出力ノードの動作電圧を調節するために多様に連結された多数の金属線を有する可変抵抗ブロックを含む。
【００２２】
このような方法で、前記動作電圧発生器は前記ホスト電圧より高いか、低いか、または実質的に同一のいずれか一つの好適なレベルを有する動作電圧を発生する。したがって、前記半導体素子カードは前記半導体素子の多様な動作電圧を供給するのに容易に利用されることができる。
【発明の効果】
【００２３】
本発明によれば、前記半導体素子カードは、半導体素子の多様な動作電圧に適するように容易に変化させることができる。
【発明を実施するための最良の形態】
【００２４】
本発明のこのような、または他の特徴および利点は以下の詳細な説明およびこれに添付された図面を考慮してより効果的に理解されるであろう。
【００２５】
本発明はメモリカードに関するものであるが、どのような種類の半導体素子カードにも広く適用されることができる。
【００２６】
図４を参照すれば、本発明の一実施形態による半導体カード２０２は半導体素子２０４とホスト２０６との間にデータを伝送する。前記半導体素子２０４はフラッシュメモリ素子、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、ＦＲＡＭなどの不揮発性メモリ素子である。
【００２７】
前記メモリ素子２０４がフラッシュメモリ素子である場合に、前記メモリカード２０２を“フラッシュカード”という。このようなフラッシュカードは製品または応用製品に従ってＭＭＣ（マルチメディアカード、ＳＤ（保安素子）、ＣＦ（接触フラッシュ）、またはメモリスティックなどの様々な種類からなっている。
【００２８】
前記メモリカード２０２を特定の目的に使用するホスト２０６はＭＰ３プレやー、カムコーダ、デジタルカメラ、ＰＤＡ，モバイル商品などの一般的な携帯用製品である。しかし、本発明の半導体カード２０２はどのような種類の半導体素子２０４およびホスト２０６にも利用可能である。
【００２９】
再び、図４を参照すれば、前記メモリカード２０２は電圧調節器２１０を含むメモリ制御回路２０８、ホストインターフェース２１２、データ処理回路２１４、およびメモリインターフェース２１６を含む。前記ホストインターフェース２１２はメモリ制御回路２０８を前記ホスト２０６に連結し、前記メモリインターフェース２１６は前記メモリ制御回路２０８を前記メモリデバイス２０４に連結する。前記データ処理回路２１４は前記メモリ素子２０４とホスト２０６との間にデータ伝送のために前記インターフェース２１２、２１６の動作を制御する。
【００３０】
前記電圧調節器２１０は前記ホスト２０６からホスト電圧を受けて前記メモリ素子２０４および前記メモリインターフェース２１６に動作電圧を供給する。この実施形態で前記ホスト電圧は前記ホストインターフェース２１２、前記データ処理素子２１４、および前記メモリインターフェース２１６に供給される。
【００３１】
図４と図５を参照すれば、この実施形態で、前記電圧調節器２１０は動作電圧発生器である。図５で、前記電圧調節器２１０は比較器２２２のマイナスの入力端子に目標電圧を連結する基準電圧発生器２２０を含む。前記比較器２２２の出力端子はＰＭＯＳＦＥＴ２２４のゲートに連結されている。前記ＰＭＯＳＥＴ２２４のソースは前記ホスト２０６から供給されるホスト電圧に連結されている。
【００３２】
前記ＰＭＯＳＦＥＴ２２４のドレインはフィードバックパス２２６を経て前記比較器２２２のプラスの入力端子に連結されている。前記ＰＭＯＳＦＥＴ２２４のドレインは動作電圧を有する出力ノード２２８を形成する。この実施形態で短絡キャパシタ２３０が前記出力ノード２２８と前記ホストの接地ノードである低電圧ソースＶＳＳとの間に連結される。
【００３３】
前記電圧調節器（図５参照）の動作中に、前記基準電圧発生器２２０は前記出力ノード２２８に発生される好適なレベル（例えば、１．８Ｖ）の動作電圧を有する目標電圧を発生する。前記出力ノード２２８に発生される前記動作電圧のレベルは前記基準電圧発生器２２０からの目標電圧と比較される。
【００３４】
パワーアップ時、前記動作電圧のレベルが前記基準電圧より小さければ、ＰＭＯＳＦＥＴ２２４の前記比較器２２２のマイナスの出力によってターンオンされて前記出力ノード２２８を充電させ、これによって、前記動作電圧を増加させる。前記出力ノード２２８の動作電圧が目標電圧に到達すれば、前記比較器２２２のプラスの出力によって前記ＰＭＯＳＦＥＴ２２４がターンオフされる。
【００３５】
このような方法で、前記フィードバックパス２２６の前記出力ノード２２８で動作電圧を前記基準電圧発生器２２０からの目標電圧と実質的に同一に維持させる。したがって、前記メモリ素子２０４に供給される動作電圧は好適な動作電圧レベルより大きいホスト電圧レベル（例えば、図５の３．３Ｖ）を有する。
【００３６】
図６は動作電圧表示器２４０と動作電圧発生器２４２とを含む電圧調節器２１０の他の実施形態を示す。前記動作電圧表示器２４０は第１レベル（例えば、２．７Ｖ）を有する第１目標電圧を発生する第１基準電圧発生器２４４を含む。前記動作電圧表示器２４０は第２レベル（例えば、１．８Ｖ）の第２目標電圧を発生する第２基準電圧発生器２４６を含む。
【００３７】
前記動作電圧表示器２４０は前記第１および第２基準電圧発生器２４４、２４６からの前記目標電圧を入力するマルチプレクサ２４８をさらに含む。選択信号ＳＥＬが前記マルチプレクサに入力される。前記マルチプレクサは前記第１および第２基準電圧発生器２４４、２４６からの目標電圧のうちの一つを前記比較器２２２のマイナスの入力端子に連結される選択目標電圧に選択する。
【００３８】
前記動作電圧発生器２４２（図６）は図５の動作電圧発生器と類似に動作して前記マルチプレクサ２４８からの好適なレベルの選択目標電圧を有する出力ノード２２８に動作電圧を発生する。このような方法で、前記動作電圧表示器２４０（図６）は前記メモリ素子２０４の動作電圧に柔軟性を付与する。このような動作電圧表示器２４０として、前記メモリ素子２０４に利用される好適なレベルの動作電圧は前記基準電圧発生器２４４、２４６からの二つの目標電圧の間で変わることができる。
【００３９】
図７は前記図６の電圧調節器２４２と類似な動作電圧発生器２４２を有する電圧調節器２１０の他の実施形態を示す。図７の動作電圧表示器２５０は第１、第２、第３、および第４基準電圧発生器２５２、２５４、２５６、２５８を含む。各々の基準電圧発生器２５２、２５４、２５６、２５８は各々の目標電圧(例えば、５．０、３．３、２．７、１．８Ｖ)を発生する。
【００４０】
前記電圧発生器２５２、２５４、２５６、２５８から発生したそのような目標電圧はマルチプレクサ２６０によって入力される。このマルチプレクサ２６０は目標電圧のうちの一つを前記比較器２２２のマイナスの入力端子に連結される選択目標電圧に選択する。前記マルチプレクサ２６０は前記基準電圧発生器２５２、２５４、２５６、２５８からの目標電圧のうちの一つを二つの選択信号ＳＥＬ１、ＳＥＬ２の各々のロジック状態に従って選択する。
【００４１】
前記図７の動作電圧発生器２４２は図６の動作電圧発生器と類似に動作し、マルチプレクサ２６０に発生された好適なレベルの選択目標電圧を有する出力ノード２２８に動作電圧を発生する。このような方式で、前記動作電圧表示器２５０（図７）は前記メモリ素子２０４の動作電圧に柔軟性を付与する。このような動作電圧表示器２５０として、メモリ素子２０４に用いられる好適なレベルの動作電圧は前記基準電圧発生器２５２、２５４、２５６、２５８からの四つの目標電圧相異で変化する。
【００４２】
図８は図７の選択信号ＳＥＬ１、ＳＥＬ２の各々の論理状態をセッティングするメカニズムの一例を示している。図８によれば、前記メモリカード２０２は前記メモリ制御器２０８の第１ＩＣ（集積回路）パッケージおよび        前記メモリ素子２０４の第２ＩＣパッケージを含む。前記メモリカード２０２は多数のコンタクトパッドを含み、例えば、ホスト電圧ＶＤＤに連結された第１コンタクトパッド２６２とホスト接地ＶＳＳに連結された第２コンタクトパッド２６４がある。
【００４３】
前記第１コンタクトパッド２６２に連結されたホスト電圧ライン２６６と前記第２コンタクトパッド２６４に連結されたホスト接地ライン２６８は前記メモリ制御器２０８の周辺に形成される。前記メモリ制御器２０８の第１ピン２７２には第１選択信号ＳＥＬ１が印加され、前記ホスト電圧ライン２６６および前記ホスト接地ライン２６８のうちの一つに連結される。もし第１ピン２７２が前記ホスト電圧ライン２６６に連結されれば、第１選択信号ＳＥＬ１はロジックハイ状態を有する。もし第１ピン２７２が前記ホスト接地ライン２６８に連結されれば、前記選択信号ＳＥＬ１はロジックロー状態を有する。
【００４４】
これと類似に、前記メモリ制御器２０８の第２ピン２７４には第２選択信号ＳＥＬ２が印加され、前記ホスト電圧ライン２６６およびホスト接地ライン２６８のうちの一つが連結される。もし前記第２ピン２７４がホスト電圧ライン２６６に連結されれば、第２選択信号ＳＥＬ２はロジックハイ状態を有する。もし第２ピン２７４が前記ホスト接地ライン２６８に連結されれば、前記第２選択信号ＳＥＬ２はロジックロー状態を有する。
【００４５】
図７および図８によれば、メモリカード２０２の形成過程のうちで、前記第１および第２ピン２７２、２７４は各々のライン２６６、２６８のうちの一つに連結され、前記マルチプレクサ２６０は前記メモリ素子２０４の好適なレベルの動作電圧に相応するように基準電圧発生器２５２、２５４、２５６、２５８からの四つの目標電圧のうちの一つを選択する。このような方法で、第１および第２ピン２７２、２７４はロジック状態で、前記メモリ素子２０４の好適な動作電圧レベルを示す動作電圧表示器２５０の一部分にセッティングされる。
【００４６】
再び、図８を参照すれば、前記出力ノード２２８に発生される動作電圧はメモリ制御器２０８の第３ピン２７６に印加される。前記メモリ制御器２０８はメモリ素子２９４の動作電圧ピン２７８に連結される。メモリ素子２０４の接地ピン２８０がホスト接地ライン２６８に連結されて前記動作電圧ピン２７８の動作電圧はホスト接地ＶＳＳに関するものである。
【００４７】
図６および図８によれば、前記メモリ制御器２０８の第１ピン２７２のようなただ一つのピンのみが前記マルチプレクサ２４８の選択信号ＳＥＬを印加するのに使用されるであろう。この場合に、前記第１ピン２７２は選択信号ＳＥＬ（図６）の論理状態をセッティングするためのライン２６６，２６８のうちの一つに連結される。
【００４８】
図９は各々の選択信号ＳＥＬ１、ＳＥＬ２（図７）の論理状態をセッティングする他のメカニズムを示す。図９はパワーアップ初期化信号発生器２８５に連結された第１ヒューズ回路２８２および第２ヒューズ回路２８７を示す。前記パワーアップ初期化信号発生器２８５はホスト電圧ＶＤＤとホスト接地電圧ＶＳＳとの間に連結される。パワーアップ時、前記初期化信号発生器２８５はロジックハイ状態のバイアス電圧ＶＣＣＨを示す。
【００４９】
前記第１ヒューズ回路２８２はヒューズ２８４を含み、前記ヒューズ２８４は第１ノード２８８でＰＭＯＳＦＥＴ２８６のドレインに連結されている。前記ＰＭＯＳＦＥＴ２８６はホスト電圧ＶＤＤに連結されたソースを含んでおり、ＶＣＣＨバイアス電圧が印加されたゲートを含んでいる。ＮＭＯＳＦＥＴ２９０は前記ヒューズ２８４の第２ノード２９２に連結されたドレインおよびホスト接地ノードＶＳＳに連結されたソース、そしてＶＣＣＨバイアスが印加されたゲートを含む。
【００５０】
前記第１ヒューズ回路２８２はまた前記ヒューズ２８４の第１ノード２８８に連結されたインバータ２９６、２９８、ループのラッチ２９４を含む。前記ラッチ２９４の出力は第１選択信号ＳＥＬ１を発生する。前記第１ヒューズ回路２８２の動作の間、ヒューズ２８４が短絡されてオープン回路になれば、ＳＥＬ１信号はロジックロー状態になる。選択的に、前記ヒューズ２８４が短絡されなければ、ＳＥＬ１信号はロジックハイ状態になる。
【００５１】
前記第１ヒューズ回路２８２のヒューズ２８４はＳＥＬ１信号の論理状態をセッティングするために短絡されるか、または短絡されない。前記第２ヒューズ回路２８７は第１ヒューズ回路２８２と類似であり、その内に他のヒューズを含んでいる。第２ヒューズ回路２８７はＳＥＬ２信号の論理状態をセッティングするために短絡されるか、短絡されない。
【００５２】
図７および図９を参照すれば、前記メモリカード２０２が製造される間、前記第１および第２ヒューズ回路の各々に含まれたヒューズは、前記マルチプレクサ２６０が前記メモリ素子２０４の好適なレベルの動作電圧に対応する基準電圧発生器２５２、２５４、２５６、２５８から発生された四つの電圧のうちの一つを選択するように、短絡されるか、短絡されない。このような方法で、第１および第２ヒューズ回路２８２、２８７内の各々のヒューズが動作電圧表示器２５０（前記メモリ素子２０４の動作電圧の好適なレベルを示す）の一部分にセッティングされる。
【００５３】
図１０は前記出力ノード２２８に動作電圧を発生する電圧調節器２１０の他の実施形態を示している。動作電圧のレベルは可変抵抗ブロック３２０内の多数の金属線３０２、３０４、３０６の可変連結に従って調節可能である。図５および図１０の参照番号と同一の番号を有した構成要素はその構造および機能面で類似である。
【００５４】
図１０で、複数の抵抗は前記ＰＭＯＳＦＥＴ２２４のドレインから連結される。第１抵抗３０８は前記ＰＭＯＳＦＥＴ２２４のドレインとフィードバックパスノード３１０との間に連結される。第２抵抗３１０はフィードバックパスノード３１０と第１メタルライン３０２との間に連結される。第３抵抗３１４は第１金属線３０２と第２金属線３０４との間に連結される。第４抵抗３１６は第２金属線３０４と第３金属線３０６との間に連結されれば、第３金属線３０６はホスト接地ノードＶＳＳに連結される。
【００５５】
前記金属線３０２、３０４、３０６のうちのいずれも前記可変抵抗ブロック３２０の抵抗を変化させるために互いに連結されることができる。例えば、第１金属線３０２が第３金属線３０６に連結されれば、前記抵抗ブロック３２０の抵抗はゼロである。もし、前記第２金属線３０４が第３金属線３０６に連結されれば、前記抵抗ブロック３２０の抵抗は第３抵抗３１４になる。もし、第１金属線３０２が第２金属線に連結されれば、前記抵抗ブロック３２０の抵抗は第４抵抗３１６になる。
【００５６】
どのような場合にも、基準電圧発生器２２０から発生した前記基準電圧に実質的に類似の電圧がフィードバックパスノード３１０に発生される。抵抗ブロック３２０の抵抗値を変化させて前記抵抗３０８、３２１、３１４、３１６に可変レベルの電流を流す。このような電流の可変レベルによって、前記出力ノード２２８に発生した動作電圧が変わるようになる。前記金属線３０２、３０４、３０６の連結は前記出力ノード２２８に発生した動作電圧のレベルに合うように可変される。これによって、前記図１０の電圧調節器２１０はメモリ素子２０４の動作電圧に柔軟性を有するようにする。
【００５７】
図１１は動作電圧表示器３３０と動作電圧発生器３３２を含む電圧調節器２１０の他の実施形態を示す。前記動作電圧表示器はホスト電圧レベル探知器３３４と動作電圧デコーダ３３６とを含む。前記ホスト電圧レベル探知器３３４はホスト電圧ＶＤＤのレベルを前記動作電圧デコーダ３３６に表示する。
【００５８】
前記動作電圧デコーダ３３６はメモリ素子２０４の動作電圧の好適なレベルを示すロジック状態を有する第１および第２信号ＳＥＬ１、ＳＥＬ２に入力させる。前記第１および第２選択信号ＳＥＬ１、ＳＥＬ２は図８および図９で説明したように発生されるであろう。前記動作電圧デコーダ３３６は前記ホスト電圧ＶＤＤのレベルとメモリ素子２０４の動作電圧の好適なレベルを比較し、昇圧信号、パス信号、電圧降下信号のうちの一つを出す。
【００５９】
前記動作電圧の好適なレベルがホスト電圧ＶＤＤより高い時に、前記動作電圧デコーダ３３６は昇圧信号を発生する。選択的に、前記電圧パス信号が発生されれば、第２電圧発生器３４４（すなわち、電圧パス回路）が活性化されて前記動作電圧をホスト電圧として発生する。
【００６０】
最後に、前記電圧降下信号が発生されれば、第３電圧発生器３４６（すなわち、電圧降下回路）が活性化されて前記ホスト電圧より低い動作電圧が発生される。このような方法で、図１１の前記電圧調節器２１０はメモリ素子２０４の動作電圧の好適なレベルが前記ホスト電圧レベルと実質的に大きいか、実質的に同一であるか、または少なくなるようにする。
【００６１】
先の説明の実施形態は一種の例示であり、これに限定されない。例えば、本発明はメモリカード２０２のためのメモリ素子２０４を参照して説明された。しかし、本発明は他の半導体素子カードの他のタイプの半導体素子の動作電圧を発生するのに利用されることができる。さらに、どのような番号の構成要素もただ例として表現されて説明され、またどのような値の電圧もただ例として表現されて説明された。例えば、前記図５の電圧調節器２１０でＮＭＯＳＳＦＥＴのマイナスのホスト電圧は出力ノード２２８をマイナスの動作電圧にディスチャージするために利用されることもできる。
【００６２】
本発明は以下請求項およびそれと同等な事項によってのみ限定される。
【図面の簡単な説明】
【００６３】
【図１】従来の技術によるホストに接続されたメモリカードを示す図面。
【図２】従来の技術による多様なホスト電圧を調節するメモリカードを示す図面。
【図３】従来の技術による図２の電圧調節回路を示す図面。
【図４】本発明の好適な実施形態によるメモリ素子の多様な動作電圧を調節するのに適するメモリカードを示す図面。
【図５】本発明の好適な実施形態による図４の電圧調節回路の構成要素を示す図面。
【図６】本発明の好適な実施形態による図４の電圧調節回路の他の例としてメモリ素子の四つの可能な動作電圧を調節する構成要素を含む図面。
【図７】本発明の好適な実施形態による図４の電圧調節回路のまた他の例としてメモリ素子の四つの可能な動作電圧を調節する構成要素を含む図面。
【図８】本発明の好適な実施形態による図７の動作電圧レベルを示すように決められた論理状態を有するオプションピンを示す図面。
【図９】本発明の好適な実施形態による図７の動作電圧レベルを示すように決められた論理状態のアウトプットを発生するヒューズ回路を示す図面。
【図１０】本発明の好適な実施形態による図４の電圧調節回路として適切な動作電圧を提供する可変抵抗を含む図面。
【図１１】本発明の他の実施形態によるホスト電圧と同一、ホスト電圧より大きいか、またはホスト電圧より小さい動作電圧を発生する図４の電圧調節回路を示す図面。
【符号の説明】
【００６４】
２０２・・・半導体カード、２０４・・・半導体素子、２０６・・・ホスト、２０８・・・メモリ制御回路、２１０・・・電圧調節器、２１２・・・ホストインターフェース、２１４・・・データ処理回路、２１６・・・メモリインターフェース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004676752.tif 000007
【図７】
0004676752.tif 000008
【図８】
0004676752.tif 000009
【図９】
0004676752.tif 000010
【図１０】
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【図１１】
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