(57)【特許請求の範囲】
【請求項１】
Ｌ本（Ｌは２以上の整数）の入力データを、予め定められたビット単位で、Ｌ本の出力にスイッチングするスイッチ手段と、前記データのアイドル部分へ挿入すべきアイドルパターンを生成するアイドルパターン生成手段と、前記Ｌ本の出力の１本と前記アイドルパターンとをそれぞれ入力としてその一つを出力するＬ個の選択手段と、これ等選択手段のＬ本の出力を時多重して出力する多重手段とを含む多重化伝送装置であって、
前記アイドルパターン生成手段は、前記アイドルパターンを前記スイッチ手段の切替え単位であるスイッチ単位に分割した複数の断片パターンを生成するよう構成されていることを特徴とする多重化伝送装置。
【請求項２】
前記Ｌ個の選択手段の各々は、前記複数の断片パターンと前記Ｌ本の出力の各１本とをそれぞれ入力としてその一つを出力するよう構成されていることを特徴とする請求項１記載の多重化伝送装置。
【請求項３】
前記アイドルパターンが、前記スイッチ単位で見た場合に、先頭の基本パターンを除きそれ以降は同一パターンの連続であり、前記アイドルパターン生成手段は、前記断片パターンとして、前記基本パターンと前記スイッチ単位で分割したパターンとからなることを特徴とする請求項２記載の多重化伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多重化伝送装置に関し、特に多重化機能を有する時分割交換機においてアイドルパターンを挿入するためのアイドルパターン挿入方式に関するものである。
【０００２】
【従来の技術】
この種の多重化伝送装置では、装置間で伝送品質の監視を行っており、回線未使用時には受信側で不要な監視アラームを検出しないようにするアイドルパターンを挿入している。そのアイドルパターンの挿入方法として、従来は図３１のような方式が用いられていた。図３１に従来のアイドルパターン挿入のための構成を示す。
【０００３】
図３１を参照すると、主信号をＬ×Ｌスイッチを使用して（Ｌは２以上の整数）時分割交換する装置において、入力データ１６を入力としてＬ本のデータ７に時分割する時分割部５と、Ｌ本のデータ７を入力として主信号処理してＬ本のデータ９を出力する主信号処理部１と、Ｌ本のデータ９を入力として出力データ１７に時多重およびＯＨ（オーバヘッド）バイト等を挿入する時多重部６と、データ９に挿入するアイドルパターンを生成するアイドルパターン生成部２と、アドレス１４およびデータ１５を用いて上位システム４とインタフェースし主信号処理部１に対して制御バス１０および制御バス１１を生成する制御メモリ部３と、全体を上位で制御する上位システム４とが設けられている。
【０００４】
主信号処理部１内では、制御バス１０によりＬ本の入力データ７から１本を選択するスイッチ部１０１が信号の切り替え数Ｌ個設けられており、また、制御バス１１によりデータ８とアイドルパターン生成部で生成されたパターンＡのどちらかを選択するセレクタ１０２がアイドルパターン挿入数分Ｍ個設けられている。
【０００５】
次に、図３１の構成の動作を説明する。出力データ１７内のある回線（例えば、データ９の＃ｋ）を回線使用する場合、上位システム４から回線＃ｋの回線選択を行うアドレス１４とデータ１５を、回線＃ｋの回線使用を宣言するアドレス１４とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし回線＃ｋに対する制御と認識し、回線＃ｋの回線選択を行うデータ１５の内容を制御バス１０に挿入してスイッチ１０１へ転送する。同様に回線＃ｋの回線使用を宣言するデータ１５を制御バス１１に挿入してセレクタ１０２へ転送する。スイッチ１０１_ ＃ｋは制御バス１０によりＬ本のデータ７のうち１本を選択してデータ８を出力する。その後、回線＃ｋに対応するセレクタ１０２は制御バス１１によりデータ８を選択しデータ９_ ＃ｋを出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【０００６】
次に、出力データ９のある回線（例えば＃１〜＃Ｐ）を未使用にし、代わりにアイドルパターンＡを挿入する場合、上位システム４から回線＃１〜＃Ｐの回線未使用を宣言するアドレス１４とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし回線＃１〜＃Ｐに対する制御を認識し、回線＃１〜＃Ｐの回線未使用を宣言するデータ１５を制御バス１１に挿入してセレクタ１０２へ転送する。回線＃１〜＃Ｐに対応するセレクタ１０２は制御バス１１によりパターンＡを選択し出力データ９_ ＃１〜＃Ｐを出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【０００７】
図３１の従来例では、アイドルパターンが１種類の場合であるが、近年の情報の大容量化およびデバイスの進歩により高密度の多重化が要求され、それに伴い多重化則に適応したサイズのアイドルパターンが規定されてきている。そこで装置として各サイズのアイドルパターンをサポートする必要がある。
【０００８】
図３２に、従来の生成回路で２種類のアイドルパターンをサポートした構成を示す。主信号をＬ×Ｌスイッチによりスイッチングする装置において、入力データ１６を入力としてＬ本のデータ７に時分割する時分割部５と、Ｌ本のデータ７を入力として主信号処理してＬ本のデータ９を出力する主信号処理部１と、Ｌ本のデータ９を入力として出力データ１７に時多重およびＯＨバイト等を挿入する時多重部６と、挿入するアイドルパターンを生成するアイドルパターン生成部２と、上位システム４とアドレス１４およびデータ１５によりインタフェースし主信号処理部１に対する制御バス１０および制御バス１１を生成する制御メモリ部３と、全体を上位で制御する上位システム４とが設けられている。
【０００９】
主信号処理部１内では、制御バス１０によりＬ本の入力データ７から１本を選択するスイッチ部１０１が信号のスイッチ数Ｌ個設けられており、また、制御バス１１によりスイッチ１０１から出力したデータ８とアイドルパターン生成部２内のアイドルパターンＡ生成部２０１で生成されたパターンＡのどちらかを選択するセレクタ１０２が、アイドルパターン挿入数分Ｍ個設けられている。
【００１０】
また、制御バス１１によりセレクタ１０２から出力したデータ１２とアイドルパターン生成部内のアイドルパターンＢ生成部２０２で生成されたパターンＢのどちらかを選択するセレクタ１０３が、アイドルパターンＢ挿入数分Ｎ個設けられている。
【００１１】
次に、アイドルパターン生成部２内では、アイドルパターンＡのサイズ分のパターンジェネレータを搭載してアイドルパターンＡを生成するアイドルパターンＡ生成部２０１と、アイドルパターンＢのサイズ分のパターンジェネレータを搭載してアイドルパターンＢを生成するアイドルパターンＢ生成部２０２とを有する。
【００１２】
次に、図３２の動作を説明する。図３３に上位システムから制御するアドレス１４に対するデータ１５のビット（ｂｉｔ）割付を示す。出力データ１７内のある回線（例えばデータ９の＃ｋ）を回線使用する場合、上位システム４からアドレス１４（図３３：アドレス値＝ｋ）と対応するデータ１５（図３３：回線使用時参照）が転送されてくる。また、回線＃ｋの回線使用を宣言するためアドレス１４（図３３：アドレス値＝Ｌ＋ｋ’およびＬ＋Ｍ＋ｋ”）と対応するデータ１５を制御メモリ部３に対し出力する。
【００１３】
制御メモリ部３は、アドレス１４をデコードしアドレスｋに対する制御を認識し、アドレス値（ｋ）のデータ１５内の入力データ選択制御を制御バス１０に挿入してスイッチ１０１へ転送する。同様に、アドレス１４をデコードしアドレスＬ＋ｋ’に対する制御を認識し、アドレス値（Ｌ＋ｋ’）のデータ１５内を制御バス１１に挿入してセレクタ１０２へ転送する。同様に、アドレス１４をデコードしアドレスＬ＋Ｍ＋ｋ”に対する制御を認識し、アドレス値（Ｌ＋Ｍ＋ｋ”）のデータ１５内を制御バス１３に挿入してセレクタ１０３へ転送する。
【００１４】
スイッチ１０１_ ＃ｋは制御バス１０によりＬ本の入力データ７のうち１本を選択してデータ８を出力する。その後、回線＃ｋに対応するセレクタ１０２，１０３は制御バス１１によりデータ８を選択して出力データ＃９を出力する。最後に、時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７に出力する。但し、ｋ’は｛ｋ／（Ｌ／Ｍ）の整数部分｝＋１であり、ｋ”は｛ｋ／（Ｌ／Ｎ）の整数部分｝＋１である。
【００１５】
次に、データ９の回線（例えば＃ｋ〜＃（ｋ＋（Ｌ／Ｍ）））を未使用にしアイドルパターンＡを挿入したい場合、上位システム４からアイドルパターンＡに対するアドレス１４（図３３：アドレス値＝Ｌ＋ｋ’）とデータ１５を、アイドルパターンＢに対するアドレス１４（図３３：アドレス値＝Ｌ＋Ｍ＋ｋ”）とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３はアドレス１４をデコードしＬ＋ｋ’に対する制御を認識し、アドレス値（Ｌ＋ｋ’）のデータ１５のパターンＡ選択制御を制御バス１１に挿入してセレクタ１０２へ転送する。
【００１６】
同様に、アドレス１４をデコードしアドレス値（Ｌ＋Ｍ＋ｋ”）に対する制御を認識し、アドレス値（Ｌ＋Ｍ＋ｋ”）のデータ１５のデータ１２選択制御を制御バス１３に挿入してセレクタ１０３へ転送する。＃ｋ〜＃（ｋ＋（Ｌ／Ｍ））に対応するセレクタ１０２は制御バス１１によりパターンＡを選択し、同様に、＃ｋに対応するセレクタ１０３は制御バス１３によりデータ１２を選択しデータ９を出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【００１７】
次に、データ９の回線（例えば＃ｋ〜＃（ｋ＋（Ｌ／Ｎ）））を未使用にしアイドルパターンＢを挿入したい場合、上位システム４からアイドルパターンＢに対するアドレス１４（図３３：アドレス値＝Ｌ＋Ｍ＋ｋ”）とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードしＬ＋Ｍ＋ｋ”に対する制御を認識し、アドレス値（Ｌ＋Ｍ＋ｋ”）のデータ１５のパターンＢ選択制御を制御バス１３に挿入してセレクタ１０３へ転送する。＃ｋ〜＃（ｋ＋（Ｌ／Ｎ））に対応するセレクタ１０３は制御バス１３によりパターンＢを選択しデータ９を出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【００１８】
【発明が解決しようとする課題】
図３２の例はアイドルパターン２種をサポートした場合であり、通常サポートするアイドルパターン毎に各々カウンタを含むパターン生成回路を持つ必要があるため、サポートするアイドルパターンの種類が多種になるほどパターン生成回路の回路規模が増大するという問題がある。特に、アイドルパターンのパターン長が長い場合や回路規模の制限が厳しい場合は深刻な問題となる。また切り替えるセレクタも追加されることになる。
【００１９】
さらに高密度の多重化要求が加速され、より大容量サイズのアイドルパターンが規定されることが予想される。そのたびにＬＳＩ等の再開発で回路を追加してはコストが発生して原価があがってしまうという問題点がある。
【００２０】
本発明の主な目的は、回線未使用時に挿入するアイドルパターンに関して、サポートする大容量のアイドルパターン生成回路の回路規模増大を抑制することが可能な多重化伝送装置を提供することである。
【００２１】
本発明の他の目的は、多重化則の大容量化に関して、多重化則に基づく大容量サイズのアイドルパターン追加にフレキシブルに対応することが可能な多重化装置を提供することである。
【００２２】
【課題を解決するための手段】
本発明によれば、Ｌ本（Ｌは２以上の整数）の入力データを、予め定められたビット単位で、Ｌ本の出力にスイッチングするスイッチ手段と、前記データのアイドル部分へ挿入すべきアイドルパターンを生成するアイドルパターン生成手段と、前記Ｌ本の出力の１本と前記アイドルパターンとをそれぞれ入力としてその一つを出力するＬ個の選択手段と、これ等選択手段のＬ本の出力を時多重して出力する多重手段とを含む多重化伝送装置であって、
前記アイドルパターン生成手段は、前記アイドルパターンを前記スイッチ手段の切替え単位であるスイッチ単位に分割した複数の断片パターンを生成するよう構成されていることを特徴とする多重化伝送装置が得られる。
【００２３】
そして、前記Ｌ個の選択手段の各々は、前記複数の断片パターンと前記Ｌ本の出力の各１本とをそれぞれ入力としてその一つを出力するよう構成されていることを特徴とし、また前記アイドルパターンが、前記スイッチ単位で見た場合に、先頭の基本パターンを除きそれ以降は同一パターンの連続であり、前記アイドルパターン生成手段は、前記断片パターンとして、前記基本パターンと前記スイッチ単位で分割したパターンとからなることを特徴とする。
【００２４】
本発明の作用を述べる。多重化伝送装置において、回線未使用時に不要なアラームを検出しないように挿入するアイドルパターンにおいて、当該パターンの各サイズ共通点は、パターンをスイッチの切替え単位（５２Ｍｂ／ｓ）まで時分割したときに、多重先頭に基本パターンがありそれ以降は同一パターンの連続であることに着目して、各生成アイドルパターン毎にカウンタを含むパターンジェネレータを搭載せず、スイッチ単位に分割した断片パターンを必要数のみ生成し挿入する。最後に、後段のインタフェース盤で多重されその時に初めて所望するアイドルパターンが形成されるようにしたものである。よって、アイドルパターンのサイズに依存しないでアイドルパターンを挿入できるという特徴がある。
【００２５】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施の形態を説明する。図１は本発明の実施の形態のブロック図であり、図３１，３２と同等部分は同一符号にて示している。本発明の実施の形態においては、主信号をＬ×Ｌスイッチする装置において、入力データ１６を入力としてＬ本のデータ７に時分割する時分割部５と、Ｌ本のデータ７を入力として主信号処理してＬ本のデータ９を出力する主信号処理部１と、Ｌ本のデータ９を入力として出力データ１７に対し時多重およびＯＨバイト等を挿入する時多重部６と、データ９に挿入する断片パターン（ａ，ａ’，…）を生成するアイドルパターン生成部２と、アドレス１４およびデータ１５を用いて上位システム４とインタフェースし主信号処理部１に対して制御バス１０および制御バス１１を生成する制御メモリ部３と、全体を上位で制御する上位システム４とが設けられている。
【００２６】
主信号処理部１内においては、制御バス１０によりＬ本のデータ７から１本を選択しデータ８を出力するスイッチ１０１がＬ個存在しており、所定のビット単位でデータ切替えをなすＬ×Ｌスイッチが構成されている。制御バス１１によりデータ８と断片パターン（ａ，ａ’，…）の合計Ｒ本のうちどれか１本を選択するセレクタ１０２がＬ個設けられている。
【００２７】
アイドルパターン生成部２には、スイッチ（約５２Ｍｂ／ｓ）単位のカウンタを持つ断片パターンａを生成する断片パターンａ生成部２０１と、同じくスイッチ単位のカウンタを持つ断片パターンａ’を生成する断片パターンａ’生成部２０２とが設けられている。
【００２８】
図２に本発明の断片パターン多重によるアイドルパターン生成方式を示す。アイドルパターンＡとアイドルパターンＢの共通点は、各アイドルパターンをスイッチ単位まで時分割したときに、多重先頭に基本パターンａ（１〜ｐ個または１〜ｑ個）の連続パターンがあり、それ以降は同一パターンａ’の連続である。この特徴に着目して、各アイドルパターンをサポートするには、スイッチ単位の断片パターンを必要数（図２では断片パターンａと断片パターンａ’の２種類）の生成回路を有する。
【００２９】
以下、図１の構成の動作について説明する。まず最初に、入力データ１６を入力し時分割部５で時分割してＬ本のデータ７を主信号処理部１に出力する。図３に上位システム４から制御するアドレス１４とそのアドレスに対応したデータ１５のｂｉｔ割付例を示す。
【００３０】
出力データ１７内のある回線（例えばデータ９の＃ｋ）を回線使用する場合、上位システム４からアドレス１４とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、制御バス１０にスイッチ１０１＿＃ｋに対する選択制御を挿入してスイッチ１０１へ転送する。また回線使用制御を制御バス１１に挿入してセレクタ１０２へ転送する。スイッチ１０１_ ＃ｋは制御バス１０を受け、Ｌ本の入力データ７のうち１本を選択してデータ８を出力する。セレクタ１０２_ ＃ｋは制御バス１１を受け、データ８および各種断片パターンの中からデータ８を選択しデータ９_ ＃ｋを出力する。最後に時多重部６でデータ９を時多重しＯＨバイトを挿入してデータ１７を出力する。
【００３１】
次に、出力データ９のある回線（例えば＃（ｋ＋１）〜＃（ｋ＋Ｐ））を未使用にし、代わりにアイドルパターンＡを挿入する場合についての動作を説明する。上位システム４からアドレス１４とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、セレクタ１０２_ ＃（ｋ＋１）〜＃（ｋ＋ｐ）に対してパターンａ選択制御を制御バス１１に挿入して転送する。同様にセレクタ１０２_ ＃（ｋ＋ｐ＋１）〜＃（ｋ＋Ｐ）に対してパターンａ’選択制御を制御バス１１に挿入して転送する。セレクタ１０２_ ＃（ｋ＋１）〜＃（ｋ＋ｐ）は制御バス１１を受け、断片パターンａを選択出力し、セレクタ１０２_ ＃（ｋ＋ｐ＋１）〜＃（ｋ＋Ｐ）は制御バス１１を受け断片パターンａ’を選択出力する。以上で生成されたデータ９_ ＃（ｋ＋１）〜＃（ｋ＋Ｐ）は後段の時多重部６により時多重しＯＨバイトを挿入して、出力データ１７にアイドルパターンＡが生成される。
【００３２】
次に、出力データ９のある回線（例えば＃（ｋ＋１）〜＃（ｋ＋Ｑ））を未使用にし、代わりにアイドルパターンＢを挿入する場合についての動作を説明する。上位システム４からアドレス１４とデータ１５を制御メモリ部３に対し出力する。制御メモリ部３は、セレクタ１０２_ ＃（ｋ＋１）〜＃（ｋ＋ｑ）に対してパターンａ選択制御を制御バス１１に挿入して転送する。同様に、セレクタ１０２_ ＃（ｋ＋ｑ＋１）〜＃（ｋ＋Ｑ）に対してパターンａ’選択制御を制御バス１１に挿入して転送する。セレクタ１０２_ ＃（ｋ＋１）〜＃（ｋ＋ｑ）は制御バス１１を受け、断片パターンａを選択出力し、セレクタ１０２_ ＃（ｋ＋ｑ＋１）〜＃（ｋ＋Ｑ）は制御バス１１を受け、断片パターンａ’を選択出力する。以上で生成されたデータ９_ ＃（ｋ＋１）〜＃（ｋ＋Ｑ）は後段の時多重部６により時多重しＯＨバイトを挿入して、出力データ１７にアイドルパターンＢが生成される。
【００３３】
なお、上位システム４から主信号処理実行状態を読み出すとき、本発明の設定方式では、ハードウェア的な実行状態（断片パターン種類および回線使用未使用）しか読めず、アイドルパターン種類や区間を読み出すことができない。そこでアイドルパターン挿入時に発生する空きビットにアイドルパターン種類識別ｂｉｔをメモリできるようにしておくことで、従来のアイドルパターン設定方法と同じように実行状態を読み出すことが出来る。
【００３４】
【実施例】
以下に、本発明の具体的実施例を図面を用いて説明する。本実施例では、主信号を７６８×７６８スイッチによりスイッチングする装置である。図４を参照すると、入力データ１６を入力として７６８本のデータ７に時分割する時分割部５と、７６８本のデータ７を入力として主信号処理して７６８本のデータ９を出力する主信号処理部１と、７６８本のデータ９を入力として出力データ１７に時多重する時多重部６と、挿入する断片パターン（１’，２’…，７’）を生成するアイドルパターン生成部２と、アドレス１４およびデータ１５を用いて上位システム４とインタフェースし主信号処理部１に対して制御バス１０および制御バス１１を生成する制御メモリ部３と、全体を上位で制御する上位システム４とが設けられている。
【００３５】
主信号処理部１内には、制御バス１０により７６８本のデータ７から１本を選択しデータ８を出力するスイッチ１０１が７６８個存在し、制御バス１１によりデータ８と、本装置の異常時に下流に挿入する‘１’固定のＡＩＳ（アラームインジケータシグナル）と、断片パターン（１’，２’…，７’）のどれかを選択するセレクタ１０２が７６８個存在する。また、アイドルパターン生成部２内では、スイッチ単位の７種類の断片パターンを生成する断片パターン生成部２０１〜２０７が存在する。
【００３６】
図４のサポートするアイドルパターンは、サイズの違いだけでなく異なる規格も対応させるために、下記のように合計１５種類のアイドルパターンをサポートする。
【００３７】
ＳＯＮＥＴ（Synchronous Optical Network ）規格
（１）ＳＴＳ（Synchronous Transport Signal）−１サイズアイドルパターン（約５２Ｍｂ／ｓ）
（２）ＳＴＳ−３ｃサイズアイドルパターン（約１５５Ｍｂ／ｓ）
（３）ＳＴＳ−１２ｃサイズアイドルパターン（約６２２Ｍｂ／ｓ）
（４）ＳＴＳ−４８ｃサイズアイドルパターン（約２．４Ｇｂ／ｓ）
（５）ＳＴＳ−１９２ｃサイズアイドルパターン（約９．６Ｇｂ／ｓ）。
【００３８】
ＩＴＵ−Ｔ規格
（６）ＳＴＭ（Synchronous Transfer Mode ）−０［ＶＣ（Virtual Container ）３］サイズアイドルパターン（約５２Ｍｂ／ｓ）
（７）ＳＴＭ−１［ＶＣ４］サイズアイドルパターン（約１５５Ｍｂ／ｓ）
（８）ＳＴＭ−４［ＶＣ４−４ｃ］サイズアイドルパターン（約６２２Ｍｂ／ｓ）
（９）ＳＴＭ−１６［ＶＣ４−１６ｃ］サイズアイドルパターン（約２．４Ｇｂ／ｓ）
（１０）ＳＴＭ−６４［ＶＣ４−６４ｃ］サイズアイドルパターン（約９．６Ｇｂ／ｓ）。
【００３９】
国内仕様
（１１）ＳＴＭ−０［ＶＣ３］サイズアイドルパターン（約５２Ｍｂ／ｓ）
（１２）ＳＴＭ−１［ＶＣ４］サイズアイドルパターン（約１５５Ｍｂ／ｓ）
（１３）ＳＴＭ−４［ＶＣ４−４ｃ］サイズアイドルパターン（約６２２Ｍｂ／ｓ）
（１４）ＳＴＭ−１６［ＶＣ４−１６ｃ］サイズアイドルパターン（約２．４Ｇｂ／ｓ）
（１５）ＳＴＭ−６４［ＶＣ４−６４ｃ］サイズアイドルパターン（約９．６Ｇｂ／ｓ）。
【００４０】
上記の１５種類を全てスイッチ単位（約５２Ｍｂ／ｓ）に分割した断片パターンを考えると、図５〜１１の７種類の断片パターンを用いて、図１２〜２６の多重方法で１５種類全てのアイドルパターンが生成できる。そこで、アイドルパターン生成部には、７種類の断片パターン生成回路のみ搭載する。
【００４１】
以下、図４の本実施例の動作について説明する。まず最初に、入力データ１６を入力し時分割部５で時分割して７６８本のデータ７を主信号処理部１へ出力する。図２７に上位システム４から制御するアドレス１４と対応するデータ１５のｂｉｔ割付を示す。
【００４２】
出力データ１７内のある回線（例えばデータ９の＃ｋ）を使用する場合、上位システム４からアドレス１４（アドレス値＝ｋ）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝１および入力データ７_ ＃ｋ選択）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし回線＃ｋに対する制御と認識した後、データ１５内のスイッチ１０１_ ＃ｋの選択制御ｂｉｔを制御バス１０に挿入してスイッチ１０１へ転送する。
【００４３】
同様に、同データ１５の回線使用ｂｉｔから制御バス１１にデータ値（データ８を選択）を挿入してセレクタ１０２へ転送する。スイッチ１０１_ ＃ｋは制御バス１０を受け、７６８本の入力データ７のうち１本を選択してデータ８を出力する。その後段のセレクタ１０２_ ＃ｋは制御バス１１を受け、データ８、ＡＩＳ、断片パターンの９本からデータ８を選択し出力データ＃ｋを出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。次に、出力データ９の回線（例えば＃１〜）を未使用にし各アイドルパターンを挿入した時の設定方法等を説明する。図２８にセレクタ１０２の真理値表を示す。
【００４４】
まず最初に、出力データ１７内のある回線（例えばデータ９の＃１）に対して（１）のＳＯＮＥＴ規格ＳＴＳ−１アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝００１）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１に対する制御と認識した後、セレクタ１０２_ ＃１に対する断片パターン１’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン１’を選択して出力データ９_ ＃１を出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【００４５】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃３）に対して（２）のＳＯＮＥＴ規格ＳＴＳ−３ｃアイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝００１）を、アドレス１４（アドレス値＝２，３）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃３に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン１’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２＃３に対する断片パターン２’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン１’を選択し、同様にセレクタ１０２_ ＃２〜＃３は制御バス１１を受け、断片パターン２’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃３を時多重およびＯＨバイトを挿入してデータ１７に（２）のアイドルパターンが生成される。
【００４６】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１２）に対して（３）のＳＯＮＥＴ規格ＳＴＳ−１２ｃアイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝００１）を、アドレス１４（アドレス値＝２〜１２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン１’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃１２に対する断片パターン２’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン１’を選択し、同様にセレクタ１０２_ ＃２〜＃１２は制御バス１１を受け、断片パターン２’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１２を時多重およびＯＨバイトを挿入してデータ１７に（３）のアイドルパターンが生成される。
【００４７】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃４８）に対して（４）のＳＯＮＥＴ規格ＳＴＳ−４８ｃアイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝００１）を、アドレス１４（アドレス値＝２〜４８）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃４８に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン１’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃４８に対する断片パターン２’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン１’を選択し、同様にセレクタ１０２_ ＃２〜＃４８は制御バス１１を受け、断片パターン２’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃４８を時多重およびＯＨバイトを挿入してデータ１７に（４）のアイドルパターンが生成される。
【００４８】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１９２）に対して（５）のＳＯＮＥＴ規格ＳＴＳ−１９２ｃアイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝００１）を、アドレス１４（アドレス値＝２〜１９２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１９２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン１’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃１９２に対する断片パターン２’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン１’を選択し、同様にセレクタ１０２_ ＃２〜＃１９２は制御バス１１を受け、断片パターン２’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１９２を時多重およびＯＨバイトを挿入してデータ１７に（５）のアイドルパターンが生成される。
【００４９】
次に、出力データ１７内のある回線（例えばデータ９の＃１）に対して（６）のＩＴＵ−Ｔ規格ＳＴＭ−０アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１１）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１に対する制御と認識した後、セレクタ１０２_ ＃１に対する断片パターン３’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン３’を選択して出力データ９_ ＃１を出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【００５０】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃３）に対して（７）のＩＴＵ−Ｔ規格ＳＴＭ−１アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１１）を、アドレス１４（アドレス値＝２，３）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１００）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃３に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン３’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃３に対する断片パターン４’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン３’を選択し、同様にセレクタ１０２_ ＃２〜＃３は制御バス１１を受け、断片パターン４’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃３を時多重およびＯＨバイトを挿入してデータ１７に（７）のアイドルパターンが生成される。
【００５１】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１２）に対して（８）のＩＴＵ−Ｔ規格ＳＴＭ−４アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１１）を、アドレス１４（アドレス値＝２〜１２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１００）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン３’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃１２に対する断片パターン４’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン３’を選択し、同様にセレクタ１０２_ ＃２〜＃１２は制御バス１１を受け、断片パターン４’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１２を時多重およびＯＨバイトを挿入してデータ１７に（８）のアイドルパターンが生成される。
【００５２】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃４８）に対して（９）のＩＴＵ−Ｔ規格ＳＴＭ−１６アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１１）を、アドレス１４（アドレス値＝２〜４８）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１００）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃４８に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン３’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃４８に対する断片パターン４’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン３’を選択し、同様にセレクタ１０２_ ＃２〜＃４８は制御バス１１を受け、断片パターン４’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃４８を時多重およびＯＨバイトを挿入してデータ１７に（９）のアイドルパターンが生成される。
【００５３】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１９２）に対して（１０）のＩＴＵ−Ｔ規格ＳＴＭ−６４アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝０１１）を、アドレス１４（アドレス値＝２〜１９２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１００）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１９２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン３’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃１９２に対する断片パターン４’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン３’を選択し、同様にセレクタ１０２_ ＃２〜＃１９２は制御バス１１を受け、断片パターン４’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１９２を時多重およびＯＨバイトを挿入してデータ１７に（１０）のアイドルパターンが生成される。
【００５４】
次に、出力データ１７内のある回線（例えばデータ９の＃１）に対して（１１）の国内仕様ＳＴＭ−０アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１０１）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１に対する制御と認識した後、セレクタ１０２_ ＃１に対する断片パターン５’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン５’を選択して出力データ９_ ＃１を出力する。最後に時多重部６でデータ９を時多重およびＯＨバイトを挿入してデータ１７を出力する。
【００５５】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃３）に対して（１２）国内仕様ＳＴＭ−１アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１０１）を、アドレス１４（アドレス値＝２，３）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃３に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン５’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃２〜＃３に対する断片パターン６’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン５’を選択し、同様にセレクタ１０２_ ＃２〜＃３は制御バス１１を受け、断片パターン６’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃３を時多重およびＯＨバイトを挿入してデータ１７に（１２）のアイドルパターンが生成される。
【００５６】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１２）に対して（１３）の国内仕様ＳＴＭ−４アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１０１）を、アドレス１４（アドレス値＝２〜４）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１１）を、アドレス１４（アドレス値＝５〜１２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン５’選択制御を制御バス１１に挿入し転送する。同様にセレクタ１０２_ ＃２〜＃４に対する断片パターン７’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃５〜＃１２に対する断片パターン６’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン５´を選択し、同様にセレクタ１０２- ＃２〜＃４は制御バス１１を受け、断片パターン７’を選択し、同様にセレクタ１０２_ ＃５〜＃１２は制御バス１１を受け、断片パターン６’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１２を時多重およびＯＨバイトを挿入してデータ１７に（１３）のアイドルパターンが生成される。
【００５７】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃４８）に対して（１４）の国内仕様ＳＴＭ−１６アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１０１）を、アドレス１４（アドレス値＝２〜１６）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１１）を、アドレス１４（アドレス値＝１７〜４８）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃４８に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン５’選択制御を制御バス１１に挿入し転送する。同様にセレクタ１０２_ ＃２〜＃１６に対する断片パターン７’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃１７〜＃４８に対する断片パターン６’選択制御を制御バス１１に挿入し転送する。セレクタ１２_ ＃１は制御バス１１を受け、断片パターン５’を選択し、同様にセレクタ１０２_ ＃２〜＃１６は制御バス１１を受け、断片パターン７’を選択し、同様にセレクタ１０２_ ＃１７〜＃４８は制御バス１１を受け、断片パターン６’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃４８を時多重およびＯＨバイトを挿入してデータ１７に（１４）のアイドルパターンが生成される。
【００５８】
次に、出力データ１７内のある回線（例えばデータ９の＃１〜＃１９２）に対して（１５）の国内仕様ＳＴＭ−６４アイドルパターンを挿入したい場合、上位システム４からアドレス１４（アドレス値＝１）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１０１）を、アドレス１４（アドレス値＝２〜６４）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１１）を、アドレス１４（アドレス値＝６５〜１９２）とデータ１５（回線使用ｂｉｔ（ｂ１０）＝０およびパターン選択ｂｉｔ（ｂ２−０）＝１１０）を制御メモリ部３に対し出力する。制御メモリ部３は、アドレス１４をデコードし＃１〜＃１９２に対する制御と認識し、セレクタ１０２_ ＃１に対する断片パターン５’選択制御を制御バス１１に挿入し転送する。同様にセレクタ１０２_ ＃２〜＃６４に対する断片パターン７’選択制御を制御バス１１に挿入し転送する。同様に、セレクタ１０２_ ＃６５〜＃１９２に対する断片パターン６’選択制御を制御バス１１に挿入し転送する。セレクタ１０２_ ＃１は制御バス１１を受け、断片パターン５’を選択し、同様にセレクタ１０２_ ＃２〜＃６４は制御バス１１を受け、断片パターン７’を選択し、同様にセレクタ１０２_ ＃６５〜＃１９２は制御バス１１を受け、断片パターン６’を選択して出力データ９を出力する。最後に時多重部６でデータ９の＃１〜＃１９２を時多重およびＯＨバイトを挿入してデータ１７に（１５）のアイドルパターンが生成される。
【００５９】
断片パターンを設定する方法は上位システムから主信号処理部１（または制御メモリ部３）の実行状態を読み出すときに読める値が断片パターン種類だけなのでアイドルパターンの先頭箇所やパターンサイズを読み出すことができない。そこで、図２９のようにアイドルパターン挿入時にはハードウェアで使用しない空きビットが存在するのでその空いた箇所に上記の先頭箇所およびパターンサイズをメモリできるようにしておくことで従来例のような各アイドルパターンを設定するのと同等の実行状態を読み出すことが出来る。
【００６０】
最後に、効果として図３０のように５２Ｍカウンタを１と換算すると、従来例では７６８必要となるのに対し、本発明構成では７のみで構成できるため大幅な回路削減ができる。なお、本発明が上記実施例に限定されず、本発明の技術思想の範囲において、実施例は適宜変更され得ることは明らかである。
【００６１】
【発明の効果】
本発明によれば、アイドルパターン生成回路について、カウンタを含むパターンジェネレータ回路の回路規模を削減でき、特に大容量サイズのアイドルパターンをサポートするときには極めて有効である。その理由は、従来は各アイドルパターン毎にパターンジェネレータを搭載しており、大容量サイズのアイドルパターンを多種類サポートすると回路規模が増大していたが、本発明では、スイッチ単位（５２Ｍｂ／ｓ）に分割した断片パターンの組み合わせ多重を行う方式により、小容量のパターンジェネレータ回路が数種類ですむので、回路規模が大幅に減する効果が得られる。
【００６２】
また、各大容量のアイドルパターンのサポート追加が容易である。その理由は、従来は各アイドルパターン毎に固有のパターンジェネレータを搭載していたため、アイドルパターンの追加は、ＬＳＩ等のハードウェア再開発を必要としたが、本発明ではスイッチ単位の数種類の断片パターンを共有し組み合わせ多重する空であり、その組み合わせの制御は、上位システムから多重数を増やす設定をするだけなので、アイドルパターンの追加がソフトウェア的にフレキシブルに対応できることになる。
【図面の簡単な説明】
【図１】本発明のアイドルパターン挿入回路を示すブロック図である。
【図２】図１における断片パターン多重によるアイドルパターン生成方法を示す図である。
【図３】図１におけるアドレス１４に対するデータ１５のビット割付を示す図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】図４の実施例における断片パターン１’を示す図である。
【図６】図４の実施例における断片パターン２’を示す図である。
【図７】図４の実施例における断片パターン３’を示す図である。
【図８】図４の実施例における断片パターン４’を示す図である。
【図９】図４の実施例における断片パターン５’を示す図である。
【図１０】図４の実施例における断片パターン６’を示す図である。
【図１１】図４の実施例における断片パターン７’を示す図である。
【図１２】図４の実施例におけるSONET 規格STS-1 アイドルパターンと多重方法を示す図である。
【図１３】図４の実施例におけるSONET 規格STS-3cアイドルパターンと多重方法を示す図である。
【図１４】図４の実施例におけるSONET 規格STS-12c アイドルパターンと多重方法を示す図である。
【図１５】図４の実施例におけるSONET 規格STS-48c アイドルパターンと多重方法を示す図である。
【図１６】図４の実施例におけるSONET 規格STS-192cアイドルパターンと多重方法を示す図である。
【図１７】図４の実施例におけるITU-T 規格STM-0 アイドルパターンと多重方法を示す図である。
【図１８】図４の実施例におけるITU-T 規格STM-1 アイドルパターンと多重方法を示す図である。
【図１９】図４の実施例におけるITU-T 規格STM-4 アイドルパターンと多重方法を示す図である。
【図２０】図４の実施例におけるITU-T 規格STM-16アイドルパターンと多重方法を示す図である。
【図２１】図４の実施例におけるITU-T 規格STM-64アイドルパターンと多重方法を示す図である。
【図２２】図４の実施例における国内仕様STM-0 アイドルパターンと多重方法を示す図である。
【図２３】図４の実施例における国内仕様STM-1 アイドルパターンと多重方法を示す図である。
【図２４】図４の実施例における国内仕様STM-4 アイドルパターンと多重方法を示す図である。
【図２５】図４の実施例における国内仕様STM-16アイドルパターンと多重方法を示す図である。
【図２６】図４の実施例における国内仕様STM-64アイドルパターンと多重方法を示す図である。
【図２７】図４の実施例におけるアドレス５に対するデータ６のビット割付を示す図である。
【図２８】図４の実施例におけるセレクタ１０２動作説明を示す図である。
【図２９】図４の実施例における上位システムからの読み出しを考慮したビット割り付けを示す図である。
【図３０】図４の実施例における従来例と比較したときの効果を示す図である。
【図３１】従来のアイドルパターン挿入回路を示すブロック図である。
【図３２】図３１におけるアイドルパターンを多種サポートした場合を示すブロック図である。
【図３３】図３２におけるアドレス５に対するデータ６のビット割付を示す図である。
【符号の説明】
１  主信号処理部
２  アイドルパターン生成部
３  制御メモリ部
４  上位システム
５  時分割部
６  時多重部
７〜９，１５  データ
１０，１１  制御バス
１４  アドレス
１６  入力データ
１７  出力データ
１０１  スイッチ
１０２  セレクタ
２０１  断片パターンａ生成部
２０２  断片パターンａ’生成部
【図１】
0004810004.tif 000002
【図２】
0004810004.tif 000003
【図３】
0004810004.tif 000004
【図４】
0004810004.tif 000005
【図５】
0004810004.tif 000006
【図６】
0004810004.tif 000007
【図７】
0004810004.tif 000008
【図８】
0004810004.tif 000009
【図９】
0004810004.tif 000010
【図１０】
0004810004.tif 000011
【図１１】
0004810004.tif 000012
【図１２】
0004810004.tif 000013
【図１３】
0004810004.tif 000014
【図１４】
0004810004.tif 000015
【図１５】
0004810004.tif 000016
【図１６】
0004810004.tif 000017
【図１７】
0004810004.tif 000018
【図１８】
0004810004.tif 000019
【図１９】
0004810004.tif 000020
【図２０】
0004810004.tif 000021
【図２１】
0004810004.tif 000022
【図２２】
0004810004.tif 000023
【図２３】
0004810004.tif 000024
【図２４】
0004810004.tif 000025
【図２５】
0004810004.tif 000026
【図２６】
0004810004.tif 000027
【図２７】
0004810004.tif 000028
【図２８】
0004810004.tif 000029
【図２９】
0004810004.tif 000030
【図３０】
0004810004.tif 000031
【図３１】
0004810004.tif 000032
【図３２】
0004810004.tif 000033
【図３３】
0004810004.tif 000034