(57)【特許請求の範囲】
【請求項１】
第１の接続パッドが配設された第１の領域とその周囲の第２の領域を有する第１の面と第２の面とを有する配線基板と、
接続端子が配設された第１の面と第２の面とを有し、前記配線基板の前記第１の面の前記第１の領域にフェースダウン型に搭載された半導体素子と、
前記第１の配線基板の第１の接続パッドと前記半導体素子の接続端子とを接続する導電性バンプと、
前記半導体素子の前記第２の面、かつ前記半導体素子の側面が覆われ、かつ前記半導体素子と前記配線基板との間隙とを充填するように配設された封止樹脂層とを具備し、
断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧とされていることを特徴とする半導体装置。
【請求項２】
前記封止樹脂層は前記配線基板の前記第１の面と実質的に平行な第１の面を有し、前記封止樹脂層の前記第１の面と前記半導体素子の前記第２の面とは同一平面上にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記封止樹脂層の端面は傾斜しており、前記配線基板の前記第１の面は前記封止樹脂層の前記第１の面よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の接続パッドが配設された第１の面と第２の面とを有する配線基板と、
接続端子が配設された第１の面と第２の面とを有し、前記配線基板の第１の面にフェースダウン型に搭載された半導体素子と、
前記第１の配線基板の第１の接続パッドと前記半導体素子の接続端子とを接続する導電性バンプと、
前記配線基板の第１の面に、前記半導体素子を封止するように配設された封止樹脂とを具備し、
前記配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さをＨs 、前記封止樹脂層の熱膨張係数をαr 、ヤング率をＥr 、前記半導体素子の前記第２の面上における厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が０．６以上であって、前記半導体素子の熱膨張係数をαc 、ヤング率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅs ）が１．５以上であり、
断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧とされていることを特徴とする記載の半導体装置。
【請求項５】
第２の面に第１の接続パッドを有する配線基板上に、第１の面に接続端子が配設された半導体素子をフェースダウン型に搭載する工程と、
前記半導体素子が封止されるように前記配線基板の第１の面に樹脂層を形成する工程とを具備し、
前記配線基板の熱膨張係数αs 、ヤング率をＥs 、厚さをＨs 、前記封止樹脂層の熱膨張係数をαr 、ヤング率をＥr 、前記半導体素子の前記第２の面上における厚さＨr を、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）を０．６以上となるように設定し、前記半導体素子の熱膨張係数をαc 、ヤング率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅs ）を１．５以上となるように設定し、
断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧となっていることを特徴とする半導体装置の製造方法。
【請求項６】
前記樹脂層の形成工程はトランスファーモールド法で行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記樹脂層の構成樹脂は加圧された状態で供給されることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージなどの半導体装置に関し、特に薄型で信頼性の高い半導体パッケージに関する。
【背景技術】
【０００２】
電子機器類のコンパクト化などに伴って、各種の電子部品を電子機器に高密度で実装する技術の開発が進められている。また、この電子部品の高密度実装に当たっては、例えば半導体パッケージなどの電子部品の小形化および薄型化が望まれている。これは、電子機器のコンパクト化や高機能化を実現するためには、半導体素子の集積度を向上するだけではなく、半導体素子をパッケージングした半導体パッケージのコンパクト化も要するからである。このような要求に対応するため、いろいろなタイプの薄型半導体パッケージが提案されている。
【０００３】
半導体素子を配線基板上に搭載する手法は、フェースアップ型と、フェースダウン型（フリップチップ型）とに大別される。フェースアップ型の搭載は、半導体素子の接続電極と、配線基板の接続電極とをボンディングワイヤにより接続する。そして、ボンディングワイヤを含めて半導体素子を配線基板上でモールドすることにより半導体パッケージが形成される。一方フェースダウン型の搭載は、半導体素子の接続電極と、配線基板の接続電極とを導電性バンプなどにより接続する。フリップチップ型の半導体パッケージには、半導体素子の全体をモールドするオーバーコート型と、半導体素子が露出したチップ露出型（ベアチップ）とがある。後者の場合でも樹脂などにより、半導体素子と配線基板との間隙を封止することが一般的である。フリップチップ型の半導体パッケージは、フェースアップ型と比較するとパッケージの厚さを薄くできることから、最近ではＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を初めとして多用されている。ＣＳＰは例えばコンピュータ、通信機器などに使われる高速・高機能の半導体パッケージ、あるいは携帯型情報機器などで多く用いられている。
【０００４】
図１１は従来の半導体パッケージの構造を概略的に示す図である。図１１に例示した半導体パッケージ９０は、配線基板９１上に半導体素子９２をフェースダウン型に搭載したものである。半導体素子９２の接続端子９２ａと配線基板９１に配設したパッド９３とは導電性バンプ９４により接続されている。導電性バンプは例えば、半田、金などで構成される。また配線基板９１と半導体素子９２との間隙はアンダーフィルと呼ばれる樹脂層９５により封止されている。ここでは半導体素子９２の裏面が露出した構造の半導体パッケージを例示しているが、半導体素子９２全体をモールド樹脂で被覆すればオーバーコート構造の半導体パッケージとなる。
【０００５】
また配線基板９１の半導体素子搭載面の裏面には、ボンディングパッド９３と接続した接続パッド９６が配設され、この接続パッド９６上には半田ボール９７が配設されている。このハンダボール９７と導電性バンプ９４とは配線基板９１の内部配線で電気的導通がとられている。
【０００６】
配線基板９１は、絶縁層としてガラスエポキシ系樹脂を用いたものである。配線基板９１としてはここでは２層板を用いているが３層板以上の多層配線基板を用いるようにしてもよい。また、半導体チップの裏面（上面）には金属キャップやヒートシンクがつけられることもある。
【０００７】
また、半田ボール９７はいわゆるＢＧＡ（ボール・グリッド・アレイ）型端子として配設されている。なお、半田ボール９７を配設する接続端子９６は配線基板のボンディングパッド９３と例えばスルーホール、導電性樹脂からなる導電性ピラーなどにより層間接続されている。
【０００８】
図１２は樹脂層９５（アンダーフィル）を形成する方法を説明するための図である。まず、半導体素子９２の周辺にディスペンスノズル９９からエポキシ系樹脂などの液状の樹脂９５ｉを供給する。樹脂の粘性は必要に応じて選択、調整される。ディスペンスノズル９９は、樹脂９５ｉがストックされているシリンジに取付けられている。樹脂９５ｉは、配線基板９１と半導体素子９２との間隙に毛細管現象により浸透していく（図１２（ａ））。つまり、ディスペンスノズル９９から供給された樹脂９５ｉは、配線基板９１上の周辺に滴下され（図１２（ｂ））、それが配線基板９１と半導体素子９２との間隙に浸透して（図１２（ｃ））、アンダーフィル５が形成される。
【０００９】
しかしながら、このような薄形の半導体パッケージは、次のような問題を抱えている。すなわち、半導体パッケージ全体の厚さを低減するために強度が犠牲になり、半導体パッケージに反りなどの変形が生じやすいという問題がある。
【００１０】
半導体パッケージにこのような反りが生じると、例えばＢＧＡを構成する接続端子９６、半田ボール９７が同一平面上に並ばなくなるいわゆるコプラナリティーの劣化を生じてしまう。したがって、半導体パッケージを母基板などへの実装が不可能になったり、あるいは実装後にも経時的に印加される熱負荷などのより接続信頼性を維持することができないといった問題を生じてしまう。したがって、薄型の半導体パッケージを実際に用いる場合には、いかに生産性の向上、信頼性の向上という大きな課題を解決しなければならない。
【００１１】
上述のようなフリップチップ型半導体パッケージの製造工程において、樹脂層９５を形成する工程では液状樹脂を１００℃〜１８０℃で熱硬化させる。このため常温に戻す段階で半導体パッケージに反りが生じる。半導体素子の熱膨張係数と配線基板の熱膨張係数は一般的に約一桁程度相違する。例えばシリコンからなる半導体素子（チップ）の熱膨張係数は約３〜４ｐｐｍ／Ｋであり、一方ＦＲ−４、ＦＲ−５、あるいはＢＴレジンなど有機絶縁層をもつ配線基板の熱膨張係数は約１２〜約２０ｐｐｍ／Ｋである。したがって熱負荷による変形は配線基板の方が大きい。このため半導体素子９２が引っ張られるような応力が生じ、この応力に起因して半導体パッケージには反りが生じてしまう。
【００１２】
図１３Ａ、図１３Ｂ、図１３Ｃは半導体パッケージにかかる応力を説明するための図である。ここでは半導体パッケージの一般的な環境試験であるＴＣＴ（Ｔｈｅｒｍａｌ 
Ｃｙｃｌｅ Ｔｅｓｔ）で観察されたチップクラック、樹脂クラックのようすを模式的に示した。
【００１３】
テストでは半導体パッケージは配線基板９１が半導体素子９２より小さい、いわゆるＦａｎ−ｉｎ ｔｙｐｅの半導体パッケージを用いた。
【００１４】
配線基板９１上には半導体素子９２が搭載され、配線基板９１と半導体素子との間隙には樹脂層９５が充填されている。一般に、配線基板９１及び半導体素子９２の厚さに比較してアンダーフィル樹脂層９５の厚さはとても薄い。
【００１５】
このような半導体パッケージに前述のような熱負荷がかかると、半導体素子９２の裏面側に引張応力が働き、この応力によりチップクラックが発生する（図１３Ａ、図１３Ｂ）。また、チップ剛性が応力に耐える場合でも、半導体素子と配線基板とを引きはがす方向に働く応力により、樹脂層９５にフィレットクラックが発生する（図１３Ｃ）。このようにいずれの場合でもバイメタル構造による反りが発生する。
【００１６】
アンダーフィル形成後の半導体パッケージの反りの変位は最大でも約１００μｍ以下、好ましくは約８０μｍ以下に抑制することが望ましい。また半導体パッケージの反りの変位は約５０〜７０μｍ以下に抑制することがさらに好ましい。これは、アンダーフィル形成後のハンダボール９７の取付けやキャップ取付けに支障がないようにするため、またパッケージ・コプラナリティ保証（通常最大１００μｍ）を満たすためである。
【００１７】
例えば、厚さ０．８ｍｍのＢＴを絶縁層として用いた多層配線基板の、２０ｍｍ角の半導体素子を搭載した場合に生じる反りの変位のシミュレーション結果は、チップ厚０．３ｍｍの場合約８９μｍ、チップ厚０．４５ｍｍでは約７７μｍ、チップ厚０．６２５ｍｍでは約６２μｍである。
【００１８】
寸法公差を考慮すれば、約２０μｍ程度の余裕が必要である。このため、標準的なフリップチップ用のチップ（厚さ約０．３〜０．６２５ｍｍ）では反りが大きすぎて、十分な精度を確保することができない。
【００１９】
上述した半導体パッケージのコプラナリティーの計算は以下のような条件で行った。すなわち、半導体素子の熱膨張係数αｃを３．５［ｐｐｍ／Ｋ］を、半導体素子の弾性率を１６６［ＧＰａ］、樹脂層（アンダーフィル）の熱膨張係数を２６［ｐｐｍ／Ｋ］、樹脂層（アンダーフィル）の弾性率を１０［ＧＰａ］、配線基板の熱膨張係数を１４．６［ｐｐｍ／Ｋ］、配線基板の弾性率を２４［ＧＰａ］、硬化温度（１５０℃）と室温（２５℃）温度差ΔＴを１２５℃とした。
【００２０】
まず、曲率半径ρを下記にように求めた。図１５は多層の複合はりの撓みについて説明するための図であるｔはｔ（ｉ＋１）〜ｔｉの間の座標であり、半導体パッケージの厚さ方向の変位に対応している。ここでは、
ｔ１：オーバーコートの樹脂層の表面（ｔ１＝０）、
ｔ２：オーバーコートの樹脂層と半導体素子との境界、
ｔ３：半導体素子とアンダーフィルの樹脂層との境界、
ｔ４：アンダーフィルの樹脂層と配線基板との境界、
ｔ５：配線基板の下面、
とした。また、αｉは層ｉの熱膨張係数、Ｅｉは層ｉの弾性率、σｉは層ｉが受ける熱ストレス、εｉは層ｉの熱歪（変位）、（ｔ−δ）／ρはｉ層の撓みによる歪み（変位）、δｉは中立線の座標、ρは曲率半径、である。
【００２１】
このとき、σｉ、εｉは以下のように表すことができる。
【数１】
0004836847.tif 000002
【数２】
0004836847.tif 000003
【００２２】
中立線δと曲率半径ρとは、それぞれ
δ＝（Ｔ／Ｓ）
ρ＝（Ｕ／Ｓ）
である。
【００２３】
したがって、Ｓ、Ｔ、Ｕはそれぞれ以下のようになる。
【数３】
0004836847.tif 000004
【数４】
0004836847.tif 000005
【数５】
0004836847.tif 000006
となる。
【００２４】
以上より半導体パッケージのコプラナリティーは、半導体素子の１辺の長さをＬとすれば、
ρ−ρｃｏｓ（Ｌ／ρ／２）
となる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
このように半導体パッケージの構成要素の熱膨張率の差異に起因して、半導体素子の破壊、剥離や、アンダーフィルの破壊、剥離、あるいは半導体パッケージのコプラナリティーの低下という問題が生じている。このような問題点は、半導体パッケージの薄型化にともなって特に大きな問題となっている。
【００２６】
フリップチップ型の半導体パッケージのもう一つの問題点は、半導体素子の放熱パスの確保が困難ことである。半導体素子を配線基板上にフェースアップに搭載した場合、半導体素子の背面（集積回路形成面の反対側の面）は配線基板のダイパッド上に接続される。このため半導体素子からの放熱は、配線基板側に逃がすことができる。これに対してフリップチップ型の半導体パッケージの場合には、半導体素子の熱を配線基板側に逃がすことが困難である。これは、半導体素子と配線基板とは微小な導電性バンプにより行われていることと、半導体素子と配線基板との間隙には熱伝導率の小さな樹脂が充填されるためである。
【００２７】
したがって、高密度実装に適したフリップチップ型の半導体パッケージにおいて、半導体素子の放熱効率を向上する技術の確立が求められている。
【課題を解決するための手段】
【００２８】
本発明はこのような問題を解決するためになされたものである。すなわち本発明は、薄く、コンパクトで、かつ信頼性の高い半導体パッケージを提供することを目的とする。また本発明は接続信頼性の高い薄型の半導体パッケージを提供することを目的とする。さらに本発明は、高密度実装に適した構造を有する半導体パッケージを提供することを目的とする。
【００２９】
このような課題を解決するため、本発明の半導体装置は以下に説明するような構成を採用している。なお本発明の半導体装置の形態としては、例えば半導体パッケージ（ＣＳＰを含む）、ＭＣＭ（マルチチップモジュール）などをあげることができる。
【００３０】
本発明の第１のアスペクトは、第１の接続パッドが配設された第１の領域とその周囲の第２の領域を有する第１の面と第２の面とを有する配線基板と、
接続端子が配設された第１の面と第２の面とを有し、前記配線基板の前記第１の面の前記第１の領域にフェースダウン型に搭載された半導体素子と、
前記第１の配線基板の第１の接続パッドと前記半導体素子の接続端子とを接続する導電性バンプと、
前記半導体素子の前記第２の面、かつ前記半導体素子の側面が覆われ、かつ前記半導体素子と前記配線基板との間隙とを充填するように配設された封止樹脂層とを具備し、
断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧とされていることを特徴とする半導体装置である。
【００３１】
本発明の半導体装置において、前記封止樹脂層は、前記配線基板の前記第１の面と実質的に平行な第１の面を有するとともに、前記封止樹脂層の前記第１の面と前記半導体素子の前記第２の面とは実質的に同一平面上にあるように配設するようにしてもよい。また前記封止樹脂層は、その端面を傾斜させるとともに、前記配線基板の前記第１の面は前記封止樹脂層の前記第１の面よりも大きくするようにしてもよい。また前記封止樹脂層は前記配線基板の前記第１の面の前記第２の領域を実質的に覆うように配設するようにしてもよい。
【００３２】
本発明の半導体装置において、前記半導体素子の前記第２の面上にメタルプレートをさらに具備するようにしてもよい。このような構成を配設することにより半導体素子の放熱パスを確保することができる。したがって半導体装置の信頼性を向上することができる。さらに半導体装置にかかる熱負荷を軽減することができる。したがって、半導体素子、封止樹脂層、配線基板等の構成要素の熱膨張率の差等に起因して半導体装置に生じる応力を緩和することができる。このため薄型で高寸法精度の半導体装置を提供することができる。
【００３３】
前記メタルプレートと前記半導体素子の前記第２の面とは導電性樹脂により接合することが好ましい。導電性樹脂は熱伝導率が高いため、半導体素子の熱を効果的に外部に放出することができる。
【００３４】
また前記封止樹脂層は少なくとも前記メタルプレートの側面を覆うように配設するようにしてもよい。すなわち前記封止樹脂により、前記メタルプレートを固定するようにしてもよい。この場合前記封止樹脂はメタルプレートが露出するように配設することが、放熱パスの確保の観点から好ましい。
【００３５】
なお半導体素子の第２の面にはメタルプレートだけでなく、例えば放熱フィンのついた放熱板を配設するようにしてもよい。
【００３６】
本発明の第２のアスペクトは、第１の接続パッドが配設された第１の面と第２の面とを有する配線基板と、接続端子が配設された第１の面と第２の面とを有し、前記配線基板の第１の面にフェースダウン型に搭載された半導体素子と、前記第１の配線基板の第１の接続パッドと前記半導体素子の接続端子とを接続する導電性バンプと、前記配線基板の第１の面に、前記半導体素子を封止するように配設された封止樹脂とを具備し、前記配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さをＨs 、前記封止樹脂層の熱膨張係数をαr 、ヤング率をＥr 、前記半導体素子の前記第２の面上における厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が０．６以上であって、前記半導体素子の熱膨張係数をαc 、ヤング率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅs ）が１．５以上であり、断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧とされていることを特徴とする記載の半導体装置である。
【００３８】
発明者らは、配線基板の熱膨張係数αs 、ヤング率Ｅs 、厚さＨs 、前記樹脂層の熱膨張係数αr 、ヤング率Ｅr 、厚さＨr を制御することにより、半導体装置に働く応力を効果的に緩和することができることを見出だした。本発明は発明者の見出だしたこのような知見に基づいてなされたものである。
【００３９】
すなわち、配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱膨張係数をαr 、ヤング率をＥr 、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値が約０．６以上になるように各パラメータを設定することにより、変形が小さくコプラナリティーの高い半導体装置を得ることができる。また本発明の半導体装置を母基板などに実装する際の信頼性も向上することができる。
【００４０】
なお、一般に半導体素子と配線基板との間に充填される樹脂層（アンダーフィル）の厚さは極めて薄い（例えば約０．２ｍｍ以下）。このため、この部分の半導体装置全体のゆがみに対する影響は非常に小さい。したがって前記樹脂層の厚さＨr は半導体素子の第２の面上に配設された樹脂層の厚さとして設定している。
【００４１】
またアンダーフィルとして配設する樹脂層と、半導体素子全体を封止する樹脂層とを、異なる材料により構成するようにしてもよい。例えば、前記封止樹脂を前記配線基板と前記半導体素子との間に充填された第１の部分と、前記半導体素子の前記第２の面の上側から前記半導体素子を覆う第２の部分とにわけて、前記第１の部分を前記第２の部分よりもヤング率の小さな樹脂材料を用いて構成するようにしてもよい。このような構成を採用することにより、導電性バンプの周囲に柔らかい樹脂を配設することができ、導電性バンプの変形、破断などを防止することができる。したがって、信頼性、生産性の高い半導体装置を提供することができる。
【００４２】
本発明の第３のアスペクトは、第２の面に第１の接続パッドを有する配線基板上に、第１の面に接続端子が配設された半導体素子をフェースダウン型に搭載する工程と、前記半導体素子が封止されるように前記配線基板の第１の面に樹脂層を形成する工程とを具備し、前記配線基板の熱膨張係数αs 、ヤング率をＥs 、厚さをＨs 、前記封止樹脂層の熱膨張係数をαr 、ヤング率をＥr 、前記半導体素子の前記第２の面上における厚さＨr を、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）を０．６以上となるように設定し、前記半導体素子の熱膨張係数をαc 、ヤング率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅs ）を１．５以上でとなるように設定し、断面形状が、前記配線基板を下にして、前記半導体素子が搭載される第１の領域では上に凸の弧、前記封止樹脂層が配設される第２の領域では下に凸の弧となっていることを特徴とする半導体装置の製造方法である。
【００４３】
前記樹脂層の形成工程は、キャビティー内の半導体素子を搭載した配線基板をセットし、樹脂を供給して硬化させるトランスファーモールド法などにより行うようにしてもよい。またこの場合、前記樹脂層は加圧して状態で供給するとともに、加熱して硬化させるようにしてもよい。
【００４４】
さらに、溶融粘度の低い樹脂、例えばエポキシ系の樹脂、のタブレットを用いて、トランスファーモールド法により前記樹脂層を形成するようにしてもよい。本発明の半導体装置は、半導体素子の導電性バンプが形成された第１の面と配線基板の主面との隙間を埋める第１の樹脂層と半導体素子の少なくとも周辺に接し、かつ前記半導体素子を囲むように形成された第２の樹脂層とからなる樹脂封止体を備えるようにしてもよい。
【００４５】
本発明の半導体装置は、導電性バンプを有する少なくとも１つの半導体素子と、前記半導体素子がその主面と前記導電性バンプを介して電気的に接続された配線基板と、前記配線基板の前記主面に形成された封止樹脂とを備え、前記封止樹脂は、前記半導体素子の導電性バンプが形成された第１の面と前記配線基板の前記主面との隙間を埋める第１の樹脂層と前記半導体素子の少なくとも周辺に接し、かつ前記半導体素子を囲むように形成された第２の樹脂層とから構成するようにしてもよい。
【００４６】
また、本発明の半導体装置の製造方法は、前記フリップチップ型半導体装置を製造する方法において、成形金型のキャビィ内に収容された配線基板とその上に接続された半導体素子との間隙及びその外周に液状樹脂をトランスファ方式や射出成型方式などにより加圧注入し、これを硬化することにより前記封止樹脂を形成するようにしてもよい。
【００４７】
なお本発明は各種の半導体装置に適用することができる。例えば本発明の半導体装置は半導体パッケージ、ＣＳＰ、ＭＣＭ（マルチチップモジュール）を含むものとする。また搭載する半導体素子としては、ＣＰＵ、ＤＳＰ、各種メモリ素子、あるいはこれらの複合素子などをあげることができる。また配線基板に搭載する半導体素子は複数でもよく、チップコンデンサ、抵抗などの受動素子と混載するようにしてもよい。
【発明の効果】
【００４８】
本発明の半導体パッケージは変形を小さくし、平坦性を極めて高くすることができる。またメタルプレートにより半導体素子の動作による発熱を効果的に放散することができる。したがって、信頼性の高い半導体パッケージを提供することができる。
【００４９】
また本発明によれば、変形が小さくコプラナリティーの高い半導体パッケージを得ることができる。また本発明の半導体パッケージを母基板などに実装する際の信頼性も向上することができる。
【００５０】
本発明の半導体パッケージの製造方法によれば、トランスファーモールド法によって、オーバーコート層の形成と同時にアンダーフィも一括して形成することができ半導体パッケージの生産性を大きく向上することができる。
【発明を実施するための最良の形態】
【００５１】
（実施形態１）図１は本発明の半導体パッケージの構成の例を概略的に示す図である。
【００５２】
この半導体パッケージ１０は、第１の面と第２の面に配線層を有する配線基板１１と、配線基板１１の第１の面に搭載された半導体素子１２と、前記配線基板１１の半導体素子１２を搭載した側の面に配設され、前記半導体素子１２を封止する樹脂からなるモールド層１３とを具備している。このモールド層１３は半導体素子１２の背面が露出するように配設されている。
【００５３】
半導体素子１２は配線基板１１上にフェースダウン型に搭載されている。すなわち、半導体素子１２の接続端子１４と、配線基板の配線パターンの一部として配設された接続パッド１５との間に導電性バンプ１６が配設されている。この導電性バンプ１６は例えばはんだや金などから構成するようにしればよい。この導電性バンプ１６により半導体素子１２は配線基板１１と電気的、機械的に接続されている。
【００５４】
一方、配線基板１１の第２の面には接続端子１７が配設され、この接続端子１７上には半田ボール１８がアレイ状に配設されている。すなわちこの半導体パッケージ１０はＢＧＡタイプの半導体パッケージである。なお、配線基板１１の接続端子１５と１７とは例えばスルーホール、導電性ピラーなどにより層間接続されている。
【００５５】
ここで、配線基板１１は、たとえばガラスクロスを基材とし、ＢＴ（ビスマレイミド・トリアジン）樹脂やエポキシ樹脂などの有機材料を含浸して硬化させた樹脂ポリマーを絶縁層として採用したものである。また、モールド層１３は例えばエポキシ系樹脂ポリマーにより構成されている。
【００５６】
図１４は図１に例示した本発明の半導体パッケージ１０をマザーボードに搭載した電子装置の構成を概略的に示す図である。本発明の半導体パッケージでは、小型、薄型でコプラナリティーも高い。このため実装密度を向上するとともに、電子装置全体の信頼性を向上することができる。
【００５７】
図２は本発明の半導体パッケージの構成の別の例を概略的に示す図である。この半導体パッケージでは、配線基板１１と半導体素子１２との間隙にはモールド層１３を構成する樹脂よりもヤング率の小さな樹脂からなるアンダーフィル１９が充填されている。
【００５８】
このような構成を採用することにより、導電性バンプ１６の周囲に比較的柔らかい樹脂を配設することができる。これにより導電性バンプ１６に働く応力を緩和することができ、配線基板１１と半導体素子１２との接続の信頼性を向上することができる。
【００５９】
本発明の半導体パッケージを上述のように構成したところ、配線基板１１の平坦性が良好であった。したがって、例えば母基板などに搭載するに当たって、ボール・グリッド・アレイ型に配設された接続端子１７のコプラナリティもよく、信頼性の高い接続を行うことができた。
【００６０】
図３は本発明の半導体パッケージの構造の別の例を概略的に示す図である。
【００６１】
この半導体パッケージは、図１、図２に例示した本発明の半導体パッケージの変形例である。
【００６２】
この半導体パッケージにおいては、半導体素子１２の集積回路形成面の裏面にメタルプレート２０を配設している。このメタルプレートは例えばＣｕ、４２アロイ、ＳＵＳ、Ｔｉ、Ｆｅ、Ｎｉおよびこれらを主体とした合金材料などからなる導電性材料から構成されている。そして、このメタルプレート２０は半導体素子１２の裏面にフィラーを分散させた接着層２１により接着されている。接着層としては、フィラーとして銀を用いたものが好適であり、銀の充填密度が高いもののほうがより好ましい。例えばＳＧ−２１０５Ｓ（Ａｂｌｅｓｔｉｃｋ社製）、ＤＭ４０３０ＨＫ（Ｄｉｅｍａｔ社製）などを用いるようにしてもよい。銀以外のフィラーの材料としては、例えば水酸化アルミニウム、アルミナ、シリコンカーバイド、シリカ等をあげることができる。
【００６３】
このような構成を採用することにより、本発明の半導体パッケージは変形を小さくし、平坦性を極めて高くすることができると同時に、このメタルプレート２０により半導体素子１２の動作による発熱を効果的に放散することができる。したがって、信頼性の高い半導体パッケージを提供することができる。さらに、ＥＭＩなど半導体パッケージ外から飛来する電磁ノイズをメタルプレート２１により低減することができる。この場合、メタルプレート２１を接地電位に維持するような手段をさらに設けるようにしてもよい。
【００６４】
図４は、図１に例示した半導体パッケージの平面構成を概略的に示す図である。配線基板１１、半導体素子１２及びモールド層１３の平面形状は、ほぼ正方形である。この平面図では、アンダーフィル１９は半導体素子１２の下側に配置されているので表示を省略している。配線基板１１の１辺の長さｘは、パッケージ下面の１辺の長さｚと等しいか、または長い。半導体素子１２の厚さは、０．２〜０．８ｍｍ、配線基板１１の厚さは、０．３〜１０．０ｍｍ、モールド層１３の第１の樹脂層の厚さ、すなわち、半導体素子１２と配線基板１１との隙間は、０．０１〜０．２ｍｍがそれぞれ適当である。モールド層１３の配線基板１１の実装面に対する面積比は、５％〜１００％が適当である。またモールド層１３の厚さは、配線基板の厚さに対して５０％〜３００％が適当である。
【００６５】
図５は配線基板１１と半導体素子１２の接続構造について説明するための図である。半導体素子１２は、配線基板１１に導電性バンプ１６を介して接続されている。半導体素子１２の集積回路形成面には、アルミニウムなどからなる接続電極１４が形成されている。半導体素子の集積回路形成面のうち、接続電極１４が形成されている領域以外は酸化膜などのパッシベーション膜２２により被覆保護されている。接続電極１４の表面には銅などのメッキ膜２３が形成されており、その上に、例えば、Ｐｂ−Ｓｎ半田からなる導電性バンプ１６が接続されている。一方、配線基板１１の表面には接続パッド１５が形成されており、それ以外はレジスト膜２４により被覆されている。配線基板１１の裏面には接続電極１７が形成されており、接続電極１７は、配線基板１１の内部に形成された銅などの内部配線２５を介して接続パッド１５と電気的に接続されている。接続電極１７には導電性バンプ、はんだボールを取り付けることもできる。このような構成により、半導体素子１２に形成されている集積回路からの信号もしくはこの集積回路へ入る信号は、外部回路とに入出力される。
【００６６】
（実施形態２）図６は本発明の半導体パッケージの構成の別の例を概略的に示す図である。この半導体パッケージの基本的構造は前述と同様である。しかしながらこの半導体パッケージはいわゆるオーバーコート構造を採用しており、半導体素子２１はモールド層１３によって完全に覆われている。
【００６７】
そして、この半導体パッケージでは、前記配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱膨張係数をαr 、ヤング率をＥr 、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値Ｒが約０．６以上になるように設定している。また、前記半導体素子の熱膨張係数をαc 、ヤング率をＥc 、としたとき、（αs ・Ｅs ）／（αc ・Ｅc ）が約１．５以上であるように設定している。このような構成を採用することにより、半導体パッケージなどの半導体装置に働く応力を効果的に緩和することができる。
【００６８】
なお、一般に半導体素子と配線基板との間に充填される樹脂層（アンダーフィル）の厚さＨｕは極めて薄い（例えば約０．２ｍｍ以下）。このため、この部分の半導体パッケージ全体のゆがみに対する影響は非常に小さい。したがって前記樹脂層の厚さＨｒは半導体素子の第２の面上に配設された樹脂層の厚さとして設定している。またアンダーフィルとして配設する樹脂層と、半導体素子全体を封止する樹脂層とを、異なる材料により構成するようにしてもよい。図６に例示した半導体パッケージにおいて、半導体素子１２の大きさを１〜２０ｍｍ角、厚さを０．２５〜１．０ｍｍ、、配線基板１１の大きさを４０ｍｍ角、厚さＨｓを０．２〜１ｍｍとして、シミュレーションにより半導体パッケージのコプラナリティーを評価した。なお（αs ・Ｅs ）／（αc ・Ｅc ）が約１．６とした。
【００６９】
図７はこの評価の結果の例を示すチャートである。Ｓmax は、半導体パッケージの歪みの変位が８０μｍより小さくなる基板の大きさの限界を示している。この表から、Ｒの値が約０．６より小さい場合には基板のサイズを４０ｍｍ角より小さくしないと歪みの変位が大きくなりすぎることがわかる。また、Ｒの値が約０．６より大きい場合には基板サイズを４０ｍｍ角より大きくしても、歪みの変位を８０μｍより小さく抑制することができることがわかる。実際の製造時の誤差を２０μｍ程度と見積もれば、本発明により半導体パッケージの歪みの変位を１００μｍより小さく抑制することができた。
【００７０】
実際の半導体パッケージの歪みの変位の測定は、ＥＩＡＪ ＥＤ−７３０４に定められた端子最下面の均一性の測定方法にしたがって行った。図８は端子最下面の均一性を説明するための図である。まず配線基板１１に配設された接続端子１７またははんだボール１８の最小２乗面よりデータムＳを求め、このＳから各端子の最下点までの距離を測定した。そしてその測定値の最大値を端子最下面の均一性ｙとした。
【００７１】
測定の結果、本発明を適用した半導体パッケージは端子最下面の均一性ｙが１００μｍよりも小さくなり、高いコプラナリティーを保持していることが確認された。このように本発明の半導体パッケージによれば、変形が小さくコプラナリティーの高い半導体パッケージを得ることができる。また本発明の半導体パッケージを母基板などに実装する際の信頼性も向上することができる（図１４参照）。
【００７２】
（実施形態３）ここで本発明の半導体パッケージの製造方法について概略的に説明する。ここでは、トランスファーモールド法によりモールド樹脂の形成について説明する。図９は、モールド層１３を形成するための樹脂封止用成形金型の断面図である。成形金型は、上型３０及び下型３２を密閉して半導体素子１２及び半導体素子１２を搭載する配線基板１１を収容するキャビティ３８を形成する。キャビティ３８に近接して排気溝が上型３０に形成されている。排気溝の先には配線基板１１を押し切る面の逃げとして排気溝以上の深さの逃げ５０を形成する。排気溝には排気弁５１が配置されていて樹脂がキャビティ３８に注入されるときは排気弁５１が排気溝を封止するようになっている。下型３２にはエポキシ樹脂のタブレットが収容されるポット３３が形成されている。ポット３３の中ではプランジャ４０が出し入れ自在に移動する。ポット３３からキャビティ３８までランナー３４、ゲート３５と樹脂経路が形成されている。
【００７３】
成形時において、半導体素子１２及び配線基板１１は、成形金型の下型３２にセットされる（図９（ａ））。エポキシ樹脂のタブレットはポット３３に供給される。半導体素子１２は、上型の内面に極く近接して配置されているのでオーバーコートは形成されず、図６に示す本発明の半導体パッケージが形成される。
【００７４】
ここでは、配線基板１１の熱膨張係数をαs 、ヤング率をＥs 、厚さをＨs 、前記樹脂層１３の熱膨張係数をαr 、ヤング率をＥr 、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値が約０．６以上になるように樹脂材料を選択して用いている。
【００７５】
キャビティ３８を高真空度空間にするために、成形金型周囲に弗素ゴムなどの減圧用シール３７を配置することが好ましい。このシール３７は、真空到達時間を短縮するために完全型締め直前で上下型間が１ｍｍ程度で数秒間保持した場合にも高真空度が得られる構造にする。
【００７６】
ポット３３の樹脂のタブレット１３ｉは、プランジャ４０に押されて排気弁４１を押し上げて排気溝を封止する。
【００７７】
成形を行うには最初に完全に型締めする前にキャビティ３８を１０Ｔｏｒｒ以下の高真空にする。そして、成形金型を完全に型締めする。
【００７８】
樹脂１３ｉは、ランナー３４を通り、ゲート３５からキャビティ３８に移動する（図９（ｂ））。樹脂１３ｉは、ポット３３内にあらかじめ適量樹脂量だけ供給される。ポットとプランジャの隙間を出来るだけ小さくするためにプランジャ外周にシール材に相当するテフロン（登録商標）などのリングを形成してプランジャ外形をポット内径に合わせることも可能である。リングは交換可能であり、磨耗等の発生時には速やかに交換できる構造が好ましい。
【００７９】
キャビティ３８への樹脂注入口であるゲート３５は、フリップチップ型半導体パッケージ外周の一部に設けられるが、例えば、側面に形成される場合、半導体素子１２の１辺の幅にゲートを形成する場合もある。また、フリップチップ型半導体パッケージの配線基板１１上に樹脂が成形後残ることを防ぐため半導体素子上面部にゲートを設けることができる。
【００８０】
樹脂１３ｉは、１〜２０ＭＰａ程度で加圧され続ける。樹脂１３ｉにボイドがなくなるまで加圧し、導電性バンプが存在する配線基板１１と半導体素子１２との間にも均一に樹脂が充填された後加圧を停止する。
【００８１】
その後、成形金型を冷却し硬化されて半導体素子１２が封止された樹脂封止体からなるモールド層１３の余分な樹脂を除去してフリップチップ型半導体パッケージが形成される。
【００８２】
この樹脂充填方法によって短時間に樹脂が配線基板１１と半導体素子１２との間、導電性バンプ間にも均一に樹脂が充填される。
【００８３】
本発明の半導体パッケージのモールド層１３は、断面構造が凸型であり、端部が突起した構造をしている。このためパッケージの反りが低減でき、かつ熱応力に対する信頼性が高まる。
【００８４】
なおここでは、トランスファーモールドで用いる樹脂として、多官能エポキシ樹脂、ビフェニル型エポキシ樹脂などのうち特に低粘度の樹脂を用いている。また、樹脂に分散するフィラーの粒径を、配線基板１１と半導体素子１２との間隙よりも小さくなるように抑制している。例えば配線基板１１と半導体素子１２との間隙が５０μｍの場合、フィラーの粒径を約４５μｍ以下に抑制している。
【００８５】
この例では、フィラーの粒径が約４５μｍ近傍にカットオフがあるように分布させたタブレットを用いている。
【００８６】
アンダーフィルの厚さは１００μｍ以下の場合も多い。現在一般的なＣ４フリップチップの場合、配線基板と半導体素子の間隙は約５０〜１００μｍ程度である。樹脂に混合されるフィラーの粒径が７５〜１００μｍ程度であると、このフィラーが詰まってしまい、配線基板と半導体素子との間隙にうまく充填することができなかった。また、フィラーの粒径を小さくすると、樹脂とフィラーとの混合物の粘度が大きくなって、やはり配線基板と半導体素子との間隙に充填することができなかった。このためトランスファーモールドにより形成する樹脂層の厚さは、少なくとも１００〜２００μｍ程度となっていた。
【００８７】
発明者らは、多官能エポキシ樹脂、ビフェニル型エポキシ樹脂などのうち特に低粘度の樹脂をバインダーとして用いるとともに、フィラーの径を配線基板１１と半導体素子１２との間隙よりも小さく抑制することにより、このような問題を解決した。低粘度の樹脂をバインダーとして用いることにより、フィラーの径を小さくしても、これらの混合物の粘度の増大を抑制することができる。したがってトランスファーモールド法によって、配線基板と半導体素子との間隙にも、封止樹脂層を形成することができる。さらに、このような方法によれば、アンダーフィルを、その他の部分の封止樹脂層の形成工程で一括して形成することができる。したがって半導体パッケージの生産性を大きく向上することができる。
【００８８】
この例では、タブレットは約８０ｗｔ％のフィラー（シリカ）を含有しているものを用いた。タブレットとして約９０ｗｔ％のフィラー（シリカ）を含有しているものを用いても同様に好適な結果を得ることができた。吸湿性を低く抑制する観点からは、フィラーの含有量が７０％よりも小さいタブレットを用いることは好ましくない。
【００８９】
図１０は半導体パッケージの端子最下面の均一性とモールド層のサイズの関係がモールド層の厚さに対する依存性を説明するための図である。
【００９０】
図１６、図１７はは本発明の半導体パッケージのコプラナリティーについて説明するための図である。
【００９１】
半導体パッケージの撓みの程度は、ゾーン１、ゾーン２、ゾーン３では相違する（図１７）。半導体パッケージの断面形状は、ゾーン１では上に凸の弧、ゾーン２では下に凸の弧、ゾーン３では直線になっている。
【００９２】
ρｉはゾーンｉの曲率半径である。
【００９３】
また、ｘ軸は２つの円の接点を通るように、ｙ軸は円１の中心を通るように設定した。
【００９４】
点Ａは円１がｙ軸と交わる点である。点Ａのｙ座標はゾーン１のコプラナリティーに対応する。この点は配線基板１１の下面（半導体素子１２搭載面の反対側の面）の中心に対応する。
【００９５】
点Ｂはゾーン２とゾーン３の境界に対応し、２つの円の接点からゾーン２の長さだけ円２の周に沿って移動した点である。またこの点Ｂは配線基板１１上での樹脂層１３形成部の外縁に対応する。
【００９６】
点Ｃは円２でｙ座標が最も小さくなる点である。
【００９７】
点Ｄは点Ｂにおける円２の接線に沿ってゾーン３の長さだけ移動した点であり、配線基板１１の端部に対応する。
【００９８】
ｙ1 、ｙ2 、ｙ3 、ｙ4 は以下のように求めることができる。
【数６】
0004836847.tif 000007
【数７】
0004836847.tif 000008
【数８】
0004836847.tif 000009
【数９】
0004836847.tif 000010
【数１０】
0004836847.tif 000011
ただしθ1 、θ2 は以下のようである。
【数１１】
0004836847.tif 000012
そして、ｙｉから任意の２点を抽出してその差の最大値をコプラナリティーとした。
【００９９】
なおこの例では、点Ｄを配線基板１１の端部にとったが、最外部に配設されたボール１８の最下点にとるようにしてもよい。
【０１００】
ここでは、配線基板１１の絶縁層として熱膨張係数が２０〜４０ｐｐｍ／Ｋ、弾性率が２〜１３ＧＰａである熱硬化性エポキシ樹脂を採用している。配線基板１１の厚さは０．４〜１．２ｍｍに設定した。また配線基板１１に搭載する半導体パッケージ１２の厚さが０．２５〜０．７５ｍｍである半導体パッケージについて述べる。
【０１０１】
半導体素子１２の１辺（ｙ）の長さは２０ｍｍであり、配線基板１１の１辺（ｘ）の長さは４０ｍｍである。
【０１０２】
図１０の縦軸はパッケージ反り、すなわち端子最下面の均一性ｙ（ｍｍ）であり、横軸は、モールド層の（ｚ）（ｍｍ）である。モールド層１３の厚さＨｒが０．６９５ｍｍ、１ｍｍと変化させて、半導体パッケージの配線基板サイズと端子最下面の均一性ｙ（ｍｍ）の関係をシュミレーションしている。
【０１０３】
図１０からわかるようにモールド層が厚くなるほどパッケージの反りは減少し、端子最下面の均一性が高くなることがわかる。また、パッケージサイズ（ｚ）が大きいほどパッケージ反りが小さくなることがわかる。
【０１０４】
また、樹脂層の材料としては、例えばシリコーン樹脂、ビニル重合樹脂、フェノ一ル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、シアネートエステル、アクリル樹脂などの熱硬化性樹脂などを用いるようにしてもよい。さらに、配線基板の絶縁層、封止樹脂として、ＰＰＳのようなスーパーエンジニアリングプラスチックを用いるようにしてもよい。
【図面の簡単な説明】
【０１０５】
【図１】本発明の半導体パッケージの構成の例を概略的に示す図。
【図２】本発明の半導体パッケージの構成の別の例を概略的に示す図。
【図３】本発明の半導体パッケージの構造の別の例を概略的に示す図。
【図４】図１に例示した半導体パッケージの平面構成を概略的に示す図。
【図５】配線基板と半導体素子の接続構造について説明するための図。
【図６】本発明の半導体パッケージの構成の別の例を概略的に示す図。
【図７】半導体パッケージのコプラナリティーをシミュレーションにより評価した結果を示すチャート。
【図８】端子最下面の均一性を説明するための図。
【図９】モールド層１３を形成するための樹脂封止用成形金型の断面図。
【図１０】半導体パッケージの端子最下面の均一性とモールド層のサイズの関係がモールド層の厚さに対する依存性を説明するための図。
【図１１】従来の半導体パッケージの構造を概略的に示す図。
【図１２】樹脂層９５（アンダーフィル）を形成する方法を説明するための図。
【図１３】半導体パッケージにかかる応力を説明するための図である；
【図１４】本発明の半導体パッケージをマザーボードに搭載した電子装置の構成を概略的に示す図。
【図１５】多層の複合はりの撓みについて説明するための図。
【図１６】本発明の半導体パッケージのコプラナリティーについて説明するための図。
【図１７】本発明の半導体パッケージのコプラナリティーについて説明するための図。
【符号の説明】
【０１０６】
１０………半導体パッケージ
１１………配線基板
１２………半導体素子（チップ）
１３………封止樹脂
１４………接続端子
１５………接続パッド
１６………導電性バンプ
１７………外部接続端子
１８………半田ボール
１９………樹脂層（アンダーフィル）
２０………メタルプレート
２１………接着層
【図１】
0004836847.tif 000013
【図２】
0004836847.tif 000014
【図３】
0004836847.tif 000015
【図４】
0004836847.tif 000016
【図５】
0004836847.tif 000017
【図６】
0004836847.tif 000018
【図７】
0004836847.tif 000019
【図８】
0004836847.tif 000020
【図９】
0004836847.tif 000021
【図１０】
0004836847.tif 000022
【図１１】
0004836847.tif 000023
【図１２】
0004836847.tif 000024
【図１３】
0004836847.tif 000025
【図１４】
0004836847.tif 000026
【図１５】
0004836847.tif 000027
【図１６】
0004836847.tif 000028
【図１７】
0004836847.tif 000029