(57)【特許請求の範囲】
【請求項１】
２つの入力の電位差を増幅する差動増幅部と、
基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷と、
を有し、
前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を前記基準負荷に流し、
前記電流を前記基準負荷に流して得られた電圧を、前記差動増幅部の２つの入力のうちの一方へ入力し、
過電流検出の対象である電流の大きさに対応する検出電圧を、前記差動増幅部の２つの入力のうちの他方へ入力する、
ことを特徴とする過電流検出回路。
【請求項２】
前記基準負荷は、ゲート電位を固定した第一のＭＯＳＦＥＴであり、
前記過電流検出の対象である電流は、第二のＭＯＳＦＥＴのドレイン電流である、
ことを特徴とする請求項１に記載の過電流検出回路。
【請求項３】
前記第二のＭＯＳＦＥＴのチャネル幅が、前記第一のＭＯＳＦＥＴのチャネル幅よりも広いことを特徴とする請求項２に記載の過電流検出回路。
【請求項４】
前記第二のＭＯＳＦＥＴをオフ状態とするときに、前記検出電圧に代えて所定の固定電圧を前記差動増幅部へ入力することを特徴とする請求項２に記載の過電流検出回路。
【請求項５】
前記基準負荷で得られている電圧を前記検出電圧が上回ったときに、当該基準負荷に流す電流を減少させることを特徴とする請求項１に記載の過電流検出回路。
【請求項６】
前記基準負荷に流す電流を、前記差動増幅部の出力に基づいて減少させることを特徴とする請求項５に記載の過電流検出回路。
【請求項７】
前記検出電圧が前記基準負荷で得られている電圧を上回ったときに減少する電流を、前記差動増幅部からの出力を受ける増幅部から得ることを特徴とする請求項５または６に記載の過電流検出回路。
【請求項８】
請求項１から７までのうちのいずれか１項に記載の過電流検出回路を用い、
前記過電流検出回路による過電流検出の対象が、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流である、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項９】
基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を流し、
前記電流を前記基準負荷に流して得られた電圧を、前記差動増幅部の２つの入力のうちの一方へ入力し、
過電流検出の対象である電流の大きさに対応する検出電圧を、前記差動増幅部の２つの入力のうちの他方に入力する、
ことを特徴とする過電流検出方法。
【請求項１０】
比較対象の電圧と基準電圧との電圧比較を行う電圧比較回路であって、
基準電流を流すと当該基準電流に対応する前記基準電圧が得られる基準負荷と、
２つの入力の電位差を増幅する差動増幅部とを有し、
前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を前記基準電流として前記基準負荷に流すことによって前記基準電圧を生成し、
前記生成された基準電圧を前記差動増幅部の２つの入力のうちの一方へ入力し、
前記比較対象の電圧を、前記差動増幅部の２つの入力のうちの他方へ入力する、
ことを特徴とする電圧比較回路。
【請求項１１】
比較対象の電圧と基準電圧との電圧比較を行う電圧比較方法であって、
基準電流を流すと当該基準電流に対応する前記基準電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を当該基準電流として流すことによって当該基準電圧を生成し、
前記生成された基準電圧を前記差動増幅部の２つの入力のうちの一方へ入力し、
前記比較対象の電圧を、前記差動増幅部の２つの入力のうちの他方へ入力する、
ことを特徴とする電圧比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の消費電流の削減技術に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータのような電子回路においても、携帯機器等に用いられるようなものでは低消費電流化が強く要求される。
ＤＣ−ＤＣコンバータ等で使用されている従来の過電流検出回路の回路例を図４に示す。なお、同図に示す回路は、特許文献１においても従来技術として挙げられているものである。
【０００３】
図４において、Ｍ０及びＭ１はどちらもｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ここで、Ｍ０はＤＣ−ＤＣコンバータの出力段におけるメインのＦＥＴであり、駆動負荷ＺＬを駆動する。Ｍ０のドレイン電流Ｉｄ０は、電源線ＶＤから駆動負荷ＺＬ及びＭ０を経てグランド（基準電位）へと流れる。また、Ｍ１は基準負荷としての機能を有するＦＥＴであり、定電流源である基準電流源Ｉｒｅｆによる電源線ＶＤＤからの電流をドレイン電流Ｉｄ１としてグランドへと流す。すなわち、Ｉｄ１＝Ｉｒｅｆである。なお、Ｍ０とＭ１とのミラー比をＭとする。
【０００４】
この回路において、Ｍ０及びＭ１の両者で共通としているゲート電位ＶＧを同一レベルとする。このときに、Ｍ０のドレイン電流Ｉｄ０とＭ１のドレイン電流Ｉｄ１との関係がＩｄ０＞Ｍ×Ｉｄ１（＝Ｍ×Ｉｒｅｆ）になった場合、すなわち、Ｍ０のドレイン電位Ｖｄ０とＭ１のドレイン電位Ｖｄ１との関係がＶｄ０＞Ｖｄ１になった場合に、Ｍ０のドレイン電流Ｉｄ０を過電流と判定する。
【０００５】
なお、比較器ＣＯＭＰは、Ｍ０のドレイン電圧Ｖｄ０とＭ１で生成される基準電圧Ｖｄ１とを比較する。ここで、Ｖｄ０＜Ｖｄ１からＶｄ０＞Ｖｄ１へと変化したとき、すなわち、Ｍ０のドレイン電流Ｉｄ０がＭ×Ｉｒｅｆを超えたときには、その出力を「Ｈ」レベルから「Ｌ」レベルに遷移させて、この過電流状態を報知する。
【０００６】
図４に示した過電流検出回路における過電流の判定閾値であるＭ×Ｉｒｅｆの値は、Ｍ０とＭ１との相対的な特性によって決まるものである。ここで、Ｍ０とＭ１とを同一半導体基板上に形成する等して外乱に対するこの両者の電気的特性の変動の傾向を揃えておけば、この判定閾値は温度変動等の外乱に対して安定性が高いという特徴を有している。
【０００７】
ここで図５について説明する。同図は、図４に示した比較器ＣＯＭＰの内部回路の構成の一部を具体的に示したものである。
図５に示すように、比較器ＣＯＭＰ内部では、ｎチャネルＭＯＳＦＥＴであるＭ１１及びＭ１２と、ｐチャネルＭＯＳＦＥＴであるＭ１３及びＭ１４とからなる差動増幅部が構成されており、この差動増幅部へのバイアス電流が定電流源Ｉｂによって流されている。
【０００８】
なお、同図では、比較器ＣＯＭＰにおける差動増幅部の後段に設けられている出力増幅部は省略している。
図５の回路構成を更に詳しく説明する。
【０００９】
Ｍ１３及びＭ１４は入力差動対を構成している。当該入力差動対における非反転入力であるＭ１３のゲート端子には、図４の基準負荷Ｍ１により生成される基準電圧Ｖｄ１が入力されている。一方、当該入力差動対における反転入力であるＭ１４のゲート端子には、図４に示したＭ０（図５では不図示）により検出される検出電圧Ｖｄ０が入力されている。なお、定電流源Ｉｂによる電源線ＶＤＤからの電流は、２つに分けられてＭ１３及びＭ１４各々のドレイン端子に入力される。
【００１０】
Ｍ１１及びＭ１２の両ゲート端子とＭ１１のドレイン端子とが纏められてＭ１３のドレイン端子に接続されている。従って、Ｍ１１及びＭ１２は、Ｍ１２のドレイン電流をＭ１１のドレイン電流に一致させるカレントミラーである。Ｍ１２のドレイン端子はＭ１４のドレイン端子と接続されており、この接続点が差動増幅部の出力Ｖｏｕｔとなっている。なお、Ｍ１１及びＭ１２の両ソース端子はグランドに接続されている。
【００１１】
図５において、Ｍ１１、Ｍ１２、Ｍ１３、及びＭ１４からなる差動増幅部は、その２つの入力であるＭ１３とＭ１４との各々のゲート端子の電位差を増幅して出力Ｖｏｕｔへ出力する。この出力は、後段の出力増幅部（不図示）で更に増幅された後、比較器ＣＯＭＰの出力となる。
【特許文献１】特開２００４−１４０４２３号公報（段落［０００５］−［０００６］、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図４に示した過電流検出回路では、ミラー比Ｍを大きくすることができれば、基準電流源Ｉｒｅｆから流す電流を少なくしても同一の判定閾値Ｍ×Ｉｒｅｆが得られるので、この過電流検出回路での消費電流が削減される。しかし、Ｍの値にはある程度の上限がある。例えば、半導体基板上でのＭ０のチャネル幅を５００００μｍとするときに過電流の判定閾値を５００ｍＡとする場合には、Ｍ１のチャネル幅を５μｍまで絞ってＭ＝１００００としても、基準電流Ｉｒｅｆとして５０μＡも必要となってしまう。この値は、携帯機器等に用いられるＤＣ−ＤＣコンバータにおける制御回路全体の消費電流（一例では２００〜３００μＡ）の中でも比較的大きな割合を占めてしまう。
【００１３】
また、図４の回路においてドレイン電位Ｖｄ０とＶｄ１との大小比較を行う比較器ＣＯＭＰも、十分な応答速度を得るためには、ある程度の消費電流（例えば５０μＡ）を必要としている。
【００１４】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、電子回路全体での総消費電流を低減させることである。
【課題を解決するための手段】
【００１５】
本発明の態様のひとつである過電流検出回路は、２つの入力の電位差を増幅する差動増幅部と、基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷と、を有し、当該差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を当該基準負荷に流し、当該電流を当該基準負荷に流して得られた電圧を、当該差動増幅部の２つの入力のうちの一方へ入力し、過電流検出の対象である電流の大きさに対応する検出電圧を、当該差動増幅部の２つの入力のうちの他方へ入力する、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００１６】
なお、この本発明に係る過電流検出回路において、当該基準負荷を、例えば、ゲート電位を固定した第一のＭＯＳＦＥＴとし、当該過電流検出の対象である電流は、例えば、第二のＭＯＳＦＥＴのドレイン電流とすることができる。
【００１７】
上記の構成によれば、検出電圧と基準負荷により得られた電圧との大小比較の結果を、差動増幅部の出力から得ることができる。そして、この結果より、検出対象である電流が過電流状態にあるか否かを知ることができる。ここで、上記の構成によれば、差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を基準負荷に流すようにしたので、基準負荷に電流を流すための専用の電流源が不要である。この結果、回路全体での総消費電流が減少する。
【００１８】
なお、前述した本発明に係る過電流検出回路において、当該第二のＭＯＳＦＥＴのチャネル幅を、当該第一のＭＯＳＦＥＴのチャネル幅よりも広いものとすることができる。
こうすることにより、基準負荷に流す電流を、過電流検出の対象である電流よりも少ない電流とすることができる。
【００１９】
また、前述した本発明に係る過電流検出回路において、当該第二のＭＯＳＦＥＴをオフ状態とするときに、当該検出電圧に代えて所定の固定電圧を当該差動増幅部へ入力するように構成することができる。
【００２０】
こうすることにより、第二のＭＯＳＦＥＴの状態遷移の際における過電流の誤検出が防止できるようになる。
また、前述した本発明に係る過電流検出回路において、当該基準負荷で得られている電圧を当該検出電圧が上回ったときに、当該基準負荷に流す電流を減少させるようにすることができる。
【００２１】
なお、このようにするためには、当該基準負荷に流す電流を、当該差動増幅部の出力に基づいて減少させるようにすればよい。
また、このために、当該検出電圧が当該基準負荷で得られている電圧を上回ったときに減少する電流を、当該差動増幅部からの出力を受ける増幅部から得るようにしてもよい。
【００２２】
こうすることにより、過電流の検出がされた後には、検出対象の電流が過電流であるか否かを判定する閾値が低下するので、過電流検出の判定がヒステリシス特性を持つようになる。その結果、過電流検出後の回路誤動作が防止される。
【００２３】
また、上述した本発明に係る過電流検出回路を用い、当該過電流検出回路による過電流検出の対象が、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流であることを特徴とするＤＣ−ＤＣコンバータについても本発明に係るものである。
【００２４】
上記の構成を有するＤＣ−ＤＣコンバータでは、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流が過電流状態となったことを検出して当該ＭＯＳＦＥＴの動作を止めることができ、過電流によるＤＣ−ＤＣコンバータの故障が防止される。ここで、上述した本発明に係る過電流検出回路を用いることにより、回路全体での総消費電流が減少する。
【００２５】
なお、基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を流し、当該電流を当該基準負荷に流して得られた電圧を、当該差動増幅部の２つの入力のうちの一方へ入力し、過電流検出の対象である電流の大きさに対応する検出電圧を、当該差動増幅部の２つの入力のうちの他方に入力する、ことを特徴とする過電流検出方法も本発明に係るものであり、この方法によっても、前述した本発明に係る過電流検出回路と同様の作用効果を奏する結果、前述した課題が解決される。
【００２６】
本発明の別の態様のひとつである電圧比較回路は、比較対象の電圧と基準電圧との電圧比較を行う電圧比較回路であって、基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷と、２つの入力の電位差を増幅する差動増幅部とを有し、当該差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を当該基準電流として当該基準負荷に流すことによって当該基準電圧を生成し、当該生成された基準電圧を当該差動増幅部の２つの入力のうちの一方へ入力し、当該比較対象の電圧を、当該差動増幅部の２つの入力のうちの他方へ入力する、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００２７】
上記の構成によれば、差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を基準負荷に流すようにしたので、基準負荷に電流を流すための専用の電流源が不要である。この結果、回路全体での総消費電流が減少する。
【００２８】
なお、比較対象の電圧と基準電圧との電圧比較を行う電圧比較方法であって、基準電流を流すと当該基準電流に対応する当該基準電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を当該基準電流として流すことによって当該基準電圧を生成し、当該生成された基準電圧を当該差動増幅部の２つの入力のうちの一方へ入力し、当該比較対象の電圧を、当該差動増幅部の２つの入力のうちの他方へ入力する、ことを特徴とする電圧比較方法も本発明に係るものであり、この方法によっても、上述した本発明に係る電圧比較回路と同様の作用効果を奏する結果、前述した課題が解決される。
【発明の効果】
【００２９】
本発明によれば、以上のようにすることにより、電子回路全体での総消費電流が低減するという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は、本発明を実施する基準電圧生成回路の構成を示している。この回路は図５に示したものと同様の動作をする回路である。すなわち、図４に示した回路における比較器ＣＯＭＰ及び基準電流源Ｉｒｅｆを図１の回路（トランジスタＭ１は除く）と置換し、図１の回路の出力Ｖｏｕｔに出力増幅部を付加することにより、図４に示したものと同様の過電流検出回路を構成することができる。
【００３１】
図１の回路を説明する。
同図において、ｎチャネルＭＯＳＦＥＴであるＭ１１及びＭ１２と、ｐチャネルＭＯＳＦＥＴであるＭ１３及びＭ１４とにより差動増幅部が構成されている。この差動増幅部へのバイアス電流が定電流源Ｉｂによって流されている。なお、ｐチャネルＭＯＳＦＥＴであるＭ１は、図４に示されているものと同様の、基準負荷である。
【００３２】
Ｍ１３及びＭ１４は入力差動対を構成している。当該入力差動対における非反転入力であるＭ１３のゲート端子には、図４の基準負荷Ｍ１のドレイン端子が接続されており、基準負荷Ｍ１により生成される基準電圧Ｖｄ１が入力されている。一方、当該入力差動対における反転入力であるＭ１４のゲート端子は、電圧Ｖｄ１との電圧比較を行う比較対象の電圧が入力される端子である。ここで、図１の回路を図４に示した過電流検出回路へ適用するのであれば、図４に示されているＭ０のドレイン電位Ｖｄ０が、過電流検出対象である電流の大きさに対応する検出電圧として入力される。なお、定電流源Ｉｂによる電源線ＶＤＤからの電流は、２つに分けられてＭ１３及びＭ１４各々のソース端子に入力される。
【００３３】
Ｍ１１及びＭ１２の両ゲート端子とＭ１１のドレイン端子とが纏められてＭ１３のドレイン端子に接続されている。従って、Ｍ１１及びＭ１２は、Ｍ１２のドレイン電流をＭ１１のドレイン電流に一致させるカレントミラーである。Ｍ１２のドレイン端子はＭ１４のドレイン端子と接続されており、この接続点が差動増幅部の出力Ｖｏｕｔとなっている。この出力Ｖｏｕｔからは、当該差動増幅部の２つの入力である、Ｍ１３及びＭ１４の各ゲート端子の電位差が増幅されて出力される。
【００３４】
なお、Ｍ１１及びＭ１２の両ソース端子は、基準負荷であるＭ１のドレイン端子に接続されている。
図１に示した構成と前述した図５の構成とを対比すると分かるように、図５の回路では、基準電流源Ｉｒｅｆが基準負荷Ｍ１に電流を流して基準電圧Ｖｄ１を生成させているのに対し、図１の回路では基準電流源Ｉｒｅｆが削除されている。その代わりに、図５においてはグランドに接続されていたＭ１１及びＭ１２の両ソース端子が図１の回路ではＭ１のドレイン端子に接続されている。これはすなわち、定電流源ＩｂによってＭ１１、Ｍ１２、Ｍ１３、及びＭ１４からなる差動増幅部に流されているバイアス電流を、基準負荷であるＭ１に流して電圧Ｖｄ１を生成するようにしているのである。
【００３５】
このように、図１の回路では、基準負荷Ｍ１へ流す一定の電流を、差動増幅部に流される定電流であるバイアス電流Ｉｂから得るようにしたので、図５の回路では必要であった基準電流源Ｉｒｅｆが図１の回路では不要にある。この結果、図１の回路は、回路全体における総消費電流が図５の回路よりも少なくなるのである。
【００３６】
なお、図１の回路においては、出力Ｖｏｕｔの下限電圧がＶｄ１となってしまい、図５の回路のように、出力Ｖｏｕｔの下限電圧がゼロとはならない。しかし、Ｖｄ１の値が、出力Ｖｏｕｔに接続される後段の回路ブロックが許容できる程度に十分小さな電圧値であれば、このことは問題とはならない。
【００３７】
また、図１においては、差動増幅部へのバイアス電流Ｉｂの全てを基準負荷Ｍ０へ基準電流として流すようにしている。ここで、この基準電流を少なくしたいのであれば、例えば図２に示すように、基準負荷Ｍ１のドレイン端子・ソース端子に並列に定電流源Ｉｐを接続し、バイアス電流Ｉｂの一部の電流（Ｉｂ−Ｉｐ）のみを基準負荷Ｍ１に流すようにしてもよい。
【００３８】
次に、図３について説明する。同図は、本発明を実施する過電流検出回路を用いて、出力の過電流検出を行うＤＣ−ＤＣコンバータ１の構成の一部を示している。同図には、同期整流型ＤＣ−ＤＣコンバータの出力段と、ローサイドｎチャネルＭＯＳＦＥＴの過電流検出回路との構成が示されている。
【００３９】
同図において、Ｍ２０、Ｍ２２、Ｍ２３、Ｍ３５、Ｍ３６、及びＭ３８はｎチャネルＭＯＳＦＥＴであり、Ｍ２１、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、及びＭ３７はｐチャネルＭＯＳＦＥＴである。
【００４０】
駆動負荷へ電力を供給するＤＣ−ＤＣコンバータ１の出力段１１において、Ｍ２１及びＭ２０は直列接続されており、Ｍ２１、Ｍ２０の順で、出力段１１の電源線ＶＤとグランドとの間に挿入されている。ここで、Ｍ２０は、出力段１１のメインＭＯＳＦＥＴの一つ（同期整流トランジスタ）である。図３の回路では、このＭ２０のドレイン電流の過電流状態を検出する。ここで、過電流状態が検出されたときには、Ｍ２１やＭ２０の動作をオフ状態にするなどし、Ｍ２０の焼損などによるＤＣ−ＤＣコンバータ１の故障を防止する。
【００４１】
図３の回路では、このＭ２０のドレイン電流についての過電流検出を行うので、Ｍ２０のドレイン電位Ｖｄ０が、過電流検出の対象である電流の大きさに対応する検出電圧となる。なお、Ｍ２０に並列に接続されているＬＣの直列接続は、ＤＣ−ＤＣコンバータ１の出力平滑用のフィルタである。
【００４２】
Ｍ２３は、過電流検出回路における基準負荷であり、ドレイン電流を流すと当該電流に対応する電圧が得られる。なお、比較部１２の応答速度を考慮し、Ｍ２３のゲート電位ＶＧは、ＤＣ−ＤＣコンバータ１の動作時におけるＭ２０のゲート電位の最高値に予め一致させて固定しておくようにする。また、Ｍ２３はＭ２０に隣接した位置に配置する等して温度変動等の外乱に対するこの両者の電気的特性の変動の傾向が揃うように配慮すると、外乱に対する判定閾値の安定性が向上するので好ましい。
【００４３】
なお、本実施形態においては、第二のＭＯＳＦＥＴであるＭ２０のチャネル幅を、第一のＭＯＳＦＥＴであるＭ２３のチャネル幅よりも広くしている。このときのＭ２０とＭ２３とのチャネル幅の比、すなわちミラー比をＭとする。
【００４４】
なお、Ｍ２０とＭ２３とは同一の半導体基板上に隣接して形成する等して温度特性等の両者の電気的特性を揃えておくようにするとよい。
Ｍ２２及び抵抗Ｒは、ＤＣ−ＤＣコンバータ１の動作中におけるＭ２０のオフ期間において比較部１２の状態変化を防止するためのものである。
【００４５】
Ｍ２２は、そのゲート端子がＭ２０のゲート端子に接続されているので、Ｍ２０と連動して動作するスイッチとして機能する。すなわち、Ｍ２０がオンのときにはＭ２２もオンとなり、このときには、Ｍ２０のドレイン端子がＭ２２を介してＭ３４のゲート端子に接続されるので、検出電圧であるＭ２０のドレイン電位Ｖｄ０がＭ３４のゲート端子へと入力される。一方、Ｍ２０がオフ状態とするときにはＭ２２もオフ状態となる。Ｍ２２のソース端子とグランドとの間には抵抗Ｒが挿入されているので、Ｍ２２がオフとなると、Ｍ３４のゲート端子には検出電圧Ｖｄ０に代えてグランド電位が入力されることとなる。つまり、Ｍ２０がオフのときにはＭ２０のドレイン電流がゼロであると比較部１２にみなされるので、比較部１２による過電流の誤検出が確実に防止される。
【００４６】
なお、抵抗Ｒの値は、Ｍ２２のオン抵抗よりも充分高いものにしておく。こうすることにより、Ｍ３４のゲート端子に入力される検出電圧Ｖｄ０における、Ｍ２２のオン抵抗による電圧降下分は無視できるようになる。
【００４７】
次に比較部１２の回路構成を説明する。
Ｍ３１、Ｍ３２、及びＭ３７の全てのゲート端子とＭ３１のドレイン端子とが接続されており、カレントミラーを構成している。なお、本実施例においては、Ｍ３１とＭ３２とＭ３７とのチャネル幅の比（すなわちミラー比）を１：Ａ：Ｂとしている。ここで、Ｍ３１、Ｍ３２、及びＭ３７の全てのソース端子が電源線ＶＤＤに接続されており、更に、定電流源ＩｂがＭ３１のドレイン端子とグランドとの間に接続されているので、Ｍ３１のドレイン電流は、定電流源Ｉｂにより決定される。従って、Ｍ３２はＡ×Ｉｂのドレイン電流を流す定電流源とみなすことができ、また、Ｍ３７は、Ｂ×Ｉｂのドレイン電流を流す定電流源とみなすことができる。
【００４８】
Ｍ３３、Ｍ３４、Ｍ３５、及びＭ３６により差動増幅部が構成されている。この差動増幅部へのバイアス電流はＭ３２のドレイン電流であるから、定電流Ａ×Ｉｂがこの差動増幅部へのバイアス電流として流される。
【００４９】
Ｍ３３及びＭ３４は入力差動対を構成している。当該入力差動対における非反転入力であるＭ３３のゲート端子には、基準負荷Ｍ２３により得られる基準電圧Ｖｄ１が入力されている。一方、当該入力差動対における反転入力であるＭ３４のゲート端子には、Ｍ２０による検出電圧Ｖｄ０がオン状態のＭ２２を経由して入力される。なお、Ｍ３２からの定電流Ａ×Ｉｂは、２つに分けられてＭ３３及びＭ３４各々のソース端子に入力される。
【００５０】
Ｍ３５及びＭ３６の両ゲート端子とＭ３５のドレイン端子とが纏められてＭ３３のドレイン端子に接続されている。従って、Ｍ３５及びＭ３６はＭ３６のドレイン電流をＭ３５のドレイン電流に一致させるカレントミラーである。Ｍ３６のドレイン端子はＭ３４のドレイン端子と接続されており、この接続点がこの差動増幅部の出力である。この出力は、Ｍ３８のゲート端子へと導かれている。
【００５１】
Ｍ３８は、上述した差動増幅部の出力を受け、この出力を反転する増幅部である。Ｍ３８のドレイン端子にはＭ３８の出力を反転するインバータＮが接続されており、このインバータＮの出力が比較部１２の出力となる。なお、Ｍ３８のドレイン端子には、Ｍ３７のドレイン端子が接続されているので、Ｍ３８がオン状態のときには定電流Ｂ×ＩｂがＭ３８を流れることとなる。
【００５２】
Ｍ３５及びＭ３６の両ソース端子とＭ３８のソース端子とは、基準負荷であるＭ２３のドレイン端子と接続されている。従って、Ｍ３８がオン状態のとき、すなわち、Ｖｄ０＜Ｖｄ１のときには、Ｍ２３にはドレイン電流として（Ａ＋Ｂ）×Ｉｂが流される。この電流は、上述した差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を含んでいる。この電流をＭ２３に流したときのＭ２３のドレイン電位Ｖｄ１が基準電圧である。
【００５３】
ここで、Ｍ２０とＭ２３とのミラー比はＭであり、また、Ｍ２３のゲート電位ＶＧをＭ２０のゲート電位の最高値と一致させてあるので、Ｍ２０のドレイン電流がＭ×（Ａ＋Ｂ）×Ｉｂに満たないときにはＶｄ０＜Ｖｄ１が成立する。このとき比較部１２の出力ＯＵＴは、「Ｈ」レベルが維持される。
【００５４】
ここで、Ｍ２０のドレイン電流がＭ×（Ａ＋Ｂ）×Ｉｂを超えて過電流状態となると、Ｖｄ０＞Ｖｄ１になる。すると、Ｍ３３、Ｍ３４、Ｍ３５、及びＭ３６からなる差動増幅部の作用により、Ｍ３８のゲート電位を低下させる。するとＭ３８のドレイン電位が上昇し、インバータＮの出力を反転させる。この結果、比較部１２の出力ＯＵＴが「Ｈ」レベルから「Ｌ」レベルへと遷移して、過電流状態が報知される。この過電流状態が検出されたときには、出力段１１は、Ｍ２１のゲート電位を高電位に固定し、Ｍ２０のゲート電位を速やかに低下させてドレイン電流を絞り、過電流状態を解消させる。
【００５５】
なお、当該差動増幅部で過電流状態が検出されたことによりＭ３８のゲート電位が低下してＭ３８がオフ状態となると、Ｍ３７のソース電流Ｂ×Ｉｂが基準負荷Ｍ２３に流れ込まなくなる。すると、この場合、Ｍ２０のドレイン電流を過電流と判定する閾値がＭ×Ａ×Ｉｂへと低下してしまう。つまり、この過電流検出回路では、Ｍ２０のドレイン電流がＭ×（Ａ＋Ｂ）×Ｉｂを超えて過電流と一旦判定した後は、Ｍ×Ａ×Ｉｂを下回らないと正常電流に回復したと判定しなくなる。
【００５６】
このように、過電流状態を検出した差動増幅部の出力に基づいて基準負荷Ｍ２３に流す電流を減少させることにより、過電流判定閾値がヒステリシス特性を有することになる。しかし、一般的には、ＤＣ−ＤＣコンバータで過電流が検出されたときには、出力段のＦＥＴの動作を直ちに止めてしまうものであり、過電流が検出されてもその動作を継続させるようなものではないので、この点で特段の問題が生じることはない。また、過電流判定閾値のこのようなヒステリシス特性は、過電流検出回路の誤動作防止の観点からは、寧ろ好ましい特性である。
【００５７】
なお、上述した図３の回路において、Ｍ２０のドレイン電流についての過電流判定閾値はＭ×（Ａ＋Ｂ）×Ｉｂとなると説明した。従って、Ｍ２０のチャネル幅をＭ２３のチャネル幅よりも広げてＭの値を大きくするほど、この過電流判定閾値を高くすることができる。但し、検出電圧Ｖｄ０の変化に対する比較部１２の動作遅延が無視できない場合には、この閾値の設定を低くする方向に調整することを検討するとよい。
【００５８】
以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
例えば、上述した実施形態においてはＭＯＳＦＥＴを使用していたが、接合型ＦＥＴ等を用いて同様の回路を構成することも可能である。
【００５９】
また、同期整流トランジスタではなくスイッチングトランジスタのドレイン電流の過電流検出回路を備えたＤＣ−ＤＣコンバータも、図３の回路の各ＭＯＳＦＥＴの導電型（ｐとｎ）および電源とグランドを入れ換えることにより構成することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明を実施する基準電圧生成回路の構成を示す図である。
【図２】基準負荷に流す電流を制限する手法の一例を示す図である。
【図３】本発明を実施する過電流検出回路を用いて出力の過電流検出を行うＤＣ−ＤＣコンバータの構成の一部を示す図である。
【図４】従来の過電流検出回路の回路例を示す図である。
【図５】図４に示した比較器の内部回路の構成の一部を具体的に示した図である。
【符号の説明】
【００６１】
１  ＤＣ−ＤＣコンバータ
１１  出力段
１２  比較部
Ｃ  コンデンサ
ＣＯＭＰ  比較器
Ｌ  コイル
Ｉｂ、Ｉｐ、Ｉｒｅｆ  定電流源
Ｍ０、Ｍ１、Ｍ１１、Ｍ１２、
Ｍ２０、Ｍ２２、Ｍ２３、Ｍ３５、Ｍ３６、Ｍ３８  ｎチャネルＭＯＳＦＥＴ
Ｍ１３、Ｍ１４、
Ｍ２１、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３７  ｐチャネルＭＯＳＦＥＴ
Ｎ  インバータ
Ｒ  抵抗
ＺＬ  駆動負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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