(57)【特許請求の範囲】
【請求項１】
信号シンセサイザであって、前記信号シンセサイザのチャージ・ポンプと発振器の間に接続された、前記チャージ・ポンプからの電荷を蓄積し、かつ、前記発振器に対する少なくとも第１の制御信号を生成するためのループ・フィルタを備える信号シンセサイザにおいて、前記ループ・フィルタが、
第１のノードで前記発振器に接続された抵抗に接続された、前記発振器に対する前記第１の制御信号を生成するための減衰コンデンサと、
整合コンデンサと、
前記減衰コンデンサ及び前記整合コンデンサに接続され、（１）検出および相殺回路の入力に印加される第１の基準電圧に整合させるべく前記整合コンデンサの両端間に電圧をドライブし、かつ、（２）前記整合コンデンサの両端間への前記電圧のドライブに関連する第１の電流に基づいて、前記減衰コンデンサの漏れ電流を補償するべく前記減衰コンデンサに印加される第２の電流を生成するよう機能する検出および相殺回路と、
前記第１のノードに接続された相互コンダクタ回路と、
前記相互コンダクタ回路及び前記発振器に接続された、前記発振器に対する第２の制御信号を生成するための相互コンダクタ・コンデンサとを備える信号シンセサイザ。
【請求項２】
前記信号シンセサイザがＰＬＬであり、
前記抵抗の第１の側が前記第１のノードで前記減衰コンデンサに接続され、
前記抵抗の第２の側が前記チャージ・ポンプおよび前記発振器の両方に接続され、
前記第１の制御信号が、前記抵抗の前記第２の側の第２の電圧に基づいて生成される、請求項１に記載の発明。
【請求項３】
前記検出および相殺回路が、
前記整合コンデンサの両端間の電圧と前記第１の基準電圧の差に基づいて電圧差信号を生成するようになされた演算増幅器（ｏｐアンプ）と、
第１のトランジスタであって、（１）前記ｏｐアンプから前記第１のトランジスタのゲートで前記電圧差信号を受け取り、かつ、（２）第１のトランジスタ出力信号を前記整合コンデンサに印加するべく接続された第１のトランジスタと、
第２のトランジスタであって、（１）前記ｏｐアンプから前記第２のトランジスタのゲートで前記電圧差信号を受け取り、かつ、（２）第２のトランジスタ出力信号を前記減衰コンデンサに印加するべく接続された第２のトランジスタとを備えた、請求項１に記載の発明。
【請求項４】
前記発振器が、前記発振器の中心周波数を設定するべく前記第２の制御信号を使用するようになされた、請求項１に記載の発明。
【請求項５】
前記相互コンダクタ回路が、（１）前記第１のノードと（２）前記相互コンダクタ・コンデンサの間に接続されたアナログ相互コンダクタ（ｇｍ）セルをさらに備え、前記ｇｍセルが、前記第１のノードの前記電圧と前記ｇｍセルの入力に印加される第２の基準電圧（たとえば、ＶＲＥＦ）の差に基づいて、前記相互コンダクタ・コンデンサに印加される第１のｇｍ出力信号を生成するようになされた、請求項１に記載の発明。
【請求項６】
前記相互コンダクタ回路が、（１）前記第１のノードの前記電圧と前記第２の基準電圧の差をディジタル的に累積し、かつ、（２）前記累積した差に基づいて前記相互コンダクタ・コンデンサに印加されるｇｍ出力信号を生成するようになされたディジタルｇｍ経路をさらに備えた、請求項１に記載の発明。
【請求項７】
前記ディジタルｇｍ経路が、
前記第１のノードの前記電圧と前記第２の基準電圧の間のディジタル差を生成するようになされた比較器と、
前記ディジタル差を累積するようになされたアキュムレータと、
前記アキュムレータからの累積ディジタル差を前記ｇｍ出力信号に変換するようになされた変換器とを備えた、請求項６に記載の発明。
【請求項８】
信号シンセサイザであって、前記信号シンセサイザのチャージ・ポンプと発振器の間に接続された、前記チャージ・ポンプからの電荷を蓄積し、かつ、前記発振器に対する少なくとも第１の制御信号を生成するためのループ・フィルタを備える信号シンセサイザにおいて、前記ループ・フィルタは、
抵抗と、
第１のノードで前記抵抗に接続された減衰コンデンサと、
前記発振器に対する前記第１の制御信号を生成するべく接続された相互コンダクタ・コンデンサと、
前記第１のノード及び前記相互コンダクタ・コンデンサの間に接続され、（１）基準電圧と前記第１のノードの電圧の差をディジタル的に累積し、かつ、（２）前記累積した差に基づいて前記相互コンダクタ・コンデンサに印加される第１のｇｍ出力信号を生成するようになされたディジタルｇｍ経路とを備える信号シンセサイザ。
【請求項９】
前記ループ・フィルタがさらに、（１）前記第１のノードと（２）前記相互コンダクタ・コンデンサの間に接続されたアナログ相互コンダクタ（ｇｍ）セルを備え、前記ｇｍセルは、前記第１のノードの前記電圧と前記基準電圧の差に基づいて第２のｇｍ出力信号を発生するようになされ、前記第２のｇｍ出力信号はまた前記相互コンダクタ・コンデンサに印加される請求項８に記載の発明。
【請求項１０】
信号シンセサイザであって、前記信号シンセサイザのチャージ・ポンプと発振器の間に接続された、前記チャージ・ポンプからの電荷を蓄積し、かつ、前記発振器に対する少なくとも第１の制御信号を生成するためのループ・フィルタを備える信号シンセサイザにおいて、前記ループ・フィルタは、
第１の側上で前記チャージ・ポンプ及び前記発振器に接続され、第２の側上で第１のノードに接続される抵抗と、
前記発振器に対する前記第１の制御信号の生成に寄与するべく前記発振器に接続された相互コンダクタ・コンデンサと、
前記第１のノード及び前記相互コンダクタ・コンデンサの間に接続され、（１）（ｉ）前記ループ・フィルタ内の前記第１のノードの電圧及び（ｉｉ）第１基準電圧の差をディジタル的に累積し、かつ、（２）前記累積した差に基づいて、前記相互コンダクタ・コンデンサの漏れ電流を補償するべく前記相互コンダクタ・コンデンサに印加される第１のｇｍ出力信号を生成するようになされたディジタルｇｍ経路とを備える信号シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子工学に関し、詳細にはコンデンサを備えたループ・フィルタを有するチャージ・ポンプ位相同期ループおよび他の信号シンセサイザに関する。
【背景技術】
【０００２】
位相同期ループ（ＰＬＬ）は、周期入力信号に対して一定の位相関係を有する周期出力信号を生成する回路である。ＰＬＬは、様々な種類の測定、マイクロプロセッサおよび通信アプリケーションに幅広く使用されている。参照によりその教示が本明細書に組み込まれている、Ｆｌｏｙｄ  Ｍ．Ｇａｒｄｎｅｒ、「Ｃｈａｒｇｅ−Ｐｕｍｐ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｍｕｎ．、Ｖｏｌ．ＣＯＭ−２８、１８４９〜１８５８頁、１９８０年１１月に記載されているチャージ・ポンプＰＬＬは、数ある種類の位相同期ループのうちの１つである。
【０００３】
図１は、従来のチャージ・ポンプ位相同期ループ１００のブロック図を示したものである。位相検出器（ＰＤ）１０２は、入力信号の位相θＩＮと帰還信号の位相θＦＢを比較し、ＵＰ信号Ｕ（θＩＮがθＦＢをリードしている場合）もしくはＤＯＷＮ信号Ｄ（θＦＢがθＩＮをリードしている場合）のいずれかの誤差信号を生成している。誤差信号パルスの幅は、θＩＮとθＦＢの差の大きさを表している。
【０００４】
チャージ・ポンプ１０４は、ＰＤ１０２からの誤差信号（ＵもしくはＤのいずれか）と等価の一定量の電荷ｑを生成している。誤差信号がＵＰ信号であったか、あるいはＤＯＷＮ信号であったかどうかに応じて、ループ・フィルタ１０６内の１つまたは複数のコンデンサに電荷ｑが追加されるか、あるいは控除される。典型的な実施態様では、ループ・フィルタ１０６は、チャージ・ポンプ１０４から正味電荷を蓄積する積分器として動作している。図１に示すように、ループ・フィルタ１０６は、電圧制御発振器（ＶＣＯ）１０８に対して、低利得入力ＶＣＴＲＬおよび高利得入力ＶＢＧの２つの入力を生成している。電圧制御発振器は、周波数がＶＣＯ入力電圧ＶＣＴＲＬおよびＶＢＧの関数である周期出力信号（図１のＦＯＵＴ）を生成するデバイスであり、較正時に高利得入力電圧ＶＢＧを使用して中心周波数が設定され、また、低利得入力電圧ＶＣＴＲＬは、定常信号経路として機能している。ＶＣＯ出力信号ＦＯＵＴは、ＰＬＬ１００からの出力信号として使用される以外に、ＰＤ１０２に対する帰還信号を生成するべく使用されている。
【０００５】
出力信号ＦＯＵＴの周波数を入力信号ＦＩＮの周波数の分数もしくは倍数のいずれかにする必要がある場合、任意選択の入力分周器１１０および帰還分周器１１２を入力経路および帰還経路にそれぞれ配置することができる。
【０００６】
ＰＬＬ１００のようなＰＬＬに関する詳細な情報については、参照によりその教示が本明細書に組み込まれている米国特許第５，９４２，９４９号を参照されたい。
【０００７】
図１には示されていないが、上で説明したように、ＰＬＬ１００などの従来のチャージ・ポンプＰＬＬのループ・フィルタは、コンデンサを使用して実施されている。このようなＰＬＬを適切に動作させるためには、これらのループ・フィルタ・コンデンサのゲート酸化膜漏れ電流による悪影響を回避することが重要である。このような漏れ電流による悪影響を回避するための従来の手法は、酸化膜の厚さが比較的分厚い（たとえば、５０〜７０オングストロームの）コンデンサをループ・フィルタに使用することであるが、残念なことには、このようなコンデンサには比較的広い実装面積が必要である。したがって、酸化膜の厚さが比較的薄く（たとえば、１７オングストローム）、それに対応して実装面積が比較的狭いコンデンサを使用してチャージ・ポンプＰＬＬ中にループ・フィルタを実装することが望ましい。
【非特許文献１】Ｆｌｏｙｄ  Ｍ．Ｇａｒｄｎｅｒ、「Ｃｈａｒｇｅ−Ｐｕｍｐ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｍｕｎ．、Ｖｏｌ．ＣＯＭ−２８、１８４９〜１８５８頁、１９８０年１１月
【特許文献１】米国特許第５，９４２，９４９号
【非特許文献２】Ｊ．Ｄ．Ｈ．  Ａｌｅｘａｎｄｅｒ、「Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｉｇｎａｌｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、１９７５年１０月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の原理による、酸化膜の厚さが比較的分厚い比較的大型のコンデンサを使用する必要のないループ・フィルタに使用されるコンデンサのゲート酸化膜漏れ電流による悪影響を緩和するチャージ・ポンプＰＬＬのためのループ・フィルタ・アーキテクチャにより、従来技術が抱えている問題が対処される。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、信号シンセサイザ（たとえば、ＰＬＬ）は、信号シンセサイザのチャージ・ポンプと発振器の間に接続された、チャージ・ポンプから電荷を蓄積し、かつ、発振器に対する少なくとも第１の制御信号を生成するためのループ・フィルタを備えている。
【００１０】
信号シンセサイザを動作させるための技法の１つによれば、ループ・フィルタは、抵抗に接続された減衰コンデンサと、整合コンデンサと、（１）第１の基準電圧に整合させるべく整合コンデンサの両端間に電圧をドライブし、かつ、（２）整合コンデンサの両端間への電圧のドライブに関連する第１の電流に基づいて、減衰コンデンサに印加される、減衰コンデンサの漏れ電流を補償するための第２の電流を生成するようになされた検出および相殺回路とを備えている。
【００１１】
信号シンセサイザを動作させるための他の技法によれば、ループ・フィルタは、抵抗と、第１のノードで抵抗に接続された減衰コンデンサと、発振器に対する第１の制御信号を生成するべく接続された相互コンダクタ・コンデンサと、（１）基準電圧と第１のノードの電圧の差をディジタル的に累積し、かつ、（２）累積した差に基づいて、相互コンダクタ・コンデンサに印加される第１のｇｍ出力信号を生成するようになされたディジタルｇｍ経路とを備えている。
【００１２】
必ずしもその必要はないが、２つの技法を単一の実施態様に組み合わせることができる。
【００１３】
本発明の他の態様、特徴および利点については、以下の詳細な説明、特許請求の範囲および添付の図面からより完全に明確になるであろう。添付の図面では、同様の参照符号は、類似もしくは同じ構成要素を表している。
【発明を実施するための最良の形態】
【００１４】
図２は、本発明の一実施形態によるクロック／データ回復（ＣＤＲ）回路２００を高水準ブロック図で示したものである。ＣＤＲ回路２００は、アナログ・フロント・エンド（ＡＦＥ）２０２、位相検出器／データ回復（ＰＤ／ＤＲ）回路２０４、直並列変換器２０６およびチャージ・ポンプＰＬＬ２０８を有している。基準位相／周波数検出器２１０、チャージ・ポンプ２１２、ループ・フィルタ２１４、多重位相ＶＣＯ２１６および帰還分周器２１８を備えたＰＬＬ２０８は、図１に示すＰＬＬ１００と同じ基本アーキテクチャを有している。一実施態様では、ＶＣＯ２１６は、ＣＭＯＳ論理レベルの８つの出力位相を生成する４段差動リング発振器である。したがって、ＶＣＯ２１６は既知のデータ転送速度の１／４の速度で動作し、また、４または５の帰還分周器は、入力データ転送速度の１／１６もしくは１／２０の局部基準クロックに対するトレーニングを許容している。
【００１５】
ＣＤＲ回路２００の目的は、受け取ったアナログ入力信号中に符号化されているデータを回復することである。詳細には、ＡＦＥ２０２は、線路成端インピーダンスを提供し、入力信号に若干の利得を付与している。ＰＤ／ＤＲ回路２０４は、ＰＬＬ２０８のＶＣＯ２１６によって生成される多重位相クロック信号ＦＯＵＴに基づいて入力信号からデータを回復している。また、直並列変換器２０６は、回復データを併合し、下流側でさらに処理するための並列出力データ（たとえば、１６ビット・ワードあるいは２０ビット・ワード）を生成している。
【００１６】
ＰＤ／ＤＲ回路２０４を適切に動作させるためには、ＰＬＬ２０８によって生成されるクロック信号ＦＯＵＴは適切な周波数を有していなければならず、また、入力信号中に符号化されているデータに十分に同期させなければならない。周波数整合および位相同期を提供するために、チャージ・ポンプ２１２は、基準位相／周波数検出器（ＰＦＤ）２１０からＵＰおよびＤＮ信号２２０を受け取り（ＰＬＬ２０８が「ロック・ツー・リファレンス」モードで動作している場合）、また、ＰＤ／ＤＲ回路２０４からＵＰおよびＤＮ信号２２２を受け取っている（ＰＬＬ２０８が「ロック・ツー・データ」モードで動作している場合）。
【００１７】
ＣＤＲ回路２００は、特定のレベルでは、２つの異なる位相同期ループを有効に有していると言える。このようなループの１つは、図２に明示されている、本明細書においてはＰＬＬ２０８と呼んでいる、ＰＦＤ２１０がチャージ・ポンプ２１２にＵＰ／ＤＮを提供しているループである。このループは、「ロック・ツー・リファレンス」モードの間、位相同期ループである。もう１つのループも同じくチャージ・ポンプ２１２、ループ・フィルタ２１４およびＶＣＯ２１６を備えているが、このループは、チャージ・ポンプ２１２に対するＵＰ／ＤＮ信号の生成をＰＦＤ２１０ではなく、ＰＤ／ＤＲ２０４に依存している。このもう１つのループは、「ロック・ツー・データ」モードの間、位相同期ループである。
【００１８】
ＰＦＤ２１０は、「ロック・ツー・リファレンス」モードの間、帰還分周器２１８からの帰還信号の位相と局部基準クロック信号ＦＲＥＦの位相を比較し、検出した位相誤差の大きさによって幅が変化するＵＰおよびＤＮパルス２２０を生成している。このモードの間、高利得入力信号ＶＢＧを使用してＶＣＯ２１６の中心周波数が設定される。
【００１９】
ＰＤ／ＤＲ回路２０４は、「ロック・ツー・データ」モードの間、ＰＬＬ２０８のチャージ・ポンプ２１２に印加する位相情報（すなわちＵＰ／ＤＯＷＮパルス２２２）を生成するべく、「アレキサンダ」位相検出器すなわちバンバン位相検出器を使用して、ＰＬＬ出力クロック信号ＦＯＵＴの位相と入力信号の位相を比較している。ＰＤ／ＤＲ回路２０４からの位相情報は、実際の入力位相誤差の１ビット量子化であり、更新毎に一定量の電荷をループ・フィルタに帯電させるべく、チャージ・ポンプ２１２によって使用される。アレキサンダ位相検出器に関する詳細な情報については、参照によりその教示が本明細書に組み込まれている、Ｊ．Ｄ．Ｈ．  Ａｌｅｘａｎｄｅｒ、「Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｉｇｎａｌｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、１９７５年１０月を参照されたい。
【００２０】
「ロック・ツー・リファレンス」あるいは「ロック・ツー・データ」のいずれかのモードで、入力位相誤差の極性によって電荷パルスの極性が決定される。ＰＤ／ＤＲ回路２０４およびＰＦＤ２１０からのＵＰ／ＤＮパルスにより、ＶＣＯ２１６は、適切な周波数および位相を有するＰＬＬ出力クロック信号ＦＯＵＴを生成することができる。「ロック・ツー・リファレンス」モードでは、ＶＣＯ２１６の出力は、必ずしも入力データ転送速度の整数スケーリングに等しい必要はないが、それに近い基準周波数ＦＲＥＦに対して位相および周波数が同期している。システムのスタート・アップの間、データ転送速度の整数スケーリングに十分に近いＶＣＯ動作周波数を得るべく、この「ロック・ツー・リファレンス」モードが使用される。したがってＶＣＯの動作周波数は、埋込み周波数検出器を持たないＰＤ／ＤＲ２０４のプル・レンジの範囲内であり、システムが「ロック・ツー・リファレンス」モードから「ロック・ツー・データ」モードへスイッチされると、データに対する位相同期が得られる。
【００２１】
図３は、図２に示すＰＬＬ２０８のチャージ・ポンプ２１２およびループ・フィルタ２１４を略図で示したものである。チャージ・ポンプ２１２は、受け取った個々のＵＰ／ＤＮパルスの幅から決定される一定の時間の間、ループ・フィルタ２１４に正もしくは負の電流を流している。電流の大きさで掛け合わされたパルスの幅が、ループ・フィルタ２１４に注入される電荷の量を決定している。この電荷パケットが寄生コンデンサ（図示せず）を充電し、かつ、抵抗Ｒ１を通って流れ、コンデンサＣ１（「減衰コンデンサ」とも呼ばれる）を充電する。コンデンサＣ１上の長期電圧と抵抗Ｒ１の両端間の電圧が加算され、それにより、図２に示すＶＣＯ２１６に印加される低利得入力電圧ＶＣＴＲＬが決定される。
【００２２】
相互コンダクタ・セルＧｍは、コンデンサＣ１上の電圧と基準電圧ＶＲＥＦの差に比例する電流を生成し、かつ、コンデンサＣ３（「相互コンダクタ・コンデンサ」とも呼ばれる）に注入している。コンデンサＣ３上の電圧は、ＰＬＬ２０８の負の帰還作用（たとえば、ＶＣＯ２１６からＰＦＤ２１０へのＰＬＬ帰還ループによって、ループを同期させるべく低利得入力電圧ＶＣＴＲＬがドライブされる）によって、コンデンサＣ１の両端間の電圧が基準電圧ＶＲＥＦに等しくなるまで調整される。（ＰＤ／ＤＲ２０４も同じくチャージ・ポンプ２１２に対するＵＰ／ＤＮ信号を生成することができることに留意されたい。）コンデンサＣ３は、相互コンダクタ・セルＧｍからの電流を集積し、高利得入力電圧ＶＢＧに基づいてＶＣＯ２１６の中心周波数を設定している。ＶＢＧは最終値に到達して安定するが、ＶＣＴＲＬは、位相同期を維持するべく連続的に更新される。
【００２３】
減衰コンデンサのゲート漏れ電流
大きなゲート漏れ電流が減衰コンデンサＣ１に関連している場合、図２に示すＣＤＲ回路２００は、通常、２つの理由でその性能が低下することになる。第１の理由は、積分器の１つがその原点から外れ、そのために極の周波数が場合によっては非常に高くなり、ループの安定性が損なわれることである。これは、ゲート漏れが存在することにより、コンデンサＣ１に抵抗が並列に結合された回路と等価になることによるものである。この寄生抵抗ＲＰＡＲＡの大きさが抵抗Ｒ１の大きさの数桁倍未満である場合、極の周波数が極めて高くなる。極周波数が、ＰＦＤ２０６を使用したＰＬＬ（すなわちＰＬＬ２０８）もしくはＰＤ／ＤＲ２０４を使用したＰＬＬ（すなわち図２に示す「もう１つのループ」）のいずれかの閉ループ３ｄＢ周波数に対して高い場合、位相マージンの損失が生じることになる。
【００２４】
図４は、図２に示すＰＬＬ２０８のチャージ・ポンプ２１２およびループ・フィルタ２１４を略図で示したもので、コンデンサＣ１のゲート漏れ電流の影響が寄生抵抗ＲＰＡＲＡで示されている。
【００２５】
チャージ・ポンプから見た入力インピーダンスＺ（ｓ）は、次の式（１）で与えられる。
【数１】
0004723888.tif 000002
ここで、Ｃ２（図４には図示せず）は、ノードＶＣＴＲＬの寄生容量である。寄生抵抗ＲＰＡＲＡは無限大であるため、限界内では、インピーダンスＺ（ｓ）は、次の式（２）で表すことができる。
【数２】
0004723888.tif 000003
ここで、ループを安定に維持するためには、Ｃ１の大きさは、Ｃ２の大きさよりはるかに大きい（たとえば、少なくとも１００倍）ことが好ましい。
【００２６】
典型的な実施態様では、約１００キロオームの最小値を寄生抵抗ＲＰＡＲＡに持たせることができ、また、約１２キロオームの最大値を抵抗Ｒ１に持たせることができる。寄生抵抗は、抵抗Ｒ１より（最小でも）ほぼ１桁大きいため、積分器の原点の移動は小さいことが期待される。したがって「ロック・ツー・リファレンス」モードであっても、あるいは「ロック・ツー・データ」モードであっても、ゲート漏れ電流による位相マージンの変化を無視することができ、また、ループの安定性に対する寄生抵抗（つまりゲート漏れ抵抗）の影響は最小である。チャージ・ポンプの出力抵抗（図示せず）も同様の効果を有しており、ほとんどの設計の場合、同じく安定性に対する影響を無視することができることに留意されたい。
【００２７】
ループ・フィルタ減衰コンデンサＣ１にゲート漏れ電流が存在することによってＣＤＲ回路２００の性能が低下する第２の理由は、静位相オフセットが生成されることによるものである。コンデンサＣ１を介した直流漏れ電流は、チャージ・ポンプ２１２によって供給する必要がある。これは、ＵＰ信号とＤＮ信号の間に常に平均化された正味の差を持たせることによってのみ実施することができるが、この差が静位相オフセットの原因になっている。この望ましくない位相オフセットは、ＰＬＬの負の帰還によって生成され、通常、ＰＤ／ＤＲ回路２０４がもはやデータの「目」の中心でデータをサンプリングすることができないため、データ回復プロセスのビット誤り率（ＢＥＲ）が大きくなる。たとえば、約１００キロオームの寄生抵抗ＲＰＡＲＡを有するコンデンサＣ１は、その両端間の公称電圧が０．５ボルトで約５マイクロアンペアの漏れ電流を有することになり、それにより２０マイクロアンペアの公称チャージ・ポンプ電流に対して大きな静位相オフセットが生成され、通常、ビット誤りがもたらされることになる。約１．６マイクロアンペアの漏れ電流を有する１７オングストロームのコンデンサは、データ転送速度が十分に速い場合、同じくビット誤りをもたらすことになるより小さい静位相オフセットを生成することになる。漏れ電流の大きさとそれによってもたらされる静位相オフセットとの間の直接の関係は、使用するまさにそのＰＤ、入力位相ジッタおよびデータ・ストリーム上の符号間干渉の量、さらにはループ動力学および様々なコンポーネント中に生成される無秩序雑音の量の複雑な関数であることは当業者には認識されよう。
【００２８】
したがって、ループ・フィルタ減衰コンデンサＣ１のゲート漏れ電流は、安定性に影響を及ぼしていないように思われるが、それらは、所望するレベルのＣＤＲ性能を妨げるだけの十分な静位相オフセットをもたらすことがある。
【００２９】
相互コンダクタ・コンデンサのゲート漏れ電流
既に説明したように、図３に示す相互コンダクタ・セルＧｍは、発振器の中心周波数を有効に設定するべく、その電流をコンデンサＣ３上に集積している。相互コンダクタ・コンデンサＣ３がゲート漏れの問題を抱えている場合、相互コンダクタ・セルＧｍの実効出力抵抗が小さくなり、積分器の利得が減少する。この寄生抵抗に電流を供給し、所望の出力電圧を維持するために、相互コンダクタ・セルＧｍに非ゼロ入力を印加することが可能である。
【００３０】
ゲート漏れを説明する前に、相互コンダクタ・セルＧｍの出力抵抗は、約５〜１０メグオームである。この出力抵抗をたとえば５００キロオームにするためには、１桁小さくしなければならない。また、相互コンダクタ・セルＧｍの利得は、通常、１ボルト当たり約２．２マイクロアンペアである。これは、１マイクロアンペアの出力、したがって０．５ｖの出力電圧を生成するためには０．５ｖの入力が必要であることを意味している（寄生抵抗が５００キロオームと仮定して）。この場合、線形範囲は残されず（Ｖｄｄ＝１．０ｖ）、相互コンダクタ・セルＧｍは非線形になる。さらに、相互コンダクタ・セルＧｍの出力中の最大直流バイアス電流は５００ナノアンペアであり、したがって寄生抵抗の両端間の電圧をサポートするべく追い出すことができる最大電流である。これは、他の場合に必要な最大電流の半分である。この量のゲート漏れでは回路が適切に機能しないことは明らかであろう。
【００３１】
減衰コンデンサのゲート漏れ電流の検出および相殺
図５は、本発明の一実施形態による、図２に示すチャージ・ポンプ２１２およびループ・フィルタ２１４を略図で示したものである。この実施形態では、ｏｐアンプ５０２は、相互コンダクタ基準電圧ＶＲＥＦと整合コンデンサＣ１’の両端間の電圧の差の関数である信号を生成し、トランジスタ５０４および５０６のゲートに印加している。したがってｏｐアンプ５０２は、そのために必要な電流を検出している間、整合コンデンサＣ１’の両端間に基準電圧ＶＲＥＦを強制している。整合検出コンデンサＣ１’に対するループ・フィルタ減衰コンデンサＣ１の比率に応じてトランジスタ５０６のサイズによって設定される電流をスケーリングすることにより、減衰コンデンサＣ１の漏れ電流の影響を緩和し、さらには相殺することができる。
【００３２】
この手法を使用して、結果として生じるゲート漏れ電流による悪影響を相殺することにより、ゲート酸化膜の厚さが比較的薄い（たとえば、約１７オングストロームの）減衰コンデンサＣ１を使用して図２に示すＰＬＬ２０８を実装することができる。
【００３３】
相互コンダクタ・コンデンサのゲート漏れ電流の検出および相殺
図３に示す相互コンダクタ・コンデンサＣ３のゲート漏れ電流は、相互コンダクタ・コンデンサＣ３の電圧が広範囲に及んでおり、処理変動を有している可能性があるため、その検出および相殺が比較的困難である。相互コンダクタ・コンデンサのゲート漏れ電流を検出し、かつ、相殺する手法の１つは、オフセット漏れ電流に電流を提供することができるよう、相互コンダクタ・セルＧｍの利得をスケール・アップすることである。他の手法は、アナログ相互コンダクタ積分器を離散時間等価に置き換えることである。この手法には、ゲート漏れ電流に対して鈍感な電圧出力を有する利点がある。さらに他の手法は、相互コンダクタ・セルからゲート漏れ電流を追い出すために必要な入力参照オフセット電圧を検出し、かつ、相殺するべく、相互コンダクタ積分器を離散時間帰還ループで覆うことである。
【００３４】
図６は、本発明の他の実施形態によるＰＬＬ６００を略図で示したものである。図２に示すＰＬＬ２０８に使用することができるＰＬＬ６００は、アナログ相互コンダクタ積分器を離散時間等価に置換する手法の一例である。詳細には、図３に示す相互コンダクタ・セルＧｍが、比較器６０２、ディジタル・アキュムレータ６０４およびディジタル−アナログ変換器（Ｄ／Ａ）６０６に置換されている。
【００３５】
詳細には、比較器６０２は、減衰コンデンサＣ１の両端間の電圧をサンプリングし、かつ、基準電圧ＶＲＥＦと比較し、この２つの電圧の差に応じた大きさおよび符号のディジタル値を生成している。アキュムレータ６０４は、比較器６０２から受け取るディジタル値を常に累積し、また、Ｄ／Ａ変換器６０６は、得られた累積値をアナログ出力に変換している。このアナログ出力は、アナログＶＣＯ入力電圧信号ＶＢＧを生成するべくコンデンサＣ３に印加される。Ｄ／Ａ変換器６０６は、一実施態様ではアナログ電圧信号を生成する電圧源として機能し、他の実施態様ではアナログ電流信号を生成する電流源として機能している。電流源ではなく電圧源によってコンデンサＣ３をドライブする場合、ゲート漏れ電流の影響が問題になる。
【００３６】
ディジタル経路を積分器として作用させるために、比較器６０２がコンデンサＣ１の電圧をサンプリングする速度を極めて遅くする（たとえば、閉ループＰＬＬの３ｄＢ周波数より３桁超低い周波数より高い周波数）ことができ、あるいはアキュムレータの利得を小さくするか、もしくは折点周波数がたとえば閉ループＰＬＬの等価３ｄＢ周波数より３桁以上低い、コンデンサＣ１の電圧からＶＢＧまでの低域通過フィルタ効果が存在するよう、比較的遅いサンプルレートと比較的小さいアキュムレータ利得の両方のいくつかの適切な組合せにすることができる。また、コンデンサＣ３は、閉ループＰＬＬ応答の時定数より極めて短い時定数でＤ／Ａ出力のステップ応答をフィルタリングしなければならず、それにより、Ｄ／Ａ変換器の出力の変化が、データ／位相検出器への入力部における、ビット誤りの原因になる位相ランプ／周波数ステップとは見なされないことが保証される。ＶＣＯへのＤ／Ａ出力電圧が変化することができる速度を遅くすることにより、広帯域ＰＬＬループは、ＶＣＯに対する高利得入力での電圧変化を補償することができる。
【００３７】
特定のタイプの比較器およびアキュムレータがどこからその入力を引き出すかは、実施態様によって様々であり、設計特化トレードオフを可能にしている。
【００３８】
この手法を使用して、結果として生じるゲート漏れ電流による悪影響を相殺することにより、ゲート酸化膜の厚さが比較的薄い（たとえば、約１７オングストロームの）コンデンサＣ３を使用してＰＬＬ６００を実装することができる。
【００３９】
図７は、本発明のさらに他の実施形態によるＰＬＬ７００を略図で示したものである。図２に示すＰＬＬ２０８に使用することができるＰＬＬ７００は、ディジタル・アキュムレータをアナログ相互コンダクタ積分器と並列に実装する手法の一例である。この場合、並列ディジタル・アキュムレータを使用してコンデンサＣ３のゲート漏れ電流および他のあらゆる直流漏れ電流を補償している間、連続時間積分器によって主要な性能が提供される。この実施形態では、ディジタル・アキュムレータは、比較器７０２、ディジタル・アキュムレータ７０４、およびアキュムレータ７０４からの累積ディジタル値をコンデンサＣ３に印加される電流信号に変換する電流源（Ｉｄａｃ）７０６を備えていることに留意されたい。
【００４０】
この手法によれば、相互コンダクタ・セルＧｍがコンデンサＣ３のゲート漏れ電流を補償するための直流電流を供給するために、相互コンダクタ・セルに非ゼロ差動入力が印加される。比較器を使用してこの差動入力電圧を検出し、かつ、ループを安定化させるだけの十分な長さの時間期間に渡って比較器の出力を積分することにより、ディジタル・ワードを生成することができ、それによりＣ３のゲート漏れ電流を補償する電流を生成するＩｄａｃ７０６がドライブされる。
【００４１】
Ｉｄａｃの出力電流が変化すると、Ｉｄａｃの出力電流とゲート漏れ電流の間の電流の差がコンデンサ上に集積される際に、ＶＣＯに対する高利得入力ＶＢＧが変化する。主ＰＬＬ帰還ループは、位相検出器（ＰＤ）およびチャージ・ポンプ（ＣＰ）を介して相互コンダクタ・セルへの入力部の電圧を調整することができるため、Ｉｄａｃの元の出力変化に等しい量だけ、反対の符号で相互コンダクタ・セルの出力電流が変化する。
【００４２】
ディジタル積分器の時定数がＧｍ段およびコンデンサＣ３に関連する時定数より少なくとも２桁遅いと仮定すると、ループ全体が安定した状態を維持することになる。
【００４３】
対処すべき複数の二次効果が存在している。１つは、比較器の入力参照オフセットと相互コンダクタ・セル自身の入力参照オフセットの差である。この二次効果を解決する方法の１つは、相互コンダクタ・セルと比較器の両方に同じ差動対を使用し、相互コンダクタ・セルと比較器の両方の入力参照オフセット電圧がほぼ正確に同じになることを保証することである。
【００４４】
もう１つの難点は、最下位ビット（ＬＳＢ）が１００ナノアンペア程度のＩｄａｃを生成することである。この場合、ゲート漏れ電流の極性が分かっているため、ゲート漏れ電流を補償するべくディジタル・ビットを使用して相互コンダクタ・セルの出力段のバイアス電流を調整することができる。個別のＤ／Ａ変換器ブロックは不要である。
【００４５】
他の難点は、新しい経路がディジタル・ループであるため、Ｉｄａｃの出力が脈動することに起因している。Ｉｄａｃの出力のこの脈動は、コンデンサＣ３の両端間の電圧に三角波をもたらすように思われるが、この場合、三角波がもたらされることはない。実際、帯域幅がはるかに広い主ＰＬＬループが代わりにコンデンサＣ１の電圧を調整している。コンデンサＣ１の電圧を調整することにより、相互コンダクタ・セルからの出力電流によってＩｄａｃからの電流の変化が補償される。したがってＩｄａｃの出力が変化するとコンデンサＣ３の両端間の電圧が若干変化し、この変化に適応するべくコンデンサＣ１の両端間の電圧の値が変化すると再び安定する。この脈動は、コンデンサＣ３を大きい値に維持し、ＩｄａｃのＬＳＢステップ・サイズを小さい値に維持し、あるいはその両方のいくつかの組合せによって任意に小さい値に維持することができる。
【００４６】
この脈動が許容不可能になると、ゲート漏れ電流は主として直流項であるため、若干の初期期間が経過した後、適応ループをターン・オフすることができ、それにより残留誤差および順応ループをターン・オフした時点から温度変化によって生成されるあらゆる誤差に適応するべく主相互コンダクタ・セルが放置される。相互コンダクタ・セルの線形範囲内で良好であるためには、温度によるゲート漏れ電流の変化は、十分に小さい変化でなければならない。
【００４７】
この手法を使用して、結果として生じるゲート漏れ電流による悪影響を相殺することにより、ゲート酸化膜の厚さが比較的薄い（たとえば、約１７オングストロームの）コンデンサＣ３を使用してＰＬＬ７００を実装することができる。
【００４８】
図５に示す減衰コンデンサＣ１のゲート漏れ電流の影響を検出し、かつ、相殺するための技法、および図６および７に示す相互コンダクタ・コンデンサＣ３のゲート漏れ電流の影響を検出し、かつ、相殺するための技法は、個別に実施することができるが、好ましい実施形態では、ゲート酸化膜の厚さが比較的薄い両方のコンデンサの実施を可能にするべく、個々のコンデンサのための技法が結合されている。
【００４９】
以上、本発明について、位相同期ループのコンテキストの中で説明したが、本発明は、遅延同期ループ（ＤＬＬ）などの他のタイプの信号シンセサイザのコンテキストの中で実施することも可能である。
【００５０】
明確に言及されていない限り、個々の数値および範囲は、その値もしくは範囲の値に「約」あるいは「ほぼ」という語が概ね前置きされているものとして解釈されたい。
【００５１】
また、本発明の性質を説明するべく上で説明し、かつ、図に示した部品の詳細、材料および構造に対する当業者による様々な変更が、特許請求の範囲に示されている本発明の範囲を逸脱することなく可能であることは理解されよう。
【００５２】
特許請求の範囲における図面番号および／または図面参照ラベルの使用は、クレームの解釈を容易にするべく、特許請求の範囲に記載されている主題の１つまたは複数の可能実施形態の識別を意図したものである。このような使用を、対応する図面に示す実施形態にこれらの特許請求の範囲を必然的に限定するものとして解釈してはならない。
【図面の簡単な説明】
【００５３】
【図１】従来のチャージ・ポンプ位相同期ループのブロック図である。
【図２】本発明の一実施形態によるクロック／データ回復（ＣＤＲ）回路の高水準ブロック図である。
【図３】図２に示すＰＬＬのチャージ・ポンプおよびループ・フィルタの略図である。
【図４】コンデンサＣ１のゲート漏れ電流の影響を寄生抵抗ＲＰＡＲＡで示す、図２のＰＬＬのチャージ・ポンプおよびループ・フィルタの略図である。
【図５】本発明の一実施形態による、図２に示すチャージ・ポンプおよびループ・フィルタの略図である。
【図６】本発明の他の実施形態によるＰＬＬの略図である。
【図７】本発明のさらに他の実施形態によるＰＬＬの略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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