(57)【特許請求の範囲】
【請求項１】
シリコン−ゲルマニウム層を絶縁体上に形成する方法であって、
シリコン基板上にシリコン−ゲルマニウム層を、ゲルマニウムの濃度を１０％−６０％で、２０−１０００ｎｍの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン／シリコン−ゲルマニウム部分を形成するステップと、
シリコン−ゲルマニウム／シリコン界面下の５００Å〜１μｍのシリコン基板に水素イオンを注入するステップと、
絶縁体基板に直接シリコン／シリコン−ゲルマニウム部分を結合して基板結合体を形成するステップと、
第１の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして水素注入領域に沿って該シリコン／シリコン−ゲルマニウム部分を該シリコン基板から分割することによって切り離すステップと、
該絶縁体基板上のシリコン／シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、
該絶縁体基板上のシリコン／シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、
第２の熱アニーリングステップにおいて該絶縁体基板上のシリコン−ゲルマニウム層を不活性雰囲気中で１０分−６０分間、６００℃−９００℃の温度で熱アニーリングするステップと、
該絶縁体基板上のシリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップと
を包含する、方法。
【請求項２】
前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第２の熱アニーリングステップにて熱アニーリングをして緩和絶縁体基板上のシリコン−ゲルマニウム部分を形成した後に、該緩和絶縁体基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含する、請求項１に記載の方法。
【請求項３】
前記絶縁体基板は、シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板である、請求項１に記載の方法。
【請求項４】
前記シリコン基板上に前記シリコン−ゲルマニウム層を堆積するステップでは、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一である、請求項１に記載の方法。
【請求項５】
前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、Ｈ＋イオンおよびＨ２＋イオンからなる水素イオンの群より選択された水素イオンを、１・１０１６ｃｍ−２〜５・１０１７ｃｍ−２のイオン注入量で、１ｋｅ〜３００ｋｅＶのエネルギーで注入するステップを包含する、請求項１に記載の方法。
【請求項６】
前記基板結合体を形成するステップは、前記シリコン／シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することにより結合するステップを包含する、請求項３に記載の方法。
【請求項７】
前記基板結合体を形成するステップは、前記シリコン／シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することで圧接した後、該基板結合体を１時間〜１４時間の間、１５０℃〜２５０℃の温度でキュアリングするステップを包含する、請求項６に記載の方法。
【請求項８】
前記第１の熱アニーリングステップは、前記基板結合体を３０分から４時間の間、３５０℃〜７００℃の温度でアニーリングするステップを包含する、請求項１に記載の方法。
【請求項９】
前記歪みシリコンの層を堆積するステップは、４５０℃〜８００℃の範囲の温度のＣＶＤおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを１０ｎｍ〜３０ｎｍの厚さになるように堆積するステップを包含する、請求項１に記載の方法。
【請求項１０】
シリコン上シリコン酸化物基板上にシリコン−ゲルマニウム層を形成する方法であって、
シリコン基板を準備するステップと、
シリコン−ゲルマニウム層を該シリコン基板上に、ゲルマニウムの濃度を１０％−６０％で、２０−１０００ｎｍの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン−ゲルマニウム／シリコン界面を有するシリコン／シリコン−ゲルマニウム部分を形成する、ステップと、
該シリコン−ゲルマニウム／シリコン界面下の２００Å〜１μｍの該シリコン基板に水素イオンを注入するステップと、
シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板を準備するステップと、
該シリコン／シリコン−ゲルマニウム部分を該シリコン上シリコン酸化物基板に、該シリコン−ゲルマニウム層が該シリコン酸化物と接触するよう直接結合して基板結合体を形成するステップと、
３０分〜４時間で、３５０℃〜７００℃の温度の第１の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして、該基板結合体をシリコン部分と酸化物上シリコン−ゲルマニウム部分とに分割するステップと、
該酸化物上シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、
該シリコン上シリコン酸化物基板上のシリコン／シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、
第２の熱アニーリングステップにおいて該シリコン上シリコン酸化物基板上のシリコン−ゲルマニウムを不活性雰囲気中で１０分−６０分間、６００℃−９００℃の温度で熱アニーリングして、該シリコン−ゲルマニウム層を緩和するステップと、
該シリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップと
を包含する、方法。
【請求項１１】
前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第２の熱アニーリングステップにて熱アニーリングをして、緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分を形成した後に、前記緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含する、請求項１０に記載の方法。
【請求項１２】
前記シリコン−ゲルマニウム層を前記シリコン基板上に堆積するステップは、二軸方向の圧縮歪みの形態で該シリコン−ゲルマニウム層を堆積するステップを包含し、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一である、請求項１０に記載の方法。
【請求項１３】
前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、Ｈ＋イオンおよびＨ２＋イオンからなる水素イオンの群より選択された水素イオンを、１・１０１６ｃｍ−２〜５・１０１７ｃｍ−２のイオン注入量で、１ｋｅ〜３００ｋｅＶのエネルギーで注入するステップを包含する、請求項１０に記載の方法。
【請求項１４】
前記歪みシリコンの層を堆積するステップは、４５０℃〜８００℃の範囲の温度のＣＶＤおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを１０ｎｍ〜３０ｎｍの厚さになるように堆積するステップを包含する、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速ＣＭＯＳ集積回路に関し、具体的には、酸化物絶縁体上に緩和ＳｉＧｅ層を形成する効率的な製作方法に関する。
【背景技術】
【０００２】
（発明の背景）
歪みシリコンＣＭＯＳにおいて、キャリア伝達特性が、緩和ＳｉＧｅ上の歪みシリコン層の二軸引張り歪みによって強化される。
【０００３】
歪みシリコンＭＯＳＦＥＴは、歪みシリコンの高い移動度と、１００ｎｍ以下のデバイスにおけるＳＯＩ構造の有利な点との組み合わせを有するＳＧＯＩ（ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板上で用いられる（非特許文献１に記載）。
【０００４】
絶縁体上ＳｉＧｅ基板を製作する方法は、ＭＩＴグループおよびＩＢＭによって報告されている。ＳｉＧｅの絶縁体基板上への転位は、スマートカット（Ｓｍａｒｔ−Ｃｕｔ）技術によって水素注入およびアニーリングによって達成される（非特許文献２〜６に記載）。
【０００５】
従来技術において、厚い層のＳｉＧｅは、一定のゲルマニウム濃度を有する勾配付けされたＳｉＧｅバッファ層および緩和ＳｉＧｅ層を備えるシリコン基板上に堆積される。ＣＭＰ等による表面の平坦化に続いて、ＳｉＧｅ層に水素が注入され、ウェハの分割（ｓｐｌｉｔｔｉｎｇ）を容易にする。Ｓｉ／ＳｉＧｅウェハは、その後、酸化されたシリコン基板に結合される。酸化物上ＳｉＧｅは、熱アニーリングによってカプレットの残り部分から分割され、ここで、結合界面と平行の水素注入によって引き起こされた微小な亀裂に沿って分割が生じる。
【０００６】
絶縁体基板上にＳｉＧｅのない歪みシリコンを形成する技術が報告されているものがある（非特許文献７）。この技術は、ウェハを結合する前に、エピタキシャルシリコンの薄膜がＳｉＧｅ層上に堆積されることを除いて上述の技術と同様である。ウェハを結合および分割した後、ＳｉＧｅ層が、酸化およびＨＦエッチングにより除去され、非常に薄くて均一な歪みシリコンが酸化物表面上に形成され得る。
【０００７】
上述のすべての技術は、比較的厚いＳｉＧｅ層を含み、１つまたは２つの複雑なＣＭＰプロセスを必要とする。膜転位およびアイランドの形成の後のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）上のＳｉＧｅの緩和について記載されているものがある（非特許文献８）。
【非特許文献１】Ｋ．Ｒｉｍらによる「Ｓｔｒａｉｎｅｄ  Ｓｉ  ｆｏｒ  ｓｕｂ−１００ｎｍ  ＭＯＳＦＥＴｓ」  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ３ｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＳｉＧｅ  Ｅｐｉｔａｘｙ  ａｎｄ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ、Ｓａｎｔｅ  Ｆｅ、Ｎｅｗ  Ｍｅｘｉｃｏ、（３月９−１２日、２００２年）、１２５ページ
【非特許文献２】Ｍ．Ｂｒｕｅｌらによる「Ｓｍａｒｔ−Ｃｕｔ：Ａ  Ｎｅｗ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｍａｔｅｒｉａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｂａｓｅｄ  ｏｎ  Ｈｙｄｒｏｇｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ａｎｄ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、Ｖｏｌ．３６、１６３６（１９９７年）
【非特許文献３】Ｚ．−Ｙ．Ｃｈｅｎｇらによる「ＳｉＧｅ−ｏｎ  ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）：Ｓｕｂｓｔｒａｔｅ  Ｐｒｅｐａｒａｔｉｏｎ  ａｎｄ  ＭＯｓｆｅｔ  Ｆａｂｒｉｃａｔｉｏｎ  ｆｏｒ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｅｖａｌｕａｔｉｏｎ、（２００１年）  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ、１３ページ
【非特許文献４】Ｚ．Ｃｈｅｎｇらによる「Ｒｅｌａｘｅｄ  Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｓｕｂｓｔｒａｔｅ  ｂｙ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍａｔｅｒｉａｌｓ、Ｖｏｌ．３０、Ｎｏ．１２、（２００１年）、Ｌ３７、
【非特許文献５】Ｇ．Ｔａｒａｓｃｈｉらによる「Ｒｅｌａｘｅｄ  ＳｉＧｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｆａｂｒｉｃａｔｅｄ  ｖｉａ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  ａｎｄ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：Ｅｔｃｈ−ｂａｃｋ  ａｎｄ  Ｓｍａｒｔ−Ｃｕｔ  Ａｌｔｅｒｎａｔｉｖｅｓ」Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ  Ｐｒｏｃｅｅｄｉｎｇｓ  Ｖｏｌ．２００１−３、２７ページ
【非特許文献６】Ｌ．−Ｊ．Ｈｕａｎｇらによる「Ｃａｒｒｉｅｒ  Ｍｏｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ  ｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ」、２００１年、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【非特許文献７】Ｔ．Ａ．Ｌａｎｇｄｏらによる「Ｐｒｅｐａｒａｔｉｏｎ  ｏｆ  Ｎｏｖｅｌ  ＳｉＧｅ−Ｆｒｅｅ  Ｓｔｒａｉｎｅｄ  Ｓｉ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｓｕｂｓｔｒａｔｅｓ」２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ（２００１年１０月）、２１１ページ
【非特許文献８】Ｈ．Ｙｉｎらによる「Ｓｔｒａｉｎ  ｒｅｌａｘａｔｉｏｎ  ｏｆ  ＳｉＧｅ  ｉｓｌａｎｄｓ  ｏｎ  ｃｏｍｐｌｉａｎｔ  ｏｘｉｄｅ」Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、９１、（２００２年）、９７１８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術では、比較的厚いＳｉＧｅ層を含み、１つまたは２つの複雑なＣＭＰプロセスを必要とする。
【課題を解決するための手段】
【０００９】
（発明の要旨）
シリコン−ゲルマニウムを絶縁体上に形成する方法は、シリコン基板を準備するステップと、シリコン−ゲルマニウム層を該シリコン基板上に堆積して、ＳｉＧｅ／シリコンの界面を有するシリコン／シリコン−ゲルマニウム部分を形成するステップと、該シリコン−ゲルマニウム／シリコンの界面の下の約５００Å〜１μｍの該シリコン基板に水素イオンを注入するステップと、絶縁体基板を準備するステップと、シリコン／シリコン−ゲルマニウム部分を絶縁体基板に結合するステップであって、シリコン−ゲルマニウム層は、該絶縁体基板と接触してカプレットを形成する、ステップと、第１の熱アニーリングステップにおいてカプレットを熱アニーリングして、カプレットを、シリコン部分と絶縁体上シリコン−ゲルマニウム部分とに分割する、ステップと、絶縁体上シリコン−ゲルマニウム部分をパターニングおよびエッチングして、シリコンの部分およびＳｉＧｅ層を除去するステップと、絶縁体上シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、第２のアニーリングステップにおいて絶縁体上シリコン−ゲルマニウム部分を熱アニーリングして、ＳｉＧｅ層を緩和するステップと、ＳｉＧｅ層の周辺に歪みシリコンの層を堆積するステップと
本発明の目的は、厚いＳｉＧｅバッファ層の形成を必要とすることなく、緩和ＳｉＧｅ層を絶縁体上に製作し、これにより、長時間を要するＳｉＧｅ堆積ステップ、および、これに続く複雑なＣＭＰステップを省略することである。
【００１０】
本発明の別の目的は、歪みＳｉＧｅ層、または薄いエピタキシャルシリコンで覆われた歪みＳｉＧｅ層を絶縁体に転位すること、具体的には、歪みＳｉＧｅ層をシリコン酸化物絶縁体に転位する方法を提供することである。
【００１１】
本発明の別の目的は、ウェハ転位の後の膜転位ステップの間、または、これに続くアニーリングステップの間に緩和された緩和シリコン−ゲルマニウム層を提供することである。
【００１２】
本発明のさらに別の目的は、従来技術よりも簡単、安価、およびもたらされる膜の欠陥がより少ないプロセスによってシリコンゲルマニウム膜を形成する方法を提供することである。
【００１３】
本発明のこの要旨および目的は、本発明の性質を即座に理解できるように提供されている。本発明は、本発明の好ましい実施形態の以下の詳細な記載を図面とともに参照することによってさらに徹底的に理解される。
【００１４】
本発明のシリコン−ゲルマニウム層を絶縁体上に形成する方法は、シリコン基板上にシリコン−ゲルマニウム層を、ゲルマニウムの濃度を１０％−６０％で、２０−１０００ｎｍの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン／シリコン−ゲルマニウム部分を形成するステップと、シリコン−ゲルマニウム／シリコン界面下の５００Å〜１μｍのシリコン基板に水素イオンを注入するステップと、絶縁体基板に直接シリコン／シリコン−ゲルマニウム部分を結合して基板結合体を形成するステップと、第１の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして水素注入領域に沿って該シリコン／シリコン−ゲルマニウム部分を該シリコン基板から分割することによって切り離すステップと、該絶縁体基板上のシリコン／シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、該絶縁体基板上のシリコン／シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、第２の熱アニーリングステップにおいて該絶縁体基板上のシリコン−ゲルマニウム層を不活性雰囲気中で１０分−６０分間、６００℃−９００℃の温度で熱アニーリングするステップと、該絶縁体基板上のシリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップとを包含し、それにより上記目的が達成される。
【００１５】
前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第２の熱アニーリングステップにて熱アニーリングをして緩和絶縁体基板上のシリコン−ゲルマニウム部分を形成した後に、該緩和絶縁体基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含してもよい。
【００１６】
前記絶縁体基板は、シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板であってもよい。
【００１７】
前記シリコン基板上に前記シリコン−ゲルマニウム層を堆積するステップでは、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一であってもよい。
【００１８】
前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、Ｈ＋イオンおよびＨ２＋イオンからなる水素イオンの群より選択された水素イオンを、１・１０１６ｃｍ−２〜５・１０１７ｃｍ−２のイオン注入量で、１ｋｅ〜３００ｋｅＶのエネルギーで注入するステップを包含してもよい。
【００２０】
前記基板結合体を形成するステップは、前記シリコン／シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することにより結合するステップを包含してもよい。
【００２１】
前記基板結合体を形成するステップは、前記シリコン／シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することで圧接した後、該基板結合体を１時間〜１４時間の間、１５０℃〜２５０℃の温度でキュアリングするステップを包含してもよい。
【００２２】
前記第１の熱アニーリングステップは、前記基板結合体を３０分から４時間の間、３５０℃〜７００℃の温度でアニーリングするステップを包含してもよい。
【００２４】
前記歪みシリコンの層を堆積するステップは、４５０℃〜８００℃の範囲の温度のＣＶＤおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを１０ｎｍ〜３０ｎｍの厚さになるように堆積するステップを包含してもよい。
【００２５】
本発明のシリコン上シリコン酸化物基板上にシリコン−ゲルマニウム層を形成する方法は、シリコン基板を準備するステップと、シリコン−ゲルマニウム層を該シリコン基板上に、ゲルマニウムの濃度を１０％−６０％で、２０−１０００ｎｍの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン−ゲルマニウム／シリコン界面を有するシリコン／シリコン−ゲルマニウム部分を形成する、ステップと、該シリコン−ゲルマニウム／シリコン界面下の２００Å〜１μｍの該シリコン基板に水素イオンを注入するステップと、シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板を準備するステップと、該シリコン／シリコン−ゲルマニウム部分を該シリコン上シリコン酸化物基板に、該シリコン−ゲルマニウム層が該シリコン酸化物と接触するよう直接結合して基板結合体を形成するステップと、３０分〜４時間で、３５０℃〜７００℃の温度の第１の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして、該基板結合体をシリコン部分と酸化物上シリコン−ゲルマニウム部分とに分割するステップと、該酸化物上シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、該シリコン上シリコン酸化物基板上のシリコン／シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、第２の熱アニーリングステップにおいて該シリコン上シリコン酸化物基板上のシリコン−ゲルマニウムを不活性雰囲気中で１０分−６０分間、６００℃−９００℃の温度で熱アニーリングして、該シリコン−ゲルマニウム層を緩和するステップと、該シリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップとを包含し、それにより上記目的が達成される。
【００２６】
前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第２の熱アニーリングステップにて熱アニーリングをして、緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分を形成した後に、前記緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含してもよい。
【００２７】
前記シリコン−ゲルマニウム層を前記シリコン基板上に堆積するステップは、二軸方向の圧縮歪みの形態で該シリコン−ゲルマニウム層を堆積するステップを包含し、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一であってもよい。
【００２８】
前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、Ｈ＋イオンおよびＨ２＋イオンからなる水素イオンの群より選択された水素イオンを、１・１０１６ｃｍ−２〜５・１０１７ｃｍ−２のイオン注入量で、１ｋｅ〜３００ｋｅＶのエネルギーで注入するステップを包含してもよい。
【００３１】
前記歪みシリコンの層を堆積するステップは、４５０℃〜８００℃の範囲の温度のＣＶＤおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを１０ｎｍ〜３０ｎｍの厚さになるように堆積するステップを包含してもよい。
【発明の効果】
【００３２】
本発明により、厚いＳｉＧｅバッファ層の形成を必要とすることなく、緩和ＳｉＧｅ層を絶縁体上に製作し、これにより、長時間を要するＳｉＧｅ堆積ステップ、および、これに続く複雑なＣＭＰステップを省略することができる。
【発明を実施するための最良の形態】
【００３３】
（好ましい実施形態の詳細な説明）
本発明の目的は、厚いＳｉＧｅバッファ層の形成を必要とすることなく、緩和ＳｉＧｅ層を絶縁体上に製作し、これにより、長時間を要するＳｉＧｅ堆積ステップ、および、これに続く複雑なＣＭＰステップを省略することである。転位されるべき膜は、歪みＳｉＧｅ層か、または、薄いエピタキシャルＳｉで覆われた歪みＳｉＧｅ層である。緩和は、ウェハ転位の後に、膜転位ステップの間か、または、これに続く第２のアニーリングステップの間に生じる。プロセスは、従来技術よりも簡単かつ安価であり、膜の欠陥の数がより少ない。
【００３４】
本発明の方法は、ウェハ結合の前か、または、ウェハの切り分けの後にＣＭＰを必要としない、比較的薄いＳｉＧｅ層を用いる技術を提供する。本発明の方法は、ＳｉＧｅを熱酸化物上に直接方向付け、この方法は、現在のＩＣ製作プロセスとより互換性があり、ＣＭＯＳ製作に組み込むよりもはるかに簡単である。
【００３５】
これらのプロセスステップは、以下のように記載され、ここで、図１を参照して、本発明の方法のステップは、概して１０で示される。
【００３６】
シリコン基板が準備され（ブロック１２）、ＳｉＧｅの層がシリコン基板上に堆積される（ブロック１４）。水素イオンが注入され（ブロック１６）、水素の深さは、ＳｉＧｅ／Ｓｉ界面の下に、約２００Å〜１μｍの深さにある。水素注入されたシリコン基板上のＳｉＧｅは、本明細書中で、ＳｉＧｅ部分と呼ばれる。
【００３７】
シリコン基板が再び準備され、熱酸化されて、基板上にＳｉＯ２層が形成される。この層は、本明細書中で酸化物部分と呼ばれる（ブロック１８）。
【００３８】
ＳｉＧｅ部分は、酸化物部分に結合され（ブロック２０）、ＳｉＧｅ層は、ＳｉＯ２と接触し、組み合わされた構造を形成し、これは、本明細書中でカプレットまたは結合されたエンティティとも呼ばれる。
【００３９】
このカプレットは、約３５０℃〜５５０度の温度の第１の熱アニーリングステップによって分割され、酸化物部分上のＳｉＧｅまたは絶縁体部分上のＳｉＧｅと、シリコン部分との２つの改変された部分を生成する。
【００４０】
酸化物部分上のＳｉＧｅは、ここで、上部シリコン層およびＳｉＧｅ層の一部分を除去するためにパターニングおよびエッチングされ、その後、エッチングされて残りの上部シリコンが除去される（ブロック２４）。
【００４１】
ＳｉＧｅ膜を緩和するために、第２のアニーリングステップが実行される（ブロック２６）。歪みシリコンの層は、緩和ＳｉＧｅ層上に堆積される（ブロック２８）。
【００４２】
ここで、図２を参照して、シリコン基板３０が準備され、ＳｉＧｅの層３２がシリコンウェハ上にエピタキシャル堆積される。ゲルマニウム濃度は、約１０％〜６０％の範囲であり、全体にわたって勾配が付けられるか、または、均一であり得る。ＳｉＧｅ厚さは、約２０ｎｍ〜１０００ｎｍである。ＳｉＧｅは、二軸方向の圧縮歪みの状態であり、この時点で緩和は生じない。
【００４３】
図３は、水素イオン３４の注入ステップを示し、Ｈ＋またはＨ２＋の水素イオンがＳｉＧｅ膜を通して注入される。注入量の範囲は、約１×１０１６ｃｍ−２〜５×１０１７ｃｍ−２であり、エネルギー範囲は、約１ｋｅＶ〜３００ｋｅＶである。例えば、Ａｒ、Ｈｅ、Ｂ等の他の気体が用いられるか、または、組み合わされてもよい。水素の範囲は、ＳｉＧｅ／Ｓｉ界面よりも２００Å〜１μｍ下にある。注入された水素イオンは、そのどちらかの側にシリコン基板３０を有する水素領域３４を形成する。この構造は、本明細書中で、ＳｉＧｅ部分３６と呼ばれる。
【００４４】
ＳｉＧｅの下に位置するシリコン領域中に水素を深く注入する理由は、転位された膜の応力を低減することである。ＳｉＧｅの上部シリコンは、膜構造の全応力の低減を促進する。この上部シリコン層がない場合、ＳｉＧｅ層が高応力を有するので、ＳｉＧｅ転位の後に膜にしわがよるか、または、座屈（ｂａｃｋｌｅ  ｕｐ）する傾向がある。
【００４５】
図４は、もう１つの、すなわち第２のシリコン基板３８の準備を示す。この基板は、熱酸化され、シリコン基板、すなわち酸化物部分４２の上にＳｉＯ２層４０が生成される。
【００４６】
図５は、ＳｉＧｅ部分３６の酸化物部分４２への結合を示す。カプレットが直接的ウェハ結合によって形成される。直接的ウェハ結合において、両方の部分の表面が改変されたＳＣ−１（Ｈ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ＝５：１：１）洗浄溶液中で洗浄され、蒸留水中ですすがれる。９０℃よりも低い温度で乾燥した後、両方の表面は親水性である。対面し合う乾燥した親水性の露出部分は、周囲温度と接触させられる。結合は、ウェハを押し付け合い、捕獲された空気を押出すことによって、接触するウェハ（ｔｏｕｃｈｉｎｇ  ｗａｆｅｒ）の小さい面積において開始される。結合された領域は、接触している表面全体にわたって、数秒以内に素早く広がる。ここで、結合されたエンティティは、約１５０℃〜２５０℃の温度で約１時間〜１４時間の間、キュアリングされる。
【００４７】
図６は、約３５０℃〜７００℃の温度で約３０分〜４時間の間、熱アニーリングして、水素注入領域に沿ってＳｉＧｅ部分をシリコン基板から分割することによって切り離し、酸化物部分上のＳｉＧｅ層（本明細書中でＳｉＧｅ酸化物部分４４とも呼ばれる）およびシリコン部分４６がもたらされる。
【００４８】
ＳｉＧｅ酸化物部分４４上のシリコン層３０およびＳｉＧｅ層３２は、パターニングおよびエッチングされ（図７）、シリコンおよびＳｉＧｅの部分が除去され、その後、上部シリコン層３０がエッチングおよび除去される（図８）。
【００４９】
第２のアニーリングステップ（図８）が実行され、不活性雰囲気中で、約６００℃〜９００℃の温度で約１０分〜６０分の間、ＳｉＧｅ層を緩和する。最後に、歪みシリコン４８の層は、約４５０℃〜８００℃の温度で、ＣＶＤ、分子線エピタキシ、または他の適切な堆積技術によってＳｉＧｅ層の周辺に約１０ｎｍ〜３０ｎｍの厚さにエピタキシャル堆積される（図９）。
【００５０】
本発明の代替的方法において、本発明の方法の第１の実施形態によるように、シリコン基板５０が準備され、ＳｉＧｅの層５２が堆積され、エピタキシャルシリコン５４の薄い層がＳｉＧｅ層５２上に堆積される（図１０）。水素注入、シリコン基板５８とシリコン酸化物層６０とを有する酸化物部分５６への結合、ウェハの分割、上部シリコン層５０のパターニングおよびエッチングならびに除去の後、構造がアニーリングされて、ＳｉＧｅ緩和を向上させ、これにより、ＳｉＧｅ層５２の下に位置するエピタキシャルシリコン層５４が歪む（図１１）。ＳｉＧｅ層５２は、酸化およびエッチングステップの間に除去され、酸化物部分上の薄い歪みシリコン層５４のみが残る（図１２）。
【００５１】
歪みＳｉＧｅおよびシリコンの従来技術の堆積と関連する問題が図１３に示される。これは、５５０℃未満の温度でＳｉＯ２上に転位されたＳｉＧｅの１０００倍の写真である。ＳｉＧｅの応力および低い結合エネルギーが原因で、ＳｉＧｅ層が座屈し、かつしわがよって（６４）、応力を開放する。
【００５２】
６５０℃よりも高い温度では、バックルまたはしわが生じないが、本明細書中で後述されるように、ＳｉＧｅ膜がふくれを呈する。本発明の方法の重要な特徴は、製作プロセスを簡略化して、転位ＳｉＧｅ／Ｓｉ構造の応力を低減し、これにより、膜が３５０℃〜５５０℃といった低温で転位され、しわ、ふくれ、座屈の形成を防止し得ることである。
【００５３】
膜転位の後に、構造が小さいフィーチャにパターニングおよびエッチングされる。シリコンが除去された後、アニーリングすると、これらの小さいフィーチャのエッジに残留応力が伝播し、これは、膜のしわまたは座屈の形成を防止する。さらなる緩和は、より高い温度でのアニーリングによって達成され得る。
【００５４】
（熱酸化物へのＳｉＧｅの転位）
絶縁体上歪みＳｉＧｅ層に直接付加することによって、ＳｉＧｅ層の適切な緩和が分割アニーリングステップにて生じる。歪みＳｉＧｅ層は、勾配付けされたＳｉＧｅ層か、または均一ゲルマニウム成分を有するＳｉＧｅであり得る。その結果、勾配付けされたＳｉＧｅ層が熱酸化物に結合される。約８０％の緩和が達成される。
【００５５】
図１４は、ＳｉＯ２／Ｓｉ上のＳｉＧｅを２０００倍で示し、ＳｉＧｅは、６５０℃で６０分間熱アニーリング分割し、５秒間ランプ上昇することによってシリコン部分のサンプルから転位した。図１５は、サンプルのＸＲＤを示し、ここで、ピークのＦＷＨＭ＝０．３０°（表面に沿って）であり、ＳｉＧｅ（２２４）ピークは、ｘ＝０．２５３、Ｒ＝７９％を与えるが、結合されたＳｉＧｅの高応力が原因で、図１６に２５倍で示されるように、表面ふくれまたは剥離が観察され、これは、図１４のサンプルについて２０００倍で示され、図１７については、２００倍で示される。
【００５６】
（ＳｉＧｅフィーチャサイズの効果）
図１８および図１９に示されるように、ＳｉＧｅ層が異なった次元でエッチングされ、ＳｉＧｅの転位が成功する。
【００５７】
図１８は、６５０℃で分割された後にＳｉＯ２表面に転位された４μｍ×４μｍのＳｉＧｅパターンである。
【００５８】
図１９は、６５０℃で分割した後にＳｉＯ２に転位された１６μｍ×１６μｍのＳｉＧｅパターンである。
【００５９】
転位された層の緩和が図２０に示され、これは、６５０℃の分割（白丸）の後、転位されたチェッカー盤のようなＳｉＧｅ膜の緩和を示し、７８０℃で１時間のさらなるアニーリング（黒丸）の後、および、９５０℃で３０分間のさらなるアニーリング（三角）の後に続く。８５％を越える緩和が達成され得る。この高い緩和は、４μｍ×４μｍ構造、および、１よりも大きい平坦なＳｉＧｅ領域にも観察される。９５０℃のアニーリングの後、ＳｉＧｅの表面が図２１〜図２３に示される。図２１は、９５０℃のアニーリングの後の酸化物上のＳｉＧｅの４μｍ×４μｍの格子を示し、図２２は、９５０℃のアニーリングの後の酸化物上のＳｉＧｅの１６μｍ×１６μｍの格子を示し、図２３は、９５０℃のアニーリングの後にＳｉＯ２上に転位された、分割された１２８μｍ×１２８μｍの方形である。
【００６０】
（ＳｉＧｅ／Ｓｉ構造を制御することによるプロセスの簡略化）
プロセスを簡略化するために、小さいフィーチャにエッチングする前に、ＳｉＧｅ膜の転位によってＳｉＧｅ／Ｓｉ膜の応力が制御され、従って、膜の転位の前ではなく、ＳｉＧｅ／Ｇｅ構造の転位の後にＳｉＧｅ膜のパターニングおよびエッチングが実行される。
【００６１】
従って、応力を低減して、層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に製作する方法が開示された。この開示のさらなる変形および改変が、添付の請求項にて定義される本発明の範囲内で成され得ることが理解される。
【００６２】
シリコン−ゲルマニウム層を絶縁体上に形成する方法は、シリコン基板上にシリコン−ゲルマニウム層を堆積して、シリコン／シリコン−ゲルマニウム部分を形成するステップと、シリコン−ゲルマニウム／シリコン界面下の約５００Å〜１μｍのシリコン基板に水素イオンを注入するステップと、絶縁体基板にシリコン／シリコン−ゲルマニウム部分を結合するステップと、第１の熱アニーリングステップ内のカプレットを熱アニーリングしてカプレットを分割するステップと、絶縁体上シリコン−ゲルマニウム部分をパターニングおよびエッチングして、シリコンの部分およびＳｉＧｅ層を除去するステップと、絶縁体上シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、第２のアニーリングステップにおける絶縁体上シリコン−ゲルマニウム部分を熱アニーリングするステップと、ＳｉＧｅ層の周辺に歪みシリコンの層を堆積するステップとを包含する。
【００６３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００６４】
【図１】図１は、本発明の方法のブロック図である。
【図２】図２は、本発明の方法のステップを示す。
【図３】図３は、本発明の方法のステップを示す。
【図４】図４は、本発明の方法のステップを示す。
【図５】図５は、本発明の方法のステップを示す。
【図６】図６は、本発明の方法のステップを示す。
【図７】図７は、本発明の方法のステップを示す。
【図８】図８は、本発明の方法のステップを示す。
【図９】図９は、本発明の方法のステップを示す。
【図１０】図１０は、本発明の方法の代替的実施形態のステップを示す。
【図１１】図１１は、本発明の方法の代替的実施形態のステップを示す。
【図１２】図１２は、本発明の方法の代替的実施形態のステップを示す。
【図１３】図１３は、シリコン酸化物基板を１０００倍で転位した後のＳｉＧｅ層を示す。
【図１４】図１４は、本発明の方法により製作されたＳｉＧｅ表面の拡大写真である。
【図１５】図１５は、本発明の方法により製作されたＳｉＧｅ層のＸＲＤである。
【図１６】図１６は、低いアニーリング温度の結果として生じた欠陥を示す。
【図１７】図１７は、低いアニーリング温度の結果として生じた欠陥を示す。
【図１８】図１８は、本発明の方法により製作された、ＳｉＧｅ表面特性の拡大写真である。
【図１９】図１９は、本発明の方法により製作された、ＳｉＧｅ表面特性の拡大写真である。
【図２０】図２０は、種々のアニーリング温度の転位されたＳｉＧｅ層の緩和を示す。
【図２１】図２１は、９５０℃でアニーリングされた後のＳｉＧｅの表面を種々の拡大図で示す。
【図２２】図２２は、９５０℃でアニーリングされた後のＳｉＧｅの表面を種々の拡大図で示す。
【図２３】図２３は、９５０℃でアニーリングされた後のＳｉＧｅの表面を種々の拡大図で示す。
【符号の説明】
【００６５】
１０  本方法のステップ
３０  Ｓｉ
３２  ＳｉＧｅ
３４  Ｈ注入部分
３６  ＳｉＧｅ部分
４０  ＳｉＯ２
４２  酸化物部分
４４  ＳｉＧｅ酸化物部分
５４  エピタキシャルシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図２０】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２１】
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【図２２】
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【図２３】
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