(57)【特許請求の範囲】
【請求項１】
デジタル入力信号の位相ロックループのための位相検出器であって、
当該位相検出器は、当該位相検出器に供給されるサンプリングされてデジタル化されたサンプル値と、１つ以上のサンプリングクロック周期により前記サンプル値を遅延する遅延ステージと、前記遅延されたサンプル値を遅延されていないサンプル値から減算して差分値を供給する減算ステージとを有し、
当該位相検出器は、複数の取り得る出力値のうちの１つを前記差分値のそれぞれに割当てる処理ステージと、前記処理ステージで割り当てられた値を合計し、その出力で位相誤差を出力するフィルタ又は制御ステージとを更に有し、
前記位相誤差であるデジタルの合計値は、正しい位相サンプリングが実行されたときにゼロに等しく、
差分値の範囲は、サブレンジのうちの１つにおける全ての差分値が、それぞれの差分値の符号に基づいて割当てられた同じ出力値を得るように、前記複数の取り得る出力値に対応する前記サブレンジの数に分割される、
ことを特徴とする位相検出器。
【請求項２】
前記減算ステージは、前記遅延されたサンプル値を前記遅延されていないサンプル値と比較し、前記複数の取り得る値のうちの１つを前記差分値のそれぞれに割当てる比較ステージにおいて統合される、
請求項１記載の位相検出器。
【請求項３】
前記フィルタ又は制御ステージはＰＩコントローラである、
請求項１又は２記載の位相検出器。
【請求項４】
信号調節のための整流器が設けられ、
前記整流器は、前記サンプル値を入力し、入力されたサンプル値を整流し、整流されたサンプル値を前記遅延ステージ及び前記減算ステージに供給し、
整流される前の前記サンプル値は、特にサンプリングされてデジタル化された３進データ信号である、
請求項１乃至３のいずれか記載の位相検出器。
【請求項５】
前記サンプリングされてデジタル化された３進データ信号は分離ステージに供給され、前記分離ステージにおいて、前記サンプル値がゼロ以上であるか否かの判定に基づいて、前記データ信号は正の経路と負の経路とに分離され、
前記正の経路は、ゼロ以上である前記サンプル値を遅延させる遅延ステージと、前記遅延されたサンプル値を前記遅延されていないサンプル値から減算して差分値を供給する減算ステージと、複数の取り得る出力値のうちの１つを前記差分値のそれぞれに割り当てる処理ステージと、前記処理ステージで割り当てられた値を合計し、その出力で位相誤差を出力するフィルタ又は制御ステージとを含み、
前記負の経路は、ゼロ未満である前記サンプル値の数学的な符号を反転する絶対値形成ステージと、反転されたサンプル値を遅延させる遅延ステージと、前記遅延された反転されたサンプル値を前記遅延されていない反転されたサンプル値から減算して差分値を供給する減算ステージと、複数の取り得る出力値のうちの１つを前記差分値のそれぞれに割り当てる処理ステージと、前記処理ステージで割り当てられた値を合計し、その出力で位相誤差を出力するフィルタ又は制御ステージとを含み、
当該位相検出器は、前記正の経路と前記負の経路のそれぞれの位相誤差を加算して、加算された位相誤差を前記フィルタ又は制御ステージに供給する加算ステージを更に有する、
請求項４記載の位相検出器。
【請求項６】
前記サンプル値を整流して整流されたサンプル値を供給する整流器と、整流されたサンプル値を遅延させる遅延ステージと、前記遅延された整流されたサンプル値を前記遅延されていない整流されたサンプル値から減算して差分値を供給する減算ステージと、複数の取り得る出力値のうちの１つを前記差分値のそれぞれに割り当てる処理ステージと、前記処理ステージで割り当てられた値を合計し、その出力で位相誤差を出力するフィルタ又は制御ステージとを含む更なる経路を更に有し、
前記更なる経路の前記位相誤差は、前記正の経路と前記負の経路のそれぞれの位相誤差と前記加算ステージにより結合される、
請求項５記載の位相検出器。
【請求項７】
前記データ信号をサンプリングするサンプリングクロック信号は、前記データ信号におけるデータクロック信号に対応する、
請求項１記載の位相検出器。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、位相ロックループのための位相検出器に関する。特に、位相検出器は、記録されたデータ信号又は送信されたデータ信号におけるデータクロック信号を回復するために使用される位相ロックループのために使用されることが意図される。記録されたデータ信号又は受信されたデータ信号は、データクロック信号を暗黙に含んでおり、セルフクロッキングである。
本発明は、独立な請求項１における一般的なタイプによる位相ロックループのための位相検出器に基づいている。
【０００２】
［発明の背景］
位相ロックループは、従来技術において広く記載されている。例として、米国特許出願US-A-5693376号が参照され、記憶媒体に記録されているデータ信号が読み出される場合に、データクロック信号を回復するために使用されるプログラム可能な位相ロックループが記載されている。この記載によれば、記憶媒体は、コンピュータにおけるハードディスク又はディスケットである。この記載において、記録された信号は、ＭＦＭ信号として言及されている。
【０００３】
この文脈では、ＭＦＭは、“Modified Frequency Modulation”の略記である。磁気データ記録の場合、記録信号は、いわゆる３進データ信号、すなわち３つの状態＋１，−１，０を取り得るデータ信号に関連している。記憶媒体から読み出される信号は、はじめはアナログ形式である。フィルタリング及びパルス増幅の後、この信号は、データクロック信号の回復のために、位相ロックループに直接供給される。信号は、アナログ信号の形式であり、位相ロックループの位相検出器において、アナログ形式で処理される。
【０００４】
しかし、かかる位相ロックループを作成するとき、高品質のアナログ成分が使用されることが必要である。これは、老朽化による成分及び温度に関連した成分の変動が、位相制御においてデータの破壊を容易にもたらす可能性があるためである。また、更なる問題点は、複雑なシールド手段により該成分が防止されない場合に、かかる成分によりＥＭＣ放射が容易に可能であることである。
【０００５】
これらの問題点は、位相ロックループがデジタル形式で作成されることを要求している。デジタル形式の位相ロックループができるだけ容易に１チップ上に集積することは可能であるが、以下の精度でさらに動作すべきである。該精度では、記録されたデータ信号又は送信されたデータ信号が再生されたとき、アイパターンにおける目のできるだけ中心近くで最適なサンプリングが行われるように、データ回復のためのサンプリングの瞬間ができるだけ最適にされる。
【０００６】
日本国特許出願JP-A-8031110では、位相ロックループのデジタルでの実現のための解決策を開示している。この場合、磁気テープから読み出された記録された信号は、イコライザに供給され、Ａ／Ｄ変換器で実質的にデジタル化される。次いで、デジタルデータ信号は、一方では遅延回路を介して通過され、他方では減算回路に直接通過される。減算回路では、遅延されていないデータ信号は、遅延されたデータ信号から差し引かれる。このようにして生成される差分信号は、サンプル−ホールド回路に供給される。
【０００７】
サンプル−ホールド回路は、データパターン認識回路からの出力信号により時間計測される。このデータパターン信号認識回路には、遅延されていないデータ信号が供給される。この回路において、特定のデータパターンが認識された場合にのみ、サンプル−ホールド回路はクロック作動される。次いで、サンプル値は、データクロック信号と特定のデータパターンの認識の瞬間との差分との間の位相差を表している。この位相差は、電圧制御発振器ＶＣＯを制御するために使用され、ＶＣＯは、記録されたデータ信号のためのサンプリング周波数を生成するために使用される。
【０００８】
サンプル−ホールド回路とＶＣＯの間では、追加のループフィルタが使用され、該ループフィルタは、ＶＣＯの制御を安定化するための役割を果たす。この特許出願での解決策では、デジタル信号における特定のパターンの認識と一致するサンプルに位相制御が提供される。しかし、最適なクロック周波数が設定されるまで、長い制御時間が生じるように、これらパターンの繰返しレートは非常に遅くすることができる。
【０００９】
［発明の概要］
特許出願JP-A-8031110における解法に照らして、本発明の目的は、位相ロックループの制御応答を改善するために使用することができ、同時にできるだけ簡単な回路設計を考慮した、改善された位相検出器を作成することにある。
【００１０】
上記目的は、独立な請求項１の機能により達成される。本発明によれば、新しい位相検出器は、遅延されたサンプルと遅延されていないサンプルとの間の異なる構成の試行錯誤を更に利用している。しかし、ここでの新しい機能は、処理ステージの準備であり、複数の取り得る値のうちの１つが差分値のそれぞれに割当てられる。これらの値は、特に、＋１，−１，０である場合があり、差分値がたとえば０より大きいか、０より小さいか、又は０に等しいかに依存している。
【００１１】
このようにして割当てられた値は、次いで、フィルタ／制御ステージに供給される。該フィルタ／制御ステージの出力では、位相誤差が出力される。このようにして得られた位相誤差は、次いで、通常のやり方で電圧制御発振器を制御する。原理的には、本発明について、異なる構成を分離するための必要はない。必要なことは、遅延されていないサンプルについて、遅延されたサンプルが０より大きいか、０より小さいか、又は０に等しいかをチェックして、これに応じて数＋１，−１，０を割当てる比較ステージである。
【００１２】
この解法は、チップ上に簡単に集積して、非常に簡単な位相検出器を利用することができるという利点を与える。ここでは、サンプル−ホールド回路を更に設ける必要がなく、データパターン認識のための複雑な構成を設ける必要がない。処理ステージは、許容される値を差分値に割当てるものであり、簡単な設計とすることができる。
【００１３】
最も簡単な場合では、差分値の数学的な符号認識にための構成、及び３つの取り得る値のうちの１つを数学的な符号に基づいて出力するマルチプレクサを備える。この構成の更なる利点は、存在する位相誤差を非常に早く補正することができることである。実際に、この解法により、データ信号のサンプルのそれぞれは、位相検出器において考慮され、位相制御に寄与する。
【００１４】
また、記載される位相検出器の更なる利点は、提案されるデジタル位相検出器が使用されるとき、データ信号に暗黙に存在するデータクロック信号により、アナログの再生信号をサンプリングすることができることである。オーバサンプリングの必要がなく、この結果、シンプルなローエンド、低価格Ａ／Ｄ変換器を使用することができる。同時に、この条件は、高いクロック周波数で動作することを必要とする構成要素は、全体の位相ロックループにおいてであっても必要ではないことである。このことは、実現のコストを大幅に低減する。
【００１５】
提案されたデジタル検出器のステージにより、ＶＣＯ周波数の適切な補正により、常に非常に早く、アイパターンの目の開口の中心で再生信号のためのサンプリング瞬間にする。再生信号に存在する雑音は、差分形成／比較処理により迅速に平均化される。加えて、解法は、大きく独立な振幅に作用する。
【００１６】
データドロップアウトの場合、本発明による位相検出器を有する位相ロックループは、非常に満足できるホールド特性、すなわち、電圧制御発振器の周波数がＶＣＯ成分のドリフトのみに依存するために安定のままでいる特性を有する。使用される構成要素は、デジタル形式で非常に容易に生成され、ＶＣＯとは無関係にチップ上に集積される。
独立の請求項に列挙された手段は、請求項１に記載された位相検出器の更なる有利な発展を可能にする。
【００１７】
記録されたデータ信号が３進データ信号、すなわち、正及び負の信号成分が互いに連続する信号である場合、サンプルされてデジタル化されたデータ信号にとって、整流ステージを最初に通過することは、信号調整の目的で非常に有利である。これは、データ信号の負の成分を正の成分に変換するものであり、後続する差分形成／比較動作に関して何ら問題を生じない。
【００１８】
隣接する信号成分間での「シンボル内干渉」を回避するために、データ信号における正の信号成分と負の信号成分にとって、整流の前に、正の経路と負の経路とにデータ信号を分離する分離ステージに供給することは有利である。次いで、２つの経路は、個別に扱われる。すなわち、遅延ステージ、減算ステージ及びデータを割当てるための関連する処理ステージは、それぞれの個々の経路に与えられなければならない。また、追加のステージが必要であり、２つの経路からの割当てられた出力値は加算され、このように結合された値は、フィルタ／制御ステージへと通過される。
【００１９】
光データ記録（ＤＶＤ、ＣＤ）を使用したユニットにおける位相ロックループのロックオン応答を最適にするためには、一方で分離経路における位相検出、及び他方で全てを含む経路における更なる位相検出からなる結合された解決により、良好な結果が得られることが知られている。この場合、３つの異なる減算ステージからの割当てられた出力値は、加算ステージにおいて互いに結合される。
【００２０】
この提案は、唯一の経路による解決により、再生されるデータストリームにおける多くのパターンについて良好な結果を与え、作成される分離経路による解決により、他のパターンについて良好な結果を与えることが知られているという事実から生じている。２つの解決の結合により、かかる再生信号についての最適な解決が与えられる。
【００２１】
［発明の実施の形態］
本発明の例示的な実施の形態は、図面において示され、以下の詳細な説明においてより詳細に説明される。
本発明による位相検出器は、位相ロックループのデジタル実現において使用されることが意図されている。かかるＰＬＬ回路は、たとえば、記憶媒体にデジタル記録されたデータが回復される必要がある場合、又はその他送信データストリームが受信され、そのデータが更に回復される必要がある場合、といった種々異なった領域で使用することができる。
【００２２】
記録されたデータ信号又は送信されたデータ信号は、非常に頻繁にセルフクロッキングされる。すなわち、記録又は送信されたデータ信号は、データ信号において十分なエッジを生じ、従来のＰＬＬ回路を使用してデータクロック信号を信頼性高く回復できるように符号化される。したがって、本発明は、この重要な出願例を使用して、より詳細に以下に説明される。
【００２３】
図１では、参照符号１０は、データソースを示している。公知のデータ記録ユニットは、例示により、Ｄ−ＶＨＳ標準、ＤＶＣユニット、ＤＶＤユニット、ＣＤユニット、ＭＤユニット等に基づいたデジタルビデオレコーダである。デジタル送信されたデータを受信するユニットの例は、ＤＶＢレシーバ、又はＤＡＢレシーバである。
【００２４】
参照符号２０は、Ａ／Ｄ変換器を示している。この変換器は、読出し信号又は受信信号をデジタル形式に変換する。次いで、信号プロファイルは、フィルタステージ３０に入力する。このステージは、信号調整を実行する。この信号調整は、例示によりデジタル高域通過フィルタを使用して行うことができる。該フィルタは、負帰還を有して、信号についての判定窓又は判定閾値を信号のゼロ軸に配置する（サンプルはデジタルゼロである）。かかるフィルタステージは、従来技術から知られている。例として、ＤＶＤ標準が参照され、かかる構成要素を更に記載する。
【００２５】
次は、参照符号４０を有するイコライザユニットである。図示されるイコライザユニットは、デジタルユニットである。しかし、イコライザは、この点で必ずしも配置される必要はない。代替的に、アナログイコライザを使用することができるが、Ａ／Ｄ変換器２０の前に配置される必要がない。イコライザユニットの隣には、位相誤差判定のためのデジタル準備ステージ５０がある。このユニットは、より詳細に以下に説明される。
【００２６】
準備ステージ５０のダウンストリームに接続されているのは、フィルタ／制御ステージ６０である。ここで記載されるクロック回復応用のために、ＰＩ（Proportional Integral）制御ステージが有効であることが知られている。かかるＰＩ制御ステージは、従来技術から知られている。ここで記載される例示的な実施の形態では、ＰＩ制御ステージはデジタル形式で設けられている。別の例示的な実施の形態では、ＰＩ制御ステージのアナログ構成を代替として使用することができる。
【００２７】
以下の本文では、フィルタ／制御ステージ６０は、位相検出器９０の必須の構成要素として認識する。これは、ＶＣＯの再調整について、準備ステージ５０で生成される出力値は適切ではない、負調整の形式であり、位相ロックループの制御応答を損なうだけのものであるためである。準備ステージ及びフィルタ／制御ステージのこの纏まりは、破線の領域により強調される。
【００２８】
次いで、フィルタ／制御ステージ６０からの出力信号は、Ｄ／Ａ変換器７０でアナログ信号に変換され、かかるアナログ信号は、ダウンストリームに接続された電圧制御発振器８０の制御入力に印加される。ＶＣＯ８０は、データクロック信号を直接生成する。このようにして生成されたデータクロック信号は、Ａ／Ｄ変換器２０に供給される。これは、位相誤差を決定するための本発明の位相検出器は、オーバサンプリングを必要としないため可能である。
【００２９】
全ての他の列挙された構成要素３０〜７０は、同じくロック信号により供給することができる。しかし、これら構成要素がこのクロック信号で動作するように設計されていない場合、別のクロック信号、特に高いクロック周波数で供給される。
【００３０】
デジタル準備ステージ５０の設計及び動作は、より詳細に以下に説明される。その設計は、図２の左手側のブロック図において示されている。イコライザ４０から到来する信号は、整流器５１において最初に整流される。次いで、整流された信号は、遅延ステージ５２に供給される。遅延ステージ５２は、１サンプリングクロック周期により、データ信号を遅延する。遅延された信号は、減算ステージ５１のｂ入力に供給される。減算ステージ５３のａ入力には、遅延されていないデータ信号が供給される。
【００３１】
減算ステージ５３では、ｂ入力での遅延されたサンプルは、ａ入力での遅延されていない、現在のサンプルから差し引かれる。次いで、結果的に得られる差分値は、処理ステージ５４において分析される。最も簡単なケースでは、処理ステージ５４は、３つの取り得る出力値のうちの１つを差分値に割当てる。特に、最も簡単なケースでは、出力値＋１，０，−１である。
【００３２】
この文脈では、割当ては以下のように進行する。簡単な数学的な符号チェックが行われる。差分値が０よりも大きい場合、該差分値に値＋１が割当てられる。差分値が計算精度の領域内で０である場合、該差分値に値０が割当てられる。差分値が０よりも小さい場合、該差分値に値−１が割当てられる。
【００３３】
処理ステージ５４のこの実施の形態から出発して、関連する値が割当てられる特別に定義されたバンドを含むように設計することもできる。たとえば、値０を割当てるためのバンドが設けられる場合がある。このバンドは、差分値の軸のゼロ点について対称に位置されている。
【００３４】
更なる改良は、３以上の値、たとえば、５，７，９等が割当てられる場合がある。次いで、関連するバンドレンジは、それぞれ個々の値について設けられる必要がある。差分値が関連するバンドにある場合、適切な出力値が割当てられる。
【００３５】
別の代替的な実施の形態では、分離減算ステージ５３及び処理ステージ５４の代わりに、比較ステージが設けられ、遅延されたサンプルと遅延されていないサンプルとを直接比較し、比較結果に基づいて、対応する値よりも大きな値、対応する値よりも小さな値、対応する値に等しい値を割当てる。
【００３６】
２つの実施の形態は、等価なものであるとみなされる。割当てられた値は、位相準備ステージ５０からの出力値であり、フィルタ／制御ステージ６０に通過される。位相準備ステージ５０からの複数の連続する出力値が結合されて分析された後にのみ、位相誤差が決定される。
【００３７】
このことは、図２の右手側における信号プロファイルにより例示されている。デジタル化された入力信号についての信号プロファイルは、図２の上部において示されている。３つの異なるケースについて、（３つの連続値０，＋１，０により区別される）正の１Ｔパルス、及び（３つの連続値０，−１，０により区別される）負の１Ｔパルスの連続が示されている。破線にされている垂直のラインは、信号のサンプリング点を示している。
【００３８】
図の中央部分には、考慮される信号プロファイルの最大値及び最小値で最適なやり方で、サンプリング瞬間が生じる状態が示されている。図の左手側には、間違った位相でサンプリングが実行される状態が示されている。例示される場合では、アイパターンの目の中央におけるサンプリングと比較して、サンプリング点が左にシフトされている。図の右手側には、位相シフトされたサンプリングが示されている。これは、アイパターンの目の中央の右でサンプリングが行われている状態を反映している。
【００３９】
整流器５１における整流後の信号プロファイルは、図２の中央部分において示されている。整流は、負の信号成分を正の信号成分にする。これにより、正のパルスの数が倍になる。減算ステージ５３で差分が形成された後の出力信号は、図２における下部の信号グラフに示されている。遅延されたサンプルと遅延されていないサンプルとの間の差分の形成は、正のパルスのそれぞれについて、正及び負の成分の両者を含んでいる交流のパルスが生成されることを意味している。
【００４０】
位相誤差の最適な決定のために、サンプリング瞬間でこれらの差分値の単なる総和を使用することはまだ可能ではない。これは、振幅の観点で、値が互いに相殺されるからである。このことは、図２の左手側及び右手側における信号プロファイルから見ることができる。
【００４１】
たとえば、アイパターンの目の中央の左のサンプリング場合、負のレンジにおける１つの差分値のみが存在するが、この値は、絶対的な項とみなす場合には、前のサンプリング瞬間での個々の正の差分値よりも大きい。平均に関しては、不明確でない位相誤差を読み出すことが難しい。
【００４２】
本発明の、処理ステージ５４における出力値の差分値への割当ては、この状況を変える。これは、処理ステージ５４における割当ての先行する記載において、出力値＋１は、それぞれの正のサンプルに対して無差別に割当てられ、出力値−１は、それぞれの負のサンプルに対して無差別に割当てられる。
【００４３】
これら割当てられた値の系列は、図２の下部において示されている。９個の連続するサンプルが総和されるとき、値＋２が総和の結果として出力されることが明らかにわかる。これは、アイパターンの目の中央の左のサンプリングの上述したケースについて当てはまる。しかし、アイパターンの目の中央での正しいサンプリングでは、生成される結果的に得られる値は値０である。
【００４４】
アイパターンの目の中央の右のサンプリングについての信号グラフである右手側における例示の場合では、生成される結果的に得られる値は出力値−２である。このようにして出力された値の総和は、サンプリングの間に存在する位相誤差の測度である。
【００４５】
本発明について、最も簡単なケースにおいて、処理ステージ５４からの出力値により制御される計数配置を備えることは、フィルタ／制御ステージ６０について十分である。この場合、制御は、値＋１が出力値として出力されたときにインクリメントされ、値−１が出力値として出力されたときにデクリメントされるカウンタを含んでいる。他方では、これは、出力値を単に加えることと等価である。
【００４６】
指定されたインターバルの後（たとえば、この場合９サンプル）、カウンタにおける値が求められ、ＶＣＯを再調整するために使用される。図１において既に示されたように、フィルタ／制御ステージ６０は、ＰＩコントローラとして設計される場合がある。これは、ＰＬＬの制御応答のために更に有利であることが知られている。
【００４７】
図３では、例のために記載された位相検出器の伝達関数が示されている。９個の割当てられた値の総和が値＋２となる場合には、＋９０℃の位相差が存在する。９個の割当てられた値の総和が値−２となる場合には、−９０℃の位相差が存在する。上述したような総和が値０を与える場合に、正しい位相サンプリングが行われる。
【００４８】
図４では、位相検出器９０についての代替的な実施の形態が示されている。この図では、同じ参照符号は図２における構成要素と同じ構成要素を示している。異なる点は、代替的な実施の形態における構成要素５２〜５４が２倍存在することである。加えて、データ信号を正の経路と負の経路とに分離する分離ステージ５５が存在している。
【００４９】
この分離ステージ５５では、０よりも大きいか、又は０に等しい全てのサンプルは正の経路に通過され、０よりも小さい全てのサンプルは負の経路に通過される。加えて、負の経路に設けられた絶対値形成ステージ（ＩＳＩ）５７が存在する。これは、負の経路に存在するサンプルの負の数学的な符号を単に消去するものである。その後、利用することができる正の符号のみが存在する。この配置の結果として、正及び負のパルスが個別の遅延ステージ及び減算ステージにおいて処理されることになる。
【００５０】
処理ステージ５４により出力された値は、加算ステージ５６において続けて結合、すなわち加算される。これは、図２に示される値の系列についての応答と同じ最終的な粗い応答が存在することを意味する。しかし、図２では、正及び負のパルスは、２つのサンプリング周期により互いに分離されることを考慮すべきである。実際に記録されたデータ信号の場合には、２つのパルスが互いに非常に近い場合に記録データが破壊されかねないということを、常に保証できない。かかるケースでは、図４に示される代替的な解決が有効である。
【００５１】
図５では、位相検出器９０の更なる代替的な改良が示されている。この図ではまた、同じ構成要素は、同じ参照符号によりにより示されている。この図における実施の形態は、位相検出器９０についての２つの先に説明した実施の形態の結合と等価である。
【００５２】
入力データ信号の正及び負の経路が個別に処理される処理経路に加えて、第１実施の形態のように、正及び負の経路が再び結合されて処理される第３の経路が存在する。次いで、全ての３つの経路の結果は、加算ステージ５６において互いに結合される。
【００５３】
実験によれば、ＣＤ及びＤＶＤのような光記録媒体から読出された信号について、この解決が特に有効であることを示している。これは、かかる読出し信号のランレングスに関連しており、このランレングスは、光学的に走査される記憶メディアについて３クロック周期という最小値に等しい。
【００５４】
Ｄ／Ａ変換器７０による、フィルタ／制御ステージ６０により出力された値のアナログ信号への変換は、絶対的に必要欠くべきものではない。これに対する代替として、デジタル信号をパルス幅変調されたデジタル信号に変換するパルス幅変調ステージを設けることも可能である。パルス幅変調されたデジタル信号は、ダウンストリームに接続されたフィルタステージに統合され、周波数の調整のために使用される。
【００５５】
記載された解決が妥当であるための必須条件は、特定のビット数、たとえば1000ビットについて、入力信号のデジタル総和された値が、値０に等しくなることである。これは、たとえば、光学的に記録された信号についてと同様に、磁気記憶メディアに記録された信号についての場合である。
【図面の簡単な説明】
【図１】  位相ロックループを有するクロック回復ステージのブロック図である。
【図２】  本発明による位相検出器のブロック図及び関連する信号プロファイルを示す図である。
【図３】  図２に示される位相検出器の伝達関数を示す図である。
【図４】  本発明による位相検出器の例示的な第２実施の形態のブロック図である。
【図５】  本発明による位相検出器の例示的な第３実施の形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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