(57)【特許請求の範囲】
【請求項１】
シリコン領域を有する半導体基板に対して、上記シリコン領域を含む表面部を改質するが非晶質化させないようなエネルギーとドーズ量で上記表面部にイオン注入するイオン注入工程と、
上記イオン注入工程の後に、上記表面部上に、高融点金属膜を形成する高融点金属膜形成工程と、
上記高融点金属膜と上記表面部とを反応させて、シリサイド層を形成するシリサイド形成工程とを備え、
上記表面部は、
ソース/ドレイン領域と多結晶シリコン制御ゲートを有し、
上記高融点金属膜は、コバルト膜であり、
上記イオン注入工程において、
上記イオン注入のイオン種がアルゴンであり、
上記イオン注入のエネルギーが、１０ｋｅＶ以上かつ１５ｋｅＶ以下であり、
上記ドーズ量が、５．０×１０１３イオン数/ｃｍ２以上かつ１．０×１０１４イオン数/ｃｍ２以下であり、
上記シリサイド形成工程において、
上記ソース/ドレイン領域と多結晶シリコン制御ゲートにシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記高融点金属膜形成工程で、上記コバルト膜の上に、チタン膜、チタンナイトライド膜を順次堆積させてから、上記シリサイド形成工程を行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
上記シリサイド形成工程で形成するコバルトシリサイドの膜厚を、３０〜７０ｎｍとすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、一例として、トランジスタのソースおよびドレイン拡散上やゲート電極上に自己整合的に遷移金属シリサイド層を形成する工程を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細化の進んだ半導体装置、特に、高速ランダムアクセスを目的としたＮＯＲ型フラッシュメモリの製造においては、素子の寄生抵抗を低減するために、ソース/ドレイン拡散層およびゲート電極の表面に自己整合的にコバルトなどの高融点金属を貼り付けるという、いわゆるサリサイド技術を用いることが必要になっている。この高融点金属シリサイド層としては、コバルトシリサイド(ＣｏＳｉ２)が主に用いられている。
【０００３】
しかし、このサリサイド技術を用いた製造方法では、図７に例示するように、シリコン基板４０１のソース/ドレイン領域４０９上に形成されたシリサイド層４１５Ｂに凹凸が存在し、これに起因して、シリサイド層４１５ＢがＰＮ接合の位置に接近する。このため、シリサイド層４１５Ｂが無い場合に比較して、接合リーク電流の増大やばらつきが大きくなるという欠点が指摘されている。
【０００４】
また、図７に示すように、多結晶シリコンゲート４０７の多結晶シリコン内へのシリサイド層４１５Ａのシリサイドの拡散が粒界に沿って進行するので、上記拡散は上記多結晶シリコンゲート４０７の粒界に接したシリサイド界面で顕著に進む。これにより、上記拡散が多結晶シリコンとシリサイドとの界面で不均一に進行し、シリサイド層４１５Ａが局所的に固相成長し、ゲート絶縁層４０４との界面まで到達してしまう。よって、ゲートリークの原因になるという欠点が指摘されている。
【０００５】
そこで、シリサイドのＰＮ接合リークを改善する技術に関するものとして、例えば、特開平１０−２４２０７９号公報(特許文献１)に記載された技術がある。また、多結晶シリコン上のシリサイドが局所的に固相成長を抑制する技術に関するものとして、例えば、特開平６−２３２３９０号公報(特許文献２)に記載された技術がある。
【０００６】
上記２つの従来技術では、いずれもシリコン上および多結晶シリコン上を非晶質化させるためのイオン注入を臨界ドーズ量１.０×１０１４イオン数/ｃｍ２以上、エネルギー３０ｋｅＶ以上として、問題解決を行っている。
【０００７】
以下では、図６Ａ〜図６Ｇを参照して、上記した従来のシリサイド技術について説明する。
【０００８】
図６Ａ〜図６Ｇは、従来のサリサイドプロセスを順に示す工程断面図である。
【０００９】
まず、図６Ａに示すように、ＳＴＩ(Shallow Trench Isolation)法を用いてシリコン基板５０１に活性化領域５０２と素子分離領域５０３を形成する。さらに、シリコン基板５０１上に、順次、ゲート酸化膜５０４、側面に絶縁性物質からなるサイドウォール５０８を有する多結晶シリコン浮遊ゲート５０５、酸化膜,窒化膜,酸化膜から成る三層膜(ＯＮＯ膜)５０６、多結晶シリコン制御ゲート５０７を形成する。
【００１０】
次に、図６Ｂに示すように、Ｎ−チャネルトランジスタを形成する領域には、後にソース/ドレイン領域になる部分にＡｓ＋をイオン注入し、キャリアの活性化熱処理を行うことにより、ソース/ドレイン領域５０９を形成する。また、Ｐ−チャネルトランジスタを形成する領域には、後にソース/ドレイン領域になる部分にＢＦ２＋イオンを注入し、キャリアの活性化熱処理を行うことにより、ソース/ドレイン領域５０９を形成する。
【００１１】
次に、図６Ｃに示すように、非晶質化を行うために、半導体装置の全面に対して、Ａｓ＋、または、Ａｒ＋、Ｇｅ＋のイオン注入を、１.０×１０１４イオン数/ｃｍ２以上のドーズ量、かつ、３０ｋｅＶもしくはそれ以上のエネルギーでイオン注入し、非晶質層５１６を形成する。その後、図６Ｄに示すように、半導体装置の全面に、スパッタ法により、コバルト(Ｃｏ)膜５１１、チタンナイトライド(ＴｉＮ)膜５１２を順次堆積する。なお、チタンナイトライド膜５１２は、後に行う熱処理の際に、コバルト膜５１１が酸化されるのを防止する役割を担っている。
【００１２】
さらに、図６Ｅに示すように、第１の熱処理として、ランプアニール法により、５００〜５５０℃で６０秒間の熱処理を行う。この第１の熱処理により、シリコンとコバルトとが反応し、多結晶シリコン制御ゲート５０７上とソース/ドレイン領域５０９上にのみＣｏＳｉ結晶層５１４Ａ,５１４Ｂが形成される。
【００１３】
その後、図６Ｆに示すように、硫酸と過水の混合液を用いて、ＴｉＮ膜５１２を除去する。最後に、図６Ｇに示すように、第２の熱処理として、ランプアニール法により７５０〜８５０℃で３０秒間の熱処理を行う。この第２の熱処理により、ＣｏＳｉ結晶層５１４Ａ,５１４Ｂをより低抵抗なＣｏＳｉ２結晶層５１５Ａ,５１５Ｂに相転移させる。
【００１４】
以上の工程より、ソース/ドレイン領域５０９およびゲート電極(多結晶シリコンゲート５０７)は、ＭＯＳ型半導体装置の高速化に必要なシート抵抗１０Ω/□以下への低抵抗化が達成される。
【００１５】
しかしながら、上記従来の技術では、非晶質化を行うことで多結晶シリコン制御ゲート５０７上のコバルトシリサイドであるＣｏＳｉ結晶層５１４Ａの突起不良が避けられない。また、高エネルギー注入時のデバイス特性の劣化およびシリコン中に残存する結晶欠陥が避けられなくなる。
【特許文献１】特開平１０−２４２０７９号公報
【特許文献２】特開平０６−２３２３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、この発明の課題は、結晶欠陥,デバイス特性の劣化,リーク電流の増大といった欠点を招くことなく、シリサイド層を形成して、寄生抵抗を低減できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、この発明の半導体装置の製造方法は、シリコン領域を有する半導体基板に対して、上記シリコン領域を含む表面部を改質するが非晶質化させないようなエネルギーとドーズ量で上記表面部にイオン注入するイオン注入工程と、
上記イオン注入工程の後に、上記表面部上に、高融点金属膜を形成する高融点金属膜形成工程と、
上記高融点金属膜と上記表面部とを反応させて、シリサイド層を形成するシリサイド形成工程とを備え、
上記表面部は、
ソース/ドレイン領域と多結晶シリコン制御ゲートを有し、
上記高融点金属膜は、コバルト膜であり、
上記イオン注入工程において、
上記イオン注入のイオン種がアルゴンであり、
上記イオン注入のエネルギーが、１０ｋｅＶ以上かつ１５ｋｅＶ以下であり、
上記ドーズ量が、５．０×１０１３イオン数/ｃｍ２以上かつ１．０×１０１４イオン数/ｃｍ２以下であり、
上記シリサイド形成工程において、
上記ソース/ドレイン領域と多結晶シリコン制御ゲートにシリサイド層を形成することを特徴としている。
【００１８】
この発明の半導体装置の製造方法によれば、上記イオン注入工程では、上記シリコン領域を含む表面部を改質するが非晶質化させない。よって、この発明によれば、シリコン領域を含む表面部のシリコンを非晶質化することに起因して起こる結晶欠陥,デバイス特性の劣化,リーク電流の増大といった欠点を招くことなく、シリサイド層を形成でき、寄生抵抗を低減できる半導体装置を製造できる。
【００１９】
また、この発明の半導体装置の製造方法では、上記表面部は多結晶シリコン部を有する。
【００２０】
この発明によれば、上記表面部の多結晶シリコン部を非晶質化させないようにイオン注入することで、多結晶シリコン部上に形成するシリサイド層の突起不良を回避でき、リーク電流の増大等の欠点を招くことなく、寄生抵抗を低減できる。
【００２１】
また、この発明の半導体装置の製造方法では、上記高融点金属膜は、コバルト膜である。
【００２２】
この実施形態によれば、シリコン領域を含む表面部に、コバルト膜と上記表面部のシリコンとを反応させて、コバルトシリサイド層を形成できる。
【００２３】
また、一実施形態の半導体装置の製造方法では、上記イオン注入のイオン種は、アルゴンまたは不活性元素である。
【００２４】
この実施形態によれば、上記イオン注入のイオン種が不活性元素であることにより、上述の結晶欠陥や突起不良をさらに起こり難くすることができる。
【００２５】
また、一参考例の半導体装置の製造方法は、上記イオン注入を、３０ｋｅＶ以下のエネルギーと１.０×１０１４イオン数/ｃｍ２以下のドーズ量で行う。
【００２６】
この実施形態によれば、上述の結晶欠陥や突起不良をより確実に回避できる。
【００２７】
また、一実施形態の半導体装置の製造方法は、上記高融点金属膜形成工程では、上記コバルト膜の上に、チタン膜、チタンナイトライド膜を順次堆積させてから、上記シリサイド形成工程を行う。
【００２８】
この実施形態によれば、上記チタン膜、チタンナイトライド膜は、シリサイド形成工程での熱処理の際に、コバルト膜が酸化されるのを防止できる。
【００２９】
また、一実施形態の半導体装置の製造方法は、上記シリサイド形成工程で形成するコバルトシリサイドの膜厚を、３０〜７０ｎｍとする。
【発明の効果】
【００３０】
この発明の半導体装置の製造方法によれば、イオン注入工程では、シリコン領域を含む表面部を改質するが非晶質化させないことによって、シリコン領域を含む表面部のシリコンを非晶質化することに起因して起こる結晶欠陥,デバイス特性の劣化,リーク電流の増大といった欠点を招くことなく、シリサイド層を形成でき、半導体装置の寄生抵抗を低減できる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明を図示の実施の形態により詳細に説明する。なお、この実施の形態では、シリサイドを形成する領域の一例として、ソース/ドレイン領域および多結晶シリコンゲートを取り上げて説明を行う。
【００３２】
この発明の半導体装置の製造方法の第１実施形態としてのＮＯＲ型フラッシュメモリの製造方法を、図１Ａ〜図１Ｇに示す工程断面図を参照しながら説明する。
【００３３】
まず、図１Ａに示すように、シリコン基板上１に、ＳＴＩ(Shallow Trench Isolation)法を用いて、活性化領域２と素子分離領域３を形成する。さらに、シリコン基板１上に、順次、ゲート酸化膜４、側面に絶縁性物質からなるサイドウォール８を有する多結晶シリコン浮遊ゲート５、酸化膜,窒化膜,酸化膜から成る三層膜(ＯＮＯ膜)６、多結晶シリコン部としての多結晶シリコン制御ゲート７を形成する。
【００３４】
次に、図１Ｂに示すように、シリコン領域であるソース/ドレイン領域になる部分にイオン注入し、キャリアの活性化熱処理を行うことにより、ソース/ドレイン領域９を形成する。ここで、Ｎ−チャネルトランジスタを形成する領域には、Ａｓ＋をイオン注入し、Ｐ−チャネルトランジスタを形成する領域には、ＢＦ２＋をイオン注入する。上記ソース/ドレイン領域９と多結晶シリコン制御ゲート７とが表面部をなす。
【００３５】
次に、図１Ｃに示すように、シリコン基板１を含む半導体装置の全面にＡｒ(アルゴン)＋を１.０×１０１４イオン数/ｃｍ２以下のドーズ量で、１０ｋｅＶのエネルギーでイオン注入する(イオン注入工程)。このイオン注入では、後に、シリサイド層を形成する際に反応するソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面付近を非晶質化しないが改質する。なお、このイオン注入では、イオン種としては、Ａｒ＋を用いてイオン注入を行った。他の希ガスの不活性元素等を用いた場合は参考例となる。
【００３６】
その後、図１Ｄに示すように、シリコン基板１を含む半導体装置の全面に、膜厚１５〜２５ｎｍのコバルト(Ｃｏ)膜１０、膜厚１０〜２４ｎｍのチタン(Ｔｉ)膜１１を、膜厚３５〜４５ｎｍのチタンナイトライド(ＴｉＮ)膜１２を順次、スパッタ法により堆積する(高融点金属膜形成工程)。
【００３７】
次に、シリサイド形成工程に進み、図１Ｅに示すように、ランプアニール法により５００〜５５０℃で６０秒間だけ、熱処理を行う(第１の熱処理工程)。この第１の熱処理工程により、多結晶シリコン制御ゲート７およびソース/ドレイン領域９のシリコンとコバルト(Ｃｏ)膜１０のコバルト(Ｃｏ)とが反応し、多結晶シリコン制御ゲート７上とソース/ドレイン領域９上にのみ、ＣｏＳｉ結晶膜１４Ａと１４Ｂが形成される。
【００３８】
その後、図１Ｆに示すように、硫酸と過水の混合液を用いて、ＴｉＮ膜１２、Ｔｉ膜１１を除去し、さらに、アンモニアと過水の混合液を用いて、Ｔｉ/Ｃｏ合金膜１３を除去する。最後に、図１Ｇに示すように、ランプアニール法により、８００℃で３０秒間だけ、熱処理を行う(第２の熱処理工程)。この第２の熱処理により、ＣｏＳｉ結晶１４Ａ,１４Ｂをより低抵抗なＣｏＳｉ２結晶膜１５Ａ,１５Ｂに相転移させる。このＣｏＳｉ２結晶膜１５Ａ,１５Ｂは、膜厚４０〜６０ｎｍ程度で形成される。
【００３９】
これにより、高速ランダムアクセスを目的としたＮＯＲ型フラッシュメモリにおいて、ソース/ドレイン領域およびゲート電極の寄生抵抗を低減することが可能となる。
【００４０】
次に、図２Ｂに上記実施形態で製造した半導体装置の断面を示し、図２Ａ,図２Ｃ,図２Ｄにそれぞれ比較例１,比較例２,比較例３で製造した半導体装置を示す。
【００４１】
図２Ｂに示す上記実施形態で製造した半導体装置では、前述の図１Ｃに示すイオン注入工程において、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面付近を非晶質化しないが改質するようなイオン注入条件(１.０×１０１４イオン数/ｃｍ２以下、１０ｋｅＶ)とした。よって、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜１５Ａは、ゲート酸化膜４に向う突起を有さず平坦な膜となっている。
【００４２】
これに対し、図２Ａは、上記実施形態において図１Ｃのイオン注入工程が無く、Ａｒ＋注入を行わず、ソース/ドレイン領域９の表面および多結晶シリコンゲート７の表面を非晶質化も改質もしない製造方法(比較例１)で製造した半導体装置を示す。この比較例１で製造した半導体装置では、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜１１５Ａはゲート酸化膜４に向う突起Ｔ１を有している。このＣｏＳｉ２結晶膜１１５Ａが有する突起Ｔ１はゲートリークの原因となる。
【００４３】
一方、図２Ｃは、上記実施形態の図１Ｃのイオン注入工程において、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面を非晶質化する程度のＡｒ＋注入を行う製造方法(比較例２)で製造した半導体装置を示す。この比較例２でのイオン注入条件は、エネルギーが１０ｋｅＶであり、ドーズ量が５.０×１０１４イオン数/ｃｍ２である。この比較例２で製造した半導体装置では、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜２１５Ａはゲート酸化膜４に向う突起Ｔ２を有している。この突起Ｔ２は図２Ａの突起Ｔ１よりも長くなっている。
【００４４】
また、図２Ｄは、上記イオン注入工程において、図２Ｃの比較例２よりも大きなエネルギー１５ｋｅＶと、前述の比較例２よりも大きなドーズ量２.０×１０１５イオン数/ｃｍ２とでＡｒ＋のイオン注入を行う製造方法(比較例３)で製造した半導体装置を示す。この比較例３で製造した半導体装置では、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜３１５Ａはゲート酸化膜４に向う突起Ｔ３を有し、この突起Ｔ３は図２Ｃの突起Ｔ２よりも長くなっている。
【００４５】
このように、図１Ｃのイオン注入工程が無い場合(図２Ａ)には、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜１１５Ａはゲート酸化膜４に向う突起Ｔ１を有する。また、イオン注入工程を有する場合でも、イオン注入条件がソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面を非晶質化するようなイオン注入条件では、図２Ｃ,図２Ｄの比較例２,３のように、ＣｏＳｉ２結晶膜２１５Ａ,３１５Ａはゲート酸化膜４に向う突起Ｔ２,Ｔ３を有することが判明した。
【００４６】
これに対して、本実施形態のように、イオン注入工程において、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面付近を非晶質化しないが改質するようなイオン注入条件(１.０×１０１４イオン数/ｃｍ２以下、１０ｋｅＶ)としたことによって、多結晶シリコン制御ゲート７上に形成されたＣｏＳｉ２結晶膜１５Ａは、ゲート酸化膜４に向う突起を有さず平坦な膜となっている。
【００４７】
図２Ａ,図２Ｃ,図２Ｄの比較例１,２,３のようなシリサイドの突起不良が発生する詳しい原因はつかめていないが、概略、次のように考えられる。
【００４８】
図２Ａの比較例１のように、本実施形態のイオン注入工程が無く、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面を全く非晶質化しないと、多結晶シリコン制御ゲート７の表面部分には高濃度のヒ素や酸素、エッチングダメージが存在し、結合エネルギーの高い状態でＳｉと結合している。この状態でシリサイド形成を行うと、局所的に凹凸の大きいシリサイドが形成されるのではないかと考えられる。
【００４９】
一方、図２Ｃ,図２Ｄの比較例２,比較例３のように、イオン注入工程を有するが、イオン注入によって、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面を非晶質化してしまうと、多結晶シリコン中に欠陥や酸素のノックオンが発生し、シリサイド反応の際に拡散種であるコバルトが多結晶シリコン中に拡散し、局所的に固相成長してしまうのではないかと考えられる。
【００５０】
これに対して、本実施形態では、図１Ｃのイオン注入工程において、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面付近を非晶質化しないが改質するようなＡｒ注入条件とした。この非晶質化しないイオン注入条件により、多結晶シリコン表面のヒ素やエッチングダメージをシリコン中に拡散させたとしても、欠陥や酸素のノックオンを誘発させず、シリサイド形成においてシリサイドが均一に成長するのだと考えられる。
【００５１】
次に、図３に、多結晶シリコン制御ゲート７による電荷保持特性における不良率を示す。図３において、ひし形印は、図２Ｄの比較例３で作製した半導体装置の不良率を示し、図３において、四角形印(□）は、図２Ｂの本実施形態で作製した半導体装置の不良率を示す。なお、この不良の判定は、多結晶シリコン制御ゲート７に電圧８.５Ｖを、横軸に示す電圧印加時間(秒)だけ印加した場合に、電荷保持状態が劣化するか否かにより判定した。
【００５２】
この図３の特性図に示す結果から見ても分かるように、判定用の電圧を１０秒間加えたところ、本実施形態による半導体装置の不良率が０ｐｐｍであるのに対して、比較例３の不良率は、１０００ｐｐｍ以上になる傾向が見られた。すなわち、シリサイドの突起が発生している図２Ｄの比較例３による半導体装置では電荷保持状態が劣化するという相関関係が分かった。
【００５３】
次に、図４に示す一覧表を参照して、本発明の他の実施形態を説明する。図４の一覧表のＮｏ.３およびＮｏ.５の欄が本発明の他の実施形態に対応している。なお、Ｎｏ.４の欄は上述の実施形態に対応している。そして、上記Ｎｏ.３〜Ｎｏ.５の欄以外の欄は、全て、上述の実施形態におけるイオン注入工程のイオン注入条件を変更した比較例に対応している。例えば、Ｎｏ.１の欄は前述の比較例１に対応し、Ｎｏ.７,Ｎｏ.８の欄は前述の比較例２,比較例３に対応している。また、図４の一覧表において、イオン注入工程におけるイオン種がＡｓであるＮｏ.１７〜Ｎｏ.２０の欄はいずれもその他の比較例を示している。
【００５４】
また、図４の一覧表において、「ドーズ量(ｃｍ−２)」の項の「Ｅ＋１３」,「Ｅ＋１４」,「Ｅ＋１５」はそれぞれ「×１０１３」,「×１０１４」,「×１０１５」を表している。また、図４の一覧表において、「突起不良」の項の×印は図２Ａ,図２Ｃ,図２Ｄに示すような突起が発生したことを表し、○印は上記突起が発生しないことを表している。また、図４の一覧表において、「アモルファス化」の項が空欄になっているのは、イオン注入工程においてシリコンが非晶質化されていないことを表し、「アモルファス化」の項が○印になっているのは、イオン注入工程においてシリコンが非晶質化されていることを表している。また、上記「アモルファス化」の項が△印になっているのは、イオン注入工程においてシリコンが非晶質化される場合と非晶質化されない場合の両方が見られたことを表している。
【００５５】
また、図４の一覧表において、「ドレイン部耐圧」の項は、ドレイン部に一定電流印加した場合のドレイン部の耐圧(Ｖ)を表している。また、図４の一覧表において、「ドライブ電流」の項は多結晶シリコン制御ゲートに電圧１．６Ｖ、ドレイン部に１．０Ｖ印加したときの読み出し電流を表し、(Ｅ−０５Ａ)は、(×１０−５Ａ)を表している。また、図４の一覧表において、「シリサイド抵抗」の項は、ソース領域のシリサイド抵抗を表している。
【００５６】
次に、図５に、横軸をイオン注入エネルギー(ｋｅＶ)とし、縦軸をドーズ量(ｃｍ−２)としたグラフに、図４の一覧表のイオン種がＡｒであるＮｏ.２〜Ｎｏ.１６を示す。なお、図５の縦軸における「Ｅ＋１３」,「Ｅ＋１４」,「Ｅ＋１５」,「Ｅ＋１６」はそれぞれ「×１０１３」,「×１０１４」,「×１０１５」,「×１０１６」を表している。また、図５における一点鎖線で囲まれた領域Ｒ１内のＮｏ.８〜Ｎｏ.１１は、突起不良が発生したことを表しており、図５における一点鎖線で囲まれた領域Ｒ２内のＮｏ.１２〜Ｎｏ.１６は突起不良が発生しなかったことを表している。また、図５における曲線Ｇはアモルファス化境界線を表していて、この曲線Ｇの上側ではアモルファス化が起こる一方、この曲線Ｇの下側ではアモルファス化が起こらなくなる。また、図５における破線の矢印Ｆは、製造した半導体装置の電気的特性が良くなるようなイオン注入条件の方向を示している。
【００５７】
尚、上記実施形態では、高融点金属膜をコバルト膜としたが、タングステン膜、チタン膜、ニッケル膜等の他の高融点金属膜としてもよい。また、上記実施形態では、イオン注入工程のイオン種をアルゴンとしたが、他の不活性元素としてもよい。
【図面の簡単な説明】
【００５８】
【図１Ａ】この発明の半導体装置の製造方法の実施形態の一製造工程を示す断面図である。
【図１Ｂ】図１Ａの製造工程の次の製造工程を示す断面図である。
【図１Ｃ】図１Ｂの製造工程の次の製造工程を示す断面図である。
【図１Ｄ】図１Ｃの製造工程の次の製造工程を示す断面図である。
【図１Ｅ】図１Ｄの製造工程の次の製造工程を示す断面図である。
【図１Ｆ】図１Ｅの製造工程の次の製造工程を示す断面図である。
【図１Ｇ】図１Ｆの製造工程の次の製造工程を示す断面図である。
【図２Ａ】比較例１で製造した半導体装置を示す断面図である。
【図２Ｂ】上記実施形態で製造した半導体装置を示す断面図である。
【図２Ｃ】比較例２で製造した半導体装置を示す断面図である。
【図２Ｄ】比較例３で製造した半導体装置を示す断面図である。
【図３】上記実施形態で製造した半導体装置の不良率と上記比較例３で製造した半導体装置の不良率を示す特性図である。
【図４】上記実施形態および比較例１〜３を含む各イオン注入条件で作製した半導体装置の特性の一覧表を示す図である。
【図５】図４に示す各イオン注入条件を縦軸がドーズ量で横軸が注入エネルギーのグラフに示した図である。
【図６Ａ】従来の半導体装置の製造方法の一製造工程を示す断面図である。
【図６Ｂ】図６Ａの製造工程の次の製造工程を示す断面図である。
【図６Ｃ】図６Ｂの製造工程の次の製造工程を示す断面図である。
【図６Ｄ】図６Ｃの製造工程の次の製造工程を示す断面図である。
【図６Ｅ】図６Ｄの製造工程の次の製造工程を示す断面図である。
【図６Ｆ】図６Ｅの製造工程の次の製造工程を示す断面図である。
【図６Ｇ】図６Ｆの製造工程の次の製造工程を示す断面図である。
【図７】従来のサリサイド技術で製造した場合のシリサイド層の突起を示す断面を模式的に示す図である。
【符号の説明】
【００５９】
１  シリコン基板
２  活性化領域
３  素子分離領域
４  ゲート酸化膜
５  多結晶シリコン浮遊ゲート
６  ＯＮＯ膜
７  多結晶シリコン制御ゲート
８  サイドウォール
９  ソース/ドレイン領域
１０  コバルト膜(Ｃｏ)
１１  チタン(Ｔｉ)膜
１２  チタンナイトライド(ＴｉＮ)膜
１３  Ｔｉ/Ｃｏ合金膜
１４Ａ、１４Ｂ  ＣｏＳｉ結晶膜
１５Ａ、１５Ｂ  ＣｏＳｉ２結晶膜
１６  非晶質層
【図１Ａ】
0004723413.tif 000002
【図１Ｂ】
0004723413.tif 000003
【図１Ｃ】
0004723413.tif 000004
【図１Ｄ】
0004723413.tif 000005
【図１Ｅ】
0004723413.tif 000006
【図１Ｆ】
0004723413.tif 000007
【図１Ｇ】
0004723413.tif 000008
【図２Ａ】
0004723413.tif 000009
【図２Ｂ】
0004723413.tif 000010
【図２Ｃ】
0004723413.tif 000011
【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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