(57)【特許請求の範囲】
【請求項１】
周期信号が入力されるサンプラ、加算回路、ループフィルタおよび電圧制御発振器で閉ループを構成し、所定の周期の信号を生成するＰＬＬ回路において、
前記周期信号の周期より長い周期の信号を出力する発振回路と、
この発振回路の出力を前記加算回路に入力し、また切り離す第１のスイッチと、
前記閉ループの一部を切り離してオープンループにする第２のスイッチと、
前記サンプラの出力が入力され、ロックしているか否かを判定するロック判定回路と、
前記ループフィルタの出力および前記ロック判定回路の出力が入力され、前記閉ループの一部が切り離されてオープンループであるときにキャプチャーレンジの上限値および下限値を検出して保持すると共に、この保持した上限値、下限値を出力する上限値／下限値検出回路と、
前記上限値／下限値検出回路の出力が入力され、前記閉ループが閉じているときに前記ループフィルタの出力を前記上限値／下限値検出回路が検出した上限値と下限値の間に規制するリミット回路と、
を具備したことを特徴とするＰＬＬ回路。
【請求項２】
周期信号が入力されるサンプラ、加算回路、ループフィルタおよび電圧制御発振器で閉ループを構成し、所定の周期の信号を生成するＰＬＬ回路において、
前記周期信号の周期より長い周期の信号を出力する発振回路と、
この発振回路の出力を前記加算回路に入力し、また切り離す第１のスイッチと、
前記閉ループの一部を切り離してオープンループにする第２のスイッチと、
前記サンプラの出力が入力され、ロックしているか否かを判定するロック判定回路と、
前記ループフィルタの出力および前記ロック判定回路の出力が入力され、前記閉ループの一部が切り離されてオープンループであるときにキャプチャーレンジの上限値および下限値を検出して保持すると共に、この保持した上限値、下限値を出力する上限値／下限値検出回路と、
前記ループフィルタの出力が入力され、前記閉ループの一部が切り離されてオープンループであり、かつ前記上限値／下限値検出回路が上限値と下限値を保持した後に前記ループフィルタの出力電圧を検出して保持すると共に、この保持した電圧を出力するロック時電圧検出回路と、
前記上限値／下限値検出回路および前記ロック時電圧検出回路の出力が入力され、このロック時電圧検出回路の出力と前記上限値／下限値検出回路が出力する上限値と下限値の平均値との差を、前記上限値と下限値に加算して出力する演算部と、
前記演算部の出力が入力され、前記閉ループが閉じているときに前記ループフィルタの出力をこの演算部の出力の間に規制するリミット回路と、
を具備したことを特徴とするＰＬＬ回路。
【請求項３】
前記第１のスイッチは、前記第２のスイッチと逆方向に制御されることを特徴とする請求項１若しくは請求項２に記載のＰＬＬ回路。
【請求項４】
前記第１スイッチは前記ロック判定回路の出力で制御され、かつこのロック判定回路の出力を前記第１のスイッチに入力し、また切り離す第３のスイッチを具備したことを特徴とする請求項１乃至請求項３いずれかに記載のＰＬＬ回路。
【請求項５】
前記上限値／下限値検出回路は、前記ロック判定回路の出力によって前記ループフィルタの出力を保持するサンプルホールド回路、このサンプルホールド回路で保持されたアナログ電圧をデジタル値に変換するＡＤ変換器、およびこのＡＤ変換器で変換されたデジタル値を保持するレジスタで構成されることを特徴とする請求項１乃至請求項４いずれかに記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号発生器等に用いられるＰＬＬ(Phase Lock Loop)回路に関し、個体のばらつきや温度変動等でキャプチャーレンジが変化しても、確実にロックさせることができるＰＬＬ回路に関するものである。
【背景技術】
【０００２】
図６に従来のＰＬＬ回路の構成を示す。図６において、長い周期の三角波を出力する発振回路１０の出力は、スイッチ１１を介して加算回路１２に入力される。サンプラ１３には周期信号である入力信号、および後述する電圧制御発振器（ＶＣＯ）１６の出力が入力される。サンプラ１３は、電圧制御発振器１６出力と入力信号の周波数の差分を表す信号を加算回路１２に出力する。加算回路１２は入力された２つの信号を加算して、ループフィルタ１４に出力する。
【０００３】
ループフィルタ１４は、アンプＯＰ１の帰還側に抵抗Ｒ１とコンデンサＣ１の直列回路が接続され、この直列回路（抵抗Ｒ１、コンデンサＣ１）に並列に抵抗Ｒ２とスイッチ１４ａの直列回路が接続された構成を有しており、スイッチ１４ａを操作することにより、フィルタ特性を可変することができる。
【０００４】
ループフィルタ１４は、入力された加算回路１２の出力をフィルタリングし、Vtune電圧を出力する。このVtune電圧はリミット回路１５、電圧制御発振器（ＶＣＯ）１６、およびロック判定回路１７に入力される。電圧制御発振器１６の出力は外部に出力されると共に、サンプラ１３に入力される。
【０００５】
リミット回路１５は上限リミット１５ａ、下限リミット１５ｂを内蔵し、Vtune電圧が電圧制御発振器１６の規格範囲内に入るように保護する。ロック判定回路１７は、上限値と下限値が入力される２つのコンパレータを内蔵し、Vtune電圧がこの上限値と下限値の間に入っているかどうかを判定する。
【０００６】
ロック判定回路１８にはサンプラ１３の出力が入力される。ロック判定回路１８はサンプラ１３の出力をカウントし、キャプチャーレンジに入っているかどうかを判定する。ロック判定回路１７、１８の出力は論理回路１９に入力される。スイッチ１１、１４ａのオンオフは、この論理回路１９の出力で制御される。
【０００７】
次に、このＰＬＬ回路の動作を説明する。最初スイッチ１１および１４ａはオンになっている。加算回路１２の出力のうち、発振回路１０の出力成分はループフィルタ１４でほとんど減衰されない。これに対して、サンプラ１３の出力成分は高周波成分がカットされ、オフセット電圧のみループフィルタ１４を通過する。但し、オフセット電圧は非常に小さいので、発振回路１０の成分が支配的になる。このため、Vtune電圧はリミット回路１５で規制される、上限リミットと下限リミットの間をゆっくり変化する。
【０００８】
Vtune電圧がキャプチャーレンジに入ると、ロック判定回路１７、１８の出力は反転する。そのため論理回路１９の出力も反転し、スイッチ１１および１４ａはオフになる。発振回路１０および抵抗Ｒ２は切り離され、ＰＬＬ回路はロック状態になる。
【０００９】
図７に、リミット回路１５の上下限リミット、ロック判定回路１７の上下限値、キャプチャーレンジの関係を示す。上下限リミットの範囲が一番広く、この範囲内に上下限値の範囲があり、この上下限値の範囲内にキャプチャーレンジが存在する。
【００１０】
【特許文献１】特開２００１−９４４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、このようなＰＬＬ回路には次のような課題があった。このＰＬＬ回路は、ロック判定回路１７の上限値、下限値が固定されている。そのため、電圧制御発振器１６の制御電圧の個体間ばらつき、入力信号の周波数のずれ、あるいはこのＰＬＬ回路を構成している部品の周囲温度変化による特性の変化などによって、キャプチャーレンジが上下限値の範囲を越えると、ロックできなくなるという課題があった。
【００１２】
従って本発明の目的は、電圧制御発振器のばらつき、入力周波数のずれ、あるいは周囲温度変化等によってキャプチャーレンジが変化しても、確実にロックすることが出来るＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１３】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
周期信号が入力されるサンプラ、加算回路、ループフィルタおよび電圧制御発振器で閉ループを構成し、所定の周期の信号を生成するＰＬＬ回路において、
前記周期信号の周期より長い周期の信号を出力する発振回路と、
この発振回路の出力を前記加算回路に入力し、また切り離す第１のスイッチと、
前記閉ループの一部を切り離してオープンループにする第２のスイッチと、
前記サンプラの出力が入力され、ロックしているか否かを判定するロック判定回路と、
前記ループフィルタの出力および前記ロック判定回路の出力が入力され、前記閉ループの一部が切り離されてオープンループであるときにキャプチャーレンジの上限値および下限値を検出して保持すると共に、この保持した上限値、下限値を出力する上限値／下限値検出回路と、
前記上限値／下限値検出回路の出力が入力され、前記閉ループが閉じているときに前記ループフィルタの出力を前記上限値／下限値検出回路が検出した上限値と下限値の間に規制するリミット回路と、
を具備したものである。入力信号の周波数のずれや部品特性のばらつきがあっても、確実にロックすることができる。
【００１４】
請求項２記載の発明は、
周期信号が入力されるサンプラ、加算回路、ループフィルタおよび電圧制御発振器で閉ループを構成し、所定の周期の信号を生成するＰＬＬ回路において、
前記周期信号の周期より長い周期の信号を出力する発振回路と、
この発振回路の出力を前記加算回路に入力し、また切り離す第１のスイッチと、
前記閉ループの一部を切り離してオープンループにする第２のスイッチと、
前記サンプラの出力が入力され、ロックしているか否かを判定するロック判定回路と、
前記ループフィルタの出力および前記ロック判定回路の出力が入力され、前記閉ループの一部が切り離されてオープンループであるときにキャプチャーレンジの上限値および下限値を検出して保持すると共に、この保持した上限値、下限値を出力する上限値／下限値検出回路と、
前記ループフィルタの出力が入力され、前記閉ループの一部が切り離されてオープンループであり、かつ前記上限値／下限値検出回路が上限値と下限値を保持した後に前記ループフィルタの出力電圧を検出して保持すると共に、この保持した電圧を出力するロック時電圧検出回路と、
前記上限値／下限値検出回路および前記ロック時電圧検出回路の出力が入力され、このロック時電圧検出回路の出力と前記上限値／下限値検出回路が出力する上限値と下限値の平均値との差を、前記上限値と下限値に加算して出力する演算部と、
前記演算部の出力が入力され、前記閉ループが閉じているときに前記ループフィルタの出力をこの演算部の出力の間に規制するリミット回路と、
を具備したものである。入力信号の周波数がずれ、また周囲温度が変化しても確実にロックすることができる。
【００１５】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記第１のスイッチと前記第２のスイッチを互いに逆方向に制御するようにしたものである。スイッチの制御が簡単になる。
【００１６】
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記第１スイッチを前記ロック判定回路の出力で制御し、かつこのロック判定回路の出力を前記第１のスイッチに入力し、また切り離す第３のスイッチを具備したものである。スイッチの制御が簡単になる。
【００１７】
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記上限値／下限値検出回路は、前記ロック判定回路の出力によって前記ループフィルタの出力を保持するサンプルホールド回路、このサンプルホールド回路で保持されたアナログ電圧をデジタル値に変換するＡＤ変換器、およびこのＡＤ変換器で変換されたデジタル値を保持するレジスタで構成したものである。構成が簡単になり、かつ確実に保持できる。
【発明の効果】
【００１８】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４および５の発明によれば、ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。
【００１９】
ループフィルタの出力はリミット回路によってキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや電圧制御発振器の個体間のばらつき等に関わらず、必ずＰＬＬ回路をロックさせることができるという効果がある。
【００２０】
また、上限値／下限値検出回路の出力を、ロックしたときのループフィルタの出力で補正することにより、周囲温度が変化して部品特性が変動しても、ＰＬＬ回路を確実にロックさせることができるという効果もある。
【発明を実施するための最良の形態】
【００２１】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＰＬＬ回路の一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。図１において、２０はスイッチであり、サンプラ１３の出力を加算回路１２に入力し、また切り離す。
【００２２】
２１はリミット回路であり、リミット回路１５と同様に上限リミット２１ａおよび下限リミット２１ｂで構成され、ループフィルタ１４の出力（Vtune電圧）をこの上限リミット２１ａと下限リミット２１ｂの間に入るように規制する。このリミット回路２１内の上限リミット２１ａ、下限リミット２１ｂはＤ／Ａ変換器２２によってその値が設定される。
【００２３】
２３は上限値／下限値検出回路であり、Vtune電圧およびロック判定回路１８の出力が入力され、キャプチャーレンジの上限電圧と下限電圧を検出、保持する。２４はスイッチであり、Vtune電圧を上限値／下限値検出回路２３に入力し、また切り離す。この上限値／下限値検出回路２３の出力はＤ／Ａ変換器２２に入力される。Ｄ／Ａ変換器２２は、上限値／下限値検出回路２３の出力をアナログ信号に変換し、リミット回路２１の上限リミット２１ａ、下限リミット２１ｂに設定する。２５はスイッチであり、ロック判定回路１８の出力をスイッチ１１および１４ａの制御信号として入力し、また切り離す。２６はスイッチ制御部であり、スイッチ２０、２４、２５を制御する。
【００２４】
次に、この実施例の動作を説明する。ＳＷ制御部２６は、電源投入時あるいは定期的にスイッチ２０、２５をオフにし、スイッチ２４をオンにする。サンプラ１３、加算回路１２、ループフィルタ１４、電圧制御発振器１６からなるループは切断され、オープンループになる。また、上限値／下限値検出回路２３にはVtune電圧が入力される。さらに、スイッチ１１と１４ａには制御信号が入力されず、オンになる。スイッチ１１と１４ａはこの期間オンにしておかなければならないが、これらのスイッチはロック判定回路１８の出力で駆動されるので、スイッチ２５をオフにしてロック判定回路１８の出力から切り離し、オン状態を維持する。
【００２５】
スイッチ１１、１４ａがオンになるので、図６従来例と同様に、Vtune電圧は発振回路１０の出力によってゆっくり上下する。上限値／下限値検出回路２３は、ロック判定回路１８の出力に基づいてキャプチャーレンジの上限値と下限値を検出して保持すると共に、Ｄ／Ａ変換器２２に出力する。Ｄ／Ａ変換器２２は、入力された上下限値をアナログ信号に変換し、上限値を上限リミット２１ａに、下限値を下限リミット２１ｂに設定値として出力する。
【００２６】
図２に示すように、ロック判定回路１８の出力はキャプチャーレンジの下限で立ち上がり、上限で立ち下がる信号を出力する。従って、上限値／下限値検出回路２３は、ロック判定回路１８の出力が立ち上がったときのVtune電圧を下限値として保持し、ロック判定回路１８の出力が立ち下がったときの出力を上限値として保持すればよい。
【００２７】
図３に、上限値／下限値検出回路２３の構成の一例を示す。図３において、３０、３１はサンプルホールド回路であり、Vtune電圧が入力され、サンプリング信号の立ち上がりに同期してこのVtune電圧をサンプリングする。このサンプルホールド回路３０には、サンプリング信号としてロック判定回路１８の出力が、またサンプルホールド回路３１にはインバータ３２を介してロック判定回路１８の出力が入力される。
【００２８】
このため、サンプルホールド回路３０には、ロック判定回路１８の立ち上がり時のVtune電圧、すなわちキャプチャーレンジの下限値がホールドされる。このホールドされたVtune電圧はＡＤ変換器３３でデジタル値に変換され、このデジタル値はレジスタ３５に格納される。同様に、サンプルホールド回路３１には、ロック判定回路１８の立ち下がり時のVtune電圧、すなわちキャプチャーレンジの上限値がホールドされる。このホールドされたVtune電圧はＡＤ変換器３４でデジタル値に変換され、このデジタル値はレジスタ３６に格納される。このレジスタ３５、３６に格納された値は、Ｄ／Ａ変換器２２に出力される。
【００２９】
なお、レジスタ３５、３６の後にＤ／Ａ変換器を接続し、レジスタ３５、３６に格納された値をアナログ信号に変換して出力してもよい。すなわち、Ｄ／Ａ変換器２２を上限値／下限値検出回路２３に内蔵させてもよい。
【００３０】
上限値／下限値検出回路２３が上限値、下限値を検出した後、ＳＷ制御部２６はスイッチ２０、２５をオン、スイッチ２４をオフに設定する。サンプラ１３、加算回路１２、ループフィルタ１４、電圧制御発振器１６からなるループは閉じる。さらに、スイッチ２５がオンになるので、スイッチ１１と１４ａはロック判定回路１８の出力で制御される。Vtune電圧はリミット回路２１によってキャプチャーレンジ内に規制されるので、入力信号のずれや周囲温度の変化による部品特性の変化に関わらず、このＰＬＬ回路はロック状態を維持する。
【００３１】
なお、上限値／下限値検出回路２３はループフィルタ１４から切り離されるが、検出した下限値、上限値はレジスタ３５、３６に保存されているので、上限リミット２１ａ、下限リミット２１ｂに設定された値は変化しない。また、上下限値を検出、保持を一度のみ行うようにすれば、上限値／下限値検出回路２３をループフィルタ１４から切り離す必要はないので、スイッチ２４は必ずしも必要ではない。
【００３２】
リミット回路２１に上限リミット、下限リミットが設定された後は、Vtune電圧は常にキャプチャーレンジ内に規制され、ロックされる。従って、スイッチ２０によってループが閉じた後はロック判定回路１８の出力は常に高レベルになるので、スイッチ１１、１４ａをロック判定回路１８の出力で制御せず、オフ状態を維持するようにしてもよい。すなわち、スイッチ１１と１４ａを、スイッチ２０とは逆方向に制御すればよい。
【００３３】
しかし、サンプラ１３に異常信号が入力し、また部品が破損してロック状態が解除される可能性も０％ではないので、スイッチ１１、１４ａをロック判定回路１８の出力で制御するようにした方がよい。
【００３４】
図４に上下限リミットとキャプチャーレンジとの関係を示す。（Ａ）は従来技術の関係であり、図７と同じものである。上下限リミットの範囲内に上下限値があり、この上下限値の範囲内にキャプチャーレンジが存在する。従って、キャプチャーレンジが上下限値から外れると、ロックすることができなくなる。
【００３５】
図４（Ｂ）は本実施例のキャプチャーレンジと上下限リミット２１ａ、２１ｂとの関係を表したものである。上下限リミット２１ａ、２１ｂとキャプチャーレンジは一致し、かつリミット回路２１によってVtune電圧はこの上下限リミット内に規制されるので、ロックが外れることはない。
【００３６】
図５に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図５において、４１はスイッチであり、ループフィルタ１４の出力であるVtune電圧が入力され、ＳＷ制御部２６で制御される。４２はロック時Vtune電圧検出回路であり、スイッチ４１の出力が入力される。すなわち、スイッチ４１はVtune電圧をロック時Vtune電圧検出回路４２に入力し、また切り離す。
【００３７】
４３は演算部であり、ロック時Vtune電圧検出回路４２出力および上限値／下限値検出回路２３の出力である上下限値が入力され、これらの入力値に所定の演算を施して、その結果をＤ／Ａ変換器２２に出力する。
【００３８】
次に、この実施例の動作を説明する。ＳＷ制御部２６は、電源投入時または定期的にスイッチ２４をオンにする。上限値／下限値検出回路２３はキャプチャーレンジの上限値と下限値を検出して、これらの値を保持する。この動作は図１実施例で説明したので、詳細説明を省略する。なお、このときスイッチ４１はオフになっている。
【００３９】
次に、ＳＷ制御部２６はスイッチ２４をオフ、スイッチ４１をオンにする。ロック時Vtune電圧検出回路４２はこのときのVtune電圧を検出し、デジタル値で保持すると共に出力する。その後、ＳＷ制御部２６はスイッチ４１をオフ、スイッチ２０、２５をオンにする。これにより、ＰＬＬとしての動作が開始される。
【００４０】
演算部４３は入力された値に下記の演算を施して、Ｄ／Ａ変換器２２に上限値、下限値を出力する。なお、ロック時Vtune電圧検出回路４２の出力をＲＶ、上限値／下限値検出回路２３が出力する上限値、下限値をそれぞれＵＬ、ＬＬ、演算部４３が出力する上限値、下限値をＳＵＬ、ＳＬＬとする。
ＳＵＬ＝ＵＬ＋（ＲＶ−（ＵＬ＋ＬＬ）／２）
ＳＬＬ＝ＬＬ＋（ＲＶ−（ＵＬ＋ＬＬ）／２）
すなわち、上限値／下限値検出回路２３が検出するキャプチャーレンジの上下限値を、そのときのVtune電圧で補正するようにする。
【００４１】
電源投入時および／または定期的にスイッチ２４と４１を順次オンにして、キャプチャーレンジの上下限値およびそのときのVtune電圧を検出、保持する。電源投入時に行うと、電圧制御発振器１６の個体間のばらつきを補正することができる。また、電源投入後定期的に行うと、温度変化による部品特性の変動、あるいは入力信号のずれを補正し、確実にロックできるようにすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例を示す構成図である。
【図２】ロック判定回路１８出力の波形図である。
【図３】上限値／下限値検出回路の一実施例を示す構成図である。
【図４】上下限リミット、上下限値、キャプチャーレンジの関係を示す図である。
【図５】本発明の他の実施例を示す構成図である。
【図６】従来のＰＬＬ回路の構成図である。
【図７】上下限リミット、上下限値、キャプチャーレンジの関係を示す図である。
【符号の説明】
【００４３】
１０  発振回路
１１、１４ａ、２０、２４、２５、４１  スイッチ
１２  加算回路
１３  サンプラ
１４  ループフィルタ
１６  電圧制御発振器
１８  ロック判定回路
２１  リミット回路
２１ａ  上限リミット
２１ｂ  下限リミット
２２  Ｄ／Ａ変換器
２３  上限値／下限値検出回路
２６  ＳＷ制御部
４２  ロック時Vtune電圧検出回路
４３  演算部
【図１】
0004671127.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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