(57)【特許請求の範囲】
【請求項１】
メモリセルを用いる半導体デバイスの製造方法において、
少なくとも一つのトランジスタ、前記トランジスタに電気的に接続された多数の導電性プラグ及び前記導電性プラグの周辺に形成された絶縁層を備える活性マトリックスを準備する（ａ）ステップと、
前記活性マトリックス上に第１導電膜を形成する（ｂ）ステップと、
所定の形態に前記第１導電膜をパターニングして多数の下部電極を得る（ｃ）ステップと、
前記下部電極上にタンタルオキサイド膜を形成する（ｄ）ステップと、
単原子蒸着法（ＡＬＤ）を利用することによって、前記タンタルオキサイド膜上にタンタル／アルミニウム化合物（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）の合成膜を形成してタンタルオキサイド（Ｔａ２Ｏ５）膜とタンタル／アルミニウム化合物（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）の合成膜との積層膜からなる誘電体を形成する（ｅ）ステップと、
前記誘電体上に上部電極を形成する（ｆ）ステップと、
既設定された形態に前記上部電極と前記誘電体をパターニングして半導体デバイスを得る（ｇ）ステップとを含むことを特徴とする高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項２】
前記下部電極がポリシリコンからなることを特徴とする請求項１に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項３】
前記（ｅ）ステップは、
所定の時間の間、タンタルソースとしてＰＥＴ（Ｔａｎｔａｌｕｍ  Ｐｅｎｔａｅｔｈｏｘｉｄｅ）を反応器に流入させる（ｅ１）ステップと、
所定の時間の間、酸素ソースとしてＨ２Ｏを反応器に流入させる（ｅ２）ステップと、
所定の時間の間、アルミニウムソースとしてＴＭＡ（Ｔｒｉｍｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ）を反応器に流入させる（ｅ３）ステップと、
所定の時間の間、酸素ソースとしてＨ２Ｏを反応器に流入させる（ｅ４）ステップと、
所定の時間の間、前記（ｅ１）ステップから（ｅ４）ステップを繰り返して前記タンタル／アルミニウム合成膜を得る（ｅ５）ステップと、
６５０℃から８５０℃の温度で前記タンタル／アルミニウム化合物の合成膜を加熱する（ｅ６）ステップと、を含むことを特徴とする請求項１に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項４】
前記（ｅ１）〜（ｅ４）ステップにおいて、前記所定の時間は、０．１秒から２０秒の間であることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項５】
前記（ｅ６）ステップは、Ｏ２ガス、Ｎ２Ｏガス、Ｎ２ガスから選ばれる少なくとも１種の反応ガスを用いることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項６】
前記（ｅ１）〜（ｅ４）ステップにおいて、
２００℃から２５０℃の温度で前記反応器を維持することを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項７】
前記（ｅ６）ステップは、３５０℃から４５０℃の温度でＵＶオゾンを利用して行われることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項８】
前記（ｅ６）ステップが３５０℃から４５０℃の間の温度でプラズマ工程を利用して行われることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項９】
前記タンタル／アルミニウム化合物の合成膜の厚さは、１０Åから３０Åであることを特徴とする請求項１又は３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１０】
前記（ｅ１）〜（ｅ４）ステップにおいて、
前記反応器は、５０ｍＴｏｒｒから２５０ｍＴｏｒｒの圧力を保持していることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１１】
前記（ｅ１）から（ｅ４）のステップの周期を制御することにより、ｘが０〜１であり、ｙは３〜５であることを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１２】
前記上部電極の厚さが５００Åから１，５００Åであることを特徴とする請求項１に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１３】
前記上部電極が５００℃から６２０℃の温度で形成されることを特徴とする請求項１に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１４】
前記上部電極は、濃度が１×１０２０から５×１０２０となるようにＰＨ３でドーピングされたポリシリコンから構成されていることを特徴とする請求項１に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【請求項１５】
前記（ｅ６）ステップの後に、６５０℃から８５０℃の温度で熱処理をしてタンタル／アルミニウム化合物合成膜の密度を高めるステップをさらに含むことを特徴とする請求項３に記載の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体デバイスの製造方法に関し、特にキャパシタ誘電体膜として高い誘電定数（Ｋ）を含んでいる半導体メモリデバイスの製造方法に関する。
【０００２】
【従来の技術】
周知のように、トランジスタとキャパシタとから構成されている少なくとも一つのメモリセルを有したＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、微分化を介して小型化することによって高集積度を有する。しかし、メモリセルの領域を小型化する必要性がある。
【０００３】
その小型化のため、トレンチ類型やスタック類型キャパシタのようなキャパシタにおける幾つかの構造は、キャパシタに有用なセル領域を減少させるためメモリ装置に３次元的に配列される。しかし、キャパシタが３次元に配列されたキャパシタの製造過程は、長くて煩雑であり、コストも多くを必要とする。したがって、複雑な製造過程なしに必要な量の情報を確保しながらセル領域を減少させることができるメモリデバイスが強力に要求される。
【０００４】
このような要求を充足させるための試みから、既存のシリコンオキサイド膜及び／又はシリコンナイトライドの代りにキャパシタ薄膜として高誘電定数の誘電体、すなわちタンタルオキサイド（Ｔａ２Ｏ５）のような物質が導入されている。しかし、タンタルオキサイド膜は、円柱状（ｃｏｌｕｍｎａｒ  ｓｔｒｕｃｔｕｒｅ）構造に成長し、成長したタンタルオキサイド膜は、高い漏洩電流（ｈｉｇｈ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）の経路として作用する。
【０００５】
選択的に、多重膜誘電体、すなわちＴａ２Ｏ／ＴｉＯ２やＴａ２Ｏ／Ａｌ２Ｏ３は、前記言及した問題点を克服するために、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いてキャパシタ薄膜として用いることができるようにしている。しかし、ＭＯＣＶＤは外部金属をキャパシタ薄膜内にあるようにする。この結果、順にキャパシタ薄膜の欠陥（ｄｅｆｅｃｔ）及び高い漏洩電流を発生させるような高温の熱処理をキャパシタ薄膜に行うようになってしまう。
【０００６】
よって、半導体工程と両立できる低い漏洩電流（ｌｏｗ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を有する高い誘電定数（Ｋ）を開発する必要性が依然と存在する。
【０００７】
【発明が解決しようとする課題】
従って、本発明は、従来の高誘電キャパシタ誘電体を含む半導体デバイスの製造方法の問題点に鑑みてなされたものであって、キャパシタ誘電体膜として高い誘電定数（Ｋ）を有する半導体メモリデバイスの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるメモリセルを用いる半導体デバイスの製造方法において、少なくとも一つのトランジスタ、前記トランジスタに電気的に接続された多数の導電性プラグ及び前記導電性プラグの周辺に形成された絶縁層を備える活性マトリックスを準備する（ａ）ステップと、前記活性マトリックス上に第１導電膜を形成する（ｂ）ステップと、所定の形態に前記第１導電膜をパターニングして多数の下部電極を得る（ｃ）ステップと、前記下部電極上にタンタルオキサイド膜を形成する（ｄ）ステップと、単原子蒸着法（ＡＬＤ）を利用することによって、前記タンタルオキサイド膜上にタンタル／アルミニウム化合物（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）の合成膜を形成してタンタルオキサイド（Ｔａ２Ｏ５）膜とタンタル／アルミニウム化合物（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）の合成膜との積層膜からなる誘電体を形成する（ｅ）ステップと、前記誘電体上に上部電極を形成する（ｆ）ステップと、既設定された形態に前記上部電極と前記誘電体をパターニングして半導体デバイスを得る（ｇ）ステップとを含むことを特徴とする。
【０００９】
【発明の実施の形態】
次に、本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１０】
図１〜図９は、本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの好ましい実施例で、メモリセルで用いる半導体デバイス１００を示す断面図であり、その製造方法を説明するための断面図である。
【００１１】
図１は、活性マトリックスとキャパシタ構造とから構成されている本発明の半導体デバイス１００の断面図を示している。活性マトリックスは、シリコン基板１０２、シリコン基板１０２の上部に形成されているトランジスタ、トランジスタを分離するための分離領域１０４、ポリプラグ１１６、ビットライン１１８及びワードライン１２０を含んでいる。各々のトランジスタは、拡散領域１０６、ゲートオキサイド１０８、ゲートライン１１２及び外壁１１４から構成されている。
【００１２】
半導体デバイス１００において、ビットライン１１８は、電位を適用するために、拡散領域１０６のいずれかに連結されている。各々のキャパシタ構造は、ポリプラグ１１６を介してまた別の拡散領域１０６と連結されている。ビットライン１１８が実際にポリプラグ１１６を迂回して左右方向に渡っているが、図面にビットライン１１８のこのような部分は示されていない。キャパシタ構造は、共通電位（ｃｏｍｍｏｎ  ｃｏｎｓｔａｎｔ  ｐｏｔｅｎｔｉａｌ）をそこに適用するために（図示されない）プレートラインと連結されることができる。
【００１３】
各々のキャパシタ構造は、下部電極１２５、前記下部電極１２５の上部に形成されている拡散防止物１２６、タンタルオキサイド膜１２８、タンタル／アルミニウム化合物の合成膜１３０及び前記タンタル／アルミニウム化合物の合成膜１３０の上部に形成されている上部電極１３２を含んでいる。タンタルオキサイド膜１２８は、拡散防止物１２６とタンタル／アルミニウム化合物の合成膜１３０との間に位置している。下部電極１２５は、ポリシリコンから構成されており、上部電極１３２は、ホスフィン（ＰＨ３）でドーピングされたポリシリコンからなっており、それの濃度が１×１０２０から５×１０２０であるものが好ましい。また、タンタル／アルミニウム化合物の合成膜１３０は、単原子蒸着法（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）を利用することにより形成される。本実施例において、キャパシタ誘電体は、タンタルオキサイド膜１２８とタンタル／アルミニウム化合物の合成膜１３０からなっており、拡散防止物１２６は、下部電極１２５とタンタルオキサイド膜１２８との間の拡散防止のためＳｉ３Ｎ４からなっている。
【００１４】
図２〜９は、本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスで用いられるキャパシタ構造１４０の製造方法を説明するための概略的な断面図である。
【００１５】
本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造工程は、図２に示したように、シリコン基板１０２、分離領域１０４、拡散領域１０６、ゲートオキサイド１０８、ゲートライン１１２、外壁１１４、ビットライン１１８、ポリプラグ１１６、絶縁膜１２２を含んでいる活性マトリックス１１０の準備から始まる。ビットライン１１８は、電位を適用するために拡散領域１０６のいずれかに連結されている。各々のポリプラグ１１６は、また別の拡散領域１０６と各々連結されている。ビットライン１１８が実際にポリプラグ１１６を迂回して左右方向に渡っているが、図面にビットライン１１８のこのような部分は示されていない。キャパシタ構造１４０は、共通電位（ｃｏｍｍｏｎ  ｃｏｎｓｔａｎｔ  ｐｏｔｅｎｔｉａｌ）をそこに適用するために（図示せず）プレートラインと連結されることができる。絶縁膜１２２は、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）のような物質からなっている。
【００１６】
続くステップにおいて、下部電極１２５は、半導体工程を利用することによって活性マトリックス１１０の上部に形成されている。これによって、各々の下部電極１２５は、図３に示したように、対応ポリプラグ１１６と連結されている。下部電極１２５は、ポリシリコンからなっていることが好ましい。
【００１７】
次いで、Ｓｉ３Ｎ４からなる拡散防止物１２６は、図４に示したように７５０℃から９００℃の温度でＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｚａｔｉｏｎ）を利用することによって下部電極１２５上に形成されている。
【００１８】
次のステップにおいて、図５に示したように、タンタルオキサイド膜１２８は、拡散防止物１２６と拡散防止物１２６に覆われていない活性マトリックス１１０の上部に形成されている。本実施例において、タンタルオキサイド膜１２８は、単原子蒸着法を利用して形成される。このステップで、単原子蒸着法は、２００℃から４００℃の温度と２０ｍＴｏｒｒから２５０ｍＴｏｒｒの圧力で行われる。タンタルオキサイド膜１２８は、６０Åから１５０Åの厚さを有する。また、任意に、タンタルオキサイド膜１２８は、２００℃から４００℃の温度で、反応ガスとして、Ｏ２、Ｎ２、Ｎ２Ｏから選ばれる少なくとも１種のガスを用いて表面処理を行うことができる。前記表面処理は、３５０℃から４５０℃の温度でＵＶオゾンを利用することによっても行うことができる。
【００１９】
次いで、タンタル／アルミニウム化合物の合成膜１３０は、図６に示したように、単原子蒸着法を利用することによってタンタルオキサイド膜１２８上に形成されている。タンタル／アルミニウム化合物の合成膜１３０は、ｘ、ｙがモル分率（ｍｏｌａｒ  ｆｒａｃｔｉｏｎ）を表わすタンタル／アルミニウム化合物（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）からなるものが好ましい。本実施例では、ｘは０〜１であり、ｙは３〜５である。タンタル／アルミニウム化合物の合成膜１３０は、以下のような工程にて形成されることができる。
所定の時間の間、タンタルソースとしてＰＥＴ（Ｔａｎｔａｌｕｍ  Ｐｅｎｔａｅｔｈｏｘｉｄｅ）を反応器に流入させる（ｅ１）ステップと、所定の時間の間、酸素ソースとしてＨ２Ｏを反応器に流入させる（ｅ２）ステップと、所定の時間の間、アルミニウムソースとしてＴＭＡ（Ｔｒｉｍｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ）を反応器に流入させる（ｅ３）ステップと、所定の時間の間、酸素ソースとしてＨ２Ｏを反応器に流入させる（ｅ４）ステップと、所定の周期の間、前記（ｅ１）ステップから（ｅ４）ステップを繰り返して前記タンタル／アルミニウム化合物の合成膜を得る（ｅ５）ステップと、６５０℃から８５０℃の温度で前記タンタル／アルミニウム化合物の合成膜を加熱する（ｅ６）ステップ。
【００２０】
本実施例において、（ｅ６）ステップの間、反応ガスは、Ｏ２ガス、Ｎ２Ｏガス、Ｎ２ガスから選ばれる少なくとも１種のガスを用いる。反応器は、２００℃から２５０℃の温度と５０ｍＴｏｒｒから２５０ｍＴｏｒｒの圧力で保持される。任意に、タンタル／アルミニウム化合物の合成膜１３０は、６５０℃から８５０℃の温度で熱処理されて密度が高くなる。ここで、所定の時間は、０．１秒から２０秒の間が好ましい。
【００２１】
（ｅ６）ステップは、３５０℃から４５０℃の間の温度でＵＶオゾンを用いることによって行うことができる。また、（ｅ６）ステップは、３５０℃から４５０℃の温度でプラズマ工程を利用することによって行われる。タンタル／アルミニウム化合物の合成膜１３０は、１０Åから３０Åの厚さを有する。本実施例によれば、（ｅ１）から（ｅ４）のステップの周期を制御することによって、ｘは０〜１となり、ｙは３〜５となる。
【００２２】
次いで、上部電極１３２は、図７に示したように、５００℃から６２０℃の温度でタンタル／アルミニウム化合物の合成膜１３０の上部に形成される。上部電極１３２は、５００Åから１，５００Åの厚さを有している。また、上部電極１３２は、ホスフィン（ＰＨ３）でドーピングされたポリシリコンからなっており、その濃度は１×１０２０から５×１０２０である。
【００２３】
次のステップで、上部電極１３２、タンタル／アルミニウム化合物の合成膜１３０及びタンタルオキサイド膜１２８は（図示せず）メモリロックによりエッチングされる。
【００２４】
最後に、ＢＰＳＧからなる絶縁膜１５０は、プラズマＣＶＤのような方法を用いて上部電極１３２の上部に形成されており、図８に示したようにＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）のような方法により平坦化される。
【００２５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２６】
【発明の効果】
上述したように、本発明はタンタルオキサイド膜と上部電極との間に熱的安定性の優れた中間相の膜（Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ）を単原子蒸着法により形成してＴａ２Ｏ５／Ｔａ２ｘＡｌ２（１−ｘ）Ｏｙ積層構造の誘電体膜を形成することによって、後続熱工程時キャパシタの熱的安定性を確保することができる。従って、０．１５μｍ以上級の素子で、後続熱工程に対する自由度を高めることができる。
【００２７】
また、単原子蒸着法を利用するため、その厚さ調節が容易であるため、３００ｍｍの大口径ウェーハにも適用することができて、コスト低減及び技術開発期間を低減させることができる。
【図面の簡単な説明】
【図１】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスを説明するための断面図である。
【図２】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図３】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図４】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図５】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図６】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図７】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【図８】  本発明に係る高誘電キャパシタ誘電体を含む半導体デバイスの製造方法を説明するための概略的な断面図である。
【符号の説明】
１００      半導体デバイス
１０２      シリコン基板
１０４      分離領域
１０６      拡散領域
１０８      ゲートオキサイド
１１０      活性マトリックス
１１２      ゲートライン
１１４      外壁
１１６      ポリプラグ
１１８      ビットライン
１２０      ワードライン
１２２      絶縁膜
１２５      下部電極
１２６      拡散防止物
１２８      タンタルオキサイド膜
１３０      タンタル／アルミニウム化合物の合成膜
１３２      上部電極
１４０      キャパシタ構造
１５０      絶縁膜
【図１】
0004671207.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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