(57)【特許請求の範囲】
【請求項１】
部分的に作製された金属酸化物半導体デバイスのゲート酸化物を硬化させる方法であって、
ゲート酸化物の上に堆積されたポリシリコン層内に窒素イオンを注入する工程と、
アニーリング処理を行って、前記ゲート酸化物と前記ポリシリコン層との界面に第１の窒素濃度ピーク、及び、前記ポリシリコン層内に第２の窒素濃度ピークを形成する工程と、
前記ポリシリコン層の第１の部分を除去し、前記ゲート酸化物の上に前記ポリシリコン層の第２の部分を残して、前記ポリシリコン層の第１の部分は前記第２の窒素濃度ピークを含み、前記ポリシリコン層の第２の部分は前記第２の窒素濃度ピークを含まないようにし、これによって、前記ポリシリコン層の第２の部分中の電子的に活性なドーパントの拡散が前記第２の窒素濃度ピークによって阻害されない工程と、
前記ポリシリコン層の前記第２の部分に電子的に活性なドーパントを注入する工程
とを備えること、を特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記ゲート酸化物の厚さは、５０Åよりも薄いこと、を特徴とする方法。
【請求項３】
請求項１に記載の方法において、前記電子的に活性なドーパントがホウ素であること、を特徴とする方法。
【請求項４】
請求項１に記載の方法において、前記電子的に活性なドーパントがリンであること、を特徴とする方法。
【請求項５】
請求項１に記載の方法において、前記ポリシリコン層の厚さは、２，０００Åと４，０００Åとの間であること、を特徴とする方法。
【請求項６】
請求項５に記載の方法において、前記ポリシリコン層の前記第２の部分の厚さは、７５０Åと２，５００Åとの間であること、を特徴とする方法。
【請求項７】
請求項１に記載の方法において、前記アニーリング処理は、８００℃と１，０００℃との間の温度で実行されること、を特徴とする方法。
【請求項８】
請求項７に記載の方法において、前記アニーリング処理は、９００℃で実行されること、を特徴とする方法。
【請求項９】
請求項１に記載の方法において、前記ポリシリコン層の前記第１の部分を除去する工程に続き、更に、前記ポリシリコン層の前記第２の部分に電子的に活性なドーパントを注入する工程を備え、前記部分的に作製された金属酸化物半導体デバイスは、部分的に作製されたＮＭＯＳデバイスに変換されること、を特徴とする方法。
【請求項１０】
請求項１に記載の方法において、前記ポリシリコン層の前記第１の部分を除去する工程に続き、更に、前記ポリシリコン層の前記第２の部分に電子的に活性なドーパントを注入する工程を備え、前記部分的に作製された金属酸化物半導体デバイスは、部分的に作製されたＰＭＯＳデバイスに変換されること、を特徴とする方法。
【請求項１１】
請求項１に記載の方法において、更に、追加のポリシリコンを前記ポリシリコン層の前記第２の部分の上に堆積させて複合ポリシリコン層を形成する工程を備えること、を特徴とする方法。
【請求項１２】
請求項１１に記載の方法において、前記ゲート酸化物の厚さは、５０Åよりも薄いこと、を特徴とする方法。
【請求項１３】
請求項１１に記載の方法において、更に、電子的に活性なドーパントを前記複合ポリシリコン層に注入する工程を備えること、を特徴とする方法。
【請求項１４】
請求項１３に記載の方法において、前記電子的に活性なドーパントは、ホウ素であること、を特徴とする方法。
【請求項１５】
請求項１１に記載の方法において、前記ポリシリコン層の厚さは、２，０００Åと４，０００Åとの間であること、を特徴とする方法。
【請求項１６】
請求項１１に記載の方法において、前記ポリシリコン層の前記第２の部分の厚さは、７５０Åと２，５００Åとの間であること、を特徴とする方法。
【請求項１７】
請求項１１に記載の方法において、前記追加のポリシリコンの厚さは、１，０００Åと２，０００Åとの間であること、を特徴とする方法。
【請求項１８】
請求項１１に記載の方法において、前記複合ポリシリコン層の厚さは、１，５００Åと３，５００Åとの間であること、を特徴とする方法。
【請求項１９】
請求項１１に記載の方法において、更に、前記複合ポリシリコン層に電子的に活性なドーパントを注入する工程を備え、前記部分的に作製された金属酸化物半導体デバイスは、部分的に作製されたＰＭＯＳデバイスに変換されること、を特徴とする方法。
【請求項２０】
請求項１に記載の方法において、前記ポリシリコン層の第２の部分には、１０19原子／ｃｍ3よりも高い窒素濃度のピークが存在しないように構成されたこと、を特徴とする方法。
【請求項２１】
請求項１に記載の方法において、前記ゲート酸化物層の厚さは、２０Åと３５Åとの間であること、を特徴とする方法。
【請求項２２】
請求項１に記載の方法において、前記第１の窒素濃度ピークは、１０20原子／ｃｍ3と１０21原子／ｃｍ3との間であること、を特徴とする方法。
【請求項２３】
請求項１に記載の方法において、前記第２の窒素濃度ピークは、１０19原子／ｃｍ3と１０20原子／ｃｍ3との間であること、を特徴とする方法。
【請求項２４】
請求項１に記載の方法において、前記ポリシリコン層の前記第２の部分の窒素濃度は、１０19原子／ｃｍ3を超えないこと、を特徴とする方法。
【請求項２５】
請求項３に記載の方法において、前記ポリシリコン層の前記第２の部分のホウ素濃度は、少なくとも５×１０19原子／ｃｍ3であること、を特徴とする方法。
【請求項２６】
請求項１１に記載の方法において、前記複合ポリシリコン層は、前記第１の窒素濃度ピーク及び前記第２の窒素濃度ピークのいずれの窒素濃度の２０％よりも高い窒素濃度のピークを含まないこと、を特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス、並びに、半導体デバイスを構成する方法に関する。より詳細に言えば、本発明は、窒素注入を行うことによって、ポリシリコンにイオン空乏領域を形成することなく、ＭＯＳ半導体（金属酸化膜半導体）デバイスのゲート酸化物を硬化させる技術に関する。更に詳細に言えば、本発明は、ゲート酸化物の界面に十分な窒素濃度を有する領域を形成し、ポリシリコンのバルクには十分な窒素濃度を有する対応する領域を形成しないようにする方法を提供する。
【０００２】
【従来の技術】
ゲート酸化物の硬化作業は、少なくとも３つの理由から必要とされる。第１の理由は、硬度が不十分なゲート酸化物は、通常の動作電圧よりも低い電圧において故障するということである。第２の理由は、硬化されたゲート酸化物は、ダングリング・ボンドを生じさせるホットエレクトロン劣化に抵抗するということである。最後の理由は、硬化されたゲート酸化物は、ポリシリコンゲート電極からのホウ素の拡散を阻止するのに特に効果的であるということである。これは、通常はホウ素がポリシリコンに設けられており、そのようなホウ素がゲート酸化物を通ってシリコン基板へ拡散するのを防止し、これにより、敷居電圧の変動を最小限にしなければならない、ＰＭＯＳ（Ｐ型金属酸化膜半導体）において特に重要である。
【０００３】
現在の半導体デバイスのサイズの減少に対応して、ゲート酸化物の厚さが圧縮されてきているので、硬化作業は益々重要になってきている。ポリシリコンからシリコン基板へのドーパントの拡散が重要な問題になってきており、その理由は、現代の半導体デバイスにおいては、ゲート酸化物の領域が益々薄くなってきているからである。例えば、幾つかの次世代のデバイスにおいては、チャンネル長が、約０．１８μｍとなり、また、ゲート酸化物の厚さが約３０Åとなるであろう。将来の世代のデバイスにおいては、チャンネル長及びゲート酸化物の厚さが共に減少し続けるであろう。従って、予測し得る将来に関して、ゲート酸化物の硬化作業は、現代の半導体デバイスの構造において重要なプロセスになるであろう。
【０００４】
一般的に、硬化作業は、形成後のゲート酸化物に窒素を拡散させることによって行われてきた。このプロセスにおいては、ゲート酸化物は、単結晶シリコン基板の上に熱的に成長される。次に、ゲート酸化物は、亜酸化窒素又は酸化窒素を含む約９００°Ｃの雰囲気に暴露され、この雰囲気は、ゲート酸化物／シリコン基板の界面に窒化ケイ素及びオキシナイトライド・シリコンを形成する。ゲート酸化物／シリコン基板の界面における窒素を含む化学種の濃度が高くなると、シリコン基板へのホウ素の拡散及びホットエレクトロンの劣化が防止されると共に、ゲート酸化物の降伏抵抗が改善される。
【０００５】
都合の悪いことに、窒素拡散による硬化作業はある種の欠点を有している。第一に、窒素拡散によるゲート酸化物の硬化作業の高温が、それ以前に注入されたドーパント領域の界面におけるシャープな濃度プロフィールを消してしまう。また、窒素拡散によるゲート酸化物の硬化作業は、ゲート酸化物からシリコン基板へのホウ素拡散は阻止するが、ポリシリコンからゲート酸化物へのホウ素拡散を防止することはできない。ゲート酸化物の誘電特性は、ホウ素の如き電子的に活性なドーパントによって悪影響を受ける。
【０００６】
窒素イオンをポリシリコンゲート電極に注入する窒素注入プロセスは、ゲート酸化物の窒素拡散硬化プロセスにおける欠陥の幾つかを矯正する（Ｓ．  Ｈａｄｄａｄ，  ｅｔ．  ａｌ．，  ＥＫＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ，  ８，  ５８−６０，  １９８７；  Ｔ．  Ｋｕｒｏｉ，  ｅｔ  ａｌ．，  Ｔｅｃｈ．  Ｄｉｇ．  ｏｆ  ＩＥＤＭ，  ３２５−３２８，  １９９３；  Ｓ．  Ｎａｋａｙａｍａ，  ｅｔ  ａｌ．，  １９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  ２２８−２２９；  Ａ．  Ｃｈｏｕ，  ｅｔ  ａｌ．，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，  １７４−１７７，  １９９７）。これら文献は、ここで参照することにより、本明細書に含まれるものとする。
【０００７】
図１は、イオン注入されたＭＯＳデバイスの主要な特徴を示している（Ｃｈｏｕ  ｅｔ  ａｌ．，１９９７）。曲線２は、注入後の窒素分布プロフィールを表していて、ポリシリコンのピーク領域５に窒素が集中していることを示している。曲線４は、アニーリング処理の後の窒素分布プロフィールを表していて、シリコン基板／ゲート酸化物の界面（ピーク７）及びゲート酸化物／ポリシリコンの界面（ピーク９）に窒素が集中していることを示している。ゲート酸化物／ポリシリコンの界面に顕著な窒素濃度の領域が存在することにより、ポリシリコンからゲート酸化物へのホウ素拡散が阻止される。
【０００８】
しかしながら、図１の曲線４に示されており、また、図２に明瞭に示されているように、アニーリング処理を受けた後のポリシリコンゲート電極のバルクには、十分な窒素濃度を有するピークが存在している。次に、図２を参照すると、曲線１２及び１４は、窒素注入及び８５０°Ｃでのアニーリング処理の後のポリシリコンのバルクにおける窒素分布プロフィール及びホウ素分布プロフィールをそれぞれ示している。同様に、曲線１８及び１６は、窒素注入及び９５０°Ｃでのアニーリング処理の後のポリシリコンのバルクにおける窒素分布プロフィール及びホウ素分布プロフィールをそれぞれ示している。
【０００９】
図２を検討すると、ポリシリコンのバルクの窒素ピーク１５、１７のサイズは、ゲート酸化物の界面の付近のホウ素濃度プロフィールに悪影響を与えることを示している。グラフの左側（ｘ＝０．００）は、ポリシリコンゲートの上面に対応しており、また、右側は、窒素濃度のピークで示されるポリシリコン／ゲート酸化物の界面に対応している。ポリシリコンのバルクの窒素ピークが大きくなればなる程、ポリシリコン／ゲート酸化物の界面付近のポリシリコンのホウ素濃度は低くなる。
【００１０】
ポリシリコンのバルクにおけるホウ素拡散の抑制により、デバイスの動作の間にポリシリコンの空乏領域が形成される。ポリシリコンの空乏領域は、ゲート酸化物の厚さを効果的に増大させてデバイスのパフォーマンスを低下させる非導電領域として作用する。
【００１１】
いずれにしても、デバイスのサイズが小さくなるに従って、ゲート酸化物を硬化させるための改善された技術が必要になることが明らかになっている。そのような改善された技術は、ゲート酸化物／ポリシリコンの界面にポリシリコンの空乏領域を形成することなく、ゲート酸化物を硬化させなければならない。
【００１２】
【発明が解決しようとする課題及び課題を解決するための手段】
本発明は、ポリシリコンのゲート酸化物／ポリシリコンの界面にホウ素濃度の低い領域を形成することなく、ゲート酸化物を硬化させる方法を提供する。この方法は、ポリシリコンをゲート酸化物の上に堆積させ、その後、窒素注入及びアニーリング処理を行うプロセスによって達成される。次に、十分な窒素濃度を有する領域を含むポリシリコン層の領域を除去する。ポリシリコンのバルクの窒素濃度のピークが除去されているので、その後の注入により得られるドーパント濃度は、ゲート酸化物／ポリシリコンの界面付近で十分に高く、従って、デバイスの通常の動作の間に、上記領域に空乏領域が容易に形成されることはない。
【００１３】
別の特徴においては、本発明は、部分的に作製された電子デバイスのゲート酸化物を硬化させる方法を提供する。最初に、ゲート酸化物に堆積された第１のポリシリコン層に窒素イオンを注入する。第二に、アニーリング処理工程を実行して、ゲート酸化物、並びに、ポリシリコンのバルクの箇所に十分な窒素濃度を有する領域を形成する。第三に、上記第１のポリシリコン層の頂部から十分なポリシリコンを除去して、十分な窒素濃度を有するポリシリコンのバルクの領域が除去されている、第２のポリシリコン層を形成する。選択に応じて、この時点において薄くなっている上記第２のポリシリコン層の上に第３のポリシリコン層を堆積させて、上記除去されたポリシリコンと置き換えることができる。
【００１４】
ゲート酸化物の厚さは、約５０Åを超えないのが好ましい。一つの実施の形態においては、電子的に活性なドーパントが、第２のポリシリコン層に注入される。より特定の実施の形態においては、上記電子的に活性なドーパントはホウ素である。別の実施の形態においては、上記電子的に活性なドーパントはリンである。
【００１５】
第１のポリシリコン層の厚さは、約２，０００Åと約４，０００Åとの間であるのが好ましい。より特定の実施の形態においては、上記第２のポリシリコン層の厚さは、約７５０Åと約２，５００Åとの間である。上記アニーリング工程は、約８００°Ｃと約１，０００°Ｃとの間の温度で実行されるのが好ましい。上記アニーリング工程は、約９００°Ｃの温度で実行されるのがより好ましい。一つの実施の形態においては、上記部分的に作製された電子デバイスは、部分的に作製されたＮＭＯＳ（Ｎ型金属酸化膜半導体）デバイスである。別の実施の形態においては、上記部分的に作製された電子デバイスは、部分的に作製されたＰＭＯＳ（Ｐ型金属酸化膜半導体）デバイスであり、ホウ素がゲート電極の好ましいドーパントである。
【００１６】
上述のように、第３のポリシリコン層を第２のポリシリコン層の上に堆積させて、複合ポリシリコン層を形成することができる。この複合層においては、その後窒素を注入してはならない。一般的に、電子的に活性なドーパントが、上述のように複合ポリシリコン層に注入される。特定の実施の形態においては、上記電子的に活性なドーパントはホウ素である。
【００１７】
この第２の特徴においては、最終的なポリシリコン層（上記複合層）の全厚が新しく成長した何等かのポリシリコンを含むことになるので、上記第１の層は、比較的薄くすることができる。上記第２の層に追加のポリシリコンが全く形成されない別の構造においては、上記第１の層を十分に厚くして、窒素濃度のピークを含むポリシリコンの部分を除去した後でも、ポリシリコンの全厚がゲート電極として作用するに十分な大きさになるようにしなければならない。この第２の特徴においては、上記第３のポリシリコン層の厚さは、約１，０００Åと約２，０００Åとの間であるのが好ましい。従って、上記複合ポリシリコン層の厚さは、約１，５００Åと約３，５００Åとの間であるのが好ましい。
【００１８】
別の実施の形態においては、本発明は、シリコン基板の上に堆積されたゲート酸化物層と、このゲート酸化物層の上に堆積されたポリシリコン層と、ゲート酸化物／ポリシリコンの界面と、ゲート酸化物／シリコン基板の界面と、上記ゲート酸化物／ポリシリコンの界面の十分な窒素濃度を有する第１のピークと、上記ゲート酸化物／シリコン基板の界面の十分な窒素濃度を有する第２のピークとを備える、半導体デバイスを提供する。このデバイスにおいては、上記ポリシリコン層には、約１０19原子／ｃｍ3よりも高い十分な窒素濃度を有するピークが存在していない。
【００１９】
一つの実施の形態においては、上記ゲート酸化物層の厚さは、約５０Åを超えない。より好ましい実施の形態においては、上記ゲート酸化物層の厚さは、約２０Åと約３５Åとの間である。
【００２０】
上記十分な窒素濃度を有する第１のピークは、約１０20原子／ｃｍ3と約１０21原子／ｃｍ3との間であるのが好ましい。別の実施の形態においては、上記十分な窒素濃度を有する第２のピークは、約１０19原子／ｃｍ3と約１０20原子／ｃｍ3との間である。更に別の実施の形態においては、上記ポリシリコン層の窒素濃度は、上記ゲート酸化物との界面の外側において、約１０19原子／ｃｍ3を超えない。
【００２１】
好ましい実施の形態においては、半導体デバイスはＰＭＯＳデバイスである。
この場合には、上記ポリシリコン層は、一般的に、ホウ素のドーパントを含んでいる。より特定の実施の形態においては、上記ポリシリコン層のホウ素濃度は、上記ゲート酸化物／ポリシリコンの界面の付近において、少なくとも約５×１０19原子／ｃｍ3である。
【００２２】
本発明の上記及び他の特徴及び利点は、以下の発明の実施の形態の項において図面を参照して説明される。
【００２３】
【発明の実施の形態】
本発明の特定の実施の形態を図３、図４、図７、図５、図８、図６、図９及び図１０を参照して以下に説明する。図３は、部分的に作製された半導体デバイスの断面図である。この部分的に作製されたデバイスは、フィールド酸化物領域３２と、シリコン基板３６の上に形成されたゲート酸化物層３４とを備えている。現代のデバイスのゲート酸化物層３４の厚さは、一般的に、約５０Å未満である。より詳細に言えば、ゲート酸化物層３４の厚さは、開発中の０．１８μｍのデバイスの技術において、約３０Åと４０Åとの間である。
【００２４】
図４は、第１のポリシリコン層３８をゲート酸化物層３４の上に堆積させ、その後窒素注入及びアニーリング処理を行った後の、図３の部分的に作製された半導体デバイスの断面図である。ポリシリコンは、通常の条件を用いて堆積される。一般的に、このデバイスには、通常のイオン注入装置を用いて、約４０ｋｅＶから約８０ｋｅＶの範囲（約６０ｋｅＶであるのが好ましい）のエネルギにおいて、約１０14イオン／ｃｍ2から約５×１０15イオン／ｃｍ2（約５×１０14イオン／ｃｍ2から約２×１０15イオン／ｃｍ2）であるのがより好ましい）の範囲の種々のドーズ量で窒素が注入される。新しく堆積されたポリシリコン層３８の厚さは、一般的に、約２，０００Åと約３，５００Åとの間である。この第１のポリシリコン層の厚さは、約２，５００Åと３，０００Åとの間であるのがより好ましい。一般的に、アニーリング処理工程は、約８００°Ｃと約１，０００°Ｃとの間で実行される。このアニーリング処理工程は、約３００°Ｃにおいて実行されるのが好ましい。
【００２５】
図７は、窒素注入及びアニーリング処理を行って図４に示す構造を形成した後の部分的に作製された半導体デバイスの中の窒素濃度の領域を示している。図７における基実線付近の窒素濃度は、約１０×19原子／ｃｍ3である。十分な窒素濃度を有する領域は、ポリシリコン層３８のバルク領域のピーク４０、ゲート酸化物／ポリシリコンの界面に位置するピーク４２、及び、ゲート酸化物／シリコン基板の界面に位置するピーク４４に見られる。ピーク４０、４２及び４４の相対的なサイズは、窒素注入の後の注入後のアニーリング処理条件に依存し、従って、絶対値ではなく代表値である。従って、図７は、問題の定性的な理解を行うためではなく、定量的な理解を行うために使用すべきである。
【００２６】
ピーク４２、４４は、電子的に活性なドーパントのゲート酸化物３４及びシリコン基板３６への拡散を阻害し、これにより、ゲート酸化物３４及び基板３６の所望の電子的特性を維持する。しかしながら、ピーク４０は、ポリシリコン層３８中の電子的に活性なドーパントの拡散を阻害して、ゲート酸化物界面付近のポリシリコンのバルクに空乏領域を生じさせ、これにより、上述のようなデバイスのパフォーマンスを大きく低下させる。
【００２７】
図５は、ポリシリコン層３８の頂部を除去してポリシリコン層４６を形成した後の図４の部分的に作製された半導体デバイスの断面図である。ポリシリコン層３８の頂部は、化学的／機械的な研磨（ＣＭＰ）、ドライエッチング、ウェットエッチング、並びに、一般的に周知の方法によって除去することができる。このプロセスにおいては、一般的に、約１，０００Åと約１，３００Åとの間の厚さのポリシリコンが除去されて、約７５０Åと約２，５００Åとの間の厚さを有する第２のポリシリコン層４６が形成される。
【００２８】
図８は、上記ポリシリコン層の頂部を除去した後の部分的に作製された半導体デバイスの中の窒素濃度の領域を示している。十分な窒素濃度を有する領域は、ゲート酸化物の界面に位置するピーク４２、４４に見られる。ポリシリコン層４６が十分な窒素濃度を有する領域を含まないことが重要である。従って、ピーク４０を含んでいた図４のポリシリコン層３８の部分（十分な窒素濃度を有する領域）は、除去されている。
【００２９】
図６は、第３のポリシリコン層４８を上記第２のポリシリコン層４６の上に堆積させて複合ポリシリコン層５０を形成した後の、図５の部分的に作製された半導体デバイスの断面図である。上記第３のポリシリコン層４８の厚さは、上記第１及び第２の層の厚さに応じて、約１，０００Åと約２，０００Åとの間であるのが好ましい。上記複合ポリシリコン層５０の厚さは、約１，５００Åと約３，５００Åとの間であるのが好ましい。
【００３０】
図９は、上記第３のポリシリコン層４８を堆積させた後の、部分的に作製された半導体デバイスの中の窒素濃度を示している。十分な窒素濃度を有する領域は、ゲート酸化物の界面に位置するピーク４２、４４に存在している。複合ポリシリコン層５０は、十分な窒素濃度を有する領域を有しておらず、特に上記第３のポリシリコン層４８は、窒素注入に暴露されていないので、窒素濃度の高い領域を実質的に有していない。
【００３１】
一般的に、ホウ素又はリンの如き電子的に活性なドーパントが、ポリシリコン層５０に注入される。ポリシリコン層５０は、ドーパントの拡散を阻害する十分な窒素濃度を有する領域を含んでいない。従って、ＭＯＳの通常の動作の間にデバイスのパフォーマンスを低下させる空乏領域は、ポリシリコン層５０に形成されない。
【００３２】
図１０は、エッチングの後にホウ素注入を行った後の、部分的に作製された半導体デバイスの断面図である。ホウ素注入は、一般的に、約１×１０15イオン／ｃｍ2と約５×１０15イオン／ｃｍ2との間（約３×１０15イオン／ｃｍ2と約５×15イオン／ｃｍ2との間であるのがより好ましい）のＢＦ2+によって、約２５ｋｅＶと約５０ｋｅＶとの間の範囲（約５０ｋｅＶであるのがより好ましい）のエネルギで行われる。ポリシリコンゲート電極５０及びゲート酸化物３４は、スペーサ５２ａ、５２ｂによって跨がれている。発端のソース５４及びドレイン５６を形成するためのホウ素注入も、ポリシリコンゲート電極に影響を与える。ここにおいて、窒素濃度を有する領域はポリシリコン層５０に存在しないので、ゲート電極の中のホウ素濃度は、注入の後に均一に（従来技術の窒素注入されたデバイスに比較して）改善される。従って、パフォーマンスを低下させる空乏領域は、本発明の方法を用いて作製されたデバイスには形成されない。
【００３３】
複合ゲート電極の中のホウ素は、ソース領域５４及びドレイン領域５６を形成する間に、注入することができる。幾つかの場合においては、上記ソース領域及びドレイン領域は、単一の注入工程で形成される。しかしながら、通常の多くの製造方法においては、図１０に示すように、上記ソース領域及びドレイン領域は、２つの工程で形成される。そのようなプロセスにおいては、薄くドープされたドレイン（ＬＤＤ）の注入が最初に実行される。これにより、図１０に示すようにゲート酸化物３４の下で伸長するｐ形のソース／ドレインの先端領域が形成される。ソース／ドレイン領域５４、５６は、ゲート電極５０の付近にスペーサ５２ａ、５２ｂを形成した後に完成される。これらのスペーサは、酸化物のブランケット層をウエーハ表面に堆積させ、その後、異方性エッチングを実行することにより、形成される。上記スペーサが形成された後に、第２のｐ形注入を実行して、図示のように上記スペーサを越えて伸長するソース／ドレイン領域５４、５６の濃くドープされた部分を形成する。どの程度の量のドーパントがゲートに必要とされるかに応じて、ポリシリコンゲート電極５０を上記注入作業の一方又は両方に暴露させることができる。
【００３４】
別の実施の形態においては、第３のポリシリコン層４８を第２のポリシリコン層４６の上に堆積させて図５に示す複合ポリシリコン層を形成する工程を省略することができる。その後、ホウ素又はリンの如き電子的に活性なドーパントを第２のポリシリコン層４６に直接注入する。電子的に活性なドーパントの拡散を阻害する恐れのある十分な窒素濃度を有する領域は、ポリシリコン層４６には全く存在しない。従って、デバイスのパフォーマンスを低下させる空乏領域が、ポリシリコン層４６に形成されない。この実施の形態においては、第２のポリシリコン層４６は、図１０に示す部分的に作製された半導体デバイスを得るためのプロセス工程を除いて、直接処理することができる。
【００３５】
この別の実施の形態においては、窒素濃度のピーク４０を最終的なポリシリコンゲート電極の高さの上方まで存在させる厚さまで、第１の層３８を堆積させなければならないことに注意する必要がある。従って、第１の層のエッチング又はプレーナ化を行ってピーク４０を除去した後に、必要なゲート厚さを得るために追加のポリシリコンを堆積させる必要は全く無い。反対に、層３８は、注入された窒素がゲート酸化物に到達してこれを硬化させるのを困難にする程には厚くすべきではない。この実施の形態の好ましい変形例においては、層３８は、約２，５００Åと約５，０００Åとの間の厚さ、より好ましくは、約３，０００Åと約４，０００Åとの間の厚さ、また、最も好ましくは、約３，０００Åと約３，５００Åとの間の厚さで形成される。
【００３６】
ソース／ドレイン領域が図１０に示すように形成された後に、デバイスを以下の手順で完成させることができる。これらの工程は、本発明にとって重要ではなく、当業界で周知の他のプロセス工程で置き換えることができることを理解する必要がある。最初に、ケイ化物（図示せず）をポリシリコン及び基板の上に形成して、抵抗の低い領域を形成することができる。次に、例えば、ホウ素・リン・ケイ酸ガラス（ＢＰＳＧ）のパッシベーション層が構造全体の上に堆積される。このパッシベーション層は、層間誘電体又はＩＬＤと呼ばれることがある。この時点において、前方端の処理が完了する。
【００３７】
一般的な後方端のプロセス工程を次に説明する。最初に、ＩＬＤの上に接点マスクを形成して、基板上のデバイス素子に対する接点、並びに、関連するポリシリコンゲート電極に対する接点を画定する。その後、ＩＬＤをエッチングする（一般的には、プラズマエッチングによって）ことによって、パッシベーション層を貫通する垂直なコンタクト・ホール（接点開口）をレベル１（下の基板及びポリシリコン）まで形成する。この時点において、窒化チタンの如き物質から成る拡散バリヤ層（「接着」層と呼ばれることがある）が形成されて、コンタクト・ホールの付近のデバイス素子にその後堆積されるメタライゼーション層の金属原子が侵入しないようにする。幾つかのプロセスにおいては、上記コンタクト・ホールには当業界で周知の方法に従ってタングステンプラグが充填される。タングステンプラグが形成されるか否かに関係無く、第１のメタライゼーション層のブランケット堆積が実行される。第１の（及びその後の総ての）メタライゼーション層は、アルミニウム（Ａｌ）、アルミニウム銅（ＡｌＣｕ）又はアルミニウムシリコン銅（ＡｌＳｉＣｕ）の如き産業的に使用される種々の金属又は合金から形成することができる。そのような層は、産業界で周知のように、通常スパッタリングによって堆積される。
【００３８】
第１のメタライゼーション層を堆積させた後に、パターニングを行って種々のデバイス素子を接続する線を形成する。これら線の正確な配置は、特定のＩＣ又はＡＳＩＣの設計によって決定されることになる。上記パターニングは、最初に、フォトレジストの如きマスクを堆積させ、その後、このマスクを光線に暴露させて、その後のエッチング工程において形成すべき金属線のパターンを画定する。その後、反応イオンエッチング（ＲＩＥ）の如きプラズマプロセスによって、下の第１のメタライゼーション層のエッチングを行う。
【００３９】
第１のメタライゼーション層のエッチングを行った後に、上記フォトレジストを除去し、上記第１のメタライゼーション層の上に誘電層を堆積させ、これにより、上記メタライゼーション層を後続するメタライゼーション層（すなわち、第２のメタライゼーション層）から絶縁させる。一般的に、酸化物又はホウ素・リン・ケイ酸ガラスが上記誘電層として使用されるが、窒化物又はポリイミドの膜（スピニングによって設けることができる）の如き他の誘電体を使用することもできる。次に、適宜な技術によって上記誘電層のプレーナ化を行う。上述のように誘電層を形成してそのプレーナ化を行った後に、誘電層の上面にバイアマスクを形成する。このバイアマスクは、第１及び第２のメタライゼーション層の間の相互接続部が形成されることになるバイア又は領域を画定する。その後、別のプラズマ支援エッチングを実行して、誘電層に実際のバイアを形成する。誘電層に上記バイアを形成した後に、次のメタライゼーション層（金属−２）を堆積させ、上述のパターニングを行う。幾つかの場合においては、１又はそれ以上の追加のメタライゼーション層を形成してそのパターニングを行い、ＩＣの配線を完成させる必要がある。
【００４０】
本発明は、ホウ素の濃度プロフィールが窒素濃度の領域によって強く影響を受けるので、ＰＭＯＳデバイスに最も良く利用される可能性がある。しかしながら、本発明は、リンの分布も顕著な窒素濃度領域によっても影響を受けるので、ＮＭＯＳデバイスにも利用される可能性が高い。
【００４１】
本発明のデバイスは、図８及び図９に示すような窒素濃度の分布をその特徴とすることができる。これらの分布の重要な特徴は、ゲート電極との界面の外側のポリシリコンゲート電極の中に顕著な窒素集中濃度が存在しないということである。ゲート酸化物の界面に２つの窒素ピークが存在することは、窒素注入によるゲート酸化物の硬化作業の重要な特徴である。
【００４２】
上述の事柄から、本発明のデバイスは、（ａ）ゲート酸化物のシリコン基板とポリシリコンゲート電極との界面に少なくとも約３×１０20原子／ｃｍ3（より好ましくは、約６×１０20原子／ｃｍ3）の窒素濃度のピークを有し、また、（ｂ）窒素濃度が約１×１０20原子／ｃｍ3（より好ましくは、約８×１０19原子／ｃｍ3）を超える他の領域がポリシリコンゲート電極に存在しないという特徴を有しているということができる。
【００４３】
本発明のデバイスは、ゲート酸化物／ポリシリコンの界面での窒素濃度のピークの約５０％（より好ましくは、約２０％）よりも高い窒素濃度のピークをもたないポリシリコンゲート電極をその特徴とするということができる。上記ゲート電極は、約１０19原子／ｃｍ3を超す（ゲート酸化物の界面領域を超える）窒素濃度を有する領域をもたないのがより好ましい。
【００４４】
結  言
本発明の理解を図るために本発明を幾分詳細に説明したが、請求の範囲の範囲内で幾つかの変形及び変更を行うことができることは理解されよう。例えば、上の説明は、ＰＭＯＳデバイスに限定したが、ＮＭＯＳの如き他の半導体デバイスに本発明を応用してポリシリコンのバルクの中に電子的に活性なドーパントを均一に分布させることができない理由は基本的に存在しない。従って、上述の実施の形態は、例示的なものであって、限定的なものと見なしてはならず、本発明は、上述の細部に限定されることなく、請求の範囲の範囲内で変更することができることができる。
【図面の簡単な説明】
【図１】アニーリング処理の前後のシリコン上のポリシリコン層の中の窒素分布を示すＳＩＭプロフィールである。
【図２】アニーリング処理の後のポリシリコン層の中のホウ素分布及び窒素分布を示すＳＩＭプロフィールである。
【図３】部分的に作製されたＭＯＳデバイスを示す断面図である。
【図４】ポリシリコンを堆積させた後に窒素注入及びアニーリング処理を行うことによって部分的に作製されたＭＯＳデバイスを示す断面図である。
【図５】ポリシリコン層の頂部を除去した後の部分的に作製されたＭＯＳデバイスを示す断面図である。
【図６】第３のポリシリコン層を第２のポリシリコン層の上に堆積させて複合ポリシリコン層を形成した後の部分的に作製されたＭＯＳデバイスを示す断面図である。
【図７】ポリシリコンの堆積、窒素注入及びアニーリング処理を行った後の部分的に作製されたＭＯＳデバイスの中の窒素濃度の領域を示している。
【図８】ポリシリコン層の頂部を除去した後の部分的に作製されたＭＯＳデバイスの中の窒素濃度の領域を示している。
【図９】第３のポリシリコン層を第２のポリシリコン層の上に堆積させて複合ポリシリコン層を形成した後の部分的に作製されたＭＯＳデバイスの中の窒素濃度の領域を示している。
【図１０】ポリシリコン層及びゲート酸化物層のエッチングを行いその後ホウ素注入を行った後の部分的に作製されたＭＯＳデバイスを示す断面図である。
【符号の説明】
３４  ゲート酸化物層
３６  シリコン基板
３８  ポリシリコン層
４６  第２のポリシリコン層
４８  第３のポリシリコン層
５０  複合ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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