(57)【特許請求の範囲】
【請求項１】
主制御手段と、該主制御手段からの制御コマンドに従って予め定めた制御を行なう複数の副制御手段と、電源が投入されてから予め定めた時間が経過した後にアクティブからインアクティブになり、瞬停後に前記時間より短い予め定めた保持時間だけアクティブな状態を保持してからインアクティブになるパワーオンリセット信号を前記主制御手段と前記複数の副制御手段とに供給する供給手段とを有する遊技機において、
前記主制御手段は、
第１抵抗と、該第１抵抗より抵抗値が小さい第２抵抗と、コンデンサと、ダイオードと、シュミットトリガバッファとを有し、前記供給手段により供給されたパワーオンリセット信号を遅延させる遅延手段であって、前記第１抵抗と前記コンデンサは、該第１抵抗を介してチャージされる前記コンデンサの端子間電圧が前記シュミットトリガバッファのスレショルド電圧まで上昇するのにかかる時間と本主制御手段の初期化処理時間との合計時間が、前記複数の副制御手段のうちの最大初期化処理時間を超える所定時間に等しくなるような抵抗値およびキャパシタンスを有し、前記第２抵抗は、前記ダイオードと前記第２抵抗とを直列接続してなる回路を介してディスチャージされる前記コンデンサの端子間電圧が前記シュミットトリガバッファのスレショルド電圧まで下降するのにかかる時間が、前記保持時間未満の所定時間に等しくなるような抵抗値を有する遅延手段を備えたことを特徴とする遊技機。
【請求項２】
主制御手段と、該主制御手段からの制御コマンドに従って予め定めた制御を行なう複数の副制御手段と、電源が投入されてから予め定めた時間が経過した後にアクティブからインアクティブになり、瞬停後に前記時間より短い予め定めた保持時間だけアクティブな状態を保持してからインアクティブになるパワーオンリセット信号を前記主制御手段と前記複数の副制御手段とに供給する供給手段とを有する遊技機において、
前記主制御手段は、
クロックを生成するクロック生成手段と、
前記供給手段により供給されたパワーオンリセット信号を遅延させる遅延手段であって、アクティブな前記パワーオンリセット信号によりリセットして出力をアクティブにし、他方、インアクティブな前記パワーオンリセット信号によりリセットを解除して出力をインアクティブにするカウンタであって、リセット解除時に、前記クロック生成手段により生成されたクロックを、該クロックのパルス幅と前記複数の副制御手段のうちの最大初期化処理時間とから予め定めた個数だけカウントしたとき前記出力をインアクティブにするカウンタを有する遅延手段と、
前記遅延手段のカウンタの出力側に接続され前記カウンタからの出力を反転させるインバータと、
前記インバータの出力と前記クロック手段から出力されるクロックとをＡＮＤ演算し、その演算結果を前記カウンタに入力するＡＮＤゲートと
を備えたことを特徴とする遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、図柄制御機能その他の機能ごとにリセット可能なパチンコ機に関する。
【０００２】
【従来の技術】
従来より、パチンコ機においては、パチンコ機全体の制御を司る機能が主基板に割り振られ、主基板からのコマンドに従ってパフォームされる特定機能、例えば、図柄制御機能、音声制御機能、ランプ制御機能、賞球払出制御機能、発射制御機能等が、サブ基板に割り振られている。このような主基板およびサブ基板に対して、１つの電源ユニットにより電源が供給されており、また、この電源ユニットによりパワーオンリセット信号が主基板のＣＰＵ（central processing unit）に対して遅延回路を介して供給されるとともに、サブ基板の各ＣＰＵに対して直接供給されている。このパワーオンリセット信号は電源が投入されてから例えば１００ms経過した後にアクティブからインアクティブになる。
【０００３】
上記遅延回路として、例えば、抵抗６１、コンデンサ６２、シュミットトリガバッファ６３を有する図６に示すような遅延回路が用いられ、この遅延回路によりパワーオンリセット信号が遅延されて、主基板の初期化処理時間がサブ基板の最大初期化処理時間より長くなるので、主基板からのコマンドが各サブ基板により確実に受け取られることになる。
【０００４】
ここで、初期化処理時間とは、主基板については、主基板のＣＰＵに入力されるパワーオンリセット信号がアクティブからインアクティブになるのに応答して、主基板のＣＰＵによりＣＰＵ初期化処理、例えば、入出力ポートの設定、ＲＡＭのクリアと初期値データのセット等の処理が行われ、主基板のＣＰＵによるサブ基板へのコマンド発行が可能になるまでの時間をいい、他方、サブ基板については、サブ基板のＣＰＵに入力されるパワーオンリセット信号がアクティブからインアクティブになるのに応答して、サブ基板のＣＰＵによりＣＰＵ初期化処理、例えば、入出力ポートの設定、ＲＡＭのクリアと初期値データのセット等の処理が行われ、サブ基板のＣＰＵによる主基板からのコマンドの受け取りが可能になるまでの時間をいう。
【０００５】
【発明が解決しようとする課題】
しかし、電源瞬停が発生した場合（図７（ａ））、パワーオンリセット信号が一旦立ち下がってからローレベルを例えば５msだけ保持した後に立ち上がる（図７（ｂ））までのシュミットトリガバッファ６３の入力は、例えば図７（ｃ）に示すようになっていて、図６の遅延回路からはパワーオンリセット信号が供給されないため（図７（ｄ））、主基板はリセットされない。したがって、主基板のＣＰＵによりコマンドが発行されることはない。
【０００６】
他方で、各サブ基板はリセットされ、ついで、パワーオンリセット信号がアクティブからインアクティブになると、ＣＰＵ初期化処理、例えば、入出力ポートの設定、ＲＡＭのクリアと初期値データのセット等の処理が行われ、サブ基板のＣＰＵによるＣＰＵ初期化処理後のコマンドの受け取りが可能になるものの、主基板のＣＰＵによるＣＰＵ初期化処理後のコマンド発行が行われないので、パチンコ機が誤動作するという問題点があった。
【０００７】
本発明の目的は、上記のような問題点を解決し、電源投入後のみならず電源瞬停後においても、各副制御手段によるコマンドの取り損ないを防止することができる遊技機を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明は、主制御手段と、該主制御手段からの制御コマンドに従って予め定めた制御を行なう複数の副制御手段と、電源が投入されてから予め定めた時間が経過した後にアクティブからインアクティブになり、瞬停後に前記時間より短い予め定めた保持時間だけアクティブな状態を保持してからインアクティブになるパワーオンリセット信号を前記主制御手段と前記複数の副制御手段とに供給する供給手段とを有する遊技機において、
前記主制御手段は、第１抵抗と、該第１抵抗より抵抗値が小さい第２抵抗と、コンデンサと、ダイオードと、シュミットトリガバッファとを有し、前記供給手段により供給されたパワーオンリセット信号を遅延させる遅延手段であって、前記第１抵抗と前記コンデンサは、該第１抵抗を介してチャージされる前記コンデンサの端子間電圧が前記シュミットトリガバッファのスレショルド電圧まで上昇するのにかかる時間と本主制御手段の初期化処理時間との合計時間が、前記複数の副制御手段のうちの最大初期化処理時間を超える所定時間に等しくなるような抵抗値およびキャパシタンスを有し、前記第２抵抗は、前記ダイオードと前記第２抵抗とを直列接続してなる回路を介してディスチャージされる前記コンデンサの端子間電圧が前記シュミットトリガバッファのスレショルド電圧まで下降するのにかかる時間が、前記保持時間未満の所定時間に等しくなるような抵抗値を有する遅延手段を備えたことを特徴とする。
【０００９】
請求項２の発明は、主制御手段と、該主制御手段からの制御コマンドに従って予め定めた制御を行なう複数の副制御手段と、電源が投入されてから予め定めた時間が経過した後にアクティブからインアクティブになり、瞬停後に前記時間より短い予め定めた保持時間だけアクティブな状態を保持してからインアクティブになるパワーオンリセット信号を前記主制御手段と前記複数の副制御手段とに供給する供給手段とを有する遊技機において、前記主制御手段は、クロックを生成するクロック生成手段と、前記供給手段により供給されたパワーオンリセット信号を遅延させる遅延手段であって、アクティブな前記パワーオンリセット信号によりリセットして出力をアクティブにし、他方、インアクティブな前記パワーオンリセット信号によりリセットを解除して出力をインアクティブにするカウンタであって、リセット解除時に、前記クロック生成手段により生成されたクロックを、該クロックのパルス幅と前記複数の副制御手段のうちの最大初期化処理時間とから予め定めた個数だけカウントしたとき前記出力をインアクティブにするカウンタを有する遅延手段と、前記遅延手段のカウンタの出力側に接続され前記カウンタからの出力を反転させるインバータと、前記インバータの出力と前記クロック手段から出力されるクロックとをＡＮＤ演算し、その演算結果を前記カウンタに入力するＡＮＤゲートとを備えたことを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１１】
＜第１の実施の形態＞
図１は本発明の第１の実施の形態を示す。これはパチンコ機の例である。図１において、１は電源ユニットであって、レギュレータ１０１と、パワーオンリセット回路１０２とを有する。レギュレータ１０１は１２Ｖおよび５Ｖの電圧を出力するものである。パワーオンリセット回路１０２はレギュレータ１０１から５Ｖの電圧が出力されてから所定時間が経過した後、パワーオンリセット信号を出力するものである。２は主制御部であり、遅延回路２０１と、ＣＰＵ２０２とを有する。遅延回路２０１はパワーオンリセット回路１０２からのパワーオンリセット信号を所定時間だけ遅延するものである。ＣＰＵ２０２はＲＯＭおよびＲＡＭを内蔵しており、ＣＰＵ２０２には遅延回路２０１からのパワーオンリセット信号が入力されるようになっている。
【００１２】
３は図柄制御部であって、ＲＯＭおよびＲＡＭを内蔵したＣＰＵ３０１を有し、表示器４を駆動制御するものである。図柄制御部３にはレギュレータ１０１の１２Ｖおよび５Ｖの電圧が印加してある。ＣＰＵ３０１にはパワーオンリセット回路１０２からパワーオンリセット信号が直接入力されている。５は音声制御部であって、ＲＯＭおよびＲＡＭを内蔵したＣＰＵ５０１を有し、スピーカ４を駆動制御するものである。音声制御部５にはレギュレータ１０１の１２Ｖおよび５Ｖの電圧が印加してある。ＣＰＵ５０１にはパワーオンリセット回路１０２からパワーオンリセット信号が直接入力されている。
【００１３】
７はランプ制御部であって、ＲＯＭおよびＲＡＭを内蔵したＣＰＵ７０１を有し、表示灯８を駆動制御するものである。ランプ制御部７にはレギュレータ１０１の１２Ｖおよび５Ｖの電圧が印加してある。ＣＰＵ７０１にはパワーオンリセット回路１０２からパワーオンリセット信号が直接入力されている。９は払出制御部であって、ＲＯＭおよびＲＡＭを内蔵したＣＰＵ９０１を有し、払出装置１０を制御するものである。払出制御部９にはレギュレータ１０１の１２Ｖおよび５Ｖの電圧が印加してある。ＣＰＵ９０１にはパワーオンリセット回路１０２からパワーオンリセット信号が直接入力されている。１１は発射制御部であって、ＲＯＭおよびＲＡＭを内蔵したＣＰＵ１１０１を有し、発射装置１２を制御するものである。発射制御部１１にはレギュレータ１０１の１２Ｖおよび５Ｖの電圧が印加してある。ＣＰＵ１１０１にはパワーオンリセット回路１０２からパワーオンリセット信号が直接入力されている。
【００１４】
図柄制御部３と、音声制御部５と、ランプ制御部７と、払出制御部９と、発射制御部１１は、それぞれ、主制御部２に対する副制御部である。
【００１５】
図２は図１の遅延回路２０１の構成を示す。パワーオンリセット信号入力端子は抵抗２１を介してシュミットトリガバッファ２３の入力端子に接続してあり、抵抗２１と、シュミットトリガバッファ２３の入力端子とのノードは、コンデンサ２２を介してグランドに接続してあり、抵抗２４とダイオード２５のカソードを接続してなる回路が抵抗２１に並列に接続してある。
【００１６】
このように構成した遅延回路２０１によれば、パワーオンリセット信号の立ち上がりエッジ（図３（ａ））は、次の式、すなわち、
【００１７】
【数１】
Ｔrd  ＝  −Ｃ・Ｒ１・ln（１−（Ｖth／Ｖh））  …（１）
【００１８】
ただし、Ｃ：コンデンサ２２のキャパシタンス、
Ｒ１：抵抗２１の抵抗値、
Ｖth：シュミットトリガバッファのスレショルド、
Ｖh：パワーオンリセット信号のハイレベル電圧
から求められた遅延時間Ｔrdだけ遅延されることになる（図３（ｂ），（ｃ）参照）。
【００１９】
他方、このように構成した遅延回路２０１によれば、パワーオンリセット信号の立ち下がりエッジ（図３（ａ））は、次の式、すなわち、
【００２０】
【数２】
Ｔfd  ＝  −Ｃ・Ｒ２・ln（Ｖth／Ｖh）          …（２）
【００２１】
ただし、Ｃ：コンデンサ２２のキャパシタンス、
Ｒ２：抵抗２４の抵抗値、
Ｖth：シュミットトリガバッファのスレショルド、
Ｖh：パワーオンリセット信号のハイレベル電圧
から求められた遅延時間Ｔfdだけ遅延されることになる（図３（ｂ），（ｃ）参照）。
【００２２】
ここで、シュミットトリガバッファのスレショルド（Ｖth）と、パワーオンリセット信号のハイレベル電圧（Ｖh）は、予め知られているものとする。
【００２３】
そこで、遅延時間Ｔrdと主基板の初期化処理時間との合計時間を、図形制御部３、音声制御部５、ランプ制御部７、払出制御部９、発射制御部１１のうちの最大初期化処理時間を超える所定時間に等しくし、しかも、遅延時間Ｔfdを、瞬停時にパワーオンリセット信号のレベルが一旦ローレベルになってからハイレベルになるまでの予め知られた保持時間Ｔinst未満の所定時間に等しくした場合に、式（１），（２）を満足し、さらに、
【００２４】
【数３】
抵抗２１の抵抗値  ＞＞  抵抗２４の抵抗値
【００２５】
を満足するキャパシタンスおよび抵抗値を有するコンデンサ２２と抵抗２１，２４を採用した。
【００２６】
このようなキャパシタンスおよび抵抗値を有するコンデンサ２２および抵抗２１，２４を採用した遅延回路２０１によれば、電源投入後のパワーオンリセット信号の立ち上がりエッジの立ち上がりエッジ遅延時間と主基板の初期化処理時間との合計時間が、サブ基板の最大初期化処理時間を超えることになり、他方、電源瞬停後にパワーオンリセット信号の立ち下がりエッジを時間Ｔinst未満の所定時間だけ遅延させることができるとともに、立ち上がりエッジ遅延時間と主基板の初期化処理時間との合計時間が、サブ基板の最大初期化処理時間を超えることになる。
【００２７】
したがって、電源投入後のみならず電源瞬停後においても、図形制御部３、音声制御部５、ランプ制御部７、払出制御部９、発射制御部１１によるコマンドの取り損ないを防止することができる。
【００２８】
＜第２の実施の形態＞
本実施の形態は第１の実施の形態との比較でいえば、遅延回路の構成が異なる。
【００２９】
図４は本実施の形態に係る遅延回路を示す。この遅延回路は、カウンタ４１と、インバータ４２と、ＡＮＤゲート４３とを有する。カウンタ４１はローレベルのパワーオンリセット信号によりリセットされるようになっており、インバータ４２はカウンタの出力レベルを反転するものであり、ＡＮＤゲート４３はインバータ４２の出力とクロックｃｋとをＡＮＤ演算するものである。
【００３０】
カウンタ４１はクロックｃｋをｎ個カウントしたとき出力端子のレベルがハイレベルになるようにしてあり、このとき、インバータ４２の出力により、ＡＮＤゲート４３の２入力端子の一方がローレベルになり、ＡＮＤゲート４３の出力にクロックｃｋが出力されず、従って、カウンタ４１にクロックｃｋが入力されない。
【００３１】
遅延時間Ｔdを、図形制御部３、音声制御部５、ランプ制御部７、払出制御部９、発射制御部１１のうちの最大初期化処理時間を超える所定時間に等しくするものとする。
【００３２】
さらに、クロックｃｋのパルス幅ｔと、遅延時間Ｔdと、カウンタ４１のカウント数ｎとの間の関係式、すなわち、
【００３３】
【数４】
Ｔd  ≦  ｔ・ｎ
【００３４】
から求めたｎを採用するものとする。
【００３５】
このように構成した遅延回路によれば、電源が投入されてからパワーオンリセット回路１０２からのパワーオンリセット信号が立ち上がるまでは、カウンタ４１はリセットされて、出力端子のレベルはローレベルになっており、インバータ４２の出力レベルはハイレベルになっている。その結果、クロックｃｋはＡＮＤゲート４３を介してカウンタ４１に入力されるが、カウンタ４１はリセット状態にあるので、クロックｃｋをカウントできない（図５（ｃ），（ｄ））。
【００３６】
その後、パワーオンリセット信号が立ち上がると（図５（ｂ））、カウンタ４１はリセットが解除されクロックｃｋのカウントを開始する。そして、クロックｃｋをｎ個カウントすると（図５（ｄ））、カウンタ４１の出力端子のレベルがローレベルからハイレベルになり（図５（ｅ））、よって、インバータ４２の出力レベルがローレベルになる。その結果、クロックｃｋはＡＮＤゲートを介してカウンタ４１に入力されなくなる。
【００３７】
他方、一度、電源瞬停（図５（ａ））が発生すると、パワーオンリセット信号が立ち上がるまで、すなわち、電源が供給されてから時間Ｔinstが経過するまでは、パワーオンリセット信号のレベルはローレベルであるので、カウンタ４１はリセット状態にあり、出力端子のレベルがローレベルになっており、インバータ４２の出力レベルがハイレベルになっている。クロックｃｋはＡＮＤゲートを介してカウンタ４１に入力されるが、カウンタ４１はリセット状態にあるので、クロックｃｋをカウントできない（図５（ｃ），（ｄ））。
【００３８】
そして、パワーオンリセット信号が立ち上がると（図５（ｂ））、カウンタ４１はリセットが解除されてクロックｃｋのカウントを開始する。そして、クロックｃｋをｎ個カウントすると（図５（ｄ））、すなわち、クロックｃｋのパルス幅とｎとの乗算結果に相当する立ち上がりエッジ遅延時間だけ遅延されると、出力端子のレベルがローレベルからハイレベルになり（図５（ｅ））、よって、インバータ４２の出力レベルがローレベルになる。その結果、クロックｃｋはＡＮＤゲートを介してカウンタ４１に入力されなくなる。
【００３９】
このような遅延回路２０１によれば、電源投入後のパワーオンリセット信号の立ち上がりエッジの立ち上がりエッジ遅延時間と主基板の初期化処理時間との合計時間が、サブ基板の最大初期化処理時間を超えることになり、他方、電源瞬停後にパワーオンリセット信号の立ち下がりエッジを時間Ｔinst未満の所定時間だけ遅延させることができるとともに、立ち上がりエッジ遅延時間と主基板の初期化処理時間との合計時間が、サブ基板の最大初期化処理時間を超えることになる。
【００４０】
したがって、電源投入後のみならず電源瞬停後においても、図形制御部３、音声制御部５、ランプ制御部７、払出制御部９、発射制御部１１によるコマンドの取り損ないを防止することができる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、上記のように構成したので、電源投入後のみならず電源瞬停後においても、各副制御部によるコマンドの取り損ないを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１の遅延回路２０１の構成を示す回路図である。
【図３】図２の遅延回路２０１各部のタイミングの一例を示すタイミング図である。
【図４】本発明の第２の実施の形態を示すブロック図である。
【図５】図４の遅延回路各部のタイミングの一例を示すタイミング図である。
【図６】遅延回路の従来例を示す回路図である。
【図７】図６の遅延回路各部のタイミングの一例を示すタイミング図である。
【符号の説明】
１  電源ユニット
２  主制御部
３  図形制御部
４  音声制御部
７  ランプ制御部
９  払出制御部
１１  発射制御部
２１，２４  抵抗
２２  コンデンサ
２３  シュミットトリガバッファ
２５  ダイオード
４１  カウンタ
４２  インバータ
４３  ＡＮＤゲート
１０１  レギュレータ
１０２  パワーオンリセット回路
２０１  遅延回路
２０２，３０１，５０１，７０１，９０１，１１０１  ＣＰＵ
【図１】
0004723757.tif 000002
【図２】
0004723757.tif 000003
【図３】
0004723757.tif 000004
【図４】
0004723757.tif 000005
【図５】
0004723757.tif 000006
【図６】
0004723757.tif 000007
【図７】
0004723757.tif 000008