(57)【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、前記メモリブロックを冗長救済するブロック冗長部とを備える記憶装置の冗長設定方法であって、
前記メモリブロックの試験の際、前記ワード線を共通として前記ビット線を順次選択して試験を行なう第１のステップと、
前記第１のステップにおいて前記ビット線の選択が一巡される間に、単一の前記基本コラム領域に対して不良が検出される場合に、該基本コラム領域を前記コラム冗長部に置換する第２のステップと、
前記第１のステップにおいて前記ビット線の選択が一巡される間に、複数の前記基本コラム領域に不良が検出される場合に、前記メモリブロックを前記ブロック冗長部に置換する第３のステップと、
を有することを特徴とする記憶装置の冗長設定方法。
【請求項２】
前記第２のステップは、
前記第１のステップにおいて前記ビット線への選択が一巡した後に、同一の前記ワード線に対して、再度前記ビット線を順次選択して再試験を行なう第４のステップと、
前記第４のステップにより不良が検出されることに応じて、該不良が検出された前記基本コラム領域を、前記コラム冗長部に置換する第５のステップとを有することを特徴とする請求項１に記載の記憶装置の冗長設定方法。
【請求項３】
前記第１のステップは、
最初の不良が検出されたことを記憶する第６のステップと、
前記第６のステップの後、不良が検出された前記基本コラム領域を越えて試験対象が移動したことを記憶する第７のステップと、
を有することを特徴とする請求項１に記載の記憶装置の冗長設定方法。
【請求項４】
前記第７のステップは、前記基本コラム領域を識別するアドレスのうち、少なくとも最下位アドレスの論理レベル遷移に応じて、試験対象の移動を記憶する第８のステップを含むことを特徴とする請求項３に記載の記憶装置の冗長設定方法。
【請求項５】
前記第２のステップは、
前記第７のステップの後、新たな不良が検出されることなく前記ビット線への選択が一巡した後に、同一の前記ワード線に対して、再度前記ビット線を順次選択して再試験を行なう第９のステップと、
前記第９のステップにより不良が検出されることに応じて、該不良が検出された前記基本コラム領域を、前記コラム冗長部に置換する第１０のステップとを有することを特徴とする請求項３に記載の記憶装置の冗長設定方法。
【請求項６】
前記第３のステップは、
前記第７のステップの後、新たな不良が検出されることに応じて、前記メモリブロックを前記ブロック冗長部に置換する第１１のステップを有することを特徴とする請求項３に記載の記憶装置の冗長設定方法。
【請求項７】
所定条件に応じて、前記第２のステップおよび前記第３のステップに代えて、前記第１のステップにおいて前記ビット線の選択が一巡される間に不良が検出される場合に、前記メモリブロックを前記ブロック冗長部に置換する第１２のステップを有することを特徴とする請求項１に記載の記憶装置の冗長設定方法。
【請求項８】
前記所定条件とは、
既に置換された前記コラム冗長部において不良が検出される場合、
置換可能なコラム冗長部がない場合、
前記ブロック冗長部への置換が優先される場合、
の少なくとも何れか一つに該当する場合であることを特徴とする請求項７に記載の記憶装置の冗長設定方法。
【請求項９】
複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、前記メモリブロックを冗長救済するブロック冗長部とを備える記憶装置であって、
前記メモリブロックにおいて、前記ワード線を共通として前記ビット線を順次選択して試験を行なう際、
不良の検出に応じて不良検出フラグをセットする不良検出セット部と、
前記不良検出フラグのセットの後、試験対象の前記基本コラム領域が不良検出の前記基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする領域切替セット部と、
前記不良検出フラグおよび前記領域切替フラグが共にセットされている状態で、新たな不良が検出されることに応じて、ブロック冗長を指示するブロック冗長フラグをセットするブロック冗長セット部と、
を備えることを特徴とする記憶装置。
【請求項１０】
前記領域切替セット部は、前記基本コラム領域を識別するアドレスのうち、少なくとも最下位アドレスの論理レベルの遷移を検出するアドレス遷移検出部を備えることを特徴とする請求項９に記載の記憶装置。
【請求項１１】
前記不良検出フラグおよび前記領域切替フラグが共にセットされている状態で、新たな不良が検出されることなく前記ビット線への選択が一巡した場合に、コラム冗長を指示するコラム冗長フラグをセットするコラム冗長セット部を備えることを特徴とする請求項９に記載の記憶装置。
【請求項１２】
所定条件に応じて、前記コラム冗長フラグをマスクし前記ブロック冗長フラグを出力するブロック冗長指示フラグをセットするブロック冗長指示部を備えることを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
前記所定条件とは、
既に置換された前記コラム冗長部において不良が検出される場合、
置換可能なコラム冗長部がない場合、
前記ブロック冗長部への置換が優先される場合、
の少なくとも何れか一つに該当する場合であることを特徴とする請求項１２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種類の冗長単位を備える記憶装置の冗長設定方法、および記憶装置に関するものであり、特に、冗長単位として、コラム冗長部とブロック冗長部とを備える記憶装置における冗長救済の設定に関するものである。
【背景技術】
【０００２】
記憶装置には、不良メモリセルまたは／および不良セクタを救済する目的で、冗長メモリセルまたは／および冗長セクタが備えられているものがある。不良メモリセルまたは／および不良セクタを特定するアドレスを、ＣＡＭ等の内部記憶領域に記憶しておく。入力されるアドレスが記憶されているアドレスに一致する場合に、冗長メモリセルまたは／および冗長セクタにアクセス先を変更して冗長救済が行われる。
【０００３】
冗長救済に関する技術は、例えば、特許文献1、２に開示されている。冗長救済される冗長単位は、コラム冗長といわれるビット線またはビット線群を冗長単位とするもの、およびセクタ冗長といわれるセクタを冗長単位とするものがある。また、これらの冗長単位が適宜に組み合わされて、複数種類の冗長救済を行うことも考えられる。
【０００４】
複数種類の冗長単位を有する場合、効率のよい冗長救済を行うためには、不良メモリセルに対して使用すべき冗長単位を選択する必要がある。不良メモリセルのアドレス情報を記憶しておき、メモリセルアレイにおける不良メモリセルの分布に応じて、コラム冗長で冗長救済が可能であるか、またはセクタ冗長により冗長救済すべきであるかの判断を行うことが一般的である。
【０００５】
【特許文献１】特開２０００−２３１７９５号公報
【特許文献２】特開２００４−１０３１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、複数種類の冗長単位を備える場合に、不良メモリセルのアドレスを記憶してその分布から使用すべき冗長単位を判断するためには、全ての不良メモリセルのアドレスを記憶するのに十分な記憶領域を確保する場合がある。更に、記憶されたアドレスから不良メモリセルの分布を分析して使用すべき冗長単位を判断するといった煩雑な制御を必要とする。十分な記憶領域と、判断のための煩雑な制御を備える必要があり問題である。
【０００７】
特に、ビルトインセルフテスト（以下、ＢＩＳＴと略記する）なる、内蔵の試験回路によるメモリセルの自動診断機能を備えた記憶装置においては、冗長救済における冗長単位の選択も自立的に行う必要がある。全ての不良メモリセルのアドレスを記憶する十分な記憶領域が必要となり、的確な冗長単位を判断のための煩雑な制御も内蔵しなければならない。回路規模の増大を招来するおそれがあり問題である。
【課題を解決するための手段】
【０００８】
本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、コラム冗長部による冗長救済を優先しながら不良コラムの位置を把握し、必要に応じて、ブロック冗長部による冗長救済を行なうことが可能な記憶装置の冗長設定方法、および記憶装置を提供することを目的とする。
【０００９】
前記目的を達成するためになされた本発明の記憶装置の冗長設定方法は、複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備える記憶装置の冗長設定方法であって、メモリブロックの試験の際、ワード線を共通としてビット線を順次選択して試験を行なう第１のステップと、第１のステップにおいてビット線の選択が一巡される間に、単一の基本コラム領域に対して不良が検出される場合に、基本コラム領域をコラム冗長部に置換する第２のステップと、第１のステップにおいてビット線の選択が一巡される間に、複数の基本コラム領域に不良が検出される場合に、メモリブロックをブロック冗長部に置換する第３のステップと、を有することを特徴とする。
【００１０】
本発明の記憶装置の冗長設定方法では、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備える記憶装置に対して、メモリブロックの試験の際、ワード線を共通としてビット線を順次選択して試験を行ない、ビット線の選択が一巡される間に、単一の基本コラム領域に対して不良が検出される場合には基本コラム領域をコラム冗長部に置換し、複数の基本コラム領域に不良が検出される場合にはメモリブロックをブロック冗長部に置換する。
【００１１】
これにより、選択されたワード線に接続されているビット線を一巡して試験を行ない、この間、不良の検出される基本コラム領域の数に応じて、冗長救済される冗長部を、コラム冗長部とブロック冗長部とで選択することができる。単一の基本コラム領域においてのみ不良が検出される場合は、不良が検出された基本コラム領域をコラム冗長部に置換すれば足り、複数の基本コラム領域に不良が検出された場合に、試験が行なわれているメモリブロックをブロック冗長部に置換すればよい。不良の基本コラム領域が単一のうちはコラム冗長部に置換する設定にしておき、更に不良の基本コラム領域が検出された時点で、ブロック冗長部に置換する設定とすることができる。
【００１２】
また、本発明の記憶装置は、複数のワード線と複数のビット線とを備えるメモリブロックについて、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備える記憶装置であって、メモリブロックにおいて、ワード線を共通としてビット線を順次選択して試験を行なう際、不良の検出に応じて不良検出フラグをセットする不良検出セット部と、不良検出フラグのセットの後、試験対象の基本コラム領域が不良検出の基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする領域切替セット部と、不良検出フラグおよび領域切替フラグが共にセットされている状態で、新たな不良が検出されることに応じて、ブロック冗長を指示するブロック冗長フラグをセットするブロック冗長セット部と、を備えることを特徴とする。
【００１３】
本発明の記憶装置では、所定数のビット線ごとに区画される基本コラム領域に対して冗長救済するコラム冗長部と、メモリブロックを冗長救済するブロック冗長部とを備えており、ワード線を共通としてビット線を順次選択して試験を行ない、不良検出セット部が、不良の検出されることに応じて不良検出フラグをセットし、領域切替セット部が、不良検出フラグがセットされた後に、試験対象の基本コラム領域が不良検出の基本コラム領域を越えて移動することに応じて、領域切替フラグをセットする。そして、ブロック冗長セット部により、不良検出フラグおよび領域切替フラグが共にセットされている状態で、新たな不良が検出されることに応じて、ブロック冗長が指示される。
【００１４】
これにより、選択されたワード線に接続されているビット線を一巡して試験を行なう際、不良が検出されることに応じて不良検出フラグを立て、その後、基本コラム領域が移動したことを領域置換フラグで把握することができる。不良検出フラグと領域置換フラグとが立っている状態で、更に不良が検出されるか否かを検出してやれば、選択されたワード線においてビット線が一巡する間において、不良の検出される基本コラム領域の単複を検出することができ、置換すべき冗長部が、コラム冗長部かブロック冗長部かを決定することができる。
【発明の効果】
【００１５】
本発明によれば、検出される全不良メモリのアドレス等の不良位置情報を記憶した後、記憶された不良位置の分布に応じて置換すべき冗長部を決定する等の手続きが不要となり、効率的に冗長救済すべき冗長部を決定することができる。
【００１６】
また、上記の手続きを実行する制御回路を備える必要はなく、特に、ＢＩＳＴ機能を備える場合に、この制御回路を内蔵する必要がなくなり、ＢＩＳＴ機能を内蔵する際の回路規模の増大を抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態の記憶装置の回路ブロック図である。
【図２】実施形態の記憶装置における、ワード／ビット線の構成、および冗長部の構成を示す図である。
【図３】不良検出セット部の回路図である。
【図４】領域切替セット部の回路図である。
【図５】コラム冗長部への置換決定を示すフラグセット部の回路図である。
【図６】冗長を指示する信号を生成する回路の回路図である。
【図７】コラム冗長が行なわれる際の動作波形図である。
【図８】ブロック冗長が行なわれる際の動作波形図である。
【図９】実施形態の冗長設定方法を示す動作フロー図である。
【符号の説明】
【００１８】
１      ＢＩＳＴ制御回路
２      バイアス生成回路
３      アドレスシーケンサ
４      メモリセルアレイ
４Ｎ      通常メモリ領域
４Ｒ      冗長メモリ領域
５Ａ      コラムアドレス記憶部
５Ｂ      セクタアドレス記憶部
６      ベリファイ回路
７      データ比較回路
ＣＵ      基本コラム領域
ＲＣ      コラム冗長部
ＲＳ      セクタ冗長部
Ｓ      セクタ
Ａｎ      最下位アドレス信号
Ａｎ＿ＦＬＡＧ      領域切替フラグ
Ｄ      データ信号
ＥｘＤ      データ期待値
ｉｎｔ＿ＲＥＣＨＥＣＫ      不良検出内部信号
ＭＡＴＣＨ      一致信号
ＭＡＸＣＡ      最大コラムアドレス信号
ＲＣＯＬ      コラム冗長フラグ
Ｒｅｐ＿ＦＬＡＧ      冗長フラグ
ＲＥＣＨＥＣＫ      不良検出フラグ
ＲＥＰＡＩＲ      冗長指示信号
ＲＳ＿ＳＥＬ      ブロック冗長指示フラグ
ＲＳＥＣ      セクタ冗長フラグ
ＲＳＴ      リセット信号
ＶＥＲＩＦＹ      ベリファイ信号
【発明を実施するための最良の形態】
【００１９】
以下、本発明の記憶装置の冗長設定方法、および記憶装置について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。
【００２０】
図１示す実施形態の回路ブロックは、ＢＩＳＴ機能が内蔵された記憶装置に関し、ＢＩＳＴ機能を奏する回路部分を中心に記載されており、通常のアクセス動作に関する回路部分については記載が省略されている。
【００２１】
ＢＩＳＴ制御回路１は、ＢＩＳＴ機能による自動試験を制御する制御回路である。バイアス制御信号ＢＣＴＬに応じてバイアス生成回路２を制御し、メモリセルアレイ４に対して、所定のバイアス信号ＢＩＡＳを出力する。例えば、フローティングゲートにおける電荷の蓄積・放出に応じてデータを記憶する不揮発性記憶装置においては、ＢＩＳＴ制御回路１による制御シーケンスに伴い、消去動作やプログラム動作に応じたバイアス電圧が出力される。不揮発性トランジスタのゲート端子、ソース・ドレイン端子、ウェル端子等、必要に応じてバイアス信号ＢＩＡＳが出力される。ＢＩＳＴ機能においては、ＢＩＳＴ制御回路１の構成に応じて、通常、複数のデータパターンの書き込み動作および書き込まれたデータの読み出し動作が行なわれる。データの書き込み動作（消去動作およびプログラム動作）や読み出し動作（ベリファイ動作）に応じて、バイアス電圧ＢＩＡＳが制御されて出力される。
【００２２】
ＢＩＳＴ機能による自動試験では、メモリセルアレイ４に配置されている個々のメモリセル等を特定するアドレス信号は、アドレスシーケンサ３により生成される。ＢＩＳＴ制御回路１からのアドレス制御信号ＡＣＴＬに応じて、セクタアドレスＳＡＤＤ、ロウアドレスＲＡＤＤ、およびコラムアドレスＣＡＤＤがメモリセルアレイ４に出力される。
【００２３】
ここで、アドレスシーケンサ３が生成するアドレス信号は、メモリセルアレイ４のうち、通常のアクセス動作により外部からアクセス可能な通常メモリ領域４Ｎにより構成されるメモリ空間を識別するアドレス信号である。冗長メモリ領域４Ｒについては、冗長救済により置換されていればアクセスは可能ではあるが、この場合は、通常メモリ領域４Ｎを特定するアドレス信号の入力に対してアクセス先が置換されるのであって、冗長メモリ領域４Ｒを直接指示するアドレス信号の入力は不可能であることが一般的である。この場合、アドレスシーケンサ３も、外部から入力可能なアドレス信号の生成を行なう回路であり、直接冗長メモリ領域４Ｒを特定するアドレス信号は生成されない。
【００２４】
ＢＩＳＴ制御回路１は、アドレスシーケンサ３から、通常メモリ領域４Ｎにおける基本コラム領域ＣＵを識別するアドレス信号のうち最下位アドレス信号Ａｎ（以後、単に最下位アドレス信号Ａｎと呼ぶこともある）、およびアドレスシーケンサ３から最大のコラムアドレスが出力されていることを示す最大コラムアドレス信号ＭＡＸＣＡを取得する。
【００２５】
ここで、メモリセルアレイ４は、図２に概略図を示す構成を有している。通常メモリ領域４Ｎは、消去動作の単位となるセクタＳを複数備えて構成されている。各セクタＳには、複数のワード線ＷＬｍと、ワード線ＷＬｍに交差するビット線ＢＬ１１〜ＢＬｎ４とが配線されており、各交点部分にメモリセルが配置されている。ＢＩＳＴ機能による試験は、ワード線ＷＬｍごとにビット線ＢＬ１１〜ＢＬｎ４を順次移動してメモリセルの選択が行なわれる。
【００２６】
冗長メモリ領域４Ｒは、コラム冗長部ＲＣとセクタ冗長部ＲＳとで構成されている。コラム冗長部ＲＣは４本のビット線で構成されている。通常メモリ領域４Ｎにおいて隣接する４本のビット線ＢＬ１１〜１４乃至ＢＬｎ１〜ｎ４を基本コラム領域ＣＵとし、基本コラム領域ＣＵごとにコラム冗長部ＲＣに置換することができる。コラム冗長である。また、セクタ冗長部ＲＳは、通常メモリ領域４ＮにおけるセクタＳと同じメモリ容量を有しており、セクタＳ全体を置換することができる。セクタ冗長である。
【００２７】
ここで、図２においては、冗長メモリ領域４Ｒとして、コラム冗長部ＲＣとセクタ冗長部ＲＳを各１ユニット備える場合を例示したが、本発明は、これに限定されるものではない。コラム冗長部ＲＣおよびセクタ冗長部ＲＳの少なくとも一方は、複数のユニットを備える構成とすることができる。また、セクタ冗長部ＲＳを構成する基本コラム領域ＣＵをコラム冗長部ＲＣとすることもできる。また、通常メモリ領域４Ｎにおいて複数のセクタＳを備えるものとして説明したが、セクタＳの構成数は特に限定はなく、通常メモリ領域４ＮにセクタＳの区画がない場合も考えられる。尚、セクタＳはメモリブロックの一例であり、セクタ冗長部ＲＳはブロック冗長部の一例である。以下の説明では、セクタをブロックの一例として説明する。
【００２８】
図１の説明に戻る。アドレスシーケンサ３からのコラムアドレスＲＡＤＤ、およびセクタアドレスＳＡＤＤは、更に、各々コラムアドレス記憶部５Ａ、およびセクタアドレス記憶部５Ｂに入力される。これらの記憶部は不揮発性メモリからなるＣＡＭ等により構成されている。コラムアドレス記憶部５Ａ、およびセクタアドレス記憶部５Ｂは、ＢＩＳＴ制御回路１より出力される、コラム冗長フラグＲＣＯＬ、およびセクタ冗長フラグＲＳＥＣにより制御され、コラムアドレスＲＡＤＤ、およびセクタアドレスＳＡＤＤを取り込んで記憶する。記憶されたコラムアドレスＲＡＤＤ、およびセクタアドレスＳＡＤＤは、必要に応じてメモリセルアレイ４に提供される。
【００２９】
ベリファイ動作時、メモリセルアレイ４から読み出されるデータＰｒｅＤは、ベリファイ回路６により増幅され、データ信号Ｄとしてデータ比較回路７に入力される。データ比較回路７には、ＢＩＳＴ制御回路１からデータ期待値ＥｘＤが入力され、両者が比較される。データ信号Ｄがデータ期待値ＥｘＤに一致すると、一致信号ＭＡＴＣＨがＢＩＳＴ制御回路１に出力される。
【００３０】
ＢＩＳＴ制御回路１では、一致信号ＭＡＴＣＨに応じて、メモリセルアレイ４を冗長救済することとなる。この際、アドレスシーケンサ３から出力される、最下位アドレス信号Ａｎ、および最大コラムアドレス信号ＭＡＸＣＡに応じて、コラム冗長フラグＲＣＯＬ、セクタ冗長フラグＲＳＥＣを出力して、アドレスシーケンサ３から出力されているアドレス信号に対して、コラム冗長またはセクタ冗長を選択する。
【００３１】
具体的には後述するが、選択されたワード線に対してビット線を順次選択することにより試験を行なう。一致信号ＭＡＴＣＨによりデータ不一致を検出し、最下位アドレス信号Ａｎにより基本コラム領域ＣＵの単位で不良位置の検出を行ない、最大コラムアドレス信号ＭＡＸＣＡにより、選択されたワード線でのビット線選択の完了を把握した上で、単一の基本コラム領域ＣＵでの不良検出の際には、コラム冗長フラグＲＣＯＬを立て、複数の基本コラム領域ＣＵに不良箇所が存在する場合には、セクタ冗長フラグＲＳＥＣを立てる。これにより、選択されたワード線に対する試験の完了に応じて、コラム冗長またはセクタ冗長の選択が行なわれ、効率的な冗長救済が行なわれる。
【００３２】
図３乃至図６は、ＢＩＳＴ制御回路１に備えられている内部回路の一例である。図３は、不良検出フラグＲＥＣＨＥＣＫを出力する不良検出セット部の回路例である。アンドゲートＡ１〜Ａ３、ノアゲートＮＯ１〜ＮＯ３、およびインバータゲートＩ１により構成されている論理部での論理演算に応じて、ノアゲートＮＯ３から出力される不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫが、クロック信号ＣＬＫによりフリップフロップＤ１に取り込まれて、不良検出フラグＲＥＣＨＥＣＫがラッチされると共に出力される。
【００３３】
不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫは、未だ不良が検出されておらず、後述の冗長フラグＲｅｐ＿ＦＬＡＧがローレベルの非活性状態にある間に、ノアゲートＮＯ２の出力信号がローレベルに遷移することによりハイレベルに遷移する。不良検出フラグＲＥＣＨＥＣＫは、ハイレベルに遷移した不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫがクロック信号ＣＬＫによりフリップフロップＤ１に取り込まれて、ハイレベル信号が出力される。
【００３４】
ノアゲートＮＯ２は、アンドゲートＡ２、Ａ３の少なくとも何れか一方の出力信号がハイレベルの場合にローレベル信号が出力される。未だ不良が検出されていない状態では、不良検出フラグＲＥＣＨＥＣＫはローレベルであり、アンドゲートＡ２はローレベルである。したがって、不良検出フラグＲＥＣＨＥＣＫのハイレベルへのセットは、アンドゲートＡ３の出力信号がハイレベルに遷移することに応じて行なわれる。ベリファイ動作状態（ベリファイ信号ＶＥＲＩＦＹがハイレベルの状態）において、データ信号Ｄとデータ期待値ＥｘＤとの不一致を指示するローレベルの一致信号ＭＡＴＣＨがインバータゲートＩ１を介して供給される場合である。すなわち、不良検出に応じて不良検出フラグＲＥＣＨＥＣＫがハイレベルにセットされる。
【００３５】
また、不良検出フラグＲＥＣＨＥＣＫのローレベルへのリセットは、ノアゲートＮＯ３の出力信号がローレベルに遷移することに応じて行なわれる。冗長フラグＲｅｐ＿ＦＬＡＧ、またはノアゲートＮＯ２の出力信号のうち少なくとも何れか一方がハイレベルに遷移する場合である。ノアゲートＮＯ２の出力信号については、アンドゲートＡ２、Ａ３の出力信号が共にローレベルになる場合である。リセット状態となりリセット信号ＲＳＴがハイレベルになる場合、または、コラム冗長部ＲＣあるいはセクタ冗長部ＲＳへの置換の指示が行なわれて（冗長指示信号ＲＥＰＡＩＲがハイレベルの状態）、置換が完了する場合（ベリファイ信号ＶＥＲＩＦＹがハイレベルのベリファイ動作でハイレベルの一致信号ＭＡＴＣＨが出力される場合）である。これに、冗長フラグＲｅｐ＿ＦＬＡＧがハイレベルの場合を加えて、不良検出フラグＲＥＣＨＥＣＫがローレベルにリセットされる。
【００３６】
不良検出フラグＲＥＣＨＥＣＫは、リセット状態の場合（リセット信号がハイレベル）、コラム冗長部ＲＣあるいはセクタ冗長部ＲＳへの置換が完了する場合（冗長指示信号ＲＥＰＡＩＲ、ベリファイ信号ＶＥＲＩＦＹ、および一致信号ＭＡＴＣＨが何れもハイレベル）、または選択されたワード線において一つの基本コラム領域ＣＵにおいてのみ不良が検出された場合（冗長フラグＲｅｐ＿ＦＬＡＧがハイレベル）に、リセットされる。
【００３７】
図４は、領域切替フラグＡｎ＿ＦＬＡＧを出力する領域切替セット部の回路例である。インバータゲートＩ２〜Ｉ３、フリップフロップＤ２、イクスクルーシブオアゲートＥＯＲ１、およびノアゲートＮＯ４により構成されている論理部での論理演算に応じて、ノアゲートＮＯ４からの出力信号が、クロック信号ＣＬＫによりフリップフロップＤ３に取り込まれて、領域切替フラグＡｎ＿ＦＬＡＧがラッチされると共に出力される。
【００３８】
不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫのハイレベル遷移に応じて、フリップフロップＤ２には、インバータゲートＩ２を介して、基本コラム領域ＣＵを識別する最下位アドレス信号Ａｎの反転信号が入力され、ラッチ信号Ａｎ＿ＬＡＴとして出力される。ラッチ信号Ａｎ＿ＬＡＴは最下位アドレス信号Ａｎと共に、イクスクルーシブオアゲートＥＯＲ１に入力される。イクスクルーシブオアゲートＥＯＲ１からは、基本コラム領域ＣＵが同じうちは、互いに反転信号が入力されることによりハイレベルが出力されるところ、基本コラム領域ＣＵが移動して最下位アドレス信号Ａｎが反転することに応じて、ラッチ信号Ａｎ＿ＬＡＴと論理レベルが一致する。出力信号Ａｎ＿ＥＯＲがローレベルに反転する。インバータゲートにより不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫがローレベルに反転されてノアゲートＮＯ４に入力されているので、ノアゲートＮＯ４の出力信号がハイレベルとなる。このハイレベルの信号がクロック信号ＣＬＫに応じてフリップフロップＤ３に取り込まれ切替領域フラグＡｎ＿ＦＬＡＧがハイレベルとなる。
【００３９】
試験が行なわれている基本コラム領域ＣＵが切り替わることにより最下位アドレス信号Ａｎの論理レベルが遷移し、切替領域フラグＡｎ＿ＦＬＡＧがハイレベルにセットされる。領域切替セット部は、最下位アドレス信号Ａｎの論理レベルの遷移を検出するアドレス遷移検出部の一例である。尚、切替領域フラグＡｎ＿ＦＬＡＧのローレベルへのリセットは、不良検出セット部において、不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫがローレベルにリセットされる場合である。これは、上述の不良検出フラグＲＥＣＨＥＣＫのリセット条件と同様であるので、ここでの説明は省略する。
【００４０】
図５は、冗長フラグＰｅｐ−ＦＬＡＧを出力する冗長フラグセット部の回路例である。インバータゲートＩ４、ナンドゲートＮＡ１〜ＮＡ２、アンドゲートＡ４、およびノアゲートＮＯ５により構成されている論理部での論理演算に応じて、ノアゲートＮＯ５の出力信号が、クロック信号ＣＬＫによりフリップフロップＤ４に取り込まれて、冗長フラグＲｅｐ＿ＦＬＡＧがラッチされると共に出力される。
【００４１】
コラム冗長部ＲＣあるいはセクタ冗長部ＲＳへの置換の指示が行なわれる前の状態（冗長指示信号ＲＥＰＡＩＲがローレベル）で、アンドゲートＡ４の出力信号がローレベルになることに応じて冗長フラグＲｅｐ＿ＦＬＡＧがハイレベルにセットされる。アンドゲートＡ４の一方の入力信号は、ナンドゲートＮＡ１の出力信号であり、ナンドゲートＮＡ１には冗長フラグＲｅｐ＿ＦＬＡＧが入力されているので、冗長フラグＲｅｐ＿ＦＬＡＧのセット前の段階では出力信号がハイレベルに固定されている。したがって、アンドゲートＡ４のローレベルの出力信号は、他方の入力信号であるナンドゲートＮＡ２の出力信号がローレベルになることに応じて行なわれる。すなわち、不良が検出された後（不良検出フラグＲＥＣＨＥＣＫがハイレベル）、最終のビット線まで（最大コラムアドレス信号ＭＡＸＣＡがハイレベル）ベリファイ動作においてデータ信号Ｄがデータ期待値ＥｘＤに一致した場合（ベリファイ信号および一致信号ＭＡＴＣＨがハイレベル）に、冗長フラグＲｅｐ＿ＦＬＡＧがハイレベルにセットされる。
【００４２】
冗長フラグＲｅｐ＿ＦＬＡＧのローレベルへのリセットは、コラム冗長部ＲＣあるいはセクタ冗長部ＲＳへの置換の指示が行なわれる場合（冗長指示信号ＲＥＰＡＩＲがハイレベル場合）、または、リセット状態の場合（リセット信号ＲＳＴがハイレベル）である。
【００４３】
冗長フラグＲｅｐ＿ＦＬＡＧは、不良が検出された後（不良検出フラグＲＥＣＨＥＣＫがハイレベル）、選択されたワード線における試験が最終のビット線まで継続した場合（最大コラムアドレスＭＡＸＣＡがハイレベル）に、コラム冗長部への置換を指示するフラグである。
【００４４】
図６は、セクタ冗長指示フラグＲＳ＿ＳＥＬを出力するセクタ冗長指示部１０と、冗長指示信号ＲＥＰＡＩＲを出力する論理部を共通に備えて、ノアゲートＮＯ１０を加えたコラム冗長セット部と、インバータゲートＩ６およびノアゲートＮＯ１１を加えたセクタ冗長セット部とを構成する回路例である。
【００４５】
セクタ冗長指示部１０は、ナンドゲートＮＡ３の出力信号であるセクタ冗長指示フラグＲＳ＿ＳＥＬがハイレベルとなることに応じて、優先的にセクタ冗長部ＲＳへの置換を指示する。セクタ冗長指示フラグＲＳ＿ＳＥＬは、ノアゲートＮＯ６またはＮＯ７の少なくとも何れか一方の出力信号がローレベルとなることに応じて、ハイレベル信号を出力する。ノアゲートＮＯ６の出力信号がローレベルとなる場合とは、置換可能なコラム冗長部ＲＣが残っていない場合（信号ＲＥＣＹ＿ＭＡＸがハイレベル）、または不良が検出された基本コラム領域ＣＵが既にコラム冗長部ＲＣに置換されている場合（信号ｒｅｐｌａｃｅｄ＿ｃｏｌｕｍｎがハイレベル）である。また、ノアゲートＮＯ７の出力信号がローレベルとなる場合とは、セクタ冗長部ＲＳへの置換が優先される設定になっている場合（信号ＸＲＥＣ＿ＦＩＲＳＴがハイレベル）、または、アンドゲートＡ５により、不良が検出されてから最下位アドレス信号Ａｎが切り替わった場合（不良検出フラグＲＥＣＨＥＣＫおよび切替領域フラグＡｎ＿ＦＬＡＧが共にハイレベル）である。
【００４６】
冗長指示信号ＲＥＰＡＩＲを出力する論理部は、インバータゲートＩ５、ノアゲートＮＯ８〜ＮＯ９、アンドゲートＡ６、オアゲートＯ１、ナンドゲートＮＡ４〜ＮＡ５、およびフリップフロップＤ５により構成されている。
【００４７】
冗長フラグＲｅｐ＿ＦＬＡＧまたはセクタ冗長指示フラグＲＳ＿ＳＥＬの何れか一方がハイレベルになることにより、ノアゲートＮＯ８の出力信号がローレベルとなる。このとき、不一致のベリファイ結果を受けて（一致信号ＭＡＴＣＨがローレベル）、ノアゲートＮＯ９の出力信号がハイレベルとなる。この時点ではベリファイ動作中（ベリファイ信号がハイレベル）であるので、ナンドゲートＮＡ４の出力信号がローレベル、これにより、ナンドゲートＮＡ５の出力信号がハイレベルとなる。クロック信号ＣＬＫによりフリップフロップＤ５に取り込まれて、冗長指示信号ＲＥＰＡＩＲがハイレベルにラッチされて出力される。
【００４８】
選択されたワード線における試験で単一の基本コラム領域ＣＵでのみ不良が検出されたことを示すハイレベルの冗長フラグＲｅｐ＿ＦＬＡＧ、またはセクタ冗長部ＲＳへの置換が選択されるハイレベルのセクタ冗長指示フラグＲＳ＿ＳＥＬに応じて、置換の指示を行なう冗長指示信号ＲＥＰＡＩＲが出力される。
【００４９】
冗長指示信号ＲＥＰＡＩＲは、インバータゲートＩ５を介して反転されて、ローレベル信号としてノアゲートＮＯ１０およびＮＯ１１の一方に入力される。ノアゲートＮＯ１０およびＮＯ１１の他方には、セクタ冗長指示フラグＲＳ＿ＳＥＬおよびインバータゲートＩ６を介して反転信号が入力される。セクタ冗長部ＲＳへの置換が指示されておらず、セクタ冗長指示フラグＲＳ＿ＳＥＬがローレベルの場合には、ノアゲートＮＯ１０の出力信号であるコラム冗長フラグＲＣＯＬがハイレベルとなり、コラム冗長部ＲＣへの置換が指示される。また、セクタ冗長部ＲＳへの置換が指示されており、セクタ冗長指示フラグＲＳ＿ＳＥＬがハイレベルの場合には、ノアゲートＮＯ１１の出力信号であるセクタ冗長フラグＲＳＥＣがハイレベルとなり、セクタ冗長部ＲＳへの置換が指示される。
【００５０】
ここで、アンドゲートＡ５により、不良が検出されてから最下位アドレス信号Ａｎが切り替わった場合（不良検出フラグＲＥＣＨＥＣＫおよび切替領域フラグＡｎ＿ＦＬＡＧが共にハイレベル）には、セクタ冗長指示フラグＲＳ＿ＳＥＬがハイレベルとされる。その後、選択されたワード線における試験の間に不良が検出されれば（一致信号ＭＡＴＣＨがローレベル）、その時点で冗長指示信号ＲＥＰＡＩＲがハイレベルとなり、セクタ冗長フラグＲＳＥＣがハイレベルとされる。最終ビット線まで不良が検出されなければ、冗長フラグＲｅｐ＿ＦＬＡＧがハイレベルとなることに応じて、不良検出フラグＲＥＣＨＥＣＫおよび切替領域フラグＡｎ＿ＦＬＡＧが共にローレベルにりセットされる。再度、同じワード線を試験して不良が検出された時点（一致信号ＭＡＴＣＨがローレベル）で、冗長指示信号ＲＥＰＡＩＲがハイレベルとなり、コラム冗長フラグＲＣＯＬがハイレベルとされる。
【００５１】
図７、図８は、各々、コラム冗長／セクタ冗長が行なわれる場合の動作波形を示している。
【００５２】
図７において、不良コラム（ビット線）の検出に応じて、一致信号ＭＡＴＣＨがローレベルに遷移する。これに応じて、不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫ、および不良検出フラグＲＥＣＨＥＣＫがハイレベルとなる。一方、基本コラム領域を識別する最下位アドレス信号Ａｎ（論理レベルをＬを記す。）は、その反転信号（論理レベルを／Ｌと記す。）がラッチ信号Ａｎ＿ＬＡＴに取り込まれる。その後、最下位アドレス信号が反転（論理レベルが／Ｌ）することにより、信号Ａｎ＿ＥＯＲがローレベル、そして切替領域フラグＡｎ＿ＦＬＡＧがハイレベルとなる。
【００５３】
コラムアドレス（ビット線）が一巡すると（ＭＡＸＣＡがハイレベル）、冗長フラグＲｅｐ＿ＦＬＡＧがハイレベルに遷移し、これにより、不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫ、不良検出フラグＲＥＣＨＥＣＫ、および切替領域フラグＡｎ＿ＦＬＡＧがローレベルに遷移する。再度、同じワード線に対して試験を行ない、同一コラム（ビット線）において不良が検出されることに応じて、冗長指示信号ＲＥＰＡＩＲ、コラム冗長フラグＲＣＯＬがハイレベルに遷移する。これにより、不良コラム（ビット線）を含む基本コラム領域ＣＵを、コラム冗長部ＲＣに置換するコラム冗長が行なわれる。
【００５４】
図８では、不良検出内部信号ｉｎｔ＿ＲＥＣＨＥＣＫ、不良検出フラグＲＥＣＨＥＣＫ、および切替領域フラグＡｎ＿ＦＬＡＧのハイレベル遷移は、図７の場合と同様である。その後、選択されているワード線の異なる基本コラム領域ＣＵにおいて不良が検出されることに応じて（一致信号ＭＡＴＣＨがローレベル）、冗長指示信号ＲＥＰＡＩＲ、セクタ冗長フラグＲＳＥＣがハイレベルに遷移する。これにより、不良コラム（ビット線）を含むセクタＳを、セクタ冗長部ＲＳに置換するセクタ冗長が行なわれる。
【００５５】
図９には、本発明の実施形態における冗長設定方法を示すフロー図を示す。ロウ（ワード線）を選択し（Ｓ１）、ベリファイ動作を開始する（Ｓ２）．ベリファイ動作の結果、読み出されたデータ信号Ｄがデータ期待値ＥｘＤに一致するか否かが判断される（Ｓ３）。
【００５６】
一致すると判断されると（一致信号ＭＡＴＣＨ＝１）（Ｓ３：Ｔ）、コラム（ビット線）が一巡したか否かの判断が行われる（Ｓ４）。
【００５７】
一巡していなければ（Ｓ４：Ｆ）、コラム（ビット線）を更新（Ｓ２１）し、コラム更新前のビットで不良が検出されていれば（不良検出フラグＲＥＣＨＥＣＫ＝１）（Ｓ２２：Ｔ）、更に基本コラム領域ＣＵが切り替わっているかを判断（最下位アドレス信号Ａｎが反転）（Ｓ２３）、切り替わっていれば（Ｓ２３：Ｔ）領域切替フラグＡｎ＿ＦＬＡＧ＝１として（Ｓ２４）ベリファイ動作（Ｓ２）に戻る。不良が検出されていない場合（Ｓ２２：Ｆ）、および基本コラム領域ＣＵが切り替わっていない場合（Ｓ２３：Ｆ）の場合はそのままベリファイ動作（Ｓ２）に戻る。
【００５８】
コラム（ビット線）が一巡していれば（Ｓ４：Ｔ）、冗長フラグＲｅｐ＿ＦＬＡＧをセット（Ｒｅｐ＿ＦＬＡＧ＝１）、不良検出フラグＲＥＣＨＥＣＫ、領域切替フラグＡｎ＿ＦＬＡＧをリセット（ＲＥＣＨＥＣＫ＝Ａｎ＿ＦＬＡＧ＝０）し（Ｓ５）、再度、同一ロウ（ワード線）を選択して（Ｓ６）ベリファイ動作を行なう（Ｓ７）。一致信号ＭＡＴＣＨがハイレベルであれば（ＭＡＴＣＨ＝１）（Ｓ８：Ｔ）コラム（ビット線）を更新し（Ｓ９）、不一致が検出された時点で（Ｓ８：Ｆ）、コラム冗長が行なわれる（Ｓ１０）。
【００５９】
他方、ベリファイ動作（Ｓ２）において不一致と判断されると（Ｓ３：Ｆ）、手続きＳ１１〜Ｓ１３）において、セクタ冗長を優先すべきか否かの判断が行われる。すなわち、コラム冗長部ＲＣに既に置換されたコラム（ビット線）であるか（Ｓ１１）、置換可能なコラム冗長部がないか（Ｓ１２）、およびセクタ冗長部ＲＳへの置換が優先されているか（Ｓ１３）の判断が行われる。これらの何れかに該当すれば（Ｓ１１：Ｔ、Ｓ１２：Ｔ、Ｓ１３：Ｔ）、セクタ冗長が行なわれる（Ｓ１６）。
【００６０】
何れにも該当しない場合（Ｓ１１：Ｆ、Ｓ１２：Ｆ、Ｓ１３：Ｆ）、領域切替フラグＡｎ＿ＦＬＡＧが立っているか否かが判断され（Ｓ１４）、立っていなければ（Ａｎ＿ＦＬＡＧ＝０）（Ｓ１４：Ｔ）不良検出フラグＲＥＣＨＥＣＫを立てて（ＲＥＣＨＥＣＫ＝１）（Ｓ１５）、手続きＳ４に移る。立っていれば（Ａｎ＿ＦＬＡＧ＝１）（Ｓ１４：Ｆ）、セクタ冗長が行なわれる（Ｓ１６）。
尚、図７に示す動作波形はコラム冗長が行なわれる際の動作波形である。図９において、不良コラムが検出され（Ｓ３：Ｆ）不良検出フラグＲＥＣＨＥＣＫが立った状態で（ＲＥＣＨＥＣＫ＝１）（Ｓ１５）コラムアドレスが一巡すると（Ｓ４：Ｔ）、同一ワード線が選択されて（Ｓ６）同じ不良コラムが再度検出される（Ｓ８：Ｆ）。これにより、コラム冗長（Ｓ１０）が行なわれる。
また、図８に示す動作波形はセクタ冗長が行なわれる際の動作波形である。図９において、不良コラムが検出され（Ｓ３：Ｆ）不良検出フラグＲＥＣＨＥＣＫが立った状態で（ＲＥＣＨＥＣＫ＝１）（Ｓ１５）、コラムアドレスが一巡する前に（Ｓ４：Ｆ）基本コラム領域ＣＵが切り替わって（Ｓ２３：Ｔ）領域切替フラグＡｎ＿ＦＬＡＧ＝１の状態で（Ｓ２４）、再度不良コラムが検出されると（Ｓ３：Ｆ）、領域切替フラグＡｎ＿ＦＬＡＧが立っているので（Ａｎ＿ＦＬＡＧ＝１）（Ｓ１４：Ｆ）、セクタ冗長（Ｓ１６）が行なわれる。
【００６１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、コラム冗長を行なう場合には、冗長フラグＲｅｐ＿ＦＬＡＧをハイレベルにセットすると共に、不良検出フラグＲＥＣＨＥＣＫおよび領域切替フラグＡｎ＿ＦＬＡＧをローレベルにリセットした上で、再度、同一のワード線に対してベリファイ動作を行ない、不良が検出されたことをもって（一致信号がローレベル）コラム冗長部ＲＣへの置換が行なわれる。しかしながら、本発明はこれに限定されるものではない。不良検出フラグＲＥＣＨＥＣＫがハイレベルにセットされる際の基本コラム領域ＣＵのアドレス情報が記憶されれば、冗長フラグＲｅｐ＿ＦＬＡＧをハイレベルにセットするタイミングで、記憶されたアドレス情報の基本コラム領域ＣＵをコラム冗長部ＲＣに置換する構成とすることも可能である。
また、コラム冗長部ＲＣおよびセクタ冗長部ＲＳの数や、セクタ冗長部ＲＳ内の基本コラム領域ＣＵにコラム冗長部ＲＣが割り当てられているかあるいはセクタ冗長部ＲＳとは別個にコラム冗長部ＲＣが設けられているかといった構成については、適宜に設定することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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