(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の上に形成された配線層及びパッシベーション層（２ａ）の表面上に絶縁層（２ｂ）を形成する絶縁層形成工程と、
前記絶縁層（２ｂ）と前記配線層およびパッシベーション層（２ａ）とを合わせた層（２）に前記半導体基板（１）の表面まで達する開口部（４）を形成する開口部形成工程と、
前記絶縁層（２ｂ）をマスクとして用い、前記開口部（４）を通じて前記半導体基板（１）をエッチングするエッチング工程と、
前記エッチングによる半導体基板（１）における除去部分（６）内に絶縁層と電極を形成する貫通電極形成工程とを含み、
前記開口部形成工程では、前記開口部（４）のうち前記半導体基板（１）から離れる側となる開口部上部（４ａ）を形成する工程と、前記半導体基板（１）から近い側となる開口部下部（４ｂ）を形成する工程とを含み、前記開口部上部（４ａ）の開口幅を前記開口部下部（４ｂ）の開口幅よりも広くすることで前記開口部（４）を段付き形状とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部形成工程では、
前記開口部上部（４ａ）の厚みをｃ、前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）の厚みをｄ、前記半導体基板（１）に対して前記エッチングを行う深さをｅとし、前記エッチングによる前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）のエッチング速度に対する前記半導体基板（１）のエッチング速度比をｓとすると、ｅ／（ｄ−ｃ）≦ｓの関係を満たすように前記開口部（４）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部形成工程は、
前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）を前記半導体基板（１）の表面が露出しない所定の深さまで除去することで前記開口部上部（４ａ）を形成する第１除去工程と、
前記開口部上部（４ａ）内において、前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）を前記半導体基板（１）の表面が露出するまで除去することで前記開口部下部（４ｂ）を形成する第２除去工程と、を有していることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記開口部形成工程では、
前記第１除去工程において前記開口部上部（４ａ）を形成するために用いるマスクと、前記第２工程において前記開口部下部（４ｂ）を形成するために用いるマスクとのマスクずれ量の最大値がＴとなる場合、前記半導体基板（１）に対して深さｅとなるまで前記エッチングを行った場合に該エッチングでの除去部分（６）の幅をｆとし、前記エッチング工程において前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）が横方向にエッチングされる量をｇとし、前記開口部上部（４ａ）の開口幅をｂとすると、（ｂ＋２ｇ−ｆ）／２≧Ｔの関係を満たすように前記開口部（４）を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記エッチング工程では、
前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）のうち前記開口部下部（４ｂ）がなくなるまで継続してシリコン除去用のエッチングを行なうことを特徴とする請求項２及び３に記載の半導体装置の製造方法。
【請求項６】
前記エッチング工程では、
前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）のうち前記開口部下部（４ｂ）がなくならないようにシリコン除去用のエッチングを施す工程を行なった後、前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）のうち前記開口部下部（４ｂ）がなくなるように絶縁膜除去用のエッチングを行なうことを特徴とする請求項２及び３に記載の半導体装置の製造方法。
【請求項７】
前記開口部形成工程の前に、前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）の表面に第１の溝（４ｃ）を形成する工程を有し、この溝（４ｃ）内に前記開口部上部（４ａ）および前記開口部下部（４ｂ）を有する前記開口部（４）を形成することを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
半導体基板（１）の上に形成された配線層及びパッシベーション層（２ａ）の表面上に絶縁層（２ｂ）を形成する絶縁層形成工程と、
前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）の表面に第２の溝（８）を形成する工程と、
前記第２の溝（８）内に凹部（９）を形成する工程と、
前記第２の溝（８）および前記凹部（９）を含む前記配線層及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた層（２）上に所定膜厚の絶縁膜（１０）を成膜したのち、前記第２の溝（８）および前記凹部（９）内において前記絶縁膜（１０）を前記半導体基板（１）の表面まで除去することで、前記絶縁層（２ｂ）と前記配線層およびパッシベーション層（２ａ）とを合わせた層（２）に加えて前記絶縁膜（１０）に前記半導体基板（１）の表面まで達する開口部（４）を形成する開口部形成工程と、
前記絶縁膜（１０）をマスクとして用い、前記開口部（４）を通じて前記半導体基板（１）をエッチングするエッチング工程と、
前記エッチングによる半導体基板（１）における除去部分（６）内に絶縁層と電極を形成する貫通電極形成工程とを含み、
前記開口部形成工程では、前記絶縁膜（１０）を成膜して前記第２の溝（８）および前記凹部（９）の幅を狭めることにより、前記絶縁膜（１０）のうち前記第２の溝（８）上に形成された部分によって第１の溝（４ｃ）を構成すると共に、前記凹部（９）上に形成された部分によって前記開口部（４）のうち前記半導体基板（１）から離れる側となる開口部上部（４ａ）を構成し、さらに、前記絶縁膜（１０）を前記半導体基板（１）の表面まで除去することによって前記半導体基板（１）から近い側となる開口部下部（４ｂ）を構成し、前記開口部上部（４ａ）の開口幅を前記開口部下部（４ｂ）の開口幅よりも広げることで前記開口部（４）を段付き形状とすることを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体基板（１）の除去部分となるビア形状を開口に向かって順次開く形状にするために、前記ビア形状内において、前記半導体基板（１）の角を取るスパッターエッチングを加えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板（１）の除去部分となるビア形状を開口に向かって順次開く形状にするために、前記ビア形状内において、前記半導体基板（１）の角を取る等方性エッチング、又はスパッターエッチングを加えることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に貫通電極を備える半導体装置の製造方法に適用して好適である。
【０００２】
【従来の技術】
図１４は、従来より用いられているビア形成工程を示したものである。従来では、レジストマスク１３で酸化膜に開口部１４を形成し（図１４（ｂ））、その酸化膜の開口部でシリコン基板１１にビア１６を形成するようにしている（図１４（ｃ））。以下詳細に手順を説明する。
【０００３】
半導体装置の構造（シリコン基板１１と配線層及びパッシベーション膜１２ａ）上に酸化膜（ＳｉＯ2膜）等のＳｉエッチングでのマスク材となる絶縁層１２ｂを形成したのち、フォトレジスト１３を塗り、フォトリソグラフィによって所望の部分に開口部１３ａを形成する（図１４（ａ））。つぎに、酸化膜１２ａとＬＳＩ構造の配線層および絶縁層１２ｂを合わせてＳｉＯ2用の異方性エッチングで開口部１４を形成し、フォトレジストを除去する（図１４（ｂ））。この後、図１４（ｃ）に示すように酸化膜１２ｂをマスクとした異方性のドライエッチングを施すことで、シリコン基板１１にビア１６を形成するようにしている。
【０００４】
そして、この後、このビアの内壁にＳｉＯ2などの絶縁膜を形成し、金属などの電気伝導物質をめっき処理などを用いて埋め込み、シリコン基板１１を裏面側から薄肉化することで、ビア１６に埋め込まれた伝導物質を露出させて貫通電極とする。
【０００５】
【発明が解決しようとする課題】
しかしながら、ドライエッチングの際にはシリコン基板１１の横方向エッチングも行われるため、シリコン基板１１に形成されるビア１６は横方向にも広がり、このときに半導体装置の構造の配線層およびパッシベーション層１２ａおよびマスクとして用いた絶縁層１２ｂが、ビア１６から飛び出るように残ってしまう。このような場合、貫通孔内壁へのめっき処理のシード層形成をスパッタによって行うことができないし、また、貫通構内をめっきで埋め込んだ際にボイドを発生させるという問題を発生させる。
【０００６】
本発明は上記点に鑑みて、絶縁膜が貫通孔からひさし状に飛び出ることを防止することにより、半導体基板に良好な貫通電極が形成できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至７に記載の発明では、半導体基板（１）の上に形成された配線層及びパッシベーション層（２ａ）の表面上に絶縁層（２ｂ）を形成する絶縁層形成工程と、絶縁層（２ｂ）と配線層およびパッシベーション層（２ａ）とを合わせた層（２）に半導体基板（１）の表面まで達する開口部（４）を形成する開口部形成工程と、絶縁層（２ｂ）をマスクとして用い、開口部（４）を通じて半導体基板（１）をエッチングするエッチング工程と、エッチングによる半導体基板（１）における除去部分（６）内に絶縁層と電極を形成する貫通電極形成工程とを含み、開口部形成工程では、開口部（４）のうち半導体基板（１）から離れる側となる開口部上部（４ａ）を形成する工程と、半導体基板（１）から近い側となる開口部下部（４ｂ）を形成する工程とを含み、開口部上部（４ａ）の開口幅を開口部下部（４ｂ）の開口幅よりも広くすることで開口部（４）を段付き形状とすることを特徴としている。
【０００８】
このように、開口部（４）を段付き形状として開口部上部（４ａ）と開口部下部（４ｂ）となるようにすれば、エッチング時に開口部下部（４ｂ）において層（２）が消失し、エッチング終了時に開口部（４）の開口幅が開口部上部（４ａ）と同等になる。これにより、絶縁層（２ｂ）と配線層およびパッシベーション層（２ａ）とを合わせた層（２）が貫通孔からひさし状に飛び出ないようにでき、良好な貫通電極とすることができる。
【０００９】
また、段付き形状の開口部（４）の形成は、例えば、請求項３に示すように、配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）を半導体基板（１）の表面が露出しない所定の深さｃまで除去することで開口部上部（４ａ）を形成する第１除去工程と、開口部上部（４ａ）内において、層（２）を半導体基板（１）の表面が露出するまで除去することで開口下部（４ｂ）を形成する第２除去工程とを有して行われる。
【００１０】
請求項４に記載の発明では、開口部形成工程では、第１除去工程において開口部上部（４ａ）を形成するために用いるマスクと、第２工程において開口部下部（４ｂ）を形成するために用いるマスクとのマスクずれ量の最大値がＴとなる場合、半導体基板（１）に対して深さｅとなるまでエッチングを行った場合に該エッチングでの除去部分（６）の幅をｆとし、開口部上部（４ａ）の開口幅をｂとすると、（ｂ−ｆ）／２≧Ｔの関係を満たすように開口部（４）を形成すれば、第１除去工程と第２除去工程におけるマスクずれ量を見込むことができ、マスクずれが生じてもエッチング終了時に確実にひさし状に配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）が残ることを防止することができる。
【００１１】
さらに、エッチング工程において配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）が横方向にエッチングされる量ｇを見込めば、開口部形成工程では、（ｂ＋２ｇ−ｆ）／２≧Ｔの関係を満たすように開口部（４）を形成すればよい。
【００１２】
また、請求項６に示すように、配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）のうち開口部下部（４ｂ）がなくならないようにシリコン除去用のエッチングを施す工程を行なった後、配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）のうち開口部下部（４ｂ）がなくなるように絶縁膜除去用のエッチングを行なうようにすると、開口部（６）に何らの影響を与えることなく、確実にひさし状に配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）が残ることを防止することができる。
【００１３】
請求項７に記載の発明では、開口部形成工程の前に、配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）の表面に第１の溝（４ｃ）を形成する工程を有し、開口部形成工程では、第１の溝（４ｃ）内に開口部上部（４ａ）および開口部下部（４ｂ）を有する開口部（４）を形成することを特徴としている。このように、第１の溝（４ｃ）内に開口部（４）を形成するようにした場合、エッチング工程後にも第１の溝（４ｃ）をエッチング工程前と同様の形状で残すことができる。
【００１４】
また、請求項８に示すように、開口部形成工程では、配線層及びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）の表面に絶縁膜（１０）を成膜して第２の溝（８）および凹部（９）の幅を狭めることにより、絶縁膜（１０）のうち第２の溝（８）上に形成された部分によって第１の溝（４ｃ）を構成すると共に、凹部（９）上に形成された部分によって開口部（４）のうち半導体基板（１）から離れる側となる開口部上部（４ａ）を構成し、さらに、絶縁膜（１０）を半導体基板（１）の表面まで除去することによって半導体基板（１）から近い側となる開口部下部（４ｂ）を構成し、開口部上部（４ａ）の開口幅を開口部下部（４ｂ）の開口幅よりも広げることで開口部（４）を段付き形状とすることも可能である。
さらに、請求項９に記載したように、半導体基板（１）の除去部分となるビア形状を開口に向かって順次開く形状にするために、ビア形状内において、半導体基板（１）の角を取るスパッターエッチングを加えることもできる。
同様に、請求項１０に記載したように、半導体基板（１）の除去部分となるビア形状を開口に向かって順次開く形状にするために、ビア形状内において、半導体基板（１）の角を取る等方性エッチング、又はスパッターエッチングを加えることもできる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
（第１実施形態）
本実施形態では、本発明の一実施形態を貫通電極が形成される半導体装置に適用した場合について説明する。図１〜図７に、半導体装置の製造工程を示し、これらの図に基づいて半導体装置の製造方法を説明する。なお、最終的に貫通電極を形成する工程に関しては従来と同様であるため、ここでは図示しないものとする。
【００１７】
〔図１に示す工程〕
まず、半導体基板としてシリコン基板１を用意し、シリコン基板１に対して各種素子、配線、パッシベーションの形成２ａを行った後、半導体装置の構成（すなわち素子が形成されたシリコン基板１と配線及びパッシベーション膜２ａ）の表面上にＳｉビア６開口のエッチング時のマスクとなる絶縁層２ｂ、例えばシリコン酸化膜などを成膜する。
【００１８】
その後、シリコン酸化膜２ｂの上にフォトレジスト３を成膜すると共に、フォトレジスト３の所望部分を開口させて開口部３ａを形成する。
【００１９】
〔図２に示す工程〕
フォトレジスト３をマスクとし、シリコン基板１の表面が露出する前までシリコン酸化膜２ｂと半導体装置を構成する配線層およびパッシベーション層２ａとの合わせた全層２を所定深さｃまで、シリコン酸化膜用の異方性ドライエッチングにより除去する。この工程が第１除去工程に相当する。これにより、シリコン酸化膜２のうちシリコン基板１から離れる側において、フォトレジストの開口部３ａと同等の開口幅を有する凹み４ａ、つまり開口上部が形成される。以下、この凹み４ａを開口上部という。
【００２０】
〔図３に示す工程〕
フォトレジスト３を除去したのち、再びフォトレジスト５を成膜し、開口部上部４ａ内において、フォトレジスト５を開口させる。これにより、フォトレジスト５に開口部上部４ａの開口幅より狭い開口部５ａが形成される。
【００２１】
〔図４に示す工程〕
フォトレジスト５をマスクとしてシリコン基板１の表面が露出するまで残りの全層２を、シリコンとの選択比が大きいシリコン酸化膜用等の異方性ドライエッチングにより除去する。この工程が第２除去工程に相当し、上記第１除去工程と共に開口部形成工程を構成する。これにより、全層２に、開口部上部４ａおよび、それよりも開口幅が狭い開口部下部４ｂによる開口部４が形成される。その後、フォトレジスト５を除去する。
【００２２】
〔図５〜７に示す工程〕
全層２をマスクとした、シリコン酸化膜等との選択比が大きいシリコン用の異方性のドライエッチングを行い、シリコン基板１に対してビア６を形成していく。これにより、まず、図５に示すように、シリコン基板１は開口部下部４ｂの開口に合わせて除去される。
【００２３】
このとき、エッチング量が大きいのでシリコン基板１は横方向にもエッチングされ、開口部下部４ｂの開口よりも広がるようにビア６が形成されていくため、全層２がビア６に対してひさし状に飛び出るように残ることになる。しかしながら、ビア６の形成の際に、Ｓｉに対するＳｉＯ2の選択比分、全層２もエッチングされるため、全層２の全面もそうだが、特に開口部下部４ｂの厚みが徐々に薄くなっていき、最終的には全層２における開口部４の開口幅が開口上部４ａの開口幅と同等になって、開口部上部４ａの開口幅と同サイズのビア６が形成される。従って、全層２がビア６からひさし状に飛び出て残ることを防止することができる。
【００２４】
この後、このビアの内壁にＳｉＯ2などの絶縁膜を形成し、金属などの電気伝導物質をめっき処理などを用いて埋め込み、シリコン基板１を裏面側から削って除去・薄肉化することで、ビア６に埋め込まれた伝導物質を露出させて貫通電極とする。
【００２５】
このようにした場合、全層２が貫通孔からひさし状に飛び出していないため、スパッタによってめっき用シード層形成処理などを行うことができると共に、めっき処理などが良好に行われるようにできることから、ボイドの発生が抑制された良好な貫通電極とすることができる。
【００２６】
ここで、図２〜図４に示した開口部形成工程における開口部４の開口幅（開口径）の選択方法について、図８（ａ）、（ｂ）に示す製造工程中の断面図を参照して具体的に説明する。
【００２７】
まず、図８（ａ）、（ｂ）に示すように、開口部下部４ｂの開口幅をａ、開口部上部４ａの開口幅をｂ、開口部上部４ａの厚みをｃ、追加するシリコン酸化膜などの絶縁膜２ｂと半導体装置の構成である配線層およびパッシベーション層２ａの合計（全層２）の厚みをｄ、シリコン基板１に対してエッチングを行う深さ（ビア６の深さ）をｅ、シリコン基板１に対して深さｅとなるまでエッチングを行った場合におけるエッチングでの除去部分（ビア６）の幅をｆとする。また、エッチングによる全層２のエッチング速度に対するシリコン基板１のエッチング速度をｓとする。なお、説明の簡略化のため、半導体装置の構成である配線層およびパッシベーション層２ａと追加されるシリコン酸化膜などの絶縁層２ｂのエッチングレートは同一として説明する。
【００２８】
各部位のサイズ等が上記パラメータで表されるとすると、開口部４の幅方向に対しては、ａ＜ｂ、ｂ≧ｆの関係を満たすように開口部上部４ａおよび開口部下部４ｂのサイズ選択を行っている。すなわち、ａ＜ｂ，ｂ≧ｆとすることによって開口部下部４ｂが開口部上部４ａの内部に配置されるようにすると共に、最終的に開口部下部４ｂにおいて全層２が除去されてしまった時に、ビア６に対して全層２がひさし状に残らないようなサイズ選択をしている。
【００２９】
また、実際の開口部形成工程においては、第１除去工程において開口部上部４ａを形成するために用いるマスクと、第２工程において開口部下部４ｂを形成するために用いるマスクとのマスクずれが発生し得る。このため、マスクずれ量の最大値がＴであるとすると、（ｂ−ｆ）／２≧Ｔの関係を満たすようにもしている。
【００３０】
このマスクずれ量に関して、図９に示す断面図を用いて説明する。図９に示すように、最大のずれ量でマスクずれが発生したと仮定すると、開口部上部４ａの開口端から開口部下部４ｂの開口端までの距離が最も短くなる部分（紙面右側部分）においては、その距離が（ｂ−ａ）／２−Ｔとなる。これに対し、開口部下部４ｂの開口端からビア６の側壁面までの距離の関係が（ｆ−ａ）／２となる。このため、開口部上部４ａの開口端から開口部下部４ｂの開口端までの距離が最も短くなる部分が開口部下部４ｂの開口端からビア６の側壁面までの距離以上でなければならない。すなわち、（ｂ−ａ）／２−Ｔ≧（ｆ−ａ）／２である必要があり、この関係を簡略化すると、（ｂ−ｆ）／２≧Ｔとなる。
【００３１】
従って、このような関係を満たすようにすることで、マスクずれ量が最大となったとしてもビア６から全層２がひさし状に飛び出ることを防止することができる。
【００３２】
なお、実際には、ビア６の形状のためのエッチング時に全層２も横方向にエッチングされることになるため、この横方向におけるエッチング量をｇとすると、エッチング終了時には横方向エッチングの分、開口部上部４ａの開口端が交代することになるため、上記関係は（ｂ−ａ）／２＋ｇ−Ｔ≧（ｆ−ａ）／２となる。この関係を簡略化すると、（ｂ＋２ｇ−ｆ）／２≧Ｔとなり、この関係を満たせば上記効果を得ることができる。
【００３３】
一方、開口部４の厚み方向に対しては、エッチング時間の選択などの方法により、ｅ／（ｄ−ｃ）≧ｓの関係を満たすよう開口部上部４ａを形成している。すなわち、シリコン基板１をエッチングしてビア６を形成するに際し、ビア６を所望深さまで形成した時に開口部下部４ｂにおいて全層２が完全に除去されてシリコン基板１が露出した状態になるようにする。ただし、実際には、ひさし状の残部を無くす余裕として厚みｘ分を見込み、ｅ／（ｄ−ｃ＋ｘ）＝ｓ、ｘ＝ｅ／ｓ−（ｄ−ｃ）＞０となるようにする。この厚みｓｘの分余分にシリコン基板１が開口上部でエッチングされ段差形状の６となり、やはりその際にも４ａの下でも横方向にもエッチングが入り庇ができるが、シリコンのエッチング量分ｓｘは少ないので庇量は実用上問題にならない。更に、選択比を小さくし、横方向エッチングを抑えたシリコンエッチングであれば、庇量の問題は更に緩和できる。
【００３４】
（第２実施形態）
図１０に、本発明の第２実施形態における半導体装置の製造工程を示し、これらの図に基づいて半導体装置の製造方法を説明する。まず、図１０（ａ）に示す工程では、第１実施形態の図１〜図４と同様の工程を行ない、シリコン基板１の上に備えられた全層２に対して開口部上部４ａおよび開口部下部４ｂを形成する。そして、第１実施形態の図５、図６と同様の工程を行ない、シリコン基板１に対してビア６を形成していく。このとき、開口部下部４ｂの厚みが徐々に薄くなっていき、このままビア６の形成のためのエッチング工程を進めれば最終的に開口部下部４ｂがなくなることになるが、開口部下部４ｂが無くなるまでエッチング工程を進めないようにして開口部下部４ｂを残す。
【００３５】
そして、シリコン除去用のエッチャントに代えてシリコン酸化膜除去用の異方性エッチングを用い、全層２をエッチングする。これにより、開口部下部４ｂがなくなり、全層２がビア６に対してひさし状に飛び出るように残ることを完全に防止することができる。
【００３６】
このように、開口部下部４ｂがなくなる前にシリコン除去用のエッチングを止め、シリコン酸化膜除去用のエッチングによって開口部下部４ｂを除去することで第１実施形態と同様の効果をより確実に得ることができる。
【００３７】
（第３実施形態）
図１１、図１２に、本発明の第３実施形態における半導体装置の製造工程を示し、これらの図を基づいて半導体装置の製造方法を説明する。なお、図１１、図１２では、紙面左側には製造工程中における半導体装置の断面構成、紙面右側には半導体装置の上面図が示してある。
【００３８】
まず、図１１（ａ）に示す工程では、フォトリソグラフィ工程により、シリコン基板１の上に備えられた全層２の表面に配線形成用の溝（第１の溝）４ｃを形成する。この後、図１１（ｂ）に示す工程では、全層２の上にフォトレジストを成膜すると共に、フォトレジストの所定領域を開口させたのち、フォトレジストをマスクとしたエッチングを施すことで、溝４ｃ内に開口部上部４ａを形成する。さらに、図１１（ｃ）に示す工程では、図１１（ｂ）と同様の工程を行なうことで、開口部上部４ａ内において開口部上部４ａの開口幅よりも狭い開口部４ｂを形成する。なお、図１１（ｂ）、（ｃ）で形成した開口部上部４ａ、開口部下部４ｂは、第１実施形態で形成したものと同様の役割を果たすものである。
【００３９】
そして、図１２（ａ）に示す工程では、第１実施形態の図５、図６と同様の工程を行ない、シリコン基板１に対してビア６を形成していく。そして、図１２（ｂ）に示す工程では、開口部下部４ｂがなくなる前にシリコン除去用のエッチングを止め、シリコン酸化膜除去用のエッチングに切替えることで、開口部下部４ｂをなくす。この後、図１２（ｃ）に示す工程では、等方性エッチングを行い、ビア６のコーナー部の丸めを処理を行う。
【００４０】
以上の製造方法によれば、開口部上部４ａよりも上に形成した溝４ｃがビア６の形成後にも同様の形状で残るようにすることができる。このように、開口部上部４ａの上に溝４ｃを形成するような場合においても、本発明の一実施形態を適用することが可能である。なお、ここでは、第２実施形態と同様に開口部下部４ｂがなくなる前にシリコン除去用のエッチングを止めているが、第１実施形態のような開口部下部４ｂがなくなるまでシリコン除去用のエッチングを行なうようにしても良い。
【００４１】
（第４実施形態）
図１３に、本発明の第４実施形態における半導体装置の製造工程を示し、これらの図に基づいて半導体装置の製造方法を説明する。まず、図１３（ａ）に示す工程では、フォトリソグラフィ工程により、シリコン基板１の上に備えられた全層２の表面に配線形成用の溝（第２の溝）８を形成する。この後、図１３（ｂ）に示す工程では、全層２の上にフォトレジストを成膜すると共に、フォトレジストの所定領域を開口させたのち、フォトレジストをマスクとしてシリコン基板１が露出するまでエッチングを施すことで、溝８内に凹部９を形成する。
【００４２】
そして、図１３（ｃ）に示す工程では、溝８および凹部９内を含むシリコン酸化膜２の表面にシリコン酸化膜（絶縁膜）１０を形成する。これにより、溝８および凹部９がシリコン酸化膜１０の膜厚分狭められ、第３実施形態と同様に溝４ｃおよび開口部上部４ａが形成される。この後、図１３（ｄ）に示す工程では、第３実施形態における図１１（ｃ）と同様の工程を行なうことで開口部下部４ｂを形成する。この後の工程は図示しないが、第３実施形態における図１２（ａ）〜（ｃ）と同様の工程を行なうことで、シリコン基板１にビア６を形成することができる。
【００４３】
このように、溝８および凹部９を形成した後でシリコン酸化膜１０を形成するようにしても第３実施形態と同様の効果を得ることが可能である。
【００４４】
（他の実施形態）
上記実施形態では、絶縁層として、層間絶縁膜等となるシリコン酸化膜２ｂを例に挙げて説明したが、シリコン酸化膜だけでなく、他の絶縁膜であっても同様に本発明を適用することが可能である。また、絶縁層は１つの膜によって形成されているものに限らず、複数層のものであっても良い。
【００４５】
また、上記実施形態では、半導体装置の構成後に貫通電極を形成する方法を述べているが、半導体装置の最終の配線層形成と貫通電極形成を兼用することも可能である。例えば、半導体装置の最終配線を図１２の４ｃで形成し、その下層との電気接続口を４で形成する。このようにすれば製造工程の簡略化を図ることができる。
更に、半導体装置以外でも、シリコン基板に貫通電極を設ける場合には、図１４における配線層およびパッシペーション層１２ａは存在しないが、ビア１６には１２ｂによる庇が生ずるが、本発明の適用によりこの庇は解消される。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】図６に続く半導体装置の製造工程を示す図である。
【図８】開口部上部４ａと開口部下部４ｂとの開口幅等についてのサイズを説明した図である。
【図９】マスクずれ時における開口部上部４ａと開口部下部４ｂとの開口幅についてのサイズを説明した図である。
【図１０】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図１１】本発明の第３実施形態における半導体装置の製造工程を示す図である。
【図１２】図１１に続く半導体装置の製造工程を示す図である。
【図１３】本発明の第４実施形態における半導体装置の製造工程を示す図である。
【図１４】従来の半導体装置におけるビア形成工程を示した図である。
【符号の説明】
１…シリコン基板、２…配線層、パッシベーション層および絶縁膜、
４…開口部、４ａ…開口部上部、４ｂ…開口部下部、６…ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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