(57)【特許請求の範囲】
【請求項１】
パワーモジュールおよびこれを駆動するための駆動回路を少なくとも備えたＩＰＭ（インテリジェントパワーモジュール）を並列接続してなるＩＰＭ回路において、
並列接続されるパワーモジュールのゲート同士を短絡線により短絡するとともに、前記駆動回路を、パワーモジュールのゲート電位または前記短絡線に流れる電流を検出する検出手段と、検出値を設定値と比較する比較手段と、その比較結果と前記パワーモジュールへの指令信号との論理積演算を行なう論理演算手段と、この論理積演算手段からの出力にもとづき前記パワーモジュールをそれぞれオン，オフさせるスイッチ素子とから構成し、前記スイッチ素子のオン，オフ状態を並列接続されたＩＰＭ回路間で互いに同じ状態にすることを特徴とするＩＰＭ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータなどに用いられるインテリジェントパワーモジュール（ＩＰＭ）回路に関する。
【０００２】
【従来の技術】
図３にこの種のＩＰＭを用いたインバータ主回路図を示す。
同図において、１は直流電源（なお、交流入力の場合は整流器＋電解コンデンサの構成となる）、２はＩＰＭである。このＩＰＭ２はここでは、ＩＧＢＴ等のパワー半導体素子３とこれに逆並列接続されたダイオード４との組が６回路分設けられ、各素子３にはそのゲートを駆動するためのゲート駆動回路５および素子３を過電流や過熱から保護するための保護回路６がそれぞれ設けられる（図３ではその１個分だけが示されている）。なお、ゲート駆動回路５は外部からの信号Ｌ１によって素子３をオン，オフさせるとともに、保護回路６を介して素子３に過電流が流れたり過熱した場合に故障信号Ｌ２を出力する。
【０００３】
図４にゲート駆動部の具体例を示す。これは、保護回路の図示を省略したＩＰＭとも言える。
Ｓ１はオン用のゲート抵抗を兼ねたＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）で、このＭＯＳＦＥＴがオンすることでＩＧＢＴ素子３がオンする。また、Ｓ２はオフ用のゲート抵抗を兼ねたＭＯＳＦＥＴで、このＭＯＳＦＥＴがオンすることで素子３がオフする。Ｄ１は信号Ｌ１の立ち上がりを遅延させる遅延回路、Ｄ２自体は立ち上がり遅延回路であるが、インバータゲートＩ２が前段に設けられていることから、信号Ｌ１の立ち下がりを遅延させる回路で、遅延回路Ｄ１，Ｄ２はＳ１，Ｓ２を同時オンさせないこと、およびノイズによる誤動作を防止するために設けられる。なお、７はゲート駆動回路用電源である。
【０００４】
【発明が解決しようとする課題】
通常、ＩＰＭのゲート駆動回路や保護回路はＩＣ（集積回路）で構成される。上記の遅延回路Ｄ１，Ｄ２等をＩＣで構成する場合、一般的には設計値に対し数１０％の個体差ばらつきが発生する。また、ＩＰＭの入力からスイッチ素子を駆動する最終段のスイッチ素子（Ｓ１，Ｓ２）までの間には図示のバッファ回路Ｂ１の他にさまざまな回路が接続されているため、これらの回路による遅延時間ばらつきも存在する。そこで、ＩＰＭを並列接続し信号Ｌ１を並列入力して動作させる場合、各種回路の遅延時間ばらつきによって、並列接続されたスイッチ素子のスイッチング時間差は大きくなり、その結果、スイッチング時の電流アンバランスが発生し、過電流検出レベル以下で過電流検出をしたり、スイッチング損失責務の増加やアンバランスにより、特定素子に熱集中現象が起きたりする。
【０００５】
並接されるＩＰＭのゲート端子間を短絡すれば上記問題は解決するが、並接されるゲート駆動回路間でゲート駆動用スイッチ素子の上下アーム短絡現象が発生し、ゲート駆動回路の消費電力が大きくなるという問題が発生する。
したがって、この発明の課題は、スイッチング時のアンバランスをなくすことで、誤検出動作や特定素子への熱集中現象を防止し、ＩＰＭ内ＩＣの消費電力を低減することにある。
【０００６】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、パワーモジュールおよびこれを駆動するための駆動回路を少なくとも備えたＩＰＭ（インテリジェントパワーモジュール）を並列接続してなるＩＰＭ回路において、
並列接続されるパワーモジュールのゲート同士を短絡線により短絡するとともに、前記駆動回路を、パワーモジュールのゲート電位または前記短絡線に流れる電流を検出する検出手段と、検出値を設定値と比較する比較手段と、その比較結果と前記パワーモジュールへの指令信号との論理積演算を行なう論理演算手段と、この論理積演算手段からの出力にもとづき前記パワーモジュールをそれぞれオン，オフさせるスイッチ素子とから構成し、前記スイッチ素子のオン，オフ状態を並列接続されたＩＰＭ回路間で互いに同じ状態にすることを特徴とする。
【０００７】
【発明の実施の形態】
図１はこの発明の原理を説明する回路図である。
これは、並列接続されるＩＧＢＴのゲート端子間を短絡線８によって短絡する構成としたものである。ＩＧＢＴのゲート端子間を短絡線８で短絡する代わりに抵抗を介したり、抵抗とコンデンサとの直列回路を介して短絡することができるのは勿論である。
【０００８】
図２はこの発明の実施の形態を示す回路図である。
図１のＡ回路側とＢ回路側においてゲート駆動回路内の信号伝送時間にばらつきがあると、最終段スイッチ素子（Ｓ１Ａ，Ｓ２Ａ，Ｓ１Ｂ，Ｓ２Ｂ）のスイッチング時刻にばらつきが発生する。例えば、ＩＧＢＴがターンオフする際にＡ回路側の伝送時間の方が短い場合、スイッチ素子Ｓ２ＡとＳ１Ｂが同時にオンする期間（伝送時間差分）が発生し、この間、電源７からＳ１Ｂ，短絡線８，Ｓ２Ａを介して上下アーム短絡電流が流れ、消費電力の増加を招く。
【０００９】
図２は上記のような不都合を解消すべく、図１の回路のＡ回路側にアンドゲートＡ１Ａ〜Ａ４Ａ、オアゲートＯ１Ａ，Ｏ２Ａ、セットリセットフリップフロップＦ１Ａ，Ｆ２Ａおよびコンパレータ９１Ａ，９２Ａ等を付加して構成したものである。なお、Ｂ回路側も上記と同様に構成される。
コンパレータ９１Ａは、ゲート電位ＶＧを基準電圧Ｖ１Ａと比較する。この基準電圧Ｖ１ＡはＳ１ＡとＳ２Ｂ、またはＳ１ＢとＳ２Ａが同時オンしている場合のゲート電位ＶＧを基準にして決定する（例えば、Ｓ１ＡとＳ２Ｂ、またはＳ１ＢとＳ２Ａが同時オンしている場合のゲート電位ＶＧが７．５Ｖの場合は、７．５Ｖ以下に設定する）。アンドゲートＡ１Ａは、コンパレータ９１Ａの出力および信号Ｌ１がロー（Ｌ）で、Ｓ１Ａがオン指令となっているときにアクティブとなり、Ｆ１Ａをセットする。この状態は、Ｂ回路側のオフ指令の伝送時間が短く、信号Ｌ１のオフ指令に対してＳ２ＢとＳ１Ａがオンする上下アーム短絡現象を検出している状態と言える。この状態をＦ１Ａのセットにより検出した後は、アンドゲートＡ２Ａ，Ｏ２Ａによって強制的にＳ１Ａをオフ，Ｓ２ＡをオンすることによりＢ回路側のＳ１Ｂ，Ｓ２Ｂと同一のスイッチング状態にし、短絡線８を介する上下アーム短絡現象をなくすようにしている。
【００１０】
同様に、アンドゲートＡ３Ａはコンパレータ９２Ａの出力がハイ（Ｈ）、信号Ｌ１がＨかつＳ２Ａの指令がオン指令となっている場合にアクティブとなり、フリップフロップＦ２Ａ，オアゲートＯ１Ａ，アンドゲートＡ４Ａは、Ｂ回路側のオン指令の伝送時間が短く、信号Ｌ１のオン指令に対してＳ１ＢとＳ２Ａがオンしている状態を検出し、検出後に強制的にＳ１Ａをオン，Ｓ２Ａをオフさせる。
また、Ａ回路側の信号伝送時間が短い場合はＢ回路側が動作するが、その動作は上記と同様なので説明は省略する。
なお、ＩＰＭ内ゲート駆動回路の最終段スイッチ素子の上下アーム短絡現象の検出方法として、上記ではＩＧＢＴのゲート電圧から検出するようにしたが、短絡線８に流れる電流をシャント抵抗等で直接検出し、検出値が所定値以上のとき短絡発生として検出することも可能である。
【００１１】
【発明の効果】
この発明によれば、ＩＰＭの並列化によって並列駆動されるＩＧＢＴは、ゲート端子間の短絡により同電位駆動となるので、スイッチング波形はほぼ同じものになる。その結果、スイッチング時のアンバランスによる損失増加や不必要な過電流検出，過熱検出現象を無くすことができるだけでなく、ゲート駆動回路内の上下アーム短絡現象がなくなるので、ＩＧＢＴ駆動用ＩＣの消費電力を低減することができる。
【図面の簡単な説明】
【図１】  この発明の原理を説明するための構成図である。
【図２】  この発明の実施の形態を示す構成図である。
【図３】  ＩＰＭを用いたインバータの従来例を示す構成図である。
【図４】  図３のゲート駆動回路例を示す回路図である。
【符号の説明】
１…直流電源、２…ＩＰＭ（インテリジェントパワーモジュール）回路、３…ＩＧＢＴ、４…ダイオード、５…ゲート駆動回路、６…保護回路、７…ゲート駆動回路用電源、８…短絡線、９１Ａ，９２Ａ，９１Ｂ，９２Ｂ…コンパレータ、Ｂ１，Ｂ１Ａ，Ｂ１Ｂ…バッファ回路、Ｉ１，Ｉ２，Ｉ１Ａ，Ｉ２Ａ，Ｉ１Ｂ，Ｉ２Ｂ…インバータゲート、Ｄ１Ａ，Ｄ２Ａ，Ｄ１Ｂ，Ｄ２Ｂ…遅延回路、Ｓ１Ａ，Ｓ２Ａ，Ｓ１Ｂ，Ｓ２Ｂ…最終段スイッチ素子、Ａ１Ａ〜Ａ４Ａ…アンドゲート、Ｏ１Ａ，Ｏ２Ａ，Ｏ１Ｂ，Ｏ２Ｂ…オアゲート。
【図１】
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【図２】
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【図３】
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【図４】
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