(57)【特許請求の範囲】
【請求項１】
セル領域と周辺回路領域とを含む半導体メモリ素子の基板を準備する段階と、
前記セル領域及び前記周辺回路領域のそれぞれの前記基板上に、ゲート絶縁膜、ゲート電極、前記ゲート電極上面に形成されたゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成された側壁スペーサを含むゲート電極構造体、前記ゲート電極構造体の両側に形成されたソース領域及びドレーン領域を持つトランジスタを形成する段階と、
前記トランジスタを含んだ前記基板全面に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜をエッチングして前記セル領域にビットラインコンタクトホール及び前記周辺回路領域に下部金属配線コンタクトホールを同時に形成する段階と、
前記ビットラインコンタクトホール及び前記下部金属配線コンタクトホールを導電性物質で充填し、前記セル領域に形成されたトランジスタのうちどれか一つのドレーン領域と連結したビットラインコンタクト連結体及び前記周辺回路領域に形成されたトランジスタのうちどれか一つの前記ドレーン領域またはゲート電極に連結する下部金属配線コンタクト連結体を同時に形成する段階と、
前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体の形成段階後、
前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体が形成された前記第１層間絶縁膜上の所定部分にビットラインを形成して前記ビットラインを前記ビットラインコンタクト連結体に連結させる段階と、
前記ビットラインを包むビットラインのキャッピング膜パターンを形成することにより、前記セル領域に配置されたビットラインのキャッピング膜パターンは前記セル領域のビットラインだけを包み、前記周辺回路領域に配置された前記ビットラインのキャッピング膜パターンは前記周辺回路領域に配置される前記ビットライン、前記第１層間絶縁膜の上面そして前記下部金属配線コンタクト連結体の上面を包むようにする段階と、
前記ビットラインのキャッピング膜パターンが形成された前記基板全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜のうち前記セル領域の前記ソース領域に対応する部分を露出させるマスクパターンを前記第２層間絶縁膜上に形成する段階と、
前記マスクパターン及び前記ビットラインのキャッピング膜パターンを利用して前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングし、前記ソース領域を露出させるキャパシタ下部電極コンタクトホールを形成する段階と、
前記キャパシタ下部電極コンタクトホールの底部から前記ビットラインのキャッピング膜パターンの水準まで前記導電性物質を充填し、前記ビットラインのキャッピング膜パターンの上面と同一水準に位置するキャパシタの下部電極連結体を形成する段階と、
前記キャパシタの下部電極連結体の上部に下部電極、誘電膜及び上部電極を持つキャパシタを形成する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体を形成する段階は、前記ビットラインコンタクトホール及び前記下部金属配線コンタクトホールが形成された前記第１層間絶縁膜上に導電性物質よりなった導電膜を形成する段階、前記第１層間絶縁膜の上面が実質的に露出されるまで前記導電膜を化学機械的に研磨またはエッチングバックする段階を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記導電膜はポリシリコン膜または金属膜またはこれらの組み合わせよりなることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記第１層間絶縁膜はシリコン酸化膜、シリコン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜、またはこれらの組み合わせ膜であり、前記ゲート電極のキャッピング膜パターン及び前記側壁スペーサは前記層間絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、炭化シリコン膜、またはこれらの組み合わせ膜よりなることを特徴とする請求項１〜３のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項５】
前記ビットライン形成段階以前に前記第１層間絶縁膜上に前記ビットラインコンタクト連結体を開放させる開口部を具備したビットライン酸化防止物質膜を形成する段階、前記ビットライン酸化防止物質膜に提供された前記開口部の上端部まで導電性物質で充填する段階をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項６】
前記ビットライン酸化防止物質膜はシリコン窒化膜またはシリコン酸化窒化膜よりなることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項７】
前記キャパシタ下部電極コンタクトホールの形成段階は前記第２層間絶縁膜のうち前記露出された部分を全部除去する段階及び前記ビットラインのキャッピング膜パターンを利用して前記第１層間絶縁膜を除去する段階を含むことを特徴とする請求項１〜６のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項８】
前記下部電極連結体の形成段階は、前記キャパシタ下部電極コンタクトホールを含む前記基板全面に導電性物質膜を形成する段階、前記導電性物質膜が形成された前記基板全面に対して前記ビットラインのキャッピング膜パターンの上面が実質的に露出されるまで化学機械的研磨工程またはエッチングバック工程を実施する段階を含むことを特徴とする請求項１〜７のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項９】
前記ビットラインのキャッピング膜パターンの形成段階は、前記セル領域及び前記周辺回路領域を含んだ半導体基板の全面にビットラインキャッピング膜を形成する段階、前記セル領域のビットライン上と前記周辺回路領域上をマスクするマスクパターンを前記ビットラインキャッピング膜上に形成する段階、前記マスクパターンを利用して前記ビットラインキャッピング膜をエッチングバックし、前記ビットライン上と前記周辺回路領域上のキャッピング膜パターンを形成する段階、及び前記マスクパターンを除去する段階を含むことを特徴とする請求項１〜８のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第１及び第２層間絶縁膜はシリコン酸化膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜、またはこれらの組み合わせ膜であり、前記ビットラインのキャッピング膜パターンは前記層間絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、または炭化シリコン膜またはこれらの組み合わせ膜よりなる請求項１〜９のいずれか一つに記載の半導体メモリ素子の製造方法。
【請求項１１】
前記キャパシタ形成段階後、
前記キャパシタが形成された前記基板全面に第４層間絶縁膜を形成する段階と、
前記周辺回路領域に位置する前記第４層間絶縁膜と前記ビットラインのキャッピング膜パターンとをエッチングして前記周辺回路領域のビットラインコンタクト連結体及び前記周辺回路領域に形成されたトランジスタのうちどれか一つの前記ドレーン領域またはゲート電極に連結する下部金属配線コンタクト連結体を露出させ、上部金属配線コンタクトホールを形成する段階と、
前記上部金属配線コンタクトホールに導電性物質を充填して上部金属配線コンタクト連結体を形成する段階と、をさらに含むことを特徴とする請求項１〜１０のいずれか一つに記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の製造方法に係り、特にＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭ素子にてビットラインまたはキャパシタの下部電極と半導体基板とを連結させる連結体をそれぞれ１回のマスク工程で形成し、連結体形成工程の誤整列マージンを確保できる半導体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子、例えばＤＲＡＭなどが高集積化されるにつれ、ビットラインをキャパシタ下部に配置している。一方、キャパシタの下部電極とＤＲＡＭが形成される半導体基板の活性領域（例えば、トランジスタのソース領域）を連結させるための下部電極連結体及びビットラインと半導体基板の他の活性領域（例えば、トランジスタのドレーン領域）とを連結させるためのビットラインコンタクト連結体はそれぞれ２回のマスク工程を通じ形成されている。ここで、下部電極連結体及びビットラインコンタクト連結体はそれぞれ半導体基板の活性領域と直接接触するコンタクトプラグと、コンタクトプラグと下部電極またはビットライン間に配置されるコンタクトパッドとよりなる。
【０００３】
ところで、コンタクトパッドとコンタクトプラグとは接触面を形成するので、下部電極連結体及びビットラインコンタクト連結体の全体抵抗が増加するようになり、このような抵抗増加は半導体メモリ素子の動作速度を低下させるようになる。
【０００４】
また、下部電極連結体及びビットラインコンタクト連結体を形成するために実施するフォトレジストマスク製作及び除去過程が３回または４回反復されるので、工程が多少複雑であり、反復されるマスク除去工程により半導体基板が損傷される可能性が高まる。
【０００５】
一方、半導体メモリ素子が高集積化されるにつれ、前述したコンタクトパッド及びコンタクトプラグ用コンタクトホール形成時の誤整列マージンを確保するのに限界が生じている。
【０００６】
前述した問題点を図１ないし図８を参考に詳細に説明する。
【０００７】
図１、図２、図３、図６及び図８の半導体メモリ素子はセル領域Ｃと周辺回路領域Ｐに分けられている。図４、図５及び図７は半導体メモリ素子のセル領域Ｃだけを図示した。
【０００８】
ここで、ビットラインコンタクトプラグ及び下部電極コンタクトプラグはそれぞれ基板の活性領域及びゲート電極と直接連結する部分を指し、ビットラインコンタクトパッド及び下部電極コンタクトパッドはそれぞれビットラインコンタクトプラグと基板上に形成されたビットライン及び下部電極コンタクトプラグとキャパシタの下部電極を連結させる部分を指す。一方、ビットラインコンタクトプラグ（または下部電極コンタクトプラグ）及びビットラインコンタクトパッド（または下部電極コンタクトパッド）のそれぞれまたは両者が存在する時はこれらの組み合わせをビットラインコンタクト連結体（または下部電極コンタクト連結体）として記述する。
【０００９】
図１において、半導体基板１００の活性領域は素子分離領域１０２により限定される。素子分離領域１０２はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などの方法を利用して形成でき、高集積半導体メモリ素子ではＳＴＩ方法を利用することが望ましい。
【００１０】
次に、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７及びＧ８をマスクとして利用して半導体基板の導電型と異なる導電型を持つイオンを基板に注入してドレーン及びソース領域（１０３及び１０５の一部）を形成する。
【００１１】
キャッピング膜またはキャッピング膜パターン１１１は以後に形成される層間絶縁膜１１２に対してエッチング選択比が高い物質より構成されることが望ましく、例えば層間絶縁膜１１２と異なる物質より構成されるが、シリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜などが使われうる。
【００１２】
続いて、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７及びＧ８が形成された半導体基板１００の全面に絶縁膜を塗布してエッチングバックし、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７及びＧ８及びキャッピング膜パターン１１１側壁にスペーサ１０６を形成する。スペーサ１０６もこの後に形成される層間絶縁膜１１２と異なる物質より構成するのであるが、エッチング選択比が高い物質より構成することが望ましい。
【００１３】
ここで、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７またはＧ８、キャッピング膜パターン１１１及びスペーサ１０６よりなった構造体をゲート電極構造体と名づける。
【００１４】
一方、スペーサ１０６形成後に高濃度の不純物イオンを基板に注入し、ＬＤＤ構造のドレーン及びソース領域１０３、１０５を形成することにより、第１ないし第８トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びＴ８を完成する。第１ないし第５トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ５はセル領域Ｃに形成され、第６ないし第８トランジスタＴ６、Ｔ７及びＴ８は周辺回路領域Ｐに形成される。ここで、ＬＤＤ構造のドレーン及びソース領域をそれぞれドレーン及びソース領域と記述する。
【００１５】
一方、第５トランジスタＴ５は第１ないし第４トランジスタＴ１、Ｔ２、Ｔ３及びＴ４と同一または異なる導電型のチャンネルを持てる。基板の導電型と異なる導電型のチャンネルを持つためには基板と異なる導電型のウェル（図示せず）を基板内に形成してウェル内に隣接トランジスタのソース及びドレーン領域を形成する。
【００１６】
スペーサ１０６が形成されたセル領域Ｃ及び周辺回路領域Ｐの半導体基板１００の全面に平坦化された第１層間絶縁膜１１２を形成する。
【００１７】
続いて、セル領域Ｃの第１層間絶縁膜１１２をエッチングし、セル領域ＣのトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ５のドレーン及びソース領域１０３、１０５を露出させる第１コンタクトホールを形成する。一方、キャッピング膜パターン１１１及びスペーサ１０６が第１層間絶縁膜１１２に対して高いエッチング選択比を持つ物質より構成されれば、第１コンタクトホールはキャッピング膜パターン１１１及びスペーサ１０６により自己整列方式により形成される。
【００１８】
次に、第１コンタクトホールが備わった第１層間絶縁膜１１２上に第１コンタクトホールを充填するように導電性物質のポリシリコン膜１１４を形成する。
【００１９】
図２において、ポリシリコン膜１１４を対象に第１層間絶縁膜１１２の上面が実質的に露出されるまで化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチングバックを実施して半導体基板のセル領域Ｃのドレーン領域１０３及びソース領域１０５にそれぞれ連結するビットラインコンタクトプラグ１１４ｂとキャパシタ下部電極コンタクトプラグ１１４ａ、１１４ｃを形成する。
【００２０】
次に、周辺回路領域Ｐ及びセル領域Ｃのビットラインコンタクトプラグ１１４ｂ及び下部電極コンタクトプラグ１１４ａ、１１４ｃを含んだ半導体基板１００の全面に平坦化された第２層間絶縁膜１１６を形成する。
【００２１】
次に、ビットラインコンタクトプラグ１１４ｂの上部に位置する第２層間絶縁膜１１６をエッチングして第２コンタクトホールを形成する。一方、第２コンタクトホール形成時に、異なる位置にある第２層間絶縁膜１１６及び第１層間絶縁膜１１２がエッチングされ、セル領域Ｃに配置されるトランジスタＴ５の活性領域、例えばドレーン領域１０３を露出させる第３コンタクトホールを同時に形成する。
【００２２】
一方、周辺回路領域Ｐのゲート電極Ｇ６の金属または金属シリサイド膜パターン１１０を露出させる第４コンタクトホールを形成する工程は、第３コンタクトホール形成工程の初期段階と類似するように第２層間絶縁膜１１６をエッチングして第６トランジスタのＴ６のキャッピング膜パターン１１１を露出させる工程と、この後キャッピング膜パターン１１１を除去して金属膜または金属シリサイド膜パターン１１０を露出させる工程よりなる。第２コンタクトホールないし第４コンタクトホール形成後に第２層間絶縁膜１１６上に導電性物質のポリシリコン膜１１８を形成し、第２コンタクトホールないし第４コンタクトホールを充填する。
【００２３】
図３において、ポリシリコン膜１１８は第２層間絶縁膜１１６の上面が露出されるまで化学機械的研磨またはエッチングバックされ、ビットラインコンタクトパッド１１８ａとビットラインコンタクトプラグ１１８ｂ、１１８ｃとを形成する。ビットラインコンタクトプラグ１１８ｂ、１１８ｃはビットラインコンタクトパッドともにも命名できるのであるが、本明細書ではビットラインコンタクトプラグと命名して使用する。トランジスタＴ２とトランジスタＴ３との間の活性領域１０３とビットライン１２０とを連結させるビットラインコンタクト連結体は、ビットラインコンタクトプラグ１１４ｂとビットラインコンタクトプラグ１１８ａとよりなり、トランジスタＴ５とビットライン１２０とを連結させるビットラインコンタクト連結体はビットラインコンタクトプラグ１１８ｂであり、トランジスタＴ６をビットライン１２０に連結させる連結体はビットラインコンタクトプラグ１１８ｃである。
【００２４】
次に、ビットラインコンタクトパッド１１８ａ及びビットラインコンタクトプラグ１１８ｂ、１１８ｃを含む半導体基板上に金属拡散防止膜及び金属膜を塗布した後でパターニングしてビットライン１２０を形成する。金属拡散防止膜としてはＴｉＮまたはＴｉＷを使用し、金属膜としてはＴｉ、ＷまたはＡｌを使用できる。
【００２５】
以後の集積工程からビットライン１２０を保護するために、ビットライン１２０を含んだ半導体基板の全面に絶縁膜を形成した後でエッチングバック工程を実施し、スペーサを含むキャッピング膜パターン１２２を形成する。セル領域Ｃ及び周辺回路領域Ｐに塗布された絶縁膜はビットラインが形成された部分を除いて全て除去され、周辺回路領域Ｐでのキャッピング膜パターン１２２はビットライン１２０だけを包む。
【００２６】
続いて、キャッピング膜パターン１２２が形成された半導体基板の全面に平坦化された第３層間絶縁膜１２４を形成する。接触型フォトレジストマスク（図５の１６０）を使用してセル領域Ｃの第３層間絶縁膜１２４及びその下部の第２層間絶縁膜１１６をエッチングすることにより、キャパシタ下部電極コンタクトプラグ１１４ａ、１１４ｃを露出させる第５コンタクトホール１２５を形成する。
【００２７】
一方、第５コンタクトホールの形成時に使われる接触型フォトレジストマスクパターン（図５の１６０）が配置された平面図が図４に図示された。図４にて参照番号１５０と表示された部分だけ接触型フォトレジストマスクパターン（図５の１６０）により露出された部分であり、その下部の第３層間絶縁膜１２４が露出される。
【００２８】
具体的に検討してみれば、図４では、Ｙ軸方向に伸びる第１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４がＸ軸方向に平行するように配置されており、ビットライン１２０は第２層間絶縁膜１１６を挟んで第１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４上に配置され、第１ないし第４ゲート電極と直交する。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間及び第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間にはそれぞれ下部電極コンタクトプラグ１１４ａ、１１４ｃが配置され、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間にはビットラインコンタクトプラグ１１４ｂがゲート電極の伸張方向に配置されている。一方、ビットラインのキャッピング膜パターン１２２とその上部に形成されている第３層間絶縁膜１２４は図示されていない。
【００２９】
図４のＶＩ−ＶＩに沿った断面図（別途に図示せず）の観点から検討すれば、第５コンタクトホール１２５形成のためのエッチング工程を進行すれば、第２ゲート電極Ｇ２及び第３ゲート電極Ｇ３上部の第２層間絶縁膜１１６及び第３層間絶縁膜１２４はエッチングされずに突出部を形成し、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間及び第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間の第２層間絶縁膜１１６及び第３層間絶縁膜１２４は除去され、図３に図示されたような第５コンタクトホール１２５が形成される。
【００３０】
反面、図４のＶ−Ｖに沿った断面図は図５に図示された。図５を検討すれば、半導体基板１００上に、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で自己整列された下部電極コンタクトプラグ１１４ａがゲート電極に沿って伸びる。下部電極コンタクトプラグ１１４ａ上には、第２層間絶縁膜１１６がゲート電極と垂直方向に形成されている。
【００３１】
第２層間絶縁膜１１６上にキャッピング膜パターン１２２に包まれたビットライン１２０が形成され、それぞれのビットライン１２０はゲート電極の伸張方向（Ｙ方向）に相互離隔され配置されている。次に、キャッピング膜パターン１２２を含む第２層間絶縁膜１１６上に第３層間絶縁膜１２４が配置されている。そして第３層間絶縁膜１２４上にキャッピング膜パターン１２２間の第２層間絶縁膜１１６及び第３層間絶縁膜１２４をエッチングして第５コンタクトホール１２５を形成するための接触型自己整列フォトレジストマスクパターン１６０が配置されている。
【００３２】
その後、図７に図示されたように、マスクパターン１６０を利用して第３層間絶縁膜１２４及び第２層間絶縁膜１１６をエッチングして第５コンタクトホール１２５を形成した後でその後接触型自己整列フォトレジストマスクパターン１６０を除去する。
【００３３】
次に、基板全面にポリシリコン膜１２６を基板全面に形成して第３層間絶縁膜１２４の上面が露出されるまでエッチングバックまたは化学機械的研磨を実施する。
【００３４】
具体的に、図４のＸ方向のＡ−Ａに沿ったセル領域Ｃを含んだ半導体メモリ素子のポリシリコン膜１２６のエッチングバックまたは化学機械的研磨後の断面図は図６に図示されており、図４のＹ方向のＢ−Ｂに沿ったセル領域の断面図は図７に図示された。すなわち、図６及び図７にて、ポリシリコン膜１２６は化学及び機械的研磨されてキャパシタ下部電極コンタクトパッド１２６ａ、１２６ｂを形成する。
【００３５】
その後、図６に図示されたように、下部電極コンタクトパッド１２６ａ、１２６ｂが形成されたセル領域Ｃの第３層間絶縁膜１２４上に開口部を具備したエッチング阻止層１２８を形成し、キャパシタを構成する下部電極１３０、誘電膜１３２及び上部電極１３４を形成する。
【００３６】
図８において、キャパシタが形成されたセル領域Ｃ及び周辺回路領域Ｐの半導体基板の全面に平坦化された第４層間絶縁膜１３６を形成する。第４層間絶縁膜１３６の所定部分がエッチングされてセル領域Ｃでは上部電極１３４の一部を露出させる第６コンタクトホールを形成する。第６コンタクトホール形成後、周辺回路領域Ｐの第３層間絶縁膜１２４、キャッピング膜パターン１２２、１１１、第２層間絶縁膜１１６及び第１層間絶縁膜１１２の所定部分をエッチングして第７コンタクトホール、第８コンタクトホール及び第９コンタクトホールを形成する。
【００３７】
ここで、第７コンタクトホールは周辺回路領域Ｐのビットライン１２０を露出させ、第８コンタクトホールは周辺回路領域Ｐの半導体基板の活性領域１０３を露出させ、第９コンタクトホールはゲート電極Ｇ８の金属膜または金属シリサイド膜パターン１１０を露出させる。第６ないし９コンタクトホールが形成された第４層間絶縁膜１３６上に第６ないし第９コンタクトホールが充填されるように金属膜（図示せず）を塗布した後で化学機械的研磨またはエッチングバックを実施して金属配線コンタクトプラグ１３８ａ、１３８ｂ、１３８ｃ、１３８ｄを形成する。その以、第４層間絶縁膜１３６上に金属膜（図示せず）を形成してパターニングし、金属配線コンタクトパッド１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄを形成する。
【００３８】
ところで、ビットラインコンタクトプラグと下部電極コンタクトプラグとはそれぞれ一つのマスクを使用して同時に形成されるが、ビットライン及び下部電極を半導体基板の活性領域に連結させるためには３回のマスク工程が必要になる。すなわち、ビットラインコンタクト連結体を形成するためには、下部電極コンタクトプラグと同時に形成されるビットラインコンタクトプラグのための第１マスクとビットラインコンタクトパッドを形成するための第２マスクが要求され、下部電極連結体を形成するためには、前述した第１マスクと下部電極コンタクトパッドとを形成するための第３マスクが要求される。従って、ビットラインコンタクト連結体及び下部電極連結体を形成するための工程が多少複雑になる。
【００３９】
一方、ビットライン１２０はビットラインコンタクトプラグ１１４ｂとビットラインコンタクトパッド１１８ａを通じ半導体基板の活性領域１０３に連結し、下部電極１３０は下部電極コンタクトプラグ１１４ａ、１１４ｃと下部電極コンタクトパッド１２６ａ、１２６ｂを通じ半導体基板の活性領域１０５に連結する。従って、ビットラインコンタクト連結体及び下部電極連結体はその内部に接合面を持つようになって接合抵抗の発生による全体抵抗が増加するようになる。こういう抵抗の増加はトランジスタ及びキャパシタの動作速度を低下させる。
【００４０】
また、下部電極コンタクトプラグ１２６ａ、１２６ｂを形成するための第５コンタクトホール１２５が、Ｙ軸方向に１Ｆ離隔され、Ｘ軸方向に３Ｆ離隔されるので、フォトレジストマスクパターン１６０の整列マージンが不足するようになる。すなわち、フォトレジストマスクパターン１６０がＹ軸方向に誤整列されれば、ビットライン１２０が隣接ビットライン１２０に連結してブリッジが発生する問題が生じる。さらに、第５コンタクトホールのエッチング工程が過度になれば、キャッピング膜パターン１２２が除去されてビットライン１２０が露出される。それでビットライン１２０が下部電極とショートする。
【００４１】
従って、誤整列マージンを確保するためにはビットライン１２０上に形成されるハードマスクのキャッピング膜パターン１２２を厚くせねばならない。ところで、キャッピング膜パターン１２２を厚くすれば、第５コンタクトホールが形成される第３層間絶縁膜１２４を構成する物質でビットライン構造体１２０、１２２間をボイドなしに充填し難くなる。
【００４２】
ボイドなくビットライン１２０間を絶縁物で充填するために液状のＳＯＧ、ＢＰＳＧなどを利用できる。しかし、ＳＯＧまたはＢＰＳＧに含まれていた酸素がビットライン１２０下部に侵入してビットライン１２０を酸化させることによりビットラインリフティング問題が発生する。
【００４３】
また、Ｘ軸及び／またはＹ軸方向にマスクパッド１６０が誤整列されれば、マスクパターン１６０が露出された部分にてゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４及びビットライン１２０上に形成されたハードマスクの窒化膜との重複マージンが小さくなる。従って、自己整列エッチング工程での選択比が良好になれない問題がある。
【００４４】
一方、接触型自己整列マスクパターン１６０を利用して第５コンタクトホールを形成する時、マスクパターン１６０が第３層間絶縁膜１２４に対して高いエッチング比を持てないのでマスクパターン１６０下部の第３層間絶縁膜１２４の一部も除去され、ビットライン１２０とビットライン１２０との間にブリッジが形成される。
【００４５】
一方、周辺回路領域の金属配線コンタクトプラグ１３８ｂ、１３８ｃ、１３８ｄを形成するために、厚い第４層間絶縁膜１３６と第３層間絶縁膜１２４、またはこれらの他に第２層間絶縁膜１１６及び第１層間絶縁膜１１２をエッチングしなければならないので、第５コンタクトホール形成エッチング工程に負担になる。
【発明の開示】
【発明が解決しようとする課題】
【００４６】
本発明の目的は、下部電極連結体及びビットラインコンタクト連結体の形成時に使われるマスク数を減らし、これらの抵抗増加を抑制できる半導体メモリ素子の製造方法を提供するところにある。
【００４７】
さらに、本発明の他の目的は、下部電極連結体とビットラインコンタクト連結体の形成時の誤整列マージンを確保できる半導体メモリ素子の製造方法を提供するところにある。
【００４８】
本発明のさらに他の目的は、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクトプラグのエッチング工程の負担を減少させられる半導体メモリ素子の製造方法を提供するところにある。
【００４９】
本発明のさらに他の目的は、セル領域のビットラインのリフティングを防止できる半導体メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００５０】
上記課題を解決するための本発明は、セル領域と周辺回路領域とを含む半導体メモリ素子の基板を準備する段階と、前記セル領域及び前記周辺回路領域のそれぞれの前記基板上に、ゲート絶縁膜、ゲート電極、前記ゲート電極上面に形成されたゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成された側壁スペーサを含むゲート電極構造体、前記ゲート電極構造体の両側に形成されたソース領域及びドレーン領域を持つトランジスタを形成する段階と、前記トランジスタを含んだ前記基板全面に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をエッチングして前記セル領域にビットラインコンタクトホール及び前記周辺回路領域に下部金属配線コンタクトホールを同時に形成する段階と、前記ビットラインコンタクトホール及び前記下部金属配線コンタクトホールを導電性物質で充填し、前記セル領域に形成されたトランジスタのうちどれか一つのドレーン領域と連結したビットラインコンタクト連結体及び前記周辺回路領域に形成されたトランジスタのうちどれか一つの前記ドレーン領域またはゲート電極に連結する下部金属配線コンタクト連結体を同時に形成する段階と、前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体の形成段階後、前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体が形成された前記第１層間絶縁膜上の所定部分にビットラインを形成して前記ビットラインを前記ビットラインコンタクト連結体に連結させる段階と、前記ビットラインを包むビットラインのキャッピング膜パターンを形成することにより、前記セル領域に配置されたビットラインのキャッピング膜パターンは前記セル領域のビットラインだけを包み、前記周辺回路領域に配置された前記ビットラインのキャッピング膜パターンは前記周辺回路領域に配置される前記ビットライン、前記第１層間絶縁膜の上面そして前記下部金属配線コンタクト連結体の上面を包むようにする段階と、前記ビットラインのキャッピング膜パターンが形成された前記基板全面に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜のうち前記セル領域の前記ソース領域に対応する部分を露出させるマスクパターンを前記第２層間絶縁膜上に形成する段階と、前記マスクパターン及び前記ビットラインのキャッピング膜パターンを利用して前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングし、前記ソース領域を露出させるキャパシタ下部電極コンタクトホールを形成する段階と、前記キャパシタ下部電極コンタクトホールの底部から前記ビットラインのキャッピング膜パターンの水準まで前記導電性物質を充填し、前記ビットラインのキャッピング膜パターンの上面と同一水準に位置するキャパシタの下部電極連結体を形成する段階と、前記キャパシタの下部電極連結体の上部に下部電極、誘電膜及び上部電極を持つキャパシタを形成する段階と、を含むことを特徴とする半導体メモリ素子の製造方法である。
【００５１】
これにより形成された半導体メモリ素子は、ゲート電極構造体とソース及びドレーン領域よりなったトランジスタと層間絶縁膜とを含む。ゲート電極構造体は、基板上に形成するのであるが、ゲート電極、ゲート電極上に形成されたゲート電極のキャッピング膜パターン、及びゲート電極とゲート電極のキャッピング膜パターンの側壁に形成された側壁スペーサとを含む。層間絶縁膜は、トランジスタが形成された基板全面に形成され、ビットラインコンタクトホール及び下部電極コンタクトホールを具備し、ゲート電極のキャッピング膜パターン及び前記側壁スペーサに対して高いエッチング選択比を持つ物質よりなる。ドレーン領域と連結する導電性ビットラインコンタクト連結体は層間絶縁膜の前記ビットラインコンタクトホール内に位置しており、ビットラインコンタクト連結体が形成された前記層間絶縁膜の上部には前記ビットラインコンタクト連結体と電気的に連結するビットラインが形成されている。ビットラインはビットラインのキャッピング膜パターンにより包まれており、下部電極連結体は層間絶縁膜の下部電極コンタクトホール内に形成され、ビットラインのキャッピング膜パターン水準まで伸びてビットラインのキャッピング膜パターンと同一水準で形成されている。次に、キャパシタの下部電極連結体の上部に、下部電極、誘電膜及び上部電極を持つキャパシタが形成されている。
【００５２】
ここで、前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜、またはこれらの組み合わせ膜であり、前記ゲート電極のキャッピング膜パターン、前記ビットラインのキャッピング膜パターン及び前記側壁スペーサは前記層間絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜または炭化シリコン膜またはこれらの組み合わせ膜よりなりうる。
【００５３】
本発明がなそうとする他の技術的課題のビットラインの酸化を防止するために、層間絶縁膜と前記ビットラインとの間にシリコン窒化膜またはシリコン酸化窒化膜のような酸化防止膜をさらに介在させることが望ましい。
【００５４】
また、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクト形成時のエッチング工程の負担を減少させるために、セル領域と周辺回路領域とを含む半導体メモリ素子はその基板上に形成するのであるが、ゲート電極、ソース領域及びドレーン領域を持つ第１及び第２トランジスタ、前記第１及び第２トランジスタと同じく前記基板全面に形成された前記セル領域に形成されるビットラインコンタクトホール及び下部電極コンタクトホール、及び前記周辺回路領域に形成される金属配線コンタクトホールが提供された第１層間絶縁膜を含む。
【００５５】
さらに、半導体メモリ素子は導電性ビットラインコンタクト連結体、ビットライン、ビットラインを包むビットラインのキャッピング膜パターン、キャパシタの下部電極連結体、キャパシタ及び周辺回路のドレーン領域またはゲート電極に連結する下部金属配線コンタクトプラグをさらに含む。ビットラインコンタクト連結体は第１層間絶縁膜の前記ビットラインコンタクトホールに形成されて前記第１トランジスタのドレーン領域と電気的に連結し、ビットラインは前記ビットラインコンタクト連結体が形成された前記第１層間絶縁膜上に形成されて前記ビットラインコンタクト連結体と電気的に連結する。キャパシタの下部電極連結体は前記第１層間絶縁膜の前記下部電極コンタクトホール内に形成されて前記ビットラインのキャッピング膜パターンの水準まで伸び、前記ビットラインのキャッピング膜パターンと同一水準で形成されている。キャパシタは下部電極連結体上部に形成するのであるが、下部電極、誘電膜及び上部電極を持ち、下部金属配線コンタクトプラグは第１層間絶縁膜の前記金属配線コンタクトホール内に形成されて第２トランジスタのドレーン領域またはゲート電極と連結する。
【００５６】
ビットラインコンタクトホール及び下部電極コンタクトホールを自己整列方式を利用して形成するために、前記トランジスタは前記ゲート電極上部に形成されるゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成される側壁スペーサとをさらに含む。そして前記ゲート電極のキャッピング膜パターン、前記側壁スペーサ及び前記ビットラインのキャッピング膜パターンが前記第１層間絶縁膜に対して高いエッチング比を持つ物質よりならねばならない。
【００５７】
また半導体メモリ素子の製造方法はキャパシタを包みつつ前記セル領域及び前記周辺回路領域を含む基板上に周辺回路領域に提供された金属配線コンタクトホールを具備する平坦化された第２層間絶縁膜をさらに含む。第２層間絶縁膜に形成された金属配線コンタクトホールは導電性物質で充填され、下部金属配線コンタクトプラグと電気的に連結する上部金属配線コンタクトプラグを形成する。
【００５８】
一方、ビットラインのキャッピング膜パターンは、周辺回路領域では前記ビットライン上部及び前記第１層間絶縁膜上に配置され、第２層間絶縁膜上に形成された金属配線コンタクトホール形成時のエッチング負担を緩和させる。
【００６０】
下部電極コンタクトホールを形成するためには、前記第２層間絶縁膜のうち前記露出された部分を全部除去し、前記ビットラインのキャッピング膜パターンを利用して前記第１層間絶縁膜をエッチングする。
【００６１】
その後、キャパシタの下部電極連結体を形成するためには、前記下部電極コンタクトホールを含む前記基板全面に導電性物質膜を形成した後、前記導電性物質膜が形成された前記基板全面に対して前記ビットラインキャッピング膜の上面が実質的に露出されるまで化学機械的研磨工程またはエッチングバック工程を進行する。
【００６２】
ビットラインの酸化によるリフティングを防止するために、第１層間絶縁膜の形成段階と前記ビットラインコンタクトホールの形成段階との間に、前記ビットラインの酸化を防止する物質膜を形成し、前記ビットライン酸化防止物質膜をエッチングして前記ビットラインコンタクトホールを開放させる開口部を形成した後で、前記開口部の上端部まで導電性物質を充填してビットラインコンタクト連結体とビットラインを連結させる。
【００６３】
また、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクト形成時のエッチング工程の負担を減少させるために、セル領域と周辺回路領域とを含む半導体メモリ素子の基板を準備した後、前記セル領域及び前記周辺回路領域を含む前記基板上に、ゲート電極前記ゲート電極上面に形成されたゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成された側壁スペーサを含むゲート電極構造体、ソース領域及びドレーン領域を持つトランジスタを形成する。その後、前記トランジスタを含んだ前記基板全面に第１層間絶縁膜を形成し、第１層間絶縁膜をエッチングして前記セル領域にビットラインコンタクトホール及び前記周辺回路領域に金属配線コンタクトホールを同時に形成する。ビットラインコンタクトホール及び前記金属配線コンタクトホールを導電性物質で充填して前記セル領域に形成された前記ドレーン領域と連結したビットラインコンタクト連結体及び前記周辺回路領域に形成された前記ドレーン領域または前記ゲート電極に連結する下部金属配線コンタクト連結体を同時に形成する。
【００６４】
ここで、前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体を形成するためには、前記ビットラインコンタクトホール及び前記金属配線コンタクトホールが形成された前記第１層間絶縁膜上にポリシリコンまたは金属またはこれらの組み合わせのような導電性物質よりなった導電膜を形成する。前記第１層間絶縁膜の上面が実質的に露出されるまで前記導電膜を化学機械的研磨またはエッチングバックする。
【００６５】
そして、前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体の形成段階後、前記ビットラインコンタクト連結体及び前記下部金属配線コンタクト連結体が形成された前記第１層間絶縁膜上の所定部分にビットラインを形成して前記ビットラインコンタクト連結体を前記ビットラインに連結させる。続いて、前記ビットラインを包むビットラインのキャッピング膜パターンを形成するのであるが、前記セル領域に配置されたビットラインのキャッピング膜パターンは前記セル領域のビットラインだけを包んで前記周辺回路領域に配置された前記ビットラインのキャッピング膜パターンは前記周辺回路領域に配置される前記ビットライン、前記第１層間絶縁膜の上面そして前記下部金属配線コンタクト連結体の上面を包むようにする。ここで周辺回路領域に位置するビットラインのキャッピング膜パターンはビットライン上に形成されるキャパシタを包む層間絶縁膜をエッチングして金属配線コンタクトホールを形成する時の乾燥式エッチング阻止層として使われる。
【００６６】
前記ビットラインのキャッピング膜パターンの形成段階後、前記ビットラインのキャッピング膜パターンが形成された前記基板全面に第２層間絶縁膜を形成する段階、前記第２層間絶縁膜のうち前記セル領域の前記ソース領域に対応する部分に前記ビットラインの配列方向に沿って伸びる部分を露出させるマスクパターンを、前記第２層間絶縁膜上に形成する段階、前記マスクパターンを利用して前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングし、前記ソース領域を露出させるキャパシタ下部電極コンタクトホールを形成する段階、前記下部電極コンタクトホールの底部から前記ビットラインのキャッピング膜パターンの水準まで前記導電性物質を充填し、前記ビットラインのキャッピング膜パターンと同一水準に位置するキャパシタの下部電極連結体を形成する段階、及び前記キャパシタの下部電極連結体の上部に、下部電極、誘電膜及び上部電極を持つキャパシタを形成する段階を行う。すなわち、下部電極コンタクトホールを一つのマスクを使用して形成できるようになり、工程段階を簡素化でき、下部電極連結体の抵抗増加も抑制できる。
【００６７】
また、前記ビットライン形成段階以前に前記第１層間絶縁膜上に前記ビットラインコンタクト連結体を開放させる開口部を具備したシリコン窒化膜またはシリコン酸化窒化膜のようなビットライン酸化防止物質膜を形成し、前記ビットライン酸化防止物質膜に提供された前記開口部の上端部まで導電性物質で充填してビットラインの酸化を防止する。
【００６８】
具体的に、下部電極コンタクトホールを形成するためには、前述したマスクを使用して前記第２層間絶縁膜のうち前記露出された部分を全部除去し、続いて前記ビットラインのキャッピング膜パターンとを利用して前記第１層間絶縁膜を除去する。
【００６９】
具体的に、下部電極連結体を形成するためには、前記下部電極コンタクトホールを含む前記基板全面に導電性物質膜を形成し、前記導電性物質膜が形成された前記基板全面に対して前記ビットラインのキャッピング膜パターンの上面が実質的に露出されるまで化学機械的研磨工程またはエッチングバック工程を実施する。
【００７０】
また、前記ビットラインのキャッピング膜パターンとを形成するために、前記セル領域及び前記周辺回路領域を含んだ半導体基板の全面にビットラインキャッピング膜を形成し、前記セル領域を露出させるマスクパターンを前記ビットラインキャッピング膜上に形成する。次に、前記マスクパターンを利用して前記セル領域に位置した前記ビットラインキャッピング膜をエッチングバックして前記ビットラインのキャッピング膜パターンとを形成して前記マスクパターンを除去する。従って、セル領域に位置するビットラインキャッピング膜だけをエッチングするので、本エッチング工程の負担を減らせ、周辺回路領域のビットラインのキャッピング膜パターンは金属配線コンタクトホール形成時のエッチング阻止層として使われうる。
【発明の効果】
【００７１】
本発明による効果は次の通りである。
【００７２】
第一に、セル領域のビットラインコンタクト連結体を形成するのに使われたマスクは一つであり、下部電極連結体を形成するのに使われたマスクも一つであるので、従来技術にてビットラインコンタクト連結体及び下部電極連結体形成のために使われたマスク数に比べてその数が減少した。従って、マスク製作及び除去にともなう工程が多少簡単になった。
【００７３】
第二に、ビットラインコンタクト連結体と下部電極連結体それぞれが１回のエッチング工程と１回の導電性物質を充填する工程よりなるので、その内部に接合面が生ぜずに抵抗増加が抑制できる。
【００７４】
特に、下部電極連結体がビットラインコンタクト連結体より若干長い長さ（または高さ）を持つだけであるので、下部電極連結体の長さ減少による抵抗減少効果も得ることができる。
【００７５】
第三に、セル領域Ｃのビットラインと接続されるコンタクトホール（第１コンタクトホール）形成時に周辺回路領域Ｐでは下部金属配線コンタクトホールが同時に形成される。従って、キャパシタ対面に形成される第４層間絶縁膜を含み基板に形成されたあらゆる層間絶縁膜をエッチングして金属配線プラグを形成する場合に比べてエッチング工程の負担が減少するようになる。
【００７６】
第四に、ライン型自己整列マスクによりゲート電極の伸張方向に垂直になり、ソース領域上部に位置するビットライン上にはフォトレジストが存在しない。従って、フォトレジストとその下部の層間絶縁膜との不良な選択比に起因した下部電極連結体と下部電極連結体との間のブリッジは発生しない。
【００７７】
第五に、ライン型フォトレジストマスクを使用して自己整列方式で下部電極コンタクトホールを形成するので、ビットラインの配列方向への誤整列が生じても下部電極コンタクトプラグ間のブリッジは発生しない。
【００７８】
第六に、セル領域及び周辺回路領域に同時に形成されたビットライン酸化防止膜がセル領域でのビットラインの酸化を防止するのに使われ、周辺回路領域ではその後の上部金属配線コンタクトホール形成時のエッチング阻止層として使われうる。
【００７９】
また、ビットラインのキャッピング膜パターン形成時にセル領域だけをオープンしてエッチングバック工程を実施することにより、エッチングバック工程の負担を減らすだけでなく、ビットラインのキャッピング膜パターンは周辺回路領域において、周辺回路領域の上部金属配線コンタクトホール形成時のエッチング阻止層としての役割も果たすようになる効果がある。
【発明を実施するための最良の形態】
【００８０】
以下本発明を添付した図面を参照して詳細に説明する。
【００８１】
図９、図１０、図１８、及び図１９には半導体メモリ素子のセル領域Ｃと周辺回路領域Ｐを示す。図１１ないし図１７には半導体メモリ素子のセル領域Ｃを示す。
【００８２】
図９において、半導体基板２００の活性領域は素子分離領域２０２により限定される。素子分離領域２０２はＳＴＩまたはＬＯＣＯＳなどの方法を利用して形成でき、高集積半導体メモリ素子ではＳＴＩ方法を利用することが望ましい。
【００８３】
次に、セル領域Ｃ及び周辺回路領域Ｐの半導体基板２００の全面に絶縁膜、ポリシリコン膜、金属膜または金属シリサイド膜及びキャッピング膜を形成した後でパターニングしてゲート絶縁膜パターン２０４、ポリシリコン膜パターン２０８、及び金属膜または金属シリサイド膜パターン２１０よりなったゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８及びゲート電極のキャッピング膜パターン２１１を順次的に形成する。
【００８４】
次に、半導体基板と異なる導電型を持つイオンを注入してドレーン及びソース領域（２０３、２０５の一部）を形成する。ゲート電極Ｇ１２を含むトランジスタのソース領域２０５はゲート電極Ｇ１１を含むトランジスタのソース領域と共通であり、ゲート電極Ｇ１２を含むトランジスタのドレーン領域２０３はゲート電極Ｇ１３を含むトランジスタのドレーン領域と共通である。
【００８５】
ゲート電極のキャッピング膜パターン２１１は以後に形成される層間絶縁膜２１２に対してエッチング選択比が高い物質より構成されることが望ましく、例えばシリコン窒化膜、アルミニウム酸化膜、炭化シリコン膜またはタンタル酸化膜などが使われうる。
【００８６】
続いて、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８が形成された半導体基板２００の全面に絶縁膜を塗布してエッチングバックし、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８及びゲート電極のキャッピング膜パターン２１１の側壁にスペーサ２０６を形成する。スペーサ２０６も以後に形成される層間絶縁膜２１２に対してエッチング選択比が高い物質より構成されることが望ましい。
【００８７】
ここで、ゲート絶縁膜パターン２０４、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８、ゲート電極のキャッピング膜パターン２１１及びスペーサ２０６よりなった構造体をゲート電極構造体と呼ぶ。
【００８８】
一方、スペーサ２０６を含んだゲート電極構造体の形成後に高濃度の不純物イオンを基板に注入し、ＬＤＤ構造のドレーン領域２０３及びソース領域２０５を形成することによりトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ１７及びＴ１８を完成する。図９及び図１０そして図１２ないし図１９でのソース領域及びドレーン領域はＬＤＤ構造を持つ。ここで、ＬＤＤ構造のソース領域及びドレーン領域をそれぞれソース領域及びドレーン領域と呼ぶ。
【００８９】
スペーサ２０６が形成されたセル領域Ｃ及び周辺回路領域Ｐの半導体基板２００の全面に平坦化された第１層間絶縁膜２１２とビットライン酸化防止膜２１４を形成する。
【００９０】
続いて、マスク（図示せず）を使用して第１層間絶縁膜２１２及びビットライン酸化防止膜２１４の所定部分をエッチングし、セル領域ＣではトランジスタＴ１２、Ｔ１３、Ｔ１５のドレーン領域２０３を露出させる第１コンタクトホールを形成し、周辺回路領域ＰではトランジスタＴ１６、Ｔ１８の金属膜または金属シリサイド膜パターン２１０を露出させる第２コンタクトホール及びトランジスタＧ１７のドレーン領域２０３を露出させる第３コンタクトホールを形成する。特に、周辺回路領域Ｐに形成された第２コンタクトホール及び第３コンタクトホールは下部金属配線コンタクトホールとなるものであり、金属配線コンタクトホール全体の形成工程におけるエッチング負担を緩和させる役割を果たすようになる。すなわち、図８に示した従来工程において、周辺回路領域Ｐの第４層間絶縁膜１３６、第３層間絶縁膜１２４、キャッピング膜パターン１２２、１１１、第２層間絶縁膜１１６及び第１層間絶縁膜１１２の所定部分を一気にエッチングして第８コンタクトホール及び第９コンタクトホールを形成する場合と比較して、後述する工程で上部金属配線コンタクトホールを形成するだけで金属配線コンタクトホール全体が形成でき、エッチング負担を緩和させることができるのである。
【００９１】
一方、ゲート電極のキャッピング膜パターン２１１及びスペーサ２０６が第１層間絶縁膜２１２に対して高いエッチング選択比を持つ物質より構成されれば、第１コンタクトホールないし第３コンタクトホールはゲート電極のキャッピング膜パターン２１１及びスペーサ２０６により自己整列方式でエッチングされる。
【００９２】
ここで、第１層間絶縁膜２１２は、例えばシリコン窒化膜、シリコン酸化膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−ＴＥＯＳ）膜、またはＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、あるいはこれらの組み合わせ膜よりなる。
【００９３】
また、ゲート電極のキャッピング膜パターン２１１及びスペーサ２０６は第１層間絶縁膜と異なる物質より構成するのであるが、例えばシリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、または炭化シリコン膜、あるいはこれらの組み合わせ膜よりなりうる。
【００９４】
次に、半導体基板２００の全面に導電性のポリシリコン膜２１６を形成し、第１コンタクトホールないし第３コンタクトホールを充填する。
【００９５】
図１０において、ポリシリコン膜２１６はビットライン酸化防止膜２１４の上面が実質的に露出されるまでエッチングバックまたは化学機械的研磨工程が行われ、セル領域Ｃでは第１コンタクトホールを通じトランジスタＴ１２、Ｔ１５のドレーン領域２０３に連結する第１ビットラインコンタクト連結体２１６ａ、２１６ｂを形成する。
【００９６】
周辺回路領域Ｐでは第２コンタクトホールを通じトランジスタＴ１６、Ｔ１８のゲート電極Ｇ１６、Ｇ１８の上面と連結する第２ビットラインコンタクト連結体２１６ｃ、２１６ｅと第３コンタクトホールを通じトランジスタＴ１７のドレーン領域２０３と連結する第３ビットラインコンタクト連結体２１６ｄを形成する。
【００９７】
ここでビットライン酸化防止膜２１４の上面が「実質的に」露出されるということは、ビットライン酸化防止膜２１４の上面が全くエッチングされずに露出される理想的な場合とビットライン酸化防止膜２１４の上面の一部がエッチングされる実際的な場合を含むことを意味する。
【００９８】
次に、第１ビットラインコンタクト連結体ないし第３ビットラインコンタクト連結体２１６ａ、２１６ｂ、２１６ｃ、２１６ｄ及び２１６ｅを含む半導体基板２００の全面に金属拡散防止膜及び金属膜を塗布してパターニングし、セル領域Ｃ及び周辺回路領域Ｐにビットライン２１８を形成する。金属拡散防止膜としてはＴｉＮ、またはＴｉＷを使用でき、金属膜としてはＴｉ、Ａｌ、またはＷなどを使用できる。
【００９９】
一方、第１コンタクトホールないし第３コンタクトホールを充填することにより、ポリシリコン膜２１６の代わりに金属拡散防止膜と金属膜とを使用もできる。
【０１００】
ビットライン２１８が形成された半導体基板２００の全面にビットライン２１８の保護用キャッピング膜（図示せず）を形成した後で、周辺回路領域Ｐ及びビットライン２１８上をマスキングするマスク（図示せず）を配置した状態で、エッチングバック工程を実施してビットラインのキャッピング膜パターン２２０ａを形成する。一方、周辺回路領域Ｐに形成されたビットラインキャッピング膜は除去されずにビットライン２１８、第２及び第３ビットラインコンタクト連結体２１６ｄ、２１６ｅ及びビットライン酸化防止膜２１４上に位置する。基板全面に形成されたビットラインキャッピング膜と対応してエッチングバック工程後に周辺回路領域Ｐに形成されているビットラインキャッピング膜を周辺回路領域Ｐのビットラインのキャッピング膜パターン２２０がセルＣ領域にはビットラインのキャッピング膜パターン２２０ａが形成されている。
【０１０１】
次に、半導体基板２００の全面に第１層間絶縁膜２１２のようなまたは均等な物質よりなる第２層間絶縁膜２２２を形成し、図１１にて図示されたように参照番号２５０と図示された部分だけ露出されるようにするライン型自己整列フォトレジストマスクパターン（図１２の２７０）を第２層間絶縁膜２２２上に配置する。
【０１０２】
図１２は図１１のＸＩＩ−ＸＩＩに沿った半導体メモリ素子のセル領域の断面図であり、ライン型自己整列フォトレジストマスクパターン２７０が第２層間絶縁膜２２２上に形成された状態を示す。
【０１０３】
図１１において、ビットライン２１８はＸ軸方向に伸びてＹ軸方向に平行するように配列されていて、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４はＹ軸方向に伸びてＸ軸方向に平行するように配列されている。ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４とビットライン２１８との間に配置される第１層間絶縁膜２１２とビットライン酸化防止膜２１４、ビットライン２１８を包むビットラインのキャッピング膜パターン２２０ａは図示されていない。さらに、参照番号２６０と表示された部分は下部電極コンタクトホールが形成される部分を示す。
【０１０４】
一方、図１２にはゲート電極Ｇ１２のスペーサ２０６とゲート電極Ｇ１３のスペーサ２０６とにより自己整列で形成された第１コンタクトホール内に形成され、トランジスタＴ１２、Ｔ１３のドレーン領域２０３とビットライン２１８とを連結させる第１ビットラインコンタクト連結体２１６ａが図示にされている。ビットライン２１８上にはビットラインのキャッピング膜パターン２２０ａ及び第２層間絶縁膜２２２が順次的に形成されている。第２層間絶縁膜２２２上にはライン型自己整列フォトレジストマスクパターン２７０が形成されている。ライン型自己整列フォトレジストマスクパターン２７０はトランジスタＴ１１、Ｔ１２のソース領域２０５とトランジスタＴ１３、Ｔ１４のソース領域２０５上部の第２層間絶縁膜２２２を露出させる。
【０１０５】
図１３は図１１のＸＩＩＩ−ＸＩＩＩに沿った半導体メモリ素子のセル領域の断面図であり、基板２００上に第１層間絶縁膜２１２が形成されている。第１層間絶縁膜２１２上にはビットライン酸化防止膜２１４、ビットライン２１８及びビットラインのキャッピング膜パターン２２０ａが離隔配置されている。次に、第２層間絶縁膜２２２がビットラインのキャッピング膜パターン２２０ａが含まれた基板２００の全面に形成されている。
【０１０６】
ところで、ライン型自己整列フォトレジストマスクパターン２７０は第２層間絶縁膜２２２上に形成されていない。すなわち、ビットライン２１８上にはフォトレジストマスクが形成されていない。
【０１０７】
次に、ライン型自己整列フォトレジストマスクパターン２７０を利用して下部電極コンタクトホール形成エッチング工程を実施する。図１１のＸＩＩ−ＸＩＩにともなう図１２の後続製造状態とビットライン２１８との間に形成される下部電極コンタクトホールは図１４に図示にされており、図１１のＸＩＩＩ−ＸＩＩＩに沿った図１３の後続製造状態は図１５に図示されている。
【０１０８】
図１４において、ライン型自己整列フォトレジストマスクパターン２７０により露出された部分（下部電極コンタクトホールが形成される部分２６０）に該当する第２層間絶縁膜２２２とその下部の第１層間絶縁膜２１２とはエッチングされ、リセス２２３と突出部とを形成する。ビットラインキャッピング膜パターン２２０ａにより自己整列エッチングされた多数のグルーブ２２４は、図１５に示されたようにビットライン２１８の間のリセス２２３内で離隔配置されている。
【０１０９】
次に、ライン型自己整列フォトレジストマスクパターン２７０を除去した後で、リセス２２３、突出部２２５及び溝２２４が形成された半導体基板２００の全面に導電性の物質であるポリシリコンよりなるポリシリコン膜２２６を形成する。図１４において、露出部分２６０に該当するものであり、ポリシリコンにより充填されるビットライン２１８の間で形成されたグルーブは点線で示されている。
【０１１０】
次に、基板全面に対してビットラインのキャッピング膜パターン２２０ａの上面が実質的に露出されるまでエッチングバックまたは化学機械的研磨工程を実施すれば、図１６及び図１７に図示されたように、Ｘ軸方形及びＹ軸方向に分離される多数の下部電極連結体２２８ａ、２２８ｂ（図１６では、点線で図示）が形成される。すなわち、下部電極連結体２２８ａはビットラインのキャッピング膜パターン２２０ａと同じ水準で形成される。ここで、ビットラインのキャッピング膜パターン２２０ａの上面が「実質的に」露出されるということは、ビットラインのキャッピング膜パターン２２０ａの上面が全くエッチングされない状態で露出される理想的な場合とビットラインのキャッピング膜パターン２２０ａの上面の一部がエッチングされる実際的な場合とも含むことを意味する。
【０１１１】
以後の工程はキャパシタを形成するためのものであり、図１８に示されたように、下部電極連結体２２８ａ、２２８ｂを含んだ半導体基板の全面にキャパシタ下部電極を形成するための第５コンタクトホールを持つ平坦化された第３層間絶縁膜２３０とエッチング阻止層２３４とを形成し、第５コンタクトホールを導電性物質で充填してプラグ２３２ａ、２３２ｂを形成した後でキャパシタの下部電極２３６を形成し、下部電極２３６上に誘電膜２３８と上部電極２４０とを順次的に形成する。
【０１１２】
図１９において、キャパシタが形成された半導体基板の全面には平坦化された第４層間絶縁膜２４２を形成する。続いて、第４層間絶縁膜２４２をエッチングしてセル領域Ｃには上部電極２４０の一部を露出させる第６コンタクトホールを形成する。第６コンタクトホール形成後、周辺回路領域Ｐの第４層間絶縁膜２４２、第３層間絶縁膜２３０及びビットラインのキャッピング膜パターン２２０が除去され、下部に第２ビットラインコンタクト連結体２１６ｃが形成されているビットライン２１８、第３ビットラインコンタクト連結体２１６ｄ及び第２ビットラインコンタクト連結体２１６ｅの上面をそれぞれ露出させる第７コンタクトホールないし第９コンタクトホールを形成する。ここで、第８および第９コンタクトホールは上部金属配線コンタクトホールとなる。
【０１１３】
第６ないし９コンタクトホールが形成された第４層間絶縁膜２４２上にポリシリコン膜（図示せず）または金属膜（図示せず）を塗布した後で、エッチングバックまたは化学機械的研磨工程を実施して各コンタクトホールを充填する金属配線コンタクトプラグ２４４ａ、２４４ｂ、２４４４ｃ、２４４ｄを形成する。その後、金属膜（図示せず）を形成した後でパターニングして金属配線コンタクトパッド２４６ａ、２４６ｂ、２４６ｃ、２４６ｄを形成する。
【図面の簡単な説明】
【０１１４】
【図１】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図２】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図３】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図４】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図５】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図６】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図７】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図８】従来技術による半導体メモリ素子の製造方法を示す図面である。
【図９】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１０】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１１】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１２】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１３】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１４】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１５】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１６】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１７】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１８】本発明による半導体メモリ素子の製造方法を示す図面である。
【図１９】本発明による半導体メモリ素子の製造方法を示す図面である。
【符号の説明】
【０１１５】
２００…半導体基板
２１６ｃ、２１６ｅ…第２ビットラインコンタクト連結体、
２１６ｄ…第３ビットラインコンタクト連結体、
２１８…ビットライン、
２２０…キャッピング膜パターン、
２２８ａ、２２８ｂ…下部電極連結体、
２３０…第３層間絶縁膜、
２４０…上部電極、
２４２…第４層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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