(57)【特許請求の範囲】
【請求項１】
ＧａＮ系半導体表面に絶縁層を介してゲート電極が形成されているＧａＮ系絶縁ゲート形電界効果トランジスタにおいて、
前記絶縁層は、Ｇａ２Ｏ３／ＳｉＯ２、Ａｌ２Ｏ３／Ｇａ２Ｏ３、ＳｉＯ２／Ｉｎ２Ｏ３、およびＡｌ２Ｏ３／Ｉｎ２Ｏ３のうちいずれかにおける２種類の絶縁層が交互に積層された積層体であることを特徴とするＧａＮ系絶縁ゲート形電界効果トランジスタ。
【請求項２】
前記積層体は、ＧａＮ系半導体表面側から、Ｇａ２Ｏ３層とＳｉＯ２層が交互に積層されたものであることを特徴とする請求項１記載のＧａＮ系絶縁ゲート形電界効果トランジスタ。
【請求項３】
前記積層体は、前記Ｇａ２Ｏ３層と前記ＳｉＯ２層の間にＳｉ−Ｇａ−Ｏの酸化物が形成されていることを特徴とする請求項２記載のＧａＮ系絶縁ゲート形電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧａＮ系絶縁ゲート形電界効果トランジスタに関し、詳しくはゲート電極直下の絶縁層の構造に関する。
【０００２】
【従来の技術】
電力用インバータ、コンバータ用の電界効果トランジスタ（以下、ＦＥＴと称す）としてＭＩＳ（金属−絶縁層−半導体）構造を持つ絶縁ゲート形ＦＥＴの開発が最近行われている。この絶縁ゲート形ＦＥＴは、半導体表面に絶縁層を介して電圧を印加し、半導体表面に形成される電流通路（チャネル）の導電度を制御するものである。
ＭＩＳ絶縁ゲート形ＦＥＴは、例えば図３に示すような構造をしている。即ち、ｐ型のＳｉ基板１を用い、Ｓｉ基板１のソース電極２、ドレイン電極３を形成する部分にｎ型不純物を拡散させて、反転層４を形成している。そして、Ｓｉ基板１面全体を酸化させてＳｉＯ2 層６を形成し、次にフォトレジストなどを用いてパターニングし、ゲート電極５を形成する部分のＳｉＯ2 層６を残し、ソース電極２、ドレイン電極３を形成する部分のＳｉＯ2 層６を除去している。このようなパターニングを行った後、ソース電極２、ドレイン電極３、ゲート電極５を形成する。
【０００３】
【発明が解決しようとする課題】
ところで、Ｓｉデバイスはその使用温度の上限は１００℃程度であるが、最近になり、Ｓｉを用いた場合よりも高温動作が可能で、高耐圧に優れるＧａＮ、ＡｌＧａＮなどのＧａＮ系のワイドバンドギャップ半導体を用いたＭＩＳ絶縁ゲート形ＦＥＴが注目されている。
しかしながら、ＧａＮ系ＭＩＳ絶縁ゲート形ＦＥＴでは、ゲート電極とＧａＮ系半導体間の絶縁層を従来のようにＳｉＯ2 で構成すると、絶縁層にピンホールなどの欠陥が生じ、印加できるゲート電圧が低下するという問題があった。
【０００４】
【課題を解決するための手段】
本発明は上記問題点を解決すべくなされたもので、ＧａＮ系半導体表面に絶縁層を介してゲート電極が形成されているＧａＮ系絶縁ゲート形電界効果トランジスタにおいて、前記絶縁層は、異なる２種類のアモルファス絶縁層が交互に積層された積層体であることを特徴とするものである。
ここで、異なる２種類のアモルファス絶縁層とは、積層した状態では、一方のアモルファス絶縁層の構造欠陥が他方のアモルファス絶縁層で埋められ、積層体全体としては、貫通した欠陥が生じることがなく、耐電圧が向上するような組合せのものである。
【０００５】
本発明は、鋭意実験的に検討した結果得られたものである。即ち、アモルファス絶縁層は高い絶縁破壊電界強度（即ち、薄くて高い耐電圧）を有するが、アモルファス絶縁層は構造欠陥（ピンホールなど）を有する場合が多い。そこで、ＧａＮ系半導体表面に、上述のような異なる２種類のアモルファス絶縁層を交互に積層して積層体を形成すると、この積層体は高い耐電圧を有し、ＧａＮ系絶縁ゲート形電界効果トランジスタのゲート電圧を高めることができる。
【０００６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を詳細に説明する。
図１（ａ）〜（ｃ）は、本発明にかかるＧａＮ系絶縁ゲート形ＦＥＴの一実施形態の作製工程を示す図である。
本実施形態の作製工程は以下の通りである。即ち、
１）超高真空状態の成長室において、先ず半絶縁性のサファイア基板１１上に、ジメチルヒドラジン（蒸気圧：３×１０-6Ｔｏｒｒ）とＧａ（蒸気圧：５×１０-7Ｔｏｒｒ）を用いて、分子線エピタキシャル成長法により、成長温度６４０℃でＧａＮバッファ層１２を形成する。
次いで、ＧａＮバッファ層１２の上にＧａ（蒸気圧：１×１０-6Ｔｏｒｒ）、アンモニア（蒸気圧：５×１０-5Ｔｏｒｒ）を用い、高抵抗のアンドープＧａＮ層１３を２μｍ形成する。
さらに、ドーパントとしてＳｉ（蒸気圧：５×１０-9Ｔｏｒｒ）を用いて、成長温度８５０℃でｎ型ＧａＮ層１４を２０００Å成長する（図１（ａ）参照）。
【０００７】
２）次に、ｎ型ＧａＮ層１４上全面にスパッタ蒸着装置を用いて、２０〜３０Å厚のＧａ2 Ｏ3 層１５を形成し、その上に２０〜３０Å厚のＳｉＯ2 層１６を積層する。さらに、これらＧａ2 Ｏ3 層１５とＳｉＯ2 層１６を交互に形成して、最上層をＳｉＯ2 層１６とし、トータルの厚さが５００Å程度になる積層体１７を形成する（図１（ｂ）参照）。
【０００８】
３）次いで、フォトレジストを用いてパターニングして、ソース電極１８及びドレイン電極１９となる部分の積層体１７をドライエッチングを用いて除去する。積層体１７を除去した部分にＡｌ／Ｔｉ／Ａｕの順に各金属をスパッタ蒸着により堆積させ、ソース電極１８及びドレイン電極１９を形成する。
次に、パターニングした後、積層体１７の上にＡｌ／Ｔｉ／Ａｕを蒸着して、ゲート電極２０を形成する（図１（ｃ）参照）。
【０００９】
本実施形態の特徴は、ｎ型ＧａＮ層１４とゲート電極２０の間に積層体１７からなる絶縁層を設けたことである。ここで、ｎ型ＧａＮ層１４側には、ｎ型ＧａＮ層１４との密着性がよいＧａ2 Ｏ3 層１５を設ける。
このようにして形成したｎ型のＧａＮ系絶縁ゲート形ＦＥＴは、ゲート電圧を１００Ｖ印加することができ、十分な耐圧があることを確認することができた。なお、このときにリーク電流を検出することはできなかった。また、本実施形態のＦＥＴは、４００℃の高温でも動作することが確認できた。
本実施形態のＧａＮ系絶縁ゲート形ＦＥＴは、インバータ、コンバータ、スイッチングデバイスとして用いることができる。
【００１０】
図２は、他の実施形態の断面図である。
本実施形態の作製工程は以下の通りである。即ち、
１）先ず、前記実施形態と同様に、半絶縁性のサファイア基板１１上にＧａＮバッファ層１２を形成する。その上に、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ（蒸気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気圧：５×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＭｇ（蒸気圧：５×１０-8Ｔｏｒｒ）を用いて、分子線エピタキシャル成長法により、成長温度８５０℃でｐ型ＡｌＧａＮ層２１を成長する。
【００１１】
２）次いで、ソース電極１８、ドレイン電極１９を形成する部分のｐ型ＡｌＧａＮ層２１をドライエッチングを用いて選択的にエッチングする。エッチングガスはメタン、アルゴン、水素の混合ガスをプラズマ化したものを用いる。
【００１２】
３）その後、選択的にエッチングした部分に、ｎ型ＡｌＧａＮ層２２を選択的埋め込み成長を行う。即ち、Ｇａ（蒸気圧：１×１０-6Ｔｏｒｒ）、Ａｌ（蒸気圧：５×１０-7Ｔｏｒｒ）、アンモニア（蒸気圧：５×１０-5Ｔｏｒｒ）を用い、ドーパントとしてＳｉ（蒸気圧：５×１０-8Ｔｏｒｒ）を用いて、成長温度８５０℃でｎ型ＡｌＧａＮ層２２を２０００Å埋め込み成長する。
【００１３】
４）次に、埋め込み成長したｎ型ＡｌＧａＮ層２２以外の部分の表面に、２０〜３０Å厚のＧａ2 Ｏ3 層１５とＳｉＯ2 層１６を交互に積層し、トータルの厚さ５００Åの絶縁層となる積層体１７を選択的に成長する。
【００１４】
５）このようにして積層構造体１７を形成した後、更にパターニングして、Ａｌ／Ｔｉ／Ａｕを蒸着して、ソース電極１８、ドレイン電極１９、およびゲート電極２０を形成する。
【００１５】
本実施形態も、十分なゲート電圧を印加することができ、４００℃の高温でも特性は劣化せず、高温動作が可能であることが確認できた。
【００１６】
なお、積層体１７は、Ｇａ2 Ｏ3 層１５とＳｉＯ2 層１６を各１層だけ積層した状態では、ピンホール、ボイドなどの欠陥を十分に埋めることができないため、十分な耐圧が得られず、十分な耐圧を得るためには、各２層以上で構成することが望ましい。
また、積層体１７を６５０℃〜１０００℃（結晶化温度以下の温度）の温度範囲で３０分程度熱処理すると、Ｇａ2 Ｏ3 層１５とＳｉＯ2 層１６の界面はなくなり、Ｓｉ−Ｇａ−Ｏの酸化物が形成され、印加できるゲート電圧がより高くなった。
【００１７】
上記実施形態では、分子線エピタキシャル成長法を用いて、サファイア基板上にＧａＮあるいはＡｌＧａＮを成長させたが、本発明は上記実施形態に限定されることはない。例えば、有機金属気相成長法を用いてもよく、基板としてＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＰなどを用いてもよく、ＧａＮ系半導体層としてＩｎＧａＮ、ＡｌＩｎＧａＮ、ＧａＮＰ、ＧａＮＡｓなどを用いてもよい。
また、積層体は、Ａｌ2 Ｏ3 ／Ｇａ2 Ｏ3 、ＳｉＯ2 ／Ｉｎ2 Ｏ3 、Ａｌ2 Ｏ3 ／Ｉｎ2 Ｏ3 で構成してもよい。
【００１８】
【発明の効果】
以上説明したように本発明によれば、高温動作が可能なＧａＮ系絶縁ゲート形電界効果トランジスタが得られるという優れた効果がある。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明に係るＧａＮ系絶縁ゲート形電界効果トランジスタの一実施形態の製造工程の説明図である。
【図２】他の実施形態の断面図である。
【図３】従来の絶縁ゲート形電界効果トランジスタの断面図である。
【符号の説明】
１１          サファイア基板
１２          ＧａＮバッファ層
１３          アンドープＧａＮ層
１４          ｎ型ＧａＮ層
１５          Ｇａ2 Ｏ3 層
１６          ＳｉＯ2 層
１７          積層体
１８          ソース電極
１９          ドレイン電極
２０          ゲート電極
２１          ｐ型ＡｌＧａＮ層
２２          ｎ型ＡｌＧａＮ層
【図１】
0004676046.tif 000002
【図２】
0004676046.tif 000003
【図３】
0004676046.tif 000004