(57)【特許請求の範囲】
【請求項１】
開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、
該マスク層面に直角な軸に対して第１の角度方向から、第１の開口部を介して基板上に電極材料を蒸着する第１の蒸着工程と、
前記軸及び第１の角度方向とがなす２次元平面において、軸に対して第１の角度と逆方向の第２の角度方向から、前記第１の開口部を介して電極材料を基板上に蒸着する第２の蒸着工程と
を有し、
前記マスク層の形成工程が、
基板上に支持層を形成する支持層形成工程と、
該支持層上にマスク層を形成するマスク層形成工程と、
該マスク層上にレジストを塗布するレジスト塗布工程と、
該レジストに開口パターンを形成する開口パターン形成工程と、
前記レジストをマスクとしてエッチングを行い、前記マスク層に第１の開口部を形成する開口部形成領域と、
少なくとも前記基板が露出するまで、前記第１の開口部から前記支持層のエッチングを行う支持層エッチング工程と
を有し、
前記マスク層が前記第１の開口部の両側に、それぞれ所定の距離を有して、第２の開口部、第３の開口部をさらに有し、
前記第１の角度θ１が０゜＜θ１＜９０゜の範囲内であり、前記第２の角度θ２が０゜＜θ２＜９０゜であり、マスク層の第１の開口部の幅をｗ１とし、第２の開口部の幅をｗ２、第３の開口部の幅をｗ３とし、第１と第２の開口部間の距離がｄ１、第２と第３の開口部間の距離がｄ２であり、前記支持層の厚さがｈであると、
ｗ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ２＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ３＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ２＜ｈ（ｔａｎθ１＋ｔａｎθ２），
の各条件式が全て満たされている
ことを特徴とする電極の製造方法。
【請求項２】
前記マスク層がＳiを含む材料であり、前記支持層がＳiＯ２を含む材料であり、前記基板が表面に酸化膜もしくは酸窒化膜を有するＳiであることを特徴とする請求項１に記載の電極の製造方法。
【請求項３】
開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、
該マスク層面に直角な軸に対して第１の角度方向から、第１の開口部を介して基板上に電極材料を蒸着する第１の蒸着工程と、
前記軸及び第１の角度方向とがなす２次元平面において、軸に対して第１の角度と逆方向の第２の角度方向から、前記第１の開口部を介して電極材料を基板上に蒸着する第２の蒸着工程と
を有し、
前記マスク層の形成工程が、
基板上にレジストにより支持層を形成する支持層形成工程と、
該支持層上に、マスク層を形成するマスク層形成工程と、
前記支持層及びマスク層に対して、第１の開口部を形成する露光を行う露光工程と、
前記マスク層に第１の開口部を形成する第１の現像工程と、
前記第１の開口部からの追加現像により、少なくとも前記基板の表面が露出するように、支持層を除去する第２の現像工程と
を有し、前記支持層及びマスク層に用いるレジストがポジ型レジストであり、支持層に用いるレジストがマスク層に用いるレジストに比較して高感度であり、
前記マスク層が前記第１の開口部の両側に、それぞれ所定の距離を有して、第２の開口部、第３の開口部をさらに有し、
前記第１の角度θ１が０゜＜θ１＜９０゜の範囲内であり、前記第２の角度θ２が０゜＜θ２＜９０゜であり、マスク層の第１の開口部の幅をｗ１とし、第２の開口部の幅をｗ２、第３の開口部の幅をｗ３とし、第１と第２の開口部間の距離がｄ１、第２と第３の開口部間の距離がｄ２であり、前記支持層の厚さがｈであると、
ｗ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ２＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ３＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ２＜ｈ（ｔａｎθ１＋ｔａｎθ２），
の各条件式が全て満たされている
ことを特徴とする電極の製造方法。
【請求項４】
請求項１から請求項３のいずれかの電極の製造方法により、微小間隙の電極を形成する工程と、
この電極間に電極と異なる材料を堆積させる工程と
を有する素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノオーダの微小電極の製造方法及びその微小電極を利用した素子の製造方法に関するものである。
【背景技術】
【０００２】
近年、従来の薄膜トランジスタ(TFT)に加え、導電性分子や単電子トンネリングを利用した電子デバイス等の研究が盛んに進められている（非特許文献１）。
このような、いわゆる分子デバイス、単電子デバイスは、低消費電力及び高集積化が期待されている次世代のデバイスである。これらデバイスにおいて使用される分子材料やナノ粒子に対して、電気的な測定を行うことが必要である。
このため、これら材料を電極の間隙部に配置して測定を行うが、分子デバイスやナノ粒子に対応した特性を測定するため、微小間隙を有する電極を生成する必要性が高まっている。
【０００３】
例えば、微小間隙を有する電極を作製する従来方法として、非特許文献２に記載されているように、基板上の所定の距離ｈに設けられた幅ｗmマスク層を利用して、図１に示すようにこのマスク層を介して斜め方向（角度θ１及びθ２）から材料を蒸着させ、マスク層の真下に間隙を有する薄膜パターンを形成する方法がある。
この方法によれば、基板から離れた位置に固定されたマスクを挟んで二方向から基板に電極材料などを斜め蒸着するため、リソグラフィの分解能を超えた微小な間隙Ｓm（＝ｗm−ｈ（tanθ１＋tanθ２））を有するパターンを形成することができる。また、この手法を用いれば均等な厚さの電極を形成でき、蒸着角度やマスクパターンの寸法を調整することにより電極の間隙を制御できる。
【非特許文献１】Hongkun Park,etall，"Nanomechanical oscillations in a single-C６０ transistor",Nature(London), Vol.407,57-60(2000).
【非特許文献２】G.J.Dolan：“Offset masks for lift-off photoprocessing”、Applied Pysics Letters,Vol.31,No.5, pp.337-339, 1 September 1977
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方法は、微小な間隙を有するパターンを形成することはできるが、形成された間隙がマスク層の直下にあるため、この間隙を直接に観察することができないという問題を有している。
また、従来の方法は、素子を作成するプロセスに用いた場合など、パターン、例えば電極の間に別材料を堆積させる必要があるが、間隙がマスク層の直下にあるため、間隙を形成した後、別材料を間隙部分に挿入することが困難であるという欠点を有している。例えば、別材料を形成するため、マスク層を除去して間隙を露出させることは可能ではあるが、マスク層の除去には手間がかかり、除去に際してマスク層の材料が間隙，電極や基板を汚染する可能性がある。
【０００５】
本発明は、このような事情に鑑みてなされたものであり、マスク層直下ではなくマスク層の開口領域直下に電極の間隙を製造する製造方法を提供し、かつ微小間隙のプロセスを利用した素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の電極の製造方法は、開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、該マスク層面に直角な軸に対して第１の角度方向から、第１の開口部を介して基板上に電極材料を蒸着する第１の蒸着工程と、前記軸及び第１の角度方向とがなす２次元平面において、軸に対して第１の角度と逆方向の第２の角度方向から、前記第１の開口部を介して電極材料を基板上に蒸着する第２の蒸着工程とを有し、前記マスク層の形成工程が、基板上に支持層を形成する支持層形成工程と、該支持層上にマスク層を形成するマスク層形成工程と、該マスク層上にレジストを塗布するレジスト塗布工程と、該レジストに開口パターンを形成する開口パターン形成工程と、前記レジストをマスクとしてエッチングを行い、前記マスク層に第１の開口部を形成する開口部形成領域と、少なくとも前記基板が露出するまで、前記第１の開口部から前記支持層のエッチングを行う支持層エッチング工程とを有し、前記マスク層が前記第１の開口部の両側に、それぞれ所定の距離を有して、第２の開口部、第３の開口部をさらに有し、前記第１の角度θ１が０゜＜θ１＜９０゜の範囲内であり、前記第２の角度θ２が０゜＜θ２＜９０゜であり、マスク層の第１の開口部の幅をｗ１とし、第２の開口部の幅をｗ２、第３の開口部の幅をｗ３とし、第１と第２の開口部間の距離がｄ１、第２と第３の開口部間の距離がｄ２であり、前記支持層の厚さがｈであると、
ｗ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ２＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ３＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ２＜ｈ（ｔａｎθ１＋ｔａｎθ２），
の各条件式が全て満たされていることを特徴とする。
【０００８】
本発明の電極の製造方法は、前記マスク層がＳiを含む材料であり、前記支持層がＳiＯ２を含む材料であり、前記基板が表面に酸化膜もしくは酸窒化膜を有するＳiであることを特徴とする。
【０００９】
本発明の電極の製造方法は、開口部を有するマスク層を用いて微小間隙を有する電極を形成する電極の製造方法であり、該マスク層面に直角な軸に対して第１の角度方向から、第１の開口部を介して基板上に電極材料を蒸着する第１の蒸着工程と、前記軸及び第１の角度方向とがなす２次元平面において、軸に対して第１の角度と逆方向の第２の角度方向から、前記第１の開口部を介して電極材料を基板上に蒸着する第２の蒸着工程とを有し、前記マスク層の形成工程が、基板上にレジストにより支持層を形成する支持層形成工程と、該支持層上に、マスク層を形成するマスク層形成工程と、前記支持層及びマスク層に対して、第１の開口部を形成する露光を行う露光工程と、前記マスク層に第１の開口部を形成する第１の現像工程と、前記第１の開口部からの追加現像により、少なくとも前記基板の表面が露出するように、支持層を除去する第２の現像工程とを有し、前記支持層及びマスク層に用いるレジストがポジ型レジストであり、支持層に用いるレジストがマスク層に用いるレジストに比較して高感度であり、前記マスク層の形成工程が、基板上に支持層を形成する支持層形成工程と、該支持層上にマスク層を形成するマスク層形成工程と、該マスク層上にレジストを塗布するレジスト塗布工程と、該レジストに開口パターンを形成する開口パターン形成工程と、前記レジストをマスクとしてエッチングを行い、前記マスク層に第１の開口部を形成する開口部形成領域と、少なくとも前記基板が露出するまで、前記第１の開口部から前記支持層のエッチングを行う支持層エッチング工程とを有し、前記マスク層が前記第１の開口部の両側に、それぞれ所定の距離を有して、第２の開口部、第３の開口部をさらに有し、前記第１の角度θ１が０゜＜θ１＜９０゜の範囲内であり、前記第２の角度θ２が０゜＜θ２＜９０゜であり、マスク層の第１の開口部の幅をｗ１とし、第２の開口部の幅をｗ２、第３の開口部の幅をｗ３とし、第１と第２の開口部間の距離がｄ１、第２と第３の開口部間の距離がｄ２であり、前記支持層の厚さがｈであると、
ｗ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ２＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｗ３＞ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ１＜ｈ（ｔａｎθ１＋ｔａｎθ２），
ｄ２＜ｈ（ｔａｎθ１＋ｔａｎθ２），
の各条件式が全て満たされていることを特徴とする。
【００１３】
本発明の素子の製造方法は、上述した電極の製造方法のいずれかを用いた微小間隙の電極を形成する工程と、この電極間に電極と異なる材料を堆積させる工程とを有することを特徴とする。
【発明の効果】
【００１４】
以上説明したように、本発明によればマスク層の開口部の直下領域に、電極の微小間隙また、パッド電極を形成できるため、電極の微小間隙の幅や形状などの観察が行え、かつ、電極間に別材料を容易に堆積させ、光や電磁波によってこの別材料の特性評価及び特性の制御を行うことが可能となり、この微小間隙を利用した分子デバイスや薄膜トランジスタ等を容易に実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態による類似画像検索システムを図面を参照して説明する。
＜第１の実施形態＞
図１を参照して、本発明の第１の実施形態により微小間隙の製造方法について説明する。図１はマスク層に開口部を設けて、この開口部に対して、蒸着材料を異なった角度から斜め照射することにより、微小間隙を有する電極を形成する方法を説明する概念図である。
従来の方法においては、すでに述べたように、マスクの陰になり蒸着材料が届かない部分に電極の間隙（間隙の幅Ｓm＝ｗm−ｈ（tanθ１＋tanθ２））を形成するため、形成後に電極の形状の観察ができず、電極間に新たな材料の堆積を行うことができない。
【００１６】
一方、本発明の第１の実施形態による微小間隙の形成方法によれば、図１に示すように、基板表面から距離ｈに位置するマスク層に対し、幅ｗの開口部を設けて、この開口部から、開口部直下に間隙が形成されるように、第１の角度θ１及び第２の角度θ２から材料の蒸着を行い、電極を形成する位置を制御し、微小間隙の幅Ｓmは以下の色により表される。
Ｓm＝ｈ（tanθ１＋tanθ２）−ｗ
ここで、上記式から判るように、幅Ｓmの微小間隙を生成するためには、ｗ＜tanθ１＋tanθ２とする制限がある。ここで、ｗは開口部におけるマスク層の端部間の最大幅である。
【００１７】
上記第１の角度θ１は、開口部を介して基板上に材料を蒸着するための、１回目の材料の蒸着する照射の角度を規定するものであり、マスク層面に直角な軸に対して、材料の照射方向のなす角度である。また、第２の角度θ２は、開口部を介して基板上に材料を蒸着するための、２回目の材料の蒸着する照射の角度を規定するものであり、上記軸及び第１の角度θ１方向とがなす２次元平面において、軸に対して第１の角度θ１（時計回り方向）と逆向き（反時計回り方向）の角度である。
【００１８】
次に、第１の実施形態による微小間隙を有する電極の製造方法を、図を用いて説明する。図２は、電極の製造の各工程における素子（デバイス）の断面構造を示す概念図である。図３は、製造のフローを示すフローチャートである。
図２（ａ）に示すように、基板１上に支持層２を堆積させ（ステップＳ１）、この支持層２上にマスク層３を堆積させ（ステップＳ２）、このマスク層３上にレジスト４を堆積させる（ステップＳ３）。ここで、支持層２，マスク層３及びレジスト４各々の堆積方法は、特に限定せず、蒸着またはスピンコートなど各材料に適した堆積方法を用いる。
【００１９】
上記マスク層３の厚さは、容易に変形しない程度に厚く、後の電極材料の蒸着の際に障害にならない程度に薄く形成される必要があり、通常、支持層２の厚さの1/5〜1/10程度とする。
一方、支持層２の厚さは、最終的に必要な間隙の幅を有する電極の寸法に応じて設定される。支持層２はマスク層３を基板から離れた位置に固定するためのものであり、すなわち、マスク層３は基板１表面から支持層２の厚み相当の高さ（基板１表面とマスク層３との距離ｈ）のに固定される。
【００２０】
次に、フォトリソグラフィにより、図２（ｂ）に示すように、レジスト４に対して開口部を形成するための開口パターン１０を形成する（ステップＳ４）。
そして、レジスト４をマスクとして、マスク層３のエッチングを行い、図２（ｃ）に示すように、マスク層３に開口部５を形成する（ステップＳ５）。
このステップＳ６におけるエッチングの手法は特に限定しないが、通常、異方性がある反応性イオンエッチングを用いる。
次に、マスク層３に開口部５を形成した後、開口部５近傍の支持層２を、少なくとも基板１表面が露出するまで、図２（ｄ）に示すように、等方的にエッチングする（ステップＳ６）。ここで、マスク層３の材料は、支持層２の材料を等方的にエッチングするエッチャントに対して、エッチングにおける選択比が高い（エッチング速度が相対的に低い）ものが望ましい。
【００２１】
基板１の材料を特に限定しないが、通常、表面に酸化膜または酸窒化膜が形成されたＳｉ（シリコン）基板を用いる。
支持層２はエッチングが容易な絶縁体、すなわちエッチャントにより容易に除去される特性を有する材料が望ましく、例えば、テトラエトキシシラン(TEOS)を原料とするＳiＯ２の場合、希フッ酸によりマスク層３の開口部５から支持層３が等方的にエッチングされるので本実施形態に適した素材である。ここで、TEOS-ＳiＯ２の形成方法は、通常用いられる方法である。支持層２であるＳiＯ２は、減圧CVD（化学的気相堆積）法を用い、650〜750度、20〜40Paの分圧でTEOSからＳiＯ２を分離し、基板１上に堆積することにより形成される。TEOSから分離したＳiＯ２は基板１上に平坦性よく均一に堆積するため、平坦化の必要はない。
また、マスク層３は基板１と主成分が同じ素材が望ましく、例えば、基板１がＳiの場合、マスク層３に多結晶Ｓiを用いる。
【００２２】
また、上述した製造方法に対し、支持層１とマスク層３を従来どおり、異なる２種類のレジストに置き換え、それぞれをリソグラフィ工程により加工するようにしてもよい。
ただし、この場合でも、支持層２に使用するレジストは、マスク層３に使用するレジストとは混合せず、現像に際しては等方的に除去されるレジスト材料がよい。レジストとしては、制御性からポジ型を選択し、支持層２に用いるレジストは支持層３に用いるレジストに比較して、フォトリソグラフィにおける投射光に対し感光性が高い（レジスト内部で光が散乱しやすい材料を含む等）ものを用い、より広範囲に感光の効果が出るものが望ましい。
【００２３】
次に、図４は、電極を外部に引き出しやすくするためのパッドを形成するため、間隙を形成する開口部５（第１の開口部）の両側に、開口部６及び開口部７を形成した概念図である。この図４を用いて、各開口部の関係を説明する。
また、図４（ａ）は開口部５が長方形（矩形）として形成されたマスク層３を真上から見た平面図である。電極１４ａは第１の角度θ１方向による第１回目の蒸着により形成され、１４ｂは第２の角度θ２方向からの第２回目の蒸着により形成される。
また、図４（ｂ）は、形成される電極形状と電極材料の蒸着工程とを示す、上記図４（ａ）及び図４（ｃ）における線分Ａ−Ａにおける線示断面図である。
このうち、開口部６及び開口部７は、開口部５により形成した電極に対する電極パッドを形成する。ここで、開口部５により形成される電極は、微小間隙を有している
【００２４】
例えば、図４（ｂ）では第１の開口部である開口部５は幅ｗ１、長さＬ１であり、第２の開口部である開口部６は幅ｗ２、長さＬ２であり、第３の開口部である開口部７は幅がｗ３長さがＬ３である。また、開口部５と開口部６との間の距離はｄ１であり、開口部５と開口部７との距離はｄ２である。
以上の寸法を有するマスク層３が支持層２により、基板１表面から高さｈの位置に固定されており、基板１（すなわちマスク層３）における垂直面（平面に垂直な軸と各角度方向がなく２次元平面）において、第１の角度θ１の方向から電極材料を蒸着し、続いて逆方向の第２の角度θ２から、電極材料を斜めに蒸着する。ここで、電極材料の蒸着方法を、特に限定しない。
【００２５】
また、上記開口部５，開口部６及び開口部７の各寸法は以下の条件式を満たす必要がある。
ｗ１＜ｈ（tanθ１＋tanθ２），
ｗ２＞ｈ（tanθ１＋tanθ２），
ｗ３＞ｈ（tanθ１＋tanθ２），
ｄ１＜ｈ（tanθ１＋tanθ２），
ｄ２＜ｈ（tanθ１＋tanθ２），
開口部５，６，及び７各々の長さ、Ｌ１、Ｌ２、Ｌ３に寸法上の制限は特にない。以上の条件式を満たすことにより、開口部５の真下に幅Ｓm（＝ｈ（tanθ１＋tanθ２）−ｗ１）である、長さＬ1の間隙が電極間に形成される。
さらに、開口部６及び開口部７の真下においては、電極の間隙と電極パッド部とが電極材料の重なりにより接続される。
【００２６】
図４（ｃ）は、基板１上に形成された電極及び電極の間隙を真上から見た平面図である。ここで、電極の間隙Ｓmはすでに述べたように、ｗ＝ｗ１であるため、
Ｓm＝ｈ(tanθ１＋tanθ２）−ｗ１
で表される。
本実施形態において、蒸着する電極材料の厚みはとくに制限を設けないが、通常、支持層２の厚さに比較して十分に薄く形成する。蒸着する電極の材料として、例えば、通常はＰt、Ｃr、Ｔi、Ａu、Ｃu、Ｃo、Ａgなどが用いられる。
【００２７】
また、図５（ａ）はクランク形状の第１の開口部である開口部５を有するマスク層３を上から見た平面図である。長方形（矩形）の開口部５の場合、長さ方向に関してはリソグラフィの分解能を超えた間隙を作ることはできない。
したがって、長さ方向でもリソグラフィの分解能を超えた間隙を得るために、直下に間隙を形成する開口部５を、電極材料が蒸着される方向に対して垂直な辺をクランク形状、すなわち階段形状にする必要がある。
【００２８】
上記クランク形状の開口部５は、最大の幅と長さはｗ1、Ｌ１であり、さらに屈折部に幅ｗ４(＜ｗ１)、長さＬ４(＜Ｌ１)を有する。図５（ｂ）と（ｃ）は、図４（ｂ）、（ｃ）と同様に、電極をそれぞれ断面方向からみた概念図，上から見た平面図である。電極１４ａは第１の角度θ１方向による第１回目の蒸着により形成され、１４ｂは第２の角度θ２方向からの第２回目の蒸着により形成される。
マスク層３における開口部５の寸法が満たす条件式は、すでに述べた幅Ｓmを算出する場合と同様である。
また、このクランク形状の開口部５を有するマスク層３を利用した場合、最終的に電極の間隙は幅が下記の式から求められるようにＳm’であり、長さがＬ４となる。
Ｓm’＝ｈ(tanθ１＋tanθ２）−ｗ４
である。
【００２９】
実用に際して、第２の開口領域が長方形の場合はＬ２とｗ２、クランク形状の場合はＬ４とｗ４の値を小さな刻みで変化させ、多数のマスクパターンを同時に用意しておくことも考えられる。これにより、蒸着材料の入射角度θ１、θ２や方位角が不正確でも、出来上がった微小間隙から所望の寸法のものを選択することが可能となる。
【００３０】
＜応用例＞
以下に具体的な応用例を挙げて、本発明の用途について説明する。
＜応用例１＞
図６（ａ）は、電極間に導電性の自己組織化単分子膜(self-assembled monolayer; SAM)を挟んだ分子デバイスの断面を示す概念図である。この分子膜に用いる分子は、電極材料に選択的に吸着する官能基を有するものが望ましい。例えば、電極材料としてＡuが用いられている場合、このＡuに対してはチオール基(-SH)を有する分子が選択的に結合する。
ここで、電極を作成し、マスク層３から電極の間隙を観察し、電極が所望の間隙の幅を有していることが確認された後、電極を作製した基板１を分子の溶液に浸潰することで電極上にＳＡＭを形成する。図６（ａ）において、マスク層３は、図示されない場所にて、支持層によって支持されている。
【００３１】
また、形成した分子膜の観察や、形成された分子膜が光や電磁波を感知するものであれば、真上に開口部５が存在するため、光や電磁波による制御が可能となる。
例えば、光感受性分子（ポリｐ−フェニレンエチレン（PPE）等）を電極間の間隙に架橋し、光を感知したときの電極間の電流値を検出することにより、光スイッチや光センサーをナノサイズにて形成することができる。この光感受性分子は、特に材料を限定せず、光の強度に応じて流れる電流量が変化する特性を有するものが望ましい。
また、光照射により電流のオン／オフを制御する光スイッチデバイスを形成すること可能となる。
【００３２】
電極１０，１１各々をソースとドレインとし、基板１をゲートとし、ゲート上の絶縁膜８をゲート絶縁膜として用いることにより、電界効果トランジスタを形成する。基板１がＳi基板とすると、絶縁膜８はＳi基板表面を酸化させたＳiＯ２である。
図６（ｂ）は図５（ａ）の破線で囲んだ部分(電極の間隙)を拡大して真上から見た平面図である。ここで、簡単のため、ＳＡＭは電極端面部に吸着したもののみ表示しており、クランク形状の間隙の場合、屈折部の幅と長さを調節することにより、単分子から数分子を電極間に架橋したデバイスも構築可能である。
また、ＳＡＭの代わりに、Ｃ６０などの球状分子やナノ粒子を電極間にトラッピングしてもよい(非特許文献１参照)。
【００３３】
＜応用例２＞
図７（ａ），（ｂ）及び図８（ａ），（ｂ）は、電極を半導体薄膜の電気特性評価に用いる場合の評価素子の表面図及び断面を示す概念図である。
この場合、マスク層３の第１の開口部である開口部５が図４（ａ）に示す、長方形のものを用いるとよい。半導体薄膜を電極間の間隙に配することにより、種々の電極の間隙の幅、長さを有する薄膜評価用素子を、電極材料の蒸着２回と、開口部５からの半導体薄膜の蒸着１回の３工程のみで容易に作製できる。
【００３４】
ここで、簡単に、評価素子の形成方法について説明する。
Ａ．支持層２をＳiＯ２で形成する場合
図３のフローチャートのステップＳ１の前の工程として、ゲート絶縁膜８の形成において、基板１がＳiであると熱酸化を行い、例えば、１０００℃に加熱した熱処理の炉に挿入して、酸素雰囲気中にて基板１表面にＳiＯ２を形成する。そして、図３のフローチャートに従った処理を行い、電極の形成を行う。
また、ステップＳ６における支持層２のエッチングする際、TEOS−ＳiＯ２の支持層３と、熱酸化したＳiＯ２のゲート絶縁膜８とのエッチング速度の違いを利用し、熱酸化膜のゲート絶縁膜８が必要な厚さ以上にエッチングされないように調節して、ゲート酸化膜８を諸所定の厚さにて残す。また、開口部５から観察して、ゲート絶縁膜が残らないことが検出されると、基板１を再度熱酸化し、ゲート絶縁膜を再形成する。
【００３５】
Ｂ．支持層２をレジストで形成する場合
支持層を形成する前の工程として、ゲート絶縁膜８の形成方法において、基板１がＳiであると熱酸化を行い、例えば、１０００℃に加熱した熱処理の炉に挿入して、酸素雰囲気中にて基板１表面にＳiＯ２を形成する。そして、ゲート絶縁膜８上に、支持層２及びマスク層３を順次形成し、レジストの支持層２及びマスク層３による電極形成を行う。
そして、上記ＡまたはＢの処理にて、電極が形成した後、またはマスク層３に開口部を形成して電極を形成する前に、開口部５から電極の間隙に対して半導体薄膜を堆積させて、評価用素子を形成する。
【００３６】
図７（ａ）、（ｂ）各々は、電極材料蒸着後に、半導体薄膜１３を基板１に対して垂直方向から蒸着した薄膜評価用素子を上面からみた平面図と、評価用素子の断面を示す概念図である。
本応用例においては、電極の微小間隙がマスク層５における開口部５の真下に形成されるため、電極１２間に半導体薄膜１３を形成するためのフォトリソグラフィが不要な上、最後に半導体薄膜１３を電極１２及びこの電極１２の間隙上に蒸着するので、リソグラフィ工程や蒸着工程により半導体薄膜１３が受けるダメージを抑制することが可能である。
【００３７】
図８（ａ）、（ｂ）各々は、マスク層３における開口部５を形成した後、電極材料を蒸着して電極１２を形成する前に、開口部５から半導体用薄膜１３を、基板１表面に対して垂直方向から蒸着し、その後に本実施形態による方法にて電極１２を堆積して形成した薄膜評価用素子を、それぞれ上からみた平面図、評価用素子の断面を示す概念図である。
この場合、半導体薄膜１３が基板１表面にのみ形成され、電極による段差がなく平坦に形成されるため、下地の凹凸に起因する特性変化等の問題を生じない。金属である電極１２の断線を回避するため、半導体薄膜１３の厚さが金属の電極７の厚さよりも大とするのが良い。半導体薄膜１３形成後にリソグラフィ工程が不要な点は上記図７に示す薄膜評価用素子と同じである。
図７及び図８の評価素子ともに、基板１をゲート電極とすることにより、ＴＦＴ（薄膜トランジスタ）と同様の構造となり、ＴＦＴとして動作させることもできる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態による微小間隙を有する電極の形成方法を説明する、素子の断面を示す概念図である。
【図２】図１の構造を有する電極の製造における各工程での素子の断面を示す概念図である。
【図３】図１の電極の構造の製造方法を説明するフローチャートである。
【図４】本実施形態における電極の構成を説明する概念図である。
【図５】本実施形態における電極の構成を説明する概念図である。
【図６】本実施形態による電極形成を応用した分子デバイスの構造を示す概念図である。
【図７】本実施形態による電極形成を応用した薄膜評価用素子の構成を示す概念図である。
【図８】本実施形態による電極形成を応用した薄膜評価用素子の構成を示す概念図である。
【図９】従来の微小間隙を有する電極の形成方法を説明する、素子の断面を示す概念図である。
【符号の説明】
【００３９】
１…基板                  ２…支持層
３…マスク層              ４…レジスト
５，６，７…開口部        ８…ゲート絶縁膜
９…自己組織化単分子    
１０，１１…電極          １２，１４ａ，１４ｂ…電極
１３…半導体薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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