(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体チップの一方表面に形成される第１導電型の第１の導通領域と前記半導体チップの一方表面に形成される第２導電型の第１のゲート領域と前記半導体チップの前記一方表面に対向する他方表面に形成される前記第１導電型の第２の導通領域とを有する縦型構造の第１のトランジスタ素子、および
前記一方表面に形成される第２導電型の第１のウェル領域と、前記第１のウェル領域表面に形成される第１導電型の第２のウェル領域と、前記第２のウェル領域表面に互いに分離して形成される前記第１導電型の第３および第４の導通領域と、前記第３および第４の導通領域の間の前記一方表面上に形成される第２導電型のゲート領域とを有する横型構造の第２のトランジスタ素子を備え、
前記第１のトランジスタ素子の第１の導通領域は、前記第２のトランジスタ素子の第３の導通領域と電気的に接続される、半導体装置。
【請求項２】
前記第２のトランジスタ素子は、
前記第２のウェル領域表面に形成されて前記第３の導通領域を構成する第１導電型の第１の不純物領域と、
前記第２のウェル領域表面に前記第１の不純物領域と分離して形成され、前記第４の導通領域を構成する第１導電型の第２の不純物領域と、
前記第２の不純物領域に近接してかつ分離して前記第２のウェル領域表面に形成されて前記第２のトランジスタ素子の制御電極に電気的に接続されて前記ゲート領域を構成する第２導電型の第３の不純物領域と、
前記第１および第３の不純物領域の間に前記第２のウェル領域表面に形成される第２導電型の第４の不純物領域とを備える、請求項１記載の半導体装置。
【請求項３】
前記第２のトランジスタ素子の第３の導通領域に電気的に接続される複数の三角形状の第１の電極配線と、
前記第２のトランジスタ素子の第４の導通領域に電気的に接続されかつ前記第１の電極配線と交互に噛合的に配置される複数の三角形状の第２の電極配線とをさらに備える、請求項１記載の半導体装置。
【請求項４】
前記第１および第２のトランジスタ素子は、各々、ワイドバンドギャップ半導体を主要構成要素とする半導体層に形成される、請求項１記載の半導体装置。
【請求項５】
前記半導体チップの一方表面上に前記第１および第２のトランジスタ素子と分離して形成されかつ第１および第２の電極ノードを有するトランジスタを構成要素として含み、少なくとも前記第１および第２のトランジスタを保護する機能を実現する機能回路をさらに備える、請求項１記載の半導体装置。
【請求項６】
第１のドレイン領域となる第１導電型の半導体基板上に第１導電型の第１の半導体層を成長させるステップと、
前記第１の半導体層表面に第２導電型の少なくとも２つの第１のウェル領域を形成するステップと、
前記第１のウェル領域の表面に第１導電型の第２の半導体層を形成するステップと、
前記第２の半導体層に第２導電型の不純物を導入して前記第２の半導体層に前記第１のウェル領域の一のウェル領域に連続する第１導電型の第２のウェル領域を形成するステップと、
前記第１のウェル領域の別のウェル領域上の前記第２の半導体層表面に、前記第２導電型の不純物を導入して第１のゲート領域を形成するとともに、前記第２のウェル領域表面に第２導電型の不純物を導入して第２のゲート領域を形成するステップと、
前記第１のウェル領域の別のウェル領域上の前記第２の半導体層表面に、第１導電型の不純物を導入して、第１のソース領域を形成するとともに、前記第２のウェル領域表面に第１導電型の不純物を導入して第２のソース領域および第２のドレイン領域を形成するステップと、
前記各ソース、ゲートおよびドレイン領域に電気的に接続する電極配線を形成するステップとを備え、
前記第１のウェル領域の別のウェル領域、前記第１のソース領域、前記第１のゲート領域、および前記第１のドレイン領域は、縦型構造の第１のトランジスタ素子を形成するために用いられ、
前記第１のウェル領域の一のウェル領域、前記第２のソース領域、前記第２のゲート領域、および前記第２のドレイン領域は、横型構造の第２のトランジスタ素子を形成するために用いられ、
前記電極配線は、前記第１のソース領域と前記第２のドレイン領域とを電気的に接続する電極配線を含む、半導体装置の製造方法。
【請求項７】
前記第２のウェル領域表面の前記第２のドレイン領域および前記第２のゲート領域の間に第２導電型の不純物領域を形成するステップをさらに備える、請求項６記載の半導体装置の製造方法。
【請求項８】
前記電極配線は銅を主要材料として形成される、請求項６記載の半導体装置の製造方法。
【請求項９】
少なくとも前記第１の半導体層は、ワイドバンドギャップ半導体を主要材料として形成される、請求項６記載の半導体装置の製造方法。
【請求項１０】
前記電極配線を形成するステップは、前記第２のトランジスタを構成するトランジスタ素子について、前記第２ソース領域および第２のドレイン領域に結合する配線を、三角形状にかつ噛合するようにパターニングするステップを含む、請求項６記載の半導体装置の製造方法。
【請求項１１】
一方表面と前記一方表面と対向する他方表面とを有する半導体チップに形成される半導体装置であって、
各々が互いに異なる出力ノードに結合される複数の出力段インバータ回路を備え、
各前記出力段インバータ回路は、
第１導電型の半導体チップの一方表面に形成される第１導電型の第１の導通領域と前記半導体チップの一方表面に形成される第２導電型の第１のゲート領域と前記半導体チップの前記一方表面に対向する他方表面に形成される前記第１導電型の第２の導通領域とを有する縦型構造の第１のトランジスタ素子と、
前記一方表面に形成される第２導電型の第１のウェル領域と、前記第１のウェル領域表面に形成される第１導電型の第１のウェル領域と、前記第２のウェル領域表面に互いに分離して形成される前記第１導電型の第３および第４の導通領域と、前記第３および第４の導通領域の間の前記一方表面に形成される第２導電型の第２のゲート領域とを有する横型構造の第２のトランジスタ素子を備え、
前記第１のトランジスタ素子の第１の導通領域は、前記第２のトランジスタ素子の第３の導通領域と電気的に接続されかつ対応の出力ノードに結合され、かつ
前記出力段インバータ回路の第２のトランジスタ素子は互いに電気的に分離された領域に形成される、半導体装置。
【請求項１２】
前記半導体チップ上に各前記出力段インバータ回路に対応して配置され、各々が対応の出力段インバータ回路を個別に駆動する複数のドライブ回路をさらに備える、請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、大電力を取扱うパワー回路を構成するパワーデバイスの構造およびその製造方法に関する。より特定的には、この発明は、パワー回路の占有面積を低減することのできるパワーデバイスの構造に関する。
【背景技術】
【０００２】
半導体素子のうち、電力の変換および制御を行なう素子は、通常、パワーデバイスと呼ばれる。このようなパワーデバイスのうち、電力用として用いられる大出力トランジスタは、パワートランジスタと呼ばれる。このパワートランジスタは、出力電力が大きく、高耐圧および大電流駆動能力を有しており、高電圧／大電流を必要とする分野において広く利用されている。
【０００３】
このパワートランジスタは、通常の集積回路において利用されるトランジスタと動作原理は同様であり、たとえば非特許文献１（トランジスタ技術スペシャル、第５４号、「実践パワー・エレクトロニクス入門」、ＣＱ出版株式会社、２００２年１月１日発行）において一般的に解説されているように、その素子構造としては、半導体チップ内を流れる電流の方向により、縦型構造と横型構造とに大別される。縦型構造デバイスにおいては、電流は半導体チップの一方表面（表面または裏面）から他方表面（裏面または表面）に流れる。横型構造デバイスにおいては、電流は、半導体チップの一方表面に沿って流れる。Ｎ型電界効果トランジスタの場合、縦型構造においては、ソースおよびゲート電極が半導体チップの表面に配置され、ドレインが半導体チップの裏面に配置され、一方、横型構造においては、ソース、ドレインおよびゲート電極が、すべて半導体チップ表面に配置される。
【０００４】
縦型構造デバイスは、半導体基板上に形成されたエピタキシャル層をドリフト層として利用することができ、ドリフト層を厚くすることができ、高耐圧を実現することができ、また、基本セルを並列に集積化して、大電流を駆動することができるため、大電力を扱うのに優れた構造である。また、一方表面に一方電極領域（たとえば、ソース領域）および制御電極領域（たとえば、ゲート電極）が形成されるだけであり、平面レイアウトを低減することができる。
【０００５】
このような縦型構造のパワートランジスタを、他の駆動回路および保護機能回路と同一半導体チップ内に形成するインテリジェント・パワーデバイスが実現されている。
【０００６】
ここで、以下の説明においては、「インテリジェント・パワー・デバイス」を、パワートランジスタと他の駆動回路および保護機能とが同一半導体チップ上に集積化した構成を示すものとして用い、「パワーＩＣ」を、Ｈブリッジまたは３相インバータなどのパワー回路を１チップに集積化した構成を示すものとして用いる。また、「インテリジェント・パワー・ＩＣ」を、パワー回路を駆動回路および保護機能と１チップ上に集積化した構成を示すものとして用いる。
【０００７】
縦型パワートランジスタを利用するインテリジェント・パワーデバイスとしては、「アクティブ・ドレイン型」と呼ばれている以下の構成が知られている。Ｐ型半導体層（Ｐエピタキシャル層）内に複数のＮウェル領域を形成し、各Ｎウェル層をＰ分離領域でＰＮ分離する。保護機能回路および駆動回路については、それぞれ個々のＮウェル領域内に横型構造のトランジスタ素子を用いて形成する。一方、ＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成されるパワートランジスタについては、縦型構造を実現するために、対応のＮウェル領域に連結しかつこのＰ型半導体層（Ｐ型エピタキシャル層）を貫通する貫通拡散領域を形成し、対応のＮウェル領域をＰ型半導体層（Ｐ型エピタキシャル層）下部のＮ型半導体基板領域に電気的に接続する。貫通拡散領域を、ドレイン領域として利用し、Ｎ型半導体基板領域を半導体チップ裏面に形成される電極に電気的に接続してドレイン電極層として利用し、また、Ｎ型ウェル領域をドリフト層として利用する。このような縦型構造のパワートランジスタを利用るするアクティブドレイン型パワーデバイスは、ハイ・サイド・スイッチおよびロー・サイド・スイッチとして利用されている（たとえば前述の非特許文献１の第９０頁参照）。
【０００８】
一方、横型構造デバイスは、主として、マイクロコンピュータなどに代表されるような集積回路に適用される。横型構造トランジスタは、ＦＥＴの場合、半導体チップの表面に、ソース・ドレインおよびゲートが形成され、各トランジスタを、個々にソースおよびドレインを接続してスイッチング動作させることができる。
【０００９】
また、この横型構造トランジスタをパワーデバイスとして利用するために、以下のような構成の誘電体分離構造を利用するパワーデバイスまたはパワーＩＣが知られている。半導体基板表面に、誘電体膜で互いに分離されるウェル領域を形成各ウェルを電気的に分離する。それぞれのウェル領域内にパワートデバイスおよび制御用のロジック回路を構成するトランジスタを個々に形成した後に、トランジスタを配線により電気的に接続する。ウェル分離に用いられる誘電体膜は、高耐圧であり、このような誘電体分離構造を利用して高耐圧ＩＣを実現する構成が、前述の非特許文献１において示されている。
【非特許文献１】トランジスタ技術スペシャル、第５４号、「実践パワー・エレクトロニクス入門」、ＣＱ出版株式会社、２００２年１月１日発行
【非特許文献２】“Ｔｈｅｏｒｙ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｕｐｐｅｒｊｕｎｃｔｉｏｎ  Ｄｅｖｉｃｅｓ”、  ＪＪＡＰ、Ｖｏｌ．３６、Ｎｏ．１０，１９９７、ｐｐ．６２５４−６２６２．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
パワーデバイスは、出力素子と負荷との位置に応じて、ハイ・サイド、ロー・サイドおよびＨブリッジなどの出力形式をとる。ハイ・サイド出力型においては、出力パワートランジスタは、ハイ側電源から負荷へ電流を供給する。ロー・サイド出力形式においては、出力パワートランジスタは、負荷からの電流をロー側電源へ駆動する。Ｈブリッジにおいては、負荷に対し、Ｈ型に配置される４つの出力パワートランジスタにより、負荷に流れる電流の方向が交代するように、これらの出力パワートランジスタのオン／オフが制御される。
【００１１】
また、３相誘導モータを駆動するために、３相インバータの１相に対するドライブ回路が出力段に配置されるパワーＩＣも実現されている。３相それぞれにこのパワーＩＣを配置して、３相インバータ回路を実現する。
【００１２】
ハイ・サイド型パワーデバイスまたはロー・サイド型パワーデバイスにおいては、出力パワートランジスタは、回路的に１つのトランジスタであり、したがって、縦型構造トランジスタを出力パワートランジスタとして利用して、大電流を駆動するパワーデバイスを実現することが可能である。
【００１３】
しかしながら、Ｈブリッジ回路または３相インバータ回路などのように、ハイ側電源と出力ノードとの間および出力ノードとロー側電源との間にそれぞれ互いに異なるタイミングでオン／オフするパワートランジスタを配置する場合、これらの出力パワートランジスタの対を、縦型構造トランジスタで実現するのは以下の理由により困難である。すなわち、縦型構造トランジスタでは、半導体チップ裏面にトランジスタ電極が形成される。この場合、エピタキシャル層下部の半導体基板も低抵抗であり、電極の一部を構成する。
【００１４】
したがって、Ｎチャネル電界効果トランジスタの場合、半導体チップ裏面に形成される出力パワートランジスタのドレイン電極は、この出力パワートランジスタを構成する基本セル（単位トランジスタ）に対して共通となる。したがって、１つのトランジスタのドレイン電極を電源に接続し、別のトランジスタのドレイン電極を出力ノードに接続するというように、縦型構造デバイスのドレイン電極をそれぞれ異なる部分に接続することは極めて困難である。
【００１５】
したがって、従来のＨブリッジまたは３相インバータ回路などの出力段を有するパワーＩＣは、出力パワートランジスタとして横型構造デバイスを利用する。
【００１６】
半導体材料により絶縁破壊電界強度は決定される。したがって、横型構造トランジスタを高耐圧化するためには、ドリフト層の不純物濃度を低くしかつ長くする必要がある。この場合、ドリフト層の不純物濃度を低くすることも可能ゲート（ソース）とドレインとの間の距離（ドリフト層の距離）を長くする必要がある。縦型構造のトランジスタに較べて、チップサイズが大きくなる。さらに、このような横型構造トランジスタを用いて、Ｈブリッジまたは３相インバータをワン・チップに構成するとなると、チップサイズが極めて大きくなる。
【００１７】
また、大電流を駆動する必要がある場合、横型構造デバイスを利用する場合には、チップ内配線を用いて、これらの出力パワートランジスタと出力ノードとを接続する必要がある。チップ内配線は、設計上、エレクトロマイグレーション耐性および抵抗値を考慮する必要がある。エレクトロマイグレーション耐性を保証する場合、配線の電流密度を所定値以下に抑制する必要がある。アルミニウムＡｌの場合、その電流密度は１ｍＡ／μｍ２（１００℃程度まで）と言われている。したがって、確実に、配線の断線を伴うことなく大電流を伝達するためには、この配線断面積を大きく取る必要があり、応じて配線幅が広くなり、このチップ内配線のレイアウト面積が増大する。この場合、さらに、チップサイズの余裕があれば、配線抵抗を考慮して配線幅をさらに広くする。従って、制限されたチップ面積内で低抵抗で大電流を伝達するチップ配線を配置するのは困難となる。このため、横型構造トランジスタを利用してＨブリッジ駆動回路および３相インバータ駆動回路などのパワーＩＣを実現する場合、半導体チップの面積が極めて大きくなる。
【００１８】
それゆえ、この発明の目的は、チップ面積を低減することのできるパワートランジスタ対を備える半導体装置およびその製造方法を提供することである。
【００１９】
この発明の他の目的は、小占有面積で大電流を駆動することのできるパワーＩＣを実現することのできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２０】
この発明の第１の観点に係る半導体装置は、第１導電型の半導体チップの一方表面に形成される第１導電型の第１の導通領域と前記半導体チップの一方表面上に形成される第２導電型の第１のゲート領域と前記半導体チップの前記一方表面に対向する他方表面に形成される前記第１導電型の第２の導通領域とを有する縦型構造の第１のトランジスタ素子、および前記一方表面に形成される第２導電型の第１のウェル領域と、前記第１のウェル領域表面に形成される第１導電型の第２のウェル領域と、前記第２のウェル領域表面に互いに分離して形成される前記第１導電型の第３および第４の導通領域と前記第３および第４の導通領域の間の前記一方表面に形成される第２導電型の第２のゲート領域とを有する横型構造の第２のトランジスタ素子を備える。第１のトランジスタ素子の第１の導通領域は、前記第２のトランジスタ素子の第３の導通領域と電気的に接続される。
【００２１】
この発明の第２の観点に係る半導体装置の製造方法は、第１のドレイン領域となる第１導電型の半導体基板上に第１導電型の第１の半導体層を成長させるステップと、前記第１の半導体層表面に第２導電型の少なくとも２つの第１のウェル領域を形成するステップと、前記第１のウェル領域の表面に第１導電型の第２の半導体層を形成するステップと、前記第２の半導体層に第２導電型の不純物を導入して前記第２の半導体層に前記第１のウェル領域の一のウェル領域に連続する第１導電型の第２のウェル領域を形成するステップと、前記第１のウェル領域の別のウェル領域上の前記第２の半導体層表面に、前記第２導電型の不純物を導入して第１のゲート領域を形成するとともに、前記第２のウェル領域表面に第２導電型の不純物を導入して第２のゲート領域を形成するステップと、前記第１のウェル領域の別のウェル領域上の前記第２の半導体層表面に、第１導電型の不純物を導入して、第１のソース領域を形成するとともに、前記第２のウェル領域表面に第１導電型の不純物を導入して第２のソース領域および第２のドレイン領域を形成するステップと、前記各ソース、ゲートおよびドレイン領域に電気的に接続する電極配線を形成するステップとを備える。
【００２２】
前記第１のウェル領域の別のウェル領域、前記第１のソース領域、前記第１のゲート領域、および前記第１のドレイン領域は、縦型構造の第１のトランジスタ素子を形成するために用いられ、前記第１のウェル領域の一のウェル領域、前記第２のソース領域、前記第２のゲート領域、および前記第２のドレイン領域は、横型構造の第２のトランジスタ素子を形成するために用いられる。前記電極配線は、前記第１のソース領域と前記第２のドレイン領域とを電気的に接続する電極配線を含む。
【００２３】
この発明の第３の観点に係る半導体装置は、一方表面と他方表面とを有する半導体チップに形成され、各々が互いに異なる出力ノードに接続される複数の出力段インバータ回路を備える。各出力段インバータは、第１導電型の半導体チップの一方表面に形成される第１導電型の第１の導通領域と前記半導体チップの一方表面に形成される第２導電型の第１のゲート領域と前記半導体チップの前記一方表面に対向する他方表面に形成される前記第１導電型の第２の導通領域とを有する縦型構造の第１のトランジスタ素子と、前記一方表面に形成される第２導電型の第１のウェル領域と、前記第１のウェル領域表面に形成される第１導電型の第２のウェル領域と、前記第２のウェル領域表面に互いに分離して形成される前記第１導電型の第３および第４の導通領域と、前記第３および第４の導通領域の間の前記一方表面に形成される第２導電型の第２のゲート領域とを有する横型構造の第２のトランジスタ素子を備える。
前記第１のトランジスタ素子の第１の導通領域は、前記第２のトランジスタ素子の第３の導通領域と電気的に接続されかつ対応の出力ノードに結合される。前記出力段インバータ回路の第２のトランジスタ素子は、互いに電気的に分離された領域に形成される。
【発明の効果】
【００２４】
この発明の第１の観点に係る半導体装置においては、１つのインバータ回路が、縦型構造デバイスの第１のトランジスタ素子と横型構造デバイスの第２のトランジスタ素子とで構成される。縦型構造デバイスは、ソース電極およびドレイン電極の一方が半導体チップの裏面に配置され、また、そのドリフト層も、半導体ボディ領域（半導体層：エピタキシャル層）であり、横型構造デバイスに比べてその平面レイアウト面積は小さく、２つの横型構造デバイスを利用する場合に比べてインバータパワー回路の平面レイアウト面積を低減することができる。また、電極配線も、１つの電極配線は半導体チップ裏面に配置されるため、横型構造デバイスのみを利用する場合に比べて、その配線レイアウト面積を低減することができる。これにより、１つのインバータパワー回路を１つの半導体チップ上に小占有面積で集積化することができる。
【００２５】
また、この発明の第２の観点に係る半導体装置の製造方法においては、縦型構造トランジスタと横型構造トランジスタとを同一製造工程で製造することができ、複雑な製造プロセスおよび工程数も増加を伴うことなく、縦型構造トランジスタおよび横型構造トランジスタを同一半導体チップ上に形成することができる。
【００２６】
また、この発明の第３の観点に係る半導体装置においては、１つの半導体チップ上に複数の出力段インバータ回路が形成される。各出力段インバータ回路を、縦型構造のトランジスタと横型構造のトランジスタとで構成することにより、各出力段インバータのチップ占有面積を低減することができ、応じて、小占有面積のＨブリッジ回路または３相インバータ回路を実現することができ、また、チップサイズの小さなパワーＩＣを実現することができる。
【発明を実施するための最良の形態】
【００２７】
［実施の形態１］
図１は、この発明に従って構成される半導体装置を利用するパワーモジュールの構成の一例を示す図である。このパワーモジュールは、半導体チップＣＨＡ１およびＣＨＡ２を含む。半導体チップＣＨＡ１は、ハイ側電源線（アーム）ＰＷとロー側電源線（アーム）ＮＷとの間に直列に接続されるＮチャネルパワーＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｆ１およびＦ２を含み、半導体チップＣＨＡ２は、同様、ハイ側電源線ＰＷとロー側電源線ＮＷの間に直列に接続されるＮチャネルパワーＭＯＳトランジスタＦ３およびＦ４を含む。ＭＯＳトランジスタＦ１およびＦ２の接続ノードが負荷の一方ノードに結合され、ＭＯＳトランジスタＦ３およびＦ４の接続ノードは、負荷の他方ノードに結合される。
【００２８】
これらの半導体チップＣＨＡ１およびＣＨＡ２は、同一構成を有し、ＭＯＳトランジスタＦ１−Ｆ４は、それぞれ個々に、図示しない対応の制御回路によりそのオン／オフが制御される。このパワーモジュールは、半導体チップＣＨＡ１およびＣＨＡ２により、Ｈブリッジ駆動回路を構成する。
【００２９】
後に説明するように、このＨブリッジ駆動回路を１チップで構成することも可能であるが、本実施の形態１においては、半導体チップＣＨＡ１およびＣＨＡ２において、それぞれ縦型構造デバイスおよび横型構造デバイスを用いて、１つの出力段のインバータ回路を構成する。ＮチャネルＭＯＳトランジスタを利用する場合、縦型構造トランジスタでは、ドレイン電極が半導体チップ裏面に結合されるため、このハイ側電源線ＰＷに接続されるＭＯＳトランジスタＦ１およびＦ３は、それぞれ、縦型構造トランジスタで構成し、ロー側電源線に接続されるＭＯＳトランジスタＦ２およびＦ４は、それぞれ横型構造トランジスタで構成する。これにより、半導体チップＣＨＡ１およびＣＨＡ２それぞれにおいて、出力部のインバータ回路を、そのレイアウト面積を低減して大電流を駆動するインバータ回路を実現する。
【００３０】
なお、この図１に示す構成において、ＭＯＳトランジスタＦ１−Ｆ４それぞれにおいてソース−ドレイン間に、ソースからドレインに向かって順方向にＰＮダイオードが接続される。このＰＮ接合ダイオードは、ＭＯＳトランジスタの内部のＰＮ接合により形成される内蔵ダイオードであってもよく、また、外部に設けられるフライホイールダイオードであってもよい。
【００３１】
図２は、この発明に従って構成される半導体装置を利用するパワーモジュールの他の構成を示す図である。この図２に示す構成においては、３つの半導体チップＣＨＢ１−ＣＨＢ３が利用される。半導体チップＣＨＢ１は、ハイ側電源線ＰＷとロー側電源線ＮＷの間に直接に接続されるＪＦＥＴ（接合型電界効果トランジスタ）  Ｔ１およびＴ２を含み、半導体チップＣＨＢ２は、ハイ側電源線ＰＷとロー側電源線ＮＷの間に直列に接続されるＪＦＥＴ  Ｔ３およびＴ４を含み、半導体チップＣＨＢ３は、ハイ側電源線ＰＷおよびＮＷの間に直列に接続されるＪＦＥＴ  Ｔ５およびＴ６を含む。
【００３２】
これらの半導体チップＣＨＢ１−ＣＨＢ３は、それぞれ同一構成を有し、３相インバータ回路を実現し、それぞれ、３相誘導モータの３相Ｕ，ＶおよびＷ電流を駆動する。ＪＦＥＴは、ゲートがチャネルを形成する基板領域とＰＮ接合により分離される点が、ＭＯＳＦＥＴと異なるものの、動作時においては、ＭＯＳＦＥＴと同様、そのゲートに印加される電圧に従って選択的に導通し、形成されたチャネルおよびドリフト領域を介してソースとドレインとの間で電流を流す。
【００３３】
ＪＦＥＴも、縦型デバイス構造および横型デバイス構造で実現することができる。Ｎチャネルトランジスタが利用される場合、通常、ドレイン電極が、半導体チップ裏面に構成される。したがって、この図２に示す構成において、ハイ側電源線ＰＷに接続されるＪＦＥＴ  Ｔ１−Ｔ５が、縦型構造トランジスタで構成され、ロー側電源線ＮＷに接続されるＪＥＦＴ  Ｔ２、Ｔ４およびＴ６が、横型構造トランジスタで構成される。これらのＪＦＥＴ  Ｔ−Ｔ６をそれぞれ個々にそれぞれのゲート電圧を制御して３相電流を駆動する。
【００３４】
なお、図２に示す３相インバータ回路の構成においては、ＪＦＥＴ  Ｔ１−Ｔ６は、ゲートのソースに対するバイアス電圧（ゲートバイアス電圧）が正のときに導通し、このゲートバイアスが０Ｖとなると非導通状態となって電流を遮断するノーマリーオフ型トランジスタでそれぞれ構成される。しかしながら、ゲートバイアスが、０Ｖのときに導通状態となり、かつ負電圧の時に導通するノーマリオン型のトランジスタを用いても、同様に、３相インバータ回路を実現することができる。
【００３５】
この図２に示す構成においても、半導体チップＣＨＢ１−ＣＨＢ３それぞれにおいて、出力段の１つのインバータ回路を、横型構造トランジスタと縦型構造トランジスタとで構成することにより、その平面レイアウト面積を低減でき、応じて半導体チップの面積を低減することができる。これにより、３相インバータ回路を構成するパワーモジュールの規模を低減する。
【００３６】
なお、この図２に示す構成においても、ＪＦＥＴ  Ｔ１−Ｔ６それぞれにおいて、ソース−ドレイン間に、ソースからドレインに向かって順方向にＰＮ接合ダイオードが接続される。このダイオードは、内部のＰＮ接合により形成される内蔵ダイオードであってもよく、また、外部に設けられるフライホイールダイオードであってもよい。
【００３７】
図３は、この発明に従う半導体装置のさらに他の構成を示す図である。図３において、半導体装置は、半導体チップＣＨに形成されるＮチャネル接合型電界効果トランジスタ（ＪＦＥＴ）ＶＴおよびＬＴを含む。トランジスタＶＴのドレインノード（Ｄ；一方導通領域）が一方電源ノードに接続され、そのソースノード（Ｓ；他方導通領域）が出力ノードに接続される。トランジスタＬＴは、そのドレインノード（Ｄ）が出力ノードに接続され、そのソースノード（Ｓ）は他方電源ノードに接続される。これらのトランジスタＶＴおよびＬＴのそれぞれのゲートノード（Ｇ）は、個々に制御信号が与えられてそのオン／オフが制御される。図３においては、ＪＦＥＴ  ＶＴおよびＬＴが、それぞれ、ゲートバイアス電圧が負電圧のときに非導通状態となり、かつ０Ｖのときに導通状態となるノーマリオン型トランジスタで構成される場合を示す。
【００３８】
Ｎチャネルトランジスタの場合、縦型構造トランジスタでは、ドレイン電極ノードが半導体チップ裏面に形成される。したがって、トランジスタＶＴが縦型構造トランジスタで構成され、トランジスタＬＴが、横型構造トランジスタで構成される。これにより、トランジスタＶＴおよびＬＴのソースノード（Ｓ）およびドレインノード（Ｄ）は、チップ内配線により相互接続され、さらにこのチップ内配線を介して共通に出力ノードに結合される。
【００３９】
なお、パワートランジスタとしては、これらのトランジスタ構造の他に、ＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）を利用することもできる。ＭＥＳＦＥＴの場合、接合型電界効果トランジスタにおけるゲートのＰＮ接合を利用する代わりに、金属−半導体間のショットキーバリアを利用する。
【００４０】
また、静電誘導型トランジスタＳＩＴを利用することもできる。ＳＩＴは、その構造はＪＦＥＴと同じであり、縦型構造のＮ型ＳＩＴが利用される場合、ドレイン電極が半導体チップ裏面に形成される。
【００４１】
また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を利用することも可能である。
【００４２】
したがって、図１から図３に示すように、１つの半導体チップにおいて出力段に含まれる１つのインバータ回路を、縦型構造トランジスタおよび横型構造トランジスタとを相互接続して構成することにより、チップ面積を低減することができる。
【００４３】
以下、この半導体装置の各トランジスタの具体的構造について説明する。以下においては、接合型電界効果トランジスタを利用する半導体装置について説明する。しかしながら、この半導体装置内に含まれるパワートランジスタとしては、前述のように、パワーＭＯＳトランジスタ、ＳＩＴ、およびＭＥＳＦＥＴなどの他のパワー素子が用いられてもよい。
【００４４】
図４は、この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。この図４に示す半導体装置の電気的等価回路は、図２に示される半導体チップＣＨＢ１−ＣＨＢ３それぞれの出力段のインバータ回路または図３に示す接合型電界効果トランジスタＶＴおよびＬＴで構成される回路に対応する。しかしながら、以下の説明においては、図３に示される縦型構造トランジスタＶＴと横型トランジスタＬＴとで構成されるインバータ回路を参照して説明する。
【００４５】
図４において、半導体装置は、高濃度Ｎ型（Ｎ＋）半導体基板１上に形成される低不純物濃度（Ｎ−）のＮ型ドリフト層（エピタキシャル層）２と、このドリフト層２表面に形成されるＰウェル３を含む。Ｐウェル３内に、横型構造のトランジスタＬＴが形成され、ドリフト層２のＰウェル３の領域外部の表面に、縦型構造のトランジスタＶＴを形成するためのゲートおよびソース領域が形成される。このＰウェル３により縦型構造トランジスタＶＴと横型構造トランジスタＬＴを分離する。
【００４６】
縦型構造のトランジスタＶＴは、ドリフト層２表面に形成される低濃度Ｐ型不純物領域５と、このＰ型不純物領域５上のドリフト層２表面に、その一部が不純物領域５と対向して形成される高濃度Ｐ型不純物領域６と、Ｐ型不純物領域５と対向してドリフト層２表面に、Ｐ型不純物領域６と間をおいて形成される高濃度Ｎ型不純物領域７を含む。
【００４７】
このＰ型不純物領域５は、逆Ｌ字型に形成され、不純物領域６および７底部に対向して形成される領域（チャネル領域）と、不純物領域７に隣接して垂直方向に延在する領域（窓領域）とを含む。このＰ型不純物領域５が、電界効果トランジスタのボディ領域を構成する。このＰ型不純物領域５と不純物領域６の間に、チャネル領域２０が形成される。このチャネル領域２０においてＰ型不純物領域６のバイアスを調整することによりチャネルが形成される。
【００４８】
Ｐ型不純物領域６は、ゲート電極配線（Ｇ）９に電気的に接続され、またＮチャネル不純物領域７およびＰ型不純物領域５は、ソース電極（Ｓ）配線８に電気的に結合される。したがって、Ｎ型不純物領域７およびＰ型不純物領域５は、同一電位にバイアスされる。
【００４９】
横型構造トランジスタＬＴは、Ｐウェル３表面に形成される低不純物濃度のＮ型ドリフト層（エピタキシャル層）１０と、ドリフト層１０の表面に形成される高濃度Ｎチャネル不純物領域１１と、ドリフト層１０表面に不純物領域１１と間をおいて形成される高濃度Ｐ型不純物領域１２と、ドリフト層１０表面にＰ型不純物領域１２と間をおいて形成される高濃度Ｎチャネル不純物領域１３を含む。Ｎ型不純物領域１１は、電極配線８により電気的に接続され、縦型構造トランジスタＶＴのソース（Ｓ）領域と相互接続される。
【００５０】
Ｐ型不純物領域１２はゲート電極配線（Ｇ）１５に電気的に接続され、Ｎチャネル不純物領域１３は、ソース電極配線（Ｓ）１６に電気的に接続される。これらの電極配線８、１５および１６は、絶縁膜１８により分離される。
【００５１】
この横型構造トランジスタＬＴにおいては、Ｐ型不純物領域１２とドリフト層１０の間のＰＮ−接合における空乏層幅を制御して、チャネル領域２１においてチャネルを形成する。
【００５２】
半導体基板１の裏面には、縦型構造トランジスタＶＴのドレイン電極（Ｄ）を形成する電極配線１７が接続される。
【００５３】
図３に示すようにノーマリオン型トランジスタでこれらのトランジスタＶＴおよびＬＴが構成される場合、縦型構造トランジスタＶＴにおいては、そのゲート電極（Ｇ）を介して、不純物領域６に負のバイアス電圧を印加する。不純物領域６とドリフト層２の間のＰ＋Ｎ−接合が深い逆バイアス状態とされると、チャネル領域２０において、空乏層が増大し、チャネルが遮断され、電子の伝送は停止される。このゲート電極（Ｇ）に対するバイアスを浅くすることにより、チャネル領域２０における空乏層が狭くなり、チャネル領域２０においてチャネルが形成され、ドリフト層２から不純物領域７へ電流が流れる（Ｎ型不純物領域７からドリフト層２、半導体基板１およびドレイン電極配線１７へ電子が流れる）。
【００５４】
この縦型トランジスタＶＴが、図２に示すようなノーマリオフ型トランジスタで構成される場合、ゲート電極（Ｇ）に０Ｖまたはソース電極（Ｓ）と同一の電圧を印加する。この場合、不純物領域６とドリフト層２との間のチャネル領域２０において空乏層が広がり、チャネルが遮断され、電流は流れない。一方、ゲート電極（Ｇ）をソース電極（Ｓ）に対して正にバイアスすると、チャネル領域２０において空乏層が狭くなりチャネルが形成され、電流が流れる。この導通時のゲートのバイアス電圧は、不純物領域６とドリフト層２との間のＰＮ接合が、導通しない電圧、すなわち、順方向降下電圧Ｖｆ以下の電圧に設定される。
【００５５】
ノーマリオン型トランジスタおよびノーマリオフ型トランジスタの作り分けは、不純物領域６およびチャネル領域２０の不純物濃度の調整などにより実現される。
【００５６】
同様、横型構造トランジスタＬＴにおいても、ノーマリオフ型トランジスタおよびノーマリオン型トランジスタいずれにおいても、Ｐ型不純物領域１２へゲート電極（Ｇ）を介して印加される電圧レベルを制御することにより、不純物領域１２下部のドリフト層１０領域のチャネル領域２１における空乏層の幅を制御することができ、ドレイン不純物領域１１とソース不純物領域１０の間に選択的に電流（電子）を流すことができる。
【００５７】
すなわち、ノーマリオン型トランジスタの場合、ゲート電極（Ｇ）を介して不純物領域１２に負のバイアス電圧（ソースに対する）を印加することによりチャネル領域２１において空乏層が広がりチャネルが遮断され、このゲート電極（Ｇ）のバイアス電圧を０Ｖとすることにより空乏層が狭くなりチャネル領域２１においてチャネルが形成され、電流が流れる。一方、ノーマリオフ型トランジスタの場合、ゲート電極（Ｇ）を介して不純物領域１２に正のバイアス電圧（ソースに対する）を印加することによりチャネル領域２１における空乏層幅が狭くなり、チャネルが形成されて電流が流れ、このゲート電極（Ｇ）のバイアス電圧を０Ｖとすることにより、空乏層が広くなりチャネル領域２１においてチャネルが遮断されて電流が流れない。
【００５８】
この図４に示すように、半導体装置においては、半導体基板１の下側表面（半導体チップの裏面）１７にドレイン電極１７が形成され、また上側表面（半導体チップ表面）においては、ソース／ドレイン電極配線８およびソース電極配線１６が配設される。これらの電極配線８および１６はチップ内配線であるものの、縦型構造トランジスタＶＴおよび横型構造トランジスタＬＴでそれぞれのソース電極配線およびドレイン電極配線を共有することができる。従って、大電流を駆動するために、これらの電極配線の線幅が広くなる場合においても、横型構造トランジスタのみを用いる場合に比べて、ハイ側トランジスタのドレイン電極配線を半導体チップ表面に配置する必要がなく、電極配線のレイアウト面積の増大を抑制することができる。
【００５９】
また、縦型構造トランジスタＶＴの平面レイアウト面積は、横型構造トランジスタＬＴの平面レイアウト面積に比べて十分小さく（そのドリフト層が半導体チップの垂直方向に延在するため）、横型構造デバイスのみを用いる場合に比べて、レイアウト面積を低減することができる。
【００６０】
図５は、この発明の実施の形態１に従う半導体装置の電極配線の配置を概略的に示す図である。図５において、半導体基体２５の裏面に、縦型構造トランジスタＶＴのドレイン電極１７が形成される。半導体基体２５は、図４に示す半導体基板１およびドリフト層２が形成される領域を含む。
【００６１】
この半導体基体２５表面に、横型トランジスタＬＴに対するドレイン電極配線８ｄおよびソース電極配線１６が配置され、また、縦型構造トランジスタＶＴに対して、半導体基板表面にソース電極配線８ｓが配設される。
【００６２】
ドレイン電極配線８ｄは、図４に示すＮ型不純物領域１３に接続される電極配線８（Ｄ）に対応し、ソース電極配線１６は、図４に示すＮ型不純物領域１３に接続される電極配線１６に対応する。ドレイン電極配線８ｄおよびソース電極配線１６は、それぞれ櫛形形状を有し、その基本セルトランジスタのドレインおよびソース不純物領域に対応して配置される矩形形状のサブ電極配線２６ａおよび２８ａを有し、これらのサブ電極配線２６ａおよび２８ａは交互に配置され、ソース電極配線１６およびドレイン電極配線８ｄそれぞれの矩形形状部分のサブ電極配線２８ａおよび２６ａが、噛合的に配置される。
【００６３】
縦型構造トランジスタＶＴのソース電極配線８ｓは、横型構造トランジスタＬＴのドレイン電極配線に結合される。この縦型構造トランジスタＶＴのソース電極配線については、下部の半導体基板領域には縦型構造トランジスタのドリフト領域が形成され、この領域には横型構造トランジスタは形成されないため、ほぼ縦型構造トランジスタＶＴの形成領域全面にサブ電極配線２６ｂが配設される（ただし、図５に示す電極配置においては、ゲート電極配線を示していない）。
【００６４】
横型構造トランジスタＬＴのドレイン電極配線８ｄと縦型構造トランジスタＶＴのソース電極配線８ｓが連続的に形成されて、横型構造トランジスタＬＴのドレインと縦型構造トランジスタＶＴのソースが電気的に接続されかつインバータ出力ノード（出力端子）に結合される、
この図５に示すように、横型構造トランジスタＬＴの基本セルを複数個並列に配置することにより、所望のチャネル幅を有するトランジスタを形成でき、大電流を駆動することができる。縦型構造トランジスタＶＴにおいても同様、基本セルを複数個並列に配置することにより、個々の基本セルを駆動する電流の総和により駆動電流量が得られ、大電流を駆動することができる。
【００６５】
なお、この縦型構造トランジスタＶＴにおいて、基本セルは、このサブ電極配線２６ｂ下部に、ソース不純物領域が直線的に連続して延在するように形成されてもよい。また、これに代えて、このソースサブ電極配線２６ｂ配置領域において、図示しないゲート電極を取囲むようにソース不純物領域（７；ソース電極）がリング状に形成されて構成される基本セルが、行列状に配置されてもよい。
【００６６】
横型構造トランジスタＬＴのみを利用してインバータ回路を構成する場合、縦型構造トランジスタＶＴ配置領域に別の横型構造トランジスタが配置される。この場合、ドレイン電極配線８ｄおよびソース電極配線８ｓがソース／ドレイン電極配線となり出力ノードに接続され、ソース電極配線１６および別の横型構造トランジスタのドレイン電極配線が、それぞれ別々のハイ側電源線およびロー側電源線に接続される。これらの電源配線を配置する必要があり、また、横型構造トランジスタＬＴにおいては耐圧を保証する必要があり、サブ電極配線２８ａおよび２６ａの間の距離が長く、サブ電極配線のレイアウト面積が増大する。
【００６７】
本実施の形態１の半導体装置においては、図５に示すドレイン電極配線８ｄおよびソース電極配線８ｓを、チップ内配線により電気的に接続するまたはドレイン電極配線８ｄおよびソース電極配線８ｓを連続的に形成する。この半導体基体２５の表面には、ソース電極配線１６に対する電源線とドレイン電極配線８ｄおよびソース電極配線８ｓを相互接続する電極配線（図４の電極配線８）が配置されるだけである。縦型構造トランジスタＶＴのドレイン電極１７は、半導体基体２５の裏面に配置されており、ドレイン電極１７が、半導体基体２５表面に配置される構成に比べて、チップ面積を低減することができる。
【００６８】
以上のように、この発明の実施の形態１に従えば、パワーＩＣの１つのインバータ回路を、縦型構造トランジスタと横型構造トランジスタとで構成し、これらチップ内で電気的に接続しており、小占有面積で大電流を駆動することのできる半導体装置を実現することができる。
【００６９】
なお、この縦型構造トランジスタおよび横型構造トランジスタにおいて、パワーＭＯＳトランジスタが利用される場合、ゲート絶縁膜を介してゲート電極が形成される。
【００７０】
ＭＥＳＦＥＴを利用する場合、Ｐ型不純物領域６および１２の配置領域において、これらのＰ型不純物領域に代えて、ショットキーバリアを形成するためにゲート電極として金属配線が接続される。
【００７１】
ＳＩＴを利用する場合には、図４に示すＪＦＥＴの構成と同様の構成が用いられる。
【００７２】
また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）についても、縦型構造トランジスタおよび横型構造トランジスタを、同一チップに形成することが可能である。
【００７３】
これらのパワートランジスタを用いても、同様、縦型構造トランジスタおよび横型構造トランジスタを同一半導体チップ上に集積化して、インバータ回路を構成することができる。
【００７４】
以上のように、この発明の実施の形態１に従えば、縦型構造トランジスタと横型構造トランジスタとを同一半導体チップ上に集積化し、これらのソース／ドレインを電気的に相互接続しており、小占有面積で大電流を駆動することのできるパワーデバイスを実現することができる。
【００７５】
［実施の形態２］
本実施の形態２においては、縦型構造トランジスタおよび横型構造トランジスタを、同一製造工程で同一半導体チップ上に形成する。以下、この発明の実施の形態２に従う半導体装置の製造工程について、図６から図１１を参照して説明する。
【００７６】
（１）エピタキシャル成長およびＰウェル形成；図６参照
図６は、図４に示す半導体装置の製造工程における断面構造を概略的に示す図である。図６において、Ｎ＋型半導体基板３０表面に、低濃度のＮ型半導体層がエピタキシャル成長され、Ｎ−エピタキシャル層３１が形成される。このＮ−エピタキシャル層３１は、ドリフト層の耐圧を高くするために、たとえばＳｉＣまたはＧａＮなどのワイドバンドギャップ半導体材料を利用する。たとえば、シリコンＳｉを利用する場合、絶縁破壊電界は１×１０Ｅ６Ｖ／ｃｍであるのに対し、一方ＳｉＣの場合、絶縁破壊電界は１０×１０Ｅ６Ｖ／ｃｍとなり、１桁高くなり、ドリフト層の長さを不純物濃度を低下させることなく短くすることができる。ここで、上述の式においてＥは、１０のべき乗を示す。
【００７７】
Ｎ−エピタキシャル層３１を形成した後、その表面を酸化し、次いで酸化膜をＣＶＤ法（化学気相成長法）により成長させる。次いで、Ｐウェルを形成するための露光および写真製版（フォトリソグラフィおよびエッチング）工程を行なって、図示しないパターンにパターニングされたレジスト膜をマスクとして、ウェットエッチングまたはＲＩＥ（リアクティブ・イオン・エッチング）などのドライエッチングを行って、酸化膜のエッチングを行ない、Ｎ−エピタキシャル層３１表面上に酸化膜３３を所定の領域に形成する。
【００７８】
この酸化膜エッチングにおいて用いられたレジスト膜を除去した後、この酸化膜３３をマスクとして試料温度３００℃でボロンなどのＰ型不純物のイオン注入（高温イオン注入）を行ない、Ｐウェル３２ａおよび３２ｂを形成する。このＰウェル３２ａおよび３２ｂを形成した後、酸化膜３３をウェットエッチングなどにより除去する。
（２）チャネルエピタキシャル層成長；図７
次に、図６に示す酸化膜３３を除去した後、再び、図７に示すように、ＳｉＣ半導体層をエピタキシャル成長させ、Ｎ−チャネルエピタキシャル層（３４）を形成する。
【００７９】
このＮ−チャネルエピタキシャル層（３４）を成長させた後、再び、酸化および酸化膜ＣＶＤ成長により、このチャネルエピタキシャル層表面上に酸化膜を形成する。この酸化膜上にレジストを形成し、露光工程および写真製版工程により、酸化膜を所定形状にパターニングし、図７に示すように、所定の領域に酸化膜３６ａ、３６ｂおよび３６ｃを形成する。この酸化膜エッチング時においても、またウェットエッチングまたはＲＩＥなどのドライエッチングが用いられる。
【００８０】
この酸化膜のパターニングを行なってレジストを除去した後に、酸化膜３６ａ、３６ｂおよび３６ｃをマスクとして、ボロンなどのＰ型不純物をイオン注入し（試料温度３００℃の高温イオン注入）、エピタキシャル層の結晶性損傷を軽減しつつ深い領域にまでイオンを拡散させて、先のＰウェル３２ａおよび３２ｂに連続するＰ不純物領域３５ａ、３５ｂおよび３５ｃを形成する。このＰ型不純物領域３５ａ、３５ｂおよび３５ｃの形成により、酸化膜３６ａ、３６ｂおよび３６ｃ下には、Ｎ−エピタキシャル層（３４）において、Ｎ−チャネルエピタキシャル層３４ａ、３４ｂおよび３４ｃが残存される。
【００８１】
この後、酸化膜３６ａ、３６ｂおよび３６ｃを除去することにより、チャネルエピタキシャル成長工程が終了する。
（３）ゲート用イオン注入；図８
次いで、図７に示す酸化膜３６ａ−３６ｃを除去した後、ＣＶＤ法に従って酸化膜（３７）を形成する。レジスト膜を露光工程および写真製版によりパターニングし、このレジストパターンをマスクして酸化膜（３７）をパターニングする（ウェットエッチングまたはＲＩＥドライエッチング法を利用する）。この酸化膜３７ａ−３７ｄを、図８に示すように、チャネルエピタキシャル層３４ａ、３４ｂ、３４ｃ上の所定領域に形成する。
【００８２】
これらの酸化膜３７ａ−３７ｄをマスクとして、たとえば試料温度３００℃の条件でＰ型不純物（たとえばアルミニウム）のイオン注入（高温イオン注入）を行ない、図８に示すように、Ｐ＋ゲート不純物領域３８ａ、３８ｂ、３８ｃ、３８ｄおよび３８ｅを形成する。Ｐ＋不純物領域３８ａおよび３８ｄが、Ｐ＋ゲート領域として機能し、Ｐ型不純物領域３８ｂおよび３８ｅは、それぞれ、Ｐウェル３２ａおよび３２ｂを対応のトランジスタのソース領域と同一電位に維持するためのウェルバイアス印加領域として機能する。
（４）ソース／ドレイン用イオン注入；図９
次いで、図８に示す酸化膜３７ａ−３７ｄを除去した後、再び、ＣＶＤ法に従って全面に酸化膜（３９）を形成する。この酸化膜上にレジストを形成し、レジスト膜を露光工程および写真製版工程によりパターニングし、酸化膜（３９）をウェットエッチングまたはＲＩＥドライエッチング法などを用いてエッチングし、図９に示すように、酸化膜３９ａ、３９ｂ、３９ｃおよび３９ｄを形成し、チャネルエピタキシャル層３４ａおよび３４ｃの所定の領域に窓開口部を形成する。この状態においては、Ｐウェル３２ａおよび３２ｂ表面に形成された高濃度Ｐ型不純物領域３８ａ−３８ｄがすべて酸化膜３９ａ−３９ｄによりマスクされる。
【００８３】
これらの酸化膜３９ａ−３９ｄをマスクとして、たとえば試料温度３００℃の条件で、窒素などのＮ型不純物の高温イオン注入を行なう。これにより、チャネルエピタキシャル層３４ａ表面に高濃度Ｎ型不純物領域４０ａが形成され、チャネルエピタキシャル層３４ｃ表面に高濃度Ｎ型不純物領域４０ｂおよび４０ｃが形成される。
（５）アニールおよび酸化；図１０
次いで、図９に示す酸化膜３９ａ−３９ｄをウェットエッチングなどにより除去する。
【００８４】
次いで、注入不純物の活性化およびイオン注入による損傷結晶性の回復のための熱処理（アニール）が行なわれる。
【００８５】
このアニール処理により、トランジスタ素子（縦型構造トランジスタおよび横型構造トランジスタ）のトランジスタ構造の製造がほぼ完了する。以後、これらのトランジスタ素子に対する電極配線を形成するための工程が行なわれる。
【００８６】
まず、図１０に示すように、全面に、酸化およびＣＶＤ法により酸化膜（４２）を形成する。次いで、レジストのパターニングを行なった後、パターニングされたレジスト膜をマスクとして、この形成した酸化膜（４２）のエッチングを行ない、電極形成領域開口部を設けるように、酸化膜４２ａ、４２ｂ、４２ｃおよび４２ｄを残す。これらの酸化膜４２ａ−４２ｄをマスクして、ニッケルＮｉなどのオーミック金属材料をスパッタリング法により成膜する。
【００８７】
次いで、このレジストを除去し、合わせてスパッタ成膜されたオーミック金属材料をもエッチングする（リフトオフプロセス）ことにより、酸化膜４２ａ−４２ｄとほぼ同じ高さのオーミック電極４１ａ−４１ｅが形成される。オーミック電極４１ａが、Ｐ＋ゲート不純物領域３８ａに対して設けられ、オーミック電極４１ｂが、不純物領域４０ａおよび３８ｂに対して設けられ、オーミック電極４１ｃが、ドレイン不純物領域４０ｂに対して設けられ、オーミック電極４１ｄが、ゲート不純物領域３８ａに対して設けられる。オーミック電極４１ｅが、不純物領域４０ｃおよび３８ｃに対して設けられる。オーミック電極４１ｂおよび４１ｅにより、それぞれ、Ｐウェル３２ａおよび３２ｂが、対応のトランジスタのソース電極と同一電位に維持される。
【００８８】
このリフトオフプロセスによるレジスト除去およびオーミック電極のエッチングを行なった後、アニール処理を行ない、オーミック電極４１ａ−４１ｅを、シリサイド化する（下部の半導体層からの拡散シリコンとの反応）。これにより、オーミックコンタクトが形成される。
（６）層間絶縁膜およびトランジスタの電極の形成；図１１
次いで、このアニール処理後、図１に示すように、ＣＶＤ法において、酸化膜（４３）を形成し、レートパターンを形成した後、酸化膜をＲＩＥによるドライエッチングなどによりエッチングして、所定の領域に酸化膜４３ａおよび４３ｂおよび４３ｃを残す。これらの酸化膜４３ａ−４３ｃは、ゲート不純物領域３８ａおよび３８ｄに対するオーミック電極４１ａおよび４１ｄを覆うように形成される。このゲート電極は、別の領域で、それぞれ制御信号を受けるように、別に開口部が設けられる。
【００８９】
これらの酸化膜４３ａ−４３ｅを形成した後、レジスト膜をドライエッチング（アッシング）により除去し（トランジスタ構造が完成しているため、ウェットエッチングによる水分およびドライエッチングによるイオン照射などによる悪影響が生じないように、アッシング手法が用いられる）。
【００９０】
このレジスト膜を除去した後、アルミニウムのスパッタリングにより、金属配線膜（４４）を成膜する。その後、図示しないレジスト膜を露光工程および写真製版工程によりパターニングする。このレジストパターンをマスクとして金属配線のパターニングが行われる。この配線のエッチング時においては、ウェットエッチングまたはＲＩＥのドライエッチングが用いられる（開口部は、すべて配線材料により充填されているため）。これにより、電極配線４４ａ、４４ｂおよび４４ｃが、それぞれ、形成される。電極配線４４ａが、オーミック電極４１ａに電気的に接続され、電極配線４４ｂが、オーミック電極４１ｃに電気的に接続され、電極配線４４ｃが、オーミック電極４１ｅに電気的に接続される。
【００９１】
その後、配線のパターニングに用いたレジストを除去した後、たとえばＣＶＤ酸化膜などのパッシベーション膜を形成し、トランジスタ構造を外部からの汚染から保護する。
【００９２】
パッシベーション膜に対し、ゲート電極、ソース電極およびドレイン電極を電気的に結合するための開口部を設けるための露光および写真製版工程を行なって、レジストパターンをマスクとしてエッチングを行ない、電極配線のための開口部を形成する。
【００９３】
上述の図６から図１１に示すように、縦型構造トランジスタおよび横型構造トランジスタを、同一の製造工程で形成することができる。
【００９４】
なお、Ｎ−エピタキシャル層３１では、ワイドバンドギャップ半導体としてＳｉＣが用いられている。しかしながら、これは、ＧａＮ（窒化ガリウム）などの材料が用いられてもよい。
【００９５】
電極配線４４ａ−４４ｃの材料としてアルミニウムＡｌが用いられている。しかしながら、このアルミニウムＡｌに代えて銅Ｃｕが電極配線として用いられてもよい。アルミニウムを用いる場合に比べてより低抵抗の電極配線を実現することができる。
【００９６】
以上のように、この発明の実施の形態２における半導体装置の製造方法に従えば、横型構造トランジスタをＰウェル内に形成し、また、この横型構造トランジスタの形成のためのウェル領域と同時に、縦型構造トランジスタのボディ領域をウェル領域で形成しており、容易に、縦型構造トランジスタおよび横型構造トランジスタを同一製造工程で形成することができる。
【００９７】
また、半導体材料として絶縁破壊電界強度の高いワイドバンドギャップ半導体（ＳｉＣまたはＧａＮ）などを利用することにより、ドリフト層を形成するＮ−エピタキシャル層３１および３４ｃの長さを短くすることができ（高耐圧特性のため）、特に横型構造トランジスタの占有面積を低減することができ、半導体装置の平面レイアウト面積をより低減することができる。
【００９８】
また、電極配線材料として銅Ｃｕを利用することにより、アルミニウム配線に比べてより高速で動作させることができる。
【００９９】
［実施の形態３］
図１２は、この発明の実施の形態３に従う半導体装置の縦型構造トランジスタの構造を概略的に示す図である。この図１２においては、横型構造トランジスタも同一半導体チップ上に形成されるが、図１２においては、図面を簡略化するため、この横型構造トランジスタの構造は示していない。
【０１００】
図１２において、縦型構造トランジスタＶＴは、半導体基板１表面に形成されるドリフト層２と、ドリフト層２表面に形成される高濃度Ｎ型不純物領域５０と、この不純物領域５０に接続されるソース電極配線（Ｓ）５１と、ドリフト層２表面に、不純物領域５０と隣接してトレンチ状に形成されるＰ型不純物領域５２と、Ｐ型不純物領域５２に電気的に接続されるゲート電極配線（Ｇ）５３を含む。ドレイン電極配線１７は、半導体基板１の裏面に形成される。
【０１０１】
ソース電極配線５１およびゲート電極配線５３は、絶縁膜および層間絶縁膜により互いに分離される。
【０１０２】
この図１２に示す縦型構造トランジスタＶＴにおいては、ゲート電極として機能するＰ型不純物領域５２により、チャネル領域が、Ｎ型不純物領域５０下部のドリフト層２の表面とＰ型不純物領域５２と対向する領域に形成され、このチャネル領域におけるのチャネルの形成を、Ｐ型不純物領域５２のバイアス電圧に従って制御する。電荷は、Ｐ型不純物領域５２、ドリフト層２および半導体基板１を垂直方向に移動する。
【０１０３】
この図１２に示す構造においては、トランジスタの導通時、Ｎ型不純物領域５０は、チャネル抵抗を介してドリフト層２の抵抗（ドリフト抵抗）に接続される。したがって、図４に示す構成のように、Ｐ型不純物領域５が基板領域として機能し、電子の移動方向が水平方向から垂直方向に変化する領域、いわゆる窓領域が、チャネル領域とドリフト領域との間に形成される構成に比べて、この窓領域の部分の抵抗を低減することができ、トランジスタ素子のオン抵抗を低減することができる。
【０１０４】
図１３は、この図１２に示す縦型構造トランジスタＶＴの変形例を示す図である。この図１３に示す縦型構造トランジスタＶＴにおいては、Ｎ型不純物領域５０の両側に、ゲート電極を構成するＰ型不純物領域５２ａおよび５２ｂが形成される。これらの不純物領域５２ａおよび５２ｂがゲート電極Ｇに接続され、Ｎ型不純物領域５０がソース電極Ｓに接続される。
【０１０５】
Ｐ型不純物領域５２ａおよび５２ｂは、Ｎ型不純物領域を取り囲むようにリング状に形成されてもよく、また、直線的に、これらの不純物領域５０、５２ａおよび５２ｂが延在してもよい。いずれの構成においても、ドリフト層２においてゲート電極を構成するＰ型不純物領域５２ａおよび５２ｂ両側からの空乏層により、チャネル領域の空乏層を制御することができ、チャネル抵抗Ｒｃｈを効率的に制御することができる。このチャネル抵抗Ｒｃｈは、ドリフト層２におけるドリフト抵抗Ｒｄｒに電気的に接続される。したがって、このソース不純物領域５０からの電流は垂直方向に直線的に流れるため、電流が流れる経路が短く、その抵抗値を低減することができる。
【０１０６】
この図１３に示すトランジスタ構造を基本セルとして必要な数並列にソース電極配線とドレイン電極配線との間に配置することにより、所望の大きさの電流を駆動する低ＯＮ抵抗の縦型構造のパワートランジスタを形成することができる。
【０１０７】
以上のように、この発明の実施の形態３に従えば、縦型構造トランジスタのボディ領域を廃止し、ソース領域に近接してトレンチ状にゲート電極となる不純物領域を形成しており、電流が流れる経路を低減でき、効率的にチャネル領域をドリフト層に直接接続することができ、縦型構造トランジスタのオン抵抗を低減することができる。
【０１０８】
なお、このゲート不純物領域は、図６に示すＰウェル形成時に、その幅および位置が設定され、その表面に高濃度Ｐ型不純物イオン注入領域（図８の領域３８ｂ）を形成することにより、形成されてもよい。
【０１０９】
［実施の形態４］
図１４は、この発明の実施の形態４に従う半導体装置の横型構造トランジスタＬＴの断面構造を概略的に示す図である。この図１４に示す横型構造トランジスタＬＴにおいては、ドレイン不純物領域１１とゲート不純物領域１２の間のドリフト層１０表面にＰ型不純物層６０が形成される。この図１４に示す横型構造トランジスタＬＴの他の構成は、図４に示す半導体装置の横型構造トランジスタＬＴの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１０】
このＰ型不純物層６０を、ドリフト層１０表面にゲートおよびドレイン領域の間に形成することにより、このＰ型不純物層６０と下部のＮ型ドリフト層１０とその下部のＰウェル３とにより、ＳＪ（スーパー接合）構造が実現される。このスーパー接合構造の解析は、前述の非特許文献２（ＪＪＡＰ、Ｖｏｌ．３６、ｐｐ．６２５４−６２６４、Ｎｏ．１０、１０月，１９９７、「半導体スーパー接合デバイスの理論」）において解説されている。
【０１１１】
トランジスタにおいて、耐圧が問題となる状態は、トランジスタが非導通状態の場合である。トランジスタの非導通状態時においては、ノーマリオン型トランジスタにおいては、ゲート不純物領域１２をソース領域１３に対し負にバイアスし、ドレイン領域１１をソース領域１３に対し正にバイアスし、また、ノーマリオフ型トランジスタにおいては、ゲート不純物領域１２およびソース不純物領域１３が同一電圧に設定される。このようなゲート電極（Ｇ）にトランジスタを非導通状態とする電圧を印加した場合、Ｐ型不純物層６０およびＮ型ドリフト層１０の膜厚が薄くなった場合には、これらのＰ型不純物層６０およびＮ型ドリフト層１０の間のＳＪ構造領域６５の領域においてＰ型層およびＮ型層がともに完全に空乏化される。空乏化された領域に対しては、誘電体近似モデルを適用することができ、空乏化領域において電界は一定とすることができ、このとき生成される電界（水平および垂直方向の電界の合成電界）は、絶縁破壊電界を越えない。このときのドレイン−ゲート間電圧Ｖは、横方向（水平方向）の電界Ｅｘとドレイン−ゲート間長さｄの積に比例する。
【０１１２】
これらのドリフト層３およびＰ型不純物領域６０が完全空乏化すると（Ｐウェル３においては、接合領域近傍領域において空乏層が形成される）、空乏化領域において横方向の電界Ｅｘを一定値とすることができるため、従来のＰＮ接合を用いる場合（電界分布が一様でなく接合部に大きな電界が印加される）と較べて、ドレイン−ゲート間距離ｄを小さくすることができる。これにより、耐圧特性を維持して、Ｎ−ドリフト層１０の長さを短くすることができる。
【０１１３】
このＳＪ接合構造においては、不純物領域の不純物濃度を高くすると、これらの不純物領域の膜厚を薄くすることができ、高不純物濃度によりトランジスタのＯＮ抵抗を低減することができる。たとえば、不純物濃度１ないし１０Ｅ１７／ｃｍ３でＰ型半導体層およびＮ型半導体の層膜厚０．１ないし０．３μｍ、かつドリフト層の長さ４μｍのトランジスタ構造（耐圧１ＫＶ程度）においてＳＪ構造を実現することができる。
【０１１４】
横型構造デバイスを形成する場合のウェル領域を分離するためのＰＮ接合において、Ｐ−基板領域表面上に形成されるＮ−エピタキシャル層の厚みを薄くし、かつＰ−基板領域の不純物濃度を低くすることにより、空乏層をＮ−エピタキシャル層全体に広げることにより、水平方向にのみ電位分布を生じさせて、この接合分離部分におけるＰ＋分離領域とＮ−エピタキシャル層の接合面における電界を低減するリサーフ構造（Resurf構造：Reduced Surface Field（リデュースト・サーフィス・フィールド）構造）が知られている。この構造を利用して、さらに、Ｎ−エピタキシャル層１０に、Ｐ型半導体層６０を形成して、Ｐウェル３を利用して、このＮ−エピタキシャル層１０の膜厚を薄くして、ＳＪ構造を実現して、Ｎ−エピタキシャル層１０およびＰ型半導体層６０を完全空乏化して、横型構造トランジスタＬＴのゲート不純物領域１２とＮ−エピタキシャル層で構成されるドリフト層１０の間の電界を緩和して、接合耐圧およびゲート−ドレイン間耐圧を改善する。
【０１１５】
以上のように、この発明の実施の形態４に従えば、ドリフト層のドレインとゲート不純物領域の間の表面に薄いＰ型層を形成し、このＰ型層および下部のドリフト層およびその下部のＰウェル領域とでＳＪ構造を構成しており、ドリフト層の長さを長くすることなく、またエピタキシャル層１０の不純物濃度を低下させることなく、ドレイン−ゲート間耐圧を維持することができ、横型構造トランジスタの基本セルの長さを短くすることができ、応じて、横型構造トランジスタの占有面積を低減することができる。
【０１１６】
［実施の形態５］
図１５は、この発明の実施の形態５に従う半導体装置の横型構造トランジスタの電極配線レイアウトを概略的に示す図である。図１５において、ドレイン電極配線（Ｄ）７０とソース電極配線（Ｓ）７２が対向して配置される。ドレイン電極配線７０は、複数の基本セルに対して共通に設けられる幹線配線部分７０ａと、基本セルそれぞれに対して設けられる支線配線部分７０ｂを含む。この支線配線部分７０ｂは、ソース電極７２に向かってその先端が細くなる三角形状に形成される。
【０１１７】
ソース電極配線７２は、同様、複数の基本セルのソース領域に対応して配置される支線配線部分７２ｂと、これらの複数の支線配線部分７２ｂが共通に結合される幹線配線部分７２ａを含む。この支線配線部分７４ａは、ドレイン電極幹線配線部分７０ａ部分に向かってその先端が細くなる三角形状に形成され、ソース支線配線部分７４ａとドレイン支線配線部分７０ｂは、噛合するように交互に配置される。
【０１１８】
ゲート電極配線７４は、基本セルそれぞれに対応して、ソース電極支線配線部分７２ｂ下部に配置される支線配線部分７４ｂと、これらの支線配線部分７４ｂが共通に結合される幹線配線部分７４ａを含む。ゲート電極支線配線部分７４ｂをソース電極支線配線部分７２ｂ下部にのみ配置することにより、ドレイン電極７０とゲート電極７４の間の距離を十分に確保し、ゲート電極７４とドレイン電極７０の間の層間絶縁膜の耐圧を保証する。ソース−ゲート間耐圧は、数十Ｖ程度であり、膜厚１μｍ程度の酸化膜に対応する絶縁膜で、その耐圧を保証することができ、一方、ドレイン−ゲート間電圧は、数百Ｖ程度にも達するため、これらの電極間絶縁膜には十分な膜厚を必要とする。
【０１１９】
支線配線部分に対応して配置される基本セルを複数個並列に配置することにより、大電流を駆動する。
【０１２０】
この電極配線において各基本セルに対して設けられる支線配線部分を、三角形状に配置することにより、以下の利点が得られる。
【０１２１】
いま、基本セルに含まれるソース不純物領域およびドレイン不純物領域が、矩形形状に配置されている場合、図１６に示すように、この矩形領域間の距離がｄ１、電極配線幅がｄ０とする。図１６において破線で示すように、電極配線が同様、ソースおよびドレイン不純物領域に対応して矩形形状に配置されていると、電極間距離はｄ１となり、この場合、基本セルの幅が、２・ｄ０＋ｄ１となる。一方、この支線配線部分を、それぞれ実質的に三角形状の支線配線部分７２ｂおよび７０ｂで形成すると、ソース電極とドレイン電極との間には距離ｄ1を維持することが要求されるだけであり、図１６において斜線の三角形で示すように、これらの支線配線部分７０ｂおよび７２ｂの間の距離をｄ０短くすることができ、基本セルの幅は、ｄ０＋ｄ１となる。従って、基本セルの幅を低減することができ、集積度を向上させることができ、横型構造のトランジスタの占有面積を低減することができる。
【０１２２】
なお、この三角形形状の支線配線部分７０ｂおよび７２ｂを利用する場合、対応の不純物領域は、互いに交差しないように、斜め方向に延在して配置される（例えば、図１６の斜線の三角形を含む平行四辺形の領域にドレイン不純物領域が対応する）。
【０１２３】
この支線配線部分７０ｂおよび７２ｂを実質的に三角形状に形成する場合、矩形形状の場合に比べて、等価的に配線幅が１／２となるため、抵抗値が増大する。したがって、アルミニウム配線に代えて、低抵抗の銅（Ｃｕ）配線を利用する。アルミニウムの抵抗値が２７μΩｃｍであり、銅の配線抵抗は１６μΩｃｍであるため、アルミニウムを利用する場合の配線抵抗Ｒ（Ａｌ）と銅Ｃｕを用いる場合の配線抵抗Ｒ（Ｃｕ）の比は、次式で与えられる。
【０１２４】
Ｒ（Ａｌ）／Ｒ（Ｃｕ）＝２７／１６＝１．７。
【０１２５】
したがって、アルミニウム配線に代えて銅配線を利用することにより、配線幅が小さくなる場合においても、その配線抵抗は、ほぼ同じとすることができる。
【０１２６】
また、このドレインおよびソース不純物領域が配線支線部分と同様、矩形形状でなく、実質的に三角形状に形成することが可能な場合、ソースおよびドレイン不純物領域を支線配線部分と同様の三角形状として支線配線部分と同様のピッチで配置すると、支線配線部分７０ｂおよび７２ｂの間の水平方向の距離をｄ１とすることができ、支線配線ピッチを小さくすることができ、応じて基本セルのサイズを低減でき、小占有面積の横型トランジスタを実現することができる。
【０１２７】
なお。三角形状に支線配線部分を形成する場合、エッジ部においては電界集中により耐圧特性が劣化しないように、各エッジ部の形状は、電界を緩和するように形成される。従って、支線配線部分の形状としては、実質的に三角形状であればよい。
【０１２８】
以上のように、この発明の実施の形態５に従えば、横型構造トランジスタの電配線構造を、三角形状の鋸歯状に形成しており十分耐圧を保証して配線面積を低減できる。また、銅配線をアルミニウム配線に代えて利用することにより、三角形状に起因する配線抵抗の増大を抑制することができる。
【０１２９】
また、ゲート電極配線をソース電極配線下部にのみ配置することにより、ドレイン−ゲート間耐圧を十分に保証することができる。
【０１３０】
［実施の形態６］
図１７は、この発明の実施の形態６に従うパワーモジュール内のチップ実装形態の一例を概略的に示す図である。図１７において、この発明に従って構成される半導体チップ８０は、窒化アルミニュウムＡｌＮまたは二酸化アルミニュウムＡｌ２Ｏ３などを利用するセラミック基板などの絶縁性基板８１表面に形成されるパワー（電力）配線領域８２上に配置される。このパワー配線領域８２における配線８６を介して半導体チップ８０は、プラス（＋）電源アーム８３に結合され、また配線８７を介してマイナス（−）電源アーム８４に結合される。この半導体チップ８は、また、配線８８を介して出力領域８５に結合される。この出力領域８５には、パッケージ端子が配置される。しかしながら、この半導体チップ８０の用途に応じて、抵抗素子、コンデンサなどの出力信号波形調整回路または安定化回路などが配置されてもよい。
【０１３１】
この図１７に示すように、半導体チップ８０には、縦型構造トランジスタおよび横型構造トランジスタがともに設けられて、１つのインバータ回路が形成されている。したがって、これらのハイ・サイド・トランジスタおよびロー・サイド・トランジスタを、別々のチップに形成する場合に比べて、配線８６および８７を直線的に延在させて半導体チップ８０をプラス電源アーム８３およびマイナス電源アーム８４に結合することができ、配線レイアウトが容易となり、また、内部のチップ配置も簡略化される。
【０１３２】
この半導体チップ８０は、プラス電源アーム８３からは、パワー配線領域８２内に形成される電源線からプラス側（ハイ側電源）電圧を供給される。
【０１３３】
この図１７に示すように、半導体チップ８０内において縦型構造トランジスタおよび横型構造トランジスタにより１つのインバータ回路を形成することにより、半導体チップ８０の面積を増大させることなく、パワーＩＣを実現することができ、またパッケージ（パワーモジュールパッケージ）内における配線のレイアウトが容易となる。
【０１３４】
以上のように、この発明の実施の形態６に従えば、パッケージ実装時、１つの信号パターン配線領域上に半導体チップを配置することができ、パッケージ内の配線レイアウトおよび各ＩＣチップの配置が容易となる。
【０１３５】
［実施の形態７］
図１８は、この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。図１８において、この半導体装置は、１つの半導体チップＣＨＰ上に構成され、インテリジェント・パワー・デバイスを構成する。この半導体装置は、縦型構造トランジスタで構成される縦型トランジスタＰＴａと、横型構造トランジスタで構成される横型トランジスタＰＴｂを出力段に含む。この縦型トランジスタＰＴａは、ハイ側電源ノードＰＷに結合され、横型トランジスタＰＴｂは、ロー側電源ノードＮＷに結合され、それぞれ、出力ノード（端子）ＯＴを駆動する。
【０１３６】
この半導体装置は、さらに、縦型トランジスタＰＴａの動作温度および駆動電流などの動作環境をモニタする環境モニタ回路１００ａと、この環境モニタ回路１００ａの出力するモニタ結果に従って縦型トランジスタＰＴａの破壊を防止する動作を行う保護回路１０２ａと、外部のプロセッサまたはＣＰＵ（中央演算処理装置）などの制御装置からの駆動信号ＳＧａを受け、縦型トランジスタＰＴａを駆動しかつ保護回路１０２ａの出力信号に従って異常発生時エラー出力ＦＯａを出力する制御回路１０３ａを含む。この制御回路１０３ａは、異常発生時、縦型トランジスタＰＴａを遮断するように構成されてもよい。
【０１３７】
横型トランジスタＰＴｂに対しても、横型トランジスタＰＴｂの動作環境をモニタする環境モニタ回路１００ｂと、この環境モニタ回路１００ｂの出力信号に従って異常の発生の有無を検出詩、異常発生時横型トランジスタＰＴｂの破壊を防止する動作を行う保護回路１０２ｂと、外部からの駆動信号ＳＧｂに従って横型トランジスタＰＴｂを駆動し、かつ保護回路１０２ｂの異常検出信号に従ってエラー出力ＦＯｂを出力し、また、場合によっては横型トランジスタＰＴｂを遮断する制御回路１０３ｂが設けられる。
【０１３８】
環境モニタ回路１００ａおよび１００ｂは、それぞれ、対応のトランジスタを流れる電流をモニタする電流モニタ、および対応のトランジスタの動作温度をモニタする温度モニタなどを含む。
【０１３９】
保護回路１０２ｂおよび１０２ｂは、それぞれ、この環境モニタ回路１００ａおよび１００ｂの出力信号に従って過電流、短絡電流に対する保護を行なう保護回路と、電源電圧低下時の対応のトランジスタＰＴａおよびＰＴｂの制御電圧低下時チャージャポンプ動作などによりその電圧低下を抑制する制御電源電圧低下保護回路、また温度モニタの出力信号に従って過熱を保護する過熱保護回路などを含む。
【０１４０】
制御回路１０３ａおよび１０３ｂは、それぞれ、図示しない処理装置からの信号信号ＳＧａおよびＳＧｂに従って対応のトランジスタＰＴａおよびＰＴｂに対するドライブ信号を生成するドライブ回路と、この保護回路１０２ａおよび１０２ｂの出力信号に従って、エラー出力ＦＯａおよびＦＯｂを生成するエラー検出回路を含む。
【０１４１】
これらの環境モニタ回路１００ａ、１００ｂ、保護回路１０２ａおよび１０２ｂ、制御回路１０３ａおよび１０３ａは、それぞれ、縦型トランジスタＰＴａおよび横型トランジスタＰＴｂと分離された領域に形成される横型構造のトランジスタで構成される。これにより、１つの半導体チップＣＨＰ上に、１つのインバータ回路を構成する縦型トランジスタＰＴａおよびＰＴｂと共通に保護機能回路を集積化することができ、小占有面積のインテリジェント・パワー・デバイスを実現することができる。
【０１４２】
この図１８に示す半導体装置においては、縦型トランジスタＰＴａ、横型トランジスタＰＴｂそれぞれに対し、環境モニタ回路１００ａおよび１００ｂが設けられ、また、保護回路１０２ａおよび１０２ｂがそれぞれ設けられている。しかしながら、この半導体装置においては、１つの共通の半導体チップＣＨＰ上に横型トランジスタＰＴｂおよび縦型トランジスタＰＴａが形成されており、これらの環境モニタ回路および保護回路は、それぞれ、縦型トランジスタＰＴａおよび横型トランジスタＰＴｂに共通に設けられ、この半導体チップＣＨＰ上の動作環境を縦型トランジスタおよび横型トランジスタに対して共通に検出し、その検出結果に従って、保護処理が行なわれてもよい。
【０１４３】
図１９は、図１８に示す環境モニタ回路１００ａおよび１００ｂに含まれる電流モニタの構成の一例を示す図である。図１９において、電流モニタは、負荷電流Ｉｌｄを駆動する主ＦＥＴ  ＭＦと、センス電流Ｉｓｅｎを駆動する電流検出用のセンスＦＥＴ  ＳＦを含む。これらの主ＦＥＴ  ＭＦ、およびセンスＦＥＴ  ＳＦは、図１９においては、ＮチャネルＦＥＴで構成される場合が一例として示され、これらのセンスＦＥＴ  ＳＦと主ＦＥＴ  ＭＦは、そのドレインが共通に接続される。主ＦＥＴ  ＭＦとセンスＦＥＴ  ＳＦは、１つのパワーＦＥＴを構成する小容量の基本セルを分割し、そのチャネル幅が１：ｎとなるように、ソースノードの接続を分離する。主ＦＥＴ  ＭＦは、チャネル幅ｎ（１より大）、センスＦＥＴ  ＳＦが、チャネル幅１のトランジスタに対応する。
【０１４４】
電流モニタは、さらに、この主ＦＥＴ  ＭＦのソースノードの電位を正入力＋に受け、かつ、センスＦＥＴ  ＳＦのソースノードの電位を負入力−に受ける比較回路ＣＭＰと、センスＦＥＴ  ＳＦのソースノードとセンス抵抗素子Ｒｓｅｎの一端との間に接続されかつそのベースに比較回路ＣＭＰの出力信号を受けるＰＮＰバイポーラトランジスタＱ１を含む。センス抵抗素子Ｒｓｅｎの他端は、接地ノードなどの基準電位ノードに接続され、このバイポーラトランジスタＱ１のコレクタノードからモニタ出力電圧Ｖｍｏｎが出力される。
【０１４５】
この比較回路ＣＭＰは、主ＦＥＴ  ＭＦのソースノード電位がセンスＦＥＴ  ＳＦのソースノード電位よりも高い場合にハイレベルの信号を出力し、ＰＮＰバイポーラトランジスタＱ１を流れるセンス電流Ｉｓｅｎを減少させ、センスＦＥＴ  ＭＦのソースノードの電位を上昇させる。一方、主ＦＥＴ  ＭＦのソースノード電位が、センスＦＥＴ  ＳＦのソースノード電位よりも低い場合には、比較回路ＣＭＰはローレベルの信号を出力し、ＰＮＰバイポーラトランジスタＱ１を流れるセンス電流Ｉｓｅｎの電流量を増大させ、センスＦＥＴ  ＳＦのソースノードの電位を低下させる。したがって、この比較回路ＣＭＰにより、主ＦＥＴ  ＭＦのソースノード電位とセンスＦＥＴ  ＳＦのソースノード電位が等しくなるように、ＰＮＰバイポーラトランジスタＱ１のベース電位が調整される。
【０１４６】
モニタ出力電圧Ｖｍｏｎは、センス電流Ｉｓｅｎとセンス抵抗素子Ｒｓｅｎの抵抗値の積により与えられる。センス電流Ｉｓｅｎは、ＦＥＴ  ＭＦおよびＳＦのドレインおよびソース電位がそれぞれ等しいので、それぞれの駆動電流ＩｌｄおよびＩｓｅｎの比が、チャネル幅の比で与えられる。したがって、次式が成立する。
【０１４７】
Ｉｌｄ：Ｉｓｅｎ＝ｎ：１すなわち、センス電流Ｉｓｅｎは、負荷電流Ｉｌｄの１／ｎ倍の電流であり、したがって、モニタ電圧Ｖｍｏｎの電圧レベルは、抵抗素子Ｒｓｅｎの抵抗値をＲｓｅｎで表すと、次式で与えられる。
【０１４８】
Ｖｍｏｎ＝Ｉｌｄ・Ｒｓｅｎ／ｎ
したがって、このモニタ出力電圧Ｖｍｏｎの電圧レベルをモニタすることにより、負荷電流Ｉｌｄが正常値であるか否かを識別することができる。
【０１４９】
この図１９に示す電流モニタの構成においては、主ＦＥＴ  ＭＦが出力ノードを駆動するため、これらのＦＥＴ  ＭＦおよびＳＦのゲートへ与えられるゲート信号ＧＴＳは、対応の制御回路から与えられるドライブ信号となる。
【０１５０】
この電流モニタにより過電流が検出された場合には、対応のトランジスタのゲート−ソース間を保護回路により短絡し、パワートランジスタをオフ状態へ駆動する。
【０１５１】
図２０は、出力ノードからロー側電源ノードへ電流を駆動するトランジスタを流れる電流をモニタする電流モニタの構成の一例を示す図である。図２０において、電流モニタは、負荷電流Ｉｌｏａｄを駆動する主ＦＥＴ  ＭＴと、センス電流Ｉｓを駆動する電流検出用のセンスＦＥＴ  ＳＴを含む。これらの主ＦＥＴ  ＭＴおよびセンスＦＥＴ  ＳＴは、図１９において示す構成と、ＮチャネルＦＥＴで構成される場合が一例として示され、これらのセンスＦＥＴ  ＳＴと主ＦＥＴ  ＭＴは、そのソースが共通に接地電位などを供給するロー側基準電位ノードに接続される。
【０１５２】
主ＦＥＴ  ＭＴとセンスＦＥＴ  ＳＴは、１つのパワーＦＥＴを構成する小容量の基本セルを分割し、そのチャネル幅が１：ｎとなるように、ドレインノードの接続を分離する。主ＦＥＴ  ＭＴは、チャネル幅ｎ（１より大）、センスＦＥＴ  ＳＴが、チャネル幅１のトランジスタに対応する。
【０１５３】
ＦＥＴ  ＭＴおよびＳＴのゲートには、図示しないドライブ回路からのゲート制御信号ＧＴＣが与えられる。
【０１５４】
電流モニタは、さらに、この主ＦＥＴ  ＭＴのドレインノードの電位を正入力＋に受け、かつ、センスＦＥＴ  ＳＴのドレインノードの電位を負入力−に受ける比較回路ＣＰと、センスＦＥＴ  ＳＴのドレインノードとセンス抵抗素子Ｒｓの一端との間に接続されかつそのベースに比較回路ＣＰの出力信号を受けるＮＰＮバイポーラトランジスタＱ２を含む。センス抵抗素子Ｒｓの他端は、電源電圧Ｖｄｄを供給する電源ノードなどのハイ側基準電位ノードに接続され、バイポーラトランジスタＱ１のコレクタノードＮＤ０からモニタ出力電圧Ｖｍが出力される。
【０１５５】
比較回路ＣＰは、主ＦＥＴ  ＭＴのドレインノードの電位がセンスＦＥＴ  ＳＴのドレインノード電位よりも高い場合にはハイレベルの信号を出力し、ＮＰＮバイポーラトランジスタＱ２を流れるセンス電流Ｉｓを増加させ、センスＦＥＴ  ＭＴのドレインノードの電位を上昇させる。一方、主ＦＥＴ  ＭＴのドレインノードの電位が、センスＦＥＴ  ＳＴのドレインノード電位よりも低い場合には、比較回路ＣＰはローレベルの信号を出力し、ＮＰＮバイポーラトランジスタＱ２を流れるセンス電流Ｉｓの電流量を減少させ、センスＦＥＴ  ＳＴのドレインノードの電位を低下させる。したがって、この比較回路ＣＰにより、主ＦＥＴ  ＭＴのドレインノード電位とセンスＦＥＴ  ＳＴのドレインノード電位が等しくなるように、ＮＰＮバイポーラトランジスタＱ２のベース電位が調整される。
【０１５６】
モニタ出力電圧Ｖｍは、センス電流Ｉｓとセンス抵抗素子Ｒｓの抵抗値の積により決定される。センス電流Ｉｓは、ＦＥＴ  ＭＴおよびＳＴのドレインおよびソース電位がそれぞれ等しいので、それぞれの駆動電流ＩｌｏａｄおよびＩｓの比が、チャネル幅の比で与えられる。したがって、図１９に示す電流モニタの場合と同様、次式が成立する。
【０１５７】
Ｉｌｏａｄ：Ｉｓ＝ｎ：１すなわち、センス電流Ｉｓは、負荷電流Ｉｌｏａｄの１／ｎ倍の電流であり、したがって、モニタ電圧Ｖｍの電圧レベルは、抵抗素子Ｒｓの抵抗値をＲｓで表すと、次式で与えられる。
【０１５８】
Ｖｍ＝Ｖｄｄ−Ｉｌｏａｄ・Ｒｓ／ｎ
したがって、このモニタ出力電圧Ｖｍの電圧レベルをモニタすることにより、負荷電流Ｉｌｏａｄが正常値であるか否かを識別することができる。
【０１５９】
この電流モニタにより過電流が検出された場合には、図１９に示す電流モニタの場合と同様、対応のトランジスタのゲート−ソース間を保護回路により短絡し、パワートランジスタをオフ状態へ駆動する。
【０１６０】
なお、比較回路ＣＰは、２値の論理レベルの信号を出力するようにデジタル的に動作してもよく、また、その正および負入力の電位差に応じた電圧を出力するようにアナログ的に動作してもよい。
【０１６１】
また、負荷電流を放電するトランジスタは、本発明においては横型構造トランジスタで構成される。従って、横型トランジスタＰＴｂに対しても、これらの主ＦＥＴ  ＭＴおよびセンスＦＥＴ  ＳＴを、横型構造トランジスタの基本セルを分割することにより、この図２０に示す電流モニタを形成することができる。
【０１６２】
図２１は、図１８に示す環境モニタ回路１００ａおよび１００ｂに含まれる温度モニタの構成の一例を示す図である。図２１において、温度モニタは、ハイ側電源電圧Ｖｄｄから基準電圧Ｖｒｅｆを生成する基準電圧生成回路１１０と、ロー側電源ノード（例えば、接地ノード）と基準電圧発生回路１１０の出力ノードの間に直列に接続される抵抗素子１１１ａおよび１１１ｂと、基準電圧生成回路１１０の出力ノードとノードＮＤ２の間に接続される抵抗素子１１１ｃと、ノードＮＤ２とロー側電源ノードの間に順方向に接続される２段のダイオード１１２ａおよび１１２ｂと、ノードＮＤ２およびＮＤ１の電圧を比較する比較回路１１４と、電源ノードと出力ノードＮＤ３の間に接続される抵抗素子１１１ｄと、出力ノードＮＤ３とロー側電源ノードの間に接続されかつそのゲートに比較回路１１４の出力信号をゲートに受けるＮＰＮバイポーラトランジスタ１１６を含む。ノードＮＤ３から、温度モニタ結果を示す電圧Ｖｏｕｔが生成される。
【０１６３】
抵抗素子１１１ａ−１１１ｄは、それぞれ抵抗値Ｒ１、Ｒ２、Ｒ３およびＲ４を有する。ダイオード素子１１２ａおよび１１２ｂは、順方向降下電圧ＶＦを有する。比較回路１１４は、２地の判定動作を行い、ノードＮＤ２の電圧レベルが、ノードＮＤ１の電圧レベルよりも高いときに論理ハイ（Ｈ）レベルの信号を出力し、ノードＮＤ２の電圧レベルがノードＮＤ１の電圧レベルよりも低いときには論理ローレベル（Ｌ）の信号を出力する。
【０１６４】
ノードＮＤ１の電圧レベルＶ（ＮＤ１）は、次式で与えられる。
【０１６５】
Ｖ（ＮＤ１）＝Ｖｒｅｆ・Ｒ２／（Ｒ１＋Ｒ２）。
【０１６６】
一方、抵抗素子１１１ｃの抵抗値Ｒ３が、十分大きい場合には、ノードＮＤ２には、２・ＶＦの電圧が現われる。
【０１６７】
なお、ここでは、ロー側電源電圧を接地電圧（０Ｖ）として考える。
【０１６８】
ノードＮＤ１の電圧Ｖ（ＮＤ１）は、低温時においては、ノードＮＤ２の電圧２・ＶＦよりも低い電圧レベルであり、比較回路１１４は、論理ハイレベルの信号を出力する。応じてバイポーラトランジスタ１１６が導通し、したがって出力ノードＮＤ３からの電圧Ｖｄｄ−Ｒ４・Ｉｒは、論理ローレベルとなる。
【０１６９】
一方、温度が上昇すると、ダイオード素子１１２ａおよび１１２ｂの順方向降下電圧ＶＦが低下し、ノードＮＤ２の電圧２・ＶＦが、ノードＮＤ１の電圧Ｖ（ＮＤ１）よりも低くなる。このとき、比較回路１１４の出力信号が論理ローレベルとなり、バイポーラトランジスタ１１６が非導通状態となり、駆動電流Ｉｒがゼロとなり、出力ノードＮＤ３からの出力電圧ＶｏｕｔがＨレベルとなり、温度が上昇したことを知らせる。
【０１７０】
この図２１に示す構成において、比較回路１１４の正入力（＋）と負入力（−）の接続が逆であってもよく、温度上昇時、バイポーラトランジスタ１１６がオン状態となり、この出力ノードＮＤ３からの出力電圧Ｖｏｕｔをローレベル（Ｌレベル）に低下してもよい。
【０１７１】
このダイオード素子１１２ａおよび１１２ｂは、半導体チップに形成されるＰ型不純物領域とＮ型領域を用いて容易に形成することができる。
【０１７２】
なお、上述の説明では、比較回路１１４が２値判定動作を行なっている。しかしながら、この比較回路１１４が差動増幅動作を行ない、その出力信号に従ってバイポーラトランジスタ１１６の駆動電流Ｉｒがアナログ的に変化し、応じて、モニタ結果の出力電圧Ｖｏｕｔの電圧レベルがアナログ的に変化し、別に設けられた保護回路でこの出力電圧Ｖｏｕｔをしきい値処理により２値判定する構成が用いられてもよい。
【０１７３】
以上のように、この発明の実施の形態７に従えば、半導体装置内に縦型トランジスタおよび横型トランジスタでパワー回路を形成しかつモニタ回路および保護回路および制御回路を同一チップ上に形成することができ、小占有面積のインテリジェント・パワー・デバイスを実現することができる。
【０１７４】
［実施の形態８］
図２２は、この発明の実施の形態８に従う半導体装置の電気的等価回路を示す図である。この図２１に示す半導体装置は、図１に示す半導体装置と以下の点でその構成が異なる。すなわち、それぞれインバータ回路を構成する半導体チップＣＨＡ１およびＣＨＡ２に代えて、１つの半導体チップＣＨＣ上に、パワーＭＯＳトランジスタＦ１−Ｆ４が配置される。この図２２に示す半導体装置の他の構成は図１に示す半導体装置と同じであり、対応する部分には同一番号を付して、それらの詳細説明は省略する。
【０１７５】
図２２に示すように、１つの半導体チップＣＨＣを用いてＨブリッジ駆動回路を構成するパワーＩＣを実現することにより、図１に示す複数の半導体チップＣＨＡ１およびＣＨＡ２を利用するパワーモジュールの構成に較べて、その占有面積をさらに低減することができ、システム規模を低減することができる。
【０１７６】
図２３は、図２２に示す半導体装置のチップ上レイアウトを概略的に示す図である。図２２において、半導体チップＣＨＣ上に、パワーＭＯＳトランジスタＦ１を形成するＦ１形成領域１２０と、パワーＭＯＳトランジスタＦ２を配置するＦ２形成領域１２１と、パワーＭＯＳトランジスタＦ３を形成するＦ３形成領域１２２と、パワーＭＯＳトランジスタＦ４を配置するＦ２形成領域１２３とが配置される。
【０１７７】
Ｆ１形成領域１２０およびＦ３形成領域１２２には縦型構造のトランジスタＶＴが形成され、Ｆ２形成領域１２２およびＦ４形成領域１２３には横型構造トランジスタＬＴが形成される。Ｆ２形成領域１２１およびＦ４形成領域１２３は、それぞれ、ウェル領域により他のトランジスタ形成領域から分離される。これらの領域１２１および１２３に、それぞれ、基本セルを用いて横型構造トランジスタを形成する。
【０１７８】
一方、Ｆ１形成領域１２０およびＦ３形成領域１２３においても、縦型構造の基本セルを用いて、それぞれトランジスタＦ１およびＦ３を形成する。これらのトランジスタＦ１およびＦ３は、ドリフト層は、トランジスタ半導体基板上に形成される共通のエピタキシャル層で形成されるため、ドリフト層の電荷が互いの動作に影響を及ぼさないように、これらのＦ１形成領域１２０およびＦ４形成領域１２３の間の間隔は、基本セル間の距離（ピッチ）に較べて十分に大きくされる。
【０１７９】
特に、Ｈブリッジ駆動回路の場合、縦型構造のトランジスタＦ１およびＦ３は、相補的に導通／非導通状態となり、このドリフト層共通化の影響は十分に小さくすることができる。
【０１８０】
なお、これらの図２２および図２３に示す半導体装置の断面構造は、縦型構造トランジスタＶＴおよび横型構造トランジスタＬＴで構成されるインバータ回路について、それぞれ、図４などにおいて示す先の実施例において用いられた構造が利用される。
【０１８１】
また、図２３に示すレイアウトにおいては、縦型構造トランジスタＶＴを形成するＦ１形成領域１２０およびＦ３形成領域１２２が一列に整列して配置され、また、横型構造トランジスタＬＴを形成するＦ２形成領域１２１およびＦ４形成領域１２３が一列に整列して配置される。しかしながら、ゲート駆動回路のゲート制御信号の配線が許されるならば、Ｆ１形成領域１２０とＦ３形成領域１２３とがチップ上対角線上に配置されてもよい。すなわち、Ｆ３形成領域１２３とＦ４形成領域の位置が交換されてもよい。この場合、縦型構造のトランジスタのドリフト層間距離をより長くすることができ、ドリフト層の共通化の影響を低減することができる。
【０１８２】
［変更例］
図２４は、この発明の実施の形態８の変更例の構成を示す図である。この図２４に示す半導体装置は、図２に示す半導体装置と、以下の点がその構成が異なる。すなわち、図２４に示す半導体装置は、１つの半導体チップＣＨＤ上に集積化される。図２４に示す半導体装置の他の構成は図２に示す半導体装置の構成と同じであり、対応する部分には同一参照番号／符号を付して、その詳細説明は省略する。
【０１８３】
この図２４に示すように、パワートランジスタＴ１−Ｔ６で構成される３相インバータ回路をパワーＩＣで構成することにより、図２に示すようなパワーモジュールで３相インバータ回路を構成する場合に較べてそのサイズを十分に小さくすることができ、システムサイズを低減することができる。
【０１８４】
図２５は、図２４に示す半導体装置の半導体チップ上のトランジスタのレイアウトを概略的に示す図である。図２５において、半導体チップＣＨＤ上に、縦型構造のトランジスタＴ１、Ｔ３およびＴ５をそれぞれ形成するＴ１形成領域１３０、Ｔ３形成領域１３２およびＴ５形成領域１３４が配置され、また、別の列に一列に整列して、横型構造のトランジスタＴ２、Ｔ４、およびＴ６をそれぞれ形成するＴ２形成領域１３１、Ｔ４形成領域１３３およびＴ６形成領域１３５が配置される。
【０１８５】
これらのトランジスタの形成領域１３０−１３５それぞれにおいて縦型構造トランジスタＶＴまたは横型構造トランジスタＬＴの基本セルを用いて対応のトランジスタを形成する。横型構造のトランジスタＴ２、Ｔ４およびＴ６をそれぞれ形成する領域１３１、１３３および１３５は、ウェル領域により他のトランジスタ形成領域と分離され、それぞれの動作が他のトランジスタに対しては影響を及ぼさない。
【０１８６】
縦型構造トランジスタＶＴで構成されるトランジスタＴ１、Ｔ３およびＴ５を形成する領域１３０、１３２および１３４は、共通の基板領域に形成され、従ってトランジスタＴ１、Ｔ３およびＴ５は、ドリフト層が共通の半導体層（エピタキシャル層）で構成される。従って、ドリフト層の電荷のドリフトが他のトランジスタの動作に影響を及ぼさないように、これらのトランジスタ形成領域１３０、１３２、１３４は、その間隔が、基本セルのピッチに較べて十分に大きくされる。
【０１８７】
これにより、縦型構造のトランジスタＴ１、Ｔ３、およびＴ５に対してドリフト層が共通の半導体層で構成されていても、他トランジスタからのドリフト電荷の影響を抑制して３相インバータ回路を、それぞれ正確に動作させることができる。
【０１８８】
なお、図２５に示すトランジスタ形成領域の配置においても、Ｔ３形成領域１３２とＴ４形成領域１３３の位置が交換されてもよい。縦型構造のトランジスタＴ１、Ｔ３およびＴ５のドリフト層の距離を長くすることができ、トランジスタ間でのドリフト電荷の影響をより低減することができる。
【０１８９】
なお、図２２から図２５に示す構成においては、パワートランジスタのみが半導体チップ上に配置されてパワーＩＣが構成されている。しかしながら、これらの半導体チップ上にゲート駆動回路が集積かさてもよく、また、ゲート駆動回路および保護回路当が集積化されてインテリジェントパワーＩＣが構成されてもよい。
【０１９０】
また、１つの半導体チップ上に集積化される出力段インバータ回路の数は、４以上であってもよい。
【０１９１】
また、集積化されるパワートランジスタとしては、図示のパワーＭＯＳトランジスタおよびＪＦＥＴに限定されず、ＳＩＴおよびＭＥＳＦＥＴなどの他のパワートランジスタが用いられてもよい。
【０１９２】
以上のように、この発明の実施の形態８に従えば、１つの半導体チップ上に複数の出力段インバータ回路を形成しており、小面積のパワーＩＣを実現することができる。
【産業上の利用可能性】
【０１９３】
この発明は、大電力を駆動するパワーＩＣに対して適用することができ、さまざまなパワーデバイスを利用する分野に対して適用することにより、小規模かつ小占有面積のパワーデバイスを実現することができる。
【図面の簡単な説明】
【０１９４】
【図１】この発明に従う半導体装置によるＨブリッジ駆動回路のチップ構成例を概略的に示す図である。
【図２】この発明に従う半導体装置を利用する３相インバータ回路のチップ構成例を概略的に示す図である。
【図３】この発明の実施の形態１に従う半導体装置の構成を示す図である。
【図４】この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。
【図５】この発明の実施の形態１における半導体装置の電極配線の配置を概略的に示す図である。
【図６】この発明の実施の形態２に従う半導体装置のウェル製造工程における断面構造を示す図である。
【図７】エピタキシャル成長工程完了後の半導体装置の断面構造を概略的に示す図である。
【図８】ゲート用イオン注入工程完了時の半導体装置の断面構造を概略的に示す図である。
【図９】ソース／ドレイン用イオン注入工程完了後の半導体装置の断面構造を概略的に示す図である。
【図１０】オーミックコンタクト形成工程完了時の半導体装置の断面構造を概略的に示す図である。
【図１１】電極形成工程完了後の半導体装置の断面構造を概略的に示す図である。
【図１２】この発明の実施の形態３に従う半導体装置の縦型構造トランジスタの断面構造を概略的に示す図である。
【図１３】図１２に示す縦型構造トランジスタの抵抗値の分布を概略的に示す図である。
【図１４】この発明の実施の形態４に従う半導体装置の横型構造トランジスタの断面構造を概略的に示す図である。
【図１５】この発明の実施の形態５に従う半導体装置の電極配線の平面図レイアウトを概略的に示す図である。
【図１６】図１５に示す基本セルの電極配線部分を示す図である。
【図１７】この発明の実施の形態６に従う半導体装置を利用するパッケージ実装時の構成を概略的に示す図である。
【図１８】この発明の実施の形態７に従う半導体装置のチップ全体の構成を概略的に示す図である。
【図１９】この発明の実施の形態７において同一チップ上に集積化される電流モニタの構成の一例を示す図である。
【図２０】この発明の実施の形態７において同一チップ上に集積化される電流モニタの構成の一例を示す図である。
【図２１】この発明の実施の形態７における半導体装置に集積化される温度モニタの構成の一例を示す図である。
【図２２】この発明の実施の形態８に従う半導体装置の構成を示す図である。
【図２３】図２２に示す半導体装置のチップ上のトランジスタの配置を概略的に示す図である。
【図２４】この発明の実施の形態８の変更例の構成を示す図である。
【図２５】図２４に示す半導体装置のチップ上のトランジスタの配置を概略的に示す図である。
【符号の説明】
【０１９５】
ＣＨＡ１，ＣＨＡ２，ＣＨＢ１−ＣＨＢ３，ＣＨ，ＣＨＰ，ＣＨＣ，ＣＨＤ  半導体チップ、ＶＴ  縦型構造トランジスタ、ＬＴ  横型構造トランジスタ、１  半導体基板、２  ドリフト層（Ｎ−エピタキシャル層）、３  Ｐウェル、５  Ｐ不純物（ボディ）領域、６，１２  Ｐ型ゲート不純物層、７，１１，１３  Ｎ型不純物層、８  ソース／ドレイン電極配線、９，１５  ゲート電極配線、１６  ソース電極配線、２６ａ，２６ｂ  ソースサブ電極配線、２８ａ  ドレインサブ電極配線、２８ｂ  ソース電極支線配線、８ｄ  ドレイン電極配線、８ｓ  ソース電極配線、３０  半導体基板、３１  Ｎ−エピタキシャル層、３２ａ，３２ｂ  Ｐウェル、３４ａ，３４ｂ，３４ｃ  Ｎ−チャネルエピタキシャル層、３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ  Ｐ＋ゲート不純物層、４０ａ，４０ｂ，４０ｃ  Ｎ型ソース／ドレイン不純物層、４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ  オーミック電極、４４ａ，４４ｂ，４４ｃ  電極配線、５２  Ｐ型層、６０  Ｐ型不純物層、７０  ドレイン電極配線、７０ａ  ドレイン幹線配線部、７０ｂ  ドレイン支線配線部、７２  ソース電極配線、７２ａ  ソース幹線配線部、７２ｂ  ソース支線配線部、７４  ゲート電極配線、７４ａ  ゲート幹線配線部、７４ｂ  ゲート支線配線部、８０  半導体チップ、８１  絶縁性基板、８２  信号配線領域、８３  プラス電源アーム、８４  マイナス電源アーム、ＰＴａ  縦型トランジスタ、ＰＴｂ  横型トランジスタ、１００ａ，１００ｂ  環境モニタ回路、１０２ａ，１０２ｂ  保護回路、１０３ａ，１０３ｂ  制御回路、１２０−１２３，１３０−１３５  トランジスタ形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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