(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に形成された島状領域結晶性シリコン膜を利用する薄膜トランジスタの製造方法であって、
前記基板上にアモルファスシリコン膜を形成する過程と、
前記アモルファスシリコン膜に、結晶化を助長する触媒元素を添加し、熱アニール又は光アニールにより前記アモルファスシリコン膜を結晶化することにより、前記基板上に結晶性シリコン膜を形成する過程と、
前記結晶性シリコン膜を前記島状領域結晶性シリコン膜とする過程と、
前記島状領域結晶性シリコン膜上に絶縁膜を形成する過程と、
前記絶縁膜上に、下層ゲート電極と、該下層ゲート電極上にあって該下層ゲート電極に対して左右方向の寸法が減じられた上層ゲート電極と、を有するゲート電極を形成する過程と、
前記ゲート電極をマスクとして燐のドーピングを行うことによって、前記島状領域結晶性シリコン膜に於ける前記上層ゲート電極の直下の領域から外方に離隔した領域にソース・ドレイン領域を形成する過程と、
前記島状領域結晶性シリコン膜に対して熱アニール又は光アニールを行い、前記燐を利用した前記触媒元素のゲッタリングを行う過程と、
前記下層ゲート電極の、前記上層ゲート電極に対して張り出した部分をエッチングする過程と、
エッチングした前記ゲート電極をマスクとして燐のドーピングを行うことによって、前記島状領域結晶性シリコン膜に於ける前記ゲート電極の直下の領域から前記ソース・ドレイン領域に至る領域にＬＤＤ領域を形成する過程とを有することを特徴とする製造方法。
【請求項２】
前記ソース・ドレイン領域を、前記島状領域結晶性シリコン膜に於ける前記上層ゲート電極の直下の領域から少なくとも０．５μｍ離隔するように形成する過程を有することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記ＬＤＤ領域を形成する過程の後に、熱アニール又は光アニールを行う過程を有することを特徴とする請求項１又は請求項２に記載の製造方法。
【請求項４】
前記触媒元素がニッケルを含むことを特徴とする請求項１乃至請求項３のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非単結晶の結晶性シリコン膜を有する薄膜トランジスタ（ＴＦＴ）の製造方法に関し、特にシリコン膜を結晶化する際に結晶化触媒元素（ Ｎｉ 等）を触媒として利用した場合に於いて、そのような元素をゲッタリングにより除去し、製造されたトランジスタの性能を向上するような製造方法に関する。
【背景技術】
【０００２】
最近、絶縁基板上に、薄膜状の活性層（活性領域ともいう）を有する絶縁ゲート型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲート型のトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。薄膜トランジスタは利用する半導体の材料・結晶状態によって、アモルファスシリコン薄膜トランジスタや結晶性シリコン薄膜トランジスタと言うように区別されている。しかしながら、結晶性シリコンとは言っても、単結晶ではない非単結晶のものである。したがって、これらは非単結晶シリコン薄膜トランジスタと総称される。
【０００３】
薄膜トランジスタに於いては、アクティブマトリックス型 ＬＣＤをはじめとする薄膜トランジスタの用途の多くに於いて、データの保持時間が十分に長いことが求められるが、それには、ソース・ドレイン間のリーク電流、即ちＯＦＦ 電流を最小化する必要がある。ＯＦＦ 電流の一つの原因として電界の集中がある。このような電界集中は、ゲート・ドレイン間に比較的軽度にドープされた領域（ＬＤＤ領域）を設けたＬＤＤ構造を採用することにより、かなり軽減することができる。
【０００４】
このようなトランジスタに於いては、通常、ガラス基板上にアモルファスシリコン膜を形成し、熱処理（熱アニール）及び又はレーザ照射（光アニール）により、アモルファスシリコンを結晶化して、結晶性シリコン膜を形成するが、その際に Ｎｉ 等の結晶化触媒元素を添加することにより、結晶化を促進するようにしている。しかしながら、所望の効果を得るためには、ある程度の高濃度で添加する必要があり、シリコン膜に Ｎｉ 等の結晶化触媒元素がそのような濃度で残留すると、製造されたトランジスタに於いて、電界移動度は大きいものの、ＯＦＦ 電流が過度に高くなり易い傾向がある。特に、同一基板上に多数の該半導体装置を形成した場合、ＯＦＦ 電流が高いだけでなく、ＯＦＦ 電流の値が該半導体装置間で大きくばらつくという問題がある。これらのような問題は、特に液晶ディスプレイの画素部分を構成するＴＦＴには致命的な欠陥である。
【０００５】
そこで、ソース・ドレイン領域に燐などゲッタリング材料をドーピングし、熱アニール及び又は光アニールを行なうことにより、ソース・ドレイン領域を活性化すると同時に、ゲッタリング材料と触媒元素との固溶体を形成し、残留触媒元素の悪影響を排除し得ることが知られている。（特許文献１参照。）しかしながら、実際には、ゲッタリングが不充分となって、所期の結果が得られない場合がある。これは、ＬＤＤとチャネルのジャンクション（ドレイン端）に Niが偏析することによるもので、やはりＯＦＦ 電流不良の原因となる。液晶ディスプレイに於いては、ダブルゲートなど、複数のゲートを直列接続し、いずれかのゲートのドレイン端に偏析が生じない限り不良とならないようにすることが行なわれているが、完全な対策とは言えない。
【特許文献１】特開平８−３３０６０２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような従来技術の問題点に鑑み、本発明の主な目的は、絶縁表面を有する基板上に形成されたアモルファスシリコン膜を、結晶化を助長するニッケルなどの触媒元素を添加し、熱アニール及び又は光アニールにより結晶性シリコン膜を得るような、ＬＤＤ構造の薄膜トランジスタの製造方法に於いて、残留触媒元素により、製造された薄膜トランジスタの性能が損なわれることのないように、燐等のゲッタリング材料を用いてニッケルを好適にゲッタリングにし得るような製造方法を提供することにある。
【０００７】
本発明の第２の目的は、安定したオフ電流特性を実現するのに適するＬＤＤ構造の薄膜トランジスタの製造方法を提供することにある。
【０００８】
本発明の第３の目的は、画素欠けの少ない液晶ディスプレイに適するＬＤＤ構造の薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
このような目的は、本発明によれば、絶縁表面を有する基板上に形成された非単結晶の結晶性シリコン膜を利用する薄膜トランジスタの製造方法であって、基板上にアモルファスシリコン膜を形成する過程と、前記アモルファスシリコン膜に、結晶化を助長する触媒元素を添加し、熱アニール及び又は光アニールにより前記アモルファスシリコン膜を結晶化することにより、前記基板上に結晶性シリコン膜を形成する過程と、前記結晶性シリコン膜を島状領域とする過程と、前記島状領域結晶性シリコン膜上に絶縁膜を形成する過程と、前記絶縁膜上にゲート電極を形成する過程と、前記島状領域結晶性シリコン膜に於ける前記ゲート電極の直下の領域からやや外方に離隔するように設定された領域に対して燐をドーピングすることによりソース・ドレイン領域を形成する過程と、前記島状領域結晶性シリコン膜に対して熱アニール及び又は光アニールを行い、前記燐を利用した前記触媒元素のゲッタリングを行なう過程と、前記ゲッタリング過程を行なった後に、前記島状領域結晶性シリコン膜の、前記ゲート電極の外周の領域を相対的に軽度にドーピングすることによりＬＤＤ領域を形成する過程とを有することを特徴とする製造方法を提供することにより達成される。
【００１０】
これによって、ゲート・ドレイン・ジャンクション近傍に於ける触媒元素の偏析を回避することができ、ＯＦＦ 電流不良を効果的に回避することができる。また、前記ＬＤＤ領域を含む領域に対して相対的に軽度の熱アニール及び又は光アニールを再度行なうことにより、ＬＤＤ領域の不純物の活性化を行なうことができる。前記ゲート電極の直下及びその近傍に於ける触媒元素の偏析を回避することは、上記以外にも、触媒元素のゲッタリングに先立って、或いはそれに引き続き、ゲート電極の左右方向の寸法を減じることによっても達成することができる。
【００１１】
このような方法により製造された薄膜トランジスタに於いては、例えば触媒元素としてニッケルを用いた場合、ゲート電極の外縁部の直下位置からドレイン側にかけて少なくとも約０．５μｍの範囲にわたって、ニッケル濃度が２×１０１７／ｃｍ３以下であるようにすると良い。その場合、ゲート・ドレイン間にＬＤＤ領域が設けられ、該ＬＤＤ領域が、ゲート電極の外縁部の直下位置から少なくとも約０．５μｍの範囲に渡って延在し、或いはゲート電極の外縁部の直下位置から少なくとも約０．５μｍ離隔した位置からドレイン側に向けて延在することになる。
【００１２】
また、ダブルゲート型薄膜トランジスタの場合には、２つのゲート電極間に延出部分を設け、それに対して燐をドーピングした後に触媒元素のゲッタリングを行ない、チャネル領域全体に渡って触媒元素濃度を低下させることによっても、同様の効果を達成することができる。
【発明を実施するための最良の形態】
【００１３】
以下に添付の図面に示された具体例に基づいて本発明の実施の形態について詳細に説明する。
【００１４】
アモルファスシリコン膜の結晶化を助長する触媒元素としては、ニッケル、鉄、コバルト、白金等があるが、本実施例では、触媒元素としてニッケルを導入した結晶性シリコン膜に製作途中のトランジスタを形成し、そのソース・ドレイン領域に燐を含むイオンを、公知のイオンドーピング法（プラズマドーピング法ともいう）により、注入したのち、熱アニールもしくは光アニール（もしくはそれら両方）でシリコン膜の結晶性の改善と不純物の活性化を行うことによって、高特性のＮ型半導体装置を得る方法を示す。以下、高特性の半導体装置とはＯＦＦ電流が約１．０×１０−１２Ａ程度もしくはそれ以下で、素子間の特性のばらつきの小さいものを指す。図１に、本実施例の薄膜トランジスタの製造工程を示す。
【００１５】
まず、ガラス基板１００上に下地酸化珪素膜１０１を設け、さらにその上にアモルファスシリコン膜をプラズマＣＶＤ法により連続的に成膜する。酢酸ニッケル水溶液をシリコン表面に塗布し、スピンコート法により図示しない酢酸ニッケル層を形成する。酢酸ニッケル水溶液には界面活性剤を添加するとより良い。そして、５５０℃で４時間の条件で熱アニールすることにより、アモルファスシリコン膜を結晶化させて、結晶性シリコン膜を得る。このとき、ニッケルが結晶の核の役割を果たし、アモルファスシリコン膜の結晶化が促進される。このようにして得られた結晶性シリコン膜の結晶性をさらに高めるために、２００℃で大出力パルスレーザーであるエキシマレーザを該膜に照射する。比較的低温かつ短時間で結晶化処理できるのはニッケルの作用による。
【００１６】
次に、結晶性シリコン膜を島状にエッチングして、複数の島状シリコン領域１０２を形成する。さらに、プラズマＣＶＤ法によって酸化珪素膜１０３をゲート絶縁膜として堆積する。引き続いて、スパッタ法によって、アルミニウム膜（０. １〜２％のシリコンを含む）を堆積して、ゲート電極１０４を形成する（図１ａ）。以上の過程は従来と同様である。
【００１７】
ゲート電極１０４上に、かつその外周から所定の幅で延出するようにレジスト膜１０５を塗布する（図１ｂ）。次に、イオンドーピング法によって、島状シリコン領域１０２にゲート電極１０４及びレジスト膜１０５をマスクとして、ソース・ドレイン領域を形成するべき部分に向けて燐イオンをドーピングする（図１ｃ）。そして、ドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図１ｄ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。
【００１８】
このようなゲッタリングにより、ソース・ドレイン領域１０６，１０７内のみならず、チャネル領域１０８内のニッケルも、ドーピングされた領域に移動し、ドーピングされた燐に吸収される。特に、ゲート電極１０４の外縁部の直下位置は、殆どドーピングされていないチャネル領域１０８であることから、その部分にニッケルが偏析することがない。後記するように、本発明者の知見によれば、ゲート電極１０４の外縁部の直下位置に、偏析ニッケルのような局部的な欠陥が存在すると、製造された薄膜トランジスタのＯＦＦ電流が高くなったり、ばらつく問題が生じるが、本実施例の場合、偏析ニッケルが生じたとしても、ゲート電極１０４の外縁部の直下位置から離れたチャネル領域のドレイン側端部に発生することから、ＯＦＦ電流に付随する問題を回避することができる。
【００１９】
更に、予め（ゲッタリング前或いは後に）レジスト膜１０５を除去しておいて、ゲート電極１０４をマスクとして比較的軽度の燐イオンを注入し、ドーピングされた燐を活性化して、ゲート電極１０４の直下からソース・ドレイン領域に至るＬＤＤ(Lightly Doped Drain)領域１０９，１１０を形成する（図１ｅ）。このとき、軽度にドーピングされた燐により、更にゲッタリングが行なわれるのを回避し得るような条件で熱アニール及び又は光アニールによる活性化を行なうと良い。或いは、所望に応じて、ＬＤＤ領域を活性化しても良い。
【００２０】
次に、図示省略するが、酸化珪素膜を層間絶縁物としてプラズマＣＶＤ法によって形成し、これにコンタクトホールを開孔する。そして、金属材料、例えば、チタンとアルミニウムの多層膜を成膜し、パターニングして、ＴＦＴのソース、ドレインの電極・配線を形成する。最後に、１気圧の水素雰囲気で２００〜３５０℃の熱アニールを行う。薄膜トランジスタの基本的な製造工程については特許文献１などを参照されたい。
【００２１】
このようにして製造された薄膜トランジスタに於いては、チャネル領域１０８及びＬＤＤ領域１０９，１１０のニッケルの濃度は、ソース・ドレイン領域１０６，１０７のニッケルの濃度よりも低く、特に、ＯＦＦ電流を小さくしかも均一化するという所期の目的を達成するためには、２×１０１７／ｃｍ３以下であるのが望ましい。また、後記するように、ゲート電極１０４の外縁部の直下位置から、ソース・ドレイン領域１０６，１０７までの距離は約０．５μｍ以上であること、即ちゲート電極１０４の外縁部の直下位置からドレイン側にかけて少なくとも約０．５μｍの範囲にわたって、ニッケル濃度が２×１０１７／ｃｍ３以下であるのが望ましい。所望に応じて、ＬＤＤ領域に於ける燐の濃度を、チャネル領域側よりもソース・ドレイン領域で高くなるようにすることもできる。それにより、追加熱処理を行なっても、逆拡散し難い、即ちニッケルがチャネル側に移動し難い構造とすることができる。
【００２２】
図２は、本発明に基づく薄膜トランジスタの製造方法の第２の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。上記実施例と同様に島状に結晶性シリコン膜１０２を形成し、プラズマＣＶＤ法によって酸化珪素膜１０３をゲート絶縁膜として堆積し、スパッタ法によって、アルミニウム膜（０. １〜２％のシリコンを含む）を堆積してゲート電極１０４を形成する（図２ａ）。イオンドーピング法によって、島状シリコン領域１０２にゲート電極１０４をマスクとして、ソース・ドレイン領域を形成するべき部分に向けて燐イオンをドーピングする（図２ｂ）。そして、ドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図２ｃ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。
【００２３】
次に、図２ｄの矢印１１１により示されるように、ゲート電極１０４を等方的にエッチングし、約０．５μｍ細らせる。更に、細らせたゲート電極１０４をマスクとして比較的軽度の燐イオンを注入し、ドーピングされた燐を活性化して、ゲート電極１０４の直下からソース・ドレイン領域に至るＬＤＤ(Lightly Doped Drain)領域１０９，１１０を形成する（図２ｅ）。このとき、軽度にドーピングされた燐により、更にゲッタリングが行なわれるのを回避し得るような条件で熱アニール及び又は光アニールによる活性化を行なうと良い。或いは、所望に応じて、ＬＤＤ領域を活性化しても良い。
【００２４】
この場合も、偏析ニッケルが生じたとしても、細らせる前のゲート電極１０４の外縁部の直下位置の近傍即ちソース・ドレイン領域１０６，１０７とＬＤＤ領域１０９，１１０との間の部分に発生し、細らせた後の最終的なゲート電極１０４の外縁部の直下位置から離れたチャネル領域のドレイン側端部に発生することから、ＯＦＦ電流に付随する問題を回避することができる。
【００２５】
このようにして製造された薄膜トランジスタに於いても、チャネル領域１０８のニッケルの濃度は、ＬＤＤ領域１０９，１１０及びソース・ドレイン領域１０６，１０７のニッケルの濃度よりも低く、ＯＦＦ電流を小さくしかも均一化するという所期の目的を達成するためには、２×１０１７／ｃｍ３以下であるのが望ましい。また、後記するように、ゲート電極１０４の外縁部の直下位置から、ＬＤＤ領域１１０までの距離は約０．５μｍ以上であること、即ちゲート電極１０４の外縁部の直下位置からドレイン側にかけて少なくとも約０．５μｍの範囲にわたって、ニッケル濃度が２×１０１７／ｃｍ３以下であるのが望ましい。
【００２６】
本実施例の変形実施例として、ゲッタリングを、ゲート電極１０４を細らせた後に行なうようにしても良い。
【００２７】
図３は、本発明は基づく薄膜トランジスタの製造方法の第３の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。本実施例では、図３ａに示されるように、島状シリコン領域１０２、ゲート絶縁膜としての酸化珪素膜１０３及びゲート電極１０４を形成するまでの過程は、図２に示された実施例と同様に行われるが、ゲート電極１０４のハードマスク１１２を残したままにしておく。イオンドーピング法によって、島状シリコン領域１０２にハードマスク１１２及びゲート電極１０４をマスクとして、ソース・ドレイン領域を形成するべき部分に向けて燐イオンをドーピングする（図３ｂ）。そして、ドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図３ｃ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。
【００２８】
次に、ゲート電極１０４を等方的にエッチングする代わりに、ゲート電極１０４のハードマスク１１２を残したまま、矢印１１３により示されるように、ゲート電極１０４を約０．５μｍ細らせる（図３ｄ）。次いで、ハードマスク１１２を除去する。更に、細らせたゲート電極１０４をマスクとして比較的軽度の燐イオンを注入し、ドーピングされた燐を活性化して、ゲート電極１０４の直下からソース・ドレイン領域に至るＬＤＤ(Lightly Doped Drain)領域１０９，１１０を形成する（図３ｅ）。このとき、軽度にドーピングされた燐により、更にゲッタリングが行なわれるのを回避し得るような条件で熱アニール及び又は光アニールによる活性化を行なうと良い。或いは、所望に応じて、ＬＤＤ領域を活性化しても良い。
【００２９】
本実施例によれば、ゲート電極１０４は、左右方向にのみエッチングされ、その厚さが減じることがないことから、ゲート電極１０４が過度に薄くされ、その機能に支障をきたす事態を確実に回避し得る利点がある。この実施例により得られた薄膜トランジスタは、図２の実施例により得られたものと同様である。本実施例の変形実施例として、ゲッタリングを、ゲート電極１０４を細らせた後に行なうようにしても良い。
【００３０】
図４は、本発明は基づく薄膜トランジスタの製造方法の第４の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。本実施例では、図４ａに示されるように、島状シリコン領域１０２、ゲート絶縁膜としての酸化珪素膜１０３及びゲート電極１０４を形成するまでの過程は、図２に示された実施例と同様に行われるが、本実施例では、ゲート電極が、比較的長い下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂからなるハット形状の２層構造を有する。例えば、下層ゲート電極１０４ａが、各端にて上層ゲート電極１０４ｂよりも、約０．５μｍ外方に延出するようにするとよい。下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂは、同じ材料からなるものであっても、異なる材料からなるものであってもよい。
【００３１】
この状態で、イオンドーピング法によって、島状シリコン領域１０２に、ハット形状の２層構造をなす下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂをマスクとして、ソース・ドレイン領域を形成するべき部分に向けて燐イオンをドーピングする（図４ｂ）。そして、ドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図４ｃ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。
【００３２】
次に、下層ゲート電極１０４ａを約０．５μｍ細らせ、上層ゲート電極１０４ｂと同形をなすようにエッチングする（図４ｄ）。下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂが異なる材料からなるものであると、エッチャントを適切に選択し、上層ゲート電極１０４ｂをマスクとすることにより、このエッチング過程を好適に行うことができる。
【００３３】
更に、略同形となって、全体として細らせたゲート電極１０４（下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂ）をマスクとして比較的軽度の燐イオンを注入し、ドーピングされた燐を活性化して、ゲート電極１０４の直下からソース・ドレイン領域に至るＬＤＤ(Lightly Doped Drain)領域１０９，１１０を形成する（図４ｅ）。このとき、軽度にドーピングされた燐により、更にゲッタリングが行なわれるのを回避し得るような条件で熱アニール及び又は光アニールによる活性化を行なうと良い。或いは、所望に応じて、ＬＤＤ領域を活性化しても良い。
【００３４】
この場合も、偏析ニッケルが生じたとしても、細らせる前のゲート電極１０４の外縁部の直下位置の近傍即ちソース・ドレイン領域１０６，１０７とＬＤＤ領域１０９，１１０との間の部分に発生し、細らせた後の最終的なゲート電極１０４の外縁部の直下位置から離れたチャネル領域のドレイン側端部に発生することから、ＯＦＦ電流に付随する問題を回避することができる。また、ゲート電極１０４は、左右方向にのみエッチングされ、その厚さが減じることがないことから、ゲート電極１０４が過度に薄くされ、その機能に支障をきたす事態を確実に回避し得る利点がある。この実施例により得られた薄膜トランジスタは、図２の実施例により得られたものと同様である。本実施例の変形実施例として、ゲッタリングを、ゲート電極１０４を細らせた後に行なうようにしても良い。
【００３５】
このようにして製造された薄膜トランジスタに於いても、チャネル領域１０８のニッケルの濃度は、ＬＤＤ領域１０９，１１０及びソース・ドレイン領域１０６，１０７のニッケルの濃度よりも低く、ＯＦＦ電流を小さくしかも均一化するという所期の目的を達成するためには、２×１０１７／ｃｍ３以下であるのが望ましい。また、後記するように、ゲート電極１０４の外縁部の直下位置から、ＬＤＤ領域１１０までの距離は約０．５μｍ以上であること、即ちゲート電極１０４の外縁部の直下位置からドレイン側にかけて少なくとも約０．５μｍの範囲にわたって、ニッケル濃度が２×１０１７／ｃｍ３以下であるのが望ましい。
【００３６】
図５は、本発明に基づく薄膜トランジスタの製造方法の第５の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。本実施例では、ガラス基板１００上に下地酸化珪素膜１０１を設け、更に複数の島状シリコン領域１０２及びゲート絶縁膜としての珪素膜１０３を堆積する。引き続いて、アルミニウム膜（０. １〜２％のシリコンを含む）を堆積して、ゲート電極１０４を形成する。更に、ゲート電極１０４或いは図示されないレジスト膜等を用いて、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成する（図５ａ）。以上の過程は、本明細書中に於いて上記したように、或いは従来の手法を用いて実行することができる。
【００３７】
次に、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成するためにドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図５ｂ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。このようなゲッタリングにより、チャネル領域１０８内のニッケルは、ドーピングされた領域（ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０）に移動し、ドーピングされた燐に吸収される。
【００３８】
次に、図５ｃの矢印１１１により示されるように、ゲート電極１０４を等方的にエッチングし、約０．５μｍ細らせる。
【００３９】
このようにしても、ニッケルの偏析が発生したとしても、ＬＤＤ領域１０９，１１０内に発生し、ゲート電極１０４の外縁部の直下位置は、殆どドーピングされていないチャネル領域１０２であることから、その部分にニッケルの偏析が発生することがなく、ＯＦＦ電流に付随する問題を回避することができる。
【００４０】
また、所望に応じて、ゲート電極１０４を細らせた後に、ゲート電極１０４をマスクとして、少なくともゲート電極１０４の周囲を燐ドープすることにより、図５ｄに示されるような追加のＬＤＤ領域１１９，１２０を設けるようにしても良い。また、必要に応じて追加アニールすることもできる。
【００４１】
図６は、本発明に基づく薄膜トランジスタの製造方法の第６の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。本実施例では、ガラス基板１００上に下地酸化珪素膜１０１を設け、更に複数の島状シリコン領域１０２及びゲート絶縁膜としての珪素膜１０３を堆積する。引き続いて、アルミニウム膜（０. １〜２％のシリコンを含む）を堆積して、ゲート電極１０４を形成する。更に、ゲート電極１０４或いは図示されないレジスト膜等を用いて、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成する（図６ａ）。以上の工程は、図５に示された実施例と同様であってよい。但し、ゲート電極１０４のハードマスク１１２を残したままにしておく。
【００４２】
次に、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成するためにドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図６ｂ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。このようなゲッタリングにより、チャネル領域１０８内のニッケルは、ドーピングされた領域（ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０）に移動し、ドーピングされた燐に吸収される。
【００４３】
次に、ゲート電極１０４を等方的にエッチングする代わりに、ゲート電極１０４のハードマスク１１２を残したまま、矢印１１３により示されるように、ゲート電極１０４を約０．５μｍ細らせる（図６ｃ）。本実施例によれば、ゲート電極１０４は、左右方向にのみエッチングされ、その厚さが減じることがないことから、ゲート電極１０４が過度に薄くされ、その機能に支障をきたす事態を確実に回避し得る利点がある。
【００４４】
このようにしても、ニッケルの偏析が発生したとしても、ＬＤＤ領域１０９，１１０内に発生し、ゲート電極１０４の外縁部の直下位置は、殆どドーピングされていないチャネル領域１０２であることから、その部分にニッケルの偏析が発生することがなく、ＯＦＦ電流に付随する問題を回避することができる。
【００４５】
また、所望に応じて、ゲート電極１０４を細らせた後に、ゲート電極１０４をマスクとして、少なくともゲート電極１０４の周囲を燐ドープすることにより、図６ｄに示されるような追加のＬＤＤ領域１１９，１２０を設けるようにしても良い。また、必要に応じて追加アニールすることもできる。
【００４６】
図７は、本発明に基づく薄膜トランジスタの製造方法の第７の実施例を示す。上記実施例に対応する部分には、同様の番号を付し、その詳しい説明を省略する。本実施例では、ガラス基板１００上に下地酸化珪素膜１０１を設け、更に複数の島状シリコン領域１０２及びゲート絶縁膜としての珪素膜１０３を堆積する。引き続いて、アルミニウム膜（０. １〜２％のシリコンを含む）を堆積して、ゲート電極１０４を形成する。更に、ゲート電極１０４或いは図示されないレジスト膜等を用いて、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成する（図７ａ）。以上の工程は、図５に示された実施例と同様であってよい。但し、ゲート電極１０４をハット形状の２層構造をなす下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂからなるものとする。
【００４７】
次に、ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０を形成するためにドーピングされた燐を活性化し、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、ＫｒＦエキシマレーザーを用いて光アニールを行う（図７ｂ）。本工程では、熱アニールと光アニールとの両方を行うが、どちらか片方だけ行ってもよい。このようなゲッタリングにより、チャネル領域１０８内のニッケルは、ドーピングされた領域（ソース・ドレイン領域１０６，１０７及びＬＤＤ領域１０９，１１０）に移動し、ドーピングされた燐に吸収される。
【００４８】
次に、下層ゲート電極１０４ａを約０．５μｍ細らせ、上層ゲート電極１０４ｂと同形をなすようにエッチングする（図７ｃ）。本実施例によっても、ゲート電極１０４は、左右方向にのみエッチングされ、その厚さが減じることがないことから、ゲート電極１０４が過度に薄くされ、その機能に支障をきたす事態を確実に回避し得る利点がある。
【００４９】
このようにしても、ニッケルの偏析が発生したとしても、ＬＤＤ領域１０９，１１０内に発生し、ゲート電極１０４の外縁部の直下位置は、殆どドーピングされていないチャネル領域１０２であることから、その部分にニッケルの偏析が発生することがなく、ＯＦＦ電流に付随する問題を回避することができる。
【００５０】
また、所望に応じて、ゲート電極１０４を細らせた後に、ゲート電極１０４をマスクとして、少なくともゲート電極１０４の周囲を燐ドープすることにより、図７ｄに示されるような追加のＬＤＤ領域１１９，１２０を設けるようにしても良い。また、必要に応じて追加アニールすることもできる。
【００５１】
図８ａ及び図８ｂは、それぞれシングルゲート及びダブルゲート型薄膜トランジスタの平面図を示すが、上記した実施例は、シングルゲート及びダブルゲート型のいずれの形式の薄膜トランジスタにも等しく適用できる。ダブルゲート型の薄膜トランジスタの場合には、チャネル領域内に、２つのゲート電極１０４ｃ、１０４ｄ及び２対のＬＤＤ領域１０９ａ、１０９ｂ、１１０ａ、１１０ｂ及びゲート電極間チャネル領域が設けられる。
【００５２】
更に、図８ｃに示されたダブルゲート型薄膜トランジスタに於いては、２つのゲートの間の領域に追加のソース・ドレイン領域１１５が形成されている。追加ソース・ドレイン領域１１５は、本来チャネル領域に対して直角方向に延出している。更に、図８ｃに示されるように、その延出端を更に広幅とし、その面積が比較的大きくなるようにするとよい。この実施例に於いても、ドーピングされた燐を活性化しＬＤＤ領域及びドレイン領域を形成すると同時に、かつ燐にニッケルのゲッタリングを行わせるために、熱アニールを行ない、所望に応じてＫｒＦエキシマレーザーを用いて光アニールを併用するが、その際に、追加のソース・ドレイン領域１１５に於いても、本来のソース・ドレイン領域１０６，１０７と同様にゲッタリングが行われ、隣接するチャネル領域に於けるニッケルの濃度を低減することができ、両ゲート電極１０４の縁部近傍に於けるニッケルの偏析を回避することができる。
【００５３】
この実施例に於いても、前記したような所期の目的を達成するためには、ゲート電極１０４ｃ、１０４ｄの外縁部の直下位置から約０．５μｍの範囲に於いては、ニッケルの濃度は、２×１０１７／ｃｍ３以下であるのが望ましい。
【００５４】
図９に示されるように、ゲート電極１０４の縁部を基準として、ドレイン側を正の方向及びチャネル領域側を負の方向として、それぞれ０．１μｍ毎の異なる位置に局部的な欠陥を設け、それにより製造された薄膜トランジスタのＯＦＦ電流の変化を検証した。図１０は、この薄膜トランジスタに於ける燐の濃度分布を表す。チャネル領域、ＬＤＤ領域及びソース・ドレイン領域の順に燐の濃度が高くなるようにされていることが示されている。図１１は、局部的な欠陥が無い場合の、ゲート電圧に対するＯＦＦ電流の大きさを示したものであるが、ゲート電圧に関わらず、ＯＦＦ電流が小さく、一定の値である。図１２及び図１３に示すように、チャネル領域側に局部的な欠陥がある場合は（即ち、局部的な欠陥の位置が＋０．１μｍ以下の場合は）、比較的低いゲート電圧の領域で、ＯＦＦ電流が比較的高くなることが見出された。局部的な欠陥が、ゲート電極１０４のドレイン側端部の近傍（即ち、局部的な欠陥の位置が＋０．１μｍから＋０．４μｍの範囲）である場合には、ゲート電圧に関わらずＯＦＦ電流が総じて大きい。局部的な欠陥が、比較的ドレイン領域内に入り込んだ部分にある場合は（即ち、局部的な欠陥の位置が＋０．５μｍ以上の場合は）、薄膜トランジスタの通常の動作範囲内に於いて、ＯＦＦ電流が総じて小さく保たれることが見出された。
【図面の簡単な説明】
【００５５】
【図１】ａ、ｂ、ｃ、ｄ、ｅからなり、本発明に基づく薄膜トランジスタの製造方法の第１実施例の主な工程を示す工程図。
【図２】ａ、ｂ、ｃ、ｄ、ｅからなり、本発明に基づく薄膜トランジスタの製造方法の第２実施例の主な工程を示す工程図。
【図３】ａ、ｂ、ｃ、ｄ、ｅからなり、本発明に基づく薄膜トランジスタの製造方法の第３実施例の主な工程を示す工程図。
【図４】ａ、ｂ、ｃ、ｄ、ｅからなり、本発明に基づく薄膜トランジスタの製造方法の第４実施例の主な工程を示す工程図。
【図５】ａ、ｂ、ｃ、ｄからなり、本発明に基づく薄膜トランジスタの製造方法の第５実施例の主な工程を示す工程図。
【図６】ａ、ｂ、ｃ、ｄからなり、本発明に基づく薄膜トランジスタの製造方法の第６実施例の主な工程を示す工程図。
【図７】ａ、ｂ、ｃ、ｄからなり、本発明に基づく薄膜トランジスタの製造方法の第７実施例の主な工程を示す工程図。
【図８】ａ、ｂ、ｃからなり、ａ及びｂは、図１〜７に示された本発明に基づく薄膜トランジスタの製造方法が適用可能なシングルゲート及びダブルゲート型薄膜トランジスタを示す模式的平面図であり、ｃは、本発明に基づく薄膜トランジスタの製造方法の第８実施例を示す模式的平面図。
【図９】ゲート電極の縁部を基準として、ドレイン領域及びチャネル領域間に設定された座標を示す模式図。
【図１０】燐の濃度分布を表すグラフ。
【図１１】局部的な欠陥が無い場合の、ゲート電圧に対するＯＦＦ電流の大きさを示すグラフ。
【図１２】局部的な欠陥がチャネル領域側にある場合の、ゲート電圧に対するＯＦＦ電流の大きさを示すグラフ。
【図１３】局部的な欠陥がドレイン領域側にある場合の、ゲート電圧に対するＯＦＦ電流の大きさを示すグラフ。
【符号の説明】
【００５６】
１００  ガラス基板
１０１  下地酸化珪素膜
１０２  島状シリコン領域
１０３  酸化珪素膜
１０４  ゲート電極
１０５  レジスト膜
１０６、１０７  ソース・ドレイン領域
１０８  チャネル領域
１０９、１１０  ＬＤＤ領域
１１１，１１３  矢印
１１２  ハードマスク
１１５  追加のソース・ドレイン領域
１１９、１２０  追加のＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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