(57)【特許請求の範囲】
【請求項１】
周波数依存性の伝送特性を有する媒体を通して伝送するための予歪みを有するデジタルデータ信号を作成するための回路であって、当該デジタルデータ信号は信号セグメントから構成され、各セグメントはデジタルデータ信号によって搬送される情報に従って一定の信号レベルを有し、
−前記デジタルデータ信号を受けるための入力部（ＩＮ）と；
−前記デジタルデータ信号を、遅延調節信号（ＣＴ）によって調節される時間だけ遅延させる可変遅延回路（１）と；
−該デジタルデータ信号（ＩＮ）の振幅と遅延させたデジタルデータ信号（ＤＩＮ）の振幅とを組み合わせて前記伝送媒体を通じて伝送すべき予歪みを与えたデジタル出力信号（ＯＵＴ）を得る加算回路（２）と；
−くり返し発生する、前記デジタルデータ信号中の最小信号セグメントの継続時間を示す信号パターン（Ｇ１；Ｇ１，Ｇ２；Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７）を検出するための検出回路（３）とを有し；
−デジタルデータ信号を遅延させる前記遅延回路（１）が、前記検出された前記信号パターンの継続時間に基づいて遅延時間を調節するよう接続されている回路。
【請求項２】
前記信号パターンは、前記デジタルデータ信号の中の単一のデータビットを表すシンボル（Ｓ１）であることを特徴とする請求項１に記載の回路。
【請求項３】
前記信号パターンは、前記デジタル入力信号中の単一データビットまたは複数のデータビットを表す複数の信号セグメントからなるシンボル（Ｓ１）に含まれる信号セグメント（Ｇ１，Ｇ２）であることを特徴とする請求項１に記載の回路。
【請求項４】
前記信号パターンが、前記デジタル入力信号中の予め定められたデータビットシーケンスを表すシンボル（Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１）であることを特徴とする請求項１に記載の回路。
【請求項５】
前記検出回路が、
−前記デジタル入力信号中の前記信号（ＩＮ）パターンと、前記可変遅延回路（１）の出力（ＣＩＮ）中の前記信号パターンの間の時間的関係を検出する比較回路（３１）と、
−前記検出された時間的関係に基づいて遅延調節信号（ＣＴ）を発生する回路（３２）とを有することを特徴とする請求項１ないし４のいずれかに記載された回路。
【請求項６】
遅延調節信号（ＣＴ）を作成する回路（３２）が、前記可変遅延回路（１）において調節された遅延が、最小信号セグメント継続時間を表示する信号パターンの継続時間と一致するか少なくともほぼ一致するように前記遅延調節信号を作成するように構成されていることを特徴とする請求項５に記載の回路。
【請求項７】
遅延調節信号（ＣＴ）を作成する前記回路（３２）が、前記可変遅延回路の出力（ＣＩＮ）における遅延させた信号パターンの開始が前記デジタル入力信号（ＩＮ）の遅延させていない信号パターンの終了と同時または少なくともほぼ同時になるように前記遅延調節信号を作成するように構成されていることを特徴とする請求項５または６に記載の回路。
【請求項８】
前記遅延調節信号（ＣＴ）を作成する回路（３２）が、前記信号パターンにより検出された継続時間が現在の遅延時間よりも短いときは遅延回路（１）の現在の遅延を短縮し、前記信号パターンにより検出された継続時間が現在の遅延時間よりも長いときは前記遅延回路の現在の遅延を維持することを特徴とする請求項５、６および７のいずれかに記載の回路。
【請求項９】
前記可変遅延回路（１）の遅延時間を漸増させるために遅延調節信号（ＣＴ）を緩やかに変化させる回路（ＭＮ１、Ｃ１）を有することを特徴とする請求項５ないし８のいずれかに記載の回路。
【請求項１０】
遅延調節信号（ＣＴ）を緩やかに変化させる前記の回路（ＭＮ１、Ｃ１）が、前記信号パターンの発生頻度に依存する比率で前記遅延調節信号を変更することを特徴とする請求項９に記載の回路。
【請求項１１】
遅延調節信号（ＣＴ）を緩やかに変更する前記回路（ＭＮ１、Ｃ１）が、前記遅延調節信号を、前記デジタルデータ信号中の最小信号セグメント継続時間または遅延回路（１）において現在設定されている遅延時間に応じた比率で変化させることを特徴とする請求項９に記載の回路。
【請求項１２】
−前記デジタル入力信号を予め設定された周波数分割比で分割するデジタルカウンタを具備し；
−前記検出回路は前記周波数分割されたデジタルデータ信号の最小信号セグメント継続時間を示すくり返し発生する信号パターンの継続時間を検出するように構成されたことを特徴とする請求項１ないし１１のいずれかに記載の回路。
【請求項１３】
前記加算回路（２）は前記可変遅延回路（１）から遅延させたデジタルデータ信号（ＤＩＮ）を受けるように構成されていることを特徴とする請求項１ないし１２のいずれかに記載の回路。
【請求項１４】
−前記可変遅延回路（１）が一連の可変遅延サブ回路（１１、１２、１ａ、１ｂ、１ｃ）を有し、デジタルデータ信号を入力（ＩＮ）され、遅延の異なるデジタルデータ信号を出力するタップ（ＤＩＮ、ＣＩＮ、ＤＩＮ１、ＤＩＮ２、ＤＩＮ３）を有し、
−前記加算回路（２）が前記デジタルデータ信号（ＩＮ）及び遅延の異なる前記デジタルデータ信号（ＤＩＮ１，ＤＩＮ２，ＤＩＮ３）のうちの少なくとも２つを、該遅延サブ回路のタップにおいて組み合わせて、前記の伝送媒体を通じて送信するための、前記予歪みを有するデジタル出力信号（ＯＵＴ）を得ることを特徴とする請求項１ないし１３のいずれかに記載の回路。
【請求項１５】
−前記デジタルデータ信号を前記可変遅延回路（１）の遅延量に比例して遅延させる追加の可変遅延回路を有し、
−前記加算回路（２）は前記デジタルデータ信号と該追加の可変遅延回路が出力する遅延させたデジタルデータ信号を加算してデジタル出力信号とすることを特徴とする請求項１ないし１２のいずれかに記載の回路。
【請求項１６】
前記遅延回路（１）は、前記デジタルデータ信号を、検出された信号パターンの継続時間より短い時間だけ遅延させることを特徴とする請求項１ないし１５のいずれかに記載の回路。
【請求項１７】
請求項１ないし１６のいずれかに記載された回路を具備するデジタルデータ信号を伝送ラインに送出するための伝送ラインドライバ回路。
【請求項１８】
周波数依存性の伝送特性を有する媒体を通して伝送するためにデジタルデータ信号（ＩＮ）に予歪みを与える方法であって、該デジタルデータ信号は信号セグメント（Ｇ）のシーケンスで構成されており、各セグメントは搬送される情報に応じて一定の信号レベルを有しており、
−前記デジタルデータ信号を得て；
−遅延調節信号（ＣＴ）に従って該デジタルデータ信号を遅延させ；
−デジタルデータ信号（ＩＮ）の振幅と、遅延させたデジタルデータ信号（ＤＩＮ）の振幅を組み合わせて前記伝送媒体を通して伝送するための予歪みを与えたデジタル出力信号（ＯＵＴ）を作成し；
−デジタルデータ信号（ＩＮ）中の、最小信号セグメント継続時間を示す、くり返し発生する信号パターンの継続時間を検出し；
−デジタルデータ信号（ＤＩＮ）の前記遅延は検出された信号パターンの継続時間に依存して調節する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数に依存する伝送特性を有する媒体を経由して送信するための、予歪みを有するデジタルデータ信号を提供する回路と方法に関する。
【０００２】
【従来の技術】
周波数依存性の損失を有する現実の伝送ラインや光ケーブルのような周波数依存性の媒体を通して信号を送信するときは、伝送の途中で信号が変形することは良く知られている。例えば、周波数帯域が制限されている電気的伝送ラインは、低周波数成分よりも高周波数成分の損失が大きい。信号に対する伝送媒体の影響は、信号の高周波数成分に対するほど、また、伝送媒体が長くなるほど大きくなる。この効果によって、伝送媒体の一端に信号ドライバを有し、他端に出力信号を受信するための受信装置を有するシステムの最大伝送長さ及び／または信号の最高伝送速度が定まる。
【０００３】
現在の通信システムは情報の搬送にデジタル信号を使用している。一般的に、デジタル信号は、それぞれが１つ以上のデータビットを表すシンボルと称するランダムシーケンスから構成される。デジタル信号が伝送ラインのような周波数依存性を有する媒体を介して伝送されると、仮に送信側と受信側のマッチングが完全であったとしても、信号スペクトルの高周波数の側が低周波数の側に比較して損失が大きくなることに起因して歪みを生じることになる。受信側ではデジタル信号の短いパルスの振幅は完全には再現されず、受信側の信号では上昇するエッジと下降するエッジの傾斜は歪んでいる。この効果は、シンボル間干渉（ＩＳＩ）とも呼ばれ、受信機が検出することのできるデータ伝送速度の制限要因である。
【０００４】
入力側でデジタル信号を変形させることによって所定の媒体によるデータレートや伝送距離を拡大することが可能なことは知られている。この方法は、一般的に、伝送媒体中で失われる信号成分を強調するように変形させておくものである。ドイツ国特許出願第１９８２５２５６号明細書に記載されているように、デジタルデータ信号を予め変形する従来の方法は、デジタルデータ信号を１ビット分あるいはその数分の１だけ遅延させて、デジタル信号とその遅延させたデジタル信号とを重ね合わせるものである。この文献には、伝送すべき現在のデータビットだけでなく出力信号の履歴にも依存する形で出力信号レベルを決定してデジタル出力信号に予歪みを与える出力バッファ回路が記載されている。米国特許第４，５８４，６９０号は、伝送される信号を連続するビット間のスルーレートが最大になるように予め補償することでシンボル間干渉の影響を最小化する方法を開示するものである。この文献には、ビットパターンとビットシーケンスに含まれるエネルギーの大きさ情報に基づいて予め補償を行うことが開示されている。
【０００５】
ソリッドステート回路に関する国際電気電子学会誌（ＩＥＥＥ）、第３４巻、第５号、ｐｐ５８０−５８５、１９９９年５月に開示されているように、いわゆるフルビット予歪みは、デジタルデータ信号振幅と、各遅延信号が遅延のないデジタルデータ信号に対して１または数ビット分遅延させたものに重み付けを行った１つまたは複数の遅延信号を重ね合わせることである。重ね合わせる遅延の異なるデジタルデータ信号の数が、いわゆる、予歪みの次数を決定する。この文献には、ビット間隔のｐ倍（ｐは１より小さい）、つまり、ビットレートの数分の１だけ遅延させることも実行可能であることは記載されていない。代表的なｐの値は、０．５であり、この場合にはハーフビット予歪みと呼ばれている。
【０００６】
本明細書においてビットという場合は、必ずしも情報単位またはデータユニットを意味するわけではない。予歪みとの関連では、むしろビットとはデジタルデータ信号における、ランダムに発生する、継続時間が最短の、一定振幅セグメントのことを意味する。デジタルデータ信号フォーマットが、一方が論理「０」で他方が論理「１」である、２つの異なる信号レベルによって表現された２つのシンボルからなる２値信号であれば、最小継続時間のセグメントはビットの継続時間と一致する。しかし、これ以外にも、データフォーマットが異なれば、最小継続時間セグメントの長さと情報ビットの継続時間との関係は数多く存在することが広く知られている。
【０００７】
遅延させていないデジタルデータ信号と重ね合わせるために、遅延させたデジタルデータ信号を作成する従来方法は、ビットレートに対応するクロックとクロックに基づくラッチ機構を使用して、ビットレートの所定倍数または所定の分数だけデジタルデータ信号を遅延させるものである。この方法は、ビットレートの変化に対応することができる点が長所であるが、ビットレートと同期したクロックが必要になる。ビットクロック信号を必要としない別の方法は、デジタルデータ信号を固定時間だけ遅延させることである。この方法は単純ではあるが、デジタルデータ信号のビットレートの大きな変化には対応できない。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ビットレートに同期したクロックが不要であるにもかかわらず、デジタル信号のデータレートの変更を許容するデジタルデータ信号に予歪みを与える回路と方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明によれば、上記の目的は請求項１ないし１８で定義される発明によって達成される。
【００１０】
本発明によれば、デジタルデータ信号と少なくとも１つの遅延させたデジタルデータ信号の振幅を足し合わせる手段によってデジタルデータに予歪みが加えられる。遅延させたデジタルデータ信号は、遅延時間を変化させることができる可変遅延回路によって供給される。データ信号の現在のデータレートに対して適切な遅延を決定する、繰り返し起こる信号セグメントの継続時間を示すデジタルデータ信号中の信号パターンの継続時間を検出するための回路が、可変遅延回路が供給すべき信号遅延の大きさを調節するための調節信号を作成する。このようにすることで、予歪みを与えるための回路を製作する時点でデジタルデータ信号のデータレートが知られていないか、あるいは、データレートの変化を許容しても、ビットレート同期クロック無しで、デジタルデータ信号にビット長またはビット長の所望の倍数だけの予歪みを与えることが可能になる。
【００１１】
本発明の好ましい実施態様は従属請求項によって定義される。
【００１２】
本発明の好ましい実施例によれば、最小信号セグメントの継続時間を表す前記信号パターンの継続時間の検出は、デジタルデータ信号中の予め定められた最小継続時間信号パターンにロックする遅延ロックループによって行われる。検出された信号パターンは、予め設定されたシンボルシーケンスであっても良い。デジタルデータ信号フォーマットが２値の場合、信号パターンは順次入れ替わる信号セグメントからなる簡単なシーケンス、つまり、．．−Ｖ，＋Ｖ，−Ｖ．．および／または、．．＋Ｖ，−Ｖ，＋Ｖ．．であっても良いし、もっと複雑なシーケンス、例えば、．．−Ｖ，＋Ｖ，−Ｖ，＋Ｖ．．および／または、．．＋Ｖ，−Ｖ，＋Ｖ，−Ｖ．．であっても良い。デジタルデータ信号中の信号セグメントの最小継続時間を検出するために使用する信号パターンは、多くの可能性の中から選択できることは明らかである。検出回路は、検出した最小信号パターン継続時間に従って遅延回路の遅延量を調節し、デジタルデータ信号中に、より継続時間の長い同様の信号パターンが発生したときには遅延を調節しないのが好ましい。
【００１３】
別の好ましい実施例によれば、デジタルデータ信号中で繰り返し発生する信号パターンの継続時間の検出は、シンボルレートよりも小さくないサンプリングレートでデジタルデータ信号をサンプリングし、連続した同一振幅のサンプルの最小数に基づいてデジタルデータ中の信号セグメントの最小継続時間を検出することによって行われる。遅延調節信号が検出された最小サンプル数に基づいて作成される。サンプリングに先立って、デジタルデータ信号はデジタルディバイダに供給され、１よりも大きな整数であるＮ個の周波数分割が行われる。この場合、分割された信号のサンプリングレートはＮで分割されたデジタルデータ信号のシンボルレートよりも小さくてはならない。ディバイダ回路を使用することは、検出回路に対する速度要求を緩和できる点が長所であるが、このことがデジタル信号によって伝送されるデータレートが高いときには特に重要になる。
【００１４】
デジタルデータ信号の遅延量は、ビット周期に対する割合で表現したデジタルデータ信号の遅延が、データレートの高いデジタルデータ信号に対する場合のほうがデータレートの低いデータ信号の場合よりも大きくなるように、デジタルデータ信号のシンボルレートまたはデータレートに基づいて決定するのが望ましい。このようにすることによって、予歪みの量を、現実の伝送ラインの広いデータレートにわたって、周波数への依存性を有する損失特性に対してさらに一層良く適合させることができる。
【００１５】
以下に添付の図面を参照しながら、発明の好ましい実施態様について説明する。
図面を通じて、同一または類似の部材は同じ部材番号で示す。信号を示す番号は、当該情報を搬送、入力または出力するラインと端末に対しても使用する。
【００１６】
図１は、予歪みを有するデジタルデータ信号を作成するための回路を示すブロック図である。この図において、ＩＮはデジタルデータ信号を受信する回路への入力を表す。符号１は、入力ＩＮにおいて受信した信号を遅延させる遅延回路を示す。ＤＩＮは、入力ＩＮの遅延させたものが得られる遅延回路１の出力である。遅延回路１による遅延の大きさは、調節可能な遅延回路１の制御入力部ＣＴへの制御信号によって制御される。
【００１７】
符号２は加算回路を示す。当該回路は遅延回路１の出力部ＤＩＮから遅延させたデジタルデータ信号を、入力部ＩＮに元のデジタルデータ信号を受ける。加算回路は、これら２つの信号を加算して出力部ＯＵＴにデジタル出力信号を送る。出力部ＯＵＴに送られた信号は、バンド幅が制限された伝送媒体による周波数依存性の損失を補償する予歪みを有する。加算回路２は、端子ＩＮの信号振幅と遅延回路の出力ＤＩＮを、つまり、ＩＮにおける信号のその時点での振幅とＤＩＮでのその時刻における信号、とを加算して、出力部ＯＵＴに出力信号を作成させる。ＩＮでの信号とＤＩＮでの遅延信号を加算する前に、少なくともＤＩＮでの信号については、いわゆる予歪み率（Ｖｐｐ−Ｖａ）／Ｖａを決定する重み付けを行う。ここで、Ｖｐｐは加算回路２の出力部ＯＵＴにおいて予歪みを与えられた信号の両振幅（peak-to-peak振幅）である。
【００１８】
符号３は、入力部ＩＮにおけるデジタルデータ信号中の最小信号セグメント継続時間を表す、繰り返し発生する信号パターンの継続時間を検出する回路である。検出回路３は検出した最小信号パターン継続時間に基づいて制御信号ＣＴを作成する。調節可能な遅延回路１と、調節可能な遅延回路１の遅延量を制御する検出回路３とが適応遅延回路４を構成する。この適応遅延回路４は入力部ＩＮにおけるデジタルデータの最小信号セグメント継続時間を表す、繰り返し発生する信号パターンの継続時間を検出し、この信号を、可変遅延装置を用いて、入力部ＩＮに置けるデジタルデータ信号と適応遅延回路４の出力部ＤＩＮにおける遅延されたデジタルデータを足し合わせることによって、所定の適当な予歪み信号が得られるように信号を遅延させる。適応遅延回路４はデータ信号のビット周期Ｔまたは予め設定されたビット周期の数分の一だけデータ信号を遅延させることができるので、図１に示した回路は特定のビットレートについてのみ有効というわけではない。むしろ、図１に示した回路は、広い範囲のビットレートを有するデジタルデータ信号に予歪みを与えることができる。
【００１９】
図２ａないし２ｃは、図１に示した回路によって予歪みが与えられたデジタルデータ信号を例示する図面である。図２ａないし２ｃに示した信号は、本発明の原理を示すためのものであって、図２ａないし２ｃは厳密な波形を示すものではないことに注意されたい。この図面に示した信号フォーマット以外に、本発明に基づく回路によって非常に多くの種類のデジタル信号フォーマットを処理することができることは当業者にとっては自明である。
【００２０】
図２ａは２値デジタルデータ信号を例示するものである。図から明らかなように、図に示したデジタルデータ信号は送信すべき２値データに従って＋Ｖと−Ｖの２つの値をとることができる。図２ａに示した例の場合には、信号レベル−Ｖが値「０」を、信号レベル＋Ｖが値「１」を表している。図２ａは、例として「０」と「１」からなる任意のランダムシーケンスを示したものである。Ｓ１は、図２ａに示した例では、予め設定された継続時間、つまりビット継続時間、にわたって一定振幅の信号＋Ｖである、「１」を表現するために使用されるシンボルを表す。同様に、Ｓ０は、ビット周期にわたって−Ｖの振幅で変化しない信号によって表現されるデータ「０」を表すシンボルを表す。伝送されるシンボルＳ０とＳ１のシーケンスによって図２ａに記載したデジタルデータ信号は構成されている。符号Ｇ１、Ｇ２、・・・は図２ａに示すデジタルデータ信号の信号セグメント、つまり、信号の振幅が変化しない時間の長さである。図２ａから、２値デジタルデータ信号の場合には、一定信号振幅の信号セグメントの継続時間は、ビット周期と同じシンボル周期の整数倍であることは明らかである。
【００２１】
図２ａに示した２値デジタルデータ信号に予歪みを与えるには、図１に示した検出回路３が遅延回路１の遅延時間Ｔを、フルビット予歪みの場合にはフルビット分だけ遅延させて調節する、あるいは、ビット周期の何分の一かに相当する予歪みを与えることが必要ならビット周期の数分の一だけ遅延させる。これを実行するために、検出回路３は最小信号セグメント、つまり図２ａにおいてはＧ１またはＧ４の継続時間を検出する。従って、検出回路３は、・・−Ｖ、＋Ｖ、−Ｖ・・、あるいは、・・＋Ｖ、−Ｖ、＋Ｖ・・のパターンである最小信号パターンを検索し、これらの信号パターンの最小継続時間に基づいて回路１の遅延を調節する。もちろん、検出回路３は、正のパルスだけについて、負のパルスだけについて、あるいは正負何れのパルスについても最小継続時間を検出して、これに基づいて遅延回路１を調節することもできる。さらに、図２ａに示したデジタルデータ信号に対して、遅延回路１の遅延を適切に調節するには、検出回路はさらにあるいは上記に代えて、予め設定した・・−Ｖ、＋Ｖ、−Ｖ、＋Ｖ・・、または、・・＋Ｖ、−Ｖ、＋Ｖ、−Ｖ・・のような、より複雑な信号パターンの最小継続時間の長さを検出するようにすることもできる。つまり、最小信号パターンの継続時間を検出して行う遅延制御に関する制約は、デジタルデータ信号中の最小継続時間からなる特定のパターンの出現頻度だけである。信号パターンが複雑になるほど、この最小継続時間を表す信号パターンの出現頻度は低くなる。
【００２２】
図２ｂは、「１」と「０」とをそれぞれ表現するためのシンボルシーケンスＳ１とＳ０から構成されたデジタルデータ信号の例を示すものである。図２ｂから、「０」を表すシンボルＳ０は、ビット周期Ｔで信号振幅がゼロの信号セグメントであり、「１」を表すシンボルＳ１は、継続時間がＴ/２で振幅が＋Ｖの第１の信号セグメントＧ１とそれに続く継続時間が次の１/２ビット時間で信号レベルが−ＶであるセグメントＧ２から構成されることが明らかである。図２ｂに示したデジタルデータ信号は、図２ａに示したデータ信号と同じデータシーケンスである。これは説明のために表現したものである。図２ｂは、別のデータ信号フォーマットと、図２ｂに示したフォーマットを有するランダムデジタルデータ信号を図１に示した実施例に従って処理する際の動作を示すためのものであることは言うまでもない。
【００２３】
図２ｂに示した予歪みを有するフォーマットの信号を作成するために、図２ｂに示したデジタルデータ信号を、ビット周期Ｐの半分の数分の１だけ遅延させた信号と組み合わせるのが望ましい。再度、Ｇ１、Ｇ２、Ｇ３は図２ｂに示したデジタルデータ信号の中の、振幅が一定である信号セグメントを表すものとする。この図面では、最小信号セグメント継続時間は、ビット周期の半分に相当し、セグメントＧ１とＧ２は継続時間が最小の信号セグメントを表す。この信号フォーマットは、位相ロックループによって容易に検出可能な強力な基本調和成分を有する点が利点である。この基本調和成分は、最小信号セグメントの継続時間と基本調和成分の周期との間の一定の関係によって、最小信号セグメントの継続時間を示す信号パターンの一例である。
【００２４】
図２ｃは、図１に示した回路によって処理することができるデジタルデータ信号のさらに別の例である。ここでもまた、図を理解しやすくするために、図２ｃに示した信号は図２ａおよび２ｂに示したシーケンスと同じものと仮定する。図２ｃに示した信号フォーマットは、それぞれが２ビットを表現する４つの異なるシンボル、Ｓ００、Ｓ０１、Ｓ１０およびＳ１１を提供する。各シンボルは互いに異なる４つの振幅レベル、‐（３／２）Ｖから＋（３／２）Ｖに対応する。前述の図面と同様に、符号Ｇ１、Ｇ２とＧ３は信号の振幅が変化しない信号セグメントを表す。Ｇ１とＧ２は、デジタルデータ信号中の最小継続時間を例示するものである。
【００２５】
図３は、適応遅延回路４の実施例の検出回路の内部構造を強調して示したものである。図３に示したエレメントのうち、図１に示したエレメントと同じものには同一の番号を付して、これらについての説明は図１に関連する既出の説明を参照するものとする。図３に示した実施例は、可変遅延回路１の入力ＩＮの信号パターンと出力ＣＩＮにおける遅延された信号パターンの間の時間的な関係を検出することで、デジタルデータ信号中の最小信号セグメントの継続時間を表す、繰り返し発生する信号パターンの継続時間を検出する。
【００２６】
図３では、符号３１は上述の時間的関係を検出して、この関係を示す制御信号ＣＨを作成する比較回路３１を示す。符号３２は、比較回路３１で検出された時間的関係に基づいて遅延調節信号を作成する回路を示す。具体的には、比較回路３１は入力ＩＮにおける特定の信号パターンを検出するとともに、デジタルデータ信号の遅延された信号ＣＩＮにおける同じ信号パターンの発生を検出して、制御信号ＣＨによって、ＩＮで検出した信号パターンとＣＩＮの遅延された信号の間に時間軸上のオーバーラップがあるか否かを表示する。ＩＮにおける信号パターンとＣＩＮにおける遅延された信号パターンにオーバーラップが無いときはいつでも、つまり、ＣＩＮでの遅延された信号パターンが始まる前にＩＮにおける信号パターンが終了してしまうときは、比較回路３１は回路３２に対する出力ＣＨにその旨を表示して遅延調節信号を作成させる。この制御信号ＣＨに基づいて、回路３２は遅延回路１に送る遅延調節信号ＣＴを更新し、入力ＩＮにおける所定の信号パターンの終了位置がデジタルデータ信号のＣＩＮにおける同様な信号の開始位置と同じになるようにさせる。前述の信号パターンについて信号パターンと遅延した信号パターンの間に時間的な空隙がある場合は常に、遅延調節信号発生回路３２は遅延回路１の遅延量を減少させて、出力ＣＩＮにおいて、遅延回路１が発生させた入力ＩＮに対する遅延量が、デジタルデータ信号で繰り返し発生する当該信号パターンの最小継続時間と一致するようにする。前記特定された信号パターンの最小継続時間は、デジタルデータ信号中の最小信号セグメントの継続時間に対して予め分かっている特定の関係を有する。
【００２７】
図３の符号１は入力部ＩＮと、さらに入力部の信号を遅延させて出力する第１の出力部ＤＩＮと、出力ＤＩＮの時間遅れに予め設定された倍数を掛けた遅延量だけ遅延させた信号を出力する出力部ＣＩＮを有する。ＣＩＮにおける遅延とＤＩＮにおける遅延の間の関係は、特定の信号パターンの最小継続時間の長さに依存し、ＤＩＮにおいてフルビットまたは部分ビット予歪みを達成するために必要な遅延に関連する。出力ＣＩＮの遅延が出力ＤＩＮの遅延と同じであれば、ＣＩＮとＤＩＮの出力は当然同じになる。
【００２８】
図４は、比較回路３１と、図３に示した１次の部分ビット予歪みを発生させる遅延調節信号作成回路３２を有する遅延回路１の特定の実施例を示すものである。図４では、符号１１と１２はそれぞれ直列接続された遅延回路を表す。遅延回路１１に入力されるデータ信号は適応遅延回路４の入力ＩＮ部に接続されている。遅延回路１１のデータ信号出力は遅延回路１２のデータ信号入力に接続されている。遅延回路１１と１２はそれぞれ遅延調節信号ＣＴを受け取る。遅延回路１１のデータ信号出力は適応遅延回路４の入力部ＩＮにおけるデジタルデータ信号を遅延させたものを作成し、信号ＤＩＮは、既に述べたように、ＩＮにおけるデジタルデータに予歪みを与えるために使用される。遅延回路１２のデータ出力はさらに遅延したＣＩＮを提供して、これが比較回路３１で各遅延回路１１と１２の遅延を、直列接続された遅延回路１１と１２による合計遅延量がデジタルデータ信号のビット周期に一致するように調節するために使用される。
【００２９】
図４に示した実施例の比較回路３１は、インバータＩＮ１からＩＮ１１、ＮＡＮＤゲートＮＤ１、ＮＤ２、および、ＮＯＲゲートＮＲ１からＮＲ３を有する。回路３１は適応遅延回路の入力部ＩＮからデジタルデータ信号と遅延回路１２の出力から遅延させた信号ＣＩＮを受け、入力部ＩＮにおける特定の信号パターンと遅延回路１２の出力における信号パターンＣＩＮの遅延させたものを表す信号ＣＨを作成する。入力部ＩＮにおけるデジタルデータ信号中の最小信号セグメント継続時間を表す信号パターンは正の極性を有する単一のパルス、つまり、・・−Ｖ、＋Ｖ、−Ｖ・・、あるいは、負の極性を有する、・・＋Ｖ、−Ｖ、＋Ｖ・・、である。比較器３１と遅延調節信号作成回路３２は連続する遅延回路１１と１２の遅延ＣＩＮを調節して、デジタルデータ信号中の最小継続時間を有するパルスに関しては、遅延させたパルスＣＩＮの開始位置が入力部ＩＮにおける遅延のないパルスの終了位置と同じになるようにする。比較回路３１が入力の信号パターンと出力部ＣＩＮの遅延させた信号パターンとの間に間隔があいていることを発見すると常に、連続する遅延回路１１と１２によって発生する遅延量を短縮して前記ギャップをなくすようにする。例えば、パルスが最小継続時間パルスでないために、入力の信号パターンと遅延信号との間に空間が無ければ、比較回路３１は、回路１１と１２が発生する遅延を縮小させるように遅延調節信号発生回路３２に指示する信号を作成しない。したがって、デジタルデータの中の最小継続時間よりも継続時間の長い信号パターンは遅延の調節を生じさせない。このことによって、回路１１と１２の直列接続によって発生する全遅延は、デジタルデータ信号中のパルスシーケンスの中で最も継続時間が短いパルスの継続時間と一致することになる。
【００３０】
この実施例の比較回路３１は、インバータＩＮ１１とＮＡＮＤゲートＮＤ２の第１の入力部からデジタルデータ信号を受け取る。インバータＩＮ１１の出力部はインバータＩＮ１０の入力部に接続され、その出力はインバータＩＮ９の入力に接続され、その出力はインバータＩＮ８の入力に接続され、その出力はＮＡＮＤゲートＮＤ１の入力部の一方に接続されている。ＮＡＮＤゲートＮＤ１のもう一方の入力はインバータ１１の出力に接続されている。ＮＡＮＤゲートＮＤ２の第２の入力部はインバータＩＮ９の出力部に接続されている。ＮＡＮＤゲートＮＤ１の出力部はＮＯＲゲートＮＲ１の第１の入力部と接続されている。ＮＡＮＤゲートＮＤ２の出力部はＮＯＲゲートＮＲ２の第１の入力部と接続されている。遅延回路１２の出力部はインバータＩＮ５の入力部と接続されている。インバータの出力部はＮＯＲゲートＮＲ２の第２の入力部とインバータＩＮ６の入力部に接続されている。インバータＩＮ６の出力部はＮＯＲゲートＮＲ１の第２の入力部に接続されている。ＮＯＲゲートＮＲ１の出力部はＮＯＲゲートＮＲ３の第１の入力部に接続されている。ＮＯＲゲートＮＲ２の出力部はＮＯＲゲートＮＲ３の第２の入力部に接続されている。ＮＯＲゲートＮＲ３の出力は遅延回路１の入力ＩＮにおける特定の信号パターンと遅延回路１の出力部ＣＩＮにおける遅延した信号パターンの間の時間的な関係を示す制御信号ＣＨを与える。この制御信号ＣＨは、遅延調節信号作成回路３２の入力部に接続される。
【００３１】
本発明に基づく遅延調節信号作成回路３２はチャージポンプであり、この例の場合には、ソースが上位パワーサプライポテンシャルＶＣＣに接続されたｐ−チャネルＭＯＳＦＥＴを有する。当該トランジスタのゲートは制御信号ＣＨを受け取る。トランジスタＭＰ１のドレンはｎ−チャネルＭＯＳＦＥＴトランジスタＭＮ１のドレンに接続されている。当該トランジスタのゲートとドレンは相互に接続されてキャパシタＣ１の端子に接続されている。トランジスタＭＮ１のソースと、キャパシタＣ１の他方の端子はグランドポテンシャルＧＮＤに接地されている。トランジスタＭＮ１のドレンは、遅延回路１１と１２の遅延を調節するためのアナログ制御信号ＣＴを供給する。回路１１と１２の特性は、よく知られているように両方の回路を同じチップ上に、同時に、同じ方法で製造することによって同じにすることができる。このようにして、信号ＤＩＮの遅延は信号ＣＩＮの遅延の半分になり、ビットレートに適応したハーフビット予歪みを得ることができる。
【００３２】
図５は、図４に示した回路の動作をより詳細に示す波形図である。
【００３３】
図５には、図４に示した実施例の動作を示すために第１のグループＡと第２のグループＢの波形を示してある。波形の第１のグループＡは、遅延回路１１と１２で発生させた現在の遅延よりも継続時間が短いパルスが、調節可能な遅延回路４の入力部ＩＮにおけるデジタルデータ信号において発生している状態を示す。図５のグループＡの波形ＩＮとＣＩＮから明らかなように、入力部ＩＮにおいてパルスは出力部ＣＩＮで同じパルスの遅延したものがスタートするより前に終わってしまっている。この状況は、比較回路３１と遅延調節信号ＣＴ発生回路３２に、信号ＣＩＮの遅延を縮小してＩＮにおけるパルスの下りエッジの部分とＣＩＮにおけるパルスの上りエッジの部分との間のギャップを無くさせる。このために、信号ＩＮの下りのエッジに応じてＮＡＮＤゲートＮＤ１の出力にパルスが発生し、このパルスの最大継続時間は入力信号ＩＮがインバータＩＮ８、ＩＮ９およびＩＮ１０を通って伝播することに起因する遅延によって決定される。このパルスＮ１が発生した時に、ＣＩＮにおける遅延したパルスが始まっていなければ、常に、ＮＯＲゲートＮＲ１はパルスを発生させて、当該パルスはＮＯＲゲートＮＲ３を通過し、比較回路３１の出力部に制御信号ＣＨとして表れる。この制御信号ＣＨが、ｐ−チャネルＭＯＳＦＥＴであるＭＰ１をパルスＣＨの継続時間に応じてキャパシタＣ１の両側の電位を上昇させる。トランジスタＭＮ１のドレンに位置するキャパシタＣ１の両側の電圧は、図５に示した制御信号ＣＴである。トランジスタＭＰ１のゲートに現れるパルスに応答して、ＣＨにおけるパルスの継続時間に応じた量だけ信号ＣＴのレベルが上昇し、これに応じて回路１１及び１２による遅延量が減少する。このように、この例の場合には単純なパルスである特定の信号パターンが入力部ＩＮに発生し、その信号パターンがその時点で調節されている回路１１と１２による遅延よりも短いと、この遅延は図５でグループＢの波形で表現したような状態になるまで短縮される。この時点で、入力ＩＮにおけるパルスの終端はＣＩＮにおける遅延したパルスの開始部分と凡そ一致し、ＮＯＲゲートＮＲ３における制御信号ＣＨはほとんど消失する。従って、遅延回路１１と１２による遅延を短縮する方向の調節が無くなる。
【００３４】
グループＢの入力ＩＮにおけるパルスが入力部ＩＮにおけるデジタルデータ信号の最小継続時間パルスであると、連結された遅延回路１１と１２による遅延はそれ以上短縮されず、回路１１と１２によって得られる合計遅延は当該デジタルデータ信号で起こりえる信号セグメントの最小継続時間と一致する。
【００３５】
現在のＣＩＮにおける遅延よりも継続時間の長いパルスがデジタルデータ信号に表れると、入力ＩＮにおけるパルスと遅延回路の出力ＣＩＮにおけるパルスが重複することになる。この重複が起こっている間、ＮＯＲゲートＮＲ１は高レベルの信号を出力し、比較回路３１の出力ＣＨにパルスが表れないようにする。このことによって、最小継続時間よりも継続時間の長い信号パターンが、信号ＣＩＮを、この例の場合には単純なパルスである特定の信号パターンの最小継続時間と一致させるような遅延調節プロセスに影響を与えないことが明瞭に理解される。
【００３６】
図４に示した実施例ではＮＡＮＤゲートＮＤ２とＮＯＲゲートＮＲ２が、負の振幅を有するパルスの処理のために、上述の実施例でＮＡＮＤゲートＮＤ１とＮＯＲゲートＮＲ１が正の振幅を有するパルスの処理のために設けられていたのと同様に設けられている。図５に示したＮ２は、入力ＩＮにおける上りエッジに対応して発生するＮＡＮＤゲートＮＤ２の所定長さの継続時間を有する出力パルスを示す。このパルスの継続時間は、インバータＩＮ９、ＩＮ１０およびＩＮ１１における伝播遅延によって決定される。ＮＯＲゲートＮＲ２は、入力ＩＮの負のパルスの終了時と遅延回路１２の出力ＣＩＮの負のパルスの遅延したパルスの開始時との時間軸上のギャップに対応した継続時間を有する出力パルスをＮＯＲゲートＮＲ３に発生させる。このパルスの最大継続時間は、インバータＩＮ９からＩＮ１１による伝播遅延によって決定される。ＮＯＲゲートＮＲ２がパルスを出力すると、常に、当該パルスは極性を反転されてＮＯＲゲートＮＲ３によってトランジスタＭＰ１のゲートに入力され、キャパシタＣ１の電圧を上昇させて、遅延回路１の遅延長さを減少させる。ゲートＮＤ１とＮＲ１の特性、およびさらにはＮＤ２とＮＲ２の特性によって、本発明に基づく比較回路３１は、２つの異なる信号パターン、つまり正のパルスと負のパルス、の遅延のない信号と遅延した信号との間の時間的な関係を検出して、最小継続時間の信号パターンのうちの一方が最小継続時間の信号パターンの他方よりも非常に希にしか発生しないとしてもビットレートに対して即座に適応することができる。
【００３７】
原則的には、比較回路３１が、ゲートＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２およびＮＲ３ではなく、この例の場合には、ゲートＮＤ１とＮＲ１とを有していれば、正のパルスに関する時間的関係を検出するのに十分であるし、ＮＤ２とＮＲ２を有していれば、負のパルス相互間の時間的な関係を検出するのに十分である。
【００３８】
トランジスタＭＮ１はキャパシタＣ１を緩やかに放電させて、遅延回路１１と１２によって達成される遅延が継続して漸増するようにすることができる。入力ＩＮに最小継続時間の信号パターンが発生したときは常に、この遅延の漸増は、信号ＣＩＮの遅延が比較回路３１によって処理された信号パターンの最小継続時間に実質的に残存しているように再調節される。トランジスタＭＮ１によって、同時に適応遅延回路４は最小信号継続時間の増大に対処することができる。
【００３９】
遅延回路１の遅延が次第に増大する比率をその時点のビットレートに依存させるのが好ましい。ビットレートの測定規準の１つは遅延回路１がその時点で合致している遅延の大きさである。遅延回路１の遅延時間の増加率をその時点で調節されている遅延の大きさと関連付けることによって、当該回路をデータレートの変化に即座に対応させることが可能になる。具体的には、ビットレートが高くて遅延が短ければ最小継続時間を有する特定の信号パターンの発生する期待値がビットレートが低くて遅延が長い場合に比較して大きくなるので、この遅延が短い場合には遅延の増加率が高いのが望ましい。図４に示した実施例の場合には、現実の遅延に対する遅延の増加率の依存はトランジスタＭＮ１によって実現される。ゲート電圧が高いほど、トランジスタのドレンソース抵抗が小さくなり、短い遅延に対応する高レベル制御信号ＣＴに対しては、低レベル制御信号ＣＴに対応する長い遅延の場合よりも、遅延の漸増幅が大きくなる。
【００４０】
図６は、可変遅延回路の実施例を示すものである。図に示した可変遅延回路は、遅延させるべきデジタルデータ信号を受け取るための入力部ＩＮと、遅延させたデジタルデータ信号を出力するための出力部ＯＵＴとを有する。当該回路はさらに、入力部ＩＮに入力された信号をそれに応じて遅延させて出力するための制御信号ＣＴを受けるための制御信号入力部を有する。図６に示した遅延回路は直列接続されたインバータを有し、信号がインバータを通過するたびに生じる遅延が、当該インバータがその出力の状態が変化するときに許される電源から取り出すことのできる最大電流に応じて発生する事実を利用したものである。
【００４１】
図６に示した実施例では、符号ＭＰ２からＭＰ９はｐ−チャンネルＭＯＳトランジスタであり、符号ＭＮ２からＭＮ８とＭＮ１０はｎ−チャネルＭＯＳトランジスタである。トランジスタＭＰ３とＭＮ２は第１のＣＭＯＳインバータを構成するように接続されている。第２及び第３のＣＭＯＳインバータはトランジスタＭＰ５、ＭＮ３およびトランジスタＭＰ７とＭＮ４によってそれぞれ構成されている。トランジスタＭＰ８とＭＮ５はさらに別のＣＭＯＳインバータを構成し、これは第２のＣＭＯＳインバータの出力と遅延回路の出力ＯＵＴとの間のバッファとして作用する。それぞれのＣＭＯＳインバータを構成する２つのトランジスタのゲートは相互に接続され、それぞれのインバータの入力部をなし、それぞれのＣＭＯＳインバータを構成するトランジスタのドレンは互いに接続されて対応するインバータの出力部を構成している。第１のインバータの入力は遅延回路の入力部ＩＮを構成する。第１のインバータの出力は第２のインバータの入力と接続され、その出力は第３のインバータの入力部に接続され、その出力部はバッファインバータの入力部に接続され、その出力部は遅延回路の出力部ＯＵＴを構成する。
【００４２】
第１のＣＭＯＳインバータはＰＭＯＳトランジスタＰＭ３のソースを有しておりこれがＰＭＯＳトランジスタＭＰ４のドレンに接続され、このソースが正の電圧ＶＣＣの電源に接続されている。第１のＣＭＯＳインバータのトランジスタＭＮ２のソースが、トランジスタＭＮ６のドレンに接続され、そのソースはグランド電位ＧＮＤに接地している。第２のＣＭＯＳインバータのトランジスタＭＰ５のソースはトランジスタＭＰ６のドレンに接続され、そのソースはＶＣＣに接続されている。トランジスタＭＮ３のソースはトランジスタＭＮ７のドレンに接続されて、そのソースは接地している。同様に、第３のＣＯＭＳインバータのトランジスタＭＰ７のソースは、トランジスタＭＰ９のドレンに接続され、そのソースはＶＣＣに接続されている。トランジスタＭＮ４のソースはトランジスタＭＮ８のドレンに接続され、そのソースは接地している。トランジスタＭＰ２のソースはＶＣＣに接続されている。当該トランジスタのドレンはトランジスタＭＰ２のゲートと同時にトランジスタＭＰ４、ＭＰ６及びＭＰ９のゲートに接続されている。トランジスタＭＰ２のドレンはさらにトランジスタＭＮ１０のドレンに接続されている。トランジスタＭＮ１０のソースは接地している。トランジスタＭＮ１０、ＭＮ６、ＭＮ７およびＭＮ８のゲートは互いに接続され、遅延調節信号ＣＴの入力を構成する。キャパシタＣ２はトランジスタＭＰ２のドレンソース経路を横断して設けられている。トランジスタＭＰ８のソースは直接ＶＣＣに接続されており、トランジスタＭＮ５のソースは直接接地している。
【００４３】
作動時は、遅延回路の入力部の制御信号ＣＴのレベルがトランジスタＭＮ１０を流れるドレンソース電流と、トランジスタＭＮ６、ＭＮ７およびＭＮ８を流れる電流を決定する。ＭＮ１０のドレン−ソース電流はトランジスタＭＰ２のドレン−ソース電流と実質的に同じである。トランジスタＭＰ４，ＭＰ６とＭＰ９はそれぞれトランジスタＭＰ２のミラー電流であり、トランジスタＭＮ１０、ＭＮ６、ＭＮ７、ＭＮ８とＭＰ２、ＭＰ４、ＭＰ６とＭＰ９は基本的に同一で遅延回路の制御入力ＣＴの信号レベルに依存している。入力ＣＴの制御信号のレベルが高いほど、状態変化の際の第１から第３のインバータそれぞれの最大電流は大きくなり、これらのインバータによって生じる遅延の大きさは小さくなる。その逆に、制御回路における制御入力ＣＴの信号レベルが低ければ、各インバータにおける最大電流が小さくなり、各インバータ出力の状態変化には時間がかかるようになり、図６に示した出力ＯＵＴと入力ＩＮの間の合計遅延が大きくなる。平滑化キャパシタＣ２は省略することもできる。
【００４４】
図７は、デジタルデータ信号と遅延させたデジタルデータ信号とを組み合わせて、デジタルデータ信号に予歪みを与える加算回路２を示す。図７に示した加算回路は、ソースが互いに連結されて電源ＣＣ１の第１の端子に接続された第１のトランジスタＮ１１とＮ２１を有する差動増幅段を具備する。電流源ＣＣ１の他方の端子は接地されている。トランジスタＮ１１のドレンはレジスタＲ２を経由して電源ポテンシャルＶＣＣに接続されている。さらに別のレジスタＲ１がトランジスタＮ２１のドレンを電源ポテンシャルＶＣＣに接続している。結合回路は、ソースが互いに接続されてさらに電流源ＣＣ２の第１の端子に接続されたトランジスタＮ３１とＮ４１を有する第２の差動増幅段を具備する。電流源の第２の端子は接地している。トランジスタＮ３１のドレンは、トランジスタＮ２１のドレンに接続され、レジスタを流れ、トランジスタＮ２１とＮ３１に分割される。トランジスタＮ４１のドレンは、トランジスタＮ１１のドレンに接続され、レジスタＲ２を通った電流はトランジスタＮ４１とＮ１１に分かれる。トランジスタＮ１１とＮ２１のゲートは第１の差分入力ＩＮ、/ＩＮを構成し、トランジスタＮ３１とＮ４１は第２の差分入力ＤＩＮ、/ＤＩＮを構成する。レジスタＲ１とＲ２は、同じ抵抗値を有しているのが望ましい。電流源ＣＣ１は一定の電流Ｉを供給し、電流源ＣＣ２は０＜ｋ＜１の範囲の一定の電流ｋ・Ｉを供給する。トランジスタＮ２１のドレンに接続されているレジスタＲ１の端子とトランジスタＮ３１のドレンが加算回路２の出力端子ＯＵＴを構成し、トランジスタＮ１１のドレンとトランジスタＮ４１のドレンに接続されたレジスタＲ２の端子が、加算回路２のインバーテッド出力端子/ＯＵＴを構成する。
【００４５】
作動時は、加算回路２が、差分入力ＩＮと/ＩＮとの間の信号振幅から他方の差分入力ＤＩＮと/ＤＩＮの振幅のｋ倍を引いた信号に対応する差分信号を出力端子ＯＵＴと/ＯＵＴに出力する。このようにして、加算回路は２つの差分入力ＩＮ、/ＩＮとＤＩＮ、/ＤＩＮのそれぞれの振幅を組み合わせて差分出力信号ＯＵＴ、/ＯＵＴを作成する。差分入力部ＤＩＮ、/ＤＩＮでの信号は重み付け係数ｋによって重み付けがなされる。信号/ＩＮは周知のインバータを使用することで信号ＩＮから作成することができる。同様の原理によってＤＩＮから/ＤＩＮを作ることができる。
【００４６】
図８ａはデジタルデータ信号ＩＮと当該デジタルデータ信号をビット長だけ完全に遅延させた信号ＤＩＮを組み合わせていわゆるフルビット予歪みを与えられた出力信号ＯＵＴの実施例を示すものである。加算回路は２つの信号ＩＮとＤＩＮを組み合わせて出力信号ＯＵＴ＝ＩＮ−ｋ・ＤＩＮを作る。重み付け係数ｋは出力信号ＯＵＴに含まれる予歪みの量を決定し、したがって、予歪みを与えた出力信号の両側振幅Ｖｐｐと予歪みを与えていない信号の振幅Ｖａの比率を決定する。
【００４７】
図８ｂはハーフビット予歪みの出力信号ＯＵＴの例を示すものである。この信号はデジタルデータ信号ＩＮとデジタルデータ信号のビットの半分の長さだけ遅延させた遅延デジタルデータ信号を組み合わせて得ることができる。
【００４８】
ハーフビットまたは部分ビット予歪みは、伝送媒体の減衰が小さく予歪みのピークつまりｋが高い場合には、損失の多い伝送媒体による出力の時間的ひずみが、フルビット予歪みに比較して少ないのが利点である。したがって、ハーフビットまたは部分ビット予歪みは、伝送距離に大きなばらつきがある場合に好ましい方法である。部分ビット予歪みを使用する場合は、ピーキング係数ｋは固定値または少ない数の予め設定された値から選択できるようにし、何れの適用においても時間ひずみが小さくなるように設定する。ピーキング値ｋを必要以上に高くしないことが、パワーを節約して電磁的干渉を減少させることになる。上の説明では、部分ビット予歪みについて、適応遅延回路４との関連において説明したが、部分ビット予歪みの利点は、適応遅延回路４と検出回路３が存在しなくても発揮できることは明らかである。
【００４９】
上述の実施例は１次の予歪みに関するものであったが、同じ原理を高次の予歪みに拡張することができることは明らかである。
【００５０】
図９は、デジタル信号に３次の予歪みを与える回路の実施例を示すものである。すでに述べた実施例において説明済みのエレメントは全て同一の符号を付して説明は省略することにする。具体的には、符号１ａ、１ｂと１ｃは、入力信号ＩＮを異なる遅延長さだけ遅延させた遅延信号ＤＩＮ１、ＤＩＮ２およびＤＩＮ３を作成するために連続的に接続された可変遅延回路である。出力ＤＩＮ１は図３、４ですでに述べたハーフビットの遅延信号を出力し、遅延回路１ｂの出力ＤＩＮ２はＤＩＮ１よりもさらに遅延したものである。同様に、遅延回路１ｃは、遅延信号ＤＩＮ２よりもさらに遅延を大きくした遅延信号ＤＩＮ３を出力する。遅延回路１ａの内部構造と検出回路３の内部構造は、図３、４に関連して述べたとおりである。遅延仮と１ｂと１ｃの内部の基本構造を図６に示す。
【００５１】
図９に示した実施例の加算回路２は、入力部ＩＮにおけるデジタルデータ信号の信号振幅と遅延した信号ＤＩＮ１、ＤＩＮ２とＤＩＮ３を異なる重み付け係数ｋ１、ｋ２およびｋ３を使用して加算する。加算回路２の基本的な内部構造は図７に記載した構造であり、図７の差分出力バスＯＵＴ、/ＯＵＴに接続された作動増幅回路を含む。出力ラインＯＵＴまたは/ＯＵＴへの対応するトランジスタの選択は、対応する遅延させた成分を加算するか減算するかによって決定され、対応する一定電流源はそれぞれに対応する重み付け係数の絶対値に従って電流を発生させる。
【００５２】
図４ないし９に示した実施例では、最小信号セグメント継続時間を表す信号パターンの検出において、信号パターンは単一の信号セグメントかパルスであった。しかし、デジタルデータ信号の最小信号セグメントの継続時間を示すには非常に多くの信号パターンから選択することができる。その種の信号パターンの他の例は、交互に信号レベルが変化する予め設定された数の信号セグメントシーケンスである。このような最小継続時間のパターンもデジタルデータ信号における最小信号セグメントの継続時間を表すことができる。これは、図１または３に示した検出回路によって、デジタルデータ信号の入力部ＩＮと検出回路３の間に周波数分割器を設けて、図３の場合であれば、さらに同様な別の周波数分割器を遅延回路１の出力部ＣＩＮと遅延信号の比較回路３１の入力部の間に設けることによって検出することができる。これらの周波数分割機の周波数分割比較回路３において検出の対象となる信号パターンに含まれる信号セグメントの数を決定する。この解決方法はデータレートの高い信号に対して検出回路３の速度要求が低くなるのが利点である。一方、信号パターンが複雑になるにつれて、デジタルデータ信号中の最小信号セグメント継続時間を表す信号パターンの発生頻度が低くなるので、時間あたりに回路３と遅延回路１が、遅延を現実のデジタルデータ信号のビットレートに適合させる機会が少なくなる。
【００５３】
図４に示した実施例では部分回路１１と１２を有する可変遅延回路１が検出回路３に信号ＣＩＮを送りかつＩＮと組み合わせるために遅延信号ＤＩＮを送っていたが、検出回路３を構成する遅延回路を使用して遅延信号ＣＩＮを供給させると共に、同時に別の遅延回路を使用して遅延信号ＤＩＮを供給することも可能である。この場合には、同じ遅延調節信号ＣＴによって両方を制御することができる。
【発明の実施の形態】
【図面の簡単な説明】
【図１】  本発明の第１の実施例に基づいてデジタルデータ信号に予歪みを与える回路を示すブロック図である。
【図２】  異なるデータ信号フォーマットを示すためのデジタルデータ信号の例を示す図である。
【図３】  遅延ロックループを有する適応遅延回路の実施例を示す図である。
【図４】  ハーフビット予歪みを作成するための、図３に示した適応遅延回路の具体的な実施例を示す図である。
【図５】  図４に示した適応遅延回路の実施例の動作を示すための波形図である。
【図６】  調節可能な遅延回路の実施例を示す図である。
【図７】  加算回路の実施例を示す図である。
【図８】  予歪みを与えられたデジタルデータ信号を示す波形図である。
【図９】  本発明に基づいて高次の予歪みをデジタルデータ信号に与える回路の実施例を示す図である。
【符号の説明】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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