(57)【特許請求の範囲】
【請求項１】
画面表示グラフィックスデータとビデオデータストリームとをソースデバイス（１００）から表示装置（６０）に送信する方法であって、
ａ）上記ソースデバイス（１００）で、上記表示装置（６０）に表示する画面表示グラフィックスデータを生成するステップと、
ｂ）上記ソースデバイス（１００）で、上記画面表示グラフィックスデータのパケットを形成し、該形成した各パケットに上記表示装置（６０）内のメモリのメモリ記憶位置に対応するアドレス値を組み合わせるステップと、
ｃ）上記アドレス値を含むパケットを上記ビデオデータストリームとは別に上記ソースデバイス（１００）から上記表示装置（６０）に送信するステップとを有する方法。
【請求項２】
トリガイベントの発生時に、上記パケットとして、上記表示装置（６０）内のメモリのトリガメモリ記憶位置に対応するアドレス値を含むトリガパケット（１２６）を送信するステップをさらに有する請求項１記載の方法。
【請求項３】
上記トリガパケット（１２６）には、上記メモリのトリガメモリ記憶位置に書き込まれたときに上記画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれることを特徴とする請求項２記載の方法。
【請求項４】
上記トリガパケット（１２６）には、上記画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれることを特徴とする請求項３記載の方法。
【請求項５】
上記パケットは、アイソクロナスパケットであることを特徴とする請求項１記載の方法。
【請求項６】
上記パケットは、アシンクロナスパケットであることを特徴とする請求項１記載の方法。
【請求項７】
画面表示グラフィックスデータをソースデバイス（１００）から表示装置（６０）に送信する方法であって、
ａ）上記ソースデバイス（１００）で、上記表示装置（６０）に表示する画面表示グラフィックスデータを生成するステップと、
ｂ）上記ソースデバイス（１００）で、上記画面表示グラフィックスデータの各アイソクロナスパケットに上記表示装置（６０）内のメモリのメモリ記憶位置に対応するアドレス値を組み合わせるステップと、
ｃ）上記アドレス値を含むアイソクロナスパケットをアイソクロナスチャネルを介して上記ソースデバイス（１００）から上記表示装置（６０）に送信するステップと、
ｄ）トリガイベントの発生時に、上記アイソクロナスパケットとして、上記表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値を含むトリガパケット（１２６）を送信するステップとを有する方法。
【請求項８】
ａ）上記表示装置（６０）で上記アイソクロナスパケットを受信するステップと、
ｂ）上記アイソクロナスパケット内に含まれるアドレス値により特定されるメモリのメモリ記憶位置に、該アイソクロナスパケットのそれぞれに含まれるデータを記憶するステップとをさらに有することを特徴とする請求項７記載の方法。
【請求項９】
ａ）上記画面表示グラフィックスデータを上記アイソクロナスパケットが形成される前に圧縮するステップと、
ｂ）記憶ステップが完了する前に上記表示装置（６０）でデータの伸長を行うステップとをさらに有することを特徴とする請求項８記載の方法。
【請求項１０】
上記トリガパケット（１２６）には、上記画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値が含まれることを特徴とする請求項７記載の方法。
【請求項１１】
上記トリガイベントは、１画面の画面表示グラフィックスデータについてのすべての上記アイソクロナスパケットが送信されたときに発生することを特徴とする請求項１０記載の方法。
【請求項１２】
ａ）上記表示装置（６０）で上記アイソクロナスパケットを受信するステップと、
ｂ）上記アイソクロナスパケットに含まれるアドレス値により特定されるメモリのメモリ記憶位置に、該アイソクロナスパケットのそれぞれに含まれるデータを記憶するステップと、
ｃ）上記表示装置（６０）で上記トリガパケットを受信するステップと、
ｄ）上記メモリのトリガメモリ記憶位置に上記トリガパケットを記憶するステップと、
ｅ）表示時間にその画面の画面表示グラフィックスデータを表示するステップとをさらに有することを特徴とする請求の範囲第１１項記載の方法。
【請求項１３】
上記表示装置（６０）におけるメモリのメモリ記憶位置及びトリガメモリ記憶位置は、画面表示グラフィックスバッファ（７８）内に含まれることを特徴とする請求項１２記載の方法。
【請求項１４】
上記メモリのメモリ記憶位置は、上記画面表示グラフィックスバッファ（７８）内に含まれ、上記メモリのトリガメモリ記憶位置は、トリガバッファ内に含まれることを特徴とする請求項１３記載の方法。
【請求項１５】
上記トリガパケット（１２６）には、上記メモリのトリガメモリ記憶位置に書き込まれたときに上記画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれることを特徴とする請求項１３記載の方法。
【請求項１６】
上記トリガパケット（１２６）には、上記画面表示グラフィックスをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれることを特徴とする請求項１５記載の方法。
【請求項１７】
上記アイソクロナスパケットと上記トリガパケット（１２６）は、高速シリアルインターフェース（９０）を介して上記ソースデバイス（１００）から上記表示装置（６０）に送信されることを特徴とする請求項１３記載の方法。
【請求項１８】
上記高速シリアルインターフェース（９０）はＩＥＥＥ１３９４シリアルバスネットワークであることを特徴とする請求項１７記載の方法。
【請求項１９】
ａ）上記表示装置（６０）に表示する上記画面表示グラフィックスデータの次画面を生成するステップと、
ｂ）上記画面表示グラフィックスデータの前画面と比較して次画面内の変更画素を決定するステップと、
ｃ）変更画素のみを示す画面表示データを、示された変更画素に関するメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含む差分アイソクロナスパケットのストリームに組み合わせるステップと、
ｄ）上記アイソクロナスパケットをアイソクロナスチャネルを介して上記ソースデバイス（１００）から上記表示装置（６０）に送信するステップとをさらに有することを特徴とする請求項１１記載の方法。
【請求項２０】
ソースデバイス（１００）により生成され、アイソクロナスチャネルを介して、表示装置（６０）内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットとして該表示装置に送信された画面表示グラフィックスデータを受信する方法であって、
ａ）上記画面表示グラフィックスデータとアドレス値とを含む上記アイソクロナスパケットを受信するステップと、
ｂ）上記表示装置（６０）内のメモリのメモリ記憶位置に、上記アイソクロナスパケットに含まれる上記画面表示グラフィックスデータを記憶するステップと、
ｃ）上記表示装置（６０）内のメモリのトリガメモリ記憶位置に対応するアドレス値と上記画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値とを含むトリガパケット（１２６）とを受信するステップと、
ｄ）上記表示時間で上記画面表示グラフィックスデータを表示するステップとを有する方法。
【請求項２１】
上記メモリのトリガメモリ記憶位置に上記トリガパケット（１２６）を記憶するステップをさらに有することを特徴とする請求項２０記載の方法。
【請求項２２】
上記トリガパケット（１２６）には、上記メモリのトリガメモリ記憶位置に書き込まれたときに上記画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれることを特徴とする請求項２１記載の方法。
【請求項２３】
上記画面表示グラフィックスが既に圧縮されている場合に、上記記憶ステップが完了する前に該画面表示グラフィックスの伸長を行うステップをさらに有することを特徴とする請求項２１記載の方法。
【請求項２４】
上記メモリ記憶位置とトリガメモリ記憶位置とが含まれるメモリは、画面表示グラフィックスバッファ（７８）であることを特徴とする請求項２１記載の方法。
【請求項２５】
上記アイソクロナスパケットと上記トリガパケット（１２６）は、高速シリアルインターフェース（９０）を介して上記ソースデバイス（１００）から上記表示装置（６０）に送信されることを特徴とする請求項２４記載の方法。
【請求項２６】
上記高速シリアルインターフェース（９０）は、ＩＥＥＥ１３９４シリアルバスネットワークであることを特徴とする請求項２５記載の方法。
【請求項２７】
画面表示グラフィックスデータをソースデバイス（１００）から表示装置（６０）に送信する装置であって、
ａ）上記表示装置（６０）により表示される画面表示グラフィックスデータを生成する上記ソースデバイス（１００）に設けられたグラフィックスソース（１０８）と、
ｂ）上記グラフィックスソース（１０８）に接続され、上記表示装置（６０）内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットのストリームに上記画面表示グラフィックスデータを組み合わせて、該アイソクロナスパケットをアイソクロナスチャネルを介して上記ソースデバイス（１００）から上記表示装置（６０）に送信するために該表示装置（６０）に接続するように構成されたインターフェース回路（１０２）とを備え、
上記グラフィックスソース（１０８）は、上記表示装置（６０）内のメモリのトリガメモリ記憶位置に対応するアドレス値を含む、トリガイベントの発生時に上記インターフェース回路（１０２）によって送信されるトリガパケット（１２６）を生成することを特徴とする装置。
【請求項２８】
上記トリガイベントは、１画面の画面表示グラフィックスデータについてのすべてのアイソクロナスパケットが上記インターフェース回路（１０２）から送信されたときに発生することを特徴とする請求項２７記載の装置。
【請求項２９】
上記トリガパケット（１２６）には、上記１画面の画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値が含まれることを特徴とする請求項２８記載の装置。
【請求項３０】
上記トリガパケット（１２６）には、上記メモリのトリガメモリ記憶位置に書き込まれたときに上記画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれることを特徴とする請求項２９記載の装置。
【請求項３１】
上記トリガパケット（１２６）には、上記画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれることを特徴とする請求項３０記載の装置。
【請求項３２】
上記グラフィックスソース（１０８）と上記インターフェース回路（１０２）とに接続され、該インターフェース回路（１０２）による送信の前に上記画面表示グラフィックスデータを圧縮する圧縮回路（１１０）をさらに有することを特徴とする請求項２９記載の装置。
【請求項３３】
上記インターフェース回路（１０２）は、高速シリアルインターフェース（９０）により上記表示装置（６０）に接続されることを特徴とする請求項３２記載の装置。
【請求項３４】
上記高速シリアルインターフェース（９０）は、ＩＥＥＥ１３９４シリアルバスネットワークであることを特徴とする請求項３３記載の装置。
【請求項３５】
ソースデバイス（１００）により生成され、アイソクロナスチャネルを介して、メモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットとして送信された画面表示グラフィックスデータを受信する装置であって、
ａ）上記ソースデバイス（１００）からアイソクロナスチャネルを介して上記アイソクロナスパケットを受信するために上記ソースデバイス（１００）に接続するように構成されたインターフェース回路（８６）と、
ｂ）上記インターフェース回路に接続され、上記アイソクロナスパケットを受信して、上記画面表示グラフィックスデータから上記アドレス値を分離する処理装置（８４）と、
ｃ）上記処理装置（８４）に接続され、上記アドレス値に対応するメモリのメモリ記憶位置に上記画面表示グラフィックスデータを記憶するメモリ装置と、
ｄ）上記メモリ装置に接続され、表示時間に上記画面表示グラフィックスデータを表示する表示装置とを備え、
上記表示時間は、トリガパケット（１２６）において受信されることを特徴とする装置。
【請求項３６】
上記処理装置（８４）は、上記画面表示グラフィックスデータが上記アイソクロナスパケットに含まれているか否かを判断し、アイソクロナスパケットからヘッダ情報を分離し、上記アドレス値を決定し、該アドレス値と上記画面表示グラフィックスデータを上記メモリ装置に送信する組込ストリームプロセッサであることを特徴とする請求項３５記載の装置。
【請求項３７】
上記メモリ装置は、バッファ（７８）と、上記アドレス値を受信するとともに該バッファ（７８）内の該アドレス値に対応するメモリ記憶位置に上記画面表示グラフィックスデータを記憶するＤＭＡエンジン（７７）とを有することを特徴とする請求項３６記載の装置。
【請求項３８】
上記表示装置は、ディスプレイと、該ディスプレイ（６２）に表示される前に上記画面表示グラフィックスデータが記憶されるＶＲＡＭ回路（６４）とを有することを特徴とする請求項３７記載の装置。
【請求項３９】
上記インターフェース回路（８６）は、高速シリアルインターフェース（９０）により上記ソースデバイス（１００）に接続されることを特徴とする請求項３８記載の装置。
【請求項４０】
上記高速シリアルインターフェース（９０）は、ＩＥＥＥ１３９４シリアルバスネットワークであることを特徴とする請求項３９記載の装置。
【請求項４１】
画面表示グラフィックスデータを送信システムであって、
ａ）ソースデバイス（１００）と、
ｂ）表示装置（６０）とを備え、
上記ソースデバイス（１００）は、
ｉ）上記表示装置（６０）により表示される画面表示グラフィックスデータを生成するグラフィックスソース（１０８）と、
ｉｉ）上記グラフィックスソース（１０８）に接続され、上記表示装置（６０）内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットのストリームに上記画面表示グラフィックスデータを組み合わせて、上記アイソクロナスパケットをアイソクロナスチャネルを介して当該ソースデバイス（１００）から上記表示装置（６０）に送信するために該表示装置（６０）に接続するように構成されたソースインターフェース回路（１０２）とを有し、
上記表示装置（６０）は、
ｉ）上記ソースインターフェース回路（１０２）に接続され、アイソクロナスチャネルを介して上記ソースデバイスから上記アイソクロナスパケットを受信するディスプレイインターフェース回路（８６）と、
ｉｉ）上記ディスプレイインターフェース回路（８６）に接続され、上記アイソクロナスパケットを受信して上記画面表示グラフィックスデータからアドレス値を分離する処理装置（８４）と、
ｉｉｉ）上記処理装置（８４）に接続され、アドレス値に対応するメモリのメモリ記憶位置に上記画面表示グラフィックスデータを記憶するメモリ装置と、
ｉｖ）上記メモリ装置に接続され、表示時間に上記画面表示グラフィックスデータを表示するディスプレイシステムとを有し、
上記グラフィックスソース（１０８）は、上記表示装置（６０）内のメモリのトリガメモリ記憶位置に対応するアドレス値を含む、トリガイベントの発生時に上記ソースインターフェース回路（１０２）により送信されるトリガパケット（１２６）を生成することを特徴とするシステム。
【請求項４２】
上記トリガイベントは、１画面の画面表示グラフィックスデータについてのすべてのアイソクロナスパケットが上記ソースインターフェース回路（１０２）から送信されたときに発生することを特徴とする請求項４１記載のシステム。
【請求項４３】
上記トリガパケット（１２６）には、上記１画面の画面表示グラフィックスデータについての上記表示時間を特定するプレゼンテーション時間値が含まれることを特徴とする請求項４２記載のシステム。
【請求項４４】
上記トリガパケット（１２６）には、上記メモリのトリガメモリ記憶位置に書き込まれたときに上記画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれることを特徴とする請求項４３記載のシステム。
【請求項４５】
上記トリガパケット（１２６）には、上記画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれることを特徴とする請求項４３記載のシステム。
【請求項４６】
上記処理装置（８４）は、上記画面表示グラフィックスデータが上記アイソクロナスパケットに含まれているか否かを判断し、該アイソクロナスパケットからヘッダ情報を分離し、上記アドレス値を決定し、該アドレス値と上記画面表示グラフィックスデータを上記メモリ装置に送信する組込ストリームプロセッサであることを特徴とする請求項４０記載のシステム。
【請求項４７】
上記メモリ装置は、バッファ（７８）と、上記アドレス値を受信するとともに該バッファ（７７）内のアドレス値に対応するメモリ記憶位置に上記画面表示グラフィックスデータを記憶するＤＭＡエンジン（７７）とを有することを特徴とする請求項４６記載のシステム。
【請求項４８】
上記ディスプレイシステムは、ディスプレイ（６２）と、該ディスプレイ（６２）に表示される前に上記画面表示グラフィックスデータが記憶されるＶＲＡＭ回路（６４）とを有することを特徴とする請求項４７記載のシステム。
【請求項４９】
上記ソースインターフェース回路（１０２）は、高速シリアルインターフェース（９０）により上記ディスプレイインターフェース回路（８６）に接続されることを特徴とする請求項４８記載のシステム。
【請求項５０】
上記高速シリアルインターフェース（９０）は、ＩＥＥＥ１３９４シリアルバスネットワークであることを特徴とする請求項４９記載のシステム。
【発明の詳細な説明】
【０００１】
関連出願
本願は、米国特許法第１１９条（ｅ）に基づき、現在係属中の米国仮出願第６０，０８９，７９８号、１９９８年６月１８日出願、「分散型１３９４ネットワークにおいて広帯域の画面表示グラフィックスデータを扱う方法（A METHOD FOR HANDLING HIGH BANDWIDTH ON-SCREEN DISPLAY (OSD) OVER A DISTRIBUTED 1394 NETWORK）」の優先権を主張する。また、この米国仮出願第６０，０８９，７９８号、１９９８年６月１８日出願、「分散型１３９４ネットワークにおいて広帯域の画面表示グラフィックスデータを扱う方法（A METHOD FOR HANDLING HIGH BANDWIDTH ON-SCREEN DISPLAY (OSD) OVER A DISTRIBUTED 1394 NETWORK）」については、参照により本願に組み込まれるものとする。
【０００２】
発明の分野
本発明は、画面表示グラフィックスデータを表示装置に表示する技術分野に関する。特に、本発明は、ソースデバイスから供給された画面表示グラフィックスデータを表示装置に表示する技術分野に関する。
【０００３】
発明の背景
ＩＥＥＥ１３９４規格（１９９５年版）である「高性能シリアルバスの１３９４規格」は、アシンクロナス及びアイソクロナスの両フォーマットのデータ転送に対応する安価な高速シリアルバスを実現するための国際規格である。また、ＩＥＥＥ１３９４規格（１９９５年版）バスはサイクルタイマと呼ばれるユニバーサルクロックを備えている。このクロックはすべてのノードにおいて同期している。アイソクロナスデータ転送は、有効インスタンスの時間間隔が送信及び受信の両アプリケーションで同じ継続時間であるようなユニバーサルクロックに基づいて行われる実時間転送である。アイソクロナス転送されるデータの各パケットは、その各パケットの時間内で転送される。アイソクロナスデータ転送の理想的なアプリケーションの例としては、ビデオレコーダからテレビジョン受像機への転送がある。ビデオレコーダは画像と音声を記録し、そのデータを離散的チャンク又はパケットとして保存する。そして、ビデオレコーダは、ある時間に記録された画像と音声を表す各パケットをその時間内に転送して、テレビジョン受像機により表示させる。ＩＥＥＥ１３９４規格（１９９５年版）のバス構造により、アプリケーション間のアイソクロナス転送用の多数の独立チャネルが得られる。適切なアプリケーションによる受信を確保するために、６ビットのチャネル番号がデータと共に供給される。これにより、バス構造において同時にアイソクロナスデータを送信する多数のアプリケーションが可能となる。アシンクロナス転送は、アービトレーションがなされるとすぐに行われ、ソースから送信先に最大量のデータを転送する従来の確実なデータ転送操作である。
【０００４】
ＩＥＥＥ１３９４規格（１９９５年版）により、デジタル装置の相互接続を行うための高速シリアルバスが得られることで、ユニバーサルＩ／Ｏ接続が得られる。ＩＥＥＥ１３９４規格（１９９５年版）は、アプリケーションのデジタルインターフェースを定めるので、アプリケーションがバスを介してデータを送信する前にデジタルデータをアナログデータに変換する必要がなくなる。これに応じて、受信アプリケーションは、バスからアナログデータではなくデジタルデータを受信するので、アナログデータをデジタルデータに変換する必要がない。ＩＥＥＥ１３９４規格（１９９５年版）により必要とされるケーブルは、このような装置を他の接続方法で接続するのに用いられる大型のケーブルと比較して非常に薄型である。ＩＥＥＥ１３９４バス（１９９５年版）の使用中に、このバスに対して装置の追加や除去を行うことができる。このような装置の追加や除去が行われると、バスは自動的に変更を行い、新たな装置も含めたノード間でのデータ送信を行う。ノードは、バス構造上にユニークアドレスを有する論理エンティティとして考えられる。各ノードは、標準アドレス空間において、識別ＲＯＭ、コントロールレジスタの標準化セット、ノード自体のアドレス空間を有する。
【０００５】
ＩＥＥＥ１３９４規格（１９９５年版）は、図１に示すようなプロトコルを定義する。このプロトコルは、トランザクション層１２とリンク層１４と物理層１６とに接続されたシリアルバス管理ブロック１０を備えている。物理層１６は、装置とＩＥＥＥ１３９４規格（１９９５年版）ケーブルの電気的及び機械的接続を行うものである。また、物理層１６は、ＩＥＥＥ１３９４規格（１９９５年版）バスに接続されているすべての装置が、バスへのアクセスに加えて実際のデータ送受信を調整したことを確保するため、アービトレーションを行う。リンク層１４は、アシンクロナス及びアイソクロナスの両パケット転送のためのパケット供給サービスを行う。これは、アクノリッジメントプロトコルを用いたアシンクロナスデータ転送と、ジャストインタイム方式のデータ供給を行うための非アクノリッジ実時間保証帯域幅プロトコル行うアイソクロナスデータ転送の両方に対応する。トランザクション層１２は、読み出し、書き込み、ロックを含む、アシンクロナスデータ転送を完了するのに必要なコマンドに対応する。シリアルバス管理ブロック１０は、アイソクロナスデータ転送を管理するアイソクロナスリソースマネージャを備えている。また、シリアルバス管理ブロック１０は、アービトレーションタイミングの最適化、バス上の全装置に対する適切な電力の保証、サイクルマスタの割り当て、アイソクロナスチャネルと帯域幅リソースの割り当て、エラーの基本的通知など、シリアルバスの全体構造の制御を行う。
【０００６】
テレビジョンとビデオカセットレコーダ（ＶＣＲ）からなる従来のホームオーディオ／ビデオネットワークのブロック図を図２に示す。テレビジョン２０はＶＣＲ４０に接続されている。ＶＣＲ４０とテレビジョン２０との間で、ビデオデータと関連データが既知の方法で送られる。
【０００７】
テレビジョン２０とＶＣＲ４０の内部構成部品についても図２に示す。テレビジョン２０は、ＶＣＲ４０に対してオーディオ及びビデオ信号の送受信を行うインターフェース３２を備えている。インターフェース３２は、ＶＣＲ４０への又はＶＣＲ４０からのオーディオ／ビデオ信号を指示するオーディオ／ビデオスイッチ２６に接続されている。ケーブル／アンテナインターフェース回路３０は、同軸ケーブル又はアンテナから入力信号を受信するとともに、チューナ２８を介してオーディオ／ビデオスイッチ２６にそれらの信号を送るために接続されている。オーディオ／ビデオスイッチ２６は、ケーブル／アンテナインターフェース３０又はＶＣＲ４０からのビデオ信号をディスプレイ２２に供給するために、ビデオランダムアクセスメモリ（ＶＲＡＭ）回路２４に接続されている。
【０００８】
ＶＣＲ４０は、ＶＣＲ４０により再生されているビデオテープ又はテレビジョン入力等のビデオソース４６を備えている。また、ＶＣＲ４０は、ＶＣＲ４０がテレビジョン２０により表示されるデータを送っているときに、テレビジョン２０により表示される画面表示グラフィックスデータを生成するグラフィックスソース４８を備えている。このような画面表示グラフィックスデータには、ＰＬＡＹ、ＳＴＯＰ、ＲＥＷＩＮＤ、ＦＡＳＴ−ＦＯＲＷＡＲＤ、ＰＡＵＳＥ、ＲＥＣＯＲＤ等、ＶＣＲ４０により実行されるコマンドを表す単語やシンボルが含まれる。グラフィックスソース４８により生成される画面表示グラフィックスデータには、通常、ユーザがＶＣＲ４０をプログラムすることができるようにする、テレビジョン２０に表示されるメニューも含まれる。グラフィックスソース４８により生成された画面表示グラフィックスデータは、ミキサ回路４４に供給される。ミキサ回路４４は、ビデオソース４６からのビデオデータも受信する。そして、ミキサ回路４４は、グラフィックスソース４８からの画面表示グラフィックスデータとビデオソース４６からのビデオデータを組み合わせてビデオ出力を生成し、このビデオ出力は、インターフェース回路４２を介してテレビジョン２０に送信される。ＶＣＲ４０からのビデオ出力はテレビジョン２０により処理されて、ディスプレイ２２に表示される。ミキサ回路４４は、必要に応じて、画面表示グラフィックスデータをビデオデータにかぶせてビデオ出力を形成するか、あるいは、グラフィックスソース４８からの画面表示のみ又はビデオソース４６からのビデオデータのみをビデオ出力に含ませる。
【０００９】
ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスネットワークにより接続されたデジタルテレビジョンとデジタルＶＣＲとを備えるオーディオ／ビデオネットワークでは、ＶＣＲからのビデオデータは通常、ＭＰＥＧ等のデジタルフォーマットで送信される。通常、ＶＣＲはＭＰＥＧフォーマットのビデオデータを符号化するように構成されているのではなく、既に別のソースによりＭＰＥＧフォーマットに符号化されたデータの記録及び送信を行う。ＶＣＲが上述のように画面表示グラフィックスデータをビデオデータと組み合わせることができるようにするには、ＶＣＲがＭＰＥＧエンコーダを備え、画面表示グラフィックスデータをＭＰＥＧフォーマットに符号化してデータストリームをビデオ出力データストリームに組み合わせることができなければならない。ＭＰＥＧエンコーダのコストを考えると、競争の激しい家庭用ＶＣＲにおいては、そのような要件はコストが高すぎる。
【００１０】
１９９８年９月１６日の「ＨＡＶｉアーキテクチャ：ホームオーディオ／ビデオ相互操作性（ＨＡＶｉ）アーキテクチャの仕様」ドラフトバージョン０．８ｎ１３．により、ホームオーディオ／ビデオインタオペラビリティ（ＨＡＶｉ）アーキテクチャが定義されている。ＨＡＶｉアーキテクチャは、家庭用の電子装置や演算装置に設けられる。ＨＡＶｉアーキテクチャにより、インタオペラビリティを容易にするサービスのセットが得られ、ホームネットワーク上の分散型アプリケーションの構築が可能となる。ＨＡＶｉアーキテクチャは、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスネットワーク内で接続されたデジタル装置用に設計されている。
【００１１】
ＨＡＶｉアーキテクチャは、レベル１、レベル２と称する２つの画面表示グラフィックスモデルを定義する。レベル１の画面表示グラフィックスモデルは、目的の装置が一連のコマンドを介して、意図した画面表示グラフィックスを記述するデータ構造を供給する記述モデルである。グラフィックスライブラリアプリケーションのプログラミングインターフェースを用いて、表示装置がこの情報をアップロードし、表示グラフィックスを構成する。この表示グラフィックスは、目的の装置が意図したように見えることも見えないこともある。レベル２の画面表示グラフィックスモデルは、表示装置がその表示装置上で動作する実行可能コードをアップロードする実行時間実行環境を定義する。この実行可能コードは、表示装置により供給される機能を用いて画面表示グラフィックスを生成するのに用いられる。
【００１２】
ＨＡＶｉアーキテクチャを使用すれば、上述のデジタルＶＣＲ等の装置は、画面表示グラフィックスを生成して符号化ビデオデータストリームにグラフィックスを組み合わせる必要がない。ＨＡＶｉアーキテクチャを使用するデジタルＶＣＲは、表示装置に送信されて表示装置により画面表示グラフィックスを生成するのに用いられるコマンドを生成する。このような構成では、画面表示グラフィックスがテレビジョンにより生成されてビデオデータと組み合わせられるので、デジタルＶＣＲがＭＰＥＧエンコーダを備える必要はない。しかし、このようなコマンドを用いてＨＡＶｉアーキテクチャを介して利用できる画面表示グラフィックスの程度や能力には限界がある。
【００１３】
ビデオソースデバイスによっては、テレビジョン等の表示装置に送られてユーザに画面表示される非常に広帯域のグラフィックス出力を生成することができるものもある。このグラフィックス出力は、グラフィックスデータの多数の部分が頻繁に変化する動画アニメーション効果を含む、非常に高解像度で高色深度のものであることができる。通常、このグラフィックスデータは、ビデオ信号と合成されるか、ビデオ信号にかぶせられる。上述のように、画面表示グラフィックスをビデオデータストリームと組み合わせて、この組み合わせたデータストリームをテレビジョン又は他の表示装置に送ってユーザに表示する能力をアナログ装置内に設けることは、比較的容易で安価である。また、ビデオゲームコンソール等の装置によって、純粋なグラフィックス出力ストリームを生成し、この出力ストリームをアナログビデオ接続を介してテレビジョンに送ることは、比較的容易で安価である。しかし、デジタル装置については、グラフィックスデータを生成し、このグラフィックスデータをデジタルデータが通常伝送されるＭＰＥＧビデオ等のフォーマットに符号化する能力をデジタル装置内に設けるのは、非常に費用がかかる。ＶＣＲやビデオゲームコンソール等、ほとんどの家庭用装置は、ビデオとの組み合わせ、及び／又は、ＭＰＥＧビデオストリームとしてデジタル表示装置への送信を行うための画面表示グラフィックスを生成する能力を設けると、高コストになってしまう。ＨＡＶｉアーキテクチャを用いれば、グラフィックスを生成する表示装置にデータ及び／又はコマンドを供給することにより、ソースデバイスが表示装置上の画面表示グラフィックスを制御することを可能にする方法が得られる。しかし、ＨＡＶｉアーキテクチャを用いて生成することができる画面表示グラフィックスは、一般に広帯域のグラフィックスではない。
【００１４】
発明の概要
アイソクロナスデータフォーマットを用いたＩＥＥＥ１３９４規格（１９９５年版）シリアルバスネットワークを介して、画面表示グラフィックスデータがソースデバイスから表示装置に送信される。画面表示グラフィックスデータは、ソースデバイスにより生成され、ビデオデータとは別のアイソクロナスデータストリームとして表示装置に送信される。画面表示グラフィックスデータストリームにおける各パケットのアイソクロナスデータには、バッファを形成する表示装置内のメモリアドレスに対応するアドレス値が含まれる。表示装置により受信されると、画面表示グラフィックスデータは、アドレス値に対応するバッファ内の適切なメモリ記憶位置にロードされる。表示装置では、組込ストリームプロセッサを用いて、各パケットからヘッダ情報を分離し、データが記憶されるべき適切なメモリ記憶位置を決定する。１画面の画面表示グラフィックスデータについてのデータストリームの最後に、トリガパケットが送られる。トリガパケットには、その画面の画面表示グラフィックスデータについての表示時間に対応するプレゼンテーション時間値が含まれる。トリガパケットが受信されると、表示装置は、バッファに記憶されているデータをＶＲＡＭ回路に転送して、特定のプレゼンテーション時間で表示する。画面表示グラフィックスデータは、ビデオデータにかぶせて表示することも、別々に表示することもできる。トリガパケットには、トリガビットとオーバレイビットが含まれる。トリガビットが書き込まれると、現フレームの記憶が完了したことを示す。オーバレイビットは、現在の画面表示グラフィックスデータフレームをビデオデータフレームにかぶせるか否かを特定する。データの一部のみが前フレームから変化したデータのフレームを転送するときには、差分符号化が用いられる。
【００１５】
本発明は、画面表示グラフィックスデータをビデオデータストリームとは別にソースデバイスから表示装置に送信する方法であって、ソースデバイスで、表示装置に表示する画面表示グラフィックスデータを生成するステップと、ソースデバイスで、画面表示グラフィックスデータののパケットを形成し、形成した各パケットに表示装置内のメモリのメモリ記憶位置に対応するアドレス値を組み合わせるステップと、アドレス値を含むパケットをビデオデータストリームとは別にソースデバイスから表示装置に送信するステップとを有する。本方法は、トリガイベントの発生時に、表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値を含むトリガパケットを送信するステップをさらに有する。トリガパケットには、好ましくは、メモリのトリガメモリ記憶位置に書き込まれたときに画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれる。また、トリガパケットには、画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれる。好ましくは、パケットはアイソクロナスパケットである。あるいは、パケットはアシンクロナスパケットである。
【００１６】
また、本発明は、画面表示グラフィックスデータをソースデバイスから表示装置に送信する方法であって、ソースデバイスで、表示装置に表示する画面表示グラフィックスデータを生成するステップと、ソースデバイスで、画面表示グラフィックスデータの各アイソクロナスパケットに表示装置内のメモリのメモリ記憶位置に対応するアドレス値を組み合わせるステップと、アドレス値を含むアイソクロナスチャネルを介してアイソクロナスパケットをソースデバイスから表示装置に送信するステップ、トリガイベントの発生時に、アイソクロナスパケットとして、上記表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値を含むトリガパケットを送信するステップとを有する。本方法は、表示装置でアイソクロナスパケットを受信するステップと、アイソクロナスパケット内に含まれるアドレス値により特定されるメモリのメモリ記憶位置に、アイソクロナスパケットのそれぞれに含まれるデータを記憶するステップとをさらに有する。また、本方法は、アイソクロナスパケットが形成される前に画面表示グラフィックスデータを圧縮するステップと、記憶ステップが完了する前に表示装置でデータの伸長を行うステップとをさらに有する。トリガパケットには、画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値が含まれる。トリガイベントは、１画面の画面表示グラフィックスデータについてのすべてのアイソクロナスパケットが送信されたときに発生する。また、本方法は、表示装置でアイソクロナスパケットを受信するステップと、アイソクロナスパケットに含まれるアドレス値により特定されるメモリのメモリ記憶位置に、アイソクロナスパケットのそれぞれに含まれるデータを記憶するステップと、表示装置でトリガパケットを受信するステップと、メモリのトリガメモリ記憶位置にトリガパケットを記憶するステップと、表示時間にその画面の画面表示グラフィックスデータを表示するステップとをさらに有する。表示装置におけるメモリのメモリ記憶位置及びトリガメモリ記憶位置は、画面表示グラフィックスバッファ内に含まれる。あるいは、メモリ記憶位置は好ましくは画面表示グラフィックスバッファ内に含まれ、トリガメモリ記憶位置はトリガバッファ内に含まれる。トリガパケットには、好ましくは、トリガメモリ記憶位置に書き込まれたときに画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれる。また、トリガパケットには、画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれる。アイソクロナスパケットとトリガパケットは、高速シリアルインターフェースを介してソースデバイスから表示装置に送信される。好ましくは、高速シリアルインターフェースはＩＥＥＥ１３９４シリアルバスネットワークである。また、本方法は、表示装置に表示する画面表示グラフィックスデータの次画面を生成するステップと、画面表示グラフィックスデータの前画面と比較して次画面内の変更画素を決定するステップと、変更画素のみを示す画面表示データを、表示された変更画素に関するメモリ記憶位置に対応するアドレス値をそれぞれ含む差分アイソクロナスパケットのストリームに組み合わせるステップと、アイソクロナスチャネルを介してアイソクロナスパケットをソースデバイスから表示装置に送信するステップとをさらに有する。
【００１７】
また、本発明は、ソースデバイスにより生成され、アイソクロナスチャネルを介して、表示装置内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットとして送信される画面表示グラフィックスデータを受信する方法であって、画面表示グラフィックスデータとアドレス値とを含むアイソクロナスパケットを受信するステップと、表示装置内のメモリのメモリ記憶位置に、アイソクロナスパケットに含まれる画面表示グラフィックスデータを記憶するステップとを有する。本方法は、表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値と画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値とを含むトリガパケットを受信するステップと、表示時間で画面表示グラフィックスデータを表示するステップとをさらに有する。また、本方法は、メモリ内のトリガメモリ記憶位置にトリガパケットを記憶するステップをさらに有する。トリガパケットには、好ましくは、トリガメモリ記憶位置に書き込まれたときに画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれる。また、本方法は、画面表示グラフィックスデータが既に圧縮されている場合に、記憶ステップが完了する前に画面表示グラフィックスデータの伸長を行うステップをさらに有する。メモリ記憶位置とトリガメモリ記憶位置は、画面表示グラフィックスバッファ内に含まれる。アイソクロナスパケットとトリガパケットは、高速シリアルインターフェースを介してソースデバイスから表示装置に送信される。好ましくは、高速シリアルインターフェースはＩＥＥＥ１３９４シリアルバスネットワークである。
【００１８】
また、本発明は、画面表示グラフィックスデータをソースデバイスから表示装置に送信する装置であって、表示装置により表示される画面表示グラフィックスデータを生成するグラフィックスソースと、グラフィックスソースに接続され、表示装置内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットのストリームに画面表示グラフィックスデータを組み合わせて、アイソクロナスチャネルを介してアイソクロナスパケットをソースデバイスから表示装置に送信するために表示装置に接続するように構成されたインターフェース回路とを有する。グラフィックスソースは、表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値を含む、トリガイベントの発生時にインターフェース回路により送信されるトリガパケットを生成する。トリガイベントは、１画面の画面表示グラフィックスデータについてのすべてのアイソクロナスパケットがインターフェース回路から送信されたときに発生する。トリガパケットには、その画面の画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値が含まれる。トリガパケットには、好ましくは、トリガメモリ記憶位置に書き込まれたときに画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれる。また、トリガパケットには、画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれる。また、本装置は、グラフィックスソースとインターフェース回路とに接続され、インターフェース回路による送信の前に画面表示グラフィックスデータを圧縮する圧縮回路をさらに有する。インターフェース回路は、好ましくは、高速シリアルインターフェースにより表示装置に接続される。好ましくは、高速シリアルインターフェースはＩＥＥＥ１３９４シリアルバスネットワークである。
【００１９】
また、本発明は、ソースデバイスにより生成され、アイソクロナスチャネルを介して、メモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットとして送信された画面表示グラフィックスデータを受信する装置であって、アイソクロナスチャネルを介してソースデバイスからアイソクロナスパケットを受信するためにソースデバイスに接続するように構成されたインターフェース回路と、インターフェース回路に接続され、アイソクロナスパケットを受信して画面表示グラフィックスデータからアドレス値を分離する処理装置と、処理装置に接続され、アドレス値に対応するメモリ記憶位置に画面表示グラフィックスデータを記憶するメモリ装置と、メモリ装置に接続され、表示時間に画面表示グラフィックスデータを表示する表示装置とを有する。表示時間はトリガパケットにおいて受信される。好ましくは、処理装置は、画面表示グラフィックスデータがアイソクロナスパケットに含まれているか否かを判断し、アイソクロナスパケットからヘッダ情報を分離し、アドレス値を決定し、アドレス値と画面表示グラフィックスデータをメモリ装置に送信する組込ストリームプロセッサである。メモリ装置は、バッファと、アドレス値を受信するとともにバッファ内のアドレス値に対応するメモリ記憶位置に画面表示グラフィックスデータを記憶するＤＭＡエンジンとを有する。表示装置は、ディスプレイと、ディスプレイに表示される前に画面表示グラフィックスデータが記憶されるＶＲＡＭ回路とを有する。インターフェース回路は、好ましくは、高速シリアルインターフェースによりソースデバイスに接続される。好ましくは、高速シリアルインターフェースはＩＥＥＥ１３９４シリアルバスネットワークである。
【００２０】
また、本発明は、画面表示グラフィックスデータを送信システムであって、表示装置により表示される画面表示グラフィックスデータを生成するグラフィックスソースと、グラフィックスソースに接続され、表示装置内のメモリのメモリ記憶位置に対応するアドレス値をそれぞれ含むアイソクロナスパケットのストリームに画面表示グラフィックスデータを組み合わせて、アイソクロナスチャネルを介してアイソクロナスパケットをソースデバイスから表示装置に送信するために表示装置に接続するように構成されたソースインターフェース回路とを有するソースデバイスと、ソースインターフェース回路に接続され、アイソクロナスチャネルを介してソースデバイスからアイソクロナスパケットを受信するディスプレイインターフェース回路と、ディスプレイインターフェース回路に接続され、アイソクロナスパケットを受信して画面表示グラフィックスデータからアドレス値を分離する処理装置と、処理装置に接続され、アドレス値に対応するメモリのメモリ記憶位置に画面表示グラフィックスデータを記憶するメモリ装置と、メモリ装置に接続され、表示時間に画面表示グラフィックスデータを表示するディスプレイシステムとを有する表示装置により構成される。グラフィックスソースは、表示装置内のメモリのトリガメモリ記憶位置に対応するアドレス値を含む、トリガイベントの発生時にインターフェース回路により送信されるトリガパケットを生成する。トリガイベントは、１画面の画面表示グラフィックスデータについてのすべてのアイソクロナスパケットがソースインターフェース回路から送信されたときに発生する。トリガパケットには、その画面の画面表示グラフィックスデータについての表示時間を特定するプレゼンテーション時間値が含まれる。トリガパケットには、好ましくは、メモリのトリガメモリ記憶位置に書き込まれたときに画面表示グラフィックスデータの現フレームの記憶が完了したことを示すトリガビットが含まれる。また、トリガパケットには、画面表示グラフィックスデータをビデオデータと組み合わせるか否かを特定するオーバレイビットが含まれる。処理装置は、画面表示グラフィックスデータがアイソクロナスパケットに含まれているか否かを判断し、アイソクロナスパケットからヘッダ情報を分離し、アドレス値を決定し、アドレス値と画面表示グラフィックスデータをメモリ装置に送信する組込ストリームプロセッサである。メモリ装置は、バッファと、アドレス値を受信するとともにバッファ内のアドレス値に対応するメモリ記憶位置に画面表示グラフィックスデータを記憶するＤＭＡエンジンとを有する。ディスプレイシステムは、ディスプレイと、ディスプレイに表示される前に画面表示グラフィックスデータが記憶されるＶＲＡＭ回路とを有する。ソースインターフェース回路は、好ましくは、高速シリアルインターフェースによりディスプレイインターフェース回路に接続される。好ましくは、高速シリアルインターフェースはＩＥＥＥ１３９４シリアルバスネットワークである。
【００２１】
好ましい実施例の詳細な説明
画面表示グラフィックスデータをソースデバイスから表示装置に送信するのに、アイソクロナスデータフォーマットを用いる。画面表示グラフィックスデータは、ＶＣＲ等のソースデバイスにより生成され、非画面表示グラフィックスデータとは別にアイソクロナスデータストリームとして表示装置に送信される。非画面表示グラフィックスデータには、ビデオデータ、オーディオデータ、及び、ソースデバイスから表示装置に送られる他の適切なタイプのデータが含まれている。ソースデバイスは、好ましくは、画面表示グラフィックスデータストリームのＭＰＥＧ等のフォーマットへの符号化を行わない。画面表示グラフィックスデータストリームは、ビデオデータ等の他のデータストリームと合成され、ＭＰＥＧ等のフォーマットに符号化される。画面表示グラフィックスデータストリーム内のアイソクロナスデータの各パケットには、アドレス値が含まれている。画面表示グラフィックスデータは、表示装置により受信されると、画面表示バッファ内のアドレス値に対応するメモリ記憶位置にロードされる。表示装置では、好ましくは組込ストリームプロセッサを用いて、各パケットからヘッダ情報を分離するとともに、データが記憶されるべき適切なメモリ記憶位置を決定する。あるいは、他の適切な汎用又は特殊処理機構を用いて、各パケットからヘッダ情報を分離するとともに、データが記憶されるべき適切なメモリ記憶位置を決定する。
【００２２】
１画面の画面表示グラフィックスデータのデータストリームの最後には、トリガパケットが送られる。トリガパケットには、その画面の画面表示グラフィックスデータについての表示時間に対応するプレゼンテーション時間値が含まれている。トリガパケットの受信後、表示装置はプレゼンテーション時間値が示す時間で画面表示バッファから画面表示グラフィックスデータを表示する。また、トリガパケットにはトリガビットとオーバレイビットが含まれている。トリガビットは、書き込まれると、現フレームの記憶が完了したことを示す。オーバレイビットは、現在の画面表示グラフィックスデータのフレームをビデオデータフレームにかぶせるか否かを特定する。画面表示グラフィックスデータがビデオデータとともに表示される場合、表示装置は、好ましくは、ビデオデータストリームを復号化してから、復号化ビデオデータストリームを画面表示グラフィックスデータと組み合わせて表示する。好ましくは、ソースデバイスはＩＥＥＥ１３９４規格（１９９５年版）シリアルバスネットワークにより表示装置に接続されている。前フレームから変化したデータ部分のみが伝送される動画グラフィックスには、差分符号化を使用することが好ましい。
【００２３】
好ましくは、画面表示グラフィックスデータは他のデータストリームとは別に送られる。あるいは、画面表示グラフィックスデータは組み合わせられたデータストリームに合成されて送信される。複数の画面表示グラフィックスデータストリームを単一の表示装置に送ることができる。また、複数の画面表示グラフィックスデータストリームを調整して、複数の表示装置に送ることもできる。これら複数の画面表示グラフィックスデータストリームは、単一のソースデバイスから送ることもでき、複数のソースデバイスから送ることもできる。さらに、単一の画面表示グラフィックスデータストリームを同時に複数の表示装置に送ることもできる。
【００２４】
ＩＥＥＥ１３９４規格（１９９５年版）ケーブル９０により接続されたテレビジョン６０とＶＣＲ１００により構成される装置ネットワークの一例のブロック図を図３に示す。テレビジョン６０とＶＣＲ１００の構成要素についても図３に示す。テレビジョンは、ＶＣＲ１００とのデータやコマンドの送受信を行うためのＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路８６を備えている。ＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路８６は物理的インターフェース回路８８を有している。物理的インターフェース回路８８は、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０によりＶＣＲ１００に接続されている。ＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路８６は、好ましくは、ＶＣＲ１００からの通信の受信及び供給を行う組込ストリームプロセッサ８４に接続されている。組込ストリームプロセッサ８４は、ＶＣＲ１００からのビデオデータを供給するためのオーディオ／ビデオスイッチ７４に接続されている。また、組込ストリームプロセッサ８４は、圧縮された画面表示グラフィックスデータの伸長を行う伸長回路７６にも接続されている。伸長回路７６は、画面表示グラフィックスデータの処理の際に用いられるＤＭＡエンジン７７に接続されている。ＤＭＡエンジン７７は、組込ストリームプロセッサ８４からアドレス指定情報を受信するためにも接続されている。また、ＤＭＡエンジン７７は、ＶＣＲ１００からの伸長された画面表示グラフィックスデータを、組込ストリームプロセッサ８４からのアドレス指定情報により特定される位置に記憶する画面表示アドレス指定可能メモリバッファ７８にも接続されている。バッファ７８は、伸長された画面表示グラフィックスデータをディスプレイ６２に供給するためのＶＲＡＭ回路６４に接続されている。
【００２５】
また、テレビジョン６０は、同軸ケーブル又はアンテナから入力信号を受信するとともにチューナ８０を介してそれらの信号をオーディオ／ビデオスイッチ７４に送るために接続されたケーブル／アンテナインターフェース回路８２を備えている。オーディオ／ビデオスイッチ７４は、符号化されたビデオ信号を復号化して、復号化ビデオ信号をＶＲＡＭ回路６４に供給する復号化回路７２に接続されている。また、テレビジョン６０は、テレビジョン６０による生成及び表示が行われる画面表示グラフィックスデータを表すコマンドを受信するためのグラフィックスアプリケーションプログラミングインターフェース６８に接続された１以上のローカルアプリケーション７０を備えている。グラフィックスアプリケーションプログラミングインターフェース６８は、コマンドを受信して、コマンドから適切な画面表示グラフィックスデータを生成するレンダリングエンジン６６に接続されている。レンダリングエンジン６６は、生成した画面表示グラフィックスデータをＶＲＡＭ回路６４に供給するためにＶＲＡＭ回路６４に接続されている。好ましくは、ＶＲＡＭ回路６４は、異なるデータストリームを合成するとともに異なるタイプのデータを表示用に適切に合成するミキシング機能を有している。ＶＲＡＭ回路６４は、ビデオ信号をディスプレイ６２に供給するためにディスプレイ６２に接続されている。また、ＶＲＡＭ回路６４の動作を制御するとともに、ある時点でどの装置がＶＲＡＭ回路６４にアクセスするかを制御するために、コントローラ６３がＶＲＡＭ回路６４に接続されている。
【００２６】
ＶＣＲ１００は、テレビジョン６０とデータやコマンドの送受信を行うためのＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路１０２を備えている。ＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路１０２は物理的インターフェース回路１０４を有している。物理的インターフェース回路１０４は、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してテレビジョン６０に接続されている。ＶＣＲ１００は、ＶＣＲ１００により再生されているビデオテープやテレビジョン入力等のビデオソース１０６を備えている。ビデオソース１０６は組込ストリームプロセッサ１０９に接続され、組込ストリームプロセッサ１０９は、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してビデオデータストリームをテレビジョン６０に送信するためにＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路１０２に接続されている。また、ＶＣＲ１００は、テレビジョン６０により表示される画面表示グラフィックスデータを生成するグラフィックスソース１０８を備えている。グラフィックスソース１０８は、好ましくは、グラフィックスソース１０８により生成されたグラフィックスデータを圧縮する圧縮回路１１０に接続されている。圧縮回路１１０は、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してテレビジョン６０に圧縮グラフィックスデータを送信するためにＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路１０２に接続された組込ストリームプロセッサ１０９に接続されている。組込ストリームプロセッサ１０９は、組込ストリームプロセッサ８４と同様の機能を有し、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介して送信される前に、ソースデバイス１００からのデータを処理する。この処理には、ソースデバイス１００から送信されているパケットにヘッダを付加することが含まれる。他の実施例では、ソースデバイスは組込ストリームプロセッサ１０９を備えていない。
【００２７】
図３に示す構造は一例である。オーディオ／ビデオネットワークに多数の異なる構成要素の組み合わせを備えてもよいことは明らかである。また、データ、コマンド、パラメータについては、ＩＥＥＥ１３９４規格（１９９５年版）ネットワーク内の装置間で適切にいずれの方向にも送ることができる。
【００２８】
本発明を用いて、ＶＣＲ１００は、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介して、ビデオソース１０６からテレビジョン６０に符号化ビデオデータストリームを効率的に送信することができる。また、ＶＣＲ１００は、テレビジョン６０により表示される画面表示グラフィックスデータを生成する機能を有することができる。画面表示グラフィックスデータはグラフィックスソース１０８により生成され、好ましくはビデオデータストリームを含む他のデータストリームとは別にＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してアイソクロナスフォーマットでテレビジョン６０に送信される。あるいは、グラフィックスソース１０８からの画面表示グラフィックスデータは、ビデオソース１０６からのビデオデータストリームと組み合わされて、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してデジタルフォーマットで送信される。好ましくは、画面表示グラフィックスデータは、テレビジョン６０への送信前に圧縮回路１１０により可能且つ適切な方法で圧縮される。あるいは、画面表示グラフィックスデータは、圧縮せずに送信される。さらに他の実施例では、画面表示グラフィックスデータはアシンクロナスパケットを用いてＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介して非同期的に送信される。
【００２９】
画面表示グラフィックスデータは、テレビジョン６０により受信されると、組込ストリームプロセッサ８４により分離され、アイソクロナスパケットに含まれるアドレス値に対応するバッファ７８内のメモリ記憶位置にロードされる。１画面又はフレームの画面表示グラフィックスデータの最終パケットがＶＣＲ１００から送られた後、ＶＣＲ１００は、テレビジョン６０が画面表示グラフィックスデータを表示すべき表示時間に関する情報を含んだトリガパケットを送る。トリガパケットを受信すると、テレビジョン６０は、トリガパケット内のプレゼンテーション時間値により特定される時間でディスプレイ６２に表示されるように、画面表示バッファ７８内のデータをＶＲＡＭ回路６４にロードする。画面表示バッファ７８内のデータが圧縮されている場合、ＶＲＡＭ回路６４に供給される前に伸長回路７６が画面表示グラフィックスデータの伸長を行う。
【００３０】
好ましくは、上述のような画面表示グラフィックスデータの送信及び処理は、フルフレームのデータに対して行われる。あるいは、この送信及び処理動作は、一走査線等のごく一部のデータに対して行うこともできる。この後者の実施例では、記憶しなければならないデータが少ないので、ソースデバイスと表示装置には小型のデータバッファを設けることができる。いずれの場合も、ＶＲＡＭ回路６４に最後のデータをダンプする最終段階では、１フレームのデータを蓄積して、ユーザが視認できるようにＶＲＡＭ回路６４を切り換え、画面表示グラフィックスデータのフレーム間のスムーズな移行を可能にすることが必要である。
【００３１】
画面表示グラフィックスメモリバッファ７８の好ましい構成を図４に示す。メモリバッファ７８は、１フレームのデータがまとめて記憶される多数のメモリ記憶位置１２０〜１２４を有している。各メモリ記憶位置１２０〜１２４は個々にアドレス指定が可能である。しかし、メモリバッファ７８への書き込み時において、あるアドレスが特定された後は、次のアドレス値が供給されるまでメモリバッファ７８内の順次増加するアドレスにデータが書き込まれる。好ましくは、メモリバッファ７８内の最終記憶位置１２６には、メモリバッファ７８内のデータの表示時間を指定するのに用いられるトリガパケットが記憶される。あるいは、他の適切な指定トリガメモリバッファ又は位置にトリガパケットが記憶される。
【００３２】
ソースデバイスから表示装置にデータを送信するのに、好ましくは差分符号化方式を用いる。この差分符号化方式を用いて、前フレームから現フレームに変化したデータを持つパケットのみがソースデバイスから送信される。ソースデバイスから送信されたビデオデータが変化したパケットは、メモリバッファ７８ないの適切なメモリ記憶位置に書き込まれる。現フレームについての変化したすべてのパケットがメモリバッファ７８にロードされると、トリガパケットが最終記憶位置１２６にロードされる。この差分符号化方式では、画面表示グラフィックスデータの連続する各フレーム毎に転送が必要なデータの量が最小限となる。
【００３３】
以下に詳細に説明するが、トリガパケットには好ましくは２クワドレットのデータが含まれている。第１のクワドレットの最上位ビットは、論理的ハイレベルに設定されたトリガビットｔである。メモリバッファ内のトリガビットが論理的ハイレベルに設定されたことを表示装置が検出すると、メモリバッファ７８内の現フレームの記憶が完了したことを示す。トリガパケット内の第１のクワドレットの次の上位ビットはオーバレイビットｏであり、これは、現在の画面表示グラフィックスデータフレームをビデオデータフレームにかぶせるか否かを特定するものである。好ましくは、オーバレイビットｏが論理的ハイレベルである場合、現在の画面表示グラフィックスデータフレームをビデオデータフレームにかぶせることにする。現在の画面表示グラフィックスデータフレームをビデオデータフレームにかぶせる場合、テレビジョン６０が現在の画面表示グラフィックスデータをビデオデータと合成する。一方、オーバレイビットｏが論理的ローレベルである場合、現在の画面表示グラフィックスデータフレームはビデオデータフレームにかぶせない。第１のクワドレットの残りについてはリザーブとするので使用しない。トリガパケット内の第２のクワドレットには、現在の画面表示グラフィックスデータフレームが表示されるべき時間を特定するプレゼンテーション時間値が含まれている。このプレゼンテーション時間値は、即時表示から、プレゼンテーション時間値により示される適切な時間値における表示までの時間を特定する。
【００３４】
スムーズでちらつきのない画面更新を行うため、図５に示すように、テレビジョン６０内のＶＲＡＭ回路６４を２つの部分に分割することが好ましい。ＶＲＡＭ回路６４は、好ましくはＶＲＡＭ回路１２３とＶＲＡＭ回路１２１の２部分からなる。各ＶＲＡＭ回路１２１、１２３は、好ましくは１フレーム分のデータを記憶する容量を有している。テレビジョン６０内のコントローラ６３がＶＲＡＭ回路１２１、１２３の切り換えを管理する。１フレームのデータはまずＶＲＡＭ回路１２３に転送される。ＶＲＡＭ回路１２３が１フレームのデータを有すると、コントローラ６３は次フレームのデータをＶＲＡＭ回路１２１に記憶させる。ＶＲＡＭ回路１２１、１２３の一方がいっぱいのとき、コントローラ６３は、適切なプレゼンテーション時間でＶＲＡＭ回路１２１又は１２３内のデータをディスプレイ６２に表示させる。
【００３５】
図５に示すＶＲＡＭ回路６４は、表示すべきデータを扱う最も効率的な方法であると考えられるので好ましい。しかし、この方法では２フレームのデータを記憶するのに十分なＶＲＡＭが必要である。必要なＶＲＡＭの量を少なくする他の実施例を図６に示す。伸長回路７６からセレクタ１３０を介してデータが供給され、セレクタ１３０は第１のバッファ１３２又は第２のバッファ１３４のいずれかにデータを供給して、データが記憶される。バッファ１３２、１３４はＶＲＡＭバッファではなく、それぞれ１フレーム分のデータを記憶することができる通常のＲＡＭバッファである。そして、セレクタ１３６が適切なバッファ１３２又は１３４からＶＲＡＭ回路１３８にデータを送り、ディスプレイ６２に表示されるようにする。本実施例は、バッファ１３２、１３４とセレクタ１３０、１３６を介してデータを扱うことがさらに必要となるので、あまり好ましくない。しかし、本実施例では比較的安価なＲＡＭバッファを用いることにより、必要なＶＲＡＭの量を最小限にしている。
【００３６】
さらに他の実施例では、図７に示すように、伸長回路７６とＶＲＡＭ回路１３８の間に単一の中間バッファが設けられる。単一の中間バッファ１４０は、伸長回路７６からデータを受信し、ＶＲＡＭ回路１３８にデータを送信する。本実施例では、中間バッファ１４０がＶＲＡＭ回路１３８に１フレームのデータを送信しているときに、同時に伸長回路７６からデータを受信して使用可能なメモリ記憶位置にデータを記憶している。本実施例では、単一の中間バッファを有し、１フレーム分のみのデータ容量を有するＶＲＡＭ回路１３８を使用している。しかし、本実施例では、データが同時に中間バッファ１４０から転送されるとともに記憶されるので、データを扱うプロセス全体において正確な調整が必要である。
【００３７】
ＶＣＲ１００又は他のソースデバイスは、グラフィックスソース１０８からの画面表示グラフィックスデータを、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介して送信されるアイソクロナスパケットに対応する各部分に分割する。１フレームの画面表示グラフィックスデータは、アイソクロナスパケットにおいて送信されるような適切なサイズを有する各データブロックに分割される。差分符号化を用いる場合、新たなフレームで画素が異なるパケットのみを表示装置に送る。しかし、各パケットは画面表示バッファ７８内のアドレスに供給されるので、クワドレットのデータにおける画素が変化したときにそのクワドレットを送ることが好ましい。従って、好ましくは、差分符号化されたパケットには最低４バイトが含まれている。
【００３８】
ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスネットワークを介して画面表示グラフィックスデータを送信するためのアイソクロナスパケットの好ましいフォーマットを図８に示す。このパケットのフォーマットはＩＳＯ／ＩＥＣ６１８８３規格にも準拠するものである。アイソクロナスパケットには、パケットヘッダとデータフィールド又はペイロードが含まれている。アイソクロナスパケットヘッダは、データ長（data_length）フィールド、タグフィールド、チャネルフィールド、ｔコード(tCode）フィールド、ｓｙフィールド、ヘッダＣＲＣ（header_CRC）フィールドにより構成されている。データ長フィールドは、パケットに含まれるＣＩＰ（共通アイソクロナスパケット）ヘッダ内のバイト数を含む、データフィールド内のデータのバイト数を表す値を有している。タグフィールドは、アイソクロナスパケットにより搬送されるデータのフォーマットについての高レベルラベルを与えるものである。チャネルフィールドは、アイソクロナスパケットが送信されるチャネル番号を有している。ｔコードフィールドは、パケットのトランザクションコードを有している。アイソクロナスパケットの場合、ｔコードフィールドはＡｈ又はＣｈのいずれかの値を有している。ｓｙフィールドは、現在のアイソクロナスパケットのデータを、あるアプリケーション固有のイベントに同期させるために、あるアプリケーションにおいて使用される同期フラグを有している。
【００３９】
本発明に係る画面表示グラフィックスデータを送信するのに用いられるアイソクロナスパケットのデータフィールドのフォーマットを図９に示す。データフィールドは、拡張ＣＩＰヘッダとデータ部により構成される。拡張ＣＩＰヘッダには、各クワドレットにおけるヘッダビットのエンドと、各クワドレットの２つの最上位ビットにおけるフォームビットが含まれている。拡張ＣＩＰヘッダの好ましいフォーマットにおいて、ヘッダビットのエンドは、拡張ＣＩＰヘッダにおける４番目で最後のクワドレットまでは論理的「１」に設定されない。ヘッダビットのエンドが論理的「１」の値になると、現在のクワドレットがＣＩＰヘッダにおける最後のクワドレットであることを示す。ＣＩＰヘッダにおいて、ＳＩＤフィールドは送信ノードのソースノードＩＤ値を有している。ＤＢＳフィールドは、各クワドレット内のデータブロックのサイズを表す値を有している。ＦＮフィールドは、ソースパケットが分割されるデータブロック数を表す分数を有している。ＱＰＣフィールドは、分割されたデータブロックのサイズを等しくするためにソースパケットに付加されるダミークワドレット数を表す値を有している。ソースパケットが分割されていないことをＦＮフィールドが示す場合、ＱＰＣフィールドはゼロの値を有する。ＳＰＨフラグは、ソースパケットがソースパケットヘッダを有するか否かを表す。ソースパケットがソースパケットヘッダを有しているときは、ＳＰＨフラグは論理的「１」に設定される。ＲＳＶフィールドは後に拡張を行うためのリザーブである。ＤＢＣフィールドは、データブロックのロスを検出するためのデータブロック連続性カウンタである。ＦＭＴフィールドは、パケットのフォーマットを識別するフォーマット識別子を有している。ＦＤＦフィールドはフォーマット依存型フィールドであり、パケットのフォーマットに依存する。ＳＹＴフィールドは、送信器と受信器を同期させるのに用いられる。ＯＳＤバッファアドレス（OSD_buffer_address）フィールドは、アイソクロナスパケットに含まれる画面表示グラフィックスデータが、画面表示グラフィックスデータバッファ７８において記憶されるアドレスを有している。残りのデータ部は、アイソクロナスパケットにおける実際の画面表示グラフィックスデータペイロードを有している。
【００４０】
トリガパケットは、好ましくはアイソクロナスパケットであって、図８に示すのと同じフォーマットを有している。しかし、データフィールドは、図９に示すような画面表示グラフィックスパケットのデータフィールドとは異なる。トリガパケットのデータフィールドの好ましいフォーマットを図１０に示す。データフィールドの拡張ＣＩＰヘッダ部のフォーマットは、上述の図９に示すフォーマットと同じである。ＯＳＤバッファアドレスフィールドは、トリガパケットが書き込まれるアドレスを表す値を有している。データペイロードにおいて、トリガパケットは好ましくは３つのクワドレットを有している。第１のクワドレットには、最上位ビットとしてのトリガビットｔが設けられ、トリガパケットについて論理的「１」の値に設定されている。トリガパケットにおける第１のクワドレットの次の上位ビットはオーバレイビットｏである。オーバレイビットｏは、現在の画面表示グラフィックスデータフレームをビデオデータフレームにかぶせるか否かを特定するものである。トリガパケットにおける第２及び第３のクワドレットには、好ましくは、画面表示グラフィックスデータの現フレームが表示される時間値を表す６４ビットの値を有するプレゼンテーションタイム（presentation_time）フィールドが設けられている。すべて論理的「０」からなるプレゼンテーション時間値は、即時プレゼンテーション時間を示す。
【００４１】
トリガビットｔが書き込まれると、表示装置には、バッファ７８が適切なプレゼンテーション時間で表示できるフルフレームの画面表示グラフィックスデータを有していることが通知される。そして、データがＶＲＡＭ回路６４に転送され、プレゼンテーション時間値により特定される時間に表示される。当該分野の技術にとっては明らかであるように、トリガビットｔを有することが好ましいが、トリガビットを必要としないことも可能である。他の実施例において、プレゼンテーション時間値を含むトリガビットのライトトランザクションはトリガイベントとして動作し、表示装置には、バッファ７８がプレゼンテーション時間値により特定された時間に表示すべき１フレームの画面表示グラフィックスデータを有していることが通知される。
【００４２】
画面表示グラフィックスソースデバイスと表示装置の間で通信が開始されると、画面表示グラフィックスデータの伝送及び処理に使用するパラメータを決定するため、ソースデバイスと表示装置の間でネゴシエーションが行われる。このネゴシエーション処理では、表示装置における画面表示バッファ７８のアドレス、画面表示バッファ７８のサイズ、ビット深さ等の画面表示グラフィックスデータの属性等のパラメータを決定する。好ましくは、画面表示バッファ７８のアドレスは、すべての表示装置において同じアドレスになるように固定されている。あるいは、画面表示バッファ７８のアドレスは、単一のバッファベースアドレス又は表示装置により用いられる複数のバッファのうちの１つに対応するアドレスのいずれかになるように、表示装置により定められている。表示装置において、ネゴシエーションプロセスでは、画面表示グラフィックスデータが受信されるアイソクロナスチャネルの決定と、このチャネルの画面表示バッファとして用いられる内部バッファの割り当てが行われる。
【００４３】
好ましくは、いずれの時点においても、１つのソースデバイスのみが１つの画面表示グラフィックスバッファ７８に書き込んでいるものとする。あるいは、表示装置は、複数の画面表示バッファ７８から同時に画面表示グラフィックスデータを表示することができる。この後者の実施例は、ピクチャインピクチャ等のマルチ表示技術を組み込んだ表示装置において有効である。各バッファ７８は各表示毎に別々に維持される。この実施例では、すべてのソースデバイスが同じバッファアドレスに画面表示グラフィックスデータを送る場合、組込ストリームプロセッサ８４がこのデータを受信して、データが受信されたアイソクロナスチャネルに応じて表示装置内の適切な画面表示バッファに供給する。
【００４４】
また、ソースデバイスは、好ましくは、複数の画面表示グラフィックスデータストリームを単一の表示装置に送る、又は、複数の表示装置における複数の画面表示グラフィックスデータストリームの表示を調整する能力を有している。また、ソースデバイスは、単一の画面表示グラフィックスデータストリームを複数の表示装置に同時に送って、画面表示グラフィックスデータの調整表示を行う能力を有している。
【００４５】
画面表示グラフィックスバッファ７８が１つも割り当てられていないアイソクロナスチャネル上の表示装置により受信されたパケットは、組込ストリームプロセッサ８４により放棄される。また、上述のような画面表示グラフィックスパケットに対応する正しいヘッダ構造を有していない入力アイソクロナスパケットについても、組込ストリームプロセッサ８４により放棄される。組込ストリームプロセッサ８４は、拡張ＣＩＰヘッダの４つのクワドレットにおけるヘッダエンドとフォームビットの特定の組み合わせにより、画面表示グラフィックスパケットを認識する。
【００４６】
好ましくは、テレビジョン６０により受信されているアイソクロナスチャネルでアイソクロナスパケットが受信されたとき、ＩＥＥＥ１３９４規格（１９９５年版）インターフェース回路８６は組込ストリームプロセッサ８４にそのパケットを送る。組込ストリームプロセッサ８４は、好ましくは、不要なアイソクロナスパケットに対するフィルタとしても、適切に受信された画面表示アイソクロナスパケットのプロセッサとしても動作する。適切に受信されたアイソクロナスパケットについては、組込ストリームプロセッサ８４は、受信したアイソクロナスパケットを分析し、そのパケットがビデオデータを有しているか画面表示グラフィックスデータを有しているかを判断し、パケットからヘッダを分離し、パケットがビデオデータを有している場合にはＡ／Ｖスイッチ７４にデータペイロードを供給し、パケットが画面表示グラフィックスデータを有している場合には伸長回路７６にデータペイロードを供給する。好ましくは、画面表示グラフィックスデータは送信時に圧縮されているので、処理前に伸長されなければならない。あるいは、画面表示グラフィックスデータは、送信時に圧縮されていないので、伸長回路７６は必要ない。その後、画面表示グラフィックスデータは、画面表示バッファ７８内の適切な位置にデータを記憶するためのＤＭＡエンジン７７を介して、画面表示バッファ７８に供給される。ＤＭＡエンジン７７は、現在の画面表示グラフィックスデータが記憶されるべき画面表示バッファ７８内の位置を特定するアドレス指定情報を、組込ストリームプロセッサ８４から受信する。ＤＭＡエンジン７７からは、現在の画面表示グラフィックスデータが画面表示バッファ７８内の適切な位置に記憶される。
【００４７】
画面表示グラフィックスデータが送信時に圧縮されている場合、データは伸長回路７６に供給されて、画面表示バッファ７８に記憶される前に伸長される。データがソースデバイスにより圧縮されている場合、送信されるデータのタイプに対して適切な既知の方法により圧縮されている。伸長回路７６は、適切な伸長手法を用いて圧縮データの伸長を行う。他の実施例では、伸長回路７６は伸長されたデータを蓄積する作業バッファを備えている。作業バッファがいっぱいになると、伸長回路７６はＤＭＡエンジン７７を起動させ、ＤＭＡエンジン７７が、伸長された画面表示グラフィックスデータを画面表示バッファ７８内の適切な位置に供給する。しかし、本発明の好ましい実施例では、伸長回路７６は作業バッファを備えず、伸長されたデータを一度に１クワドレットずつ、ＤＭＡエンジン７７に直接供給する。ＤＭＡエンジン７７は、組込ストリームプロセッサ８４からデータの開始アドレスを受信する。従って、ＤＭＡエンジンが伸長回路７６からデータを受信している限り、ＤＭＡエンジンは画面表示バッファ７８内の順次増加するアドレス位置に伸長されたデータを記憶する。伸長回路７６は、現在のパケットの画面表示グラフィックスデータの伸長を終了すると、パケットが完成したことをＤＭＡエンジン７７に通知する。そして、ＤＭＡエンジン７７と伸長回路７６は、組込ストリームプロセッサ８４から供給される次のアイソクロナスパケットを待機する。
【００４８】
組込ストリームプロセッサ８４、１０９の好ましい実施例については、本願において参照する米国特許出願第０８／６１２，３２２号、１９９６年３月７日出願、「アプリケーションとバス構造の間を通る高速アイソクロナスデータストリームの管理及び操作を行うためのアイソクロナスデータパイプ（ISOCHRONOUS DATA PIPE FOR MANAGING AND MANIPULATING A HIGH-SPEED STREAM OF ISOCHRONOUS DATA FLOWING BETWEEN AN APPLICATION AND A BUS STRUCTURE）」に提示されている。組込ストリームプロセッサ８４はプログラム可能であり、データを適切なフォーマットにするのに必要なデータ操作を行うために、データストリームに対する一連のインストラクションを実行する。本発明では、組込型ストリームプロセッサ８４は、画面表示グラフィックスデータを含むアイソクロナスパケットを受信し、パケットからヘッダを分離し、パケットの画面表示グラフィックスデータペイロードを伸長回路７６に供給するとともに、アドレス指定情報をＤＭＡエンジン７７に供給する。本発明では、組込型ストリームプロセッサ１０９は、ビデオソース１０６及びグラフィックスソース１０８からデータを受信し、パケットにヘッダを付加し、ＩＥＥＥ１３９４インターフェース回路１０２にパケットを供給する。あるいは、適切な処理能力を有する機構であればいずれのものでも、組込型ストリームプロセッサ８４、１０９の代わりに用いることができることは、当該分野の技術者にとって明らかである。
【００４９】
上述のように、本発明の他の実施例では、表示装置が複数の画面表示バッファからの画面表示グラフィックスデータを同時に表示することが可能である。本実施例に必要なテレビジョン６０内のデータ処理コンポーネントを図１１に示す。ＤＭＡエンジン７７は、画面表示バッファ１５０、１５２、１５４に接続されている。画面表示バッファ１５０、１５２、１５４は、それぞれミキサ回路１５６に接続されている。ミキサ回路１５６はＶＲＡＭ回路６４に接続されている。本実施例では、テレビジョン６０内の組込型ストリームプロセッサ８４が、入力されてくるアイソクロナスチャネル番号と画面表示バッファ１５０、１５２、１５４との対応付けを行う。画面表示バッファ１５０、１５２、１５４は、それぞれ別々に保持されており、それぞれ１つのアイソクロナスチャネル番号に対応する。組込型ストリームプロセッサ８４がアイソクロナスパケットを受信すると、チャネル番号が決定され、適切な画面表示バッファアドレスに対応する適切なアドレス指定情報がＤＭＡエンジン７７に供給される。そして、ミキサ回路１５６がバッファ１５０、１５２、１５４からＶＲＡＭ回路６４にデータを供給する。ミキサ回路１５６は、表示用に各画面のデータの入れ替えや各画面のデータの組み合わせを行って、ユーザに表示するのに適切な方法で、１以上のバッファからのデータを合成する。
【００５０】
１画面の画面表示グラフィックスデータを送信するときにソースデバイス１００が行う好ましいステップのフローチャートを図１２に示す。この好ましい送信方法はステップ２００において開始する。ステップ２０２において、グラフィックスソース１０８によりフル画面の画面表示グラフィックスデータが生成される。差分符号化を用いる場合、画素が変化する画面表示グラフィックスデータのみが生成される。ステップ２０４において、画面表示グラフィックスデータが圧縮回路１１０に送信され、圧縮される。あるいは、圧縮ステップを省略して画面表示グラフィックスデータの圧縮を行わない。ステップ２０６において、圧縮された画面表示グラフィックスデータはソースパケットに分割される。ステップ２０８において、ソースパケットヘッダがソースパケットに付加される。フルパケットを形成するのに十分なデータを有していないソースパケットがあれば、各ソースパケットをフルパケットにするためにステップ２１０でパディングバイトが付加される。
【００５１】
圧縮データを有するソースパケットは、ステップ２１２において、組込型ストリームプロセッサ１０９によりアイソクロナスパケットヘッダとＣＩＰヘッダとを有するアイソクロナスパケットに組み合わせられて、インターフェース回路１０２に供給される。アイソクロナスパケットに組み合わせられたソースパケットからなるデータストリームの例を図１４に示す。各ソースパケット１６０〜１７２は、ソースパケットヘッダとデータペイロードとを有している。多数のソースパケットを組み合わせてアイソクロナスパケットを形成する。図１４では、ソースパケット１６０、１６２、１６４を組み合わせてアイソクロナスパケット１７４を形成し、ソースパケット１６６、１６８、１７０を組み合わせてアイソクロナスパケット１７６を形成する。各アイソクロナスパケットは、上述のようにアイソクロナスパケットヘッダとＣＩＰヘッダとを有している。
【００５２】
そして、ステップ２１４において、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバスケーブル９０を介してアイソクロナスパケットが表示装置６０に送信される。１画面の画面表示グラフィックスデータが送られると、ステップ２１６において、グラフィックスソース１０８によりアイソクロナストリガパケットが生成される。ステップ２１８では、インターフェース回路１０２によりアイソクロナストリガパケットが表示装置に送信される。トリガパケットが送信されると、ステップ２２０において、この画面の画面表示グラフィックスデータについてのプロセスが終了する。図１２に示すプロセスは、ＶＣＲ１００により生成される各画面の画面表示グラフィックスデータについて繰り返し行う。
【００５３】
画面表示グラフィックスデータを受信するときに表示装置６０が行う好ましいステップのフローチャートを図１３に示す。この好ましい方法はステップ２３０において開始する。ステップ２３２において、表示装置によりアイソクロナスパケットが受信される。ステップ２３４では、アイソクロナスパケットが受信されたチャネル番号を決定する。そして、ステップ２３６において、組込型ストリームプロセッサ８４により、現在のアイソクロナスパケットが画面表示グラフィックスデータを有しているかビデオデータを有しているかを判断する。現在のアイソクロナスパケットがビデオデータ、オーディオデータ又は他の非画面表示グラフィックスデータを有している場合、そのパケットはＡ／Ｖスイッチ７４に転送され、ステップ２３８において非画面表示グラフィックスデータとして処理され、プロセスはステップ２３２に戻って次のアイソクロナスパケットを受信する。一方、現在のアイソクロナスパケットが画面表示グラフィックスデータを有している場合、ステップ２４０において、組込型ストリームプロセッサ８４によりパケットからヘッダ情報が分離される。そして、ステップ２４１において、ソースパケットヘッダ内のデータを用いて、ソースパケットが再構成される。
【００５４】
ステップ２４２において、現在のデータが記憶されるべきバッファ７８内のアドレスを決定する。画面表示グラフィックスデータが既に圧縮されている場合、画面表示グラフィックスデータが伸長回路７６に供給され、ステップ２４４において伸長が行われる。ステップ２４６において、伸長されたデータが画面表示バッファ７８内の適切なアドレスに記憶される。そして、ステップ２４８において、このパケットがトリガパケットであったか否かを判断する。パケットがトリガパケットではなかった場合、プロセスはステップ２３２に戻って次のアイソクロナスパケットを受信する。
【００５５】
現在のパケットがトリガパケットである場合、ステップ２５０において、パケット内のプレゼンテーション時間値が決定される。そして、プレゼンテーション時間になるまでステップ２５２において待機する。プレゼンテーション時間になると、ステップ２５４において、画面表示バッファ７８からのデータが画面表示バッファ７８からＶＲＡＭ回路６４に転送され、ディスプレイ６２に表示される。そして、プロセスはステップ２３２に戻って次のアイソクロナスパケットを受信する。
【００５６】
上述のように、ソースデバイスから表示装置に画面表示グラフィックスデータを送信するにはアイソクロナスパケットを用いる。アイソクロナスパケットは、それぞれ、表示装置内のメモリ記憶位置に対応するアドレスを有している。画面表示グラフィックスデータはソースデバイスにより生成され、好ましくは非画面表示グラフィックスデータとは別に、アイソクロナスデータストリームとして表示装置に送信される。あるいは、画面表示グラフィックスデータは、ビデオデータ等の他のデータストリームと組み合わせられ、ＩＥＥＥ１３９４規格（１９９５年版）シリアルバス等の高速シリアルインターフェースを介して、ソースデバイスから表示装置に送信される。表示装置で画面表示グラフィックスデータを表示するのに、グラフィックスプリミティブやＨＡＶｉコマンド等の特定のグラフィックスコマンドは使用しない。また、画面表示グラフィックスデータをソースデバイスから送信する前に、画面表示グラフィックスデータの符号化は不要である。ある装置が符号化を必要とせず純粋なグラフィックスデータを送信することを可能にすることにより、ミニディスク等のビデオ性能が限られた装置でも、ユーザとのインターフェーシングを行うためにグラフィックスデータを表示装置に送ることができる。これにより、ユーザは表示装置を介してホームオーディオシステムを構築する等を行うことができる。
【００５７】
各パケットの画面表示グラフィックスデータには、画面表示バッファを形成する表示装置内のメモリアドレスに対応するアドレス値が含まれている。表示装置により受信されると、画面表示グラフィックスデータは画面表示バッファ内の適切なメモリ記憶位置にロードされる。組込型ストリームプロセッサを用いて、各アイソクロナスパケットからヘッダ情報を分離するとともに、そのデータが記憶されるべき画面表示バッファ内の適切なメモリ記憶位置を決定する。そして、１画面の画面表示グラフィックスデータの最後にトリガパケットが送られる。トリガパケットが受信されると、表示装置は、特定のプレゼンテーション時間に表示装置により表示されるように、画面表示バッファに記憶されたデータをＶＲＡＭ回路に転送する。画面表示グラフィックスデータがビデオデータストリームにかぶせられている場合、表示装置はビデオデータストリームを復号化した後、復号化ビデオストリームを画面表示グラフィックスデータと組み合わせて表示する。データの一部のみが前フレームから変化しているようなデータフレームを転送するときには、差分符号化を使用する。
【００５８】
以上、本発明の構成及び動作の原理を理解しやすくするため、詳細事項を含んだ具体的な実施例を用いて本発明を説明した。このような具体的な実施例や詳細事項については、添付の請求の範囲を限定するものではない。本発明の趣旨を逸脱しない範囲で実施例の変更を行うことができることは、当該分野の技術者にとって明らかである。具体的には、本発明の好ましい実施例ではＩＥＥＥ１３９４規格（１９９５年版）シリアルバス構造を用いているが、ＩＥＥＥ１３９４の他のバージョンや将来的なバージョンを含む他の適切なデジタルインターフェース又はバス構造でも本発明を実施できることは、当該分野の技術者にとって明らかである。
【図面の簡単な説明】
【図１】  ＩＥＥＥ１３９４規格（１９９５年版）により定義されるプロトコルを示す図である。
【図２】  テレビジョンとＶＣＲからなる従来のホームオーディオ／ビデオネットワークの例を示すブロック図である。
【図３】  テレビジョンとＶＣＲからなる、本発明に係る装置のネットワークの例を示すブロック図である。
【図４】  本発明の画面表示グラフィックスメモリバッファの好ましい構成を示す図である。
【図５】  本発明のＶＲＡＭ回路の好ましい構成を示す図である。
【図６】  本発明のＶＲＡＭ回路の他の構成を示す図である。
【図７】  伸長器とＶＲＡＭ回路の間の単一の中間バッファを備えた、本発明の他の構成を示す図である。
【図８】  本発明に係る画面表示グラフィックスデータを送信するためのアイソクロナスパケットの好ましいフォーマットを示す図である。
【図９】  本発明のアイソクロナスパケットのデータフィールドの好ましいフォーマットを示す図である。
【図１０】  本発明のトリガパケットのデータフィールドの好ましいフォーマットを示す図である。
【図１１】  テレビジョン６０の他の実施例におけるデータ処理素子を示すブロック図である。
【図１２】  １画面の画面表示グラフィックスデータを送信するときにソースデバイスが行う好ましいステップを示すフローチャートである。
【図１３】  画面表示グラフィックスデータを受信するときに表示装置が行う好ましいステップを示すフローチャートである。
【図１４】  アイソクロナスパケットのストリームにソースパケットのストリームを組み合わせる様子を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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