(57)【特許請求の範囲】
【請求項１】
１サンプリング周期当たり固定された所定の回数のメモリアクセスタイミングを持ち、同一の外部メモリにアクセスするＤＳＰを同一パッケージ内に複数有するデータ処理用ＬＳＩであって、
該ＬＳＩは、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合外部メモリにアクセスの命令を出さず、ひとつのＤＳＰからのみ命令があった場合にはそのアクセスの命令を有効にする制御を行うリードライト制御手段と、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合どのＤＳＰにもメモリアクセスを行わせず、ひとつのＤＳＰからのみ命令があった場合にはそのＤＳＰにメモリアクセスさせる制御を行うアクセス判定手段と、
アクセス判定手段からの判定信号に応じて、ＤＳＰからのアドレスを出力する第１のセレクタと、
同じく上記判定信号に基づいてＤＳＰからのデータを出力させる第２のセレクタとを有し、
上記ＤＳＰ内には、上記アクセス判定手段からの判定信号に応じて、外部メモリからのデータを取得するデータ取得制御手段を
備えたことを特徴とするデータ処理用ＬＳＩ。
【請求項２】
１サンプリング周期当たり固定された所定の回数のメモリアクセスタイミングを持ち、楽音波形データを記憶する１つの外部メモリにアクセスするＤＳＰを同一パッケージ内に複数有するデータ処理用ＬＳＩであって、
該ＬＳＩは、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合外部メモリにアクセスの命令を出さず、ひとつのＤＳＰからのみ命令があった場合にはそのアクセスの命令を有効にする制御を行うリードライト制御手段と、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合どのＤＳＰにもメモリアクセスを行わせず、ひとつのＤＳＰからのみ命令があった場合にはそのＤＳＰにメモリアクセスさせる制御を行うアクセス判定手段と、
アクセス判定手段からの判定信号に応じて、ＤＳＰからのアドレスを出力する第１のセレクタと、
同じく上記判定信号に基づいてＤＳＰからのデータを出力させる第２のセレクタとを有し、
上記ＤＳＰ内には、上記アクセス判定手段からの判定信号に応じて、外部メモリからのデータを取得するデータ取得制御手段を
備えたことを特徴とするデータ処理用ＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の外部メモリにアクセスするＤＳＰを同一パッケージ内に複数有するデータ処理用ＬＳＩに関する。
【背景技術】
【０００２】
近年、音声や楽器音、オーディオ信号をデジタル処理できるＤＳＰを使った信号処理量が増える傾向にある。そのために、信号処理能力の高いＤＳＰを使用するか、複数のＤＳＰを使用するなどして、対応が行われている。
【０００３】
こうしたＤＳＰ２ｃは、図１０に示すように、デジタル遅延データ保存用に、外部メモリ１０２を接続して使用するのが一般的である。同図では、１サンプリング周期（４４.１ＫＨｚ）中に、外部メモリ１０２にアクセス可能なタイミングが６４回ある状態が示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、外部メモリで遅延させる量がメモリサイズに比べて少量の場合などは、外部メモリをそれぞれに独立して接続するのは容量の無駄が多く、コスト的にも高くなってしまう。また複数のＤＳＰを使用した場合には、通常複数の外部メモリが必要になり、ディスクリート部品が多くなって、回路設計上問題がある。
【０００５】
本発明は、以上のような問題に鑑み創案されたもので、複数のＤＳＰを１パッケージ化し、しかもこれらのＤＳＰが１つの外部メモリを共用できるデータ処理用ＬＳＩを提供することで、上記問題の解決を図ろうとするものである。
【０００６】
また第２の目的は、このようなデータ処理用ＬＳＩを、特に１つの外部メモリに記憶された楽音波形データに対するエフェクト処理に用いることができる構成を提供せんとするものである。
【課題を解決するための手段】
【０００７】
そのため本発明の構成は、
１サンプリング周期当たり固定された所定の回数のメモリアクセスタイミングを持ち、同一の外部メモリにアクセスするＤＳＰを同一パッケージ内に複数有するデータ処理用ＬＳＩであって、
該ＬＳＩは、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合外部メモリにアクセスの命令を出さず、ひとつのＤＳＰからのみ命令があった場合にはそのアクセスの命令を有効にする制御を行うリードライト制御手段と、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合どのＤＳＰにもメモリアクセスを行わせず、ひとつのＤＳＰからのみ命令があった場合にはそのＤＳＰにメモリアクセスさせる制御を行うアクセス判定手段と、
アクセス判定手段からの判定信号に応じて、ＤＳＰからのアドレスを出力する第１のセレクタと、
同じく上記判定信号に基づいてＤＳＰからのデータを出力させる第２のセレクタとを有し、
上記ＤＳＰ内には、上記アクセス判定手段からの判定信号に応じて、外部メモリからのデータを取得するデータ取得制御手段を
備えたことを基本的特徴としている。
【０００８】
上記構成によれば、同一タイミングに夫々のＤＳＰからリード命令又はライト命令があった場合には、リードライト制御手段がこれらの命令のいずれを有効にするか制御すると共に、同じく同一タイミングに夫々のＤＳＰのリード命令又はライト命令があった場合に、アクセス判定手段がどのＤＳＰにメモリアクセスさせるかを判定する。そして、第１のセレクタは、アクセス判定手段からの判定信号に応じて、ＤＳＰからのアドレスを外部メモリに対し出力し、また第２のセレクタは、同じく上記判定信号に基づいてＤＳＰからのデータを外部メモリに対し出力させる。他方アクセス判定手段によりメモリアクセスを行いデータ読み出しを行ったＤＳＰは、該アクセス判定手段からの判定信号を受けて、該ＤＳＰ内に備えられたデータ取得制御手段により、外部メモリから入力されるデータを取得することになる。このような各手段の作用により、複数のＤＳＰを１パッケージ化し、しかもこれらのＤＳＰが１つの外部メモリを共用できるデータ処理用ＬＳＩが提供できるようになる。
【０００９】
また請求項２の構成は、
１サンプリング周期当たり固定された所定の回数のメモリアクセスタイミングを持ち、楽音波形データを記憶する１つの外部メモリにアクセスするＤＳＰを同一パッケージ内に複数有するデータ処理用ＬＳＩであって、
該ＬＳＩは、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合外部メモリにアクセスの命令を出さず、ひとつのＤＳＰからのみ命令があった場合にはそのアクセスの命令を有効にする制御を行うリードライト制御手段と、
同一タイミングに夫々のＤＳＰからの命令が複数あった場合どのＤＳＰにもメモリアクセスを行わせず、ひとつのＤＳＰからのみ命令があった場合にはそのＤＳＰにメモリアクセスさせる制御を行うアクセス判定手段と、
アクセス判定手段からの判定信号に応じて、ＤＳＰからのアドレスを出力する第１のセレクタと、
同じく上記判定信号に基づいてＤＳＰからのデータを出力させる第２のセレクタとを有し、
上記ＤＳＰ内には、上記アクセス判定手段からの判定信号に応じて、外部メモリからのデータを取得するデータ取得制御手段を
備えたことを特徴としている。
【００１０】
複数のチャンネルから楽音波形データが出力される場合、該楽音波形データにエフェクトをかけるＤＳＰは、かけるべきエフェクトの数（異なる種類のエフェクトの場合も含む）によっては、２つ以上用いられることがある。このような、ＤＳＰを使用した信号処理の増加に伴うＤＳＰの複数実装化は、１パッケージ化してシステムＬＳＩとする方が、消費電力の削減や処理スピードの向上を図る上で合理的であると考えられる。従って、請求項２の構成は、複数のＤＳＰを１パッケージ化し、しかもこれらのＤＳＰが１つの外部メモリを共用できるデータ処理用ＬＳＩの構成を、楽音波形データにエフェクトをかけるための構成として用いるものを提供している。
【発明の効果】
【００１１】
本発明の請求項１〜請求項２記載のデータ処理用ＬＳＩによれば、複数のＤＳＰを１パッケージ化し、しかもこれらのＤＳＰが１つの外部メモリを共用できるＬＳＩが提供されることで、外部メモリの容量の無駄をなくすことができ、且つ複数のＤＳＰを用いた信号処理を行う回路の設計がより簡便化できるようになるという優れた効果を奏し得る。
【００１２】
特に請求項２のように、ＤＳＰによって楽音波形データに２種以上のエフェクトをかけるため、ＤＳＰが２つ以上必要になる場合、外部メモリの容量の無駄をなくすことができ、且つ該構成が用いられる電子楽器などの回路周りが複雑にならずに済み、製造工程を短縮化できるというメリットが得られるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図示例と共に説明する。
図１は、本発明に係る波形再生装置の構成が用いられた電子鍵盤楽器の回路概略図である。
【００１４】
本電子鍵盤楽器では、音色設定も複数できるが、それらの音色にかけることのできるエフェクトも２つ同時に設定することができるようになっており、それらは、後述する操作パネルのパネル操作により、１）音色設定で２つのエフェクトが自動的に決まる場合と、２）付加しようとするエフェクトの演奏者による選択で２つのエフェクトが決定される場合と、がある。
【００１５】
本電子鍵盤楽器は、図１に示すように、システムバス１１０を介して、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３、パネルスキャン回路１１４ａ、鍵盤スキャン回路１１５ａ、音源１００及びエフェクトＬＳＩ１０が相互に接続されて構成されている。システムバス１１０は、アドレス信号、データ信号又は制御信号等を送受するために使用される。
【００１６】
ＣＰＵ１１１は、ＲＯＭ１１２に記憶されている制御プログラムに従って動作することにより本電子鍵盤楽器の全体を制御する。
【００１７】
上記ＲＯＭ１１２は、上述した制御プログラムの他に、ＣＰＵ１１１が参照する種々のデータを記憶する。
【００１８】
上記ＲＡＭ１１３は、ＣＰＵ１１１が各種処理を実行する際に、種々のデータを一時記憶するために使用される。このＲＡＭ１１３には、レジスタ、カウンタ、フラグ等が定義されている。このうちの主なものについて説明する。
【００１９】
（ａ）音色設定フラグ：後述する操作パネル１１４の設定により、音源１００から発生させる音色をどのチャンネルから発生させるかを示すためのデータを記憶する。
【００２０】
（ｂ）エフェクト設定フラグ：複数種類の選択可能なエフェクトから、音色設定により自動的にその音色に設定されるべき１又は２の本フラグが選択されるか、又は演奏者による直接の選択によって１又は２の本フラグが設定され、その設定データを記憶する。
【００２１】
（ｃ）２チップモードフラグ：本電子鍵盤楽器は、音源１００から発生せしめられた楽音データに対するエフェクト付加に関し、上述のような音色設定により又は演奏者による選択によってエフェクトが決定された場合、上記ＣＰＵ１１１によりエフェクト設定フラグの数が確認され、その数が２つの場合、後述するエフェクトＬＳＩ１０内で使用されるＤＳＰが２つ（ＤＳＰ２ａ及びＤＳＰ２ｂ）使用されることになるため、２チップモードであるフラグが立つことになる（＝１）。この時ＣＰＵ１１１は、該２チップモードフラグを参照し、モード切替信号を出力する（０：１チップモード、１：２チップモード）。
【００２２】
パネルスキャン回路１１４ａには、操作パネル１１４が接続されている。操作パネル１１４には、例えば演奏で使用する音色の設定や、出力される楽音に任意のエフェクトの付加を設定できるパネルスイッチなどがある。その場合は、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、その音色の出力の際付加すべきエフェクトが自動的に選択され、上記エフェクト設定フラグが設定される。また、上述のように、演奏者の操作パネル１１４のパネルスイッチなどの直接の操作により、エフェクト設定フラグが変更され、２チップモードフラグが設定されて、エフェクトＬＳＩ１０が２チップモードに設定される場合もある。尚、図示は省略するが、各スイッチの設定状態を表示するＬＥＤ表示器、種々のメッセージを表示するＬＣＤ等が設けられている。
【００２３】
上記音色設定や演奏者の操作パネル１１４の操作により、上記２チップモードフラグが解除されると、エフェクトＬＳＩ１０内のＤＳＰは、ＤＳＰ２ａ又はＤＳＰ２ｂのいずれか１つが使用される状態となり、エフェクトがかけられない状態で楽音が出力されたり、或いは１つのエフェクトがかけられて出力されたりできるようになる。またその音色設定変更や操作パネル１１４の操作により、２チップモードフラグが設定されると、２つのエフェクトがかけられて出力されたりできるようになる。
【００２４】
上記パネルスキャン回路１１４ａは、ＣＰＵ１１１からの指令に応答して操作パネル１１４上の各スイッチをスキャンし、このスキャンにより得られた各スイッチの開閉状態を示す信号に基づいて、各スイッチを１ビットに対応させたパネルデータを作成する。各ビットは、例えば「１」でスイッチオン状態、「０」でスイッチオフ状態を表す。このパネルデータは、システムバス１１０を介してＣＰＵ１１１に送られる。このパネルデータは、操作パネル１１４上のスイッチのオンイベント又はオフイベントが発生したかどうかを判断するために使用される。
【００２５】
また、パネルスキャン回路１１４ａは、ＣＰＵ１１１から送られてきた表示データを操作パネル１１４上のＬＥＤ表示器及びＬＣＤに送る。これにより、ＣＰＵ１１１から送られてきたデータに従って、ＬＥＤ表示器が点灯／消灯され、またＬＣＤにメッセージが表示される。
【００２６】
上記鍵盤スキャン回路１１５ａには、鍵盤１１５で生成される押鍵データを検出する。すなわち、これらの鍵盤１１５には、夫々２点スイッチが設けられており、任意の鍵盤１１５が所定以上の深さまで押し下げられたことを検出すると、その鍵盤の音高データ（キーナンバ）の押鍵信号を生成すると共に、２点スイッチ間を通過する速度からベロシティを生成し、それらを押鍵データとして、鍵盤スキャン回路１１５ａに送る。２点スイッチとしては、鍵が所定以上の深さまで押し下げられたことを検出できる光センサ、圧力センサ、その他のセンサを使用できる。鍵盤スキャン回路１１５ａは、２点スイッチからの押鍵データを受け取ると、それをＣＰＵ１１１に送る。
【００２７】
鍵盤スキャン回路１１５ａからの押鍵データは、ＣＰＵ１１１により、ＲＡＭ１１３上の音色設定フラグが参照され、夫々のチャンネルに対応する音源１００に送られることになる。その際、同じく該ＣＰＵ１１１により、エフェクト設定フラグ及び２チップモードフラグも参照され、必要なエフェクト効果のための指令及び必要なＤＳＰチップ数の指令（２チップモード設定か否かの指令）が、エフェクトＬＳＩ１０に送られることになる。
【００２８】
音源１００は、波形メモリ１０１を使用し、それに対しメモリアクセスを行う。すなわち、該波形メモリ１０１に対して、読み出しアドレスを発生し、原データを読み出す。読み出された原データの補間処理を行った後、同じく同回路で生成された音色毎のエンベロープを乗算し、夫々の音色の波形データを設定されたチャンネル分累算して、外部に波形データとして出力する、通常の音源構成を有している。
【００２９】
エフェクトＬＳＩ１０は、図１及び図２に示されるように、その内部に２つのＤＳＰ２ａ及び２ｂが備えられており、ＣＰＵ１１１からの指令を受けて、音源１００から受けた楽音データに、必要なエフェクトを付加し、Ｄ／Ａ変換回路１１６側に出力する。
【００３０】
該ＣＰＵ１１１から受け取る指令は、該ＣＰＵ１１１によって参照されたエフェクト設定フラグ及び２チップモードフラグによるものとなる。すなわち、操作パネル１１４のパネルスキャン時には、該ＣＰＵ１１１は、エフェクト設定フラグにより、出力される楽音にどのようなエフェクトがかけられるかを調べ、エフェクトＬＳＩ１０に対する指令を用意する。その際、該エフェクトの付加処理には、エフェクトＬＳＩ１０内の１つのＤＳＰで済むのか、それとも２つのＤＳＰでの処理が必要かで、２チップモードフラグの設定を行う。さらに実際に発音処理が行われる際には、２チップモードフラグの設定に従って、ＣＰＵ１１１からエフェクトＬＳＩ１０に対し、２つのＤＳＰ２ａ及び２ｂを使用するのか或いはその一方（例えばＤＳＰ２ａ）のみを使用するのかを指示し、その後、実際のエフェクト処理に必要なエフェクト命令を出す。
【００３１】
該エフェクトＬＳＩ１０では、上述のように、デジタル遅延データ保存用に、外部メモリ１０２が使用されるが、２チップモードの際には、２つのＤＳＰ２ａ及び２ｂが該外部メモリ１０２を共用することになる。その詳細は後述する。
【００３２】
さらに、このエフェクトＬＳＩ１０で所望のエフェクトのかけられた波形データは、Ｄ／Ａ変換回路１１６に入力され、デジタル−アナログ変換され、アンプ１１７で増幅され、スピーカ１１８から外部に楽音として放出される。
【００３３】
図２は、上述のように、エフェクトＬＳＩ１０の内部回路の概要説明図である。該エフェクトＬＳＩ１０には、同一パッケージ内に、ＤＳＰ２ａ及び２ｂが備えられており、これらの外部メモリ１０２に対するメモリアクセスには、メモリアクセス制御部１が使用され、制御されることになる。
【００３４】
本実施例構成では、１サンプリング周期当たり６４回のメモリアクセスタイミングを持つＤＳＰ２ａ及びＤＳＰ２ｂが使用されており、２チップモード時に該ＤＳＰ２ａ及びＤＳＰ２ｂから出力されたリード命令（Ｒ１／Ｒ２）やライト命令（Ｗ１／Ｗ２）は、一旦メモリアクセス制御部１で受けられ、どのＤＳＰチップの命令が有効か否かがそこで判断されて、チップイネーブル信号（ＥＡｃＩＤ）が、ＤＳＰ２ａとＤＳＰ２ｂに出される。それに基づいて、外部メモリ１０２に対するアドレス指定（Ａ１又はＡ２）がなされ、ＤＳＰ２ａ又はＤＳＰ２ｂに対するデータの入出力が行われる。
【００３５】
図３は、エフェクトＬＳＩ１０の内部構成のうち、特に上記メモリアクセス制御部１の回路構成（図中波線で示す）を示す説明図である。ここでは、リードライト制御部１１と、アクセス判定部１２と、アドレス出力セレクタ１３と、データ出力セレクタ１４とが備えられている。
【００３６】
リードライト制御部１１は、同一タイミングに夫々のＤＳＰ２ａ又はＤＳＰ２ｂのリード命令（Ｒ１／Ｒ２）又はライト命令（Ｗ１／Ｗ２）があった場合、これらの命令のいずれを有効にするかの制御を行う。
【００３７】
すなわち、図４（ａ）に示されるように、ＤＳＰ２ａ及びＤＳＰ２ｂの双方から、いずれかの命令（Ｗ／Ｒ）が出力されるか、又は双方からいずれの命令も出さない場合、外部メモリ１０２へのアクセスは行われない（制御後Ｎ：アクセスなし）。他方ＤＳＰ２ａ又はＤＳＰ２ｂのどちらか一方から、いずれかの命令（Ｗ／Ｒ）が出力された場合、外部メモリ１０２へのアクセスが有効にされる。
【００３８】
アクセス判定部１２は、同一タイミングに夫々のＤＳＰ２ａ又はＤＳＰ２ｂのリード命令（Ｒ１／Ｒ２）又はライト命令（Ｗ１／Ｗ２）があった場合、どのＤＳＰにメモリアクセスさせるかを判定する。
【００３９】
本実施例では、図３に示されるように、ＤＳＰ２ａのリード命令Ｒ１及びライト命令Ｗ１を入力側にして、出力側からチップイネーブル信号（ＥＡｃＩＤ）を出力するＮＯＲ回路で構成されている。図４（ｂ）に示すように、ＤＳＰ２ａ側からいずれの命令も出されていない場合は、チップイネーブル信号（ＥＡｃＩＤ）が１として出力されて、ＤＳＰ２ｂのメモリアクセスが有効にされる。
【００４０】
反対にＤＳＰ２ａ側からいずれかの命令が出されている場合は、チップイネーブル信号（ＥＡｃＩＤ）が０として出力されて、ＤＳＰ２ａのメモリアクセスが有効にされる。
【００４１】
アドレス出力セレクタ１３は、アクセス判定部１２からのチップイネーブル信号（ＥＡｃＩＤ）に応じて、ＤＳＰ２ａ又はＤＳＰ２ｂからのアドレスＡ１又はＡ２を出力する。このアドレスは、当然ながら、外部メモリ１０２に対してのデータの書き込みアドレス指定又は外部メモリ１０２からのデータの読み出しアドレス指定のためのものである。
【００４２】
データ出力セレクタ１４は、同じく上記チップイネーブル信号（ＥＡｃＩＤ）に基づいて、ＤＳＰ２ａ又はＤＳＰ２ｂからのデータＤ１又はＤ２を出力させる。出力されるこのデータは、当然のことながら、外部メモリ１０２に対して書き込まれるデータであり、ＤＳＰ２ａ又はＤＳＰ２ｂでの処理途中におけるデータである。
【００４３】
図５は、エフェクトＬＳＩ１０の内部構成のうち、その同一パッケージ内に収められたＤＳＰ２ａ又はＤＳＰ２ｂの回路構成の概要説明図である。これらのＤＳＰ２ａ又はＤＳＰ２ｂには、そのデジタル信号処理でのデータを一時的に記憶しておくデータレジスタ２１、ＣＰＵ１１１から送られてくるインストラクションを記憶しておく命令ＲＡＭ２２、そのインストラクションをデコードするデコーダ２３、デコードされたインストラクションに従ってデータレジスタ２１に記憶されているデータに対し演算処理（加算・乗算命令など）を行うＤＳＰ演算部２４などの通常のＤＳＰの構成が備えられている。
【００４４】
本実施例構成では、さらにＤＳＰ２ａ又はＤＳＰ２ｂ内に、上記アクセス判定部１２からのチップイネーブル信号（ＥＡｃＩＤ）に応じて、外部メモリ１０２から読み出されたデータを、上記データレジスタ２１に取得させるデータ取得制御部１５が備えられている。このデータ取得は、ＤＳＰ自身からのデータリード命令Ｒに伴うものであるので、デコーダ２３のリード命令が該データ取得制御部１５にも入力されている。
【００４５】
図６は、以上のような構成を有しているエフェクトＬＳＩ１０が２チップモードに設定されて動作した場合の、１サンプリング周期（４４.１ＫＨｚ）内の６４回のアクセスタイミングにおける各ＤＳＰ２ａ及びＤＳＰ２ｂの命令とメモリアクセス制御部１の制御機能の状態を示す説明図である。同図に示すように、夫々のアクセスタイミングにおいて、ＤＳＰ２ａ又はＤＳＰ２ｂのどちらか一方から、いずれかの命令（Ｗ／Ｒ）が出力された場合、外部メモリ１０２へのアクセスが有効にされ、外部メモリ１０２に対しデータの書き込み或いは読み出しが行われる。
【００４６】
反対にＤＳＰ２ａ及びＤＳＰ２ｂの双方から、いずれかの命令（Ｗ／Ｒ）が出力されるか、又は双方からいずれの命令も出さない場合、外部メモリ１０２へのアクセスは行われない（制御後Ｎ：アクセスなし）。
【００４７】
図７は、本実施例の電子鍵盤楽器のメイン処理を示すフローチャートである。このメイン処理ルーチンは電源の投入により起動される。即ち、電源がＯＮにされると、先ず、ＣＰＵ１１１、ＲＡＭ１１３、各スキャン回路１１４ａや１１５ａ、外部メモリ１０２及びその他のイニシャル処理が行われる（ステップＳ１０１）。これらのイニシャル処理では、ＣＰＵ１１１やエフェクトＬＳＩ１０の内部のハードウエアが初期状態に設定されると共に、ＲＡＭ１１３に定義されているレジスタ、カウンタ、フラグ等に初期値が設定される。
【００４８】
このイニシャル処理が終了すると、次いで、後述する操作パネル１１４のパネルスキャン処理が行われる（ステップＳ１０２）。
【００４９】
そして鍵盤１１５の鍵盤処理（鍵盤スキャン処理）が行われる（ステップＳ１０３）。この鍵盤処理では、電子鍵盤楽器の押鍵に応じた押鍵データが作成され、上記した音源１００に出力される。
【００５０】
その後この押鍵データに基づき、音源１００及びエフェクトＬＳＩ１０が使用されて、発音処理（及び離鍵に応じた消音処理）が行われる（ステップＳ１０４）。
【００５１】
次いで、その他の処理が行われる（ステップＳ１０５）。この処理では、上述した以外の処理、ペダルのＯＮ／ＯＦＦ処理、ＭＩＤＩ処理などが行われる。
【００５２】
その後ステップＳ１０２に戻り、以下ステップＳ１０２〜Ｓ１０５の処理が繰り返される。
【００５３】
図８は、図７のステップＳ１０２のパネルスキャン処理の手順を示すフローチャートである。
【００５４】
まず、操作パネル１１４のパネル操作が行われたことが、パネルスキャン回路１１４ａのパネルスキャンにより感知され、それらの操作に対応するフラグ処理・レジスタ書き込みがなされる（ステップＳ２０１）。
【００５５】
ここでは、上述のように、操作パネル１１４によって、例えば演奏で使用する音色の設定や、出力される楽音に任意のエフェクトの付加を設定できることなどがある。その場合は、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、その音色の出力の際付加すべきエフェクトが自動的に選択され、上記エフェクト設定フラグが設定される。
【００５６】
また、上述のように、演奏者の操作パネル１１４のパネルスイッチなどの直接の操作により、エフェクト設定フラグが変更され、２チップモードフラグが設定されて、エフェクトＬＳＩ１０が２チップモードに設定される場合もある。
【００５７】
次に、ＣＰＵ１１１により、音色設定フラグが参照され、新しい音色設定フラグがセットされているか否かがチェックされる（ステップＳ２０２）。新しい音色の設定がない又は音色設定がない場合（ステップＳ２０２；Ｎ）、従前の音色設定のままにするかデフォルトで指定される音色（例えばピアノ音色）が設定される（ステップＳ２０７）。
【００５８】
そしてＣＰＵ１１１により、エフェクト設定フラグが参照され、付加すべきエフェクトが有るか否かがチェックされる（ステップＳ２０３）。そのようなエフェクトがなければ（ステップＳ２０３；Ｎ）、該パネルスキャン処理を終了し、メインルーチンに復帰する。
【００５９】
反対に付加が必要なエフェクトが有れば（ステップＳ２０３；Ｙ）、さらにそのエフェクトが２つで有るか否かがチェックされる（ステップＳ２０４）。そのようなエフェクトが２つ必要なければ（ステップＳ２０４；Ｎ）、ＤＳＰ２ａのイネーブル処理が行われ（ステップＳ２０８）、メインルーチンに復帰する。
【００６０】
逆にそのようなエフェクトが２つ必要であれば（ステップＳ２０４；Ｙ）、ＤＳＰ２ａ用及びＤＳＰ２ｂ用に外部メモリ１０２のパーティション処理がなされ（ステップＳ２０５）、さらにＤＳＰ２ａ及びＤＳＰ２ｂのイネーブル処理が行われる（ステップＳ２０６）。その後、メインルーチンに復帰する。
【００６１】
以上詳述した本実施例構成によれば、出力される楽音波形データにエフェクトをかけるＤＳＰが複数実装化によって１パッケージ化され、且つ１つの外部メモリ１０２を共用できるシステムＬＳＩ１０の構成とすることにより、消費電力の削減や処理スピードの向上を図ることができるようになるだけではなく、外部メモリ１０２の容量の無駄をなくすことができ、且つ複数のＤＳＰを用いた信号処理を行う回路の設計がより簡便化できるようになる。
【００６２】
図９は、図３におけるアクセス判定部１２の他の構成を示す説明図である。同図に示すように、その入力側に、ＤＳＰ２ａ及びＤＳＰ２ｂの全リード・ライト命令（ＲＤ１、ＲＤ２、Ｗ１及びＷ２）をつないで、同一タイミングに夫々のＤＳＰ２ａ又はＤＳＰ２ｂのリード命令（Ｒ１／Ｒ２）又はライト命令（Ｗ１／Ｗ２）があった場合、どのＤＳＰにメモリアクセスさせるかを判定する構成である。
【００６３】
同図に示されるように、ＤＳＰ２ａのリード命令Ｒ１及びライト命令Ｗ１、さらにＤＳＰ２ｂのリード命令Ｒ２及びライト命令Ｗ２を入力側にして、出力側からチップイネーブル信号（ＥＡｃＩＤ）を出力する論理回路構成が用いられている。本構成でも、ＤＳＰ２ａ側からいずれの命令も出されていない場合は、チップイネーブル信号（ＥＡｃＩＤ）が１として出力されて、ＤＳＰ２ｂのメモリアクセスが有効にされる。
【００６４】
反対にＤＳＰ２ａ側からいずれかの命令が出されている場合は、チップイネーブル信号（ＥＡｃＩＤ）が０として出力されて、ＤＳＰ２ａのメモリアクセスが有効にされる。
【００６５】
尚、本発明のデータ処理用ＬＳＩは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る波形再生装置の構成が用いられた電子鍵盤楽器の回路概略図である。
【図２】エフェクトＬＳＩ１０の内部回路の概要説明図である。
【図３】エフェクトＬＳＩ１０の内部構成のうち、特に上記メモリアクセス制御部１の回路構成を示す説明図である。
【図４】ＤＳＰ２ａ及びＤＳＰ２ｂからリード命令又はライト命令が出力された場合に、リードライト制御部１１の制御出力状態と、ＤＳＰ２ａからリード命令又はライト命令が出力された場合に、アクセス判定部１２の制御出力状態とを示す説明図である。
【図５】エフェクトＬＳＩ１０の内部構成のうち、その同一パッケージ内に収められたＤＳＰ２ａ又はＤＳＰ２ｂの回路構成の概要説明図である。
【図６】エフェクトＬＳＩ１０が２チップモードに設定されて動作した場合の、１サンプリング周期内の６４回のアクセスタイミングにおける各ＤＳＰ２ａ及びＤＳＰ２ｂの命令とメモリアクセス制御部１の制御機能の状態を示す説明図である。
【図７】本実施例の電子鍵盤楽器のメイン処理を示すフローチャートである。
【図８】ステップＳ１０２のパネルスキャン処理の手順を示すフローチャートである。
【図９】図３におけるアクセス判定部１２の他の構成を示す説明図である。
【図１０】デジタル遅延データ保存用に、外部メモリ１０２を接続して使用する従来のＤＳＰ２ｃの接続状態を示す説明図である。
【符号の説明】
【００６７】
１                メモリアクセス制御部
２ａ、２ｂ、２ｃ  ＤＳＰ
１０                エフェクトＬＳＩ
１１                リードライト制御部
１２                アクセス判定部
１３                アドレス出力セレクタ
１４                データ出力セレクタ
１５                データ取得制御部
２１                データレジスタ
２２                命令ＲＡＭ
２３                デコーダ
２４                ＤＳＰ演算部
１００                音源
１０１                波形メモリ
１０２                外部メモリ
１１０                システムバス
１１１                ＣＰＵ
１１２                ＲＯＭ
１１３                ＲＡＭ
１１４                操作パネル
１１４ａ              パネルスキャン回路
１１５                鍵盤
１１５ａ              鍵盤スキャン回路
１１６                Ｄ／Ａ変換回路
１１７                アンプ
１１８                スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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