(57)【特許請求の範囲】
【請求項１】
基板上に下地膜を形成し、
前記下地膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、加熱することによって、結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングして半導体領域を形成し、
前記半導体領域を覆って絶縁膜を形成し、
前記絶縁膜上に前記半導体領域の一部と重なる第１の導電層を形成し、
前記第１の導電層をマスクとして前記半導体領域に不純物元素をドーピングして、前記第１の導電層と重なるチャネル形成領域、不純物元素がドーピングされたソース領域及びドレイン領域を形成し、
加熱処理を行うことによって、前記不純物元素を活性化するとともに、前記金属元素が金属化合物となり、前記チャネル形成領域の前記金属化合物を前記ソース領域又は前記ドレイン領域に移動させ、
前記絶縁膜及び前記第１の導電層上に層間絶縁膜を形成し、
前記絶縁膜及び前記層間絶縁膜の一部をエッチングすることによって、前記ソース領域又は前記ドレイン領域に達するコンタクト孔を形成して、前記ソース領域又は前記ドレイン領域に移動した前記金属化合物を露出させ、
前記金属化合物上に極細炭素繊維を形成し、
前記コンタクト孔内で露出した前記ソース領域又は前記ドレイン領域及び前記層間絶縁膜上に第２の導電層を形成し、加熱することによって前記極細炭素繊維の間に前記第２の導電層を充填して導電性部材を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記ソース領域又は前記ドレイン領域に移動した前記金属化合物は、前記ソース領域又は前記ドレイン領域の表面に偏析することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または２において、
前記金属元素は、ニッケル、鉄、コバルト、白金、パラジウム、又はチタンであることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１または２において、
前記金属化合物は、ニッケルシリサイド、鉄シリサイド、コバルトシリサイド、白金シリサイド、パラジウムシリサイド、又はチタンシリサイドであることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、
前記極細炭素繊維を、炭化水素、又はアルコールを用いて形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、
前記極細炭素繊維は、グラファイトナノファイバ、カーボンナノファイバ、カーボンナノチューブ、チューブ状グラファイト、カーボンナノコーン、又はコーン状グラファイトであることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記第２の導電層は、アルミニウム、アルミニウムを含む合金、銅、または不純物が添加された結晶性半導体膜であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、コンタクト孔において、微細炭素繊維を有する導電部材が形成されている半導体装置に関する。
【背景技術】
【０００２】
半導体装置の配線には、アルミニウム、銅、タングステン等が用いられている。これは、多層構造の絶縁膜上に形成され、フォトリソグラフィー工程及びエッチング工程によって、微細なパターンの配線が形成されている。
【０００３】
回路の高集積化に伴い、配線も微細化されており、これと共に配線の抵抗が増大する。これは、集積回路の消費電力を大きくする原因の一つとなっており、集積化が進むほど配線の総延長距離が長くなるため、深刻な問題となっている。
【０００４】
一方、低仕事関数または負の電子親和力を持つ材料、例えば炭素を用いて形成されたものがあり、その代表例としては、カーボンナノチューブ（以下、ＣＮＴ（Ｃａｒｂｏｎ  ＮａｎｏＴｕｂｅ）と示す）、カーボンナノファイバ、グラファイトナノファイバ、チューブ状グラファ
イト、先端が細く尖っているカーボンナノコーン、コーン状グラファイトなどの極細炭素繊維、フラーレン等が挙げられる。
【０００５】
ＣＮＴは、ナノメートルサイズの円筒状グラファイトのことをいう。ＣＮＴとしては、炭層ナノチューブと多層ナノチューブがある。炭層ナノチューブは、一枚のグラフェンシート（炭原子層の炭素六角網面）が円筒状に閉じたチューブであり、その直径はおよそ１〜１０ｎｍ程度、長さは１〜１００μｍである。多層ナノチューブは、円筒状のグラフェンシートが多層に積み重なったもので、その外径が５〜５０ｎｍ、中心空洞の直径が３〜１０ｎｍ、長さは１〜１００μｍである。
【０００６】
ＣＮＴは、先鋭な先端の形状を有し、熱的及び化学的に安定であり、機械的に強靭であり、導電性を有する等の特性を有するため、微細構造のビア（導電性部材）として、注目を浴びている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＣＮＴは微細な構造であり、異なる層に形成される配線同士を接続する場合、接触面積が狭い。また、多数のＣＮＴを形成する場合、均一な高さのＣＮＴを形成することは困難である。このため、コンタクト抵抗が高まると共に、確実に異なる配線を接続することが困難である。この結果、ＣＮＴを接続配線に用いた半導体装置の歩留まりが低下するという問題がある。
【０００８】
そこで、本発明では、配線同士の接続の信頼性が高い半導体装置を提供する。また、歩留まり高く半導体装置を作製することが可能な半導体装置の作製方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一は、ビア、プラグ等のコンタクト孔に形成される導電性部材を極細炭素繊維及び導電膜で形成することを特徴とする。導電膜は、極細炭素繊維の間を充填しており、異なった層上に形成される配線とのコンタクト抵抗を抑制しつつ、信頼性高く接続することができる。
【００１０】
また、本発明の一は、金属元素を含む領域を触媒として極細炭素繊維を形成した後、導電膜を成膜し、該導電膜を流動化して、前記極細炭素繊維間を導電膜で満たして導電性部材を形成することを特徴とする。
【００１１】
ここで、金属元素を含む領域は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。
【００１２】
また、導電膜は、アルミニウム、アルミニウムを含む合金、銅等の一定の温度以上で流  動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不純  物が添加された結晶性半導体膜で形成することもできる。
【００１３】
なお、本発明で形成される極細炭素繊維は、ＣＮＴ、カーボンナノファイバ、グラファ  イトナノファイバ、チューブ状グラファイト、先端が細く尖っているカーボンナノコー  ン、コーン状グラファイトなどが挙げられる。
【発明の効果】
【００１４】
本発明により、絶縁層を介して形成される複数の導電層、代表的には配線を極細炭素  繊維及びその間を充填する導電層で形成されているビア（導電性部材）で接続すること  ができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接  続することができ、高集積化された回路を形成することができる。また、コンタクト孔  に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大すること  が可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く  半導体装置を作製することが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し  、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲  から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易  に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるもので  はない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。  
【００１６】
（第１実施形態）
本発明の接続配線の一形態である導電性部材を、図１を用いて説明する。導電性部材と  は、一般的なビア、プラグ等を含む。
【００１７】
図１（Ａ）は、半導体装置の半導体領域１００の一部（ソース領域又はドレイン領域）  と接続する導電性部材１０１を示す。導電性部材１０１は、絶縁膜１０２の間に位置し  ており、金属元素を有する領域１０３上に形成される極細炭素繊維１０４、及び極細炭  素繊維１０４の間に満たされている導電層１０５で形成される。
【００１８】
金属元素を有する領域１０３は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲ  ルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素  の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。
【００１９】
導電層１０５は、アルミニウム、アルミニウムを含む合金、銅等の一定の温度以上で  流動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不  純物が添加された結晶性半導体膜で形成することもできる。導電性部材は、絶縁膜１０  ２上に形成される配線層１０６と接続されている。
【００２０】
なお、図１（Ａ）において、極細炭素繊維１０４の高さは、絶縁膜１０２の膜厚より    も高くなっているが、この構造に限られるものではなく、絶縁膜１０２の膜厚よりも    低くても良い。
【００２１】
図１（Ｂ）では、図１（Ａ）と異なる構造の導電性部材を示す。導電性部材１１１は、第１の配線層１１２及び第２の配線層１１３を接続している。導電性部材（ビア）１１１は、絶縁膜１１４の間に位置する。また、第１の配線層１１２上に形成される金属元素を有する領域１１５と、その上に形成されている極細炭素繊維１１６、さらには極細炭素繊維１１６の間を満たされている導電層１１７で形成されている。
図１（Ｂ）で示される導電性部材１１１の表面は、平坦化されており、絶縁膜１１４の膜厚とほぼ同じ高さである。
【００２２】
コンタクト孔に形成される導電性部材（ビア）１１１は、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。
【００２３】
（第２実施形態）
本実施形態では、実施形態１で示される導電性部材の作製工程を示す。なお、以下、極細炭素繊維の代表例としてＣＮＴを用いて説明する。
【００２４】
図２（Ａ）に示すように、第１の配線層又は半導体領域上に層間絶縁膜を形成する。本実施形態では、半導体領域２０１上に、層間絶縁膜２０２を形成する。次に、公知にフォトリソグラフィー工程によりレジストマスク２０３を形成する。
【００２５】
次に、図２（Ｂ）に示すように、レジストマスクで覆われていない層間絶縁膜の部分をエッチングして半導体領域の一部を露出して、コンタクト孔２１１を形成する。次に、剥離液でレジストマスクを除去した後、スパッタリング法、ＣＶＤ法等の公知の手法により第１の導電膜２１２を成膜する。第１の導電膜は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。
【００２６】
次に、図２（Ｃ）に示すように、リフトオフ法、エッチング法等により第１の導電膜の一部を除去して、半導体領域上に島状の金属元素を含む領域２２１を形成する。また、島状の金属元素を含む領域は、マスクを用いて形成しても良い。
【００２７】
次に、金属元素を含む領域を触媒としてＣＮＴ２２２を形成する。形成方法としては、アルコールを原料ガスに用いた触媒ＣＶＤ法、メタン、エチレン、またはアセチレン等の炭化水素を含む雰囲気で１００〜１１００度、好ましくは４００〜６５０度に加熱する熱ＣＶＤ法、同様の炭化水素を用い、０．１〜１０ｔｏｒｒの減圧下で形成するプラズマＣＶＤ法等がある。プラズマＣＶＤ法では、基板側に負の電圧を印加することにより、ＣＮＴは基板に対して垂直方向に成長する。また、大気圧雰囲気で、炭化水素を原料として、パルス電圧を印加するプラズマＣＶＤ法によって、ＣＮＴを形成することもできる。
【００２８】
次に、図２（Ｄ）に示すように、第２の導電膜２３１を成膜する。第２の導電膜としては、アルミニウム、アルミニウムを含む合金、銅等の、一定の温度以上の加熱で流動性を有する導電膜で形成される。また、これのほかに、リン、ボロン、ヒ素等の不純物が添加された結晶性半導体膜で形成することもできる。
【００２９】
次に、４００〜５５０度で加熱して、第２の導電膜を流動化させ、コンタクト孔２１１内を第２の導電膜で埋め込む。この工程により、第２の導電膜の表面は、ほぼ平坦化される。この後、第２の導電膜を所望の形状にエッチングして、図２（Ｅ）に示すような、導電性部材２４１を形成する。
【００３０】
この後、導電性部材２４１の表面をエッチバックして、層間絶縁膜２０２の膜厚と同様の高さを有する導電性部材としてもよい。また、この工程に代えて、ＣＭＰによって表面を研磨して第２の導電膜を研磨して、同様の形状の導電性部材を形成しても良い。
【００３１】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができ、高集積化された回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。
【００３２】
（第３実施形態）
本実施形態では、実施形態１で示される導電性部材の作製工程として、第２実施形態とは異なる工程を示す。
図３（Ａ）に示すように、第２実施形態と同様に、図２（Ａ）に示すように、第１の配線層又は半導体領域２０１上に層間絶縁膜２０２を形成する。
【００３３】
次に、図３（Ｂ）に示すように、第２実施形態と同様に、レジストマスクで覆われていない層間絶縁膜の部分をエッチングして半導体領域の一部を露出して、コンタクト孔２１１を形成する。次に、剥離液でレジストマスクを除去した後、第１の導電膜２１２を成膜する。
【００３４】
次に、図３（Ｃ）に示すように、第２実施形態と同様に、半導体領域上に島状の金属元素を含む領域２２１を形成する。金属元素を含む領域としては、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。
【００３５】
次に、メタノールを原料ガスとして用いて、金属元素を含む領域を触媒としてＣＮＴを形成する。また、１〜７６０ｔｏｒｒで、メタン、エチレン、またはアセチレン等の炭化水素を含む雰囲気で、１００〜１１００度、好ましくは４００〜６５０度に加熱して、金属元素を含む領域を触媒としてＣＮＴを形成する。また、原料にメタン、エチレン、またはアセチレン等の炭化水素を用い、１〜７６０ｔｏｒｒとして、金属元素を含む領域を触媒としてプラズマＣＶＤ法により形成することもできる。なお、この場合、基板側に負の電圧を印加することにより、ＣＮＴは基板に対して垂直方向に成長する。また、大気圧雰囲気で、炭化水素を原料として、パルス電圧を印加するプラズマＣＶＤ法によって、ＣＮＴを形成することもできる。
【００３６】
次に、図３（Ｄ）に示すように、第２の導電膜２３１を成膜する。本実施形態では、第２の導電膜として、リン、ボロン、ヒ素等の不純物が添加された結晶性半導体膜を成膜する。
【００３７】
次に、連続発振のレーザ光２３２を第２の導電膜２３１に照射して、第２の導電膜を溶融し流動化させ、コンタクト孔２１１内を第２の導電膜で埋め込む。第２の導電膜は、溶融及び流動の後、凝固して結晶性半導体膜となる。また、表面がほぼ平坦化される。この後、第２の導電膜を所望の形状にエッチングして、導電性部材を形成する。
【００３８】
第２の導電膜を溶融し流動化させ、コンタクト孔２１１内を第２の導電膜２３１で埋め込んだ後、第３の導電膜を成膜し、第２の導電膜及び第３の導電膜をエッチングして、それぞれ第２の導電層２５０及び第３の導電層２５１を形成し、図３（Ｅ）に示すような、第２の導電層２５０、ＣＮＴ２２２、及び第３の導電層２５１で形成される導電性部材２５２を形成しても良い。
【００３９】
この後、導電性部材２５２の表面をエッチバックして、層間絶縁膜２０２の膜厚と同様の高さを有する導電性部材としてもよい。また、この工程に代えて、ＣＭＰによって表面を研磨して第２の導電膜を研磨して、同様の形状の導電性部材を形成しても良い。
【００４０】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができ、高集積化された回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。
【００４１】
（第４実施形態）
本実施形態では、金属を含む領域が金属化合物であり、これを触媒として形成されたＣＮＴを有する導電性部材、及びそれを有する半導体装置の作製方法について、図４を用いて述べる。
【００４２】
まず、基板３０１上に下地絶縁膜３０２を形成する。基板３０１としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４３】
また、下地絶縁膜３０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地膜を形成する。下地膜は単層膜または２層以上積層させた構造で形成する。
【００４４】
次いで、下地絶縁膜上に半導体膜３０３を形成する。ここでは、半導体膜は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４５】
次に、半導体膜に金属元素を添加する。金属元素の添加方法としては、プラズマ処理、蒸着法、イオン注入法、スパッタ法又は溶液塗布法を利用することができる。ここでは、金属元素を１〜１００ｐｐｍ、好ましくは、５〜２０ｐｐｍの金属元素を含む溶液３０４を塗布する。その後、前記非晶質半導体膜を４００〜６００度の窒素雰囲気中で加熱すると、金属元素と半導体膜の元素との化合物（代表的には、ニッケルシリサイド、鉄シリサイド、コバルトシリサイド、白金シリサイド、パラジウムシリサイド、チタンシリサイド、等）を核とする結晶化反応が起こり、結晶性半導体膜が形成される。
【００４６】
次に、図４（Ｂ）に示すように、レジストマスクを用いて半導体膜を所望の形状にエッチングして半導体領域を形成する。この半導体領域の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００４７】
次いで、レジストマスクを除去した後、半導体領域を覆う絶縁膜３１２を形成する。絶縁膜３１２はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜３１２はＴＦＴのゲート絶縁膜となる。
【００４８】
次いで、絶縁膜３１２上に膜厚１００〜６００ｎｍの導電膜を形成する。ここでは、スパッタ法を用い、Ｗ膜からなる導電膜を形成する。なお、導電膜をＷとしたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４９】
次いで、レジストマスクを形成した後、ドライエッチング法またはウェットエッチング法を用いて導電膜をエッチングして、導電層３１３を得る。なお、導電層３１３はＴＦＴのゲート電極となる。
【００５０】
なお、導電層３１３は、ＩＣＰエッチング装置を用い、端部においてテーパー形状を有する部分（テーパー部）を有する導電層としてもよい。テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５度の範囲とすることができる。
【００５１】
次いで、導電層３１３をマスクとして半導体領域に不純物元素をドーピングして、ゲート電極に覆われているチャネル形成領域３１５、不純物がドーピングされた不純物領域３１４を形成する。なお、不純物領域は、後のソース領域及びドレイン領域となる。ｐチャネル型ＴＦＴを形成する場合、不純物領域のｐ型を付与する元素、例えばボロン（Ｂ）の濃度が１×１０19〜５×１０21／ｃｍ3となるようにドーピングする。また、ｎ
チャネル型ＴＦＴを形成する場合、不純物領域のｎ型を付与する元素、例えばリン（Ｐ）の濃度が５×１０19〜５×１０21／ｃｍ3、希ガスの濃度が１×１０19〜１×１０22／ｃ
ｍ3となるようにドーピングする。この後、４５０〜８００度で１分から２４時間加熱し
て、不純物元素を活性化すると共に、チャネル形成領域の金属元素を不純物領域に移動させる。ここでは、半導体領域にリン又は希ガスが添加されているため、加熱処理によって金属元素が金属化合物となって不純物領域に移動する。移動した後は、図４（Ｃ）の３２１のように、不純物領域に偏析する。本実施形態では、６１０度に加熱されたガスを１分間吹き付けるＧＲＴＡ法によって、半導体領域を加熱する。なお、加熱工程として、ＧＲＴＡ法の代わりに、炉を用いた加熱処理、ＬＲＴＡ法、レーザー・アニール法を用いることもできる。
【００５２】
なお、本実施形態では、不純物領域として、高濃度の不純物をドーピングしているが、このほかに、高濃度の不純物がドーピングされた領域とチャネル形成領域との間に、不純物濃度が低濃度１×１０17／ｃｍ3〜１×１０19／ｃｍ3となるようにドーピングされた領域（いわゆる、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を公知の手法により形成しても良い。
【００５３】
この後、水素を含む絶縁膜（図示しない）を成膜した後、４００〜５５０℃に加熱して半導体領域の水素化を行い、半導体領域のダングリングボンドを終端する。
【００５４】
次いで、図４（Ｃ）に示すように、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサンポリマー）を主成分とする原料を用いて層間絶縁膜３２２を形成する。
【００５５】
次に、図４（Ｄ）に示すように、レジストマスクを用いて層間絶縁膜及び絶縁膜の一部をエッチングし不純物領域を露出して、コンタクト孔を形成する。
この工程により、不純物領域に移動した金属化合物３２１が露出する。
【００５６】
次に、実施形態２のような工程を用いて、金属化合物を触媒としてＣＮＴ３３１を形成する。次に、図４（Ｅ）に示すように、第１の導電膜３４１を成膜する。
【００５７】
次に、図４（Ｆ）に示すように、第２実施形態または第３実施形態のような工程を用いて第１の導電膜を流動化させた後、ＣＮＴ３３１の間を第１の導電膜で充填する。この後、レジストマスクを用いて第１の導電膜を所望の形状にエッチングして、コンタクト孔をＣＮＴ３３１及び導電膜で満たす導電性部材３５１を形成する。
【００５８】
また、得られたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせてＣＭＯＳ回路を作製することができる。この場合、ＴＦＴのしきい値電圧を制御する為、予めチャネル形成領域となる半導体領域に対してリンまたはボロンを微量にドーピングしてデプレッション型ＴＦＴとエンハンスメント型ＴＦＴとを作り分けることが望ましい。例えば、ｎチャネル型のデプレッション型ＴＦＴではリンを微量にドープし、ｐチャネル型のデプレッション型ＴＦＴではボロンを微量にドープすればよい。
【００５９】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができるため、該ビアを有する半導体素子を高集積した回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。
【実施例１】
【００６０】
本実施例では、本発明を用いて形成された半導体素子及び該半導体素子を有するアクティブマトリクス基板の作製工程を、図５を用いて説明する。本実施例では、高温処理及び真空装置を必要としない方法で導電性部材を形成する工程を示す。なお、本実施例において、半導体素子の代表例として、薄膜トランジスタを用いるが、この他、有機薄膜トランジスタ、薄膜ダイオード、光電変換素子、抵抗等も半導体素子として用いることができる。
【００６１】
図５（Ａ）に示すように、基板４０１上に下地絶縁膜４０２を形成する。基板の大きさは、任意であるが６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１８００ｍｍ×２０００ｍｍ、２０００ｍｍ×２１００ｍｍ、２２００ｍｍ×２６００ｍｍ、または２６００ｍｍ×３１００ｍｍのような大面積基板を用いることができる。本実施例では、ガラス基板を用いる。また、下地絶縁膜を２層構造とし、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１の酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２の酸化窒化シリコン膜を１００〜１
５０ｎｍの厚さに積層形成する。
【００６２】
次に、下地絶縁膜上に、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタリング法等の公知の手法により非晶質シリコン膜形成し、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５００℃〜６５０℃で１〜２４時間）を行う。
【００６３】
この後、公知の手法により結晶性シリコン膜中から金属元素のゲッタリングを行い、結晶性シリコン膜中の金属元素を除去又は濃度を低減する。次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性シリコン膜に対してレーザ光を照射することが好ましい。
【００６４】
次に、結晶性シリコン膜を用い、公知の手法によりＴＦＴを形成する。結晶性シリコン膜を所望の形状にエッチングし、半導体領域４０３ａ、４０３ｂを形成する。４０３ａはｎチャネル型ＴＦＴの半導体領域、４０３ｂはｐチャネル型ＴＦＴの半導体領域となる。次に、フッ酸を含むエッチャントで結晶性シリコン膜の表面を洗浄した後、ゲート絶縁膜４０４となるシリコンを主成分とする絶縁膜を形成する。
【００６５】
次いで、公知の導電膜を成膜し、所望の形状にエッチングして、ゲート電極４０５ａ、４０５ｂを形成する。ゲート電極としては、単層構造又は多層構造とすることができる。ゲート電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、銀―銅―パラジウム合金（ＡｇＰｄＣｕ合金）を用いてもよい。
【００６６】
次に、半導体領域４０３ａ、４０３ｂにｎ型を付与する不純物元素（Ｐ、Ａｓ等）及びＰ型を付与する不純物元素（Ｂ等）、ここではリン及びボロンを適宜添加して、ｎチャネル型ＴＦＴのソース領域及びドレイン領域４０６ａ、ｐチャネル型ＴＦＴのソース領域及びドレイン領域４０６ｂを形成する。
次に、基板上に第２絶縁膜（図示しない。）を成膜した後、添加した不純物元素を活性化するために加熱処理、または強光の照射を行う。この工程は、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体膜との界面へのプラズマダメージを回復することができる。
【００６７】
次に、第２絶縁膜上に層間絶縁膜となる絶縁膜を形成する。本実施例では、シロキサンポリマーを塗布し焼成して、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料で形成される層間絶縁膜を形成する。該材料を用いることにより、耐熱性を有し、且つ平坦性を有する層間絶縁膜を形成することができる。この材料のほかに、アクリル、ポリイミド、ポリシラザン等の有機材料、又は酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素等の無機材料で形成することができる。有機材料として、感光性を有する有機材料で層間絶縁膜を形成すると、曲率を有するコンタクト孔を有するため、後に形成する電極の被覆率（カバレッジ）が高くなるという効果がある。
【００６８】
次に、層間絶縁膜上にフォトレジストを塗布したのち、公知のフォトリソグラフィー工程によって、レジストマスク４０８ａ〜４０８ｅを形成する。この後、レジストマスク４０８ａ〜４０８ｅで覆われていない領域を、エッチングしてコンタクト孔を形成する。
このエッチング工程で用いるエッチング用ガスに限定はないが、ここではＣＦ4、Ｏ2、Ｈｅ、Ａｒを用いることが適している。ＣＦ4の流量を３８０ｓｃｃｍ、Ｏ2の流量を２９０ｓｃｃｍ、Ｈｅの流量を５００ｓｃｃｍ、Ａｒの流量を５００ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとし、ドライエッチングを行う。なお、半導体領域上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。１回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。ここでは、さらにＣＦ4、Ｏ2、Ｈｅを用いて、ＣＦ4の
流量を５５０ｓｃｃｍ、Ｏ2の流量を４５０ｓｃｃｍ、Ｈｅの流量を３５０ｓｃｃｍ、Ｒ
Ｆパワーを３０００Ｗ、圧力を２５Ｐａとし、２回目のドライエッチングを行ってテーパー形状とする。
【００６９】
次に、図４（Ｂ）に示すように、層間絶縁膜及びコンタクト孔全面にブロッキング膜４１１を成膜する。このブロッキング膜は、後に形成する第１の導電膜をリフロー処理する際、アルミニウム、銅等の金属元素が半導体領域にしみ込むのを防ぐためのものであり、チタン膜と窒化チタン膜の積層構造が好ましい。つぎに、基板上にスパッタリング法、ＣＶＤ法等の公知の手法により第１の導電膜４１２を成膜する。本実施例では、ニッケル元素で形成される導電膜を成膜する。
【００７０】
次に、図４（Ｃ）に示すように、リフトオフ法により第１の導電膜４１２の一部を除去して、金属元素を含む領域４２１を形成する。次に、ＣＮＴ４２２を形成する。ここでは、大気圧放電によるプラズマＣＶＤ法を用いる。具体的には、電界がパルス化されており、立ち上がり電圧を１０μｓ以下、電界強度を１〜１００ｋＶ／ｃｍ、原料ガスにメタンを用い、これ
を水素及びヘリウムで希釈してＣＮＴを形成する。
【００７１】
次に、第２の導電膜４２３を成膜する。ここでは、アルミニウム−ゲルマニウム合金を成膜する。この後、４００〜５５０度に加熱することにより、アルミニウム−ゲルマニウム合金がコンタクト孔内へと流動する。このため、ＣＮＴ４２２の間はアルミニウム−ゲルマニウム合金で充填される。
【００７２】
次に、第２の導電膜４２３を所望の形状にエッチングして図５（Ｄ）に示すような導電性部材４３１、４３２を形成する。
【００７３】
なお、本実施例においては、第４実施形態を用いて説明したが、第１乃至第３実施形態を用いることもできる。
【００７４】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填する導電層で形成されているビア（導電性部材）を形成することができる。このため、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することができるため、該ビアを有する半導体素子を高集積した回路を形成することができる。また、コンタクト孔に形成されるビアは、導電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製することが可能である。また、大気圧下でＣＮＴを形成することができるため、大面積基板のアクティブマトリクス基板を作製することができ、スループットを向上させることができる。
【実施例２】
【００７５】
本実施例では、本発明を用いて、ＭＯＳトランジスタを作製する工程を、図６を用いて説明する。なお、ＭＯＳトランジスタは、単結晶シリコン基板または化合物半導体基板を用いて形成しており、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板である。
【００７６】
図６（Ａ）に示すように、例えば単結晶シリコンからなるｐ型の半導体基板６０１を用意し、その半導体基板にｐ型ウエル６０２とｎ型ウエル６０３を形成した後、半導体基板６０１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造の酸化シリコン膜からなる阻止分離用のフィールド絶縁膜６０４を形成する。
【００７７】
次に、半導体基板６０１の表面を熱酸化して５０ｎｍ程度以下の薄膜の酸化シリコン膜（ゲート絶縁膜）を形成し、この酸化シリコン上に、ＣＶＤ法を用いて３００ｎｍ程度の膜厚の多結晶シリコン膜を堆積する。
【００７８】
次に、半導体基板６０１の上に、レジストを塗布した後、フォトマスクを用いて露光及び現像を行ってゲート電極形状のレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチングにより多結晶シリコン膜をエッチングしてゲート電極６０７、６０８を形成する。
【００７９】
次に、半導体基板６０１の上のｐ型ウエル６０２に、例えばリンなどのｎ型の不純物元素をイオン注入してソース及びドレインとなるｎ型の半導体領域６０９を形成する。また、半導体基板６０１のｎ型ウエル６０３に、例えばホウ素などのｐ型の不純物をイオン注入して、ソース及びドレインとなるｐ型の半導体領域６１０を形成する。
【００８０】
次に、図６（Ｂ）に示すように、ソース及びドレインとなるｎ型の半導体領域６０９及びｐ型の半導体領域６１０の上に形成されている酸化シリコン膜を除去し、ゲート絶縁膜６０５、６０６を形成する。
次に、絶縁膜を形成し、この膜を平坦化した後、層間絶縁膜６１１を形成する。なお、層間絶縁膜６１１に、スピンコーティング法により形成するＳｉＯｘ膜、ＰＳＧ（リンシリケートグラス）膜、ＢＳＧ（ボロンシリケートグラス）膜もしくはＢＰＳＧ（ボロンリンシリケートグラス）膜、シロキサンポリマーを用いた絶縁膜、等のＳＯＧ（  Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ  ）膜を用いると平坦化工程をしなくともよい。
【００８１】
次に、層間絶縁膜６１１の一部をエッチングして、ｎ型の半導体領域６０９及びｐ型の半導体領域６１０の一部を露出してコンタクト孔を形成する。
【００８２】
次に、実施例１と同様にブロッキング膜（図示しない）を成膜する。こののち、図６（Ｂ）に示すように、第１の導電膜６２１を成膜する。ここでは、第１の導電膜として、ニッケル元素で形成される薄膜を成膜する。この後、第１の導電膜の一部を除去して、島状の金属元素領域６３１、６３２を形成する。次に、アセチレンを含む雰囲気で８００〜１１００度に加熱して熱ＣＶＤ法によりＣＮＴ６３３、６３４を形成する。
【００８３】
次に、図６（Ｃ）に示すように第２の導電膜６３５を成膜する。ここでは、第２の導電膜６３５として、アルミニウム―ゲルマニウム膜を成膜する。この後、４００〜５５０度で加熱して、流動化させて、コンタクト孔内をアルミニウム−ゲルマニウム膜で充填する。この工程により、ＣＮＴ６３３、６３４の隙間が導電膜で満たされている。
【００８４】
次に、図６（Ｄ）に示すように、第２の導電膜エッチバックして導電性部材６４１、６  ４２を形成する。
【００８５】
なお、本実施例においては、第２実施形態を用いて説明したが、第１、３、又は第４  実施形態を用いることもできる。
【００８６】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を充填  する導電層で形成されているビア（導電性部材）を形成することができる。ビアは、導  電膜で充填されているため、配線との接続面積を増大することが可能であり、信頼性良  く配線同士を接続することができる。このため、歩留まり高く半導体装置を作製するこ  とが可能である。また、ビア（導電性部材）は微細構造であり、微細加工された配線を  接続することができるため、該ビアを有する半導体素子を高集積した回路、代表的には  、信号線駆動回路、コントローラ、ＣＰＵ、音声処理回路のコンバータ、電源回路、送  受信回路、メモリ、音声処理回路のアンプ等の半導体装置を形成することができる。さ  らには、ＭＰＵ（マイクロコンピュータ）、メモリ、Ｉ／Ｏインターフェースなどひと  つのシステム（機能回路）を構成する回路がモノリシックに搭載され、高速化、高信頼  性、低消費電力化が可能なシステムオンチップを形成することができる。
【実施例３】
【００８７】
本実施例では、異なる層上に形成される配線を、選択的に形成されたＣＮＴ及びその  間を充填する導電膜で形成される導電性部材で接続した、多層配線構造を有する半導体  装置の例を図７に示す。
実施例１に示す工程によって、基板４０１上にｎチャネル型ＴＦＴ４３５及びｐチャネ  ル型ＴＦＴ４３６を形成する。これらのＴＦＴは、半導体領域に接続する導電性部材４  ３１、４３２が、ＣＮＴ及びその間を満たす導電膜で形成されている。
【００８８】
第１の層間絶縁膜４０７及び導電性部材４３１、４３２上に第２の層間絶縁膜７０１    が形成される。第２の層間絶縁膜７０１としては、第１の層間絶縁膜４０７と同様の    材料を用いて形成することができる。次に、第２の層間絶縁膜の一部をエッチングし    て、コンタクト孔を開口した後、第２実施形態乃至第４実施形態に示される工程で、    ビアとなる導電性部材７０２、７０３を形成する。ここでは、ビアとなる導電性部材    ７０２、７０３は、第１実施形態の図１（Ａ）で示される構造のものを用いる。
【００８９】
次に、第３の層間絶縁膜７０４を形成する。この後、第２の層間絶縁膜７０１、及    び第３の層間絶縁膜７０４の一部をエッチングして、コンタクトホールの一部を開口    する。この後、第２実施形態乃至第４実施形態のいずれかの工程により、ビアとなる    導電性部材７０５を形成する。次に、第３の層間絶縁膜７０４上に、配線７０６を形    成する。この後、第４の層間絶縁膜７０７を形成した後、第４の層間絶縁膜７０７の    一部をエッチングして配線７０６の一部を露出してコンタクト孔を形成した後、同様    の工程によって、ビアとなる導電性部材７０８及び第５の層間絶縁膜７０９を形成す    る。
本実施例では、導電性部材として、表面を平坦化研磨していないものを示しているが    、この構造に限られず、図１（Ｂ）に示すような、表面が平坦化された構造の導電性    部材を形成することもできる。
【００９０】
また、本実施例では、ガラス基板上に形成されたＴＦＴを有する多層構造の半導体    装置を示したが、これに限られず、単結晶半導体基板を用いたＭＯＳトランジスタを    有する半導体装置に適応することもできる。
【００９１】
本発明により、配線上にあるコンタクト孔において、極細炭素繊維及びその間を    充填する導電層で形成されているビア（導電性部材）を形成することができる。この    ため、配線との接続面積を増大することが可能であり、信頼性良く配線同士を接続す    ることができる。このため、歩留まり高く半導体装置を作製することが可能である。    また、ビア（導電性部材）は微細構造であり、微細加工された配線を接続することが    できるため、該ビアを有する半導体素子を高集積した回路を形成することができる。    さらに、多層配線のビアを微細構造とすることで、さらなる素子の高集積化が可能で    ある。
【実施例４】
【００９２】
本実施例では、本発明を用いて形成する半導体装置の一例であるパッケージについ    て図８を用いて説明する。図８（Ａ）に、ワイヤーボンディング法でチップがインタ    ーポーザに
接続されている、パッケージの断面構造を表す斜視図を示す。１８０１はインターポ    ーザ、１８０２はチップ、１８０３はモールド樹脂層に相当する。チップ１８０２は    インターポーザ１８０１上に、マウント用の接着剤１８０４によりマウントされてい    る。
【００９３】
また図８（Ａ）に示すインターポーザ１８０１は、ソルダーボール１８０５が設け    られたボールグリッドアレイ型である。ソルダーボール１８０５は、インターポーザ    １８０１のチップ１８０２がマウントされている側とは反対の側に設けられている。    そしてインターポーザ１８０１に設けられた配線１８０６は、インターポーザ１８０    ５に設けられたコンタクト孔を介して、ソルダーボール１８０５と電気的に接続して    いる。
【００９４】
なお本実施例では、チップ１８０２とソルダーボール１８０５との電気的な接続を    するための配線１８０６を、インターポーザ１８０５のチップがマウントされている    面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば    、インターポーザの内部において配線が多層化されて設けられていても良い。
【００９５】
図８（Ａ）では、チップ１８０２と配線１８０６とが、ワイヤ１８０７によって電    気的に接続されている。図８（Ｂ）に、図８（Ａ）に示したパッケージの断面図を示    す。チップ１８０２には実施例１又は実施例２で示される半導体素子１８０９が設け    られており、またチップ１８０２のインターポーザ１８０１が設けられている側とは    反対側に、パッド１８０８が設けられている。パッド１８０８は該半導体素子１８０    ９と電気的に接続されている。そしてパッド１８０８は、インターポーザ１８０１に    設けられた配線１８０６と、ワイヤ１８０７によって接続されている。
【００９６】
１８１０はプリント配線基板の一部に相当し、１８１１はプリント配線基板１８１    ０に設けられた配線または電極に相当する。配線１８０６はソルダーボール１８０５    を介して、プリント配線基板１８１０に設けられた配線または電極１８１１に接続さ    れる。なおソルダーボール１８０５と、配線または電極１８１１との接続は、熱圧着    や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、ア    ンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械    的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。ア    ンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数    のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音    波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができ    る。
【００９７】
なお、本実施例においては、チップがワイヤーボンディング法によってインターポ    ーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を    用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、    ワイヤーボンディング法に比べて、比較的パッド間のピッチを広く確保することがで    きるので、端子数の多いチップの接続に向いている。
【００９８】
また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケー    ジ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えるこ    とができるというメリットを有している。
【００９９】
さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに    電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを    高めることができるというメリットを有している。
【０１００】
本発明により、歩留まり高く高集積化された半導体装置を作製することができる。    
【実施例５】
【０１０１】
本発明を実施して得た半導体装置を組み込むことによって様々な電子機器を作製する    ことができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディ    スプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置    （カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲー    ム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電    子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓ    ａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディ    スプレイを備えた装置）などが挙げられる。電子機器の１つである携帯電話を例に挙    げ、本発明の半導体装置の一つであるパッケージが実際に電子機器に実装されている    様子を図９（Ａ）に示す。
【０１０２】
図９（Ａ）に示す携帯電話のモジュールは、プリント配線基板８１６に、ＣＰＵ８    ０２、電源回路８０３、コントローラ８０１、送受信回路８３１、メモリ８１１、音    声処理回路８２９や、その他、抵抗、バッファ、容量素子等の素子が実装されている    。また、パネル８００がＦＰＣ８０８によってプリント配線基板８１６に実装されて    いる。パネル８００には、発光素子又は液晶表示装置が各画素に設けられた画素部８    ０５と、前記画素部８０５が有する画素を選択する走査線駆動回路８０６と、選択さ    れた画素にビデオ信号を供給する信号線駆動回路８０７とが設けられている。
【０１０３】
プリント配線基板８１６への電源電圧及びキーボードなどから入力された各種信号    は、複数の入力端子が配置されたプリント配線基板用のインターフェース（Ｉ／Ｆ）    ８０９を介して供給される。また、アンテナとの間の信号の送受信を行うためのアン    テナ用ポート８１０が、プリント配線基板８１６に設けられている。
【０１０４】
なお、本実施例ではパネル８００にプリント配線基板８１６がＦＰＣを用いて実装    されているが、必ずしもこの構成に限定されない。ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａ    ｓｓ）方式を用い、コントローラ８０１、音声処理回路８２９、メモリ８１１、ＣＰ    Ｕ８０２または電源回路８０３をパネル８００に直接実装させるようにしても良い。    
【０１０５】
また、プリント配線基板８１６において、引きまわしの配線間に形成される容量や    配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち    上がりが鈍ったりすることがある。そこで、プリント配線基板８１６に容量素子、バ    ッファ等の各種素子を設けることで、電源電圧や信号にノイズがのったり、信号の立    ち上がりが鈍ったりするのを防ぐことができる。
【０１０６】
図９（Ｂ）に、図９（Ａ）に示したモジュールのブロック図を示す。
【０１０７】
本実施例では、メモリ８１１としてＶＲＡＭ８３２、ＤＲＡＭ８２５、フラッシュ    メモリ８２６などが含まれている。ＶＲＡＭ８３２にはパネルに表示する画像のデー    タが、ＤＲＡＭ８２５には画像データまたは音声データが、フラッシュメモリには各    種プログラムが記憶されている。メモリの容量を増加させると共に、実装面積も増加    してしまう。このため、メモリは単結晶シリコンウェハで作製することが好ましい。    
【０１０８】
電源回路８０３では、パネル８００、コントローラ８０１、ＣＰＵ８０２、音声処    理回路８２９、メモリ８１１、送受信回路８３１の電源電圧が生成される。またパネ    ルの仕様によっては、電源回路８０３に電流源が備えられている場合もある。電源回    路は、パネル、コントローラ、ＣＰＵ等に供給する電流を安定に制御する機能を有す    る。このための素子としては、電流を多く流すことが可能なバイポーラトランジスタ    が適しており、この結果、電源回路は、単結晶シリコンウェハで作製することが好ま    しい。
【０１０９】
ＣＰＵ８０２は、制御信号生成回路８２０、デコーダ８２１、レジスタ８２２、演    算回路８２３、ＲＡＭ８２４、ＣＰＵ用のインターフェース８３５などを有している    。インターフェース８３５を介してＣＰＵ８０２に入力された各種信号は、一旦レジ    スタ８２２に保持された後、演算回路８２３、デコーダ８２１などに入力される。演    算回路８２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定    する。一方デコーダ８２１に入力された信号はデコードされ、制御信号生成回路８２    ０に入力される。制御信号生成回路８２０は入力された信号に基づき、各種命令を含    む信号を生成し、演算回路８２３において指定された場所、具体的にはメモリ８１１    、送受信回路８３１、音声処理回路８２９、コントローラ８０１などに送る。ＣＰＵ    は、結晶性半導体膜を半導体領域に用いたＴＦＴで作製し、薄型化を図ることができ    る。
【０１１０】
メモリ８１１、送受信回路８３１、音声処理回路８２９、コントローラ８０１は、    それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１１１】
キーボード８０４から入力された信号は、インターフェース８０９を介してプリン    ト配線基板８１６に実装されたＣＰＵ８０２に送られる。制御信号生成回路８２０は    、キーボード８０４から送られてきた信号に従い、ＶＲＡＭ８３２に格納してある画    像データを所定のフォーマットに変換し、コントローラ８０１に送付する。
【０１１２】
コントローラ８０１は、パネルの仕様に合わせてＣＰＵ８０２から送られてきた画    像データを含む信号にデータ処理を施し、パネル８００に供給する。またコントロー    ラ８０１は、電源回路８０３から入力された電源電圧やＣＰＵから入力された各種信    号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（Ａ    Ｃ  Ｃｏｎｔ）を生成し
、パネル８００に供給する。コントローラは、結晶性半導体膜を半導体領域に用いた    ＴＦＴで作製することができる。
【０１１３】
送受信回路８３１では、アンテナ８３３において電波として送受信される信号が処    理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａ    ｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ      Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８３    １において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８０２からの命令    に従って、音声処理回路８２９に送られる。送受信回路は、高周波回路を含んでいる    ため、ＧａＡｓ半導体基板又はシリコンウェハで作製する。
【０１１４】
ＣＰＵ８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路８    ２９において音声信号に復調され、スピーカ８２８に送られる。またマイク８２７か    ら送られてきた音声信号は、音声処理回路８２９において変調され、ＣＰＵ８０２か    らの命令に従って、送受信回路８３１に送られる。音声処理回路は、アンプとコンバ    ータで形成されている。アンプの特性のバラツキがスピーカから出力される音質に対    して顕著となるため、アンプはばらつきの少ないシリコンウェハで作製することが好    ましい。一方、コンバータは、結晶性半導体膜を半導体領域に用いたＴＦＴで作製す    ることができ、薄型化をはかることができる。
【０１１５】
本発明により、高集積化された半導体装置を搭載した電子機器を作製することがで    きる。このため、搭載部品の数を減らすことが可能であり、電子機器の小型化を図る    ことができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明に係る導電性部材を説明する断面図。
【図２】本発明に係る導電性部材の作製工程を説明する断面図。
【図３】本発明に係る導電性部材の作製工程を説明する断面図。
【図４】本発明に係る導電性部材の作製工程を説明する断面図
【図５】本発明に係るＴＦＴの作製工程を説明する断面図。
【図６】本発明に係るＭＯＳトランジスタの作製工程を説明する断面図。
【図７】本発明に係る多層構造を有する半導体装置を説明する断面図。
【図８】本発明に係る半導体装置を説明する断面図。
【図９】本発明に係る電子機器を説明する断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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