(57)【特許請求の範囲】
【請求項１】
不揮発性トランジスタを含む複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、
上記メモリアレイと置換することのできるダミーメモリアレイと、
上記ダミーメモリアレイと上記メモリブロック内の１つのメモリアレイを複数のヒューズ素子の選択的なトリミング処理によって生成される多ビットのヒューズ信号に基づいて置換することのできる第１の手段と、
上記ダミーメモリアレイと上記メモリブロック内の１つのメモリアレイを上記ダミーメモリアレイを含む置換回路によらず、疑似レジスタに上記ヒューズ信号に対応する多ビットのデータをセットすることで置換することのできる第２の手段と、
上記第１の手段で行う上記メモリアレイと上記ダミーメモリアレイの置換の実施前に当該第２の手段によって、上記第１の手段で行う上記メモリアレイと上記ダミーメモリアレイの置換を行い、上記第１の手段による置換の実施後には、上記第２の手段による置換処理が設定されている場合でも上記第１の手段による置換を優先させる手段と、
上記第２の手段による置換処理が設定されているときに上記第１の手段による置換処理を行った場合に上記第１の手段による置換処理が正しく行われたことを確認するために、上記第１の手段によってダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換を行う情報である上記ヒューズ信号と、上記第２の手段による置換処理の情報である上記疑似レジスタにセットされたデータとを、上記複数のヒューズ素子を含む置換回路および上記疑似レジスタに接続されたデータ線を介して読み出して比較する手段とを備えた不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性トランジスタを用いた不揮発性半導体メモリおよびその自動消去／自動書き込み方法に関するものである。
【０００２】
【従来の技術】
図２６は従来の不揮発性半導体メモリの全体構成を示すブロック図であり、図において、１００１は不揮発性半導体メモリ、１００２はメモリ／メモリデコーダ、１００３はチャージポンプ、１００４はＭＣＵなどを含む専用制御回路である。
【０００３】
なお、メモリ／メモリデコーダ１００２はメモリブロックとメモリデコーダをまとめたもので、メモリブロックには各種の集積度を有する複数個の小メモリブロック、センスアンプ／書き込み回路、セレクタ回路などが含まれ、メモリデコーダにはロウ・アドレスラッチ、コラム・アドレス入力バッファラッチ、ロウ／コラム・アドレスプリデコーダなどが含まれる（図示しない）。また、チャージポンプ１００３は負電圧／正電圧チャージポンプおよび読み出しポンプにより構成される（図示しない）。詳細および動作説明については後述の実施の形態を参考にされたい。
【０００４】
このように、従来の不揮発性半導体メモリ１００１は、自動消去／自動書き込み／データ読み出しなどのメモリ制御を、不揮発性半導体メモリ１００１内に有する専用制御回路１００４を用いて実行していた。不揮発性半導体メモリ１００１内に有する専用制御回路１００４は、メモリの制御のみを実行する特化された回路であり、データ処理装置と不揮発性半導体メモリを同一チップ内に有するＬＳＩなどは、この専用制御回路１００４の大きさが無視できない回路規模の大きさになってきている。
【０００５】
また、国際公開ＷＯ９９／０１８２４には、ＥＥＰＲＯＭ内蔵の半導体装置において、ＥＥＰＲＯＭを制御するために必要な制御信号のそれぞれを、専用制御回路では無く、フリップフロップで構成されるレジスタブロックによって制御する方法が記されている。しかし、近年のマイクロコントローラに内蔵される不揮発性半導体メモリは、消去／書き込みに必要な電圧を発生させるチャージポンプをチップ内部に保有するなど、制御する信号の種類が多く、また消去／書き込み以外の動作モードも複数存在するため、このＷＯ９９／０１８２４に示されているフリップフロップで構成されるレジスタブロックによって、複数個の制御信号を同時にアクティブにさせたり、また動作モード毎に異なった組み合わせの制御信号を同タイミングでアクティブにさせて制御することはできない。
【０００６】
また、従来の不揮発性半導体メモリは、複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロック中のメモリアレイをダミーメモリアレイと置換することができる。この置換処理は、不揮発性半導体メモリ内にあるＦＵＳＥ回路をレーザによって切断して行っている。
【０００７】
【発明が解決しようとする課題】
従来の不揮発性半導体メモリおよびその自動消去／自動書き込み方法は以上のように構成されているので、当該メモリ内に有する専用制御回路が、データ処理装置と不揮発性半導体メモリを同一チップ内に有するＬＳＩの回路規模の増大をまねいているという課題があった。
【０００８】
また、従来の不揮発性半導体メモリ内に有するＦＵＳＥ回路は、レーザによって切断した後に切断が上手くいっているか否かの確認を直接できないという課題があった。
【０００９】
さらに、従来の不揮発性半導体メモリは、複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロック中のメモリアレイをダミーメモリアレイと置換するにはＦＵＳＥ回路をレーザでトリミング処理するしか方法が無く、擬似的に置換処理する方法は無かった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、不揮発性半導体メモリと同一チップ内にあるデータ処理装置を用いて、不揮発性半導体メモリの自動消去／自動書き込み／データ読み出しなどを実行することで、不揮発性半導体メモリ内に有する専用制御回路を削除し、チップ全体の回路規模の縮小できる不揮発性半導体メモリおよびその自動消去／自動書き込み方法を得ることを目的とする。
【００１１】
また、不揮発性半導体メモリ内に擬似的なレジスタを設け、レジスタ値を設定することによって、複数のメモリセルが行列状に配置されたメモリセルで構成されたメモリブロック中のメモリアレイをダミーメモリアレイと置換することができる不揮発性半導体メモリを得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性半導体メモリは、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタの結合されたデータ処理装置によってレジスタの内容を更新する手段と、当該更新する手段がレジスタの内容を更新することによって、メモリデコーダおよびチャージポンプを制御する手段とを備えたものである。
【００１３】
この発明に係る不揮発性半導体メモリは、レジスタの内容を更新することによって、メモリブロックを消去する手段をさらに備えたものである。
【００１４】
この発明に係る不揮発性半導体メモリは、レジスタの内容を更新することによって、メモリブロック内の不揮発性トランジスタにデータを書き込む手段をさらに備えたものである。
【００１５】
この発明に係る不揮発性半導体メモリは、レジスタの内容を更新することによって、メモリブロック内の不揮発性トランジスタのデータを読み出す手段をさらに備えたものである。
【００１６】
この発明に係る不揮発性半導体メモリの自動消去方法は、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタに結合されたデータ処理装置によってレジスタの内容を更新する手段とを備えた不揮発性半導体メモリにおいて、レジスタの内容を更新することによって、メモリブロックのデータを消去するものである。
【００１７】
この発明に係る不揮発性半導体メモリの自動書き込み方法は、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタに結合されたデータ処理装置によってレジスタの内容を更新する手段とを備えた不揮発性半導体メモリにおいて、レジスタの内容を更新することによって、メモリブロックの不揮発性トランジスタにデータを書き込むものである。
【００１８】
この発明に係る不揮発性半導体メモリは、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイと置換することのできるダミーメモリアレイと、ダミーメモリアレイとメモリブロック内の１つのメモリアレイをトリミング処理によって置換することのできる第１の手段と、ダミーメモリアレイとメモリブロック内の１つのメモリアレイをダミーメモリアレイを含む置換回路によらず、疑似レジスタにデータをセットすることで置換することのできる第２の手段と、この第２の手段によって、第１の手段で行うメモリアレイとダミーメモリアレイの置換を行う手段とを備えるものである。
【００１９】
この発明に係る不揮発性半導体メモリは、第１の手段によってダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換を行う場合には、この第２の手段による置換処理が設定されている場合でも第１の手段による置換を優先させる手段をさらに備えたものである。
【００２０】
この発明に係る不揮発性半導体メモリは、第１の手段によってダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換を行う情報と、この第２の手段による置換処理の情報とを読み出して比較する手段をさらに備えたものである。
【００２１】
この発明に係る不揮発性半導体メモリは、第２の手段による置換処理でセットされた疑似レジスタ値を不揮発性トランジスタからなるメモリセル内に書き込んだ後に読み出す手段を有し、第１の手段および第２の手段による置換処理の情報とを読み出してこれらを比較する手段をさらに備えたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
（ブロック構成）
図１はこの発明の実施の形態１による不揮発性半導体メモリの全体構成を示すブロック図であり、この不揮発性半導体メモリを制御するデータ処理装置との関係を示している。図において、１０１は不揮発性半導体メモリ、１はデータ処理装置、２はレジスタ回路群（レジスタ）、３はチャージポンプ、４はメモリデコーダ、５はメモリブロックである。
【００２３】
なお、この発明の実施の形態１による不揮発性半導体メモリ１０１は、メモリの内容を消去する自動消去モード、任意のアドレスにデータを書き込む自動書き込みモード、ロックビットにロック情報を書き込むロックビット書き込み、ロックビットの内容を読み出すロックビット読み出しモードの他に、メモリデータの内容を読み出す読み出しモードがある。
【００２４】
（レジスタ回路群）
次に、図２はこの発明の実施の形態１による不揮発性半導体メモリのレジスタ回路群のブロック図であり、図において、６はポンプ／メモリデコーダ用制御信号レジスタ、７はアドレスレジスタ、８はデータレジスタ、９はデータバッファ、１０はステータスレジスタ、１１はシーケンス制御レジスタ、１２はコンペア回路、１３は疑似ＬＴレジスタ、１４はメモリデコーダ制御信号、１５はチャージポンプ制御信号、１６はＡＤ（２４：０）バス（更新する手段）、１７はＡ（２４：０）バス（更新する手段）、１８はＤＤＢ（１５：０）バス（更新する手段）、１９はＤＢ（１５：０）バス（更新する手段）、１３７はレジスタセット信号、１３８はブロック選択信号、１３９は信号出力信号である。
【００２５】
ポンプ／メモリデコーダ用制御信号レジスタ６は、ポンプとメモリデコーダを制御するための制御信号がレジスタ１ビットに割り当てられた１６ビットレジスタである。ＤＢ（１５：０）バス１９からの入力経路と、レジスタ中に割り付けられた制御信号のうちチャージポンプ制御信号１５としてチャージポンプ３へ出力される経路と、レジスタ中に割り付けられた制御信号のうちメモリデコーダ制御信号１４としてメモリデコーダ４へ出力される経路がある。ポンプ／メモリデコーダ用制御信号レジスタ６へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、メモリデコーダ制御信号１４とチャージポンプ制御信号１５は、データ処理装置１から入力される信号出力信号１３９をトリガーにしてメモリデコーダ４とチャージポンプ３に出力される。
【００２６】
アドレスレジスタ７は、自動消去、自動書き込み、ロックビット書き込み、ロックビット読み出し時などに、アクセスするブロックのアドレスを保持する。また、アドレスレジスタ７は、アドレスのインクリメント機能を持ち、自動消去の消去ベリファイ時でアドレスを消去対象となるメモリブロックの最大アドレスまでインクリメントする。アドレスレジスタ７は、ＡＤ（２４：０）バス１６からの入力経路、Ａ（２４：０）バス１７への出力経路がある。また、アドレスレジスタ７へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、アドレスレジスタ７のアドレス値の読み出しは、レジスタ値読み出し信号１４０によってＤＢ（１５：０）バス１９に読み出すこともできる。さらに、アドレス値から、ブロック選択信号１３８を生成して、メモリデコーダ４に出力している。
【００２７】
データレジスタ８は、自動書き込み時の書き込みデータを保持したり、ロックビット読み出し時に読み出したロックビット値を保持する。ＤＢ（１５：０）バス１９からの入出力経路と、ＤＤＢバス１８からの入出力経路がある。データレジスタ８へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、データレジスタ８のアドレス値の読み出しは、レジスタ値読み出し信号１４０によってＤＢ（１５：０）バス１９に読み出すこともできる。
【００２８】
データバッファ９は、メモリデータ読み出し時にＤＤＢ（１５：０）バス１８の値を直接ＤＢバス１９に出力する。ＤＤＢ（１５：０）バス１８からの入力経路とＤＢ（１５：０）バス１９への出力経路がある。
【００２９】
ステータスレジスタ１０は、自動消去、自動書き込み、ロックビット書き込み時に、消去エラーや書き込みエラー情報を保持する。ＤＢ（１５：０）バス１９からの入力経路がある。ステータスレジスタ１０へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、ステータスレジスタ１０のレジスタ値の読み出しは、レジスタ値読み出し信号１４０によって、ＤＢ（１５：０）バス１９に読み出すこともできる。
【００３０】
シーケンス制御レジスタ１１は、２ビットのレジスタである。自動消去時の、消去ベリファイ開始ビットとエラー設定ビットがある。ＤＢ（１５：０）バス１９からの入力経路と、レジスタ２ビットの情報はコンペア回路１２に出力されている。自動消去中の消去エラー発生時には、コンペア回路１２が、シーケンス制御レジスタ１１のエラー設定ビットを操作する。シーケンス制御レジスタ１１へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、シーケンス制御レジスタ１１のレジスタ値の読み出しは、レジスタ値読み出し信号１４０によってＤＢバス（１５：０）バス１９に読み出すこともできる。
【００３１】
コンペア回路１２は、自動消去中の消去ベリファイ時に読み出されたメモリデータと期待値を比較する。比較した結果を元に、シーケンス制御レジスタ１１の消去ベリファイ開始ビットとエラー設定ビットを書き換える。
【００３２】
疑似ＬＴレジスタ１３は、擬似的にビット線を書き換える場合にデータをセットするレジスタである。メモリブロック数だけレジスタが存在する。疑似ＬＴレジスタ１３へのデータのセットは、データ処理装置１から入力されるレジスタセット信号１３７をトリガーにＤＢ（１５：０）バス１９から行われる。また、疑似ＬＴレジスタ１３のレジスタ値の読み出しは、レジスタ値読み出し信号１４０によってＤＢバス（１５：０）バス１９に読み出すこともできる。さらに、疑似ＬＴレジスタ１３値は、直接メモリデコーダ４に出力されている。またさらに、メモリデコーダ４内のＦＵＳＥ回路５２の出力信号が、疑似レジスタ１３に出力されている。ＦＵＳＥ回路５２の出力信号値は、疑似ＬＴレジスタ１３９を介してＤＢ（１５：０）バス１９に出力される経路を持っている。
【００３３】
次に、図３に、この発明の実施の形態１による不揮発性半導体メモリのレジスタ回路群２中の各種レジスタに割り付けられたアドレス空間を示す。以下、これを説明する。
【００３４】
アドレスレジスタ７は、８ビットアドレスレジスタ（ＡＤＤＲＬ）、８ビットアドレスレジスタ（ＡＤＤＲＭ）、８ビットアドレスレジスタ（ＡＤＤＲＨ）がある。これらのアドレスレジスタ（ＡＤＤＲＬ）、アドレスレジスタ（ＡＤＤＲＭ）、アドレスレジスタ（ＡＤＤＲＨ）は、それぞれＥ０Ｈ、Ｅ１Ｈ、Ｅ２Ｈに割り付けられている。
【００３５】
データレジスタ８は、下位８ビットデータレジスタ（ＤＡＴＡＬ）と上位８ビットデータレジスタ（ＤＡＴＡＨ）がある。データレジスタ（ＤＡＴＡＬ）とデータレジスタ（ＤＡＴＡＨ）は、Ｅ４ＨとＥ５Ｈに割り付けられている。
【００３６】
ステータスレジスタ１０は、８ビットのレジスタであり、Ｅ６Ｈに割り付けられている。
【００３７】
ポンプ／メモリデコーダ用制御信号レジスタ１、ポンプ／メモリデコーダ用制御信号レジスタ２は、Ｅ７ＨとＥ８Ｈに割り付けられている。
【００３８】
出力信号レジスタは、ＥＥＨに割り付けられている。出力信号レジスタに１を立てることによって、信号出力信号１３９がアクティブになり、ポンプ／メモリデコーダ用制御信号レジスタ１とポンプ／メモリデコーダ用制御信号レジスタ２の内容がチャージポンプ３とメモリデコーダ４に出力される。
【００３９】
シーケンス制御レジスタ１１は、８ビットレジスタであり、Ｆ０Ｈに割り付けられている。疑似ＬＴレジスタ０は、８ビットレジスタであり、Ｆ８Ｈに割り付けられている。
【００４０】
（レジスタ仕様）
（ポンプ／メモリデコーダ用制御信号レジスタ６）
次に、図４に、ポンプ／メモリデコーダ用制御信号レジスタ６の内容を示す。１６ビットのレジスタのうちｂ０〜ｂ７は、ポンプ／メモリデコーダ用制御信号レジスタ６（１）である。なお、ｂ８〜ｂ１５は、ポンプ／メモリデコーダ用制御信号レジスタ６（２）である。
【００４１】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ０は、ＢＹＴＥ信号に割り当てられている。この発明の実施の形態１による不揮発性半導体メモリをバイトモードでアクセスする場合には、ＢＹＴＥ信号に“１”がセットされる。ワードアクセス時には、“０”にセットされる。ＢＹＴＥ信号は、メモリデコーダ４に出力される。
【００４２】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ１は、ＮＥ信号に割り当てられている。ＮＥ信号は、この発明の実施の形態１による不揮発性半導体メモリに搭載されている負電圧ポンプを活性化させる場合に“１”がセットされる。ＮＥ信号は、チャージポンプ３に出力される。
【００４３】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ２は、ＰＥ信号に割り当てられている。ＰＥ信号は、この発明の実施の形態１による不揮発性半導体メモリに搭載されている正電圧ポンプを活性化させる場合に“１”がセットされる。ＰＥ信号は、チャージポンプ３に出力される。
【００４４】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ３は、ＥＲＳ信号に割り当てられている。ＥＲＳ信号は、消去パルスとして消去時に“１”がセットされる。ＥＲＳ信号は、メモリデコーダ４に出力される。
【００４５】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ４は、ＰＧＭ信号に割り当てられている。ＰＧＭ信号は、書き込みパルスとして書き込み時に“１”がセットされる。ＰＧＭ信号は、メモリデコーダ４に出力される。
【００４６】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ５は、ＤＢＲＤ信号に割り当てられている。ＤＢＲＤ信号は、メモリデータを読み出す場合に“１”がセットされる。ＤＢＲＤ信号は、メモリデコーダ４に出力される。
【００４７】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ６は、ＩＳＥ信号に割り当てられている。ＩＳＥ信号は、メモリのデータをリードする場合に“０”がセットされる。ＩＳＥ信号は、メモリデコーダ４に出力される。
【００４８】
ポンプ／メモリデコーダ用制御信号レジスタ６（１）のｂ７は、ＢＬＳＨＴ信号に割り当てられている。ＢＬＳＨＴ信号は、メモリのビット線をディスチャージする場合に“１”がセットされる。ＢＬＳＨＴ信号は、メモリデコーダ４に出力される。
【００４９】
ポンプ／メモリデコーダ用制御信号レジスタ６（２）のｂ８は、ＩＰＲＥＰ信号に割り当てられている。ＩＰＲＥＰ信号は、自動消去中の消去前書き込みパルスとして、消去前書き込み時に“０”にセットされる。ＩＰＲＥＰ信号は、メモリデコーダ４に出力される。
【００５０】
ポンプ／メモリデコーダ用制御信号レジスタ６（２）のｂ９は、ＬＢＣＡ信号に割り当てられている。ＬＢＣＡ信号は、ロックビットアクセス時に“１”がセットされる。ＬＢＣＡ信号は、メモリデコーダ４に出力される。
【００５１】
ポンプ／メモリデコーダ用制御信号レジスタ６（２）のｂ１０は、ＲＥ信号に割り当てられている。ＲＥ信号は、読み出しチャージポンプを活性化させる。ポンプ／メモリデコーダ用制御信号レジスタ６ｂのｂ１０はデフォルトで“１”の値である。
【００５２】
（ステータスレジスタ１０）
次に、図５に、ステータスレジスタ１０の内容を示す。８ビットのレジスタのうち、ｂ４とｂ５にステータスフラグが割り当てられている。他のビットはリザーブビットである。
【００５３】
ステータスレジスタ１０のｂ４は、書き込みステータスビットである。自動書き込み実行時に、エラーとなると“１”がセットされる。
【００５４】
ステータスレジスタ１０のｂ５は、消去ステータスビットである。自動消去実行時に、エラーとなると“１”がセットされる。
【００５５】
（シーケンス制御レジスタ１１）
次に、図６に、シーケンス制御レジスタ１１の内容を示す。８ビットのレジスタのうち、ｂ０とｂ１にシーケンスフラグが割り当てられている。他のビットはリザーブビットである。シーケンス制御レジスタ１１のｂ０はベリファイ開始ビットである。自動消去中のベリファイ実行時に、“１”がセットされる。
【００５６】
シーケンス制御レジスタ１１のｂ１は、ベリファイステータスビットである。
自動消去中のベリファイ結果でエラーが生じると“１”がセットされる。
【００５７】
（疑似ＬＴレジスタ１３）
次に、図７に、疑似ＬＴレジスタ１３の内容を示す。８ビットのレジスタのうち、ｂ０〜ｂ５には、ビット線置換のための疑似トリミングデータが割り当てられている。また、ｂ７には疑似ＬＴレジスタ書き込み情報が割り当てられている。他のビットはリザーブビットである。
【００５８】
ｂ０〜ｂ５までのレジスタ値は、置換するビット線に対応したレジスタに“１”をセットすることで、疑似的にビット線置換の実行ができる。ｂ７は、トリミングデータをセットした時に“１”がセットされる。
【００５９】
（ハードウエア構成）
（ポンプ／メモリデコーダ用制御信号レジスタ６の回路構成）
次に、図８に、ポンプ／メモリデコーダ用制御信号レジスタ６のうちの１ビット分の回路構成を示す。ポンプ／メモリデコーダ用制御信号レジスタ６の１ビットの回路は、スレーブ／マスタ構成の２ビット分のレジスタで構成されている。
【００６０】
レジスタへの値の設定は、データ（バス値）よりレジスタ設定値が入力され、レジスタセット信号１３７をトリガーにして値が保持される。保持されたデータは、信号出力信号１３９をトリガーにして、ポンプ／メモリデコーダ用制御信号としてポンプ／メモリデコーダに出力される。信号出力信号は、図３に示した信号出力制御レジスタがアクセスされるとアクティブになる信号である。また、リセット信号によってレジスタ値は初期化される構成となっている。
【００６１】
（チャージポンプ）
次に、図９に、チャージポンプ３のブロック図を示す。図において、２０，２１はそれぞれ負電圧および正電圧チャージポンプ、２２は読み出しチャージポンプ、２３は電圧切り替え回路であり、チャージポンプ３は、負電圧チャージポンプ２０、正電圧チャージポンプ２１、読み出しポンプ２２からなる。
【００６２】
このチャージポンプ３は、ポンプ／メモリデコーダ用制御信号レジスタ６からの信号によって制御され、各チャージポンプの出力は、電圧切り替え回路２３によってメモリデコーダ４とメモリブロック５に供給される。
【００６３】
負電圧チャージポンプは、消去用の負電圧発生用のチャージポンプであり、自動消去時に負の電圧を発生する。
【００６４】
正電圧チャージポンプは、書き込み／消去用の正電圧発生用のチャージポンプであり、書き込み時に正の書き込み電圧を発生し、消去時に正の消去電圧を発生する。
【００６５】
読み出しチャージポンプは、読み出し／ベリファイ用の正電圧発生用のチャージポンプであり、読み出し動作時に読み出し電圧を発生し、書き込み／書き込みベリファイ時にはベリファイ電圧を発生する。
【００６６】
次に、図１０に、メモリデコーダ４とメモリブロック５の構成図を示す。
図において、２４はＸ（ロウ）アドレスラッチ、２５はＹ（コラム）アドレス入力バッファラッチ、２６はＸ（ロウ）アドレスプリデコーダ、２７はＹ（コラム）アドレスプリデコーダであり、２８〜３２はそれぞれメモリブロック（０）〜メモリブロック（４）、１３５はセンスアンプ／書き込み回路、１３６はセレクタ回路、１３８はブロック選択信号であり、その他の上記と同一符号は同一構成要素または相当部分を示すものであるからその重複説明は省略し、以下も同様とする。
【００６７】
（メモリデコーダ）
まず、メモリデコーダ４は、Ｙ（コラム）アドレス入力バッファラッチ２５、Ｘ（ロウ）アドレスラッチ２４と、Ｙ（コラム）アドレスプリデコーダ２７、Ｘ（ロウ）アドレスプリデコーダ２６からなる。Ｙ（コラム）アドレス入力バッファラッチ２５とＸ（ロウ）アドレスラッチ２４は、アドレスレジスタ７からアドレスバスを介して送られてきたアドレスをラッチする。ラッチされたアドレスは、Ｙ（コラム）アドレスプリデコーダ２７、Ｘ（ロウ）アドレスプリデコーダ２６においてアドレスのプリデコーダ処理が行われ、メモリブロック５に対してプリデコードされたアドレスを出力する。
【００６８】
（メモリブロック）
そして、メモリブロック５は、８ＫＢのメモリブロック（０）２８、４ＫＢのメモリブロック（１）２９、６０ＫＢのメモリブロック（２）３０、１２８ＫＢのメモリブロック（３）３１、４ＫＢのメモリブロック（４）３２、センスアンプ／書き込み回路１３５、セレクタ回路１３６からなる。それぞれのメモリブロックは、Ｘデコーダ、Ｙデコーダ、メモリアレイからなる。センスアンプ／書き込み回路１３５は、それぞれのメモリブロックからの出力を受けてデータバスにデータを出力する経路と、データバスの値をセンスアンプ／書き込み回路１３５とセレクタ回路１３６を介してメモリに書き込む経路がある。
【００６９】
図１１に、メモリブロック５のアドレス空間を示す。
メモリブロック（４）は、１６進数表記で、“００１０００ｈ”〜“００１ＦＦＦｈ”のアドレス空間を持つ。
メモリブロック（３）は、１６進数表記で、“７Ｄ１０００ｈ”〜“７ＥＦＦＦＦｈ”のアドレス空間を持つ。
メモリブロック（２）は、１６進数表記で、“７Ｆ００００ｈ”〜“７ＦＥＦＦＦｈ”のアドレス空間を持つ。
メモリブロック（１）は、１６進数表記で、“７ＦＦ０００Ｈ”〜“７ＦＦＦＦＨ”のアドレス空間を持つ。
メモリブロック（０）は、１６進数表記で、“ＦＦＥ０００Ｈ”〜“ＦＦＦＦＦＨ”のアドレス空間を持つ。
【００７０】
図１２は、図１０に示すブロック中１２８ＫＢのメモリブロック（３）の、Ｘデコーダ、Ｙデコーダ，メモリセルアレイ、センスアンプ／書き込み回路を抽出して示す図であり、図において、３３はセンスアンプ／書き込み回路、３４はＹデコーダ、３５はＸデコーダ、３６〜３９はトランジスタである。なお、メモリセルアレイは、１つのセンスアンプ／書き込み回路３３に結合される分のみを示している。
【００７１】
Ｙデコーダ３４は、Ｙアドレスプリデコーダ２７からの出力を受けて、６４本のビット線（ＢＬ０〜ＢＬ６３）から一本のビット線を選択するための６４本の制御信号（ＣＳ０〜ＣＳ６３）を生成する。制御信号（ＣＳ０〜ＣＳ６３）は、ビット線を選択するトランジスタ３６〜３９のゲートに結合されている。
【００７２】
Ｘデコーダ３５は、Ｘアドレスプリデコーダ２６からの出力を受けて、６４本のワード線（ＷＬ０〜ＷＬ６３）から一本のワード線を選択制御する。
【００７３】
フローティングゲートを有する不揮発性トランジスタからなるメモリセル（Ｔｒ０−０〜Ｔｒ０−６３、Ｔｒ１−０〜Ｔｒ１−６３、Ｔｒ２−０〜Ｔｒ２−６３、Ｔｒ３−０〜Ｔｒ３−６３、…、Ｔｒ６３−０〜Ｔｒ６３−６３）が行列状に配置されている。
【００７４】
このうち、同一行に配置されたメモリセル（Ｔｒ０−０〜Ｔｒ６３−０、Ｔｒ０−１〜Ｔｒ６３−１、Ｔｒ０−２〜Ｔｒ６３−２、…、Ｔｒ０−６３〜Ｔｒ６３−６３）には、同一ビット線（ＢＬ０〜ＢＬ６３）がソース端子に接続されており、それぞれ異なるワード線（ＷＬ０〜ＷＬ６３）がゲート端子に接続されている。
【００７５】
メモリデータの読み出しは、Ｘアドレスプリデコーダ２６、Ｙアドレスプリデコーダ２７の出力に従って、ビット線（ＢＬ０〜ＢＬ６３）とワード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビット線とワード線が選択され、選択されたビット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルの内容が、センスアンプ／書き込み回路３３中のセンスアンプを介してデータバスに出力される。
【００７６】
また、メモリデータへの書き込みは、Ｘアドレスプリデコーダ２６、Ｙアドレスプリデコーダ２２７の出力に従って、ビット線（ＢＬ０〜ＢＬ６３）とワード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビット線とワード線が選択され、選択されたビット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルに、センスアンプ／書き込み回路３３中の書き込み回路を介してデータバスの値が書き込まれる。
【００７７】
さらに、メモリデータへの消去は、消去パルス（ＥＲＳ）が消去の対象となっているメモリブロックに印加されると、フローティングゲートを有する不揮発性トランジスタからなるメモリセルのゲートに正の消去電圧が印加されメモリの内容が消去される。
【００７８】
（ダミーメモリアレイ）
図１３は、図１０に示すブロック中１２８ＫＢメモリブロック（３）の、Ｘデコーダ、Ｙデコーダ、ダミーメモリセルアレイ、ロックビットセルアレイ、センスアンプ／書き込み回路、セレクタ回路を抽出して示す図である。図において、４０〜４３はトランジスタ、４４はセンスアンプ／書き込み回路であり、メモリセルアレイは、１つのセンスアンプ／書き込み回路４４に結合される分のみを示している。
【００７９】
Ｙデコーダ３４は、Ｙアドレスプリデコーダ２７からの出力を受けて、６４本のビット線（ＤＢＬ１〜ＤＢＬ６４）から一本のビット線を選択するための６４本の制御信号（ＣＳＳ１〜ＣＳＳ６４）を生成する。制御信号（ＣＳ０〜ＣＳ６３）は、ビット線を選択するトランジスタ４１〜４３のゲートに結合されている。
【００８０】
Ｘデコーダ３５は、Ｘアドレスプリデコーダ２６からの出力を受けて、６４本のワード線（ＷＬ０〜ＷＬ６３）から一本のワード線を選択制御する。
【００８１】
また、ロックビット線（ＬＢＬ）は、メモリブロック毎にロック／アンロック状態を示す不揮発性トランジスタ（Ｔｒ００−０）が繋がったビット線である。
【００８２】
さらに、フローティングゲートを有する不揮発性トランジスタからなるダミーメモリセルとロックビットメモリセル（Ｔｒ００−０〜Ｔｒ００−６４、Ｔｒ１０−０〜Ｔｒ１−６４、Ｔｒ２０−０〜Ｔｒ２０−６４、Ｔｒ３０−０〜Ｔｒ３０−６４、…、Ｔｒ６３０−０〜Ｔｒ６３０−６４）が行列状に配置されている。
【００８３】
このうち、同一行に配置されたメモリセル（Ｔｒ００−０〜Ｔｒ６３０−０、Ｔｒ００−１〜Ｔｒ６３０−１、Ｔｒ００−２〜Ｔｒ６３０−２、…、Ｔｒ００−６４〜Ｔｒ６３０−６４）には、同一ビット線（ＤＢＬ１〜ＤＢＬ６４）がソース端子に接続されており、それぞれ異なるワード線（ＷＬ０〜ＷＬ６３）がゲート端子に接続されている。ＤＢＬ１〜ＤＢＬ６４は、ダミービット線でありＬＢＬはロックビット線である。
【００８４】
ダミーメモリセルデータの読み出しは、Ｘアドレスプリデコーダ２６、Ｙアドレスプリデコーダ２７の出力に従って、ビット線（ＤＢＬ１〜ＤＢＬ６４）とワード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビット線とワード線が選択され、選択されたビット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルの内容が、センスアンプ／書き込み回路４４中のセンスアンプを介してデータバスに出力される。
【００８５】
また、ダミーメモリセルデータへの書き込みは、Ｘアドレスプリデコーダ２６、Ｙアドレスプリデコーダ２７の出力に従って、ダミービット線（ＤＢＬ１〜ＤＢＬ６４）とワード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビット線とワード線が選択され、選択されたダミービット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルに、センスアンプ／書き込み回路４４中の書き込み回路を介してデータバスの値が書き込まれる。さらに、ロックビットメモリセルデータの読み出しは、制御信号（ＬＢＣＡ）がセレクトされ、Ｘデコーダ３５によってワード線（ＷＬ０）が選択され、ロックビットメモリデータである不揮発性メモリトランジスタ（Ｔｒ００−０）の値が、センスアンプ／書き込み回路４４中のセンスアンプを介してデータバスに出力される。また、ロックビットメモリへの書き込みは、制御信号（ＬＢＣＡ）がセレクトされ、Ｘデコーダ３５によってワード線（ＷＬ０）が選択され、ロックビットメモリデータである不揮発性メモリトランジスタ（Ｔｒ００−０）に、センスアンプ／書き込み回路４４中の書き込み回路を介してデータゼロの値が書き込まれる。
【００８６】
さらに、メモリデータへの消去は、消去パルス（ＥＲＳ）が消去の対象となっているメモリブロックに印加されると、フローティングゲートを有する不揮発性トランジスタからなるメモリセルのゲートに正の消去電圧が印加されメモリの内容が消去される。
【００８７】
図１４は、ダミーメモリセルアレイ、メモリアレイ（０）〜メモリアレイ（３１）、センスアンプ／書き込み回路、センスアンプ／書き込み回路（Ｄ０用）〜センスアンプ／書き込み回路（Ｄ３１用）、セレクタ（０）〜セレクタ（３１）、ＤＤＢバス（１５：０）の接続関係を示した図であり、図において、１３５はセンスアンプ／書き込み回路であり、３３はセンスアンプ／書き込み回路（Ｄ０用）、４８はセンスアンプ／書き込み回路（Ｄ３１用）、４４はセンスアンプ／書き込み回路（ダミーメモリセルアレイ用）、４５はダミーメモリアレイ、４６はメモリアレイ（０）、４７はメモリアレイ（３１）、４９はセレクタ（０）、１３６はセレクタ回路であり、５０はセレクタ（３１）、５１はセレクタ（３１）である。
【００８８】
セレクタ５１は、８ビットアクセス、１６ビットアクセス時にメモリデータを整地処理してＤＤＢバス（１５：０）１８に出力する。
【００８９】
セレクタ（０）４９〜セレクタ（３１）５０は、制御信号ＩＲＥＤＥＢＬ（０）〜ＩＲＥＤＥＢＬ（３１）によってセレクトされ、置き換えるべきメモリアレイ（メモリアレイ０〜メモリアレイ３１）をダミーメモリアレイと入れ替えることができる。ここで、セレクタ５１とセレクタ（０）４９〜セレクタ（３１）５０をまとめてセレクタ回路１３６と称している。
【００９０】
さらに、１メモリセルアレイに接合されているセンスアンプ／書き込み回路４４〜センスアンプ／書き込み回路４８をまとめて３３ビットのセンスアンプ／書き込み回路１３５と称している。
【００９１】
また、図１５に、制御信号ＩＲＥＤＥＢＬ（３１：０）を生成するためのブロック図を示す。図において、５２はＦＵＳＥ回路（第１の手段）、５３はデコード回路（第２の手段）、ｂ０〜ｂ５，ｂ７は疑似ＬＴレジスタ（疑似レジスタ）であり、制御信号ＩＲＥＤＥＢＬ（３１：０）は、ＦＵＳＥ回路５２からの５ビットの信号Ｉ／ＯＦＵＳＥ（４：０）、ＥｎａｂｌｅＦＵＳＥ信号、疑似ＬＴレジスタｂ０〜ｂ５の出力信号、疑似ＬＴレジスタｂ７の出力を受けてデコード回路５３において生成される。デコード回路５３は、ＦＵＳＥ回路の内容を優先的に受け付け、ＥｎａｂｌｅＦＵＳＥ信号がアクティブな場合には、疑似ＬＴレジスタの内容を無視して、ＦＵＳＥ回路の内容を制御信号ＩＲＥＤＥＢＬ（３１：０）に反映させる。
【００９２】
また、図２５に、ＦＵＳＥ回路５２中のＥｎａｂｌｅＦＵＳＥ信号生成回路（ａ）とＩ／ＯＦＵＳＥ信号生成回路（ｂ）を示し、（ｃ）にはリセット信号とラッチ信号の関係を示す。図において、１４２，１４６はＰチャネルトランジスタ、１４３，１４７はＮチャネルトランジスタ、１４４，１４８はＦＵＳＥ、１４５，１４９はラッチ回路である。
【００９３】
図２５（ａ）のＥｎａｂｌｅＦＵＳＥ信号生成回路は、リセット信号が入力されるＰチャンネルトランジスタ１４２と、Ｎチャンネルトランジスタ１４３と、Ｐチャンネルトランジスタ１４２とＮチャンネルトランジスタ１４３に接続されたＦＵＳＥ１４４と、ＦＵＳＥ１４４とＰチャンネルトランジスタ１４２に接続されたラッチ回路１４５からなる。このラッチ回路１４５は、ラッチ信号によってデータをラッチし、出力はＥｎａｂｌｅＦＵＳＥ信号となっている。Ｉ／ＯＦＵＳＥ信号生成回路はＦＵＳＥ回路５２中に五セットある。
【００９４】
一方、図２５（ｂ）のＩ／ＯＦＵＳＥ信号生成回路は、ＥｎａｂｌｅＦＵＳＥ信号が入力されるＰチャンネルトランジスタ１４６と、Ｎチャンネルトランジスタ１４７と、Ｐチャンネルトランジスタ１４６とＮチャンネルトランジスタ１４７に接続されたＦＵＳＥ１４８と、ＦＵＳＥ１４８とＰチャンネルトランジスタ１４６に接続されたラッチ回路１４９からなる。このラッチ回路１４９は、ラッチ信号によってデータをラッチし、出力はＩ／ＯＦＵＳＥ信号となっている。ラッチ回路１４９は、リセット信号によって初期化され、ＥｎａｂｌｅＦＵＳＥ信号がＬレベルの時は強制的にＩ／ＯＦＵＳＥ信号をＬレベルにする。
【００９５】
ＥｎａｂｌｅＦＵＳＥ信号生成回路中のＦＵＳＥ１４４とＩ／ＯＦＵＳＥ信号生成回路中のＦＵＳＥ１４８は、レーザーによって切断することができる。ＥｎａｂｌｅＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号生成回路中のＦＵＳＥ１４４を切断しなければ、リセット信号入力後にＬレベルとなる。また、ＥｎａｂｌｅＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号生成回路中のＦＵＳＥ１４４が切断されていれば、リセット信号入力後にＨレベルとなる。
【００９６】
また、Ｉ／ＯＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号がＨレベルの時、Ｉ／ＯＦＵＳＥ信号生成回路中のＦＵＳＥ１４８が切断されていなければ、リセット信号入力後にＬレベルとなる。さらにまた、Ｉ／ＯＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号がＨレベルの時、Ｉ／ＯＦＵＳＥ信号生成回路中のＦＵＳＥ１４８が切断されていればリセット信号入力後にＨレベルとなる。
【００９７】
そして、図１６に、ＦＵＳＥ回路トリミング仕様（ａ）と疑似ＬＴレジスタトリミング仕様（ｂ）を示す。ＦＵＳＥ回路トリミングでは、ＥｎａｂｌｅＦＵＳＥ＝Ｈレベル、Ｉ／ＯＦＵＳＥ（４：０）＝Ｌレベルの場合、ＩＯＥＤＥＢＬ（０）信号がアクティブになり、図１４に示すメモリセルアレイ（０）４６がダミーメモリセルアレイ４５に置き換えられる。
【００９８】
また、疑似ＬＴレジスタトリミング仕様では、疑似ＬＴレジスタ出力ｂ５＝Ｈレベル、疑似ＬＴレジスタ出力ｂ４〜ｂ０＝Ｌレベルの場合、ＩＯＥＤＥＢＬ（０）信号がアクティブになり、図１４に示すメモリセルアレイ（０）４６がダミーメモリセルアレイ４５に置き換えられる。本回路を用いれば、ＦＵＳＥ回路においてトリミングを行う前に、疑似ＬＴレジスタ１３へデータをセットすることにより、仮想的に置換が可能となる。
【００９９】
さらに、図２４に置換されるパターンのいくつかの例を示す。まずＦＵＳＥ回路出力によって置換される▲１▼の場合を示す。パターン▲１▼では、ＦＵＳＥ回路の出力はメモリセルアレイ（０）〜（７）をそれぞれダミーメモリセルアレイに置き換える出力を示しているが、疑似ＬＴレジスタの出力は、メモリセルアレイ２４〜３１をそれぞれダミーメモリセルアレイに置き換える出力を示している。しかし、デコード回路５３は、ＦＵＳＥ回路の内容を優先的に受け付け、ＥｎａｂｌｅＦＵＳＥ信号がアクティブな場合には疑似ＬＴレジスタの内容を無視してＦＵＳＥ回路の内容を制御信号ＩＲＥＤＥＢＬ（３１：０）に反映させるので、パターン▲１▼ではメモリセルアレイ（０）〜（７）をそれぞれダミーメモリセルアレイに置き換える。
【０１００】
さらにまた、疑似ＬＴレジスタ出力によって置換されるパターン▲２▼を示す。パターン▲２▼では、ＦＵＳＥ回路の出力はどこのメモリセルの置換も示していないが、疑似ＬＴレジスタの出力は、メモリセルアレイ（８）〜（１５）をそれぞれダミーメモリセルアレイに置き換える出力を示している。この場合、デコード回路５３は、疑似ＬＴレジスタの内容を制御信号ＩＲＥＤＥＢＬ（３１：０）に反映させるので、パターン▲２▼ではメモリセルアレイ（８）〜（１５）をそれぞれダミーメモリセルアレイに置き換える。
【０１０１】
またさらに、ＦＵＳＥ回路出力によって置換されるパターン▲３▼の場合を示す。パターン▲３▼では、ＦＵＳＥ回路の出力はメモリセルアレイ１６〜２３をそれぞれダミーメモリセルアレイに置き換える出力を示しており、疑似ＬＴレジスタの出力も、メモリセルアレイ１６〜２３をそれぞれダミーメモリセルアレイに置き換える出力を示している。しかし、デコード回路５３はＦＵＳＥ回路の内容を優先的に受け付け、ＥｎａｂｌｅＦＵＳＥ信号がアクティブな場合には、疑似ＬＴレジスタの内容を無視してＦＵＳＥ回路の内容を制御信号ＩＲＥＤＥＢＬ（３１：０）に反映させるので、パターン▲３▼ではメモリセルアレイ（１６）〜（２３）をそれぞれダミーメモリセルアレイに置き換える。
【０１０２】
最後に、何処も置換されないパターン▲４▼の場合を示す。パターン▲４▼では、ＦＵＳＥ回路も疑似ＬＴレジスタの出力もどこのメモリセルの置換も示していない。この場合、デコード回路５３は、どこのメモリセルも置き換えない。
【０１０３】
疑似ＬＴレジスタ値は、図２に示すＤＢ（１５：０）バス１９を介してデータ処理装置１に読み出すことができる。また、ＦＵＳＥ回路出力値も、図２に示す疑似ＬＴレジスタ１３とＤＢ（１５：０）バス１９経由でデータ処理装置１に読み出すことができる。データ処理装置１では、読み出した値の二つの値を比較処理する。またさらに、疑似ＬＴレジスタ値は、フラッシュメモリへの書き込みデータとして、図１に示すメモリブロック５中のメモリブロック（０）中へ書き込み処理する。書き込んだ疑似ＬＴレジスタ値は、ＦＵＳＥ回路５２のＦＵＳＥをレーザー処理する前に読み出し、どのＦＵＳＥを切断すべきかを決定する。
【０１０４】
（動作説明）
（自動消去）
次に、この発明の実施の形態１による不揮発性半導体メモリの自動消去の動作を、図１７のフローチャートを用いて説明する。この場合の自動一括消去では、図１０に示したブロック（０）２８、ブロック（１）２９、ブロック（２）３０、ブロック（３）３１、ブロック（４）３２のいずれかのブロックを消去の対象にする。
【０１０５】
モードエントリー後、まずロックビットチェックステップＳＴ５４を行う。ロックビットチェックステップＳＴ５４では、消去の対象となるメモリブロックのロックビット情報を読み出し消去可能か否かを判断する。ロックビット情報を読み出した結果、ロック状態であった場合には消去エラーステップＳＴ６０として処理を終了する。また、アンロック状態であった場合には、次の消去前書き込みステップＳＴ５５のフェーズ（段階）に移行する。ここで、ロック状態であっても、強制消去モードである場合には次の消去前書き込みステップＳＴ５５のフェーズに移行する。
【０１０６】
消去前書き込みステップＳＴ５５のフェーズでは、消去対象となっているメモリブロックに対し、データ“０”を書き込む動作を行う。
【０１０７】
消去前書き込みステップＳＴ５５のフェーズでは、順次アドレスをインクリメントさせながら３２ビット単位で書き込んでいく。消去前書き込みステップＳＴ５５のフェーズ終了後、消去パルス印加ステップＳＴ５６のフェーズに移行する。
【０１０８】
消去パルス印加ステップＳＴ５６のフェーズでは、消去パルスを消去対象となっているメモリブロックのみに印加して消去動作を行う。消去パルス印加ステップＳＴ５６のフェーズ終了後、消去ベリファイステップＳＴ５７のフェーズに移行する。
【０１０９】
消去ベリファイステップＳＴ５７のフェーズでは、消去対象となっているメモリブロックに対して、最下位アドレスから最上位アドレスまでアドレスをインクリメントさせながら消去ベリファイ処理を行う。消去ベリファイステップＳＴ５７のフェーズで、ベリファイフェイル（不良）が生じた場合、再消去を行うために再消去前処理ステップＳＴ５８のフェーズに移行する。
【０１１０】
再消去前処理ステップＳＴ５８のフェーズでは、再消去前処理回数を１だけインクリメントさせ、処理を消去パルス印加ステップＳＴ５６フェーズに再度移行させる。
【０１１１】
消去パルス印加ステップＳＴ５６のフェーズでは、再び消去動作を行う。消去パルス印加ステップＳＴ５６のフェーズ終了後、再度消去ベリファイステップＳＴ５７のフェーズに移行する。消去ベリファイステップＳＴ５７のフェーズでは、前回消去ベリファイに失敗したアドレスから再びベリファイを開始する。
【０１１２】
消去パルス印加ステップＳＴ５６のフェーズ、消去ベリファイステップＳＴ５７のフェーズ、再消去前処理ステップＳＴ５８のフェーズでは、消去ベリファイステップＳＴ５７のフェーズで最終アドレスまでベリファイが行われるか、あるいは、再消去前処理ステップＳＴ５８のフェーズで再消去前処理回数の値が最大値になるまでループ処理が続けられる。
【０１１３】
再消去前処理ステップＳＴ５８のフェーズで再消去前処理回数の値が最大値に到達すると、消去エラー終了ステップＳＴ６０として処理が終了する。また、消去ベリファイステップＳＴ５７のフェーズで最終アドレスまでベリファイが進むと正常終了ステップＳＴ５９として、自動消去の処理を終了する。
【０１１４】
（タイミングチャート）
次に、この発明の実施の形態１による不揮発性半導体メモリの自動消去の動作を、図１８のタイミングチャートと、図２に示したレジスタ回路群２と、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６（１）および（２）の内容と、図８に示したポンプ／メモリデコーダ用制御信号レジスタ６の内容を用いて説明する。図１８に示す各信号線は、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６の各ビットに割り当てられた信号である。
【０１１５】
まず、図１８の６１のタイミングでこの発明の実施の形態１による不揮発性半導体メモリの自動消去の動作が開始する。
【０１１６】
次に、ロックビットチェックについて説明する。図１８において、ロックビットチェックの期間は６１〜６７の間である。図１８の６２のタイミングでは、図１８の６３のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにするため、図１８の６２のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の６３のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにする。
【０１１７】
次に、図１８の６４のタイミングでは、図１８の６５のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号をＢＬＳＨＴ信号をＨレベルにするため、図１８の６４のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ２にＤＢバスを介して、データ処理装置１が値をセットする。図１８の６５のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号をＢＬＳＨＴ信号をＨレベルにする。
【０１１８】
次に、図１８の６６のタイミングでは、図１８の６７のタイミングでＢＬＳＨＴ信号をＬレベルにするため、図１８の６６のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図１８に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の６７のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＢＬＳＨＴ信号をＬレベルにする。
【０１１９】
次に、消去前書き込みについて説明する。
図１８において、消去前書き込みの期間は、６７〜７３の間である。図１８の６８のタイミングでは、図１８の６９のタイミングでＩＰＲＥＰ信号をＬレベルにするため、図１８の６８のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図１８に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の６９のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＰＲＥＰ信号をＬレベルにする。
【０１２０】
次に、図１８の７０のタイミングでは、図１８の７１のタイミングでＩＰＲＥＰ信号とＢＬＳＨＴ信号をＨレベルにするため、図１８の７０のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の７１のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＰＲＥＰ信号とＢＬＳＨＴ信号をＨレベルにする。
【０１２１】
次に、図１８の７２のタイミングでは、図１８の７３のタイミングでＢＬＳＨＴ信号をＬレベルにするため、図１８の７２のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の７３のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＢＬＳＨＴ信号をＬレベルにする。
【０１２２】
次に、消去パルス印加と消去ベリファイについて説明する。図１８において、消去パルス印加の期間は、７３〜７９の間である。また、消去ベリファイ期間は、７９〜８３の間である。図１８の７４のタイミングでは、図１８の７５のタイミングでＮＥ信号とＥＲＳ信号をＨレベルにするため、図１８の７４のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の７５のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＮＥ信号とＥＲＳ信号をＨレベルにする。
【０１２３】
次に、図１８の７６のタイミングでは、図１８の７７のタイミングでＮＥ信号とＥＲＳ信号をＬレベルに、ＢＬＳＨＴ信号をＨレベルにするため、図１８の７６のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の７７のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＮＥ信号とＥＲＳ信号をＬレベルに、ＢＬＳＨＴ信号をＨレベルにする。
【０１２４】
次に、図１８の７８のタイミングでは、図１８の７９のタイミングでＢＬＳＨＴ信号とＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにするため、図１８の７８のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の７９のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＢＬＳＨＴ信号とＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにする。
【０１２５】
次に、図１８の８０のタイミングでは、図１８の８１のタイミングでＤＢＲＤ信号をＬレベルに、ＩＳＥ信号をＨレベルにするため、図１８の８０のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の８０のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号をＬレベルに、ＩＳＥ信号をＨレベルにする。
【０１２６】
消去ベリファイの期間は、ベリファイでフェイルするか、消去の対象となっているメモリブロックの最大アドレスまで反復する。最大アドレスに達した場合、図１８の８３のタイミングでＰＥ信号をＬレベルにするため、図１８の８２のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図１８の８２のタイミングでは、図８に示した信号出力信号をイネーブルにすることによってＰＥ信号をＬレベルにする。消去ベリファイでフェイルすれば、再度７３のタイミングに戻り消去パルス印加を実行する。
【０１２７】
図１８には、レジスタセット信号と信号出力信号を併せて示している。レジスタへの値のセットは、レジスタセット信号を用いて行う。また、各信号線の出力は信号出力信号を用いて行う。
【０１２８】
（自動書き込み）
次に、この発明の実施の形態１による不揮発性半導体メモリの自動書き込み動作を、図１９のフローチャートを用いて説明する。
【０１２９】
モードエントリー後、まずロックビットチェックステップＳＴ８４を行う。ロックビットチェックでは、書き込みの対象となるメモリブロックのロックビット情報を読み出し、書き込み可能か否かを判断する。強制書き込みモードである場合には、ロックビット情報によらず自動書き込みを実行する。
【０１３０】
また、非強制書き込みモードでロック状態にある時は、書き込みエラーステップＳＴ８９として処理を終了する。書き込みパルス印加ステップＳＴ８５のフェーズでは、取り込んだ書き込みアドレスとデータに従って、書き込みパルスを印加する。パルスの印加後、書き込みベリファイステップＳＴ８６のフェーズに移行する。書き込みベリファイ８６のフェーズでは、書き込みパルス印加後、書き込んだアドレスのデータを読み出し、外部より取り込んだデータと比較する。比較はワード単位で実行する。１ビットでも比較で不一致が生じれば、再度書き込みを行うために再書き込み前処理ステップＳＴ８７のフェーズに処理を移す。比較で全データが一致すれば、正常処理ステップＳＴ８８として処理を終了する。再書き込み前処理ステップＳＴ８７のフェーズでは、書き込み回数をカウントするカウンターの値を＋１インクリメントする。また、書き込みが失敗したビットを特定し、再び書き込みパルスを印加するために処理を書き込みパルス印加ステップＳＴ８５に移す。書き込み回数のカウンター値が、最大値に到達すると、書き込みエラーステップＳＴ８９として処理を終了する。
【０１３１】
（タイミングチャート）
次に、この発明の実施の形態１による不揮発性半導体メモリの自動書き込み動作を、図２０のタイミングチャートと、図２に示したレジスタ回路群２と、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６（１）および（２）の内容と、図８に示したポンプ／メモリデコーダ用制御信号レジスタ６の内容を用いて説明する。図２０に示す各信号線は、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６の各ビットに割り当てられた信号である。
【０１３２】
まず、図２０の９０のタイミングでこの発明の実施の形態１による不揮発性半導体メモリの自動書き込みの動作が開始する。
【０１３３】
次に、ロックビットチェックについて説明する。
図２０において、ロックビットチェックの期間は９０〜９６の間である。図２０の９１のタイミングでは、図２０の９２のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにするため、図２０の９１のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の９２のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにする。
【０１３４】
次に、図２０の９３のタイミングでは、図２０の９４のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにするため、図２０の９３のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の９４のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにする。
【０１３５】
次に、図２０の９５のタイミングでは、図２０の９６のタイミングでＢＬＳＨＴ信号をＬレベルに、ＰＥ信号をＨレベルにするため、図２０の９５のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の９６のタイミングでは、図８に示した信号出力信号をイネーブルすることによって、ＢＬＳＨＴ信号をＬレベルに、ＰＥ信号をＨにする。
【０１３６】
次に、書き込みパルス印加と書き込みベリファイについて説明する。
図２０において、書き込みのパルス印加の期間は、９６〜１０２の間である。また、書き込みベリファイの期間は、１０２〜１０６の間である。図２０の９７のタイミングでは、図２０の９８のタイミングでＰＧＭ信号をＨレベルにするため、図２０の９７のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介してデータ処理装置１が値をセットする。図２０の９８のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＧＭ信号をＨレベルにする。
【０１３７】
次に、図２０の９９のタイミングでは、図２０の１００のタイミングでＰＧＭ信号をＬレベルにするため、図２０の９９のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の１００のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＧＭ信号をＬレベルにする。
【０１３８】
次に、図２０の１０１のタイミングでは、図２０の１０２のタイミングでＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにするため、図２０の１０１のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の１０２のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにする。
【０１３９】
次に、図２０の１０３のタイミングでは、図２０の１０４のタイミングでＤＢＲＤ信号をＬレベルに、ＩＳＥ信号をＨレベルにするため、図２０の１０３のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の１０４のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＳＥ信号をＨレベルに、ＤＢＲＤ信号をＬレベルにする。
【０１４０】
次に、図２０の１０５のタイミングでは、図２０の１０６のタイミングでＰＥ信号をＬレベルにするため、図２０の１０５のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２０の１０６のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＥ信号をＬレベルにする。
【０１４１】
書き込みベリファイでフェイルすれば、再度９６のタイミングに戻り、書き込みパルス印加を実行する。
【０１４２】
図２０には、レジスタセット信号と信号出力信号を併せて示している。レジスタへの値のセットは、レジスタセット信号を用いて行う。また、各信号線の出力は、信号出力信号を用いて行う。
【０１４３】
次に、この発明の実施の形態１による不揮発性半導体メモリのロックビットプログラムの動作を、図２１のフローチャートを用いて説明する。
モードエントリー後、まずロックビットチェックステップＳＴ１０７を行う。ロックビットチェックでは、書き込みの対象となるメモリブロックのロックビット情報を読み出し、書き込み可能か否かを判断する。強制書き込みモードである場合には、ロックビット情報によらず自動書き込みを実行する。
【０１４４】
非強制書き込みモードではロック状態にある時は、書き込みエラー終了ステップＳＴ１１２として処理を終了する。書き込みパルス印加ステップＳＴ１０８のフェーズでは、取り込んだ書き込みアドレスとデータに従って書き込みパルスを印加する。パルスの印加後書き込みベリファイステップＳＴ１０９のフェーズに移行する。書き込みベリファイステップＳＴ１０９のフェーズでは、書き込みパルス印加後、書き込んだロックビットデータを読み出し書き込みデータである“０”と比較する。不一致が生じれば、再度書き込みを行うために再書き込み前処理ステップＳＴ１１０のフェーズに処理を移す。
【０１４５】
比較でデータが一致すれば、正常終了ステップＳＴ１１１として処理を終了する。再書き込み前処理ステップＳＴ１１０のフェーズでは、書き込み回数をカウントするカウンターの値を＋１インクリメントする。次に、再び書き込みパルスを印加するために、処理を書き込みパルス印加ステップＳＴ１０８に移す。書き込み回数のカウンター値が、最大値に到達すると、書き込みエラーステップＳＴ１１２として処理を終了する。
【０１４６】
（タイミングチャート）
次に、この発明の実施の形態１による不揮発性半導体メモリのロックビットプログラムの動作を、図２２のタイミングチャートと、図２に示したレジスタ回路群２と、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６（１）および（２）の内容と、図８に示したポンプ／メモリデコーダ用制御信号レジスタ６の内容を用いて説明する。図１８に示す各信号線は、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６の各ビットに割り当てられた信号である。
【０１４７】
まず、図２２の１１３のタイミングでこの発明の実施の形態１による不揮発性半導体メモリのロックビットプログラムの動作が開始する。
【０１４８】
次に、ロックビットチェックについて説明する。図２２において、ロックビットチェックの期間は１１３〜１１９の間である。図２２の１１４のタイミングでは、図２２の１１５のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにするため、図２２の１１４のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１１５のタイミングでは、図８に示した信号出力信号をイネーブルにすることによってＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにする。
【０１４９】
次に、図２２の１１６のタイミングでは、図２２の１１７のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにするため、図２２の１１６のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１１７のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにする。
【０１５０】
次に、図２２の１１８のタイミングでは、図２２の１１９のタイミングでＢＬＳＨＴ信号をＬレベルに、ＰＥ信号をＨレベルにするため、図２２の１１８のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１１９のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＢＬＳＨＴ信号をＬレベルに、ＰＥ信号をＨレベルにする。
【０１５１】
次に、書き込みパルス印加と書き込みベリファイについて説明する。図２２において、書き込みのパルス印加の期間は、１１９〜１２５の間である。また、書き込みベリファイの期間は、１２５〜１２９の間である。図２２の１２０のタイミングでは、図２２の１２１のタイミングでＰＧＭ信号とＬＢＣＡ信号をＨレベルにするため、図２２の１２０のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１２１のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＧＭ信号とＬＢＣＡ信号をＨレベルにする。
【０１５２】
次に、図２２の１２２のタイミングでは、図２２の１２３のタイミングでＰＧＭ信号をＬレベルにするため、図２２の１２２のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１２３のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＧＭ信号をＬレベルにする。
【０１５３】
次に、図２２の１２４のタイミングでは、図２２の１２５のタイミングでＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにするため、図２２の１２４のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１２５のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレベルにする。
【０１５４】
次に、図２２の１２６のタイミングでは、図２２の１２７のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号をＨレベルにするため、図２２の１２６のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１２７のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＩＳＥ信号をＨレベルに、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルにする。
【０１５５】
次に、図２２の１２８のタイミングでは、図２２の１２９のタイミングでＰＥ信号をＬレベルにするため、図２２の１２８のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２２の１２９のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＰＥ信号をＬレベルにする。書き込みベリファイでフェイルすれば、再度１１９のタイミングに戻り書き込みパルス印加を実行する。
【０１５６】
図２２には、レジスタセット信号と信号出力信号を併せて示している。レジスタへの値のセットは、レジスタセット信号を用いて行う。また、各信号線の出力は信号出力信号を用いて行う。
【０１５７】
（ロックビット読み出し）
（タイミングチャート）
次に、この発明の実施の形態１による不揮発性半導体メモリのロックビット読み出しの動作を、図２３のタイミングチャートと、図２に示したレジスタ回路群２と、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６（１）および（２）の内容と、図８に示したポンプ／メモリデコーダ用制御信号レジスタ６の内容を用いて説明する。図１８に示す各信号線は、図４に示したポンプ／メモリデコーダ用制御信号レジスタ６の各ビットに割り当てられた信号である。
【０１５８】
まず、図２３の１３０のタイミングでこの発明の実施の形態１による不揮発性半導体メモリのロックビットの読み出しの動作が開始する。
【０１５９】
図２３において、ロックビット読み出しの期間は１３０〜１３４の間である。
図２３の１３１のタイミングでは、図２３の１３２のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＬレベルにするため、図２３の１３１のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２３の１３２のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＬレベルにする。
【０１６０】
次に、図２３の１３３のタイミングでは、図２３の１３４のタイミングでＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにするため、図２３の１３３のタイミングで各信号線の値をレジスタのスレーブ側にセットする。レジスタへの値のセットは、図２に示したポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバスを介して、データ処理装置１が値をセットする。図２３の１３４のタイミングでは、図８に示した信号出力信号をイネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにする。
【０１６１】
図２３には、レジスタセット信号と信号出力信号を併せて示している。レジスタへの値のセットは、レジスタセット信号を用いて行う。また、各信号線の出力は信号出力信号を用いて行う。
【０１６２】
以上のように、この実施の形態１によれば、不揮発性半導体メモリ１０１と同一チップ内にあるデータ処理装置１を用いて、不揮発性半導体メモリの自動消去／自動書き込み／データ読み出しなどを実行することで、不揮発性半導体メモリ内に有する専用制御回路を削除し、その結果、チップ全体の回路規模が縮小できる効果が得られる。
【０１６３】
さらに、不揮発性半導体メモリ内に擬似的なレジスタを設け、レジスタ値を設定することによって、複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロック中のメモリアレイをダミーメモリアレイと置換することができる効果が得られる。
【０１６４】
【発明の効果】
以上のように、この発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタの結合されたデータ処理装置によって上記レジスタの内容を更新する手段と、当該更新する手段がレジスタの内容を更新することによって、メモリデコーダおよびチャージポンプを制御する手段とを備えて不揮発性半導体メモリを構成したので、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタに結合されたデータ処理装置によってレジスタの内容を更新することにより、メモリデコーダとチャージポンプを制御することができ、したがって、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリデコーダとチャージポンプを制御することを実現する効果がある。
【０１６５】
この発明によれば、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタに結合されたデータ処理装置により、レジスタの内容を更新することによって、メモリブロックを消去する手段をさらに備えるように構成したので、レジスタの内容を更新することによって、メモリデコーダとチャージポンプを制御することができ、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリブロックを消去することを実現する効果がある。
【０１６６】
この発明によれば、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタに結合されたデータ処理装置により、レジスタの内容を更新することによって、メモリブロックにデータを書き込む手段をさらに備えるように構成したので、レジスタの内容を更新することによって、メモリデコーダとチャージポンプを制御することができ、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリブロックにデータを書き込むことを実現する効果がある。
【０１６７】
この発明によれば、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタに結合されたデータ処理装置により、レジスタの内容を更新することによって、メモリブロックにデータを読み出す手段をさらに備えるように構成したので、レジスタの内容を更新することによって、メモリデコーダとチャージポンプを制御することができ、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリブロックからデータを読み出すことを実現する効果がある。
【０１６８】
この発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタの結合されたデータ処理装置によってレジスタの内容を更新する手段とを備えた不揮発性半導体メモリの消去方法は、当該更新する手段がレジスタの内容を更新することによって、メモリブロックのデータを消去するように構成したので、レジスタ内容の更新により、メモリデコーダとチャージポンプを制御することができ、したがって、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリブロックのデータを消去することを実現する効果がある。
【０１６９】
この発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なメモリデコーダと、メモリアレイ内の不揮発性トランジスタのデータを、消去／書き込み／読み出しするために必要なチャージポンプと、メモリデコーダとチャージポンプを制御する複数本の制御信号のそれぞれをレジスタ１ビットに割り付けたレジスタと、レジスタの結合されたデータ処理装置によってレジスタの内容を更新する手段とを備えた不揮発性半導体メモリの書き込み方法は、当該更新する手段がレジスタの内容を更新することによって、メモリブロックの不揮発性トランジスタにデータを書き込むように構成したので、レジスタ内容の更新により、メモリデコーダとチャージポンプを制御することができ、したがって、専用の制御回路を必要とすることなく、小規模なハードウエア構成でメモリブロックにデータを書き込むことを実現する効果がある。
【０１７０】
この発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイで構成されたメモリブロックと、メモリアレイと置換することのできるダミーメモリアレイと、ダミーメモリアレイとメモリブロック内の１つのメモリアレイをトリミング処理によって置換することのできる第１の手段と、ダミーメモリアレイとメモリブロック内の１つのメモリアレイをダミーメモリアレイを含む置換回路によらず、疑似レジスタにデータをセットすることで置換することのできる第２の手段とを備えた不揮発性半導体メモリにおいて、第２の手段によって、第１の手段で行うメモリアレイとダミーメモリアレイの置換を行うように構成したので、この置換は予め行うことができるので、第１の手段で行うメモリアレイとダミーメモリアレイの置換前に、メモリアレイとダミーメモリアレイの置換が実施できる効果がある。
なお、置換回路によるダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換が行われない時は、疑似レジスタにデータをセットすることでダミーメモリアレイとメモリブロック内の１つのメモリアレイを置換することができる。
【０１７１】
この発明によれば、第１の手段によって、ダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換を行う場合には、第２の手段による置換処理が設定されている場合でも第１の手段による置換を優先させるように構成したので、第１の手段によるダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換が実施できる効果がある。
なお、置換回路によるダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換が行われている時は、疑似レジスタにデータがセットされていても置換回路によってダミーメモリアレイとメモリブロック内の１つのメモリアレイを置換することができる。
【０１７２】
この発明によれば、第１の手段によってダミーメモリアレイとメモリブロック内の１つのメモリアレイの置換を行う情報と、第２の手段による置換処理の情報とを読み出して比較し、第１の手段による置換処理が正しく行われたことを確認できる効果がある。
【０１７３】
この発明によれば、第２の手段による置換処理でセットされた疑似レジスタ値を不揮発性トランジスタからなるメモリセル内に書き込んだ後に読み出すように構成したので、不揮発性半導体メモリの電源電圧を立ち下げた後でも、第１の手段および第２の手段による置換処理の情報とを読み出してこれらを比較し、第１の手段による置換処理が正しく行われたことを確認できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による不揮発性半導体メモリの機能ブロックとデータ処理装置を示すブロック図である。
【図２】  この発明の実施の形態１による不揮発性半導体メモリのレジスタ回路群を示すブロック図である。
【図３】  この発明の実施の形態１による不揮発性半導体メモリのレジスタ回路群の各種レジスタに割り付けられたアドレス空間を示す図である。
【図４】  ポンプ／メモリデコーダ用制御信号レジスタ（１）および（２）の内容を示す図である。
【図５】  ステータスレジスタの内容を示す図である。
【図６】  シーケンス制御レジスタの内容を示す図である。
【図７】  疑似ＬＴレジスタの内容を示す図である。
【図８】  ポンプ／メモリデコーダ用制御信号レジスタのうち１ビット分の回路構成を示す図である。
【図９】  チャージポンプのブロック構成を示す図である。
【図１０】  メモリデコーダの構成を示す図である。
【図１１】  メモリブロックのアドレス空間を示す図である。
【図１２】  １２８ＫＢメモリブロックの構成を示す図である。
【図１３】  ダミーメモリアレイを含む１２８ＫＢメモリブロックの構成を示す図である。
【図１４】  ダミーメモリアレイ、メモリアレイ、センスアンプ／書き込み回路、セレクタ、ＤＤＢバスの接続関係を示す図である。
【図１５】  ＦＵＳＥ回路とデコード回路の接続関係を示す図である。
【図１６】  ＦＵＳＥ回路トリミング仕様と疑似ＬＴレジスタトリミング仕様を示す図である。
【図１７】  自動消去のフローチャートを示す図である。
【図１８】  自動消去のタイミングチャートを示す図である。
【図１９】  自動書き込みのフローチャートを示す図である。
【図２０】  自動書き込みのタイミングチャートを示す図である。
【図２１】  ロックビット書き込みのフローチャートを示す図である。
【図２２】  ロックビット書き込みのタイミングチャートを示す図である。
【図２３】  ロックビット読み出しのタイミングチャートを示す図である。
【図２４】  疑似ＬＴレジスタとＦＵＳＥ回路により置換されるパターンを示す図である。
【図２５】  ＦＵＳＥ回路中のＥｎａｂｌｅＦＵＳＥ信号とＩ／ＯＦＵＳＥ信号生成回路を示す図である。
【図２６】  従来の不揮発性半導体メモリを示すブロック図である。
【符号の説明】
１  データ処理装置、２  レジスタ回路群、３，１００３  チャージポンプ、４  メモリデコーダ、５  メモリブロック、６  ポンプ／メモリデコーダ用制御信号レジスタ、７  アドレスレジスタ、８  データレジスタ、９  データバッファ、１０  ステータスレジスタ、１１  シーケンス制御レジスタ、１２  コンペア回路、１３  疑似ＬＴレジスタ、１６  ＡＤ（２４：０）バス（更新する手段）、１７  Ａ（２４：０）バス（更新する手段）、１８  ＤＤＢ（１５：０）バス（更新する手段）、１９  ＤＢ（１５：０）バス（更新する手段）、２０  負電圧チャージポンプ検出回路、２１  正電圧チャージポンプ検出回路、２２  読み出しチャージポンプ検出回路、２３  電圧切り替え回路、２４  Ｘ（ロウ）アドレスラッチ、２５  Ｙ（コラム）アドレス入力バッファラッチ、２６  Ｘ（ロウ）アドレスプリデコーダ、２６  Ｙ（コラム）アドレスプリデコーダ、２８〜３２  メモリブロック（０）〜（４）、３３  センスアンプ／書き込み回路（Ｄ０用）、３４  Ｙデコーダ、３５  Ｘデコーダ、４４  センスアンプ／書き込み回路（ダミーメモリセルアレイ用）、４５  ダミーメモリアレイ、４６  メモリアレイ（０）、４７  メモリアレイ（３１）、４８  センスアンプ／書き込み回路（Ｄ３１用）、４９  セレクタ（０）、５０  セレクタ（３１）、５１  セレクタ、５２  ＦＵＳＥ回路（第１の手段）、５３  デコード回路（第２の手段）、１０１，１００１  不揮発性半導体メモリ、１３５はセンスアンプ／書き込み回路、１３６  セレクタ回路、１００２  メモリ／メモリデコーダ、１００４  専用制御回路、ｂ０〜ｂ５，ｂ７  疑似ＬＴレジスタ（疑似レジスタ）。
【図１】
0004671512.tif 000002
【図２】
0004671512.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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