(57)【特許請求の範囲】
【請求項１】
第１絶縁膜と、
一端が上記第１絶縁膜の表面の一部の上に形成されると共に、その一端から他端に向けて上記第１絶縁膜の表面から離間する第２絶縁膜と、
上記第１絶縁膜の表面の他の一部の上に形成されていると共に、上記第１絶縁膜と上記第２絶縁膜との間に形成され、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成された第１導電性層と、
上記第１絶縁膜中に形成され、かつ、上記第１導電性層の上記先端の近傍に形成されていると共に、上記第１導電性層との間で、電荷の出し入れを行うことができる導電性微粒子と、
上記第１絶縁膜に関して、上記第２絶縁膜が形成された側と反対側に形成された第２導電性層と、
上記第１絶縁膜の表面の他の一部の上に形成された第３導電性層とを備え、
上記第２絶縁膜は、上記第１導電性層と上記第３導電性層との間にわたって存在していることを特徴とする単一電子素子。
【請求項２】
第１絶縁膜と、
一端が上記第１絶縁膜の表面の一部の上に形成されると共に、その一端から他端に向けて上記第１絶縁膜の表面から離間する第２絶縁膜と、
上記第１絶縁膜の表面の他の一部の上に形成されていると共に、上記第１絶縁膜と上記第２絶縁膜との間に形成され、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成された第１導電性層と、
上記第１絶縁膜中に形成され、かつ、上記第１導電性層の上記先端の近傍に形成されていると共に、上記第１導電性層との間で、電荷の出し入れを行うことができる導電性微粒子と、
上記第１絶縁膜の表面の他の一部の上に形成された第２導電性層と、
上記第１絶縁膜の表面に沿って上記第１導電性層と上記第２導電性層との間に形成された第３導電性層とを備え、
上記第２絶縁膜は、上記第１導電性層と上記第３導電性層との間、上記第１絶縁膜の一部と上記第３導電性層との間、及び、上記第２導電性層と上記第３導電性層との間にわたって存在しており、
上記第２導電性層は、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成されていることを特徴とする単一電子素子。
【請求項３】
請求項１又は２に記載の単一電子素子において、
上記第１導電性層と第２導電性層は、上記第１絶縁膜に接していることを特徴とする単一電子素子。
【請求項４】
請求項１に記載の単一電子素子において、
上記第１絶縁膜中に形成された導電性微粒子は、上記第１導電性層と上記第２絶縁膜との間の境界を含んで上記第１絶縁膜中に延長された平面の近傍に、配置されていることを特徴とする単一電子素子。
【請求項５】
請求項２に記載の単一電子素子において、
上記第１絶縁膜中に形成された導電性微粒子は、上記第１絶縁膜の表面と略平行に配置されていることを特徴とする単一電子素子。
【請求項６】
請求項１又は２に記載の単一電子素子において、
上記第１導電性層と第２導電性層との間に流れる電流が、上記第３導電性層に印加される電圧に対応して変化することを特徴とする単一電子素子。
【請求項７】
請求項６に記載の単一電子素子において、
上記第１導電性層と第２導電性層との間に流れる電流は、上記第１絶縁膜中の導電性微粒子を介して流れる電流であることを特徴とする単一電子素子。
【請求項８】
請求項１又は２に記載の単一電子素子において、
上記第１絶縁膜上に形成された絶縁層と、
上記絶縁層に形成され、上記第１絶縁膜の表面に達する深さを有する溝とを備え、
上記絶縁層の溝内に、上記第１導電性層がサイドウォール状に形成されていることを特徴とする単一電子素子。
【請求項９】
請求項８に記載の単一電子素子において、
上記第１絶縁膜は、上記基板側から順に第１層と第２層とで形成され、
上記第１導電性層は、下端面の一方の端部が上記第１絶縁膜の第１層の表面に接する一方、下端面の他方の端部が上記第２絶縁膜の第２層の表面に接していることを特徴とする単一電子素子。
【請求項１０】
基板上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に絶縁層を形成する工程と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さの溝を形成する工程と、
上記絶縁層の溝内に、この溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層を形成する工程と、
上記絶縁層の溝を介して、上記第１絶縁膜中に導電性微粒子を形成する工程と
を備えることを特徴とする単一電子素子の製造方法。
【請求項１１】
基板と、
上記基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された絶縁層と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さを有するように形成され、列方向に延びると共に行方向に並んだ複数の溝と、
上記絶縁層の複数の溝内に各々形成され、上記溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層と、
上記絶縁層の複数の溝内に各々形成され、上記サイドウォール状の導電性層に対して絶縁された複数のゲート電極と、
上記第１絶縁膜中に、上記ゲート電極の下方に形成された導電性微粒子と、
行方向に隣り合う上記ゲート電極に接続されていると共に、列方向に並んだ複数のワード線とを備え、
上記サイドウォール状の導電性層と、上記ゲート電極と、上記導電性微粒子とを含むセルが行列方向に配列され、
上記複数のサイドウォール状の導電性層のうちの１つと、上記複数のワード線のうちの１つとを選択することにより、所定の上記セルを選択するように構成されていることを特徴とする単一電子素子を含むセルアレイ。
【請求項１２】
基板上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に絶縁層を形成する工程と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さを有し、列方向に延びると共に行方向に並ぶ複数の溝を形成する工程と、
上記絶縁層の複数の溝内に、この溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層を各々形成する工程と、
上記サイドウォール状の導電性層の表面に、第２絶縁膜を形成する工程と、
上記絶縁層、第１絶縁膜及び第２絶縁膜上に、層間絶縁膜を形成する工程と、
上記層間絶縁膜に、上記絶縁層の溝内の第１絶縁膜と第２絶縁膜に達するコンタクトホールを形成する工程と、
上記コンタクトホールを介して、上記第１絶縁膜中に導電性微粒子を形成する工程と
を備えることを特徴とする単一電子素子を含むセルアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一電子素子及びその製造方法に関し、特に、導電性微粒子を有して単一電子で動作するスイッチング素子に好適な単一電子素子及びその製造方法に関する。
【背景技術】
【０００２】
スイッチング素子は、電子デバイスの基本的な構成要素である。そのため、スイッチング素子の低消費電力化を行うことで、電子デバイスの低消費電力化を行うことができる。また、スイッチング素子の低消費電力化は、スイッチング素子及び電子デバイスの発熱を抑制することができる。
【０００３】
スイッチング素子の低消費電力化は、バッテリー駆動の電子デバイスのみでなく、例えば発熱を抑えるために処理速度等の性能が制限されるすべての電子デバイスにおいて、重要な課題である。この低消費電力化の課題を解決すべく、いわゆるクーロンブロッケードを利用して単一電子をスイッチングするスイッチング素子の研究が精力的になされている。クーロンブロッケードを利用することにより、非常に微小なキャパシタを通過するトンネル電流に現れる量子効果を使ってスイッチング動作を行うスイッチング素子が得られる。また、このようなスイッチング素子を用いて様々な論理回路やメモリ回路を構成することができる。
【０００４】
上記単一電子をスイッチングするスイッチング素子としては、従来、図８に示すようなものがある。このスイッチング素子は、ＳｉＯ２で形成された絶縁膜１０１２中に、典型的には２０ｎｍ以下の大きさの金属微粒子１０１４を、Ｓｉ基板１０１０の表面と略同一平面上に、略等間隔かつ互いに孤立した状態で配列している（特開平１１−１９５７８０号公報（特許文献１）参照）。上記金属微粒子が配列された絶縁膜１０１２上に、ソース又はドレイン電極１０２６を設けると共に、上記絶縁膜１０１２の側方にゲート電極１０２７を設け、上記Ｓｉ基板１０１０をドレイン又はソースとして、トランジスタを構成している。
【０００５】
上記金属微粒子１０１４を形成する方法としては、絶縁膜１０１２中に、Ｓｎ原子を加速エネルギー１０ｋｅＶ及びドーズ量５×１０１５ｃｍ−２でイオン注入してアニールすることにより、上記絶縁膜１０１２中にＳｎの超微粒子を相互に孤立した状態で形成することが開示されている。
【０００６】
また、従来、他のスイッチング素子としては、図９に示すような構造を有するものが開示されている（特表２００３−５２２４１９号公報（特許文献２）参照）。このスイッチング素子は、ゲート１０３４の下側に、制御酸化物１０３６とトンネル酸化物１０３７を順次形成し、６ｎｍ以下の大きさのナノ粒子１０１８を、上記制御酸化物１０３６とトンネル酸化物１０３７との境界に接するように、上記制御酸化物１０３６に配置している。上記トンネル酸化物１０３７の下方かつ両側に、ソース１０３０とドレイン１０３２を形成している。
【０００７】
上記制御酸化物１０３６中にナノ粒子１０１８を形成する方法としては、コロイド状に分散したＳｉナノ粒子を含む揮発性液体を粒子銃に供給し、この電子銃で上記Ｓｉナノ粒子を制御酸化物１０３６中に打ち込む方法が開示されている。
【０００８】
しかしながら、図８に示した従来のスイッチング素子は、スイッチ機能が不十分であるという問題がある。その理由は、上記ソース又はドレイン電極１０２６及びＳｉ基板１０１０は、上記金属微粒子１０１４に対する電荷の出し入れの効率が低いからである。また、ゲート電極１０２７への印加電圧に基づく電界の影響を受ける金属微粒子１０１４の数が、全体の金属微粒子１０１４の中の一部であり、オンオフ比を十分に得ることができないからである。
【０００９】
また、図８の従来のスイッチング素子を用いてメモリ回路を構成した場合、蓄積された電荷の保持特性が比較的悪いので、電荷を蓄積できる時間が限られてしまう問題がある。
【００１０】
また、図９に示した従来のスイッチング素子は、ゲート長が、微細加工で形成されるゲート１０３４の幅と同じになるため、最小加工寸法に依存する。現在の微細加工技術では、現実的な最小加工寸法は０．１〜０．２５マイクロメートルのオーダーである。したがって、ゲート長に亘って直径約５ｎｍのナノ粒子１０１８を約５ｎｍ間隔に配置した場合、ゲートソース間に並ぶナノ粒子１０１８の数は、最小加工寸法の制約により、少なくとも１０個になる。上記ゲート１０３４への印加電圧により、ソース１０３０とドレイン１０３２の間の電流を制御する場合、この電流はナノ粒子１０１８間のトンネル電流である。ここで、上記電流は、少なくとも１０個のナノ粒子６１８間を順次トンネルする必要があるため、電流値が低下してしまう。したがって、ゲート１０３４で制御できる電流の変化量が小さくなるので、ノイズの影響等を考慮すると、常温でのスイッチ動作が困難になるという問題がある。
【００１１】
また、図９の従来のスイッチング素子は、コロイド状に分散したＳｉナノ粒子を含む揮発性液体を用いてナノ粒子１０１８を形成するので、コンタミネーションが生じやすいという問題がある。特に、スイッチング素子を集積してメモリセルアレイを作製しようとすると、メモリ駆動用のＣＭＯＳ（相補型金属酸化膜半導体）デバイスはコンタミネーションの影響を受け易いので、ＣＯＭＳデバイスとスイッチング素子との混載が困難になる。つまり、実際に動作するセルアレイを作製することが困難であるという問題がある。
【特許文献１】特開平１１−１９５７８０号公報
【特許文献２】特表２００３−５２２４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、単一電荷のスイッチ機能が十分に得られ、また、常温においても十分にスイッチ動作ができる単一電子素子を提供することにある。また、単一電荷を操作することができ、かつ、ＣＭＯＳデバイスと混載が可能な単一電子素子を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の単一電子素子は、
第１絶縁膜と、
一端が上記第１絶縁膜の表面の一部の上に形成されると共に、その一端から他端に向けて上記第１絶縁膜の表面から離間する第２絶縁膜と、
上記第１絶縁膜の表面の他の一部の上に形成されていると共に、上記第１絶縁膜と上記第２絶縁膜との間に形成され、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成された第１導電性層と、
上記第１絶縁膜中に形成され、かつ、上記第１導電性層の上記先端の近傍に形成されていると共に、上記第１導電性層との間で、電荷の出し入れを行うことができる導電性微粒子と、
上記第１絶縁膜に関して、上記第２絶縁膜が形成された側と反対側に形成された第２導電性層と、
上記第１絶縁膜の表面の他の一部の上に形成された第３導電性層とを備え、
上記第２絶縁膜は、上記第１導電性層と上記第３導電性層との間にわたって存在していることを特徴としている。
【００１４】
上記構成によれば、上記第１導電性層の第１絶縁膜と第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するので、この第１導電性層と、上記第１絶縁膜中の導電性微粒子との間で、電荷の出し入れを効率良く行うことができる。したがって、例えば、上記第１導電性層をソース／ドレインとして用いることにより、ソース／ドレイン電流を上記導電性微粒子に効率良く流すことができ、その結果、良好なスイッチ機能を有するスイッチング素子を構成することができる。
【００１５】
上記実施形態において、鋭角断面とは、直角よりも小さい角度の断面を言い、上記第１導電性層の上記第１絶縁膜と第２絶縁膜とで挟まれた部分の先端が直角よりも小さければよく、上記第１導電性層と第２絶縁膜との間の境界が曲面であってもよい。
【００１６】
また、上記第１絶縁膜と第２絶縁膜とを同じ材料で形成してもよく、この場合、第１絶縁膜と第２絶縁膜との間の境界は観察できなくてもよい。
【００１７】
【００１８】
上記実施形態によれば、上記第３導電性層への印加電圧に基づく電界の影響を、上記導電性微粒子に効率良く及ぼすことができる。したがって、この単一電子素子は、例えば、オンオフ比を十分に得ることができて、十分なスイッチ機能を有するスイッチング素子を構成できる。また、この半導体層が例えばメモリ素子として用いられた場合、上記第１絶縁膜中の導電性微粒子に電荷を効率良く受け渡して蓄積できるので、良好な電荷の保持特性が得られる。
【００１９】
また、例えば、上記単一電子素子でスイッチング素子を構成した場合、上記導電性微粒子が形成された第１絶縁膜の厚みによってゲート長が定義される。この第１絶縁膜の厚みは、最小加工寸法よりも小さい厚みに形成できるから、最小加工寸法の制限を受けることなく単一電子素子の微細化を行うことができる。
【００２０】
なお、上記第２絶縁膜と第３導電性層との間の境界が、上記第１導電性層と第２絶縁膜との間の境界と略平行であるのが好ましい。これにより、上記導電性微粒子が形成された第１絶縁膜に対して、上記先端が鋭角断面を有する第１導電性層と第２絶縁膜とを隔てた上記第３導電性層までの距離を小さくできる。したがって、第３導電性層への印加電圧に基づく上記第１絶縁膜中の導電性微粒子に対する電界の影響を、さらに大きくできる。
【００２１】
なお、上記基板の表面部分を、上記第２導電性層として機能させてもよい。
【００２２】
一実施形態の単一電子素子は、
第１絶縁膜と、
一端が上記第１絶縁膜の表面の一部の上に形成されると共に、その一端から他端に向けて上記第１絶縁膜の表面から離間する第２絶縁膜と、
上記第１絶縁膜の表面の他の一部の上に形成されていると共に、上記第１絶縁膜と上記第２絶縁膜との間に形成され、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成された第１導電性層と、
上記第１絶縁膜中に形成され、かつ、上記第１導電性層の上記先端の近傍に形成されていると共に、上記第１導電性層との間で、電荷の出し入れを行うことができる導電性微粒子と、
上記第１絶縁膜の表面の他の一部の上に形成された第２導電性層と、
上記第１絶縁膜の表面に沿って上記第１導電性層と上記第２導電性層との間に形成された第３導電性層とを備え、
上記第２絶縁膜は、上記第１導電性層と上記第３導電性層との間、上記第１絶縁膜の一部と上記第３導電性層との間、及び、上記第２導電性層と上記第３導電性層との間にわたって存在しており、
上記第２導電性層は、上記第１絶縁膜と上記第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成されている。
【００２３】
上記実施形態によれば、上記第１絶縁膜に関して互いに同じ側に、第１導電性層、第２導電性層及び第３導電性層を形成するので、単一電子素子を容易に作製できる。
【００２４】
また、上記第１導電性層と第２絶縁膜は、上記先端が鋭角断面を有するので、例えば、一体の導電層をエッチングで分離して第１導電性層と第２絶縁膜とを作製することにより、上記第１導電性層の先端と第２絶縁膜の先端との間を、最小加工寸法よりも小さい長さに形成することができる。したがって、この単一電子素子によってスイッチング素子を構成した場合、ゲート長を最小加工寸法よりも小さくできるので、高集積化が可能なスイッチング素子が得られる。
【００２５】
一実施形態の半導体装置は、上記第１絶縁膜の表面の他の一部の上に形成された第２導電性層と、
上記第１絶縁膜に関して、上記第１導電性層と第２導電性層が形成された側と反対側に形成された第３導電性層とを備え、
上記第２絶縁膜は、上記第１導電性層の表面の上と、上記第１絶縁膜の表面の一部の上と、上記第３導電性層の表面の上とに亘って存在しており、
上記第２導電性層は、上記第１絶縁膜と第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成されている。
【００２６】
上記実施形態によれば、上記第１絶縁膜に関して互いに同じ側に、第１導電性層と第２導電性層を形成するので、単一電子素子を容易に作製できる。
【００２７】
また、上記第１導電性層と第２絶縁膜は、上記先端が鋭角断面を有するので、例えば、一体の導電層をエッチングで分離して第１導電性層と第２絶縁膜とを作製することにより、上記第１導電性層の先端と第２絶縁膜の先端との間を、最小加工寸法よりも小さい長さに形成することができる。したがって、この単一電子素子によってスイッチング素子を構成した場合、ゲート長を最小加工寸法よりも小さくできるので、高集積化が可能なスイッチング素子が得られる。
【００２８】
なお、基板の表面に上記第１絶縁膜を形成し、この基板の表面部分を上記第３導電性層として機能させてもよい。
【００２９】
一実施形態の単一電子素子は、上記第１導電性層と第２導電性層は、上記第１絶縁膜に接している。
【００３０】
上記実施形態によれば、上記第１絶縁膜に接する第１導電性層と、上記第１絶縁膜中の導電性微粒子との間に、効率良く電流を流すことができる。また、上記第１絶縁膜に接する第２導電性層と、上記第１絶縁膜中の導電性微粒子との間に、効率良く電流を流すことができる。
【００３１】
一実施形態の単一電子素子は、上記第１絶縁膜中に形成された導電性微粒子は、上記第１導電性層と上記第２絶縁膜との間の境界を含んで上記第１絶縁膜中に延長された平面の近傍に、配置されている。
【００３２】
上記実施形態によれば、上記第１絶縁膜中に形成された導電性微粒子を介して、上記第１導電性層と第２導電性層との間に効率良く電流を流すことができる。
【００３３】
一実施形態の単一電子素子は、上記第１絶縁膜中に形成された導電性微粒子は、上記第１絶縁膜の表面と略平行に配置されている。
【００３４】
上記実施形態によれば、上記第１絶縁膜中の導電性微粒子を介して、上記第１導電性層と第２導電性層との間に効率良く電流を流すことができる。
【００３５】
一実施形態の単一電子素子は、上記第１導電性層と第２導電性層との間に流れる電流が、上記第３導電性層に印加される電圧に対応して変化する。
【００３６】
上記実施形態によれば、上記第３導電性層の印加電圧の制御により、スイッチ動作を行う単一電子素子が得られる。したがって、この単一電子素子を、例えばスイッチング素子やメモリ素子として機能させることができる。
【００３７】
一実施形態の単一電子素子は、上記第１導電性層と第２導電性層との間に流れる電流は、上記第１絶縁膜中の導電性微粒子を介して流れる電流である。
【００３８】
上記実施形態によれば、いわゆるクーロンブロッケード現象を用いて、上記導電性微粒子間の単一電荷の移動を操作することにより、低消費電力の単一電子素子が得られる。
【００３９】
一実施形態の単一電子素子は、上記第１絶縁膜上に形成された絶縁層と、
上記絶縁層に形成され、上記第１絶縁膜の表面に達する深さを有する溝とを備え、
上記絶縁層の溝内に、上記第１導電性層がサイドウォール状に形成されている。
【００４０】
上記実施形態によれば、上記サイドウォール状の第１導電性層は、製造過程において、例えば、上記溝内に埋め込まれた導電体のエッチバック等により、マスクパターンを用いないで作製できる。したがって、上記絶縁層の溝を最小加工寸法の幅に形成することにより、この溝内に、上記最小加工寸法よりも小さい幅の第１導電性層を形成できる。その結果、高集積化が可能な単一電子素子が得られる。また、上記溝内において、上記第１導電性層と他の導電性層とを、上記最小加工寸法よりも小さい距離に隔てることができる。その結果、例えば、最小加工寸法よりも小さいゲート長を有するスイッチング素子が得られる。
【００４１】
また、上記サイドウォール状の第１導電性層は、上記溝の底面である上記第１絶縁膜の表面に接する下端部のうち、上記溝の側面から遠い先端が、直角よりも小さい鋭角に形成される。したがって、この第１導電性層の下端部の先端と、この先端の近傍に位置する第１絶縁膜中の導電性微粒子との間で、効率良く電荷の受け渡しを行うことができる。
【００４２】
なお、上記溝の上記第１導電性層を形成する側面と対向する側面に、上記第２導電性層をサイドウォール状に形成してもよい。あるいは、上記溝の上記第１導電性層を形成する側面と対向する側面に、他の単一電子素子の第１導電性層を形成してもよい。つまり、２つの単一電子素子で１つの溝を共有してもよい。
【００４３】
一実施形態の単一電子素子は、上記第１絶縁膜は、上記基板側から順に第１層と第２層とで形成され、
上記第１導電性層は、下端面の一方の端部が上記第１絶縁膜の第１層の表面に接する一方、下端面の他方の端部が上記第２絶縁膜の第２層の表面に接している。
【００４４】
上記実施形態によれば、上記第１導電性層の下端面を、この下端面の一方の端部から他方の端部に向かうに伴って、上記第１絶縁膜の表面から遠ざかるように傾けることができる。これにより、上記第１導電性層の下端の一端部を鋭角断面に形成できて、この第１導電性層と上記第１絶縁膜中の導電性微粒子との間の電荷の出し入れを効果的に行うことができる。
【００４５】
また、上記第１絶縁膜中を２層で構成することにより、この第１絶縁膜の下側の基板を効果的に保護することができる。基板の保護の点から、上記第１絶縁膜の第１層を例えばシリコン酸化膜で形成し、上記第１絶縁膜の第２層を例えばシリコン窒化膜で形成するのが好ましい。
【００４６】
なお、上記第２導電性層についても、下端面の一方の端部が上記第１絶縁膜の第１層の表面に接する一方、下端面の他方の端部が上記第２絶縁膜の第２層の表面に接するように形成してもよい。
【００４７】
本発明の単一電子素子の製造方法は、基板上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に絶縁層を形成する工程と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さの溝を形成する工程と、
上記絶縁層の溝内に、この溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層を形成する工程と、
上記絶縁層の溝を介して、上記第１絶縁膜中に導電性微粒子を形成する工程と
を備えることを特徴としている。
【００４８】
上記構成によれば、上記絶縁層の溝を、最小加工寸法の幅を有するように形成することにより、上記サイドウォール状の導電性層は、最小加工寸法よりも小さい寸法に形成できるから、単一電子素子の微細化を行って集積度を高めることができる。上記サイドウォール状の導電性層は、例えば、上記溝内に導電体を埋め込み、この埋め込まれた導電体をエッチバックすることにより、最小加工寸法よりも小さい寸法に形成できる。
【００４９】
なお、上記絶縁層の溝内には、互いに対向する２つの側面のうちの一方に接するようにサイドウォール状の導電性層を形成してもよい。あるいは、互いに対向する２つの側面の両方に接するようにサイドウォール状の導電性層を形成してもよい。
【００５０】
また、上記導電性微粒子を、上記溝を介した例えばイオン注入等により、少ないコンタミネーションで形成することができる。
【００５１】
本発明の単一電子素子を含むセルアレイは、
基板と、
上記基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された絶縁層と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さを有するように形成され、列方向に延びると共に行方向に並んだ複数の溝と、
上記絶縁層の複数の溝内に各々形成され、上記溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層と、
上記絶縁層の複数の溝内に各々形成され、上記サイドウォール状の導電性層に対して絶縁された複数のゲート電極と、
上記第１絶縁膜中に、上記ゲート電極の下方に形成された導電性微粒子と、
行方向に隣り合う上記ゲート電極に接続されていると共に、列方向に並んだ複数のワード線とを備え、
上記サイドウォール状の導電性層と、上記ゲート電極と、上記導電性微粒子とを含むセルが行列方向に配列され、
上記複数のサイドウォール状の導電性層のうちの１つと、上記複数のワード線のうちの１つとを選択することにより、所定の上記セルを選択するように構成されていることを特徴としている。
【００５２】
上記構成によれば、所定の上記導電性層に所定電圧が印加されることにより、この導電性層が選択され、かつ、所定の上記ワード線に所定電圧が印加されることにより、このワード線が選択される。この選択されたワード線を介して、このワード線に接続されたゲート電極に所定電圧が印加されることにより、上記選択された所定の導電性層と、上記ゲート電極の下方に位置する導電性微粒子との間に電流が流れる。この電流の変化を検出することにより、上記導電性微粒子に蓄積された電荷の量が検出され、この蓄積された電荷の量で表される記憶状態が読み出される。この単一電子素子を含むセルアレイは、上記絶縁層の溝内に位置するサイドウォール状の導電性層を、最小加工寸法よりも小さい幅に形成できるので、上記サイドウォール状の導電性層と、上記ゲート電極と、上記導電性微粒子とを含むセルを高い集積度で形成して、小型かつ低消費電力のメモリセルを構成できる。
【００５３】
なお、上記サイドウォール状の導電性層は、上記溝の１つの側面に形成してもよいが、上記溝の互いに対向する２つの側面に形成することにより、１つの側面に導電性層を形成した場合の約２倍に集積度を向上することができる。
【００５４】
本発明の単一電子素子を含むセルアレイの製造方法は、
基板上に第１絶縁膜を形成する工程と、
上記第１絶縁膜上に絶縁層を形成する工程と、
上記絶縁層に、上記第１絶縁膜の表面に達する深さを有し、列方向に延びると共に行方向に並ぶ複数の溝を形成する工程と、
上記絶縁層の複数の溝内に、この溝の側面と上記第１絶縁膜の表面とに接するサイドウォール状の導電性層を各々形成する工程と、
上記サイドウォール状の導電性層の表面に、第２絶縁膜を形成する工程と、
上記絶縁層、第１絶縁膜及び第２絶縁膜上に、層間絶縁膜を形成する工程と、
上記層間絶縁膜に、上記絶縁層の溝内の第１絶縁膜と第２絶縁膜に達するコンタクトホールを形成する工程と、
上記コンタクトホールを介して、上記第１絶縁膜中に導電性微粒子を形成する工程と
を備えることを特徴としている。
【００５５】
上記構成によれば、上記絶縁層の溝を最小加工寸法の幅に形成することにより、この溝内に、最小加工寸法よりも小さい幅の導電性層を形成できる。したがって、高い集積度でセルが集積された単一電子素子を含むセルアレイを製造できる。特に、上記溝の互いに対向する２つの側面に夫々導電性層を形成することにより、高集積度の単一電子素子を含むセルアレイを製造できる。
【００５６】
また、上記単一電子素子を含むセルアレイの製造方法における工程は、ＣＭＯＳの製造工程と同じ工程を用いることができるから、既存の製造設備を用いて安価に単一電子素子を含むセルアレイを製造できる。また、共通の工程によってセルとＣＯＭＳとを製造できるから、セルとＣＭＯＳが混載された単一電子素子を含むセルアレイを容易に製造できる。
【００５７】
また、上記層間絶縁膜のコンタクトホールを介して、上記第１絶縁膜中に、例えば注入等によって導電性微粒子を形成できる。したがって、単一電子素子を含むセルアレイの製造工程のうち、コンタミネーションの虞が高い工程を少なくできる。その結果、コンタミネーションによる悪影響を受け易いＣＭＯＳを、上記セルが形成される基板と同一の基板上に形成できて、ＣＭＯＳとセルとの混載を行うことができる。
【００５８】
なお、本発明の単一電子素子、単一電子素子の製造方法、単一電子素子を含むセルアレイ及び単一電子素子を含むセルアレイの製造方法において、上記導電性微粒子は、Ｓｉ（シリコン）、Ｃｕ（銅）、Ｆｅ（鉄）、Ａｇ（銀）、Ａｕ（金）、Ｓｎ（スズ）、Ｐｔ（白金）、Ｉｎ（インジウム）、Ｓｂ（アンチモン）及びＧａ（ガリウム）からなる群から選択された少なくとも１つの金属元素で形成されるのが好ましい。これらの元素の導電体は、イオン注入によって上記第１絶縁膜に導入することができるので、比較的容易に導電性微粒子を形成できる。
【００５９】
特に、上記導電性微粒子は、Ａｇで形成するのが好ましく、注入エネルギーが約２０ｋｅＶ以下に設定されたイオン注入で、Ａｇを第１絶縁膜中に注入することにより、上記１絶縁膜中に適切に導電性微粒子を形成できる。注入エネルギーが２０ｋｅＶを越えると、Ａｇが上記１絶縁膜を通過してしまう等の不都合が生じてしまうからである。
【００６０】
また、上記導電性微粒子を形成するための導電体は、１×１０１３ｃｍ−２以上のドーズで導入するのが好ましい。
【００６１】
また、上記導電性微粒子は、適切にクーロンブロッケード効果を得るために、１ｎｍ以上２０ｎｍ以下の直径を有するのが好ましい。
【発明の効果】
【００６２】
以上のように、本発明の単一電子素子は、第１絶縁膜と第２絶縁膜とで挟まれた部分の先端が鋭角断面を有するように形成された第１導電性層と、この第１絶縁膜中に形成され、かつ、上記第１導電性層の上記先端の近傍に形成された導電性微粒子とを備えるので、上記第１導電性層と、上記第１絶縁膜中の導電性微粒子との間で、電荷の出し入れを効率良く行うことができる。したがって、例えば、上記第１導電性層をソース／ドレインとして用いることにより、良好なスイッチ機能を有するスイッチング素子を構成することができる。また、この単一電子素子をメモリ素子に用いた場合、良好な電荷の保持特性が得られる。
【発明を実施するための最良の形態】
【００６３】
以下、本発明を図示の実施の形態により詳細に説明する。
【００６４】
（第１実施形態）
図１は、本発明の第１実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【００６５】
このスイッチング素子は、基板としてのシリコン基板１０１と、このシリコン基板１０１上に形成されてシリコン酸化膜からなる第１絶縁膜としてのゲート絶縁膜１０２とを備える。上記ゲート絶縁膜１０２上には、ポリシリコンで形成された第１導電性層としての第１電極１０３と、ポリシリコンで形成された第３導電性層としての第２電極１０４とを備える。上記第１電極１０３と第２電極１０４との間には、シリコン酸化膜からなる第２絶縁膜１０５が形成されている。上記ゲート絶縁膜１０２中には、導電性微粒子としての金属微粒子１０６が形成されている。
【００６６】
上記第１電極１０３と第２電極１０４とを隔てる第２絶縁膜１０５は、上記ゲート絶縁膜１０２の表面に対して傾斜している。これにより、上記第１電極１０３は、上記ゲート絶縁膜１０２の表面と第２絶縁膜１０５の表面との間の部分が鋭角断面を有している。また、上記第２電極４は、上記ゲート絶縁膜１０２の表面と第２絶縁膜１０５の表面との間の部分が鈍角断面を有している。
【００６７】
上記第１電極１０３と第２電極１０４は、上記第２絶縁膜１０５によって電気的に絶縁されている。
【００６８】
上記ゲート絶縁膜１０２中には、２０ｎｍ以下の直径を有する導電性微粒子としての金属微粒子１０６が形成されており、この金属微粒子１０６は略同一平面上に並んでいる。この金属微粒子１０６が並ぶ平面は、上記第１電極１０３と第２絶縁膜１０５との境界が含まれる平面に対して、平行かつ近接に位置している。別の見方によれば、上記金属微粒子１０６は、上記第１電極１０３と第２絶縁膜１０５との境界をゲート絶縁膜１０２中に延長してなる平面に接するように、上記ゲート絶縁膜１０２中に配列されている。
【００６９】
なお、図示しないが、上記シリコン基板１０１、第１電極１０３及び第２電極１０４は、金属配線に接続されている。
【００７０】
上記構成のスイッチング素子は、第１電極３がソースとして働き、第２電極４がゲートとして働き、また、シリコン基板１０１のゲート絶縁膜１０２に接する部分の近傍部分がドレインとして機能する。つまり、上記シリコン基板１０１の部分は、本発明の第２導電性層として機能する。そして、上記第２電極１０４とシリコン基板１０１との間の電圧を制御することにより、上記第１電極１０３からシリコン基板１０１への電流を制御して、スイッチング動作を行う。
【００７１】
ここで、上記第１電極１０３とシリコン基板１０１とに電圧を印加すると、第１電極１０３の先端に、つまり、第１電極１０３のゲート絶縁膜１０２と第２絶縁膜１０５との間に位置する鋭角断面部分の先端に、電界集中が生じる。ここで、上記第１電極１０３の側面の延長上に金属微粒子１０６が位置していると共に、この金属粒子１０６は直径が２０ｎｍ以下と十分に小さい。したがって、上記第１電極１０３の先端と金属粒子１０６との間や、複数の金属粒子１０６の間に形成されているゲート絶縁膜１０２の部分による微細なキャパシタンスに、トンネル電流が通過する。このときにトンネルすべき微細なキャパシタンスの個数は、ゲート絶縁膜１０２の膜厚と、金属粒子１０６の粒径及び配置間隔とを定めることによって決定することができる。上記金属粒子１０６の粒径及び配置間隔は、上記ゲート絶縁膜１０２への金属元素の注入条件で決定される。例えば、５ｎｍの金属粒子１０６を５ｎｍ間隔で配置した場合、ゲート絶縁膜１０２の膜厚を４０ｎｍ程度にすれば、上記金属粒子１０６は約４個並ぶことになる。このように、本実施形態によれば、ソースとドレインの間に配置できる金属微粒子１０６の個数が、微細加工の最小加工寸法の制約を受けない。したがって、従来のようにゲート長が微細加工の最小加工寸法に制限されてスイッチング動作が困難になることが無くて、確実にスイッチ動作が可能な単一電子のスイッチング素子が得られる。また、従来よりもデバイスの設計の自由度を上げることができる。
【００７２】
なお、ソースとドレインの間に配置する金属微粒子１０６の個数の設定には、第１電極１０３の側面の傾斜角度を考慮する必要があるが、膜厚の設定によって金属微粒子１０６の個数を設定できることに変わりはない。
【００７３】
なお、金属粒子１０６は、上記第２絶縁膜１０５中に位置してもよい。上記第２絶縁膜１０５中に金属粒子１０６が位置する場合、上記第１電極１０３の先端よりもシリコン基板１０１から遠い側に位置する金属粒子１０６は、トンネル電流に関与しないからである。また、上記第２絶縁膜１０５中に位置する金属粒子１０６が第１電極１０３に接する場合は、この第１電極１０３に接する金属粒子１０６は互いに同電位になるので、スイッチ特性に関与しないからである。
【００７４】
本実施形態のスイッチング素子では、ゲートとして働く第２電極１０４と金属粒子１０６との間の距離が非常に小さいため、金属微粒子１０６は、第２電極１０４に印加された電圧によって生ずる電界の影響を受けやすい。ここで、ソースとしての第１電極１０３からドレインとしてのシリコン基板１０１に電流が流れる際、複数の金属微粒子１０６間をトンネル効果によって電流が流れる。このような金属微粒子１０６に関して、ゲートとしての第２電極１０４の形状を調節することにより、各金属微粒子１０６が受ける電界を調節することができる。例えば、第２電極１０４の一部を鋭角断面にすることで電界集中を生成して、この鋭角断面部分の近傍に位置する金属微粒子１０６にかかる実効電界を高めることができる。このことを利用して、スイッチング素子のオンオフ比をあげることが可能である。また、このことを利用して、金属微粒子１０６に電荷を蓄えて、メモリ機能を与えることも可能である。
【００７５】
本実施形態のスイッチング素子は、金属微粒子１０６を単体の金属で形成する必要はなく、例えば、金属結晶が金属酸化膜によって覆われた構造であってもよい。また、複数の元素を用いて金属微粒子や金属結晶を構成してもよい。また、導電性微粒子としての金属微粒子１０６の直径は、１ｎｍ以上２０ｎｍ以下の範囲で適宜設定することができる。
【００７６】
次に、本実施形態のスイッチング素子の製造方法の一例を説明する。
【００７７】
まず、シリコン基板１０１の表面を酸化してシリコン酸化膜を形成して、ゲート絶縁膜１０２を作成する。このゲート絶縁膜１０２の表面にポリシリコン膜を堆積し、その後、微細加工により第１電極１０３を形成する。詳しくは、第１電極１０３の表面をゲート絶縁膜１０２に対して鋭角に傾斜させるため、ポリシリコン膜に例えばドライエッチングを施す際の反応種や雰囲気等の条件を、テーパ形状にエッチングする条件にする。その後、シリコン酸化膜を堆積して第２絶縁膜１０５を形成する。あるいは、上記ポリシリコンからなる第１電極１０３の表面部分を酸化して第２絶縁膜１０５を形成してもよい。次に、ゲート絶縁膜１０２中に金属微粒子１０６を形成する。詳しくは、注入によってゲート絶縁膜１０２中に金属を打ち込んだ後、熱処理によって金属を凝集させて、金属微粒子１０６を形成する。上記注入を行う際、注入エネルギーを調整して、注入された金属濃度が第１電極１０３と第２絶縁膜１０５との境界を含む平面において高濃度となるようにする。これにより、金属微粒子１０６が、上記第１電極１０３と第２絶縁膜１０５との境界を含む平面に近接して、上記ゲート絶縁膜１０２を斜めに横切るように形成される。この後、ゲート絶縁膜１０２及び第２絶縁膜１０５の表面にポリシリコンを堆積して、第２電極１０４を形成する。
【００７８】
本実施形態のスイッチング素子の製造方法によれば、ゲート絶縁膜１０２中の金属微粒子１０６の数及び寸法を、金属元素の注入条件及びアニール条件で制御できるので、微細加工の最小加工寸法の制約を受けない。さらに、上記ゲート絶縁膜１０２の厚みによって、ゲート長が設定されるので、ゲート長が微細加工の最小加工寸法の制約を受けない。したがって、スイッチング素子の微細化を行うことができる。
【００７９】
（第２実施形態）
図２は、本発明の第２実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【００８０】
第２実施形態のスイッチング素子は、第１実施形態のスイッチング素子に対して、第２導電性層が形成される位置と、第１絶縁膜中における導電性微粒子の配置形態が異なる。
【００８１】
第２実施形態のスイッチング素子は、導電性基板２０１上に形成された第１絶縁膜としてのゲート絶縁膜２０２を備え、このゲート絶縁膜２０２上に、第１導電性層としての第１電極２０３と、第２導電性層としての第２電極２０７とを備える。上記第１電極２０３と第２電極２０７は、ゲート絶縁膜２０２に接する部分から上方に向かうにつれて、側面が互いに遠ざかるように形成されている。これにより、第１電極２０３と第２電極２０７は、ゲート絶縁膜２０２に接する部分が、鋭角断面を有する。上記第１電極２０３の表面と、ゲート絶縁膜２０２の表面と、第２電極２０７の表面との表面に、第２絶縁膜２０５が一体に形成されている。この第２絶縁膜２０５上に、第３導電性層としてのゲート電極２０４が形成されている。上記第１電極２０３と、第２電極２０７と、ゲート電極２０４は、上記第２絶縁膜２０５によって互いに絶縁されている。
【００８２】
上記ゲート絶縁膜２０２中には、直径２０ｎｍ以下の導電性微粒子２０６が、略同一平面上に並んで形成されている。この導電性微粒子２０６が並ぶ平面は、ゲート絶縁膜２０２の表面と略平行である。上記導電性微粒子２０６は、第１電極２０３と第２電極２０７が配置された幅方向において、上記第１電極２０３の鋭角部分の先端と、上記第２電極２０７の鋭角部分の先端との間に位置している。また、上記導電性微粒子２０６は、ゲート絶縁膜２０２の厚みの中心よりもゲート電極２０４に近い位置に形成されている。すなわち、上記導電性微粒子２０６は、ゲート絶縁膜２０２の表面から浅い位置に形成されている。ゲート電極２０４の下端部分は、第２絶縁膜２０５によって第１絶縁膜２０２から隔てられて、上記導電性微粒子２０６と略平行の下端面を有する。
【００８３】
上記構成のスイッチング素子は、第１電極２０３がソースとして働き、第２電極２０７がドレインとして働く。第１電極２０３と第２電極２０７に電圧を印加すると共に、ゲート電極２０４に印加する電圧を制御することにより、ゲート絶縁膜２０２中の導電性微粒子２０６を流れるトンネル電流を制御して、上記第１電極２０３と第２電極２０７の間に流れる電流を制御する。
【００８４】
本実施形態のスイッチング素子の製造方法は、第１実施形態のスイッチング素子の製造方法に対して、導電性微粒子の形成位置が異なる点が大きな相違点である。本実施形態では、第１絶縁膜２０２中のゲート電極２０４に近い位置に導電性微粒子２０６を形成して、基板１０１に近い位置には導電性微粒子を形成しない。したがって、導電性微粒子２０６を例えば注入法で形成する場合、第１実施形態よりも低い注入エネルギーでゲート絶縁膜２０２に金属を注入して、このゲート絶縁膜２０２を貫通する粒子を少なく抑えることが必要となる。なお、ゲート絶縁膜２０２中の導電性微粒子２０６は、ＣＶＤ（化学気相成長）法やスパッタ等の方法で形成してもよい。
【００８５】
本実施形態において、ゲート電極２０４に電圧を印加したが、この電圧を導電性基板２０１に印加することにより、第１電極２０３から第２電極２０７に流れる電流を制御してもよい。この場合、ゲート電極２０４を形成しないで、第１電極２０３と第２電極２０７との間を絶縁膜で埋め込んでもよく、スイッチング素子の構造を単純にできる。
【００８６】
（第３実施形態）
図３は、本発明の第３実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【００８７】
このスイッチング素子は、シリコン基板３０１と、このシリコン基板３０１上に形成されたゲート絶縁膜３０２と、このゲート絶縁膜３０２上に形成された分離絶縁膜３０９とを備える。この分離絶縁膜３０９にはゲート絶縁膜３０２の表面に達する溝が形成されており、この溝内に、第１電極３０３と第２電極３０７が形成されている。上記第１電極３０３と第２電極３０７は、上記溝の互いに対向する側面にサイドウォール状に形成されている。上記第１電極３０３と第２電極３０７の表面には、上記ゲート絶縁膜３０２の表面から分離絶縁膜３０９の溝の開口に亘って、絶縁膜３０６と絶縁膜３０８が夫々形成されている。この絶縁膜３０６，３０８の間を埋め込むようにゲート電極３０４が形成されている。上記ゲート絶縁膜３０２中には、このゲート絶縁膜３０２の厚み方向の中心よりも表面側に、このゲート絶縁膜３０２の表面と略平行に、導電性微粒子３１６が形成されている。この導電性微粒子３１６は、スイッチング素子の幅方向において、上記絶縁膜３０６の表面の下端と、上記絶縁膜３０８の表面の下端との間に亘って形成されている。図３において、導電性微粒子３１６は互いに接触しているが、実際には互いに分離して形成されている。
【００８８】
本実施形態のスイッチング素子は、第１電極３０３及び第２電極３０７に電圧を印加した状態で、ゲート電極３０４に印加する電圧によって、第１電極３０３から第２電極３０７に流れる電流を制御することもできる。具体的には、図示しない金属配線を介して、第１電極（ソース電極）３０３と第２電極（ドレイン電極）３０７に５Ｖの電圧をかける。さらに、ゲート電極３０４に、０Ｖから５Ｖまでの電圧を０．１Ｖ刻みで徐々に増加させて印加すると、ソース・ドレイン間に流れる電流は、階段状に増加する。このように、ゲートにかける電圧をコントロールすることにより、スイッチング素子として機能させることができる。
【００８９】
ゲート電極３０４への印加電圧によってソース・ドレイン間の電流を制御する場合、ゲート電極３０４の下端の幅であるゲート長Ｌ０は、フォトリソグラフィの最小加工寸法Ｌで形成された溝幅よりも小さくなる。すなわち、最小加工寸法Ｌよりも小さいゲート長Ｌ０を有する微細なデバイスが実現できるのである。なお、最小加工寸法Ｌとは、リソグラフィ装置の制約などで決まるパターニングを行なう際の最小線幅のことである。上記ゲート長Ｌ０は、分離絶縁膜３０９の成膜時の膜厚、及び、電極３０３，３０７を形成する際のポリシリコンのエッチバック量によってコントロール可能な値であり、安定して得ることができるから、安定して所定の特性のデバイスを製造することが可能である。
【００９０】
また、上記第１電極３０３と第２電極３０７は、サイドウォール状に形成されているので、この第１電極３０３と第２電極３０７がゲート絶縁膜３０２に接する下端部において、この第１電極３０３と第２電極３０７が互いに向き合う側の端部を、直角よりも小さい鋭角の断面に形成できる。これにより、上記第１電極３０３と第２電極３０７と、上記ゲート電極３０２中の導電性微粒子３１６との間で、電荷の出し入れの効率を向上することができる。
【００９１】
また、図示しないが、シリコン基板３０１のゲート電極３０２に隣接する部分に活性化層を作成し、この活性化層をゲート電極として機能させることもでき、この場合、ゲート絶縁膜３０２上のゲート電極３０４を省略することができる。
【００９２】
本実施形態のスイッチング素子は、以下のようにして製造する。
【００９３】
図４Ａ乃至４Ｄは、本実施形態のスイッチング素子の製造工程を示す模式断面図である。
【００９４】
まず、必要に応じて図示しない活性化領域や素子分離が形成されたシリコン基板上３０１の表面に、ゲート絶縁膜３０２を形成する。この絶縁膜３０２は、例えば、シリコン基板３０１の表面部分を熱酸化して作成する。この絶縁膜３０２は、図示しないが、上記シリコン基板３０１に混載する通常のＣＭＯＳを形成する際の絶縁膜と兼用することも可能である。上記シリコン基板３０１の表面部分を熱酸化して得たゲート絶縁膜３０２は、清浄でリークの少ない特性を有するので、デバイスが安定するメリットがある。
【００９５】
次に、上記ゲート絶縁膜３０２上に、ＣＶＤ法等により、３００ｎｍ程度の厚みの分離絶縁膜３０９を形成する。続いて、マスクを用いて、フォトリソグラフィとドライエッチングを用いてパターニングを行い、図４Ａに示すように分離絶縁膜３０９に溝を形成する。
【００９６】
続いて、分離絶縁膜３０９とこの分離絶縁膜３０９の溝内に露出したゲート絶縁膜３０２上に、ＣＶＤ法等でポリシリコンを１００ｎｍ程度の厚みに堆積する。この後、塩素ガス等を用いてドライエッチングを行って、ポリシリコンのエッチバックを行なう。その結果、図４Ｂに示すように、上記分離絶縁膜３０９の溝の互いに対向する側面に、サイドウォール状のポリシリコンの電極３０３，３０７が形成される。なお、ポリシリコンに替えてチタンを用いて電極３０３，３０７を形成してもよい。要は、導電性を有してエッチバックによってサイドウォール状に形成できるものであればよい。
【００９７】
その後、図４Ｃに示すように、熱酸化によってポリシリコンの電極３０３，３０７の表面部分に絶縁膜３０６，３０８を形成する。必要であれば、この熱酸化工程によって再度ゲート酸化を行う。ゲート酸化を行なわない場合や、絶縁膜３０６および絶縁膜３０８の膜厚が不足した場合は、ＣＶＤ等で絶縁膜を堆積する。
【００９８】
この後、ゲート絶縁膜３０２中に導電性微粒子３１６を形成する。すなわち、図４Ｄに示すように、注入機を用いて１×１０１５ｃｍ−２程度の濃度でゲート絶縁膜３０２にＡｇ（銀）イオンの注入を行なう。なお、４０１は、分離絶縁膜３０９への導電性微粒子の形成を防止するためのレジストマスクである。なお、上記注入のエネルギーを３０ｋｅＶ程度にすると、第１実施形態のようにゲート絶縁膜の裏面から表面に亘って導電性微粒子が形成され、１０ｋｅＶ程度にすると、第２実施形態のようにゲート絶縁膜の表面近傍に導電性微粒子が形成される。イオン注入を行なった後、結晶回復のためのアニールを窒素雰囲気中で行なう。
【００９９】
なお、ＣＶＤ法を用いて導電性微粒子を形成する場合は、ＣＶＤ法やスパッタ法等によって、微粒子となる条件でシリコンやその他の金属の堆積を行なった後、この導電性微粒子上にＣＶＤ法などで酸化膜を堆積する。
【０１００】
導電性微粒子３１６を形成した後、通常のコンタクト形成工程やメタル工程を行って、電極３０３，３０７に図示しない配線を接続する。
【０１０１】
なお、基板をドレイン電極として用いて、複数のセルで単一電子素子を含むセルアレイを形成する場合は、基板の所定部分に、図示しない活性領域を設けると共に素子分離が必要になる。
【０１０２】
また、同一の基板３０１上にＣＭＯＳ回路を作成する場合は、微粒子を注入する前に、基板３０１上にＣＭＯＳ領域を設け、公知のＣＭＯＳ工程でメタル配線前の工程までを行っておく。これにより、本実施形態のスイッチング素子とＣＭＯＳとを容易に混載できる。
【０１０３】
また、イオン注入により導入される金属の元素はＡｇに限定されるものではなく、Ｃｕ，Ｆｅ，Ｓｎ，Ａｕ，Ｐｔ，Ｉｎ及びＧａ等の他の金属や、半導体を用いることも可能である。
【０１０４】
また、本実施形態において、絶縁膜は、シリコン酸化膜に替えて、シリコン窒化膜や樹脂膜等の他の材料を用いたものでもよい。
【０１０５】
本実施形態の単一電子素子は、記憶素子として使用することも可能である。すなわち、導電性微粒子３１６は電荷の蓄積が可能であり、上記導電性微粒子３１６に電荷が蓄積されたときと蓄積されていないときとの間で、ゲート電極３０４に電圧を印加した場合の第１電極（ソース電極）３０３と第２電極（ドレイン電極）３０７との間を流れる電流が異なる。この電流の違いに基づいて、上記導電性微粒子３１６への電荷の蓄積状態に対応する記憶状態を判断することにより、記憶素子として機能することが可能になる。
【０１０６】
本実施形態の単一電子素子を、単一電子トンネルダイオードや、単一電子トランジスタや、記憶素子として用いて、様々な論理回路やメモリ回路を構成することにより、低消費電力で小型のデバイスを作成することができる。
【０１０７】
なお、本実施形態のスイッチング素子は、ゲート電極３０４に印加する電圧によって第１電極３０３と第２電極３０７との間の電流を制御するものであるが、ゲート電極３０４に印加する電圧によって、第１電極３０３から基板３０１に流れる電流と、第２電極３０７から基板３０１に流れる電流とを制御してもよい。この場合、導電性微粒子は、ゲート絶縁膜３０２の表面に対して平行ではなくて、サイドウォール状の第１電極３０３及び第２電極３０７の下端部近傍における表面から、この表面を延長した平面近傍に並ぶように配列する。これにより、上記第１電極３０３及び第２電極３０７と、基板３０１との間に、ゲート電極３０４への印加電圧に基づいた値の電流を流すことができる。この場合、単一電子素子の製造工程において、導電性微粒子の材料を、３０ｋｅＶ程度の注入のエネルギーでゲート絶縁膜３０２に注入して、第１実施形態と同様にゲート絶縁膜３０２の裏面から表面に亘って導電性微粒子を形成する。このように、第１電極３０３及び基板３０１の各々から、基板３０１に流れる電流をゲート電極３０４で制御するように形成することにより、分離絶縁膜３０９に最小加工寸法Ｌの幅で形成された溝内に、２つのスイッチング素子を形成することができるので、溝内に１つのスイッチング素子を形成する場合と比較して、集積度を約２倍に高めることができる。
【０１０８】
（第４実施形態）
図５は、第４実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【０１０９】
本実施形態では、図３に示した第３実施形態のスイッチング素子と比較して、基板５０１表面のゲート絶縁膜５０２上に、更に、絶縁膜５１１が形成されている点が異なる。この絶縁膜５１１上に第１電極５０３及び第２電極５０７が形成されており、この第１電極５０３及び第２電極５０７が形成される部分の絶縁膜５１１の表面が、幅方向の外側ほど高い傾斜面に形成されている。これにより、第１電極５０３及び第２電極５０７の下端面が、互いに遠ざかるにつれて高くなる傾斜面に形成されている。すなわち、第１電極５０３及び第２電極５０７の互いに対向する側の下端の先端部分が、鋭角の角度θに形成されている。これにより、この第１電極５０３及び第２電極５０７の先端部分に電界集中が起こりやすくなる。したがって、ゲート絶縁膜５０２中に幅方向において第１電極５０３と第２電極５０７との間に形成された導電性微粒子５１６に対して、第３実施形態よりも高い効率で電荷の出し入れを行うことができる。その結果、本実施形態のスイッチング素子は、さらに低い電圧でのスイッチ動作が可能となる。
【０１１０】
第３実施形態において、ゲート絶縁膜が特に薄い場合等に、導電体微粒子の形成前にゲート絶縁膜の再酸化を行なう必要があったが、本実施形態では、ゲート絶縁膜５０２の再酸化を行う必要が無い。その理由は、絶縁膜５１１によってゲート絶縁膜５０２を保護できるからである。具体的には、絶縁膜５１１をシリコンナイトライドで成膜し、分離絶縁膜５０９の溝形成のためのパターニングの際に、エッチストッパーとして用いる。この後、ウエットエッチやリモートプラズマ等により、ゲート絶縁膜５０２に対してダメージの少ない方法によって、絶縁膜５１１の一部を除去して傾斜面を形成する。この傾斜面上に、第１電極５０３及び第２電極５０７を形成する。そして、第１電極５０３及び第２電極５０７の表面部分に絶縁膜５０６，５０８を形成し、この第１電極５０３及び第２電極５０７の表面の絶縁膜５０６，５０８の間に、ゲート電極５０４を形成する。
【０１１１】
なお、上記ゲート電極５０４に替えて、基板５０１のゲート絶縁膜５０２に接する近傍部分に活性層を形成し、この活性層に電圧を印加して、この活性層の電圧によって第１電極５０３と第２電極５０７との間を流れる電流を制御してもよい。この場合は、第１電極５０３及び第２電極５０７の表面の絶縁膜５０６，５０８は不要であり、第１電極５０３及び第２電極５０７の間に絶縁体を埋め込めばよい。
【０１１２】
なお、本実施形態のスイッチング素子は、ゲート電極５０４に印加する電圧によって第１電極５０３と第２電極５０７との間の電流を制御するものであるが、ゲート電極５０４に印加する電圧によって、第１電極５０３から基板５０１に流れる電流と、第２電極５０７から基板５０１に流れる電流とを制御してもよい。この場合、導電性微粒子は、ゲート絶縁膜５０２の表面に対して平行ではなくて、サイドウォール状の第１電極５０３及び第２電極５０７の下端部近傍における表面から、この表面を延長した平面近傍に並ぶように配列する。これにより、上記第１電極５０３及び第２電極５０７と、基板５０１との間に、ゲート電極５０４への印加電圧に基づいた値の電流を流すことができる。この場合、分離絶縁膜３０９に最小加工寸法Ｌの幅で形成された溝内に、２つのスイッチング素子を形成することができるので、溝内に１つのスイッチング素子を形成した場合と比べて集積度を約２倍に高めることができる。
【０１１３】
（第５実施形態）
図６は、本発明の単一電子素子としてのメモリセルを配列して形成した単一電子素子を含むセルアレイを示す模式平面図である。図６では、簡単のため、金属配線は線で示している。
【０１１４】
本実施形態の単一電子素子を含むセルアレイは、基板上に、素子分離によって電気的に分離されて列方向に延在する活性化領域Ａ１〜Ａ４が形成されている。Ｇ１〜Ｇ５は、ゲート電極に接続されて行方向に延在するワード線である。７０１は、ゲート絶縁膜上の分離絶縁膜に形成された溝である。この７０１溝の互いに対向する２つの内側面に、第１ポリシリコン膜７０５と第２ポリシリコン膜７０６がサイドウォール状に形成されている。上記第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６は、図６に示すように、溝７０１の長手方向（セルアレイの列方向）に連なって形成されている。サイドウォール状の第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６の端部は、溝７０１の両端部７０７，７０８においてエッチングで除去されており、互いに電気的に絶縁されている。さらに、第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６は、コンタクトプラグ７０９，７１０によって配線Ｓ１，Ｓ２に接続されている。また、上記溝７０１とワード線Ｇ１〜Ｇ７とが互いに交差する部分において、コンタクトプラグＣ１〜Ｃ７が形成されている。このコンタクトプラグＣ１〜Ｃ７の下端部分は、第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６の間に位置しており、ゲート電極として機能する。上記コンタクトプラグＣ１〜Ｃ７の下方には、ゲート絶縁膜中に、導電性微粒子が形成されている。さらに、活性化領域Ａ１〜Ａ４に関しても、図示しないコンタクトプラグによって配線に接続されている。これにより、各活性化領域Ａ１〜Ａ４に対して、コンタクトプラグを介して独立に電圧を印加することが可能になっている。
【０１１５】
上記構成の単一電子素子を含むセルアレイにおいて、各セルに第１実施形態の単一電子素子を形成する場合、第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６の各々が、第１実施形態の第１電極１０３に相当する。また、コンタクトプラグＣ１〜Ｃ７の下端部が、第１実施形態の第２電極１０４に相当する。そして、ゲート絶縁膜中の各コンタクトプラグＣ１〜Ｃ７の下方に形成された導電性微粒子は、図示しないが、上記第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６の側面を延長した平面上に配列されている。
【０１１６】
第１実施形態の単一電子素子をメモリセルとして備える単一電子素子を含むセルアレイは、以下のように動作する。すなわち、複数の活性化領域Ａ１〜Ａ４のうちの１つと、２つの配線Ｓ１，Ｓ２のうちの１つに対して電圧を印加する。このとき、複数のワード線Ｇ１〜Ｇ５のうちの１つに対して電圧を印加することにより、このワード線Ｇ１〜Ｇ５に接続された所定のセルのゲート電極（第２電極１０４）に対して電圧を印加する。このとき、導電性微粒子に蓄積された電子の多寡により、選択された活性化領域Ａ１〜Ａ４と、選択された配線Ｓ１，Ｓ２との間を流れる電流に変化が起こる。この電流の変化を、センスアンプを介して検出することにより、上記導電性微粒子における電子の蓄積状態が判断されて、この蓄積状態に対応する記憶状態が判断される。上記センスアンプはＣＭＯＳ回路で形成され、本実施形態の単一電子素子はＣＭＯＳ回路との混載が容易であるため、センスアンプをメモリセルと同一の基板上に作成することが可能である。
【０１１７】
本実施形態の単一電子素子を含むセルアレイは高集積化が可能であり、メモリを低コストで製造することが可能になる。また、必要とされるメモリ容量等によっては、１列の溝７０１について、第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６のうちのいずれか一方のみを形成すれば十分な場合もあり、さらなる高集積化と製造の簡易化を図ることができる。この場合は、溝内７０１に形成したポリシリコンをエッチングによって分離する工程は不要となる。この場合、コンタクトプラグＣ１を形成するためのコンタクトホールの位置を適切に設定し、このコンタクトホール内において、ポリシリコンを適切に成形してゲート絶縁膜に接する部分の先端を鋭角断面にして第１電極を形成すればよい。そして、コンタクトホールを介して金属の注入とアニールを行うことにより、メモリセルを形成すべき位置のみに導電性微粒子を形成する。これにより、不要な位置に導電性微粒子が形成されることを防止でき、また、単一電子素子を含むセルアレイの製造工程を簡略化できる。
【０１１８】
また、上記メモリセルには、各セルに第２実施形態の単一電子素子を用いることもできる。この場合、第１ポリシリコン膜７０５及び第２ポリシリコン膜７０６の各々が、第２実施形態の第１電極及び第２電極に相当する。また、コンタクトプラグＣ１〜Ｃ７の下端部が、第２実施形態のゲート電極２０４に相当する。第２実施形態の単一電子素子を各セルに形成した場合、素子分離と活性化層の形成は省略可能である。また、この場合、導電性微粒子は、ゲート絶縁膜中に、ゲート絶縁膜の表面に対して平行に配列する。
【０１１９】
本実施形態のメモリセルは、ＣＭＯＳ回路等を作成する通常の半導体プロセスと同様のプロセスで作製でき、コンタミネーションが生じる虞が少ない。したがって、メモリセルとＣＭＯＳ回路との混載を容易に行うことができる。図９に示した従来のスイッチング素子をメモリセルに用いた場合、微粒子形成工程においてコンタミネーションが生じ易いので、メモリセルの形成プロセスとＣＭＯＳ回路の形成プロセスとを同時に行うことはできない。
【０１２０】
このように、本実施形態によれば、高集積のメモリセルを製造でき、しかも、メモリセルとＣＭＯＳ回路を容易に混載することができる。
【０１２１】
（第６実施形態）
本実施形態では、本発明の単一電子素子を配列してなる単一電子素子を含むセルアレイを、ＣＭＯＳデバイスと共に作製する単一電子素子を含むセルアレイの製造方法について説明する。
【０１２２】
図７Ａ乃至７Ｆは、本実施形態の単一電子素子を含むセルアレイの製造方法における工程を模式的に示したものであり、図７Ａ乃至７Ｆにおいて、左側部分がメモリ形成領域であり、右側部分がＣＭＯＳデバイス形成領域である。
【０１２３】
本実施形態の製造方法は、本発明の単一電子素子と、従来と同様の構造を有するＣＯＭＳデバイスとを、同一ウエハ上に作製する。
【０１２４】
本実施形態では、第４実施形態のスイッチング素子をメモリとして用いるが、他の実施形態のスイッチング素子をメモリとして用いてもよい。
【０１２５】
まず、図７Ａに示すように、シリコン基板８００上に、シャロートレンチ等の素子分離８０１によって活性化領域８０２を形成する。さらに、このシリコン基板８００上に、熱酸化によってゲート酸化膜８０３を形成する。さらに、ＣＶＤ法によってシリコン窒化膜８０４を形成し、その上に、ＨＴＯ（高温熱ＣＶＤ酸化膜）等の酸化膜８０５を形成する。各層の膜厚は、例えば、ゲート酸化膜８０３を５ｎｍに、シリコン窒化膜８０４を１２０ｎｍに、酸化膜８０５を２５０ｎｍにする。
【０１２６】
次に、上記酸化膜８０５について、フォトリソグラフィを用いたレジストのパターニングを行ない、ドライエッチング等によって溝を形成する。その際、ＣＭＯＳデバイスの作成領域では、酸化膜８０５が全てエッチバックされる。ここでシリコン窒化膜８０４はエッチストッパーの役割を果たす。
【０１２７】
その後、等方エッチングを用いて、表面に露出しているシリコン窒化膜４を取り除く。
【０１２８】
続いて、ポリシリコンを２５０ｎｍの厚みに堆積し、ＣＭＯＳ領域にレジストマスクを形成して、ドライエッチングを行う。これにより、メモリ領域では、酸化膜８０５の溝内にポリシリコンのサイドウォール８０７が形成される一方、ＣＭＯＳ領域にはポリシリコンが残る。この後、レジスト膜を形成し、フォトリソグラフィによるパターニングを行ってレジストパターン８０８を形成する。
【０１２９】
そして、ＣＭＯＳ領域では、ゲートエッチングを行うと共に、メモリ領域では、ポリシリコンサイドウォール８０７の長手方向の端部においてポリシリコンの一部を除去するためのエッチングを行う。これにより、図７Ｂのように、ＣＭＯＳ領域にゲート８０９が形成されると共に、メモリ領域では、酸化膜８０５の溝の両側面に形成された２つのポリシリコンサイドウォール８０７を互いに電気的に絶縁する。図７Ｃは、図７Ｂの工程を示す平面図である。
【０１３０】
次に、ＣＶＤ法で酸化膜とシリコン窒化膜を堆積する。膜厚は例えばそれぞれ５０ｎｍと７０ｎｍ程度にする。そして、この膜をドライエッチングによってエッチバックする。これにより、ＣＭＯＳ領域では、ゲートの両側面に絶縁体サイドウォール９０２を形成すると共に、メモリ領域では、ポリシリコンサイドウォール８０７の表面の絶縁膜９０１を形成する（図７Ｄ参照）。この絶縁膜９０１は、後のコンタクトエッチの際のエッチストッパーとなる。
【０１３１】
その後、層間絶縁膜９０４を堆積し、この層間絶縁膜９０４にコンタクトホールを形成する。コンタクトホールは、Ｃ4Ｆ8等のガスを用いてドライエッチングで行なう。まず、ＣＭＯＳ領域のゲート８０９に達するコンタクトホールを形成し、このコンタクトホール内に金属を埋め込んで、コンタクトプラグ９０５を形成する。続いて、メモリセル領域に、別マスクを用いて、ポリシリコンサイドウォール８０７の表面の絶縁膜９０１に達するコンタクトホール９０７を形成する（図７Ｅ参照）。このコンタクトホール９０７は、上記絶縁膜９０１（シリコン窒化膜）と選択比の大きい条件のエッチングで形成する。続いて、このコンタクトホール９０７を介して、イオン注入を行い、アニールを行うことにより、ゲート酸化膜８０３に導電性微粒子を形成する。その後、コンタクトホール９０７内に金属を埋め込んでコンタクトプラグ９０８を形成する。このコンタクトプラグ９０８は、下端部がゲート電極となる。
【０１３２】
続いて、図７Ｆに示すようにメタル配線９１０を形成して、混載の単一電子素子を含むセルアレイが完成する。
【０１３３】
本実施形態の製造方法によれば、本発明の単一電子素子を、ＣＭＯＳを製造する通常のプロセスに対してマスクを数枚追加するだけで製造できる。このことは、メモリセルアレイを、周辺回路と混載して低コストで製造できることを意味している。
【０１３４】
また、コンタミネーションについても、イオン注入工程以降の工程のみについて汚染対策を行えばよいため、従来例のメモリセルの製造方法と比較して、製造方法を簡易にできて製造コストを低く抑えることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【図２】本発明の第２実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【図３】本発明の第３実施形態の単一電子素子としてのスイッチング素子を示す模式断面図である。
【図４Ａ】第３実施形態のスイッチング素子の製造工程を示す模式断面図である。
【図４Ｂ】図４Ａに続く工程を示す模式断面図である。
【図４Ｃ】図４Ｂに続く工程を示す模式断面図である。
【図４Ｄ】図４Ｃに続く工程を示す模式断面図である。
【図５】第４実施形態のスイッチング素子を示す模式断面図である。
【図６】第５実施形態の単一電子素子を含むセルアレイを示す模式平面図である。
【図７Ａ】単一電子素子を含むセルアレイの製造工程を模式的に示した断面図である。
【図７Ｂ】図７Ａに続く工程を示す模式断面図である。
【図７Ｃ】図７Ｂに続く工程を示す模式断面図である。
【図７Ｄ】図７Ｃに続く工程を示す模式断面図である。
【図７Ｅ】図７Ｄに続く工程を示す模式断面図である。
【図７Ｆ】図７Ｅに続く工程を示す模式断面図である。
【図８】従来のスイッチング素子を示す断面図である。
【図９】従来の他のスイッチング素子を示す断面図である。
【符号の説明】
【０１３６】
１０１  シリコン基板
１０２  第１絶縁膜
１０３  第１電極
１０４  第２電極
１０５  第２絶縁膜
１０６  金属微粒子
【図１】
0004846316.tif 000002
【図２】
0004846316.tif 000003
【図３】
0004846316.tif 000004
【図４Ａ】
0004846316.tif 000005
【図４Ｂ】
0004846316.tif 000006
【図４Ｃ】
0004846316.tif 000007
【図４Ｄ】
0004846316.tif 000008
【図５】
0004846316.tif 000009
【図６】
0004846316.tif 000010
【図７Ａ】
0004846316.tif 000011
【図７Ｂ】
0004846316.tif 000012
【図７Ｃ】
0004846316.tif 000013
【図７Ｄ】
0004846316.tif 000014
【図７Ｅ】
0004846316.tif 000015
【図７Ｆ】
0004846316.tif 000016
【図８】
0004846316.tif 000017
【図９】
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