(57)【特許請求の範囲】
【請求項１】
ソースと、ドレインと、そのソースとドレインの間に配置されているとともに３次元方向に規則的に周期配置された細孔で構成される細孔群を有するメソ多孔体と、そのメソ多孔体の細孔群に形成されている量子ドット群と、その量子ドット群に静電結合されているゲートを備えており、
メソ多孔体は絶縁性であり、
前記量子ドット群を構成する量子ドット同士は絶縁されており、
前記量子ドット群を構成する量子ドットが、前記メソ多孔体のなかで、３次元方向に規則的に周期配置されており、
ゲートに電位が印加されると、クーロンブロッケード現象に抗してトンネル現象が発生してソースから量子ドット群にキャリア群が移動することを特徴とする量子素子。
【請求項２】
前記メソ多孔体の主成分が、シリコンであることを特徴とする請求項１の量子素子。
【請求項３】
前記量子ドット群を構成する量子ドットの直径が、１〜１０nmの範囲内にあることを特徴とする請求項１または２の量子素子。
【請求項４】
前記量子ドット群を構成する量子ドット同士の間隔が、１〜５nmの範囲内にあることを特徴とする請求項１〜３のいずれかの量子素子。
【請求項５】
前記量子ドット群を構成する量子ドットの数が、少なくとも１０２個／cm３よりも多いことを特徴とする請求項１〜４のいずれかの量子素子。
【請求項６】
前記メソ多孔体がソースとドレイン間に介在し、ゲート電圧によってソースとドレイン間のキャリア群の移動を制御することを特徴とする請求項１〜５のいずれかの量子素子。
【請求項７】
前記メソ多孔体に隣接しているチャネルをさらに備えており、
前記チャネルがソースとドレイン間に介在しており、
そのソースとチャネルとドレインで形成されるトランジスタに流れる電流が、前記量子ドット群にキャリア群が帯電しているか否かによって変化することを特徴とする請求項１〜５のいずれかの量子素子。
【請求項８】
絶縁性基板上に、３次元方向に規則的に周期配置された細孔で構成される細孔群を有するメソ多孔体を形成する工程と、
そのメソ多孔体に形成された細孔群に量子ドット群を結晶成長させ、量子ドットをメソ多孔体のなかで３次元方向に規則的に周期配置させる工程と、
その量子ドット群が結晶成長したメソ多孔体を間に置いてソースとドレインを形成する工程と、
前記メソ多孔体に隣接する位置にゲートを形成する工程と、を有する量子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子ドットと称される微小な粒子に帯電するキャリアの数によって異なる挙動を示す現象を利用する量子素子とその製造方法に関する。特に、複数の量子ドットを利用して動作を安定させる技術に関する。
【背景技術】
【０００２】
粒子のサイズが小さくなってくると、クーロンブロッケード現象が生じるようになり、帯電していない粒子に1個の電子を移動させるのに要するエネルギーと、１個の電子が帯電している粒子に２個目の電子を移動させるのに要するエネルギーが相違するようになり、これらのエネルギーが熱エネルギーよりも大きくなる。本明細書では、クーロンブロッケード現象が生じるほど微小な粒子を量子ドットという。
量子ドットを利用した電子装置の開発が盛んに進められており、単一電子メモリや単一電子トランジスタの実用化が待望されている。単一電子メモリや単一電子トランジスタが実現されれば、電子素子の小型化が飛躍的に進むものと期待されている。
【０００３】
量子ドットを利用した単一電子メモリを実現する技術が、特許文献１、特許文献２、非特許文献１等に提案されている。
【特許文献１】特開平８−１６７６６２号公報
【特許文献２】特開２００１−１６８２９７号公報
【非特許文献１】K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai, K. Seki, IEEE Transaction of Electron Devices, Vol. 41, No.9, pp 1628-1637, September 1994.  また、量子ドットを利用した単一電子トランジスタを実現する技術が、特許文献３に提案されている。
【特許文献３】特開平６−２１４４２号公報
【０００４】
特許文献１に記載される電子装置では、ドレイン領域とソース領域の間に存在するチャネル領域の近傍に、キャリア蓄積領域を設ける。キャリア蓄積領域は、量子ドットとして機能する微小なシリコン単結晶粒で形成されている。キャリア蓄積領域に隣接してゲート領域が配置されている。
ゲート領域に正電位を加えると、ソース領域から量子ドットに電子が移動して量子ドットが帯電する。ゲート領域から正電位を除いても量子ドットは帯電した状態を維持する。これによって１個の電子で１ビットの情報を書込むことができる。量子ドットが帯電している状態と量子ドットが帯電していない状態では、チャネルを流れる電子に作用する力が相違する。ドレイン領域とソース領域の間を流れる電流の値を検出することによって、量子ドットが帯電しているのか帯電していないのかが判別されるので、１個の電子で書込まれた１ビットの情報を読出すことができる。
単一電子メモリや単一電子トランジスタは、電子素子の小型化を飛躍的に進めるものと期待されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の単一電子を利用する装置は、１個のシリコン結晶粒（量子ドット）に１個の電子が出入りする現象を利用する。この場合、量子力学の揺らぎ若しくは不確定性がそのまま動作結果に反映し、単一電子装置の動作を不安定にする。例えば、量子ドットに１個の電子が帯電するはずの電位を与えても、量子力学の揺らぎ若しくは不確定性に由来して量子ドットが帯電したり帯電しなかったりする現象が生じる。
特許文献１の技術では、アモルファスシリコン層を形成しておいてから熱処理することによって微小結晶粒群を形成する。特許文献１の技術では、量子ドット群を形成してキャリア蓄積領域を設けるのである。複数の量子ドットからなる量子ドット群を形成しておき、各量子ドットに１個の電子を移動させることによって１ビットの情報を書込むようにすると、量子力学の揺らぎの効果が抑えられ、単一電子装置の動作が安定化する。
しかしながら、アモルファスシリコン層を熱処理して微小結晶粒群を形成することによって量子ドット群を形成する技術では、量子ドット毎のサイズがばらつくために、複数個の量子ドットを利用することによって揺らぎの効果を抑える現象が十分に得られない。量子ドット毎のサイズのばらつきを抑制し、複数個の量子ドットを平均的に利用することによって揺らぎの効果を実効的に抑制することができる技術が待望されている。
本発明は、量子ドット毎のサイズのばらつきを抑制し、揺らぎの効果を実効的に抑制し、安定した動作が得られる量子素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書で開示される１つの量子素子は、ソースと、ドレインと、そのソースとドレインの間に配置されているとともに３次元方向に規則的に周期配置された細孔で構成される細孔群を有するメソ多孔体と、そのメソ多孔体の細孔群に形成されている量子ドット群と、その量子ドット群に静電結合されているゲートを備えており、メソ多孔体は絶縁性であり、前記量子ドット群を構成する量子ドット同士は絶縁されており、前記量子ドット群を構成する量子ドットが、前記メソ多孔体のなかで、３次元方向に規則的に周期配置されており、ゲートに電位が印加されると、クーロンブロッケード現象に抗してトンネル現象が発生してソースから量子ドット群にキャリア群が移動することを特徴とする。
本明細書で開示される他の１つの量子素子は、ソースと、そのソースに隣接しているメソ多孔体と、そのメソ多孔体の細孔群に形成されている量子ドット群と、その量子ドット群に静電結合されているゲートを備えている。メソ多孔体は絶縁性であり、量子ドット同士は絶縁されている。ゲートに電位が印加されると、クーロンブロッケード現象に抗してトンネル現象が発生してソースから量子ドット群に電子または正孔のキャリア群が移動することを特徴とする。
各量子ドットは、電子の波長とほぼ同程度の大きさで構成されているために、各量子ドットに１個または複数個の電子を閉じ込めることが可能である。各量子ドットの主成分は、金属、半導体、又はセラミックスのいずれであってもよい。各量子ドットの形状や大きさは、メソ多孔体の細孔の形状や大きさに規制される。メソ多孔体の細孔群は、メソ多孔体の結晶性によって、各細孔の形状や大きさが均一化されている。したがって、各細孔に形成される量子ドットの形状や大きさも量子ドット群について均一化されている。また、メソ多孔体の細孔群の空間的な位置関係は、メソ多孔体の結晶性によって、規則的に配列されている。したがって、各細孔に形成される量子ドットの空間的な位置関係も規則的に配列されている。
なお、メソ多孔体の各細孔の形状は、典型的には球状や多角柱形状であるが、特定形状に限定されるものではなく、またそれぞれの細孔が連結していてもよい。
単一電子を利用する量子素子を実現するのに特に好適なメソ多孔体には、ＦＳＭ−１６、ＭＣＭ−４１、ＭＣＭ−４８、ＳＢＡ−１等が挙げられるが、これらに限定されるものではなく、各細孔の形状や大きさや細孔群の配列により、実現したい量子素子に適したメソ多孔体を選択することができる。
ゲートが量子ドット群に静電結合する一例には、メソ多孔体に対して絶縁膜を介してゲートが相対向する例が挙げられる。メソ多孔体自体が絶縁性であることから、絶縁膜を省略することもできる。
上記では、量子ドットに電子が帯電する場合を説明したが、量子ドットに正孔が帯電するものであってもよい。
【０００７】
本明細書で開示される量子ドットを利用する量子素子は、メソ多孔体の細孔群を利用して量子ドット群を形成している。これにより、量子ドットの形状や大きさを、量子ドット群の全体を通して、略均一に揃えることができる。したがって、各量子ドットの量子サイズ効果を同等とすることができる。サイズが揃った複数の量子ドットを利用すると、１個の量子ドットを利用する場合には問題となる揺らぎが抑えられ、量子素子の動作が安定化される。
さらに、複数の量子ドットが規則性を持って配列されていることで、量子ドット群の全体を一つの集団として扱うことができる。１個の量子ドットを利用する場合には問題となる揺らぎの影響が抑えられ、電子の安定エネルギー準位の幅が減少する。本明細書で開示される量子素子によれば、ゲートに印加する電位によって、各量子ドットに電子または正孔を帯電させるか否か、さらには、各量子ドットに帯電させるキャリア数を正確に制御することが可能となる。
【０００８】
メソ多孔体の主成分が、シリコンであることが好ましい。一般的にシリカメソ多孔体と呼ばれる材料を好適に用いることができる。
シリコンを主成分とするシリカメソ多孔体は、半導体製造のプロセスに比較的容易に適用可能であるため製造上好都合である。
【０００９】
量子ドット群を構成する量子ドットの直径が小さすぎたり、あるいは大きすぎたりすると、量子ドットにキャリアを閉じ込めることが困難となる。したがって量子ドットには好適な直径範囲が存在する。典型的には１〜１０nmの範囲内にあることが好ましい。そのなかでも量子ドットの直径が小さいほど、高温の環境下で動作が可能となるので好ましい。本発明に係る量子素子では、量子ドットの直径が約１nm程度まで微細化されると、室温において動作可能であることが判明している。
【００１０】
量子ドット同士の間隔が、１〜５nmの範囲内にあることが好ましい。量子ドット同士の間隔とは、隣接する量子ドットを隔てるように介在しているメソ多孔体の壁厚のことをいう。
本発明の量子素子では、量子ドット同士は絶縁されているとともに、量子ドット間に介在するメソ多孔体のエネルギー障壁をトンネルしてキャリアが移動しなければならない。隣合する量子ドット間に介在するメソ多孔体の壁厚はある程度薄いことが好ましい。しかしながら壁厚が薄すぎると、メソ多孔体のエネルギー障壁が有効に機能しない。量子ドット同士の間隔が１〜５nmの範囲であることが好ましい。
【００１１】
量子ドット群を構成する量子ドットの数が、少なくとも１０２個／cm３よりも多いことが好ましい。この場合揺らぎの影響が抑えられ、量子素子の動作が極めて安定する。
【００１２】
量子ドット群を構成する量子ドットが、メソ多孔体のなかで、３次元方向に規則的に周期配置されていることが好ましい。量子素子の動作が極めて安定する。
【００１３】
ソース側の量子ドット群とソースとを隔てているメソ多孔体の壁厚が、１〜５nmの範囲内にあることが好ましい。
ゲートに正電圧が印加された場合に、ソースから量子ドット群に移動するキャリア群は、量子ドット群とソースを隔てている絶縁性のメソ多孔体をトンネルする。一方、ゲートに電圧が印加されていない場合は、ソースから量子ドット群にキャリア群が移動するのを確実に防止しなければならない。したがって、量子ドット群とソースを隔てているメソ多孔体の壁厚は重要である。量子ドット群とソースを隔てているメソ多孔体の壁厚が上記の範囲内であれば、ゲートに印加される電圧に対応したキャリア群の移動とその防止を精度良く制御することができる。
【００１４】
メソ多孔体がソースとドレインの間に介在し、ゲート電圧によってソースとドレイン間のキャリア群の移動を制御することが好ましい。
上記の量子素子では、ソースとドレインの間のチャネル領域にメソ多孔体が形成されており、ソースとドレイン間を移動するキャリア群がメソ多孔体の量子ドット群を経由して移動する。
ゲートに正電圧を印加すると、ソースから量子ドット群に電子群が移動して、量子ドット群は励起状態となる。このとき、ソース・ドレイン間に所定のバイアスが印加されていると、量子ドット群に移動した電子群がドレインへ移動していく。ゲートに印加する電圧を調整することで、電子を流れを１個単位で制御することができるトランジスタが形成できる。上記ではゲートに正電圧を印加して電子を移動させるトランジスタを説明したが、ゲートに負電圧を印加して正孔を移動させるトランジスタを実現することもできる。
【００１５】
メソ多孔体に隣接しているチャネルをさらに備えているのが好ましい。そのチャネルがソースとドレイン間に介在しており、そのソースとチャネルとドレインで形成されるトランジスタに流れる電流が、量子ドット群にキャリア群が帯電しているか否かによって変化することが好ましい。
なお、チャネルは半導体を主成分として形成されていてもよく、また導体を主成分として形成されていてもよい。導体を主成分とする場合にはソースとドレインの間に少なくとも１枚の絶縁性の膜を介在させ、ソースとドレイン間が直接に導通されないように構成するのが好ましい。なお、メソ多孔体の量子ドット群にキャリア群を供給するという意味では、チャネルもソースの一部として機能する場合もある。
上記の量子素子をメモリ素子として用いる場合、情報の書込みと、その保持と、その読出しを一つの量子素子で行うことができる。
ゲートに正電圧を印加すると、ソースあるいはチャネルからメソ多孔体の量子ドット群にキャリア群が移動して、量子ドット群は励起状態となる。これで１ビットの情報が書込まれる。量子ドット群の励起状態は、安定して維持される。これが書込まれた情報の保持に相当する。量子ドット群が励起状態であると、その量子ドット群に隣接しているチャネルのエネルギー準位も変化する。したがって、所定のゲート電圧の基で、ドレイン・ソース間に所定のバイアス電圧を印加すると、量子ドット群にキャリア群が帯電しているか否かでソースとドレイン間を流れる電流が変化する。この電流の差を判別すると、量子ドット群にキャリア群が帯電しているか否かを判別することができ、ひいては情報が記憶されているか否かを判別することができる。これが記憶の読出しに相当する。
【００１６】
本発明者らは、上記の量子素子とともに、新たな量子素子の製造方法を生み出した。
本明細書で開示される１つの量子素子の製造方法は、絶縁性基板上に、３次元方向に規則的に周期配置された細孔で構成される細孔群を有するメソ多孔体を形成する工程と、そのメソ多孔体に形成された細孔群に量子ドット群を結晶成長させ、量子ドットをメソ多孔体のなかで３次元方向に規則的に周期配置させる工程と、その量子ドット群が結晶成長したメソ多孔体を間に置いてソースとドレインを形成する工程と、前記メソ多孔体に隣接する位置にゲートを形成する工程と、を有する。
本明細書で開示される他の１つの量子素子の製造方法は、絶縁性基板上にメソ多孔体を形成する工程と、そのメソ多孔体に形成された細孔群に量子ドット群を結晶成長させる工程と、その量子ドット群が結晶成長したメソ多孔体に隣接する位置にソースとゲートを形成する工程とを有している。
メソ多孔体を挟んでソースと相対向した位置にドレインを形成する工程を付加してもよい。この場合トランジスタとして機能する量子素子を製造することができる。また、ソースとドレインの間に介在するチャネル領域に隣接する位置にメソ多孔体を配置すると、メモリ素子として機能する量子素子を製造することができる。
上記製造方法によれば、メソ多孔体を鋳型として形状や大きさが略均一に揃っている量子ドットを自己組織化の原理により一度のプロセスで形成することができ、動作が安定する量子素子を容易に製造することができる。
【発明の効果】
【００１７】
本発明の量子素子は、形状や大きさが均一化された量子ドットが規則的に配列されている量子ドット群を備えており、これにより、揺らぎの影響が抑制され、動作の安定した量子素子を具現化することができる。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）  第１実施形態の量子素子の構成を図１に示す。酸化シリコンを主成分とするシリカメソ多孔体６がドレイン領域２とソース領域４の間に介在して形成されている。ドレイン領域２はドレイン電極Ｄに接続されており、ソース領域４はソース電極Ｓに接続されている。シリカメソ多孔体６の近傍には、そのシリカメソ多孔体６の電位を制御可能なゲート領域１０が形成されている。ゲート領域１０はゲート電極Ｇに接続されている。ゲート電極Ｇとシリカメソ多孔体６は図示しない絶縁膜によって隔てられているが、その絶縁膜は省略することができる。シリカメソ多孔体６の結晶性を反映して形成される細孔群には、金属、半導体、又はセラミックスのいずれかを主成分とする量子ドット８群が形成されている。
【００１９】
図３には、シリカメソ多孔体６の細孔群に形成されている量子ドット群の基本単位である量子ドット８の空間的な配置が模式的に示されている。図３では、シリカメソ多孔体６の骨格を除いた状態で描かれており、量子ドット８のみが図示されている。
図３の量子ドット８の形状は球状であり、その大きさは略均一に揃っている。また、量子ドット８が３次元方向に所定周期で規則的に周期配置されている。図３では、量子ドット８同士が接触しているように図示されているが、実際には、同士ドット同士は絶縁されている。
【００２０】
次に、第１実施形態の量子素子をトランジスタとして利用する場合の動作を、図４を参照して説明する。
図４は、横軸が量子素子に印加されるドレイン−ソース電圧ＶＤＳであり、縦軸が量子素子を流れるドレイン−ソース電流Idである。ゲート電圧をパラメーターとしており、印加されるゲート電圧の大きさは、カーブ１３のゲート電圧＜カーブ１５のゲート電圧＜カーブ１７のゲート電圧の関係である。
カーブ１３を見ると、あるドレイン−ソース電圧ＶＤＳまでは、ドレイン電流−ソースIdが流れないことが分かる。これはクーロンブロッケード現象に起因する。カーブ１３の状態では、シリカメソ多孔体６の量子ドット８群へ電子群が移動するのに要するポテンシャルが高いために、ドレイン−ソース電圧ＶＤＳが低い間はソース４から量子ドット８群へ電子群が移動しない。したがってドレイン−ソース電圧ＶＤＳが低い間はドレイン−ソース電流Idは流れない。このシリカメソ多孔体６の量子ドット８群のエネルギー準位は、トランジスタのオフ状態を実現する。
【００２１】
一方、カーブ１５はカーブ１３よりも大きいゲート電圧が印加された場合である。大きなゲート電圧が量子ドット８群に印加されることで、ソース４から量子ドット８群に電子群が移動し量子ドット８群のエネルギー準位が励起する。これにより、ドレイン−ソース電圧ＶＤＳの増加に対応してドレイン−ソース電流Idが流れるようになる。カーブ１５のシリカメソ多孔体６の量子ドット６群のエネルギー準位は、トランジスタのオン状態を実現する。
カーブ１３でドレイン−ソース電流Idが流れないドレイン−ソース電圧Ｖ１で用いる場合、カーブ１３のゲート電圧ではオフ状態であり、カーブ１５のゲート電圧ではオン状態に切換えられることがわかる。即ち、トランジスタとして動作することがわかる。
なお、より大きなゲート電圧を印加すると、シリカメソ多孔体６の量子ドット８群はさらに別のエネルギー状態となる。この場合、カーブ１７に示すように、ドレイン−ソース電圧ＶＤＳに対してさらに大きなドレイン−ソース電流Idが流れる。シリカメソ多孔体６の量子ドット８群のエネルギー準位は、離散的なエネルギー準位であり、そのエネルギー準位をゲート電圧によって制御することができる。
【００２２】
（第２実施形態）  第２実施形態の量子素子の構成を図２に示す。図２に示す量子素子をメモリ素子として利用する場合、記憶の書込みとその保持とその読出しを一つの量子素子で動作することができる。
チャネル領域７を挟んで相対向してドレイン領域２とソース領域４が形成されている。ドレイン領域２はドレイン電極Ｄに接続されており、ソース領域４はソース電極Ｓに接続されている。メソ多孔体６の近傍には、そのメソ多孔体６の電位を制御可能なゲート領域１０が形成されている。ゲート領域１０は電極Ｇに接続されている。チャネル領域７とメソ多孔体６の間、メソ多孔体６とゲート領域１０の間には、図示しない絶縁膜が形成されていてもよいが、メソ多孔体６自体が絶縁性なので、絶縁膜はなくてもよい。
【００２３】
第２実施形態の量子素子をメモリ素子として用いる場合の動作を説明する。
第１実施形態の場合と同様に、第２実施形態の量子素子の場合でも、ゲート電圧を印加すると、ソース４あるいはチャネル７からシリカメソ多孔体６の量子ドット８群に電子群が移動し、その量子ドット８群のエネルギー準位が励起する。
シリカメソ多孔体６の量子ドット８群のエネルギー準位が基底状態にあるときにゲート電圧を印加すると、ソース４あるいはチャネル７から量子ドット８群に電子群が移動し、量子ドット８群のエネルギー準位が励起する。量子ドット８群は、ゲート電圧によって、基底状態と励起状態の間をシフトする。なお、励起状態は、ゲート電圧を０Ｖにしても、安定的に維持される。
シリカメソ多孔体６の量子ドット８群のエネルギー準位は、その量子ドット８群に隣接しているチャネル領域７のエネルギー準位に影響を及ぼす。したがって、所定のゲート電圧の基で、ドレイン・ソース間に所定のバイアスを印加すると、量子ドット８群に電子群が帯電しているか否かでソースとドレイン間には異なる電流が流れる。この電流の差を判別すると、量子ドット８群に電子群が帯電しているか否かを判別することができる。つまり、シリカメソ多孔体６の量子ドット８群にゲート電圧を印加し、ソース４あるいはチャネル７から電子群を量子ドット８群に移動させ、その量子ドット８群のエネルギー準位を励起させて「書込み」を行う。その量子ドット８群のエネルギー準位は安定しているので、書込まれた情報は「保持」される。次に所定のゲート電圧の基で、所定のドレイン−ソース電圧ＶＤＳを印加して流れるドレイン電流Idを観測することで、書込まれた情報が「読出」される。メモリ素子の動作が得られる。
【００２４】
なお、シリカメソ多孔体６の量子ドット８群のエネルギー準位は、印加するゲート電圧によってさまざまなエネルギー準位となる（第１実施形態を参照）。各量子ドット８に１個の電子が帯電したり、２個の電子が帯電したり、３個の電子が帯電している状態を作り出すことができる。各量子ドット８に１個の電子が帯電している場合と、２個の電子が帯電している場合と、３個の電子が帯電している場合とでは、ドレイン電流Idの大きさが異なってくる。ドレイン電流Idを観測することで、各量子ドット８に１個の電子が帯電している場合と、２個の電子が帯電している場合と、３個の電子が帯電している場合を判別することが可能となる。
一つの量子素子に複数値を記憶させることができる。より高密度のメモリ素子として利用することができる。
【００２５】
従来の単電子を利用する量子素子は、一つの量子ドットに対して一つの電子キャリアの出し入れを行い、そのときのエネルギー準位の変化を利用していた。この場合、量子力学の揺らぎが量子素子の動作の不安定性となって現れ、動作が安定していなかった。例えばトランジスタとして利用する場合には、ゲート電極の閾値が変化し、所定のゲート電圧によって確実にオン・オフするトランジスタを実現するのが困難であった。またメモリ素子として利用する場合には、書込み電圧等がばらつくという問題があった。
本実施形態１と２の量子素子では、ほぼ同一サイズの複数の量子ドット群を利用することによって、揺らぎを抑制するために、動作特性を安定させることができる。また、量子ドット群が規則的に配置されているため、メモリ素子として用いた場合にエラーが生じ難い。また、量子ドット群のエネルギー準位が安定し易いので、比較的高温の環境下においても、所望の動作特性を実現する。また、外部からのノイズや熱エネルギーの揺らぎに対しても安定であり、データのとび演算エラーが生じ難くなる。
【実施例】
【００２６】
チャネル領域に絶縁体のシリカメソ多孔体が形成されており、そのシリカメソ多孔体の細孔群に量子ドット群が形成されている量子素子の製造方法を、図面を参照して詳細に説明する。なお、シリカメソ多孔体薄膜３２の形成方法は、本出願人の特開２００１−１３０９１１号公報を参考にすることができる。また、シリカメソ多孔体薄膜３２の細孔群内で金属を結晶成長させる方法は、本出願人の特開２００２−８７８１０号公報を参考にすることができる。
【００２７】
図５に示すように、シリコン単結晶の基板２２を準備する。次に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって基板２２上にノンドープの第１シリコン酸化膜２４を約１μｍの厚みで形成する。次に、リソグラフィあるいは電子線リソグラフィによってフォトレジストをパターニングし、半導体素子を形成したい箇所のシリコン酸化膜２４を、例えばＲＩＥ（Reactive Ion Etchng）法によって約０．５μmの深さまで除去する。
次に、図６に示すように、例えばＣＶＤ法によってシリコン窒化膜２６を約０．２μmの厚みで形成する。
【００２８】
次に、シリコンアルコキシド（一例として、テトラメチルオルソシリケート）を酸性溶媒中で部分重合させ、界面活性剤（一例として、オクタデシルトリメチルアンモニウムクロライド）を混合溶解した後に、ＰＨを３以下としたコーティング液を用意する。このコーティング液を、図７に示すように、ディップコーティング法により５〜２０mm/minの引き上げ速度でシリコン窒化膜２６上に塗布する。その後に、１００℃で約１時間加熱乾燥させ、界面活性剤を含んだシリカメソ多孔体薄膜３２を約０．４μmの厚みで形成する。次に、４００℃で約４時間加熱乾燥させ、界面活性剤を除去する。この結果、細孔群が３次元方向に分散配置されたシリカメソ多孔体３２を形成することができる。
なお、上記のシリコンアルコキシドや界面活性剤の材料、またその材料の組成比など各種の製造条件を変えることで、さまざまなシリカメソ多孔体薄膜３２を形成することができる。
【００２９】
次に、図８に示すように、例えばプラズマＣＶＤ法によってシリカメソ多孔体３２上にノンドープの第２シリコン酸化膜３４を約０．２μmの厚みで形成する。
次に、図９に示すように、シリカメソ多孔体薄膜３２の幅が所望のチャネル領域の幅となるように、リソグラフィあるいは電子線リソグラフィによってフォトレジストをパターニングした後に、第２シリコン酸化膜３４とシリカメソ多孔体３２を、例えばＲＩＥ（Reactive Ion Etchng）法によって除去する。
次に、図１０に示すように、例えばプラズマＣＶＤ法によってノンドープの第３シリコン酸化膜３６を約０．３μmの厚みで積層する。
【００３０】
次に、シリカメソ多孔体薄膜３２に接続するドレイン電極とソース電極を形成するために、先ず図１１に示すように、第３シリコン酸化膜３６と第２シリコン酸化膜３２とシリカメソ多孔体薄膜３２と一部のシリコン窒化膜２６をエッチング除去し、コンタクトホールを形成する。このとき、シリカメソ多孔体薄膜３２の厚みを超えて、シリコン窒化膜２６の一部までコンタクトホールを形成するのが好ましい。この場合、後の工程でこのシリカメソ多孔体薄膜３２の細孔内に金属塩水溶液を浸潤させるときに、シリカメソ多孔体薄膜３２の細孔内に均一に浸潤させることができる。
なお、このときに相対向するコンタクトホールの間隔がチャネル幅となる。トランジスタとして動作させる場合は、このチャネル幅が短いほどオン抵抗が低くなり好適である。典型的には０．４μm以下で構成するのが好ましい。
【００３１】
次の工程は、シリカメソ多孔体薄膜３２の細孔内に金属、半導体、又はセラミックのいずれかを主成分とする量子ドットを形成する段階である。
金属の量子ドットを形成する場合は、所望する金属の塩または錯塩を用いて形成することができる。金属はさまざまな材料を利用するこができるが、白金の場合を一例として挙げれば、Ｈ２ＰｔＣ１６、Ｐｔ（ＮＯ２）２（ＮＨ３）２、［Ｐｔ（ＮＨ３）６］Ｃ１４、Ｈ２Ｐｔ（ＯＨ）６、ＰｔＣ１２（ＮＨ３）２、Ｐｔ（ＮＨ３）４Ｃ１２、Ｐｔ（ＮＨ３）４（ＯＨ）４、Ｋ２ＰｔＣ１４、ＰｔＣ１４、ＰｔＣ１２等を好適に用いることができる。
実施例１では、Ｈ２ＰｔＣ１６を用いる場合を説明する。塩化白金酸六水和物（Ｈ２ＰｔＣ１６・６Ｈ２Ｏ）を水に溶解し、濃度が５wt％の塩化白金酸水溶液を調整する。この溶液をシリカメソ多孔体３２の細孔群内へ浸潤させ、さらに超音波を約１０min照射することで、細孔群内に均一に浸潤させる。次にエバポレーターなどを用いて、約４時間真空排気をして水を除去する。次に２０Torrの水蒸気と、１００Torrのメタノール蒸気にそれぞれ曝した後に、ＵＶランプを約２４時間照射する。これにより、シリカメソ多孔体薄膜３２の細孔群内に浸潤していた白金イオンは還元され、細孔群内に白金の結晶が自己組織化の原理によって成長される。これにより、シリカメソ多孔体薄膜３２の細孔群に複数の量子ドットを備えたチャネル領域が形成される（図１２を参照）。
なお、シリカメソ多孔体薄膜３２の細孔群内に、金属などを浸潤させる方法としては、上記の液相法に限られず、気相法などを利用してもよい。気相法であれば、例えば金属アルコキシドなどの昇華が容易な原料を用いて、シリカメソ多孔体薄膜の細孔群内に供給すればい。
【００３２】
次に、図１３に示すように、例えばスパッタリング法によってアルミニウム配線４２を約０．４μmの厚みで蒸着する。
次に、図１４に示すように、アルミニウム配線４２の一部を、例えばＲＩＥ法によって除去し、ドレイン電極４４とソース電極４６を形成する。なお、この状態でドレイン電極４４をゲート電極として用いれば、読み取り機能がないメモリ素子として利用することができる。
次に、所望するのであれば、例えば半導体表面部にゲート電極を形成してもよい。これにより、ゲート電極に印加するゲート電圧によって、ソースとドレイン電極間のチャネル領域を移動する電子キャリア群を制御することができる。
以上の工程を経て、チャネル領域に絶縁体のシリカメソメソ多孔体薄膜３２を備え、そのシリカメソ多孔体薄膜３２の細孔群に複数の量子ドット群が形成されている量子素子を具現化することができる。
【００３３】
図１５は、上記の製造方法によって具現化された量子素子を実際に動作させたときの結果である。なお、シリカメソ多孔体薄膜３２の結晶構造は、キュービック対称性を有するPm3n型構造である。量子ドット群を構成する量子ドットの直径は３．８nmであり、量子ドット同士の間隔が１．５nmである。図１５の結果は、ドレイン−ソース電圧を３．０Ｖで固定し、ゲート電圧を約１秒間隔（１０００ms）で０．２Ｖから０．１Ｖステップで増加させときのドレイン電流Idの大きさが示されている。横軸が時間であり、縦軸にドレイン電流Idが示されている。
ゲート電圧が増加するのにともなって、ドレイン電流Idが増加していることがわかる。これは、ゲート電圧を印加することで、チャネル領域（複数の量子ドット群が形成されているシリカメソ多孔体薄膜３２の領域）のエネルギー準位が励起することにより、それにともなって流れるドレイン電流Idが変化するからである。この結果から、シリカメソ多孔体６の量子ドット群のエネルギー準位は、ゲート電圧に対して極めて精度良く励起していることがわかる。
なお、この量子素子をメモリ素子として利用する場合は、図１５に示すあるエネルギー準位を遷移状態として「０」と規定して、その他のエネルギー準位を励起状態として「１」と規定すればよい。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態の量子素子の構成を示す。
【図２】第２実施形態の量子素子の構成を示す。
【図３】メソ多孔体内の量子ドットの３次元の配列を模式的に示す。
【図４】遷移状態と励起状態におけるドレイン−ソース電圧に対するドレイン電流の大きさを示す。
【図５】第１実施例の製造工程を示す（１）。
【図６】第１実施例の製造工程を示す（２）。
【図７】第１実施例の製造工程を示す（３）。
【図８】第１実施例の製造工程を示す（４）。
【図９】第１実施例の製造工程を示す（５）。
【図１０】第１実施例の製造工程を示す（６）。
【図１１】第１実施例の製造工程を示す（７）。
【図１２】第１実施例の製造工程を示す（８）。
【図１３】第１実施例の製造工程を示す（９）。
【図１４】第１実施例の製造工程を示す（１０）。
【図１５】ドレイン電流のゲート電圧依存性を示す。
【符号の説明】
【００３６】
２：ドレイン領域
４：ソース領域
６：シリカメソ多孔体
７：チャネル領域
８：量子ドット
１０：ゲート領域
２２：基板
２４：第１シリコン酸化膜
２６：シリコン窒化膜
３２：シリカメソ多孔体薄膜
３４：第２シリコン酸化膜
３６：第３シリコン酸化膜
４４：ドレイン電極
４６：ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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