(57)【特許請求の範囲】
【請求項１】
基板の面において行方向と前記行方向に直交する列方向とのそれぞれに複数が設けられたメモリトランジスタと、
前記行方向に並ぶ複数のメモリトランジスタの全てに共通接続されると共に、前記列方向にて隣り合う一対のメモリトランジスタに共通接続されるように、前記基板の面において前記行方向にストライプ状に形成され、複数が前記列方向で間を隔てて設けられたワード線と、
前記列方向に並ぶ複数のメモリトランジスタの全てに共通接続されるように、前記基板の面において前記列方向にストライプ状に形成され、複数が前記行方向で間を隔てて設けられた上部ビット線と、
前記行方向に並ぶ複数のメモリトランジスタの全てに共通接続されると共に、前記列方向で隣り合う一対のメモリトランジスタに共通接続されるように、前記基板の面において前記行方向にストライプ状に形成され、前記列方向において一対が前記ワード線を挟むように複数が間を隔てて設けられた下部ビット線と
を備え、
前記基板の面においては、複数の突起部が前記行方向と前記列方向とのそれぞれに一定の間隔でマトリクス状に並んでおり、
前記メモリトランジスタは、空間的に離散化された電荷蓄積領域を内部に含むゲート誘電体膜が、前記突起部の側壁面に設けられ、ゲート電極が前記ゲート誘電体膜を介して前記突起部の側壁面に形成されるチャネル形成領域に対面しており、第１ソース・ドレイン領域が前記突起部の上部に設けられ、第２ソース・ドレイン領域が前記基板の面において前記突起部の底部に設けられており、
前記複数の上部ビット線のそれぞれは、前記列方向に並ぶ複数のメモリトランジスタの第１ソース・ドレイン領域のそれぞれに共通接続しており、
前記第２ソース・ドレイン領域は、前記下部ビット線として機能するように、前記複数のメモリトランジスタにおいて前記行方向に延在し、前記列方向に並ぶ前記突起部を一対で挟むように、複数が前記列方向に並んで設けられており、
前記ゲート電極は、前記列方向に並ぶ一対の第２ソース・ドレイン領域の間で前記ワード線として機能するように、前記突起部の側壁面の全てを被覆して形成されており、前記複数のメモリトランジスタにおいて前記行方向に並ぶ前記突起部の間で側面が接続すると共に、前記列方向に並ぶ前記突起部の間で側面が分離している、
不揮発性半導体記憶装置。
【請求項２】
前記列方向に並ぶ突起部の間隔が、前記行方向に並ぶ突起部の間隔よりも狭くなるように設けられている、
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート誘電体膜は、前記突起部の側壁面の全てを被覆するように形成されていると共に、前記行方向に並ぶ突起部の間で接続し、前記列方向に並ぶ突起部の間で分離している、
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート誘電体膜は、前記基板の面において前記突起部の底部に位置する部分であって、前記突起部と前記第２ソース・ドレイン領域との間の領域を被覆するように設けられており、
前記ゲート電極は、前記ゲート誘電体膜を介して前記基板の面において前記突起部の底部に位置する部分に対面するように設けられており、
前記メモリトランジスタは、前記ゲート誘電体膜のうち前記基板の面において前記突起部の底部に設けられた部分と、前記ゲート誘電体膜のうち前記突起部の側壁部に設けられた部分とのそれぞれが、前記電荷蓄積領域として形成されている、
請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート誘電体膜は、
前記突起部の側壁面から前記基板の面において前記突起部の底部に位置する部分に設けられており、前記基板よりもバンドギャップが大きい材料で形成されているボトム誘電体膜と、
前記ボトム誘電体膜上に設けられており、前記ボトム誘電体膜よりもバンドギャップが小さく、電荷トラップを含む材料で形成されている電荷蓄積膜と、
前記電荷蓄積膜上に設けられているトップ誘電体膜と
を有する、
請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記基板の面において前記メモリトランジスタと前記ワード線と前記下部ビット線とを被覆するように形成された層間絶縁膜
を含み、
前記層間絶縁膜は、前記突起部の上部に開口が形成されており、
前記上部ビット線は、前記開口を介して前記第１ソース・ドレイン領域に接続するように前記層間絶縁膜上に形成されている、
請求項１から５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記突起部の上部であって前記チャネル形成領域と前記第１ソース・ドレイン領域との間に位置する部分に、前記突起部と同じ導電型の不純物が前記突起部よりも高濃度に含まれる、第１高濃度不純物領域が設けられていると共に、
前記基板の面において前記突起部の底部に位置する部分であって、前記チャネル形成領域と前記第２ソース・ドレイン領域との間に位置する部分に、前記突起部と同じ導電型の不純物が前記突起部よりも高濃度に含まれる、第２高濃度不純物領域が設けられている、
請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記ゲート誘電体膜は、電荷を蓄積する複数の小粒径導電体が前記電荷蓄積手段として誘電体膜中に設けられている、
請求項１から７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
基板の面において行方向と前記行方向に直交する列方向とのそれぞれに複数が設けられたメモリトランジスタと、
前記行方向に並ぶ複数のメモリトランジスタの全てに共通接続されると共に、前記列方向にて隣り合う一対のメモリトランジスタに共通接続されるように、前記基板の面において前記行方向にストライプ状に形成され、複数が前記列方向で間を隔てて設けられたワード線と、
前記列方向に並ぶ複数のメモリトランジスタの全てに共通接続されるように、前記基板の面において前記列方向にストライプ状に形成され、複数が前記行方向で間を隔てて設けられた上部ビット線と、
前記行方向に並ぶ複数のメモリトランジスタの全てに共通接続されると共に、前記列方向で隣り合う一対のメモリトランジスタに共通接続されるように、前記基板の面において前記行方向にストライプ状に形成され、前記列方向において一対が前記ワード線を挟むように複数が間を隔てて設けられた下部ビット線と
を備える不揮発性半導体記憶装置を製造する工程を有し、
前記不揮発性半導体記憶装置の製造工程は、
前記基板の面に複数の突起部を前記行方向と前記列方向とのそれぞれに一定の間隔で並ぶように形成する突起部形成工程と、
前記メモリトランジスタについて、空間的に離散化された電荷蓄積領域を内部に含むゲート誘電体膜が、前記突起部の側壁面に設けられ、ゲート電極が前記ゲート誘電体膜を介して前記突起部の側壁面に形成されるチャネル形成領域に対面しており、第１ソース・ドレイン領域が前記突起部の上部に設けられ、第２ソース・ドレイン領域が前記基板の面において前記突起部の底部に設けられるように、前記複数のメモリトランジスタを形成するメモリトランジスタ形成工程と、
前記複数の上部ビット線のそれぞれが、前記列方向に並ぶ複数のメモリトランジスタの第１ソース・ドレイン領域のそれぞれに共通接続するように、前記上部ビット線を形成する上部ビット線形成工程と
を含み、
前記メモリトランジスタ形成工程においては、
前記第２ソース・ドレイン領域が前記複数のメモリトランジスタにおいて前記行方向に延在し、前記列方向に並ぶ前記突起部を一対で挟んで前記下部ビット線として機能するように、前記第２ソース・ドレイン領域を設け、
前記ゲート電極が前記複数のメモリトランジスタにおいて前記行方向に並ぶ前記突起部の間で側面が接続し、前記列方向に並ぶ前記突起部の間で側面が分離して、前記列方向に並ぶ一対の第２ソース・ドレイン領域の間で前記ワード線として機能するように、前記ゲート電極を前記突起部の側壁面の全てに被覆させて形成する、
不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記突起部形成工程においては、前記列方向に並ぶ突起部の間隔が、前記行方向に並ぶ突起部の間隔よりも狭くなるように、前記突起部を形成する、
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor)型やＭＮＯＳ（Metal Nitride Oxide Semiconductor)型における窒化膜内の電荷トラップのような平面的に離散化された電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷を注入しまたは引き抜くことによりデータを記憶または消去する不揮発性半導体記憶装置、並びにその動作方法および製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶素子は、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ（Floating Gate)型と、電荷蓄積手段（キャリアトラップ等）が平面的に離散化されたＭＯＮＯＳ型、ＭＮＯＳ型等が知られている。
【０００３】
ＭＯＮＯＳ型記憶素子では、チャネルを形成する半導体基板上に、ＯＮＯ（Oxide Nitride Oxide)膜とゲート電極とが積層されており、その積層パターンの両側の基板表面領域に、チャネルと逆導電型のソース・ドレイン領域が形成されている。
そして、この電荷蓄積能力を有する絶縁膜に対し、基板側から電荷を注入して書き込みを行う。また、消去では、蓄積電荷を基板側に抜き取るか、蓄積電荷を打ち消す逆極性の電荷を上記絶縁膜内に注入する。
【０００４】
上記の従来のＭＯＮＯＳ型記憶素子においては、チャネルを平坦な単結晶シリコン基板の表面に形成している。
【０００５】
また、近年、半導体基板面内にチャネルを有し、電荷蓄積層として窒化珪素（ＳｉＮX ）を有するＭＯＮＯＳ型記憶素子において、ホットエレクトロン注入を用いて電子をソース端あるいはドレイン端に局所的に書き込み、独立に電荷保持を可能とすることにより１記憶素子あたり２ビットを記録可能な半導体記憶素子が報告されている（Boaz Eitan et al.,Extended Abstracts of the 1999 International Conference on Solid State Device and Materials,Tokyo,1999,pp.522)。
【０００６】
【発明が解決しようとする課題】
しかしながら、チャネルを平坦な単結晶シリコン基板の表面に形成している場合、情報記録密度の集積度を上げるためにはその基板面内の単位記憶素子あたりのサイズを小さくせざるを得ない。
このため、半導体記憶素子の微細化のためには、半導体記憶素子のソース領域−ドレイン領域間のチャネルの長さ（チャネル長）を短くしなければならないが、ゲート長の微細化は、いわゆる短チャネル効果を生じ、典型的にはゲート長が０．１μｍ以下になると半導体記憶素子のトランジスタ特性が劣化してしまう。
【０００７】
また、上述した半導体基板面内にチャネルを形成し、離散的電荷蓄積層のソース端あるいはドレイン端に局所的に電子をホットエレクトロン注入することにより、単位記憶素子あたり２ビットを記録可能な半導体記憶素子においては、チャネル長を短くしていくとソース端及びドレイン端に局所的に書き込んだ電荷蓄積領域間に重なりが生じ、ついには別々に書き込んだ領域の区別がなくなってしまい、１記憶素子あたり２ビットの動作ができなくなってしまう。
【０００８】
従って、本発明の目的は、半導体基板面内における半導体記憶素子のサイズの微細化を行っても、平坦な半導体基板面内にチャネルを有する半導体記憶素子と比較して、特性の劣化が少ない不揮発性半導体記憶装置およびその製造方法を提供することにある。
また、本発明の他の目的は、半導体基板面内における半導体記憶素子のサイズの微細化を行っても、単位記憶素子あたり２ビットの記録の動作が可能な不揮発性半導体記憶装置およびその動作方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、突起部を有し、少なくとも当該突起部の側壁にチャネル形成領域を有する第１導電型半導体と、前記突起部の上部および前記突起部の底部に形成され、前記チャネル形成領域に接するソースあるいはドレインとなる第２導電型半導体領域と、空間的に離散化された電荷蓄積手段を内部に含み、少なくとも前記突起部の側壁面を被覆するように前記第１導電型半導体上に形成されたゲート誘電体膜と、前記ゲート誘電体膜上に形成されたゲート電極とを有する。
【００１０】
前記柱状の突起部が行列状に複数形成され、行方向に配列された前記突起部の前記ゲート電極に接続するワード線と、列方向に配列された前記突起部の上部に形成された前記第２導電型半導体領域に接続する上部ビット線とを有し、前記突起部の底部に形成された前記第２導電型半導体領域が、前記突起部の各列間において行方向に延びて下部ビット線を構成している。
また、前記下部ビット線は、列方向に隣り合う前記突起部の側壁に形成された前記チャネル形成領域に共通接続されている。
【００１１】
前記複数の突起部は、行方向における前記突起部間の間隔が、列方向における前記突起部間の間隔よりも小さい。
【００１２】
前記チャネル形成領域と前記ソースあるいはドレインとなる前記第２導電型半導体領域の間に、前記第１導電型半導体よりも第１導電型の極性が強い第１導電型半導体領域を有する。
【００１３】
例えば、前記ゲート誘電体膜は、前記電荷蓄積手段として、離散的な電荷蓄積トラップとなる欠陥を含む電荷蓄積膜を有する。
あるいは、例えば、前記ゲート誘電体膜は、前記電荷蓄積手段として、誘電体膜中に絶縁して形成され当該誘電体膜のバンドギャップよりも小さいバンドギャップを有する複数の小粒径導電体を含む。
【００１４】
上記の本発明の不揮発性半導体記憶装置によれば、第１導電型半導体の突起部の上部と底部に、チャネル形成領域と接するソースあるいはドレインとなる第２導電型半導体領域が形成されていることから、チャネル長は第１導電型半導体の面内におけるメモリトランジスタサイズに寄与しない。
また、第１導電型半導体の主面に対する垂直方向（高さ方向）は特に低くする必要がないことから、メモリトランジスタのチャネル長を短くせずに、メモリトランジスタの集積度が向上される。
【００１５】
さらに、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の動作方法は、行列状に複数形成された突起部を有し、少なくとも当該突起部の側壁にチャネル形成領域を有する第１導電型半導体と、前記突起部の上部および前記突起部の底部に形成され、前記チャネル形成領域に接するソースあるいはドレインとなる第２導電型半導体領域と、空間的に離散化された電荷蓄積手段を内部に含み、少なくとも前記突起部の側壁面を被覆するように前記第１導電型半導体上に形成されたゲート誘電体膜と、前記ゲート誘電体膜上に形成されたゲート電極と、行方向に配列された前記突起部の前記ゲート電極に接続するワード線と、列方向に配列された前記突起部の上部に形成された前記第２導電型半導体領域に接続する上部ビット線とを有し、前記突起部の底部に形成された前記第２導電型半導体領域が、列方向に隣り合う前記突起部の側壁に形成された前記チャネル形成領域に共通接続され、前記突起部の各列間において行方向に延びて下部ビット線を構成しており、前記ソースあるいはドレインとなる前記第２導電型半導体領域、前記ゲート誘電体膜および前記ゲート電極を有するメモリトランジスタが行列状に複数配置されている不揮発性半導体記憶装置の動作方法であって、書き込み時において、書き込み対象の前記メモリトランジスタに接続する前記ワード線、前記上部ビット線および前記下部ビット線に所定の電圧を印加して、当該メモリトランジスタのチャネル内を走行するキャリアの一部を、ドレインとなる第２導電型半導体領域側における前記電荷蓄積手段に注入する。
【００１６】
また、消去時において、消去対象の前記メモリトランジスタに接続する前記ワード線、前記上部ビット線あるいは前記下部ビット線との間に所定の電圧を印加して、前記書き込み時にドレインとなった前記第２導電型半導体領域を反転させ、前記書き込み時に注入した電荷と逆極性の電荷をバンド間トンネリングにより発生させ、当該逆極性の電荷を前記消去対象のデータが保持された前記電荷蓄積手段に注入する。
【００１７】
前記書き込み時において、前記書き込み対象のメモリトランジスタの前記ワード線および前記下部ビット線に共通接続された書き込み対象でないメモリトランジスタには、当該書き込み対象でないメモリトランジスタに接続する上部ビット線に、前記書き込み対象のメモリトランジスタに接続する前記上部ビット線と前記下部ビット線との電位差よりも小さくなるよう所定の電圧を印加する。
【００１８】
また、前記書き込み時において、前記書き込み対象のメモリトランジスタの前記ワード線および前記上部ビット線に共通接続された書き込み対象でないメモリトランジスタには、当該書き込み対象でないメモリトランジスタに接続する下部ビット線を電気的に浮遊状態にする。
【００１９】
上記の本発明の不揮発性半導体記憶装置の動作方法によれば、いわゆるチャネルホットエレクトロン（ＣＨＥ）型の電荷注入により書き込みを行い、消去においては、例えばバンド間のトンネル電流に起因する逆導電型の高エネルギー電荷を注入することにより行われる。
書き込み時において、メモリトランジスタのチャネル内を走行するキャリアの一部を、ドレインとなる第２導電型半導体領域側における電荷蓄積手段に注入することから、上部ビット線および下部ビット線の電圧印加方向を逆にすることにより、電荷蓄積手段に２ビットのデータが独立に記録される。
本発明では、上述したように、メモリトランジスタのチャネル長を短くする必要がないことから、２ビット動作の際に、それぞれ局所的に注入した電荷蓄積手段の領域に重なりが生じることもない。
【００２０】
さらに、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、第１導電型半導体に突起部を形成する工程と、前記第１導電型半導体上に、空間的に離散化された電荷蓄積手段を内部に含むゲート誘電体膜を形成する工程と、少なくとも前記突起部の側壁面を被覆するように、前記ゲート誘電体膜上にゲート電極を形成する工程と、前記突起部の上部および前記突起部の底部における前記第１導電型半導体に第２導電型不純物を導入して、ソースあるいはドレインとなる第２導電型半導体領域を形成する工程とを有する。
【００２１】
前記ゲート電極を形成する工程の後、前記第２導電型半導体領域を形成する工程の前に、少なくとも前記突起部の側壁面上に形成された前記ゲート誘電体膜を残すように、前記第１導電型半導体上に形成された前記ゲート誘電体膜を除去する工程をさらに有する。
【００２２】
前記突起部を形成する工程の後、前記ゲート電極を形成する工程の前に、前記突起部の上部および前記突起部の底部における前記第１導電型半導体に、第１導電型不純物を導入して、前記第１導電型半導体よりも第１導電型の極性が強い第１導電型半導体領域を形成する工程をさらに有する。
【００２３】
上記の本発明の不揮発性半導体記憶装置の製造方法によれば、半導体基板に突起部を形成する工程を追加するのみで、集積度が向上した不揮発性半導体記憶装置を製造できる。
また、第１導電型半導体に柱状の突起部を形成する工程において、突起部の垂直性を上げるため例えば異方性の強いエッチング方法を採用した場合、突起部の側壁には多少なりともダメージを受けるおそれがある。その場合、側壁近傍におけるゲート誘電体膜に欠陥が形成されるおそれがあるが、電荷蓄積手段は空間的に離散化されていることから、当該欠陥の近傍の電荷蓄積手段に蓄積された微小の電荷がリークするにとどまり、電荷蓄積手段の電荷保持特性に影響を与えることはない。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態について、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体記憶装置を例に、図面を参照して説明する。
なお、ｐチャネル型の場合は、メモリトランジスタ内の不純物の導電型、キャリアおよび電圧印加条件の極性を適宜逆とすることで、以下の説明が同様に適用できる。
【００２５】
第１実施形態
図１に、本実施形態に係るメモリセルアレイの平面図を示す。
図１に示すように、半導体基板（ＳＯＩ層の意も含む）には、柱状構造の突起部Ｔが行列状に複数形成されており、当該突起部Ｔの側壁面を被覆して、ワード線ＷＬが行方向にストライプ状に形成されており、当該ワード線に直交して列方向に上部ビット線ＵＢＬがストライプ状に形成されている。
また、各ワード線ＷＬ間において下部ビット線ＬＢＬが、ワード線ＷＬに平行にストライプ状に形成されている。
【００２６】
図２は、図１の上部ビット線方向（列方向）における断面図であり、図２（ａ）に、図１のＡ−Ａ線における断面図を示し、図２（ｂ）に図１のＡ’−Ａ’線における断面図を示す。
【００２７】
図２（ａ）および（ｂ）に示すように、例えばｐ型のシリコン等からなる半導体基板１０には、上述した突起部Ｔが一定間隔おきに形成されている。
【００２８】
当該列方向における突起部Ｔ間および当該突起部Ｔの上部には、ｎ型不純物が高濃度に導入された２つのソース・ドレイン領域１１，１２が互いに基板の垂直方向に分離されて形成されている。
チャネル形成領域は、ソース・ドレイン領域１１、１２の間、すなわち、半導体基板１０に形成された突起部Ｔの側壁面に沿って、基板面に対し垂直方向に形成される。
【００２９】
上記の半導体基板１０の少なくとも突起部Ｔの側壁面を被覆して、例えば、複数の絶縁膜を積層させてなり、電荷蓄積能力を有するゲート誘電体膜２０が形成されている。
【００３０】
また、ゲート誘電体膜２０上には、例えば、不純物が添加された多結晶珪素または非晶質珪素からなるゲート電極３０が形成されており、ワード線ＷＬを構成している。
上記のゲート誘電体膜２０およびゲート電極３０は、列方向における各突起部Ｔ間で分離されている。
【００３１】
半導体基板１０、ゲート誘電体膜２０およびゲート電極３０を被覆して全面に、酸化シリコン等からなる層間絶縁膜４０が形成されている。当該層間絶縁膜４０は、突起部Ｔの上部で開口しており、当該突起部Ｔの上部のソース・ドレイン領域１２に接続して、層間絶縁膜４０上に上部ビット線ＵＢＬが形成されて、列方向に延びている。
【００３２】
図３は、図１のワード線方向（行方向）における断面図であり、図３（ａ）に図１のＢ−Ｂ線における断面図を示し、図３（ｂ）に図１のＢ’−Ｂ’線における断面図を示す。
図３（ａ）および（ｂ）に示すように、上述した半導体基板１０には、突起部Ｔが一定間隔おきに形成されており、そのワード線ＷＬ方向の間隔が、上部ビット線方向の間隔（図２（ａ）参照）よりも小さくなるように形成されている。
このため、ワード線方向においては、各突起部Ｔの側壁に形成されたゲート誘電体膜２０およびゲート電極３０が分離されずに延びており、ゲート電極３０は、ワード線ＷＬを構成することとなる。
【００３３】
図４に突起部Ｔにおける詳細な構造を説明するための拡大断面図を示す。
図４に示すように、ゲート誘電体膜２０は、下層から順に、ボトム誘電体膜２１、主に電荷蓄積を担う電荷蓄積膜２２、トップ誘電体膜２３から構成されている。
【００３４】
ボトム誘電体膜２１は、半導体基板１０よりも大きなバンドギャップを有する材料、例えば、二酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなる膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
なお、窒化珪素ＳｉＮx （ｘ＞０）あるいは酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）を使用する場合には、トラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜を使用する。
【００３５】
電荷蓄積膜２２は、ボトム誘電体膜２１よりも小さいバンドギャップを有し、電荷蓄積手段として電荷トラップを含む材料、例えば、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなる膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００３６】
トップ誘電体膜２３は、例えば、二酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなる膜により構成され、ゲート電極３０からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、その厚さは３〜２０ｎｍ程度である。
なお、窒化珪素ＳｉＮx （ｘ＞０）あるいは酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）を使用する場合には、トラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜を使用する。
【００３７】
図４に示すように、１つの突起部Ｔおよびその両サイドの下部ビット線ＬＢＬの構造から、２メモリセルトランジスタＭｊｉｂ，Ｍｊｉａが形成されている。
すなわち、図４に示すように、列方向における突起部Ｔ間の半導体基板１０および突起部Ｔの上部に、ソース・ドレイン領域１１，１２が形成されており、その間の突起部Ｔの側壁面にチャネルＣＨが形成される。従って、一つの突起部Ｔには、両サイドにチャネルＣＨが形成されることから、２メモリトランジスタＭｊｉｂ，Ｍｊｉａが形成される。
【００３８】
図５に、図１に示すメモリセルアレイの回路図を示す。
ワード線ＷＬは、行方向における各メモリトランジスタに共通接続されるとともに、列方向に隣り合うメモリトランジスタのゲート電極に共通接続されている。
また、各上部ビット線ＵＢＬは列方向における各メモリトランジスタに共通接続されている。
また、各下部ビット線ＬＢＬは、行方向における各メモリトランジスタに共通接続されるとともに、列方向に隣り合う各メモリトランジスタに共通接続されている。
なお、図中、下部ビット線ＬＢＬおよび上部ビット線ＵＢＬと名称を付して役割を明示してあるが、その電圧印加方向により、ソース線の役割を兼ねることとなる。
【００３９】
次に、図１に示すメモリセルの製造方法を図６〜図１１を参照して説明する。
なお、各図面において、図６（ａ）〜図１１（ａ）は、図１のＡ−Ａ線における断面図に対応し、図６（ｂ）〜図１１（ｂ）は、図１のＢ−Ｂ線における断面図に対応している。
【００４０】
まず、用意したシリコンウェーハ等に、必要に応じてＢ+ 、ＢＦ+ 等のｐ型不純物をイオン注入することにより不図示のｐウェルを形成する。
このようにしてできたメモリトランジスタを形成すべき半導体基板１０の表面に、フォトリソグラフィー技術により図１に示す柱状の突起部Ｔを形成するための二次元四角格子のパターンを有する不図示のレジストを形成し、当該レジストをマスクとして、異方性のある反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching) を行うことにより、図６（ａ）および（ｂ）に示すように半導体基板１０にマトリックス状に突起部Ｔを形成する。
このとき、図６（ａ）に示す列方向における突起部Ｔの間隔が、図６（ｂ）に示す行方向における突起部Ｔの間隔よりも大きくなるように、突起部Ｔを形成する。
なお、半導体基板の突起部Ｔを形成する領域に誘電体膜を形成しておき、当該誘電体膜をマスクとして、エッチングを行うことにより、同様の形状の突起部Ｔを形成してもよい。
【００４１】
次に、不図示のレジストを除去後、マトリックス状に突起部Ｔが形成された半導体基板１０上にゲート誘電体膜２０を形成する。
まず、図４に示すボトム誘電体２１として、例えば、二酸化珪素（ＳｉＯ2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、二酸化珪素膜は、例えば熱酸化法により形成する。
また、窒化珪素膜は、例えば、トリクロルシラン（ＳｉＨＣｌ3 ）とアンモニア（ＮＨ3 ）、あるいは四塩化珪素（ＳｉＣｌ4 ）とアンモニア（ＮＨ3 ）を原料とした化学気相成長法（Chemical Vapor Deposition:ＣＶＤ) で形成する。あるいは、ＪＶＤ法（Jet Vapor Deposition法，M.Khara et al,“ Highly RobustUltra-Thin Gate Dielectric for Giga Scale Technology," Symp.VLSI Technology Digest,Honolulu,HI,June 1998) 、あるいはＲＴＣＶＤ法（Rapid ThermalChemical Vapor Deposition 法，S.C.Song et al,“ Ultra Thin CVD Si3H4 Gate Dielectric for Deep-Sub-Micron CMOS Devices," IEDM Tech, Digest. San Francisco, CA, December 1998）で形成する。使用する原料ガスはＣＶＤと同じである。あるいはＮ2 ラジカルあるいは原子状窒素ラジカルを用いた窒化によって形成する。
また、酸化窒化珪素膜は、熱酸化膜を窒素（Ｎ2 ）、酸化二窒素（Ｎ2 Ｏ）、アンモニア（ＮＨ3 ）等のいずれかで窒化するか、あるいはジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガスとして用いたＣＶＤ法により形成する。
【００４２】
次に、ボトム誘電体膜２１上に、図４に示す電荷トラップを含む電荷蓄積膜２２として、例えば、窒化珪素ＳｉＮx （ｘ＞０）、酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、窒化珪素は、例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）、あるいはトリクロルシラン（ＳｉＨＣｌ3 ）とアンモニア（ＮＨ3 ）、あるいは四塩化珪素（ＳｉＣｌ4 ）とアンモニア（ＮＨ3 ）を原料としたＣＶＤ法により形成する。
また、酸化窒化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガスとして用いたＣＶＤ法により形成する。
【００４３】
次に、電荷蓄積膜２２上に、図４に示すトップ誘電体膜２３として、二酸化珪素（ＳｉＯ2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）からなる膜を３ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、二酸化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）を原料としたＣＶＤ法により形成する。
また、窒化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）とアンモニア（ＮＨ3 ）、あるいは四塩化珪素（ＳｉＣｌ4 ）とアンモニア（ＮＨ3 ）を原料とした化学気相成長法（Chemical Vapor Deposition:ＣＶＤ) で成膜する。あるいはＪＶＤ法やＲＴＣＶＤにより形成する。
また、酸化窒化珪素膜は、例えば、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、トリクロルシラン（ＳｉＨＣｌ3 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）、または、四塩化珪素（ＳｉＣｌ4 ）と酸化二窒素（Ｎ2 Ｏ）とアンモニア（ＮＨ3 ）のいずれかの組み合わせを原料ガスとして用いたＣＶＤ法により形成する。
【００４４】
以上のようにして、図７（ａ）および（ｂ）に示すようにゲート誘電体膜２０が形成される。
【００４５】
次に、図８（ａ）および（ｂ）に示すように、例えばＣＶＤ法により、ゲート誘電体膜２０を被覆して全面にポリシリコンを成膜し、その後、ポリシリコンとトップ誘電体膜２３とのエッチング選択比の大きいエッチングガスを用いて、ポリシリコンの異方性エッチングを行うことにより、突起部Ｔの側壁にのみ、ポリシリコンを残して、ゲート電極３０を形成する。
例えば、トップ誘電体膜２３として、二酸化珪素膜を使用した場合には、上記のエッチングガスとして、ＳＦ6 とＨＢｒからなるガスを用いることができる。
このとき、図８（ｂ）に示すワード線方向における突起部Ｔの間隔が、図８（ａ）に示す上部ビット線方向における突起部Ｔの間隔よりも小さいことから、エッチング時間を制御することで、ワード線方向においてゲート電極３０が繋がりワード線ＷＬを構成し、上部ビット線方向では、分離されることとなる。
【００４６】
次に、図９（ａ）および（ｂ）に示すように、ＲＩＥ等の異方性エッチングを用いて、ゲート電極３０に覆われていないゲート誘電体膜２０を除去する。
例えば、ボトム絶縁膜２１、電荷蓄積膜２２、トップ絶縁膜２３が、それぞれ二酸化珪素、窒化珪素、二酸化珪素から成る場合、ＣＦ4 あるいはＣ2 Ｆ6 等のガスとＨ2 ガスの混合ガスによりドライエッチングを行うことにより、半導体基板１０と高いエッチング選択比をもって、ボトム絶縁膜２１、電荷蓄積膜２２、トップ絶縁膜２３をエッチングすることができる。ただし、必ずしも本実施形態に係るメモリトランジスタを作製するためには、本工程は必要ではない。
【００４７】
次に、図１０（ａ）および（ｂ）に示すように、例えば、Ａｓ+ やＰ+ 等のｎ型不純物を基板面にほぼ垂直にイオン注入することにより、下部ビット線となるべき突起部Ｔ間の半導体基板１０、および突起部Ｔの上部に、ソース・ドレイン領域１１，１２を形成する。
【００４８】
次に、図１１（ａ）および（ｂ）に示すように、二酸化珪素あるいは窒化珪素等の絶縁膜を、ＣＶＤ法により突起部Ｔを有する半導体基板１０の全面に堆積させて、層間絶縁膜４０を形成する。
【００４９】
以降の工程としては、突起部Ｔの上部の層間絶縁膜４０を、所定パターンのレジスト膜をマスクとしてエッチングにより除去し、あるいは、ＣＭＰ（Chemical Mechanical Polishing)法により除去して、突起部Ｔの上部に接続するアルミニウム、銅等の金属からなる上部ビット線ＵＢＬを形成することにより、図１に示す不揮発性半導体記憶装置を製造することができる。
上記の製造方法では、半導体基板１０に突起部Ｔがない従来型のセルに比して、半導体基板１０のパターニングの工程が追加される。この工程は、不揮発性半導体記憶装置の全製造工程に比べても僅かであり、大幅なコスト増の要因とならない。
しかも、構造が極めて簡単であり、作りやすいという利点がある。
【００５０】
次に、上記のメモリトランジスタのバイアス設定例を説明する。
まず、図４に示す２メモリトランジスタＭｊｉａおよびＭｊｉｂの電荷蓄積膜における各電荷蓄積領域Ａｒ１，Ａｒ２にそれぞれ、データをランダムに書き込む例について説明する。
図１２は、図４に示した一つの突起部Ｔに形成された二つのメモリトランジスタＭｊｉａおよびＭｊｉｂの等価回路図である。
なお、本願明細書において、図４に示す各メモリトランジスタＭｊｉａおよびＭｊｉｂの下部ビット線ＬＢＬｉ，ＬＢＬｉ＋１側の電荷蓄積領域Ａｒ１に電荷を注入することを第１データＤ１ａ，Ｄ１ｂを書き込むと称し、上部ビット線ＵＢＬｊ側の電荷蓄積領域Ａｒ２に電荷を注入することを第２データＤ２ａ，Ｄ２ｂを書き込むと称し、それぞれ、図１２に示すように表記する。
【００５１】
図１３に、メモリトランジスタＭｊｉａおよびＭｊｉｂへ各データを書き込むためのバイアス印加条件を示す。
【００５２】
まず、メモリトランジスタＭｊｉａへの第１のデータＤ１ａの書き込みは、半導体基板１０の電位を基準として、ワード線ＷＬｉに５Ｖを印加し、下部ビット線ＬＢＬｉに５Ｖを印加し、上部ビット線ＵＢＬｊに０Ｖを印加し、下部ビット線ＬＢＬｉ＋１をフローティング状態（図中、Ｆと示す）にする。これにより、下部ビット線ＬＢＬｉがドレインとなり、上部ビット線ＵＢＬｊがソースとなる。
このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層が形成され、その反転層内にソースとなる上部ビット線ＵＢＬｊから供給された電子がソースとドレイン間の電界により加速されてドレインとなる下部ビット線ＬＢＬｉ端部で高い運動エネルギーを得て、ボトム誘電体膜２１のエネルギー障壁を越えるエネルギーをもつホットエレクトロンとなる。ホットエレクトロンの一部は、ある確率で電荷蓄積膜２２の電荷蓄積領域Ａｒ１に形成されたトラップに捕獲される。
これにより、メモリトランジスタＭｊｉａへ第１のデータＤ１ａが書き込まれる。なお、第１のデータＤ１ａを書き込まない場合には、上部ビット線ＵＢＬｊに５Ｖを印加すればよい。
【００５３】
メモリトランジスタＭｊｉａへの第２のデータＤ２ａの書き込みは、ワード線ＷＬｉに５Ｖを印加し、下部ビット線ＬＢＬｉ＋１をフローティング状態にしたまま、下部ビット線ＬＢＬｉおよび上部ビット線ＵＢＬｊに印加する電圧を逆にする。すなわち、下部ビット線ＬＢＬｉに０Ｖを印加し、上部ビット線ＵＢＬｊに５Ｖを印加する。
このとき、０Ｖを印加したソースとなる下部ビット線ＬＢＬｉから供給された電子は、５Ｖを印加したドレインとなる上部ビット線ＵＢＬｊ側でホットエレクトロン化し、上部ビット線ＵＢＬｊ側の電荷蓄積膜２２の電荷蓄積領域Ａｒ２に注入される。
これにより、メモリトランジスタＭｊｉａの電荷蓄積膜２２の電荷蓄積領域Ａｒ２に第１のデータＤ１ａとは独立に電子が捕獲され、第２のデータＤ２ａが書き込まれる。
なお、第２のデータＤ２ａを書き込まない場合には、上部ビット線ＵＢＬｊに０Ｖを印加すればよい。
【００５４】
次に、メモリトランジスタＭｊｉｂへの第１のデータＤ１ｂの書き込みは、半導体基板１０の電位を基準として、ワード線ＷＬｉに５Ｖを印加したまま、下部ビット線ＬＢＬｉ＋１に５Ｖを印加し、上部ビット線ＵＢＬｊに０Ｖを印加し、下部ビット線ＬＢＬｉをフローティング状態にする。
このとき、０Ｖを印加したソースとなる上部ビット線ＵＢＬｊから供給された電子は、５Ｖを印加したドレインとなる下部ビット線ＬＢＬｉ＋１側でホットエレクトロン化し、下部ビット線ＬＢＬｉ＋１側の電荷蓄積膜２２の電荷蓄積領域Ａｒ１に注入される。
これにより、メモリトランジスタＭｊｉｂへ第１のデータＤ１ｂが書き込まれる。
なお、第１のデータＤ１ｂを書き込まない場合には、上部ビット線ＵＢＬｊに５Ｖを印加すればよい。
【００５５】
メモリトランジスタＭｊｉｂへの第２のデータＤ２ｂの書き込みは、ワード線ＷＬｉに５Ｖを印加し、下部ビット線ＬＢＬｉをフローティング状態にしたまま、下部ビット線ＬＢＬｉ＋１および上部ビット線ＵＢＬｊに印加する電圧を逆にする。すなわち、下部ビット線ＬＢＬｉ＋１に０Ｖを印加し、上部ビット線ＵＢＬｊに５Ｖを印加する。
このとき、０Ｖを印加したソースとなる下部ビット線ＬＢＬｉ＋１から供給された電子は、５Ｖを印加したドレインとなる上部ビット線ＵＢＬｊ側でホットエレクトロン化し、上部ビット線ＵＢＬｊ側の電荷蓄積膜２２の電荷蓄積領域Ａｒ２に注入される。
これにより、メモリトランジスタＭｊｉｂの電荷蓄積膜２２の電荷蓄積領域Ａｒ２に第１のデータＤ１ｂとは独立に電子が捕獲され、第２のデータＤ２ｂが書き込まれる。
なお、第２のデータＤ２ｂを書き込まない場合には、上部ビット線ＵＢＬｊに０Ｖを印加すればよい。
【００５６】
２ビットデータの読み出しは、読み出し対象のデータが書き込まれた側に近い方の上部ビット線ＵＢＬｊあるいは下部ビット線ＬＢＬｉ，ＬＢＬｉ＋１がソースとなるように電圧を印加する、いわゆるリバースリードを用いる。
図１４に、メモリトランジスタＭｊｉａおよびＭｊｉｂの各データを読み出すためのバイアス印加条件を示す。
【００５７】
メモリトランジスタＭｊｉａの第１のデータＤ１ａの読み出しは、第１のデータＤ１ａが書き込まれた電荷蓄積領域Ａｒ１に近い下部ビット線ＬＢＬｉに０Ｖを印加し、上部ビット線ＵＢＬｊに１．５Ｖを印加し、ワード線ＷＬｉに電荷蓄積膜２２内の捕獲電子数を変化させない範囲の電圧、例えば２Ｖを印加する。下部ビット線ＬＢＬｉ＋１は、フローティング状態とする。
このバイアス条件下、ソースとなる下部ビット線ＬＢＬｉ側における電荷蓄積膜２２の電荷蓄積領域Ａｒ１内に存在する捕獲電子の有無または捕獲電子量に応じて、チャネルのオン／オフあるいは電流量の違いが生じ、その結果、ドレイン側の上部ビット線ＵＢＬｊの電位変化が現れる。この電位変化を図示しないセンスアンプにより読み出すことで、データの論理判別が可能となる。
【００５８】
メモリトランジスタＭｊｉａの第２のデータＤ２ａの読み出しは、第２のデータＤ２ａが書き込まれた電荷蓄積領域Ａｒ２に近い上部ビット線ＵＢＬｊに０Ｖを印加し、下部ビット線ＬＢＬｉに１．５Ｖを印加し、ワード線ＷＬｉに２Ｖを印加する。下部ビット線ＬＢＬｉ＋１は、フローティング状態とする。
これにより、ソースとなる上部ビット線ＵＢＬｊ側の電荷蓄積膜２２に書き込まれた電荷の有無により、チャネルの伝導度が変化することから、上記した第１のデータＤ１ａの読み出しと同様な原理で、メモリトランジスタＭｊｉａの第２のデータＤ２ａが読み出される。
【００５９】
メモリトランジスタＭｊｉｂの第１のデータＤ１ｂの読み出しは、第１のデータＤ１ｂが書き込まれた電荷蓄積領域Ａｒ１に近い下部ビット線ＬＢＬｉ＋１に０Ｖを印加し、上部ビット線ＵＢＬｊに１．５Ｖを印加し、ワード線ＷＬｉに２Ｖを印加する。下部ビット線ＬＢＬｉは、フローティング状態とする。
これにより、ソースとなる下部ビット線ＬＢＬｉ＋１側の電荷蓄積膜２２に書き込まれた電荷の有無により、チャネルの伝導度が変化することから、上記と同様な原理でメモリトランジスタＭｊｉｂの第１のデータＤ１ｂが読み出される。
【００６０】
メモリトランジスタＭｊｉｂの第２のデータＤ２ｂの読み出しは、第２のデータＤ２ｂが書き込まれた電荷蓄積領域Ａｒ２に近い上部ビット線ＵＢＬｊに０Ｖを印加し、下部ビット線ＬＢＬｉ＋１に１．５Ｖを印加し、ワード線ＷＬｉに２Ｖを印加する。下部ビット線ＬＢＬｉは、フローティング状態とする。
これにより、ソースとなる上部ビット線ＵＢＬｊ側の電荷蓄積膜２２に書き込まれた電荷の有無により、チャネルの伝導度が変化することから、上記と同様な原理でメモリトランジスタＭｊｉｂの第２のデータＤ２ｂが読み出される。
【００６１】
データ消去は、例えば、ＦＮトンネリングを用いて一括消去する。
この場合には、半導体基板１０の電位を基準とし、上部ビット線ＵＢＬｊおよび下部ビット線ＬＢＬｉ，ＬＢＬｉ＋１に０Ｖを印加し、ワード線ＷＬ１に負の電圧、例えば、−１０Ｖを印加する。
このとき、電荷蓄積膜２２の各領域内で保持されていた電子がボトム誘電体膜２１をトンネルしてチャネル形成領域ＣＨに強制的に引き抜かれる。これにより、メモリトランジスタＭｊｉａ，Ｍｊｉｂは、その電荷蓄積膜２２内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻され、メモリトランジスタＭｊｉａおよびＭｊｉｂへ書き込まれた第１データおよび第２データＤ１ａ，Ｄ２ａ，Ｄ１ｂ，Ｄ２ｂが消去される。
【００６２】
なお、バンド−バンド間トンネリングを用いて、個別のメモリトランジスタ毎にデータを消去することもできる。
例えばメモリトランジスタＭｊｉａの第１データＤ１ａを消去する場合には、半導体基板１０の電位を基準として、消去対象となる第１データＤ１ａを保持する電荷蓄積領域Ａｒ１に近い方の下部ビット線ＬＢＬｉに５Ｖを印加し、上部ビット線ＵＢＬｊに０Ｖを印加し、ワード線ＷＬｉに−５Ｖを印加する。下部ビット線ＬＢＬｉ＋１は、０Ｖを印加するかフローティング状態にしておく。
このとき、５Ｖを印加した下部ビット線ＬＢＬｉを構成するソース・ドレイン領域１１の表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔は、ゲート電圧に引きつけられて電荷蓄積膜２２の電荷蓄積領域Ａｒ１内における電荷トラップに注入される。
その結果、メモリトランジスタＭｊｉａの電荷蓄積領域Ａｒ１内の蓄積電子は注入された正孔により電荷が打ち消され、第１のデータＤ１ａが消去される。
【００６３】
同様にして、メモリトランジスタＭｊｉａの第２データＤ２ａ、メモリトランジスタＭｊｉｂの第１および第２データＤ１ｂ，Ｄ２ｂを消去することもできる。
【００６４】
なお、上記のバイアス設定例においては、各メモリトランジスタごとに２ビットを書き込みおよび読み出す例について説明したが、各メモリトランジスタに第１データあるいは第２データのみを書き込み、読み出すことにより、各メモリトランジスタに１ビット動作を行うことも可能である。
【００６５】
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのシリアル動作について説明する。
図１５〜図１８に、ワード線ＷＬ１に接続された第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａへ並列書き込みを行い、その次に、第２行目のメモリトランジスタへＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂに並列書き込みを行う場合を例示する。なお、当該シリアル動作は、基本的に、図１３および図１４に示すバイアス印加条件を応用したものである。
【００６６】
まず、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａへ第１データＤ１ａを書き込む。
すなわち、図１５に示すように、半導体基板１０の電位を基準として、ワード線ＷＬ１に５Ｖを印加し、下部ビット線ＬＢＬ１に５Ｖを印加し、下部ビット線ＬＢＬ２をフローティング状態にする。そして、第１データＤ１ａを書き込むメモリトランジスタに接続する上部ビット線ＵＢＬには０Ｖを印加し、第１データＤ１ａを書き込まないメモリトランジスタに接続する上部ビット線ＵＢＬには５Ｖを印加する。
例えば、メモリトランジスタＭ１１ａ、Ｍ３１ａに第１データＤ１ａを書き込むとする。
その他のワード線ＷＬ２，ＷＬ３および下部ビット線ＬＢＬ３，ＬＢＬ４には、０Ｖを印加しておく。
このとき、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａがオン状態となり、０Ｖを印加したソースとなる上部ビット線ＵＢＬ１，ＵＢＬ３から供給された電子は、５Ｖを印加したドレインとなる下部ビット線ＬＢＬ１側の電荷蓄積領域にホットエレクトロン注入され、メモリトランジスタＭ１１ａ，Ｍ３１ａに第１データＤ１ａが書き込まれる。
メモリトランジスタＭ２１ａでは、上部ビット線ＵＢＬ２と下部ビット線ＬＢＬ１が同電位なため、チャネル内を電子が走行せず、第１データＤ１ａが書き込まれることはない。
また、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂもオン状態となるが、下部ビット線ＬＢＬ２をフローティング状態としているため、データが書き込まれることはない。
また、第３行目以降のメモリトランジスタにおいては、各ワード線ＷＬに０Ｖを印加しているため、オフ状態となっており、データが書き込まれることはない。
【００６７】
次に、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａへ第２のデータＤ２ａを書き込む。
すなわち、図１６に示すように、半導体基板１０の電位を基準として、ワード線ＷＬ１に５Ｖを印加し、かつ下部ビット線ＬＢＬ２をフローティング状態にしたまま、下部ビット線ＬＢＬ１に０Ｖを印加する。そして、第２データＤ２ａを書き込むメモリトランジスタに接続する上部ビット線ＵＢＬには５Ｖを印加し、第２データＤ２ａを書き込まないメモリトランジスタに接続する上部ビット線ＵＢＬには０Ｖを印加する。
例えば、メモリトランジスタＭ１１ａ、Ｍ２１ａに第２データＤ２ａを書き込むとする。
その他のワード線ＷＬ２，ＷＬ３および下部ビット線ＬＢＬ３，ＬＢＬ４には、上記と同様、０Ｖを印加しておく。
このとき、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａがオン状態となり、０Ｖを印加したソースとなる下部ビット線ＬＢＬ１から供給された電子は、５Ｖを印加したドレインとなる上部ビット線ＵＢＬ１，ＵＢＬ２側の電荷蓄積領域にホットエレクトロン注入され、メモリトランジスタＭ１１ａ，Ｍ２１ａに第２データＤ２ａが書き込まれる。
メモリトランジスタＭ３１ａでは、上部ビット線ＵＢＬ３と下部ビット線ＬＢＬ１が同電位なため、チャネル内を電子が走行せず、第２データＤ２ａが書き込まれることはない。
また、上述したように、第２行目、第３行目以降のメモリトランジスタにおいて、データが書き込まれることはない。
【００６８】
次に、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂへ第１のデータＤ１ｂを書き込む。
すなわち、図１７に示すように、半導体基板１０の電位を基準として、ワード線ＷＬ１に５Ｖを印加したまま、下部ビット線ＬＢＬ１をフローティング状態にし、下部ビット線ＬＢＬ２に５Ｖを印加する。そして、第１データＤ１ｂを書き込むメモリトランジスタに接続する上部ビット線ＵＢＬには０Ｖを印加し、第１データＤ１ｂを書き込まないメモリトランジスタに接続する上部ビット線ＵＢＬには５Ｖを印加する。
例えば、メモリトランジスタＭ１１ｂ、Ｍ２１ｂに第１データＤ１ｂを書き込むとする。
その他のワード線ＷＬ２，ＷＬ３および下部ビット線ＬＢＬ３，ＬＢＬ４には、上記と同様、０Ｖを印加しておく。
このとき、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂがオン状態となり、０Ｖを印加したソースとなる上部ビット線ＵＢＬ１，ＵＢＬ２から供給された電子は、５Ｖを印加したドレインとなる下部ビット線ＬＢＬ２側の電荷蓄積領域にホットエレクトロン注入され、メモリトランジスタＭ１１ｂ，Ｍ２１ｂに第１データＤ１ｂが書き込まれる。
メモリトランジスタＭ３１ｂでは、上部ビット線ＵＢＬ３と下部ビット線ＬＢＬ２が同電位なため、チャネル内を電子が走行せず、第１データＤ１ｂが書き込まれることはない。
また、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａもオン状態となるが、下部ビット線ＬＢＬ１をフローティング状態としているため、データが書き込まれることはなく、データが保持される。
また、上述したように、第３行目以降のメモリトランジスタにおいても、データが書き込まれることはない。
【００６９】
次に、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂへ第２のデータＤ２ｂを書き込む。
すなわち、図１８に示すように、半導体基板１０の電位を基準として、ワード線ＷＬ１に５Ｖを印加し、かつ下部ビット線ＬＢＬ１をフローティング状態にしたまま、下部ビット線ＬＢＬ２に０Ｖを印加する。そして、第２データＤ２ｂを書き込むメモリトランジスタに接続する上部ビット線ＵＢＬには５Ｖを印加し、第２データＤ２ｂを書き込まないメモリトランジスタに接続する上部ビット線ＵＢＬには０Ｖを印加する。
例えば、メモリトランジスタＭ２１ｂ，Ｍ３１ｂに第２データＤ２ｂを書き込むとする。
その他のワード線ＷＬ２，ＷＬ３および下部ビット線ＬＢＬ３，ＬＢＬ４には、上記と同様、０Ｖを印加しておく。
このとき、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂがオン状態となり、０Ｖを印加したソースとなる下部ビット線ＬＢＬ２から供給された電子は、５Ｖを印加したドレインとなる上部ビット線ＵＢＬ２，ＵＢＬ３側の電荷蓄積領域にホットエレクトロン注入され、メモリトランジスタＭ２１ｂ，Ｍ３１ｂに第２データＤ２ｂが書き込まれる。
メモリトランジスタＭ１１ｂでは、上部ビット線ＵＢＬ１と下部ビット線ＬＢＬ２が同電位なため、チャネル内を電子が走行せず、第２データＤ２ｂが書き込まれることはない。
また、同様の原理で、第１行目のメモリトランジスタにおいてデータを保持でき、第３行目以降のメモリトランジスタにおいて、データが書き込まれることを防止できる。
【００７０】
以上のようにして、ワード線ＷＬ１に接続された第１行目のメモリトランジスタＭ１１，Ｍ２１ａ，Ｍ３１ａ、および第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂにシリアル書き込み動作を行うことができる。
第３行目以降の書き込み動作は、上記と同様にして、行うことができる。
【００７１】
読み出しは、上述したランダムアクセス動作と同様にして行うことができる。
すなわち、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第１のデータＤ１ａの読み出しは、第１のデータＤ１ａに近い下部ビット線ＬＢＬ１に０Ｖを印加し、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３に１．５Ｖを印加し、ワード線ＷＬ１に２Ｖを印加する。下部ビット線ＬＢＬ２は、フローティング状態とする。
これにより、ソースとなる下部ビット線ＬＢＬ１側の電荷蓄積領域に書き込まれた第１のデータＤ１ａの有無により、各メモリトランジスタを流れる電流値が変化することから、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３の電位が負方向に振れるか否かを検出することにより、メモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第１のデータＤ１ａに応じた１ビット情報がそれぞれ独立に読み出される。
【００７２】
第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第２のデータＤ２ａの読み出しは、第２のデータＤ２ａに近い上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３に０Ｖを印加し、下部ビット線ＬＢＬ１に１．５Ｖを印加し、ワード線ＷＬ１に２Ｖを印加する。下部ビット線ＬＢＬ２は、フローティング状態とする。
これにより、ソースとなる上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３側の電荷蓄積領域に書き込まれた第２のデータＤ２ａの有無により、各メモリトランジスタを流れる電流値が変化することから、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３の電位が正方向に振れるか否かを検出することにより、上記した第１のデータＤ１ａの読み出しと同様な原理で、メモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第２のデータＤ２ａに応じた１ビット情報がそれぞれ独立に読み出される。
【００７３】
第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂの第１のデータＤ１ｂの読み出しは、第１のデータＤ１ｂに近い下部ビット線ＬＢＬ２に０Ｖを印加し、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３に１．５Ｖを印加し、ワード線ＷＬ１に２Ｖを印加する。下部ビット線ＬＢＬ１は、フローティング状態とする。
これにより、ソースとなる下部ビット線ＬＢＬ２側の電荷蓄積領域に書き込まれた第１のデータＤ１ｂの有無により、各メモリトランジスタを流れる電流値が変化することから、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３の電位が負方向に振れるか否かを検出することにより、上記と同様な原理で、メモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂの第１のデータＤ１ｂに応じた１ビット情報がそれぞれ独立に読み出される。
【００７４】
第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂの第２のデータＤ２ｂの読み出しは、第２のデータＤ２ｂに近い上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３に０Ｖを印加し、下部ビット線ＬＢＬ２に１．５Ｖを印加し、ワード線ＷＬ１に２Ｖを印加する。下部ビット線ＬＢＬ１は、フローティング状態とする。
これにより、ソースとなる上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３側の電荷蓄積領域に書き込まれた第２のデータＤ２ｂの有無により、各メモリトランジスタを流れる電流値が変化することから、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３の電位が正方向に振れるか否かを検出することにより、上記と同様な原理で、メモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂの第２のデータＤ２ｂに応じた１ビット情報がそれぞれ独立に読み出される。
【００７５】
データ消去は、上述したランダムアクセス動作と同様に、例えば、ＦＮトンネリングを用いて一括消去する。
この場合には、半導体基板１０の電位を基準とし、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３および下部ビット線ＬＢＬ１，ＬＢＬ２に０Ｖを印加し、ワード線ＷＬ１に負の電圧、例えば、−１０Ｖを印加する。
これにより、上記した消去原理と同様な原理で、第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａおよび第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂは、その電荷蓄積膜２２内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻され、一行目の全てのメモリトランジスタへ書き込まれた第１データＤ１ａ，Ｄ１ｂおよび第２データＤ２ａ，Ｄ２ｂが消去される。
【００７６】
なお、上述したように、バンド−バンド間トンネリングを用いて、個別のメモリトランジスタ毎にデータを消去することもできる。
例えば第１行目のメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第１データＤ１ａを消去する場合には、半導体基板１０の電位を基準として、消去対象となる第１データＤ１ａを保持する側に近い方の下部ビット線ＬＢＬ１に５Ｖを印加し、上部ビット線ＵＢＬ１，ＵＢＬ２，ＵＢＬ３に０Ｖを印加し、ワード線ＷＬ１に−５Ｖを印加する。下部ビット線ＬＢＬ２は、０Ｖを印加するかフローティング状態にしておく。
これにより、上述した消去原理と同様な原理で、５Ｖを印加した下部ビット線ＬＢＬ１側の電荷蓄積領域に、バンド−バンド間トンネル電流に起因した正孔が注入されることから、電荷蓄積領域に書き込まれた電荷が打ち消されて、第１行目の全てのメモリトランジスタＭ１１ａ，Ｍ２１ａ，Ｍ３１ａの第１のデータＤ１ａが消去される。
【００７７】
同様にして、第２行目のメモリトランジスタＭ１１ｂ，Ｍ２１ｂ，Ｍ３１ｂの第１データＤ１ｂを消去することができる。
【００７８】
本実施形態に係る不揮発性半導体記憶装置では、半導体基板１０上に形成した突起部Ｔの側面に沿ってチャネル形成領域ＣＨを有する構造を採用することで、メモリトランジスタのゲート長を短チャネル効果が生じる領域まで短くすることなしに、情報記録密度の集積度を向上させることができる。
また、電荷蓄積膜２２中に蓄積された電荷は局在しているので、ソース端あるいはドレイン端に局所的に電子を書き込むことで、１メモリトランジスタあたり２ビットを記録することができる。この場合において、本実施形態のメモリトランジスタ構造では、半導体基板面内の集積度を上げるために、メモリトランジスタのゲート長を短くする必要がないので、集積度を向上させても、ソース端およびドレイン端に別々に書き込んだ電荷蓄積領域に重なりが生じることがなく、１メモリトランジスタあたり２ビットの記録動作をできる。
【００７９】
また、チャネル形成領域ＣＨを縦型にして、電荷トラップ等の離散的電荷蓄積手段を有する電荷蓄積膜２２に電荷を蓄積する構造を採用することにより、本構造をフローティングゲート型に適用する場合に比して、以下の点でメリットがある。
まず、半導体基板１０に突起部Ｔを形成する工程において、突起部Ｔの側壁の垂直性を上げるため、例えば異方性の強いエッチングを採用した場合、突起部Ｔの側壁には多少なりともエッチングダメージを受けることがある。その場合、当該エッチングダメージを受けた側壁上に形成するボトム誘電体膜２１も質の良くない膜、すなわち、欠陥の多いボトム誘電体膜２１が形成され得るが、当該縦型構造をフローティングゲート型に適用した場合には、フローティングゲートはその層内において電荷の移動が自由であるため、ボトム誘電体膜２１に局所的に欠陥が形成されている場合には、フローティングゲート内に保持された電荷の全てが当該欠陥を介して基板にリークしてしまう恐れがある。これに対し、当該ボトム誘電体膜２１上に形成する電荷トラップは空間的に離散化されていることから、当該欠陥近傍の電荷トラップに蓄積された電荷がリークするにすぎず、当該欠陥を介して半導体基板へ電荷がリークするのを低減でき、データ保持特性、信頼性の面でフローティングゲート型に比して特性が良くなる。
また、本実施形態では蓄積電荷の局在性を利用して１メモリセルあたり２ビットのデータが記録可能であるが、フローティングゲート型の場合には、１メモリセルあたり２ビットのデータの記録動作ができない。
【００８０】
第２実施形態
図１９に本実施形態に係る不揮発性半導体記憶装置におけるメモリトランジスタの素子構造を示す断面図である。
本実施形態に係る不揮発性メモリトランジスタでは、各ソース・ドレイン領域１１，１２に接してチャネル形成領域ＣＨ側に、半導体基板１０のｐ型不純物濃度に比してｐ型不純物濃度が高いｐ+ 半導体領域１３が形成されている。
その他の構成は、第１実施形態と同様である。
【００８１】
次に、上記の本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
第１実施形態と同様に、図６に示す工程において、半導体基板１０に突起部Ｔを形成した後、図７に示すゲート誘電体膜２０を形成する工程の前に、図２０に示す工程を追加する。
なお、図２０（ａ）は、図１のＡ−Ａ線における断面図に対応し、図２０（ｂ）は、図１のＢ−Ｂ線における断面図に対応している。
【００８２】
すなわち、図２０（ａ）および（ｂ）に示すように、例えば、Ｂ+ やＢＦ2 +等のｐ型不純物を基板面にほぼ垂直にイオン注入することにより、突起部Ｔの上部および突起部Ｔ間の半導体基板１０に、半導体基板１０内のｐ型不純物濃度よりも高濃度のｐ型不純物濃度を有するｐ+ 半導体領域１３を形成する。
以降の工程としては、第１実施形態と同様に、図７〜図１１に示す工程を経ることにより、図１９に示す不揮発性半導体記憶装置を形成することができる。
【００８３】
本実施形態に係る不揮発性半導体記憶装置では、チャネルホットエレクトロンにより電荷蓄積膜２２に電荷を注入する際に、チャネル形成領域ＣＨの端部に抵抗が高いｐ+ 半導体領域１３が形成されていることから、この領域での電界を上げることができる。
これにより、チャネル形成領域ＣＨを通過して高電界が印加されたｐ+ 半導体領域１３に入った電子は、効率良く集中的にエネルギー的に励起され、その結果、第１実施形態よりもホットエレクトロン注入効率が向上する。
【００８４】
従って、本実施形態に係る不揮発性半導体記憶装置によれば、第１実施形態と同様の効果に加え、さらに、チャネル形成領域ＣＨの端部にｐ+ 半導体領域１３が形成されていることから、書き込み時に、電荷の注入効率を向上することができ、高速動作を実現できる。
【００８５】
第３実施形態
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート誘電体膜中に埋め込まれ例えば１０ｎｍ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いた不揮発性半導体記憶装置に関する。
【００８６】
図２１は、この電荷蓄積手段として小粒径導電体を用いたメモリトランジスタの素子構造を示す拡大断面図である。
本実施形態の不揮発性メモリトランジスタでは、そのゲート誘電体膜２０ａが、ボトム誘電体膜２１ａ、その上の電荷蓄積手段としての小粒径導電体２２ａ、および小粒径導電体２２ａを覆う誘電体膜２３ａとからなる。
その他の構成は、第１実施形態と同様である。
【００８７】
上記の小粒径導電体２２ａは、例えば、微細な非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦ｘ≦１）等の導電体により構成されている。
また、小粒径導電体２２ａは、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々の小粒径導電体同士が誘電体膜２３ａにより空間的に、例えば４ｎｍ程度の間隔で分離されている。
なお、本例におけるボトム誘電体膜２１ａは、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００８８】
上記構成のメモリトランジスタの製造方法について説明する。
まず、第１実施形態と同様にしてボトム誘電体膜２１ａを成膜した後、例えばＬＰ−ＣＶＤ法を用いたＳｉx Ｇｅ1-x 成膜の初期過程に生じるＳｉx Ｇｅ1-xの小粒径導電体の集合体をボトム誘電体膜２１ａ上に形成する。Ｓｉx Ｇｅ1-xの小粒径導電体は、シラン（ＳｉＨ4 ）あるいはジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とゲルマン（ＧｅＨ4 ）と水素を原料ガスとして用い、５００℃〜９００℃程度の成膜温度で形成される。
小粒径導電体の密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体のもととなる核の密度を高くできる。
あるいは、シランあるいはジクロルシランと酸化二窒素（Ｎ2 Ｏ）を原料ガスとして５００℃〜８００℃程度の成膜温度で、非化学量論的組成のＳｉＯx を形成し、その後９００℃〜１１００℃の高温でアニールすることで、ＳｉＯ2 とＳｉ小粒径導電体相が分離し、ＳｉＯ2 に埋め込まれたＳｉ小粒径導電体の集合体が形成される。
【００８９】
次に、小粒径導電体２２ａを埋め込むように、誘電体膜２３ａを、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＳｉＨ2 Ｃｌ2 ）と酸化二窒素（Ｎ2 Ｏ）の混合ガス、基板温度が例えば７００℃とする。このとき小粒径導電体２２ａは誘電体膜２３ａに埋め込まれる。
ゲート誘電体膜２０ａ形成以降の工程は、第１実施形態と同様の工程を経ることにより、当該メモリトランジスタを完成することができる。
【００９０】
このように形成された小粒径導電体２２ａは、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体２２ａは、数個の注入電子を保持できる。なお、小粒径導電体２２ａを更に小さくして、これに単一電子を保持させてもよい。
【００９１】
本実施形態に係る不揮発性半導体記憶装置によっても、第１実施形態と同様に情報記録密度の集積度を向上させることができる。
また、第１実施形態と同様、小粒径導電体２２ａ中に蓄積された電荷は局在しているので、ソース端あるいはドレイン端に局所的に電子を書き込むことで、１メモリトランジスタあたり２ビットを記録することができる。
さらに、第１実施形態と同様、たとえボトム誘電体膜２１ａに局所的に欠陥が生じていたとしても、当該ボトム誘電体膜２１ａ上に形成する電荷蓄積手段としての小粒径導電体２２ａは平面的に離散化されていることから、当該欠陥近傍の小粒径導電体２２ａに蓄積された電荷がリークするにすぎず、当該欠陥を介して半導体基板へ電荷がリークするのを低減でき、データ保持特性、信頼性の面でフローティングゲート型に比して特性が良くなる。
【００９２】
本発明の不揮発性半導体記憶装置は、上記の実施形態の説明に限定されない。
例えば、メモリトランジスタのゲート誘電体膜２０の構成は、上記実施形態で例示したいわゆるＭＯＮＯＳ型に用いられる３層の誘電体膜に限定されない。ゲート誘電体膜の要件は、積層された複数の誘電体膜を含むことと、電荷トラップ等の電荷蓄積手段が離散化されていることの２点であり、これらの要件を満たす種々の他の構成を採用可能である。
例えば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなるボトム誘電体膜と、その上に形成された窒化珪素等からなる電荷保持能力を有した膜との２層構成であってもよい。
【００９３】
また、酸化アルミニウムＡｌ2 Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型において、電荷保持能力を有した膜として採用可能である。
さらに、電荷蓄積膜２２の材料として、その他の金属酸化物を上げると、例えば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００９４】
電荷蓄積膜２２の材料として、酸化アルミニウム（Ａｌ2 Ｏ3 ）が選択された場合には、例えば、塩化アルミニウム（ＡｌＣｌ3 ）と二酸化炭素（ＣＯ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ（Ｃ2 Ｈ5 Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 等）の熱分解を用いる。
電荷蓄積膜２２の材料として、酸化タンタル（Ｔａ2 Ｏ5 ）が選択された場合には、例えば、塩化タンタル（ＴａＣｌ5 ）と二酸化炭素（ＣＯ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、またはＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7Ｏ2 、あるいはＴａ（ＯＣ2 Ｈ5 ）5 の熱分解を用いる。
電荷蓄積膜２２の材料として、酸化ジルコニウム（ＺｒＯx ）が選択された場合には、例えば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【００９５】
同様に、ボトム誘電体膜２１およびトップ誘電体膜２３は、上述した二酸化珪素、窒化珪素、酸化窒化珪素に限られず、例えば、酸化アルミニウムＡｌ2 Ｏ3、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、ボトム誘電体膜２１およびトップ誘電体膜２３は、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００９６】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９７】
【発明の効果】
本発明によれば、第１導電型半導体の面内における半導体記憶素子のサイズの微細化を行っても、平坦な表面を有する第１導電型半導体面内にチャネルを有する半導体記憶素子と比較して、特性の劣化が少なく、かつ、単位記憶素子あたり２ビットの記録の動作ができる。
【図面の簡単な説明】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの平面図である。
【図２】図２（ａ）は図１のＡ−Ａ線における断面図、図２（ｂ）は図１のＡ’−Ａ’線における断面図である。
【図３】図３（ａ）は図１のＢ−Ｂ線における断面図、図３（ｂ）は図１のＢ’−Ｂ’線における断面図である。
【図４】ゲート誘電体膜の詳細な構造を説明するための拡大断面図である。
【図５】図１に示すメモリセルアレイの回路図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造方法の製造工程を示し、半導体基板への突起部の形成工程までを示す断面図である。
【図７】図６の続きの工程であるゲート誘電体膜の形成工程までを示す断面図である。
【図８】図７の続きの工程であるゲート電極の形成工程までを示す断面図である。
【図９】図８の続きの工程であるゲート電極に覆われていない部分のゲート誘電体膜の除去工程までを示す断面図である。
【図１０】図９の続きの工程であるソース・ドレイン領域の形成工程までを示す断面図である。
【図１１】図１０の続きの工程である層間絶縁膜の形成工程までを示す断面図である。
【図１２】図４に示した一つの突起部に形成された二つのメモリトランジスタの等価回路図である。
【図１３】図１２に示すメモリトランジスタへランダム書き込み動作を行う場合のバイアス印加条件を示す図である。
【図１４】図１２に示すメモリトランジスタの読み出し動作を行う場合のバイアス印加条件を示す図である。
【図１５】第１実施形態に係るメモリセルアレイのシリアル書き込み動作の１回目を説明する回路図である。
【図１６】第１実施形態に係るメモリセルアレイのシリアル書き込み動作の２回目を説明する回路図である。
【図１７】第１実施形態に係るメモリセルアレイのシリアル書き込み動作の３回目を説明する回路図である。
【図１８】第１実施形態に係るメモリセルアレイのシリアル書き込み動作の４回目を説明する回路図である。
【図１９】第２実施形態に係る不揮発性半導体記憶装置の構造断面図である。
【図２０】第２実施形態に係る不揮発性半導体記憶装置の製造方法の製造工程を示し、半導体基板へのｐ+ 半導体領域の形成工程までを示す断面図である。
【図２１】第３実施形態に係る不揮発性半導体記憶装置の構造断面図である。
【符号の説明】
１０…半導体基板、１１…ソース・ドレイン領域（下部ビット線）、１２…ソース・ドレイン領域、１３…ｐ+ 半導体領域、２０…ゲート誘電体膜、２１，２１ａ…ボトム誘電体膜、２２…電荷蓄積膜、２２ａ…小粒径導電体、２３…トップ絶縁膜、２３ａ…誘電体膜、３０…ゲート電極、４０…層間絶縁膜、Ｔ…突起部、ＷＬ…ワード線、ＬＢＬ…下部ビット線、ＵＢＬ…上部ビット線、Ａｒ…電荷蓄積領域、ＣＨ…チャネル形成領域。
【図１】
0004770061.tif 000002
【図２】
0004770061.tif 000003
【図３】
0004770061.tif 000004
【図４】
0004770061.tif 000005
【図５】
0004770061.tif 000006
【図６】
0004770061.tif 000007
【図７】
0004770061.tif 000008
【図８】
0004770061.tif 000009
【図９】
0004770061.tif 000010
【図１０】
0004770061.tif 000011
【図１１】
0004770061.tif 000012
【図１２】
0004770061.tif 000013
【図１３】
0004770061.tif 000014
【図１４】
0004770061.tif 000015
【図１５】
0004770061.tif 000016
【図１６】
0004770061.tif 000017
【図１７】
0004770061.tif 000018
【図１８】
0004770061.tif 000019
【図１９】
0004770061.tif 000020
【図２０】
0004770061.tif 000021
【図２１】
0004770061.tif 000022