(57)【特許請求の範囲】
【請求項１】
第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、
前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、該コーナー箇所で前記第１導電形ソース層が前記ソース電極と接触しないことを特徴とする横形半導体装置。
【請求項２】
前記コーナー箇所の前記第１導電形ソース層を他の箇所のソース層より不純物濃度の低い低濃度拡散層で形成することを特徴とする請求項１に記載の横型半導体装置。
【請求項３】
前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層が形成され、前記コーナー箇所の内側に前記低濃度拡散層が形成されることを特徴とする請求項１に記載の横形半導体装置。
【請求項４】
前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層が形成され、該高濃度拡散層は前記コーナー箇所の内側方向に向かって張出し箇所が形成され、該張出し箇所を挟むように前記低濃度拡散層が形成されることを特徴とする請求項１に記載の横形半導体装置。
【請求項５】
前記張出し箇所の先端部は前記第２導電形コンタクト層内に形成されることを特徴とする請求項４に記載の横形半導体装置。
【請求項６】
前記張出し箇所の先端部は前記第２導電形コンタクト層と離れた第２導電形高濃度拡散層内に形成されることを特徴とする請求項４に記載の横形半導体装置。
【請求項７】
第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、
前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線と前記第１導電形ドレイン層端線とが直線からなる直線箇所と、
該直線箇所に隣接し、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、
前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層を形成し、前記コーナー箇所の内側に前記低濃度拡散層が形成され、
前記直線箇所で、前記ソース層が前記低濃度拡散層より不純物濃度の高い高濃度拡散層のみから形成され、
前記ソース層の内前記コーナー箇所の前記高濃度拡散層および前記直線箇所の前記高濃度拡散層にのみ前記ソース電極が接触されることを特徴とする横形半導体装置。
【請求項８】
第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、
前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層を形成し、該高濃度拡散層が前記コーナー箇所の内側方向に向かって張出箇所が形成され、該張出箇所を挟むように前記低濃度拡散層を形成し、前記ソース層の内前記高濃度拡散層にのみ前記ソース電極が接触されることを特徴とする横形半導体装置。
【請求項９】
第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、
前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層で交互に接するように形成され、前記ソース層の内前記高濃度拡散層にのみ前記ソース電極が接触することを特徴とする横形半導体装置。
【請求項１０】
前記高濃度拡散層の先端部が前記第２導電形コンタクト層内に形成されることを特徴とする請求項９に記載の横形半導体装置。
【請求項１１】
前記高濃度拡散層の先端部が前記第２導電形コンタクト層と離れた第２導電形反転防止層内に隣接して形成されることを特徴とする請求項９に記載の横形半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体層上に形成された横形半導体装置に関する。
【背景技術】
【０００２】
近年、接合分離や誘電体分離などの分離技術の進歩により、横形構造のダイオードや絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）、ＭＯＳＦＥＴなどの高耐圧デバイスと、その駆動回路、制御回路および保護回路を一枚のシリコン基板に集積した、高耐圧パワーＩＣの開発が盛んに行われている。特に、貼り合わせ基板とトレンチ技術（溝堀り技術のこと）を組み合わせた、誘電体分離技術の進歩は、複数の高耐圧バイポーラデバイス（例えば、バイポーラトランジスタやＩＧＢＴなど）の集積化を可能とし、高耐圧パワーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴを適用したトーテムポール回路のワンチップ化や、ディスプレイ駆動用ＩＣなどのマルチ出力を持った集積回路にＩＧＢＴが適用されている。
高耐圧パワーＩＣの開発においては、負荷を直接駆動する高耐圧出力デバイスの性能向上とともに、この出力デバイスを含んだ出力回路の特性向上も必須となる。出力回路の構成においては、高耐圧ＭＯＳＦＥＴが必要不可欠なデバイスであるため、例え、ＭＯＳＦＥＴが出力デバイスとして、使用されない場合においても、負荷を駆動する出力デバイスの性能とともに、高耐圧ＭＯＳＦＥＴの性能は高耐圧パワーＩＣの出力特性を大きく左右することになる。
【０００３】
図１５は高耐圧パワーＩＣの出力回路例である。この回路はフラットパネルディスプレイを駆動する高耐圧パワーＩＣに搭載されているものである。図中のＶＬ、Ｖｉｎ１、Ｖｉｎ２、Ｖｓｓ、ＶＨ、Ｖｏｕｔは、回路の各端子を示し、ＶＬは低電圧源の高電位端子、Ｖｉｎ１、Ｖｉｎ２はシフトレジスタ２１の入力端子、Ｖｓｓは低電圧電源および高電圧電源の共通の低電位端子（グランド端子）、ＶＨは高電圧電源の高電位端子、Ｖｏｕｔは出力端子である。また、Ｎ１、Ｎ２は出力デバイスとなるＩＧＢＴである。Ｄ１、Ｄ２はダイオード、Ｐ１はｐチャネル形ＭＯＳＦＥＴ、Ｎ３はｎチャネル形ＭＯＳＦＥＴ、ＺＤはツェナーダイオード、Ｒ１、Ｒ２は抵抗である。また１９はバッファ、２０はレベルシフタである。
この回路の動作を説明する。出力デバイスＮ１、Ｎ２を駆動するための信号がＶｉｎ１またはＶｉｎ２からシフトレジスタ２１に入力され、Ｎ２を駆動する信号はレベルシフタ２０を介してＰ１のゲートに与えられる。Ｐ１がオンすることで、Ｎ２がオンし、そのとき、Ｎ１にはオフ信号がバッファ１９を介して入力され、Ｎ１はオフする。つぎに、Ｐ１をオフさせ、Ｎ３をオンすることで、Ｎ２がオフし、Ｎ１がオンする。この回路では、ＩＧＢＴであるＮ１、Ｎ２は、出力デバイスとして負荷を駆動するデバイスであり、Ｎ３、Ｐ１は共に高耐圧の横形ＭＯＳＦＥＴである。このＮ３とＰ１は負荷を直接駆動することはないが、出力デバイスであるＮ１とＮ２を駆動するという重要な役割を担っている。
【０００４】
従って、両デバイスの特性、例えば、耐圧特性などが不十分であると、Ｎ１とＮ２の特性が良好であっても、その特性を十分に引き出すことができなくなり、高耐圧パワーＩＣの出力特性が満足できないものになってしまう。このように、高耐圧パワーＩＣにおいては、出力デバイスの特性と同様に、出力回路を構成するＮ３、Ｐ１などの高耐圧横形ＭＯＳＦＥＴの耐圧特性も重要になる。
図１６は、横形ＭＯＳＦＥＴを半導体領域上に形成した場合の要部断面図である。この図のデバイスは、第１導電形半導体層として、ｎ形半導体基板１を考えており、ＭＯＳＦＥＴのチャネルの導電形はｎ形である。
このｎ形半導体基板１の表面層にｐ形ウェル層２、ｐ形コンタクト層３、ｎ形ソース層４を形成する。ｐ形ウェル層２から所定の距離を離して、ｎ形半導体基板１の表面層にｎ形ドレイン層１０を形成する。ｐ形ウェル層２とｎ形ドレイン層１０に挟まれたｎ形半導体領域１はｎ形ドリフト領域１３となる。ｐ形ウェル層２上にゲート酸化膜６を介してゲート電極８を形成する。ｎ形ソース層４とｐ形コンタクト層３上にソース電極７を形成し、ｎ形ドレイン層１０上にドレイン電極１１を形成する。ソース電極７、ゲート電極８およびドレイン電極１１上にソース端子Ｓ、ゲート端子Ｇおよびドレイン端子Ｄをそれぞれ接続する。
【０００５】
この断面図に示すように、横形構造のＭＯＳＦＥＴはソース電極７、ゲート電極８およびドレイン電極１１の全ての電極が同一表面側に形成される。電流の担い手となる電子はｎ形ソース層４からｎ形チャネル領域５を介してｎ形ドリフト領域１３に注入され、ｎ形ドレイン層１０に入る。
図１７は、図１６の断面構造をもった横形ＭＯＳＦＥＴの要部平面図であり、図１９ハドレインコーナー１５を拡大した詳細図である。この図では表面電極のパターンは省略している。通常、横形ＭＯＳＦＥＴの表面パターンには、この図に示すようなソース・ゲート領域９とドレイン領域１２が櫛の歯形に配置されたパターンが一般に用いられる。ここでソース・ゲート領域９とは、ｎ形ソース層４とゲート電極８とソース電極７が形成される箇所で、ドレイン領域１２とはｎ形ドレイン層１０とドレイン電極１１が形成される箇所である。ｎ形ソース層４、ｐ形ウェル層２、ｎ形ドリフト領域１３およびｎ形ドレイン層１０の組合せをユニットセルと呼ぶと、デバイスの表面パターンはこのユニットセルの配列となる。配列するユニットセルの数はデバイスに要求される電流の大きさで決まる。また、ｎ形ドリフト領域１３の幅はデバイスの要求耐圧で決まる。
【０００６】
図１７に示すセルパターンは３つの部分から構成されている。第１の領域はソース・ゲート領域９とドレイン領域１２が平行に配置された部分（ｎ形ソース層の直線部４ａが配置される部分）である。第２の領域はドレイン領域１２のエッジ部（櫛歯パターンの歯の先端部分）が、ソース・ゲート領域９で囲まれた部分（ｎ形ソース層の曲線部４ｂが配置される部分）である。第３の領域はソース・ゲート領域９のエッジ部（櫛歯パターンの歯の先端部分）が、ドレイン領域１２で囲まれた部分（ｎ形ソース層４の凸部が配置される部分）である。ここでは、第２の領域をドレインコーナー１５と呼び、第３の領域をソースコーナー１４と呼ぶ。本発明は、このドレインコーナー１５に関係している。
多数のユニットセルによって、１つのデバイスを構成する場合、上記で述べた３つの部分からデバイスの表面パターンが形成される。しかし、デバイスの定格電流が小さい場合では、ｎ形ドリフト領域１３をリング状になるように配置し、ソース・ゲート領域９あるいはドレイン領域１２が、一方の領域によって完全に囲まれ、ドレインコーナー１５あるいはソースコーナー１４の一方のみが存在し、他方は存在しないものもある。
【０００７】
例えば、図１８に示すように、ドレイン領域１２がソース・ゲート領域９によって完全に囲まれた表面パターンを持つ素子では、ソースコーナー１４は存在しない。逆に、ソース・ゲート領域９がドレイン領域１２で囲まれた表面パターンにおいては、ドレインコーナー１５が存在しない。一般的には、図１８のように、ドレインコーナー１５のみ存在する場合が多い。
さて、横形ＭＯＳＦＥＴにおいては、オフ耐圧と共に、オン耐圧すなわちＦＢＳＯＡ（順方向安全動作領域）の特性が重要である。ここで述べるオン耐圧とは、所定のゲート電圧を印加してオン電流を流し、このオン電流を流したまま電圧を上昇させて、ＭＯＳＦＥＴが導通流状態でアバランシェに突入し、アバランシェ増倍で破壊が起こる寸前の電圧と定義付けることとする。また、オフ耐圧は、一般的に知られているように、ゲート電圧を印加せず、漏れ電流が流れている状態で、アバランシェ増倍を引き起こすアバランシェ電圧のことである。
【０００８】
通常は、オン耐圧は、大きなオン電流からアバランシェ増倍が起こるために、漏れ電流の状態からアバランシェ増倍が起こるオフ耐圧に比べて低い。従って、横形ＭＯＳＦＥＴでは如何にオフ耐圧並みのオン耐圧を確保することが課題となる。
ここで、横形ＭＯＳＦＥＴのオン耐圧に対するウィークポイントについて考えてみる。図１７、図１８の表面パターンにおいてドレインコーナー１５ではドレイン領域１２が凸状態となっているため電界が高い。この図１７、図１８のドレインコーナー１５を拡大した詳細図が図１９である。図１９に示すように、ドレインコーナー１５のｎ形ドレイン層１０は、ｎ形ソース層４４ａから注入された多数キャリアである電子流Ｉｅが集中するところである。従って、このドレインコーナー１５はオン耐圧に対して最も弱い領域となる。
【０００９】
オン耐圧がドレインコーナー１５で制限されるため、オン耐圧向上を狙いとしたドレインコーナー１５の構造改良が必要となる。ドレインコーナー１５の構造改良例として、
（１）ドレインコーナー１５での電界緩和を目的としたオフセット領域の導入（例えば、特許文献１）
（２）電子流ｅの流入阻止を目的とした、ｎ形ソース層４のドレインコーナー１５からの削除（例えば、特許文献２）                                                        などの手法が提案されている。
しかし、（１）の手法ではオフセット領域の導入によるデバイス面積の増加、また（２）では駆動電流の低下といった犠牲を強いることなになる。このように、オン耐圧改善のために電流駆動能力を犠牲にしているのが現状である。
【００１０】
また、アバランシェ耐量を向上させ、二次降伏の発生を抑えるために、ｎ形ソース層のチャネル側を低濃度拡散層で形成して、寄生トランジスタをオンしにくくした例が報告されている（例えば、特許文献３）。
【特許文献１】特開平６−２４４４１２号公報
【特許文献２】特開２０００−１５６４９５号公報
【特許文献３】特開平８−１８６２５４号公報、図１、図１２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記したように、横形ＭＯＳＦＥＴではオフ耐圧並みのオン耐圧を確保することが課題となり、オン耐圧の特性を制限するドレインコーナー１５に対する改善が必要となる。
しかし、従来技術ではオフセット領域の導入によるデバイス面積の増加、あるいはドレインコーナー１５のチャネル削除を目的とした曲線部４ｂの未形成（ｎ形ソース層４を形成しないこと）など、素子の電流駆動能力低下を犠牲にしてオン耐圧の改善を図っている。
よって、横形ＭＯＳＦＥＴの開発ではオン耐圧と電流駆動能力のトレードオフ特性改善が大きな課題となっている。
この発明では、上記課題に鑑み、オン耐圧と素子の電流駆動能力のトレードオフ特性を改善した高耐圧横形ＭＯＳＦＥＴなどの横型半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、該コーナー箇所で前記第１導電形ソース層が前記ソース電極と接触しない構成とする。
【００１３】
また、前記コーナー箇所の前記第１導電形ソース層を他の箇所のソース層より不純物濃度の低い低濃度拡散層で形成するとよい。
また、前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層が形成され、前記コーナー箇所の内側に前記低濃度拡散層が形成されるとよい。
また、前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層が形成され、該高濃度拡散層は前記コーナー箇所の内側方向に向かって張出し箇所が形成され、該張出し箇所を挟むように前記低濃度拡散層が形成されるとよい。
【００１４】
また、前記張出し箇所の先端部は前記第２導電形コンタクト層内に形成されるとよい。
また、前記張出し箇所の先端部は前記第２導電形コンタクト層と離れた第２導電形高濃度拡散層内に形成されるとよい。
また、第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線と前記第１導電形ドレイン層端線とが直線からなる直線箇所と、該直線箇所に隣接し、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層を形成し、前記コーナー箇所の内側に前記低濃度拡散層が形成され、前記直線箇所で、前記ソース層が前記低濃度拡散層より不純物濃度の高い高濃度拡散層のみから形成され、前記ソース層の内前記コーナー箇所の前記高濃度拡散層および前記直線箇所の前記高濃度拡散層にのみ前記ソース電極が接触される構成とする。
【００１５】
また、第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、前記コーナー箇所で、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層から形成され、前記コーナー箇所の外側に前記高濃度拡散層を形成し、該高濃度拡散層が前記コーナー箇所の内側方向に向かって張出箇所が形成され、該張出箇所を挟むように前記低濃度拡散層を形成し、前記ソース層の内前記高濃度拡散層にのみ前記ソース電極が接触される構成とする。
また、第１半導体層の表面層に選択的に形成された第２導電形ウェル層と、該第２導電形ウェル層の表面層に選択的に形成された高濃度の第２導電形コンタクト層と、前記第２導電形ウェル層の表面層に選択的に形成された第１導電形ソース層と、該第１導電形ソース層と前記第１半導体層に挟まれた第２導電形ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電形コンタクト層上と前記第１導電形ソース層上に形成されたソース電極と、前記第１半導体層の表面層に前記第２導電形ウェル層と離して、選択的に形成された高濃度の第１導電形ドレイン層と、該第１導電形ドレイン層上に形成されたドレイン電極を具備する横形半導体装置において、前記第２導電形ウェル層と前記第１導電形ドレイン層の表面パターンが、前記第２導電形ウェル層端線と、前記第１導電形ドレイン層端線とが対向し、該対向する前記第２導電形ウェル層端線の長さが、前記第１導電形ドレイン層端線の長さより長くなるコーナー箇所を備え、前記第１導電形ソース層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層で交互に接するように形成され、前記ソース層の内前記高濃度拡散層にのみ前記ソース電極が接触される構成とする。
【００１６】
また、前記高濃度拡散層の先端部が前記第２導電形コンタクト層内に形成されるとよい。
また、前記高濃度拡散層の先端部が前記第２導電形コンタクト層と離れた第２導電形反転防止層内に隣接して形成されるとよい。
【発明の効果】
【００１７】
この発明によれば、
（１）ドレインコーナーのｎ形ソース層をソース電極と接触させない。
（２）ドレインコーナーのｎ形ソース層を低濃度拡散層で形成し、この低濃度拡散層とソース電極とを接触させない。
（３）ドレインコーナーのｎ形ソース層を高濃度拡散層と低濃度拡散層で形成し、高濃度拡散層部のみソース電極と接触させる。
（４）低濃度拡散層を複数個に分割し、その分割した隙間に高濃度拡散層を形成し、この高濃度拡散層をｎ形コンタクト層内に形成し、この分割された低濃度拡散層とソース電極とを接触させない。
この低濃度拡散層を形成することにより、チャネルを介してｎ形ソース層からｎ形ドレイン層へ流れる電子流が抑えられ、ドレインコーナーでの電子流の集中が回避されて、オン耐圧を向上させることができる。
【００１８】
また、ドレインコーナーでの電子流を完全に取り除くわけではないため、ｎ形ソース層をドレインコーナーで完全に取り除いた場合に比べて電流駆動能力を大きくすることができる。
さらに、ドレインコーナーの平面構造は従来と同じであるため、素子面積の増加はなく、単位素子面積当たり電流（電流密度）を犠牲にすることはない。
以上のことから、横形ＭＯＳＦＥＴのオン耐圧と電流駆動能力のトレードオフ特性改善を達成することができる。
また、ドレインコーナーに低濃度拡散層を形成することで、この低濃度拡散層を流れる電子流で電圧降下を発生させ、ｎ形ソース層とｐ形ウェル層のｐｎ接合に加わる電圧の上昇を抑えて、ｎ形ソース層からｐ形ウェル層への電子の注入を抑制し、ｎ形ソース層−ｐ形ウェル層−ｎ形半導体基板で構成されるｎｐｎトランジスタの二次降伏が防止され、オン耐圧の向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
この発明の実施の形態は、ドリフト領域の平面パターンが櫛の歯状またはリング状である高耐圧横型半導体装置において、ソース層でドレイン層が囲まれるドレインコーナーでの電流（例えば、電子流）集中を抑制することで、オン耐圧の向上を図ることである。
以下に説明する図において、従来構造と同一部位には同一の符号を付した。また、ここではｎチャネル形ＭＯＳＦＥＴについて説明しているが、ｐチャネル形ＭＯＳＦＥＴに対しては、導電形を逆にすることによって、同様の説明が成り立つ。
【実施例１】
【００２０】
図１は、この発明の第１実施例の横形半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のａ−ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ線で切断した要部断面図である。この図は横形ＭＯＳＦＥＴのドレインコーナーの平面図であり、ｎチャネル形ＭＯＳＦＥＴを考慮して描いたものである。図１（ａ）は図１８に相当する図である。ドレインコーナー１５は、ｐウェル層２端線の長さがｎ形ドレイン層１０端線の長さより長い箇所である。
ｎ形半導体基板１の表面層にｐ形ウェル層２を形成し、ｐ形ウェル層２の表面層にｐ形コンタクト層３を形成する。つぎにｐ形ウェル層２の表面層にｎ形ソース層４の直線部四ａと曲線部４ｂとを同じ不純物濃度からなる高濃度拡散層４４ａで形成する。つぎにｐ形ウェル層２から離して、ｎ形半導体基板１の表面層にｎ形ドレイン層１０を形成する。ｐ形ウェル層２とｎ形ドレイン層１０に挟まれたｎ形半導体領域１はｎ形ドリフト領域１３となる。ｐ形ウェル層２上にゲート酸化膜６を介してゲート電極８を形成する。ｎ形ソース層４とｐ形コンタクト層３上にソース電極７を形成し、ｎ形ドレイン層１０上にドレイン電極１１を形成する。ソース電極７、ゲート電極８およびドレイン電極１１上にソース端子Ｓ、ゲート端子Ｇおよびドレイン端子Ｄをそれぞれ接続する。図中の５はｎ形チャネル領域である。
【００２１】
平面パターンにおいて、ｎ形ドレイン層１０をｎ形ドリフト領域１３が取り囲み、ｎ形ドリフト領域１３をｐ形ウェル層２が取り囲み、ｐ形ウェル層２内にｎ形ソース層４と図示されないｐ形コンタクト層３が形成されている。直線部４ａとソース電極端７７は接触しているが、曲線部のｎ形ソース層４ｂとソース電極端７７は離れている。
図１（ａ）において、ｎ形ソース層４を形成する高濃度拡散層４４ａには抵抗（Ｒｎ１〜Ｒｎ４）があり、曲線部４ｂとソース電極７とが接触していないため、曲線部４ｂに流れる電子流Ｉｅは直線部４ａから流れて来る。このｎ形ソース層４ｂの円弧に沿っての抵抗は、直線部４ａから離れるほど増加する。すなわち、図１（ａ）の場合であれば、Ａ点での抵抗が最も大きくなる。
従って、電子流Ｉｅはこの抵抗を介して流れるため、ドレインコーナー１５では電子流Ｉｅが制限される。また、電子流Ｉｅが増加する程、抵抗で発生する電圧（電圧降下）が益々大きくなり、電流制限機能が作用する程度が大きくなり、ドレインコーナー１５での電子流Ｉｅの集中を抑制し、オン耐圧を向上できる。
【００２２】
また、曲線部４ｂの電位が抵抗により上昇するため、ｐ形ウェル層２と曲線部４ｂの接合電位の上昇も抑えられ、この箇所（ドレインコーナー１５）での二次降伏が起こりにくくなる。よって、素子のオン耐圧向上を図ることができる。しかも、ドレインコーナー１５でチャネルを削除しないため、電流駆動能力を犠牲にすることなく、オン耐圧向上が達成可能である。
しかし、ドレインコーナー１５の曲線部４ｂは直線部４ａと同一の不純物濃度が高い高濃度拡散層４４ａであるため、抵抗（Ｒｎ１〜Ｒｎ４）が小さく、電圧降下の程度が小さくなるために効果は小さい。この効果を大きくした実施例をつぎに説明する。
【実施例２】
【００２３】
図２は、この発明の第２実施例の横形半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のａ−ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ線で切断した要部断面図である。これらは図１に相当する図である。
図１との違いは、曲線部４ｂは直線部４ａに比べ不純物濃度の低い低濃度拡散層４４ｂで形成されている点である。図１（ａ）と同様に、曲線部４ｂはソース電極７と接触していない。
曲線部４ｂは低濃度拡散層４４ｂで形成されるため、この抵抗（Ｒｎ５〜Ｒｎ８）は、図１（ａ）で示す抵抗（Ｒｎ１〜Ｒｎ４）と比べて大きい。ドレインコーナー１５の電子流Ｉｅはこの大きな抵抗（Ｒｎ５〜Ｒｎ８）を介して流れるため、電流制限効果が図１の場合より大きい。そのため、電子流Ｉｅが増加すれば電流制限機能が益々作用し、ドレインコーナー１５での電子流Ｉｅの集中を図１の場合より抑制することができる。
【００２４】
また、曲線部４ｂの電位が図１より上昇するため、ｐ形ウェル層２と曲線部４ｂの接合電位の上昇も図１より抑えられ、二次降伏が図１の場合より起こりにくくなる。これは、低濃度拡散層４４ｂを流れる電子流Ｉｅで生じた電位降下と、ｎ形ドレイン層１０とｎ形ドリフト領域１３の接合がアバランシェに突入することで発生した正孔電流がｐ形ウェル層２を流れることで発生する電位降下とが共に打ち消しあって、ｐ形ウェル層２と曲線部４ｂの接合電位の上昇が抑えられる。そのために、素子のオン耐圧向上を一層図ることができる。しかも、ドレインコーナ１５でチャネルを削除しないため、電流駆動能力を犠牲にすることなく、オン耐圧向上が達成可能である。
なお、低濃度拡散層４４ｂを形成するためのイオン注入工程は高濃度拡散層４４ａを形成するイオン注入工程の直前に導入すれば良い。そして、熱処理工程は高濃度拡散層４４ａと同一で良い。あるいは、この低濃度拡散層４４ｂに、制御回路を構成するＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｌｙ  ＭＯＳ）のＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を適用することも可能である。
【実施例３】
【００２５】
図３は、この発明の第３実施例の横形半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のａ−ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ線で切断した要部断面図である。この図は横形ＭＯＳＦＥＴのドレインコーナーの平面図であり、ｎチャネル形ＭＯＳＦＥＴを考慮して描いたものである。図３（ａ）は図２（ａ）に相当する図である。
図２との違いは、曲線部４ｂを低濃度拡散層４４ｂ単一ではなく、低濃度拡散層４４ｂとその外側に低濃度拡散層４４ｂより不純物濃度の高い高濃度拡散層４４ｃを併設して形成した点である。この場合も曲線部４ｂとソース電極とは接触しないようにする。
この場合においても、低濃度拡散層４４ｂで形成した曲線部４ｂの抵抗を利用することで、前記と同様の効果を得ることができる。
【００２６】
尚、ドレインコーナー１５の高濃度拡散層４４ｃで形成した曲線部４ｂと直線部の高濃度拡散層４４ａで形成した直線部４ａとを同一の拡散条件で形成とすることで製造コストを低減することができる。
また、このドレインコーナー１５の高濃度拡散層４４ｃは、低濃度拡散層４４ｂへの電子流Ｉｅを円弧部で図２よりは均一化する働きをして、Ａ点での電子流Ｉｅを図２より大きくできて、オン抵抗を低減することができる。
【実施例４】
【００２７】
図４、図５は、この発明の第４実施例の横形半導体装置の構成図であり、図４（ａ）は要部平面図、図４（ｂ）は図４（ａ）のＫ部拡大図、図５（ａ）は図４（ａ）のａ−ａ線で切断した要部断面図、図５（ｂ）は図４（ａ）のｂ−ｂ線で切断した要部断面図、図５（ｃ）は図４（ａ）のｃ−ｃ線で切断した要部断面図である。図４（ａ）は図３（ａ）に相当する図である。
図３との違いは、ドレインコーナー１５の低濃度拡散層４４ｂが分割され、その間に高濃度拡散層４４ｃが張出している点である。この高濃度拡散層４４ｃの張出し箇所Ｂの先端は同様に張り出したｐ形コンタクト層３内（ｐ形コンタクト層端３ａより内側）に形成されている。張出し箇所Ｂの先端と低濃度拡散層４４ｂの端部とが同一円弧線上にあるため、ｐ形コンタクト層端３ａの張り出し箇所の先端部は、張出し箇所Ｂで確実にチャネルが形成されないように、高濃度拡散層４４ｃの先端部よりさらに凸状に突出させる。ｐ形コンタクト層端３ａの張り出した箇所は、高濃度拡散層４４ｃの幅より狭く形成し、高濃度拡散層４４ｃを形成した際に、高濃度拡散層４４ｃと低濃度拡散層４４ｂが接続するようにする。また、高濃度拡散層４４ｃの張り出した箇所の先端部を包むように、電位的に浮遊した島状のｐ形反転防止層を形成してもチャネルは形成されない。
【００２８】
この高濃度拡散層４４ｃの張出し箇所Ｂからも低濃度拡散層４４ｂへ電子流Ｉｅが流れるため、図３より高濃度拡散層４４ｃでの抵抗が増大し、ドレインコーナー１５での電子流Ｉｅの抑制効果が増大する。
【実施例５】
【００２９】
図６、図７は、この発明の第５実施例の高耐圧横型半導体装置の構成図であり、図６（ａ）は要部平面図、図６（ｂ）は図６（ａ）のＫ部拡大図、図７（ａ）は図６（ａ）のａ−ａ線で切断した要部断面図、図７（ｂ）は図６（ａ）のｂ−ｂ線で切断した要部断面図、図７（ｃ）は図６（ａ）のｃ−ｃ線で切断した要部断面図である。図６（ａ）は図４（ａ）に相当する図である。
図４、図５との違いは、高濃度拡散層４４ｃの張出し箇所Ｂの先端が低濃度拡散層４４ｂ端より内側に入っている点である。このような構成であっても図４と同様の効果が得られる。
【実施例６】
【００３０】
図８は、この発明の第６実施例の横形半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のａ−ａ線で切断した要部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ線で切断した要部断面図である。
図３との違いは、曲線部のｎ形ソース層４ｂの高濃度拡散層４４ｃと、ソース電極７を接続させた点である。
この場合は、低濃度拡散層４４ｂに流入する電子流Ｉｅは直線部４ａの高濃度拡散層４４ａからとソース電極端７７の曲線部から曲線部４ｂの高濃度拡散層４４ｃを経由して流れてくるため、ドレインコーナー１５の電子流Ｉｅは図３の場合より均一化され、オン電圧低減に効果がある。
【実施例７】
【００３１】
図９、図１０は、この発明の第７実施例の横形半導体装置の構成図であり、図９（ａ）は要部平面図、図９（ｂ）は図９（ａ）のＫ部拡大図、図１０（ａ）は図９（ａ）のａ−ａ線で切断した要部断面図、図１０（ｂ）は図９（ａ）のｂ−ｂ線で切断した要部断面図、図１０（ｃ）は図９（ａ）のｃ−ｃ線で切断した要部断面図である。これらの図は図４、図５に相当する図である。
図４、図５との違いは、ドレインコーナー１５の高濃度拡散層４４ｃにソース電極７を接触させた点である。そのため、ソース電極端７７が高濃度拡散層４４ｃと接触している。ソース電極端７７が高濃度拡散層４４ｃと接触しているため、図４、図５よりさらにドレインコーナー１５の電子流Ｉｅは均一化され、オン抵抗低減に効果がある。
【実施例８】
【００３２】
図１１は、この発明の第８実施例の横形半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＬ部拡大図、同図（ｃ）は同図（ａ）のａ−ａ線で切断した要部断面図である。図１１（ａ）、（ｂ）は図９（ａ）、（ｂ）に相当する図である。図１１（ａ）のａ−ａ線で切断した要部断面図は図１０（ａ）に相当する図であり、図１１（ａ）のｂ−ｂ線で切断した図は図１０（ｂ）と同じであり、図１１（ａ）のｃ−ｃ線で切断した図は、図１０（ｃ）で高濃度拡散層４４ｃが無い場合に相当する。  図９、図１０との違いは、曲線部のｎ形ソース層４ｂの高濃度拡散層４４ｃが分割され、その分割された高濃度拡散層４４ｃにソース電極７が接続している点である。
この場合は、分割された低濃度拡散層４４ｃの側面からのみ電子流Ｉｅが流入するために、図９、図１０の場合よりドレインコーナー１５の電子流Ｉｅが抑制される。
【実施例９】
【００３３】
図１２、図１３は、この発明の第９実施例の横形半導体装置の構成図であり、図１２（ａ）は要部平面図、図１２（ｂ）は図１２（ａ）のＫ部拡大図、図１３（ａ）は図１２（ａ）のａ−ａ線で切断した要部断面図、図１３（ｂ）は図１２（ａ）のｂ−ｂ線で切断した要部断面図、図１３（ｃ）は図１２（ａ）のｃ−ｃ線で切断した要部断面図である。これらの図は図６、図７に相当する図である。
図６、図７との違いは、ドレインコーナー１５の高濃度拡散層４４ｃにソース電極７を接触させた点である。ソース電極端７７が高濃度拡散層４４ｃと接触しているため、図６、図７よりさらにドレインコーナー１５の電子流Ｉｅは均一化され、オン抵抗低減に効果がある。
【実施例１０】
【００３４】
図１４は、この発明の第１０実施例の高耐圧横型半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＬ部拡大図、同図（ｃ）は同図（ａ）のａ−ａ線で切断した要部断面図である。図１４は図１１に相当する図である。
図１１との違いは、との違いは、高濃度拡散層４４ｃの張出し箇所Ｂの先端が低濃度拡散層４４ｂ端より内側に入っている点である。このような構成であっても図１１と同様の効果が得られる。
【図面の簡単な説明】
【００３５】
【図１】この発明の第１実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のａ−ａ線で切断した要部断面図、（ｃ）は（ａ）のｂ−ｂ線で切断した要部断面図
【図２】この発明の第２実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のａ−ａ線で切断した要部断面図、（ｃ）は（ａ）のｂ−ｂ線で切断した要部断面図
【図３】この発明の第３実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のａ−ａ線で切断した要部断面図、（ｃ）は（ａ）のｂ−ｂ線で切断した要部断面図
【図４】この発明の第４実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＫ部拡大図
【図５】この発明の第４実施例の横形半導体装置の構成図であり、（ａ）は図４（ａ）のａ−ａ線で切断した要部断面図、（ｂ）は図４（ａ）のｂ−ｂ線で切断した要部断面図、（ｃ）は図４（ａ）のｃ−ｃ線で切断した要部断面図相当する図である。
【図６】この発明の第５実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＫ部拡大図
【図７】この発明の第５実施例の横形半導体装置の構成図であり、（ａ）は図６（ａ）のａ−ａ線で切断した要部断面図、（ｂ）は図６（ａ）のｂ−ｂ線で切断した要部断面図、（ｃ）は図６（ａ）のｃ−ｃ線で切断した要部断面図相当する図である。
【図８】この発明の第６実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のａ−ａ線で切断した要部断面図、（ｃ）は（ａ）のｂ−ｂ線で切断した要部断面図
【図９】この発明の第７実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＫ部拡大図
【図１０】この発明の第７実施例の横形半導体装置の構成図であり、（ａ）は図９（ａ）のａ−ａ線で切断した要部断面図、（ｂ）は図９（ａ）のｂ−ｂ線で切断した要部断面図、（ｃ）は図９（ａ）のｃ−ｃ線で切断した要部断面図
【図１１】この発明の第８実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＬ部拡大図、（ｃ）は（ａ）のａ−ａ線で切断した要部断面図
【図１２】この発明の第９実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＫ部拡大図
【図１３】この発明の第９実施例の横形半導体装置の構成図であり、（ａ）のａ−ａ線で切断した要部断面図、（ｂ）は図１２（ａ）のｂ−ｂ線で切断した要部断面図（ｃ）は図１２（ａ）のｃ−ｃ線で切断した要部断面図
【図１４】この発明の第１０実施例の横形半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は同図（ａ）のＬ部拡大図、（ｃ）は（ａ）のａ−ａ線で切断した要部断面図
【図１５】高耐圧パワーＩＣの出力回路例を示す図
【図１６】横形ＭＯＳＦＥＴを半導体領域上に形成した場合の要部断面図
【図１７】図１１の断面構造をもった横形ＭＯＳＦＥＴの要部平面図
【図１８】横形ＭＯＳＦＥＴのドレインコーナー１５のみがある表面パターン図
【図１９】電子流がドレインコーナーに集中している様子を示す図
【符号の説明】
【００３６】
１    ｎ形半導体基板
２    ｐウェル層
３    ｐ形コンタクト層
３ａ  ｐコンタクト層端
４    ｎ形ソース層（全体：４ａ＋４ｂ）
４ａ  ｎ形ソース層（直線部）
４ｂ  ｎ形ソース層（曲線部）
５    ｎチャネル領域
６    ゲート酸化膜
７    ソース電極
８    ゲート電極
９    ソース・ゲート領域
１０    ｎ形ドレイン層
１１    ドレイン電極
１２    ドレイン領域
１３    ｎ形ドリフト領域
１４    ソースコーナー
１５    ドレインコーナー
１９    バッファ
２０    レベルシフタ
２１    シフトレジスタ
４４ａ  高濃度拡散層
４４ｂ  低濃度拡散層
４４ｃ  高濃度拡散層
７７    ソース電極端
Ｉｅ    電子流
Ｓ      ソース端子
Ｇ      ゲート端子
Ｄ      ドレイン端子
Ｎ１、Ｎ２  高耐圧ｎチャネル形ＩＧＢＴ
Ｎ３  高耐圧ｎチャネル形ＭＯＳＦＥＴ
Ｐ１  高耐圧ｐチャネル形ＭＯＳＦＥＴ
Ｄ１、Ｄ２  高耐圧ダイオード
ＺＤ  定電圧ダイオード
Ｒ１、Ｒ２  抵抗
ＶＬ、Ｖｉｎ１、Ｖｉｎ２、Ｖｓｓ、ＶＨ、Ｖｏｕｔ  回路の端子名
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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