(57)【特許請求の範囲】
【請求項１】
第１の高電位パワー・レールと第２の高電位パワー・レールと低電位パワー・レールとによって給電され、論理デバイスとリセット出力ノードとを含むパワー・オン・リセット回路であって、前記第１の高電位パワー・レールは、前記第２の高電位パワー・レールによって供給される電位とは異なる電位を供給するように設計され、前記論理デバイスは第１の入力、第２の入力、及び出力を有し、前記リセット出力ノードは前記論理デバイスの前記出力に結合された、パワー・オン・リセット回路において、
ａ）前記第１の高電位パワー・レールに結合された高電位ノードと、前記低電位パワー・レールに結合された低電位ノードと、出力とを有する分圧器分岐と、
ｂ）前記分圧器分岐の前記出力に結合された制御ノードを有する第１のリセット・サブ回路であって、前記第１のリセット・サブ回路は前記第２の高電位パワー・レールに結合され、前記第１のリセット・サブ回路は前記論理デバイスの前記第１の入力に結合された出力を有し、前記第１のリセット・サブ回路の前記出力は前記第１の高電位パワー・レールの電位が第１の電位を越えたことを示す出力信号を発生する、第１のリセット・サブ回路と、
ｃ）前記第２の高電位パワー・レールに結合された第２のリセット・サブ回路であって、前記第２のリセット・サブ回路は前記論理デバイスの前記第２の入力に結合された出力を有し、前記第２のリセット・サブ回路の前記出力は前記第２の高電位パワー・レールの電位が第２の電位を越えたことを示す出力信号を発生する、第２のリセット・サブ回路と、
を備え、前記第１のリセット・サブ回路の前記出力信号と前記第２のリセット・サブ回路の前記出力信号との組合せが前記リセット出力ノードにおける信号を定める、回路。
【請求項２】
請求項１記載の回路において、前記分圧器分岐は第１及び第２の抵抗を有し、前記第１の抵抗は、前記第１の高電位パワー・レールに結合された高電位ノードと前記第２の抵抗の高電位ノードに結合された低電位ノードとを含み、前記第２の抵抗は前記低電位パワー・レールに結合された低電位ノードを含み、前記第１の抵抗の前記低電位ノードは前記分圧器分岐の前記出力である、回路。
【請求項３】
請求項２記載の回路において、前記第１のリセット・サブ回路は、前記分圧器分岐の前記出力に結合された制御ノードと前記低電位パワー・レールに結合された低電位ノードとを有するスイッチング手段を備えたインバータ分岐を含む、回路。
【請求項４】
請求項３記載の回路において、前記スイッチング手段はＮＭＯＳトランジスタである、回路。
【請求項５】
請求項４記載の回路において、前記第１のリセット・サブ回路は、前記第２の高電位パワー・レールに結合された高電位ノードと前記第１のリセット・サブ回路の前記ＮＭＯＳトランジスタのドレインに結合された低電位ノードとを有する抵抗を更に含む、回路。
【請求項６】
請求項５記載の回路において、前記第１のリセット・サブ回路は直列に結合された第１及び第２のインバータを更に含み、前記第１のインバータの入力は前記第１のリセット・サブ回路の前記抵抗の前記低電位ノードに結合され、前記第２のインバータの出力は前記論理デバイスの前記第１の入力に結合された、回路。
【請求項７】
請求項６記載の回路において、前記第２のリセット・サブ回路は第１及び第２の抵抗を有する第２の分圧器を含み、前記第１の抵抗は、前記第２の高電位パワー・レールに結合された高電位ノードと前記第２の分圧器の前記第２の抵抗の高電位ノードに結合された低電位ノードとを含み、前記第２の抵抗の低電位ノードは前記低電位パワー・レールに結合され、前記第１の抵抗の前記低電位ノードは前記第２の分圧器の出力である、回路。
【請求項８】
請求項７記載の回路において、前記第２のリセット・サブ回路は、前記第２の分圧器の前記出力に結合された制御ノードと前記低電位パワー・レールに結合された低電位ノードとを有する第２のスイッチング手段を備えたインバータ分岐を含む、回路。
【請求項９】
請求項８記載の回路において、前記第２のスイッチング手段はＮＭＯＳトランジスタである、回路。
【請求項１０】
請求項９記載の回路において、前記第２のリセット・サブ回路は、前記第２の高電位パワー・レールに結合された高電位ノードと前記第２のリセット・サブ回路の前記第２のＮＭＯＳトランジスタのドレインに結合された低電位ノードとを有する抵抗を更に含む、回路。
【請求項１１】
請求項１０記載の回路において、前記第２のリセット・サブ回路は直列に結合された第３及び第４のインバータを更に含み、前記第３のインバータの入力は前記第２の分圧器の前記第１の抵抗の前記低電位ノードに結合され、前記第４のインバータの出力は前記論理デバイスの前記第２の入力に結合された、回路。
【請求項１２】
請求項１１記載の回路において、前記論理デバイスはＮＯＲゲートである、回路。
【請求項１３】
請求項１記載の回路において、前記第１の高電位パワー・レールは、前記第２の高電位パワー・レールの電位よりも高い電位において給電された、回路。
【請求項１４】
請求項１記載の回路において、前記第２の高電位パワー・レールは、前記第１の高電位パワー・レールの電位よりも高い電位において給電された、回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路システムに送信されるパワー・オン・リセット信号を発生する回路に関する。特に、本発明は、高電位電源レールが所定の電位に達するまでパワー・オン・リセットを遅らせる（ホールド・オフする）ように動作するパワー・オン・リセット回路に関する。更に詳しくは、本発明は、異なる電位を給電される回路に結合されているときには、要求に応じて動作するパワー・オン・リセット回路に関する。本発明は、論理レベル変換（translation）システムとの関係で用いられるパワー・オン・リセット回路である。
【０００２】
【従来の技術】
パワー・オン・リセット回路は、半導体ベースのシステムに、共通の高電位パワー・レールがある最小限の電位に達したときにだけそのシステムの動作をイネーブルする信号を送るように設計されている。このようなパワー・オン・リセット回路は、元々は給電されていない回路ボードなどのシステム又はサブシステムを、給電されている拡張されて結合されている回路に「ホットに」又は「ライブで」挿入することを可能にするのに用いられる。パワー・オン・リセット回路は、給電されていないシステム又はサブシステムを、アクティブなシステムに挿入される側の回路において損傷や予期しない動作上の異常を生じさせる可能性がある初期的な電位の変動から保護するためのものである。要するに、パワー・オン・リセット回路は、サブシステムの付勢を、パワー・レールの電位がその特定のサブシステムの付勢に適したものになるまで、遅らせるように設計されているのである。
【０００３】
電圧レベル・コンバータ又はトランスレータ・バッファが、１つの入力信号又は１対の入力信号に付随する論理ハイ及び論理ローである電圧レベルを、下流の回路と互換性を有するハイ及びロー電圧レベルに調整するのに用いられる。トランスレータ・バッファは、これらの電気信号を所望の振幅及びレートで、そして好ましくは可能な限り最小の電力で伝送しなければならない。この信号の伝送は、同一の半導体ベースのチップ上にある又は異なるチップ上にあるアクティブ・デバイスの間で生じる。これらのデバイスは、相互に近接している場合があるし、ある距離をもって相互に離間している場合もある。１つ又は複数のバス接続を要する近接デバイス・インターフェースの例としては、あるプリント回路ボードを１つのコンピューティング・システム内でバックプレーン・バスなどを介して別のプリント回路ボードに結合する場合がある。１つ又は複数のバス接続を要する離間デバイス・インターフェースの例としては、あるコンピューティング・システムを別のコンピューティング・システムに結合する場合がある。
【０００４】
デジタル・システムでは、複数のデバイスの間を移動する信号は、論理レベルがハイ（１又はオン）と論理レベルがロー（０又はオフ）とのどちらかに分類できる。論理ハイと論理ローとのどちらが伝送されているのかを定義する特定の信号電位は、その伝送に関連する回路を形成している半導体素子に依存する。デジタル信号を生じさせるのに用いられる最も一般的な回路構成には、ＣＭＯＳ、トランジスタ・トランジスタ・ロジック（ＴＴＬ）、エミッタ・カップルド・ロジック（ＥＣＬ）などがある。これらのロジックは、論理ハイ信号を構成する値と論理ローを構成する値との間での「スイング」（揺れ、swing）の関数として、様々な動作をする。
【０００５】
例えば、基本的に低速であり消費電力の小さなＭＯＳトランジスタの使用に基づくＣＭＯＳロジック・システムでは、論理ロー信号は、０．０Ｖ（ボルト）である低電位パワー・レールＧＮＤから０．６Ｖまでの範囲で生じるのが一般的である。論理ハイ信号は、ＶｃｃからＶｃｃ−０．６Ｖまでの範囲に生じるのが一般的である。ただし、Ｖｃｃは、公称５Ｖの電源の場合には４．５Ｖから５．５Ｖマスタ・デバイスの間で変動し、公称３．３Ｖの電源の場合には３．０Ｖから３．６Ｖの間で変動する。従って、３．３Ｖの電源の場合には、ローとハイとの間での差分的なスイングは、論理ローと論理ハイとの間で所望のシフトが生じることを保証するためには、少なくとも２．４Ｖでなければならない。最近では、より小型のデバイスに給電する場合には、公称２Ｖの電源が用いられるようになっている。他方で、ＴＴＬ及びＥＣＬは、基本的に高速であり消費電力の大きなバイポーラ・トランジスタの使用に基づいている。論理ローと論理ハイとの間のシフトのための差分的なスイングは、ＣＭＯＳ動作の場合よりもかなり小さく、０．４Ｖ程度である。例えば、Ｖｃｃに依存するＴＴＬ回路では、論理ハイは、電位が約Ｖｃｃ−０．８Ｖ程度であり、論理ローは、電位がＶｃｃ−１．９Ｖ程度である。従って、ＣＭＯＳ回路と非ＣＭＯＳ回路との間の伝送に関しては、電位スイングの変動によって、ある論理レベルから別の論理レベルへの所望のスイングのトリガが自動的に保証されるということはない。更に、ＴＴＬ信号における小さな電位スイング、特に、低電圧ＴＴＬ（ＬＶＴＴＬ）でのスイングの場合には、それに接続されているＣＭＯＳトランジスタとの関係では論理レベルの変更を全く生じさせない可能性がある。あるいは、完全なＣＭＯＳ電位（ハイであってもローであっても）には達しない、又は、達したとしても比較的低速で達するような信号スイングが、プルアップ（ＰＭＯＳ）トランジスタ及びプルダウン（ＮＭＯＳ）トランジスタの両方を同時にオンにする場合もある。このような場合には、オンであるＰＭＯＳ及びＮＭＯＳの両方のトランジスタを流れる直接的なレール間の電流が生じることになる。この電流は、瞬時導通電流又は漏れ電流として知られており、電力消費の点から見て望ましくない。
【０００６】
パワー・オン・リセット回路には様々な設計がある。従来のシステムにおいて適切であると考えられており、ある電位のリセット信号からそれよりも高い電位の信号への変換を必要とする回路の単純化された回路図が、図１に図解されている。図１に示されているトランスレータを必要とする従来のリセット回路には、第１の電位を有する第１の高電位パワー・レールＶｃｃａによって給電される第１のリセット・サブ回路２０と、第１の電位Ｖｃｃａよりも高い第２の電位を有する第２の高電位パワー・レールＶｃｃｂによって給電される第２のリセット・サブ回路３０とが含まれている。単純な論理レベル・トランスレータ・サブ回路４０は、リセット・サブ回路２０に付随する電位をリセット・サブ回路３０に付随する電位まで上昇させることによって、リセット・サブ回路２０からリセット・サブ回路３０への、更にはそれに結合された後続の回路への適切なインターフェースを可能にする。適切なトランスレータ・サブ回路の例が、図２に示されている。出力ノードＢにおける変換された出力信号が、例えば論理ＮＯＲゲートＮＯＲを含む回路１０の出力の状態を制御することができる任意の種類の論理ゲートへの一方の入力である。インバータＩＶ４の出力が、ＮＯＲへの他方の入力である。回路２０及び３０の電位がある所定の値を超えたときには、４０及びＩＶ４の出力は、共にローであって、パワー・オン・リセット信号は、ＲＥＳＥＴがＶｃｃｂの電位で論理ハイになるという意味で、付勢される。
【０００７】
更に図１を参照すると、サブ回路２０は、Ｒ１及びＲ２で形成されている分圧器を含む。ここで、Ｒ１は高電位パワー・レールＶｃｃａに結合された高電位ノードを有し、Ｒ２は共通の低電位パワー・レールＧＮＤに結合された低電位ノードを有している。ＮＭＯＳトランジスタＭ１に直列に結合された抵抗Ｒ３は、インバータとして機能し、Ｒ３の高電位ノードはＶｃｃａに結合されており、Ｒ３の低電位ノードはＭ１のドレインに結合されている。Ｍ１のソースはＧＮＤに結合され、そのゲートは分圧器Ｒ１／Ｒ２の出力に結合されている。Ｖｃｃａの電位は、上昇して、分圧器によって定義されインバータＲ３／Ｍ１の出力が論理ハイから論理ローに変化するレベルに到達する。この出力信号は、インバータＩＶ１及びＩＶ２によって完全なＶｃｃａ電位において２回反転され、それによって、ノードＡにおけるＩＶ２の出力は、Ｖｃｃａが完全な電位に達するときには論理ローと同等となる。注意すべきであるが、トランジスタＭ１の代わりに、例えば、バイポーラ・トランジスタなど、別のスイッチング手段を用いることができる。
【０００８】
サブ回路３０も同じように構成されている。特に、サブ回路３０は、Ｒ４及びＲ５で形成されている分圧器を含む。ここで、Ｒ４は第１の電位にある高電位パワー・レールＶｃｃｂに結合された高電位ノードを有し、Ｒ５はＧＮＤに結合された低電位ノードを有している。ＮＭＯＳトランジスタＭ２に直列に結合された抵抗Ｒ６は、インバータとして機能し、Ｒ６の高電位ノードはＶｃｃｂに結合されており、Ｒ６の低電位ノードはＭ２のドレインに結合されている。Ｍ２のソースはＧＮＤに結合され、そのゲートは分圧器Ｒ４／Ｒ５の出力に結合されている。Ｖｃｃｂの電位は、上昇して、分圧器によって定義されインバータＲ６／Ｍ２の出力が論理ハイから論理ローに変化するレベルに到達する。この出力信号は、インバータＩＶ３及びＩＶ４によって完全なＶｃｃｂ電位において２回反転され、それによって、ＩＶ４の出力は、Ｖｃｃｂが完全な電位に達するときには論理ローと同等となる。もちろん、Ｍ１の場合と同じように、例えば、バイポーラ・トランジスタなど、別のスイッチング手段を用いて、トランジスタＭ２の機能を実行させることができる。
【０００９】
図２には、論理レベル・トランスレータ４０が示されている。このトランスレータ４０は、Ｖｃｃａ及びＧＮＤによって給電されるインバータＩＶ５を含んでいる。ＩＶ５の入力は、ノードＡにおけるサブ回路２０からのインバータＩＶ２の出力である。トランスレータ４０は、更に、ＰＭＯＳトランジスタＭ３とインバータＩＶ６及びＩＶ７を含む。第２の高電位レールＶｃｃｂとＧＮＤとが、これら３つのデバイスすべてに給電する。インバータＩＶ５の出力は、ＩＶ６及びＩＶ７への入力である。ＩＶ６の出力は、Ｍ３のゲートに結合されている。Ｍ３は、ソースがＶｃｃｂに結合され、ドレインがＩＶ５の出力に結合されている。トランジスタ４０は、ＩＶ５の出力がハイでありかつＭ３がオンであるときにだけ、ノードＢにおいて論理ローの信号を出力するように設計されている。ＩＶ５に論理ハイを生じさせるためには、Ｖｃｃａが、サブ回路２０のＭ１をオンさせるのに十分な程度の高さの電位を有していなければならない。トランスレータ４０のＭ３をオンさせるためには、ＩＶ６への入力はハイでなければならず、Ｖｃｃｂの電位はＩＶ５によって出力される論理ハイの信号に付随する電位よりも高いあるスレショルド値を超えなければならない。そのような状態が生じると、電源は、下流の回路に結合されるＲＥＳＥＴ信号の付勢をトリガする適切な条件に到達したと考えられる。
【００１０】
【発明が解決しようとする課題】
しかし、運の悪いことに、図２に示されたトランスレータ・サブ回路４０を図１に示されたリセット回路１０と組み合わせて用いることには問題がある。特に、インバータＩＶ５が論理ハイ信号を生じ、Ｖｃｃｂが実質的にオフであって電位を確立しないときには、電流がＩＶ５の出力からオンになっているトランジスタＭ３を通過してＶｃｃｂまで流れる漏れ電流経路が生じてしまう。この結果として、システムから不必要に電力を消費することになる漏れ電流が生じてしまい、動作効率を低下させる。更に、トランスレータ回路は電力を消費し、信号伝搬遅延を生じさせることにより、完全な変換が保証されないことがある。また、貴重な回路内の空間を使用することになる。
【００１１】
従って、電源を２つ有しておりそれらの電源が異なる電位を有する可能性があるようなシステムと共に用いられるパワー・オン・リセット回路が必要とされている。必要なのは、そのようなパワー・オン・リセット回路であって、電流が漏れる経路を有していないような回路である。更に、必要なのは、異なる電位の論理信号を変換するためのトランスレータ回路を要することなく異なる電位を有する電源と関連する電源信号を伝搬させるようなパワー・オン・リセット回路である。
【００１２】
本発明の目的は、電源を２つ有しておりそれらの電源が異なる電位を有する可能性があるようなシステムと共に用いられるパワー・オン・リセット回路を提供することである。本発明の別の目的は、漏れ電流経路を有していない、そのようなパワー・オン・リセット回路を提供することである。本発明の更に別の目的は、異なる電位の論理信号を変換するためのトランスレータ回路を要することなく異なる電位を有する電源と関連する電源信号を伝搬させるようなパワー・オン・リセット回路を提供することである。
【００１３】
【課題を解決するための手段】
これらの及びそれ以外の目的は、上述したトランスレータ回路を除去し、図１のリセット回路の構成要素のいくつかの結合関係を変更することにより、本発明によって達成される。特に、本発明によるパワー・オン・リセット回路では、分圧器だけを第１の電源に結合し、このリセット回路の残りのすべての構成要素を第２の電源に結合する。こうすることにより、第１の電源は第１のＮＯＲゲートの入力分岐の付勢をトリガするのに用いられ、他方で、第２のＮＯＲ入力分岐は依然として第２の電源によって給電されることになる。従来技術によるサブ回路２０のインバータ段は、本発明の回路では、実施例について後述するような態様で第２の電源に接続されることが好ましい。
【００１４】
従来技術によるリセット回路の様々な構成要素の結合関係を修正することによって、いくつかのパフォーマンス状の改善を達成することができる。第１に、トランスレータ回路を含ませることに起因する欠点は、トランスレータ回路自体を除去することによって解消される。第２に、第１の電源に結合された分圧器は第２の電源によって給電されるスイッチング手段の制御ノードにだけ結合されるので漏れ電流が生じる経路が存在しないという意味で、第１及び第２の電源の間には直接的な電流経路が存在しない。第３に、第２の電源がオフであっても、第１の電源と関連する論理信号入力は、論理ゲートによるリセット信号の制御のために、リセット動作とは無関係である。最後に、本発明によるパワー・オン・リセット回路は、いずれかの電源に関するリセット・パワー・オンのためのスレショルド電圧を特定の分圧器の組に対して選択された抵抗値の関数として定義するのに用いることができる。
【００１５】
本発明のこれら及びそれ以外の効果は、以下の実施例に関する説明、添付の図面及び冒頭の特許請求の範囲を検討することによって明らかになるはずである。
【００１６】
【発明の実施の形態】
本発明によるパワー・オン・リセット回路１００の単純化された図解が図３に示されている。本発明による回路１００に含まれている構成要素であって、図１に示されていた従来技術による回路１０の構成要素と同じものは、同じ参照番号によって指示されている。リセット回路１００は、ある特定の電位を有する第１の高電位パワー・レールＶｃｃａによって給電されるリセット調整分岐５０を含む。リセット回路１００は、更に、レールＶｃｃａの電位とは異なるある特定の電位を有する第２の高電位パワー・レールＶｃｃｂによって給電される翻訳及びリセット・サブ回路６０を含む。分岐５０の出力は、ノードＣにおいて回路６０の入力に結合されている。特に、ノードＣは、第１の電源に調整されるセンス回路６１に信号を供給し、それによって、ＮＯＲゲートＮＯＲや、入力信号を評価し選択された出力信号を提供することができるそれ以外の任意の適当な論理デバイスなどの論理ゲートへの入力信号を調整する。第２の回路である、第２の電源によって調整されるセンス回路６２は、第２の入力を、レールＶｃｃｂの電位によって調整されるＮＯＲに提供する。Ｖｃｃａ及びＶｃｃｂの電位がある所定の値の組を超えたときには、６１及び６２の出力は、共にローとなり、ＲＥＳＥＴがＶｃｃｂの電位において論理ハイになるという意味で、パワー・オン・リセット信号が付勢される。
【００１７】
更に図３を参照すると、分岐５０は、抵抗Ｒ１及びＲ２として識別される抵抗によって形成される分圧器を含む。ここで、Ｒ１は高電位パワー・レールＶｃｃａに結合された高電位ノードを有し、Ｒ２は共通の低電位パワー・レールＧＮＤに結合された低電位ノードを有する。ノードＣにおいて分岐５０によって確立される電位の出力は、抵抗Ｒ１及びＲ２に関連する選択可能な抵抗とＶｃｃａの電位とによって定義される。
【００１８】
回路６１は、ＮＭＯＳトランジスタＭ１と直列に結合された抵抗Ｒ３を含み、これらの組合せはインバータとして機能する。従来技術による回路１０との相違点は、Ｍ１のゲートが依然としてノードＣに結合されていることによりＶｃｃａがそのターンオンを制御し、他方で、そのドレインの電位はＶｃｃｂの電位によって調整されるという事実に存在する。特に、Ｒ３の高電位ノードはこの回路ではＶｃｃｂに結合されており、他方で、その低電位ノードはＭ１のドレインに結合されたままである。Ｍ１のソースは、ＧＮＤに結合されている。Ｖｃｃａの電位は、上昇すると、分岐５０によって定義されるあるレベルに到達する。これは、Ｖｃｃｂの電位によって定義されるＲ３の低電位ノードが適切な電位を有している場合に限るのであるが、Ｍ１がオンすることによってインバータＲ３／Ｍ１の出力が論理ハイから論理ローに変化するという地点である。Ｖｃｃｂがオフである場合には、Ｍ１は動作することができない。回路６１の残りの部分には、ＶｃｃａではなくＶｃｃｂによって給電される従来技術によるインバータＩＶ１及びＩＶ２が含まれる。注意すべきであるのは、任意の適切な種類のスイッチング手段を、トランジスタＭ１の代わりに用いることができる。例えば、バイポーラ・トランジスタを用いることができる。このスイッチング手段は、分圧器の出力に結合された制御ノードと、第２の電源Ｖｃｃｂによって給電される電流経路とを有していることが重要である。
【００１９】
回路６２は、基本的には、従来技術によるサブ回路３０と同じままである。特に、回路６２は、抵抗Ｒ４及びＲ５によって形成される分圧器を含んでおり、Ｒ４は、第１の電位を有する高電位パワー・レールＶｃｃｂに結合された高電位ノードを有し、Ｒ５は、ＧＮＤに結合された低電位ノードを有している。ＮＭＯＳトランジスタＭ２と直列に結合された抵抗Ｒ６は、インバータとして機能する。Ｒ６の高電位ノードはＶｃｃｂに結合され、その低電位ノードはＭ２のドレインに結合されている。Ｍ２のソースはＧＮＤに結合され、そのゲートは分圧器Ｒ４／Ｒ５の出力に結合されている。Ｖｃｃｂの電位は、上昇すると、分圧器によって定義されインバータＲ６／Ｍ２の出力が論理ハイから論理ローに変化するレベルに到達する。出力信号は、インバータＩＶ３及びＩＶ４により、完全なＶｃｃｂ電位において、２回反転される。それによって、ＩＶ４の出力は、Ｖｃｃｂが完全な電位に達するときに論理ローと同等の値にある。やはりトランジスタＭ２は、制御可能なスイッチング手段を表すように示されており、例えば、制御ノードと高電位及び低電位ノードとを有するバイポーラ・トランジスタでありうる。
【００２０】
動作においては、Ｖｃｃａをパワーアップすることによって、Ｒ１の両端での電圧降下よりも小さなＶｃｃａの電位と同等な電位がＣに与えられることになる。Ｃにおける電位がＭ１のゲートにおけるスレショルド・ターンオン電位に到達すると、このトランジスタはオンになる。トランジスタＭ１がオンになることによって、ノードＤにおける論理ローの出力が確立され、この出力はインバータＩＶ１及びＩＶ２によって反転されて、論理ローをＮＯＲの第１の入力に提供する。ＶｃｃｂがＭ１の付勢を可能にする程度まで充分にパワーアップされると、回路６２のインバータＩＶ４は論理ローをＮＯＲの第２の入力に与え、それによって、そのゲートの出力において論理ハイ信号が確立され、ＲＥＳＥＴにおいてパワー・オン・リセット信号が開始される。
【００２１】
注意すべきであるが、回路１００は、２つの分圧器の組の抵抗の抵抗値を選択することによって、ＮＯＲが付勢信号を生じるＶｃｃａ及びＶｃｃｂの電位を定義するように修正することが可能である。また、レールＶｃｃａ及びＶｃｃｂのいずれかを他方よりも高電位にして、いずれかのレールにおける与えられた電位に対するリセットの付勢を定義することも可能である。
【００２２】
以上では、本発明を、特定の例示的な実施例を参照しながら説明したが、冒頭の特許請求の範囲の範囲内にあるすべての修正例や均等物がカバーされることが意図されている。
【図面の簡単な説明】
【図１】デュアル電源システムに結合される従来技術のパワー・オン・リセット回路を示す単純化された回路図である。
【図２】図１の従来技術によるパワー・オン・リセット回路の一部として用いられる従来技術による論理レベル・トランスレータを示す単純化された回路図である。
【図３】本発明によるデュアル電源用のパワー・オン・リセット回路を示す単純化された回路図である。
【図１】
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【図２】
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【図３】
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