(57)【特許請求の範囲】
【請求項１】
並列テスト実行の可否を制御する並列テスト信号と、バンク選択を制御するコンプレステスト信号に応じテストモード選択のためのテストモード制御信号を生成して出力するバンク選択制御部と、
バンク等と一対一対応し、前記テストモード制御信号及びバンク選択制御信号に応じ対応されるバンクを選択的に活性化させる複数個のバンク選択部とを備え、
前記テストモードは、前記バンク等を同時に選択し活性化させるオールバンクテストモード、及び、前記テストモード制御信号及び前記バンク選択制御信号に基づいて選択的に特定バンクだけを活性化させる部分バンクテストモードを含む
ことを特徴とするバンク選択が可能な並列テスト回路。
【請求項２】
前記バンク選択制御部は、
前記並列テスト信号が前記コンプレステスト信号より前に活性化されるとき、前記テストモード制御信号を出力することを特徴とする請求項１に記載のバンク選択が可能な並列テスト回路。
【請求項３】
前記複数個のバンク選択部は、
前記オールバンクテストモード時に前記テストモード制御信号に応じて前記複数個のバンク選択部の各出力信号を全てディスエーブルさせることを特徴とする請求項１に記載のバンク選択が可能な並列テスト回路。
【請求項４】
前記複数個のバンク選択部は、
前記テストモード制御信号が活性化されると全てのバンクを同時に選択して前記オールバンクテストモードを設定し、前記テストモード制御信号が非活性化されると前記バンク選択制御信号に応じて特定のバンクだけを選択して前記部分バンクテストモードを設定することを特徴とする請求項１に記載のバンク選択が可能な並列テスト回路。
【請求項５】
前記複数個のバンク選択部は、
電源電圧端と接地電圧端に直列に連結し、前記テストモード制御信号、前記バンク選択制御信号に応じてそれぞれ制御される第１〜第４のスイッチング素子と、
前記第２のスイッチング素子と並列に連結され、前記バンク選択制御信号に応じて制御される第５のスイッチング素子と、
前記第５のスイッチング素子の出力端にその一側が連結され、他側に接地電圧が印加されて前記テストモード制御信号に応じて制御される第６のスイッチング素子とを備えることを特徴とする請求項４に記載のバンク選択が可能な並列テスト回路。
【請求項６】
前記第１、第２及び第５のスイッチング素子はPMOSトランジスタであることを特徴とする請求項５に記載のバンク選択が可能な並列テスト回路。
【請求項７】
前記第３、第４及び第６のスイッチング素子はNMOSトランジスタであることを特徴とする請求項５に記載のバンク選択が可能な並列テスト回路。
【請求項８】
前記バンク選択制御部は、
論理演算部を備えることを特徴とする請求項１に記載のバンク選択が可能な並列テスト回路。
【請求項９】
前記論理演算部は、
前記コンプレステスト信号を反転する第１の反転部と、
前記第１の反転部の出力信号及び前記並列テスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する第２の反転部とを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１０】
前記論理演算部は、
前記並列テスト信号を反転する第１の反転部と、
前記第１の反転部の出力信号と前記コンプレステスト信号をNOR演算するNORゲートとを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１１】
前記論理演算部は、
前記並列テスト信号と前記コンプレステスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する反転部とを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１２】
前記論理演算部は、
前記並列テスト信号を反転する第１の反転部と、
前記コンプレステスト信号を反転する第２の反転部と、
前記第１及び第２の反転部の出力信号をNOR演算するNORゲートとを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１３】
前記論理演算部は、
前記並列テスト信号と前記コンプレステスト信号をNOR演算するNORゲートを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１４】
前記論理演算部は、
前記並列テスト信号を反転する第１の反転部と、
前記第１の反転部の出力信号及び前記コンプレステスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する第２の反転部とを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１５】
前記論理演算部は、
前記コンプレステスト信号を反転する反転部と、
前記反転部の出力信号及び前記並列テスト信号をNOR演算するNORゲートとを備えることを特徴とする請求項８に記載のバンク選択が可能な並列テスト回路。
【請求項１６】
並列テスト実行の可否を制御する並列テスト信号及びバンク選択を制御するためのコンプレステスト信号の論理演算を行なってテストモード制御信号を生成する第１の段階と、
前記テストモード制御信号の活性化時に全てのバンク選択信号を活性化させて全てのバンクを同時に選択してオールバンクテストモードを設定し、前記テストモード制御信号の非活性化時にバンク選択制御信号に応じ特定のバンクに対応されるバンク選択信号を活性化させ、当該バンクだけを選択して部分バンクテストモードを設定する第２の段階と、
選択されたバンクにデータを書込み／読出しして前記選択されたバンクをテストする第３の段階とを含む並列テスト方法。
【請求項１７】
前記並列テスト信号が印加されても前記コンプレステスト信号に応じて特定のバンクを選択的にテストすることを特徴とする請求項１６に記載の並列テスト方法。
【請求項１８】
前記並列テスト信号が前記コンプレステスト信号より前に活性化されることを特徴とする請求項１６に記載の並列テスト方法。
【請求項１９】
前記オールバンクテストモード時に前記テストモード制御信号に応じて前記複数個のバンク選択部の各出力信号を全てディスエーブルさせることを特徴とする請求項１６に記載の並列テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリテスト回路に関し、より詳しくはシリコンウェーハ上に集積化されている半導体チップに対する並列テストの際に、全てのバンクだけでなく望む特定バンクのみを選択的にテストすることができるようにする並列テスト回路及び該並列テスト方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のテストを行なうことにおいて、一度にテスト可能なチップの数に従いテスト時間が左右される。このような理由のため、テストに用いられるデータ入／出力ピンの数を減少させることになればテスト時間を短縮することができるので、並列テスト方法が用いられている。
【０００３】
このような並列テスト方法は、テストモードへの進入後テストコードを利用して全てのセルにデータを書き込んだ後、それぞれのデータをコンプレスしながら読み出してチップの不良可否をテストする。
【０００４】
図１は、従来並列テスト方法のうち読出し動作のための構成ブロック図である。
並列テスト時の各バンクB０〜B３(EVEN／ODD)の１６ビットデータはそれぞれコンプレスになり、対応する１つのデータパッドDQ２、DQ６、DQ９、 DQ１３を介し出力される。ここで、１つのバンクはハーフバンク(EVEN/ODD)に分けられて構成される。このとき、チップがフェイル(Fail)であればローレベルの信号が出力され、チップがパス(Pass)であればハイレベルの信号が出力される。
【０００５】
図２は、従来の並列テスト回路の構成を示す図である。図３は、図２のバンク選択部の回路構成を示す回路図である。
【０００６】
図２の並列テスト回路は各バンクに一対一対応し、バンク選択制御信号BA０、BA１及び並列テスト信号PTSに応じ対応されるバンクを選択的に活性化させるバンク選択部１２、１４、１６、１８を備える。すなわち、バンク選択部１２、１４、１６、１８は並列テスト信号PTSがローにディスエーブルされた状態では、バンク選択制御信号BA０、BA１に応じ出力が制御されて望むバンクを選択的に活性化させ、並列テスト信号PTSがハイにイネーブルされるとバンク選択制御信号BA０、BA１と係わりなく全てのバンク選択信号Out０〜Out３をローに出力して全てのバンクB０〜B３が同時に選択されるようにする。
【０００７】
このようなバンク選択部１２、１４、１６、１８は、PMOSトランジスタP１〜P３及びNMOSトランジスタN１〜N３を備える。PMOSトランジスタP１、P２及びNMOSトランジスタN１、N２は電源電圧PWRと接地電圧GNDとの間に直列連結され、PMOSトランジスタP１、P２のゲートはそれぞれ並列テスト信号PTS、バンク選択制御信号BA１の印加を受け、NMOSトランジスタN１、N２のゲートはそれぞれバンク選択制御信号BA０、BA１の印加を受ける。PMOSトランジスタP３はPMOSトランジスタP２と並列連結されてゲートにバンク選択信号BA０が印加され、NMOSトランジスタN３は出力端Outと接地電圧GNDとの間に連結されてゲートに並列テスト信号PTSの印加を受ける。
【０００８】
図４は、従来の並列テスト時のデータ書込み及び読出し動作に対する動作タイミング図である。
【０００９】
並列テストモードへの進入を表わすテストモードレジストセット信号TMRSが印加された後、書込み信号に応じ４つのデータパッドDQ２、DQ６、DQ９、DQ１３を介し印加されたデータは全てのバンクに同時に書き込まれ、読出し信号に応じ各バンクB０〜B３に書き込まれたデータはそれぞれコンプレスされて４つのデータパッドDQ２、DQ６、DQ９、DQ１３を介し出力される。すなわち、従来の並列テスト回路は４つのバンクのデータがそれぞれ１つのデータパッドを介して同時に出力される構造を有する。
【００１０】
このように、従来の並列テスト回路では並列テスト時に全てのバンクが同時に選択されるので、特定バンクのみを選択的にテストすることができず、ウェーハ内でバンクに対する依存性が分からない。さらに、他のチップと比べデータの相互関係を知ることができないという問題がある。
【特許文献１】米国特許第６６９３８４１号明細書
【特許文献２】米国特許第６４８３７６０号明細書
【特許文献３】米国特許第６４００６２３号明細書
【特許文献４】米国特許第６１６６９６７号明細書
【特許文献５】米国特許第６６６２３１５号明細書
【特許文献６】米国特許第６３８９５６３号明細書
【特許文献７】米国特許第６２６２９２８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述の問題を解決するための本発明の目的は並列テスト回路の構造を改善し、並列テストモード時にも望む特定バンクのみを選択的にテストすることができるようにすることにある。
【課題を解決するための手段】
【００１２】
本発明に係るバンク選択が可能な並列テスト回路は、並列テスト信号とコンプレステスト信号に応じテストモード選択のためのテストモード制御信号を生成して出力するバンク選択制御部と、バンク等と一対一対応し、テストモード制御信号及びバンク選択制御信号に応じ対応されるバンクを選択的に活性化させる複数個のバンク選択部とを備え、テストモードは、前記バンク等を同時に選択し活性化させるオールバンクテストモード、及び、前記テストモード制御信号及び前記バンク選択制御信号に基づいて選択的に特定バンクだけを活性化させる部分バンクテストモードを含むことを特徴とする。
【００１３】
本発明に係る並列テスト方法は、並列テスト実行の可否を制御する並列テスト信号及びバンク選択を制御するためのコンプレステスト信号の論理演算を行なってテストモード制御信号を生成する第１の段階と、前記テストモード制御信号の活性化時に全てのバンク選択信号を活性化させて全てのバンクを同時に選択してオールバンクテストモードを設定し、前記テストモード制御信号の非活性化時にバンク選択制御信号に応じ特定のバンクに対応されるバンク選択信号を活性化させ、当該バンクだけを選択して部分バンクテストモードを設定する第２の段階と、選択されたバンクにデータを書込み／読出しして前記選択されたバンクをテストする第３の段階とを含む。
【発明の効果】
【００１４】
本発明に係るバンク選択が可能な並列テスト回路は、コンプレステスト信号を追加してコンプレステスト信号と並列テスト信号を組み合わせて望む特定バンクだけを選択的にテストすることができるので、幾多のチップに対する比較不良分析時間を縮減することができ、テスト費用を軽減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る好ましい実施の形態をより詳しく説明する。
【００１６】
図５は、本発明に係る並列テスト回路の構成を示す回路図である。図６は、図５のバンク選択部２００〜５００の構成を示す回路図である。
本発明の並列テスト回路は、バンク選択制御部１００及び複数個のバンク選択部２００〜５００を備える。
【００１７】
バンク選択制御部１００は、並列テスト時に並列テスト信号PTSとコンプレステスト信号COMに応じテストモード(オールバンクテストモード、部分バンクテストモード)を選択するためのテストモード制御信号TMSを生成し、バンク選択部２００〜５００に出力する。ここで、オールバンクテストモードはテストモード制御信号TMSがハイに出力される場合で、バンク選択部２００〜５００の全ての出力信号Out０〜Out３がローに出力されて全てのバンクB０〜B３が同時に選択されテストされる。そして、部分バンクテストモードはテストモード制御信号TMSがローに出力される場合で、バンク選択制御信号BA０、BA１に応じバンク選択部２００〜５００の出力信号Out０〜Out３のうちいずれか１つだけがローに出力され、当該バンクのみ選択されテストされる。ここで、コンプレステスト信号COMは入／出力コンプレッション動作に関連する信号であるが、本発明ではテストモード制御信号TMSを制御するため用いられる。
【００１８】
バンク選択部２００〜５００はバンクB０〜B３と一対一対応し、テストモード制御信号TMSとバンク選択制御信号BA０、BA１に応じ対応されるバンクB０〜B３を選択的に活性化させるためのバンク選択信号Out０〜Out３を出力する。このとき、バンク制御信号BA０、BA１はバンクを選択するバンクアドレスであり、本発明ではこれを制御信号として用いる構成を示しているのでバンク選択信号と表現する。
【００１９】
図６は、バンク選択部２００〜５００の回路構成を示す回路図である。
本発明に係るバンク選択部２００〜５００は並列テスト信号PTSの代わりにテストモード制御信号TMSの印加を受けることを除いては、図３のバンク選択部１２、１４、１６、１８とその構成が同一である。したがって、バンク選択部２００〜５００の各構成要素に対する参照番号は図３と同様に付与しており、その説明は省略する。
【００２０】
図７Ａ及び図７Ｂは、本発明の第１及び第２の実施の形態に係るバンク選択制御部１００の構成を示す回路図である。
【００２１】
本実施の形態におけるバンク選択制御部１００は、並列テスト信号PTS及びコンプレステスト信号COMが全てハイの場合、テストモード制御信号TMSをローで出力する。
【００２２】
図７Ａのバンク選択制御部１００は、コンプレステスト信号COMを反転させて出力するインバータIV１、インバータIV１の出力信号と並列テスト信号PTSをNAND演算して出力するNANDゲートND１、及びNANDゲートND１の出力信号を反転させてテスト制御信号TMSを出力するインバータIV２を備える。そして、図７Ｂのバンク選択制御部１００は、並列テスト信号PTSを反転させて出力するインバータIV３、及びインバータIV３の出力信号とコンプレステスト信号COMをNOR演算してテスト制御信号TMSを出力するNORゲートNOR１を備える。
【００２３】
本実施の形態において全てのバンクB０〜B３を同時に選択して並列テストしようとする場合は、コンプレステスト信号COMをローで印加する。
【００２４】
図８Ａ及び図８Ｂは、本発明の第３及び第４の実施の形態に係るバンク選択制御部１００の構成を示す回路図である。
【００２５】
本実施の形態におけるバンク選択制御部１００は、並列テスト信号PTSはハイで、コンプレステスト信号COMはローの場合テストモード制御信号TMSをローで出力する。
【００２６】
図８Ａのバンク選択制御部１００は、並列テスト信号PTSとコンプレステスト信号COMをNAND演算して出力するNANDゲートND２、及びNANDゲートND２の出力信号を反転させてテスト制御信号TMSを出力するインバータIV４を備える。そして、図８Ｂのバンク選択制御部１００は並列テスト信号PTSを反転させて出力するインバータIV５、コンプレステスト信号COMを反転させて出力するインバータIV６及びインバータIV５、IV６の出力信号をNOR演算してテスト制御信号TMSを出力するNORゲートNOR２を備える。
【００２７】
本実施の形態において全てのバンクB０〜B３を同時に選択して並列テストしようとする場合は、コンプレステスト信号COMをハイで印加する。
【００２８】
図９Ａ及び図９Ｂは、本発明の第５及び第６の実施の形態に係るバンク選択制御部１００の構成を示す回路図である。
【００２９】
本実施の形態におけるバンク選択制御部１００は、並列テスト信号PTSはローで、コンプレステスト信号COMはハイの場合テストモード制御信号TMSをローで出力する。
【００３０】
図９Ａのバンク選択制御部１００は、並列テスト信号PTSを反転させて出力するインバータIV７、コンプレステスト信号COMを反転させて出力するインバータIV８、インバータIV７、IV８の出力信号をNAND演算して出力するNANDゲートND３、及びNANDゲートND３の出力信号を反転させてテストモード制御信号TMSを出力するインバータIV９を備える。そして、図９Ｂのバンク選択制御部１００は並列テスト信号PTSとコンプレステスト信号COMをNOR演算してテストモード制御信号TMSを出力するNORゲートを備える。
【００３１】
本実施の形態において全てのバンクB０〜B３を同時に選択して並列テストしようとする場合は、コンプレステスト信号COMをローで印加する。
【００３２】
図１０Ａ及び図１０Ｂは、本発明の第７及び第８の実施の形態に係るバンク選択制御部１００の構成を示す回路図である。
【００３３】
本実施の形態におけるバンク選択制御部１００は、並列テスト信号PTS及びコンプレステスト信号COMが全てローの場合テストモード制御信号TMSをローで出力する。
【００３４】
図１０Ａのバンク選択制御部１００は、並列テスト信号PTSを反転させて出力するインバータIV１０、インバータIV１０の出力信号とコンプレステスト信号 COMをNAND演算して出力するNANDゲートND４、及びNANDゲートND４の出力信号を反転させてテストモード制御信号TMSを出力するインバータIV１１を備える。そして、図１０Ｂのバンク選択制御部１００はコンプレステスト信号COMを反転させて出力するインバータIV１２、及びインバータIV１２の出力信号と並列テスト信号PTSをNOR演算するNORゲートNOR４を備える。
【００３５】
本実施の形態において全てのバンクB０〜B３を同時に選択してテストしようとする場合は、コンプレステスト信号COMをハイで印加する。
【００３６】
このように、本発明に係るバンク選択制御部はコンプレステスト信号COMの制御によって並列テスト信号PTSの出力を制御することにより、並列テストモード時にも特定のバンクを選択的にテストするようにする。そのための主な構成は図５に示しているが、これを含む半導体メモリ装置の並列テスト方法のうち読出し動作のための全体構成ブロック図は従来の図１と類似するので、全体構成図は省略する。
【００３７】
ただ、本発明による並列テストモード時に特定のバンクを選択する方法を、従来の図４と比較される図１１を参照して説明する。
【００３８】
図１１は、本発明に係るコンプレステストモードにおける書込み及び読出し動作を示すタイミング図である。
【００３９】
並列テストモードへの進入を表わす並列テスト信号PTSが印加された後、バンク選択のための本発明に係るコンプレステストモードへの進入を表わすコンプレステスト信号COMが印加されると、メモリテスト回路は並列テスト信号PTSとコンプレステスト信号COMの論理演算を行なってバンク選択部２００〜５００に印加されるテストモード制御信号TMSの出力を制御する。テストモード制御信号TMSがハイに活性化すると、バンク選択部２００〜５００は全てバンク選択信号Out０〜Out３をローに活性化させ全てのバンクB０〜B３を選択する。しかし、テストモード制御信号TMSがローに非活性化すると、バンク選択部２００〜５００はバンク選択制御信号BA０、BA１に応じバンク選択信号Out０〜Out３のうちいずれか１つだけをローに活性化させ、当該バンクだけを選択してデータを書込み／読出しする。
【００４０】
例えば、前述の第１の実施の形態においてバンク選択制御部１００は、並列テスト信号PTS及びコンプレステスト信号COMが全てハイに活性化すると、ローレベルのテスト制御信号TMSをバンク選択部２００〜５００に出力する。テスト制御信号TMSがローに印加されると、バンク選択部２００〜５００のPMOSトランジスタP１はオンとなり、NMOSトランジスタN３はオフとなる。これにより、バンク選択部２００〜５００の出力信号、すなわちバンク選択信号Out０〜Out３はバンク選択制御信号BA０、BA１に応じて制御され、表１のように特定バンクだけが選択されて活性化する。
【表１】
0004807959.tif 000002
【００４１】
したがって、データパッドDQ２、DQ６、DQ９、DQDを介し印加されたデータは、書込み命令の印加時にバンク選択制御信号BA０、BA１に応じて活性化された特定バンクにのみ書き込まれる。
【００４２】
さらに、読出し動作時にもバンク選択制御信号BA０、BA１に応じてテストを望む特定バンクのみ活性化し、当該バンクのデータのみ対応するデータパッドを介し出力される。このとき、選択されないバンクに対応するデータパッドの出力はハイに固定される。
【００４３】
もし、コンプレステスト信号COMがローに非活性化し印加されると、バンク選択制御部１００はハイレベルのテスト制御信号TMSをバンク選択部２００〜５００に出力する。これに従い、バンク選択部２００〜５００のNMOSトランジスタN３がオンとなり、バンク選択信号Out０〜Out３はバンク選択制御信号BA０、BA１と係わりなく全てローで出力されることにより、全てのバンクB０〜B３が同時に選択されテストされる。
【図面の簡単な説明】
【００４４】
【図１】従来の並列テスト方法のうち読出し動作のための構成ブロック図である。
【図２】従来の並列テスト回路の構成を示す回路図である。
【図３】図２のバンク選択部の回路構成を示す回路図である。
【図４】従来の並列テスト時のデータ書込み及び読出し動作に対する動作タイミング図である。
【図５】本発明に係る並列テスト回路の構成を示す回路図である。
【図６】図５のバンク選択部の構成を示す回路図である。
【図７Ａ】本発明の第１の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図７Ｂ】本発明の第２の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図８Ａ】本発明の第３の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図８Ｂ】本発明の第４の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図９Ａ】本発明の第５の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図９Ｂ】本発明の第６の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図１０Ａ】本発明の第７の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図１０Ｂ】本発明の第８の実施の形態に係るバンク選択制御部の構成を示す回路図である。
【図１１】本発明に係るコンプレステストモードにおける書込み及び読出し動作を示すタイミング図である。
【符号の説明】
【００４５】
１２、１４、１６、１８、２００〜５００    バンク選択部
１００    バンク選択制御部
【図１】
0004807959.tif 000003
【図２】
0004807959.tif 000004
【図３】
0004807959.tif 000005
【図４】
0004807959.tif 000006
【図５】
0004807959.tif 000007
【図６】
0004807959.tif 000008
【図７Ａ】
0004807959.tif 000009
【図７Ｂ】
0004807959.tif 000010
【図８Ａ】
0004807959.tif 000011
【図８Ｂ】
0004807959.tif 000012
【図９Ａ】
0004807959.tif 000013
【図９Ｂ】
0004807959.tif 000014
【図１０Ａ】
0004807959.tif 000015
【図１０Ｂ】
0004807959.tif 000016
【図１１】
0004807959.tif 000017