(57)【特許請求の範囲】
【請求項１】
抵抗とキャパシタと電圧増幅器とを備えたアナログ式のアクティブフィルタ回路であって、
前記キャパシタの第１電極をフィルタ回路に接続する第１アナログスイッチと、
前記キャパシタの第２電極をフィルタ回路に接続する第２アナログスイッチと
を有し、
前記第１アナログスイッチは、オン動作すると前記第１電極とフィルタ回路とを接続状態にさせ、オフ動作すると前記第１電極とフィルタ回路とを非接続状態にさせ、
前記第２アナログスイッチは、オン動作すると前記第２電極とフィルタ回路とを接続状態にさせ、オフ動作すると前記第２電極とフィルタ回路とを非接続状態にさせ、
前記電圧増幅器の電源投入時には前記各アナログスイッチをオフ動作させておき、前記電圧増幅器の電源投入後にフィルタ回路の出力電圧が安定した時点で前記各アナログスイッチをオフ動作からオン動作に切り替えさせ、前記電圧増幅器の電源遮断時には前記各アナログスイッチをオン動作からオフ動作に切り替えさせ、前記電圧増幅器の電源遮断時から次回の電源投入後にフィルタ回路の出力電圧が安定する時点まで前記各アナログスイッチをオフ動作のままにさせておくことを特徴とするフィルタ回路。
【請求項２】
請求項１に記載のフィルタ回路において、
前記キャパシタと前記各アナログスイッチとの接続点の電圧を一定電圧にクランプするクランプ回路を備えたことを特徴とするフィルタ回路。
【請求項３】
請求項２に記載のフィルタ回路において、
前記クランプ回路はツェナーダイオードによって構成され、前記一定電圧は当該ツェナーダイオードのツェナー電圧であることを特徴とするフィルタ回路。
【請求項４】
請求項１〜３のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器には正電源が供給され、
前記各アナログスイッチはＮチャネルＭＯＳトランジスタによって構成されることを特徴とするフィルタ回路。
【請求項５】
請求項１〜３のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器には負電源が供給され、
前記各アナログスイッチはＰチャネルＭＯＳトランジスタによって構成されることを特徴とするフィルタ回路。
【請求項６】
請求項１〜５のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器はオペアンプであることを特徴とするフィルタ回路。
【請求項７】
請求項１〜６のいずれか１項に記載のフィルタ回路は、１次ローパスフィルタ回路、１次ハイパスフィルタ回路、２次ローパスフィルタ回路、２次ハイパスフィルタ回路、１次バンドパスフィルタ回路、高域位相反転タイプ１次オールパスフィルタ回路、低域位相反転タイプ１次オールパスフィルタ回路、反転タイプ２次ローパスフィルタ回路、反転タイプ２次ハイパスフィルタ回路、反転タイプ１次バンドパスフィルタ回路からなるグループから選択されたいずれか１つの回路であることを特徴とするフィルタ回路。
【請求項８】
請求項１〜７のいずれか１項に記載のフィルタ回路において、
前記抵抗と前記キャパシタと前記電圧増幅器と前記各アナログスイッチとが１個の半導体チップ上に集積化されていることを特徴とするフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルタ回路に係り、詳しくは、アナログ式のアクティブフィルタ回路に関するものである。
【背景技術】
【０００２】
スイッチトキャパシタフィルタ（ＳＣＦ：Switched Capacitor Filter）回路は、アナログスイッチとキャパシタおよびオペアンプを用いた簡単な構成により、低周波領域のカットオフ周波数が得られるフィルタ回路である。
そのため、ＳＣＦ回路は、１個の半導体チップ（ワンチップ）上に集積化したモノリシックＩＣ（Integrated Circuit）によって構成された信号処理回路に内蔵するのに好適であり広く使用されている。
【０００３】
本出願人も、Ｃ−Ｖ（静電容量−電圧）変換回路の出力電圧に含まれる高調波ノイズをフィルタリングして除去するために、Ｃ−Ｖ変換回路の出力電圧を信号処理して物理量の変化に応じた信号を出力する信号処理回路にＳＣＦ回路を内蔵した容量型物理量検出センサを提案している（特許文献１参照）。
【特許文献１】特開２００２−４００４７号公報（第１〜６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＣＦ回路は、アナログスイッチのスイッチングによって所望のフィルタ特性を実現しているために高調波ノイズ（スイッチングノイズ）を発生するおそれがある。
そのため、ＳＣＦ回路の後段にローパスフィルタ回路を付加することにより、ＳＣＦ回路が発生した高調波ノイズをＳＣＦ回路の出力信号から除去する必要がある。
【０００５】
このローパスフィルタ回路には、アナログ式のアクティブフィルタが使用される。その理由として、アナログ式のアクティブフィルタは、スイッチングノイズを発生しないことに加え、ワンチップ上に集積化した場合に半導体チップを小型化可能なことがあげられる。
【０００６】
アナログ式のアクティブフィルタは、フィルタ回路を構成するキャパシタおよび抵抗によって規定される時定数により、電源投入時の立ち上がり特性が決定される。
そのため、アナログ式のアクティブフィルタは、電源が投入されてからフィルタ特性が安定して正常な出力信号が得られるまでにある程度の起動時間（起動遅延時間）を要することになり、高速起動が必要な場合や、電源の投入と遮断（電源オンオフ）が繰り返される間欠動作を高速に行う場合には使用できないという問題があった。
【０００７】
そこで、近年、アナログ式のアクティブフィルタを用いてローパスフィルタ回路を構成する場合に、電源投入時の起動時間を短縮することが要求されている。
また、ローパスフィルタ回路に限らず、アナログ式のアクティブフィルタを用いて各種フィルタ回路（ハイパスフィルタ回路、バンドパスフィルタ回路、オールパスフィルタ回路）を構成する場合においても、電源投入時の起動時間を短縮することが要求されている。
【０００８】
本発明は上記要求を満足させるためになされたものであって、その目的は、電源投入時の起動時間を短縮することが可能なフィルタ回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、
抵抗（Ｒａ，Ｒ１〜Ｒ３）とキャパシタ（Ｃｆｃ，Ｃ１，Ｃ２）と電圧増幅器（ＡＭＰ）とを備えたアナログ式のアクティブフィルタ回路であって、
前記キャパシタの第１電極をフィルタ回路に接続する第１アナログスイッチ（ＳＷ１）と、
前記キャパシタの第２電極をフィルタ回路に接続する第２アナログスイッチ（ＳＷ２）と
を有し、
前記第１アナログスイッチは、オン動作すると前記第１電極とフィルタ回路とを接続状態にさせ、オフ動作すると前記第１電極とフィルタ回路とを非接続状態にさせ、
前記第２アナログスイッチは、オン動作すると前記第２電極とフィルタ回路とを接続状態にさせ、オフ動作すると前記第２電極とフィルタ回路とを非接続状態にさせ、
前記電圧増幅器の電源投入時には前記各アナログスイッチをオフ動作させておき、前記電圧増幅器の電源投入後にフィルタ回路の出力電圧が安定した時点で前記各アナログスイッチをオフ動作からオン動作に切り替えさせ、前記電圧増幅器の電源遮断時には前記各アナログスイッチをオン動作からオフ動作に切り替えさせ、前記電圧増幅器の電源遮断時から次回の電源投入後にフィルタ回路の出力電圧が安定する時点まで前記各アナログスイッチをオフ動作のままにさせておくことを技術的特徴とする。
【００１０】
請求項２に記載の発明は、
請求項１に記載のフィルタ回路において、
前記キャパシタと前記各アナログスイッチとの接続点（ＣＩＮ１，ＣＩＮ２）の電圧を一定電圧にクランプするクランプ回路（ＺＤ１，ＺＤ２）を備えたことを技術的特徴とする。
【００１１】
請求項３に記載の発明は、
請求項２に記載のフィルタ回路において、
前記クランプ回路はツェナーダイオード（ＺＤ１，ＺＤ２）によって構成され、前記一定電圧は当該ツェナーダイオードのツェナー電圧であることを技術的特徴とする。
【００１２】
請求項４に記載の発明は、
請求項１〜３のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器には正電源が供給され、
前記各アナログスイッチはＮチャネルＭＯＳトランジスタによって構成されることを技術的特徴とする。
【００１３】
請求項５に記載の発明は、
請求項１〜３のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器には負電源が供給され、
前記各アナログスイッチはＰチャネルＭＯＳトランジスタによって構成されることを技術的特徴とする。
【００１４】
請求項６に記載の発明は、
請求項１〜５のいずれか１項に記載のフィルタ回路において、
前記電圧増幅器はオペアンプであることを技術的特徴とする。
【００１５】
請求項７に記載の発明は、
請求項１〜６のいずれか１項に記載のフィルタ回路は、１次ローパスフィルタ回路（１０，１００）、１次ハイパスフィルタ回路（２０）、２次ローパスフィルタ回路（３０）、２次ハイパスフィルタ回路（４０）、１次バンドパスフィルタ回路（５０）、高域位相反転タイプ１次オールパスフィルタ回路（６０）、低域位相反転タイプ１次オールパスフィルタ回路（７０）、反転タイプ２次ローパスフィルタ回路（８０）、反転タイプ２次ハイパスフィルタ回路、反転タイプ１次バンドパスフィルタ回路（９０）からなるグループから選択されたいずれか１つの回路であることを技術的特徴とする。
【００１６】
請求項８に記載の発明は、
請求項１〜７のいずれか１項に記載のフィルタ回路において、
前記抵抗と前記キャパシタと前記電圧増幅器と前記各アナログスイッチとが１個の半導体チップ上に集積化されていることを技術的特徴とする。
【発明の効果】
【００１７】
＜請求項１＞
請求項１の発明において、電圧増幅器（オペアンプＡＭＰ）の電源投入時には各アナログスイッチ（トランジスタＳＷ１，ＳＷ２）をオフ動作させ、フィルタ回路の出力電圧（出力端子ＯＵＴの電圧）が安定した時点で各アナログスイッチをオン動作させ、電圧増幅器の電源遮断時には各アナログスイッチをオフ動作させる。各アナログスイッチをオン動作させると、抵抗およびキャパシタによって規定されるフィルタ特性を確保できる。
【００１８】
そのため、請求項１のフィルタ回路では、電源投入時（時刻ｔ１，ｔ４）には各アナログスイッチをオフ動作させてキャパシタ（Ｃｆｃ）を電圧増幅器から切り離しているため、フィルタ回路の出力電圧を急峻に立ち上げることが可能になり、電源投入時の起動時間を短縮することができる。
その結果、請求項１のフィルタ回路は、高速起動が必要な場合や、間欠動作を高速に行う場合にも使用できる。
【００１９】
また、請求項１のフィルタ回路では、電源の投入と遮断が繰り返される間欠動作を行う場合に、電源遮断時（時刻ｔ３）には各スイッチをオフ動作させてキャパシタを電圧増幅器から切り離し、２回目のキャパシタの充電時（時刻ｔ５）に再び各スイッチをオン動作させることになる。
そのため、電源遮断から２回目の充電までの時間間隔が短ければ、キャパシタには１回目の充電時の電荷が十分に蓄積されており、キャパシタの両端間電圧は電源遮断時からほとんど下降していない。
よって、２回目の充電時（時刻ｔ５）におけるキャパシタの充電電流は、最初の充電時（時刻ｔ２）に比べて非常に小さくなる。
従って、請求項１のフィルタ回路では、間欠動作における２回目以降の充電時のキャパシタの充電電流を低減することが可能になり、その充電電流に対応した消費電流も低減されるため、低消費電力化を実現できる。
【００２０】
＜請求項２＞
請求項２の発明では、キャパシタと各アナログスイッチとの接続点（端子ＣＩＮ１，ＣＩＮ２）の電圧が、クランプ回路（ツェナーダイオードＺＤ１，ＺＤ２）によって一定電圧にクランプされる。
そのため、請求項２の発明によれば、キャパシタが過充電された場合に、各アナログスイッチに印加される電圧が過大になって各アナログスイッチが破壊されるのを防止できる。つまり、クランプ回路によって各アナログスイッチを保護できる。
【００２１】
＜請求項３＞
請求項３の発明では、キャパシタと各アナログスイッチとの接続点の電圧が、クランプ回路を構成するツェナーダイオード（ＺＤ１，ＺＤ２）のツェナー電圧でクランプされる。つまり、ツェナーダイオードは、各アナログスイッチの保護素子として機能する。
そして、請求項３の発明によれば、ツェナーダイオードだけでクランプ回路を構成できるため、フィルタ回路の低コスト化を図ることができる。
尚、ツェナーダイオードのツェナー電圧は、各アナログスイッチを確実に保護できるように、各アナログスイッチの耐電圧に応じてカット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【００２２】
＜請求項４：第１〜第９実施形態に該当＞
請求項４の発明では、電圧増幅器には正電源が供給され、各アナログスイッチはＮチャネルＭＯＳトランジスタによって構成されている。
その理由は、電圧増幅器に正電源が供給されている場合、各アナログスイッチのオフ動作時に各アナログスイッチに流れるキャパシタのリーク電流を低減するには、各アナログスイッチにＮチャネルＭＯＳトランジスタを使用する必要があるためである。
言い換えると、電圧増幅器に正電源が供給されている場合に、各アナログスイッチにＰチャネルＭＯＳトランジスタを使用すると、各アナログスイッチのオフ動作時に各アナログスイッチに流れるキャパシタのリーク電流が増大するため、請求項１の発明の前記作用・効果を十分に得ることができない。
【００２３】
＜請求項５：第１０実施形態に該当＞
請求項５の発明では、電圧増幅器には負電源が供給され、各アナログスイッチはＰチャネルＭＯＳトランジスタによって構成されている。
その理由は、電圧増幅器に負電源が供給されている場合、各アナログスイッチのオフ動作時に各アナログスイッチに流れるキャパシタのリーク電流を低減するには、各アナログスイッチにＰチャネルＭＯＳトランジスタを使用する必要があるためである。
言い換えると、電圧増幅器に負電源が供給されている場合に、各アナログスイッチにＮチャネルＭＯＳトランジスタを使用すると、各アナログスイッチのオフ動作時に各アナログスイッチに流れるキャパシタのリーク電流が増大するため、請求項１の発明の前記作用・効果を十分に得ることができない。
【００２４】
＜請求項６＞
請求項６の発明では、電圧増幅器にオペアンプを使用しているため、理想的なフィルタ回路を実現可能になり、請求項１〜５の発明の作用・効果を確実に得られる。
【００２５】
＜請求項７＞
請求項７に記載の発明によれば、１次ローパスフィルタ回路（１０，１００）、１次ハイパスフィルタ回路（２０）、２次ローパスフィルタ回路（３０）、２次ハイパスフィルタ回路（４０）、１次バンドパスフィルタ回路（５０）、高域位相反転タイプ１次オールパスフィルタ回路（６０）、低域位相反転タイプ１次オールパスフィルタ回路（７０）、反転タイプ２次ローパスフィルタ回路（８０）、反転タイプ２次ハイパスフィルタ回路、反転タイプ１次バンドパスフィルタ回路（９０）のいずれかのフィルタ回路を実現できる。
【００２６】
＜請求項８＞
請求項８の発明によれば、フィルタ回路は１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されているため、小型化できると共に低コストに提供できる。
【００２７】
＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
【００２８】
「第１アナログスイッチ」は、トランジスタＳＷ１に該当する。
「第２アナログスイッチ」は、トランジスタＳＷ２に該当する。
「電圧増幅器」は、オペアンプＡＭＰに該当する。
「クランプ回路」は、ツェナーダイオードＺＤ１，ＺＤ２に該当する。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
また、第２〜第９実施形態の作用・効果は、第１実施形態の作用・効果と同様であるため説明を省略してある。
【００３０】
＜第１実施形態＞
図１は、第１実施形態の１次ローパスフィルタ回路１０を示す回路図である。
アナログ式のアクティブフィルタを用いた１次ローパスフィルタ回路１０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒａ，Ｒｆｃ、キャパシタＣｆｃ、ＣＳＷ１ブロックから構成されている。
ＣＳＷ１ブロックは、ＮチャネルＭＯＳトランジスタＳＷ１，ＳＷ２、ツェナーダイオードＺＤ１，ＺＤ２、端子ＣＩＮ１，ＣＩＮ２，Ｉｎ１，Ｉｎ２，ＳＷＩＮから構成されている。
【００３１】
尚、キャパシタＣｆｃおよびＣＳＷ１ブロックを含めたフィルタ回路１０は、１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されている。
【００３２】
オペアンプＡＭＰは、電源電圧ＶDDの正電源（図示略）およびアースに接続されて電源供給がなされることにより単電源動作を行う。
オペアンプＡＭＰの反転入力端子（マイナス側入力端子）は、抵抗Ｒａを介してフィルタ回路１０の入力端子ＩＮに接続されると共に、抵抗Ｒｆｃを介してオペアンプＡＭＰの出力端子に接続されている。
オペアンプＡＭＰの出力端子は、フィルタ回路１０の出力端子ＯＵＴに接続されている。
オペアンプＡＭＰの非反転入力端子（プラス側入力端子）は端子ＲＥＦに接続され、端子ＲＥＦには電源電圧ＶDDとアース電圧（＝０Ｖ）との中点電圧（＝ＶDD／２）が印加されている。
【００３３】
各トランジスタＳＷ１，ＳＷ２のゲートは端子ＳＷＩＮに接続され、端子ＳＷＩＮには制御信号が印加されている。
そして、制御信号がハイレベルの場合に各トランジスタＳＷ１，ＳＷ２がオン動作し、制御信号がローレベルの場合に各トランジスタＳＷ１，ＳＷ２がオフ動作する。
つまり、各トランジスタＳＷ１，ＳＷ２は制御信号の論理レベルによってオンオフ動作が切り替えられるアナログスイッチとして機能する。
【００３４】
トランジスタＳＷ１のソースは、端子Ｉｎ１を介してオペアンプＡＭＰの反転入力端子に接続されている。
トランジスタＳＷ１のドレインは、ツェナーダイオードＺＤ１のカソードに接続されると共に、端子ＣＩＮ１を介してキャパシタＣｆｃの第１電極に接続されている。
ツェナーダイオードＺＤ１のアノードはアースに接続されている。つまり、ツェナーダイオードＺＤ１は、トランジスタＳＷ１のドレインとアースとの間に逆方向接続されている。
ＮチャネルＭＯＳトランジスタＳＷ１が形成されているＰ形基板（ウェル）はソースに接続され、トランジスタＳＷ１の基板電圧はソース電圧と等しくなっている。
【００３５】
トランジスタＳＷ２のソースは、端子Ｉｎ２を介してオペアンプＡＭＰの出力端子に接続されている。
トランジスタＳＷ２のドレインは、ツェナーダイオードＺＤ２のカソードに接続されると共に、端子ＣＩＮ２を介してキャパシタＣｆｃの第２電極（トランジスタＳＷ１に接続されている側の反対側の電極）に接続されている。
つまり、キャパシタＣｆｃは、各トランジスタＳＷ１，Ｗ２のドレイン間に接続されている。
ツェナーダイオードＺＤ２のアノードはアースに接続されている。つまり、ツェナーダイオードＺＤ２は、トランジスタＳＷ２のドレインとアースとの間に逆方向接続されている。
ＮチャネルＭＯＳトランジスタＳＷ２が形成されているＰ形基板はソースに接続され、トランジスタＳＷ２の基板電圧はソース電圧と等しくなっている。
【００３６】
図２は、フィルタ回路１０の間欠動作例を説明するためのタイミングチャートである。
図３は、フィルタ回路１０の間欠動作例を説明するためのフローチャートである。
【００３７】
オペアンプＡＭＰの電源が遮断されてフィルタ回路１０が動作を停止している初期状態（時刻ｔ０）では、電源電圧が０Ｖ、キャパシタＣｆｃの両端間電圧が０Ｖ、各トランジスタＳＷ１，ＳＷ２がオフ、出力端子ＯＵＴの電圧（出力電圧）が０Ｖ、消費電流が０になっている。この初期状態では、キャパシタＣｆｃが完全に放電しているものとする。
【００３８】
時刻ｔ１（ステップＳ１０１）において、最初に電源が投入（電源オン）されてオペアンプＡＭＰに電源電圧ＶDDが印加されたとき、各トランジスタＳＷ１，ＳＷ２はオフされている。
そのため、キャパシタＣｆｃの両端間電圧は０Ｖのままである。
そして、オペアンプＡＭＰは反転増幅器として機能するため、出力端子ＯＵＴの電圧は各抵抗Ｒａ，Ｒｆｃおよび各端子ＩＮ，ＲＥＦの印加電圧によって決定される電圧まで急峻に立ち上がる。この例では、出力端子ＯＵＴの当該電圧が電源電圧ＶDDとアース電圧との中点電圧（＝ＶDD／２）に設定されている。
このとき、フィルタ回路１０の消費電流は、オペアンプＡＭＰの動作に必要な一定の定常値になる。
【００３９】
時刻ｔ２（ステップＳ１０２）において、出力端子ＯＵＴの電圧が完全に安定した時点で各トランジスタＳＷ１，ＳＷ２がオンされる。
すると、各トランジスタＳＷ１，ＳＷ２を介してキャパシタＣｆｃに充電電流が流れて充電され、キャパシタＣｆｃの静電容量および各抵抗Ｒａ，Ｒｆｃの抵抗値によって規定される時定数に従い、キャパシタＣｆｃの両端間電圧は徐々に上昇して一定値ＶＴｎになる。
このとき、フィルタ回路１０の消費電流は、キャパシタＣｆｃの充電電流に対応して変化し、キャパシタＣｆｃの充電開始時（時刻ｔ２）には大きくなり、キャパシタＣｆｃが充電されるにつれて減少し、キャパシタＣｆｃが完全に充電された後は定常値になる。
【００４０】
そして、各トランジスタＳＷ１，ＳＷ２がオンすると、各トランジスタＳＷ１，ＳＷ２を介してキャパシタＣｆｃがオペアンプＡＭＰの反転入力端子と出力端子の間に接続され、フィルタ回路１０はキャパシタＣｆｃに抵抗Ｒｆｃが並列接続された不完全積分回路を構成するため、キャパシタＣｆｃおよび各抵抗Ｒａ，Ｒｆｃによって規定されるローパスフィルタ特性を確保できる。
【００４１】
時刻ｔ３（ステップＳ１０３）において、電源が遮断（電源オフ）されるのと同時に、各トランジスタＳＷ１，ＳＷ２がオフされる。
すると、キャパシタＣｆｃにリーク電流が流れて放電され、キャパシタＣｆｃの両端間電圧が徐々に下降する。
そして、オペアンプＡＭＰが動作を停止すると共に、各トランジスタＳＷ１，ＳＷ２がオフするとオペアンプＡＭＰとキャパシタＣｆｃの接続が遮断されるため、出力端子ＯＵＴの電圧は急峻に０Ｖまで立ち下がり、フィルタ回路１０の消費電流も０になる。
【００４２】
時刻ｔ４（ステップＳ１０４）において、２回目に電源が投入（電源オン）されてオペアンプＡＭＰに電源電圧ＶDDが印加されたとき、各トランジスタＳＷ１，ＳＷ２はオフされている。
そのため、オペアンプＡＭＰは反転増幅器として機能し、出力端子ＯＵＴの電圧は１回目の電源投入時（時刻ｔ１）と同じ電圧（＝ＶDD／２）まで急峻に立ち上がり、フィルタ回路１０の消費電流は定常値になる。
このとき、キャパシタＣｆｃはリーク電流によって放電されているものの、そのリーク電流は非常に小さいため、各時刻ｔ３，ｔ４の時間間隔が短ければ、キャパシタＣｆｃには１回目の充電時の電荷が十分に蓄積されており、キャパシタＣｆｃの両端間電圧は電源遮断時（時刻ｔ３）からほとんど下降していない。
【００４３】
時刻ｔ５（ステップＳ１０５）において、出力端子ＯＵＴの電圧が完全に安定した時点で各トランジスタＳＷ１，ＳＷ２が再びオンされる。
すると、各トランジスタＳＷ１，ＳＷ２を介してキャパシタＣｆｃに充電電流が流れて充電され、キャパシタＣｆｃの静電容量および各抵抗Ｒａ，Ｒｆｃの抵抗値によって規定される時定数に従い、キャパシタＣｆｃの両端間電圧は徐々に上昇して一定値ＶＴｎになる。
このとき、キャパシタＣｆｃには１回目の充電時の電荷が十分に蓄積されており、キャパシタＣｆｃの両端間電圧は電源遮断時（時刻ｔ３）からほとんど下降していないため、キャパシタＣｆｃの両端間電圧は１回目の充電時に比べて短時間で一定値ＶＴｎに到達する。
そして、キャパシタＣｆｃの充電電流が１回目の充電時に比べて非常に小さいため、その充電電流に対応して変化するフィルタ回路１０の消費電流も１回目の充電時に比べて非常に小さくなる。
【００４４】
その後、時刻ｔ３（ステップＳ１０３）と同様の動作が行われ、それ以降は時刻ｔ３〜時刻ｔ５（ステップＳ１０５）の動作が繰り返されることにより、フィルタ回路１０は電源の投入と遮断（電源オンオフ）が繰り返される間欠動作を行う。
【００４５】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００４６】
［１−１］図４は、従来のフィルタ回路の間欠動作例を説明するためのタイミングチャートである。
従来のフィルタ回路において、第１実施形態のフィルタ回路１０と異なるのは、ＣＳＷ１ブロック（各スイッチＳＷ１，ＳＷ２および各ツェナーダイオードＺＤ１，ＺＤ２）が省かれ、キャパシタＣｆｃがオペアンプＡＭＰの反転入力端子と出力端子の間に直接接続されている点だけである。
【００４７】
従来のフィルタ回路では、時刻ｔ１において、最初に電源が投入されてオペアンプＡＭＰに電源電圧ＶDDが印加されるのと同時に、キャパシタＣｆｃに充電電流が流れて充電され、キャパシタＣｆｃの静電容量および各抵抗Ｒａ，Ｒｆｃの抵抗値によって規定される時定数に従い、キャパシタＣｆｃの両端間電圧は徐々に上昇して一定値ＶＴｎになる。
このとき、従来のフィルタ回路の消費電流は、キャパシタＣｆｃの充電電流に対応して変化し、キャパシタＣｆｃの充電開始時（時刻ｔ１）には大きくなり、キャパシタＣｆｃが充電されるにつれて減少し、キャパシタＣｆｃが完全に充電された後は定常値になる。
【００４８】
次に、時刻ｔ３において、電源が遮断されると、キャパシタＣｆｃは前記時定数に従って放電し、キャパシタＣｆｃの両端間電圧は徐々に下降して短時間に０Ｖになる。
このとき、オペアンプＡＭＰにはキャパシタＣｆｃが接続されているため、出力端子ＯＵＴの電圧は、キャパシタＣｆｃの両端間電圧に対応して徐々に下降し短時間に０Ｖになる。
【００４９】
続いて、時刻ｔ４において、２回目に電源が投入されると、キャパシタＣｆｃの両端間電圧、出力端子ＯＵＴの電圧、消費電流はそれぞれ、１回目の電源投入時（時刻ｔ１）と同様に変化する。
【００５０】
このように、従来のフィルタ回路（アナログ式のアクティブフィルタを用いた１次ローパスフィルタ）は、キャパシタＣｆｃおよび各抵抗Ｒａ，Ｒｆｃによって規定される時定数により、電源投入時における出力端子ＯＵＴの電圧の立ち上がり特性が決定される。
そのため、従来のフィルタ回路は、電源が投入されてからフィルタ特性が安定して正常な出力信号が出力端子ＯＵＴから出力されるまでにある程度の起動時間（起動遅延時間）を要することになり、高速起動が必要な場合や、電源の投入と遮断（電源オンオフ）が繰り返される間欠動作を高速に行う場合には使用できない。
【００５１】
それに対して、第１実施形態のフィルタ回路１０では、電源投入時（時刻ｔ１，ｔ４）には各スイッチＳＷ１，ＳＷ２をオフ動作させてキャパシタＣｆｃをオペアンプＡＭＰから切り離しているため、出力端子ＯＵＴの電圧を急峻に立ち上げることが可能になり、電源投入時の起動時間を短縮することができる。
その結果、第１実施形態のフィルタ回路１０は、高速起動が必要な場合や、間欠動作を高速に行う場合にも使用できる。
【００５２】
［１−２］図４に示すように、従来のフィルタ回路では、電源が遮断されるとキャパシタＣｆｃは前記時定数に従って放電するため、電源遮断（時刻ｔ３）から２回目の電源投入（時刻ｔ４）までの時間間隔が短くても、２回目の電源投入時には、キャパシタＣｆｃに１回目の充電時の電荷がほとんど蓄積されておらず、キャパシタＣｆｃの両端間電圧は電源遮断時から大幅に下降している。
そのため、２回目の充電時（時刻ｔ４）におけるキャパシタＣｆｃの充電電流は、最初の充電時（時刻ｔ１）と同程度に大きくなる。
【００５３】
それに対して、第１実施形態のフィルタ回路１０では、電源遮断時（時刻ｔ３）には各スイッチＳＷ１，ＳＷ２をオフ動作させてキャパシタＣｆｃをオペアンプＡＭＰから切り離し、２回目のキャパシタＣｆｃの充電時（時刻ｔ５）に再び各スイッチＳＷ１，ＳＷ２をオン動作させている。
そのため、電源遮断から２回目の充電までの時間間隔が短ければ、キャパシタＣｆｃには１回目の充電時の電荷が十分に蓄積されており、キャパシタＣｆｃの両端間電圧は電源遮断時からほとんど下降していない。
よって、２回目の充電時（時刻ｔ５）におけるキャパシタＣｆｃの充電電流は、最初の充電時（時刻ｔ２）に比べて非常に小さくなる。
【００５４】
従って、第１実施形態のフィルタ回路１０では、間欠動作における２回目以降の充電時のキャパシタＣｆｃの充電電流を低減することが可能になり、その充電電流に対応した消費電流も低減されるため、低消費電力化を実現できる。
【００５５】
［１−３］トランジスタＳＷ１のドレイン電圧（端子ＣＩＮ１の電圧）は、トランジスタＳＷ１のドレインとアースとの間に逆方向接続されたツェナーダイオードＺＤ１のツェナー電圧（降伏電圧）でクランプされる。
また、トランジスタＳＷ２のドレイン電圧（端子ＣＩＮ２の電圧）は、トランジスタＳＷ２のドレインとアースとの間に逆方向接続されたツェナーダイオードＺＤ２のツェナー電圧でクランプされる。
【００５６】
そのため、各ツェナーダイオードＺＤ１，ＺＤ２を設けることにより、キャパシタＣｆｃが過充電された場合に、各トランジスタＳＷ１，ＳＷ２のドレイン電圧が過大になって各トランジスタＳＷ１，ＳＷ２が破壊されるのを防止できる。つまり、各ツェナーダイオードＺＤ１，ＺＤ２は、各トランジスタＳＷ１，ＳＷ２の保護素子として機能する。
尚、各ツェナーダイオードＺＤ１，ＺＤ２のツェナー電圧は、各トランジスタＳＷ１，ＳＷ２を確実に保護できるように、各トランジスタＳＷ１，ＳＷ２の耐電圧に応じてカット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【００５７】
［１−４］第１実施形態のフィルタ回路１０では、オペアンプＡＭＰに正電源が供給されて単電源動作を行うため、各トランジスタＳＷ１，ＳＷ２のオフ動作時に各トランジスタＳＷ１，ＳＷ２に流れるキャパシタCｆｃのリーク電流を低減するには、各トランジスタＳＷ１，ＳＷ２にＮチャネルＭＯＳトランジスタを使用する必要がある。
言い換えると、オペアンプＡＭＰに正電源が供給されている場合に、各トランジスタＳＷ１，ＳＷ２にＰチャネルＭＯＳトランジスタを使用すると、各トランジスタＳＷ１，ＳＷ２のオフ動作時に各トランジスタＳＷ１，ＳＷ２に流れるキャパシタCｆｃのリーク電流が増大するため、前記［１ー１］［１−２］の作用・効果を十分に得ることができない。
【００５８】
［１−５］第１実施形態によれば、フィルタ回路１０は１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されているため、小型化できると共に低コストに提供できる。
【００５９】
＜第２実施形態＞
図５（Ｂ）は、第２実施形態の１次ハイパスフィルタ回路２０を示す回路図である。
アナログ式のアクティブフィルタを用いた１次ハイパスフィルタ回路２０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒｂ、キャパシタＣｆｃ、ＣＳＷ１ブロックから構成されている。
尚、図５（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００６０】
すなわち、第２実施形態のフィルタ回路２０は、図５（Ａ）に示す公知の１次ハイパスフィルタ回路のキャパシタＣｆｃにＣＳＷ１ブロックを接続して構成されている。
そして、第２実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００６１】
＜第３実施形態＞
図６（Ｂ）は、第３実施形態の２次ローパスフィルタ回路３０を示す回路図である。
アナログ式のアクティブフィルタを用いた２次ローパスフィルタ回路３０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１，Ｒ２、キャパシタＣ１，Ｃ２、ＣＳＷ１ブロックから構成されている。
尚、図６（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００６２】
すなわち、第３実施形態のフィルタ回路３０は、図６（Ａ）に示す公知の２次ローパスフィルタ回路の各キャパシタＣ１，Ｃ２にそれぞれＣＳＷ１ブロックを接続して構成されている。
そして、第３実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００６３】
＜第４実施形態＞
図７（Ｂ）は、第４実施形態の２次ハイパスフィルタ回路４０を示す回路図である。
アナログ式のアクティブフィルタを用いた２次ハイパスフィルタ回路３０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１，Ｒ２、キャパシタＣ１，Ｃ２、ＣＳＷ１ブロックから構成されている。
尚、図７（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００６４】
すなわち、第４実施形態のフィルタ回路４０は、図７（Ａ）に示す公知の２次ハイパスフィルタ回路の各キャパシタＣ１，Ｃ２にそれぞれＣＳＷ１ブロックを接続して構成されている。
そして、第４実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００６５】
＜第５実施形態＞
図８（Ｂ）は、第５実施形態の１次バンドパスフィルタ回路５０を示す回路図である。
アナログ式のアクティブフィルタを用いた１次バンドパスフィルタ回路５０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１，Ｒ２、キャパシタＣ１，Ｃ２、ＣＳＷ１ブロックから構成されている。
尚、図８（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００６６】
すなわち、第５実施形態のフィルタ回路５０は、図８（Ａ）に示す公知の１次バンドパスフィルタ回路の各キャパシタＣ１，Ｃ２にそれぞれＣＳＷ１ブロックを接続して構成されている。
そして、第５実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００６７】
＜第６実施形態＞
図９（Ｂ）は、第６実施形態の高域位相反転タイプ１次オールパスフィルタ回路６０を示す回路図である。
アナログ式のアクティブフィルタを用いた高域位相反転タイプ１次オールパスフィルタ回路６０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１〜Ｒ３、キャパシタＣ１、ＣＳＷ１ブロックから構成されている。
尚、図９（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００６８】
すなわち、第６実施形態のフィルタ回路６０は、図９（Ａ）に示す公知の高域位相反転タイプ１次オールパスフィルタ回路のキャパシタＣ１にＣＳＷ１ブロックを接続して構成されている。
そして、第６実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００６９】
＜第７実施形態＞
図１０（Ｂ）は、第７実施形態の低域位相反転タイプ１次オールパスフィルタ回路７０を示す回路図である。
アナログ式のアクティブフィルタを用いた低域位相反転タイプ１次オールパスフィルタ回路７０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１〜Ｒ３、キャパシタＣ１、ＣＳＷ１ブロックから構成されている。
尚、図１０（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００７０】
すなわち、第７実施形態のフィルタ回路７０は、図１０（Ａ）に示す公知の低域位相反転タイプ１次オールパスフィルタ回路のキャパシタＣ１にＣＳＷ１ブロックを接続して構成されている。
そして、第７実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００７１】
＜第８実施形態＞
図１１（Ｂ）は、第８実施形態の反転タイプ２次ローパスフィルタ回路８０を示す回路図である。
アナログ式のアクティブフィルタを用いた反転タイプ２次ローパスフィルタ回路８０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１〜Ｒ３、キャパシタＣ１，Ｃ２、ＣＳＷ１ブロックから構成されている。
尚、図１１（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００７２】
すなわち、第８実施形態のフィルタ回路８０は、図１１（Ａ）に示す公知の反転タイプ２次ローパスフィルタ回路の各キャパシタＣ１，Ｃ２にそれぞれＣＳＷ１ブロックを接続して構成されている。
そして、第８実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
尚、同様にして反転タイプ２次ハイパスフィルタ回路も構成できる。
【００７３】
＜第９実施形態＞
図１２（Ｂ）は、第９実施形態の反転タイプ１次バンドパスフィルタ回路９０を示す回路図である。
アナログ式のアクティブフィルタを用いた反転タイプ１次バンドパスフィルタ回路９０は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒ１〜Ｒ３、キャパシタＣ１，Ｃ２、ＣＳＷ１ブロックから構成されている。
尚、図１２（Ｂ）では、ＣＳＷ１ブロックの端子ＳＷＩＮを省略している。
【００７４】
すなわち、第９実施形態のフィルタ回路９０は、図１２（Ａ）に示す公知の反転タイプ１次バンドパスフィルタ回路の各キャパシタＣ１，Ｃ２にそれぞれＣＳＷ１ブロックを接続して構成されている。
そして、第９実施形態においても、第１実施形態と同様に、オペアンプＡＭＰは、電源電圧ＶDDの正電源から電源供給がなされて単電源動作を行う。
【００７５】
＜第１０実施形態＞
図１３は、第１０実施形態の１次ローパスフィルタ回路１００を示す回路図である。
アナログ式のアクティブフィルタを用いた１次ローパスフィルタ回路１００は、オペアンプＡＭＰ、入力端子ＩＮ、出力端子ＯＵＴ、端子ＲＥＦ、抵抗Ｒａ，Ｒｆｃ、キャパシタＣｆｃ、ＣＳＷ２ブロックから構成されている。
【００７６】
第１０実施形態のフィルタ回路１００において、第１実施形態のフィルタ回路１０と異なるのは以下の点だけである。
【００７７】
［ア］オペアンプＡＭＰは、電源電圧−ＶDDの負電源（図示略）およびアースに接続されて電源供給がなされることにより単電源動作を行う。
オペアンプＡＭＰの非反転入力端子には、端子ＲＥＦを介して電源電圧−ＶDDとアース電圧との中点電圧（＝−ＶDD／２）が印加されている。
【００７８】
［イ］ＣＳＷ１ブロックがＣＳＷ２ブロックに置き換えられている。ＣＳＷ２ブロックは、ＰチャネルＭＯＳトランジスタＳＷ１，ＳＷ２、ツェナーダイオードＺＤ１，ＺＤ２、端子ＣＩＮ１，ＣＩＮ２，Ｉｎ１，Ｉｎ２，ＳＷＩＮから構成されている。
【００７９】
端子ＳＷＩＮに印加される制御信号がローレベルの場合に各トランジスタＳＷ１，ＳＷ２がオン動作し、制御信号がハイレベルの場合に各トランジスタＳＷ１，ＳＷ２がオフ動作する。
【００８０】
トランジスタＳＷ１のドレインは、端子Ｉｎ１を介してオペアンプＡＭＰの反転入力端子に接続されている。
トランジスタＳＷ１のソースは、ツェナーダイオードＺＤ１のアノードに接続されると共に、端子ＣＩＮ１を介してキャパシタＣｆｃの第１電極に接続されている。
ツェナーダイオードＺＤ１のカソードはアースに接続されている。つまり、ツェナーダイオードＺＤ１は、トランジスタＳＷ１のソースとアースとの間に順方向接続されている。
ＰチャネルＭＯＳトランジスタＳＷ１が形成されているＮ形基板（ウェル）はソースに接続され、トランジスタＳＷ１の基板電圧はソース電圧と等しくなっている。
【００８１】
トランジスタＳＷ２のドレインは、端子Ｉｎ２を介してオペアンプＡＭＰの出力端子に接続されている。
トランジスタＳＷ２のソースは、ツェナーダイオードＺＤ２のアノードに接続されると共に、端子ＣＩＮ２を介してキャパシタＣｆｃの第２電極（トランジスタＳＷ１に接続されている側の反対側の電極）に接続されている。
つまり、キャパシタＣｆｃは、各トランジスタＳＷ１，Ｗ２のソース間に接続されている。
ツェナーダイオードＺＤ２のカソードはアースに接続されている。つまり、ツェナーダイオードＺＤ２は、トランジスタＳＷ２のソースとアースとの間に順方向接続されている。
ＰチャネルＭＯＳトランジスタＳＷ２が形成されているＮ形基板はソースに接続され、トランジスタＳＷ２の基板電圧はソース電圧と等しくなっている。
【００８２】
［第１０実施形態の作用・効果］
第１０実施形態によれば、第１実施形態の前記［１ー１］［１−２］［１−５］の作用・効果に加えて、以下の作用・効果を得ることができる。
【００８３】
［１０−１］トランジスタＳＷ１のソース電圧（端子ＣＩＮ１の電圧）は、トランジスタＳＷ１のソースとアースとの間に順方向接続されたツェナーダイオードＺＤ１のツェナー電圧でクランプされる。
また、トランジスタＳＷ２のソース電圧（端子ＣＩＮ２の電圧）は、トランジスタＳＷ２のソースとアースとの間に順方向接続されたツェナーダイオードＺＤ２のツェナー電圧でクランプされる。
そのため、各ツェナーダイオードＺＤ１，ＺＤ２を設けることにより、キャパシタＣｆｃが過充電された場合に、各トランジスタＳＷ１，ＳＷ２のソース電圧が過大になって各トランジスタＳＷ１，ＳＷ２が破壊されるのを防止できる。
【００８４】
［１０−２］第１０実施形態のフィルタ回路１００では、オペアンプＡＭＰに負電源が供給されて単電源動作を行うため、各トランジスタＳＷ１，ＳＷ２のオフ動作時に各トランジスタＳＷ１，ＳＷ２に流れるキャパシタCｆｃのリーク電流を低減するには、各トランジスタＳＷ１，ＳＷ２にＰチャネルＭＯＳトランジスタを使用する必要がある。
言い換えると、第１０実施形態のようにオペアンプＡＭＰに負電源が供給されている場合に、第１実施形態のように各トランジスタＳＷ１，ＳＷ２にＮチャネルＭＯＳトランジスタを使用すると、各トランジスタＳＷ１，ＳＷ２のオフ動作時に各トランジスタＳＷ１，ＳＷ２に流れるキャパシタCｆｃのリーク電流が増大するため、前記［１ー１］［１−２］の作用・効果を十分に得ることができない。
【００８５】
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００８６】
［１］上記各実施形態では、キャパシタＣｆｃ，Ｃ１，Ｃ２を含めたフィルタ回路がワンチップ上に集積化されたモノリシックＩＣによって構成されている。
しかし、キャパシタＣｆｃ，Ｃ１，Ｃ２の静電容量が大きい場合には、当該キャパシタをフィルタ回路と一緒に集積化すると、半導体チップ上における当該キャパシタの占有面積が大きくなって半導体チップの小型化が阻害されるため、フィルタ回路が集積化されたモノリシックＩＣに対してキャパシタＣｆｃ，Ｃ１，Ｃ２を外付けするようにしてもよい。
【００８７】
［２］上記各実施形態では、オペアンプＡＭＰの非反転入力端子に端子ＲＥＦを介して電源電圧ＶDD，−ＶDDとアース電圧との中点電圧（＝ＶDD／２，−ＶDD／２）が印加されている。
しかし、オペアンプＡＭＰの非反転入力端子には、前記中点電圧に限らず、適宜な電圧（例えば、アース電圧）を印加してもよい。
また、上記各実施形態ではオペアンプＡＭＰを単電源動作させているが、正負二電源動作させてもよい。
【００８８】
［３］上記各実施形態では、電圧増幅器としてオペアンプＡＭＰを使用しているため、理想的なフィルタ回路を実現可能になり、前記［１−１］［１−２］の作用・効果を確実に得られる。
しかし、オペアンプＡＭＰを十分な電圧増幅度を有した適宜な電圧増幅回路に置き換えてもよい。
【００８９】
［４］上記各実施形態では、各トランジスタＳＷ１，ＳＷ２の破壊防止に各ツェナーダイオードＺＤ１，ＺＤ２を用いるだけであるため、フィルタ回路の低コスト化を図ることができる。
しかし、各ツェナーダイオードＺＤ１，ＺＤ２を、キャパシタＣｆｃと各トランジスタＳＷ１，ＳＷ２との接続点である端子ＣＩＮ１，ＣＩＮ２の電圧を一定電圧にクランプする適宜な構成のクランプ回路に置き換えてもよい。
【００９０】
［５］第２〜第９実施形態において、第１０実施形態と同様に、ＣＳＷ１ブロックをＣＳＷ２ブロックに置き換えると共に、オペアンプＡＭＰに負電源を供給してもよく、その場合には第１０実施形態と同様の作用・効果が得られる。
【図面の簡単な説明】
【００９１】
【図１】本発明を具体化した第１実施形態の１次ローパスフィルタ回路１０を示す回路図。
【図２】フィルタ回路１０の間欠動作例を説明するためのタイミングチャート。
【図３】フィルタ回路１０の間欠動作例を説明するためのフローチャート。
【図４】従来のフィルタ回路の間欠動作例を説明するためのタイミングチャート。
【図５】図５（Ａ）は公知の１次ハイパスフィルタ回路を示す回路図。図５（Ｂ）は第２実施形態の１次ハイパスフィルタ回路２０を示す回路図。
【図６】図６（Ａ）は公知の２次ローパスフィルタ回路を示す回路図。図６（Ｂ）は第３実施形態の２次ローパスフィルタ回路３０を示す回路図。
【図７】図７（Ａ）は公知の２次ハイパスフィルタ回路を示す回路図。図７（Ｂ）は第４実施形態の２次ハイパスフィルタ回路４０を示す回路図。
【図８】図８（Ａ）は公知の１次バンドパスフィルタ回路を示す回路図。図８（Ｂ）は第５実施形態の１次バンドパスフィルタ回路５０を示す回路図。
【図９】図９（Ａ）は公知の高域位相反転タイプ１次オールパスフィルタ回路を示す回路図。図９（Ｂ）は第６実施形態の高域位相反転タイプ１次オールパスフィルタ回路６０を示す回路図。
【図１０】図１０（Ａ）は公知の低域位相反転タイプ１次オールパスフィルタ回路を示す回路図。図１０（Ｂ）は第７実施形態の低域位相反転タイプ１次オールパスフィルタ回路７０を示す回路図。
【図１１】図１１（Ａ）は公知の反転タイプ２次ローパスフィルタ回路を示す回路図。図１１（Ｂ）は第８実施形態の反転タイプ２次ローパスフィルタ回路８０を示す回路図。
【図１２】図１２（Ａ）は公知の反転タイプ１次バンドパスフィルタ回路を示す回路図。図１２（Ｂ）は第９実施形態の反転タイプ１次バンドパスフィルタ回路９０を示す回路図。
【図１３】第１０実施形態の１次ローパスフィルタ回路１００を示す回路図。
【符号の説明】
【００９２】
１０，２０，３０，４０，５０，６０，７０，８０，９０…フィルタ回路
Ｒａ，Ｒｂ，Ｒ１〜Ｒ３…抵抗
Ｃｆｃ…キャパシタ
ＡＭＰ…オペアンプ
ＳＷ１，ＳＷ２…トランジスタ
ＺＤ１，ＺＤ２…ツェナーダイオード
ＩＮ…入力端子
ＯＵＴ…出力端子
【図１】
0004730153.tif 000002
【図２】
0004730153.tif 000003
【図３】
0004730153.tif 000004
【図４】
0004730153.tif 000005
【図５】
0004730153.tif 000006
【図６】
0004730153.tif 000007
【図７】
0004730153.tif 000008
【図８】
0004730153.tif 000009
【図９】
0004730153.tif 000010
【図１０】
0004730153.tif 000011
【図１１】
0004730153.tif 000012
【図１２】
0004730153.tif 000013
【図１３】
0004730153.tif 000014