(57)【特許請求の範囲】
【請求項１】
（ａ)スクライブ領域によって区画された複数のチップ領域それぞれに半導体素子が形成された半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハの裏面の外周部に、その内径が前記複数のチップ領域を囲む最小の円の径より大きいリング状の部材を接着する工程と、
（ｃ）前記リング状の部材が形成された前記半導体ウエハの裏面にテープを貼り付ける工程と、
（ｄ）前記（ｃ）工程の後、前記半導体ウエハを、その表面が前記リング状の部材の前記内径より小さい支持台に搭載し、前記半導体ウエハの裏面を前記支持台により支持する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体ウエハの前記スクライブ領域を切断し、複数の半導体チップに分割する工程と、
（ｆ）前記（ｅ）工程の後、前記複数の半導体チップを前記テープから剥離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ)スクライブ領域によって区画された複数のチップ領域それぞれに半導体素子が形成された半導体ウエハを準備する工程であって、前記半導体ウエハの裏面の外周部に、その内径が前記複数のチップ領域を囲む最小の円の径より大きいリング状の部材が接着されている工程と、
（ｂ）前記リング状の部材が形成された前記半導体ウエハの裏面にテープを貼り付ける工程と、
（ｃ）前記（ｂ）工程の後、前記半導体ウエハを、その表面が前記リング状の部材の前記内径より小さい支持台に搭載し、前記半導体ウエハの裏面を前記支持台により支持する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体ウエハの前記スクライブ領域を切断し、複数の半導体チップに分割する工程と、
（ｅ）前記（ｄ）工程の後、前記複数の半導体チップを前記テープから剥離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ)スクライブ領域によって区画された複数のチップ領域それぞれに半導体素子が形成された半導体ウエハを準備する工程であって、前記半導体ウエハの裏面の外周部に、その内径が前記複数のチップ領域を囲む最小の円の径より大きいリング状の部材が接着され、前記リング状の部材が形成された前記半導体ウエハの裏面にテープが貼り付けられている前記半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハを、その表面が前記リング状の部材の前記内径より小さい支持台に搭載し、前記半導体ウエハの裏面を前記支持台により支持する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体ウエハの前記スクライブ領域を切断し、複数の半導体チップに分割する工程と、
（ｄ）前記（ｃ）工程の後、前記複数の半導体チップを前記テープから剥離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記（ａ）工程の前記半導体ウエハは、前記裏面の全面が研磨されていることを特徴とする請求項１〜請求項３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハおよび半導体装置の製造の技術に関し、特に、大口径の半導体ウエハを用いて形成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置（半導体集積回路装置）の低コスト化等を図る一つの手段として、１枚の半導体ウエハから製造される装置（チップ）の取得数を多くするため、大口径の半導体ウエハを用いた半導体装置の製造方法が検討されている。
【０００３】
一方、追って詳細に説明するように、半導体装置の性能を維持し、また、向上させるためには、基板（その製造工程においては半導体ウエハ）を薄くすることが必要である。
【０００４】
従って、このような半導体ウエハの大口径化と装置（基板）の薄膜化との要求を満たすために種々の工夫がなされている。
【０００５】
例えば、特開平１１−１２１４６６号公報には、大口径化し、その機械的強度を高める等のため厚くなっているシリコンウエハの両主面にウエハ周辺部を残して広い領域にわたって第１及び第２凹部を形成することにより、高抵抗率層の厚さを薄くし、半導体装置の応答速度等を向上させる技術が開示されている。
【０００６】
また、特開２０００−４０８３３号公報には、低抵抗率層の形成時のウエハの主面に形成された凹部にレジストが残留せず、素子の特性のばらつきを小さくし、歩留りを向上させる技術が開示されている。この凹部は、ウエハの厚さを薄くし、半導体装置の応答速度等を向上させるためのものである。
【０００７】
さらに、特開平１０−８３９７６号公報には、ダイシングソーによる切断線よりも幅の広い切断用溝を形成することによって、半導体チップを切り出す際の損傷の低減を図る技術が開示されている。
【０００８】
また、特開平９−３３０８９１号公報には、スクライブライン内に、逆三角形の溝をダイシングライン用の溝として、ウエハ基板上に作り込むことにより、スクライブラインの切断時のチップのクラック現象やダイシングのずれを防ぐ技術が開示されている。
【特許文献１】特開平１１−１２１４６６号公報
【特許文献２】特開２０００−４０８３３号公報
【特許文献３】特開平１０−８３９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らは、半導体装置、特に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolor Transistor）を有する半導体集積回路の研究、開発に従事しており、１枚の半導体ウエハから製造される装置（チップ）の取得数を多くするため、大口径、例えば、８インチ（１インチ＝２．５４ｃｍ）以上の半導体ウエハを用いた半導体装置の製造方法を検討している。
【００１０】
また、１）半導体装置の放熱特性を向上させるため、２）パッケージの薄型化を図る、もしくは、半導体チップの積層化を図るためには、基板（その製造工程においては半導体ウエハ）を薄くすることが必要である。また、ＩＧＢＴのように、基板に対し縦方向に電流が流れる半導体素子においては、基板の厚さが半導体素子の性能に大きく影響する。
【００１１】
従って、薄く、口径の大きい半導体ウエハの使用が必要となるが、このような半導体ウエハは、次のような問題を有する。
【００１２】
即ち、１）割れやすく、取り扱い（ハンドリング）が困難になる、２）また、半導体ウエハ自身の機械的強度が小さく、反りや歪みが発生しやすい。このような反りや歪みは、半導体ウエハ上に積層される膜の応力によりさらに大きくなり、製造工程中に割れやすくなる。また、結晶欠陥の発生の原因となる。さらに、反りや歪みが生じた後の半導体ウエハにおいては、例えば、フォトリソグラフィー工程における焦点が合いにくく、素子を構成するパターンの製造に影響を与え得る。また、半導体ウエハを吸着して保持するような装置を用いる場合、吸着し、固定することができず、その後の処理が行えなくなる。また、半導体ウエハの搬送も困難となる。３）特に、半導体装置の製造工程の最終段階において、半導体ウエハを切断し各チップ毎に個片化する（ダイシングの）際には、半導体ウエハに機械的な応力が加わり、半導体ウエハが割れやすい。このダイシングは、半導体装置の製造工程の最終段階で行われるため、製品の歩留まりやＴＡＴ（turn around time）に与える影響は大きい。
【００１３】
また、半導体ウエハの大口径化が進むと、半導体ウエハ自身の強度を保持するためにある程度の膜厚が必要となる。例えば、前述の８インチの半導体ウエハにおいては、１ｍｍ程度の厚さが必要であると言われている。
【００１４】
従って、最終的な製品に要求される基板と同等の薄さで、大口径の半導体ウエハを形成し、また、それを用いて半導体装置を製造することは困難であり、その製造工程において、半導体ウエハを裏面より研磨等することによりその厚さを小さくする工程が必要となってくる。
【００１５】
しかしながら、前述したように、薄い半導体ウエハは、割れやすい等の問題があり、薄膜化処理の方法やそのタイミング等を、半導体装置の製造工程をふまえて種々検討する必要がある。
【００１６】
本発明の目的は、半導体ウエハを薄膜化した後も、その強度を維持することにある。
【００１７】
また、本発明の他の目的は、半導体ウエハを薄膜化した後も、その強度を維持することにより、半導体ウエハの反りや割れを低減することにある。また、半導体ウエハを薄膜化した後の処理を行い易くすることにある。
【００１８】
また、本発明の他の目的は、半導体装置の特性を向上させ、また、その歩留まりやＴＡＴを向上させることにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
（１）本発明の半導体装置の製造方法は、半導体ウエハの裏面の内部領域を研磨することにより前記半導体ウエハの裏面の外周部に突起を形成した後、半導体ウエハを、その表面が前記半導体ウエハの内部領域より小さい支持台に搭載し、前記半導体ウエハの裏面の内部領域を前記支持台により支持し、半導体ウエハのスクライブ領域を切断するものである。
【００２２】
（２）また、本発明の半導体装置の製造方法は、半導体ウエハのチップ領域上に半導体素子や配線等を形成し、これらの上部に、これらを覆う最上層の絶縁膜である保護膜を形成し、半導体ウエハの裏面の内部領域を研磨することにより前記半導体ウエハの裏面の外周部に突起を形成した後、半導体ウエハを、その表面が前記半導体ウエハの内部領域より小さい支持台に搭載し、前記半導体ウエハの裏面の内部領域を前記支持台により支持し、半導体ウエハの処理、例えば、ダイシングや、成膜を行うものである。この半導体ウエハの裏面の内部領域の研磨工程は、保護膜の形成後に限られず、半導体素子や配線の形成工程から保護膜の形成までの間に行ってもよい。また、半導体ウエハの裏面の内部領域を研磨した後に、半導体ウエハの裏面にイオン打ち込みや成膜を行ってもよい。
【００２３】
（３）また、本発明の半導体ウエハは、（ａ)スクライブ領域によって区画された複数のチップ領域を有し、その裏面の内部領域がその外周部より窪んだ半導体ウエハであって、内部領域の径（ｄ４）は、複数のチップ領域を囲む最小の円の径（ｄ２）より大きく、（ｂ）前記チップ領域には、半導体素子が形成され、（ｃ）前記半導体ウエハの表面の前記スクライブ領域上には、溝が形成されているものである。
【発明の効果】
【００２４】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２５】
（１）半導体ウエハの裏面の内部領域を研磨することにより前記半導体ウエハの裏面の外周部に突起を形成した後、半導体ウエハを、その表面が前記半導体ウエハの内部領域より小さい支持台に搭載し、前記半導体ウエハの裏面の内部領域を前記支持台により支持し、半導体ウエハの表面のスクライブ領域を切断したので、半導体ウエハを薄膜化した後も、その強度を維持することができる。また、半導体ウエハの反りや割れを低減することができる。また、半導体ウエハを薄膜化した後の処理を行い易くすることができる。また、半導体装置の特性を向上させ、また、その歩留まりやＴＡＴを向上させることができる。
【００２６】
（２）また、スクライブ領域によって区画された複数のチップ領域を有する半導体ウエハを、その裏面の内部領域がその外周部より窪んだ構成とし、スクライブ領域上に溝を形成したので、その強度を維持し、また、半導体ウエハの反りや割れを低減することができる。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
以下、本発明の実施の形態１を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
図１〜図２５は、本発明の実施の形態１である半導体装置の製造方法を示す、半導体ウエハ（基板）の要部断面図もしくは要部平面図である。
【００２９】
図１に、本実施の形態の半導体装置が形成される半導体ウエハＷの要部平面図を示す。
【００３０】
図１に示すように、半導体ウエハＷは、略円状であり、略矩形状のチップ領域ＣＡを複数有する。半導体ウエハＷの切りかき部は、オリフラＯＦである。チップ領域ＣＡ間には、スクライブ領域ＳＡが形成され、この領域に沿って、切断することにより、チップ領域ＣＡが分離される。なお、チップ領域ＣＡ（１０ｍｍ×１０ｍｍ）やスクライブ領域ＳＡは、半導体装置の製造前に外見上、明確になっている必要はない。また、この半導体ウエハＷの口径（ｄ３）は、例えば３００ｍｍであり、その厚さは約１０００μｍ程度である。また、複数のチップ領域ＣＡを囲む最小の円の直径は、ｄ２である。
【００３１】
このチップ領域ＣＡには、種々の半導体素子や配線等が形成されるが、ここでは、半導体素子として、ＩＧＢＴを形成する場合について説明する。このＩＧＢＴは定格電圧が６００Ｖ、定格電流が２００Ａである。定格電圧とは耐圧のことでありＩＧＢＴがオフ状態を維持できる上限の電圧であり、定格電流はＩＧＢＴが定常的に流しうる最大の電流を示す。
【００３２】
図２および図３に示すように、ｎ型の単結晶シリコンからなる半導体ウエハＷ（半導体基板１）を準備し、この半導体ウエハＷ上のフォトレジスト膜（以下、単に「レジスト膜」という、また、この膜は図示せず）をマスクとして、ｐ型不純物（ボロン）を注入し、拡散（熱拡散）させることによってｐ型ウエル３を形成する。
【００３３】
なお、図３は、図２のＩＧＢＴが形成される領域（ＩＧＢＴ１〜４）の部分拡大図である（図４と図５、図６と図７、図８と図９、図１２と図１３、図１４と図１５について同じ）。これらの図のうち、部分拡大図においてＩＧＢＴを構成する各部位の符号を付し、また、半導体ウエハの全体図においては、図面を見やすくするため主要な部位のみ符号を付す。
【００３４】
次いで、半導体ウエハＷ上に、絶縁膜として酸化シリコン膜を熱酸化法により形成し、この酸化シリコン膜を選択的に除去することによって、フィールド酸化膜５を形成する。
【００３５】
次いで、図４および図５に示すように、例えば、半導体ウエハＷの表面を熱酸化することにより熱酸化膜７を形成し、さらに、その上部に、導電性膜として多結晶シリコン膜９をＣＶＤ法により堆積する。次いで、多結晶シリコン膜９の上部のレジスト膜（図示せず）をマスクに、熱酸化膜７および多結晶シリコン膜９をエッチングすることにより、ゲート電極ＧＥおよびその下層のゲート酸化膜（ゲート絶縁膜）ＧＯを形成する。
【００３６】
次いで、図６および図７に示すように、ゲート電極ＧＥの両側に、ｐ型不純物を注入し、拡散させることによりベース領域（ｐ型半導体領域）１１を形成する。次いで、半導体ウエハＷ上に、エミッタ形成領域上に開口を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、ｎ型不純物を注入し、拡散させることによってエミッタ領域（ｎ型半導体領域）１３を形成する。このエミッタ領域１３は、ベース領域より浅く形成される。なお、この際、チャネルスットパー領域（ｎ型半導体領域）１５も形成する。
【００３７】
次いで、図８および図９に示すように、半導体ウエハＷ上に、絶縁膜として酸化シリコン（ＰＳＧ：Phosphor Silicate Glass）膜１７を形成する。次いで、図示しないレジスト膜をマスクに、酸化シリコン膜１７をエッチングすることによりエミッタ領域１３上に接続孔を形成する。
【００３８】
次いで、この接続孔内を含む酸化シリコン膜１７上に、導電性膜としてアルミニウム膜２１を、例えばスパッタ法により堆積する。次いで、アルミニウム膜２１上のレジスト膜（図示せず）をマスクに、アルミニウム膜を所望の形状にエッチングすることにより、エミッタ引き出し電極（配線）２１ａを形成する。この際、ＩＧＢＴの形成領域の外周部を囲むようガードリング２３も形成する。このガードリング２３は、空乏層がチップ端部に到達して耐圧が低下するのを防止する役割を果たす。また、ｐ型ウエル３上に、フィールドプレート２５を形成する。このフィールドプレート２５は、空乏層の拡がりを制御し、局所的に電界が集中して耐圧が低下するのを防止する役割を果たす。
【００３９】
次いで、エミッタ電極（配線）２１ａ等の上部に、絶縁膜としてポリイミド膜を形成する。次いで、スクライブ領域やエミッタ電極２１ａ上のパッド領域（図示せず）等、所望の領域のポリイミド膜をエッチングにより除去することにより、パッシベーション膜２７（保護膜）を形成する。このパッシベーション膜２７は、ウエハ状態で半導体ウエハ表面に堆積される膜の最上層の膜であり、ＩＧＢＴ等の半導体素子や配線を保護する役割を果たす。
【００４０】
次いで、図１０および図１１に示すように、半導体ウエハＷの裏面を研磨することにより、半導体ウエハＷの裏面の内部領域ＩＮを窪ませ、窪み（凹部）３１を形成する。言い換えれば、半導体ウエハＷの裏面の外周部ＯＵＴに、突起部（凸部）３３を形成する。半導体ウエハＷの外周部ＯＵＴとは、チップの形成が禁止された領域の一部であり、内部領域ＩＮの外側の領域である。
【００４１】
この半導体ウエハＷの薄膜化の方法には、例えば、グラインダーによる研磨等の他、化学的エッチングや、砂状の粒子を吹き付けてその裏面を研削する、いわゆるサンドブラスター法等がある。図１０は、研磨後の半導体ウエハの要部断面図、図１１は、要部平面図である。
【００４２】
この内部領域ＩＮの直径は、ｄ４であり、半導体ウエハＷの直径は、ｄ３であるため、外周部ＯＵＴの両端の幅ｄ６は、およそ（ｄ３−ｄ４）／２となる。なお、外周部ＯＵＴの幅は、オリフラ部ＯＦにおいても、一定の幅、例えばｄ６／２以上を確保することが望ましい。
【００４３】
また、半導体ウエハＷの内部領域ＩＮ部の厚さは９５μｍ程度である。なお、半導体ウエハＷの外周部ＯＵＴの幅ｄ６は、５００μｍ以上が好ましい。特に、その口径が３００ｍｍ以上の半導体ウエハにおいては、外周部ＯＵＴの幅ｄ６を５００μｍ以上とすることが望ましい。
【００４４】
このように、本実施の形態によれば、半導体ウエハを裏面より研磨し、薄膜化したので、後述するように、半導体装置の特性が向上する。また、この薄膜化の際、半導体ウエハＷの外周部ＯＵＴを薄膜化しなかったので、突起部３３によって、半導体ウエハＷの機械的強度を維持でき、以降の工程のハンドリングを容易にすることができる。また、半導体ウエハＷの割れを防止することができる。また、半導体ウエハＷの反りや歪みを低減することができる。また、結晶欠陥を少なくすることができる。
【００４５】
次いで、図１２および図１３に示すように、半導体ウエハＷの裏面に、ｐ型の不純物（ホウ素等）を注入し、例えば１２００℃で熱拡散させることによりコレクタ領域（ｐ型半導体領域）３５を形成する。この際、半導体ウエハＷの表面は、パッシベーション膜２７で覆われているため、半導体ウエハＷの表面を下側とし不純物を注入等しても、素子や配線等が破壊し、また、異物等によって汚染されることを防止できる。
【００４６】
なお、後述するコレクタ電極３７を形成した後に、かかる電極を介してｐ型の不純物を注入することによりコレクタ領域３５を形成してもよい。しかしながら、この場合、ｐ型不純物を拡散させる際の熱処理温度が、コレクタ電極を構成する金属膜の融点より低くなるよう制限される。従って、コレクタ電極に、比較的融点の低い金属を用いる場合には、コレクタ領域を形成した後、コレクタ電極を形成することが望ましい。その結果、所望の濃度プロファイルを有するコレクタ領域３５を形成することができる。
【００４７】
また、このように、半導体ウエハＷの裏面にコレクタ領域（ｐ型半導体領域）３５を形成するＩＧＢＴは、ノンパンチスルー型と呼ばれる。これに対し、基板とコレクタ領域３５との間に、基板より高濃度のｎ＋型の半導体領域を有するＩＧＢＴは、パンチスルー型と呼ばれる。この場合は、さらに、半導体ウエハＷの裏面に、ｎ型の不純物を注入し、拡散させる工程が必要となる。
【００４８】
次いで、図１４および図１５に示すように、半導体ウエハＷの裏面のコレクタ領域３５上に、導電性膜としてアルミニウム膜を堆積し、コレクタ電極３７を形成する。この際も、半導体ウエハＷの表面は、パッシベーション膜２７で覆われているため、半導体ウエハＷの表面を下側とし、アルミニウム膜を堆積しても、素子や配線等が破壊し、また、異物等によって汚染されることを防止できる。
【００４９】
なお、この後、電子線やヘリウム（Ｈｅ）等の重イオンを照射し、さらに、回復アニールを行うことにより、ライフタイムをコントロールすることができる。特に、スイッチング速度を速くする場合には、かかる処理を行うことが望ましい。
【００５０】
以上の工程により、ゲート電極ＧＥ間に、ベース領域１１が形成され、さらに、その内部にエミッタ領域１３が形成され、基板の裏面にコレクタ領域３５が形成されたＩＧＢＴが、完成する。なお、エミッタ領域１３は、エミッタ電極２１ａを介し外部端子と接続され、コレクタ領域３５はコレクタ電極３７を介して外部端子と接続される。また、ベース領域１１は、ゲート電極ＧＥに印加される電位によって制御される。
【００５１】
このように、本実施の形態においては、半導体ウエハＷを裏面より研磨した後、
コレクタ領域３５を形成し、また、この領域の表面にコレクタ電極３７を形成したので、ＩＧＢＴの特性を向上させることができる。
【００５２】
即ち、定格電圧６００ＶのＩＧＢＴの場合、ＩＧＢＴの完成時の基板１の厚みは５０〜６０μm程度にするのが望ましいが、半導体ウエハが当初の厚さ（１０００μｍ）のままである場合には、ＩＧＢＴ完成時の基板１の厚みを５０〜６０μm程度にするために、コレクタ領域３５を構成する不純物を半導体ウエハＷの裏面から注入した後、熱拡散にて９５０μm程度の距離、基板１の内部に向かって拡散させなければならず、現実的に形成が困難である。
【００５３】
また、薄い半導体ウエハを用いれば、その裏面からのイオン打ち込みによるコレクタ層の形成は可能になるが、口径の大きい半導体ウエハを用いることができない。
【００５４】
一方、ｐ型の半導体ウエハを用い、その上部にｎ型の半導体層をエピタキシャル成長により形成し、ＩＧＢＴを形成することも考え得る。しかし、この場合、コストが高くなり、また、薄いｐ型の半導体ウエハを準備することが困難であるため、コレクタ領域３５を所望の厚さに制御することが困難となる。
【００５５】
これらに対し、本実施の形態においては、半導体ウエハＷの裏面研磨を行った後、コレクタ領域３５を形成し、また、その表面にコレクタ電極３７を形成したので、基板（ベース領域１１とコレクタ領域３５間）の抵抗を下げることができ、また、コレクタ領域３５の不純物濃度の制御等を容易に行うことができる。従って、ＩＧＢＴの特性を向上させることができる。
【００５６】
特に、ＩＧＢＴのように、半導体ウエハＷ（基板）に対して、縦方向に電流が流れる素子や、基板の裏面に引き出し電極を有する装置においては、基板の厚さがその素子の特性に大きく関与する。従って、素子の特性を維持しつつ、その製造工程において半導体ウエハＷの反りや割れを防止する工夫が重要になる。
【００５７】
また、裏面研磨の前までは、半導体ウエハＷの厚さが確保されているため、半導体ウエハＷの割れや歪みを防止でき、その主表面に形成される半導体素子の特性を向上させることができる。特に、半導体ウエハＷ上に膜が積層されると膜応力が加わり、半導体ウエハＷが反り易くなる。このような膜応力は、金属膜で大きく、例えば、エミッタ電極を形成する際のアルミニウム膜の堆積後には、半導体ウエハＷに大きな応力が加わる。しかしながら、本実施の形態においては、ウエハ状態で半導体ウエハＷ表面に堆積される膜の最上層の膜であるパッシベーション膜２７を形成するまでは、半導体ウエハＷは厚い状態であるので、堆積膜により応力が加わっても、半導体ウエハＷが反り難く、素子等を構成する各膜を精度良く形成することができる。また、半導体ウエハＷの割れを防止することができる。また、結晶欠陥の発生を低減できる。
【００５８】
また、大口径の半導体ウエハＷを用いることができ、歩留まりを向上することができる。また、ＴＡＴを短縮することができる。
【００５９】
また、半導体ウエハＷの裏面研磨も、その外周部ＯＵＴを残すよう研磨したので、研磨後の工程においても半導体ウエハＷの強度をある程度維持でき、例えば、コレクタ領域３５やコレクタ電極３７の形成工程による半導体ウエハＷの反りや割れを防止することができる。
【００６０】
この後、半導体ウエハＷをスクライブ領域ＳＡに沿って切断する（ダイシングする）ことにより、複数のチップＣＡを形成する。このダイシング工程について以下に詳細に説明する。
【００６１】
まず、図１６に示すように、半導体ウエハＷの裏面にテープＴを接着する。これは、半導体ウエハＷから切り出されたチップＣＡがばらばらになるのを防止するためである。
【００６２】
次いで、図１７および図１８に示すように、ダイシング装置のステージＳｔ（支持台）上に、半導体ウエハＷを搭載する。この際、半導体ウエハＷの内部領域ＩＮ内にステージＳｔを挿入し、ステージＳｔの表面で、半導体ウエハＷの裏面の内部領域ＩＮを支持する。図４１に、ダイシング装置の概略図を示す。４１は、ダイシングブレードである。
【００６３】
即ち、図１７および図１８に示すように、ステージＳｔの表面は、半導体ウエハＷの内部領域ＩＮより小さく、ステージＳｔの直径ｄ１は、内部領域ＩＮの直径ｄ４より小さい。また、ステージＳｔの直径ｄ１と内部領域ＩＮの直径ｄ４との差は、０．５ｍｍ以上とするのが望ましい。これは、半導体ウエハの裏面の周辺部と研磨部分（窪み３１）の境界部は丸みを帯びてしまうため、例えば、ｄ１＝ｄ４であると、ステージＳｔが半導体ウエハの裏面に密着しなくなるからである。
【００６４】
また、ステージＳｔは、その表面で半導体ウエハＷを支持できるよう、ステージＳｔの高さは、半導体ウエハＷ裏面の窪みの深さより大きく設定されている。なお、ステージＳｔの直径ｄ１は、複数のチップ領域ＣＡを囲む最小の円の直径ｄ２より大きい方が好ましい。
【００６５】
次いで、図１９に示すように、半導体ウエハＷのスクライブ領域ＳＡにダイシングブレード４１を押し当てて、切り溝４３を形成する。
【００６６】
このように、本実施の形態においては、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔで、半導体ウエハＷを支持した状態でダイシングを行ったので、かかる工程における半導体ウエハＷの割れを防止することができる。また、ダイシング時の半導体ウエハのブレを防止することができ、ダイシングずれを防止することができる。
【００６７】
このダイシング工程においては、機械的な力が半導体ウエハＷに加わるため、前述の種々の工程よりも半導体ウエハＷが割れやすい。
【００６８】
しかしながら、本実施の形態においては、複数のチップ領域ＣＡがステージＳｔで支持されているので、半導体ウエハＷの割れを防止することができる。
【００６９】
例えば、図４０に示すように、ステージＳｔが、半導体ウエハＷの内部領域ＩＮより大きい場合には、半導体ウエハＷの裏面とステージＳｔとの間に空間ができてしまう。かかる状態で、ダイシングブレード４１を押し当てると、その応力により、半導体ウエハＷが歪み、また、切断された領域同士が衝突する等して、制御性良くダイシングを行うことができず、また、半導体ウエハＷの割れが生じ得る。
【００７０】
これに対し、本実施の形態においては、半導体ウエハＷ（チップ領域ＣＡ）の割れを防止し、また、制御性良くダイシングを行うことができる。
【００７１】
次いで、複数のチップ領域ＣＡの外側の部分を、切り落とし、テープＴから剥離する（図１９）。即ち、図２０に示すように、半導体ウエハＷの外周部ＯＵＴの突起３３が除去される。
【００７２】
このように、本実施の形態においては、ダイシング後に、半導体ウエハＷの外周部ＯＵＴの突起３３を除去したので、以降の工程の処理、例えば、テープＴのストレッチ工程やピックアップ工程が行い易くなる。
【００７３】
次いで、図２１に示すように、テープＴを引っ張ることにより、チップ領域ＣＡ間の間隔を大きくし、個々のチップＣＡを完全に切り離す（ストレッチ）。
【００７４】
次いで、図２２に示すように、複数のチップＣＡが搭載されたテープＴの端部をリング４５に固定し、チップＣＡの裏面から、針４７を突き当て、テープＴから剥離させるとともに、その上部からコレット４９を介して吸引する（ピックアップ）。
【００７５】
なお、本実施の形態においては、半導体ウエハＷの裏面まで切り溝４３を形成する、いわゆるフルカット処理を行ったが、セミフルカットやハーフカット処理等、半導体ウエハＷの厚さの途中までの切り溝４３を形成してもよい。
【００７６】
また、本実施の形態においては、半導体ウエハＷの裏面にテープＴを貼り付けたが、このテープＴの接着工程を省略してもよい。また、半導体ウエハＷの外周部ＯＵＴの突起３３の除去方法としては、前述の方法の他、半導体ウエハＷの外周を丸く切り落とすことにより除去する方法や、半導体ウエハＷの側壁にダイシングブレードを当てながら半導体ウエハＷから突出した部分のみを切断する方法、サンドプラスターによる削り取り方法等、種々考え得る。
【００７７】
次いで、図２３に示すように、ピックアップしたチップ（ダイ）ＣＡを、例えば、リードフレームＲＦのダイパッドＤＰ上に固着する（ダイボンディング）。次いで、チップＣＡ表面のパッド部（図示せず）とリードＲｅとを金線５１等を用いて接続する（ワイヤボンディング）。さらに、リードフレームＲＦを金型等で挟持し、金型の内部に溶融樹脂を注入し、硬化させることによりチップＣＡや金線５１の周囲を樹脂５３で封止する。次いで、樹脂５３から突出したリードＲｅを必要に応じて所望の形状に整形し、半導体装置が完成する（図２４）。
【００７８】
なお、本実施の形態においては、樹脂封止型のパッケージを例に説明したが、この他、セラミックパッケージ等、種々のパッケージの形態を採用し得るのは言うまでもない。
【００７９】
このように、本実施の形態によれば、チップＣＡ（基板１）を薄くすることが可能であるため、パーケージを薄く形成することができる。また、装置の放熱特性を向上させることができる。
【００８０】
また、例えば、図２５に示すように、コレクタベース基板６１上に、ＩＧＢＴが形成されたチップＣＡを搭載した後、さらに、チップＣＡ上に、制御チップＣＣを搭載してもよい。
【００８１】
このように、本実施の形態によれば、チップＣＡ（基板１）を薄くすることが可能であるため、チップを積層してもトータルの厚さを小さくすることができる。特に、携帯電話やノート型パソコンなど、小型・薄型の装置に用いて好適である。
【００８２】
なお、図中の６３は、ゲート端子、６５は、コレクタ端子であり、チップＣＡの裏面のコレクタ電極と接続されている。また、６７は、エミッタ端子、６９は、制御端子である。また、７１は、チップＣＡ上のゲートパッドであり、７３は、エミッタパッドである。また、７５は、ゲートワイヤであり、７７は、エミッタワイヤ、７９は、制御チップＣＣ表面のパッドＰと外部端子等を接続するための制御ワイヤである。
【００８３】
（実施の形態２）
実施の形態１においては、ウエハ状態で半導体ウエハＷ表面に堆積される膜の最上層の膜であるパッシベーション膜２７を形成した後に、半導体ウエハＷの裏面研磨を行ったが、以下に示す工程後に、裏面研磨を行ってもよい。
【００８４】
（１）ゲート電極ＧＥとなる多結晶シリコン膜９をＣＶＤ法により堆積した後、半導体ウエハＷの裏面研磨を行う。なお、この裏面研磨は、実施の形態１の裏面研磨と同様の工程で行うことができるため、その詳細な説明を省略する。
【００８５】
即ち、半導体ウエハＷの裏面を研磨することにより、半導体ウエハＷの内部領域ＩＮを窪ませ、窪み（凹部）３１を形成する。
【００８６】
この場合も、多結晶シリコン膜９の堆積時までは、半導体ウエハＷの厚さが確保されているため、半導体ウエハＷの割れや歪みを防止でき、その主表面に形成される半導体素子の特性を向上させることができる。特に、半導体ウエハＷ上に多結晶シリコン膜９が積層される際に膜応力が加わることによる半導体ウエハの反りを防止することができる。また、半導体ウエハＷの内部領域ＩＮのみを裏面研磨し、外周部ＯＵＴに突起部３３が残存しているため、その後の工程においても半導体ウエハＷの強度を維持できる（図１０および図１１参照）。
【００８７】
なお、この後の工程は、実施の形態１と同様の工程によりＩＧＢＴを形成し得るため、その説明を省略する。但し、コレクタ領域３５やコレクタ電極３７の形成工程は、半導体ウエハＷの裏面研磨を行った後に行えば良く、例えば、実施の形態１のように、パッシベーション膜２７を形成した後に限られない。
【００８８】
また、ＩＧＢＴ形成後は、実施の形態１と同様に、半導体ウエハＷを半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上に搭載しダイシングを行う。
【００８９】
また、このようなステージＳｔ上に搭載しての処理は、ダイシング工程に限られず、フォトリソグラフィー工程においてレジスト膜上に所望のパターンを転写する際に用いられるステッパ装置や、膜の堆積に用いられるスパッタ装置を用いた工程においても同様に処理できる。即ち、これらの装置内のステージＳｔであって、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上に、半導体ウエハＷを搭載し処理を行う。図４２に、これらの処理装置の概略図を示す。４０１は、処理室であり、半導体ウエハＷの上部には、例えば、スッパタに用いられるターゲットや、転写するパターンが描かれたレチクル等の部材４０２が配置される。このように、半導体ウエハＷをステージＳｔ上に固定することにより、これらの処理が行いやすくなる。また、半導体ウエハＷの反りや割れを低減することができる。
【００９０】
（２）エミッタ電極となるアルミニウム膜２１を堆積した後、半導体ウエハＷの裏面研磨を行う。なお、この裏面研磨は、実施の形態１の裏面研磨と同様の工程で行うことができるため、その詳細な説明を省略する。
【００９１】
即ち、半導体ウエハＷの裏面を研磨することにより、半導体ウエハＷの内部領域ＩＮを窪ませ、窪み（凹部）３１を形成する。
【００９２】
この場合も、アルミニウム膜２１の堆積時までは、半導体ウエハＷの厚さが確保されているため、半導体ウエハＷの割れや歪みを防止でき、その主表面に形成される半導体素子の特性を向上させることができる。特に、アルミニウム膜等の金属膜の堆積後には、半導体ウエハＷに大きな応力が加わるが、半導体ウエハＷの反りや割れを防止することができる。また、半導体ウエハＷの内部領域ＩＮのみを裏面研磨し、外周部ＯＵＴに突起部３３が残存しているため、その後の工程においても半導体ウエハＷの強度を維持できる（図１０および図１１参照）。
【００９３】
なお、この後の工程は、実施の形態１と同様の工程によりＩＧＢＴを形成し得るため、その詳細な説明を省略する。但し、コレクタ領域３５やコレクタ電極３７の形成工程は、半導体ウエハＷの裏面研磨を行った後に行えば良く、例えば、実施の形態１のように、パッシベーション膜２７を形成した後に限られない。
【００９４】
また、ＩＧＢＴ形成後は、実施の形態１と同様に、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上に、半導体ウエハＷを搭載し、ダイシングを行う。
【００９５】
また、このようなステージＳｔ上に搭載しての処理は、ダイシング工程に限られず、レジスト膜上に所望のパターン、例えば、エミッタ電極のパターンを転写する際に用いられるステッパ装置を用いた工程等においても同様に処理できる。
【００９６】
（実施の形態３）
実施の形態３においては、パッシベーション膜２７の形成前に、半導体ウエハＷの裏面研磨を行った。この場合、この裏面研磨の後の種々のタイミングで、コレクタ領域３５やコレクタ電極３７を形成することができる。
【００９７】
以下、本実施の形態の半導体装置の製造方法について説明する。
【００９８】
例えば、実施の形態２の（１）において説明した、ゲート電極ＧＥとなる多結晶シリコン膜９をＣＶＤ法により堆積した後、半導体ウエハＷの裏面研磨を行う。次いで、図２６に示すように、ベース領域１１およびエミッタ領域１３を形成し、酸化シリコン膜１７を形成する。次いで、酸化シリコン膜１７中のエミッタ領域１３上に接続孔を形成する。次いで、半導体ウエハＷの裏面に、コレクタ領域３５を形成する。
【００９９】
この後、図２７に示すように、半導体ウエハＷの表面に、エミッタ電極となるアルミニウム膜８１ａの堆積と同時に、半導体ウエハＷ裏面の、コレクタ電極となるアルミニウム膜８１ｂの堆積を行う。
【０１００】
このように、本実施の形態においては、アルミニウム膜等の膜応力の大きい金属膜を、半導体ウエハＷの表面と裏面に同一工程で形成したので、これらの膜により膜応力が相殺され、半導体ウエハＷの反りや割れを防止することができる。
【０１０１】
なお、この後の工程は、実施の形態１と同様の工程によりＩＧＢＴを形成し得るため、その詳細な説明を省略する。また、ＩＧＢＴ形成後は、実施の形態１と同様に、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上に、半導体ウエハＷを搭載し、ダイシングを行う。
【０１０２】
（実施の形態４）
実施の形態１においては、半導体ウエハＷの主表面に形成される素子としてＩＧＢＴを例に説明したが、例えば、論理回路を構成する相補型ＭＩＳＦＥＴ（etal Insulator Semiconductor Field Effect Transistor）等の素子を形成してもよい。
【０１０３】
以下、本実施の形態の半導体装置の製造方法について説明する。
【０１０４】
図２８〜３３は、本発明の実施の形態４である半導体装置の製造方法を示す、半導体ウエハの要部断面図である。なお、本実施の形態の半導体装置が形成される半導体ウエハＷは、実施の形態１において図１を参照しながら説明したものと同様である。即ち、図１のチップ領域ＣＡに、相補型ＭＩＳＦＥＴを形成する。
【０１０５】
図２８に示すように、ｐ型の単結晶シリコンからなる半導体ウエハＷ（半導体基板１）を準備し、この半導体ウエハＷ上の窒化シリコン膜（図示せず）をマスクとして、ＬＯＣＯＳ（Local Oxidation of silicon)法により酸化シリコン膜を選択的に形成し、素子分離１０３を形成する。
【０１０６】
次いで、半導体ウエハＷに、ｎ型不純物を注入し、拡散させることにより、ｎ型ウエル１０５を形成する。また、半導体ウエハＷに、ｐ型不純物を注入し、拡散させることによりｐ型ウエル１０７を形成する。
【０１０７】
次いで、図２９に示すように、半導体ウエハＷの表面を熱酸化することにより熱酸化膜１０９を形成し、さらに、その上部に、導電性膜として多結晶シリコン膜１１１を、さらに、その上部に絶縁膜として窒化シリコン膜１１２を、例えばＣＶＤ法により堆積する。次いで、多結晶シリコン膜１１１の上部のレジスト膜（図示せず）をマスクに、熱酸化膜１０９および多結晶シリコン膜１１１等をエッチングすることにより、ゲート電極ＧＥおよびその下層のゲート酸化膜ＧＯを形成する。
【０１０８】
次いで、ｐ型ウエル１０７のゲート電極ＧＥの両側に、ｎ型不純物を注入し、拡散させることによりｎ−型半導体領域１１３を形成する。また、ｎ型ウエル１０５のゲート電極ＧＥの両側に、ｐ型不純物を注入し、拡散させることによりｐ−型半導体領域１１５を形成する。
【０１０９】
次いで、半導体ウエハＷ上に絶縁膜として窒化シリコン膜を例えばＣＶＤ法で堆積した後、異方的にドライエッチングすることによって、ゲート電極ＧＥの側壁にサイドウォール膜ＳＷを形成する。
【０１１０】
次いで、ｐ型ウエル１０７のゲート電極ＧＥの両側に、ｎ型不純物を注入し、拡散させることによりｎ＋型半導体領域１１７を形成する。また、ｎ型ウエル１０５のゲート電極ＧＥの両側に、ｐ型不純物を注入し、拡散させることによりｐ＋型半導体領域１１９を形成する。
【０１１１】
ここまでの工程で、ＬＤＤ型のソース、ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ（相補型ＭＩＳＦＥＴ）が形成される。
【０１１２】
次いで、図３０に示すように、これらのＭＩＳＦＥＴ上に、絶縁膜として酸化シリコン膜１２１を堆積し、必要に応じてその表面を平坦化した後、ｎ＋型半導体領域１１７やｐ＋型半導体領域１１１等の上部の酸化シリコン膜１２１を除去することによりコンタクトホールＣ１を形成する。
【０１１３】
次いで、このコンタクトホールＣ１内を含む酸化シリコン膜１２１の上部に、導電性膜としてタングステン（Ｗ）膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法によりコンタクトホール外部のＷ膜を除去することによりプラグＰ１を形成する。
【０１１４】
さらに、プラグＰ１および酸化シリコン膜１２１上に、導電性膜としてＷ膜を堆積し、所望の形状にパターニングすることにより第１層配線Ｍ１を形成する。
【０１１５】
その後、第１層配線Ｍ１上に酸化シリコン膜と窒化シリコン膜の積層膜等よりなるパッシベーション膜（保護膜）１２３を形成する。なお、第１層配線Ｍ１上にさらに絶縁膜、プラグおよび配線の形成工程を繰り返すことにより多層の配線を形成した後、パッシベーション膜１２３を形成してもよい。
【０１１６】
この後、図３１に示すように、実施の形態１と同様に、半導体ウエハＷの裏面を研磨することにより、半導体ウエハＷの内部領域ＩＮを窪ませ、さらに、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上に、半導体ウエハＷを搭載（図３２）し、ダイシングを行い切り溝４３を形成する（図３３）。なお、ダイシングの前に、半導体ウエハＷの裏面にあらかじめテープＴが接着されている。
【０１１７】
このように、本実施の形態においても、裏面研磨の前までは、半導体ウエハＷの厚さが確保されているため、半導体ウエハの割れや歪みを防止でき、その主表面に形成される半導体素子の特性を向上させることができる。また、大口径の半導体ウエハＷを用いることができ、歩留まりを向上することができ、また、ＴＡＴを短縮することができる。
【０１１８】
さらに、半導体ウエハＷの内部領域ＩＮのみを裏面研磨し、外周部ＯＵＴに突起部３３が残存しているため、その後の工程においても半導体ウエハＷの強度を維持できる。
【０１１９】
このように、相補型ＭＩＳＦＥＴ等、基板に対して横方向に電流が流れる素子の形成に際しても効果を有する。従って、このような素子を有するＩＣカードやＬＳＩに広く適用可能である。
【０１２０】
また、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔ上で、半導体ウエハＷを支持した状態でダイシングを行ったので、かかる工程における半導体ウエハＷの割れを防止することができる等、実施の形態１等と同様の効果を奏することができる。
【０１２１】
この後は、実施の形態１と同様に、複数のチップ領域ＣＡの外側の部分を、切り落とし、半導体ウエハＷの外周部ＯＵＴの突起３３を除去し、テープＴを引っ張り、チップをピックアップする。次いで、リードフレームＲＦ上に搬送し、ダイボンディングおよびワイヤボンディング等を行い、さらに、チップＣＡ等を樹脂封止する。
【０１２２】
なお、本実施の形態においては、ウエハ状態で半導体ウエハＷ表面に堆積される膜の最上層の膜であるパッシベーション膜１２３を形成した後、半導体ウエハＷの裏面を研磨したが、例えば、第１層配線Ｍ１を構成する金属膜の堆積後に、裏面研磨を行ってもよい。
【０１２３】
また、多層配線が形成される場合には、配線の上部を覆う層間絶縁膜の形成後に、裏面研磨を行ってもよい。この場合、配線が絶縁膜によって保護されているため、半導体ウエハＷの表面を下側とし、その裏面を研磨する等しても、素子や配線等が破壊し、また、異物等によって汚染されることを防止できる。また、半導体ウエハＷの内部領域ＩＮより小さいステージＳｔで、半導体ウエハを支持し、露光、成膜もしくは不純物の注入等を行ってもよい。
【０１２４】
（実施の形態５）
実施の形態１や実施の形態４において詳細に説明したＩＧＢＴやＭＩＳＦＥＴ等の半導体素子を、半導体ウエハＷの表面に形成された凹部（窪み）の底面に形成してもよい。
【０１２５】
まず、図３４に示すような、その表面の内部領域ＩＮが窪み（凹部２３１）、半導体ウエハＷの外周部ＯＵＴに、突起部（凸部）２３３を有する半導体ウエハＷを準備する。この窪み（凹部）２３１の形成方法には、例えば、グラインダーによる研磨等の他、化学的エッチングや、砂状の粒子を吹き付けてその表面を研削する、いわゆるサンドブラスター法等がある。
【０１２６】
この後、半導体ウエハＷの内部領域ＩＮの主表面に、ＩＧＢＴやＭＩＳＦＥＴ等の素子を形成する。ＩＧＢＴを形成した場合の半導体ウエハの要部断面図を図３５に示す。これらの形成工程は、実施の形態１や実施の形態４等で詳細に説明したので、ここでは、その説明を省略する。
【０１２７】
このように、本実施の形態においては、半導体ウエハＷの表面の外周部ＯＵＴに突起部２３３を設けたので、半導体ウエハＷの表面を下側として、その裏面に対して処理を行う場合、半導体ウエハＷ表面の素子や配線等の破壊や汚染を防止することができる。半導体ウエハＷの裏面に対する処理には、コレクタ領域の形成やコレクタ電極の形成等の処理がある。
【０１２８】
例えば、図３６に示すように、半導体ウエハを、半導体ウエハの内部領域ＩＮより大きい直径を有するステージＳｔ上に搭載することにより、ステージＳｔ表面と半導体ウエハＷの表面（素子形成面）が直接触れないようにすることができる。
【０１２９】
その結果、半導体ウエハＷ表面の素子や配線等の破壊や汚染を防止することができる。従って、半導体ウエハＷの表面の外周部ＯＵＴに突起部２３３の高さは、ウエハ状態で半導体ウエハＷ表面に堆積される膜の最上層の膜である、例えば、パッシベーション膜２７の高さより高く形成しておくことが望ましい。
【０１３０】
なお、実施の形態１や４で説明した半導体ウエハＷの裏面研磨の領域と本実施の形態の表面研磨の領域とは、同じ大きさである必要はない。
【０１３１】
（実施の形態６）
前記実施の形態の半導体装置の製造方法において、半導体ウエハＷ表面のスクライブ領域ＳＡに、図３７に示すように、あらかじめ溝（凹部）２０１を形成してもよい。
【０１３２】
本実施の形態の半導体装置の製造方法は、この溝２０１の形成工程を除いては、実施の形態１〜５の製造方法と同様であるため、その詳細な説明を省略する。
【０１３３】
この溝形成工程は、実施の形態１〜５で説明した半導体装置の製造工程の途中に設けてもよいが、半導体ウエハ表面に積層される膜の応力を緩和するためには、できるだけ最初の工程で形成するのが好ましい。また、溝の深さは、５μｍ以上であるのが望ましい。
【０１３４】
この溝２０１は、例えば、半導体ウエハＷの上部に形成され、スクライブ領域ＳＡ上に開口部を有する窒化シリコン膜等よりなるマスク膜をマスクに、半導体ウエハＷをドライエッチングすることにより形成することができる。
【０１３５】
このように、本実施の形態によれば、半導体ウエハＷのスクライブ領域ＳＡに、溝（応力緩和溝）２０１を形成したので、半導体ウエハＷの表面や裏面に複数の膜が堆積されても、かかる溝２０１により応力が緩和され、半導体ウエハＷの反りや割れを防止することができる。
【０１３６】
また、ダイシング時における半導体ウエハの反りや割れを防止することができる。また、仮に、ダイシング時に、半導体ウエハＷが割れる程度の応力が加わった場合であっても、スクライブ領域ＳＡ中の溝２０１部が弱い部分となるため、スクライブ領域ＳＡに沿って半導体ウエハＷが割れ、チップ領域に亀裂が入ることを防止することができる。
【０１３７】
（実施の形態７）
実施の形態１等においては、半導体ウエハＷの表面や裏面を窪ませることにより、その外周部ＯＵＴに突起を設けたが、半導体ウエハＷの外周部ＯＵＴにリング状の部材を貼り付けることにより突起部３３を形成してもよい。
【０１３８】
以下、本実施の形態の半導体装置の製造方法について説明する。
【０１３９】
例えば、実施の形態１においては、図１０を参照しながら説明した工程において、外周部ＯＵＴに突起部３３が形成されるよう半導体ウエハＷの裏面を研磨したが、この際、図３８に示すように、半導体ウエハＷの裏面の全体を研磨し、その膜厚を小さくした後、その裏面にリング状の部材３０１を貼り付ける（図３９）。
【０１４０】
このリング状の部材３０１は、例えば、多結晶シリコン膜３０１ａとその上部に形成された酸化シリコン膜３０１ｂとの積層膜よりなり、これらの積層膜を、研磨後の半導体ウエハＷの裏面に密着させた後、熱処理を施す等して貼り合わせることができる。
【０１４１】
また、このリング状の部材３０１の内径はｄ５である。この内径ｄ５は、チップ領域ＣＡを囲む最小の円の直径ｄ２（図１参照）より大きい。また、外径は、半導体ウエハの外径と同程度である。
【０１４２】
なお、リング状の部材の材質は、前述のものに限られず、半導体ウエハＷの強度を保持できるものであれば、他の材料を用いてもよい。
【０１４３】
また、このリング状の部材３０１を貼り合わせた後は、各実施の形態と同様の工程を経て、半導体装置を形成することができる。
【０１４４】
また、実施の形態５において図３４を参照しながら説明した突起部２３３の代わりに、このリング状の部材を貼り付けても良い。
【０１４５】
このように、本実施の形態によれば、半導体ウエハＷの裏面研磨の前までは、半導体ウエハＷの厚さが確保されているため、半導体ウエハＷの割れや歪みを防止でき、その主表面に形成される半導体素子の特性を向上させることができる。また、大口径の半導体ウエハＷを用いることができ、歩留まりを向上することができる。また、ＴＡＴを短縮することができる。
【０１４６】
さらに、半導体ウエハＷの裏面研磨後は、半導体ウエハＷの外周部ＯＵＴにリング状の部材３０１を貼り付けたので、その後の工程においても半導体ウエハＷの強度を維持できる。また、リング状の部材３０１の内径ｄ５よりその径が小さいステージＳｔで、半導体ウエハＷを支持しダイシングを行えば、かかる工程における半導体ウエハＷの割れを防止することができる等、実施の形態１等と同様の効果を奏することができる。
【０１４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１４９】
【図１】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部平面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部平面図である。
【図１９】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部平面図である。
【図２１】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２２】本発明の実施の形態１である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部斜視図である。
【図２６】本発明の実施の形態３である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２７】本発明の実施の形態３である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２８】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図２９】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３０】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３１】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３２】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３３】本発明の実施の形態４である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３４】本発明の実施の形態５である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３５】本発明の実施の形態５である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３６】本発明の実施の形態５である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３７】本発明の実施の形態６である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３８】本発明の実施の形態７である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図３９】本発明の実施の形態７である半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図４０】本発明の実施の形態の効果を説明するための半導体装置の製造方法を示すウエハ（基板）の要部断面図である。
【図４１】本発明の実施の形態の半導体装置の製造方法に用いられるダイシング装置の概略を示す断面図である。
【図４２】本発明の実施の形態の半導体装置の製造方法に用いられる処理装置の概略を示す断面図である。
【符号の説明】
【０１５０】
１  半導体基板（基板）
３  ｐ型ウエル
５  フィールド酸化膜
７  熱酸化膜
９  多結晶シリコン膜
１１  ベース領域
１３  エミッタ領域
１７  酸化シリコン膜
２１  アルミニウム膜
２１ａ  エミッタ電極
２３  ガードリング
２５  フィールドプレート
２７  パッシベーション膜
３１  窪み（凹部）
３３  突起部
３５  コレクタ領域
３７  コレクタ電極
４１  ダイシングブレード
４３  切り溝
４５  リング
４７  針
４９  コレット
５１  金線
５３  樹脂
６１  コレクタベース基板
６３  ゲート端子
６５  コレクタ端子
６７  エミッタ端子
６９  制御端子
７１  ゲートパッド
７３  エミッタパッド
７５  ゲートワイヤ
７７  エミッタワイヤ
７９  制御ワイヤ
８１ａ  アルミニウム膜
８１ｂ  アルミニウム膜
１０３  素子分離
１０５  ｎ型ウエル
１０７  ｐ型ウエル
１０９  熱酸化膜
１１１  多結晶シリコン膜
１１２  窒化シリコン膜
１１３  ｎ−型半導体領域
１１５  ｐ−型半導体領域
１１７  ｎ＋型半導体領域
１１９  ｐ＋型半導体領域
１２１  酸化シリコン膜
１２３  パッシベーション膜
２０１  溝
２３１  凹部
２３３  突起部
３０１  リング状の部材
３０１ａ  多結晶シリコン膜
３０１ｂ  酸化シリコン膜
４０１  処理室
Ｃ１  コンタクトホール
ＣＡ  チップ領域（チップ）
ＣＣ  制御チップ
ＤＰ  ダイパッド
ＧＥ  ゲート電極
ＧＯ  ゲート酸化膜
ＩＮ  半導体ウエハの内部領域
Ｍ１  第１層配線
ＯＦ  オリフラ
ＯＵＴ  半導体ウエハの外周部
Ｐ  パッド
Ｐ１  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＦ  リードフレーム
Ｒｅ  リード
ＳＡ  スクライブ領域
ＳＷ  サイドウォール膜
Ｓｔ  ステージ
Ｔ  テープ
Ｗ  半導体ウエハ
ｄ１  ステージＳｔの直径
ｄ２  複数のチップ領域ＣＡを囲む最小の円の直径
ｄ３  半導体ウエハの口径（直径）
ｄ４  半導体ウエハの内部領域の径
ｄ５  リング状の部材の内径
ｄ６  半導体ウエハの外周部の両端の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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