(57)【特許請求の範囲】
【請求項１】
（１００）結晶面を主面に有する半導体基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが構成されるＣＭＯＳトランジスタであって、
前記ｎチャネルＭＯＳトランジスタは、
前記主面のみの一部を覆うゲート酸化膜と、
前記半導体基板と電気的に絶縁されるように前記ゲート酸化膜を介して前記主面に構成されるゲート電極と、
前記主面に面して前記半導体基板中に形成され、かつ前記ゲート電極の両側にそれぞれ形成されるｎ型ソース・ドレイン領域と、
によって構成され、
前記ｐチャネルＭＯＳトランジスタは、
前記半導体基板の前記主面から盛り上がって形成された凸部であって、頂面が前記主面と同じ（１００）結晶面を有し、二つの側壁面が前記頂面と異なる（１１０）結晶面を有する凸部と、
前記凸部の前記頂面及び前記二つの側壁面と、前記主面の一部を覆うゲート絶縁膜と、
前記半導体基板と電気的に絶縁されるように前記ゲート絶縁膜を介して構成され、かつ前記凸部の前記頂面及び前記二つの側壁面と、前記主面の一部を連続して覆うように構成されるゲート電極と、
前記凸部の前記頂面及び前記二つの側壁面ならびに前記二つの側壁面に続く前記主面の一部にわたって前記ゲート電極の両側にそれぞれ形成されるｐ型ソース・ドレイン領域と、
によって構成される、
ことを特徴とするＣＭＯＳトランジスタ。
【請求項２】
前記ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジスタにおいて、各々の電流駆動能力は平衡し、かつ各々の素子面積は同一である、ことを特徴とする請求項１に記載のＣＭＯＳトランジスタ。
【請求項３】
前記半導体基板はシリコン基板であることを特徴とする請求項１又は２に記載のＣＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Metal−Insulator−Semiconductor）トランジスタのゲート幅を調整する技術に関する。
【０００２】
【従来の技術】
半導体装置の一つとして、従来よりＭＩＳ（Metal−Insulator−Semiconductor）トランジスタが知られている。
このＭＩＳトランジスタに構成されるゲート絶縁膜の形成手法は従来から様々な手法が取り入れられており、その一例として、酸素分子や水分子を使用して約８００℃程度以上の熱酸化処理を施す熱酸化技術が挙げられる。
【０００３】
この熱酸化技術によると、ゲート絶縁膜を形成する熱酸化工程の前段に、有機物、金属、パーティクルなどの表面付着汚染物の除去を施し、希フッ酸や水素添加水等を用いた洗浄を行ない、そして、ゲート絶縁膜が形成されるシリコン基板（この他の半導体基板としてはゲルマニウムなどもある）の表面のシリコン未結合手を水素で終端してシリコン基板の表面への自然酸化膜形成を抑制し、清浄な表面を有するシリコン基板を続く上記熱酸化工程へと導入する。
【０００４】
そして、この熱酸化工程では、アルゴン（Ａｒ）などの不活性ガス雰囲気でシリコン基板を昇温する。この昇温の過程では、約６００℃程度以上の温度で上記シリコン基板の表面のシリコン未結合手を終端した表面終端水素が脱離し、さらに、約８００℃以上で、酸素分子ないしは水分子を導入した雰囲気でシリコン基板の表面の酸化が行なわれる。
【０００５】
このような熱酸化技術を使用してシリコン基板の表面にシリコン酸化膜を形成した場合、表面が（１００）面方位に配向した結晶面をもつシリコン基板においては、酸化膜／シリコン界面特性、酸化膜の耐圧特性、リーク電流特性などが良好となる。また、上記熱酸化技術に変わるその他の手法であっても上記同等程度の効果を得る事ができるとされている。
【０００６】
そのため、シリコン基板に対してＭＩＳトランジスタを構成する際は、（１００）面を主面とするシリコン基板の表面（すなわち（１００）面）に上記熱酸化技術などの手法に基づいてゲート絶縁膜を形成し、ＭＩＳ構造のトランジスタ（ｐチャネルＭＩＳトランジスタやｎチャネルＭＩＳトランジスタ）を構成している。
【０００７】
さらに、ゲート絶縁膜に上記熱酸化技術等の手法を用いて酸化膜を形成することにより、シリコン基板の（１００）面上にｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ及びｎチャネルＭＯＳトランジスタよりなる相補型のＭＯＳトランジスタ（以下、ＣＭＯＳトランジスタと呼ぶ事とする）を集積することができる。
【０００８】
一方でＭＯＳトランジスタのゲート構造に特徴をもたせた半導体装置も多く見られるようになってきた。このようなものの一つとして、半導体基板上に一導電型（ｐチャネルまたはｎチャネル）のＭＯＳトランジスタを単体で構成した半導体装置の構成例が特開２００２−１１０９６３号公報に開示されている。
【０００９】
ここに開示されているＭＯＳトランジスタでは、半導体基板に形成された凸部表面にゲート絶縁膜を上述した熱酸化処理などを施して構成しており、この構造を持たせることによって半導体基板の上記凸部の側壁面にチャネルが形成できるとされている。
【００１０】
このように、従来よりＭＩＳトランジスタの改良がなされてきた。
【００１１】
【特許文献１】
特開２００２−１１０９６３号公報
【００１２】
【発明が解決しようとする課題】
このような一結晶面（上記の場合（１００）面）に対してゲート絶縁膜が形成されたＭＩＳトランジスタのゲートに電圧が加わると、上記一結晶面に面してシリコン基板中にチャネルが形成される。そして、そのチャネル幅は上記一結晶面に沿って形成されたチャネルを通過する電子または正孔の移動方向と直交する方向の長さで与えられることになる。
【００１３】
上記ＭＩＳトランジスタの電流駆動能力を高めるためには、形成されるチャネル内の電子移動量或いは正孔移動量を高める必要がある。そして、電流駆動能力を高めるには、上記チャネル幅を長くし、さらにはそのチャネル内において電子或いは正孔の無駄な浪費を少なくしなければならない。
【００１４】
しかし、従来のＭＩＳトランジスタの構成においては、チャネル幅を長くするとＭＩＳトランジスタの素子面積が大きくなってしまい半導体基板上への素子の集積度を高めることが困難になってしまい問題である。
この点において、上記特開２００２−１１０９６３号公報に開示されているＭＩＳトランジスタを適用した場合は、チャネルが形成される半導体基板凸部の面方位によって電子或いは正孔の無駄な浪費を生じ、チャネル幅の単位長さ当たりの、トランジスタを駆動させるために有効となるエネルギー量が、例えば（１００）結晶面と比べると格段に減少してしまう。よって、上記技術を適用してゲート幅を増やしても、それに比例して電流駆動能力が高まる事は無く、実質的な効果は得られない。
【００１５】
また、ＣＭＯＳトランジスタを形成する際は、電子移動度が正孔移動度の２倍から３倍の値を有するため、互いの電流駆動能力を一致させるためには、電流駆動能力の小さいｐチャネルＭＯＳトランジスタのチャネル幅が大きくなるようにその素子面積をｎチャネルＭＯＳトランジスタの素子面積よりも大きくしなければならなくなる。反対に、互いの素子面積を一致させようとすると、互いのチャネル幅が同一になり互いの電流駆動能力が一致しなくなってしまう。この点も解決されるべき課題の一つである。
【００１６】
そこで本発明は、素子面積の増大を抑制すると共にチャネルの幅を増やし、さらにそのチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量を低下させることを抑制することのできるＭＩＳトランジスタを提供することを目的とする。また、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの素子面積を等しくし、かつ互いの電流駆動能力を一致させる事が可能なＣＭＯＳトランジスタを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は上記課題を解決するために以下のように構成する。
本発明のＭＩＳトランジスタの態様の一つは、半導体基板に形成されるＭＩＳトランジスタであって、表面が少なくとも二つの異なる結晶面を有する凸部を主面に対して構成する半導体基板と、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、上記半導体基板と電気的に絶縁されるように上記ゲート絶縁膜を介して構成され、かつ上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に面して上記凸部中に形成され、かつ上記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域（導電型には、例えばｎ型やｐ型があり、同一導電型拡散領域とは、上記ゲート電極の両側に形成される拡散領域の導電型が同一であることを意味する）と、を有するように構成する。
【００１８】
この際、上記ゲート電極の両側に夫々形成された上記同一導電型拡散領域間に上記ゲート絶縁膜に沿って生成されるチャネルのチャネル幅は、上記少なくとも二つの異なる結晶面に沿って生成される各チャネルのチャネル幅の総和で示される、ようにすることが望ましい。
【００１９】
なお、上記ゲート絶縁膜は、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を、上記少なくとも二つの異なる結晶面に渡って連続して覆う、ように構成されることが望ましい。
また、本発明のＭＩＳトランジスタのその他の態様の一つは、半導体基板に形成されるＭＩＳトランジスタであって、表面が少なくとも二つの異なる結晶面を有する凸部を主面に対して構成する半導体基板と、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、上記半導体基板と電気的に絶縁されるように上記ゲート絶縁膜を介して構成され、かつ上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に面して上記凸部中に形成され、かつ上記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域と、を有するように構成する。
【００２０】
この際、上記主面に沿って生成されるチャネルのチャネル幅が、上記少なくとも二つの結晶面の内の上記主面と異なる結晶面に沿って生成されるチャネルのチャネル幅によって補われる、ように構成してもよい。
なお、上記ゲート絶縁膜は、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を、上記主面及び上記少なくとも二つの異なる結晶面に渡って連続して覆う、ことが望ましい。
【００２１】
また、上記各態様のＭＩＳトランジスタは、単一のトランジスタで構成することが望ましい。
また、上記各態様のＭＩＳトランジスタにおいて、上記半導体基板はシリコン基板であり、上記主面及び上記少なくとも二つの異なる結晶面は、（１００）面、（１１０）面、または（１１１）面の内の、少なくとも互いに異なる何れか二つの結晶面である、ように構成することが望ましい。
【００２２】
このように構成することによって、ＭＩＳトランジスタの上記ゲート絶縁膜に沿って生成されるチャネルは上記少なくとも二つの異なる結晶面に沿って生成されるようになる。そして、このように構成されるＭＩＳトランジスタにおいては、その素子面積を直接的に大きくする結晶面と異なる方向に対してチャネル幅を獲得できるようになる。また、そのゲート絶縁膜に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を抑制させることが可能になる。
【００２３】
さらに、上記各態様のＭＩＳトランジスタにおいて、上記ゲート絶縁膜は上記シリコン基板の表面を所定の不活性ガスによるプラズマに曝して水素を除去することにより形成され、上記シリコン基板と上記ゲート絶縁膜との界面における上記水素の含有量が面密度換算で１０11／ｃｍ2以下となる、ように形成されることが望ましい。
【００２４】
このように構成することによって、そのゲート絶縁膜に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を抑制させることが大幅に可能になる。
さらに、チャネルが凸部に沿って形成されることにより、トランジスタ特性における飽和領域でのピンチオフ点（チャネルキャリア密度が略０になる点）の移動による、実効ゲート長の減少及びドレイン電流の上昇というチャネル長変調効果を抑えることができる。
【００２５】
本発明のＣＭＯＳトランジスタの態様の一つは、ｎチャネルＭＯＳトランジスタが半導体基板の主面に対してのみ形成される、ことを前提とし、上述した各態様のＭＩＳトランジスタにおいて、上記ゲート絶縁膜を酸化膜とし、上記同一導電型拡散領域をｐ型拡散領域としたものを、ｐチャネルＭＯＳトランジスタとして構成する。
【００２６】
また、本発明のＣＭＯＳトランジスタの態様のその他の一つは、（１００）結晶面を主面に有するシリコン基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが構成されることを前提とし、上記ｎチャネルＭＯＳトランジスタは、上記主面のみの一部を覆うゲート酸化膜と、上記シリコン基板と電気的に絶縁されるように上記ゲート酸化膜を介して上記主面に構成されるゲート電極と、上記主面に面して上記シリコン基板中に形成され、かつ上記ゲート電極の両側にそれぞれ形成されるｎ型拡散領域と、によって構成され、上記ｐチャネルＭＯＳトランジスタは、上述した各態様のＭＩＳトランジスタにおいて、上記同一導電型拡散領域がｐ型拡散領域であり、上記ゲート絶縁膜がゲート酸化膜であり、上記少なくとも二つの結晶面の内、一方の結晶面が上記（１００）結晶面であり、他方の結晶面が（１１０）結晶面である、ように構成する。
【００２７】
なお、上記ＣＭＯＳトランジスタの各態様では、上記ｐチャネルＭＯＳトランジスタ及び上記ｎチャネルＭＯＳトランジスタにおいて、各々の電流駆動能力は平衡し、かつ各々の素子面積は同一である、ように構成することが望ましい。
このように構成することによって、ＣＭＯＳトランジスタの素子面積を直接的に大きくしているｐチャネルＭＯＳトランジスタにおいて、その素子面積を直接大きくする結晶面とは異なる方位に配向する結晶面にゲート絶縁膜を形成することができる。そのため、上記ｐチャネルＭＯＳトランジスタにおいては、ゲート絶縁膜に沿って生成されるチャネルのチャネル幅を上記素子面積を直接的に大きくする方位とは異なる方位に生成させることができる。よって、上記ｐチャネルＭＯＳトランジスタの電流駆動能力と上記ｎチャネルＭＯＳトランジスタの電流駆動能力とを、互いのＭＯＳトランジスタの素子面積をばらつかせることなく一致させることが可能になる。
【００２８】
そして、ｐチャネルＭＯＳトランジスタにおいて上記少なくとも二つの異なる結晶面に沿ってチャネル幅を獲得できるため、主面のみに形成されたｎチャネルＭＯＳトランジスタと素子面積及び電流駆動能力を略一致させることが可能になる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
本発明の実施の形態におけるトランジスタはＭＩＳ（Metal−Insulator−Semiconductor）構造によって構成される。
【００３０】
そして、そのＭＩＳトランジスタのゲート絶縁膜は、特開２００２−２６１０９１号公報に開示されている、ＭＩＳトランジスタのゲート絶縁膜を高性能電気特性を持たせて薄く形成するゲート絶縁膜薄膜形成技術を取り入れて形成する。
そこで、先ず始めに、上記ＭＩＳトランジスタのゲート絶縁膜薄膜形成方法について説明する。
【００３１】
なお、上記ＭＩＳトランジスタのゲート絶縁膜の種類に関しては、上記特開２００２−２６１０９１号公報に開示されているように酸化膜や窒化膜や酸窒化膜などがあり、半導体基板にもシリコンやゲルマニウムなどのように異なる結晶面を有する多種類の基板がある。そのため、本発明の実施の形態において上記何れの種類のゲート絶縁膜或いは半導体基板を使用することもできるが、説明の理解を容易にするために、以下の説明では、半導体基板を（１００）面、（１１０）面、或いは（１１１）面の内の少なくとも何れか二つの結晶面を表面に有するシリコン（Ｓｉ）基板とし、ゲート絶縁膜を酸化膜とした、ＭＯＳ（Metal-Oxide-Semiconductor）構造のトランジスタを例に説明することにする。
【００３２】
図１は、ラジアルラインスロットアンテナを用いたプラズマ処理装置１００の一例を示す断面図である。
本ゲート絶縁膜薄膜形成方法においては、シリコン表面の未結合手を終端している水素を除去するのに、次の酸化膜形成工程でプラズマ励起ガスとして使われるＫｒを使用し、同一処理室内で連続して表面終端水素除去処理と酸化処理とを行う。
【００３３】
先ず、真空容器（処理室）１０１内を真空にし、次にシャワープレート１０２から最初にアルゴン（Ａｒ）ガスを導入し、それをクリプトン（Ｋｒ）ガスに切替える。さらに、上記処理室１０１内の圧力を１３３Ｐａ（１Ｔｏｒｒ）程度に設定する。
【００３４】
次にシリコン基板１０３を、加熱機構を持つ試料台１０４に置き、試料の温度を４００℃程度に設定する。上記シリコン基板１０３の温度が２００−５５０℃の範囲内であれば、以下に述べる結果はほとんど同様のものとなる。上記シリコン基板１０３は、直前の前処理工程において希フッ酸洗浄が施され、その結果表面のシリコン未結合手が水素で終端されている。
【００３５】
次に同軸導波管１０５からラジアルラインスロットアンテナ１０６に周波数が２．４５ＧＨｚのマイクロ波を供給し、上記マイクロ波を上記ラジアルラインスロットアンテナ１０６から処理室１０１の壁面の一部に設けられた誘電体板１０７を通して、上記処理室１０１内に導入する。導入されたマイクロ波は上記シャワープレート１０２から上記処理室１０１内に導入されたＫｒガスを励起し、その結果上記シャワープレート１０２の直下に高密度のＫｒプラズマが形成される。供給するマイクロ波の周波数が９００ＭＨｚ程度以上約１０ＧＨｚ程度以下の範囲にあれば、以下に述べる結果はほとんど同様のものとなる。
【００３６】
図１の構成においてシャワープレート１０２と基板１０３の間隔は、本実施形態では６ｃｍに設定する。この間隔は狭いほうがより高速な成膜が可能となる。
なお、本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示しているが、他の方法を用いてマイクロ波を処理室内に導入してプラズマを励起してもよい。
【００３７】
上記シリコン基板１０３をＫｒガスで励起されたプラズマに曝すことにより、上記シリコン基板１０３の表面は低エネルギのＫｒイオン照射を受け、その表面終端水素が除去される。
図２は上記シリコン基板１０３表面におけるシリコン−水素結合を赤外分光器により分析した結果であり、上記処理室１０１中にマイクロ波を１３３Ｐａ（１Ｔｏｒｒ）の圧力下、１．２Ｗ／ｃｍ2のパワーで導入することで励起したＫｒプラズマによる、シリコン表面終端水素の除去効果を示す。
【００３８】
図２を参照するに、わずか１秒程度のＫｒプラズマ照射でシリコン−水素結合に特徴的な波数２１００ｃｍ-1付近の光吸収がほとんど消滅し、約３０秒の照射ではほぼ完全に消滅するのがわかる。すなわち、約３０秒のＫｒプラズマ照射により、シリコン表面を終端していた水素が除去できることがわかる。本実施形態では、１分間のＫｒプラズマ照射を施して、表面終端水素を完全に除去する。
【００３９】
次に、上記シャワープレート１０２から９７／３の分圧比のＫｒ／Ｏ2混合ガスを導入する。この際、処理室内の圧力は１３３Ｐａ（１Ｔｏｒｒ）程度に維持しておく。ＫｒガスとＯ2ガスが混合された高密度励起プラズマ中では、中間励起状態にあるＫｒ*とＯ2分子が衝突し、原子状酸素Ｏ*を効率よく大量に発生できる。
【００４０】
本例では、この原子状酸素Ｏ*により上記シリコン基板１０３の表面を酸化する。本薄膜形成方法を用いることにより、原子状酸素による酸化処理では、４００°Ｃ程度の非常に低い温度での酸化が可能となる。Ｋｒ*とＯ2の衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高くすると、発生したＯ*同志が衝突し、Ｏ2分子に戻ってしまう。当然、最適ガス圧力が存在する。
【００４１】
図３に、処理室内のＫｒ／Ｏ2の圧力比を９７／３に保持しつつ、上記処理室１０１内のガス圧力を変化させた場合の、形成される酸化膜の厚さと処理室内圧力との関係を示す。ただし図３では、シリコン基板１０３の温度を４００°Ｃに設定し、１０分間の酸化処理を行っている。
【００４２】
図３を参照するに、上記処理室１０１内の圧力が約１３３Ｐａ（１Ｔｏｒｒ）の時に最も酸化速度は速くなり、この圧力ないしはその近傍の圧力条件が最適であることがわかる。この最適圧力は、上記シリコン基板１０３の表面が（１００）面方位に配向した結晶面である場合に限らず、シリコン表面がどの面方位に配向した結晶面であっても同じである。
【００４３】
所望の膜厚のシリコン酸化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにＫｒ／Ｏ2混合ガスをＡｒガスに置換して酸化工程を終了する。本工程の前後にＡｒガスを使用するのはＫｒより安価なガスをパージガスに使用するためである。本工程に使用されたＫｒガスは回収再利用する。
【００４４】
以上のＫｒ／Ｏ2プラズマ酸化膜形成に続いて、既知の電極形成工程、保護膜形成工程、水素シンタ処理工程等を施してＭＯＳトランジスタやキャパシタを含む半導体集積回路装置を完成さることができる。
上記の手順で形成されたシリコン酸化膜中の水素含有量を昇温放出により測定したところ、３ｎｍの膜厚のシリコン酸化膜において面密度換算で１０12／ｃｍ2程度以下であった。特にリーク電流が少ない酸化膜においてはシリコン酸化膜内の水素含有量は、面密度換算で１０11／ｃｍ2程度以下であることが確認された。一方、酸化膜形成前にＫｒプラズマの暴露を行わなかった酸化膜は面密度換算で１０12／ｃｍ2を超える水素を含んでいた。
【００４５】
また、上記の手順で形成されたシリコン酸化膜を剥離した後のシリコン表面と酸化膜形成前のシリコン表面の粗さを原子間力顕微鏡で測定して比較したところ、シリコン表面の荒さが変化していないのが確認された。すなわち、終端水素を除去して酸化した後でもシリコン表面が荒れることはない。
【００４６】
本ゲート絶縁膜薄膜形成方法によると、シリコン基板とＭＯＳトランジスタのゲート絶縁膜として形成されるシリコン酸化膜との、界面に残留する水素が除去され、その界面が平坦化される。この平坦化により、その界面における低界面準位密度を実現することができ、ゲート絶縁膜が薄膜化されても良好な電気特性（低リーク電流特性、低界面準位密度、高耐圧性、高ホットキャリア耐性、均一なしきい値電圧特性など）が得られるようになっている。また、さらに、如何なる面方位に形成されたゲート絶縁膜もそれらの面方位に対して良好な電気特性を得る事もできるようになる。
【００４７】
ここで、本発明の実施の形態の一例として示されるＭＯＳトランジスタの構成に関し、その構成を後述するような立体構造にすることの有効性を示唆する上記異なる面方位（結晶面）に対する解析結果の一例を、以下に説明する。
図４は、図１のプラズマ処理装置１００によりシリコン基板の３つの結晶面、すなわち（１００）面、 （１１１）面、および（１１０）面、を酸化した場合のＫｒ／Ｏ2プラズマ酸化膜の成長レートを熱酸化膜の成長レートと比較して示している。
【００４８】
図４を参照するに、Ｋｒ／Ｏ2プラズマ酸化膜では熱酸化膜の場合よりもはるかに大きな成長レートが得られており、活性な原子状酸素Ｏ＊を使ったS i基板の酸化が非常に効率良く進むことが示されている。さらに図４より、Ｋｒ／Ｏ2プラズマ酸化膜では、Ｓｉ原子の面密度がより大きな（１１１）面、（１１０）面上での成長レートが、（１００）面上での成長レートよりも小さくなっている事が分かる。これは原料供給律速プロセスから導かれる帰結と一致しており、このようにして形成したプラズマ酸化膜は、優れた膜質を有している事が示唆される。
【００４９】
これに対し、Ｓｉ基板の（１１１）面、（１１０）面上に熱酸化膜を形成した場合には、（１００）面上に熱酸化膜を形成した場合よりも酸化膜の成長レートが大きくなっており、（１１１）面、（１１０）面上に形成されている熱酸化膜は膜質が劣ることを示唆している。
【００５０】
続く図５は、このようにして形成されたＫｒ／Ｏ2プラズマ酸化膜と熱酸化膜とで界面準位密度を比較した結果を示す。
図５を参照するに、Ｋｒ／Ｏ2プラズマ酸化膜ではシリコンの（１００）面上に形成された場合でも（１１１）面、(１１０)面上に形成された場合でも、界面準位密度は(１００)面上に形成された熱酸化膜の界面準位密度よりも低く、非常に高品質な酸化膜が得られているのがわかる。
【００５１】
これに対し、シリコンの（１１１）面、（１１０）面上に形成された熱酸化膜では、図４の結果から予測された通り界面準位密度が非常に大きく、 本例に示すＭＯＳトランジスタのゲート絶縁膜に使用した場合には,キャリアの捕獲によるしきい値電圧の変化やゲートリーク電流の増大など、様々な問題が生じると考えられる。
【００５２】
こうして、上記ゲート絶縁膜薄膜形成方法をＭＯＳトランジスタのゲート絶縁膜の形成手段として適用することにより、シリコン基板の（１００）面のみならず（１１０）面や（１１１）面に対してゲート絶縁膜を形成することの有効性が本発明の実施の形態において示唆された。
【００５３】
次に、上述した有効性を裏づけとする本発明の実施の形態のＭＩＳトランジスタの構成について以下に詳しく説明する。
図６、図７は、立体構造にしたｐチャネルＭＯＳトランジスタの構成例である。
【００５４】
ただし図７は、図６の一部を取り出して示した図である。
図６に一例として示したｐチャネルＭＯＳトランジスタ７００は、図７に示すようにｎ型領域が形成された（１００）面を主面とするＳｉ基板７０２に形成されている。
【００５５】
図７に示すように、上記Ｓｉ基板７０２のｎ型領域には幅がＷで高さがＨの凸部７０４が形成される。同図に示されているように上記凸部７０４の頂面は（１００）面により、両側壁面は（１１０）面により画成されてなる。
図６のＳｉ基板７０２上には、先に図１で説明したプラズマ処理装置１００によりシリコン酸化膜が一様に形成されており、さらにその上に、図６に示すポリシリコンゲート電極７０６がＳｉ基板７０２の上記ｐ型領域に形成されている。さらにかかるゲート電極７０６のパターニングに伴って上記シリコン酸化膜もパターニングされ、上記ゲート電極７０６に対応してゲート絶縁膜７０８が同図に示す太い実線と破線で囲まれた面に形成される。
【００５６】
さらに図６のｐチャネルＭＯＳトランジスタ７００では、上記ｎ型領域において上記ゲート電極７０６を自己整合マスクにｐ型不純物をイオン注入することにより、上記ゲート電極７０６の両側に、上記凸部７０４をも含んでｐ型拡散領域７１０ａおよび７１０ｂが同図に示されるように形成される。その結果、上記Ｓｉ基板７０２上の上記ｎ型領域にｐチャネルＭＯＳトランジスタ７００が形成される。
【００５７】
本例に示すｐチャネルＭＯＳトランジスタ７００では、ゲート長Ｌを有し、上記ゲート電極７０６は、 S i基板７０２の平坦部を、上記凸部７０４のそれぞれの側において、ゲート幅Ｗ´／２で覆う。その結果、上記ゲート電極７０６の（１００）面上におけるゲート幅は、上記凸部７０４Ａの頂部を含めて、Ｗ＋Ｗ´により与えられる。これに対し、上記ゲート電極７０６の（１１０）面上におけるゲート幅は両側壁面に形成されているので２Ｈで与えられる。
【００５８】
そして、このように構成されるｐチャネルＭＯＳトランジスタにおいて電圧が印加されると、同図に斜線で示したように、正孔が移動するチャネルがゲート絶縁膜７０８に沿ってＳｉ基板７０２中に生成される。
上述した構成によると、上記ｐ型領域に形成されるｐチャネルＭＯＳトランジスタ７００の電流駆動能力は、式μｐ１（Ｗ＋Ｗ´）＋２μｐ２Ｈにより与えられるようになる。ただしμｐ1は、（１００）面における正孔移動度を、μｐ２は（１１０）面における正孔移動度を表す。
【００５９】
なお、本例に示したｐチャネルＭＯＳトランジスタの構成においては、主面となる（１００）面以外の結晶面を構成するために両側壁面を有する凸状の構成としたが、この側壁面を片面のみとする構成としても良い。
また、上記Ｗ´が上記Ｈに対して十分小さくなるようにゲート幅を構成することにより素子面積を十分に小さくすることもできる。この場合には、チャネル幅はＨとＷの長さのみに依存させることができる。
【００６０】
以上のように構成したｐチャネルＭＯＳトランジスタにおいては、半導体基板とゲート絶縁膜との異なる面方位における界面で低界面準位密度を実現できるので、フリッカ雑音を低減できる。また、さらに、同図の斜線で示したチャネル構造をとることによって、チャネル長変調効果を低減させることが可能になるので、良好な電気的特性が安定して得られる。このように凸状に構成されたＭＯＳトランジスタは素子毎の電気的特性のバラツキを低下させ、より安定な素子となる。
【００６１】
さらに、このように上記立体構造にしたｐチャネルＭＯＳトランジスタでは、ｐチャネルＭＯＳトランジスタのゲート幅を半導体基板の主面（例えば（１００）面など）だけではなく上述したように異なる方位面に配向する結晶面（例えば（１１０）面など）に対しても獲得できる。また、主面を使用せずに上記凸部のみでゲート幅を獲得することもできる。そのため、ｐ型拡散領域７１０ａ及び７１０ｂの間にゲート絶縁膜に沿って生成されるチャネルは、主面を除く他の結晶面においても生成されることとなる。
【００６２】
このように、上記チャネルにおける電気的特性は上述したように何れの結晶面に対しても良好である（すなわち、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下が抑制される）ため、上記Ｗ＋Ｗ´の値に替わってＨの値を大きくとって同図の上方向に対してチャネル幅を稼ぐことができ、ｐチャネルＭＯＳトランジスタの素子面積を実質的に小さくすることが可能となる。
【００６３】
なお、上記構成例ではＳｉ基板の（１００）面を主面として（１１０）面を側壁面としたが、（１００）面、（１１０）面、（１１１）面を任意に組み合わせてトランジスタを構成してもよく、何れの場合であっても上述した効果が同様に得られる。
【００６４】
また、上記構成例ではｐチャネルＭＯＳトランジスタについて説明したが、ｎチャネルＭＯＳトランジスタにおいても上記同様に立体構造にすることができ、上記同様な効果を得る事ができる。
次に、上記立体構造のＭＯＳトランジスタの構成を移動度の小さいｐチャネルＭＯＳトランジスタのみに適用したＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの構成を示す。
【００６５】
図８、９は、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタの構成例である。
ただし図９は、図８の一部を取り出して示した図である。
図８のＣＭＯＳトランジスタ９００は、図９に示されるように素子分離領域９０５により隔てられたｐ型領域Ａとｎ型領域Ｂとが形成された（１００）面を主面とするＳｉ基板９１０上に形成されており、ｎ型領域Ｂには幅がＷ１Ｂで両側壁面の高さがＨＢの凸部９１０Ｂが形成されている。図９よりわかるように、上記凸部９１０Ｂの頂面は（１００）面により、側壁面は（１１０）面により画成されている。
【００６６】
図９のS i基板９１０上には、先に図１で説明したプラズマ処理装置１００によりシリコン酸化膜が一様に形成されており、さらにその上に、図８に示すポリシリコンゲート電極９３０Ａおよび９３０Ｂが、それぞれ領域Ａおよび領域Ｂ上に形成されている。さらにかかるゲート電極９３０Ａおよび９３０Ｂのパターニングに伴って上記シリコン酸化膜もパターニングされ、上記ゲート電極９３０Ａに対応してゲート絶縁膜９２０Ａが、またゲート電極９３０Ｂに対応してゲート絶縁膜９２０Ｂが、同図に示される太い実線及び破線に囲まれた面に形成される。
【００６７】
さらに図８のＣＭＯＳトランジスタ９００では、上記ｐ型領域Ａにおいて、上記ゲート電極９３０Ａを自己整合マスクにｎ型不純物をイオン注入することにより、上記ゲート電極９３０Ａの両側にｎ型拡散領域９１０ａおよび９１０ｂが形成される。また、上記ｎ型領域Ｂにおいては上記ゲート電極９３０Ｂの両側に、上記凸部９１０Ｂをも含んでｐ型拡散領域９１０ｃおよび９１０ｄが形成される。その結果、上記Ｓｉ基板９１０上には上記ｐ型領域ＡにｎチャネルＭＯＳトランジスタ９４０Ａが、また上記ｎ型領域ＢにｐチャネルＭＯＳトランジスタ９４０Ｂが形成される。
【００６８】
本例に示すＣＭＯＳトランジスタ９００では、 ｎチャネルＭＯＳトランジスタ９４０Ａはゲート長ＬｇＡを有し、またｐチャネルＭＯＳトランジスタ９４０Ｂはゲート長ＬｇＢを有する。
本例に示すｎチャネルＭＯＳトランジスタにおいては、上記ゲート電極９３０Ａが S i基板９１０の（１００）面を同図に示すように幅ＷＡで覆う。その結果、ｎチャネルＭＯＳトランジスタのゲート幅はＷＡによって与えられる。
【００６９】
また、他方のｐチャネルＭＯＳトランジスタにおいては、上記ゲート電極９３０Ｂは、 S i基板９１０の平坦部を、上記凸部９１０Ｂのそれぞれの側において、ゲート幅Ｗ2Ｂ／２で覆う。その結果、当該ｐチャネルＭＯＳトランジスタにおいては、上記ゲート電極９３０Ｂの（１００）面上におけるゲート幅は上記凸部９１０Ｂの頂部を含めてＷ1Ｂ＋Ｗ2Ｂにより与えられ、上記ゲート電極９３０Ｂの（１１０）面上におけるゲート幅は両側壁面に形成されているので２ＨＢによって与えられる。
【００７０】
そして、このように構成されるＣＭＯＳトランジスタに電圧が印加されると、同図に斜線で示したように、ｐ型領域Ａにおいては電子が移動するチャネルがゲート絶縁膜９２０Ａに沿ってＳｉ基板９１０中に生成され、ｎ型領域Ｂにおいては正孔が移動するチャネルがゲート絶縁膜９２０Ｂに沿ってＳｉ基板９１０中に生成される。
【００７１】
上述した構成によると、上記ｐ型領域Ａに形成されるｎチャネルＭＯＳトランジスタ９４０Ａの電流駆動能力は、式μｎ１ＷＡにより与えられるようになる。ただしμｎ１は、（１００）面における電子移動度を表す．
一方、上記ｎ型領域Ｂに形成されるｐチャネルＭＯＳトランジスタ９４０Ｂの電流駆動能力は、式μｐ１（Ｗ１Ｂ＋Ｗ２Ｂ）＋２μｐ２ＨＢにより与えられるようになる。ただしμｐ１は、（１００）面におけるホール移動度を、μｐ２は（１１０）面におけるホール移動度を表す。
【００７２】
そこで、本例に示す立体構造のＣＭＯＳトランジスタ９００では、上記ｐチャネルＭＯＳトランジスタ９４０Ｂの凸部９１０Ｂの幅及び高さを、式μｎ１ＷＡ＝μｐ１（Ｗ1Ｂ＋Ｗ2Ｂ）＋２μｐ２ＨＢが満足されるように設定することで、nチャネルＭＯＳトランジスタ９４０Ａの電流駆動能力とｐチャネルＭＯＳトランジスタ９４０Ｂの電流駆動能力とを平衡させることができるようになる。
【００７３】
特に、かかる構成において、ＷＡ＝Ｗ1Ｂ＋Ｗ2Ｂ、ＬｇＡ＝ＬｇＢとして上記凸部９１０Ｂの高さＨＢを上記式が満足されるように設定すれば、nチャネルＭＯＳトランジスタ９４０ＡとpチャネルＭＯＳトランジスタ９４０Ｂとの素子面積
を同一にして、 互いの電流駆動能力を平衡させることができるようになる。
【００７４】
なお、本例に示したｐチャネルＭＯＳトランジスタの構成においては、主面となる（１００）面以外の結晶面を構成するために両側壁面を有する凸状の構成としたが、この側壁面を片面のみとする構成としても良い。
以上のように構成したＣＭＯＳトランジスタにおいては半導体基板とゲート絶縁膜との界面で低界面準位密度を実現できるので、フリッカ雑音を低減でき、良好な電気的特性が安定して得られる。そのため、このように構成されたＣＭＯＳトランジスタは、素子における電気的特性のバラツキを低下させた、より安定な素子となりうる。特に、nチャネルＭＯＳトランジスタとpチャネルＭＯＳトランジスタとの電流駆動能力を一致させることができるので、互いのＭＯＳトランジスタの電気的特性のばらつきによる駆動能力の低下等を抑えることが可能となる。
【００７５】
さらに、ｐチャネルＭＯＳトランジスタを立体構造にしたＣＭＯＳトランジスタでは、ｐチャネルＭＯＳトランジスタのゲート幅をＳｉ基板の主面（例えば（１００）面など）だけではなく主面に形成した凸部の異なる方位面に配向する結晶面（例えば（１１０）面など）に対しても獲得できる。そのため、ｐ型拡散領域９１０ｃ及び９１０ｄの間にゲート絶縁膜に沿って生成されるチャネルは、半導体基板の主面のみならずその他の結晶面においても生成されることとなる。そして、上記チャネルにおける電気的特性は上述したように何れの結晶面に対しても良好である（すなわち、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下が抑制される）ため、上記式Ｗ1Ｂ＋Ｗ2Ｂの値に替わってＨＢの値を大きくとって同図の上方向に対してチャネル幅を稼ぐことができ、これもまた一例を挙げて後述するがｎチャネルＭＯＳトランジスタの素子面積に合わせてｐチャネルＭＯＳトランジスタの素子面積を小さくすることが可能となる。
【００７６】
なお、上記構成例ではＳｉ基板の（１００）面を主面として（１１０）面を側壁面としたが、（１００）面、（１１０）面、（１１１）面を任意に組み合わせてトランジスタを構成してもよく、何れの場合であっても上述した効果が同様に得られる。
【００７７】
図１０（Ａ）〜（Ｃ）は、シリコン基板のそれぞれ（１００）面、（１１１）面、および(１１０)面上に,図１のプラズマ処理装置１００によりシリコン酸化膜を形成し、かかるシリコン酸化膜をゲート絶縁膜としてpチャネルＭＯＳトランジスタを形成した場合のドレイン電圧対規格化ドレイン電流特性である。ただし図１０（Ａ）、（Ｂ）では、シリコン酸化膜を上記Ｋｒ／Ｏ2プラズマ処理により形成した場合と熱酸化処理により形成した場合の両方を示している。これに対し、図１０（Ｃ）では、熱酸化処理では（１１０）面上に酸化膜が形成できないため、Ｋｒ／Ｏ2プラズマ処理により形成したゲート酸化膜の例のみを示している。図１０（Ａ）の結果は、ゲート長が１０μｍでゲート幅が５０μｍのpチャネルＭＯＳトランジスタについてのものであり、図１０（Ｂ）、（Ｃ）の結果は、ゲート長が１０μｍでゲート幅が300μｍのpチャネルＭＯＳトランジスタについてのものである。
【００７８】
図１０（Ａ）〜（Ｃ）を参照するに、 pチャネルＭＯＳトランジスタのドレイン電流、従って相互コンダクタンスないし電流駆動能力は、トランジスタをシリコンの（１００）面以外の結晶面、例えば（１１１）面あるいは（１１０）面上に形成することにより増大させることが可能であること、特にpチャネルＭＯＳトランジスタをシリコンの（１１１）面上に形成した場合に（１００）面上に形成したpチャネルＭＯＳトランジスタの約１．３倍の電流駆動能力が得られること、また（１１０）面上に形成した場合には約１．８倍の電流駆動能力が得られることがわかる。
【００７９】
以上のデータにおいても示される通り、図６及び図８に異なる方位面に配向した結晶面を使って立体構造で構成されたＭＯＳトランジスタの電流駆動能力は高いことが実証される。
なお、上述した立体構造のＭＩＳトランジスタやＣＭＯＳトランジスタは様々な回路に適用できる。
【００８０】
例えば、本発明のＣＭＯＳトランジスタをパストランジスタ回路やインバータ回路やプッシュプル増幅器などに適用できる。この場合、ＣＭＯＳトランジスタに構成されるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのスイッチング特性を揃えることが可能になるため、そこから出力される出力信号歪を大幅に低減できる。
【００８１】
また、例えばデジタル回路のＮＡＮＤ回路、ＮＯＲ回路などに適用することも可能である。
さらに、上述した回路にはＣＭＯＳトランジスタを使用せずにｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタを適用することも可能である。
【００８２】
また、本発明の実施の形態におけるＭＩＳトランジスタ或いはＣＭＯＳトランジスタは、アナログ回路にも当然適用できる。
【００８３】
【発明の効果】
以上述べたように、本発明によれば、素子面積を決定する所定の結晶面に突出して形成される他の結晶面に対してチャネル幅を獲得できる。そして、夫々の結晶面に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を大幅に抑制できる。そのため、素子面積の増大を抑制しながら、さらなるチャネル幅の獲得が実質的に可能なものとなる。
【００８４】
また、ＣＭＯＳトランジスタの素子面積を直接的に大きくしているｐチャネルＭＯＳトランジスタの素子面積を小さく形成できるので、ＣＭＯＳトランジスタを小型化することが可能となる。
さらに、ｐチャネルＭＯＳトランジスタの素子面積をｎチャネルＭＯＳトランジスタの素子面積に近づける、或いは同等の大きさにした場合においても、ｐチャネルＭＯＳトランジスタの素子面積を広げる方向とは異なる方向にチャネルを生成させているので、互いの電流駆動能力を素子面積をばらつかせることなく一致させることが可能となる。
【図面の簡単な説明】
【図１】ラジアルラインスロットアンテナを用いたプラズマ処理装置の一例を示す断面図である。
【図２】図１のシリコン基板１０３表面におけるシリコン−水素結合を赤外分光器により分析した結果である。
【図３】図１の処理室１０１内のＫｒ／Ｏ2の圧力比を９７／３に保持しつつガス圧力を変化させた場合に形成される酸化膜の厚さの、処理室内圧力との関係である。
【図４】Ｋｒ／Ｏ2プラズマ酸化膜の成長レートと熱酸化膜の成長レートとの比較図である。
【図５】Ｋｒ／Ｏ2プラズマ酸化膜と熱酸化膜との界面準位密度の比較図である。
【図６】ｐチャネルＭＯＳトランジスタの構成例である。
【図７】図６の一部を取り出して示した図である。
【図８】ＣＭＯＳトランジスタの構成例である。
【図９】図８の一部を取り出して示した図である。
【図１０】ドレイン電圧対規格化ドレイン電流特性である。
【符号の説明】
７０２    シリコン基板
７０４    凸部
７０６    ゲート電極
７０８    ゲート絶縁膜
７１０ａ、７１０ｂ    同一導電型拡散領域
【図１】
0004723797.tif 000002
【図２】
0004723797.tif 000003
【図３】
0004723797.tif 000004
【図４】
0004723797.tif 000005
【図５】
0004723797.tif 000006
【図６】
0004723797.tif 000007
【図７】
0004723797.tif 000008
【図８】
0004723797.tif 000009
【図９】
0004723797.tif 000010
【図１０】
0004723797.tif 000011