(57)【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、第１方向および第２方向の双方向走査可能な単チャネル双方向シフトレジスタを有し、
前記単チャネル双方向シフトレジスタは、多段に縦接接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、第１および第２のＲＳフリップフロップ回路を有し、
前記第１のＲＳフリップフロップ回路は、第１電極が出力端子に接続され、第２電極が第２走査方向制御信号が供給される第２走査制御線に接続されるとともに、制御電極が第１走査方向時において前段側の基本回路の出力端子に接続される第１のトランジスタと、
第１電極が出力端子に接続され、第２電極が第１走査方向制御信号が供給される第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後段側の基本回路の出力端子に接続される第２のトランジスタとを有し、
前記第２のＲＳフリップフロップ回路は、第１電極が出力端子に接続され、第２電極が前記第２走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後段側の基本回路の出力端子に接続される第３のトランジスタと、
第１電極が出力端子に接続され、第２電極が前記第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において前段側の基本回路の出力端子に接続される第４のトランジスタとを有することを特徴とする表示装置。
【請求項２】
前記基本回路は、制御電極が前記第１のＲＳフリップフロップ回路の出力端子に接続され、第２電極が前記第２のＲＳフリップフロップ回路の出力端子に接続されるとともに、第１電極が基準電位が供給される基準電位線に接続される第５のトランジスタと、
制御電極が前記第５のトランジスタの第２電極に接続されるとともに、第１電極がクロック端子に接続され、第２電極が基本回路の出力端子に接続される第６のトランジスタと、
前記第６のトランジスタの制御電極と第２電極との間に接続される第１の容量素子とを有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記基本回路は、第１電極が前記基準電位線に接続され、第２電極が前記第５のトランジスタの制御電極に接続されるとともに、制御電極が前記第６のトランジスタの制御電極に接続される第７のトランジスタを有することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記基本回路は、制御端子および第２電極がフレーム開始信号が供給されるフレーム信号線に接続され、第１電極が前記第５のトランジスタの制御電極に接続される第８のトランジスタを有することを特徴とする請求項２または請求項３に記載の表示装置。
【請求項５】
前記基本回路は、前記基準電位線と前記第５のトランジスタの制御電極との間に接続される第２の容量素子を有することを特徴とする請求項２ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記基本回路は、前記第６のトランジスタの制御電極と、前記第５のトランジスタの第２電極との間に接続され、制御電極が前記第１走査制御線に接続される第９のトランジスタと、
前記第６のトランジスタの制御電極と、前記第５のトランジスタの第２電極との間に接続され、制御電極が前記第２走査制御線に接続される第１０のトランジスタとを有することを特徴とする請求項２ないし請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記基本回路は、制御電極が前記第６のトランジスタの制御電極に接続され、第１電極がクロック端子に接続されるとともに、第２電極が外部出力端子に接続される第１１のトランジスタを有することを特徴とする請求項２ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記基本回路は、第１電極に前記基準電位が印加され、第２電極が前記第１１のトランジスタの第２電極に接続される第１２のトランジスタと、
第１電極が前記第１２のトランジスタの制御電極に接続され、第２電極が前記第２走査制御線に接続されるとともに、制御電極が前記第１走査方向時において直前の基本回路の外部出力端子に接続される第１３のトランジスタと、
第１電極が前記第１２のトランジスタの制御電極に接続され、第２電極が前記第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後続の基本回路の外部出力端子に接続される第１４のトランジスタとを有することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記基本回路は、制御端子および第２電極が前記フレーム信号線に接続され、第１電極が前記第１２のトランジスタの制御電極に接続される第１５のトランジスタを有することを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記基本回路は、前記基準電位線と前記第１２のトランジスタの制御電極との間に接続される第３の容量素子を有することを特徴とする請求項８または請求項９に記載の表示装置。
【請求項１１】
前記基本回路は、制御電極が前記第６のトランジスタの制御電極に接続され、第１電極がクロック端子に接続され、第２電極が第１の外部出力端子に接続される第１６のトランジスタと、
制御電極が前記第６のトランジスタの制御電極に接続され、第１電極がクロック端子に接続され、第２電極が第２の外部出力端子に接続される第１７のトランジスタとを有することを特徴とする請求項２ないし請求項６のいずれか１項に記載の表示装置。
【請求項１２】
前記基本回路は、第１電極が前記基準電位線に接続され、第２電極が前記第１６のトランジスタの第２電極に接続される第１８のトランジスタと、
第１電極が前記基準電位線に接続され、第２電極が前記第１７のトランジスタの第２電極に接続される第１９のトランジスタと、
第１電極が前記第１８および第１９のトランジスタの制御電極に接続され、第２電極が前記第２方向制御線に接続されるとともに、制御電極が前記第１走査方向時において直前の基本回路の第２の外部出力端子に接続される第２０のトランジスタと、
第１電極が前記第１８および第１９のトランジスタの制御電極に接続され、第２電極が前記第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後続の基本回路の第２の外部出力端子に接続される第２１のトランジスタとを有することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記基本回路は、制御端子および第２電極が前記フレーム信号線に接続され、第１電極が前記第１８および第１９のトランジスタの制御電極に接続される第２２のトランジスタを有することを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記基本回路は、前記基準電位線と前記第１８および第１９のトランジスタの制御電極との間に接続される第４の容量素子を有することを特徴とする請求項１２または請求項１３に記載の表示装置。
【請求項１５】
前記第１走査方向時において奇数段の基本回路のクロック端子は、第１のクロック信号が供給される第１クロック信号線に接続され、
前記第１走査方向時において偶数段の基本回路のクロック端子は、第２のクロック信号が供給される第２クロック信号線に接続され、
前記第１のクロック信号と第２のクロック信号とは、同一周期で、位相が異なっていることを特徴とする請求項２ないし請求項１４のいずれか１項に記載の表示装置。
【請求項１６】
前記第１走査方向時において３段目から（ｎ−２）段目の基本回路は、前記第１のトランジスタの制御電極が、２段前の基本回路の出力端子に接続され、
前記第２のトランジスタの制御電極が、２段後の基本回路の出力端子に接続され、
前記第３のトランジスタの制御電極が、１段後の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、１段前の基本回路の出力端子に接続されることを特徴とする請求項２ないし請求項１５のいずれか１項に記載の表示装置。
【請求項１７】
制御電極が前記フレーム信号線に接続され、第１電極が前記第２のクロック信号線に接続される第２３のトランジスタを有し、
前記第１走査方向時において１段目の基本回路は、前記第１のトランジスタの制御電極が、フレーム信号線に接続され、
前記第２のトランジスタの制御電極が、３段目の基本回路の出力端子に接続され、
前記第３のトランジスタの制御電極が、２段目の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、前記第２３のトランジスタの第２電極に接続されることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記第１走査方向時において２段目の基本回路は、前記第１のトランジスタの制御電極が、前記第２３のトランジスタの第２電極に接続され、
前記第２のトランジスタの制御電極が、４段目の基本回路の出力端子に接続され、
前記第３のトランジスタの制御電極が、３段目の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、１段目の基本回路の出力端子に接続されることを特徴とする請求項１７に記載の表示装置。
【請求項１９】
前記第１走査方向時において２段目の基本回路は、前記第１のトランジスタの制御電極が、前記フレーム信号線に接続され、
前記第２のトランジスタの制御電極が、４段目の基本回路の出力端子に接続され、
前記第３のトランジスタの制御電極が、３段目の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、１段目の基本回路の出力端子に接続されることを特徴とする請求項１７に記載の表示装置。
【請求項２０】
前記第２３のトランジスタの第２電極と、前記基準電位線との間に接続される第５の容量素子を有することを特徴とする請求項１７ないし請求項１９のいずれか１項に記載の表示装置。
【請求項２１】
制御電極が前記第２走査制御線に接続され、第１電極および第２電極が前記第２３のトランジスタの第２電極に接続される第２４のトランジスタを有することを特徴とする請求項１７ないし請求項２０のいずれか１項に記載の表示装置。
【請求項２２】
ｎが偶数の場合に、制御電極が前記フレーム信号線に接続され、第１電極が前記第１のクロック信号線に接続される第２５のトランジスタを有し、
前記第１走査方向時においてｎ段目の基本回路は、前記第１のトランジスタの制御電極が、（ｎ−２）段目の基本回路の出力端子に接続され、
前記第２のトランジスタの制御電極が、前記フレーム信号線に接続され、
前記第３のトランジスタの制御電極が、前記第２５のトランジスタの第２電極に接続され、
前記第４のトランジスタの制御電極が、（ｎ−１）段目の基本回路の出力端子に接続されることを特徴とする請求項１６に記載の表示装置。
【請求項２３】
前記第１走査方向時に、前記フレーム開始信号が有効となった後に、初めに、前記第１のクロック信号の電圧レベルが変化し、次に、前記第２のクロック信号電圧レベルが変化し、
前記第２走査方向時に、前記フレーム開始信号が有効となった後に、初めに、前記第２のクロック信号の電圧レベルが変化し、次に、前記第１のクロック信号電圧レベルが変化することを特徴とする請求項２２に記載の表示装置。
【請求項２４】
ｎが奇数の場合に、制御電極が前記フレーム信号線に接続され、第１電極が前記第２のクロック信号線に接続される第２５のトランジスタを有し、
前記第１走査方向時においてｎ段目の基本回路は、前記第１のトランジスタの制御電極が、（ｎ−２）段目の基本回路の出力端子に接続され、
前記第２のトランジスタの制御電極が、前記フレーム信号線に接続され、
前記第３のトランジスタの制御電極が、前記第２５のトランジスタの第２電極に接続され、
前記第４のトランジスタの制御電極が、（ｎ−１）段目の基本回路の出力端子に接続されることを特徴とする請求項１６に記載の表示装置
【請求項２５】
前記第１走査方向時、あるいは、前記第２走査方向時に、前記フレーム開始信号が有効となった後に、初めに、前記第２のクロック信号の電圧レベルが変化し、次に、前記第１のクロック信号電圧レベルが変化することを特徴とする請求項２４に記載の表示装置。
【請求項２６】
前記第１走査方向時において（ｎ−１）段目の基本回路は、前記第１のトランジスタの制御電極が、（ｎ−３）段目の基本回路の出力端子に接続され、
前記第２のトランジスタの制御電極が、前記第２５のトランジスタの第２電極に接続され、
前記第３のトランジスタの制御電極が、ｎ段目の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、（ｎ−２）段目の基本回路の出力端子に接続されることを特徴とする請求項２２ないし請求項２５のいずれか１項に記載の表示装置。
【請求項２７】
前記第１走査方向時において（ｎ−１）段目の基本回路は、前記第１のトランジスタの制御電極が、（ｎ−３）段目の基本回路の出力端子に接続され、
前記第２のトランジスタの制御電極が、前記フレーム信号線に接続され、
前記第３のトランジスタの制御電極が、ｎ段目の基本回路の出力端子に接続され、
前記第４のトランジスタの制御電極が、（ｎ−２）段目の基本回路の出力端子に接続されることを特徴とする請求項２２ないし請求項２５のいずれか１項に記載の表示装置。
【請求項２８】
前記第２５のトランジスタの第２電極と、前記基準電位線との間に接続される第６の容量素子を有することを特徴とする請求項２２ないし請求項２７のいずれか１項に記載の表示装置。
【請求項２９】
制御電極が前記第２走査制御線に接続され、第１電極および第２電極が前記第２５のトランジスタの第２電極に接続される第２６のトランジスタを有することを特徴とする請求項２２ないし請求項２８のいずれか１項に記載の表示装置。
【請求項３０】
前記各トランジスタは、ｎ型のトランジスタであって、
前記基準電位をＬレベル、Ｈレベルを前記基準電位よりも高電位の電圧レベルとするとき、前記第１走査方向時に、第１走査方向制御信号の電圧レベルがＨレベル、第２走査方向制御信号がＬレベルであり、
前記第２走査方向時に、第１走査方向制御信号の電圧レベルがＬレベル、第２走査方向制御信号がＨレベルであることを特徴とする請求項１ないし請求項２９のいずれか１項に記載の表示装置。
【請求項３１】
前記各トランジスタは、ｐ型のトランジスタであって、
前記基準電位をＨレベル、Ｌレベルを前記基準電位よりも低電位の電圧レベルとするとき、前記第１走査方向時に、第１走査方向制御信号の電圧レベルがＬレベル、第２走査方向制御信号がＨレベルであり、
前記第２走査方向時に、第１走査方向制御信号の電圧レベルがＨレベル、第２走査方向制御信号がＬレベルであることを特徴とする請求項１ないし請求項２９のいずれか１項に記載の表示装置。
【請求項３２】
前記駆動回路は、前記各画素を１表示ライン毎に走査する走査線駆動回路であることを特徴とする請求項１ないし請求項３１のいずれか１項に記載の表示装置。
【請求項３３】
前記駆動回路は、前記各画素に映像電圧を供給する映像線駆動回路であることを特徴とする請求項１ないし請求項３１のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、単チャネル双方向シフトレジスタを有する駆動回路を備える表示装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス液晶表示装置が、デジタルスチルカメラや携帯電話等に使用されている。
この場合に、デジタルスチルカメラや携帯電話等においては、双方向表示が可能な液晶表示パネルが必要となる場合がある。
前述したような、双方向表示が可能な液晶表示パネルとしては、例えば、図１８に示す順方向垂直走査回路１０、および逆方向垂直走査回路２０のように、順方向走査用と逆方向走査用のシフトレジスタを２つ液晶表示パネル３０に内蔵する手法が想定される。
しかしながら、この手法では、回路規模がほぼ倍になるため、歩留まりの低下が起こり、さらに、今後新たなる回路の追加を考える上で回路規模の縮小が必要となる。
一般に、ＣＭＯＳシフトレジスタは、図１９（ａ）に示すように、１段あたり１入力（ＩＮ）、１出力（ＯＵＴ）なため、図１９（ｂ）に示すように、順路スイッチ素子（Ｆ，Ｒ）による簡単な構成で片側に１つの回路にて双方向化することが可能である。
しかしながら、例えば、Ｎ型のＭＯＳＦＥＴを使用する単チャネルシフトレジスタでは、図２０（ａ）に示すように、１段あたり３入力（ＩＮ、ＳＥＴ、ＲＥＳＥＴ）、１出力（ＯＵＴ）であり、さらに前後の段が関わってくるため、図２０（ｂ）に示すように、順路スイッチ素子（Ｆ，Ｒ）により双方向化する構成では、複雑かつ素子数が増大する。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平７−１３５１３公報
【特許文献２】特開２００２−２１５１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述したように、ＣＭＯＳ回路構成でシフトレジスタの双方化を実現する場合には、回路構成では有利であるが、製造プロセスが増加するという問題点がある。
また、単チャネル回路構成でシフトレジスタの双方化を実現する場合には、製造プロセスを短縮することができるが、素子数が増加し、さらに、回路構成が複雑になるという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、従来のものと比して、素子数を増加させることなく、しかも回路規模を縮小させることが可能な単チャネル双方向シフトレジスタを有する駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の課題を達成するために、本発明では、複数の画素と、前記複数の画素を駆動する駆動回路とを備え、前記駆動回路は、第１方向および第２方向の双方向走査可能な単チャネル双方向シフトレジスタを有する表示装置において、前記単チャネル双方向シフトレジスタの基本回路が、第１および第２のＲＳフリップフロップ回路を有し、前記第１のＲＳフリップフロップ回路は、第１電極が出力端子に接続され、第２電極が第２走査方向制御信号が供給される第２走査制御線に接続されるとともに、制御電極が第１走査方向時において前段側の基本回路の出力端子に接続される第１のトランジスタと、第１電極が出力端子に接続され、第２電極が第１走査方向制御信号が供給される第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後段側の基本回路の出力端子に接続される第２のトランジスタとを有し、前記第２のＲＳフリップフロップ回路は、第１電極が出力端子に接続され、第２電極が前記第２走査制御線に接続されるとともに、制御電極が前記第１走査方向時において後段側の基本回路の出力端子に接続される第３のトランジスタと、第１電極が出力端子に接続され、第２電極が前記第１走査制御線に接続されるとともに、制御電極が前記第１走査方向時において前段側の基本回路の出力端子に接続される第４のトランジスタとを有し、さらに、制御電極が前記第１のＲＳフリップフロップ回路の出力端子に接続され、第２電極が前記第２のＲＳフリップフロップ回路の出力端子に接続されるとともに、第１電極が基準電位が供給される基準電位線に接続される第５のトランジスタと、制御電極が前記第５のトランジスタの第２電極に接続されるとともに、第１電極がクロック端子に接続され、第２電極が基本回路の出力端子に接続される第６のトランジスタと、前記第６のトランジスタの制御電極と第２電極との間に接続される第１の容量素子とを有する。
【０００６】
即ち、本発明の単チャネル双方向シフトレジスタでは、走査方向制御信号を、第１乃至第４のトランジスタの第２電極に印加し、取り込んだ電位により走査方向を決定する。
このように、本発明では、走査方向制御信号を、従来のように信号経路制御のみに使用するのではなく、信号経路制御と共にセット電位やリセット電位として回路に取り込み、さらに、電位を保持するためのダイオードの機能を、第１乃至第４のトランジスタに同時に持たせたことを特徴とする。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、従来のものと比して、素子数を増加させることなく、しかも回路規模を縮小させることが可能な単チャネル双方向シフトレジスタを有する駆動回路を備えた表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図１に示すように、本実施例のアクティブマトリクス型液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶面に、ｙ方向に平行に設けられｘ方向に延びるｎ本のゲート線（Ｘ１，Ｘ２，．．．，Ｘｎ）と、ｘ方向に平行に設けられｙ方向に延びるｍ本のドレイン線（Ｙ１，Ｙ２，．．．，Ｙｍ）とを有する。
ゲート線（または、走査線ともいう）とドレイン線（映像線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートがゲート線に、ドレイン（または、ソース）がドレイン線に、およびソース（または、ドレイン）が画素電極に接続される薄膜トランジスタ（Ｔｎｍ）が設けられる。さらに、画素電極と共通電極（ＣＯＭ）との間には保持容量（Ｃｎｍ）が設けられる。
各ゲート線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）により、ゲート信号を、Ｘ１からＸｎのゲート線に向かって順次供給する（順方向走査とする）か、あるいは、ＸｎからＸ１のゲート線に向かって順次供給する（逆方向走査とする）。
各ドレイン線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のドレイン（または、ソース）に接続されている。
スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続される。
水平駆動回路（ＹＤＶ）により、Ｓ１からＳｍのスイッチ素子に向かって順次走査（順方向走査とする）するか、あるいは、ＳｍからＳ１のスイッチ素子に向かって順次走査（逆方向走査とする）する。
【０００９】
図２は、本実施例の垂直駆動回路（ＸＹＤ）または水平駆動回路（ＹＤＶ）に適用される双方向走査回路の原理を説明するための回路図である。
図２に示す回路は、２つのスイッチ素子（Ｆ，Ｒ）を有し、スイッチ素子Ｆのドレイン（または、ソース）はＤＲＦ端子に、ゲートはＩＮＦ端子に接続される。スイッチ素子Ｒのドレイン（または、ソース）はＤＲＲ端子に、ゲートはＩＮＲ端子に接続される。
スイッチ素子（Ｆ，Ｒ）のソース（または、ドレイン）はともにＯＵＴ端子に接続される。
図２に示す回路において、スイッチ素子（Ｆ，Ｒ）に、ｎ型の薄膜トランジスタ（以下、ＮＭＯＳという）を用い、例えば、ＤＲＦ端子をＨｉｇｈレベル（以下、Ｈレベルという）とし、ＤＲＲ端子をＬｏｗレベル（以下、Ｌレベルという）とすると、ＩＮＦ端子にＨレベル信号が入力されると、ＯＵＴ端子にはＨレベル（正確には、ＩＮＦ端子に印加されるＨレベルからスイッチ素子Ｆのしきい値電圧（Ｖｔｈ）分降下した電圧レベル）が出力され、ＩＮＲ端子にＨレベル信号が入力されるとＯＵＴ端子にはＬレベルが出力される。
入力信号がＬレベルの場合、ＯＵＴ端子は状態を保持する。ただし、ＩＮＦ端子とＩＮＲ端子に同時にＨレベル信号を入力することは禁止される。
これにより、図２に示す回路は、ＲＳフリップフロップ回路として機能する。
双方向走査回路の走査方向を制御する走査方向制御信号をＤＲＦ（本願発明の第１走査方向制御信号）とＤＲＲ（本願発明の第２走査方向制御信号）とし、ＤＲＦがＨレベルで、ＤＲＲがＬレベルのとき順方向走査（本願発明の第１走査方向）、ＤＲＦがＬレベルでＤＲＲがＨレベルのとき逆方向走査（本願発明の第２走査方向）を行なうものとする。
ＲＳフリップフロップ回路のＤＲＦ端子とＤＲＲ端子に走査方向制御信号を印加することで、順方向走査時には、セット信号が印加されるＩＮＦ端子がＨレベルでＨレベル出力、リセット信号が印加されるＩＮＲ端子がＨレベルでＬレベル出力となり、逆方向時には、リセット信号が印加されるＩＮＦ端子がＨレベルでＬレベル出力、セット信号が印加されるＩＮＲ端子がＨレベルでＨレベル出力となる。
【００１０】
図３は、本実施例の垂直駆動回路（ＸＹＤ）または水平駆動回路（ＹＤＶ）に適用される双方向走査回路の１ライン走査する基本回路を示す回路図である。
図３に示す基本回路では、２つのＲＳフリップフロップ回路を有する。一方のＲＳフリップフロップ回路は、ソース（または、ドレイン）が共通とされるＮＭＯＳ（Ｔｒ１）と、ＮＭＯＳ（Ｔｒ２）とを有する。
ＮＭＯＳ（Ｔｒ１）のドレイン（または、ソース）にはＤＲＲの走査方向制御信号が印加され、ゲートはＩＮ１端子に接続され、ＮＭＯＳ（Ｔｒ２）のドレイン（または、ソース）にはＤＲＦの走査方向制御信号が印加され、ゲートはＩＮ４端子に接続される。
他方のＲＳフリップフロップ回路は、ソース（または、ドレイン）が共通とされるＮＭＯＳ（Ｔｒ３）と、ＮＭＯＳ（Ｔｒ４）とを有する。
ＮＭＯＳ（Ｔｒ３）のドレイン（または、ソース）にはＤＲＲの走査方向制御信号が印加され、ゲートはＩＮ３端子に接続され、ＮＭＯＳ（Ｔｒ４）のドレイン（または、ソース）にはＤＲＦの走査方向制御信号が印加され、ゲートはＩＮ２端子に接続される。
ＮＭＯＳ（Ｔｒ１）（あるいは、ＮＭＯＳ（Ｔｒ２））のソース（または、ドレイン）は、ＮＭＯＳ（Ｔｒ５）のゲートに接続され、ＮＭＯＳ（Ｔｒ５）のドレイン（または、ソース）は、ＮＭＯＳ（Ｔｒ６）のゲートに、また、ソース（または、ドレイン）はＶＳＳ端子に接続される。
ＮＭＯＳ（Ｔｒ３）（あるいは、ＮＭＯＳ（Ｔｒ４））のソース（または、ドレイン）は、ＮＭＯＳ（Ｔｒ６）のゲートに接続され、ＮＭＯＳ（Ｔｒ６）のソース（または、ドレイン）はＣＫ端子に接続される。
ＶＳＳ端子は、信号のＬレベルに相当するＶＳＳの基準電位に接続され、ＣＫ端子はクロック信号線に接続される。
また、ＮＭＯＳ（Ｔｒ６）のドレイン（または、ソース）と、ＮＭＯＳ（Ｔｒ６）のゲートとの間に、容量素子（Ｃｂｓ）が接続される。
ＮＭＯＳ（Ｔｒ６）のドレイン（または、ソース）、即ち、ＴＦノードが、次の段へ伝送する信号出力及び走査信号出力ノードとなる。
【００１１】
図３に示す基本回路において、走査方向制御信号ＤＲＦがＨレベル、走査方向制御信号ＤＲＲがＬレベルの場合のタイムチャートは、図４（ａ）に示すようになる。
ＩＮ１端子にＨレベルの信号が入力されると、ＮＭＯＳ（Ｔｒ５）のゲートにＮＭＯＳ（Ｔｒ１）を介してＬレベルが印加されるので、ＲＳノードはＬレベルになる。
これにより、ＮＭＯＳ（Ｔｒ５）がオフすることで、ＢＳノードがフローティング状態となり、書き込み可能となる。
次に、ＩＮ２端子にＨレベルの信号が入力されると、ＮＭＯＳ（Ｔｒ４）を介して、ＢＳノードに、Ｈレベル（正確には、走査方向制御信号ＤＲＦのＨレベルからＮＭＯＳ（Ｔｒ４）のしきい値電圧（Ｖｔｈ）分降下した電圧レベル）の電位が書き込まれ、ＢＳノードがＨレベルとなるので、ＮＭＯＳ（Ｔｒ６）がオンとなり、ＴＦノードにはクロック信号のＬレベルが書き込まれる。
ＩＮ１端子からＩＮ４端子がＬレベルのときＢＳノードはフローティング状態となり、ＢＳノードがＨレベルを保持しているときに、ＣＫ端子にクロック信号のＨレベルが入力されると、ＮＭＯＳ（Ｔｒ６）を介してＴＦノードにＨレベルからＮＭＯＳ（Ｔｒ６）のしきい値電圧（Ｖｔｈ）分降下した電位が書き込まれる。
このとき、容量素子（Ｃｂｓ）を介してブートストラップ効果により、ＢＳノードの電位は引き上げられ、ＴＦノードにはクロック信号のＨレベルがそのまま書き込まれる。
次に、ＩＮ３端子にＨレベルの信号が入力されて、ＢＳノードは、走査方向制御信号ＤＲＲのＬレベルとなる。
さらに、ＩＮ４端子にＨレベルの信号が入力され、ＲＳノードが、ＨレベルからＮＭＯＳ（Ｔｒ２）のしきい値電圧（Ｖｔｈ）分降下した電位となり、そのまま状態を保持する。
これにより、以降、ＮＭＯＳ（Ｔｒ５）がオンとなり、ＢＳノードは常にＶＳＳの基準電位となる。
【００１２】
図３に示す基本回路において、走査方向制御信号ＤＲＦがＬレベル、走査方向制御信号ＤＲＲがＨレベルの場合のタイムチャートは、図４（ｂ）に示すようになる。
走査方向制御信号ＤＲＦがＨレベル、走査方向制御信号ＤＲＲがＬレベルの場合（本願発明の第１走査方向時）は、ＩＮ１端子→ＩＮ２端子→ＩＮ３端子→ＩＮ４端子の順番にＨレベルの信号を印加するが、走査方向制御信号ＤＲＦがＬレベル、走査方向制御信号ＤＲＲがＨレベルの場合（本願発明の第２走査方向時）は、ＩＮ４端子→ＩＮ３端子→ＩＮ２端子→ＩＮ１端子の順番にＨレベルの信号を印加する。
ＩＮ１端子とＩＮ２端子、および、ＩＮ３端子とＩＮ４端子は、それぞれ同タイミングの信号が入力されても動作は可能であるが、ＲＳノードをＬレベルにするタイミングとＢＳノードにＨレベル電位を書き込むタイミングとが同じであるため、ＤＲＦ端子またはＤＲＲ端子と、ＶＳＳ端子とが直結する可能性があるため分割している。
【００１３】
図３に示す基本回路をｎ個多段に接続して双方向走査回路を構成する。
図５は、偶数段接続の双方向走査回路を示し、図６（ａ）は、図５に示す双方向走査回路の順方向走査のタイムチャートを、図６（ｂ）は、図５に示す双方向走査回路の逆方向走査のタイムチャート示す。
また、図７は奇数段接続の双方向走査回路を示し、図８（ａ）は、図７に示す双方向走査回路の順方向走査のタイムチャートを、図８（ｂ）は、図７に示す双方向走査回路の逆方向走査のタイムチャート示す。
出力ＯＵＴ１，ＯＵＴ２，．．．，ＯＵＴｎと順次走査する順方向走査の開始段を基準として、奇数段のＣＫ端子はＣＬＫ１のクロック信号が供給されるクロック信号線に接続され、偶数段のＣＫ端子はＣＬＫ２のクロック信号が供給されるクロック信号線に接続される。
クロック信号ＣＬＫ１と、クロック信号ＣＬＫ２とは、同一周期で、位相が異なっている。
段数が偶数か奇数によりフレーム開始信号であるＦＬＭ信号のパルス波形が異なり、また偶数段構成においては走査方向切り替え時、ＤＲＦ、ＤＲＲの走査方向制御信号とともに、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とを入れ替える。
順方向走査時ｉ段目において、走査方向に対し、２段前のＴＦ出力信号ＴＦ（ｉ−２）が図３に示す基本回路におけるＩＮ１端子入力に、１段前のＴＦ出力信号ＴＦ（ｉ−１）がＩＮ２端子入力に、１段後のＴＦ出力信号ＴＦ（ｉ＋１）がＩＮ３端子入力に、２段後のＴＦ出力信号ＴＦ（ｉ＋２）がＩＮ４端子入力に相当する。
【００１４】
順方向走査の時には、走査方向制御信号ＤＲＦがＨレベル、走査方向制御信号ＤＲＲがＬレベルであり、順方向走査時において、１段目は２つ及び１つ前の段が、２段目は２つ前の段が、（ｎ−１）段目は２つ後の段が、ｎ段目は１つ及び２つ後の段が存在しないため、他の段とは動作が多少異なる。
図６に示すようなＦＬＭ信号、及びＣＬＫ１，ＣＬＫ２のクロック信号を入力する場合、図５に示す双方向走査回路では、ＮＭＯＳ（Ｔｒ１１）のゲートにＦＬＭ信号が印加されるので、順方向走査時、ＦＬＭ信号がＨレベルのときに、ＮＭＯＳ（Ｔｒ１１）により１段目のＲＳ１ノードはＬレベルとなる。
次に、ＦＬＭ信号がＨレベルの状態で、ＣＬＫ２のクロック信号がＨレベルになると、ＮＭＯＳ（Ｔｒｆ１）を介してＩＮＦノードに、Ｈレベルからしきい値電圧（Ｖｔｈ）分降下した電位が書き込まれる。
ＩＮＦノードに入力された信号が１段目のＩＮ２入力信号、２段目のＩＮ１入力信号に相当し、１段目及び２段目の動作が可能となる。
また、同様に、ＦＬＭ信号がＨレベルの状態で、ＣＬＫ１のクロック信号がＨレベルになると、ＮＭＯＳ（Ｔｒｒ１）を介してＩＮＲノードに、Ｈレベルからしきい値電圧（Ｖｔｈ）分降下した電位が書き込まれる。
ＩＮＲノードに入力された信号が（ｎ−１）段目のＩＮ４入力信号、ｎ段目のＩＮ３入力信号となる。また、ＦＬＭ信号がｎ段目のＩＮ４入力信号となる。
この場合、ｎ段目のＩＮ３入力信号と、ＩＮ４入力信号とは、同一タイミング入力となるが、ＢＳｎノードをＮＭＯＳ（Ｔｒｎ３）及びＮＭＯＳ（Ｔｒｎ５）を介して同時にＬレベルにするため、問題はない。
【００１５】
逆方向走査時においては、この逆の動作となり、図６（ｂ）に示すようなタイムチャートとなる。この逆方向走査の時には、走査方向制御信号ＤＲＦがＬレベル、走査方向制御信号ＤＲＲがＨレベルとなる。
構成段数が奇数段の場合は、ＮＭＯＳ（Ｔｒｆ１）のソース（または、ドレイン）、およびＮＭＯＳ（Ｔｒｒ１）のソース（または、ドレイン）に接続されるクロック信号線が構成段数が偶数段の場合と異なり、どちらもＣＬＫ２のクロック信号線となる。
これに伴い、ＦＬＭ信号も、図８（ａ）及び図８（ｂ）に示すパルス波形となるが、動作自体は基本的に変わりはない。
ＴＦノードは、ＮＭＯＳ（Ｔｒｎ６）がオフのときは、フローティングノードになる。したがって、容量カップリングなどの影響を受けやすいが、ＮＭＯＳ（Ｔｒｎ５）がオンでＢＳノードは安定したＶＳＳの基準電位となり、ＴＦノードは容量素子（Ｃｂｓｎ）により安定する。
しかし、ＩＮＦノード及びＩＮＲノードは、フローティングノードで前述したような安定化容量を持たない。
よって、ＩＮＦノードおよびＩＮＲノードにゲートが接続されるトランジスタのゲート容量及びゲートオフ容量による容量カップリングの影響を受けやすい。
【００１６】
例えば、順方向走査時、ＢＳｎノードの電位が上昇すると、ＩＮＲノードの負荷容量が小さい場合、ＮＭＯＳ（Ｔｒｎ３）のゲートオフ容量によるカップリングでＩＮＲノードの電位が持ち上げられる。この電位が、しきい値電圧（Ｖｔｈ）を上回るとＮＭＯＳ（Ｔｒｎ３）がオンとなり、ＮＭＯＳ（Ｔｒｎ４）がオンのとき、ＮＭＯＳ（Ｔｒｎ３）とＮＭＯＳ（Ｔｒｎ４）を介して、走査方向制御信号ＤＲＦが供給される信号線と、走査方向制御信号ＤＲＲが供給される信号線とが直結され、ＢＳｎノードがブートストラップされるタイミングでは、ＮＭＯＳ（Ｔｒｎ３）を介してＬレベルが同時に書き込まれるためブートストラップ電位が下がる。
例えば、順方向走査時、ＢＳｎノードがブートストラップされると、ＩＮＲノードの負荷容量が小さい場合、ＮＭＯＳ（Ｔｒｎ３）のゲートオフ容量によるカップリングでＩＮＲノードの電位が持ち上げられる。
そこで、安定した電位、例えば、ＶＳＳの基準電位に対して、ＣｓｆおよびＣｓｒの容量素子を設けることで安定化し、誤動作を抑止する。
本発明は、ｎ型の薄膜トランジスタからなるＭＯＳ単チャネル構成だけではなく、ｐ型の薄膜トランジスタからなるｐＭＯＳ単チャネルにても構成可能である。
この場合、基準電位ＶＳＳをＨレベルとし、走査方向制御信号ＤＲＦがＬレベル、走査方向制御信号ＤＲＲがＨレベルのときに順方向走査、制御ＤＲＦがＨレベル、走査方向制御信号ＤＲＲがＬレベルのときに逆方向走査となり、論理が反転する。例えば、偶数段構成の順方向走査時のタイムチャートは図９のようになる。
【００１７】
図３に示す基本回路において、ＢＳノードを、ＶＳＳの基準電位とするためＮＭＯＳ（Ｔｒ５）のゲートノードであるＲＳノードは、書きこみ前後以外はＨレベルである必要がある。しかし、電源投入時においてＲＳノードは不定であり、一度走査するまで確定しない。このため電源投入時に誤動作をする可能性がある。
そこで、図１０に示すように、ＲＳノードに、ゲート及びドレイン（または、ソース）がＦＬＭ信号線に接続されたＮＭＯＳ（Ｔｒ０）のソース（または、ドレイン）を接続することで、ＦＬＭ信号が入力されると同時にＲＳノードにＨレベル電位が書き込まれる。
図３に示す基本回路おいて、ＲＳノードはフローティングノードである。したがって、ＮＭＯＳ（Ｔｒ５）やＮＭＯＳ（Ｔｒ１）及びＮＭＯＳ（Ｔｒ２）のゲートオフ容量による容量カップリングの影響を受けやすい。
また、Ｈレベル書きこみ後、次の書きこみタイミングまでＨレベルを保持する必要がある。そこで、図１０に示すように、安定した電位、例えば、ＶＳＳの基準電位に対して負荷容量素子（Ｃｓ）を設けることにより、容量カップリングの影響を受けにくくなり、安定性が上昇する。
【００１８】
図３に示す基本回路において、ＢＳノードは書きこみ時ブートストラップ効果により最大でＨレベル電位の２倍近くまで電位が上昇する。
つまり、ＮＭＯＳ（Ｔｒ５）、およびＮＭＯＳ（Ｔｒ３）またはＮＭＯＳ（Ｒｒ４）のドレイン−ソース間に高い電位差が生じることになり、電圧によっては耐圧が問題となる。
そこで、図１１に示すように、ＮＭＯＳ（Ｔｒ７）及びＮＭＯＳ（Ｔｒ８）によるスイッチを設置し、それぞれゲートに走査方向制御信号ＤＲＲ及び走査方向制御信号ＤＲＦを印加することにより、ＢＳ２ノードがブートストラップ効果によりＨレベル電位より高い電位になった場合においても、ＮＭＯＳ（Ｔｒ７）またはＮＭＯＳ（Ｔｒ８）のゲート電圧はＨレベル電位であるので、ＢＳ１ノードにはＨレベル電位から、ＮＭＯＳ（Ｔｒ７）またはＮＭＯＳ（Ｔｒ８）のしきい値電圧（Ｖｔｈ）分降下した電位しかかからず、どのトランジスタのドレイン−ソース間にもＨレベル電位以上の電位差がかかることがなくなる。よって高耐圧回路が実現可能となる。
【００１９】
図３に示す基本回路において、ＴＦノードが次の段に転送する出力と共に走査信号出力ノードとなる。
つまり、例えば、ゲート線に接続された場合、ＴＦノードに接続される負荷容量が大きくなり、ＴＦノードに供給する必要な電荷量が増大し、駆動能力に大きく影響を及ぼす。
また、出力線に対する電位変動の影響をそのまま受けてしまい、誤動作や停止などが起こる可能性がある。
そこで、図１２に示すように、ゲートをＢＳノードに接続し、ドレイン（または、ソース）を、ＮＭＯＳ（Ｔｒ６）のソース（または、ドレイン）が接続されているクロック信号線に接続したＮＭＯＳ（ＴｒＣ）を設けることで、同じ出力信号を異なるトランジスタから供給することが可能となる。
これにより、ＯＵＴノードをゲート線に接続し、ＴＦノードはゲート線の負荷をなくすことができるので、電位変動の影響を抑止することができる。
さらに、出力ノードは、出力時以外はフローティングとなるので、常にＶＳＳの基準電位とするためのＮＭＯＳ（ＴｒＢ）、並びに、ＮＭＯＳ（Ｔｒ９）およびＮＭＯＳ（ＴｒＡ）から成るＲＳフリップフロップ回路を設ける。
【００２０】
ＲＳフリップフロップは、前段出力においてリセット、つまりＲＳ２ノードをＬレベルとし、後段出力においてセット、つまりＲＳ２ノードをＨレベルとする。これにより書きこみタイミング以外をＶＳＳの基準電位とすることができる。
図１２に示す回路において、出力ノードＯＵＴは、書きこみタイミング以外はＶＳＳの基準電位に接続されている。
しかし、ＶＳＳの基準電位にはＮＭＯＳ（ＴｒＢ）を介して接続されているため、容量カップリングなどによる電位変動に対して、ＶＳＳの基準電位に収束するためにある程度の時間が必要となる。
したがって、変動電位がしきい値電圧（Ｖｔｈ）を瞬間的にでも越える場合、ＮＭＯＳ（Ｔｒ９）またはＮＭＯＳ（ＴｒＡ）が瞬間的にオンとなり、リーク電流が流れる可能性がある。
出力ノードＯＵＴがゲート線などに接続される場合、連続的に容量カップリングなどによる電位変動を受ける可能性があり、ＲＳ２ノードはフローティングノードであることからリーク電流によりＨレベルを保持できなくなることが考えられる。
【００２１】
そこで、図１３に示すように、もう一組の出力ＮＭＯＳ（ＴｒＥ）及びＶＳＳの基準電位とするためのＮＭＯＳ（ＴｒＤ）を設け、ＲＳフリップフロップ入力信号を供給するトランジスタと、走査信号を供給するトランジスタを分割することで、互いの影響を受けにくくすることが可能となる。また同手法により任意数の出力線を有することが可能である。
なお、図１２、図１３に示す回路において、図１０と同様に、ＲＳ２ノードに、ゲート及びドレイン（または、ソース）がＦＬＭ信号線に接続されたトランジスタのソース（または、ドレイン）を接続し、ＦＬＭ信号が入力されると同時にＲＳ２ノードにＨレベル電位が書き込まれるようにしてもよい。
さらに、図１０と同様、ＲＳ２ノードに安定した電位、例えば、ＶＳＳの基準電位に対して負荷容量素子（Ｃｓ）を設けることにより、容量カップリングの影響を受けにくくなり、安定性を上昇させることができる。
【００２２】
図３に示す基本回路において、ＴＦノード出力はクロック信号のＨレベルがそのまま出力される。これにより減衰なく次段に伝送が可能であり、ＮＭＯＳ（Ｔｒ３）またはＮＭＯＳ（Ｔｒ４）のゲートにはＨレベルを、ＢＳノードにはＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位を書き込むことが可能である。
しかし、図５に示す双方向走査回路において、順方向走査時、ＩＮＦノードにはＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位が供給されるため、ＢＳ１ノードには、ＮＭＯＳ（Ｔｒ１４）を介してＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位から、さらにしきい値電圧（Ｖｔｈ）分降下した電位が供給される。
つまり、その他の段と異なり、ＮＭＯＳ（Ｔｒ１４）に十分なＨレベルを供給することができず、低電圧化が難しい。
ＩＮＦノードは、フローティングノードであり、容量カップリングによる電位変動を受けやすい。順方向走査時において、ＩＮＦノードがＨレベルでＮＭＯＳ（Ｔｒ１４）をオンしてＢＳ１ノードに走査方向制御信号ＤＲＦを供給する。
このとき、ＮＭＯＳ（Ｔｒ１４）のゲートオン容量を介してブートストラップ効果によりＩＮＦノードの電位が上昇する。その上昇率はＮＭＯＳ（Ｔｒ１４）のゲート容量とＩＮＦノードの負荷容量の比で決まる。
【００２３】
そこで、図１４に示すように、ＮＭＯＳ（Ｔｒ２１）のゲートを、ＦＬＭ信号が供給されるＦＬＭ信号線に接続し、さらに、負荷容量素子（Ｃｓｆ）を小さくすることで、ゲート容量の値によっては高い上昇率を得ることができ、ＮＭＯＳ（Ｔｒ１４）を十分オンすることが可能となる。
この場合、ＮＭＯＳ（Ｔｒ２１）をオンするタイミングは、図５に示す回路構成に比べ１クロック前後することになる。つまり、図３に示すＲＳノードが１クロック早くＬレベル、または１クロック遅くＨレベルとなる。
この場合、ＢＳノードがフローティングとなる期間が長くなるが、増加したクロックタイミングは書きこみタイミングの前後３段目であり、Ｌレベルの期間であるので影響は小さいと考えられる。
しかし先に述べたとおり、ＩＮＦノードの負荷容量が小さい場合安定性が失われる。
図５に示す双方向走査回路において、ＩＮＦノードに接続されるゲートはＮＭＯＳ（Ｔｒ１４）及びＮＭＯＳ（Ｔｒ２１）の２つである。
ＩＮＦノードは、ＮＭＯＳ（Ｔｒ１４）及びＮＭＯＳ（Ｔｒ２１）のゲートオン容量、またはゲートオフ容量を介して、容量カップリングの影響をＢＳ１ノードまたはＲＳ１ノードの電位変動時に受ける。
【００２４】
順方向走査時は、ＩＮＦノードがＬレベルフローティング状態になるのは１段目書きこみ時、つまりＢＳ１ノードがブートストラップするタイミング以降であるので、電位が上昇する方向としては、ＢＳ１ノードのＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位に対してブートストラップ効果により上昇した電位差分と、ＲＳ１ノードのＬレベルに対してＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位を書き込んだ電位差分の影響を受け、電位が下降する方向としては、ＦＬＭ信号がＨレベルからＬレベルへ変化した分の電位差、ＢＳ１ノードがブートストラップ効果により上昇した電位からＬレベルになったときの電位差分の影響を受ける。つまり上昇する方向への電位変動は小さい。
逆方向走査時は電位が上昇する方向としては、ＢＳ１ノードがＬレベルからブートストラップ効果により上昇した電位までの電位差の影響を受け、電位が下降する方向としては、ＦＬＭ信号がＨレベルからＬレベルへ変化した分の電位差、ＢＳ１ノードがブートストラップ効果により上昇した分の電位差及びＲＳ２ノードがＨレベルからしきい値電圧（Ｖｔｈ）分降下した電位を保持していた電位をＬレベルとしたときの電位差分の影響が考えられる。
【００２５】
ＢＳ１ノードが、Ｌレベルからブートストラップ効果により上昇した電位までの電位差分、ＮＭＯＳ（Ｔｒ１４）のゲートオフ容量を介して容量カップリングの影響を受けるためＩＮＦノードの電位がＮＭＯＳ（Ｔｒ１４）のしきい値電圧（Ｖｔｈ）を越える可能性がある。
つまり、ブートストラップするタイミングにおいてＮＭＯＳ（Ｔｒ１４）がオンになりＬレベルを書き込んでしまう可能性がある。また、ＩＮＲノードについてもこの逆のことがいえる。
したがって、順方向走査時には、ＩＮＦノードの負荷容量は小さい方が、ＩＮＲノードの負荷容量は大きいほうが好ましく、逆方向走査時には、ＩＮＦノードの負荷容量は大きいほうが、ＩＮＲノードの負荷容量は小さいほうが好ましいといえる。
そこで、図１４に示すように、ＮＭＯＳ（Ｔｒ２１）及びＮＭＯＳ（Ｔｒ（ｎ−１）２）のゲートをＦＬＭ信号が供給されるＦＬＭ信号線に接続することで、両トランジスタのゲート容量によるＩＮＦノード及びＩＮＲノードへの影響をなくし、さらに、ＩＮＦノードにドレイン及びソースを接続し、ゲートを走査方向制御信号ＤＲＲが供給されるＤＲＲ線に接続したＮＭＯＳ（Ｔｒｆ２）と、ＩＮＲノードにドレイン及びソースを接続し、ゲートを走査方向制御信号ＤＲＦが供給されるＤＲＦ線に接続したＮＭＯＳ（Ｔｒｒ２）を追加する。
これにより、順方向走査時は、走査方向制御信号ＤＲＲがＬレベルでありＮＭＯＳ（Ｔｒｆ２）はオフで、ＩＮＦノードに対する負荷容量はゲートオフ容量となり小さく、走査方向制御信号ＤＲＦはＨレベルでありＮＭＯＳ（Ｔｒｒ２）はオンで、ＩＮＲノードに対する負荷容量はゲートオン容量となり大きくなり、逆方向走査時はその逆となり、高いブートストラップ効率と安定性を得ることができる。
【００２６】
図３に示す基本回路において、ブートストラップ効果によりＢＳノードの電位が上昇すると、ＲＳノードはＢＳノードの電位が上昇するタイミングにおいてはフローティング状態であるので、ＮＭＯＳ（Ｔｒ５）のゲートオフ容量の容量カップリングにより、ＲＳノードの電位が上昇する。
ＲＳノードに対する負荷容量を加えることでその上昇を抑制することが可能だが、より確実とするため、図１５（ａ）に示すように、ゲートをＢＳノードに接続し、ドレイン（または、ソース）ＲＳノードに接続し、ソース（または、ドレイン）をＶＳＳの基準電位に接続したＮＭＯＳ（ＴｒＦ）を追加することにより、ＢＳノードの電位が上昇するときには常にＲＳノードをＶＳＳの基準電位固定とすることができ、容量カップリングによる影響を抑止することができる。
ＢＳノードをＬレベルとするタイミングとＲＳノードをＨレベルとするタイミングが重なる場合は、図１５（ｂ）に示すように、ＮＭＯＳ（ＴｒＦ）のゲートをＴＦノードに接続する。また、この手法は、図１２に示すＲＳ２ノードに対しても有効である。このときゲートをＢＳノードに接続する構成とＯＵＴノードに接続する構成が考えられる。ＢＳノードに接続する場合はＲＳ２ノードをＨレベルとするタイミングと、ＢＳノードをＬレベルとするタイミングが同じになるため、ＩＮ５端子及びＩＮ６端子の接続先を前後の段のＯＵＴノードではなく、さらにもう一段前及び後の段のＯＵＴノードに接続する。
図１６は、以上の効果を全て取り入れた構成の双方向走査回路の回路図であり、図１７（ａ）は、図１６に示す双方向走査回路の順方向時のタイムチャート、図１７（ｂ）は図１６に示す双方向走査回路の逆方向時のタイムチャートである。
【００２７】
以上説明したように、従来の、ｎＭＯＳ単チャネル回路では、入力の他、セット、リセットといった信号が必要となるが、本実施例では、走査方向制御信号をセット電位やリセット電位として取り込み、同時に方向切り替え機能を持たせることで、順路スイッチが不要となり、素子数を削減することが可能となる。
また、信号経路を２つ設けるのではなく、共有化できるため、信号経路を削減することが可能となる。
さらに、本実施例では、ｎ型あるいはｐ型の単チャネル素子で回路を構成することができるため製造プロセスの短縮が可能となり、その上、１つの回路で双方向化が可能となり、さらに、素子数及び信号経路の削減により回路規模の縮小が可能となり、歩留まりを向上させることが可能となる。
なお、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、一般のＭＯＳＦＥＴ、あるいは、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ等も使用可能である。
また、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
【図２】本発明の実施例の垂直駆動回路（ＸＹＤ）または水平駆動回路（ＹＤＶ）に適用される双方向走査回路の原理を説明するための回路図である。
【図３】本発明の実施例の垂直駆動回路（ＸＹＤ）または水平駆動回路（ＹＤＶ）に適用される双方向走査回路の１ライン走査する基本回路を示す回路図である。
【図４（ａ）】図３に示す基本回路において、走査方向制御信号ＤＲＦがＨレベル、走査方向制御信号ＤＲＲがＬレベルの場合のタイムチャートを示す図である。
【図４（ｂ）】図３に示す基本回路において、走査方向制御信号ＤＲＦがＬレベル、走査方向制御信号ＤＲＲがＨレベルの場合のタイムチャートを示す図である。
【図５】図３に示す基本回路をｎ個偶数段に接続して構成した双方向走査回路を示す回路図である。
【図６（ａ）】図５に示す双方向走査回路の順方向走査のタイムチャートを示す図である。
【図６（ｂ）】図５に示す双方向走査回路の逆方向走査のタイムチャートを示す図である。
【図７】図３に示す基本回路をｎ個奇数段に接続して構成した双方向走査回路を示す回路図である。
【図８（ａ）】図７に示す双方向走査回路の順方向走査のタイムチャートを示す図である。
【図８（ｂ）】図７に示す双方向走査回路の逆方向走査のタイムチャート示す。
【図９】図５に示す双方向走査回路をｐ型の薄膜トランジスタで構成した場合の、順方向走査時のタイムチャートを示す図である。
【図１０】図３に示す基本回路の変形例を示す回路図である。
【図１１】図３に示す基本回路の変形例を示す回路図である。
【図１２】図３に示す基本回路の変形例を示す回路図である。
【図１３】図３に示す基本回路の変形例を示す回路図である。
【図１４】図５に示す双方向走査回路の変形例を示す回路図である。
【図１５（ａ）】図３に示す基本回路の変形例を示す回路図である。
【図１５（ｂ）】図３に示す基本回路の変形例を示す回路図である。
【図１６】図１０〜図１５の変形例を全て取り入れた構成の双方向走査回路を示すの回路図である。
【図１７（ａ）】図１６に示す双方向走査回路の順方向時のタイムチャートである。
【図１７（ｂ）】図１６に示す双方向走査回路の逆方向時のタイムチャートである。
【図１８】双方向表示が可能な液晶表示パネルの一例を示す図である。
【図１９（ａ）】ＣＭＯＳシフトレジスタの１段の概略構成を示す図である。
【図１９（ｂ）】双方化した場合のＣＭＯＳシフトレジスタの１段の概略構成を示す図である。
【図２０（ａ）】単チャネルシフトレジスタの１段の概略構成を示す図である。
【図２０（ｂ）】双方化した場合の単チャネルシフトレジスタの１段の概略構成を示す図である。
【符号の説明】
【００２９】
１０  順方向垂直走査回路
２０  逆方向垂直走査回路
３０  液晶表示パネル
Ｘ１，Ｘ２，．．．，Ｘｎ  ゲート線
Ｙ１，Ｙ２，．．．，Ｙｍ  ドレイン線
Ｓ１，Ｓ２，．．．，Ｓｍ，Ｆ，Ｒ  スイッチ素子
ＸＤＶ  垂直駆動回路
ＹＤＶ  水平駆動回路
ＤＡＴＡ  映像信号線
ＣＯＭ  共通電極
Ｔｎｍ、Ｔｒｎ，ＴｒＡ〜ＴｒＦ  ，ＴｒｎＡ〜ＴｒｎＧ，Ｔｒｎｍ，Ｔｒｆｎ，Ｔｒｒｎ  薄膜トランジスタ
ＲＳ，ＲＳ１，ＲＳ２，ＲＳｎ，ＢＳ，ＢＳ１，ＢＳｎ，ＴＦ，ＴＦ１，ＴＦｎ  ノード
Ｃｎｍ，Ｃｂｓ，Ｃｂｓ１，Ｃｂｓｎ，Ｃｓ，Ｃｓｆ，Ｃｓｒ  容量素子
【図１】
0004846348.tif 000002
【図２】
0004846348.tif 000003
【図３】
0004846348.tif 000004
【図４（ａ）】
0004846348.tif 000005
【図４（ｂ）】
0004846348.tif 000006
【図５】
0004846348.tif 000007
【図６（ａ）】
0004846348.tif 000008
【図６（ｂ）】
0004846348.tif 000009
【図７】
0004846348.tif 000010
【図８（ａ）】
0004846348.tif 000011
【図８（ｂ）】
0004846348.tif 000012
【図９】
0004846348.tif 000013
【図１０】
0004846348.tif 000014
【図１１】
0004846348.tif 000015
【図１２】
0004846348.tif 000016
【図１３】
0004846348.tif 000017
【図１４】
0004846348.tif 000018
【図１５（ａ）】
0004846348.tif 000019
【図１５（ｂ）】
0004846348.tif 000020
【図１６】
0004846348.tif 000021
【図１７（ａ）】
0004846348.tif 000022
【図１７（ｂ）】
0004846348.tif 000023
【図１８】
0004846348.tif 000024
【図１９（ａ）】
0004846348.tif 000025
【図１９（ｂ）】
0004846348.tif 000026
【図２０（ａ）】
0004846348.tif 000027
【図２０（ｂ）】
0004846348.tif 000028