(57)【特許請求の範囲】
【請求項１】
半導体基材上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層を前記ＳｉＧｅ層上に形成する工程と、
素子領域周辺の前記半導体層及び前記ＳｉＧｅ層に前記半導体基材を露出させる穴を形成する工程と、
前記半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該半導体層が覆われるようにして該半導体基材上に形成する工程と、
前記穴と前記素子領域とを含む所定領域以外の領域の前記支持体と前記半導体層と前記ＳｉＧｅ層をエッチングすることにより、前記支持体に前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングをすることにより、前記素子領域の前記半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記穴を形成する工程では、平面視での形状が長方形である前記所定領域の、向かい合う一対の側、及びもう一対の側に、前記所定領域の外周に重なるように、それぞれ少なくとも１つ以上の前記穴を形成し、
前記素子領域はその外周の一部に凹部を有し、
前記穴を形成する工程では、当該穴を前記所定領域のうちの前記凹部と平面視で隣接する位置に形成することを特徴とする半導体基板の製造方法。
【請求項２】
前記穴を形成する工程では、当該穴を前記素子領域の外周の一辺当たり２つ以上形成す
ることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記空洞部内に前記絶縁膜を形成した後で、
前記半導体基材の上方全面を平坦化処理して前記半導体層上から前記支持体を取り
除く工程、を含むことを特徴とする請求項１または請求項２に記載の半導体基板の製造方法。
【請求項４】
請求項３に記載の半導体基板の製造方法を行って前記半導体層上から前記支持体を
取り除いた後で、前記半導体層にトランジスタを形成する工程、を含むことを特徴と
する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、フォトマスクに関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電解効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース又はドレイン（以下、「ソース／ドレイン」という。）の接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型のＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
ＳＯＩ基板の作成方法としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合せ基板などが用いられているが、いずれも製造方法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
このため、普通のバルクシリコンウエーハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄｓ）法が知られている（例えば、非特許文献１参照。）。以下、このＳＢＳＩ法による半導体装置の製造方法（従来例）について説明する。
【０００４】
図１０（Ａ）〜図１６（Ｃ）は、従来例に係る半導体基板の製造方法を示す図である。詳しくは、図１０〜図１６の各図の（Ａ）は、従来例に係る半導体基板の製造方法を示す平面図である。また、図１０〜図１６の各図の（Ｂ）は同図の（Ａ）をａ−ａ´線で切断したときの断面図であり、図１２〜図１６の各図の（Ｃ）は同図の（Ａ）をｂ−ｂ´線で切断したときの断面図である。
【０００５】
従来例では、図１０（Ａ）及び（Ｂ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１０１上に、ＳｉＧｅ層１０３を形成し、その上にＳｉ層（ＳＯＩ層）１０５を形成する。ＳｉＧｅ層１０３及びＳｉ層１０５は、それぞれエピタキシャル成長によって形成する。次に、素子領域周辺のＳｉ層１０５及びＳｉＧｅ層１０３に支持体用のトレンチｈ´を形成する。即ち、図１０（Ａ）及び（Ｂ）に示すように、トレンチ形成領域を開口し、それ以外の領域を覆うレジストパターン１０６を形成する。
【０００６】
次に、このレジストパターン１０６をマスクにして、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次エッチングして、レジストパターン１０６下からＳｉ基板１０１の表面を露出させる。これにより、トレンチｈ´を形成する。以下、このトレンチｈ´の形成領域を「第１のパターン」と呼ぶ。
次にレジストパターン１０６を取り除く。そして、図１１（Ａ）及び（Ｂ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１０１の上方全体に支持体（例えば、ＳｉＯ２膜）１０７を形成する。次に、図１２（Ａ）〜（Ｃ）に示すように、ＳＯＩ構造を形成する領域からトレンチｈ´にかけての広い領域を覆うレジストパターン１１１を支持体１０７上に形成する。
【０００７】
そして、図１３（Ａ）〜（Ｃ）に示すように、このレジストパターン１１１をマスクに、支持体１０７と、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層１０３の側面の一部と、Ｓｉ層１０５の側面（端部）の一部とを露出させる開口面を支持体１０７に形成する。このエッチングによって、Ｓｉ層１０５とＳｉＧｅ層１０３は素子領域のＳｉ基板１０１上だけに残され、それ以外の他の領域のＳｉ基板１０１上からは取り除かれる。以下、パターニング後の支持体１０１によって覆われる領域を「第２のパターン」と呼ぶ。
【０００８】
次に、支持体１０７に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層１０３及びＳｉ層１０５に接触させることにより、ＳｉＧｅ層１０３だけをエッチングして除去する。これにより、図１４（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１０１とＳｉ層１０５との間に空洞部１２１を形成する。次に、Ｓｉ基板１０１を熱酸化する。このとき、Ｏ２等の酸化種は、支持体１０７下から露出したＳｉ基板１０１の表面だけでなく、開口面を通って空洞部１２１内にも到達する。従って、図１５（Ａ）〜（Ｃ）に示すように、空洞部内にＳｉＯ２膜（ＢＯＸ層）１３１が形成される。
【０００９】
次に、図１６（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法によりＳｉ基板１０１の上方全面に素子間分離用のＳｉＯ２膜１３３を形成する。そして、ＣＭＰにより、Ｓｉ基板１０１の上方全面を平坦化処理し、Ｓｉ層１０５の上方からＳｉＯ２膜１３３や支持体１０７を取り除く。これにより、Ｓｉ層１０５の上面が露出し、且つＳｉ層１０５が絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をＳｉ基板１０１に完成させる。
【非特許文献１】Ｔ，Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記従来例に係る半導体基板の製造方法では、図１２（Ａ）に示すように、平面視での形状が長方形である第２のパターンの、向かい合う一対の側（例えば、左右の側）に第１のパターンが形成されており、もう一対の側（例えば、上下の側）には第１のパターンが形成されていない。
このような第１、第２のパターンの位置関係でＳＯＩ構造を形成すると、Ｓｉ層１０５やＳｉＯ２膜１３１は例えば一方の側（例えば、左右の側）でのみ支持体によって押さえられ、他方の側（例えば、上下の側）からは押さえられない。そのため、酸化条件や加熱条件によっては支持体に過剰な応力が不均一にかかってしまい、図１７に示すように、Ｓｉ層１０５とＳｉＯ２膜１３１とが断面視で凸状に曲がってアクティブ領域の中央に隙間Ｓができてしまうおそれがあった。
【００１１】
このように、アクティブ領域の中央に隙間Ｓができてしまうと、トランジスタで発生した熱がＳｉ基板１０１側に逃げにくくなるので、トランジスタ特性が劣化してしまうおそれがあった。
そこで、本発明は、このような事情に鑑みてなされたものであって、ＳＯＩ構造を形成する際に、素子領域中央での隙間の発生を防止できるようにした半導体基板の製造方法及び半導体装置の製造方法、フォトマスクの提供を目的とする。
【課題を解決するための手段】
【００１２】
［発明１］  上記目的を達成するために、発明１の半導体基板の製造方法は、半導体基材上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層を前記ＳｉＧｅ層上に形成する工程と、
素子領域周辺の前記半導体層及び前記ＳｉＧｅ層に前記半導体基材を露出させる穴を形成する工程と、前記半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該半導体層が覆われるようにして該半導体基材上に形成する工程と、前記穴と前記素子領域とを含む所定領域以外の領域の前記支持体と前記半導体層と前記ＳｉＧｅ層をエッチングすることにより、前記支持体に前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングをすることにより、前記素子領域の前記半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、平面視での形状が長方形である前記所定領域の、向かい合う一対の側、及びもう一対の側に、前記所定領域の外周に重なるように、それぞれ少なくとも１つ以上の前記穴を形成し、前記素子領域はその外周の一部に凹部を有し、
前記穴を形成する工程では、当該穴を前記所定領域のうちの前記凹部と平面視で隣接する位置に形成することを特徴とするものである。
【００１３】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「半導体層」は例えばエピタキシャル成長によって得られるＳｉ層で
ある。
【００１４】
発明１の半導体基板の製造方法によれば、従来の技術と比べて、ＳｉＧｅ層をエ
ッチングするための開口面を確保しつつ、支持体にかかる応力をより均一に分散できる。
従って、素子領域中央での隙間の発生を防止ことが可能である。
【００１６】
〔発明２〕  発明２の半導体基板の製造方法は、発明１の半導体基板の製造方法において、前記穴を形成する工程では、当該穴を前記素子領域の外周の一辺当たり２つ以上形成することを特徴とするものである。
このような構成であれば、支持体の半導体基材と接触する部分（即ち、足）が増えるの
で、支持体にかかる応力を分散することができる。特に、素子領域の面積が大きい場合に
適用して好適である。
【００１７】
〔発明３〕  発明３の半導体基板の製造方法は、発明１または発明２の半導体基板の製造方法において、前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面を平坦化処理して前記半導体層上から前記支持体を取り除く工程、を含むことを特徴とするものである。
このような構成であれば、支持体下から半導体層の表面が露出するので、半導体層にトランジスタ等の素子を形成することが可能である。
【００１８】
〔発明４〕  発明４の半導体装置の製造方法は、発明３の半導体基板の製造方法を行って
前記半導体層上から前記支持体を取り除いた後で、前記半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。
このような構成であれば、発明３の半導体基板の製造方法が応用されるので、素子領域
中央での隙間の発生を防止できるようにした半導体装置の製造方法を提供することができ
る。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施例
図１（Ａ）〜図４は、本発明の第１実施例に係る半導体装置の製造方法を示す図である。詳しくは、図１（Ａ）〜図３（Ａ）は、第１実施例に係る半導体装置の製造方法を示す平面図である。また、図１（Ｂ）〜図３（Ｂ）は図１（Ａ）〜図３（Ａ）のａ１−ａ１´〜ａ３−ａ３´線でそれぞれ切断したときの断面図であり、図１（Ｃ）〜図３（Ｃ）は図１（Ａ）〜図３（Ａ）のｂ１−ｂ１´〜ｂ３−ｂ３´線でそれぞれ切断したときの断面図である。さらに、図２（Ｄ）及び図３（Ｄ）は図２（Ａ）および図３（Ａ）のｃ１−ｃ１´〜ｃ２−ｃ２´線でそれぞれ切断したときの断面図である。
【００２２】
この発明は、ＳＯＩ構造を形成する際に、第１のパターンと第２のパターンとの位置関係を工夫することによって、酸化処理や加熱処理時に支持体により均一に応力がかかるようにしたものである。
まず始めに、図１（Ａ）〜（Ｃ）に示すように、バルクのシリコンウエーハであるＳｉ基板１上に、ＳｉＧｅ層３を形成し、その上にＳｉ層（ＳＯＩ層）５を形成する。ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長によって形成する。
【００２３】
次に、トレンチ形成領域を開口し、それ以外の領域を覆うレジストパターン６を形成する。そして、レジストパターン６をマスクにして、Ｓｉ層５とＳｉＧｅ層３とを順次エッチングして、レジストパターン６下からＳｉ基板１の表面を露出させる。これにより、素子領域周辺のＳｉ層５及びＳｉＧｅ層３にトレンチｈを形成する。
この実施の形態では、従来例と同様に、トレンチｈが形成される領域を「第１のパターン」と呼び、パターニング後の支持体７（図２（Ａ）〜（Ｄ）参照。）によって覆われる領域を「第２のパターン」と呼ぶ。なお、図１（Ａ）〜（Ｃ）に示す工程では、支持体７は未だ形成されていないので、第２のパターンは仮想線で示している。
【００２４】
図１（Ａ）〜（Ｃ）に示すように、この第１実施例では、平面視での形状が長方形である第２のパターンの、向かい合う一対の側（左右の側）に第１のパターンを配置し、且つもう一対の側（上下の側）にも第１のパターンを配置する。また、これら４つの第１のパターンをそれぞれ第２のパターンの外周と重ね合わせる。ただし、支持体７下に空洞部２１を形成する際に、フッ硝酸の導入経路を確保するため、第２パターンの外周に沿って隣り合う一の第１のパターンと他の第１パターンとの間には十分な隙間を設けておく。
【００２５】
また、図１（Ａ）〜（Ｃ）に示すレジストパターン６の形成は、例えば、スピンコータを用いてＳｉ基板１上にフォトレジスト（例えば、ポジレジスト）を塗布し、次に、このフォトレジストを図５（Ａ）に示すようなフォトマスク６０を用いて露光処理し、その後、このＳｉ基板１に現像処理を施すことにより行う。図５（Ａ）に示すように、このフォトマスク６０には、第１のパターンに対応する部分のみ光を透過させ、それ以外の部分では光を透過させない遮光パターン６２が形成されており、この遮光パターン６２を通った光はフォトレジストに縮小投影露光され、ポジレジストの場合は光の当たった部分（被現像領域）のみが現像液によって取り除かれる。このような遮光パターン６２は、例えば、石英製の板の表面に形成されたクロム（Ｃｒ）からなる。なお、図５（Ａ）では、第１のパターンと第２のパターンとの位置関係を明確にするために、フォトマスク６０に仮想線で第２のパターンを記している。
【００２６】
次に、図１（Ａ）〜（Ｃ）に戻ってレジストパターン６を取り除く。そして、これ以降の工程は従来例と同じである。
即ち、ＣＶＤなどの方法により、Ｓｉ基板１の上方全体に支持体７（例えば、ＳｉＯ２膜）を形成する。次に、図２（Ａ）〜（Ｄ）に示すように、ＳＯＩ構造を形成する領域からトレンチにかけての広い領域（即ち、第２のパターン）を覆うレジストパターン１１を支持体７上に形成する。
【００２７】
次に、図２（Ａ）〜（Ｄ）に示すように、レジストパターン１１をマスクに、支持体７と、Ｓｉ層５とＳｉＧｅ層３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層３の側面の一部と、Ｓｉ層５の側面（端部）の一部とを露出させる開口面を支持体７に形成する。このエッチングによって、Ｓｉ層５とＳｉＧｅ層３は素子領域（アクティブ領域）のＳｉ基板１上だけに残され、それ以外の他の領域のＳｉ基板１上からは取り除かれる。
【００２８】
次に、支持体７に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層３及びＳｉ層５に接触させることにより、ＳｉＧｅ層３だけをエッチングして除去する。これにより、図３（Ａ）〜（Ｄ）に示すように、Ｓｉ基板１とＳｉ層５との間に空洞部２１を形成する。次に、Ｓｉ基板１を熱酸化する。このとき、Ｏ２等の酸化種は、支持体７下から露出したＳｉ基板１の表面だけでなく、開口面を通って空洞部２１内にも到達する。従って、空洞部内にＳｉＯ２等の絶縁膜（ＢＯＸ層）が形成される。なお、この熱酸化だけでは、空洞部が完全には埋まらない場合には、熱酸化の後に加熱炉によるアニールを行い、支持体７をリフローして空洞部２１内を完全に埋めてもよい。
【００２９】
次に、ＣＶＤなどの方法によりＳｉ基板１の上方全面に素子間分離用のＳｉＯ２膜を形成する。そして、ＣＭＰにより、Ｓｉ基板１の上方全面を平坦化処理し、Ｓｉ層５の上方からＳｉＯ２膜や支持体７を取り除く。このようにして、Ｓｉ層５の上面が露出し、且つＳｉ層５が絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をＳｉ基板１に完成させる。
【００３０】
次に、図４に示すように、例えばＳｉ層５の表面の熱酸化を行うことにより、Ｓｉ層５の表面にゲート絶縁膜４１を形成する。そして、ゲート絶縁膜４１が形成されたＳｉ層５上にゲート電極４３を形成する。また、このゲート電極４３等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、ソース／ドレイン４５を形成し、ＳＯＩトランジスタ５０を完成させる。
【００３１】
このように、本発明の第１実施例に係る半導体装置の製造方法によれば、第１のパターンを、第２のパターンに対して上下、または左右の２方向だけでなく、左右上下の４方向に配置する。これにより、従来例と比べて、支持体７にＳｉ層５をエッチングするための開口面を確保しつつ、支持体７にかかる応力をより多くの方向に分散でき、素子領域中央での隙間の発生を防止ことが可能である。
【００３２】
（２）第２実施例
図６（Ａ）及び（Ｂ）は第２実施例を示す図である。図６（Ａ）及び（Ｂ）において、図５（Ａ）及び（Ｂ）と対応する部分には同一符号を付し、その詳細な説明は省略する。第１実施例では、第１パターンを、第２のパターンの左右の側に対して長く、且つ上下の側に対して短く形成する場合について示した（図５参照）。
【００３３】
しかしながら、図６（Ａ）に示すように、第１のパターンを、第２のパターンに対して平面視で上下、左右とも同じ形にしても良い。このような構成であれば、空洞部を埋め込む際の酸化時に、支持体にかかる応力がより均一となる。また、第１実施例と比べて、左右の側にもＳｉＧｅ層をエッチングするための開口面を確保できるので、支持体下へのフッ硝酸の導入が容易である。
【００３４】
（３）第３実施例
図７（Ａ）及び（Ｂ）は第３実施例を示す図である。図７（Ａ）及び（Ｂ）において、図５（Ａ）及び（Ｂ）と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００３５】
第１実施例では、図５（Ａ）及び（Ｂ）に示すように、素子領域はその上下の側の外周の一部に凹部を有し、トレンチｈを形成する工程では、トレンチｈの一部を第２のパターンのうちの凹部と平面視で隣接する位置にそれぞれ形成する（即ち、第２パターンの上下の側で、第１のパターンをあたかも素子領域の内側へ入り込ませる）場合について示した。また、第２実施例では、図６（Ｂ）に示すように、素子領域はその上下の側の外周の一部と、左右の側の外周の一部とにそれぞれ凹部を有し、トレンチｈを形成する工程では、全てのトレンチｈを第２のパターンのうちの凹部と平面視で隣接する位置に形成する場合について示した。
【００３６】
しかしながら、第３の実施例では第２のパターンはその外周の一部に素子領域から突き出た凸部を有し、トレンチｈを形成する工程では、トレンチｈの一部又は全てをこの凸部に形成する（即ち、第２のパターンの外周の一部を平面視で外側へ突き出し、この突き出た部分に第１のパターンを平面視で重ね合わせる）ようにしても良い。このような構成であれば、素子領域の外周から凹みを無くすことができるので、第１、第２実施例と比べて、素子領域を広く確保することができ、トランジスタのゲート幅を大きくすることができる。
【００３７】
（４）第４実施例
図８（Ａ）及び（Ｂ）は第４実施例を示す図である。図８（Ａ）及び（Ｂ）において、図５（Ａ）及び（Ｂ）と対応する部分には同一符号を付し、その詳細な説明は省略する。この第４実施例は第３実施例を応用したものであり、図８（Ａ）及び（Ｂ）に示すように、素子領域の下側の部分を下方向に引き伸ばしてボディーコンタクトを形成したものである。図８（Ａ）及び（Ｂ）に示すように、ソース／ドレイン４５とボディーコンタクトはその導電型が反対の関係にある。例えばソース／ドレイン４５の導電型がＮ＋の場合、ボディーコンタクトの導電型はＰ＋である。
【００３８】
（５）第５実施例
図９（Ａ）及び（Ｂ）は第４実施例を示す図である。図９（Ａ）及び（Ｂ）において、図５（Ａ）及び（Ｂ）と対応する部分には同一符号を付し、その詳細な説明は省略する。この第５実施例も第３実施例を応用したものであり、図９（Ａ）及び（Ｂ）に示すように、素子領域の外周の１辺当たり、２つ以上の第１パターン（トレンチｈ）を配置したものである。このような構成であれば、第１〜第４実施例と比べて、支持体のＳｉ基板と接触する部分（即ち、足）が増えているので、支持体にかかる応力を分散することができる。この第５実施例は、特に、素子領域の面積が大きい場合に適用して好適である。
【００３９】
この実施の形態（第１〜第５実施例）では、Ｓｉ基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、トレンチｈ（第１のパターン）が本発明の「穴」に対応し、第２のパターンが本発明の「所定領域」に対応している。
なお、本発明の実施の形態では、「半導体基材」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基材」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【００４０】
【図１】第１実施例に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施例に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施例に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施例に係るＳＯＩトランジスタ５０の構成例を示す断面図。
【図５】第１実施例に係るフォトマスク６０の構成例と、ＳＯＩトランジスタ５０の構成例とを示す平面図。
【図６】第２実施例を示す図。
【図７】第３実施例を示す図。
【図８】第４実施例を示す図。
【図９】第５実施例を示す図。
【図１０】従来例に係る半導体基板の製造方法を示す図（その１）。
【図１１】従来例に係る半導体基板の製造方法を示す図（その２）。
【図１２】従来例に係る半導体基板の製造方法を示す図（その３）。
【図１３】従来例に係る半導体基板の製造方法を示す図（その４）。
【図１４】従来例に係る半導体基板の製造方法を示す図（その５）。
【図１５】従来例に係る半導体基板の製造方法を示す図（その６）。
【図１６】従来例に係る半導体基板の製造方法を示す図（その７）。
【図１７】従来例の問題点を示す図。
【符号の説明】
【００４１】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層、６，１１  レジストパターン、７  支持体、２１  空洞部、４１  ゲート絶縁膜、４３  ゲート電極、４５  ソース／ドレイン、５０  ＳＯＩトランジスタ  ６０  フォトマスク、６２  遮光パターン、ｈ  トレンチ
【図１】
0004792875.tif 000002
【図２】
0004792875.tif 000003
【図３】
0004792875.tif 000004
【図４】
0004792875.tif 000005
【図５】
0004792875.tif 000006
【図６】
0004792875.tif 000007
【図７】
0004792875.tif 000008
【図８】
0004792875.tif 000009
【図９】
0004792875.tif 000010
【図１０】
0004792875.tif 000011
【図１１】
0004792875.tif 000012
【図１２】
0004792875.tif 000013
【図１３】
0004792875.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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