(57)【特許請求の範囲】
【請求項１】
トランジスタのスイッチングの際の貫通電流をモニタリングする対象となるサンプル回路と、上記サンプル回路のスイッチングのための出力信号を出力するノンオーバーラップ回路と、上記サンプル回路のスイッチングの際の貫通電流を検知する電流検知回路と、
上記貫通電流の基準電流値が設定されており、上記電流検知回路で検知された電流値と上記基準電流値とを比較し、比較結果を上記ノンオーバーラップ回路へ出力する電流比較回路とを備え、
上記ノンオーバーラップ回路は、上記電流比較回路から出力された上記比較結果に基づいて、上記スイッチングのための出力信号に遅延時間を設定する遅延回路、及び上記スイッチングのための出力信号の遷移時間を設定するバッファを含む、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
上記遅延回路および上記バッファは、電源電流が供給されたときに平均の電源電流値が最も小さくなるように、上記スイッチングのための出力信号の遅延時間と遷移時間とを設定する、半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
上記遅延回路および上記バッファのそれぞれは、並列に接続された複数のトランジスタを備え、上記複数のトランジスタのチャネル幅およびチャネル長は互いに異なり、上記複数のトランジスタのうちの少なくとも１つを選択することによって、能力を変更することで、上記サンプル回路の上記スイッチングのための出力信号の遅延時間または遷移時間を調節する、半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
上記遅延回路および上記バッファのそれぞれはトランジスタを備えており、上記トランジスタの基板電位を変化させることによって出力信号の遅延時間または遷移時間を調節する、半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体集積回路装置において、
上記基準電流値は、電源電圧、温度条件および上記ノンオーバーラップ回路への入力信号の周波数に応じて設定される、半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
上記スイッチングのための出力信号の遅延時間または遷移時間を記憶する記憶手段を備える、半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置において、
上記サンプル回路への入力信号の基準位相差が設定されており、上記サンプル回路への入力信号の位相差を検出する位相差比較回路をさらに備え、
上記位相差比較回路は、上記サンプル回路への入力信号の位相差が上記基準位相差と同じになるように調節する、半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
上記位相差比較回路は、上記基準位相差が外部から設定される、半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、
上記電流検知回路は、上記電流検知回路で検知された電流値と上記基準電流値との差分を算出し、上記差分に応じて上記サンプル回路への入力信号の位相差を調節する、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置において、
上記電流検知回路は、上記基準電流量が外部から設定される、半導体集積回路装置。
【請求項１１】
請求項７に記載の半導体集積回路装置において、
インバータ回路への入力信号の位相差が設定値を超えないように、上記位相差比較回路を制限するリミッタ回路をさらに備える、半導体集積回路装置。
【請求項１２】
請求項１〜１１に記載の半導体集積回路装置において、
上記ノンオーバーラップ回路の出力信号が入力される内部回路と、
を含む、半導体集積回路システム。
【請求項１３】
請求項１２に記載の半導体集積回路システムにおいて、
当該半導体集積回路システムの消費電力、作業量または平均電流値のいずれかのモニタをさらに備える、半導体集積回路システム。
【請求項１４】
請求項１２に記載の半導体集積回路システムにおいて、
上記半導体集積回路は、当該半導体集積回路システムの動作モードに応じて作動する、半導体集積回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路システムの高速動作化に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置および半導体集積回路システムは、搭載されるトランジスタ等の半導体素子の微細化に伴って高集積化および低消費電力化が図られている。ところが、高集積化および低消費電力化が進むに従って、半導体集積回路における貫通電流（リーク電流）がシステムの消費電力の大きなウエイトを占めるようになってきている。
【０００３】
そこで、貫通電流を削減するために、トランジスタのスイッチングのタイミングを変更する手法が、例えば下記特許文献１に開示されている。
【特許文献１】特開昭６３−１６９１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の手法では、設計段階で、スイッチングのタイミングを設定する。このため、スイッチングのタイミングを設定する際に、マージンを予め見積もっておく。しかしながら、このマージンが大き過ぎることによって動作速度が低下するおそれがある。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、動作速度が速い半導体集積回路装置および半導体集積回路システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路装置は、トランジスタのスイッチングの際の貫通電流をモニタリングする対象となるサンプル回路と、上記サンプル回路のスイッチングのための出力信号を出力するノンオーバーラップ回路と、上記サンプル回路のスイッチングの際の貫通電流を検知する電流検知回路と、上記貫通電流の基準電流値が設定されており、上記電流検出回路で検知された電流値と上記基準電流値とを比較し、比較結果を上記ノンオーバーラップ回路へ出力する電流比較回路とを備える。
【０００７】
本発明によれば、サンプル回路の貫通電流が基準電流値に応じた値となるようなタイミングでノンオーバーラップ回路がスイッチングのための出力信号を出力するように調節することができる。従って、従来の手法のような、設計段階でスイッチングのタイミングを設定することは不要となる。このため、スイッチングのタイミングを設定する際に、マージンを予め見積る必要もなくなり、過大なマージンによって動作速度が低下するおそれがない。つまり、本発明によれば、動作速度が速い半導体集積回路装置が得られる。
【０００８】
上記ノンオーバーラップ回路は、上記電流比較回路から出力された上記比較結果に基づいて、上記スイッチングのための出力信号に遅延時間を設定する遅延回路、または上記スイッチングのための出力信号の遷移時間を設定するバッファをさらに含む構成とすることが好ましい。
【０００９】
このことによって、上記サンプル回路のスイッチングのタイミングを遅延時間または遷移時間を設定することによって調節することができる。
【００１０】
上記ノンオーバーラップ回路は、上記遅延回路および上記バッファのいずれも備え、上記遅延回路および上記バッファは、電源電流が供給されたときに平均の電源電流値が最も小さくなるように、上記スイッチングのための出力信号の遅延時間と遷移時間とを設定する構成とすれば、消費電力削減効果が得られる。
【００１１】
上記遅延回路および上記バッファのそれぞれは、並列に接続された複数のトランジスタを備え、上記複数のトランジスタのチャネル幅およびチャネル長は互いに異なり、上記遅延回路および上記バッファのそれぞれは、上記複数のトランジスタのうちの少なくとも１つを選択することによって、上記スイッチングのための出力信号の遅延時間または遷移時間を設定する構成としてもよい。
【００１２】
上記遅延回路および上記バッファのそれぞれはトランジスタを備え、上記トランジスタの基板電位を変化させることによって出力信号の遅延時間または遷移時間を設定する構成としてもよい。
【００１３】
上記基準電流値は、電源電圧、温度条件および上記ノンオーバーラップ回路への入力信号の周波数に応じて設定される構成としてもよい。
【００１４】
上記スイッチングのための出力信号の遅延時間または遷移時間を記憶する記憶手段をさらに備える構成とすれば、記憶手段にスイッチングのための出力信号の遅延時間または遷移時間を予め格納しておいた場合に、電流検知回路および電流比較回路を動作させる必要がない。このため、上記サンプル回路のスイッチングのタイミングが調節されるまでの時間、さらには、半導体集積回路装置全体の消費電力を削減することができる。
【００１５】
上記サンプル回路への入力信号の基準位相差が設定されており、上記サンプル回路への入力信号の位相差を検出する位相差比較回路をさらに備え、上記位相差比較回路は、上記サンプル回路への入力信号の位相差が上記基準位相差と同じになるように調節する構成としてもよい。
【００１６】
上記位相差比較回路は、上記基準位相差が外部から設定される構成としてもよい。
【００１７】
上記電流検知回路は、上記電流検出回路で検知された電流値と上記基準電流値との差分を算出し、上記差分に応じて上記サンプル回路への入力信号の位相差を調節する構成としてもよい。
【００１８】
上記電流検知回路は、上記基準電流量が外部から設定される構成としてもよい。
【００１９】
上記サンプル回路への入力信号の位相差が設定値を超えないように、上記位相差比較回路を制限するリミッタ回路をさらに備える構成としてもよい。
【００２０】
本発明の半導体集積回路システムは、上記サンプル回路と、上記サンプル回路に接続され、上記サンプル回路のスイッチングのための出力信号を出力するノンオーバーラップ回路と、上記サンプル回路に接続され、サンプル回路のスイッチングの際の貫通電流を検出する電流検知回路と、上記電流検知回路に接続され、上記電流検出回路で検出した電流値と、予め設定された基準電流値とを比較し、比較結果を上記ノンオーバーラップ回路へ出力する電流比較回路とを備える半導体集積回路と、上記ノンオーバーラップ回路の出力信号が入力される内部回路とを含む。
【００２１】
本発明によれば、内部回路が複数存在する場合においても、半導体集積回路で各内部回路のスイッチングのタイミングを設定することができる。つまり、本実施形態によれば、各内部回路内に、スイッチングのタイミングを設定するための半導体集積回路をそれぞれ設ける必要が無く、半導体集積回路システムの省スペース化を図ることができる。
【００２２】
当該半導体集積回路システムの消費電力、作業量または平均電流値のいずれかのモニタをさらに備える構成としてもよい。
【００２３】
上記半導体集積回路は、当該半導体集積回路システムの動作モードに応じて作動する構成としてもよい。
【発明の効果】
【００２４】
本発明によれば、動作速度が速い半導体集積回路装置および半導体集積回路システムが提供される。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、説明の煩雑さを避けるために、各実施形態に共通する構成要素は、同一の参照符号で示す。
【００２６】
（実施形態１）
図１は、本実施形態の半導体集積回路装置の構成を表すブロック図である。
【００２７】
図１に示すように、本実施形態の半導体集積回路装置１００は、ノンオーバーラップ回路３と、サンプル回路１１と、電流検知回路９と、カウンタ１０と、電流比較回路２０とから構成されている。
【００２８】
ノンオーバーラップ回路３は、入力端子１および２と、出力ノード１２および１３とを備える。入力端子１にはｅｎａｂｌｅ信号（以下、ＥＮ信号と称する）が入力され、入力端子２には実際の回路動作を行なう入力信号が入力される。ノンオーバーラップ回路３のさらに詳細な構成は後述する。
【００２９】
サンプル回路１１は、例えばＰチャネル型トランジスタ７（以下、Ｐ型トランジスタ７と称する）と、Ｎチャネル型トランジスタ８（以下、Ｎ型トランジスタ８と称する）と、出力端子５とから構成されている。Ｐ型トランジスタ７のソースは電源（ＶＤＤ）に接続され、ドレインはＮ型トランジスタ８のドレインに接続されている。Ｎ型トランジスタ８のソースは接地（ＧＮＤ）され、Ｐ型トランジスタ７およびＮ型トランジスタ８のドレインには出力端子５が接続されている。また、各トランジスタでは、それぞれ基板とソースが接続され、ノンオーバーラップ回路３の出力ノード１２および１３は、それぞれサンプル回路１１のＰ型トランジスタ７およびＮ型トランジスタ８のゲートに接続される構成となっている。なお、サンプル回路１１の構成は、本実施形態のものに限らず、出力端子５に対して出力ノード１２からの入力によってプリチャージ、または出力ノード１３からの入力によってディスチャージされる構成であればよい。
【００３０】
電流検知回路９は、サンプル回路１１のＮ型トランジスタ８とＧＮＤとの間の電流が入力され、電流検知情報を出力する。
【００３１】
電流比較回路２０は、入力端子１９から入力された比較基準情報と、電流検知回路９からの電流検知情報とから比較基準情報を作成し、ｄｅｌａｙ制御信号ａおよびバッファ制御信号ｂを出力する。
【００３２】
カウンタ１０は、電流比較回路２０から出力されたｄｅｌａｙ制御信号ａとバッファ制御信号ｂとが入力され、それらの入力をそれぞれカウントし、ｄｅｌａｙ制御信号Ａとバッファ制御信号Ｂとを出力する構成となっている。
【００３３】
図２は、ノンオーバーラップ回路３の構成を表す図である。図２に示すように、ノンオーバーラップ回路３は、ＮＡＮＤ回路３７ａおよび３７ｂ、ＮＯＲ回路３８、ＩＮＶ回路３９ａおよび３９ｂ、ｄｅｌａｙ回路３５および３６、ならびにバッファ３１および３４から構成されており、入力端子１からのＥＮ１信号、入力端子２の入力信号、カウンタ１０からのｄｅｌａｙ制御信号Ａ、およびバッファ制御信号Ｂが入力され、出力ノード１２および１３から出力する。
【００３４】
ＮＡＮＤ回路３７ａは、図２に示すように、入力側が入力端子１および２に接続され、出力側がＮＡＮＤ回路３７ｂおよびＮＯＲ回路３８の入力側に接続されている。
【００３５】
ＮＯＲ回路３８およびＮＡＮＤ回路３７ｂは、入力側がＮＡＮＤ回路３７ａにそれぞれ接続されており、出力側がバッファ３１および３４を通じて出力ノード１２および１３にそれぞれ接続されている。また、ＮＯＲ回路３８およびＮＡＮＤ回路３７ｂは、ともに出力側はバッファ３１および３４の前で分岐してｄｅｌａｙ回路３５および３６の入力側ににそれぞれ接続されている。
【００３６】
ｄｅｌａｙ回路３５および３６は、出力側がＩＮＶ回路３９ａおよび３９ｂを通じてＮＡＮＤ回路３７ｂおよびＮＯＲ回路３８の入力側にそれぞれ接続されており、ｄｅｌａｙ制御信号Ａがそれぞれ入力される構成となっている。
【００３７】
このノンオーバーラップ回路３は、ｄｅｌａｙ回路３５および３６、バッファ３１および３４の設定によって、出力ノード１２および１３からの出力信号のタイミングを調節することができる。
【００３８】
次にｄｅｌａｙ回路３５および３６、バッファ３１および３４の構成について図３を参照しながら説明する。
【００３９】
図３（ａ）および（ｂ）は、図２のｄｅｌａｙ回路３５および３６内の構成を表す。図３（ａ）および（ｂ）に示すように、ｄｅｌａｙ回路３５（３６）は、複数のｄｅｌａｙ部３１１が直列に接続されている構成となっている。
【００４０】
ｄｅｌａｙ部３１１の構成は、図３（ａ）に示すように、出力端子３８に対してプリチャージするＰ型トランジスタ３１４とディスチャージするＮ型トランジスタ３１３と、ゲートへの入力信号によってＰ型トランジスタ３１４へ電源電圧ＶＤＤの印加を選択するＰ型セレクトトランジスタ３１５と、ゲートへの入力信号によってＮ型トランジスタ３１３へ接地電位ＧＮＤの印加を選択するＮ型セレクトトランジスタ３１２からなる複数の段から構成されている。つまり、ｄｅｌａｙ部３１１は、Ｐ型トランジスタ３１４およびＮ型トランジスタ３１３からなるインバータと、このインバータに接続されたＰ型セレクトトランジスタ３１５およびＮ型セレクトトランジスタ３１２とから構成されている。なお、各インバータの間でＰ型トランジスタ３１４およびＮ型トランジスタ３１３のチャネル長は、それぞれ異なる。また、各Ｐ型トランジスタ３１４および各Ｎ型トランジスタ３１３のゲートには、入力端子３０が共通に接続されており、各Ｐ型トランジスタ３１４および各Ｎ型トランジスタ３１３のドレインには出力端子３８が共通に接続されている。
【００４１】
各Ｐ型セレクトトランジスタ３１５および各Ｎ型セレクトトランジスタ３１２のゲートへ入力する信号は、並列段毎にそれぞれ異なるセレクト信号ＰＡ、ＰＢ、・・・ＰＥおよびＮＡ、ＮＢ、・・・ＮＥによって制御される。なお、ＮＡはＰＡの反転信号が入力される、これは各段とも同じである。
【００４２】
以上の構成により、本実施形態のｄｅｌａｙ回路３５（３６）では、セレクト信号ＰＡ、ＰＢ、・・・ＰＥおよびＮＡ、ＮＢ、・・・ＮＥで、チャネル長の異なるインバータを少なくとも１つ以上選択することによって、ｄｅｌａｙ部３１１を構成するトランジスタのチャネル長を変更し、これによって入力端子３１６への入力信号と出力端子３１８からの出力信号との間のタイミングを調節する。
【００４３】
図３（ｃ）は、本実施形態のｄｅｌａｙ部３１１の入力端子３０への入力信号および出力端子３８からの出力信号のタイミングチャートである。図３（ｃ）に示すように、入力端子３０と出力端子３８との間に、一定の遅延時間（ｄｅｌａｙ値Ｄ）が生じる。このｄｅｌａｙ値Ｄは、セレクト信号ＰＡ、ＰＢ、・・・ＰＥおよびＮＡ、ＮＢ、・・・ＮＥによって、上述のように調節することが可能である。なお、各インバータの間でＰ型トランジスタ３１４およびＮ型トランジスタ３１３のチャネル幅を、それぞれ異なるように構成すれば、セレクト信号ＰＡ、ＰＢ、・・・ＰＥおよびＮＡ、ＮＢ、・・・ＮＥによって、ｄｅｌａｙ部３１１を構成するインバータのチャネル幅を変更することが可能である。
【００４４】
また、本実施形態ではｄｅｌａｙ回路３５および３６の回路構成を図３に示したが、チャネル長、チャネル幅を信号によって制御できる構成を持つ回路であればよい。なお、本実施形態で示したｄｅｌａｙ回路３５および３６の回路構成は、バッファ３１および３４の構成と同様であり、インバータの各トランジスタのチャネル長およびチャネル幅を変更することによって、図３（ｃ）に示した出力信号の傾き、つまり、出力信号の遷移時間（立ち上がり時間および立ち下がり時間）を変更する。
【００４５】
次に、本実施形態の半導体集積回路装置１００の動作を図１を参照しながら説明する。
【００４６】
（タイミング生成ステップ）
図１のノンオーバーラップ回路３の構成により、ＥＮ信号が“Ｈ”である場合、ノンオーバーラップ回路３が作動し、入力端子２に入力される入力信号に応じて出力ノード１２および１３の間で互いにタイミングがずれた出力信号を生成し、サンプル回路１１へ出力する。
【００４７】
（電流検知ステップ）
上記タイミング生成ステップにて生成された出力ノード１２および１３の各出力信号がサンプル回路１１のＰ型トランジスタ７およびＮ型トランジスタ８のゲートに入力され、入力された出力ノード１２および１３の各出力信号に応じた値を出力端子５に出力する。このとき、サンプル回路１１において、スイッチングの際にＮ型トランジスタ８のソースに流れる貫通電流が電流検知回路９へ入力される。電流検知回路９は貫通電流を検知し、検知した電流検知情報を出力する。
【００４８】
（電流比較ステップ）
上記電流検知ステップにて検知された電流検知情報を、入力端子１９から入力された比較基準情報を基に電流比較回路２０にて比較し、比較結果情報をｄｅｌａｙ制御信号ａおよびバッファ制御信号ｂとして出力する。
【００４９】
（カウンタステップ）
上記電流比較ステップより出力された、ｄｅｌａｙ制御信号ａ、バッファ制御信号ｂを、カウンタ１０がカウントし、変換した情報（カウンタ値）をｄｅｌａｙ制御信号Ａおよびバッファ制御信号Ｂとして出力する。
【００５０】
（フィードバックステップ）
上記カウンタステップにて出力されたｄｅｌａｙ制御信号Ａをノンオーバーラップ回路３内のｄｅｌａｙ回路３５および３６に入力し、バッファ制御信号Ｂをバッファ３１および３４に入力し、ｄｅｌａｙ能力（上記ｄｅｌａｙ値Ｄ）、バッファ能力（上記出力信号の傾き）を調節する。
【００５１】
上述のタイミング生成ステップ、電流検知ステップ、電流比較ステップ、カウンタステップおよびフィードバックステップを数サイクル実施することによって、サンプル回路１１に貫通電流が流れない最適なタイミングでノンオーバーラップ回路３内のｄｅｌａｙ回路３５および３６、バッファ３１および３４が調節される。つまり、本実施形態の半導体集積回路装置１００によれば、従来の手法のような、設計段階でスイッチングのタイミングを設定することは不要となる。このため、スイッチングのタイミングを設定する際に、マージンを予め見積る必要もなくなり、過大なマージンによって動作速度が低下するおそれがない。つまり、本実施形態によれば、低消費電力で、且つ、動作速度が速い半導体集積回路装置が得られる。
【００５２】
さらに、本実施形態の半導体集積回路装置１００において、貫通電流が流れないようにカウンタ１０が設定された後は、電流検出回路９、電流比較回路２０の動作を停止させることによって消費電力を抑えることができる。
【００５３】
次に、電流比較ステップの代表的な構成を説明する。
【００５４】
電流比較ステップでは、比較基準情報として、電源電圧、温度および入力信号の周波数等の条件と基準となる貫通電流の値（基準電流値）との相関を入力し、電流検知情報と電流比較回路２０で比較する。このことによって、電源電圧、温度および入力信号の周波数等に対して最適な基準電流値と比較することが可能となる。なお、基準電流値は、電源電圧、温度および入力信号の周波数等のいずれか１つの条件に対しても設定可能であり、複数の条件を考慮して設定することも可能である。
【００５５】
図４は、電源電圧と基準電流値との相関関係を示すテーブルである。例えば、図４に示すテーブルを用意し、比較基準情報として設定すると、電源電圧に応じて基準電流値を設定することが可能となる。このことによって、電源電圧に応じた高効率な貫通電流削減が可能となる。また、温度、入力信号の周波数に対しても図４と同様のテーブルを用意し、基準電流値を設定することで同様の効果が得られる。
【００５６】
なお、本実施形態では、上記フィードバックステップにてｄｅｌａｙ回路３５および３６、バッファ３１および３４に対して調節する（ｄｅｌａｙバッファフィードバック方式）と記述したが、これに限らず、ｄｅｌａｙ回路３５および３６に対してのみフィードバックする構成（ｄｅｌａｙフィードバック方式）、または、バッファ３１および３４のみにフィードバックする構成（バッファフィードバック方式）等としてもよい。
【００５７】
本実施形態では、ｄｅｌａｙバッファフィードバック方式を採用しており、出力ノード１２および１３のタイミング設定に対し、同一タイミングに設定できるｄｅｌａｙ回路およびバッファの設定の組み合わせは複数存在する。そこで、電源電流値が最適となるようにｄｅｌａｙ回路およびバッファを調節すれば、消費電力削減効果が得られる。従って、ｄｅｌａｙ回路およびバッファの設定の組み合わせ毎に電源電流をモニタし、最も平均の電源電流が少ない組み合わせを決定すれば、貫通電流が少ない出力ノード１２および１３のタイミング設定を施し、且つ消費電力の最も少ないｄｅｌａｙ、バッファの組み合わせを決定することで更なる低消費電力化を実現できる。
【００５８】
（実施形態２）
本実施形態では、上記実施形態１の半導体集積回路装置１００のｄｅｌａｙ回路３５および３６、バッファ３１および３４の別の構成について図５を参照しながら説明する。        
【００５９】
図５（ａ）および（ｂ）は、図２のｄｅｌａｙ回路３５および３６内の構成を表す。図５（ａ）および（ｂ）に示すように、ｄｅｌａｙ回路３５（３６）は、複数のｄｅｌａｙ部３３５が複数接続されている構成となっている。
【００６０】
ｄｅｌａｙ部３３５は、出力端子３３８に対して入力端子３３０からの入力信号によって電源電圧ＶＤＤへプリチャージするＰ型トランジスタ３３１と、入力端子３３０からの入力信号によって接地電位ＧＮＤへディスチャージするＮ型トランジスタ３３２とによって構成され、更にＰ型トランジスタ３３１の基板にはノード３３６が、Ｎ型トランジスタ３３２の基板にはノード３３７が接続されている。
【００６１】
図５（ｃ）は、本実施形態のｄｅｌａｙ部３３５の入力端子３３０への入力信号および出力端子３３８からの出力信号のタイミングチャートである。ｄｅｌａｙ部３３５は、ノード３３６および３３７に印加される電圧（すなわち基板電位）を変化させることにより、図５（ｃ）に示すように、出力端子３３８からの出力信号の入力信号に対する遅延時間または傾きを調節できる。この作用を利用して、ｄｅｌａｙ回路３５および３６では、入力３１６と出力３１８のタイミングを調節することが可能となる。
【００６２】
（実施形態３）
図６は、本実施形態の半導体集積回路システムの構成を表すブロック図である。図６に示すように、本実施形態の半導体集積回路システム２００は、レプリカ回路４１と、内部回路４２とから構成されている。
【００６３】
レプリカ回路４１は、ノンオーバーラップ回路３と、サンプル回路１１と、電流検知回路９と、カウンタ１０と、電流比較回路２０とから構成されている。つまり、レプリカ回路４１は、上記実施形態１の半導体集積回路装置１００と全く同じ構成となっている。従って、レプリカ回路４１は、ノンオーバーラップ回路３の出力ノード１２および１３（図１を参照のこと）に分岐して設けられた配線４３を通じて各内部回路４２（ここでは、例としてインバータ回路が設けられている）に対して、貫通電流が流れない最適のタイミングで、各内部回路４２内のＰ型トランジスタ、Ｎ型トランジスタの各々のゲートに個別の出力信号を出力する。
【００６４】
本実施形態の構成によれば、内部回路４２が複数存在する場合においても、１つのレプリカ回路４１で各内部回路４２のスイッチングのタイミングを設定することができる。つまり、本実施形態によれば、各内部回路４２内に、スイッチングのタイミングを設定するための上記実施形態１で示した半導体集積回路装置１００をそれぞれ設ける必要が無く、半導体集積回路システム２００の省スペース化を図ることができる。
【００６５】
（実施形態４）
本実施形態の半導体集積回路装置を図７を参照しながら説明する。
【００６６】
図７（ａ）は、本実施形態の半導体集積回路システム３００の構成を表すブロック図である。図７（ａ）に示すように、本実施形態の半導体集積回路システム３００は、レプリカ回路４１’と、内部回路４２とから構成されている。
【００６７】
レプリカ回路４１’は、上記実施形態３のレプリカ回路４１にセレクタ５１４および５１８と、不揮発性メモリ５１と、レジスタ５２とが更に設けられた構成となっている。セレクタ５１４は、入力側がノンオーバーラップ回路３の出力ノード１２および１３（図１を参照のこと）に接続され、出力側が配線４３とサンプル回路１１とに接続されている。セレクタ５１８は、入力側がカウンタ１０およびレジスタ５２の出力側に接続され、出力側がノンオーバーラップ回路３に接続されている。
【００６８】
不揮発性メモリ５１の入力側は、カウンタ１０のセレクタ５１８への出力側に分岐して接続され、出力側はレジスタ５２の入力側に接続されている。レジスタ５２の出力側は、セレクタ５１８に接続されている。
【００６９】
本実施形態においても、レプリカ回路４１’は、出力ノード１２および１３に分岐して設けられた配線４３を通じて各内部回路４２（ここでは、例としてインバータ回路が設けられている）に対して、貫通電流が流れない最適のタイミングで、各内部回路４２内のＰ型トランジスタ、Ｎ型トランジスタの各々のゲートに個別の出力信号を出力する。
【００７０】
次に、図７（ａ）および（ｂ）を参照しながら本実施形態の半導体集積回路システム３００の動作を説明する。図７（ｂ）は、本実施形態の半導体集積回路システム３００の動作を表すフローチャートである。なお、ここでは、図７（ａ）に示す半導体集積回路システム３００が、１チップで構成されているものとする。
【００７１】
（カウンタ値決定ステップ）
半導体集積回路システム３００は、まず、出荷時テストにおいて、ノンオーバーラップ回路３のＥＮ信号を“Ｈ”としてレプリカ回路４１’を動作させる。このことによって、サンプル回路１１に貫通電流が流れないタイミングにカウンタ１０が設定され、カウンタ値が決定される。
【００７２】
（不揮発性メモリ書き込みステップ）
上記カウンタ値決定ステップを経た後、カウンタ１０で決定されたカウンタ値が不揮発性メモリへの書き込みモードがアクティブの時に、カウンタ１０から不揮発性メモリ５１に書き込まれる。
【００７３】
（不揮発性メモリ読み出しステップ）
上記不揮発性メモリ書き込みステップで書き込まれたカウンタ値を不揮発性メモリの読み出しモードがアクティブ時に、不揮発性メモリ５１から読み出し、そのデータをレジスタ５２に格納する。
【００７４】
（レジスタ読み出しステップ）
上記不揮発性メモリ読み出しステップの後、レジスタ５２に格納されたデータをレジスタの読み出しモードがアクティブ時に、レジスタ５２から読み出し、そのデータをセレクタ５１８に転送する。
【００７５】
（セレクタ切り換えステップ）
上記レジスタ読み出しステップの後、セレクタ５１８はレジスタ５２の出力側を有効にし、ノンオーバーラップ回路３に転送する。また、同時にセレクタ５１４も、配線４３への出力を有効にし、ノンオーバーラップ回路３からの出力信号は、内部回路４２に転送される。
【００７６】
図７（ｂ）に示すように、上記カウンタ値決定ステップから不揮発性メモリ書き込みステップまでをテスト時に動作するテストフローとし、不揮発性メモリ読み出しステップからセレクタモードステップまでを実際に回路動作させる際に実施する実動作フローとすると、出荷時テストでテストフローを実施し、実動作時に実動作フローを実施することによって、内部回路４２の実動作時には、カウンタ１０のカウンタ値が不揮発性メモリ５１にテストフローの際に格納されているため、サンプル回路１１、電流検知回路９、電流比較回路２０およびカウンタ１０を動作させる必要がない。このため、レプリカ回路４１’が、出力ノード１２および１３に分岐して設けられた配線４３を通じて各内部回路４２に対して、貫通電流が流れない最適のタイミングで出力信号を出力するようになるまでの時間を削減することができる。さらに、半導体集積回路システム３００全体の消費電力を削減することができる。
【００７７】
また、本実施形態では、サンプル回路１１、電流検知回路９、電流比較回路２０およびカウンタ１０は、出荷時テストの際に設けられていればよく、実動作時には不要となる。従って、出荷時テストの際にのみ、サンプル回路１１、電流検知回路９、電流比較回路２０およびカウンタ１０が外付けで付加される構成としてもよい。この場合、半導体集積回路システム３００内に、サンプル回路１１、電流検知回路９、電流比較回路２０およびカウンタ１０を設ける必要がないので、半導体集積回路システム３００の省スペース化を図ることが可能となる。
【００７８】
（実施形態５）
本実施形態では、上記実施形態１〜４に好適な用途を説明する。
【００７９】
上記実施形態１〜４の代表的な用途としては、上記実施形態の半導体集積回路装置１００、レプリカ回路４１または４１’のいずれかを含むシステムが挙げられる。
【００８０】
まず第１の適用例として、上記システムに、システムの消費電力をモニタし、消費電力が基準値以上に達した場合に半導体集積回路装置１００、レプリカ回路４１または４１’のいずれかを作動させる消費電力モニタを設け、半導体集積回路装置１００を作動させることで、システムの低消費電力化および動作速度の高速化を図ることができる。
【００８１】
また第２の適用例として、上記実施形態の半導体集積回路装置１００、レプリカ回路装置４１または４１’を含むシステムの実際の作業量をモニタし、システム作業量に応じて半導体集積回路装置１００、レプリカ回路４１または４１’のいずれかを作動させるシステム作業量モニタが設けられた構成としてもよい。
【００８２】
第３の適用例として、図８に示すように、上記実施形態の半導体集積回路装置１００と、システム制御装置６３と、システム動作モード入力端子６４とを備えるシステム６２が挙げられる。システム６２では、システム動作モード信号が同時に半導体集積回路装置１００に入力される。従って、特定のシステム動作モードに対して半導体集積回路装置１００内のＥＮ信号を“Ｈ”として動作させ、上記特定のシステム動作モードにおいてのみ半導体集積回路装置１００が動作する構成としてもよい。このことによって、必要に応じて、システム６２の消費電力および動作速度を切り換え、システム全体としての高効率化、低消費電力化および動作速度の高速化を図ることができる。
【００８３】
上記実施形態の半導体集積回路装置１００、レプリカ回路装置４１または４１’を含むシステムの平均電流値を常にモニタし、平均電流値が常に基準値以下となるように半導体集積回路装置１００、レプリカ回路４１または４１’のいずれかを作動させるシステム電流値モニタが設けられた構成としてもよい。
【００８４】
（実施形態６）
図９は、本実施形態の半導体集積回路装置の構成を表すブロック図である。
【００８５】
図９に示すように、本実施形態の半導体集積回路装置４００は、ノンオーバーラップ回路３と、位相差比較回路７１と、サンプル回路１１と、電流検知回路９と、電流比較回路２０と、カウンタ１０と、セレクタ７２とから構成されている。ノンオーバーラップ回路３、サンプル回路１１と、電流検知回路９と、電流比較回路２０と、カウンタ１０とは、上記実施形態１と全く同じ構成である。
【００８６】
位相差比較回路７１は、ノンオーバーラップ回路３からの出力ノード１２および１３からの入力信号に対応したｄｅｌａｙバッファ制御信号Ｑをセレクタ７２に出力する。
【００８７】
セレクタ７２は、セレクトモードがアクティブ時にｄｅｌａｙバッファ制御信号Ｑが有効となり、ｄｅｌａｙ制御信号Ａ、バッファ制御信号Ｂをノンオーバーラップ回路３に入力する。
【００８８】
本実施形態によれば、位相差比較回路７１は、ノンオーバーラップ回路３から出力される出力ノード１２および１３の位相差を検知し、予め設定しておいた基準位相差との比較を行ない、その結果に応じてｄｅｌａｙバッファ制御信号Ｑを出力する。ｄｅｌａｙバッファ制御信号Ｑは、セレクタ７２を通じてノンオーバーラップ回路３へフィードバックされるので、ノンオーバーラップ回路３から出力される出力ノード１２および１３の位相差を早急に基準位相差に設定することができる。
【００８９】
このため、従来の手法のような、設計段階でスイッチングのタイミングを設定することは不要となる。従って、スイッチングのタイミングを設定する際に、マージンを予め見積る必要もなくなり、過大なマージンによって動作速度が低下するおそれがない。つまり、本実施形態によれば、動作速度が速い半導体集積回路装置が得られる。さらに、本実施形態においても、貫通電流が流れないようにカウンタ１０が設定された後は、電流検出回路９、電流比較回路２０の動作を停止させることによって消費電力を抑えることができる。
【００９０】
また、ノンオーバーラップ回路３から出力される出力ノード１２および１３の位相差を予め位相差比較回路７１に入力してｄｅｌａｙバッファ制御信号Ｑを作成し、ノンオーバーラップ回路３へフィードバックする構成としてもよい。この場合、出力ノード１２および１３の位相差を基準としてノンオーバーラップ回路３へフィードバックすることが可能となる。
【００９１】
（実施形態７）
図１０は、本実施形態の半導体集積回路装置の構成を表すブロック図である。
【００９２】
図１０に示すように、本実施形態の半導体集積回路装置５００は、ノンオーバーラップ回路３と、サンプル回路１１と、電流検知回路９と、電流比較回路２０’とから構成されており、上記実施形態１の半導体集積回路装置１００とほぼ同じ構成である。但し、電流比較回路２０の代わりに電流比較回路２０’が設けられている点と、カウンタが設けられていない点が異なる。
【００９３】
半導体集積回路装置５００では、電流比較回路２０’は、入力端子１９から入力される比較基準情報と電流検知情報との間で電流値の差分を算出し、ｄｅｌａｙ制御信号Ａおよびバッファ制御信号Ｂを作成して、ノンオーバーラップ回路３へフィードバックする。電流値の差分から作成されるｄｅｌａｙ制御信号Ａおよびバッファ制御信号Ｂは、出力ノード１２および１３の位相差の大小を決定する。例えば、電流値の差分が大きい場合には出力ノード１２および１３からの出力信号の位相差が大きくなるように、電流値の差分が小さい場合には位相差が小さくなるように、ｄｅｌａｙ制御信号Ａおよびバッファ制御信号Ｂを作成するように電流比較回路２０’を設定しておく。勿論、必要に応じて、電流値の差分が大きい場合には出力ノード１２および１３からの出力信号の位相差が小さくなるように、電流値の差分が小さい場合には位相差が大きくなるように、ｄｅｌａｙ制御信号Ａおよびバッファ制御信号Ｂを作成するように電流比較回路２０’を設定してもよい
以上の構成により、本実施形態の半導体集積回路装置５００では、迅速に最適の出力ノード１２および１３からの出力信号のスイッチングのタイミングを設定することが可能となる。
【００９４】
また、電流比較回路２０’は、予め電流比較回路２０’に電流値の差分を入力し、出力ノード１２および１３からの出力信号のスイッチングのタイミングを外部から随時調節可能な構成としてもよい。この場合、半導体集積回路装置５００を製造した後でも、出力ノード１２および１３からの出力信号のスイッチングのタイミングを調節することができる。
【００９５】
（実施形態８）
図１１は、本実施形態の半導体集積回路装置の構成を表すブロック図である。
【００９６】
図１１に示すように、本実施形態の半導体集積回路装置６００は、ノンオーバーラップ回路３と、位相差比較回路７１と、リミッタ設定回路７３と、サンプル回路１１と、電流検知回路９と、電流比較回路２０と、カウンタ１０と、セレクタ７２とから構成されており、上記実施形態６の半導体集積回路装置４００とほぼ同じ構成である。但し、位相差比較回路７１にリミッタ設定回路７３が接続されている点でのみ、上記実施形態の半導体集積回路装置４００と異なる。
【００９７】
リミッタ設定回路７３は、リミッタ設定値を出力し、出力ノード１２および１３の位相差がリミッタ設定値を超えないように位相差比較回路７１を制御する。
【００９８】
本実施形態の半導体集積回路装置６００では、位相差の取り過ぎによる動作不具合が生じない。
【００９９】
なお、リミッタ設定回路７３は、リミッタ設定値があらかじめ設定されていても、外部から随時設定できる構成であってもよい。特に、リミッタ設定値を外部から随時設定できる構成では、半導体集積回路装置６００を製造した後に、リミッタ設定値を随時設定することが可能となる。
【産業上の利用可能性】
【０１００】
本発明は、高速動作が求められる半導体集積回路装置および半導体集積回路システムについて有用である。
【図面の簡単な説明】
【０１０１】
【図１】図１は、実施形態１の半導体集積回路装置の構成を表すブロック図である。
【図２】図２は、ノンオーバーラップ回路の構成を表す図である。
【図３】図３（ａ）および（ｂ）は、図２のｄｅｌａｙ回路３５および３６内の構成を表す図である。
【図４】図４は、電源電圧と基準電流値との相関関係を示すテーブルである。
【図５】図５（ａ）および（ｂ）は、図２に示すｄｅｌａｙ回路の構成を表す。
【図６】図６は、実施形態３の半導体集積回路装置の構成を表すブロック図である。
【図７】図７（ａ）は、実施形態４の半導体集積回路装置の構成を表すブロック図である。図７（ｂ）は、実施形態４の半導体集積回路装置の動作を表すフローチャートである。
【図８】図８は、本発明の適用例であるシステムを示す図である。
【図９】図９は、実施形態６の半導体集積回路装置の構成を表すブロック図である。
【図１０】図１０は、実施形態７の半導体集積回路装置の構成を表すブロック図である。
【図１１】図１１は、実施形態８の半導体集積回路装置の構成を表すブロック図である。
【符号の説明】
【０１０２】
１、２、１９、３１６、３３０    入力端子
３    ノンオーバーラップ回路
５、３１８、３３８    出力端子
７    Ｐ型トランジスタ
８    Ｎ型トランジスタ
９    電流検知回路
１０    カウンタ
１１    サンプル回路
１２、１３    出力ノード
２０、２０’    電流比較回路
３１、３４    バッファ
３５、３６    ｄｅｌａｙ回路
３７ａ、３７ｂ    ＮＡＮＤ回路
３８    ＮＯＲ回路
３９ａ、３９ｂ    ＩＮＶ回路
４１、４１’    レプリカ回路
４２    内部回路
４３    配線
５１    不揮発性メモリ
５２    レジスタ
６２    システム
６３    システム制御装置
６４    システム動作モード入力端子
７１    位相差比較回路
７２    セレクタ
７３    リミッタ設定回路
１００、４００、５００、６００    半導体集積回路装置
２００、３００    半導体集積回路システム
３１１、３３５    ｄｅｌａｙ部
３１２    Ｎ型セレクトトランジスタ
３１３、３３２    Ｎ型トランジスタ
３１４、３３１    Ｐ型トランジスタ
３１５    Ｐ型セレクトトランジスタ
３３６、３３７    ノード
５１４、５１８    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004723278.tif 000009
【図９】
0004723278.tif 000010
【図１０】
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【図１１】
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