(57)【特許請求の範囲】
【請求項１】
ｎ導電型の半導体基板と、
前記半導体基板上に形成されたｐ型ＧａＡｓ層と、
前記ｐ型ＧａＡｓ層上に形成されたｎ型ＡｌＧａＡｓ層と、
前記ｎ型ＡｌＧａＡｓ層上に形成されたバッファ層と、
前記バッファ層上に形成された半導体層と、
前記半導体層の上に形成されたソース電極及びゲート電極と、
前記ソース電極及び前記ゲート電極を覆うように前記半導体層上に形成された絶縁膜と、
前記ソース電極を露出するように前記絶縁膜内に形成された第１のコンタクト・ホールから、前記絶縁膜の表面を経て、前記半導体基板を露出するように前記絶縁膜と前記半導体層と前記バッファ層と前記ｎ型ＡｌＧａＡｓ層と前記ｐ型ＧａＡｓ層とを貫通して形成された第１のバイア・ホールにわたって、前記半導体基板と前記ソース電極とを電気的に接続する金メッキによる第１の導電層と、
前記ゲート電極を露出するように前記絶縁膜内に形成された第２のコンタクト・ホールから、前記絶縁膜の表面を経て、前記ｎ型ＡｌＧａＡｓ層を露出するように前記絶縁膜と前記半導体層と前記バッファ層とを貫通して形成された第２のバイア・ホールにわたって、前記ｎ型ＡｌＧａＡｓ層と前記ゲート電極とを電気的に接続する金メッキによる第２の導電層と、
前記半導体基板の裏面に形成されたグランド電極とを有することを特徴とする電界効果トランジスタ。
【請求項２】
ｎ導電型の半導体基板上にｐ型ＧａＡｓ層を形成する工程と、
前記ｐ型ＧａＡｓ層上にｎ型ＡｌＧａＡｓ層を形成する工程と、
前記ｎ型ＡｌＧａＡｓ層上にバッファ層を形成する工程と、
前記バッファ層上に半導体層を形成する工程と、
前記半導体層上にソース電極及びゲート電極を形成する工程と、
前記ソース電極及び前記ゲート電極を覆うように前記半導体層上に絶縁膜を形成する工程と、
前記ソース電極を露出するように前記絶縁膜内に第１のコンタクト・ホールを形成する工程と、
前記ゲート電極を露出するように前記絶縁膜内に第２のコンタクト・ホールを形成する工程と、
前記半導体基板を露出するように前記絶縁膜と前記半導体層と前記バッファ層と前記ｎ型ＡｌＧａＡｓ層と前記ｐ型ＧａＡｓ層とを貫通する第１のバイア・ホールを形成する工程と、
前記ｎ型ＡｌＧａＡｓ層を露出するように前記絶縁膜と前記半導体層と前記バッファ層とを貫通する第２のバイア・ホールを形成する工程と、
前記第１のコンタクト・ホールから前記絶縁膜の表面を経て前記第１のバイア・ホールにわたって、前記半導体基板と前記ソース電極とを電気的に接続する金メッキによる第１の導電層を形成する工程と、
前記第２のコンタクト・ホールから前記絶縁膜の表面を経て前記第２のバイア・ホールにわたって、前記ｎ型ＡｌＧａＡｓ層と前記ゲート電極とを電気的に接続する金メッキによる第２の導電層を形成する工程と、
前記半導体基板の裏面にグランド電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタに関し、特にバイア・ホールを有する電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来技術】
高周波・高出力用途で使用される電界効果トランジスタでは、ソース・インダクタンスを低減するために、バイア・ホール構造が広く用いられている。この種の電界効果トランジスタは、例えば文献「ＧａＡｓ電界効果トランジスタの基礎、２１３頁、平成４年（１９９２年）、電子情報通信学会発行」に開示されるものがある。
【０００３】
図６に従来のバイア・ホール構造を有する電界効果トランジスタの断面図を示す。図６において、ソース・ドレイン領域（図示せず）を有するＧａＡｓ基板１の表面に、ソース電極２、ゲート電極３およびドレイン電極４が形成されている。基板１の裏面にはグランド電極が形成されている。また、基板１の裏面側から表面側に貫通する孔（バイア・ホール部６）が形成され、グランド電極５はバイア・ホール６を介してソース電極に接している。
【０００４】
この構造の電界効果トランジスタでは、基板を貫通するようにして形成したバイア・ホール６を介してソース接地を行うことで、ソース電極２とグランド電極（アース）５との距離を短くできることから、ソース・インダクタンスを低減することが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のようなバイア・ホール構造では、基板の表面から裏面まで貫通する孔を形成するため、通常６００μｍ程度の厚さを有する基板を、裏面側から研磨するなどして数十μｍ程度まで薄くする必要がある。薄くした基板は機械強度が弱く、ウェハ割れによる歩留まり低下を招くほか、ハンドリングが困難となるため、手作業による慎重な作業が必要となり、作業時間の増加にもつながるという問題がある。
【０００６】
【課題を解決するための手段】
本発明によれば、ｎ導電型の半導体基板と、前記半導体基板上に形成されたｐ型ＧａＡｓ層と、
前記ｐ型ＧａＡｓ層上に形成されたｎ型ＡｌＧａＡｓ層と、前記ｎ型ＡｌＧａＡｓ層上に形成されたバッファ層と、前記バッファ層上に形成された半導体層と、前記半導体層の上に形成されたソース電極及びゲート電極と、前記ソース電極及び前記ゲート電極を覆うように前記半導体層上に形成された絶縁膜と、前記ソース電極を露出するように前記絶縁膜内に形成された第１のコンタクト・ホールから、前記絶縁膜の表面を経て、前記半導体基板を露出するように前記絶縁膜と前記半導体層と前記バッファ層と前記ｎ型ＡｌＧａＡｓ層と前記ｐ型ＧａＡｓ層とを貫通して形成された第１のバイア・ホールにわたって、前記半導体基板と前記ソース電極とを電気的に接続する金メッキによる第１の導電層と、前記ゲート電極を露出するように前記絶縁膜内に形成された第２のコンタクト・ホールから、前記絶縁膜の表面を経て、前記ｎ型ＡｌＧａＡｓ層を露出するように前記絶縁膜と前記半導体層と前記バッファ層とを貫通して形成された第２のバイア・ホールにわたって、前記ｎ型ＡｌＧａＡｓ層と前記ゲート電極とを電気的に接続する金メッキによる第２の導電層と、前記半導体基板の裏面に形成されたグランド電極とを有する電界効果トランジスタが得られる。
【０００７】
また、本発明によれば、ｎ導電型の半導体基板上にｐ型ＧａＡｓ層を形成する工程と、前記ｐ型ＧａＡｓ層上にｎ型ＡｌＧａＡｓ層を形成する工程と、前記ｎ型ＡｌＧａＡｓ層上にバッファ層を形成する工程と、前記バッファ層上に半導体層を形成する工程と、前記半導体層上にソース電極及びゲート電極を形成する工程と、前記ソース電極及び前記ゲート電極を覆うように前記半導体層上に絶縁膜を形成する工程と、前記ソース電極を露出するように前記絶縁膜内に第１のコンタクト・ホールを形成する工程と、前記ゲート電極を露出するように前記絶縁膜内に第２のコンタクト・ホールを形成する工程と、前記半導体基板を露出するように前記絶縁膜と前記半導体層と前記バッファ層と前記ｎ型ＡｌＧａＡｓ層と前記ｐ型ＧａＡｓ層とを貫通する第１のバイア・ホールを形成する工程と、前記ｎ型ＡｌＧａＡｓ層を露出するように前記絶縁膜と前記半導体層と前記バッファ層とを貫通する第２のバイア・ホールを形成する工程と、前記第１のコンタクト・ホールから前記絶縁膜の表面を経て前記第１のバイア・ホールにわたって、前記半導体基板と前記ソース電極とを電気的に接続する金メッキによる第１の導電層を形成する工程と、前記第２のコンタクト・ホールから前記絶縁膜の表面を経て前記第２のバイア・ホールにわたって、前記ｎ型ＡｌＧａＡｓ層と前記ゲート電極とを電気的に接続する金メッキによる第２の導電層を形成する工程と、前記半導体基板の裏面にグランド電極を形成する工程とを有する電界効果トランジスタの製造方法が得られる。
【０００８】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明する。尚、図中、各種構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるに過ぎず、従って、本発明は図示例に限定されるものではない。
【０００９】
「第1の実施の形態」
図１を参照して、本発明の第１の実施の形態における電界効果トランジスタの製造方法について説明する。
【００１０】
まず、図１（ａ）に示すように、厚さ６００μｍのｎ型（Ｓｉドープ、１１０19ｃｍ-3）ＧａＡｓ基板１上に、厚さ１μｍのアンドープＧａＡｓバッファ層２、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ層により構成されるＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）構造薄膜３を、順次ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法により成長する。ＨＥＭＴ構造部分の膜厚は一般的に２００ｎｍ以下の厚さとなる。  続いて、図１（ｂ）に示すように、ゲート電極６、ソース電極５およびドレイン電極７を有するトランジスタ部分他、配線やキャパシター（絶縁膜４）等の受動素子部分を形成する。これらの電極や配線、受動素子を覆うように絶縁膜４を形成する。
【００１１】
図１（ｃ）に示すように、絶縁膜４上にホトレジスト８を形成し、バイア・ホール９を形成する領域上のホトレジスト８をホトリソグラフィーにより除去して、レジストパターンを形成する。次に、ＣＣｌ4を用いたドライエッチングにより、基板表面側からｎ型ＧａＡｓ基板１まで到達するようにバイア・ホール９を形成する。
【００１２】
続いて、図１（ｄ）に示すように、ＡｕＧｅ／Ｎｉ／Ａｕ積層膜を蒸着・リフトオフし、バイア・ホール９の底部（ｎ型ＧａＡｓ基板１の露出部）にｎ型ＧａＡｓに対するオーミック性電極１０を形成する。
【００１３】
図１（ｅ）に示すように、ソース電極５上の絶縁膜４にコンタクトホール１１を形成した後、全面にＴｉ／Ａｕ（厚さ：１００ｎｍ／２００ｎｍ）の積層膜１２を形成する。続いて、ホトリソグラフィによりレジストパターン（図示せず）を形成した後、電界メッキ法によりＡｕメッキ層１４を１μｍの厚さに形成する。レジストパターンを除去した後、不要部分のＴｉ／Ａｕ積層膜１２をイオンミリング法により除去する。このようにして、ソース電極５とバイア・ホール９の導通を得る。
【００１４】
最後に、基板１の裏面にＴｉ／Ａｕ（厚さ：１００ｎｍ／２００ｎｍ）の積層膜を形成してグランド電極１３とする。第１の実施の形態では、ｎ型ＧａＡｓ基板１を、グランド電極１３の一部として利用することになる。
【００１５】
基本素子としてＨＥＭＴを例に説明したが、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＨＢＴ（Ｈｅｔｅｒｏ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など、あらゆる素子への適応が可能である。
【００１６】
また、バッファ層として１μｍ厚のアンドープＧａＡｓを例に説明したが、ＧａＡｓ／ＡｌＧａＡｓ積層膜などあらゆるバッファ構造に対しても、同様のバイア・ホール構造を形成することが可能である。また、バイア・ホールのエッチング方法として、ＣＣｌ4を用いたドライエッチングを例に説明したが、ＢＣｌ3など他のガスを用いたドライエッチングや、ウェットエッチングによっても同様の工程が可能である。
【００１７】
また、ソース電極５とバイア・ホール９を接続する金属として、Ｔｉ／Ａｕの積層膜上に、電界メッキ法により形成した１μｍ厚のＡｕメッキ層を例に説明したが、金属の種類、膜厚、形成方法はこれに限定されるものではない。
【００１８】
使用する基板としてＳｉドープｎ型（１１０19ｃｍ-3）ＧａＡｓを例に説明した。基板のドーピング量は、抵抗の影響を低減するためには高い方が望ましく、この濃度、ドーパントに限定されるものではない。
【００１９】
以上のように、第１の実施の形態における電界効果トランジスタでは、ｎ型ＧａＡｓ基板１そのものを裏面のグランド電極１３の一部として使用することができる。これにより、バイア・ホール９はＨＥＭＴ構造部分、および、バッファ層部分を貫通するだけで済むため、エッチング深さを浅くすることができ基板薄層化の必要が無くなる。従って、基板の機械強度を保つことでウェハ割れを防止でき、歩留まり向上が期待できる。また、ハンドリングも容易となることから、作業時間の短縮も期待できる。
【００２０】
「第２の実施の形態」
図２を参照して、本発明の第２の実施の形態における電界効果トランジスタについて説明する。
【００２１】
図２において、この電界効果トランジスタはｐ型ＧａＡｓ２１を用いている点が第１の実施の形態と異なる。その他の点は第１の実施の形態と同じであり、同一の構成要素には同一の参照符号が付されている。
【００２２】
図２において、厚さ６００μｍのｐ型（Ｚｎドープ、１１０19ｃｍ-3）ＧａＡｓ基板２１上に、アンドープＧａＡｓバッファ層２、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓにより構成されるＨＥＭＴ構造薄膜３を、順次ＭＢＥ法により成長する。第１の実施の形態と同様に、ゲート電極６、ソース電極５およびドレイン電極７を有するトランジスタ部分他、配線やキャパシター等の受動素子部分を形成した後、基板表面側からｐ型ＧａＡｓ基板まで到達するようにバイア・ホール９を形成する。続いて、ＡｕＺｎ／  Ａｕ積層膜を蒸着・リフトオフし、バイア・ホール９の底部にｐ型ＧａＡｓ基板に対するオーミック性電極１０を形成する。
【００２３】
以下、第１の実施の形態と同様に、ソース電極５とバイア・ホール９部分の導通を得るためのＡｕ／Ｔｉ配線１２およびＡｕメッキ層１４を形成し、基板２１の裏面にＴｉ／Ａｕの積層膜を形成してグランド電極１３とする。第２の実施の形態では、ｐ型ＧａＡｓ基板２１をグランド電極１３の一部として利用することになる。
【００２４】
図３に電界効果トランジスタ部分と基板との間のバンドダイアグラムを、第１の実施の形態の場合と、第２の実施の形態の場合について示す。第１の実施の形態例では、ｎ型ＧａＡｓ基板を用いているため、アンドープＧａＡｓバッファ層部分のポテンシャルが持ち上がり、バンドが湾曲したプロファイルとなる。バンドが湾曲する度合いは、アンドープＧａＡｓバッファ層の純度に依存し、バンドが大きく湾曲するほど、電界効果トランジスタのしきい値電圧は浅く、ドレイン電流は少なくなる。一方、バンドの湾曲が小さいと、電界効果トランジスタのしきい値電圧は深く、ドレイン電流は大きくなる。アンドープＧａＡｓバッファ層の純度は、ＭＢＥ成長時の装置の状態に大きく依存する。第２の実施の形態では、アンドープＧａＡｓバッファ層内のポテンシャルはｐ型ＧａＡｓ基板側に向かって単調増加しており、湾曲点を生じないためにバッファ層内の純度の影響を受けにくく、安定したものとなる。
【００２５】
本実施例では、使用する基板としてＺｎドープｐ型（１１０19ｃｍ-3）ＧａＡｓを例に説明した。基板のドーピング量は、抵抗の影響を低減するためには高い方が望ましく、この濃度、ドーパントに限定されるものではない。
【００２６】
以上のように、第２の実施の形態ではｐ型ＧａＡｓ基板２１そのものを裏面のグランド電極１３の一部として使用することができる。ｐ型基板はｎ型基板に対し、同一濃度での抵抗率が高くなるため、第２の実施の形態によれば、第１の実施の形態に比べ電界効果トランジスタ部分と基板との間のポテンシャル分布が安定しており、電界効果トランジスタ特性の均一性、制御性を向上することができる。
【００２７】
「第３の実施の形態」
図４を参照して、第３の実施の形態における、ＧａＡｓ電界効果トランジスタについて説明する。
【００２８】
図４において、この電界効果トランジスタはｎ型ＧａＡｓ１とアンドープＧａＡｓバッファ層３との間に、ｎ型ＡｌＧａＡｓエッチングストッパ層２２が形成されている点が第１の実施の形態と異なる。その他の点は第１の実施の形態と同じであり、同一の構成要素には同一の参照符号が付されている。
【００２９】
図４において、厚さ６００μｍのｎ型（Ｓｉドープ、１１０19ｃｍ-3）ＧａＡｓ基板１上に、厚さ１μｍのｎ型ＡｌＧａＡｓ（Ｓｉドープ、１１０19ｃｍ-3）エッチングストッパ層２２、厚さ１μｍのアンドープＧａＡｓバッファ層２、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ層により構成されるＨＥＭＴ構造薄膜３を、順次ＭＢＥ法により成長する。
【００３０】
第３の実施の形態では、バイア・ホール９部分のエッチングを選択エッチングにより行う。選択エッチングは、ＡｌＧａＡｓはエッチングせずに、ＧａＡｓのみがエッチングされるような条件でエッチングを行うものであり、ＢＣｌ3を用いたドライエッチング、あるいは、クエン酸／過酸化水素水を用いたウェットエッチングにより行うことができる。
【００３１】
このように、ｎ型ＧａＡｓ基板１上にｎ型ＡｌＧａＡｓエッチングストッパ層２２を設けた構造となっているため、選択エッチングを用いることで、バイア・ホール９のエッチングを正確にｎ型ＡｌＧａＡｓストッパ層で停止することができる。エッチングストッパ層として用いたＡｌＧａＡｓ層は、ｎ型にドーピングすることで、ｎ型ＧａＡｓ基板１と一体のグランド電極１３の一部として用いることができる。
【００３２】
以上のように第３の実施の形態では、バイア・ホールのエッチング深さを正確に制御することができる。第１、第２の実施の形態の場合、確実にｎ型またはｐ型基板にバイア・ホールが到達するようにするため、エッチング時にオーバエッチングを行う必要があるが、それに応じてバイア・ホールが深くなる。バイア・ホールの内部に配線金属を形成するためには、バイア・ホールをできるだけ浅く形成する。
【００３３】
第３の実施の形態では、バイア・ホールの深さを正確に制御することができるため、第１および第２の実施の形態に比べ、バイア・ホール径を微細化することができる。
【００３４】
「第４の実施例」
図５を参照して、第４の実施の形態における、電界効果トランジスタについて説明する。
【００３５】
第４の実施例では、厚さ６００μｍのｎ型（Ｓｉドープ、１１０19ｃｍ-3）ＧａＡｓ基板１上に、厚さ１μｍのｐ型ＧａＡｓ層２（Ｂｅドープ、１１０19ｃｍ-3）、厚さ１μｍのｎ型ＡｌＧａＡｓ層３（Ｓｉドープ、１１０19ｃｍ-3）、厚さ１μｍのアンドープＧａＡｓバッファ層、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ層により構成されるＨＥＭＴ構造薄膜５を、順次ＭＢＥ法により成長する。
【００３６】
第１の実施の形態と同様に、ゲート電極５８、ソース電極５７およびドレイン電極を有するトランジスタ部分他、配線やキャパシター等の受動素子部分を形成した後、ソース電極５７のバイア・ホール部５９を形成する。ソース電極５７のバイア・ホール形成は非選択エッチングを用い、ｎ型ＧａＡｓ基板５１に到達するように形成する。
【００３７】
バイア・ホール５９内にＡｕＧｅ／Ｎｉ／Ａｕ積層膜を蒸着・リフトオフして、ｎ型ＧａＡｓ基板５１に対するオーミック性電極６３を形成した後、ソース電極５７上の絶縁膜５６にコンタクトホール６１を形成する。以下、第１の実施の形態と同様に、ソース電極５７とバイア・ホール５９部分の導通を得るためのＴｉ／Ａｕ積層金属配線６４およびＡｕメッキ層６６を形成する。
【００３８】
さらに第４の実施の形態では、ゲート電極５８とｎ型ＡｌＧａＡｓ層５３との導通を得るためのバイア・ホール６０を形成する。このバイア・ホール６０の形成は、選択エッチングを用いｎ型ＡｌＧａＡｓ層５３で停止するように形成する。バイア・ホール６０内にＡｕＧｅ／Ｎｉ／Ａｕ積層膜を蒸着・リフトオフしてｎ型ＡｌＧａＡｓに対するオーミック性電極６３を形成する。
【００３９】
続いて、ゲート電極５８上の絶縁膜５６にコンタクトホール６２を形成した後、ゲート電極５８とバイア・ホール６０部分の導通を得るためのＴｉ／Ａｕ積層金属配線６４およびＡｕメッキ層６６を形成する。
【００４０】
最後に、ｎ型ＧａＡｓ基板５１の裏面にＴｉ／Ａｕの積層膜を形成しグランド電極６５とする。第３の実施の形態では、ｎ型ＧａＡｓ基板５１をグランド電極６５の一部として利用することになる。さらに、ゲート電極５８とグランド電極６５との間に逆方向ｐｎ接合ダイオードが導入された構造が実現できる。
【００４１】
電界効果トランジスタを用いたデバイスでは、ゲート電極にサージが入ることで、トランジスタが破壊されることがある。これを防止するために、ゲート電極とグランドとの間にダイオードを導入する手法が多く用いらている。この場合、サージはダイオードを通してグランドに抜ける為、トランジスタ部分を静電破壊から保護することができる。しかしながら、基板表面にトランジスタと同時にダイオードを配置する必要があるため、チップ面積を縮小できないという問題があった。第４の実施の形態では、バイアホール構造を用いてゲート電極とグランド電極との間に逆方向ｐｎ接合ダイオードを形成することで、基板表面にダイオードを形成する必要が無く、チップ面積を縮小することができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、活性領域と絶縁領域とを有する半導体層の表面側から、この半導体層の絶縁領域およびバッファ層を貫通して半導体基板に至るバイア・ホールを形成する。そして、このバイア・ホールを介して半導体基板と半導体層上の電極とを接続する導電層を形成する。
【００４３】
本発明によれば、基板を裏面側から研磨するなどして薄くする必要がないので、基板の強度を保つことができる。したがって、半導体基板の割れを防止でき、歩留まりを向上することができる。また、ハンドリングも容易となることから、製造過程での作業時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電界効果トランジスタの製造工程を示す断面図である。
【図２】本発明の第２の実施の形態における電界効果トランジスタを示す断面図である。
【図３】本発明の第１および第２の実施の形態における電界効果トランジスタのバンドダイアグラムを示すグラフである。
【図４】本発明の第３の実施の形態における電界効果トランジスタを示す断面図である。
【図５】本発明の第４の実施の形態における電界効果トランジスタを示す断面図である。
【図６】従来のバイア・ホール構造を有する電界効果トランジスタの断面図である。
【符号の説明】
１  ｎ型ＧａＡｓ基板
２  アンドープＧａＡｓバッファ層
３  ＨＥＭＴ構造薄膜
４  絶縁膜
５  ソース電極
６  ゲート電極
７  ドレイン電極
８  ホトレジスト
９  バイア・ホール
１０  オーミック電極
１１  コンタクトホール
１２  Ｔｉ／Ａｕ配線
１３  グランド電極
１４  Ａｕメッキ層
２１  ｐ型ＧａＡｓ基板
２２  ｎ型ＡｌＧａＡｓエッチングストッパ層
【図１】
0004809515.tif 000002
【図２】
0004809515.tif 000003
【図３】
0004809515.tif 000004
【図４】
0004809515.tif 000005
【図５】
0004809515.tif 000006
【図６】
0004809515.tif 000007