(57)【特許請求の範囲】
【請求項１】
ＡＴＭ主信号のフレーム位相を次段パッケージのＬＳＩ内に設けられた受信バッファにて受信可能なフレーム位相に調整して送出する主信号位相調整回路において、前記受信バッファで受信したＡＴＭ主信号のフレーム位相が前記受信バッファの受信可能なフレーム範囲であるか否かを示す周期セル検出結果通知信号を前記受信バッファから受信し、前記周期セル検出結果通知信号に基づきＡＴＭ主信号の出力フレーム位相が前記受信バッファの容量の中間となるように設定する位相設定値生成手段を有することを特徴とする主信号位相調整回路。
【請求項２】
前記位相設定値生成手段は、パッケージ内フレーム位相信号を分周して分周フレーム位相信号を出力するカウントタイミング生成手段と、前記分周フレーム位相信号をカウントするカウンタ手段と、前記周期セル検出結果通知信号が示す受信可能フレーム位相範囲内において前記受信バッファの容量の中間となるようなフレーム位相を前記カウンタ手段の出力信号から算出する位相判定手段とを備えることを特徴とする請求項１記載の主信号位相調整回路。
【請求項３】
前記位相判定手段は、前記周期セル検出結果通知信号が受信可能フレーム位相範囲外を示す状態から受信可能フレーム位相範囲内を示す状態に変化したタイミングで前記カウンタの出力信号をラッチする第１のラッチ手段と、前記周期セル検出結果通知信号が受信可能フレーム位相範囲内を示す状態から受信可能フレーム位相範囲外を示す状態に変化したタイミングで前記カウンタの出力信号をラッチする第２のラッチ手段と、前記第２のラッチ手段でラッチされた前記カウンタ手段の出力信号から前記第１のラッチ手段でラッチされた前記カウンタ手段の出力信号を減算する減算器と、前記減算器の出力信号を１ビット右シフトした信号と前記減算器の出力信号のＬＳＢとを加算する第１の加算器と、前記第１のラッチ回路の出力信号と前記第１の加算器の出力信号とを加算する第２の加算器と、前記第２の加算器の出力信号と前記カウンタの出力信号のどちらか一方を選択して出力する選択切替手段とを備えることを特徴とする請求項２記載の主信号位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭのディジタル伝送装置に用いられる主信号位相調整回路に関し、特に出力するフレーム位相を自動的に検出することが可能な主信号位相調整回路に関する。
【０００２】
【従来の技術】
従来、ＡＴＭのディジタル伝送装置に用いられる主信号位相調整回路は、出力する位相をＬＳＩの外部端子より２進で与えることにより実現されている。
【０００３】
【発明が解決しようとする課題】
上述した従来の主信号位相調整回路は、送出する位相をＬＳＩの外部端子により２進で与えていたため、ＬＳＩの外部端子が増加し、設定すべき位相値を事前に計算し外部端子に設定して置かなければならないという問題点があった。
【０００４】
本発明は上記問題に鑑みてなされたものであって、本発明は、ＬＳＩの外部端子を削減した主信号位相調整回路を提供することを目的とする。
【０００５】
本発明の他の目的は、送出する位相を事前に計算して設定しておく必要のない主信号位相調整回路を提供することである。
【０００６】
【課題を解決するための手段】
本発明は主信号位相調整回路であって、ＡＴＭ主信号のフレーム位相を次段パッケージのＬＳＩ内に設けられた受信バッファにて受信可能なフレーム位相に調整して送出する主信号位相調整回路において、上記受信バッファで受信したＡＴＭ主信号のフレーム位相が上記受信バッファの受信可能なフレーム範囲であるか否かを示す周期セル検出結果通知信号を上記受信バッファから受信し、前記周期セル検出結果通知信号に基づきＡＴＭ主信号の出力フレーム位相が前記受信バッファの容量の中間となるように設定する位相設定値生成手段を有することを特徴とする。
【０００７】
また本発明の位相設定値生成手段は、パッケージ内フレーム位相信号を分周して分周フレーム位相信号を出力するカウントタイミング生成手段と、上記分周フレーム位相信号をカウントするカウンタ手段と、上記周期セル検出結果通知信号が示す受信可能フレーム位相範囲内において前記受信バッファの容量の中間となるようなフレーム位相を上記カウンタ手段の出力信号から算出する位相判定手段とを備えることを特徴とする。
【０００８】
また本発明の位相判定手段は、上記周期セル検出結果通知信号が受信可能フレーム位相範囲外を示す状態から受信可能フレーム位相範囲内を示す状態に変化したタイミングで上記カウンタの出力信号をラッチする第１のラッチ手段と、上記周期セル検出結果通知信号が受信可能フレーム位相範囲内を示す状態から受信可能フレーム位相範囲外を示す状態に変化したタイミングで上記カウンタの出力信号をラッチする第２のラッチ手段と、上記第２のラッチ手段でラッチされた上記カウンタ手段の出力信号から上記第１のラッチ手段でラッチされた上記カウンタ手段の出力信号を減算する減算器と、上記減算器の出力信号を１ビット右シフトした信号と上記減算器の出力信号のＬＳＢとを加算する第１の加算器と、上記第１のラッチ回路の出力信号と上記第１の加算器の出力信号とを加算する第２の加算器と、上記第２の加算器の出力信号と上記カウンタの出力信号のどちらか一方を選択して出力する選択切替手段とを備えることを特徴とする。
【０００９】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して詳細に説明する。図１は本実施形態の主信号位相調整回路の構成を示すブロック図である。本実施形態の主信号位相調整回路は、図1に示すように、前段ＰＫＧ上のＬＳＩ２０内の主信号処理部１と、主信号を遅延する周期セル挿入部２と、周期セル挿入部２により遅延した主信号を後段ＰＫＧのＬＳＩ３０内のビットバッファ部５にて受信可能なフレーム位相へ乗せ換えを行うフレーム位相調整部３と、後段ＰＫＧのＬＳＩ３０内の周期セル検出部６から通知される周期セル上の固定パタンの検出結果通知信号Ｓ８を基にフレーム位相調整部３の最適出力フレーム位相を決定する位相設定値生成部４とから構成される。
【００１０】
図２は、位相設定値生成部４の内部構成を示すブロック図である。位相設定値生成部４は、図２に示すように、自ＰＫＧ内のフレーム位相信号Ｓ１４よりカウントアップのタイミングを生成するカウントタイミング生成部７と、カウントタイミング生成部７で生成されたタイミングを用いてカウントを行うカウンタ部８と、後段ＰＫＧのＬＳＩ３０の周期セル検出部６より出力される検出結果通知信号Ｓ８を基にフレーム位相調整部３の最適出力フレーム位相を判定する位相判定部９とから構成される。
【００１１】
次に、本実施形態の動作について図面を参照して詳細に説明する。図３は、位相設定値生成部４から出力される出力位相信号とフレーム位相調整部３の出力フレーム位相との関係を示す説明図である。
【００１２】
フレーム位相調整部３は、位相設定値生成部４から出力される位相信号Ｓ７の制御により、周期セル挿入部２で遅延された主信号を後段ＰＫＧのＬＳＩ３０内のビットバッファ部５で受信可能なフレーム位相への乗せ換えを行う。このとき、位相設定値生成部４は、周期セル検出部６における周期セル検出判定に基づいて最適な位相設定値を生成するのだが、周期セル検出部６における周期セル検出判定には数フレーム分の時間を要する。
【００１３】
その整合を取るため、カウントタイミング生成部７は、ＰＫＧ内のフレーム位相信号Ｓ１４をｎ分周して分周フレーム位相信号Ｓ１５を生成し、カウンタ部８へ出力する。カウンタ部８は、この分周フレーム位相信号Ｓ１５をクロックとしてカウントを行い、カウンタ出力信号１６を位相判定部９へ出力する。位相判定部９はカウンタ部８から入力されたカウンタ出力信号Ｓ１６を位相信号Ｓ７としてフレーム位相調整部３へ出力する。
【００１４】
フレーム位相調整部３は、位相信号Ｓ７としてカウンタ出力信号Ｓ１６が入力されると、カウンタ出力信号Ｓ１６をデコードし、入力フレーム位相信号Ｓ６を１クロックずつ遅延させた出力フレーム位相信号Ｓ１０を出力する。
【００１５】
次に、位相設定値生成部４の位相判定部９の動作について説明する、図４は、位相設定値生成部４の位相判定部９の動作を示すタイムチャート図である。なお、ＬＳＩ３０のビットバッファ部５の読み出し位相は、フレーム位相調整部３の入力フレーム位相信号Ｓ６に対して１７クロック遅延した位置にあり、ビットバッファ部５の容量は６ビットであるものとして以下に説明する。
【００１６】
フレーム位相調整部３の出力フレーム位相信号Ｓ１０は、上記の説明のとおり、入力フレーム位相信号Ｓ６に対して１クロックずつ順次遅延されると、図４に示すように遅延１１のタイミングでビットバッファ部５の容量範囲内となる。この際、周期セル検出部６では、フレーム位相の先頭にある周期セルの検出が行われる。
【００１７】
そして、ビットバッファ部５の容量範囲内では周期セルの検出が正しく行われ、それ以外では周期セルは検出されない。したがって周期セル検出部６は、図４に示すような、検出結果通知信号Ｓ８を出力する。
【００１８】
位相判定部９では、検出結果通知信号Ｓ８がＮＧからＯＫ（ＬｏからＨｉ）となった時のカウンタ出力信号Ｓ１６とＯＫからＮＧ（ＨｉからＬｏ）となった時のカウンタ出力出力信号Ｓ１６をラッチし、その値からビットバッファ部５の容量の中間となるフレーム位相調整部３の出力フレーム位相信号Ｓ１０を演算して求める。
【００１９】
図５は、位相判定部９の内部構成を示すブロック図である。ここで、位相判定部９の演算動作について図５を参照して詳細に説明する。ラッチ１１は、検出結果通知信号Ｓ８がＮＧからＯＫとなった際に、ラッチ,切替タイミング生成部１０より出力されるラッチタイミングで、その時のカウンタ部８のカウンタ出力信号Ｓ１６を保持する。
【００２０】
ラッチ１２は、検出結果通知信号Ｓ８がＯＫからＮＧとなった際に、ラッチ,切替タイミング生成部１０より出力されるラッチタイミングで、その時のカウンタ部８のカウンタ出力信号Ｓ１６を保持する。減算器１３は、ラッチ１２の値からラッチ１１の値を減算する事により、ビットバッファ部５の容量を求めており、本例では「６」となる。加算器１４では減算器１３の出力の下位１ビットと残りのビットを加算し、これによりビットバッファ容量の中間位置を求めている。
【００２１】
ここで加算器１４の演算例を図６を参照して説明する。減算器１３の出力の”０１１０”をＬＳＢ側に１ビットシフトしてビットバッファ容量の１／２の値である”０１１”を求め、且つＬＳＢビットの”０”を”０１１”に加算することにより小数点以下の端数が発生した場合の切り上げを行う。
【００２２】
図５に戻って、加算器１５は、ＬＳＩ３０で受信可能なフレーム位相調整部３の出力位相の最小値（ラッチ１１の値）に、上記の演算により得られたビットバッファ部５の容量の中間位置の値を加算し、ＬＳＩ３０で受信可能なフレーム位相調整部３の出力位相の最適値を求める。
【００２３】
本実施形態においては、図４に示す通り、フレーム位相調整部３の出力フレーム位相信号Ｓ１０の遅延１４が最適値となる。２：１ＳＥＬ１６は、ラッチ,切替タイミング生成部１０からのＳＥＬ切り替え信号により、位相判定部９から出力する位相信号Ｓ７を、カウンタ部８の出力から加算器１５の出力へ切り替える。
【００２４】
以上説明したように、本実施形態では、フレーム位相調整部３の出力位相の位置が次段のＬＳＩ３０にあるビットバッファ部５の容量の中間点となるため、ＬＳＩ３０でエラーのない安定した受信が可能となる。
【００２５】
【発明の効果】
本発明の主信号位相調整回路は、ＬＳＩの外部端子を削減でき、ＬＳＩの外形を小型化することができるという効果がある。その理由は、従来外部端子より与えていた位相設定値を、ＬＳＩ内部で自動的に判別し設定可能としたためである。
【００２６】
また、本発明の主信号位相調整回路は、事前に送出位相の決定および設定をする必要がなく、操作性の向上を図ることができるという効果がある。その理由は、従来外部端子より与えていた位相設定値をＬＳＩ内部で自動的に判別し設定可能としたためである。
【図面の簡単な説明】
【図１】  本発明の実施形態の構成を示すブロック図である。
【図２】  位相設定値生成部の内部構成を示すブロック図である。
【図３】  位相設定値生成部から出力される位相信号と位相調整部の出力位相との関係を示すタームチャート図である。
【図４】  位相判定部の動作を示すタイムチャート図である。
【図５】  位相判定部の内部構成を示すブロック図である。
【図６】  加算器１４の演算過程を示す説明図である。
【符号の説明】
１  主信号処理部
２  周期セル挿入部
３  フレーム位相調整部
４  位相設定値生成部
５  ビットバッファ部
６  周期セル検出部
７  カウントタイミング生成部
８  カウンタ部
９  位相判定部
１０  ラッチ、切替タイミング生成部
１１，１２  ラッチ部
１３  減算器
１４，１５  加算器
１６  ２：１ＳＥＬ
２０，３０  ＬＳＩ
Ｓ１  主信号処理部入力主信号
Ｓ２  主信号処理部入力フレーム位相信号
Ｓ３  周期セル挿入部入力主信号
Ｓ４  周期セル挿入部フレーム位相信号
Ｓ５  フレーム位相調整部入力主信号
Ｓ６  フレーム位相調整部入力フレーム位相信号
Ｓ７  位相信号
Ｓ８  検出結果通知信号
Ｓ９  フレーム位相調整部出力主信号
Ｓ１０  フレーム位相調整部出力出力フレーム位相信号
Ｓ１１  周期セル検出部入力主信号
Ｓ１２  周期セル検出部入力フレーム位相信号
Ｓ１３  ビットバッファ読み出しフレーム位相
Ｓ１４  フレーム位相信号
Ｓ１５  分周フレーム位相信号
Ｓ１６  カウンタ出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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