(57)【特許請求の範囲】
【請求項１】
Ｒ（赤）、Ｇ（緑）、Ｂ（青）を含むＮ（Ｎ≧３）色が、連続したＮ個の画素に対し１画素に１色ずつ割り当てられて画素ユニットが構成され、複数の前記画素ユニットが規則的に配置されている画素アレイを有し、
前記Ｎ個の画素のそれぞれに、
サンプリングトランジスタと、
駆動トランジスタと、
前記駆動トランジスタの発光制御ノードに結合し、前記駆動トランジスタの閾値電圧および前記サンプリングトランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、
前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電圧に応じ前記駆動トランジスタが制御する駆動電流量に基づいて、画素ごとに決められた色の発光特性で自発光する発光素子と、
を有し、
前記Ｎ個の画素内の特定色の画素において、１つの前記サンプリングトランジスタに対し、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で２組以上設けられている
表示装置。
【請求項２】
前記発光素子は、アノードまたはカソードの一方電極の上に、発光する色に応じた材質と厚さを有する複数の有機薄膜と他方電極とを積層した多層膜構造を有し、
前記特定色の画素内に形成されている前記複数の有機薄膜の総膜厚が、前記他の色の画素の前記総膜厚より小さい
請求項１に記載の表示装置。
【請求項３】
前記他の色の画素において、前記特定色の画素における前記画素回路要素の組数より少ない範囲内で、前記複数の有機薄膜の総膜厚が薄いほど、前記組がより多く設けられている
請求項２に記載の表示装置。
【請求項４】
前記特定色が前記Ｇ（緑）であり、
前記Ｒ（赤）と前記Ｂ（青）の各画素は、前記Ｇ（緑）より前記組の数が少ない
請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
１つの前記画素内に前記組が複数存在する場合、１つの前記サンプリングトランジスタが前記複数の組で共通に設けられている
請求項１ないし４のいずれか１項に記載の表示装置。
【請求項６】
前記Ｎ個の画素内に設けられている全ての前記組において、前記駆動トランジスタのチャネル導電型およびサイズ、ならびに、前記保持キャパシタの容量値がそれぞれ同じに設計され、かつ、同じ前記画素内に前記発光素子が複数設けられる場合、当該複数の発光素子の前記駆動電流経路が、駆動電圧の供給端子に複数、並列接続されることによって前記発光素子ごとに分離されている
請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
前記特定色の画素について前記組の数だけ設けられている前記発光素子の開口部の合計面積が、前記他の色の画素が有する画素ごとの前記開口部の面積とほぼ等しくなるように、前記特定色の画素面積が前記他の色の画素面積より大きく設定されている
請求項１ないし６のいずれか１項に記載の表示装置。
【請求項８】
前記他の色の画素間で前記組の数が異なる場合、前記画素ごとの開口部の面積が画素間でほぼ同じになるように、画素面積が異なっている
請求項７に記載の表示装置。
【請求項９】
Ｒ（赤）、Ｇ（緑）、Ｂ（青）を含むＮ（Ｎ≧３）色の画素が規則的に配置されている画素アレイを有し、
前記画素は、
サンプリングトランジスタと、
駆動トランジスタと、
前記駆動トランジスタの発光制御ノードに結合し、前記駆動トランジスタの閾値電圧および前記サンプリングトランジスタを介して入力されるデータ電圧を保持する保持キャパシタと、
前記駆動トランジスタに直列接続され、保持された前記データ電圧に応じ自発光する発光素子と、
を有し、
特定色の画素において、１つの前記サンプリングトランジスタに対し、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で設けられている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３色以上の連続したＮ個の画素で1つの色を表示するための画素ユニットが構成され、複数の画素ユニットが規則的に配置されて画素アレイが形成されている表示装置に関する。特定的に本発明は、画素内に、所定の色の発光特性で自発光する発光素子と、その駆動回路の一部とを集積化させた画素回路を有する表示装置に関する。
【背景技術】
【０００２】
印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence）素子が代表例である。有機エレクトロルミネッセンス素子は、一般に、ＯＬＥＤ（Organic Light Emitting Diode）と称される。液晶表示素子が光源からの光を変調する光変調（即ち、非自発光）素子であるのに対し、ＯＬＥＤは自ら発光する自発光素子である点で相違する。
【０００３】
ＯＬＥＤは、下部電極と上部電極との間に、有機正孔輸送層や有機発光層などとして機能する複数の有機薄膜を積層させている。その膜厚は、発光波長に応じて異なり、また光増強効果を持たせる等の理由から種々異なるが、総じて薄く、有機材料であるため形成が難しい。ＯＬＥＤは、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、ＯＬＥＤを流れる電流値を制御することで発色の階調を得ている。そのため、ＯＬＥＤを電気光学素子として用いる表示装置は、ＯＬＥＤの電流量を制御するための駆動トランジスタを含む画素回路が画素ごとに設けられている。
【０００４】
画素回路は様々なものが提案され、主なものでは４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などが知られている。
これらは何れもＴＦＴ（Thin Film Transistor）から形成されるトランジスタの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティ（輝度の均一性）を向上させることを目的とする。とくに画素回路内でＯＬＥＤを電源に接続するときに、入力する映像信号のデータ電位に応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的にＯＬＥＤの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。
さらに、閾値電圧の補正を行うことを前提に、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分（一般には、移動度と称されている）を補正すると、より一層高いユニフォミティが得られる。
駆動トランジスタの閾値電圧や移動度の補正については、例えば、特許文献１に詳しく説明されている。
【特許文献１】特開２００６−２１５２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＯＬＥＤなどの電気光学素子の製造時に埃（ダスト）などが付着することで、発光が正常になされない滅点など、パネルに表示欠陥が生じやすい。このような表示欠陥は、表示装置の良品率を高める上で阻害要因となっており、表示装置の低コスト化を阻む。
とくにＯＬＥＤでは、有機薄膜を何層にも堆積した多層膜構造を形成する際に、成膜装置内に付着し剥がれやすい薄い有機薄膜が成膜装置のチャンバ内を浮遊してダストとなることが多く、このようなダストの付着によってＯＬＥＤの電極間がある抵抗値で短絡されると、常時発光しない滅点欠陥が発生しやすい。
【０００６】
一方で、滅点欠陥が発生した場合、その滅点欠陥が、色表示を行う画素ユニット内の、どの色の画素で生じるかによって欠陥としての視認度が異なる。つまり、視認度が高い色ほど画素欠陥発生による表示品質の低下も大きい。
【０００７】
なお、本発明者は、滅点欠陥が生じた場合に、その影響を抑制する構成の画素を持つ表示装置について出願を行っている（特願２００７−３０７８６１号）。
【０００８】
本発明が解決しようとする課題は、滅点欠陥が発生した場合、上記先の出願よりも画素面積の増大を抑えながら、滅点欠陥の画面表示に対する影響を、より有効に抑制可能な画素回路の構成を提案することである。
【課題を解決するための手段】
【０００９】
本発明の一形態（第１形態）に関わる表示装置は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）を含むＮ（Ｎ≧３）色が、連続したＮ個の画素に対し１画素に１色ずつ割り当てられて画素ユニットが構成され、複数の前記画素ユニットが規則的に配置されている画素アレイを有する。
前記Ｎ個の画素それぞれに、サンプリングトランジスタ、駆動トランジスタ、保持キャパシタおよび発光素子を備える。
前記保持キャパシタは、前記駆動トランジスタの発光制御ノードに結合し、前記駆動トランジスタの閾値電圧および前記サンプリングトランジスタを介して入力されるデータ電圧を保持する。
前記発光素子は、前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電圧に応じ前記駆動トランジスタが制御する駆動電流量に基づいて、画素ごとに決められた色の発光特性で自発光する。
また、前記Ｎ個の画素内の特定色の画素において、１つの前記サンプリングトランジスタに対し、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で２組以上設けられている。
【００１０】
本発明の他の形態（第２形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記発光素子は、アノードまたはカソードの一方電極の上に、発光する色に応じた材質と厚さを有する複数の有機薄膜と他方電極とを積層した多層膜構造を有し、前記特定色の画素内に形成されている前記複数の有機薄膜の総膜厚が、前記他の色の画素の前記総膜厚より小さい。
この形態では、さらに好適に、前記他の色の画素において、前記特定色の画素における前記画素回路要素の組数より少ない範囲内で、前記複数の有機薄膜の総膜厚が薄いほど、前記組がより多く設けられている（第３形態）。
【００１１】
本発明の他の形態（第４形態）に関わる表示装置は、上記第１形態の特徴に加えて、さらに、前記特定色が前記Ｇ（緑）であり、前記Ｒ（赤）と前記Ｂ（青）の各画素は、前記Ｇ（緑）より前記組の数が少ない。
【００１２】
本発明の他の形態（第５形態）に関わる表示装置は、上記第１形態に加えて、さらに、1つの前記画素内に前記組が複数存在する場合、1つの前記サンプリングトランジスタが前記複数の組で共通に設けられている。
【００１３】
本発明の他の形態（第６形態）に関わる表示装置は、上記第１形態に加えて、さらに、前記Ｎ個の画素内に設けられている全ての前記組において、前記駆動トランジスタのチャネル導電型およびサイズ、ならびに、前記保持キャパシタの容量値がそれぞれ同じに設計され、かつ、同じ画素内に前記発光素子が複数設けられる場合、当該複数の発光素子の前記駆動電流経路が、駆動電圧の供給端子に複数、並列接続されることによって前記発光素子ごとに分離されている。
【００１４】
本発明の他の形態（第７形態）に関わる表示装置は、上記第１形態に加えて、さらに、前記特定色の画素について前記組の数だけ設けられている前記発光素子の開口部の合計面積が、前記他の色の画素が有する画素ごとの前記開口部の面積とほぼ等しくなるように、前記特定色の画素面積が前記他の色の画素面積より大きく設定されている。
さらに好適に、前記他の色の画素間で前記組の数が異なる場合、前記画素ごとの開口部の面積が画素間でほぼ同じになるように、画素面積が異なっている（第８形態）。
【００１５】
以上の構成によれば、1つの色表示を行う画素ユニットにおいて、当該画素ユニットを構成するＮ個の画素のうち、特定色の画素について、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組が、他の色の画素の前記組より多い数で２組以上設けられている。
ここで「特定色の画素」は、滅点となり易い画素、例えば青（Ｂ）など、発光素子の多層有機薄膜の総膜厚が一番薄い画素をいう。あるいは、「特定色の画素」は、比視感度が最も高い、例えば緑（Ｇ）の画素をいう。
【００１６】
分かりやすさ向上のため、一例を挙げて作用を説明する。ここでは、Ｒ,Ｇ,Ｂの３画素構成の画素ユニット（Ｎ＝３）で、例えば青（Ｂ）の画素で上記画素回路要素の組が２組設けられ、その他の色の画素で、上記組が１組設けられているとする。
この例では、1つの画素ユニット内の上記組数は４であり、発光素子も４つ設けられている。４つの発光素子の開口面積が同じとすると、1つの滅点欠陥が発生したときに、滅点欠陥となる確率は１／４と、どの発光素子に対しても同じである。ただし、特定色（Ｂ）と他の色（Ｒ,Ｇ）で開口面積が等しいという前提では、特定色（Ｂ）で開口部が1つ多い分、特定色（Ｂ）で滅点となる確率は他の色の２倍である。
一方、色について見ると、特定色（Ｂ）の画素以外（Ｒ,Ｇ）で滅点欠陥が発生すると、この色（Ｒ,Ｇ）については全く光らなくなる。しかし、特定色（Ｂ）の画素では２つの発光素子が設けられているため、その1つが光らなくなっても他の1つが光るため、輝度は半分になるが、色（Ｂ）としての発光自体は確保される。
【００１７】
一方、Ｒ,Ｇ,Ｂの３色について開口面積が等しい場合、特定色（Ｂ）については、その他の色（Ｒ,Ｇ）の開口部と比べて半分の面積の開口部が２つ設けられているため、色について滅点となる確率は、どの色でも同じとなる。その上、上記と同様、特定色（Ｂ）で1つの発光素子がダスト等で滅点となっても、他の1つの発光素子が光るため、Ｂ発光が全く行われないという最悪の事態は回避される。
【００１８】
特定色の組数を３組以上とすると、1つの発光素子がダスト等で光らなくなる影響は、組数が多ければ多いだけ、抑制できる。つまり、組数３の場合に輝度が２／３となり、輝度が１／２の場合より滅点発生の影響は小さくできる。同様に、組数４以上では、輝度が３／４、４／５、５／６、…と、組数が多いほど滅点発生の影響が小さくなる。ただし、同じ面積の画素に発光素子の開口部を多く配置しようとすると、それだけ、1つの開口面積も小さくなるため初期設定の輝度（滅点がない場合の輝度）も下がる。よって、一般には、組数を多くすると、その組数を多くした色の画素面積も増大する傾向にある。
【００１９】
このように、一般には、画素面積の増大と、滅点欠陥発生時の影響（輝度低下の程度）抑制とのトレードオフで色ごとの組数が決定される。
このような状況下で本発明が適用されると、色ごとの組数が一律でなく、滅点となりやすい、または、比視感度が高い特定色で、より多くの組を設けることから、上記トレードオフが緩和される。
【発明の効果】
【００２０】
本発明によれば、上記トレードオフの緩和によって、画素面積の増大を抑えながら、滅点欠陥の画面表示に対する影響を、より有効に抑制可能な画素回路の構成を提案することできる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を、有機ＥＬディスプレイに本発明を適用した場合を例として、図面を参照して説明する。
【００２２】
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路（Ｖスキャナ）４と、水平駆動回路（Ｈスキャナ：Ｈ.Ｓｃａｎ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。
【００２３】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする1以上の整数をとる。ここでは図の簡略化のためｎ＝2、ｍ＝3の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２４】
画素回路３(1,1)、３(2,1)が共通な垂直方向の第１信号線ＳＩＧ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が共通な垂直方向の第２信号線ＳＩＧ(２)に接続され、画素回路３(1,3)、３(2,3)が共通な垂直方向の第３信号線ＳＩＧ(２)に接続されている。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(2)が印加可能となっている。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(2)が印加可能となっている。
【００２５】
＜画素回路１＞
図２に、駆動トランジスタがＰＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＰＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄと、ＮＭＯＳタイプのＴＦＴからなるサンプリングトランジスタＭｓと、1つの保持キャパシタＣｓとを有する。
【００２６】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第１電極（アノード電極）、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第２電極（カソード電極）を形成した構造を有する。アノード電極が正側の第１電源に接続され、カソード電極が負側の第２電源に接続される。なお、第２電源が正側、第１電源が負側の電源でもよい。その場合、アノード電極が第２電源に接続され、カソード電極が第１電源に接続される。
なお、図２では有機発光ダイオードＯＬＥＤのアノードが正側の第１電源から高電位Ｖｃｃ＿Ｈの供給を受け、有機発光ダイオードＯＬＥＤのカソードが基準電圧、例えば接地電圧ＧＮＤに接続される場合を示す。
【００２７】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた4色構成でもよい。
【００２８】
駆動トランジスタＭｄは、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのソースが、高電位Ｖｃｃ＿Ｈの供給線に接続され、ドレインが有機発光ダイオードＯＬＥＤのアノードに接続されている。
【００２９】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（映像信号線ＤＴＬ(ｊ)）と駆動トランジスタＭｄのゲートとの間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲートに接続され、もう片方が映像信号線ＤＴＬ(ｊ)に接続されている。映像信号線ＤＴＬ(ｊ)に、Ｈスキャナ５からデータ電位Ｖsigが印加される。サンプリングトランジスタＭｓは、このデータ電位印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００３０】
高電位Ｖｃｃ＿Ｈの供給線と駆動トランジスタＭｄのゲートとの間に、保持キャパシタＣｓが接続されている。保持キャパシタＣｓの役割については後述の動作で説明する。
なお、図２では、図１の水平画素ライン駆動回路４１により制御される構成を省略している図１の水平画素ライン駆動回路４１により制御される構成を省略している。この構成としては、例えば図２の高電位Ｖｃｃ＿Ｈの供給線と駆動トランジスタＭｄとの間に接続される他のトランジスタであってよい。あるいは、高電位Ｖｃｃ＿Ｈを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図２では省略している。
【００３１】
＜画素回路２＞
図３に、駆動トランジスタがＮＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、図２と駆動トランジスタＭｄのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタＭｄがＮＭＯＳトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをＮチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。
【００３２】
なお、画素回路１、画素回路２では、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路２、または、これを基本構成とする画素回路を用いることが望ましい。
【００３３】
ここで、以上の画素回路１、画素回路２は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、画素回路１または画素回路２を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい。具体的に、本実施形態で採用可能な画素回路は、詳細な構成は割愛するが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型などであってもよい。
【００３４】
＜発光制御の概略＞
上記２つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。信号線ＳＩＧ(j)からの信号電圧ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られたデータ電位Ｖsigが制御ノードＮＤｃに印加される。
【００３５】
図４に、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性のグラフと、駆動トランジスタＭｄのドレイン電流Ｉｄｓ（ＯＬＥＤの駆動電流Ｉｄに相当）の一般式を示す。
駆動トランジスタＭｄのゲートに所定のデータ電位Ｖsigが印加された時、＜画素回路１：図２＞の場合、Ｐチャネル型の駆動トランジスタＭｄのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Ｐチャネル型の駆動トランジスタＭｄは、図４の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Ｉｄｓは、Ｐチャネル型の駆動トランジスタＭｄのゲートに印加されているデータ電位に応じた値を持つゲートソース間電圧Ｖgsに応じて決まる。よって、サンプリング後のデータ電位Ｖsigに応じた輝度で有機発光ダイオードＯＬＥＤが発光する。
【００３６】
有機発光ダイオードＯＬＥＤは、よく知られているように、経時変化によりＩ−Ｖ特性が図４のように変化する。このとき、定電流源が同じ値の駆動電流Ｉｄを流そうとするため、有機発光ダイオードＯＬＥＤの印加電圧Ｖは大きくなり、Ｐチャネル型の駆動トランジスタＭｄのドレイン電位が上昇する。しかし、Ｐチャネル型の駆動トランジスタＭｄのゲートソース間電圧Ｖgsが一定であるので、有機発光ダイオードＯＬＥＤには一定量の駆動電流Ｉｄが流れ、発光輝度は変化しない。
【００３７】
しかし、駆動トランジスタＭｄをＮチャネル型に置き換えた＜画素回路２：図３＞では、駆動トランジスタＭｄのソースが有機発光ダイオードＯＬＥＤに接続されてしまうため、有機発光ダイオードＯＬＥＤの経時変化とともにゲートソース間電圧Ｖgsが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電位Ｖsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、図４の式に応じて、ドレイン電流Ｉｄｓにバラツキが生じ、与えられているデータ電位Ｖsigが同じであっても画素の発光輝度が変化してしまう。
【００３８】
なお、図４の式において、符号“Ｉｄs”は、飽和領域で動作する駆動トランジスタＭｄのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタＭｄにおいて、“Ｖth”が閾値電圧を、“μ”が移動度を、“Ｗ”が実効チャネル幅（実効ゲート幅）を、“Ｌ”が実効チャネル長（実効ゲート長）を、それぞれ表す。また、“Ｃox”が当該駆動トランジスタＭｄの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
【００３９】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
【００４０】
＜補正の概略＞
具体的な制御の詳細は後述するが、サンプリングの前に保持キャパシタＣｓによって、駆動トランジスタＭｄのゲートソース間電圧Ｖgsが、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電圧Ｖinが加わるため、ゲートソース間電圧Ｖgsは“Ｖth＋Ｖin”となって保持される。このときのデータ電圧Ｖinの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電圧Ｖinが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。
【００４１】
また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖin”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じたゲート電位変化を行う。図２および図３には図示を省略しているが、駆動トランジスタＭｄのゲートとソースまたはドレインとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。
【００４２】
＜画素回路３＞
図５に、上記移動度補正時の充放電パスを考慮した、画素回路２の変形例を示す。
図５に図解する画素回路においては、図３では駆動トランジスタＭｄのゲートとドレイン間に接続されていた保持キャパシタＣｓを、駆動トランジスタＭｄのゲートとソース間に接続している。その他の構成は、図３と図５は同様である。ただし、ここでは電源駆動を、水平画素ライン駆動回路４１から供給される電源駆動パルスＤＳ(i)(図１の第１スキャン信号ＶＳＣＡＮ１(i)のパルス表記)によって、駆動トランジスタＭｄのドレイン電圧をハイレベル（例えば高電位Ｖｃｃ＿Ｈ）と、ローレベル（低電位Ｖｃｃ＿Ｌ、例えば負電位）間で駆動することにより達成する。また、サンプリングトランジスタＭｓによる映像信号Ｓsig（データ電位Ｖsig）のサンプリングを、書き込み信号走査回路４２から供給される書込駆動パルスＷＳ(i)(図１および図３の第２スキャン信号ＶＳＣＡＮ２(i)のパルス表記)によって行う。
なお、＜画素回路３＞での電源駆動は、この図示のものに限定されないが、以下、具体的な動作説明の都合上、図５の電源駆動方式を前提とする。
【００４３】
＜表示制御の詳細な例＞
図５の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
図６（Ａ）〜図６（Ｆ）は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第１行の画素回路３(1,j)が書き込み対象の行（表示行）であり、第２行の画素回路３(2,j)と第３行の画素回路３(3,j)は、図６の時点では書き込み対象でない（非表示行である）。表示行に対し、図６に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第２行に移り同様な表示制御が行われ、同様な表示制御が第３行、第４行、…と繰り返されることによって１画面が表示される。１画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
【００４４】
図６（Ａ）は、映像信号Ｓsigの波形図である。
図６（Ｂ１）と図６（Ｂ２）は、書込対象の第１行に供給される書込駆動パルスＷＳ(1)と電源駆動パルスＤＳ(1)の波形図である。同様にして、図６（Ｃ１）と図６（Ｃ２）は、非書込対象の第２行に供給される書込駆動パルスＷＳ(2)と電源駆動パルスＤＳ(2)の波形図、図６（Ｄ１）と図６（Ｄ２）は、非書込対象の第３行に供給される書込駆動パルスＷＳ(3)と電源駆動パルスＤＳ(3)の波形図である。
図６（Ｅ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのゲート電位（制御ノードＮＤｃの電位）の波形図である。
図６（Ｆ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのソース電位（有機発光ダイオードＯＬＥＤのアノード電位）の波形図である。
【００４５】
［期間の定義］
図６（Ｆ）の下部に記載している通り、図６は、ＮＴＳＣ映像信号規格の１水平期間（１Ｈ）に対し、その約４倍強のスパンで波形図を表示している。そして、その最後の１水平期間（１Ｈ）で、最終的な３回目の第３閾値補正（ＶＴＣ３）と、移動度の補正および実際のデータ書き込み（Ｗ＆μ）とを連続して実行する（本動作）。その最後の１水平期間（１Ｈ）に行われる本動作より前の３水平期間（（１Ｈ）×３）は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め２度行うために費やされる（予備動作）。
図６のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い１水平期間（１Ｈ）で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が１水平期間（１Ｈ）で十分なら、初期化のために１水平期間（１Ｈ）もあれば予備動作としては十分な場合もある。もちろん、予備動作が２水平期間（２Ｈ）であってもよいし、４水平期間（４Ｈ）以上であってもよい。
ある行に対して本動作を行っているときは、次の行（および、その次以降の行、…、）について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
【００４６】
以上は１水平期間（１Ｈ）という一定尺度で見た期間の区分であるが、図６（Ｆ）に記載した大よそ４水平期間を機能的に把握することも可能である。
具体的に図６（Ａ）の上部に記載しているように、（１フィールドまたは１フレーム）前画面の発光期間（ＬＭ０）の後に時系列の順で、放電期間（Ｄ−ＣＨＧ）、初期化期間（ＩＮＴ）、第１閾値補正期間（ＶＴＣ１）、第１待機期間（ＷＡＴ１）、第２閾値補正期間（ＶＴＣ２）、第２待機期間（ＷＡＴ２）を経て「予備動作」が実行される。また、続いて、第３閾値補正（ＶＴＣ３）、第３待機期間（ＷＡＴ３）、書込み＆移動度補正期間（Ｗ＆μ）を経て、当該第１行の画素回路３(1,j)の発光期間（ＬＭ１）に推移することによって「本動作」が実行される。
【００４７】
［駆動パルスの概略］
また、図６では、波形図の適当な箇所に時間表示を符号“Ｔ０”〜“Ｔ２１”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第１行に供給される書込駆動パルスＷＳ(1)では、図６（Ｂ１）に示すように、“Ｌ”レベルで非アクティブ、“Ｈ”レベルでアクティブの４つのサンプリングパルス（ＳＰ０〜ＳＰ３）が周期的に出現する。このとき４つのサンプリングパルス（ＳＰ０〜ＳＰ３）の周期は、予備動作（時間Ｔ０〜時間Ｔ１５）および本動作（時間Ｔ１５以後）を通じて一定である。ただし、本動作における書込駆動パルスＷＳ(1)は、４つ目のサンプリングパルス（ＳＰ３）の後に書き込みパルス（ＷＰ）が重畳された波形となる。
【００４８】
これに対し、ｍ本（数百〜千数百本）の映像信号線ＤＴＬ(ｊ)（図１および図５参照）に供給される映像信号Ｓsigは、線順次表示ではｍ本の映像信号線ＤＴＬ(ｊ)に同時に供給される。そして、映像信号Ｓsigをサンプリング後に得られるデータ電圧を反映した信号振幅Ｖinは、図６（Ａ）に示すように、１水平期間（１Ｈ）の前半部分で繰り返し出現するオフセット電位（Ｖｏ）を基準とした、１水平期間（１Ｈ）の後半部分に繰り返し出現する映像信号パルス（ＰＰ）の波高値に相当する。以下、信号振幅Ｖinをデータ電圧Ｖinと呼ぶ。
図６（Ａ）に示す幾つかの映像信号パルス（ＰＰ）のうち、第１行にとって重要な映像信号パルスは、書き込みパルス（ＷＰ）と時間的に重なる本動作時の映像信号パルス（ＰＰｘ）である。本動作時の映像信号パルス（ＰＰｘ）のオフセット電位（Ｖｏ）からの波高値が、図６で表示させたい（書き込みたい）階調値、即ちデータ電圧Ｖinに該当する。この階調値（＝Ｖin）は、第１行の各画素で同じ場合（単色表示の場合）もあるが、通常、表示画素行の階調値に応じて変化している。図６は、主として、第１行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
【００４９】
駆動トランジスタＭｄのドレイン（図５参照）に供給される電源駆動パルスＤＳ(1)は、図６（Ｂ２）に示すように、時間Ｔ０から最初の第１閾値補正期間（ＶＴＣ１）の開始（時間Ｔ６）直前まで非アクティブの“Ｌ”レベル、例えば低電位Ｖｃｃ＿Ｌ（例えば負電圧）で保持され、第１閾値補正期間（ＶＴＣ１）の開始とほぼ同時に（時間Ｔ６）、アクティブの“Ｈ”レベル、例えば高電位Ｖｃｃ＿Ｈに推移する。高電位Ｖｃｃ＿Ｈの保持は、発光期間（ＬＭ１）が終了するまで続く。
【００５０】
第２行（の画素回路３(2,j)）、第３行（の画素回路３(3,j)）については、それぞれ、図６（Ｃ１）と図６（Ｃ２）、図６（Ｄ１）と図６（Ｄ２）に示すように、１水平期間（１Ｈ）ずつ各パルスが遅れて印加される。
具体的には、第１行の第１閾値補正期間（ＶＴＣ１）に対応する２つ目のサンプリングパルス（ＳＰ１）が印加される時間Ｔ５〜Ｔ７の期間に、第２行では、初期化期間（ＩＮＴ）に対応する1つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ６で第１行の電源駆動パルスＤＳ(1)がハイレベル（高電位Ｖｃｃ＿Ｈ）に立ち上がりアクティブとなる。
【００５１】
その後、第１行の第２閾値補正期間（ＶＴＣ２）に対応する３つ目のサンプリングパルス（ＳＰ２）が印加される時間Ｔ１０〜Ｔ１２の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記1つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ１１で第２行の電源駆動パルスＤＳ(2)がハイレベル（高電位Ｖｃｃ＿Ｈ）に立ち上がりアクティブとなる。
【００５２】
その後、第１行の第３閾値補正期間（ＶＴＣ３）に対応する４つ目のサンプリングパルス（ＳＰ３）が印加される時間Ｔ１５〜Ｔ１７の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記３つ目のサンプリングパルス（ＳＰ２）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加される。
このパルス印加の途中、即ち時間Ｔ１６で第３行の電源駆動パルスＤＳ(3)がハイレベル（高電位Ｖｃｃ＿Ｈ）に立ち上がりアクティブとなる。
【００５３】
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その１〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、１画面表示中における１〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
【００５４】
つぎに、以上のパルス制御の下における、図６（Ｅ）および図６（Ｆ）に示す駆動トランジスタＭｄのソースやゲートの電位変化と、それに伴う動作を、図６（Ａ）に示す期間ごとに説明する。
なお、ここでは図７（Ａ）〜図９（Ｂ）に示す第１行の画素回路３(1,j)の予備動作説明図、図１０に示すソース電位Ｖｓの時間推移のグラフ、図１１（Ａ）〜図１１（Ｃ）に示す第１行の画素回路３(1,j)の本動作説明図、ならびに、図５等を適宜参照する。
【００５５】
［前画面の発光期間（ＬＭ０）］
第１行の画素回路３(1,j)について、時間Ｔ０以前の１フィールドまたは１フレームだけ前の画面（以下、前画面という）についての発光期間（ＬＭ０）では、図６（Ｂ１）に示すように書込駆動パルスＷＳ(1)が“Ｌ”レベルであるため、サンプリングトランジスタＭｓがオフしている。また、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)が高電位Ｖｃｃ＿Ｈの印加状態にある。
【００５６】
このとき、図７（Ａ）に示すように、前画面のデータ書き込み動作によって駆動トランジスタＭｄのゲートに入力され保持されているデータ電圧Ｖin0に応じて、有機発光ダイオードＯＬＥＤが発光状態にあるとする。駆動トランジスタＭｄは飽和領域で動作するように設定されているため、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄ（＝Ｉｄｓ）は、保持キャパシタＣｓに保持されている駆動トランジスタＭｄのゲートソース間電圧Ｖgsに応じて、前述した図４に示す式から算出される値をとる。
【００５７】
［放電期間（Ｄ−ＣＨＧ）］
図６において時間Ｔ０から、線順次走査の新しい画面表示に関する処理が開始される。
時間Ｔ０になると、水平画素ライン駆動回路４１（図５参照）が、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切り替える。駆動トランジスタＭｄは、今までドレインとして機能していたノードの電位が低電位Ｖｃｃ＿Ｌにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位（ただし、図の表記ではソース電位Ｖｓのままとする）を引き抜くディスチャージ動作が行われる。
したがって、図７（Ｂ）に示すように、今までとは逆向きのドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れる。
この駆動トランジスタＭｄに逆向きの電流が流れる期間を、図６では「放電期間（Ｄ−ＣＨＧ）」と表記している。
【００５８】
放電期間（Ｄ−ＣＨＧ）が開始されると、図６（Ｆ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのソース電位Ｖｓ（現実の動作上はドレイン電位）が急激に放電され、ほぼ低電位Ｖｃｃ＿Ｌの近くまで低下する。
このとき、低電位Ｖｃｃ＿Ｌが有機発光ダイオードＯＬＥＤの閾値電圧Ｖth_oled.とカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖｃｃ＿Ｌ＜Ｖth_oled.＋Ｖcath”であれば有機発光ダイオードＯＬＥＤは消光する。
なお、放電期間（Ｄ−ＣＨＧ）の終了（時間Ｔ１）の前までには、図６（Ａ）に示すように、映像信号Ｓsigの電位が、データ電位Ｖsigからデータ基準電位Ｖｏにまで下げられている。
【００５９】
時間Ｔ０において、図７（Ｂ）に示すように、サンプリングトランジスタＭｓがオフし制御ノードＮＤｃがフローティング状態にある。このため、図６（Ｅ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのゲート電圧Ｖｇが低下する。
【００６０】
［初期化期間（ＩＮＴ）］
次に、書き込み信号走査回路４２（図５参照）が、図６（Ｂ１）に示すように、時間Ｔ１にて書込駆動パルスＷＳ(1)を“Ｌ”レベルから“Ｈ”レベルに遷移させて1つ目のサンプリングパルス（ＳＰ０）を、サンプリングトランジスタＭｓのゲートに与える。
この時間Ｔ１にて放電期間（Ｄ−ＣＨＧ）が終了し、ここから初期化期間（ＩＮＴ）が開始する。
【００６１】
時間Ｔ１での、サンプリングパルス（ＳＰ０）の印加に応答して、図７（Ｃ）に示すように、サンプリングトランジスタＭｓがオンする。前述したように時間Ｔ１までには、映像信号Ｓsigの電位がデータ基準電位Ｖｏに切り替えられている。したがって、サンプリングトランジスタＭｓは、映像信号Ｓsigのデータ基準電位Ｖｏをサンプリングして、サンプリング後のデータ基準電位Ｖｏを駆動トランジスタＭｄのゲートに伝達する。
このサンプリング動作によって、図６（Ｅ）に示すように、時間Ｔ０を境に低下した駆動トランジスタＭｄのゲート電圧Ｖｇが、データ基準電位Ｖｏに収束する。
【００６２】
図６（Ｂ１）に示すサンプリングパルス（ＳＰ０）は、時間Ｔ１から、この電位収束に十分な時間が経過した時間Ｔ２にて終了し、サンプリングトランジスタＭｓがオフする。よって、次にサンプリングトランジスタＭｓがオンする時間Ｔ５までは、駆動トランジスタＭｄのゲートが電気的なフローティング状態となる。
この時間Ｔ５でサンプリングトランジスタＭｓを再度オンさせるタイミングは、最初の１水平期間（１Ｈ）の終了とほぼ同じに制御され、かつ、時間Ｔ２〜Ｔ５の期間内に、当該１水平期間（１Ｈ）における映像信号パルス（ＰＰ）が収まるようにタイミング設計されている（図６（Ａ）と（Ｂ１）参照）。
【００６３】
このことをサンプリングパルス（ＳＰ０）から見ると、書込駆動パルスＷＳ(1)を“Ｈ”レベルにするサンプリングパルス（ＳＰ０）の持続時間（時間Ｔ１〜Ｔ２）は、１水平期間（１Ｈ）の前半部分である、映像信号Ｓsigがデータ基準電位Ｖｏをとる期間（時間Ｔ０〜Ｔ３）内となっている。
そして、時間Ｔ２でサンプリングトランジスタＭｓをオフさせた状態で、映像信号パルス（ＰＰ）による映像信号線ＤＴＬ(ｊ)の電位変動が終了する時間Ｔ４の経過を待ち、その後の時間Ｔ５で、データ基準電位Ｖｏを再度サンプリングするための２つ目のサンプリングパルス（ＳＰ１）を立ち上げる。
この制御の結果、２つ目のサンプリングパルス（ＳＰ１）を立ち上げた時間Ｔ５で、映像信号Ｓsigのデータ電位Ｖsigを誤ってサンプリングすることは回避される。
なお、時間Ｔ５における２度目のサンプリング開始時には、図６（Ｅ）に示すように、既にゲート電圧Ｖｇがデータ基準電位Ｖｏを保持している。したがって、２度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Ｖｇは殆ど変動しない。
【００６４】
時間軸上での説明を若干前に戻すと、時間Ｔ１で1つ目のサンプリングパルス（ＳＰ０）が印加されることによってサンプリングトランジスタＭｓがオンし、図６（Ｅ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇがデータ基準電位Ｖｏに収束すると、これに連動して保持キャパシタＣｓの保持電圧が低下し、“Ｖｏ−Ｖｃｃ＿Ｌ”となる（図６（Ｆ））。これは、図７（Ｂ）のディスチャージによってソース電位Ｖｓが低電位Ｖｃｃ＿Ｌになり、低電位Ｖｃｃ＿Ｌを基準にしたゲート電圧Ｖｇで保持キャパシタＣｓの保持電圧が規定されるためである。つまり、図７（Ｃ）において、ゲート電圧Ｖｇがデータ基準電位Ｖｏに下がると、これに連動して保持キャパシタＣｓの保持電圧が下がり、当該保持電圧が“Ｖｏ−Ｖｃｃ＿Ｌ”に収束する。なお、この保持電圧“Ｖｏ−Ｖｃｃ＿Ｌ”はゲートソース間電圧Ｖgsそのものであり、ゲートソース間電圧Ｖgsが駆動トランジスタＭｄの閾値電圧Ｖthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Ｖｏ−Ｖｃｃ＿Ｌ＞Ｖth”とするように電位関係が決められている。
このようにして、駆動トランジスタＭｄのゲート電圧Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。
【００６５】
［第１閾値補正期間（ＶＴＣ１）］
時間Ｔ５でサンプリングトランジスタＭｓが２度目のＶｏサンプリングを開始した後、図６（Ｂ２）に示すように、時間Ｔ６で電源駆動パルスＤＳ(1)がＶＳＳレベルからＶＤＤレベルに立ち上がると、当該初期化期間（ＩＮＴ）が終了し、第１閾値補正期間（ＶＴＣ１）が開始する。
【００６６】
第１閾値補正期間（ＶＴＣ１）の開始時（時間Ｔ６）の直前において、オン状態のサンプリングトランジスタＭｓがデータ基準電位Ｖｏをサンプリング中であるため、駆動トランジスタＭｄのゲート電圧Ｖｇは、一定のデータ基準電位Ｖｏで電気的に固定された状態にある。
この状態で時間Ｔ６にて、水平画素ライン駆動回路４１（図５参照）が、図６（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を“Ｌ”レベル（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＤＤ）に立ち上げる。水平画素ライン駆動回路４１は、時間Ｔ６以降は、次のフレーム（あるいはフィールド）の処理開始まで、駆動トランジスタＭｄへの電源供給線の電位を高電位Ｖｃｃ＿Ｈに保持しておく。
【００６７】
電源駆動パルスＤＳ(1)の立ち上げによって駆動トランジスタＭｄのソースとドレイン間に“ＶＤＤ−ＶＳＳ”の電圧が印加される。そのため、駆動トランジスタＭｄに電源からドレイン電流Ｉｄｓが流れるようになる。
ドレイン電流Ｉｄｓによって駆動トランジスタＭｄのソースが充電され、図６（Ｆ）に示すようにソース電位Ｖｓが上昇するため、それまで“Ｖｏ−Ｖｃｃ＿Ｌ”という値をとっていた駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）は、徐々に小さくなっていく（図６（Ｅ）および（Ｆ））。
【００６８】
このときのドレイン電流Ｉｄｓによる駆動トランジスタＭｄのソース充電速度は余り大きくない。その理由を、図８（Ａ）を参照しつつ述べる。
図８（Ａ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇに印加されているゲートバイアス電圧がデータ基準電位Ｖｏで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタＭｄは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする（第１の理由）。
また、ドレイン電流Ｉｄｓは保持キャパシタＣｓに流れ込むが、有機発光ダイオードＯＬＥＤの容量Ｃoled.の充電にもドレイン電流Ｉｄｓが消費されるため、ソース電位Ｖｓが上がりにくい（第２の理由）。
さらに、サンプリングパルス（ＳＰ１）を、次に映像信号Ｓsigがデータ電位Ｖsigに遷移する時間Ｔ８より前の時間Ｔ７で終了させる必要があるため（図６（Ｂ１）参照）、ソース電位Ｖｓの充電時間が不十分である（第３の理由）。
【００６９】
仮に、図６（Ｂ１）に示す２つ目のサンプリングパルス（ＳＰ１）が時間Ｔ７を越えて十分長くまで持続可能であるとすると、駆動トランジスタＭｄのソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）は、図１０に示すように、時間Ｔ６を起点として時間とともに上昇し、“Ｖｏ−Ｖth”で収束する（図１０の破線により示す曲線ＣＶ）。つまり、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が丁度、駆動トランジスタＭｄの閾値電圧Ｖthとなったところでソース電位Ｖｓの上昇がほぼ終了するはずである。
【００７０】
［第１待機期間（ＷＡＴ１）］
しかしながら、現実には、その収束点に達する前に時間Ｔ７が来るため、サンプリングパルス（ＳＰ１）の持続時間が終了し、これによって、第１閾値補正期間（ＶＴＣ１）が終了し、第１待機期間（ＷＡＴ１）が開始する。
具体的には、駆動トランジスタＭｄのゲートソース間電圧ＶgsがＶｘ１（＞Ｖth）になったとき、つまり、図１０に示すように、駆動トランジスタＭｄのソース電位Ｖｓが低電位Ｖｃｃ＿Ｌから“Ｖｏ−Ｖｘ１”に上昇した時点（時間Ｔ７）で、第１閾値補正期間（ＶＴＣ１）が終了する。このとき（時間Ｔ７）では、電圧値Ｖｘ１が保持キャパシタＣｓに保持される。
【００７１】
第１閾値補正期間（ＶＴＣ１）が終了すると、サンプリングトランジスタＭｓがオフするため、駆動トランジスタＭｄのゲートがデータ基準電位Ｖｏで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間Ｔ７以後は、ソース電位Ｖｓが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位（Ｖｇ）も上昇する（図６（Ｅ）と（Ｆ））。その結果、本例では、第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）において、ソース電位Ｖｓが収束目標の“Ｖｏ−Ｖth”よりも大きくなる（図１０参照）一方で、図６（Ｅ）および（Ｆ）に示すようにゲートソース間電圧Ｖgsは縮まらない。
【００７２】
第１待機期間（ＷＡＴ１）は、先に説明した初期化期間（ＩＮＴ）と同様、映像信号パルス（ＰＰ）の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間Ｔ７〜Ｔ１０といった比較的長い待機期間は、ゲート電圧Ｖｇの上昇を許してしまい、また、上記のようにゲートソース間電圧Ｖgsの閾値電圧Ｖthへの収束が進まない。
図６（Ｅ）では、第１待機期間（ＷＡＴ１）中におけるゲート電圧Ｖｇの上昇分を“Ｖａ１”で表している。なお、結合容量（保持キャパシタＣｓ）を介した、このゲート電圧Ｖｇの上昇をブートストラップ動作により引き起こす原因となるソース電位Ｖｓの上昇分も“Ｖａ１”で同じとすると、ソース電位Ｖｓは第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）で“Ｖｏ−Ｖｘ１＋Ｖａ１”となる（図８（Ｂ）参照）。
このため、ゲート電位を、初期化レベルであるデータ基準電位Ｖｏに戻すとともに閾値電圧補正を再度行う必要がある。
【００７３】
［第２閾値補正期間（ＶＴＣ２）］
そこで本実施形態の動作例では、次の１水平期間（１Ｈ）（時間Ｔ１０〜Ｔ１５）において、前の１水平期間（１Ｈ）（時間Ｔ５〜Ｔ１０）で行った第１閾値補正期間（ＶＴＣ１）と第１待機期間（ＷＡＴ１）と同様な処理、即ち、第２閾値補正期間（ＶＴＣ２）と第２待機期間（ＷＡＴ２）を実行する。
ただし、第１閾値補正期間（ＶＴＣ１）が開始された時間Ｔ５においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｏ−Ｖｃｃ＿Ｌ”と比較的大きい値であったのに対し、第２閾値補正期間（ＶＴＣ２）が開始される時間Ｔ１０において当該保持電圧が、より小さい“Ｖｘ１”に縮まっている。
【００７４】
図６（Ｂ１）に示すように時間Ｔ１０でサンプリングパルス（ＳＰ２）が立ち上がり、サンプリングトランジスタＭｓがオンすると、駆動トランジスタＭｄのゲート電圧Ｖｇ（＝“Ｖｏ＋Ｖａ１”）がより低い電位（Ｖｏ）の映像信号線ＤＴＬ(ｊ)に接続される。このため、その差分（Ｖａ１）に相当する電流が駆動トランジスタＭｄのゲートから映像信号線ＤＴＬ(ｊ)に流れ、図８（Ｃ）に示すようにゲート電圧Ｖｇがデータ基準電位Ｖｏにまで強制的に下げられる。
この駆動トランジスタＭｄのゲートにおける電位（Ｖａ１）の変動は、保持キャパシタＣｓ、および、駆動トランジスタＭｄのゲートソース間寄生容量Ｃgsを介して駆動トランジスタＭｄのソースに入力され、ソース電位Ｖｓがプルダウンされる。
このときのソース電位Ｖｓのプルダウン量は、容量結合比ｇを用いて“ｇ*Ｖａ１”と表される。ここで容量結合比ｇは、上記ゲートソース間寄生容量Ｃgs、保持キャパシタＣｓと同一符号のその容量値（Ｃｓ）、有機発光ダイオードＯＬＥＤの容量Ｃoled.を用いて、ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.)と表される。よって、ソース電位Ｖｓは、直前の“Ｖｏ−Ｖｘ１＋Ｖａ１”から“ｇ*Ｖａ１”だけ低下し、“Ｖｏ−Ｖｘ１＋(１−ｇ)Ｖａ１”となる。
容量結合比ｇは定義式から明らかなように１より小さい値をとるため、ソース電位Ｖｓの変化量“ｇ*Ｖａ１”は、ゲート電圧Ｖｇの変化量（Ｖａ１）より小さい。
【００７５】
ここで、駆動トランジスタのゲートソース間電圧Ｖgs（＝“Ｖｘ１−(１−ｇ)Ｖａ１”）が駆動トランジスタＭｄの閾値電圧Ｖthよりも大きければ、図８（Ｃ）のように、ドレイン電流Ｉｄｓが流れる。ドレイン電流Ｉｄｓは、駆動トランジスタＭｄのソース電位Ｖｓが“Ｖｏ−Ｖth”となって駆動トランジスタＭｄがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図６（Ｅ）および（Ｆ）に示すように、ゲートソース間電圧Ｖgsが“Ｖｘ２”（但しＶｘ２は、Ｖｘ１＞Ｖｘ２＞Ｖthを満たす大きさを有する）となった時間Ｔ１２でサンプリングパルス（ＳＰ２）が終了するため、サンプリングトランジスタＭｓがオフする。時間Ｔ１２における、保持キャパシタＣｓの保持電圧は“Ｖｘ２”である。
【００７６】
［第２待機期間（ＷＡＴ２）］
時間Ｔ１２から第２待機期間（ＷＡＴ２）が開始する。
第２待機期間（ＷＡＴ２）では、前回の第１待機期間（ＷＡＴ１）と同様に、サンプリングトランジスタＭｓがオフしてゲート電圧Ｖｇが電気的にフローティング状態となるため、ソース電位Ｖｓの上昇に応じてゲート電圧Ｖｇも上昇する（図９（Ａ）参照）。
しかし、ゲート電圧Ｖｇの電位上昇効果（ブートストラップ効果）は、その開始時点のゲートソース間電圧Ｖgsが制御目標“Ｖth”に近いため余り大きくなく、図６（Ｅ）および図６（Ｆ）の時間Ｔ１２〜Ｔ１５に見られるように、ソース電位Ｖｓおよびゲート電圧Ｖｇの電位上昇幅は僅かである。
【００７７】
より詳細には、図９（Ａ）の第２待機期間（ＷＡＴ２）において、ドレイン電流Ｉｄｓが流れることによるソース電位Ｖｓの上昇分を“Ｖａ２”とすると、待機期間終了時（図６の時間Ｔ１５）におけるソース電位Ｖｓは“Ｖｏ−Ｖｘ２＋Ｖａ２”となる。このソース電位が“Ｖａ２”だけ上昇することは、ゲートソース間寄生容量Ｃgsおよび保持キャパシタＣｓを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Ｖｇも同じ電位“Ｖａ２”だけ上昇する。ただし、ゲート電圧Ｖｇの電位上昇分“Ｖａ２”は、図６（Ｅ）に示すように、第１待機期間（ＷＡＴ１）における電位上昇分“Ｖａ１”より遥かに小さいものである。
【００７８】
［第３閾値補正（ＶＴＣ３）］
時間Ｔ１５から「本動作」に入り、第３閾値補正（ＶＴＣ３）が開始する。
第３閾値補正（ＶＴＣ３）（時間Ｔ１５〜Ｔ１７）では、第２閾値補正期間（ＶＴＣ２）と同様な処理を実行する。
ただし、第２閾値補正期間（ＶＴＣ２）が開始された時間Ｔ１０においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｘ１”と比較的大きい値であったのに対し、第３閾値補正期間（ＶＴＣ３）が開始される時間Ｔ１５においては、さらに小さい“Ｖｘ２”に縮まっている。
動作の基本は［第２閾値補正期間（ＶＴＣ２）］の繰り返しになるので割愛する。［第２閾値補正期間（ＶＴＣ２）］の説明は、“Ｖａ１”を“Ｖａ２”に、“Ｖｘ１”を“Ｖｘ２”に置き換えることによって、当該第３閾値補正（ＶＴＣ３）に適用できる。このことは図８（Ｃ）と図９（Ｂ）との対比でも明らかである。
【００７９】
ただし、第２閾値補正期間（ＶＴＣ２）と異なるのは、第３閾値補正（ＶＴＣ３）が終了する時間Ｔ１７までには、図６（Ｅ）および図６（Ｆ）に示すように、駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が、閾値電圧Ｖthと等しくなることである。このため、駆動トランジスタＭｄは、ゲートソース間電圧Ｖgsが閾値電圧Ｖthと等しくなったところでカットオフし、それ以後、ドレイン電流Ｉｄｓが流れなくなる。このときの駆動トランジスタＭｄのソース電位Ｖｓは“Ｖｏ−Ｖth”である。
【００８０】
以上のように待機期間を間に挟んだ複数回（本例では３回）に亘る閾値電圧補正によって、保持キャパシタＣｓの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Ｖthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Ｖin”だけ大きくなったとすると、ゲートソース間電圧は“Ｖin＋Ｖth”となる。また、閾値電圧Ｖthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Ｖthが大きい駆動トランジスタは、閾値電圧Ｖthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Ｖthが小さい駆動トランジスタは、閾値電圧Ｖthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Ｖthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Ｖinなら同じドレイン電流Ｉｄｓを駆動トランジスタに流すことができる。
【００８１】
なお、３回に亘る閾値補正期間、すなわち、第１閾値補正期間（ＶＴＣ１）、第２閾値補正期間（ＶＴＣ２）および第３閾値補正（ＶＴＣ３）においては、ドレイン電流Ｉｄｓが専ら保持キャパシタＣｓの一方電極側、有機発光ダイオードＯＬＥＤの容量Ｃoled.の一方電極側に流入することにのみ消費され、有機発光ダイオードＯＬＥＤがオンしないようにする必要がある。有機発光ダイオードＯＬＥＤのアノード電圧を“Ｖoled.”、その閾値電圧を“Ｖth_oled.”、そのカソード電位を“Ｖcath”と表記すると、有機発光ダイオードＯＬＥＤをオフ状態に維持する条件は、“Ｖoled.≦Ｖcath＋Ｖth_oled.”が常に成り立つことである。
ここで有機発光ダイオードＯＬＥＤのカソード電位Ｖcathを低電位Ｖｃｃ＿Ｌ（例えば接地電圧ＧＮＤ）で一定とした場合、閾値電圧Ｖth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、閾値電圧Ｖth_oled.は有機発光ダイオードＯＬＥＤの作製条件で決まり、また、低電圧で効率的な発光のためには閾値電圧Ｖth_oled.を余り大きくできない。よって、望ましくは、３度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Ｖcathを低電位Ｖｃｃ＿Ｌより大きく設定することによって、有機発光ダイオードＯＬＥＤを逆バイアスさせておくとよい。
【００８２】
［第３待機期間（ＷＡＴ３）］
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み＆移動度補正”のための待機期間（第３待機期間（ＷＡＴ３））が開始する。第３待機期間（ＷＡＴ３）は、今までの閾値電圧補正のための第１待機期間（ＷＡＴ１）および第２待機期間（ＷＡＴ２）とは異なり、単に、その後に行う“書込み＆移動度補正”時に、映像信号Ｓsigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
【００８３】
図６（Ｂ１）に示すように、時間Ｔ１７でサンプリングパルス（ＳＰ３）が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ここから第３待機期間（ＷＡＴ３）が開始する。
第３待機期間（ＷＡＴ３）では、その途中の時間Ｔ１８で、図６（Ａ）に示すように、当該画素回路３(1,j)で表示すべきデータ電位Ｖsigをもつ映像信号パルス（ＰＰｘ）が、映像信号Ｓsigとして映像信号線ＤＴＬ(ｊ)に供給される（図１１（Ａ）参照）。映像信号Ｓsigにおいて、データ電位Ｖsigとデータ基準電位Ｖｏの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Ｖinに相当する。つまり、データ電位Ｖsigは“Ｖｏ＋Ｖin”に等しい。
時間Ｔ１８で行われた電位変化から時間が経って、映像信号Ｓsigがデータ電位Ｖsigで安定した時間Ｔ１９で、当該第３待機期間（ＷＡＴ３）が終了する。
【００８４】
［書込み＆移動度補正期間（Ｗ＆μ）］
時間Ｔ１９から、書込み＆移動度補正期間（Ｗ＆μ）が開始する。
図６（Ｂ１）に示すように、本動作時の映像信号パルス（ＰＰｘ）を印加中の時間Ｔ１９で、書き込みパルス（ＷＰ）がサンプリングトランジスタＭｓのゲートに供給される。すると、図１１（Ｂ）に示すように、サンプリングトランジスタＭｓがオンし、映像信号線ＤＴＬ(ｊ)のデータ電位Ｖsig（＝Ｖｏ＋Ｖin）のうち、ゲート電圧Ｖｇ（＝Ｖｏ）との差分、すなわち、データ電圧Ｖinが、駆動トランジスタＭｄのゲートに入力される。この結果、ゲート電圧Ｖｇが“Ｖｏ＋Ｖin”となる。
ゲート電圧Ｖｇがデータ電圧Ｖinだけ上昇すると、これに連動してソース電位Ｖｓも上昇する。このとき、データ電圧Ｖinがそのままソース電位Ｖｓに伝達される訳ではなく、前述した容量結合比ｇに応じた比率の変化分、すなわち、“ｇ*Ｖin”だけソース電位Ｖｓが上昇する。よって、変化後のソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”となる。その結果、駆動トランジスタＭｄのゲートソース間電圧Ｖgsは、“(１−ｇ)Ｖin＋Ｖth”となる。
【００８５】
ここで、移動度μによるバラツキについて説明する。
今までの３度の閾値電圧補正で、実は、ドレイン電流Ｉｄｓを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Ｖthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比ｇを用いずに、単に結果だけを示す電圧を新たに“Ｖａ１”や“Ｖａ２”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタＣｓに閾値電圧Ｖthが保持されているため、その後、駆動トランジスタＭｄをオンさせると、閾値電圧Ｖthの大小によってドレイン電流Ｉｄｓが変動しない。そのため、この閾値電圧補正後の駆動トランジスタＭｄの導通で、仮に、当該導通時の駆動電流Ｉｄによって保持キャパシタＣｓの保持電圧（ゲートソース間電圧Ｖgs）の値に変動が生じたとすると、その変動量ΔＶ（正または負の極性をとることが可能）は、駆動トランジスタＭｄの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
【００８６】
以上のことを踏まえた上で説明を戻すと、図１１（Ｂ）において、サンプリングトランジスタＭｓがオンしてゲート電圧Ｖｇにデータ電圧Ｖinが加わったときに、駆動トランジスタＭｄは、そのデータ電圧Ｖin（階調値）に応じた大きさのドレイン電流Ｉｄｓをソースドレイン間に流そうとする。このときドレイン電流Ｉｄｓが移動度μに応じてばらつき、その結果、ソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”に上記移動度μによる変動量ΔＶを加えた“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ”となる。
【００８７】
このとき有機発光ダイオードＯＬＥＤを発光させないためには、“Ｖｓ（＝Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ）＜Ｖth_oled.＋Ｖcath”が満たされるように、データ電圧Ｖinや容量結合比ｇ等に応じたカソード電位Ｖcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードＯＬＥＤは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Ｖｓが、有機発光ダイオードＯＬＥＤの閾値電圧Ｖth_oled.とカソード電位Ｖcathとの和を越えないため、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）は保持キャパシタＣｓの容量値（同じ符号Ｃｓで表記）と有機発光ダイオードＯＬＥＤの逆バイアス時等価容量の容量値（寄生容量と同じ符号Ｃoled.で表記）と駆動トランジスタＭｄのゲートソース間に存在する寄生容量（Ｃgsと表記）とを加算した容量“Ｃ＝Ｃｓ＋Ｃoled.＋Ｃgs”を充電するために用いられる。これにより、駆動トランジスタＭｄのソース電位Ｖｓは上昇していく。このとき、駆動トランジスタＭｄの閾値補正動作は完了しているため、駆動トランジスタＭｄが流すドレイン電流Ｉｄｓは移動度μを反映したものとなる。
【００８８】
図６（Ｅ）および図６（Ｆ）で“(１−ｇ)Ｖin＋Ｖth−ΔＶ”の式により示しているように、保持キャパシタＣｓに保持されるゲートソース間電圧Ｖgsにおいては、ソース電位Ｖｓに加わる変動量ΔＶが閾値補正後のゲートソース間電圧Ｖgs（＝(１−ｇ)Ｖin＋Ｖth）から差し引かれることになるため、負帰還がかかるように当該変動量ΔＶが保持キャパシタＣｓに保持される。よって、以下、変動量ΔＶを「負帰還量」ともいう。
この負帰還量ΔＶは、有機発光ダイオードＯＬＥＤに逆バイアスをかけた状態では、ΔＶ＝ｔ*Ｉｄs／(Ｃoled.＋Ｃｓ＋Ｃgs)という式で表すことができる。この式から、変動量ΔＶは、ドレイン電流Ｉｄｓの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔＶの式から、ソース電位Ｖｓに付加される負帰還量ΔＶは、ドレイン電流Ｉｄsの大きさ（この大きさは、データ電圧Ｖinの大きさ、即ち階調値と正の相関関係にある）と、ドレイン電流Ｉｄｓが流れる時間、すなわち、図６（Ｂ１）に示す、移動度補正に要する時間Ｔ１９から時間Ｔ２０までの時間（ｔ）に依存している。つまり、階調値が大きいほど、また、時間（ｔ）を長くとるほど、負帰還量ΔＶが大きくなる。
したがって、移動度補正の時間（ｔ）は必ずしも一定である必要はなく、逆にドレイン電流Ｉｄｓ（階調値）に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Ｉｄｓが大きい場合、移動度補正の時間（ｔ）は短めにし、逆に、黒表示に近くなりドレイン電流Ｉｄｓが小さくなると、移動度補正の時間（ｔ）を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図５の書き込み信号走査回路４２等に予め設けることにより実現可能である。
【００８９】
［発光期間（ＬＭ１）］
時間Ｔ２０で書込み＆移動度補正期間（Ｗ＆μ）が終了すると、発光期間（ＬＭ１）が開始する。
時間Ｔ２０で書き込みパルス（ＷＰ）が終了するためサンプリングトランジスタＭｓがオフし、駆動トランジスタＭｄのゲートが電気的にフローティング状態となる。
【００９０】
ところで、発光期間（ＬＭ１）より前の書込み＆移動度補正期間（Ｗ＆μ）においては、駆動トランジスタＭｄはデータ電圧Ｖinに応じたドレイン電流Ｉｄｓを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードＯＬＥＤに流れる電流値（Ｉｄ）が駆動トランジスタＭｄに流れる電流値（Ｉｄｓ)に比べて非常に小さいなら、サンプリングトランジスタＭｓがオンしているため、駆動トランジスタＭｄのゲート電圧Ｖｇが“Ｖｏ＋Ｖin”に固定され、そこから閾値電圧Ｖth分下がった電位（“Ｖofs＋Ｖin−Ｖth”）にソース電位Ｖｓが収束しようとするからである。よって、移動度補正の時間（ｔ）を幾ら長くしてもソース電位Ｖｓは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Ｖinが入力された場合でも、上記収束になる前に移動度補正の時間（ｔ）の終点が決められる。
【００９１】
発光期間（ＬＭ１）が開始して駆動トランジスタＭｄのゲートがフローティングとなると、そのソース電位Ｖｓは、さらに上昇可能となる。よって、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じた駆動電流Ｉｄを流すように動作する。
その結果、ソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）が上昇し、やがて、有機発光ダイオードＯＬＥＤの逆バイアス状態が解消され、図１１（Ｃ）に示すように、ドレイン電流Ｉｄｓが駆動電流Ｉｄとして有機発光ダイオードＯＬＥＤに流れ始めるため、有機発光ダイオードＯＬＥＤが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じたドレイン電流Ｉｄｓで飽和し、ドレイン電流Ｉｄｓ（＝Ｉｄ）が一定となると、有機発光ダイオードＯＬＥＤがデータ電圧Ｖinに応じた輝度の発光状態となる。
【００９２】
発光期間（ＬＭ１）の開始から輝度が一定となるまでの間に生じる有機発光ダイオードＯＬＥＤのアノード電位の上昇は、駆動トランジスタＭｄのソース電位Ｖｓの上昇に他ならず、これを、有機発光ダイオードＯＬＥＤのアノード電圧Ｖoled.の上昇量という意味で“ΔＶoled.”とする。駆動トランジスタＭｄのソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ＋ΔＶoled.”となる（図６（Ｆ）参照）。
一方、ゲート電圧Ｖｇは、図６（Ｅ）に示すように、フローティング状態であるためソース電位Ｖｓに連動して、その上昇量ΔＶoled.と同じだけ上昇し、ドレイン電流Ｉｄｓの飽和に伴ってソース電位Ｖｓが飽和すると、ゲート電圧Ｖｇも飽和する。
その結果、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）について、移動度補正時の値（“(１−ｇ)Ｖin＋Ｖth−ΔＶ”）が、発光期間（ＬＭ１）中も維持される。
【００９３】
発光期間（ＬＭ１）においては、駆動トランジスタＭｄが定電流源として動作することから、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタＭｄのソース電位Ｖｓが変化することがある。
しかしながら、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化の有無に関係なく、保持キャパシタＣｓの保持電圧が“(１−ｇ)Ｖin＋Ｖth−ΔＶ”に保たれる。そして、保持キャパシタＣｓの保持電圧は、駆動トランジスタＭｄの閾値電圧Ｖthを補正する成分（＋Ｖth）と、移動度μによる変動を補正する成分（−ΔＶ）とを含むことから、閾値電圧Ｖthや移動度μが、異なる画素間でばらついても駆動トランジスタＭｄのドレイン電流Ｉｄｓ、つまり、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄが一定に保たれる。
【００９４】
具体的には、駆動トランジスタＭｄは、閾値電圧Ｖthが大きいほど、上記保持電圧の閾値電圧補正成分（＋Ｖth）によってソース電位Ｖｓを下げて、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Ｖthの変動があってもドレイン電流Ｉｄｓは一定となる。
また、駆動トランジスタＭｄは、移動度μが小さくて上記変動量ΔＶが小さい場合は、保持キャパシタＣｓの保持電圧の移動度補正成分（−ΔＶ）によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すように動作する。このため移動度μの変動があってもドレイン電流Ｉｄｓは一定となる。
【００９５】
以上より、画素間で駆動トランジスタＭｄの閾値電圧Ｖthや移動度μがばらついても、さらに、駆動トランジスタＭｄの特性が経時変化しても、データ電圧Ｖinが同じである限り、有機発光ダイオードＯＬＥＤの発光輝度も一定に保たれる。
【００９６】
＜色に対する画素回路の相違＞
つぎに、以上の画素回路の構成および動作を前提として、本実施形態の表示装置の特徴、即ち、色に対する画素構成の相違について説明する。
有機発光ダイオードＯＬＥＤの有機膜を構成する有機材料で発光色が異なるため、今までの説明のように画素の等価回路としては同じであっても、実際には、隣接画素で材料を含めると構成上の違いがある。
このため同一行の連続するＮ（Ｎ≧３）個の画素から画素ユニットが構成され、画素ユニットを単位として見ると、構成が等しくなる。ＲＧＢの３原色表示の場合、３原色それぞれの発光輝度の割合で任意の１色が表示され、Ｎ＝３である。以下、Ｎ＝３のＲＧＢの３原色表示を前提とする。
このように画素ユニットは任意の１色を表示するために、画素アレイ内で同じ構成を有する最小の単位である。本実施形態では、「画素ユニット内で、特定色の画素において、駆動トランジスタ、保持キャパシタおよび発光素子を含む画素回路要素の組が、他の色の画素の組より多い数で２組以上設けられている」という特徴がある。以下、１画素内の「組」の数を「組数」という。なお、「特定色」についての詳細は後述する。
【００９７】
ここで画素回路要素の「組」は、上記のように、「画素回路要素」として、駆動トランジスタＭｄ、保持キャパシタＣｓおよび発光素子（本実施形態では有機発光ダイオードＯＬＥＤ）を最低でも含むものである。この「組」に関する要件を満たす限り、画素回路は、前述した＜画素回路１＞、＜画素回路２＞、＜画素回路３＞、さらには、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型など、２Ｔ・１Ｃ型以外であってもよい。
ただし、全てのトランジスタ（ＴＦＴ）が大画面化し易いＮチャネル型のアモルファスシリコンＴＦＴである、回路構成が単純である、ならびに、閾値電圧Ｖthおよび移動度μの補正の仕組みが画素回路に予めインプリメントされているなどの種々の利点を有するため＜画素回路３＞、即ち図５の画素回路構成が最も望ましい。以下、図５の画素回路を前提として説明を続ける。
【００９８】
本実施形態において「特定色」は、「滅点となり易い特定色」と、「比視感度が最も高い特定色」との２通りの何れかである。
【００９９】
「滅点となり易い特定色」については、統計的に色と滅点の発生率を調べると、ある色で滅点となる確率が他の色より高い場合があり、その場合、滅点となる確率が高い色を「特定色」とする。
本発明者の調査によれば、滅点欠陥、または、滅点にまではならないが輝度が所望の値まで得られない（以下、半滅点と称する）欠陥の発生態様としては、有機発光ダイオードＯＬＥＤの形成工程で、そのアノードとカソードに流す電流が断線によって途絶える場合、断線に至らなくても配線の一部やコンタクトが高抵抗化する場合、さらには、ダストによってアノードとカソード間にショート回路が形成されて、当該ショート回路に有機発光ダイオードＯＬＥＤの駆動電流が流れて消費されるため、有機発光ダイオードＯＬＥＤに駆動電流が流れない、または、流れるが電流量が不足する場合があることが分かった。
そして、本発明者の調査では、ショート回路による滅点または半滅点の発生が最も多い欠陥発生態様であった。
【０１００】
図１２に、ダストによって有機発光ダイオードＯＬＥＤのアノードとカソード間にショート回路が形成された場合の、画素回路３(i,j)の等価回路を示す。
有機発光ダイオードＯＬＥＤの有機多層膜の形成時にダストが付着すると、有機発光ダイオードＯＬＥＤのアノードとカソード間が、導電性のダスト、あるいは、ダストによるパターン欠陥によって抵抗Ｒを介してつながったようなショート回路によって電気的に接続されてしまう。この場合、駆動トランジスタＭｄを流れるドレイン電流Ｉｄｓが、有機発光ダイオードＯＬＥＤを流れる駆動電流Ｉｄと、抵抗Ｒを流れる電流Ｉｒとに分岐する。前述したようにドレイン電流Ｉｄｓは映像信号線ＤＴＬ(ｊ)から予め入力されるデータ電圧に応じた一定電流であるが、抵抗Ｒを流れる電流Ｉｒが生じると、その分、駆動電流Ｉｄが減って有機発光ダイオードＯＬＥＤの発光輝度が低下する（半滅点欠陥）。
抵抗Ｒが大きいと半滅点欠陥は目立たないが、抵抗Ｒが小さくなるほど電流Ｉｒが増え、その分駆動電流Ｉｄが減るため半滅点欠陥が目立つようになる。そして、抵抗がある程度小さくなると有機発光ダイオードＯＬＥＤに全く駆動電流Ｉｄが流れなくなり、滅点欠陥が発生する。
【０１０１】
ある大きさのダストが付着して、これが原因で有機発光ダイオードＯＬＥＤのアノードとカソードが抵抗Ｒを介して電気的にショートする場合、ダストが大きいほどショートする確率が増え、また、ショート回路の抵抗Ｒもダストが大きいほど小さくなる傾向がある。これは有機多層膜がダスト周囲で一部形成されなくなるため、その部分で、アノードメタルとカソードメタル間が直接接触し、あるいは、直接接触しないまでも電界集中が発生し、その部分でのリーク電流が増加することに起因すると考えられる。本発明者の調査では、有機発光ダイオードＯＬＥＤの有機多層膜が相対的に薄い色の画素で、滅点欠陥や半滅点欠陥が生じやすいという大まかな傾向がある。このことは、上記欠陥発生の理由が正しいことを裏付けるものである。
【０１０２】
このような場合、本実施形態では、画素ユニット内で、有機発光ダイオードＯＬＥＤで複数の有機薄膜からなる有機多層膜の総膜厚が最も小さい色の画素を、「滅点となり易い特定色」の画素としてよい。
ＲＧＢの３原色表示の場合、どの色が有機多層膜の総膜厚が最も小さいかは、用いる膜の材質、膜構造などによって異なる。また、反射光成分を利用して出射光を増強する光増強構造とするか否かによっても総膜厚が異なる。このためどの色の総膜厚が最も小さいかは一概には言えないが、ＲＧＢの３原色表示の場合、一般的な傾向として、青（Ｂ）において他の色より総膜厚が小さい。
【０１０３】
一方、「比視感度が最も高い特定色」は、滅点欠陥や半滅点欠陥が発生した場合の影響が高か否かに応じた色の決め方を表す表現である。
具体的に人間の目は、ＲＧＢ３原色の各色について同じ感度を持つ訳ではなく、色ごとに感度（視感度）が異なる。比視感度は、最大視感度を示す波長（明所では５５５［ｎｍ］、暗所では５０７［ｎｍ］）での視感度（単位：ｌｍ／Ｗ）に対する各波長の視感度の比率を表す正規化されたパラメータである。
ＲＧＢの場合、緑（Ｇ）の比視感度が最も高い。また、青（Ｂ）については、日本人の比視感度より欧米人の比視感度が相対的に高いとされる。
したがって、ある色を表示する画面の1つの画素ユニット内で1つの画素に滅点欠陥が発生した場合、その画素が緑（Ｇ）の場合は欠陥が目立ちやすく、その他の色（赤（Ｒ）や青（Ｂ））の場合は、緑（Ｇ）の場合より目立ちにくい。このためＲＧＢの３原色表示の場合、「比視感度が最も高い特定色」とは緑（Ｇ）といっても差し支えない。
【０１０４】
図１３（Ａ）に、「滅点となり易い特定色」の一例として、有機多層膜の総膜厚が最も小さい青（Ｂ）の画素内の「組数」を、他の色の画素内の「組数」より多くした場合について、１画素ユニット分の等価回路図を示す。また、図１３（Ｂ）に、「比視感度が最も高い特定色」の一例として、緑（Ｇ）の画素内の「組」数を、他の色の画素内の「組」数より多くした場合について、１画素ユニット分の等価回路図を示す。
図１３では、より多い「組数」を２としているが、この数は、より少ない「組数」１より大きければよく、２以上の任意である。
なお、「組」には、ここではサンプリングトランジスタＭｓを含めていないが、含めてもよい。
【０１０５】
図１３（Ａ）の場合を例として、図１４（Ａ）に画素回路の主領域区分と、図１４（Ｂ）に主領域区分より上層の主に有機発光ダイオードＯＬＥＤの配置領域区分とを示す。このように、画素回路の要素（トランジスタ、キャパシタおよび有機発光ダイオード）が全て同じ区分に配置されなくともよい。この図示例では、図１４（Ｂ）に示す有機発光ダイオードＯＬＥＤの配置区分はＲＧＢでほぼ同じ面積であるが、図１４（Ａ）に示すトランジスタやキャパシタの配置区分が、「組数」を２とした青（Ｂ）画素のみ他の２色より大きくなっている。
このように配置区分を素子回路要素で分けると、「組数」を多くしたことにより素子回路要素の配置スペース確保がしやすくなるという利点がある。
【０１０６】
＜平面および断面の構造例＞
ここで、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。なお、ここでの説明では、「組数」が１の、例えば赤（Ｒ）画素について説明することから、図を見やすくするため配置領域一杯に画素回路要素を配置しているが、組数を多くする場合には、配置領域が広がる等の対策によって配置スペースの確保を行う。
【０１０７】
図１５（Ａ）と図１５（Ｂ）は、第ｉ行,第ｊ列の画素回路３(i,j)についての平面パターンを示すものである。図１５（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図１５（Ａ）は、最上層のカソード電極（全面形成）を含む有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。
また、図１６（Ａ）は、図１５（Ａ）のＡ−Ａ線の概略断面図、図１６（Ｂ）は、図１５（Ａ）と図１５（Ｂ）のＢ−Ｂ線の概略断面図である。
【０１０８】
図１６（Ａ）および図１６（Ｂ）において、不図示のガラス等からなる基板上に直接または他の膜を介して下地層１０（絶縁層の一種）が形成されている。
図１６（Ｂ）に示す断面において、下地層１０の上に所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属層からなるゲート電極１１Ａが形成されている。図１６（Ｂ）の断面は、図５等の駆動トランジスタＭｄの形成箇所を示しているが、図１５（Ａ）に示すように、サンプリングトランジスタＭｓの形成箇所にも、大きさが若干異なるゲート電極１１Ｄが同様に形成されている。
【０１０９】
一方、図１６（Ａ）に示す断面において、ゲート電極１１Ａと同じ階層で同じ材質のゲートメタル層（ＧＭ）からなる第１高融点金属配線層１１Ｂおよび第２高融点金属配線層１１Ｃが、下地層１０上に形成されている。第１高融点金属配線層１１Ｂと第２高融点金属配線層１１Ｃは、図１５（Ａ）に示すように、画素内では離間しているが、隣接画素間では連続している。つまり、図１５（Ａ）に示す第１高融点金属配線層１１Ｂは、列方向の一方（図１５（Ａ）のより下方）に連続する他の不図示の画素における第２高融点金属配線層１１Ｃ（不図示）とパターンとして繋がっている。同様に、図１５（Ａ）に示す第２高融点金属配線層１１Ｃは、列方向の他の一方（図１５（Ａ）のより上方）に連続する他の不図示の画素の第１高融点金属配線層１１Ｂ（不図示）とパターンとして繋がっている。
【０１１０】
ゲート電極１１Ａの表面（図１６（Ｂ））、第１高融点金属配線層１１Ｂおよび第２高融点金属配線層１１Ｃの表面（図１６（Ａ））を覆うように、下地層１０上の全面に、ゲート絶縁膜１２が形成されている。
図１６（Ｂ）に示す断面において、ゲート絶縁膜１２上には、例えばアモルファスシリコン（Ｐチャネル型ＴＦＴの場合、ポリシリコンでも可能）からなる、駆動トランジスタＭｄのＴＦＴ層１３Ａが形成されている。図１５（Ａ）に示すように、サイズが異なるがサンプリングトランジスタＭｓのＴＦＴ層１３Ｂが、同様にして形成されている。図１６（Ｂ）のＴＦＴ層１３Ａには、逆導電型の不純物が導入されて互いに分離したソース（Ｓ）とドレイン（Ｄ）の各領域が形成されている。このことはＴＦＴ層１３Ｂにおいても同様である。
【０１１１】
ゲート絶縁膜１２には、図１６（Ａ）の断面における、第１高融点金属配線層１１Ｂの端部上でコンタクトホール１２Ａが形成されている。同様に、第２高融点金属配線層１１Ｃの端部上でコンタクトホール１２Ｃがゲート絶縁膜１２に形成されている。
各配線接続部に１個ずつ、合計２個のコンタクトホール１２Ａと１２Ｂは、高融点金属配線層とその上の上層配線層とを接続する第１コンタクトホール（１ＣＨ）である。
具体的には、第１高融点金属配線層１１Ｂの端部が、コンタクトホール１２Ａを介して、ゲート絶縁膜１２上に設けられ、例えばアルミニウム（ＡＬ）からなる上層配線層１４Ｂの一方端部に接続されている。また、第２高融点金属配線層１１Ｃの端部が、コンタクトホール１２Ｃを介して、ゲート絶縁膜１２上に設けられている上記上層配線層１４Ｂのもう片方の端部に接続されている。
【０１１２】
第１高融点金属配線層１１Ｂの上方に、ゲート絶縁膜１２を介して絶縁され、また、上層配線層１４Ｂとパターンで分離された高電位Ｖｃｃ＿Ｈの供給線（以下、電源電圧供給線ＶＤＤＬと表記）が設けられている。電源電圧供給線ＶＤＤＬは、図５において水平画素ライン駆動回路４１に接続され、駆動トランジスタＭｄのドレインに対し、高電位Ｖｃｃ＿Ｈと低電位Ｖｃｃ＿Ｌを交互に印加する配線である。このため、図１５（Ａ）に示すように、電源電圧供給線ＶＤＤＬの分岐線（同一符号ＶＤＤＬで表記）が、ＴＦＴ層１３Ａのドレイン（Ｄ）となる領域に電気的に低抵抗で接触している。一方、駆動トランジスタＭｄのソース（Ｓ）となる領域に対しては、電源電圧供給線ＶＤＤＬと同じ階層で同じ材質（アルミニウム（ＡＬ））からなる保持キャパシタＣｓの上部電極層１４Ｄが電気的に接触している。上部電極層１４Ｄは、図１５（Ａ）に示すように、ゲート電極１１Ａから連続する保持キャパシタＣｓの下部電極層とパターン上で重なっており、この部分でＭＩＳ(Metal-Insulator-Semiconductor)構造の保持キャパシタＣｓが形成されている。
【０１１３】
図１６（Ｂ）において、第２高融点金属配線層１１Ｃの上方に、ゲート絶縁膜１２を介して絶縁され、また、上層配線層１４Ｂとパターンで分離されたサンプリングトランジスタＭｓの制御線ＳＡＭＬが設けられている。制御線ＳＡＭＬは、図５において書き込み信号走査回路４２に接続され、サンプリングトランジスタＭｓのゲートに対し、書込駆動パルスＷＳ(i)を印加する配線である。このため、図１５（Ａ）に示すように、１ｓｔコンタクトホール（１ＨＣ）；コンタクトホール１２Ｅを介して、制御線ＳＡＭＬが、下層のサンプリングトランジスタＭｓのゲート電極１１Ｄと接続されている。
【０１１４】
制御線ＳＡＭＬは、電源電圧供給線ＶＤＤＬと平行に行方向に長く配線されている。映像信号線ＤＴＬ(ｊ)は、制御線ＳＡＭＬとの交差部分で、第２高融点金属配線層１１Ｃを下方架橋とする構造（本明細書では“下方ブリッジ構造”と称する）を有する。同様に、映像信号線ＤＴＬ(ｊ)は、電源電圧供給線ＶＤＤＬとの交差部分で、第１高融点金属配線層１１Ｂを下方架橋とする構造（下方ブリッジ構造）を有する。
【０１１５】
なお、サンプリングトランジスタＭｓのＴＦＴ層１３Ｂのドレイン側に上層配線層１４Ｂがパターン上で接続され、ソース側に、アルミニウム（ＡＬ）からなり、図５の駆動トランジスタＭｄの制御ノードＮＤｃの一部を構成するセル内配線１４Ｅが接続されている。セル内配線１４Ｅは、１ｓｔコンタクトホール（１ＨＣ）；コンタクトホール１２Ｆを介して、下層の保持キャパシタＣｓの下部電極層と電気的に接続されている。
【０１１６】
このように形成されたアルミニウム（ＡＬ）の各種配線、即ち、電源電圧供給線ＶＤＤＬ、制御線ＳＡＭＬ、上層配線層１４Ｂ、上部電極層１４Ｄ、および、セル内配線１４Ｅを埋め込み、これらの段差を平坦化するための平坦化膜１５が全面に形成されている（図１６（Ｂ）参照）。
図１６（Ｂ）の断面に示すように、上部電極層１４Ｄ上の平坦化膜１５部分に、平坦化膜１５に形成された２ｎｄコンタクトホール（２ＨＣ）を導電材料で埋め込んだアノードコンタクト１５Ａが形成されている。
そして、平坦化膜１５上に形成され、アノードコンタクト１５Ａの端面に接触するアノード電極（ＡＥ）、アノード電極（ＡＥ）上に形成され、アノード電極（ＡＥ）より一回り小さい開口部１６Ａを有する保護膜１６、さらにその上を覆う有機多層膜（ＯＭＬ）、および、画素占有面積の全面にブランケット状に形成されたカソード電極（ＣＥ）が、この順に堆積され、これにより有機発光ダイオードＯＬＥＤが形成されている。
【０１１７】
以上の実施形態によれば、各画素ユニットにおいて、最も滅点になりやすい色の画素のみ、あるいは、比視感度が最も高い色の画素のみ、駆動トランジスタ、保持キャパシタ、有機発光ダイオードをそれぞれが持つ組を複数設ける構成とすることで滅点となりやすい複画素を滅点としない、あるいは、滅点となっても目立たなくすることができる。その結果。歩留まりを向上させることができる。
また、画素回路要素の配置区分（階層）を、組内の全ての要素（トランジスタ、キャパシタ、有機発光ダイオード）で共通としないで、最も配置効率が良いように、例えば有機発光ダイオードを形成する階層では、その他の素子を形成する階層より、組数が異なり画素間で、その面積比を小さくする。これにより、配置効率が向上するとともに、配線のラインとスペースを適性化して、ライン間ショートにより歩留まり低下を防止できるという利益が得られる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す図である。
【図２】本発明の実施形態に関わる＜画素回路１＞の基本構成図である。
【図３】本発明の実施形態に関わる＜画素回路２＞の基本構成図である。
【図４】有機発光ダイオードの特性を示すグラフと式を示す図である。
【図５】本発明の実施形態に関わる＜画素回路３＞の基本構成図である。
【図６】本発明の実施形態に関わる表示制御における各種信号や電圧の波形を示すタイミングチャートである。
【図７】サンプリングまでの動作説明図である。
【図８】第２閾値補正までの動作説明図である。
【図９】第３閾値補正までの動作説明図である。
【図１０】本発明の実施形態に関わるソース電位の時間推移のグラフである。
【図１１】発光期間までの動作説明図である。
【図１２】本発明の実施形態に関わる画素回路で、有機発光ダイオードに電極間ショートが生じた場合の等価回路図である。
【図１３】本発明の実施形態に関わる画素ユニット構成を示す図である。
【図１４】本発明の実施形態に関わり、画素回路要素の配置区分が異なる例を示す平面図である。
【図１５】本発明の実施形態に関わる画素回路の平面図である。
【図１６】本発明の実施形態に関わる画素回路の断面図である。
【符号の説明】
【０１１９】
１…有機ＥＬディスプレイ、２…画素アレイ、３…画素回路、４…Ｖスキャナ、１１Ａ等…電極、１２…ゲート絶縁膜、１２Ａ〜１２Ｋ…コンタクトホール、１４Ｂ…上層配線層、１４Ｄ…上部電極層、１４Ｅ…セル内配線、１５…平坦化膜、１５Ａ…アノードコンタクト、１６…保護膜、１６Ａ…開口部、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、ＯＬＥＤ…有機発光ダイオード、Ｍ１…駆動トランジスタ、Ｍｓ…サンプリングトランジスタ、Ｃｓ…保持キャパシタ、ＮＤｃ…制御ノード、ＶＳＣＡＮ１(i)等…スキャン信号、ＳＩＧ(j)…信号入力線、Ｖsig…データ電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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