(57)【特許請求の範囲】
【請求項１】
半導体基材上にＳＯＩ構造領域を囲む素子分離膜を形成する工程と、
前記ＳＯＩ構造領域の前記半導体基板上に第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層の上に形成する工程と、
前記ＳＯＩ構造領域と前記素子分離膜の境界付近の前記第１半導体層及び前記第２半導体層の第１の部分が残るように、前記ＳＯＩ構造領域内の前記第２半導体層と前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、
前記支持体穴と、前記ＳＯＩ構造領域内の素子領域と、前記第１半導体層及び前記第２半導体層の前記第１の部分と、前記素子分離膜とが覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記支持体穴の一部、前記素子領域上、前記素子分離膜上の前記支持体形成層が残るように、前記支持体形成層を第１のエッチングし、前記第１半導体層と前記第２半導体層の前記第１の部分を露出させる工程と、
前記第１のエッチングの後、前記第１半導体層及び第２半導体層を第２のエッチングし、前記第１半導体層及び前記第２半導体層の前記第１の部分を除去し、かつ、前記支持体形成層の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を第３のエッチングをすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方に絶縁膜を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の
一部を取り除く工程と、
を少なくとも含み、前記第２半導体層は、前記第１半導体層よりも前記第３のエッチングにより除去される速度が遅いことを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法において、
前記第１半導体層がシリコンゲルマニウム層で、前記第２半導体層がシリコン層である
ことを特徴とする半導体基板の製造方法。
【請求項３】
請求項１または２に記載の半導体基板の製造方法において、
前記第１のエッチングをする工程では、前記支持体穴の一部及び前記素子領域上の前記支持体形成層を覆う第１のフォトレジストパターンと、前記素子分離膜上の前記支持体層を覆う第２のフォトレジストパターンと、を形成する工程を含み、
前記第２のフォトレジストパターンは前記ＳＯＩ構造領域内には形成されないことを特徴とする半導体基板の製造方法。
【請求項４】
請求項１または２に記載の半導体基板の製造方法を行った後で、前記第２半導体層にトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。
一般に、バルクシリコン基板の全面にＳＯＩ構造を形成したＳＯＩ基板を用意して、このＳＯＩ構造の上に順次トランジスタを形成することが行われ、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。
また、非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。例えば、ＳＢＳＩ法を応用してバルクシリコン基板上に従来のバルクＣＭＯＳとＳＯＩ構造のＣＭＯＳを混載することを考えた場合には、まず、シリコン基板上に、酸化膜、窒化膜を順次形成する。次に、ＳＯＩ構造領域とバルク領域とを分離するための素子分離膜を形成する位置にある窒化膜を除去し、ＬＯＣＯＳ（Local oxidization of silicon）プロセスにより素子分離膜（ＬＯＣＯＳ膜）を形成する。続いて、窒化膜を除去した後に、ＳＯＩ構造領域の酸化膜を除去し、露出したシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上から支持体となる酸化膜などを成膜した後、素子領域形状を得るように周辺の酸化膜、シリコン層、シリコンゲルマニウム層をドライエッチングする。そして、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部にＳｉＯ2などの絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。
【０００３】
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この、シリコンゲルマニウム（ＳｉＧｅ）層をエッチングする過程において、素子分離膜であるＬＯＣＯＳ膜とＳＯＩ構造領域の境界付近で、シリコン（Ｓｉ）層と支持体形成膜が、ＬＯＣＯＳ膜側を支持部として片持ち支持される構造となっている。
【０００５】
例えば、このことについて図１４を用いて説明する。図１４はＳＯＩ構造を有する半導体基板の製造工程における途中の工程を示し、図１４（ａ）は模式平面図、図１４（ｂ）は同図（ａ）のＡ14−Ａ´14線に沿う模式断面図、図１４（ｃ）は同図（ｂ）の次工程の模式断面図である。
まず、シリコン基板８１に、ＳＯＩ構造領域となるＴ２を囲うように素子分離膜としてのＬＯＣＯＳ膜８４を形成し、続いて、シリコン基板８１上に、シリコンゲルマニウム層８５、シリコン層８６をエピタキシャル成長させる。このとき、所定の条件で成膜することにより、ＬＯＣＯＳ膜８４上にはシリコンゲルマニウムが成長せずに多結晶化したシリコンであるポリシリコン層８６ａが形成される。次に、ＳＯＩ構造領域に支持体穴８７を形成し、支持体穴８７を埋めて且つシリコン層８６及びポリシリコン層８６ａを覆うように支持体形成膜８８を形成してから、支持体形成膜８８上にフォトレジスト膜を形成する。そして、フォトレジスト膜をパターニングして支持体の外形形状及びＬＯＣＯＳ膜８４を覆う形状のフォトレジストパターン９１を形成する。そして、このフォトレジストパターン９１を介して支持体形成膜８８をエッチングすることにより、支持体８８ａを形成する（図１４（ｂ））。次に、図１４（ｃ）に示すように、シリコンゲルマニウム層８５を選択的にエッチングして、シリコン層８６が支持体８８ａに支持されシリコン層８６の下に空洞部Ｇ２が形成される。この、シリコンゲルマニウム層８５をエッチングする過程において、ＬＯＣＯＳ膜８４とＳＯＩ構造領域Ｔ２の境界付近のシリコン層８６の下にも空洞が形成され、シリコン層８６と支持体形成膜８８がＬＯＣＯＳ膜８４上のポリシリコン層８６ａに片持ち支持された状態となっている。
このように片持ち支持された状態のシリコン層８６及び支持体形成層８８はいずれも極薄いために非常に脆いので、後工程で脱落して他の部位に付着するなどの不具合を引き起こして半導体基板８０の製造歩留りを低下させる虞があった。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的は、バルクシリコン基板上に素子分離膜とＳＯＩ構造領域を有する半導体基板または半導体装置を製造する場合に、歩留りを低下させることなく安定した半導体基板または半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体基板の製造方法は、半導体基材上に、ＳＯＩ構造領域と素子分離膜とを形成する工程と、ＳＯＩ構造領域の半導体基板上に第１半導体層を形成する工程と、第１半導体層よりもエッチングの選択比が小さい第２半導体層を第１半導体層の上に形成する工程と、ＳＯＩ構造領域の一部の第２半導体層及び第１半導体層の一部を除去して半導体基材を露出させる支持体穴を形成する工程と、支持体穴を埋め、かつ第２半導体層が覆われるようにして半導体基材上に支持体形成層を形成する工程と、支持体穴と素子領域、及び素子分離膜を保護する領域を残して、その他の部分をエッチングすることにより、支持体及びこの支持体の下方に位置する第１、第２半導体層の端部の一部を露出させる開口面を形成する工程と、素子分離膜とＳＯＩ構造領域の境界付近の第１、第２半導体層を除去する工程と、開口面を介して第１半導体層をエッチングすることにより、素子領域の第２半導体層と半導体基材との間に空洞部を形成する工程と、空洞部内に埋め込み絶縁層を形成する工程と、第２半導体層の上方に絶縁膜を形成する工程と、第２半導体層の上方を平坦化処理し、第２半導体層上に位置する支持体の一部を取り除く工程と、を少なくとも含むことを主旨とする。
【０００８】
上記の製造方法によって半導体基板を製造する場合、第２半導体層や支持体形成層を形成するときに、それら各層は素子分離膜上にも積層して形成される。この素子分離膜上の第２半導体層や支持体形成層は、支持体及びこの支持体の下方に位置する第１、第２半導体層の端部の一部を露出させる開口面を形成する際の初期段階では、素子分離膜保護のために残す必要がある。本発明の半導体基板の製造方法によれば、例えば素子分離膜側のエッチングレジストのパターンをＳＯＩ構造領域に掛からないように素子分離膜上に形成することにより、素子分離膜とＳＯＩ構造領域の境界付近に第１、第２半導体層及び支持体形成層が残ることなく除去される。これにより、この後で第１半導体層をエッチングすることにより、素子領域の第２半導体層と半導体基材との間に空洞部を形成したときに、第２半導体層が片持ち支持された状態となって形成されることがない。従って、片持ち支持された状態で形成される各層端部が後工程で剥がれ落ちて製造途中の半導体基板に付着するなどの不具合が起こらないので、高歩留りにて安定した半導体基板の製造方法を提供することが可能となる。
【０００９】
本発明の半導体基板の製造方法は、第１半導体層がシリコンゲルマニウム層で、第２半導体層がシリコン層であることが望ましい。
【００１０】
この半導体基板の製造方法によれば、シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、シリコン層の下に空洞部を容易に形成することができる。
【００１１】
本発明の半導体装置の製造方法は、上記の半導体基板の製造方法を行った後で、第２半導体層にトランジスタを形成する工程を含むことを主旨とする。
【００１２】
この半導体装置の製造方法によれば、上記の製造方法による半導体基板を用いているので、ＳＯＩ構造領域の外周付近に、第２半導体層及び支持体形成膜が、素子分離膜上で片持ち支持された状態となって形成されることがない。これにより、片持ち支持された状態で形成される各層端部が後工程で剥がれ落ちて製造途中の半導体基板に付着するなどの不具合が起こらないので、高歩留りにて安定した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を具体化した実施形態について図面に従って説明する。
（第１の実施形態）
【００１４】
図１から図１３は本発明の第１実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図１から図１３の各図（ａ）は模式平面図であり、各図（ｂ）は同図の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。なお、本実施形態では、バルクシリコン基板上に従来のバルクＣＭＯＳとＳＯＩ構造のＣＭＯＳを混載する場合における、ＳＯＩ構造のＣＭＯＳの形成方法を説明しており、各図の外形を破断線で示している。
図１において、まず、半導体基材としてのバルクシリコンウエハであるシリコン基板１の表面全体にシリコン酸化膜（ＳｉＯ2）２を薄く形成し、その上の、後述するＳＯＩ構造領域Ｔとなる領域にシリコン窒化膜３をパターニングして形成する。
【００１５】
次に、図２に示すように、シリコン基板１を酸化することにより、素子分離膜としてのＬＯＣＯＳ膜４を形成する。ＬＯＣＯＳ膜４は、酸素を透過しないシリコン窒化膜３には形成されず、シリコン窒化膜３を囲む領域に平面視で矩形環状に形成される。このシリコン窒化膜３を形成した領域が、シリコン基板１上においてＳＯＩ構造の半導体素子を形成するためのＳＯＩ構造領域Ｔとなる。
【００１６】
次に、熱燐酸によりシリコン窒化膜３をエッチングする。熱燐酸は、シリコン窒化膜３はエッチングするがシリコン酸化膜２はエッチングしないという選択性を有するので、シリコン窒化膜３のみが除去され、シリコン酸化膜２が露出する（図３）。
【００１７】
次に、ＳＯＩ構造領域Ｔのシリコン酸化膜２を除去する。そして、第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層５を形成し、その上に第２半導体層としてのシリコン（Ｓｉ）層６を形成する。このシリコンゲルマニウム層５及びシリコン層６はそれぞれエピタキシャル成長によって形成する。このとき、シリコンゲルマニウム層５のエピタキシャル成長は、例えば加熱温度等を制御するなどして、ＬＯＣＯＳ膜４上にはシリコンゲルマニウム層が成長しない成膜条件で行なう。これにより、ＳＯＩ構造領域Ｔのシリコン基板１表面にはシリコンゲルマニウム層５、シリコン層６が順次積層され、ＬＯＣＯＳ膜４上には多結晶化したポリシリコン層６ａが形成される（図４）。
【００１８】
次に、シリコン基板１上にフォトレジストを塗布してパターニングし、ＳＯＩ構造領域Ｔ内に支持体穴形成用のフォトレジストパターン（図示せず）を形成する。そして、この支持体形成用フォトレジストパターンをマスクにして、シリコン層６とシリコンゲルマニウム層５とを順次エッチングする。さらに、露出したシリコン基板１の表面を所定量エッチングし、これにより支持体穴７を形成する。そして、支持体穴７を形成した後で、支持体穴形成用フォトレジストパターンを除去する（図５）。
【００１９】
次に、図６に示すように、ＣＶＤなどの方法によりシリコン基板１の上方全体に、支持体穴７を埋め込み、かつシリコン層６及びポリシリコン層６ａを覆うように、ＳｉＯ2などの支持体形成膜８を形成する。
【００２０】
次に、支持体形成膜８の上にフォトレジストを塗布し、支持体の平面形状にパターニングしてフォトレジストパターン２１を形成する。フォトレジストパターン２１は、支持体の平面形状パターンとともに、ＬＯＣＯＳ膜４をマスクするためのパターンを形成する。このとき、ＬＯＣＯＳ膜４をマスクするパターンは、ＳＯＩ構造領域Ｔとの境界よりもやや内側（ＬＯＣＯＳ膜側）からＬＯＣＯＳ膜４をマスクする形状に形成する。そして、このフォトレジストパターン２１をマスクにして支持体形成膜８をエッチングし、支持体８ａを形成する（図７）。これにより、ＬＯＣＯＳ膜４とＳＯＩ構造領域Ｔとの境界付近に形成されたシリコンゲルマニウム層５及びシリコン層６が、ＳＯＩ構造領域Ｔ上に残ることなく除去される。なお、ＬＯＣＯＳ膜４をマスクするパターンは、ＳＯＩ構造領域Ｔ上に掛からないようにできれば、ＳＯＩ構造領域Ｔとの境界上からＬＯＣＯＳ膜４上に形成してもよい。
【００２１】
続いて、シリコン層６とポリシリコン層６ａ、及びシリコンゲルマニウム層５を順次ドライエッチングし、さらに、露出されるシリコン基板１を所定量エッチングするまでエッチングを進める。このエッチングにより、図８に示すように、シリコン層６とシリコンゲルマニウム層５は支持体８ａ直下のシリコン基板１上にだけ残されるほかは除去される。また、支持体８ａ下方の側面１５は、シリコン層６とシリコンゲルマニウム層５が露出した開口面となっている。そして、エッチング終了後に、フォトレジストパターン２１を除去する。
【００２２】
続いて、図９に示すように、支持体８ａ下方の側面１５の開口面からフッ硝酸などのエッチング液をシリコン層６とシリコンゲルマニウム層５に接触させることにより、シリコンゲルマニウム層５を選択的にエッチングして除去する。これにより、シリコン基板１とシリコン層６との間に空洞部Ｇ１を形成する。シリコンはシリコンゲルマニウムよりエッチングの選択比が小さいので、シリコン層６を残してシリコンゲルマニウム層５を選択的にエッチングして除去することが可能である。このようにすることによって、支持体８ａにより、シリコン層６を支持する構造となる。
【００２３】
続いて、図１０に示すようにシリコン基板１を熱酸化し、空洞部Ｇ１内にＳｉＯ2からなる埋め込み絶縁層（ＢＯＸ層）９を形成する。また、シリコン基板１の熱酸化に限らず、ＣＶＤを用いて埋め込み絶縁層１１を形成することも可能である。
次に、ＣＶＤなどの方法によりシリコン基板１の上方全面に素子間分離用のＳｉＯ2などの絶縁膜１０を形成してから、ＣＭＰ（化学的機械的研磨）などによりシリコン基板１の上方全面を平坦化処理し、絶縁膜１０の一部を取り除く（図１１）。ＣＭＰは、薬液による化学的なエッチングと、研磨材による機械的な研磨を行なうことにより平坦化するものであり、絶縁膜１０とポリシリコン層６ａの化学的性質の差を利用すれば、ポリシリコン層６ａをＣＭＰのストッパとして用いることができる。
なお、本実施形態では、絶縁膜１０を、支持体８ａの上面まで達しない位置まで平坦化処理する例を示したが、ポリシリコン層６ａの高さを制御することなどにより、支持体８ａの一部を取り除く深さまで平坦化してもよい。
【００２４】
次に、ＳＯＩ構造領域Ｔを露出させるようにパターニングされた図示しないフォトレジストパターンを形成してから、シリコン基板１の上面のＳＯＩ構造領域Ｔをエッチングする（図１２）。このエッチングでは、ＳＯＩ構造領域Ｔの絶縁膜１０と支持体８ａの上面を、シリコン層６の上面が露出する深さまで略均一に除去する。これにより、シリコン層６の上面が露出し、且つ、シリコン層６が絶縁膜１０及び埋め込み絶縁層９で素子分離されたＳＯＩ構造をシリコン基板１に形成することができる。以上のようにして、シリコン基板１にＳＯＩ構造を有する半導体基板２０を得ることができる。
なお、本実施形態では説明を省略したが、バルクシリコンウエハであるシリコン基板１上のＳＯＩ構造領域Ｔ以外の領域に、当然のことながらＳＯＩ構造を形成せずに通常のＭＯＳ素子を形成することが可能である。従って、シリコン基板１に、ＳＯＩ構造を有する半導体素子と、ＳＯＩ構造をとらない半導体素子を混載させた半導体基板２０を製造することができる。
【００２５】
以上のように、本実施形態の半導体基板２０の製造方法によれば、支持体８ａを形成する工程で、まず、支持体形成層８上に、支持体８ａの平面形状パターンと、ＬＯＣＯＳ膜４をマスクするためのパターンとを有するフォトレジストパターン２１を形成した。このとき、ＬＯＣＯＳ膜４をマスクするパターンは、ＳＯＩ構造領域Ｔよりも外側即ちＬＯＣＯＳ膜４の端部よりもやや内側に形成してＳＯＩ構造領域Ｔに掛からないようにした。そして、このフォトレジストパターン２１をマスクにして、支持体形成膜８をエッチングして支持体８ａを形成し、さらに、ＳＯＩ構造領域Ｔのシリコン層６、ポリシリコン層６ａ、およびシリコンゲルマニウム層５を順次エッチングしていく製造方法とした。
この構成によれば、ＳＯＩ構造領域の外周付近に、シリコン層６及び支持体形成膜８が、ＬＯＣＯＳ膜４上で片持ち支持された状態となって形成されることがない。従って、片持ち支持された状態で形成される各層端部が後工程で剥がれ落ちて製造途中の半導体基板に付着するなどの不具合が起こらないので、高歩留りにて安定した半導体基板の製造方法を提供することが可能となる。
（第２の実施形態）
【００２６】
次に本発明の第２の実施形態として半導体装置の製造方法について説明する。
半導体装置の製造方法は、上記図１から図１２で説明した半導体基板の製造方法に続いて、図１３に示すようなトランジスタを形成する。
図１３は本発明の第２実施形態に係る半導体装置の製造方法を示す模式図である。図１３（ａ）は模式平面図であり、図１３（ｂ）は同図の（ａ）におけるＡ13−Ａ´13断線に沿う模式断面図である。
【００２７】
まず、シリコン層６の表面の熱酸化を行いシリコン層６の表面にゲート絶縁膜１２を形成する。そして、ＣＶＤなどの方法によりゲート絶縁膜１２が形成されたシリコン層６上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜１２の上にゲート電極１３を形成する。
次に、ゲート電極１３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層６内にイオン注入することにより、ゲート電極１３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層（図示せず）をシリコン層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成されたシリコン層６上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極１３の側壁にサイドウォール（図示せず）をそれぞれ形成する。そしてゲート電極１３およびサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層３内にイオン注入することにより、サイドウォールの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層（図示せず）をシリコン層６に形成したトランジスタが形成される。このようにしてＳＯＩ構造の半導体装置４０が完成する。
【００２８】
以上のように、この半導体装置４０の製造方法によれば、上記第１の実施形態の製造方法による半導体基板２０を用いているので、ＳＯＩ構造領域Ｔの外周付近に、シリコン層６及び支持体形成膜８が、ＬＯＣＯＳ膜４上で片持ち支持された状態となって形成されることがない。これにより、片持ち支持された状態で形成される各層端部が後工程で剥がれ落ちて製造途中の半導体基板に付着するなどの不具合が起こらないので、高歩留りにて安定した半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図２】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図３】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図４】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図５】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図６】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図７】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図８】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図９】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図１０】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図１１】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図１２】本発明の実施形態に係る半導体基板の製造方法を説明する模式工程図。
【図１３】本発明の実施形態に係る半導体装置の製造方法を説明する模式工程図。
【図１４】発明が解決しようとする課題を説明する説明図。
【符号の説明】
【００３０】
１，８１…半導体基材としてのシリコン基板、４，８４…素子分離膜としてのＬＯＣＯＳ膜、５，８５…第１半導体層としてのシリコンゲルマニウム層、６，８６…第２半導体層としてのシリコン層、６ａ，８６ａ…第２半導体層としてのポリシリコン層、Ｔ，Ｔ２…ＳＯＩ構造領域、７，８７…支持体穴、８，８８…支持体形成膜、８ａ，８８ａ…支持体、Ｇ１，Ｇ２…空洞部、９，８９…埋め込み絶縁層、１２…トランジスタを構成するゲート絶縁膜、１３…トランジスタを構成するゲート電極、１５…開口面、２０，８０…半導体基板、４０…半導体装置。
【図１】
0004792956.tif 000002
【図２】
0004792956.tif 000003
【図３】
0004792956.tif 000004
【図４】
0004792956.tif 000005
【図５】
0004792956.tif 000006
【図６】
0004792956.tif 000007
【図７】
0004792956.tif 000008
【図８】
0004792956.tif 000009
【図９】
0004792956.tif 000010
【図１０】
0004792956.tif 000011
【図１１】
0004792956.tif 000012
【図１２】
0004792956.tif 000013
【図１３】
0004792956.tif 000014
【図１４】
0004792956.tif 000015