(57)【特許請求の範囲】
【請求項１】
外部負荷からの信号源を緩衝して分離する装置であって、該装置は、該信号源からの入力信号を受け取る信号入力端子と、該入力信号に対応する出力信号を該外部負荷に提供する信号出力端子とを有しており、該装置はさらに、
第１のエミッタ電流を第１の駆動トランジスタに提供し、第１のバイアス電流を第１の出力トランジスタに提供する第１のバイアス電流源と、
第２のエミッタ電流を第２の駆動トランジスタから受け取り、第２のバイアス電流を第２の出力トランジスタから受け取る第２のバイアス電流源とからなり、該入力信号は該第１の駆動トランジスタと該第２の駆動トランジスタにバイアスをかけ、該出力端子は該第１の出力トランジスタのエミッタと該第２の出力トランジスタのエミッタとに電気的に接続されており、該装置はさらに、
制御電圧源を通じて流れる制御電流と制御電圧源にわたる制御電圧により特徴付けられる制御電圧源であって、該制御電圧は、制御電流の様々な値について一定に保たれ、該制御電圧源は、該第１の駆動トランジスタのエミッタと該第２の駆動トランジスタのエミッタとの間に電気的に接続され、該第１のバイアス電流と該第２のバイアス電流は、該制御電圧の所定の関数として変化し、
該第１及び第２の駆動トランジスタの各々のエミッタ面積は、該第１及び第２の出力トランジスタの各々のエミッタ面積より小さいことを特徴とする装置。
【請求項２】
請求項１に記載の装置において、該第１の駆動トランジスタはＰＮＰタイプのトランジスタを含み、該第２の駆動トランジスタはＮＰＮタイプのトランジスタを含み、該第１の出力トランジスタはＮＰＮタイプのトランジスタを含み、該第２の出力トランジスタはＰＮＰタイプのトランジスタを含むことを特徴とする装置。
【請求項３】
請求項１に記載の装置において、該装置はさらに、該第１の出力トランジスタのコレクタと該第２の出力トランジスタのコレクタとの間に電気的に接続された供給電圧源を含むことを特徴とする装置。
【請求項４】
請求項１に記載の装置において、該所定の関数はほぼ指数的な関係を含むことを特徴とする装置。
【請求項５】
請求項１に記載の装置において、該第１の出力トランジスタを通る静止電流と該第２の出力トランジスタを通る静止電流とは、該第１の電流源および該第２の電流源から実質的に独立していることを特徴とする装置。
【請求項６】
請求項１に記載の装置において、該制御電圧源は、抵抗器と、ＰＮＰタイプのトランジスタと、ＮＰＮタイプのトランジスタとを含み、該抵抗器は該ＰＮＰタイプのトランジスタのコレクタと該ＮＰＮタイプのトランジスタのコレクタとの間に電気的に接続されており、該ＰＮＰタイプのトランジスタのベースは該ＮＰＮタイプのトランジスタの該コレクタに電気的に接続されており、該ＮＰＮタイプのトランジスタのベースは該ＰＮＰタイプのトランジスタの該コレクタに電気的に接続されており、該ＰＮＰタイプのトランジスタのエミッタは該第１の駆動トランジスタの該エミッタに電気的に接続されており、該ＮＰＮタイプのトランジスタのエミッタは該第２の駆動トランジスタの該エミッタに電気的に接続されていることを特徴とする装置。
【請求項７】
外部負荷からの信号源を緩衝して分離する装置であって、該装置は、該信号源からの入力信号を受け取る信号入力端子と、該外部負荷に出力信号を提供する信号出力端子とを有しており、該装置はさらに、
第１の静止コレクタ電流を有する第１のＮＰＮタイプのトランジスタと、第２の静止コレクタ電流を有する第１のＰＮＰタイプのトランジスタとを含む出力段からなり、該第１のＮＰＮタイプのトランジスタのエミッタは該第１のＰＮＰタイプのトランジスタのエミッタに電気的に接続されており、該第１のＮＰＮタイプのトランジスタのコレクタは第１の電圧供給源に接続されており、該第１のＰＮＰタイプのトランジスタのコレクタは第２の電圧供給源に接続されており、該装置はさらに、
入力段からなり、該入力段は、
Ｉ．第２のＰＮＰタイプのトランジスタと第１の電流源とを含み、第２のＰＮＰタイプのトランジスタのエミッタは第１の電流源出力端子と第１のＮＰＮタイプのトランジスタのベースとに電気的に接続されており、第２のＰＮＰタイプのトランジスタのコレクタは該第２の電圧供給源に電気的に接続されており、第２のＰＮＰタイプのトランジスタのベースは該信号入力端子に電気的に接続されており、第１の電流源入力端子は該第１の電圧供給源に電気的に接続されており、
ＩＩ．第２のＮＰＮタイプのトランジスタと第２の電流源とを含み、第２のＮＰＮタイプのトランジスタのエミッタは第２の電流源入力端子と第１のＰＮＰタイプのトランジスタのベースとに電気的に接続されており、第２のＮＰＮタイプのトランジスタのコレクタは該第１の電圧供給源に電気的に接続されており、第２のＮＰＮタイプのトランジスタのベースは該信号入力端子に電気的に接続されており、第２の電流源出力端子は該第２の電圧供給源に電気的に接続されているものであり、該装置はさらに、
制御電圧源を通じて流れる制御電流と制御電圧源にわたる制御電圧により特徴付けられる制御電圧源からなり、
該制御電圧は、制御電流の様々な値について一定に保たれ、該制御電圧源は正の端子と負の端子とを有しており、該正の端子は該第１のＮＰＮタイプのトランジスタのベースに電気的に接続されており、該負の端子は該第１のＰＮＰタイプのトランジスタのベースに電気的に接続されており、該第１の静止コレクタ電流と該第２の静止コレクタ電流とは、該制御電圧の所定の関数として変化し、
該第２のＮＰＮおよびＰＮＰトランジスタの各々のエミッタ面積は、該第１のＮＰＮおよびＰＮＰトランジスタの各々のエミッタ面積より小さいことを特徴とする装置。
【請求項８】
請求項７に記載の装置において、該所定の関数はほぼ指数的な関係を含むことを特徴とする装置。
【請求項９】
請求項７に記載の装置において、該制御電圧源は、抵抗器と、第３のＰＮＰタイプのトランジスタと、第３のＮＰＮタイプのトランジスタとを含み、該抵抗器は、該第３のＰＮＰタイプのトランジスタのコレクタと該第３のＮＰＮタイプのトランジスタのコレクタとの間に電気的に接続されており、該第３のＰＮＰタイプのトランジスタのベースは該第３のＮＰＮタイプのトランジスタの該コレクタに電気的に接続されており、該第３のＮＰＮタイプのトランジスタのベースは該第３のＰＮＰタイプのトランジスタの該コレクタに電気的に接続されており、該第３のＰＮＰタイプのトランジスタのエミッタは該第１の駆動トランジスタの該エミッタに電気的に接続されており、該第３のＮＰＮタイプのトランジスタのエミッタは該第２の駆動トランジスタの該エミッタに電気的に接続されていることを特徴とする装置。
【請求項１０】
外部負荷からの信号源を緩衝し分離する緩衝段であって、該緩衝段は、該信号源から入力信号を受け取る信号入力端子と、該入力信号に対応する出力信号を該外部負荷に提供する信号出力端子とを有しており、該緩衝段は、
所定のバイアス電流で動作するようにそれぞれ配置された少なくとも２つの駆動トランジスタを含む入力部と、
所定の静止電流で動作するようにそれぞれ配置された少なくとも２つの出力トランジスタを含む出力部と、
電圧源を通じて流れる制御電流と電圧源にわたる制御電圧により特徴付けられる制御電圧源からなり、
該制御電圧は、制御電流の様々な値について一定に保たれ、該電圧源は、該入力部と該出力部とに接続されており、該駆動トランジスタを通って流れるバイアス電流の大きさからはほぼ独立して、該出力トランジスタを通って流れる静止電流を設定するように構成され配置され、
該駆動トランジスタの各々のエミッタ面積は、該出力トランジスタの各々のエミッタ面積より小さいことを特徴とする緩衝段。
【請求項１１】
請求項１０に記載の緩衝段において、該電圧源から提供された電圧を調節することが、該２つの駆動トランジスタを通るバイアス電流を異なった比率で分割させることを特徴とする緩衝段。
【請求項１２】
請求項１０に記載の緩衝段において、動作において、該駆動トランジスタのそれぞれのバイアス電流とコレクタ電流との間の差電流は該電圧源を通って流れることを特徴とする緩衝段。
【請求項１３】
請求項１０に記載の緩衝段において、該駆動トランジスタの該ベースは共に接続されており、緩衝段の該入力を形成することを特徴とする緩衝段。
【請求項１４】
請求項１０に記載の緩衝段において、該出力トランジスタの該エミッタは共に接続されており、緩衝段の該出力を形成することを特徴とする緩衝段。
【請求項１５】
請求項１０に記載の緩衝段において、該緩衝段はさらに該駆動トランジスタのそれぞれを通るバイアス電流を提供する電流源を含むことを特徴とする緩衝段。
【請求項１６】
請求項１０に記載の緩衝段において、バイアス電流の少なくともいくつかが該駆動トランジスタを通って流れるように、該駆動トランジスタのそれぞれの該エミッタは電流源に接続されていることを特徴とする緩衝段。
【請求項１７】
請求項１０に記載の緩衝段において、該電圧源は該駆動トランジスタの該エミッタ間、ならびに該出力トランジスタの該ベース間に接続されていることを特徴とする緩衝段。
【請求項１８】
請求項１０に記載の緩衝段において、該出力トランジスタは逆の導電性タイプであることを特徴とする緩衝段。
【請求項１９】
請求項１０に記載の緩衝段において、該電圧源は逆の導電性タイプの２つの電圧源トランジスタと、一方の電圧源トランジスタの該コレクタと他方の電圧源トランジスタの該ベースとの間、ならびに他方の電圧源トランジスタの該コレクタと一方の電圧源トランジスタの該ベースとの間に接続された抵抗器とを含むことを特徴とする緩衝段。
【請求項２０】
請求項１０に記載の緩衝段において、該駆動トランジスタを通るバイアス電流は等しいことを特徴とする緩衝段。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部負荷からの信号源を緩衝し分離する装置および方法に関し、特に、緩衝および分離の特性が内部バイアス電流源の変動と、内部で使用されている電圧源とからほぼ独立するように、外部負荷からの信号源を緩衝し分離する装置および方法に関する。
【０００２】
【従来の技術】
一般的に、信号源のパフォーマンスは、信号源の出力に接続された外部負荷の特性に依存する。外部負荷が可変特性を示すことが知られているときには、信号源の出力と外部負荷との間に緩衝器を設けることが望ましいことが多い。かかる緩衝器は、信号源を外部負荷から分離して、一定の中間負荷を提供し、それによって一定した信号源のパフォーマンスを確実にする。緩衝器はまた、信号源の出力に関連した優れた駆動能力を提供してもよい。増幅器および動作増幅器は、負荷依存信号源の例である。増幅器または動作増幅器は、受信信号を増幅して、増幅信号を外部負荷に与えることに使用される。増幅器または動作増幅器は通常、連続して接続された２つ以上の別個のブロックまたは段を含む。図１に示した動作増幅器の一実施例は、ｎ個の利得ブロックと１つの出力段とを有しており、ここでｎは１以上の整数である。
【０００３】
当該技術分野において知られた多数の出力段の平面形状（topology）とクラスがある。多数のより一般的な出力段の平面形状を本明細書では説明する。一般的に、ダイ(die)のサイズが小さいほど生産歩留まりがよく、結果的に物理的により小さい最終製品になるので、回路設計者は、シリコン・ダイのサイズを最小化することを追求する。そのため、シリコン内で出力段を実装するのに必要な総面積は、特定の平面形状を選択するときには重要な検討事項となる。したがって、各平面形状を計測するために、特定の出力段の平面形状の相対的サイズを比較することが適正な基準である。したがって、以下の例において相対的サイズを論ずる際には、出力段において使用されるトランジスタの最小トランジスタ幾何形状（そのエミッタの面積によって通常は定められる）を、１ｘの単位面積を有するものとして定義する。また、出力段の最大必要出力電流は１６ｍＡと仮定する。
【０００４】
１つの出力段の平面形状は、相補型エミッタ・ホロアを含み、これはOUTPUTノードに接続された負荷を駆動するために、ＮＰＮトランジスタおよびＰＮＰトランジスタを使用しており、図２に示してある。この例のために、出力トランジスタＱ１およびＱ２は、それぞれが８ｘの面積（最小の幾何形状トランジスタの面積の８倍）を有しており、入力トランジスタＱ３および電流源Ｉ１のそれぞれの最小サイズは１ｘであり、最大必要出力電流は１６ｍＡであると仮定する。トランジスタＱ１の最大基礎電流は、電流源Ｉ１から要求される電流の量を決定する。この例において、
【数１】
0004718016.tif 000002
ここで、βはトランジスタ電流利得である。通常、１６ｍＡのコレクタ電流での最小βは約４０である。クロスオーバ歪み(crossoever distortion)を最小にするために、Ｑ１およびＱ２を通る静止電流(quiescent current)は、数百μＡ程度であることが好ましく、よって、静止電流は、バイアス電流源Ｉ１によって提供されるバイアス電流（Ｉ１）に大きさが類似している。単純化のために、静止電流は電流源によって提供される電流Ｉ１に等しいと仮定する。静止電流を維持するために、バイアス電流源Ｖ１はトランジスタＱ１およびＱ２のベースの間に接続されている。明らかに、電池は電圧源Ｖ１の現実的な実施ではない。
【０００５】
図４で分かるように、電圧源Ｖ１の一実施例は２つのトランジスタＱ４およびＱ５を含み、これらのそれぞれがダイオードとして接続されていて、図３の電圧源Ｖ１の必要な電圧を提供するために、トランジスタＱ１およびＱ２と同じエミッタ面積を有する。しかし、図３に示した実施例は、３４ｘの総面積に、４個の大型のトランジスタ（Ｑ１＝Ｑ２＝Ｑ４＝Ｑ５＝８ｘ）と、入力トランジスタ（Ｑ３＝１ｘ）と、電流源（Ｉ１＝１ｘ）とを含む。したがって、この配置は、ＩＣ形式で実装するためには比較的大きなシリコン面積を必要とする。
【０００６】
図４に示した出力段の別の実施例においては、電圧源Ｖ１はＶBE乗算器の形式であり、後者は図３の実施例において示したトランジスタＱ４およびＱ５の面積よりも小さい面積を占める。ＶBE乗算器の２つの一般的な実施例を図４Ａおよび４Ｂに示した。図４Ａおよび４Ｂについて、トランジスタと電流源によって占められたシリコン面積は、それぞれ１９ｘと２０ｘであり、これは図３の実施例と比較して大きな削減である。しかし、図４Ａおよび４Ｂに示したＶ１の実施例は、数十ｋΩの範囲にある抵抗Ｒ１およびＲ２を含み、これらの実装は６ｘから１２ｘのシリコン面積を必要とするであろう。
【０００７】
図２から図４に示した出力段の実施例の全てに共通な欠点は、入力信号なしの動作増幅器の通常のアイドル状態である段の零電位出力が、出力電圧に相対的な約−１．３Ｖの入力に対応することである。これは、トランジスタＱ２およびＱ３に適切にバイアスをかけるために必要である。そのため、出力での負の電圧偏差は−（｜Ｖ−｜−１．３Ｖ）に制限され、ここでＶ−は負のレールに印加される電圧である。
【０００８】
図５は、出力段加回路の更に別の一般的な実施例を示しており、これは図２から４に示した実施例の出力電圧の振れの制限を克服している。しかし、図５の実施例は、全てのトランジスタが同じサイズでなければならないので、シリコン面積がより大きい（３４ｘ）ことを犠牲にして出力電圧の振れの制限を克服している。また、図５の実施例は、トランジスタＱ４のエミッタにおいて、付加的な電流源Ｉ２、整合電流源Ｉ１を必要とする。
【０００９】
図５の回路の３４ｘのシリコン面積は、ダーリントン・トランジスタ対(Darlington transistor pairs)を使用することにより２８ｘに縮小することができる。図６は、トランジスタＱ１〜Ｑ４のダーリントン対が図５のトランジスタＱ１と入れ替わっており、トランジスタＱ２〜Ｑ３のダーリントン対が図５のトランジスタＱ２と入れ替わっている平面形状を示している。更に、電流源Ｉ３およびＩ４は、ホスト動作増幅器内に既に存在していてもよく、出力段は２６ｘのシリコン面積に更に縮小することができるであろう。
【００１０】
図７に示した図６の回路の変形は、当該技術分野において知られているように、トランジスタＱ７およびＱ８のコレクタにおいて２つの抵抗器を付加して、２つの「ピーキング」電流源(peaking current sources)を形成している。図７の実施例の出力段の静止電流、すなわち、トランジスタＱ１およびＱ２のコレクタ電流は、電流源Ｉ１、Ｉ２、Ｉ３およびＩ４の整合および／または精度への依存が少ない。抵抗Ｒ１およびＲ２の値は通常小さく、結果的に、必要なシリコン面積も小さい。両方のピーキング電流源は連続しているが、Ｒ１およびＲ２は比較的良好に整合しなければならない。
【００１１】
図６および７に示した実施例内におけるダーリントン・トランジスタの構成は、２段階の緩衝しか提供しない図５のものに比べて、第３段階の緩衝を付加しているという利点を有する。この第３段階の緩衝が、増幅器と外部負荷との間に大きな分離を付加する。しかし、図６および７の実施例は、緩衝器の出力で利用可能な最大電圧の振れを犠牲にして、付加的な分離を得ている。図５に示した回路の出力は＋／−（｜Ｖsupply｜−０．８５Ｖ）の電圧の振れを示すが、図６の回路の出力電圧は＋／−（｜Ｖsupply｜−１．５Ｖ）だけ振れることしかできず、ここで、｜Ｖsupply｜＝｜Ｖ＋｜＝｜Ｖ−｜である。図７の回路の出力は、抵抗Ｒ１およびＲ２の全体にわたる余分な電圧降下のために、更に小さく振れることしかできない。
【００１２】
【発明の概要】
本発明は、外部負荷からの信号源を緩衝して分離する装置に関する。この装置は、図５に示した先行技術の装置と類似の方法で実行する出力段の形式であるが、より小さい面積を使用する。
【００１３】
本発明の一実施例によれば、外部負荷からの信号源を緩衝し分離するために緩衝段が設けられている。この段は、信号源から入力信号を受け取る信号入力端子と、入力信号に対応する出力信号を外部負荷に提供する信号出力端子とを有し、
所定のバイアス電流で動作するようにそれぞれ配置された、少なくとも２つの駆動トランジスタを含む入力部と、
所定の静止電流で動作するようにそれぞれ配置された、少なくとも２つの出力トランジスタを含む出力部と、
入力部および出力部に接続されており、駆動トランジスタを通って流れるバイアス電流の大きさからはほぼ独立して、出力トランジスタを通って流れる静止電流を設定するように構成され配置された電圧源とを含む。
【００１４】
一実施例においては、電圧源によって提供される電圧を調節することが、２つの駆動トランジスタを通るバイアス電流を、電圧源と一方の駆動トランジスタとを含む１つの経路と、電圧源と他方の駆動トランジスタとを含む第２の経路との間で、異なった比率で分割させる。
【００１５】
一実施例においては、出力トランジスタを通る静止電流は、駆動トランジスタ(driver transistor)のそれぞれのエミッタ面積が出力トランジスタのそれぞれのエミッタ面積よりも小さい限り、駆動トランジスタのそれぞれのエミッタ面積のサイズからはほぼ独立している。
【００１６】
一実施例においては、動作において、出力トランジスタのベース・エミッタ電圧の合計は、駆動トランジスタのベース・エミッタ電圧の合計に等しい。また、一実施例においては、駆動トランジスタのそれぞれのバイアス電流とコレクタ電流との間の異なった電流が、電圧源を通って流れる。
【００１７】
一実施例においては、駆動トランジスタのベースは共に接続されており、緩衝段の入力を形成する。
【００１８】
一実施例においては、出力トランジスタのエミッタは共に接続されており、緩衝段の出力を形成する。
【００１９】
一実施例においては、緩衝段は、駆動トランジスタのそれぞれを通るバイアス電流を提供する電流源をさらに含む。
【００２０】
一実施例においては、バイアス電流の少なくともいくつかが駆動トランジスタを通って流れるように、駆動トランジスタのそれぞれのエミッタは電流源に接続されている。
【００２１】
一実施例においては、電圧源が駆動トランジスタのエミッタ間、ならびに出力トランジスタのベース間に接続されている。
【００２２】
一実施例においては、出力トランジスタは逆の導電性タイプである。
【００２３】
一実施例においては、電圧源は逆の導電性タイプの２つの電圧源トランジスタと、一方の電圧源トランジスタのコレクタと他方の電圧源トランジスタのベースとの間、ならびに他方の電圧源トランジスタのコレクタと一方の電圧源トランジスタのベースとの間に接続された抵抗器とを含む。
【００２４】
一実施例においては、駆動トランジスタを通るバイアス電流は等しい。
【００２５】
本発明の別の実施例によれば、出力段の全ての電流はバイアス電流源から大きく独立しており、１つのソース、すなわち電圧源から制御されている。
【００２６】
好ましい一実施例においては、電圧源は単一の抵抗素子によって制御され、最終的には、出力段における全ての電流が同じ抵抗素子によって制御される。
【００２７】
好ましい一実施例においては、全ての電流を提供する電圧源は、１つの駆動トランジスタの出力と１つの出力トランジスタの入力との間に接続された一方の端子、および第２の駆動トランジスタの出力と第２の出力トランジスタの入力との間に接続された他方の端子とを有する２つの端末デバイスである。
【００２８】
別の実施例によれば、装置は、信号源から入力信号を受け取る信号入力端子と、入力信号に対応しており、外部負荷に出力信号を提供する信号出力端子とを含む。装置は、２つの電流源と、２つの駆動トランジスタと、２つの出力トランジスタと、制御電圧源とを含む。第１の電流源は、第１の駆動トランジスタへのエミッタ電流と、第１の出力トランジスタへのバイアス電流とを同時に提供する。第２の電流源は、第２の駆動トランジスタからのエミッタ電流と第２の出力トランジスタからのバイアス電流とを同時に受け取る。入力信号は、第１の駆動トランジスタと第２の駆動トランジスタの両方にバイアスを提供する。出力端子は、第１の出力トランジスタのエミッタと第２の出力トランジスタのエミッタの両方に電気的に接続されている。制御電圧源は、第１の駆動トランジスタのエミッタと第２の駆動トランジスタのエミッタとの間に電気的に接続されている。制御電圧源を通る電流は制御電圧の所定の関数として変化し、そのため、出力トランジスタの零入力コレクタ電流は、入力電流源および／または駆動トランジスタによって示されるあらゆるパラメータの変化にもかかわらず、ほぼ一定に保たれる。
【００２９】
本発明の好ましい一実施例によれば、第１の駆動トランジスタはＰＮＰタイプのトランジスタを含み、第２の駆動トランジスタはＮＰＮタイプのトランジスタを含み、第１の出力トランジスタはＮＰＮタイプのトランジスタを含み、第２の出力トランジスタはＰＮＰタイプのトランジスタを含む。
【００３０】
本発明の別の実施例においては、供給電力源は、第１の出力トランジスタのコレクタと第２の出力トランジスタのコレクタとの間に電気的に接続されている。
【００３１】
別の実施例においては、所定の関数はほぼ指数的な関係を含む。
【００３２】
更に別の実施例においては、制御電圧源は、抵抗器と、ＰＮＰタイプのトランジスタと、ＮＰＮタイプのトランジスタとを含む。この実施例においては、抵抗器はＰＮＰタイプのトランジスタのコレクタとＮＰＮタイプのトランジスタのコレクタとの間に電気的に接続されている。ＰＮＰタイプのトランジスタのベースは、ＮＰＮタイプのトランジスタのコレクタに電気的に接続されており、ＮＰＮタイプのトランジスタのベースは、ＰＮＰタイプのトランジスタのコレクタに電気的に接続されており、ＰＮＰタイプのトランジスタのエミッタは、第１の駆動トランジスタのエミッタに電気的に接続されており、ＮＰＮタイプのトランジスタのエミッタは、第２の駆動トランジスタのエミッタに電気的に接続されている。
【００３３】
本発明の上記の目的および他の目的、その様々な特徴、ならびに本発明自体は、以下の詳細な説明を付属の図面と共に読めば更に完全に理解されるであろう。
【００３４】
【発明の詳細な記述】
本発明は、信号源と外部負荷との間で分離を提供する改良型出力段に関する。図８に模式的に示した出力段１００の好ましい一実施例は、入力部１０２と、出力部１０４と、制御電圧源１０６とを含む。入力部１０２は信号源（図示せず）から入力信号を受け取り、この入力信号の関数として出力部１０４の動作を制御する。出力部１０４は外部負荷（図示せず）に高電流駆動能力を提供し、以下で明らかになるように、制御電圧源１０６は入力部１０２および出力部１０４に共通の構成要素である。本発明の一実施例によれば、制御電圧源１０６は、入力部１０２と出力部１０４の両方においてベース・エミッタ電圧の合計を固定し、入力部１０２における駆動トランジスタＱ３およびＱ４のバイアス電流とコレクタ電流との間の相違によって定められる電流の共通の経路を提供する。
【００３５】
入力部１０２は、ＰＮＰバイポーラ・トランジスタＱ３およびＮＰＮバイポーラ・トランジスタＱ４と、第１の電流源Ｉ１と、第２の電流源Ｉ２とを含む。トランジスタＱ３およびＱ４のベースは、電気的に共に接続されており、入力信号を受け取るために入力ポート１０８に接続されている。トランジスタＱ３のエミッタは第１の電流源Ｉ１の出力に電気的に接続されており、トランジスタＱ３のコレクタは負の電圧レール、すなわち第１の電圧供給源Ｖ−に電気的に接続されており、第１の電流源の入力は正の電圧レール、すなわち第２の電圧供給源Ｖ＋に電気的に接続されている。トランジスタＱ４のコレクタは、第２の電圧供給源Ｖ＋に電気的に接続されており、トランジスタＱ４のエミッタは第２の電流源Ｉ２の入力に電気的に接続されており、第２の電流源Ｉ２の出力は第１の電圧供給源Ｖ−に電気的に接続されている。
【００３６】
出力段１００の出力部１０４は、ＮＰＮバイポーラ・トランジスタＱ１とＰＮＰバイポーラ・トランジスタＱ２とを含む。トランジスタＱ１およびＱ２のエミッタは電気的に共に接続されており、出力信号を外部負荷に提供するために、出力ポート１１０に電気的に接続されている。トランジスタＱ１のコレクタは、第２の電圧供給源Ｖ＋に電気的に接続されており、トランジスタＱ２のコレクタは、第１の電圧供給原Ｖ−に電気的に接続されている。トランジスタＱ１のベースは、第１の電流源Ｉ１の出力とトランジスタＱ３のエミッタとに電気的に接続されている。トランジスタＱ２のベースは、第２の電流源１２の入力とトランジスタＱ４のエミッタとに電気的に接続されている。
【００３７】
制御電圧源１０６は正の端子と負の端子とを含む。制御電圧源１０６の正の端子はトランジスタＱ１のベースと、トランジスタＱ３のエミッタと、第１の電流源Ｉ１の出力とに電気的に接続されている。制御電圧源１０６の負の端子は、トランジスタＱ２のベースと、トランジスタＱ４のエミッタと、第２の電流源Ｉ２の入力とに電気的に接続されている。
【００３８】
本発明の一実施例によれば、制御電圧源１０６にかかる電圧Ｖ１は、所望の静止電流が出力トランジスタＱ１およびＱ２を通って流れるように設定される。電圧Ｖ１を調節することが、バイアス電流Ｉ１およびＩ２を、それぞれ、トランジスタＱ３と制御電圧源１０６とを含む経路と、トランジスタＱ４と制御電圧源１０６とを含む経路との間において異なった比率で分割させる。出力段１００における全ての電流は、大幅に電流源Ｉ１およびＩ２からは独立しており、制御電圧源１０６にかかる電圧Ｖ１によって制御することができる。また、トランジスタＱ３および制御電圧源１０６を含む経路と、トランジスタＱ４および制御電圧源１０６を含む経路との間における電流の分割は、トランジスタＱ３およびＱ４のそれぞれのエミッタ面積を変えることにより制御できる。トランジスタＱ３およびＱ４のそれぞれのサイズを変えること、および／または電流源Ｉ１および／またはＩ２を変えることは、トランジスタＱ１およびＱ２を通る静止電流に影響を与えない。これは、本発明と図５に示した先行技術の出力段との間の根本的な相違である。したがって、図８の実施例において、駆動トランジスタＱ３およびＱ４のそれぞれのエミッタ面積が出力トランジスタＱ１およびＱ２のそれぞれのエミッタ面積よりも小さい限り、駆動トランジスタＱ３およびＱ４のそれぞれのエミッタ面積は任意であって、出力トランジスタＱ１およびＱ２のそれぞれのエミッタ面積からは独立しており、大きな設計の自由度を提供する。駆動トランジスタＱ３およびＱ４のエミッタ面積が出力トランジスタＱ１およびＱ２のエミッタ面積よりも小さい場合には、Ｑ３およびＱ４のコレクタ電流は図５に示した回路における対応する電流よりも少ない。余分な電流が制御電圧ソース１０６を通って流れる。エミッタ面積はシリコン面積を直接的に意味するので、本発明は、図５に示した先行技術の回路を実装するために使用するシリコン面積よりも比較的小さいシリコン面積を使用する。
【００３９】
出力段１００の詳細な動作を説明するために、以下の表記を使用する。
Ｉc1、Ｉc2、Ｉc3、Ｉc4＝それぞれ、トランジスタＱ１、Ｑ２、Ｑ３およびＱ４のコレクタ電流。
ＩV1＝電圧源Ｖ１を通る電流。
ＩSN＝ＮＰＮトランジスタ飽和電流。
ＩSP＝ＰＮＰトランジスタ飽和電流。
ＶT＝熱電圧、２５．９ｍＶ。
β＝トランジスタ電流利得。
ｘ＝駆動トランジスタＱ３およびＱ４のそれぞれのエミッタ面積。
ｚ＝出力トランジスタＱ１およびＱ２のそれぞれのエミッタ面積。
【００４０】
一般的に、全てのトランジスタＱ１、Ｑ２、Ｑ３およびＱ４のコレクタ電流は次のように表すことができる。
【数２】
0004718016.tif 000003
【数３】
0004718016.tif 000004
【数４】
0004718016.tif 000005
【数５】
0004718016.tif 000006
ここで、ｚはトランジスタＱ１およびＱ２それぞれのエミッタ面積であり、ｘはトランジスタＱ３およびＱ４のそれぞれのエミッタ面積であり、ＶTは次のように定義される熱電圧である。
【数６】
0004718016.tif 000007
出力トランジスタＱ１およびＱ２のベース・エミッタ電圧の合計は、電圧源Ｖ１に等しい。
【数７】
0004718016.tif 000008
数式（７）は、数式（２）および（３）のトランジスタＱ１およびＱ２のベース・エミッタ電圧を代入することにより、次のように書き換えることができる。
【数８】
0004718016.tif 000009
任意のトランジスタのコレクタ電流は、そのベース電流とその電流利得βとの積に等しい。電流利得係数はトランジスタ毎に異なり、通常は４０から３００の範囲にある。結果的に、トランジスタＱ１、Ｑ２、Ｑ３およびＱ４のベース電流は、対応するコレクタ電流に比して小さく、そのため、最初の推定では、ベース電流は無視することができる。この場合に、出力トランジスタＱ１およびＱ２のコレクタ電流は等しいと考えることができる。したがって、静止電流Ｉqは次のように定義することができる。
【数９】
0004718016.tif 000010
静止電流は、出力段１００の入力で信号が与えられていないときに、出力トランジスタを通って（すなわち、トランジスタＱ１のコレクタからエミッタに、およびトランジスタＱ２のエミッタからコレクタに）流れるＤＣアイドル電流(DC idle current)である。定義（９）を数式（８）に代入すると、静止電流は次のように計算できる。
【数１０】
0004718016.tif 000011
数式（１０）は、静止電流が電圧源Ｖ１と出力トランジスタ・サイズとの関数であることを示している。数式（１０）は、静止電流が、駆動トランジスタＱ３およびＱ４のサイズ、ならびにバイアス電流源Ｉ１およびＩ２から独立していることも示している。このように独立していることは、大きな設計の自由度を提供し、駆動トランジスタのサイズとバイアス電流とは、出力トランジスタの静止電流およびサイズからは独立して選択できる。
【００４１】
駆動トランジスタＱ３およびＱ４のコレクタ電流は、バイアス制御電圧源１０６の関数として計算できる。トランジスタＱ３およびＱ４のベース・エミッタ電圧の合計は、数式（１１）に示したようにＶ１に等しい。
【数１１】
0004718016.tif 000012
数式（１１）は、数式（４）および（５）のトランジスタＱ３およびＱ４のベース・エミッタ電圧を代入することにより、次のように書き換えることができる。
【数１２】
0004718016.tif 000013
ほとんどのアプリケーションについて、バイアス電流源Ｉ１とＩ２とは等しい。バイアス電流源が等しくないケースは第２順位の効果と考えられ、以下で更に詳細に論ずる。バイアス電流ＩBは次のように定義できる。
【数１３】
0004718016.tif 000014
全てのトランジスタのベース電流が無視されるならば、電圧源１０６を通る電流は次のように計算できる（図８を参照）。
【数１４】
0004718016.tif 000015
【数１５】
0004718016.tif 000016
数式（１４）と（１５）を比較すると、トランジスタＱ３のコレクタ電流はトランジスタＱ４のコレクタ電流に等しいことが示される。したがって、電流Ｉc3およびＩc4は数式（１２）から次のように計算できる。
【数１６】
0004718016.tif 000017
数式（１０）を数式（１６）で割ると、静止電流とコレクタ電流との間に次の関係が求められる。
【数１７】
0004718016.tif 000018
数式（７）と（１１）とを比較すると、出力トランジスタのベース・エミッタ電圧の合計は、駆動トランジスタのベース・エミッタ電圧の合計に等しいことが示される。したがって、出力トランジスタＱ１およびＱ２のコレクタ電流の、駆動トランジスタＱ３およびＱ４のコレクタ電流に対する比は、それらの個々のエミッタ面積の比に等しくなければならず、それは数式（１７）で明確に表される。
【００４２】
静止電流とドライバ・コレクタ電流との間の関係と同じ関係が、図５に示した回路にも存在する。図５の場合には、駆動トランジスタのコレクタ電流は、バイアス電流源Ｉ１およびＩ２の電流に等しい。バイアス電流源Ｉ１とＩ２とが等しければ、Ｉc3＝Ｉc4＝ＩBである。しかし、図５の回路における駆動トランジスタのエミッタ面積のサイズの変化「ｘ」は、静止電流Ｉqの変化につながるであろう。これは、バイアス電流源が駆動トランジスタのみに接続されているために発生する。本発明の図８の実施例の場合には、駆動トランジスタのエミッタ面積のサイズに対する同じ変化は、静止電流Ｉqを変えないであろう。逆に、駆動トランジスタＩc3およびＩc4のコレクタ電流は、数式（１７）に従って変化する。駆動トランジスタのバイアス電流とコレクタ電流との間の「差分電流」は、電圧源１０６を通って流れる。制御電圧源１０６を通る電流は、数式（１６）を数式（１４）に代入することにより、次のように計算できる。
【数１８】
0004718016.tif 000019
上記のように、本発明の適切な動作は、制御電圧源１０６を通って流れる電流ＩV1が変化できるという事実に依存する。したがって、制御電圧源は、電流ＩV1が変化するときに、一定の電圧Ｖ１を維持できなければならない。図９は、図８の実施例において使用する制御電圧源１０６の好ましい実施例の略図を示している。トランジスタＱ１９およびＱ２０と抵抗器Ｒとは、抵抗器Ｒの値の関数として制御できる、ノードＡとＢ（図８および９の両方において参照されている）との間で電圧Ｖ１を生成する電圧源を形成する。ノードＡおよびＢにかかる電圧は、電圧源１０６を通って流れる広範囲な電流について比較的安定している。制御電圧源１０６のこの実施例を説明するために、出力段１００の詳細な動作を説明するために使用した表記に加えて、以下の表記を使用する。
ＶR＝抵抗Ｒにかかる電圧。
ＩR＝抵抗電流。
ｅ＝自然対数ベース、ｅ＝２．７１８。
ノードＡとＢとの間の電圧は、次のように計算できる。
【数１９】
0004718016.tif 000020
【数２０】
0004718016.tif 000021
数式（１９）および（２０）は、ベース・エミッタ電圧が加算され、抵抗器電圧がＶ(A-B)の合計値から減算されることを示しているので、コレクタ電流が増加すると、ベース・エミッタ電圧も上昇する。コレクタ電流のほとんど全てが抵抗器Ｒを通って流れる。コレクタ電流が増加すると、抵抗器Ｒにかかる電圧も上昇する。抵抗器電圧はベース・エミッタ電圧から減算されるので、これらは互いに取り消し合う傾向にあり、それによって、ノードＡおよびＢにかかる電圧が比較的安定した値で維持される。
【００４３】
より正確な形式では、コレクタ電流および抵抗器電流は次のように定義できる。
【数２１】
0004718016.tif 000022
【数２２】
0004718016.tif 000023
【数２３】
0004718016.tif 000024
ここで、ＩはノードＡ内に流れ込みノードＢを通って出る電流である。
【００４４】
数式（２１）、（２２）および（２３）を数式（２０）に代入すると、ノードＡとＢとの間の電圧は次のようになる。
【数２４】
0004718016.tif 000025
【００４５】
前述のように、ベース・エミッタ電圧と抵抗器電圧とは互いに取り消し合う傾向にあり、その取り消しが完全である特定の電流が存在する。この特定の電流は、電流に関して、ノードＡとＢとの間の電圧の導関数をゼロと等しくすることにより計算できる。
【数２５】
0004718016.tif 000026
【００４６】
Ｖ(A-B)に関する数式（２４）を数式（２５）に代入すると、次の数式が得られる。
【数２６】
0004718016.tif 000027
電流Ｉについて数式（２６）を求めると次のようになる。
【数２７】
0004718016.tif 000028
ここで、Ｉ0は、電圧取り消しが理想的である制御電圧源を通る名目電流(nominal current)である。
【００４７】
数式（２７）のＩ0を数式（２４）に代入すると、取り消しが完全であるノードＡおよびＢにかかる電圧は、次のように計算できる。
【数２８】
0004718016.tif 000029
数式（２８）は、カッコ内の最後の対数項の寄与が非常に小さいと気付くことにより単純化できる。βが１よりも非常に大きく（β＞＞１）、例のために、βmin＝１０であると仮定する。数百μＡの電流について、数式（２７）によれば、抵抗ＲはｋΩ（１０3）以下の程度である。トランジスタ飽和電流ＩSP(N)の大きさの程度は、約１０-16である。これらの数値を数式（２８）に使用すると、カッコ内の最初および最後の対数項を計算できる。最初の項は約２７であり最後の項は約０．１である。最初および最後の対数項の間には２次数の大きさの相違がある。したがって、最後の対数項は無視できる。また、対数関数１ｎ（ｅ）＝１の特性を考慮すると、数式（２８）は次のように書き換えることができる。
【数２９】
0004718016.tif 000030
上記の数式は、ノードＡとＢとの間の電圧が、抵抗Ｒによって設定できることを示している。同じ推定を使用すると、すなわち、ベース電流の効果を無視すると、電流Ｉに対するノードＡおよびＢにかかる電圧の依存を説明する数式（２４）は、次のように単純化できる。
【数３０】
0004718016.tif 000031
【００４８】
図１０は、数式（３０）で定義された電圧Ｖ(A-B)のプロットを示している。電圧源１０６にかかる電圧は、それを通過する電流が比較的広い範囲で掃引するときに、比較的安定したままである。
【００４９】
図１１および図１２は、電流が５０％および１００％にそれぞれ変化したときに、電圧源１０６にかかる電圧のエラーを示している。
【００５０】
図９の電圧源の特定の実施を含む図８の回路を、図１３に示した。制御電圧源１０６は、トランジスタＱ５およびＱ６ならびに抵抗器Ｒ１によって形成されている。電圧源トランジスタのエミッタ面積は、＿ｙ＿として定義される。上記の表記および参照指定子を使用すると、数式（３０）によって定義されたノードＡおよびＢにかかる電圧は、次のように表すことができる。
【数３１】
0004718016.tif 000032
トランジスタＱ５およびＱ６のベース電流を無視すると、ノードＡおよびＢにかかる電圧は、電圧源ＩV1を通って流れる電流が次の値を有しているときに、その電流からほぼ独立している。
【数３２】
0004718016.tif 000033
ここで、Ｉ0V1は、ノードＡおよびＢにかかる電圧が電流ＩV1から独立している名目電流である。
【００５１】
電流ＩV1に関する感度が最小である、ノードＡおよびＢにかかる電圧は、数式（３２）を数式（３１）に代入することにより計算される。
【数３３】
0004718016.tif 000034
出力トランジスタＱ１およびＱ２の静止電流は、電圧数式（３１）を数式（１０）に代入することにより、次のように評価される。
【数３４】
0004718016.tif 000035
静止電流は、ノードＡおよびＢに接続された電圧源を通って流れる電流の関数である。数式（３４）の指数関数における電流ＩV1は、静止電流の値を減少させる傾向にある。項ＩV1は指数関数を乗算し、静止電流の値を増加させる傾向にある。したがって、数式（３４）におけるこれら２つの項は互いに取り消し合う傾向にあり、静止電流をほぼ一定の値に維持する。ＩV1の関数としての電流Ｉqは、次のように数式（３２）を数式（３４）に代入することにより計算できる最大値を有する。
【数３５】
0004718016.tif 000036
図１４は、数式（３４）によって定義された静止電流のプロットを示している。結果として得られる曲線は、数式（３５）を使用して計算できる頂点（すなわち、最大値）を有する。電圧源を通る電流は広い範囲を掃引するが、静止電流は５％以内でほぼ安定していることに留意されたい。図１３に示した実施例の、図５に示した先行技術の回路との有意な比較のために、静止電流Ｉqは、バイアス電流源に対してプロットできる。バイアス電流源は、駆動トランジスタのコレクタ電流と電圧源を通る電流との合計である。
【数３６】
0004718016.tif 000037
典型的な先行技術の設計においては、バイアス電流源Ｉ１およびＩ２は等しいか、非常に近い値である。したがって、これらは全く等しいと仮定することが妥当である。この仮定の下で、駆動トランジスタのコレクタ電流も等しい。
【数３７】
0004718016.tif 000038
駆動トランジスタの静止電流とコレクタ電流との間の関係は、数式（１７）に示した。数式（３４）のＩqを数式（１７）に代入すると、駆動トランジスタＱ３のコレクタ電流は次のように計算される。
【数３８】
0004718016.tif 000039
数式（３８）を数式（３６）に代入すると、次の数式が得られる。
【数３９】
0004718016.tif 000040
数式（３９）はＩV1に関する分析的解を有していない。バイアス電流ＩBに対して静止電流Ｉqをプロットするために、まず数式（３９）を数値的に解いて、次にＩV1を数式（３４）に代入し、最後にＩqを計算する。図１３のこの好ましい実施例を図５の先行技術と比較するために、図５の出力トランジスタＱ１およびＱ２の静止電流も図１５においてプロットし、これで、符号１５２で示した図５の回路のＩqを、符号１５４で示した図１３の回路のＩqと比較する。好ましい実施例の場合には（図１３に示した）、静止電流はほぼ安定したままであるが、先行技術の回路の場合には（図５に示した）、静止電流はバイアス電流と共に直線的に増加する。
【００５２】
数式（１７）によれば、駆動トランジスタのコレクタ電流は静止電流に直線的に比例している。結果的に、駆動トランジスタのコレクタ電流は、バイアス電流に対して比較的安定しており、バイアス電流が変化した場合には、制御電圧源１０６（ノードＡとＢとの間に接続されている）を通って流れる余分な電流は、バイアス電流に直線的に比例する。この依存関係は、図１６に示した。この図は、バイアス電流源出力２０２と、バイアス電流源出力に対する制御電圧源２０４および駆動トランジスタ２０６を通る電流とをプロットしている。バイアス電流の関数としての静止電流については分析的解は存在しないので、バイアス電流に対する静止電流の感度は計算できない。しかし、バイアス電流と電圧源を通る電流との間の直線的関係を与えられると、電圧源を通る電流に対する静止電流の感度を計算することにより、良好な推定を行うことができる。
【数４０】
0004718016.tif 000041
数式（３４）を数式（４０）に代入すると、感度は次のように計算される。
【数４１】
0004718016.tif 000042
ＩV1に対するＩqの感度がゼロに等しいときに、静止電流は電圧源を通る電流から独立するようになる。これは、電圧源を通る電流が次の値を有するときに発生する。
【数４２】
0004718016.tif 000043
数式（４２）は数式（２７）と同等である。２つの異なったアプローチ、すなわち、
ｉ）電圧源を通って流れる電流に対する、ノードＡおよびＢにかかる電圧の依存を最小にすること、およびｉｉ）バイアス電流源に対する静止電流の依存を最小にすることを介して、問題を解くことにより同じ結果に達する。
【００５３】
数式（４２）を数式（３４）に代入すると、数式（３５）に示したように、出力トランジスタに関する名目的動作点が計算される。数式（３５）および（４２）を数式（３４）に代入すると、静止電流は以下の公式で得られる。
【数４３】
0004718016.tif 000044
数式（４３）は、相対的な単位で図１７でプロットされている。ｘ軸およびｙ軸は次のように定義される。
【数４４】
0004718016.tif 000045
【数４５】
0004718016.tif 000046
電圧源電流の＋／−３０％の変化は、静止電流を５％変化させるだけである点に留意されたい。
【００５４】
数式（４２）を数式（３９）に代入すると、バイアス電流は次のようになる。
【数４６】
0004718016.tif 000047
バイアス電流は通常、最大出力電流を、出力トランジスタの最小電流利得係数で割ることにより求められる。したがって、Ｒ１の抵抗値は、数式（４６）から次のように計算することができる。
【数４７】
0004718016.tif 000048
バイアス電流は、出力トランジスタの最大基礎電流よりも大きいか、それに等しくなければならない。したがって、数式（４６）は次のように書くことができる。
【数４８】
0004718016.tif 000049
トランジスタのエミッタ面積率に関する数式（４８）を解くと、結果は次のようになる。
【数４９】
0004718016.tif 000050
数式（３５）から、抵抗Ｒ１は次のように名目の静止電流の関数として表すことができる点に留意されたい。
【数５０】
0004718016.tif 000051
数式（５０）を数式（４９）に代入し、電圧源トランジスタのエミッタ面積「ｙ」を求めると、次のような結果になる。
【数５１】
0004718016.tif 000052
トランジスタ面積は整数であることが好ましい。したがって、電圧源トランジスタのエミッタ面積は、次のように概数で表すことが好ましい（整数関数は切り下げられるので、１を加えた）。
【数５２】
0004718016.tif 000053
出力トランジスタのサイズは固定されているので、どれが最も有効な駆動トランジスタおよび電圧源トランジスタのサイズかを判断する必要がある。総トランジスタ面積は次のとおりである。
【数５３】
0004718016.tif 000054
数式（５１）を数式（５３）に代入すると、総面積は、駆動トランジスタと出力・トランジスタのサイズの関数として次のように計算できる。
【数５４】
0004718016.tif 000055
数式５４によれば、駆動トランジスタが最小のサイズ１ｘであるときに、最小面積が得られる。
【００５５】
図５の回路に必要なトランジスタ面積は次のとおりである。
【数５５】
0004718016.tif 000056
数式（１７）を数式（５５）に代入し、図５において駆動コレクタ電流がバイアス電流に等しいことに注目すると、数式（５５）は次のようになる。
【数５６】
0004718016.tif 000057
新たな出力段平面形状で実現される面積の節約は、次のとおりである。
【数５７】
0004718016.tif 000058
数式（５４）および（５６）を数式（５７）に代入すると、面積の節約は次のようになる。
【数５８】
0004718016.tif 000059
【００５６】
本発明は、その主旨または本質的な特徴から逸脱することなく、他の特定の形式で実施してもよい。したがって、上記の実施例は例示的であるものと考えるべきであって、限定的と捉えるべきではない。本発明の範囲は、上記の説明によってではなく特許請求の範囲によって示されており、したがって、特許請求の範囲の意味および均等の範囲内に入る全ての変更は、特許請求に範囲内に包含されることを出願人は意図している。
【図面の簡単な説明】
【図１】  典型的な先行技術の動作増幅器の略図である。
【図２】  先行技術の相補型エミッタ・フォロアの出力段アーキテクチャの略図である。
【図３】  一般的な２トランジスタ・バイアス電圧源を有する先行技術の出力段アーキテクチャの略図である。
【図４】  Ａは、ＶBE乗算器出力段アーキテクチャの先行技術による実施の略図である。
Ｂは、ＶBE乗算器出力段アーキテクチャの別の先行技術による実施の略図である。
【図５】  先行技術の出力段アーキテクチャの更に別の一般的な実施例の略図である。
【図６】  図５に示した先行技術の出力段アーキテクチャの変形を示した略図である。
【図７】  図５に示した先行技術の出力段アーキテクチャの更に別の変形を示した略図である。
【図８】  本発明による改良型出力段アーキテクチャの略図である。
【図９】  図８の制御電圧源１０６の好ましい実施例の略図である。
【図１０】  図９の制御電圧源にかかる電圧のグラフである。
【図１１】  電流が５０％変化したときの、図９の制御電圧源にかかる電圧エラーのグラフである。
【図１２】  電流が１００％変化した場合の、図９の制御電圧源にかかる電圧エラーのグラフである。
【図１３】  図９の制御電圧源の実施例を含むように変更された、図８の出力段の略図である。
【図１４】  電圧源電流の関数としての、図１３の出力トランジスタを通る静止電流のグラフである。
【図１５】  図１３の出力トランジスタのバイアス電流に対する静止入力電流のグラフである。
【図１６】  バイアス電流源出力に対する、バイアス電流源出力、制御電圧源電流、および駆動トランジスタを通る電流をプロットしたグラフである。
【図１７】  制御電圧源を通る電流の変化率に対する、出力トランジスタ静止入力電流のエラー率のグラフである。
【図１】
0004718016.tif 000060
【図２】
0004718016.tif 000061
【図３】
0004718016.tif 000062
【図４】
0004718016.tif 000063
【図５】
0004718016.tif 000064
【図６】
0004718016.tif 000065
【図７】
0004718016.tif 000066
【図８】
0004718016.tif 000067
【図９】
0004718016.tif 000068
【図１０】
0004718016.tif 000069
【図１１】
0004718016.tif 000070
【図１２】
0004718016.tif 000071
【図１３】
0004718016.tif 000072
【図１４】
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【図１５】
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【図１６】
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【図１７】
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