(57)【特許請求の範囲】
【請求項１】
ディジタル回路と、該ディジタル回路と複数の配線を介して接続され、該複数の配線を介して供給されるディジタル値に基づいて制御及び／又は駆動されるアナログ回路とを有する集積回路において、
前記複数の配線の前記アナログ回路側に近接した位置に接続され、前記複数の配線の出力に基づいて検出値を生成し、出力する検出部と、
前記ディジタル回路内に設けられ、前記検出部から出力された前記検出値を保持するレジスタと、
前記レジスタに保持された前記検出部の前記検出値と前記複数の配線への入力に応じて予め設定された期待値との比較結果に応じて前記複数の配線の異常を判定する異常判定部とを有することを特徴とする集積回路。
【請求項２】
前記検出部は、前記複数の配線の出力の排他的論理和を前記検出値として出力する排他的論理和回路から構成されていることを特徴とする請求項１記載の集積回路。
【請求項３】
前記検出部は、二入力排他的論理和回路を複数階層に渡って接続することにより前記複数の配線の出力の排他的論理和を前記検出値として出力することを特徴とする請求項２記載の集積回路。
【請求項４】
前記ディジタル回路の動作が正常であることを確認した後に前記検出部及び前記異常判定部により前記配線の異常判定を行うことを特徴とする請求項１記載の集積回路。
【請求項５】
ディジタル回路と、該ディジタル回路と複数の配線を介して接続され、該複数の配線を介して供給されるディジタル値に基づいて制御されるアナログ回路とを有する集積回路の検査方法において、
前記複数の配線の前記アナログ回路側に近接した位置での前記複数の配線の出力に応じた検出値を検出して前記ディジタル回路に含まれるレジスタに出力し、
前記レジスタは前記検出値を保持し、
前記レジスタに保持された前記検出値と前記複数の配線への入力に応じて予め設定された期待値との比較結果に応じて前記複数の配線の異常を判定することを特徴とする集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路及びその試験方法に係り、特に、ディジタル回路とディジタル回路と複数の配線を介して接続され、複数の配線を介して供給されるディジタル値に基づいて制御されるアナログ回路とを有する集積回路及びその試験方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路での故障などの検査は、入力パッドにテスト信号を入力し、出力パッドの信号を検出し、出力パッドの出力信号と期待値とを比較することにより故障検出を行っていた。
【０００３】
図４は従来の集積回路の検査方法を説明するための図を示す。
【０００４】
集積回路１は、半導体基板１１上にディジタル回路２１及び入力パッド２２、出力パッド２３を形成した構成とされている。
【０００５】
このような集積回路１の検査方法は、従来、入力パッド２２からディジタル回路２１にテスト信号を入力し、回路２１を通して出力パッド２３から出力される検出信号を検出し、検出信号とディジタル回路２１のテスト信号に対する回路２１での期待値とを比較し、検出信号と期待値とが一致していれば回路２１が正常であると判断し、不一致であれば、ディジタル回路２１に異常があると判断していた。
【０００６】
なお、このとき、被検査回路の縮退故障を外部端子で観測するために被検査回路の任意の信号線を入力とするＥＸＯＲツリーを介して外部端子に接続する構成の半導体集積回路装置が提案されている（特許文献１、２参照）。
【特許文献１】特開平９−２４３７１０号公報
【特許文献２】特開平４−２１５０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかるに、従来の集積回路は、基本的にディジタル回路２１の故障を検査するものであった。一方、近年、別々の半導体チップから構成されていたディジタルブロックとアナログブロックとを１チップの半導体基板上に搭載したディジタル−アナログ混成半導体集積回路装置が開発されている。このような半導体集積回路では、ディジタルブロックとアナログブロックとを離間して配置し、配線エリア削減のため、信号線の間隔をできるだけ狭めて比較的長い信号線によって接続していた。また、ディジタルブロックとアナログブロックとを別々に検査する必要があった。
【０００８】
このため、従来のような入力パッドからテスト信号を入力し、出力パッドの検出信号を検出するような故障検査方法を採用することはできず、専用の検査パッドを用いてディジタルブロックとアナログブロックとで各々検査を行っていた。このとき、ディジタルブロックとアナログブロックとを接続する配線については検査が行われていなかった。
【０００９】
よって、ディジタルブロックとアナログブロックとを接続する配線の検査を確実かつ、容易に行える試験方法が望まれていた。
【００１０】
本発明は上記の点に鑑みてなされたもので、ディジタル回路とアナログ回路とを接続する配線の検査を正確、かつ、容易に行える集積回路及びその試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、ディジタル回路（１１１）と、ディジタル回路（１１１）と複数の配線（１１４）を介して接続され、複数の配線（１１４）を介して供給されるディジタル値に基づいて制御及び／又は駆動されるアナログ回路（１１２）とを有する集積回路において、複数の配線（１１４）のアナログ回路（１１２）側に近接した位置に接続され、複数の配線（１１４）の出力に基づいて検出値を生成し、出力する検出部（１４４、１４５）と、前記ディジタル回路内に設けられ、前記検出部から出力された前記検出値を保持するレジスタと、前記レジスタに保持された前記検出部（１４４、１４５）の検出値と複数の配線（１１４）への入力に応じて予め設定された期待値との比較結果に応じて複数の配線（１１４）の異常を判定する異常判定部（１２４、１２１）とを有することを特徴とする。
【００１２】
検出部（１４４、１４５）は、複数の配線（１１４）の出力の排他的論理和を検出値として出力する排他的論理和回路（１６１）から構成されていることを特徴とする。また、検出部（１４４、１４５）は、二入力排他的論理和回路（１６１）を複数階層に渡って接続することにより複数の配線（１１４）の出力の排他的論理和を検出値として出力することを特徴とする。
【００１３】
ディジタル回路の動作が正常であることを確認した後に検出部（１４４、１４５）及び異常判定部（１２４、１２１）により配線の異常判定を行うことを特徴とする。
【００１４】
また、本発明は、ディジタル回路（１１１）と、ディジタル回路（１１１）と複数の配線（１１４）を介して接続され、複数の配線（１１４）を介して供給されるディジタル値に基づいて制御されるアナログ回路（１１２）とを有する集積回路の検査方法において、複数の配線（１１４）のアナログ回路（１１２）側に近接した位置での複数の配線（１１４）の出力に応じた検出値を検出して前記ディジタル回路に含まれるレジスタに出力し、
前記レジスタは前記検出値を保持し、前記レジスタに保持された、検出値と複数の配線（１１４）への入力に応じて予め設定された期待値との比較結果に応じて複数の配線（１１４）の異常を判定することを特徴とする。
【００１５】
なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲が限定されることはない。
【発明の効果】
【００１６】
本発明によれば、複数の配線のアナログ回路側に近接した位置での複数の配線の出力に応じた検出値を検出し、検出値と複数の配線への入力に応じて予め設定された期待値との比較結果に応じて複数の配線の異常を判定することにより、複数の配線のアナログ回路側に近接した位置で複数の配線の出力を検出し、検出値を生成することにより配線状態を反映した検出値を取得できるため、確実に配線の異常を検出することができる。
【００１７】
また、複数の配線の出力を検出値として検出することにより検出値のための配線を簡略化できる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の一実施例のブロック構成図を示す。
【００１９】
本実施例の集積回路１００は、ディジタル−アナログ混成半導体集積回路であり、ディジタルブロック１１１とアナログブロック１１２とを一つの半導体基板１１３上に搭載した構成とされている。ディジタルブロック１１１とアナログブロック１１２との間の相互作用を防止するため、ディジタルブロック１１１とアナログブロック１１２とは半導体基板１１３上に互いに離間した位置に配置されており、ディジタルブロック１１１とアナログブロック１１２とは複数の配線１１４により接続されている。このため、本実施例の半導体装置１００は、複数の配線１１４が比較的長く形成されている。
【００２０】
ディジタルブロック１１１は、少なくともインタフェース部１２１、制御部１２２、データ処理部１２３、レジスタ１２４を含む構成とされている。
【００２１】
インタフェース部１２１は、接続パッド１３１、１３２に接続されており、外部と制御部１２２、及び、データ処理部１２３とのインタフェースをとるとともに、レジスタ１２４に設定された情報に基づいて接続パッド１３２を通して外部に対して異常通知をおこなう。
【００２２】
制御部１２２は、配線１１４を介してアナログブロック１１２に接続されており、配線１１４を介してアナログブロック１１２に制御データを供給する。
【００２３】
データ処理部１２３は、配線１１４を介してアナログブロック１１２に接続されており、アナログブロック１１２から供給されるデータに対して所望のディジタルデータ処理を行い、インタフェース部１２１及びアナログブロック１１２に供給する。
【００２４】
レジスタ１２４には、アナログブロック１１２から供給される検査結果に応じた複数の情報が各ビットに設定される。レジスタ１２４に設定された情報は、インタフェース部１２１に読み込まれる。
【００２５】
アナログブロック１１２は、第１のアナログ回路１４１、第２のアナログ回路１４２、第３のアナログ回路１４３、第１の検査回路１４４、第２の検査回路１４５から構成されている。
【００２６】
第１のアナログ回路１４１は、例えば、ディジタル−アナログ変換器から構成されており、制御部１２２から配線１１４を介して供給されたディジタルデータをアナログ信号に変換して、接続パッド１５１から出力する。
【００２７】
第２のアナログ回路１４２は、例えば、ディジタル−アナログ変換器から構成されており、制御部１２２あるいはデータ処理部１２３から配線１１４を介して供給されるディジタルデータをアナログ信号に変換して、接続パッド１５２から出力する。
【００２８】
第３のアナログ回路１４３は、例えば、アナログ−ディジタル変換器から構成されており、接続パッド１５３から入力されるアナログ信号をディジタルデータに変換して、配線１１４を介してディジタルブロック１１１のデータ処理部１２３に供給する。
【００２９】
第１の検査回路１４４は、ディジタルブロック１１１の制御部１２２と第１のアナログ回路１４１とを接続する配線１１４のアナログブロック１１２側に近接した位置に接続されており、配線１１４のうちの配線Ｌ1〜Ｌ4の縮退故障、オープン故障、ブリッジ故障などの故障を検査するための回路である。第１の検査回路１４４は、ＥＸＯＲ回路１６１をピラミッド状（ツリー状）に接続した構成とされている。
【００３０】
本実施例の第１の検査回路１４４は、３つのＥＸＯＲ回路１６１をピラミッド状に接続した構成とされており、最下層に２つのＥＸＯＲ回路１６１が設けられ、最上層に１つのＥＸＯＲ回路１６１が設けられており、配線１１４のうち４本の配線Ｌ1〜Ｌ2の故障を検査する構成とされている。
【００３１】
最下層の２つのＥＸＯＲ回路１６１のうち一方のＥＸＯＲ回路１６１は、一方の入力端子に配線Ｌ1が接続され、他方の入力端子に配線Ｌ2が接続され、配線Ｌ1と配線Ｌ2とのＥＸＯＲ論理を出力する。最下層の２つのＥＸＯＲ回路１６１のうち他方のＥＸＯＲ回路１６１は、一方の入力端子に配線Ｌ3が接続され、他方の入力端子に配線Ｌ4が接続され、配線Ｌ3と配線Ｌ4とのＥＸＯＲ論理を出力する。
【００３２】
最上層のＥＸＯＲ回路１６１は、一方の入力端子に最下層の一方のＥＸＯＲ回路１６１の出力が供給され、他方の入力端子に最下層の一方のＥＸＯＲ回路１６１の出力が供給され、最下層の２つのＥＸＯＲ回路１６１の出力のＥＸＯＲ論理を出力する。
【００３３】
図２は、第１の検査回路１４４の動作説明図を示す。
【００３４】
第１の検査回路１４４は、配線Ｌ1〜Ｌ4の出力のＥＸＯＲ論理を出力する。したがって、図２に示すように配線Ｌ1〜Ｌ2の出力が全て「０」のときにのみ第１の検査回路１４４の出力期待値は「０」となり、配線Ｌ1〜Ｌ4の出力に一つでも「１」があると、出力期待値は「１」となる。
【００３５】
よって、配線Ｌ1〜Ｌ4の出力を図２に示すように変化させて、そのときの第１の検査回路１４４の出力を図２に示す出力期待値と一致するか否かを判定することにより、配線Ｌ1〜Ｌ4の異常を検出できる。すなわち、配線Ｌ1〜Ｌ4の出力を図２に示すように変化させたときに第１の検査回路１４４の出力が図２に示す出力期待値と一致すれば、配線Ｌ1〜Ｌ4は正常であり、一致しない場合があるときには、配線Ｌ1〜Ｌ4に異常があると判断できる。
【００３６】
なお、本実施例の第１の検査回路１４４は、説明を簡略化するために４本の配線Ｌ1〜Ｌ4のＥＸＯＲ論理を出力するようにＥＸＯＲ回路１６１を２階層とした構成について説明したが、配線１１４が４本以上の場合にはＥＸＯＲ回路１６１を多階層化する構造となる。
【００３７】
第２の検査回路１４５は、ディジタルブロック１１１の制御部１２２と第２のアナログ回路１４２とを接続する配線１１４のアナログブロック１１２側に近接した位置に接続されており、配線１１４の縮退故障、オープン故障、ブリッジ故障などの故障を検査するための回路であり、第１の検査回路１４４と同様にＥＸＯＲ回路１６１をピラミッド状（ツリー状）に接続した構成とされている。第２の検査回路１４５は、同様に４本の配線を検査する構成とされている。
【００３８】
第１の検査回路１４４の出力及び第２の検査回路１４５の出力は、レジスタ１２４に保持される。レジスタ１２４に保持されたデータは、インタフェース部１２１に供給される。
【００３９】
インタフェース部１２１は、接続パッド１３１、１３２への入力信号の設定に応じて動作モードを検査モードに遷移させる。インタフェース部１２１は、検査モードになると、配線１１４の検査を行う。
【００４０】
図３はインタフェース部１２１の検査時の処理フローチャートを示す。
【００４１】
インタフェース部１２１は、ステップＳ１−１で外部からの指示に基づいて配線１１４にテスト信号を設定し、設定されたテスト信号をステップＳ１−２で配線１１４に出力する。
【００４２】
インタフェース部１２１は、ステップＳ１−３でレジスタ１２４に設定された第１及び第２の検査回路１４４、１４５の出力値を確認し、ステップＳ１−４でレジスタ１２４に保持された第１及び第２の検査回路１４４、１４５の出力値とテスト信号に応じて予め設定された期待値とが一致しているか否かを判定する。
【００４３】
インタフェース部１２１は、ステップＳ１−４でレジスタ１２４に保持された第１及び第２の検査回路１４４、１４５の出力値とテスト信号に応じて予め設定された期待値とが一致していれば、ステップＳ１−５で全テスト信号に対して出力値と期待値との比較が行われたか否かを判定し、ステップＳ１−５で全テスト信号に対して出力値と期待値との比較が終了していれば、ステップＳ１−６で外部に対して配線１１４は正常である旨の合格通知を出力する。
【００４４】
また、インタフェース部１２１は、ステップＳ１−４でレジスタ１２４に保持された第１及び第２の検査回路１４４、１４５の出力値とテスト信号に応じて予め設定された期待値とが一致していなければ、配線１１４に以上があると判断して、ステップＳ１−７で外部に対して配線１１４に異常がある旨の不合格通知を出力する。
【００４５】
以上により配線１１４の異常検知が可能となる。
【００４６】
以上本実施例によれば、配線１１４のアナログ回路１１２側に近接した位置での配線１１４の出力に応じた検出値を検出し、検出値と配線１１４への入力に応じて予め設定された期待値との比較結果に応じて配線１１１の異常を判定することにより、配線１１１のアナログ回路１１２側に近接した位置で配線１１４の出力を検出し、検出値を生成することにより配線１１４の状態を反映した検出値を取得できるため、確実に配線の異常を検出することができる。
【００４７】
また、配線１１４の出力を検出値として検出することにより検出値のための配線１１４を簡略化できる。
【００４８】
なお、ディジタルブロック１１１及びアナログブロック１１２には、各々に検査回路及び検査用パッドが設けられており、各々で検査が実施される。なお、第１の検査回路１４１及び第２の検査回路１４２による配線１１４の縮退故障、オープン故障、ブリッジ故障などの故障検査はディジタルブロック１１１及びアナログブロック１１２の検査後、実行される。これによって配線１１４の故障だけを確実に検査することができる。
【００４９】
また、本実施例では、第１の検査回路１４１の出力と第２の検査回路１４２の出力とを別々にインタフェース部１２１に供給するようにしたが、ディジタルブロック１１１側、あるいは、アナログブロック１１２側のいずれかで、第１の検査回路１４１の出力及び第２の検査回路１４２の出力を入力とし、第１の検査回路１４１の出力と第２の検査回路１４２の出力との排他的論和を出力するＥＸＯＲ回路を設け、このＥＸＯＲ回路の出力を検出値として用いて判定を行うようにしてもよい。これによって、レジスタなどが不要となる。また、このＥＸＯＲ回路の出力を外部に直接的に出力するようにしてもよい。これによって、インタフェース部１２１で配線異常の判定を行う必要がなくなり、インタフェース部１２１での処理を簡略化することができる。
【００５０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形例が考えられる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施例のブロック構成図である。
【図２】第２の検査回路１４４の動作説明図である。
【図３】インタフェース部１２１の検査時の処理フローチャートである。
【図４】従来の集積回路の検査方法を説明するための図である。
【符号の説明】
【００５２】
１００  集積回路
１１１  ディジタルブロック、１１２  アナログブロック
１１３  半導体基板、１１４  配線
１２１  インタフェース部、１２２  制御部、１２３  データ処理部
１２４  レジスタ
１３１、１３２  接続パッド
１４１  第１のアナログ回路、１４２  第２のアナログ回路、
【図１】
0004760536.tif 000002
【図２】
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【図３】
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【図４】
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