(57)【特許請求の範囲】
【請求項１】
表面ポテンシャルを関数としたドリフト・拡散モデルによりＭＯＳＦＥＴデバイスの特性をシミュレートするシミュレーション方法において、
少なくともゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値、及び前記ドリフト領域の抵抗値を含むＬＤＭＯＳＦＥＴのモデルパラメータと、前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧と、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値に基づいて、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出し、
前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記ソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗値による電圧降下を算出し、
前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル内ポテンシャルを算出する
ことを特徴とするシミュレーション方法。
【請求項２】
前記電圧降下を考慮した電圧Ｖｇｓ’、Ｖｄｓ’、Ｖｂｓ’は、
Ｖｇｓ’＝Ｖｇｓ−Ｉｄｓ０＊ＲＳ
Ｖｄｓ’＝Ｖｄｓ−Ｉｄｓ０＊（ＲＳ＋Ｒｄ）
Ｖｂｓ’＝Ｖｂｓ−Ｉｄｓ０＊ＲＳ
であり、Ｖｇｓはゲート・ソース間電圧、Ｖｄｓはソース／ドレイン間電圧、Ｖｂｓバルク・ソース間電圧、ＲＳはソース側オーバーラップ領域の抵抗値、Ｒｄはドリフト領域の抵抗値、Ｉｄｓ０はドレイン・ソース間電流の初期値であり、
前記ＬＤＭＯＳＦＥＴのチャネル内ポテンシャルとして、ソース端のポテンシャルφＳ０
φＳ０＝ｆ１（Ｖｇｓ’，Ｖｄｓ’，Ｖｂｓ’）
を算出する演算式を記述したプログラムに基づいて、ポアソン方程式を反復計算すること、
ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルφＳＬ
φＳＬ＝ｆ２（Ｖｇｓ’，Ｖｄｓ’，Ｖｂｓ’）
を算出する演算式を記述したプログラムに基づいて、ポアソン方程式を反復計算することを特徴とする請求項１に記載のシミュレーション方法。
【請求項３】
前記ドレイン・ソース間電流の初期値と、前記ドリフト領域の抵抗値と、前記ＬＤＭＯＳＦＥＴのモデルパラメータ及び前記ソース／ドレイン間電圧に基づき、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流を計算し、
前記計算されたドレイン・ソース間電流と前記入力手段から入力されたドレイン・ソース間電流の初期値との差の絶対値が所定の計算誤差未満か否か判定し、
前記絶対値が前記計算誤差以上と判定されたとき、前記ドレイン・ソース間電流の初期値に前記算出されたドレイン・ソース間電流を代入して、前記ドリフト領域の抵抗値による電圧降下を算出すること、から前記判定することまでを繰り返すことを特徴とする請求項２に記載のシミュレーション方法。
【請求項４】
表面ポテンシャルを関数としたドリフト・拡散モデルによりＭＯＳＦＥＴデバイスの特性をシミュレートするシミュレーション方法において、
少なくともゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値、及びドリフト領域の抵抗値を含むＬＤＭＯＳＦＥＴのモデルパラメータを入力する第１のステップと、
前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧を設定する第２のステップと、
前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値を設定する第３のステップと、
前記第１のステップで入力された少なくとも一部のモデルパラメータと前記第２のステップで設定された少なくとも一部の電圧とに基づいて、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する第４のステップと、
前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記ソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗値による電圧降下を算出する第５のステップと、
前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する第６のステップと、
前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する第７のステップと、
前記ドレイン・ソース間電流の初期値と、前記ドリフト領域の抵抗値と、前記ＬＤＭＯＳＦＥＴのモデルパラメータ及び前記ソース／ドレイン間電圧に基づき、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流を算出する第８のステップと、
前記第５のステップの計算で用いた前記ドレイン・ソース間電流の初期値と、前記第８のステップで算出されたドレイン・ソース間電流との差の絶対値が所定の計算誤差未満か否か判定する第９のステップと、
前記第９のステップにおいて、前記絶対値が前記計算誤差未満と判定されたときに、前記ドリフト領域の電界を一定と仮定してドリフト領域の電荷密度を計算し、この計算された電荷密度と、前記ゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧に基づきゲート・バルク間、ゲート・ドレイン間及びゲートのキャパシタンスを算出する第１０のステップと、
前記第９のステップにおいて、前記絶対値が前記計算誤差以上と判定されたときに、前記第５のステップの計算で用いるドレイン・ソース間電流の初期値として、前記第８のステップで算出したドレイン・ソース間電流を代入する第１１のステップとを備え、
前記第１１のステップを実行した後に、前記第５から第９までのステップを繰り返すことを特徴とするシミュレーション方法。
【請求項５】
ＬＤＭＯＳＦＥＴのモデルパラメータ、前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、及びＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値の少なくともいずれか一つを入力する入力手段と、
前記入力手段から入力されたＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、及びＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値に基づいて、ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値、前記ドリフト領域の抵抗による電圧降下、ソース端のポテンシャル、チャネル終端のポテンシャル、及び前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流をそれぞれ算出する演算処理を行う処理手段と、
前記入力手段から入力されたＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値、表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラム、及び前記処理手段で演算した演算結果を記憶する記憶手段と、
前記処理手段で演算した結果を出力する出力手段とを具備し、
前記処理手段は、ドリフト領域の抵抗値を計算する際に、前記記憶手段に記憶されたＭＯＳＦＥＴのドレイン・ソース間電流を演算する、表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラムと、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する演算式を記述したプログラムとにしたがって前記ドリフト領域の抵抗値を算出し、
前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記モデルパラメータの１つであるゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラムにしたがって、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を計算し、
前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラムにより、前記計算された電圧降下を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出し、
前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する演算式を記述したプログラムにより、前記計算された電圧降下を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出し、
前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラムにより、前記ドレイン・ソース間電流の初期値と、前記ドリフト領域の抵抗値と、前記ＬＤＭＯＳＦＥＴのモデルパラメータ及び前記ソース／ドレイン間電圧に基づき、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流を計算し、
前記計算されたドレイン・ソース間電流と前記入力手段から入力されたドレイン・ソース間電流の初期値との差の絶対値が所定の計算誤差未満か否か判定し、
前記絶対値が前記計算誤差以上と判定されたとき、前記ドレイン・ソース間電流の初期値に前記算出されたドレイン・ソース間電流を代入して、前記ドリフト領域の抵抗値による電圧降下を算出すること、から前記判定することまでを繰り返し、前記絶対値が前記計算誤差未満と判定されたとき、前記ドリフト領域の電界を一定と仮定してドリフト領域の電荷密度を計算し、この計算された電荷密度と、前記ゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧に基づきゲート・バルク間、ゲート・ドレイン間及びゲートのキャパシタンスの計算する
ことを特徴とするシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳＦＥＴのデバイス設計や高精度な回路シミュレーションを行うためのシミュレーション方法及びシミュレーション装置に関する。
【背景技術】
【０００２】
通常のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）では、許容可能な印加電圧が数Ｖ程度に限られるのに対して、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field-Effect Transistor）では、その印加電圧が数１００Ｖにまで達する。このような高い許容可能な印加電圧、すなわち耐圧を確保するために、ＬＤＭＯＳＦＥＴでは、例えば図６に示すようにドレインコンタクト１１とチャネル領域１５間にドリフト領域１３と呼ばれる低濃度ｎ−領域（高抵抗部分）を設けている。更に、ＬＤＭＯＳＦＥＴではこのドリフト領域１３の長さや不純物濃度、あるいはゲート電極１２とドリフト領域１３とのオーバーラップ領域１４の長さなどを調節したり、ＬＯＣＯＳ（Local Oxidation of Silicon）をドリフト領域の途中に作成したりすることで異なる耐圧に設定することができる。
【０００３】
上記ドリフト領域１３は、半導体基板に形成されるチャネル内を流れるキャリアにとっては抵抗となる。更にこの部分に存在する電荷も無視できなくなり、追加のキャパシタンスを誘起する。従って、ＬＤＭＯＳＦＥＴデバイスにおける動作シミュレーションモデル（以下単にＬＤＭＯＳＦＥＴデバイスモデルという。）においては、従来のＭＯＳＦＥＴデバイスのシミュレーションモデルに加えて、ドリフト領域及びオーバーラップ領域の正確なモデル化によるシミュレーションモデルが必要となる。
【０００４】
また、ＬＤＭＯＳＦＥＴデバイスの特性を記述するためには、外部電圧に加えてチャネルエンドの内部ポテンシャルの電圧依存性を正しく記述する必要がある。
【０００５】
従来、上記ＬＤＭＯＳＦＥＴデバイスモデルは、下記の二つのモデルが提案されている。第１のモデルは、オランダのフィリップス社によって開発された『ＭＭ２０』と『ＭＭ３１』である（非特許文献１参照）。『ＭＭ２０』では、チャネル内を流れる電流の他にドリフト領域にも独立な電流式を定義し、これらの電流値が等しくなるように反復計算によってチャネルエンドの電圧を求め、この電圧を用いてＬＤＭＯＳＦＥＴデバイスの特性を記述している。すなわち、ＬＤＭＯＳＦＥＴデバイス特性をチャネル領域とドリフト領域に分けて別々に考慮した上で、様々な耐圧に対して、上記『ＭＭ２０』とＬＯＣＯＳ部分を記述した『ＭＭ３１』とをマクロモデルで組み合わせることによって、ＬＤＭＯＳデバイスをモデル化している。
【０００６】
しかし、当該ＭＯＳＦＥＴデバイスモデルではＬＤＭＯＳＦＥＴデバイスの特性が二つのトランジスタの組み合わせで表されるので、その結果として計算が複雑となり、またその特性が一義的に決まらないという問題がある。
【０００７】
これは、ＬＤＭＯＳＦＥＴを高耐圧化するためのドリフト領域を別のトランジスタとして考慮すると、この部分のトランジスタ性能が大きな影響を及ぼすことになり、本来のＭＯＳＦＥＴがチャネル部分のキャリア走行によって支配されているというデバイス物理から逸脱することになる。すなわち、ＭＯＳＦＥＴデバイス特性は本来チャネル領域で特性が決まるという原則が守られていないためである。
【０００８】
第２のモデルは、スイスのロザンヌ工科大学によって開発された『ＨＶ−ＥＫＶ』である（非特許文献２参照）。『ＨＶ−ＥＫＶ』では、高耐圧を確保するためのドリフト領域を外付けの抵抗としてマクロモデルで記述し、この部分に抵抗以外に様々な特性を付加している。しかし、当該モデルは単純であるため、モデルの精度が不十分であり、本来のデバイス特性を記述しきれていないという問題がある。
【０００９】
すなわち、高耐圧部分のマクロモデルは抵抗やキャパシタンスから成り立っており、本来の複雑なデバイスの電圧特性を記述することは不可能である。そのため、実測過渡応答を再現できない。
【００１０】
ところで、バルクＭＯＳＦＥＴモデルである『ＨｉＳＩＭ』（Hiroshima-Univ. STARC IGFET Model）では、トランジスタ（ＭＯＳＦＥＴ）のディプリーションから、弱反転、強反転までの動作を単一式により表面ポテンシャルを算出し、ポアソン方程式を用いて電流を求める手法を採用している（非特許文献３参照）。この手法より得られたＭＯＳＦＥＴの電圧−電流特性は、比較的簡単な計算で実測値を極めて良く再現できる。しかしながら、上述したドリフト領域のモデル化やオーバーラップ領域のモデル化は考慮されていない。このため、ＬＤＭＯＳＦＥＴには高精度で対応できず、ＬＤＭＯＳＦＥＴの構造をカバーできるＬＤＭＯＳＦＥＴモデルへの拡張を行う必要がある。
【非特許文献１】M. B. Willemsen, R. van Langevelde, and D. B. M. Klaassen “High-Voltage LDMOS Compact Modelling,” Proc. NSTI, vol. 3, p. 714, 2006.
【非特許文献２】Y. S. Chauhan, F. Krummenacher, C. Anghel, R. Gillon, B. Bakeroot, M. Declercq, and A. M. lonescu, “Analysis and Mondeling of Lateral Non-Uniform Doping in High-Voltage MOSFETs,” Tech. Digest IEDM, p. 213, 2006.
【非特許文献３】M. Miura-Mattausch, N. Sadachika, D. Navarro, G. Suzuki, Y. Takeda, M. Miyake, T. Warabino, Y. Mizukane, R. Inagaki, T. Ezaki, H. J. Mattausch, T. Ohguro, T. Iizuka, M. Taguchi, S. Kumashiro, and S. Miyamoto, “HiSIM2:Advanced MOSFET Model Valid for RF Circuit Simulation,” IEEE Trans. Electron Devices, vol. 53, p. 1994. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、比較的簡単な計算で高精度にＬＤＭＯＳＦＥＴデバイスの特性をシミュレートできるシミュレーション方法及びシミュレーション装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によると、表面ポテンシャルを関数としたドリフト・拡散モデルによりＭＯＳＦＥＴデバイスの特性をシミュレートするシミュレーション方法において、少なくともゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値、及び前記ドリフト領域の抵抗値を含むＬＤＭＯＳＦＥＴのモデルパラメータと、前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧と、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値に基づいて、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出し、前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記ソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗値による電圧降下を算出し、前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル内ポテンシャルを算出することを特徴とするシミュレーション方法が提供される。
【００１６】
本発明の一態様によると、表面ポテンシャルを関数としたドリフト・拡散モデルによりＭＯＳＦＥＴデバイスの特性をシミュレートするシミュレーション方法において、少なくともゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値、及びドリフト領域の抵抗値を含むＬＤＭＯＳＦＥＴのモデルパラメータを入力する第１のステップと、前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧を設定する第２のステップと、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値を設定する第３のステップと、前記第１のステップで入力された少なくとも一部のモデルパラメータと前記第２のステップで設定された少なくとも一部の電圧とに基づいて、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する第４のステップと、前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記ソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗値による電圧降下を算出する第５のステップと、前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する第６のステップと、前記計算された電圧降下を考慮した電圧を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する第７のステップと、前記ドレイン・ソース間電流の初期値と、前記ドリフト領域の抵抗値と、前記ＬＤＭＯＳＦＥＴのモデルパラメータ及び前記ソース／ドレイン間電圧に基づき、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流を算出する第８のステップと、前記第５のステップの計算で用いた前記ドレイン・ソース間電流の初期値と、前記第８のステップで算出されたドレイン・ソース間電流との差の絶対値が所定の計算誤差未満か否か判定する第９のステップと、前記第９のステップにおいて、前記絶対値が前記計算誤差未満と判定されたときに、前記ドリフト領域の電界を一定と仮定してドリフト領域の電荷密度を計算し、この計算された電荷密度と、前記ゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧に基づきゲート・バルク間、ゲート・ドレイン間及びゲートのキャパシタンスを算出する第１０のステップと、前記第９のステップにおいて、前記絶対値が前記計算誤差以上と判定されたときに、前記第５のステップの計算で用いるドレイン・ソース間電流の初期値として、前記第８のステップで算出したドレイン・ソース間電流を代入する第１１のステップとを備え、前記第１１のステップを実行した後に、前記第５から第９までのステップを繰り返すことを特徴とするシミュレーション方法が提供される。
【００１７】
また、本発明の一態様によると、ＬＤＭＯＳＦＥＴのモデルパラメータ、前記ＬＤＭＯＳＦＥＴに印加するゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、及びＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値の少なくともいずれか一つを入力する入力手段と、前記入力手段から入力されたＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、及びＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値に基づいて、ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値、前記ドリフト領域の抵抗による電圧降下、ソース端のポテンシャル、チャネル終端のポテンシャル、及び前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流をそれぞれ算出する演算処理を行う処理手段と、前記入力手段から入力されたＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値、表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラム、及び前記処理手段で演算した演算結果を記憶する記憶手段と、前記処理手段で演算した結果を出力する出力手段とを具備し、前記処理手段は、ドリフト領域の抵抗値を計算する際に、前記記憶手段に記憶されたＭＯＳＦＥＴのドレイン・ソース間電流を演算する、表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラムと、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する演算式を記述したプログラムとにしたがって前記ドリフト領域の抵抗値を算出し、前記算出されたドリフト領域の抵抗値、前記ゲート・ソース間電圧、前記ソース／ドレイン間電圧及びバルク・ソース間電圧、前記ドレイン・ソース間電流の初期値、及び前記モデルパラメータの１つであるゲート電極とソースとがオーバーラップしたソース側オーバーラップ領域の抵抗値に基づいて、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラムにしたがって、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を計算し、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラムにより、前記計算された電圧降下を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出し、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する演算式を記述したプログラムにより、前記計算された電圧降下を用いて、ポアソン方程式を反復計算で解くことにより、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出し、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラムにより、前記ドレイン・ソース間電流の初期値と、前記ドリフト領域の抵抗値と、前記ＬＤＭＯＳＦＥＴのモデルパラメータ及び前記ソース／ドレイン間電圧に基づき、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流を計算し、前記計算されたドレイン・ソース間電流と前記入力手段から入力されたドレイン・ソース間電流の初期値との差の絶対値が所定の計算誤差未満か否か判定し、前記絶対値が前記計算誤差以上と判定されたとき、前記ドレイン・ソース間電流の初期値に前記算出されたドレイン・ソース間電流を代入して、前記ドリフト領域の抵抗値による電圧降下を算出すること、から前記判定することまでを繰り返し、前記絶対値が前記計算誤差未満と判定されたとき、前記ドリフト領域の電界を一定と仮定してドリフト領域の電荷密度を計算し、この計算された電荷密度と、前記ゲート・ソース間電圧、ソース／ドレイン間電圧及びバルク・ソース間電圧に基づきゲート・バルク間、ゲート・ドレイン間及びゲートのキャパシタンスの計算することを特徴とするシミュレーション装置が提供される。
【発明の効果】
【００１８】
本発明によれば、比較的簡単な計算で高精度にＬＤＭＯＳＦＥＴデバイスの特性をシミュレートできるシミュレーション方法及びシミュレーション装置が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照して説明する。  
まず、本発明で用いるＬＤＭＯＳモデルの概要とこのモデルに至る考察の過程について説明し、その後、このＬＤＭＯＳモデルを用いた本実施形態に係るシミュレーション方法とシミュレーション装置について説明する。
【００２０】
本発明の基本的な考え方は次のようなものである。
【００２１】
ＨｉＳＩＭは、チャネルエンドのポテンシャルを既に配慮しているので、ＬＤＭＯＳモデルも基本的には従来のＭＯＳモデルと同じモデルで対応できる。そして、ＬＤＭＯＳＦＥＴにおける高耐圧化のためのドリフト領域を抵抗体と見なし、このドリフト領域の抵抗を考慮したポテンシャル分布を反復計算で求めてデバイス全体のポテンシャル分布を計算する。上記ドリフト領域の抵抗値を変えることによって、様々の耐圧に対して対応可能である。また、このドリフト領域部分に生じるキャパシタンスは、位置の関数のポテンシャル分布を仮定して解析的に解く。ここで、位置の関数とはドリフト領域の位置に基づく関数である。更に、ゲート電極とドリフト領域とのオーバーラップ領域に生じるキャパシタンスは、ポテンシャルをディプリーションからアキュミュレーションまで考慮することによって計算するようにしている。
【００２２】
次に、ＨｉＳＩＭのＭＯＳＦＥＴデバイスの特性モデルをＬＤＭＯＳＦＥＴに対して適用し拡張したモデル（以下、「ＨｉＳＩＭ−ＬＤＭＯＳモデル」という。）について説明する。
【００２３】
ＨｉＳＩＭでは表面ポテンシャルに基づいてＭＯＳＦＥＴデバイスの特性モデルが構築されている。ＨｉＳＩＭ−ＬＤＭＯＳモデルでは、図１に示すように、ソース端のポテンシャルφＳ０、チャネル終端（ピンチオフポイント）のポテンシャルφＳＬ、更にチャネル／ドレイン接合部のポテンシャルφＳ（ΔＬ）を認識しており、これらの関係は下式［数１］で表される。
【数１】
0004792439.tif 000002
【００２４】
ここで、Ｖｄｓ’はソース・チャネル／ドレイン接合エンド間の内部電圧値、ＣＬＭ１はモデルパラメータである。
【００２５】
上式［数１］において、モデルパラメータＣＬＭ１を適当にフィッテングすることによって様々なチャネル／ドレイン接合条件を記述することができる。
【００２６】
なお、以降の説明において、Ｖｄｓ（プライム無し）はソース／ドレイン間の入力電圧値、Ｖｄｓ’（プライム有り）はソース・チャネル／ドレイン接合エンド間の内部電圧値である。
【００２７】
従って、ＨｉＳＩＭにおいては、ＬＤＭＯＳモデルで必要とされるチャネル／ドレイン接合部のポテンシャルφＳ（ΔＬ）は既に考慮されている。
【００２８】
チャネル／ドレイン接合部のポテンシャルφＳ（ΔＬ）は、ＭＯＳＦＥＴデバイスの特性モデルでは、１＞ＣＬＭ１＞０．５の条件で計算しているが、ＨｉＳＩＭ−ＬＤＭＯＳモデルでも同じ条件で計算する。
【００２９】
ここで、図２（ｃ）、図２（ｄ）は、上式［数１］に基づくＨｉＳＩＭ−ＬＤＭＯＳモデルを使用したシミュレーション装置（以下単に、「ＨｉＳＩＭ―ＬＤＭＯＳシミュレータ」という。）での結果を示す。これに対して、図２（ａ）、図２（ｂ）は、比較例としての一般的な半導体装置設計用の二次元シミュレーション装置（以下単に「２Ｄデバイスシミュレータ」という。）でのシミュレーション結果を示す。
【００３０】
図２（ａ）と図２（ｃ）は、ソース／ドレイン間の入力電圧値（Ｖｄｓ）が１０Ｖの時のゲート・ソース間の内部電圧（Ｖｇｓ’）とチャネル／ドレイン接合部のポテンシャルφＳ（ΔＬ）との関係を示している。
【００３１】
図２（ｂ）と図２（ｄ）は、ゲート・ソース間の入力電圧（Ｖｇｓ）が３Ｖの時のソース・チャネル／ドレイン接合エンド間の内部電圧値（Ｖｄｓ’）とチャネル／ドレイン接合部のポテンシャルφＳ（ΔＬ）との関係を示している。
【００３２】
図２（ａ）と図２（ｃ）、及び図２（ｂ）と図２（ｄ）を比較すると、ＨｉＳＩＭ−ＬＤＭＯＳシミュレータの方が、ＬＤＭＯＳＦＥＴに特徴的なドリフト領域での急激なポテンシャルドロップ（電圧降下）をより適切に再現していることが分かる。
【００３３】
＜ドリフト領域のモデル化＞
次に、ドリフト領域の電荷密度（Ｑｄｒｉｆｔ）を下式［数２］のように計算する。
【００３４】
すなわち、ＬＤＭＯＳＦＥＴのドリフト領域は高抵抗なので、この場合はドリフト領域の電場は一定と仮定し、チャネルから流入するキャリア濃度Ｉｄｄをドリフト領域の電場で割っている。
【数２】
0004792439.tif 000003
【００３５】
なお、上式［数２］では入力と内部の電圧を「’」（プライム記号）の有無で分けており、内部電圧は「’」有り、入力電圧は「’」無しである。以降の式においても同様である。
【００３６】
上式［数２］において、ｔａｎｈはスムーズな電圧依存を得るために加えた関数、Ｅｄｒｉｆｔはドリフト領域の電場の値、ＤＬＤはゲート電圧によりオーバーラップキャパシタンスが変調を受けることをモデル化した定数パラメータである。また、ＱＤＦＴＭＡＧは、実測キャパシタンスを再現するために用いるパラメータ（シミュレーションによるキャパシタンスのピークを調整するための定数）、ＬｄＬＤは中間パラメータである。更に、Ｖｄｓはソース／ドレイン間の入力電圧値、Ｖｇｓはゲート・ソース間の入力電圧値、Ｖｔｈは所定の閾値電圧値、Ｌｄｒｉｆｔはドリフト領域の長さを表す定数パラメータ、Ｗｅｆｆは単一のチャネル幅の長さを表す定数パラメータであり、他は［数１］に準じる。
【００３７】
＜オーバーラップ領域の正確なモデル化＞
次に、オーバーラップ領域に溜まる電荷密度Ｑｏｖｅｒのモデル化を行う。
【００３８】
ＨｉＳＩＭ−ＬＤＭＯＳモデルでは、ＬＤＭＯＳＴＦＥＴでの、インバージョン、ディプリーションとアキュミュレーションの場合の全てを考える。
【００３９】
ＬＤＭＯＳＦＥＴのゲート電圧を上げていくと、フラットバンド電圧を超えた時点でディプリーションが起こり、アキュミュレーションへと変わっていく。そこで、それぞれの場合について、オーバーラップ領域に溜まる電荷密度（Ｑｏｖｅｒ）を下式［数３］と［数４］を用いてモデル化する。
【数３】
0004792439.tif 000004
【００４０】
【数４】
0004792439.tif 000005
【００４１】
ここで、ＷＥＦＦ＿ＮＦは、全チャネルのチャネル幅の長さの合計を表す定数パラメータである。すなわちＷＥＦＦ＿ＮＦ＝Ｗｅｆｆ（単一のチャネル幅の長さ）＊ＮＦ（全フィンガー数）である。ＬＯＶＥＲＤはオーバーラップ領域の長さ、ＮＯＶＥＲはドレイン接合領域における不純物濃度である。また、εｓｉはシリコンの誘電率、Ｋはボルツマン定数、Ｔは絶対温度、Ｖｄｓはソース／ドレイン間の入力電圧値、ｑは素電荷量、ＣＯＸはゲート酸化膜容量、Ｖｇｓはゲート・ソース間の入力電圧値、Ｖｇｓ’はゲート・ソース間の内部電圧値、Ｖｆｂｏｖｅｒはドレインにおけるフラットバンド（flat-band）電圧値である。
【００４２】
すなわち、インバージョンとディプリーションの場合の電荷密度（Ｑｏｖｅｒ）は上式［数３］で、アキュミュレーションの場合の電荷密度（Ｑｏｖｅｒ）は上式［数４］で表し、これらモデルの式に基づき、それぞれの場合の、オーバーラップ領域における表面ポテンシャルφＳ０を計算する。この際、ＨｉＳＩＭモデルはチャネル部分をｐ型半導体基板に対して計算するようになっているので、ドリフト領域ではｎ型半導体なのでゲート・ソース間の入力電圧Ｖｇｓをマイナスとして取り扱っている。
【００４３】
ドリフト領域の電荷密度（Ｑｄｒｉｆｔ）とオーバーラップ領域の電荷密度（Ｑｏｖｅｒ）によって生じるキャパシタンス（Capacitance）のシミュレーション結果を図３に示す。ここでは、ゲート・ソース間の入力電圧（Ｖｇｓ）とキャパシタンスとの関係を対比して示している。ここでは、ソース／ドレイン間の入力電圧値（Ｖｄｓ）は１０Ｖに設定している。
【００４４】
図３（ａ）は２Ｄデバイスシミュレータでのシミュレーション結果であり、図３（ｂ）は上式［数２］を用いた、ＨｉＳＩＭ−ＬＤＭＯＳシミュレータでのシミュレーション結果である。
【００４５】
すなわち、２Ｄデバイスシミュレータに比較して、ＨｉＳＩＭ−ＬＤＭＯＳシミュレータの方が、図３（ｂ）に示すように、ＬＤＭＯＳＦＥＴに特徴的な角形状のピークを再現しており、実測値に近くシミュレートできることが分かる。
【００４６】
上記のようにして、ＨｉＳＩＭ−ＬＤＭＯＳモデルによるドリフト領域の電荷密度のモデル化と、オーバーラップ領域の電荷密度の、より正確なモデル化ができるが、更に下記（１）〜（３）の特性を考慮したモデルの記述がされている。
【００４７】
（１）準飽和（quasi-saturation）特性
ＬＤＭＯＳＦＥＴは、高抵抗のドリフト領域にかけた電圧を吸収させることによって高耐圧を確保している。つまり、入力ドレイン電圧が上昇するとほとんどの電圧はドリフト領域のポテンシャルドロップとなる。このような場合、Ｉｄ−Ｖｄ特性（ドレイン電流と入力ドレイン電圧の関係）は、ＭＯＳＦＥＴ特有の飽和状態を示さず、いわゆる準飽和（quasi-saturation）と呼ばれる、電圧的には飽和状態に入っても電流がゆっくりと上昇していく特性を持つ。
【００４８】
（２）ポテンシャルドロップによって誘起するキャパシタンス特性
キャパシタンスに、通常のＭＯＳＦＥＴに加えて、ドリフト領域に生じるポテンシャルドロップによって誘起するキャパシタンスが加わって複雑な挙動をする特性を持つ。
【００４９】
（３）非準静的（Non-Quasi-Static）特性
ＬＤＭＯＳＦＥＴは、一般にはスイッチングデバイスとして用いられるので、正確な電流、キャパシタンスモデルに加えて、いわゆる非準静的（Non-Quasi-Static）効果と呼ばれる、チャージングの遅延が生じる特性を持つ。
【００５０】
上記３つの要求に対して、上記（１）、（２）の特性は、［１］ドリフト領域における抵抗のモデル化と、［２］ドリフト領域のポテンシャルドロップによって生じるキャパシタンスのモデル化、すなわち、ドリフト領域を抵抗と見なし、モデル記述の基本量の計算にこの抵抗値を反復計算によって考慮する方法で解決している。
【００５１】
上記（３）の特性は、［３］での電荷の応答遅延のモデル化と、［４］オーバーラップ領域におけるキャリアの走行時間のモデル化、すなわち、ドリフト領域で生ずる遅延が重要な役割を果たすとして、ドリフト領域の一部であるオーバーラップ領域の電荷に遅延をかける方法で解決している。
【００５２】
以下、上述したモデル化［１］〜［４］について詳しく説明する。
【００５３】
［１］ドリフト領域における抵抗のモデル化
ドリフト領域における抵抗のモデル化を行うには、まず、ソース／ドレイン間の入力電圧値（Ｖｄｓ）に対して、ドリフト領域の抵抗値（Ｒｄｒｉｆｔ）による電圧降下を反復計算により求めて、ソース・チャネル／ドレイン接合エンド間の内部電圧値（Ｖｄｓ’）を得る。
【数５】
0004792439.tif 000006
【００５４】
【数６】
0004792439.tif 000007
【００５５】
【数７】
0004792439.tif 000008
【００５６】
【数８】
0004792439.tif 000009
【００５７】
ここで、ＲＤｒｉｆｔ２は中間パラメータ、Ｒｄはドリフト領域の抵抗値、Ｖｇｓはゲート・ソース間の入力電圧、Ｖｄｓはソース／ドレイン間の入力電圧値である。また、ＲＤＶＤは中間パラメータ、Ｉｄｓは中間パラメータ（ドレイン・ソース間の電流値）、Ｒｓはソース側オーバーラップ領域の抵抗値である。更に、Ｉｄｓ０は抵抗を無視した場合のドレイン・ソース間電流値、Ｌｇａｔｅはゲート長、Ｗｇａｔｅはゲート幅、Ｗｅｆｆは単一のチャネル幅の長さを表す定数パラメータである。
【００５８】
なお、上式［数５］、［数６］では、入力電圧値（Ｖｇｓ、Ｖｄｓ）を用いているが、内部電圧（Ｖｇｓ’、Ｖｄｓ’）を用いてもよい。
【００５９】
そして、上式［数６］中のドレイン・ソース間電流Ｉｄｓが上式［数８］で計算されるＩｄｓと同じになるまで反復計算する。
【００６０】
ソース／ドレイン間の内部電圧値（Ｖｄｓ’）を用いて算出したＩｄｓ０を、解析式によって微調整することもできる。
【００６１】
上記各式において、ＲＤＶＤ、ＲＤＶＧ１１、ＲＤＶＧ１２、ＲＤ２１、ＲＤ２２、ＲＤ２３、ＲＤ２３Ｌ、ＲＤ２３ＬＰ、ＲＤ２３Ｓ、ＲＤ２３ＳＰ、ＲＤＶＤＬ、ＲＤＶＤＬＰ、ＲＤＶＤＳ、ＲＤＶＤＳＰはモデルパラメータである。また、ドリフト領域の抵抗値（Ｒｄｒｉｆｔ２）と、ゲート・ソース間の入力電圧値（Ｖｇｓ）とソース・チャネル／ドレイン接合間の入力電圧値（Ｖｄｓ）依存性の記述は、これらの関数に限定されない。
【００６２】
［２］ドリフト領域のポテンシャルドロップによって生じるキャパシタンスのモデル化
ドリフト領域のポテンシャルドロップによって生じるキャパシタンスをモデル化する際には、まず、ドリフト領域の電荷密度（Ｑｄｒｉｆｔ）をモデル化する。この時、ドリフト領域では高抵抗なので電界（Ｅｄｒｉｆｔ）は一定と仮定する。
【数９】
0004792439.tif 000010
【００６３】
ＮＦはフィンガー数、βはｋＴ／ｑ（thermal voltage；熱耐圧の逆数）である。他パラメータは［数２］と同様である。
【数１０】
0004792439.tif 000011
【００６４】
【数１１】
0004792439.tif 000012
【００６５】
なお、上式［数９］において、ＩｄｄはＨｉＳＩＭが計算するチャネル内全キャリアにかかる電界をかけた量を示す。ＱＤＦＴＭＡＧ、ＶＢＩ、ＬＤＲＩＦＴ、ＤＬＤはモデルパラメータである。また、ＮＦはＨｉＳＩＭと共通のインスタンスパラメータである。
【００６６】
次に、電荷保存則を満たすように電荷を各電極に割り当てた上で、下式［数１２］、［数１３］、［数１４］のようにしてキャパシタンス（ゲート・バルク間容量ΔＣｇｂ、ゲート・ドレイン間容量ΔＣｇｄ、ゲート容量ΔＣｇｇ、その他容量）をそれぞれ計算する。
【数１２】
0004792439.tif 000013
【００６７】
ここでＶｂｓはベース・ソース間の入力電圧値である。
【数１３】
0004792439.tif 000014
【００６８】
ここでＶｄｓはソース／ドレイン間の入力電圧値である。
【数１４】
0004792439.tif 000015
【００６９】
ここでＶｇｓはゲート・ソース間の入力電圧値である。
【００７０】
［３］ドリフト領域電荷の応答遅延のモデル化（時間領域での一般式）
次に、過渡解析の所定時刻（ｔ）での電荷の応答遅延のモデル化を行う。
【００７１】
電荷の初期値は、下式［数１５］で定式化される。
【数１５】
0004792439.tif 000016
【００７２】
ここで、ｑＮＱＳは遅延を考慮した電荷密度、ＱＱＳは遅延を考慮した電荷密度である。
【００７３】
過渡解析中の各時点（ｔｉ）における計算は、
【数１６】
0004792439.tif 000017
【００７４】
となる。ここで、ｔｐｒｅｖｉｏｕｓは、解析されている時刻（ｔｉ）の一つ前の時刻であり、
【数１７】
0004792439.tif 000018
【００７５】
である。また、上式［数１６］における第２項中の分子のΔｔは安定したシミュレーションを実現させるために付加したものであり、この有無の選択または変形は可能である。
【００７６】
［４］オーバーラップ領域におけるキャリアの走行時間のモデル化
オーバーラップ領域におけるキャリアの走行時間のモデル化は以下の式で行われる。
【数１８】
0004792439.tif 000019
【００７７】
ここで、τｏｖｅｒはオーバーラップ電荷を充電するのにかかる時間、ＤＬＹＯＶはモデルパラメータである。
【００７８】
［計算機によるシミュレーション方法］
次に、上記ＨｉＳＩＭ−ＬＤＭＯＳモデルを用いた、本発明の実施形態に係るシミュレーション方法とシミュレーション装置について図４及び図５により説明する。図４は本発明の第１の実施形態に係るシミュレーション装置の概略構成を示すブロック図、図５は本発明の第１の実施形態に係るシミュレーション方法を示すフローチャートである。
【００７９】
図４に示す如く、シミュレーション装置は、キーボードや操作パネルなどの入力装置２１、種々の処理を行う中央処理装置２２、記憶回路、半導体メモリあるいはハードディスクなどの記憶装置２３、及び表示装置やプリンタなどの出力装置２４を備えている。上記中央処理装置２２は、制御装置２２−１と演算装置２２−２で構成され、上記制御装置２２−１で入力装置２１、演算装置２２−２、記憶装置２３及び出力装置２４などの動作が制御される。
【００８０】
また、上記記憶装置２３には、上述したＨｉＳＩＭ−ＬＤＭＯＳモデルにおける各演算式や関係式などがプログラムとして記述され、記憶されている。例えば表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドリフト領域の抵抗値を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴの前記ドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルを算出する演算式を記述したプログラム、前記ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラムなどが記憶されている。また、この記憶装置２３には、入力装置２１から入力されたデバイスパラメータやパラメータの初期値などが記憶されるとともに（予め記憶されていても良い）、演算装置２２−２による演算結果が記憶される。
【００８１】
図５のフローチャートに示すように、まず、入力装置２１から、シミュレーション対象のＬＤＭＯＳデバイスの構造を表す固有値であり、上述したモデル化式で用いた各種パラメータを入力する（ＳＴＥＰ１）。それらパラメータには、ソース側オーバーラップ領域の抵抗値（ＲＳ）、ドリフト領域の抵抗値（Ｒｄ’）、ドリフ領域の長さ（Ｌdrift）、オーバーラップ領域の長さ（ＬＯＶＥＲＤ）などが含まれる。
【００８２】
次に、シミュレーションを行うための、ゲート・ソース間電圧Ｖｇｓ、ソース／ドレイン間の入力電圧Ｖｄｓ、バルク・ソース間の入力電圧ＶｂｓなどのＬＤＭＯＳＦＥＴに印加する電圧の設定を行う（ＳＴＥＰ２）。
【００８３】
その後、ドレイン・ソース間電流の初期値Ｉｄｓ０を設定（Ｉｄｓ０＝０）する（ＳＴＥＰ３）。
【００８４】
上記入力装置２１から入力されたＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間電圧、ソース／ドレイン間電圧、バルク・ソース間電圧、ＬＤＭＯＳＦＥＴのドレイン・ソース間電流の初期値のデータは、中央処理装置２２中の制御装置２２−１の制御により、記憶装置２３中に取り込まれて記憶される。
【００８５】
上記記憶装置２３に記憶されているＬＤＭＯＳＦＥＴのモデルパラメータ、ＬＤＭＯＳＦＥＴのゲート・ソース間の入力電圧Ｖｇｓ、ソース／ドレイン間の入力電圧Ｖｄｓ、及びＬＤＭＯＳＦＥＴのドリフト領域の抵抗値Ｒｄを算出する演算式を記述したプログラムは、上記制御装置２２−１の制御により演算装置２２−２に転送され、前式［数７］及びその関連式をコンピュータプログラムで実行することで、ドリフト領域の抵抗値（Ｒｄ）を求める（ＳＴＥＰ４）。この演算結果は、記憶装置２３に転送されて保存される。
【００８６】
その後、算出した上記ドリフト領域の抵抗値Ｒｄ、上記記憶装置２３に記憶されているデバイスパラメータや電圧値の設定データ、及びＬＤＭＯＳＦＥＴのドリフト領域の抵抗による電圧降下を算出する演算式を記述したプログラムなどを用いて次式のような演算が行われる。
【００８７】
Ｖｇｓ’＝Ｖｇｓ−Ｉｄｓ０＊ＲＳ
Ｖｄｓ’＝Ｖｄｓ−Ｉｄｓ０＊（ＲＳ＋Ｒｄ）
Ｖｂｓ’＝Ｖｂｓ−Ｉｄｓ０＊ＲＳ
これによって、ドリフト領域の抵抗値（Ｒｄ）に基づく、ポテンシャルドロップが算出される（ＳＴＥＰ５）。
【００８８】
次に、中央処理装置２２により、上記記憶装置２３に記憶されているＬＤＭＯＳＦＥＴのソース端のポテンシャルφＳ０を算出する演算式を記述したプログラムに基づいて、ポアソン（Poisson）方程式を反復計算で解くことによりソース端のポテンシャル計算を行う（ＳＴＥＰ６）。
【００８９】
φＳ０＝ｆ１（Ｖｇｓ’，Ｖｄｓ’，Ｖｂｓ’）
引き続き、ＬＤＭＯＳＦＥＴのチャネル終端のポテンシャルφＳＬを算出する演算式を記述したプログラムに基づいて、ポアソン方程式を反復計算で解くことによりチャネル終端のポテンシャル計算を行う（ＳＴＥＰ７）。
【００９０】
φＳＬ＝ｆ２（Ｖｇｓ’，Ｖｄｓ’，Ｖｂｓ’）
それぞれの演算結果は上記記憶装置２３に記憶される。
【００９１】
次に、中央処理装置２２により、上記記憶装置２３に予め記憶されているＬＤＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラム、すなわち前式［数８］及びその関連式に基づいてドレイン・ソース間電流Ｉｄｓの計算を行う（ＳＴＥＰ８）。演算結果は上記記憶装置２３に記憶される。
【００９２】
そして、上記中央処理装置２２により、ＳＴＥＰ８で算出したドレイン・ソース間電流Ｉｄｓと上記記憶装置２３に記憶されているドレイン・ソース間電流Ｉｄｓ０の初期値との差の絶対値がバルク係数δよりも小さいか否か判定する（ＳＴＥＰ９）。ここでバルク係数とは計算誤差を意味している。
【００９３】
｜Ｉｄｓ−Ｉｄｓ０｜＜δ
この条件を満たしているときには、電荷密度及びキャパシタンスの計算を行う（ＳＴＥＰ１０）。ここで、電荷密度及びキャパシタンスの計算では、ドリフト領域部分に生じるキャパシタンスは、線形のポテンシャル分布を仮定して解析的に計算する。また、ゲート電極とドリフト領域とのオーバーラップ領域に生じるキャパシタンスは、ポテンシャルをディプリーション領域からアキュミュレーション領域まで考慮することによって計算する。
【００９４】
一方、条件を満たしていない、つまりＳＴＥＰ８で算出したドレイン・ソース間電流Ｉｄｓと上記記憶装置２３に記憶されているドレイン・ソース間電流Ｉｄｓ０の初期値との差の絶対値（｜Ｉｄｓ−Ｉｄｓ０｜）がバルク係数δと等しいか大きいときには、Ｉｄｓ０にＩｄｓを代入する（ＳＴＥＰ１１）。
【００９５】
次に、再度ＳＴＥＰ５に戻って抵抗値Ｒｄによるポテンシャルドロップの計算を行い、｜Ｉｄｓ−Ｉｄｓ０｜がバルク係数δよりも小さいと判定されるまでＳＴＥＰ５、ＳＴＥＰ６、ＳＴＥＰ７、ＳＴＥＰ８、ＳＴＥＰ９、ＳＴＥＰ１１の動作を繰り返す。そして、｜Ｉｄｓ−Ｉｄｓ０｜がバルク係数δよりも小さいと判定された場合、電荷密度及びキャパシタンスの計算（ＳＴＥＰ１０）を実行する。
【００９６】
上述したＨｉＳＩＭ−ＬＤＭＯＳモデルでは、ポアソン方程式を忠実に反復計算によって解くことによって、ドリフト領域の抵抗の複雑な電圧依存性を正確に反映した計算を実現している。これによって高い精度を確保できる。
【００９７】
また、抵抗の関与を、外部ノードを作らずにモデル内部で反復計算によって解く。
【００９８】
更に、ＬＤＭＯＳＦＥＴの特性をドリフト領域の抵抗を用いて記述している。この抵抗によって生ずるポテンシャルドロップをドリフト領域のモデルに用いることで正確なモデル化を実現できる。しかも、このドリフト領域の抵抗値を変えることによって様々の耐圧デバイスに対応可能である。
【００９９】
従って、上記のような構成のシミュレーション装置並びにシミュレーション方法では、ＬＤＭＯＳＦＥＴの耐圧を決定しているドリフト領域の不純物濃度、長さ、更にチャネル部分の濃度などのデバイス量がモデルに反映されている、換言すればモデルがデバイス物理に基づいて開発されているので、比較的簡単な計算で高精度にＬＤＭＯＳＦＥＴデバイスの特性をシミュレートできる。また、ＭＯＳＦＥＴの構造パラメータを用いてモデルが開発されているので、構造の違いにも容易に対応できる。
【０１００】
よって、このＭＯＳＦＥＴモデルやシミュレーション結果を、デバイス設計に反映させてＭＯＳＦＥＴにおける種々のデバイスパラメータや設定電圧を調整することにより、ＬＤＭＯＳＦＥＴを設計及び製造できる。
【０１０１】
上述したように、本発明の一つの側面によれば、比較的簡単な計算で高精度にＬＤＭＯＳＦＥＴデバイスの特性をシミュレートできるシミュレーション方法及びシミュレーション装置が得られる。
【０１０２】
ＬＤＭＯＳＦＥＴはデバイス構造に自由度が大きいので、シミュレーションにより構造決定ができ、同時に回路特性評価も可能となり、開発コストを低減できる。また、ＬＤＭＯＳＦＥＴの需要は大きく、様々の用途に向けて対応できる。
【０１０３】
以上実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、ＬＤＭＯＳモデルのみのシミュレーション方法及びシミュレーション装置を例にとって説明したが、ＭＯＳモデルとＬＤＭＯＳモデルの基本部分は共通であるので、例えばＬＤＭＯＳＦＥＴのみに必要なドリフト領域のキャパシタンスの計算にフラグを設定して切り替えるようにすることで、ＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの両方に対応できる。ＭＯＳＦＥＴとＬＤＭＯＳＦＥＴが混在する回路のシミュレーションも可能である。
【０１０４】
また、上述した種々の計算式は、本発明の技術思想を表現するための一形態に過ぎないことは言うまでもない。一例として、パラメータ要素にバイアスをかけるための係数導入が考えられる。また、同一の技術思想をコンピュータプログラムにて実行するための、本数式を離散的な表現とする場合も、当然に発明を逸脱するものではない。
【０１０５】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【０１０６】
本発明は、ＬＤＭＯＳＦＥＴのデバイス設計や、ＬＤＭＯＳＦＥＴを用いた回路のシミュレーションなどに適用が可能である。
【図面の簡単な説明】
【０１０７】
【図１】ＨｉＳＩＭ−ＭＯＳモデルについて説明するためのもので、表面ポテンシャルについて説明するための模式図
【図２】ドリフト領域のポテンシャルドロップについて説明するためのもので、（ａ）図、（ｂ）図は比較例としての一般的な半導体装置設計用の二次元シミュレーション装置でのシミュレーション結果を示す特性図、（ｃ）図、（ｄ）図はＨｉＳＩＭ−ＬＤＭＯＳモデルでのシミュレーション結果を示す特性図
【図３】２ＤデバイスシミュレータとＨｉＳＩＭ−ＬＤＭＯＳモデルでのゲート電圧とキャパシタンスとの関係を対比して示しており、（ａ）図は２Ｄデバイスシミュレータの特性図、（ｂ）図はＨｉＳＩＭ−ＬＤＭＯＳモデルの特性図
【図４】本発明の第１の実施形態に係るシミュレーション装置の概略構成を示すブロック図
【図５】本発明の第１の実施形態に係るシミュレーション方法を示すフローチャート
【図６】ＬＤＭＯＳＦＥＴの断面構成図
【符号の説明】
【０１０８】
１１…ドレインコンタクト
１２…ゲート電極
１３…ドリフト領域
１４…オーバーラップ領域
１５…チャネル領域
２１…入力装置
２２…中央処理装置
２２−１…制御装置
２２−２…演算装置
２３…記憶装置
２４…出力装置
【図１】
0004792439.tif 000020
【図２】
0004792439.tif 000021
【図３】
0004792439.tif 000022
【図４】
0004792439.tif 000023
【図５】
0004792439.tif 000024
【図６】
0004792439.tif 000025