(57)【特許請求の範囲】
【請求項１】
半導体基板上に位置し、第１導電型不純物を含む半導体層からなる第１導電型ゲート層と、
前記第１導電型ゲート層の上に位置し、前記第１導電型ゲート層に含まれる第１導電型不純物の濃度よりも低濃度の第２導電型不純物を含む半導体層からなり、チャネル領域を含む第２導電型半導体層と、
前記第２導電型半導体層の上において、平面的に見て前記チャネル領域を間に挟むように形成され、前記第２導電型半導体層の第２導電型不純物濃度よりも高い濃度の第２導電型不純物を含む半導体層からなる第２導電型ソース領域および第２導電型ドレイン領域とを備え、
前記第１導電型ゲート層と前記第２導電型ソース領域との間隔が、前記第１導電型ゲート層と前記第２導電型ドレイン領域との間隔よりも短い、横型接合型電界効果トランジスタ。
【請求項２】
前記第２導電型ソース領域が、前記第１導電型ゲート層との間に、前記チャネル領域と同じ厚さの前記第２導電型半導体層の部分を挟んでいる、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
前記第２導電型ドレイン領域と前記第１導電型ゲート層との間に、前記第２導電型半導体層と、当該第２導電型半導体層の上に位置する第２導電型ドリフト層とが位置している、請求項１または２に記載の横型接合型電界効果トランジスタ。
【請求項４】
第２導電型の前記チャネル領域と第１導電型の前記ゲート層との接合部に生じる拡散電位によって、前記チャネル領域に張り出す空乏層が、前記チャネル領域を遮断するように、前記第１導電型ゲート層と前記チャネル領域の不純物濃度、および前記チャネル領域の厚さが設定されている、請求項１〜３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５】
前記半導体基板がＳｉＣ基板であり、前記半導体基板の上に配置された各半導体層が、それぞれの導電型の不純物を含むＳｉＣ膜である、請求項１〜４のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６】
半導体基板上に第１導電型半導体層を形成する第１半導体層形成工程と、
前記第１導電型半導体層の上に、第２導電型不純物を含む第２導電型半導体層を形成する第２導電型半導体層形成工程と、
前記第２導電型半導体層の上に、当該第２導電型半導体層の第２導電型不純物濃度よりも高濃度の第２導電型不純物を含む第２導電型電極層を形成する第２導電型ドレイン層形成工程と、
前記第２導電型電極層を通り、前記第２導電型半導体層内にいたる深さのトレンチを形成するトレンチ形成工程と、
前記トレンチの一方の壁を構成する第２導電型電極層および第２導電型半導体層を、前記トレンチの底から所定高さ残し、それを越える高さの部分を除去して前記第２導電型半導体層の段を形成するトレンチ壁除去工程と、
前記トレンチ壁除去工程において形成された前記第２導電型半導体層の段の部分に、第２導電型不純物を注入して前記第２導電型半導体層よりも高濃度の第２導電型不純物を含む第２導電型ソース領域形成工程とを備える、横型接合型電界効果トランジスタの製造方法。
【請求項７】
半導体基板上に第１導電型半導体層を形成する第１導電型半導体層形成工程と、
前記第１導電型半導体層の上に、第２導電型不純物を含む第２導電型半導体層を形成する第２導電型半導体層形成工程と、
前記第２導電型半導体層に第２導電型不純物を注入して、当該第２導電型半導体層の第２導電型不純物濃度よりも高濃度の第２導電型不純物濃度を備える第２導電型ソース領域を形成する第２導電型ソース領域工程と、
前記第２導電型半導体層の上に上部第２導電型半導体層を形成する上部第２導電型半導体層形成工程と、
前記上部第２導電型半導体層の上に第２導電型ドレイン領域を形成する第２導電型ドレイン領域形成工程と、
前記第２導電型ドレイン領域と上部第２導電型半導体層とを貫通し、前記第２導電型半導体層内の前記第２導電型ソース領域の下面の深さにまで達するトレンチを、当該第２導電型ソース領域の側面が当該トレンチに露出するように形成するトレンチ形成工程と、
平面的に見て前記第２導電型ソース領域が位置するほうのトレンチの壁を前記第２導電型ソース領域の上面が露出するレベルまで除去するトレンチ壁除去工程とを備える、横型接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型の接合型電界効果トランジスタ(ＪＦＥＴ:Junction Field Effect Transistor)およびその製造方法に関し、より具体的には、良好な耐圧性能を維持したままオン抵抗を低減した横型ＪＦＥＴおよびその製造方法に関するものである。
【０００２】
【従来の技術】
図１６は、従来の横型ＪＦＥＴを示す断面図である（米国特許登録番号5,264,713 Junction Field-Effect Transistor Formed in Silicon Carbide)。ＳｉＣ基板１１０の上に第１導電型のエピタキシャル層１１２が配置され、その上に第２導電型のチャネル層１１４が形成されている。チャネル層１１４の上には、トレンチ１２４をはさんで、一方にソース領域１１６が、また他方にはドレイン領域１１８が配置され、それぞれの上にソース電極１２０とドレイン電極１２２とが配置されている。ＳｉＣ基板１１０の裏面側には、ゲートコンタクト層１３０が形成され、その上にゲート電極（図示せず）が設けられている。ソース・ドレイン領域１１６，１１８を通りチャネル層１１４の中にいたる深さを有するトレンチ１２４が設けられ、トレンチ１２４の底部と第１導電型のエピタキシャル層１１２との間の、第２導電型のエピタキシャル層１１４にはチャネルが形成されている。第１導電型のエピタキシャル層１１２における第１導電型不純物の濃度の値は、チャネルを含む第２導電型のエピタキシャル層１１４における第２導電型不純物の濃度の値よりも高く、接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否か制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオンオフ制御を行なうことが可能となる。
【０００３】
【発明が解決しようとする課題】
大電流のオンオフ制御を行なう場合、消費電力等の低減をはかるために、オン抵抗を低下させることが非常に望ましい。しかしながら、チャネル厚さやチャネル層の不純物濃度を高めることによりオン抵抗を低減させようとすると、耐圧性能が低下する問題がある。
【０００４】
図１７は、横型ＪＦＥＴの耐圧性能を説明するための、チャネル、ソース、ドレインおよびゲートを示す断面図である。また、図１８は、破壊電圧時のドレイン・ゲート間の電界分布を説明する断面図である。説明の便宜上、第１導電型はｐ型、また第２導電型はｎ型として話を進めるが、第１導電型はｎ型、また第２導電型はｐ型としてもよい。図１８に示す電界分布は、ｐ型エピタキシャルからドレイン電極にいたる間のｎ型エピタキシャル層内の電界分布である。この図１８で、Ｅmaxは、ドレインからｐｎ接合にいたる間の距離Ｗを空乏層としたときのｐｎ接合の逆バイアス電圧の絶対値を表わす。このＥmaxは、次の（１）式のように表示することができる。ただし、ｑは素電荷、Ｎdはドレイン電極からｐｎ接合にいたる間のｎ型不純物濃度、εsは半導体の誘電率を表わす。
【０００５】
Ｅmax＝ｑＮdＷ/εs     ・・・・・・・・・・（１）
ソース接地の場合、破壊発生時にドレイン・ゲート間電圧が最大となっているため、破壊電圧Ｖb、すなわち耐圧は、次の（２）〜（４）式によって与えられる。ここで、Ｖdgmaxは、ドレイン・ゲート間に印加できる最大電圧であり、また、Ｖgsは、オフ状態にするのに必要なゲート・ソース間電圧である。
【０００６】
Ｖb＝Ｖdgmax−Ｖgs     ・・・・ ・・・・・・（２）
Ｖdgmax＝ｑＮdＷ2/(２εs)    ・ ・・・・・・（３）
Ｖgs＝ｑＮdｈ2/(２εs)    ・・・・・・・・・（４）
オン抵抗を低下させるには、次の２つの直接的な方法がある。この２つの場合について、耐圧性能が向上するか否か、すなわちＶbが増大するか否か検討する。
（ａ）チャネル厚さｈを増やした場合（不純物濃度は変えない）：
（４）式よりＶgsが大きくなり、このため、（２）式よりＶbが減少する。すなわち、耐圧性能は劣化してしまう。
（ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純物濃度Ｎdを増やした場合（Ｖgsは不変とする。すなわち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは小さくする。）：
ｎ型エピタキシャル層のｎ型不純物濃度が変わると（１）式よりＥmaxが増大し、上記に示さない関係式によりＷは減少する。上述の関係式から直接導出することはできないが、耐圧Ｖdgmaxとｎ型不純物濃度との関係は、図１９のように求めることができる。図１９によれば、不純物濃度の増加につれて耐圧Ｖdgmaxが低下することが分る。
【０００７】
上記のように、横型ＪＦＥＴのオン抵抗を直接的に低下させたのでは、耐圧性能を劣化させてしまうことが分る。
【０００８】
そこで、本発明は、高い耐圧性能を維持した上で、さらにオン抵抗を低くすることができる構造を有する横型ＪＦＥＴおよびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の横型ＪＦＥＴは、半導体基板上に位置し、第１導電型不純物を含む半導体層からなる第１導電型ゲート層と、第１導電型ゲート層の上に位置し、第１導電型ゲート層に含まれる第１導電型不純物の濃度よりも低濃度の第２導電型不純物を含む半導体層からなり、チャネル領域を含む第２導電型半導体層と、第２導電型半導体層の上において、平面的に見てチャネル領域を間に挟むように形成され、第２導電型半導体層の第２導電型不純物濃度よりも高い濃度の第２導電型不純物を含む半導体層からなる第２導電型ソース領域および第２導電型ドレイン領域とを備える。そして、本横型ＪＦＥＴでは、第１導電型ゲート層と第２導電型ソース領域との間隔が、第１導電型ゲート層と第２導電型ドレイン領域との間隔よりも短い（請求項１）。
【００１０】
この構成によれば、ソース領域の下にドレイン領域の下の第２導電型ドリフト層よりも薄い第２導電型ドリフト薄層を備える場合であっても、ソース領域からチャネル領域に至る経路の電気抵抗を減少させることができる。この第２導電型ドリフト薄層の第２導電型不純物濃度は、ドレイン領域の下の第２導電型ドリフト領域の第２導電型不純物濃度よりも高いことが、電気抵抗を減少させる上から望ましい。また、ソース領域からチャネル領域に至る経路の電気抵抗を減少させるために、平面的に見てチャネル領域に隣接するソース領域の下のチャネル層の部分の第２導電型不純物濃度を、所定範囲内で高くしてもよい。また、用途に応じて、そのように第２導電型不純物濃度を高くしたチャネル層の部分自体をソース領域とすることもできる。また、ソース領域からチャネル領域に至る間の抵抗Ｒsとスイッチング周波数の目安となる最大周波数ｆmaxとの間には、次の（５）式の関係がある。ただし、αは常数である。
【００１１】
ｆmax＝１／｛２（Ｒs＋α）1/2｝・・・・・・・・（５）
上記のように、Ｒsがなくなるので、（５）式にしたがいｆmaxは上昇する。すなわち、スイッチング周波数を大きくすることができる。
【００１２】
上記の構成を具体的に実現する構造として、たとえば、第２導電型ソース領域が、第１導電型ゲート層との間に、チャネル領域と同じ厚さの前記第２導電型半導体層の部分を挟んでいる構造（請求項２）、および、第２導電型ドレイン領域と第１導電型ゲート層との間に、第２導電型半導体層と、当該第２導電型半導体層の上に位置する第２導電型ドリフト層とが位置している構造（請求項３）がある。
【００１３】
上記本発明の横型ＪＦＥＴでは、たとえば、第２導電型のチャネル領域と第１導電型のゲート層との接合部に生じる拡散電位によって、チャネル領域に張り出す空乏層が、チャネル領域を遮断するように、第１導電型ゲート層とチャネル領域の不純物濃度、およびチャネル領域の厚さが設定されていることが望ましい（請求項４）。
【００１４】
この構成により、外部から電圧を印加しなくても、拡散電位によって生じる空乏層がチャネル領域を遮断し、ノーマリーオフの横型ＪＦＥＴを構成することができる。このため、非運転時の電力消費を無くし、回転機等への制御回路に本横型ＪＦＥＴを用いた場合、安全確保のために余分な回路を設ける必要がなくなる。
【００１５】
上記本発明の横型ＪＦＥＴでは、たとえば、半導体基板をＳｉＣ基板とし、半導体基板の上に配置された各半導体層を、それぞれの導電型の不純物を含むＳｉＣ膜とすることができる（請求項５）。
【００１６】
ＳｉＣ半導体は、電荷担体の移動度が大きく、大電流を流すことができ、高い耐圧性能を有しているので、大電力用素子の材料として適している。このため、ＳｉＣ半導体を用いた横型ＪＦＥＴを大電力のスイッチング素子として用いることにより、低消費電力で、高速のオンオフ動作を行なうことができる。
【００１７】
本発明の第１の局面の横型ＪＦＥＴの製造方法は、半導体基板上に第１導電型半導体層を形成する第１半導体層形成工程と、第１導電型半導体層の上に、第２導電型不純物を含む第２導電型半導体層を形成する第２導電型半導体層形成工程と、第２導電型半導体層の上に、当該第２導電型半導体層の第２導電型不純物濃度よりも高濃度の第２導電型不純物を含む第２導電型電極層を形成する第２導電型ドレイン層形成工程と、第２導電型電極層を通り、第２導電型半導体層内にいたる深さのトレンチを形成するトレンチ形成工程と、トレンチの一方の壁を構成する第２導電型電極層および第２導電型半導体層を、トレンチの底から所定高さ残し、それを越える高さの部分を除去して第２導電型半導体層の段を形成するトレンチ壁除去工程と、トレンチ壁除去工程において形成された前記第２導電型半導体層の段の部分に、第２導電型不純物を注入して第２導電型半導体層よりも高濃度の第２導電型不純物を含む第２導電型ソース領域形成工程とを備える（請求項６）。
【００１８】
この製造方法により、ソース領域とチャネル領域とを直接、接触させる構造を備えた横型ＪＦＥＴを容易に製造することができる。上記の第２導電型ソース領域形成工程において、第２導電型不純物を注入する範囲は、トレンチ底より上の段の部分すべてとしてもよいし、トレンチ底より上の段のうちで上側の部分のみとしてもよい。上記の第１導電型ゲート層の第１導電型不純物濃度の値は、空乏層をもっぱら第２導電型半導体層のチャネル領域に張り出して形成するために、第２導電型半導体層の第２導電型不純物濃度の値よりも高いことが望ましい。
【００１９】
本発明の第２の局面の横型ＪＦＥＴの製造方法は、半導体基板上に第１導電型半導体層を形成する第１導電型半導体層形成工程と、第１導電型半導体層の上に、第２導電型不純物を含む第２導電型半導体層を形成する第２導電型半導体層形成工程と、第２導電型半導体層に第２導電型不純物を注入して、当該第２導電型半導体層の第２導電型不純物濃度よりも高濃度の第２導電型不純物濃度を備える第２導電型ソース領域を形成する第２導電型ソース領域工程と、第２導電型半導体層の上に上部第２導電型半導体層を形成する上部第２導電型半導体層形成工程と、上部第２導電型半導体層の上に第２導電型ドレイン領域を形成する第２導電型ドレイン領域形成工程と、第２導電型ドレイン領域と上部第２導電型半導体層とを貫通し、第２導電型半導体層内の第２導電型ソース領域の下面の深さにまで達するトレンチを、当該第２導電型ソース領域の側面が当該トレンチに露出するように形成するトレンチ形成工程と、平面的に見て第２導電型ソース領域が位置するほうのトレンチの壁を第２導電型ソース領域の上面が露出するレベルまで除去するトレンチ壁除去工程とを備える（請求項７）。
【００２０】
この構成により、必要な膜をすべて成膜した後に、ＲＩＥを連続して、トレンチ１１とソース領域５との形成に適用することができる。このため、処理工程が大まかに、成膜工程と、ＲＩＥ工程とが分れ、たとえば、トレンチ形成とｎ型半導体層形成の２つのエッチング工程を１つのＲＩＥ装置で連続して行なう可能性が生じる。この結果、本発明の横型ＪＦＥＴを高い能率で製造することが可能となる。
【００２１】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１における横型ＪＦＥＴを示す断面図である。図１に示すように、本実施の形態における横型ＪＦＥＴでは、ソース側には、ドレイン側にあるｎ型ドレイン領域３ｂがないことが最大の特徴である。他の部分の構造は、従来の横型ＪＦＥＴと同じである。
【００２３】
図１において、ＳｉＣ基板１の上にｐ+型エピタキシャル層２が位置し、その上にｎ型チャネル層３ａが設けられている。ｐ+型エピタキシャル層２のｐ型不純物濃度は、ｎ型チャネル層３ａのｎ型不純物濃度よりも大きくなければならない。ｐ+型エピタキシャル層２とｎ型チャネル層３ａとのｐｎ接合に発生する空乏層は、この濃度比に逆比例した厚さをもって濃度の低い側に張り出すからである。逆バイアス電圧の印加により、この空乏層の厚さがチャネル領域７の厚さｈに達したとき、チャネル領域７は空乏層に遮断され、オフ状態または飽和状態が実現する。チャネル領域７を挟んで、ドレイン側にはドリフト層３ｂが配置され、その上にドレイン領域６とドレイン電極１６が設けられている。チャネル領域７の他方の側には、チャネル層３ａの上に、直接、ソース領域５が配置され、その上にソース電極１５が設けられている。
【００２４】
次に、上記の横型ＪＦＥＴの製造方法について図２〜図５を用いて説明する。まず、ＳｉＣ基板１の上にゲート層となるｐ+型半導体膜２を成膜し、次いでその上にチャネル層とドリフト層とを合わせたｎ型半導体層３を形成し、さらにその上に電極のコンタクトとなるｎ+型半導体層６を形成する（図２参照）。次いで、図３に示すように、ｎ+型半導体層６を通りｎ型半導体層３内にいたる深さのトレンチ１１を、トレンチ底からｐ+型半導体層までの厚さがチャネル領域７の厚さｈとなるように形成する。このトレンチの形成には、異方性のエッチングが可能なＲＩＥ(Reactive Ion Etching）法を用いて、深さ方向にエッチングを行なう。この後、図４に示すように、トレンチ１１の一方の側のトレンチの壁を所定の厚さを残して除去する。除去される壁の部分は、ｎ+型半導体層６の全厚さとｎ型半導体層３の上層側である。この除去にもＲＩＥ法を用いることができる。除去された後の残った部分は、トレンチ１１の底に対して段差となるが、この段差にｎ型不純物をイオン注入してｎ+型ソース領域５を形成する（図５）。
【００２５】
ゲートの位置は、ｐ+型半導体層に電位を印加しやすい位置であればどこでもよいが、図６〜図８に示す位置に設けることが望ましい。図６に示すように、ＳｉＣ基板の裏面にバックゲートとして設けてもよいし、図７に示すように、ｐ+型半導体層を拡大して、その拡大されたｐ+型半導体層の表面に設けてもよいし、図８に示すように、ｐ+型半導体層の横のＳｉＣ基板の上に設けてもよい。図６および図８のように、ＳｉＣ基板上にｐ+型半導体層を設ける場合には、異種導電型の接合部に生じる拡散電位等を避けるために、ＳｉＣ基板はｐ型であることが望ましい。
【００２６】
このソース領域の下方のドリフト層を採用することにより、高い耐圧性能を維持した上で、低いオン抵抗と高いスイッチング周波数を確保することができる。
【００２７】
（実施の形態２）
図９〜図１３は、本発明の実施の形態２における横型ＪＦＥＴの製造方法を示す図である。まず、図９に示すように、ＳｉＣ基板１の上にｐ+型半導体層２をエピタキシャル成長させ、次いで、その上にｎ型半導体層１３をエピタキシャル成長させる。この後、図１０に示すように、ｎ型半導体層１３にｎ型不純物イオンを注入して、ｎ+型不純物領域５を形成する。このｎ+型不純物領域５は、完成時にソース領域となる。次いで、図１１に示すように、ｎ型半導体層２３と、ｎ+半導体層６とを順にエピタキシャル成長させる。この後、ｎ+半導体層６を突き抜け、ｎ型半導体層２３内のｎ+型不純物領域５の下面と同じ深さに達するトレンチ１１を設ける（図１２）。トレンチ１１を設けるには、ＲＩＥを用いて異方性エッチングを行なうことが望ましい。トレンチ１１の底面の下にチャネルが配置される。この後、トレンチのｎ型不純物領域５が位置する側の壁の表層からｎ型不純物領域５の上面にいたる部分を、エッチングによって除去する（図１３）。このエッチングもＲＩＥによることが好ましい。
【００２８】
この実施の形態２の製造方法によれば、必要な膜をすべて成膜した後に、ＲＩＥを連続して、トレンチ１１とソース領域５との形成に適用することができる。このため、処理工程が、大きく成膜工程と、ＲＩＥ工程とが分れ、たとえば、トレンチ形成とｎ型半導体層形成の２つのエッチング工程を１つのＲＩＥ装置で連続して行なう可能性が生じる。この結果、本発明の横型ＪＦＥＴを高い能率で製造することが可能となる。
【００２９】
（実施の形態３）
図１４は、本発明の実施の形態３における横型ＪＦＥＴを示す断面図である。図１に示した横型ＪＦＥＴと同様に、ソース領域５の下にドリフト領域を配置していない。また、図１５は比較に用いた横型ＪＦＥＴの断面図である。これらの図において、ｐ+型半導体層からなるゲート層２のｐ型不純物濃度は、１×１０19ｃｍ-3であり、チャネル層３ａのｎ型不純物濃度は、１×１０16ｃｍ-3である。チャネル層のｎ型不純物濃度は、ゲート層のｐ型不純物濃度よりも３桁低く設定され、ｐｎ接合に生じる空乏層がほとんどチャネル層に張り出すことを保証している。ドリフト層３ｂのｎ型不純物濃度は、４×１０16ｃｍ-3である。また、チャネルの厚さｈは、５００ｎｍとした。耐圧は両方とも５００Ｖとした。また、チャネル領域では、ｐｎ接合に発生する拡散電位によって空乏層がチャネルを遮断しており、ノーマリーオフが実現されている。すなわち、次の（６）式のノーマリーオフの条件が実現している。
【００３０】
ｈ<｛２εsＶbi/(ｑＮd）｝1/2・・・・・・・・・・（６）
ここで、Ｖbiはｐｎ接合に生じる拡散電位である。
【００３１】
このような構造の横型ＪＦＥＴに対して、それぞれオン抵抗を求めた結果、比較例では７．４ｍΩｃｍ2が得られた。これに対して、本発明に係る横型ＪＦＥＴのオン抵抗は、７．１ｍΩｃｍ2となった。この結果、本発明例では、比較例に比べて、オン抵抗を約５パーセント減少させることができ、さらにオン抵抗の減少に加えてスイッチング限界周波数を向上させることができる。
【００３２】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態はあくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むことを意図するものである。
【００３３】
【発明の効果】
本発明の係る横型ＪＦＥＴを用いることにより、良好な耐圧性能を維持した上で、オン抵抗を減少させることができる。このとき、ソース領域とチャネル領域とを、直接、接触させソースからチャネルを通る経路の電気抵抗を減少させるので、さらにスイッチング周波数を増大させることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における横型ＪＦＥＴの断面図である。
【図２】  図１の横型ＪＦＥＴの製造方法において、ＳｉＣ基板にｐ+型半導体層を形成し、次いでｎ型半導体層を成膜し、さらにｎ+型電極層を形成した段階の断面図である。
【図３】  図１の状態に、トレンチを設けた段階の断面図である、
【図４】  図３の状態に対して、トレンチの片側の壁を所定厚さ残して除去した段階の断面図である。
【図５】  図４の状態で、残された所定厚の部分にｎ型不純物をイオン注入した段階の断面図である。
【図６】  実施の形態１の横型ＪＦＥＴにおいて、ゲートをＳｉＣ基板の裏面に設けた構成を示す図である。
【図７】  実施の形態１の横型ＪＦＥＴにおいて、ゲートをｐ+型半導体層に設けた構成を示す図である。
【図８】  実施の形態１の横型ＪＦＥＴにおいて、ゲートをチャネル領域側のＳｉＣ基板に設けた構成を示す図である。
【図９】  本発明の実施の形態２における横型ＪＦＥＴの製造方法において、ＳｉＣ基板にｐ+半導体層とｎ型半導体層とを順次積層した段階の断面図である。
【図１０】  図９の状態に対して、ｎ型不純物を注入してソース領域を形成した段階の断面図である。
【図１１】  図１０の状態に対して、ｎ型半導体層およびｎ+型半導体層を順次積層した段階の断面図である。
【図１２】  図１０の状態に対して、トレンチを設けた段階の断面図である。
【図１３】  図１２の状態に対して、エッチングを施し表層からｎ+型不純物領域の下面までｎ型半導体層をの除いた段階の断面図である。
【図１４】  本発明の実施の形態３における横型ＪＦＥＴの断面図である。
【図１５】  比較のための横型ＪＦＥＴの断面図である。
【図１６】  従来の横型ＪＦＥＴを説明するための断面図である。
【図１７】  耐圧性能を説明するための模式的断面図である。
【図１８】  破壊発生電圧におけるソース・ドレイン間の電界分布を示す図である。
【図１９】  チャネル領域の不純物濃度を高くすることにより、耐圧性能が劣化することを説明する図である。
【符号の説明】
１  ＳｉＣ基板、２  ｐ+型ゲート層、３,３ａ，３ｂ  ｎ型半導体層、４  ゲート、５  ソース領域、６  ドレイン領域、７  チャネル領域、１１  トレンチ、１３  ｎ型半導体層、１５  ソース、１６  ドレイン、２３  ｎ型半導体層、ｈ  チャネル厚さ。
【図１】
0004810736.tif 000002
【図２】
0004810736.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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