(57)【特許請求の範囲】
【請求項１】
基板の表面上に形成された素子形成領域の表面側にソース電極と、前記素子形成領域の表面側から前記基板の表面に垂直な方向に形成されたトレンチに形成されたトレンチゲート電極と、前記トレンチゲート電極を覆うゲート絶縁膜と、前記基板の裏面側に形成されたドレイン電極とを有する半導体装置において、
前記素子形成領域を囲む様に形成された絶縁領域と、
前記ソース電極に接合し、前記ゲート絶縁膜の側面に沿って形成された第１伝導型のソース領域と、
前記ソース領域に接合し、前記ゲート絶縁膜と前記絶縁領域の側面とに接合し、前記ゲート絶縁膜の側面に沿って第１伝導型のチャネルが形成される第２伝導型のボディ領域と、
前記ソース領域と前記絶縁領域の側面との間に設けられ、前記ソース電極、前記ソース領域、前記絶縁領域の側面、及び前記ボディ領域とに接合し、前記ボディ領域のキャリア濃度よりも高いキャリア濃度を有した第２伝導型の高キャリア濃度層と、
前記ゲート絶縁膜及び前記ボディ領域と、前記基板との間において、前記ゲート絶縁膜の側面及び前記絶縁領域の側面に平行に、前記基板に垂直な方向に、それぞれ、平行に形成された複数の層から成るドリフト領域と、
を有し
前記ドリフト領域は、
前記ボディ領域に接合し、形成されるチャネルに接続する第１伝導型の第１層と、
前記ボディ領域及び前記第１層とに接合する第２伝導型の第２層と、
前記ボディ領域、前記第２層、及び前記絶縁領域の側面に接合する第１伝導型の第３層と、
から成る
ことを特徴とする半導体装置。
【請求項２】
前記ソース電極の外周は、前記絶縁領域上面に幅２０μｍ以上延設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁領域は、その比誘電率よりも小さい比誘電率を有し、前記基板に垂直な方向に延びた多数の空気層を内部に有していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電耐圧を向上させるための構成を有する半導体装置に関する。本発明は大電流用の半導体装置、いわゆるパワー素子に特に有効である。
【背景技術】
【０００２】
近年、例えばトレンチゲートを有する、ＭＯＳＦＥＴ（Ｕ−ＭＯＳ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、スイッチング用パワー素子として常用されるようになってきた。パワー素子は、ゲートに電位を付加しない「オフ」状態ではリーク電流が流れないことが重要である。そのようなリーク電流が流れない最大の電圧、即ち静電耐圧の大きいパワー素子の開発が盛んとなっている。
【０００３】
本願出願人は、例えば特許文献１において、スーパージャンクション構造と、素子外周部に設ける絶縁領域により、静電耐圧を向上させることを提案している。スーパージャンクション構造は、特許文献２及び３にも記載されているように、ｐ層とｎ層の界面を多数設けることで、近傍のｐｎ界面と共に連続した空乏層を形成し、広く、厚い領域を連続した空乏層とすることで静電耐圧を向上させるものである。尚、これをＵ−ＭＯＳのドリフト領域や、ＩＧＢＴのチャネルを形成しない側のベース領域に設ける場合は、スーパージャンクション構造中、ゲートがオン時に形成されるチャネル（反転層）と同じ伝導型の領域が当該チャネルと接続するように形成する必要がある。
【０００４】
特許文献１に示されたＵ−ＭＯＳ９００の構成を図８．Ａに示す。Ｕ−ＭＯＳ９００は、ｎ+基板１０表面側（図８．Ａの紙面内上側）に、ｎ層２１とｐ-層２２とが、水平方向に交互に形成され、スーパージャンクション構造２０を形成している。スーパージャンクション構造２０は、例えばｎ+基板１０表面に立設された板状或いは柱状のｎ層２１とｐ-層２２とが複数個形成されたものである。スーパージャンクション構造２０上部には、ｐボディ層３０と、ゲート電極Ｇ及びゲート絶縁膜Ｉｇとから成るトレンチゲートとが交互に形成されている。各トレンチゲートに接して、ソース領域であるｎ+層４０が形成されている。ｎ+層４０はスーパージャンクション構造２０のｎ層２１と、ゲートオン時にｐボディ層３０に形成されるｎチャネル（反転層）で接続される位置に形成されている。また、ｎ+基板１０裏面全体にドレイン電極Ｄが、ｐボディ層３０とｎ+層４０表面にはソース電極Ｓが形成されている。
【０００５】
Ｕ−ＭＯＳ９００は、図８．Ａに示す単位セルが複数個左右方向に連続して形成されているものであり、その左右端について、右端の構成を図８．Ｂで説明する。Ｕ−ＭＯＳ９００の右端の構造は、右端のトレンチゲート右側に形成されたｎ+層４０と対応するｎ層２１の右隣の、ｐ-層２２ｅでスーパージャンクション構造２０が終了する。ｐ-層２２ｅとその上のｐボディ層３０との右面に接して、絶縁領域９０が左右方向の幅ｗで形成されており、その右側は、チップ端までｐ-層２５が形成されている。絶縁領域９０の上端９０ｃは、ソース電極Ｓの右端がｐ-層２５に接触しないように、所望の幅でｐ-層２５上面左側を覆っている。
【０００６】
こうして、スーパージャンクション構造２０は、ｎチャネルＵ−ＭＯＳ９００のいわゆるｎドリフト領域に形成されているが、実際にｎドリフトとして作用するのはｎ層２１である。Ｕ−ＭＯＳ９００は、ゲートオン時には、ソース電極Ｓ、ソース領域ｎ+層４０、ｐボディ層３０にできるｎチャネル（反転層）、ｎドリフトとして作用するｎ層２１、ｎ+基板１０、ドレイン電極Ｄの順に電子が流れる。一方、ゲートオフ時には、スーパージャンクション構造２０を形成するｎ層２１とｐ-層２２とのｐｎ接合面から形成される空乏層がスーパージャンクション構造２０全体に広がることで、リーク電流を阻止するものである。
【特許文献１】特開２００１−２４４４６１号公報
【特許文献２】特開平１１−２３３７５９号公報
【特許文献３】特開平  ９−２６６３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の通り、絶縁領域９０の水平方向の幅を２μｍとしたときに、約７０Ｖの静電耐圧が得られる。しかし、本願発明者らの追加シミュレーションによれば、当該絶縁領域９０の水平方向の幅を例えば２００μｍに広げても、静電耐圧はわずかに向上するのみであった。特許文献１によれば、外周の絶縁領域を、ｐ-層を挟んで複数個形成する技術も開示されているが、例えば１ｋＶの静電耐圧を実現するためには、当該繰り返し領域は８００μｍ幅で素子外周を囲む必要がある。これは、実質的な素子領域の大きさに対し、前後及び左右方向に１．６ｍｍも拡大することを意味する。このため、ウエハ当たりの形成個数が減少し、適用先の装置においても大面積を占めるなど、極めて効率の悪い状態であった。
【０００８】
そこで本発明は、素子外周を囲む幅を狭くして、静電耐圧を向上させた構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に係る発明は、基板の表面上に形成された素子形成領域の表面側にソース電極と、素子形成領域の表面側から基板の表面に垂直な方向に形成されたトレンチに形成されたトレンチゲート電極と、トレンチゲート電極を覆うゲート絶縁膜と、基板の裏面側に形成されたドレイン電極とを有する半導体装置において、素子形成領域を囲む様に形成された絶縁領域と、ソース電極に接合し、ゲート絶縁膜の側面に沿って形成された第１伝導型のソース領域と、ソース領域に接合し、ゲート絶縁膜と絶縁領域の側面とに接合し、ゲート絶縁膜の側面に沿って第１伝導型のチャネルが形成される第２伝導型のボディ領域と、ソース領域と絶縁領域の側面との間に設けられ、ソース電極、ソース領域、絶縁領域の側面、及びボディ領域とに接合し、ボディ領域のキャリア濃度よりも高いキャリア濃度を有した第２伝導型の高キャリア濃度層と、ゲート絶縁膜及びボディ領域と、基板との間において、ゲート絶縁膜の側面及び絶縁領域の側面に平行に、基板に垂直な方向に、それぞれ、平行に形成された複数の層から成るドリフト領域と、を有し、ドリフト領域は、ボディ領域に接合し、形成されるチャネルに接続する第１伝導型の第１層と、ボディ領域及び第１層とに接合する第２伝導型の第２層と、ボディ領域、第２層、及び絶縁領域の側面に接合する第１伝導型の第３層と、から成ることを特徴とする。
尚、「素子形成領域を囲む様に」は、完全に囲むものの他、２方向から挟むものをも含むものとする。この挟む場合とは、下記のように静電破壊が生じる部分が、例えば矩形状の素子領域の相対する２辺に集中する場合を想定しており、その相対する２辺を外側から挟む場合である。
【００１０】
請求項２に係る発明は、ソース電極の外周は、絶縁領域上面に幅２０μｍ以上延設されていることを特徴とする。
【００１１】
請求項３に係る発明は、絶縁領域は、その比誘電率よりも小さい比誘電率を有し、基板に垂直な方向に延びた多数の空気層を内部に有していることを特徴とする。
【発明の効果】
【００１２】
絶縁領域が素子形成領域を囲むので、素子形成領域外周部においても、電界は上下方向のみとなり、例えば更に外周のドレイン又はコレクタ電極から斜め方向の電界を受けることは無い。即ち、素子形成領域外周部はその他の素子形成領域同様、均一な上下方向の電界を受けるはずである。しかし、以下に示すシミュレーションの通り、例えばｎチャネルの半導体装置の場合、絶縁領域に接する素子領域の深い位置までｐ層が形成されていると、ｐｎ接合面から遠いことから、空乏層が十分に延びきらず、ゲートオフ時に当該ｐ層がｐボディ層ともどもソース電極電位を有することとなる。これは絶縁領域と接している部分で著しく、深い位置まで空乏層が形成されないこととなる。このため、素子領域外周部におけるドリフト領域として働くｎ層とボディ領域として働くｐ層との界面の空乏層形成の障害となり、静電耐圧を下げることとなっていたことが分かった。そこで素子形成領域外周の絶縁領域に接する部分の半導体層が、ゲート電極の電位により形成されるチャネルと同じ伝導型のものを有するならば、例えばｎチャネルＭＯＳ又はｎチャネルＩＧＢＴならば、当該半導体層は、ゲートオフ時にドレイン電極電位又はコレクタ電極電位とを有することとなり、ドリフト領域として働くｎ層とボディ領域として働くｐ層との界面の空乏層形成の障害とはならない。
【００１３】
上記構成はトレンチゲートを有し、ゲート電極下の絶縁膜付近に破壊が集中しやすい半導体装置に有効である。当該ゲート電極下の絶縁膜に接する半導体層の空乏化が容易となるからである。また、ＩＧＢＴのエミッタ電極又はＭＯＳのソース電極が絶縁領域上に形成されていると、絶縁領域の当該電極に接する部分は電位がエミッタ電極電位又はソース電極電位となり、ゲート付近への電界分布がエミッタ電極電位又はソース電極電位に近い値となって、ゲート電極下の絶縁膜の破壊やドリフト層とボディ層の界面での破壊が生じにくくなる。当該電極外周は幅２０μｍ以上が好ましく、より好ましくは８０μｍ以上である。
【００１４】
絶縁領域内部に、より比誘電率の低い誘電体領域が形成されていると、絶縁領域全体の容量が小さくなるため、静電耐圧が向上する。またスーパージャンクション構造であれば、スーパージャンクション構造の静電耐圧と絶縁領域を設けたことによる静電耐圧とが相乗的に作用し、大きな静電耐圧を生むことが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明は、主として縦方向にチャネルが形成される、トレンチゲートを有する半導体装置に特に有効である。当該半導体装置としてはＵ−ＭＯＳ又はＩＧＢＴが上げられる。以下の説明ではゲートオン時にｎチャネルが形成されるものを説明するが、本発明はｐチャネルを形成する半導体装置にも適用できる。
【実施例１】
【００１６】
次のような構成のＵ−ＭＯＳ１００についてシミュレーションにより静電耐圧を評価した。図１は本実施例に係るＵ−ＭＯＳ１００の構成を示す断面図である。図１のＵ−ＭＯＳ１００は、図８．ＢのＵ−ＭＯＳ９００に対し、絶縁領域９０を内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０に置き換え、その両側をスーパージャンクション構造２０のｎ層２１ｅと、外周部のｎ層２８に置き換えたものである。この時、絶縁領域５０の内部の空気層６０は、立設した窓状の空間とし、その高さ方向が、ｎ+基板１０上部に設けた半導体層の総膜厚と等しいものとした。こうして、Ｕ−ＭＯＳ１００のスーパージャンクション構造２０は、その左端部分が、ｎ層２１、ｐ層２２及びｎ層２１ｅの構成で終了して内部に空気層６０を有する絶縁領域５０に接触している。更に、ソース電極Ｓは内部に空気層６０を有する絶縁領域５０上面の幅Ｗsを覆うように延設されている。この幅Ｗsをフィールドプレート長と呼ぶ。尚、シミュレーションにおいては、ソース電極Ｓはｐ+層３５を介してｐボディ層３０に接続されるものとした。
【００１７】
シミュレーション時の要部は次の通りである。スーパージャンクション構造については、ｎ層２１（ｎ層２１ｅを含む）、ｐ層２２共に紙面内左右方向の幅を０．５μｍ、キャリア濃度を４．８×１０16ｃｍ-3とした。尚、ｐボディ層３０のキャリア濃度も４．８×１０16ｃｍ-3とした。また、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０については、ＳｉＯ2層の幅ｄ1を５μｍ、空気層の幅ｄ2を１μｍとし、ＳｉＯ2層２４層、空気層２３層の合計幅ＷIを１４３μｍとした。この構成で、ソース電極Ｓが絶縁領域５０上面を覆う幅（フィールドプレート長）Ｗsを０〜１４０μｍの間で変化させた時の静電耐圧のシミュレーションを図２に示す。図２は、Ｕ−ＭＯＳ１００のソース電極Ｓとゲート電極Ｇを接地した時のドレイン電極Ｄに印加した正電圧と、ソース／ドレイン間のリーク電流を示している。尚、Ｗs＝０μｍ（Ｗs／ＷIが０％）では静電耐圧は１７０Ｖと、幾分良好といったレベルであった。Ｗs＝２０μｍ（Ｗs／ＷIが１４％）では静電耐圧は４８０Ｖと、著しい向上が見られた。Ｗs＝４０μｍ（Ｗs／ＷIが２８％）では静電耐圧は７８０Ｖであった。以下、Ｗsを６０μｍ（Ｗs／ＷIが４２％）で９６０Ｖ、８０μｍ（Ｗs／ＷIが５６％）で１０７０Ｖ、１００μｍ（Ｗs／ＷIが７０％）で１１３０Ｖ、であり、Ｗs＝１２０μｍでは静電耐圧は１１６０Ｖ（Ｗs／ＷIが８４％）と、極めて高い静電耐圧が得られることが理解できる。尚、Ｗs＝１４０μｍ（Ｗs／ＷIが９３％）では静電耐圧は１１７０Ｖであり、この構成での静電耐圧の飽和点に達する。
【００１８】
〔比較例〕
比較例として、図３の構成のＵ−ＭＯＳ９５０についてシミュレーションにより静電耐圧を評価した。図３のＵ−ＭＯＳ９５０は、図１のＵ−ＭＯＳ１００に対し、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０の両側をスーパージャンクション構造２０のｐ層２２ｅと、外周部のｐ層２５に置き換えたものである。図３の構成のＵ−ＭＯＳ９５０は、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを４０μｍとした場合、その静電耐圧は８７Ｖに留まった。
【００１９】
実施例１と比較例の結果から、静電耐圧は、絶縁領域５０に接する半導体層がｎ層であるか、ｐ層であるか、即ち、チャネル層（反転層）の伝導型と一致するかどうかで静電耐圧が１０倍異なることを示している。このように、絶縁領域５０に接する半導体層の伝導型をチャネル層（反転層）の伝導型と一致させることで、高い静電耐圧を有する半導体装置とすることができる。尚、絶縁領域５０の右側に位置する半導体層は、ｎ層２８であってもｐ層２５であっても影響はないものと考える。これらはｎ+基板１０と同電位となるためである。このことはシミュレーションの電位分布でも確認される。
【実施例２】
【００２０】
ＳｉＯ2から成る絶縁領域５０の内部の空気層６０の効果を図４に示す。図４．Ａは、図１のＵ−ＭＯＳ１００の内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０を、空気層を有しない、幅約９０μｍのＳｉＯ2から成る絶縁領域５５とした場合の、静電耐圧６３０Ｖを印加した場合の電位分布である。尚、ソース電極Ｓが絶縁領域５５上面を覆う幅を４０μｍとした。一方、図４．Ｂは、図１のＵ−ＭＯＳ１００において、ＳｉＯ2層の幅ｄ1を５μｍ、空気層の幅ｄ2を１μｍとし、ＳｉＯ2層１２層、空気層１１層の合計幅ＷIを７１μｍとし、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを４０μｍとした場合の、静電耐圧７８０Ｖを印加した場合の電位分布である。図４．Ｂは、図１の構成図のｎ+基板１０よりも上部に対応するものである。外周部のｎ層２８とｎ+基板１０の境界は省略した。また、図４．Ｂでは図１の空気層６０は縦に細長い１１個の矩形で示している。ＳｉＯ2から成る絶縁領域５０の左右方向の幅に対してスーパージャンクション構造２０の各層の幅を拡大して記載したが、図４．Ｂではスーパージャンクション構造２０の端は、左端（０μｍの位置）から２μｍまでで、ＳｉＯ2から成る絶縁領域５０は横軸の２μｍの位置から７３μｍの位置である。図４．Ａは図４．Ｂから空気層６０を省き、ＳｉＯ2から成る絶縁領域５０は横軸の２μｍの位置から９５μｍの位置とした。また、図４．Ａでは５７０Ｖの等電位面（線）を、図４．Ｂでは６４０Ｖの等電位面（線）を矢印で指し示した。図４．Ｂの電位分布の方が図４．Ａの電位分布よりも電位分布が広がっており、図４．Ｂの構成の方が２４％高い静電耐圧を有する理由が理解できる。
【実施例３】
【００２１】
図５は、本実施例に係るＩＧＢＴ２００の構成を示す断面図である。図５のＩＧＢＴ２００は、図１のＵ−ＭＯＳ１００に対し、ｎ+基板１０をｐ+基板１５に、スーパージャンクション構造２０をｎベース２０１に、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０をＳｉＯ2から成る絶縁領域５５に置き換えたものである。尚、ＩＧＢＴの為、ｐ+基板１５裏面に形成される電極はコレクタ電極Ｃ、対となる電極はエミッタ電極Ｅであり、エミッタ電極Ｅに接続されるｎ+層４０はエミッタ領域、ｐ層３０はｐベース領域、ｎ層２０１はｎベース領域である。また、チップ外周部のｎ層２８上部には当電位プレートＰを設ける構造とした。シミュレーション時の要部として、ｎベース２０１のキャリア濃度を９×１０13ｃｍ-3とし、ＳｉＯ2から成る絶縁領域５５については幅ＷIを２４０μｍとした。この構成で、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを５０〜２００μｍの間で変化させた時の静電耐圧のシミュレーション結果を図６に示す。図６は、ＩＧＢＴ２００の、フィールドプレート長Ｗsと静電耐圧の関係を示したグラフ図である。Ｗsが５０μｍから２００μｍと延びるに従い、静電耐圧は１６８０Ｖから２０２０Ｖへと、格段に向上した。
【００２２】
〔変形例〕
上記実施例から、本発明は図７．Ａ乃至図７．Ｇのような変形例を包含するものであることは明らかである。尚、全てｎチャネルのＵ−ＭＯＳの場合を例示するが、ＩＧＢＴでも同様であり、それらをｐチャネルとした構成でも同様に本願発明に包含される。
【００２３】
図７．Ａ及び図７．Ｂのように、スーパージャンクション構造を有さず、また、絶縁領域が１種類の誘電体で形成されている場合であって、フィールドプレート長が０の場合とそうでない場合。図７．Ｃ及び図７．Ｄのように、ｎドリフト領域がスーパージャンクション構造を有し、且つ絶縁領域にそのスーパージャンクション構造のｎ層が接触しており、絶縁領域が１種類の誘電体で形成されている場合であって、フィールドプレート長が０の場合とそうでない場合。図７．Ｅのようにスーパージャンクション構造を有さず、フィールドプレート長が０でなく、絶縁領域が２種類の誘電体で形成されている場合。或いは図７．Ｆ及び図７．Ｇのように、図１の構成の変形例であって、絶縁領域５０の内部の比誘電率の低い誘電体６０の領域が、深さ方向にも独立した複数個の例えば球状である場合と、当該誘電体６０が１つの閉じた空間を形成している場合。
【００２４】
本発明において絶縁領域の幅ＷIは全く任意であるが、上述の通り、５０μｍ以上であれば効果がある。好ましくは７５μｍ以上、更に好ましくは１００μｍ以上である。また、フィールドプレート長ＷSは、絶縁領域の幅Ｗiとの比ＷS／ＷIが１０％以上であれば著しい効果を有する。好ましくは２０％以上、更に好ましくは４０％以上であり、１００％であっても良い。
【００２５】
上記実施例ではスーパージャンクション構造を例示したが、例えばチャネルが１箇所の素子であれば、その構造は左右方向にｎ、ｐ、ｎの最小単位のスーパージャンクション構造で構わない。
【図面の簡単な説明】
【００２６】
【図１】本発明の具体的な一実施例に係るＵ−ＭＯＳ１００の構成を示す断面図。
【図２】実施例１のＵ−ＭＯＳ１００の、フィールドプレート長Ｗsを変化させた場合の静電耐圧特性を示したグラフ図。
【図３】比較例に係るＵ−ＭＯＳ９５０の構成を示す断面図。
【図４】本発明の具体的な他の実施例に係る２つのＵ−ＭＯＳの静電耐圧を印加した状態での電位分布の図。
【図５】本発明の具体的な他の実施例に係るＩＧＢＴ２００の構成を示す断面図。
【図６】実施例３のＩＧＢＴ２００の、フィールドプレート長Ｗsと静電耐圧の関係を示したグラフ図。
【図７．Ａ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｂ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｃ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｄ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｅ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｆ】本発明に包含される他の実施例の概略を示した断面図。
【図７．Ｇ】本発明に包含される他の実施例の概略を示した断面図。
【図８】従来例に係るＵ−ＭＯＳ９００の構成を示す断面図。
【符号の説明】
【００２７】
１００：トレンチゲートを有するＭＯＳトランジスタ（Ｕ−ＭＯＳ）
２００：トレンチゲートを有するＩＧＢＴ
１０：Ｕ−ＭＯＳのｎ+基板
１５：ＩＧＢＴのｐ+基板
２０：スーパージャンクション構造
２０１：ＩＧＢＴのｎベース
２１：スーパージャンクション構造のｎ層（ｎドリフト領域）
２２：スーパージャンクション構造のｐ層
２１ｅ：スーパージャンクション構造の最外周のｎ層
２２ｅ：スーパージャンクション構造の最外周のｐ層
３０：Ｕ−ＭＯＳのｐボディ層又はＩＧＢＴのｐベース層
３５：ｐ+層
４０：Ｕ−ＭＯＳのｎソース領域又はＩＧＢＴのｎエミッタ領域
５０：内部に空気層６０を有する絶縁領域
５５：内部に空気層を有しない絶縁領域
６０：空気層
９０：絶縁領域
【図１】
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【図３】
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【図５】
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【図６】
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【図７．Ａ】
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【図７．Ｂ】
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【図７．Ｃ】
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【図７．Ｄ】
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【図７．Ｅ】
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【図７．Ｆ】
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【図７．Ｇ】
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【図８】
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【図２】
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【図４】
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