(57)【特許請求の範囲】
【請求項１】
回路の接地電位点に対応した基準電圧に基づいて定電流を形成する第１回路と、
一端が電源電圧端子に接続され、上記第１回路で形成された定電流が流れるようにされた第１抵抗素子と、
上記第１抵抗素子で形成された電圧が一方の入力に供給された第１差動増幅回路と、
上記電源電圧端子にソースが接続され、上記第１差動増幅回路の出力電圧がゲートに供給され、ドレイン電圧を上記第１差動増幅回路の他方の入力に帰還させる第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレインと回路の接地電位点との間に設けられ、上記第１ＭＯＳＦＥＴに流れる電流を設定する第１電流源と、
上記電源電圧端子にソースが接続され、上記第１ＭＯＳＦＥＴとゲートが共通に接続された第１導電型の第２ＭＯＳＦＥＴとを備え、
上記第２ＭＯＳＦＥＴを上記基準電圧と上記第１電流源の電流に対応して抵抗値が設定される抵抗素子として用い、
上記電源電圧端子には、正の電源電圧が供給され、
上記第１及び第２ＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
上記第１回路は、
第２差動増幅回路、Ｐチャネル型の第３，第４ＭＯＳＦＥＴ、Ｎチャネル型の第５，第６ＭＯＳＦＥＴ及び第２抵抗素子を備え、
上記第２差動増幅回路の一方の入力端子は、上記基準電圧が供給され、
上記第３，第４ＭＯＳＦＥＴのソースは、上記電源電圧端子に接続され、
上記第５，第６ＭＯＳＦＥＴのソースは、上記回路の接地電位点に接続されて、
上記第３ＭＯＳＦＥＴのドレインと回路の接地電位点との間に上記第２抵抗素子が接続され、
上記第２差動増幅回路の他方の入力端子は、上記第３ＭＯＳＦＥＴのドレインと接続され、
上記第４ＭＯＳＦＥＴのゲートとソースは、上記第３ＭＯＳＦＥＴのゲートとソースにそれぞれ接続され、
上記第５ＭＯＳＦＥＴはゲートとドレインが接続され、
上記第６ＭＯＳＦＥＴは、上記第５ＭＯＳＦＥＴと電流ミラー形態に接続され、
上記第４ＭＯＳＦＥＴのドレイン電流は、上記第５ＭＯＳＦＥＴのドレインに供給され、
上記第６ＭＯＳＦＥＴのドレイン電流を上記定電流とする半導体装置。
【請求項２】
回路の接地電位点に対応した基準電圧に基づいて定電流を形成する第１回路と、
一端が電源電圧端子に接続され、上記第１回路で形成された定電流が流れるようにされた第１抵抗素子と、
上記第１抵抗素子で形成された電圧が一方の入力に供給された第１差動増幅回路と、
上記電源電圧端子にソースが接続され、上記第１差動増幅回路の出力電圧がゲートに供給され、ドレイン電圧を上記第１差動増幅回路の他方の入力に帰還させる第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレインと回路の接地電位点との間に設けられ、上記第１ＭＯＳＦＥＴに流れる電流を設定する第１電流源と、
上記電源電圧端子にソースが接続され、上記第１ＭＯＳＦＥＴとゲートが共通に接続された第１導電型の第２ＭＯＳＦＥＴとを備え、
上記第２ＭＯＳＦＥＴを上記基準電圧と上記第１電流源の電流に対応して抵抗値が設定される抵抗素子として用い、
上記電源電圧端子には、正の電源電圧が供給され、
上記第１及び第２ＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
上記第１回路は、
第２差動増幅回路、Ｐチャネル型の第３，第４ＭＯＳＦＥＴ、Ｎチャネル型の第５ないし第７ＭＯＳＦＥＴ及び第２抵抗素子を備え、
上記第２差動増幅回路の一方の入力端子は、上記基準電圧が供給され、
上記第３，第４ＭＯＳＦＥＴのソースは、上記電源電圧端子に接続され、
上記第５，第６ＭＯＳＦＥＴのソースは、上記回路の接地電位点に接続されて、
上記第７ＭＯＳＦＥＴは、ドレインが上記第３ＭＯＳＦＥＴのドレインに接続され、ソースと回路の接地電位点との間に上記第２抵抗素子が接続され、
上記第２差動増幅回路の他方の入力端子は、上記第７ＭＯＳＦＥＴのソースと接続され、
上記第３ＭＯＳＦＥＴはゲートとドレインが接続され、
上記第４ＭＯＳＦＥＴは上記第３ＭＯＳＦＥＴと電流ミラー形態に接続され、
上記第５ＭＯＳＦＥＴはゲートとドレインが接続され、
上記第６ＭＯＳＦＥＴは、上記第５ＭＯＳＦＥＴと電流ミラー形態に接続され、
上記第４ＭＯＳＦＥＴのドレイン電流は、上記第５ＭＯＳＦＥＴのドレインに供給され、
上記第６ＭＯＳＦＥＴのドレイン電流を上記定電流とする半導体装置。
【請求項３】
請求項１又は２において、
上記第１抵抗素子と第２抵抗素子とは、同じ製造プロセスにより半導体基板上に隣接して形成される半導体装置。
【請求項４】
請求項３において、
上記第１ＭＯＳＦＥＴにはポリシリコンの第３抵抗素子が並列形態に接続され、
上記第２ＭＯＳＦＥＴにはポリシリコンの第４抵抗素子が並列形態に接続される半導体装置。
【請求項５】
請求項４において、
上記第２ＭＯＳＦＥＴに比べて上記第１ＭＯＳＦＥＴのサイズは一定比率で小さく形成され、
上記一定比率に対応して上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴに流れる電流比が設定される半導体装置。
【請求項６】
請求項５において、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴには、上記電流比に対応した抵抗比を持つポリシリコンの第３抵抗素子とポリシリコンの第４抵抗素子がそれぞれ並列形態に接続される半導体装置。
【請求項７】
請求項３において、
上記基準電圧が一方の入力に供給された第３差動増幅回路と、
上記回路の接地電位点にソースが接続され、上記第３差動増幅回路の出力電圧がゲートに供給され、ドレイン電圧を上記第３差動増幅回路の他方の入力に帰還させるＮチャネル型の第８ＭＯＳＦＥＴと、
上記第８ＭＯＳＦＥＴのドレインと上記電源電圧端子との間に設けられ、上記第８ＭＯＳＦＥＴに流れる電流を設定する第２電流源と、
上記回路の接地電位点にソースが接続され、上記第８ＭＯＳＦＥＴとゲートが共通に接続されたＮチャネル型の第９ＭＯＳＦＥＴとを更に備え、
上記第２ＭＯＳＦＥＴをプルアップ抵抗素子として用い、
上記第９ＭＯＳＦＥＴを上記基準電圧と上記第２電流源の電流に対応して抵抗値が設定されるプルダウン抵抗素子として用いる半導体装置。
【請求項８】
請求項７において、
上記第２ＭＯＳＦＥＴと第１出力端子との間には、ハイレベルの出力信号を形成するＰチャネル型出力ＭＯＳＦＥＴが直列に接続され、
上記第９ＭＯＳＦＥＴと上記第１出力端子との間には、ロウレベルの出力信号を形成するＮチャネル型出力ＭＯＳＦＥＴが直列に接続され、
上記第１ＭＯＳＦＥＴと上記第１電流源との間には、ゲートに上記回路の接地電位が供給され、上記Ｐチャネル出力ＭＯＳＦＥＴに対応したＰチャネル型ダミーＭＯＳＦＥＴが設けられ、
上記第８ＭＯＳＦＥＴと上記第２電流源との間には、ゲートに上記電源電圧が供給され、上記Ｎチャネル出力ＭＯＳＦＥＴに対応したＮチャネル型ダミーＭＯＳＦＥＴが設けられ、
上記Ｐチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴのゲートには、送信データが供給される半導体装置。
【請求項９】
請求項８において、
上記第２ＭＯＳＦＥＴに比べて上記第１ＭＯＳＦＥＴのサイズは一定比率で小さく形成され、
上記第９ＭＯＳＦＥＴに比べて上記第８ＭＯＳＦＥＴのサイズは上記一定比率で小さく形成され、
上記一定比率に対応して上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び上記第８ＭＯＳＦＥＴと第９ＭＯＳＦＥＴに流れる電流比が設定される半導体装置。
【請求項１０】
請求項９において、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び第８ＭＯＳＦＥＴと第９ＭＯＳＦＥＴには、それぞれ上記電流比に対応した抵抗比を持つポリシリコンの第３抵抗素子とポリシリコンの第４抵抗素子及びポリシリコンの第５抵抗素子とポリシリコン第６抵抗素子がそれぞれ並列形態に接続される半導体装置。
【請求項１１】
請求項１０において、
上記第１出力端子から出力信号を出力する上記回路を第１出力回路とし、
第２出力端子と、上記第１出力端子から出力される出力信号と逆相の出力信号を上記第２出力端子から出力する第２出力回路とを更に備え、
上記第２出力回路は、
上記第２ＭＯＳＦＥＴ、第９ＭＯＳＦＥＴ、Ｐチャネル出力ＭＯＳＦＥＴ及びＮチャネル出力ＭＯＳＦＥＴ、第３、第４、第５、第６ポリシリコン抵抗素子にそれぞれ対応した回路素子から構成される半導体装置。
【請求項１２】
請求項１１において、
上記第１出力回路と第２出力回路は、ＵＳＢ２．０のフルスピードモードの信号出力を行う半導体装置。
【請求項１３】
請求項１２において、
上記第１出力端子と第２出力端子には、ＵＳＢ２．０のハイスピードモードに対応した出力動作を行う第３出力回路と第４出力回路を更に備え、
上記フルスピードモードでの出力動作のときに上記第３出力回路と第４出力回路は、上記第１出力端子と第２出力端子とそれぞれ電気的に分離され、
上記ハイスピードモードでの出力動作のときに上記第３出力回路と第４出力回路は、上記第１出力端子と第２出力端子とそれぞれ電気的に接続され、
上記ハイスピードモードでの出力動作のときに上記第１出力回路及び第２出力回路の入力信号は共にハイレベルにされて、上記第１出力回路及び第２出力回路が上記第３出力回路及び第４出力回路に接続される送信側抵抗素子として動作する半導体装置。
【請求項１４】
請求項１３において、
上記フルスピードモードでの受信動作のときに上記１出力端子と第２出力端子は第１入力端子と第２入力端子とされ、上記第１出力回路ないし第４出力回路は出力ハイインピーダンス状態にされ、
上記ハイスピードモードでの受信動作のときに上記１出力端子と第２出力端子は第１入力端子と第２入力端子とされ、上記第３出力回路及び第４出力回路は出力ハイインピーダンス状態にされ、上記第１出力回路及び第２出力回路の入力信号は共にハイレベルにされて上記第１出力回路及び第２出力回路が受信側抵抗素子として動作する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばパーソナルコンピュータのインターフェースとしてのＵＳＢ（Ｕniversal  Ｓerial Ｂus) ２．０規格の送受信回路を備える半導体装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
信号送受信システムでは、送信側と受信側とを伝送路で接続する場合に、伝送路の送信端や受信端に終端抵抗を接続し、その抵抗値を伝送路の特性インピーダンスに応じた値に設定して、信号の送信端や受信端での反射効果を低減して信号品質・波形品質を高めるよう対策される。通信速度の高速化に伴い、信号の送信端や受信端の終端抵抗の値をより一層精度良く設定し、信号の反射効果を低減することが望まれる。しかし、終端抵抗を伝送路の送信端や受信端に外付けで配置する構成は、送信回路から送信側終端抵抗の配置位置までや、受信側終端抵抗の配置位置から受信回路までには、ある程度の距離の伝送経路が存在する。このため伝送信号が送信回路から送信側終端抵抗の位置まで伝送される間や、受信側終端抵抗の位置から受信回路で受信されるまでの間に寄生容量が存在して、受信回路での波形品質が低下するという問題がある。また、終端抵抗を伝送路の送信端や受信端に外付けで配置する構成は、製造コストが高くつくという欠点があり、終端抵抗素子のＬＳＩ内蔵化での実現が望まれる。
【０００３】
従来、終端抵抗の半導体ＬＳＩへの内蔵化を実現するために、例えば終端抵抗を内蔵のポリ抵抗素子や拡散抵抗素子（これら抵抗素子は、半導体ＬＳＩとして内部に備えるべき多数のトランジスタ素子等と同一の製造プロセスで同時に作り込まれるものである）のみで構成した場合、その製造プロセス、周囲温度、印加電圧等によって特性が大ききばらつき所望の終端抵抗特性が得られない。特開２００５−６４４５５（半導体集積回路及び信号送受信システム）において、終端抵抗のＭＯＳあるいは終端抵抗の一部を構成するＭＯＳのゲートバイアスを調整するための回路を有した終端抵抗の方式が提案されている。
【０００４】
上記特許文献１に対応した回路を図１２に示す。終端抵抗の一部を構成するポリシリコン抵抗素子Ｒ２１は、一端が電源電圧端子Ｖccに接続されている。上記終端抵抗の一部を構成するＰチャネルＭＯＳＦＥＴＱＰ１１は、そのソースノードが電源電圧端子Ｖccに接続されている。上記ＰチャネルＭＯＳＦＥＴＱＰ１１のゲートは、ゲートバイアス電圧調整回路で形成された制御電圧が供給される。ゲートバイアス電圧調整回路は、上記ＰチャネルＭＯＳＦＥＴＱＰ１１ゲートバイアス電圧を調整して、このＰチャネルＭＯＳＦＥＴＱＰ１１の抵抗値を調整する。ＰチャネルＭＯＳＦＥＴＱＰ１１の抵抗値が制御されることによりＰチャネルＭＯＳＦＥＴＱＰ１１と抵抗素子Ｒ２１から構成される終端抵抗値が制御される。定電流源Ｉref は、電源電圧端子Ｖccからポリシリコン抵抗素子Ｒ２０及びＰチャネルＭＯＳＦＥＴＱＰ１０の並列回路を通って回路の接地電位に定電流Ｉref を流す。差動増幅回路ＡＭＰは、その反転入力（−）に基準電圧Ｖref が供給され、その非反転入力（＋）に上記ＰチャネルＭＯＳＦＥＴＱＰ１０のドレインノードの電圧が帰還される。この差動増幅回路ＡＭＰの出力ノードが上記ＰチャネルＭＯＳＦＥＴＱ１０のゲートノードに接続されていて、レプリカ回路としての上記ＭＯＳＦＥＴＱＰ１０及び抵抗素子Ｒ２０で発生した電圧降下量が基準電圧Ｖref と等しくなるように、ＰチャネルＭＯＳＦＥＴＱＰ１０のゲートバイアス電圧をフィードバック制御している。このようなゲートバイアス電圧調整回路の出力ノードは、終端抵抗の一部を構成するＰチャネルＭＯＳＦＥＴＱＰ２１のゲートにも接続されているので、電源電圧端子Ｖccとケーブルが接続されるＬＳＩパッドのノードｎ１との間の合成抵抗値もレプリカ回路内で設定したものと同じ期待値となる。このような構成により、内蔵型終端抵抗の抵抗値を自動で期待値に調整することが可能となる。
【特許文献１】特開２００５−６４４５５公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２の回路の終端抵抗の抵抗特性を図１３に示す。基準電圧Ｖref や基準電流Ｉref は、バンドギャップリファレンス回路のような定電圧／電流回路等により供給され、送受信回路の電源電圧ＶccやＬＳＩ内部の電源電圧Ｖccに依存することなく常に一定である。したがって、プルアップ終端抵抗素子の直流抵抗特性は、図１３（Ａ）（Ｂ）（Ｃ）のように０Ｖを基準にした基準電圧Ｖref 及びＩref で規定される動作点ａ，ｂ，ｃを通るカーブとなる。しかし、図１３（Ｂ）のように電源電圧Ｖccが規定電圧であるときには所望抵抗特性範囲内の特性を実現できる。言い換えると、上記電源電圧Ｖccのときに所望抵抗特性が得られるように上記基準電圧Ｖref や基準電流Ｉref が形成される。しかし、図１２（Ａ）のように、電源電圧Ｖccが規格最小値Ｖcc(min) の場合には、上記規格最小値Ｖcc(min) に対応して所望抵抗特性範囲が左方向（０Ｖ方向）にシフトし、上記規格最小値Ｖcc(min) によらず一定の基準電圧Ｖref や基準電流Ｉref に対応して動作するプルアップ終端抵抗素子の直流抵抗特性が上記所望抵抗特性範囲から外れてしまう。また、図１３（Ｃ）のように、電源電圧Ｖccが規格最大値Ｖcc(max) の場合には、上記規格最大値Ｖcc(max) に対応して所望抵抗特性範囲が右方向（Ｖcc方向）にシフトし、上記規格最大値Ｖcc(max) によらず一定の基準電圧Ｖref や基準電流Ｉref に対応して動作するプルアップ終端抵抗素子の直流抵抗特性が上記所望抵抗特性範囲から外れてしまう。
【０００６】
この発明の目的は、電源電圧変動に影響されない抵抗特性を持つ抵抗素子を備えた半導体装置を提供することにある。この発明の他の目的は、電源電圧変動に影響されないで所望の出力インピーダンス特性を持つ信号出力回路を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。回路の接地電位点に対応した基準電圧に基づいた定電流を形成する。電源電圧端子に一端が接続された第１抵抗素子に上記定電流を流す。上記第１抵抗素子で形成された電圧を第１差動増幅回路に供給し、その出力電圧を上記電源電圧端子にソースが接続された第１導電型の第１ＭＯＳＦＥＴのゲートに供給する。この第１ＭＯＳＦＥＴのドレイン電圧を上記第１差動増幅回路の他方の入力に帰還させる。上記第１ＭＯＳＦＥＴのドレインと回路の接地電位点との間に第１電流源を設ける。上記電源電圧端子にソースが接続され、上記第１ＭＯＳＦＥＴとゲートが共通に接続された第１導電型の第２ＭＯＳＦＥＴと抵抗素子として用いる。
【発明の効果】
【０００８】
電源電圧の変動に依存しない直流抵抗特性を持つ抵抗素子を実現できる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体装置に設けられるプルアップ抵抗回路の一実施例の回路図が示されている。基準電圧Ｖref は、差動増幅回路ＡＭＰ１の反転入力端子（−）に供給される。この差動増幅回路ＡＭＰ１の出力電圧は、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２のゲートに供給される。上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２のソースは、電源電圧端子Ｖccに接続される。上記ＭＯＳＦＥＴＱＰ１のドレイン電圧は、上記差動増幅回路ＡＭＰ１の非反転入力（＋）に帰還される。また、上記ＭＯＳＦＥＴＱＰ１のドレインと回路の接地電位点Ｖss（０Ｖ）との間には、抵抗Ｒ１が設けられる。
【００１０】
上記ＰチャネルＭＯＳＦＥＴＱＰ２のドレインと回路の接地電位点Ｖss（０Ｖ）との間には、ゲートとドレインとが接続されたＮチャネルＭＯＳＦＥＴＱＮ１が設けられる。このＭＯＳＦＥＴＱＮ１とＮチャネルＭＯＳＦＥＴＱＮ２とは電流ミラー形態に接続される。そして、ＭＯＳＦＥＴＱＮ２のドレインと電源電圧端子Ｖccとの間には、抵抗Ｒ２が設けられる。上記抵抗Ｒ１とＲ２は、同じ製造プロセスで形成され、なるべく隣接して配置される。特に制限されないが、抵抗Ｒ１とＲ２は、ポリシリコン抵抗により形成され、同じ抵抗値に設定される。
【００１１】
上記基準電圧Ｖref は、回路の接地電位（０Ｖ）を基準にした定電圧である。上記ＭＯＳＦＥＴＱＰ１とＱＰ２のサイズ比を等しくし、ＭＯＳＦＥＴＱＮ１とＱＮ２のサイズ比を等しくした場合、上記のように抵抗Ｒ１とＲ２の抵抗値を同じくすると、抵抗Ｒ２により電源電圧Ｖccを基準にした定電圧Ｖref'を得ることができる。すなわち、抵抗Ｒ１には、Ｖref ／Ｒ１のような電流がＭＯＳＦＥＴＱＰ１に流れ、それと同じ電流がＰチャネルＭＯＳＦＥＴＱＰ２に流れる。この電流と等しい電流が上記電流ミラー回路（ＱＮ１とＱＮ２）を通して上記抵抗Ｒ２に流れる。したがって、抵抗Ｒ２の抵抗値を上記抵抗Ｒ１の抵抗値と等しくすれば、上記両抵抗Ｒ１とＲ２には等しい電流を流すことができるので、上記抵抗Ｒ１に印加される電圧Ｖref は、上記抵抗Ｒ２で発生する電圧Ｖref'と等しくなる。
【００１２】
この回路は、回路の接地電位Ｖssを基準にした基準電圧Ｖref を電源電圧Ｖccを基準にした基準電圧Ｖref'に変換するものであり、例えば消費電流を低減させるために上記ＭＯＳＦＥＴＱＰ１に対してＱＰ２（又はＱＮ１に対してＱＮ２）のサイズ比を１／Ｎのように小さくして、抵抗Ｒ１に流れる電流の１／Ｎにし、抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値のＮ倍にして両抵抗Ｒ１とＲ２の両端電圧をＶref ＝Ｖref'のように等しくするようにしてもよい。
【００１３】
上記基準電圧Ｖref'は、差動増幅回路ＡＭＰ２の反転入力端子（−）に供給される。この差動増幅回路ＡＭＰ２の出力電圧は、ＰチャネルＭＯＳＦＥＴＱＰ３，ＱＰ４のゲートに供給される。これらのＭＯＳＦＥＴＱＰ３とＱＰ４のソースは、上記電源電圧端子Ｖccに接続される。ＭＯＳＦＥＴＱＰ３のドレインと回路の接地電位点Ｖss（０Ｖ）との間には、定電流Ｉref が設けられる。そして、ＭＯＳＦＥＴＱＰ３のドレイン電圧は、上記差動増幅回路ＡＭＰ２の非反転入力端子（＋）に帰還される。上記ＭＯＳＦＥＴＱＰ３及び上記定電流源Ｉref は、プルアップ抵抗として動作するＭＯＳＦＥＴＱＰ４のレプリカ回路であり、ＭＯＳＦＥＴＱＰ３のゲートには、上記基準電圧Ｖref'に対応し、上記定電流Ｉref を流すような制御電圧が供給される。したがって、上記プルアップ抵抗として動作するＭＯＳＦＥＴＱＰ４は、上記ＭＯＳＦＥＴＱＰ３と同様な抵抗特性を持つように制御される。
【００１４】
差動増幅回路ＡＭＰ２は、反転入力端子（−）に上記基準電圧Ｖref'が入力され、その非反転入力端子（＋）にレプリカ回路としてのＰチャネルＭＯＳＦＥＴＱＰ３のドレインノードの電圧が帰還される。そして、差動増幅回路ＡＭＰ２の出力電圧がレプリカ回路のＰチャネルＭＯＳＦＥＴＱＰ３及びプルアップ抵抗としてのＰチャネルＭＯＳＦＥＴＱＰ４のゲートに供給されている。レプリカ回路のＭＯＳＦＥＴＱＰ３で発生した電圧降下量が基準電圧Ｖref'と等しくなるように、ＰチャネルＭＯＳＦＥＴＱＰ３のゲートバイアス電圧を帰還制御している。プルアップ抵抗を構成するＰチャネルＭＯＳＦＥＴＱＰ４のゲートにも上記差動増幅回路ＡＭＰ２の出力電圧が供給されているので、電源電圧端子Ｖccと出力端子ＯＵＴに対応したＬＳＩパッドとの間の合成抵抗値もレプリカ回路内で設定したＭＯＳＦＥＴＱＰ３と同じ期待値となる。このような構成により、内蔵型プルアップ抵抗の抵抗値を自動で期待値に調整することが可能となる。
【００１５】
上記基準電圧Ｖref や定電流Ｉref は、後述するようにバンドギャップリファレンス回路のような定電圧／電流回路等により形成され、半導体装置の電源電圧Ｖccに依存することなく常に一定の定電圧、定電流である。このように基準電圧Ｖref はバンドギャップリファレンス回路から供給される回路の接地電位点Ｖss（０Ｖ）を基準にした一定電圧値であるが、上記回路により、電源電圧Ｖccを基準にした基準電圧Ｖref'に変換されている。また、抵抗Ｒ１、Ｒ２は半導体装置ＬＳＩ内部にその他のＭＯＳ素子等と同一のプロセスで作成される素子であって半導体製造プロセスで大きくばらつくが、抵抗Ｒ１とＲ２のばらつく程度は同様のため、抵抗Ｒ１とＲ２の比は常に一定に保たれる。抵抗Ｒ１とＲ２はペア比が保たれるようレイアウトでも前述のように近傍に配置される。このようにして、ＭＯＳＦＥＴＱＰ４は、電源電圧Ｖccの変動に影響されないで、所望抵抗特性を持つように動作させられる。
【００１６】
図２には、この発明に係る半導体装置に設けられるプルアップ抵抗回路の他の一実施例の回路図が示されている。この実施例では、レプリカ回路のＰチャネルＭＯＳＦＥＴＱＰ３とプルアップ抵抗として動作するＰチャネルＭＯＳＦＥＴＱＰ４に対してそれぞれ並列形態に抵抗Ｒ３とＲ４が接続される。図１の実施例のようにＭＯＳＦＥＴＱＰ４のみでプルアップ抵抗を構成してＭＯＳＦＥＴのリニア領域だけで動作させた場合に比べて、上記抵抗素子Ｒ３、Ｒ４を並列接続した場合には動作範囲も広くすることができる。このような並列に内蔵抵抗素子を設けることにより良好な周波数特性が得られて動作範囲も広くすることができる。
【００１７】
図３には、この発明に係る半導体装置に設けられるプルアップ抵抗回路の特性図が示されている。プルアップ抵抗素子の直流抵抗特性は、図３（Ａ）（Ｂ）（Ｃ）のように電源電圧Ｖccを基準にした基準電圧Ｖref'及びＩref で規定される動作点ａ，ｂ，ｃを通るカーブとなる。図３（Ａ）のように、電源電圧Ｖccが規格最小値Ｖcc(min) の場合、前記のように規格最小値Ｖcc(min) に対応して所望抵抗特性範囲が左方向（０Ｖ方向）にシフトする。この実施例では、電源電圧Ｖccを基準にした基準電圧Ｖref'を用いているので上記規格最小値Ｖcc(min) に対応して上記動作点ａも左方向にシフトしてプルアップ抗素子の直流抵抗特性が上記所望抵抗特性範囲になるように動作する。逆に、図３（Ｃ）のように、電源電圧Ｖccが規格最大値Ｖcc(max) の場合、上記規格最大値Ｖcc(max) に対応して所望抵抗特性範囲が右方向（Ｖcc方向）にシフトするが、前記同様に電源電圧Ｖccを基準にした基準電圧Ｖref'を用いているので上記規格最大値Ｖcc(max) に対応して上記動作点ｃも右方向にシフトしてプルアップ抗素子の直流抵抗特性が上記所望抵抗特性範囲になるように動作するものとなる。図３（Ｂ）では、もちろん電源電圧Ｖccが規定電圧であるので所望抵抗特性範囲内の特性を実現できる。
【００１８】
図４には、本発明が適用される信号送受信システムの全体構成図が示されている。同図において、この信号送受信システムは、送信用ＬＳＩ、受信用ＬＳＩ及びそれらを接続する差動ケーブルやプリント基板に形成れた配線などからなる伝送路から構成される。送信用ＬＳＩに備える送信回路ＯＳＶから送信信号を伝送路に伝送して、受信用ＬＳＩのレシーバＲＣＶその上記信号を受信する。上記送信用ＬＳＩには、送信回路ＯＳＶの後段に、伝送路の差動ケーブルを構成する２本の信号線に内蔵型終端抵抗が配置される。また、受信用ＬＳＩには、レシーバＲＣＶの前段に、伝送路の差動ケーブルを構成する２本の信号線に内蔵型終端抵抗が配置される。上記伝送路を構成する二本の信号線の全てに終端抵抗が存在してもよいし、このうちの何れかが無い送受信システムでもよい。これらの内蔵型終端抵抗のうち、電源電圧Ｖcc側に設けられたプルアップ終端抵抗は、前記図１、図２に示したような回路で構成される。また、回路の接地電位０Ｖ側に設けられた終端抵抗は、後述するようなＭＯＳＦＥＴを用いた回路で構成される。
【００１９】
図５には、この発明に係る半導体装置に設けられる送信回路の一実施例のブロック図がしめされている。この実施例の送信回路は、パーソナルコンピュータのインターフェースとしてのＵＳＢ（Ｕniversal  Ｓerial Ｂus) ２．０規格に向けられている。正相の送信信号ＴｘＤＰに対応した出力バッファ回路ＤＯＢ１と、逆相の送信信号ＴｘＤＭに対応した出力バッファ回路ＤＯＢ２が設けられる。これらの２つの出力バッファ回路ＤＯＢ１，ＤＯＢ２は、出力イネーブル信号／ＯＥにより動作が制御され、例えば信号／ＯＥがロウレベルのときに動作状態にされて、上記正相の送信信号ＴｘＤＰに対応した正相信号を出力端子ＤＰから出力し、逆相の送信信号ＴｘＤＭとに対応した逆相信号を出力端子ＤＭから出力する。信号／ＯＥがハイレベルのときには、上記出力バッファ回路ＤＯＢ１，ＤＯＢ２は、出力ハイインピーダンス状態にされ、上記端子ＤＰ，ＤＭからの受信動作が可能になる。また、信号伝送動作を行わないときにも上記信号／ＯＥがハイレベルにされて、上記出力バッファ回路ＤＯＢ１，ＤＯＢ２が出力ハイインピーダンス状態にされる。
【００２０】
出力バッファ回路ＤＯＢ１，ＤＯＢ２の出力インピーダンスＺｂｕｆは、出力端子ＤＰから見たとき４５＋５％（Ω）を持つようにされる。抵抗ＲＳは直列ダンピング抵抗を内蔵した場合の例でありこの直列抵抗ＲＳはバッファインピーダンス要件に含まれ、この抵抗ＲＳ＋Ｚｂｕｆ＝４５＋５％（Ω）になるようにされる。上記出力端子ＤＰから見たときのインピーダンスをＺＲとし、伝送路特性インピーダンスをＺとすると、抵抗値ＺＲが特性インピーダンスＺに等しくない場合、伝送路を伝搬した信号は、その受信端で、次式（１）に示す反射係数Γの割合で反射するので、上記インピーダンスをＺＲを上記のように４５＋５％（Ω）に設定することは重要である。
Γ＝（ＺＲ−Ｚ）／（ＺＲ＋Ｚ）                        ……（１）
【００２１】
図６には、図５の送信回路の具体的一実施例のブロック図が示されている。この実施例は、前記出力バッファ回路ＤＯＢ１，ＤＯＢ３２と出力インピーダンスを制御する制御回路から構成される。制御回路は、バンドギップリファレンス回路ＢＧＲと、基準電圧発生回路ＶＲＥＦＧ、制御電圧生成回路ＶＣＧ及び出力バッファリプリカ回路ＤＯＢＲから構成される。出力バッファＤＯＢ１の入力信号ｄａｔａは、前記図５の送信信号ＴｘＤＰに対応している。出力バッファＤＯＢ２の入力信号／ｄａｔａは、前記図５の送信信号ＴｘＤＭに対応している。
【００２２】
バンドギップリファレンス回路ＢＧＲは、シリコンバンドギップによる定電圧Ｖbgr を形成する。このバンドギャップ定電圧Ｖbgr は、回路の接地電位Ｖss（０Ｖ）を基準にした約１．１Ｖ程度の電圧であるので、基準電圧発生回路ＶＲＥＦＧによって出力インピーダンス制御に好適な約１．６５Ｖのような基準電圧Ｖref に増幅される。また、基準電流発生回路ＩＲＥＦＧは、上記定電圧Ｖbgr を外部端子ＴＸに接続された高精度の外付抵抗ＲＥＸに供給して定電流を形成するための制御信号ＩrefnとＩrefpを形成する。制御信号Ｉrefnは、ＮチャネルＭＯＳＦＥＴで構成される定電源の制御信号であり、制御信号Ｉrefpは、ＰチャネルＭＯＳＦＥＴで構成される定電源の制御信号である。
【００２３】
上記基準電圧Ｖref は、制御電圧生成回路ＶＣＧに供給される。制御電圧生成回路ＶＣＧは、上記基準電圧Ｖref を、前記図１、図２に示したような電圧変換回路によって電源電圧Ｖccを基準にした基準電圧Ｖref'を形成し、これら２つの基準電圧Ｖref 及びＶref'と、出力バッファレプリカ回路ＤＯＢＲとを用いて、出力バッファ回路ＤＯＢ１の出力インピーダンスを制御する制御電圧Ｖbpと、出力バッファ回路ＤＩＢ２の出力インピーダンスを制御する制御電圧Ｖbnとを形成する。
【００２４】
図７には、前記図６の送信回路の一実施例の具体的回路図が示されている。同図においては、ＵＳＢ２．０規格におけるフルスピード（Full Speed) モード時での一方の出力バッファ回路ＤＯＢ１に対応した回路図が示されている。他方の出力バッファ回路ＤＯＢ２は、ブラックボックスにより示されている。フルスピードモードでは、１２Ｍｂｐｓでのデータ転送が可能である。
【００２５】
バンドギップリファレンス回路ＢＧＲは、ダイオード形態にされたＰＮＰトランジスタＴ１とＴ２が用いられる。これらのトランジスタＴ１とＴ２は、ベースとコレクタとが回路の接地電位点Ｖss（０Ｖ）に接続される。トランジスタＴ１は、トランジスタＴ２に比べてサイズが小さく形成される。上記トランジスタＴ２のエミッタには、抵抗Ｒ１３の一端が接続される。この抵抗Ｒ１３の他端と上記トランジスタＴ１のエミッタは、差動増幅回路ＡＭＰ４の反転入力端子（−）、非反転入力端子（＋）にそれぞれ接続される。この差動増幅回路ＡＭＰ４の出力端子と、上記差動増幅回路ＡＭＰ４の反転入力端子（−）、非反転入力端子（＋）との間には、抵抗Ｒ１２及びＲ１１がそれぞれ設けられる。
【００２６】
上記差動増幅回路ＡＭＰ４は、両入力端子（＋）、（−）の電位差がゼロになるよう出力電圧を形成する。上記抵抗Ｒ１１とＲ１２の抵抗値を等しくすることにより、電流ｉ１とｉ２とは同じ電流値になるようにされる。したがって、トランジスタＴ１とＴ２には、エミッタサイズ比に対応して電流密度が異なるようにされる。サイズが小さくされたトランジスタＴ１のエミッタの電流密度が相対的にサイズが大きくされたトランジスタＴ２のエミッタの電流密度より高くなる。このため、トランジスタＴ１のベース，エミッタ間電圧Ｖbe1 は、トランジスタＴ２のベース，エミッタ間電圧Ｖbe2 よりも大きくなり、シリコンバンドギップに対応した差電圧ΔＶ（＝Ｖbe1 −Ｖbe2 ) が抵抗Ｒ１３の両端に印加され、上記電流ｉ２が定電流となる。上記抵抗Ｒ１１とＲ１２の抵抗値を等しくしているので電流ｉ１も同じく定電流となる。抵抗Ｒ１３とＲ１２の比を所定比として差電圧ΔＶの持つ負の温度特性を補償し、上記差動増幅回路ＡＭＰ４の出力端子から得られる上記出力電圧Ｖgbr は、約１．１Ｖ程度のシリコンバンドギップに対応した定電圧となる。
【００２７】
基準電圧発生回路ＶＲＥＦＧは、差動増幅回路ＡＭＰ５と抵抗Ｒ１５〜Ｒ１６からなる負帰還増幅回路からなり、上記抵抗Ｒ１５〜Ｒ１６の抵抗比によって１．６５Ｖのような基準電圧Ｖref を形成する。
【００２８】
基準電流発生回路ＩＲＥＦＧは、差動増幅回路ＡＭＰ６とＮチャネルＭＯＳＦＥＴＱＮ８及び外部端子ＴＸを介して半導体装置の外部に設けられた抵抗ＲＥＸにより基準電流Ｉref を形成する。つまり、上記バンドギャップ定電圧Ｖgbr は、上記差動増幅回路ＡＭＰ６の非反転入力端子（＋）に供給される。この上記差動増幅回路ＡＭＰ６の出力電圧は、ＮチャネルＭＯＳＦＥＴＱＮ８のゲートに供給される。このＭＯＳＦＥＴＱＮ８のソース電圧は、上記外部端子ＴＸを介して上記抵抗ＲＥＸに供給されるとともに、上記差動増幅回路ＡＭＰ６の反転入力端子（−）に帰還される。上記差動増幅回路ＡＭＰ６は、上記両入力端子（＋）（−）が同電位となるような出力電圧を形成して上記ＭＯＳＦＥＴＱＮ８を動作させる。これにより、上記外部抵抗ＲＥＸには、上記シリコンバンドギップＶgbr に対応した定電圧が印加されて、ここで定電流Ｉref が形成されて上記ＭＯＳＦＥＴＱＮ８に流れる。上記基準電圧Ｖgbr 及び上記外部抵抗素子ＲＥＸを用いることにより、電源電圧変動、温度変化やプロセスばらつきに影響されないで、安定した所望の基準電流Ｉref を形成することができる。
【００２９】
上記ＭＯＳＦＥＴＱＮ８のドレインと電源電圧端子Ｖccとの間には、ダイオード形態のＰチャネルＭＯＳＦＥＴＱＰ８が設けられる。このＭＯＳＦＥＴＱＰ８に対してＰチャネルＭＯＳＦＥＴＱＰ９が電流ミラー形態に設けられる。そして、このＭＯＳＦＥＴＱＰ９と回路の接地電位点Ｖssとの間には、ダイオード形態のＮチャネルＭＯＳＦＥＴＱＮ９が設けられる。上記ＰチャネルＭＯＳＦＥＴＱＰ８に上記定電流Ｉref を流すよう形成される制御信号Ｉrefpが、後述する出力バッファレプリカ回路ＤＯＢＲに設けられるＰチャネルＭＯＳＦＥＴで構成される電流源の入力信号とされる。上記ＮチャネルＭＯＳＦＥＴＱＰ９に上記定電流Ｉref を流すよう形成される制御信号Ｉrefnが、後述する出力バッファレプリカ回路ＤＯＢＲに設けられるＮチャネルＭＯＳＦＥＴで構成される電流源の入力信号とされる。
【００３０】
制御電圧生成回路ＶＣＧは、前記図１、図２に示したような差動増幅回路ＡＭＰ１、抵抗Ｒ１、Ｒ２及びＭＯＳＦＥＴＱＰ１，ＱＰ２、ＱＮ１，ＱＮ２からなる回路によって、前記基準電圧発生回路ＶＲＥＦＧで形成された回路の接地電位Ｖssを基準にした基準電圧Ｖref を電源電圧Ｖccを基準にした基準電圧Ｖref'に変換する。この基準電圧Ｖref'は、差動増幅回路ＡＭＰ２及び出力バッファレプリカ回路と組み合わされてプルアップ抵抗素子の制御に用いられる。また、上記基準電圧Ｖref は、差動増幅回路ＡＭＰ３及び上記出力バッファレプリカ回路と組み合わされてプルダウン抵抗素子の制御に用いられる。
【００３１】
出力バッファ回路ＤＯＢ１においては、前記図２と同様なプルアップ抵抗素子として動作するＰチャネルＭＯＳＦＥＴＱＰ４と、出力端子ＤＰとの間にＰチャネル出力ＭＯＳＦＥＴＱＰ６が設けられる。また、プルダウン抵抗素子として動作するＮチャネルＭＯＳＦＥＴＱＮ４と、上記出力端子との間にはＮチャネル出力ＭＯＳＦＥＴＱＮ６が設けられる。これらの出力ＭＯＳＦＥＴＱＰ６とＱＮ６のドレインは共通に接続され、特に制限されないが、抵抗Ｒ９を介して上記出力端子ＤＰに接続される。上記ＭＯＳＦＥＴＱＰ６とＱＮ６のゲートは、共通に接続されてプリドライバＰＤＶを通して入力信号ｄａｔａ（ＴｘＤＰ）が供給される。また、プルアップ抵抗素子として前記図２と同様に内蔵抵抗素子Ｒ４をＰチャネルＭＯＳＦＥＴＱＰ４に並列に設けることにより良好な周波数特性が得られて動作範囲も広くするようにされる。同様に、プルダウン抵抗素子においても、ＮチャネルＭＯＳＦＥＴＱＮ４に抵抗Ｒ７が並列に設けられる。
【００３２】
上記のような出力バッファ回路ＤＯＢ１に対応した出力バッファレプリカ回路ＤＯＢＲが設けられる。ＰチャネルＭＯＳＦＥＴＱＰ３及び抵抗Ｒ３は、前記ＭＯＳＦＥＴＱＰ４，Ｒ４に対応し、ＰチャネルＭＯＳＦＥＴＱＰ５は出力ＭＯＳＦＥＴＱＰ６に対応している。そして、抵抗Ｒ５は、抵抗Ｒ９に対応して設けられる。上記ＭＯＳＦＥＴＱＰ５は、ゲートに回路の接地電位Ｖssが供給されることにより定常的にオン状態にされる。これらのレプリカ回路に流す電流は、前記制御信号Ｉrefnで制御される定電流源により形成される。ロウレベルの出力信号を形成する出力回路に対応しても、同様にＰチャネルＭＯＳＦＥＴＱＮ３及び抵抗Ｒ６は、前記ＭＯＳＦＥＴＱＮ４，Ｒ７に対応し、ＮチャネルＭＯＳＦＥＴＱＮ５は出力ＭＯＳＦＥＴＱＮ６に対応している。そして、抵抗Ｒ５は、抵抗Ｒ９に対応して設けられる。上記ＭＯＳＦＥＴＱＮ５は、ゲートに電源電圧Ｖccが供給されることにより定常的にオン状態にされる。これらのレプリカ回路に流す電流は、前記制御信号Ｉrefpで制御される定電流源により形成される。
【００３３】
制御電圧生成回路ＶＣＧの差動増幅回路ＡＭＰ２は、上記出力バッファ回路ＤＯＢ１の出力端子ＤＰに対応した抵抗Ｒ５と電流源との接続点の電圧を帰還電圧として上記ＰチャネルＭＯＳＦＥＴＱＰ３のゲート制御電圧Ｖbpを形成する。これにより、上記レプリカ回路でのＰチャネルＭＯＳＦＥＴＱＰ３、抵抗Ｒ３、ＭＯＳＦＥＴＱＰ５及び抵抗Ｒ５からなる全体の抵抗特性が上記基準電圧Ｖref'及び基準電流Ｉref に対応した抵抗特性を持つようにされる。この制御電圧Ｖbpにより出力バッファ回路ＤＯＢ１のＭＯＳＦＥＴＱＰ４が制御されるので、出力端子ＤＰから見た出力インピーダンスＺbufpは、上記レプリカ回路と同様な抵抗特性を持つようにされる。
【００３４】
制御電圧生成回路ＶＣＧの差動増幅回路ＡＭＰ３は、上記出力バッファ回路ＤＯＢ１の出力端子ＤＰに対応した抵抗Ｒ８と電流源との接続点の電圧を帰還電圧として上記ＮチャネルＭＯＳＦＥＴＱＮ３のゲート制御電圧Ｖbnを形成する。これにより、上記レプリカ回路でのＮチャネルＭＯＳＦＥＴＱＮ３、抵抗Ｒ７、ＭＯＳＦＥＴＱＮ５及び抵抗Ｒ８からなる全体の抵抗特性が上記基準電圧Ｖref 及び基準電流Ｉref に対応した抵抗特性を持つようにされる。この制御電圧Ｖbnにより出力バッファ回路ＤＯＢ１のＭＯＳＦＥＴＱＮ４が制御されるので、出力端子ＤＰから見た出力インピーダンスＺbufmも、上記レプリカ回路と同様な抵抗特性を持つようにされる。プルダウン抵抗は、上記のようにＮチャネルＭＯＳＦＥＴＯＮ４を用ており、そのソースが回路の接地電位Ｖssに接続されている。したがって、上記回路の接地電位Ｖssを基準にした基準電圧Ｖref を前記のような電圧変換を行うことなくそのまま用いることができる。
【００３５】
他方の出力端子ＤＭに対応して設けられる出力バッファ回路ＤＯＢ２も上記出力バッファ回路ＤＯＢ１と同様な回路で構成される。そして、上記制御信号ＶbpとＶbnとが供給されて、出力インピーダンスが前記レプリカ回路と同様な抵抗特性を持つようにされる。
【００３６】
上記フルスピードモードにおいては、出力端子ＤＰ，ＤＭの電圧が１．６５Ｖのときに出力電流値を４５Ω相当（１．６５Ｖ／４５Ω＝３６．６ｍＡ）に決定するように基準電子Ｖref'及びＶref 並びに基準電流Ｉref と、上記レプリカ回路を用いたゲート制御電圧ＶbpとＶbnを形成する。このVcc-VREF'=1.65Vと３６.６ｍＡのＩＲＥＦの値は特に制限されるものでなく、例えば２.０Ｖと４４.４ｍＡのように４５Ω近傍の所望のインピーダンス特性が得られるものであれば如何なる組み合わせでもよく、良質なインピーダンス特性が得られる組み合わせを選択すればよい。レプリカ回路のＭＯＳＦＥＴは、出力バッファ回路のＭＯＳＦＥＴに比べて、例えば１／５０のように小さなサイズで形成されており、それに対応して上記基準電流Ｉref も１／５０の７３３μＡにされる。このようにして形成された制御電圧ＶbpとＶbnを５０倍大きくされた出力回路に供給することにより、出力端子ＤＰ／ＤＭにおいては上記１．６５Ｖ／４５Ω＝３６．６ｍＡの出力電流が流れるようにされる。
【００３７】
図８には、前記図６の送信回路の他の一実施例の具体的回路図が示されている。同図においては、ＵＳＢ２．０規格におけるハイスピード（High Speed) モード時での一方の出力バッファ回路ＤＯＢ１に対応した回路図が示されている。他方の出力バッファ回路ＤＯＢ２は、ブラックボックスにより示されている。
【００３８】
上記ハイスピードモードでは、上記ロウレベル側の出力回路がターミネーション抵抗として動作させられる。つまり、入力信号が電源電圧Ｖccとされることにより、Ｎチャネル出力ＭＯＳＦＥＴＱＰ６が定常的にオン状態になり、Ｐチャネル出力ＭＯＳＦＥＴＱＰ６が定常的にオフ状態になる。この結果、ハイレベル出力動作を行うＰチャネル側の回路が電気的に分離されて状態となる。このような状態でも、上記出力ＭＯＳＦＥＴＱＮ６、ＱＮ４及び抵抗Ｒ７は、制御電圧生成回路ＶＣＧとレプリカ回路により前記同様な制御信号Ｖbnが形成されて出力インピーダンスＺbufmを得ることができる。
【００３９】
上記ハイスピードモードは、制御信号Ｉhsにより１７．７ｍＡのようなドライバ電流が形成され、出力信号ＴｘＤ＋がゲートに供給されたＮチャネル出力ＭＯＳＦＥＴＱＮ１０を通して出力される。この時、受信側ＬＳＩにおいても、上記同様な出力回路のロウレベル側の出力回路がターミネーション抵抗として動作させられる。このようなハイスピードモードでは、４８０Ｍｂｐｓのような高速データ転送が可能となり、８倍速を超える速度でのＣＤ−ＲライティングやＨＤＤへのアクセスにも対応できるものとなる。
【００４０】
上記ハイスピードモードにおいては、出力端子ＤＰ，ＤＭの電圧が０．４Ｖのときに出力電流値を４５Ω相当に決定するようＶref 及び基準電流Ｉref を形成する。この０.４ＶのＶＲＥＦとＩＲＥＦの値は前述したように特に制限されるものでなく、45Ω近傍の良質なターミネーション抵抗特性が得られる組み合わせを選択すれば何れの組み合わせでもよい。前記のようにレプリカ回路のＭＯＳＦＥＴが出力バッファ回路のＭＯＳＦＥＴに比べて、例えば１／５０のように小さなサイズで形成されているときには、上記基準電流Ｉref も１／５０の１７８μＡにされる。このような切り換えのために、例えば基準電圧発生回路ＶＲＥＦＧでは、図７の抵抗Ｒ１７が図８に示したＲ１８とＲ１９で構成されており、Ｒ１８とＲ１９の接続点のタップが選択されて上記定電圧Ｖgbr を分圧した０．４Ｖのような基準電圧Ｖref が形成される。また、図示しないが、内部に複数のカレントミラーとスイッチが設けられてＩＲＥＦの値が切り替えられるようになっている。
【００４１】
ＵＳＢ２．０規格ではロウ（Ｌｏｗ）スピードモード（１．５Ｍｂｐｓ）がある。Ｌｏｗスピードモードはインピーダンス４５Ωの規定がないので、前記図６におけるレプリカの出力ＶｂｎもしくはＶｂｐはどんな値でも構わない。そこで、Ｖｂｎ＝Ｖｃｃ、Ｖｂｐ＝０Ｖとし、Ｆｕｌｌスピードの出力バッファはそのままＬｏｗスピードモードの出力バッファとしても用いて、Ｆｕｌｌスピード出力段の前段であるプリドライバをスイッチで切り離す構成として、Ｌｏｗスピードのプリドライバに置換させる構成とすることができる。
【００４２】
図９には、この発明に係る半導体装置に設けられ電圧変換回路の他の一実施例の回路図が示されている。基準電圧Ｖref は、差動増幅回路ＡＭＰ１の非反転入力端子（＋）に供給される。この差動増幅回路ＡＭＰ１の出力電圧は、ＮチャネルＭＯＳＦＥＴＱＮ０のゲートに供給される。このＭＯＳＦＥＴＭＮ０と回路の接地電位点Ｖss（０Ｖ）との間には、抵抗Ｒ１が設けられる。上記ＭＯＳＦＥＴＭＮ０のソース電圧が上記差動増幅回路ＡＭＰ１の反転入力端子（−）に供給される。上記差動増幅回路ＡＭＰ１は、両入力端子（＋）と（−）とが同電位となるようＭＯＳＦＥＴＭＮ０を動作させるので、上記抵抗Ｒ１には上記基準電圧Ｖref が印加される。これにより、ＭＯＳＦＥＴＭＮ０にはＶref ／Ｒ１のような電流が流れることになる。
【００４３】
上記ＮチャネルＭＯＳＦＥＴＭＮ０のドレインと電源電圧Ｖccとの間には、ゲートとドレインとが接続されたＰチャネルＭＯＳＦＥＴＱＰ１が設けられる。このＭＯＳＦＥＴＱＰ１とＰチャネルＭＯＳＦＥＴＱＰ２とは電流ミラー形態に接続される。そして、上記ＰチャネルＭＯＳＦＥＴＱＰ２のドレインと回路の接地電位点Ｖss（０Ｖ）との間には、ゲートとドレインとが接続されたＮチャネルＭＯＳＦＥＴＱＮ１が設けられる。このＭＯＳＦＥＴＱＮ１とＮチャネルＭＯＳＦＥＴＱＮ２とは電流ミラー形態に接続される。そして、ＭＯＳＦＥＴＱＮ２のドレインと電源電圧端子Ｖccとの間には、抵抗Ｒ２が設けられる。上記ＭＯＳＦＥＴＭＰ１、ＭＰ２及びＭＯＳＦＥＴＭＮ１、ＭＮ２を互いに同じサイズにすると、上記ＮチャネルＭＯＳＦＥＴＭＮ０に流れる電流と同じ電流を上記抵抗Ｒ２に流すことができる。上記抵抗Ｒ１とＲ２は、同じ製造プロセスで形成され、なるべく隣接して配置される。特に制限されないが、抵抗Ｒ１とＲ２は、ポリシリコン抵抗により形成され、同じ抵抗値に設定される。
【００４４】
上記基準電圧Ｖref は、回路の接地電位（０Ｖ）を基準にした定電圧である。上記のようにＭＯＳＦＥＴＱＰ１とＱＰ２のサイズ比を等しくし、ＭＯＳＦＥＴＱＮ１とＱＮ２のサイズ比を等しくし、かつ、上記のように抵抗Ｒ１とＲ２の抵抗値を同じくすると、抵抗Ｒ２により電源電圧Ｖccを基準にした定電圧Ｖref'を得ることができる。すなわち、抵抗Ｒ１には、Ｖref ／Ｒ１のような電流がＭＯＳＦＥＴＭＮ０、ＭＰ１に流れ、それと同じ電流がＰチャネルＭＯＳＦＥＴＱＰ２に流れる。この電流と等しい電流が上記電流ミラー回路（ＱＮ１とＱＮ２）を通して上記抵抗Ｒ２に流れる。したがって、抵抗Ｒ２の抵抗値を上記抵抗Ｒ１の抵抗値と等しくすれば、上記両抵抗Ｒ１とＲ２には等しい電流を流すことができるので、上記抵抗Ｒ１に印加される電圧Ｖref は、上記抵抗Ｒ２で発生する電圧Ｖref'と等しくなる。
【００４５】
図１０には、図９の電圧変換回路の等価回路図が示されている。上記差動増幅回路ＡＭＰ１とＭＯＳＦＥＴＭＮ０及び抵抗Ｒ１は、基準電圧Ｖref と抵抗Ｒ１に対応した電圧依存型電流源と見做すことができる。このような電圧依存型電流源で形成された電流を電流ミラー回路（ＱＰ１，ＱＰ２）及び（ＱＮ１，ＱＮ２）を介して電源電圧Ｖcc側に設けられた抵抗Ｒ２に流すことにより、回路の接地電位に対応した基準電圧Ｖref を電源電圧Ｖccに対応した基準電圧Ｖref'に変換することができる。
【００４６】
図１１には、図９の電圧変換回路の他の等価回路図が示されている。上記差動増幅回路ＡＭＰ１とＭＯＳＦＥＴＭＮ０及び抵抗Ｒ１は、基準電圧Ｖref と抵抗Ｒ１に対応した電圧依存型電流源と見做すことができる。このような電圧依存型電流源で形成された電流は直接に抵抗Ｒ２に流すことにより、回路の接地電位に対応した基準電圧Ｖref を電源電圧Ｖccに対応した基準電圧Ｖref'に変換することができる。この場合、前記図９のような差動増幅回路ＡＭＰ及びＮチャネルＭＯＳＦＥＴＭＮ０を用いた場合、ＭＯＳＦＥＴＭＮ０の動作に必要なドレイン電圧を確保する必要がある。つまり、電源電圧Ｖcc−Ｖref'が上記ＭＯＳＦＥＴＭＮ０の動作に必要なドレイン電圧以上にする必要がある。
【００４７】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体集積回路内蔵の抵抗素子Ｒ１〜Ｒ１３等としては、ポリシリコン抵抗や、その抵抗値を低減するためにその材料であるポリシリコンに金属シリサイドを蒸着したシリサイド化ポリ抵抗を用いるものであってもよい。また、金属シリサイドを蒸着しない非シリサイド化ポリ抵抗であっても良い。更に、このポリ抵抗素子の良好な周波数特性と同等の周波数特性を持つ抵抗素子、例えば拡散抵抗素子やウエル抵抗素子など、半導体基板に形成される他の抵抗素子全てに置換可能である。本発明は前記ＵＳＢ２．０のみでなく、半導体集積回路において終端抵抗を有する全ての信号送受信システムに応用できる。内蔵型終端抵抗の抵抗値を高精度に期待値に制御できるので、通常のＬＳＩの内蔵型定抵抗として応用し、定抵抗を内蔵する半導体ＬＳＩ全てにも適用できる。信号の送信及び受信用の両半導体装置に対して何れか一方のみに適用しても良い。
【図面の簡単な説明】
【００４８】
【図１】この発明に係る半導体装置に設けられるプルアップ抵抗回路の一実施例を示す回路図である。
【図２】この発明に係る半導体装置に設けられるプルアップ抵抗回路の他の一実施例を示す回路図である。
【図３】この発明に係る半導体装置に設けられるプルアップ抵抗回路の特性図である。
【図４】この発明が適用される信号送受信システムの全体構成図である。
【図５】この発明に係る半導体装置に設けられる送信回路の一実施例を示すブロック図である。
【図６】図５の送信回路の具体的一実施例を示すブロック図である。
【図７】前記図６の送信回路の一実施例を示す具体的回路図である。
【図８】前記図６の送信回路の他の一実施例を示す具体的回路図である。
【図９】この発明に係る半導体装置に設けられ電圧変換回路の他の一実施例を示す回路図である。
【図１０】図９の電圧変換回路の等価回路図である。
【図１１】図９の電圧変換回路の他の等価回路図である。
【図１２】従来のプルアップ抵抗回路の回路図である。
【図１３】図１２のプルアップ抵抗回路の特性図である。
【符号の説明】
【００４９】
ＱＰ１〜ＱＰ１１…ＰチャネルＭＯＳＦＥＴ、ＱＮ０〜ＱＮ１０…ＮチャネルＭＯＳＦＥＴ、Ｒ１〜Ｒ１９…抵抗（内蔵抵抗）、ＡＭＰ１〜ＡＭＰ６…差動増幅回路、ＢＧＲ…バンドギャップ定電圧回路、ＲＥＦＧ…基準電圧発生回路、ＶＣＧ…制御電圧生成回路、ＩＲＥＦＧ…基準電流発生回路、ＤＯＢＲ…出力バッファレプリカ回路、ＤＯＢ１，ＤＯＢ２…出力バッファ回路、ＯＳＶ…送信回路、ＲＣＶ…受信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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