(57)【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む半導体装置の製造方法であって、
（ａ）前記ＮＭＯＳトランジスタを具備すべきＰ−ウェル領域及び前記ＰＭＯＡトランジスタを具備すべきＮ−ウェル領域を有する半導体基板を与える工程、
（ｂ）前記Ｐ−ウェル領域及び前記Ｎ−ウェル領域上にゲート電極を形成する工程、
（ｃ）前記Ｐ−ウェル領域又は前記Ｎ−ウェル領域のいずれかを覆うハードマスクを与える工程、
（ｄ）前記ハードマスクにより覆われていない領域にソース及びドレインを注入し、その後加熱活性化する工程、
（ｅ）前記ハードマスクにより覆われていない領域にポケット注入物質を注入し、その後加熱活性化する工程、並びに
（ｆ）前記ハードマスクを除去する工程、
を具備し、
（ｇ）与えられた前記ハードマスクは、Ｇｅドープシリコン、ＳｉリッチＳｉＮ、又は多結晶Ｇｅを有するものである、半導体装置の製造方法。
【請求項２】
請求項１記載の方法であって、前記ハードマスクを与える前に、前記半導体基板及び前記ゲート電極を覆う誘電層が与えられる、半導体装置
の製造方法。
【請求項３】
請求項１又は請求項２記載の方法であって、前記工程（ｃ）は、ハードマスク層を与え、前記ハードマスク層をレジスト層で覆い、このレジスト層をパターニングし、前記ハードマスク層をパターニングするマスクとして前記パターニングされたレジスト層を用いて前記ハードマスクを形成することにより行われる、半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれか一項に記載の方法であって、前記ハードマスクは、少なくとも０．０５ミクロンの厚さで与えられる、半導体装置の製造方法。
【請求項５】
請求項４記載の方法であって、前記ハードマスクは、０．２５ミクロンより下の厚さで与えられる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造に関し、特に、集積回路（ＩＣｓ）における金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴｓ）の最小形態サイズを縮小する手段を与えることに関する。とりわけ、本発明は、余分なマスク工程を不要としてＭＯＳトランジスタにおいてソース／ドレイン（Ｓ／Ｄ）接合とポケットのカウンタードーピング領域との個別形成を可能とする技術に関する。
【０００２】
【従来の技術】
半導体工業では、集積回路においてＭＯＳＦＥＴの最終形態サイズを縮小することについて懸命な努力が常になされている。これらの試みは、回路の機能性や速度を維持又は改良する一方で、低コストでＩＣを製造するという要求により事実上なされている。この縮小化は、例えば、これらのＩＣにあるトランジスタの固有の寸法、特にゲート長、ゲート酸化膜厚及び接合深さを減少することにより、並びにチャネルドーピングレベルを増加させることにより達成される。
【０００３】
短チャネルＭＯＳトランジスタは、一般的に、ゲート長を短くするときにソース領域とドレイン領域とが互いに接近する、いわゆる短チャネル効果（ＳＣＥ）を受ける。これには、ゲート電極によるスイッチングの制御がしにくくなる、という意味で逆の影響がある。それは、望まないしきい値電圧の減少を招く。この逆の影響は、ソース及びドレイン周辺の空乏領域がチャネル領域を占める割合が徐々に増加するというメカニズムにより説明できる。このため、チャネルにおける反転を達成するためには、ゲート電位を低くする必要がある。
【０００４】
従来のＭＯＳＦＥＴのスケーリングのシナリオにおいては、ＳＣＥは、接合深さを減少し、チャネル不純物の濃度を増加することにより許容限度内に保たれる。しかしながら、これらの従来のシナリオは、０．１８サブミクロンのデバイスについてはもはや機能しない。これらのデバイスにおいてＳＣＥを抑制するには、チャネルにおいて高すぎるドーピングレベルを要求することになり、それは接合ブレークスルーを引き起こすことになるからである。
【０００５】
この問題に対して提案された解決策は、ポケット又はハローのカウンタードーピングの注入物質を使用することである。リン、砒素、又はアンチモンイオンは、ＰＭＯＳトランジスタにおけるポケットに使用され、一方ホウ素又はインジウムイオンは、ＮＭＯＳトランジスタにおけるポケットに使用される。ポケット注入物質は、Ｓ／Ｄ領域の直近でチャネルドーピングレベルを高くする役割を果たす。これは、ゲート長を短くしたときに、チャネルドーピング領域においてネットの増加を導き、それにより、短チャネルデバイスのＳ／Ｄ空乏領域の影響を抑制する。
【０００６】
標準のＭＯＳプロセスにおいては、特に従来の補償型ＭＯＳプロセスにおいて、ハロー注入工程とも呼ばれるポケット注入工程は、Ｓ／Ｄ（エクステンション）注入工程と組み合わせられる。この組み合わせられた注入工程中、シリコンウエハのある領域は、これらの領域に対する望ましくない注入を避けるためにパターニングされたレジスト層で覆われる。例えば、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの形成中覆われ、その逆の場合も同じである。このレジスト層を除去した後に、これらのポケット注入物質及びＳ／Ｄ注入物質は、単一のアニール工程で活性化される。このアニール工程中の不純物拡散は、ポケット不純物及びＳ／Ｄ不純物の両方の分布を決める。
【０００７】
主要の不純物の第１拡散領域及びハロー拡散領域のサイズがアニーリングにより調節されるというプロセス例が、ＵＳ−Ａ−５，２２７，３２１に与えられている。
【０００８】
一つのアニール工程が不純物の拡散に使用されるこのアプローチの欠点は、デバイス性能を改良するために、ポケット及びＳ／Ｄ領域のドーピングプロファイルを独立して調整することができないことである。
【０００９】
したがって、ポケット領域及びＳ／Ｄ領域の注入及びアニールを分けて及び個々に行う可能性を生じさせるべきである。これは、不純物分布を最適化してこれにより短チャネル性能を出す可能性を提供するであろう。
【００１０】
【発明が解決しようとする課題】
しかしながら、注入中にウエハの一部を覆うレジスト層が２５０℃を超える温度に供することができないという問題がある。これは、ポケットとＳ／Ｄ形成とを完全に分けると、余分なレジストマスク工程が必要となることを意味する。ＣＭＯＳプロセスについては、これは、２つのさらなるリソグラフィー工程が必要となることを意味する。そのような工程は、製造工程を拡張させ及び複雑にさせ、したがって製造コストを非常に上げるので、本発明の方法はさらなるマスキング又はリソグラフィー工程を必要とすべきではない。
【００１１】
【課題を解決するための手段】
本発明は、従来のＭＯＳトランジスタ技術について概略した問題を解決することを意図する。
【００１２】
この目的は、ポケット及びＳ／Ｄ領域の個別形成を可能にするハードマスク層を用いることにより達成される。
【００１３】
より詳細には、本発明は、（ａ）ＮＭＯＳトランジスタを具備すべきＰ−ウェル領域及びＰＭＯＳトランジスタを具備すべきＮ−ウェル領域を有する半導体基板を与える工程；（ｂ）Ｐ−ウェル領域及びＮ−ウェル領域上にゲート電極を形成する工程；（ｃ）Ｐ−ウェル領域又はＮ−ウェル領域のいずれかを覆うハードマスクを与える工程；（ｄ）ハードマスクにより覆われていない領域にソース及びドレインを注入し、その後加熱活性化する工程；（ｅ）ハードマスクにより覆われていない領域にポケット注入物質を注入し、その後加熱活性化する工程、並びに（ｆ）ハードマスクを除去する工程を具備する、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む半導体装置の製造方法に関する。
【００１４】
特に、工程（ｃ）は、ハードマスク層を与え、このハードマスク層をレジスト層で覆い、このレジスト層をパターニングし、このハードマスク層をパターニングするマスクとして、パターニングされたレジスト層を用いてハードマスクを形成することにより達成される。
【００１５】
ハードマスクは、注入した不純物の侵入を避けるために十分な厚さにすべきであり、少なくとも０．０５ミクロンの厚さが有利である。ハードマスクの厚さの上限は臨界的でない。厚さは、しばしば経済的検討により決められることがあり、結果としてハードマスクは非常に厚くはならないであろう。通常、ハードマスクに必要とされる厚さは、ハードマスクの形成に使用される層の化学組成に依存する。これは、注入されたイオンの侵入深さを決定する。さらに、厚すぎない、例えば０．２５ミクロンより下、好ましくは０．２０ミクロンより下であるＳｉＧｅ−ハードマスクなどのハードマスクを使用することは、傾斜したポケット注入の間に起こり得るイオンシャドウイングの影響が低減することで有利となる。例えば、約０．１５ミクロンの厚さのＳｉＧｅ−ハードマスクを使用することにより、とても良い結果が得られる。
【００１６】
種々の物質、特に種々の酸化物、窒化物、酸窒化物がハードマスクに使用され得るが、ハードマスクは、Ｇｅドープシリコン、特にＧｅドープ多結晶シリコン（ポリ−Ｓｉ１−ｘＧｅｘ、この物質は、ｘ＞０．３で約４５０℃の温度で被着され、急速な加熱アニール条件に耐え得る）、ＳｉリッチＳｉＮ、又は多結晶Ｇｅを含むことが有利である。これらの物質は、例えば、化学的気相成長により与えることができ、例えば、プラズマエッチングによりパターニングできる。これらの物質は、例えば、従来のウェットエッチングにより、酸化物及びシリコンから選択的によく除去できる。
【００１７】
【発明の実施の形態】
本発明は、本発明にかかる好適な方法を表す図１から図５を参照してより詳細に説明される。
【００１８】
図１において、Ｎ−ウェル領域２とＰ−ウェル領域３とを備え、素子間絶縁４により分離されるシリコン基板１が示される。Ｐ−ウェル領域３は、ＮＭＯＳトランジスタ５が与えられるのに対して、Ｎ−ウェル領域２は、ＰＭＯＳトランジスタ６が与えられる。Ｐ−ウェル領域３及びＮ−ウェル領域２は、ゲート酸化膜７を備えており、その上には多結晶シリコンゲート電極８が形成されている。多結晶ゲート電極８を形成した後、数ナノメートルの酸化物の成長に相当する短い酸化工程を好適に行って、シリコン基板及び多結晶シリコンゲート電極８を酸化物層９で覆う。
【００１９】
その後、Ｇｅドープ多結晶体（多結晶Ｓｉ０．６５Ｇｅ０．３５）のハードマスク層１０（図２）を、４５０℃での化学的気相成長により与える。この層は、約０．１５ミクロンの厚さで与えられる。ハードマスク層１０の上に通常使用されているフォトレジスト層１１（厚さ約０．５ミクロン）を与え、従来のリソグラフィーを用いてパターニングする。パターニングされたレジスト層１１は、プラズマエッチングによりハードマスク層１０をパターニングするためのマスクとして使用される。その最終の結果を図３に示す。
【００２０】
図４は、５から１５ＫｅＶの範囲のエネルギーで、１Ｅ１５及び５Ｅ１５ｃｍ−２の間、好ましくは３Ｅ１４及び１Ｅ１５ｃｍ−２の間のドーズ量で、Ｐ−ウェル領域３に砒素イオンを注入する工程を示す。その注入工程の後に通常のアニーリングが続き、それによりソース及びドレイン１２を形成する。図５は、傾斜角２０−４０°でホウ素イオンを用いたポケット注入（１５−３０ＫｅＶ；１Ｅ１３−１Ｅ１４ｃｍ−２）及びその後のアニーリング工程を示す。図４及び図５に示す工程は任意で逆にすることができ、まずポケット注入／アニールを行い、その後ソース／ドレイン注入／アニールを行うことができる。
【００２１】
続けて、ハードマスク１０をウエハ（図示せず）から選択的に除去する。望ましくは、ソース／ドレイン注入用にＢ又はＢＦ２イオンを用い、ポケット注入用にＡｓ又はＰイオンを用いて、Ｎ−ウェル領域２に対して、図２から図５までと同じ工程で行うことができる。
【００２２】
本発明の一部である上述した工程に続けて、選択的に注入された構造に従来の他の処理を施して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備えた半導体装置を完成する。特に、一般には酸化物又は窒化物であるサイドウォールスペーサをゲート電極の側面に形成する。その後に、従来のマスク技術を用いて、ＮＭＯＳ領域に一般に砒素を選択的にドーピングし、ＰＭＯＳ領域に一般にホウ素を選択的にドーピングする。ＮＭＯＳ及びＰＭＯＳドーピング工程は、いずれの順序でも行うことができる。その後、アニーリング工程を行って、ドーピングされた領域を活性化する。最後に、従来のシリサイド化工程及びメタライゼーション工程を行って、最終的に所望の半導体装置を提供する。
【図面の簡単な説明】
【図１】  本発明にかかる半導体装置の製造方法の一工程を説明するための断面図である。
【図２】  本発明にかかる半導体装置の製造方法の一工程を説明するための断面図である。
【図３】  本発明にかかる半導体装置の製造方法の一工程を説明するための断面図である。
【図４】  本発明にかかる半導体装置の製造方法の一工程を説明するための断面図である。
【図５】  本発明にかかる半導体装置の製造方法の一工程を説明するための断面図である。
【図１】
0004846167.tif 000002
【図２】
0004846167.tif 000003
【図３】
0004846167.tif 000004
【図４】
0004846167.tif 000005
【図５】
0004846167.tif 000006