(57)【特許請求の範囲】
【請求項１】
基板上に絶縁膜を挟んで形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられた第１導電型のソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられた第２導電型のソース近傍領域と、前記リング状ゲート電極の前記中央開口部の内側に対応する前記基板の位置に前記中央開口部の内周に沿ってリング状に形成され、前記ソース近傍領域よりも高い不純物濃度を有して前記ソース近傍領域に接する第２導電型の高濃度領域と、を備えた信号出力用トランジスタと、
前記基板に設けられ、入射した光を電荷に変換して蓄積する光電変換領域と、
前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送手段と、
を含む画素が複数２次元配列されており、
前記ソース領域及び前記高濃度領域は、前記リング状ゲート電極をマスクとするイオン注入により、セルフアラインで形成されており、
前記高濃度領域は、前記ソース近傍領域内のさらに前記ソース領域の近傍位置に形成され、かつ、前記リング状ゲート電極の前記ソース領域の側端部の内側に形成されており、
前記ソース近傍領域及び前記高濃度領域はアクセプタ不純物としてボロン、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、前記ソース領域はドナー不純物としてヒ素、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする固体撮像素子。
【請求項２】
前記信号出力用トランジスタは前記基板の表面部に第２導電型の前記光電変換領域に接して形成された第１導電型のドレイン領域をさらに備え、
前記光電変換領域はアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、前記ドレイン領域はドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記基板は、半導体基板及び前記半導体基板上に形成された第１導電型のウェルを備え、
前記画素は、
前記第１導電型のウェル、及び前記第１導電型のウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記第１導電型のウェルに接続する第２導電型の前記光電変換領域を有し、前記電荷を蓄積するフォトダイオードと、
前記第１の領域上に前記絶縁膜を挟んで形成された前記リング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第１導電型のウェル内の前記第１の領域に形成された第１導電型の第１ソース部である前記ソース領域と、前記ソース領域の周囲に前記リング状ゲート電極の外周に達しないように前記第１導電型のウェル内の前記第１の領域に形成されて前記ソース領域に接続し前記フォトダイオードから転送された電荷を蓄積する第２導電型の前記ソース近傍領域と、前記第１導電型のウェルにおける前記第１の領域とは異なる第３の領域に前記ソース領域及び前記ソース近傍領域に離間して形成された第１導電型の第１ドレイン部とを有し、前記ソース近傍領域に蓄積された電荷を撮像信号として出力する前記信号出力用トランジスタと、
前記第１の領域上に前記絶縁膜を介して形成されて前記リング状ゲート電極の一部を覆う転送ゲート電極を有し、前記光電変換領域を第２ソース部とし、前記ソース近傍領域を第２ドレイン部とし、前記フォトダイオードに蓄積された電荷を前記信号出力用トランジスタへ全画素一斉に転送する前記電荷転送手段と、
を備え、
前記リング状ゲート電極及び前記転送ゲート電極の前記絶縁膜を介した直下の領域であって、かつ、前記光電変換領域と前記ソース近傍領域との間の領域には前記第１導電型のウェルのみが存在しており、
前記光電変換領域に蓄積された電荷は、前記リング状ゲート電極下と前記転送ゲート電極下とで前記第１導電型のウェルにバリアとなる電位差が生じないように前記リング状ゲート電極の電位及び前記転送ゲート電極の電位がそれぞれ制御されることにより、前記第１導電型のウェルのみを介して前記ソース近傍領域に全画素一斉に転送され、
前記電荷が前記撮像信号として出力された後の前記ソース近傍領域は、前記リング状ゲート電極の電位及び前記転送ゲート電極の電位が前記第１ドレイン部の電位以下の電位で、リセットされることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記第１ドレイン部は前記光電変換領域に接しており、
前記光電変換領域はアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、前記第１ドレイン部はドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする請求項３記載の固体撮像素子。
【請求項５】
第１導電型の基板部の所定の領域にアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入し、光電変換領域に入射した光が光電変換されて生成された電荷を蓄積する第２導電型のソース近傍領域を形成するソース近傍領域形成ステップと、
前記第２導電型のソース近傍領域に中央開口部が位置するように、前記第１導電型の基板部上に絶縁膜を挟んでリング状ゲート電極を形成するリング状ゲート電極形成ステップと、
前記リング状ゲート電極をマスクとして、アクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入し、前記第１導電型の基板部の表面部の前記第２導電型のソース近傍領域内に第２導電型の第１高濃度領域を形成する第１高濃度領域形成ステップと、
前記リング状ゲート電極をマスクとして、ドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入し、前記第１導電型の基板部における前記第２導電型の第１高濃度領域上に第１導電型の第２高濃度領域を形成する第２高濃度領域形成ステップと、
前記リング状ゲート電極の中央開口部の内周面にリング状のサイドスペーサを形成するサイドスペーサ形成ステップと、
前記リング状ゲート電極及び前記サイドスペーサをマスクとして、ドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入し、前記第１導電型の第２高濃度領域と一体とされて前記第２導電型のソース近傍領域に接すると共に、前記第２導電型の第１高濃度領域をリング状にする第１導電型の第３高濃度領域を形成する第３高濃度領域形成ステップと、
を含むことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に係り、特に画素内の信号出力トランジスタにリング状ゲート電極を有するトランジスタを用いた固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
撮像装置に使用される代表的な固体撮像素子としてはＣＣＤ（Charge Coupled Device）型撮像素子がある。しかしながら、消費電力の問題から近年の急速な多画素化と高速読出し化の要求に答えるのが困難になってきている。一方、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサともいう）は、低電圧駆動が可能であり、前記の多画素化と高速読出し化の要求に対応することが容易である。また、製造工程においてＣＭＯＳプロセスを使用でき、同一チップ内に駆動回路や処理回路などの周辺回路を混載することが可能であり、小型化にも有利である。このことからＣＭＯＳ型撮像素子は、ディジタルカメラやビデオカメラ用として、ＣＣＤに代わる高性能撮像素子としての注目を浴びつつある。
【０００３】
ＣＭＯＳセンサについて更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図８は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【０００４】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【０００５】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【０００６】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【０００７】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【０００８】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【０００９】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【００１０】
次に、図８に示す従来のＣＭＯＳセンサの動作について図９のタイミングチャートを併せ参照して説明する。なお、図８中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００１１】
まず、垂直シフトレジスタ出力線１８−１の電位が図９（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図９（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００１２】
この状態で、最初にパルス供給端子１５に図９（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図９（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００１３】
次に、パルス供給端子１４に時刻ｔ４で図９（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図９（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図９（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００１４】
端子３６の入力信号はこの間図９（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図９（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図９（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００１５】
次に、端子３６に図９（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図９（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００１６】
その後、図９（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図９（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００１７】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００１８】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このような従来のローリングシャッタ型ＣＭＯＳセンサは、１行ずつ順番に読み出しを行うもので、画素エリアの上部と下部で読み出されるタイミングが異なる。従って、動いているものを撮像した場合、撮像画像が歪むという問題がある。
【００２０】
この問題を避ける方法として、ローリングシャッタ型ＣＭＯＳセンサの入射光側前方にメカニカルシャッタを設ける方法が考えられる。この方法では、メカニカルシッャタオープン期間に対応して全ラインの１フレーム期間の露光期間を設け、メカニカルシャッタクローズ期間で各１ラインずつ順次に読み出しを行うことにより、露光プロセスと信号読出しプロセスが分離でき、特に被写体が静止画の場合、前記した撮像画像の歪みを避けることができる。
【００２１】
しかし、この場合、メカニカルシャッタを設けることで、機構が複雑化し装置の大型化を招くことになり、またフレーム毎にメカニカルシャッタの開閉制御を行う必要があり、特に動画撮影の場合、制御系の複雑さやシャッタ駆動用の電力が増加するなどの問題があり、動画撮影に適用するのが困難である。
【００２２】
また、上記のＣＭＯＳセンサにおいて、基板表面に形成したウェル内に、ウェルとは反対導電型の拡散領域を形成して埋め込みのフォトダイオードを形成する場合、上記のウェルとは反対導電型の不純物を用いたイオン注入法を適用して上記の拡散領域を形成するときに、重量が重い不純物を用いて浅い拡散領域を形成して光電変換効率を高めようとすると、結晶欠陥が起きやすく、その結果、暗電流による雑音が大きく発生してしまう。
【００２４】
本発明は以上の点に鑑みなされたもので、フォトダイオードの形成に際して、所定の不純物を用いたイオン注入法を適用することにより、暗電流を抑え低雑音を実現した固体撮像素子及びその製造方法を提供することを目的とする。
また、本発明の他の目的は、動画を撮像しても撮像画像が歪まない固体撮像素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するため、第１の発明は、基板上に絶縁膜を挟んで形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられた第１導電型のソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられた第２導電型のソース近傍領域と、リング状ゲート電極の中央開口部の内側に対応する基板の位置に中央開口部の内周に沿ってリング状に形成され、ソース近傍領域よりも高い不純物濃度を有してソース近傍領域に接する第２導電型の高濃度領域と、を備えた信号出力用トランジスタと、基板に設けられ、入射した光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷をソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列されており、ソース領域及び高濃度領域は、リング状ゲート電極をマスクとするイオン注入により、セルフアラインで形成されており、高濃度領域は、ソース近傍領域内のさらにソース領域の近傍位置に形成され、かつ、リング状ゲート電極のソース領域の側端部の内側に形成されており、ソース近傍領域及び高濃度領域はアクセプタ不純物としてボロン、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、ソース領域はドナー不純物としてヒ素、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする。
また、上記の目的を達成するため、第２の発明は、第１の発明の信号出力用トランジスタは基板の表面部に第２導電型の光電変換領域に接して形成された第１導電型のドレイン領域をさらに備え、光電変換領域はアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、ドレイン領域はドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする。
【００２６】
また、上記の目的を達成するため、第３の発明は、第１の発明において、基板は、半導体基板及び半導体基板上に形成された第１導電型のウェルを備え、
画素は、第１導電型のウェル、及び第１導電型のウェルにおける所定の第１の領域とは異なる第２の領域に形成されて第１導電型のウェルに接続する第２導電型の光電変換領域を有し、電荷を蓄積するフォトダイオードと、第１の領域上に絶縁膜を挟んで形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する第１導電型のウェル内の第１の領域に形成された第１導電型の第１ソース部であるソース領域と、ソース領域の周囲にリング状ゲート電極の外周に達しないように第１導電型のウェル内の第１の領域に形成されてソース領域に接続しフォトダイオードから転送された電荷を蓄積する第２導電型のソース近傍領域と、第１導電型のウェルにおける第１の領域とは異なる第３の領域にソース領域及びソース近傍領域に離間して形成された第１導電型の第１ドレイン部とを有し、ソース近傍領域に蓄積された電荷を撮像信号として出力する信号出力用トランジスタと、第１の領域上に絶縁膜を介して形成されてリング状ゲート電極の一部を覆う転送ゲート電極を有し、光電変換領域を第２ソース部とし、ソース近傍領域を第２ドレイン部とし、フォトダイオードに蓄積された電荷を信号出力用トランジスタへ全画素一斉に転送する電荷転送手段と、を備え、
リング状ゲート電極及び転送ゲート電極の絶縁膜を介した直下の領域であって、かつ、光電変換領域とソース近傍領域との間の領域には第１導電型のウェルのみが存在しており、光電変換領域に蓄積された電荷は、リング状ゲート電極下と転送ゲート電極下とで第１導電型のウェルにバリアとなる電位差が生じないようにリング状ゲート電極の電位及び転送ゲート電極の電位がそれぞれ制御されることにより、第１導電型のウェルのみを介してソース近傍領域に全画素一斉に転送され、電荷が撮像信号として出力された後のソース近傍領域は、リング状ゲート電極の電位及び転送ゲート電極の電位が第１ドレイン部の電位以下の電位で、リセットされることを特徴とする。
また、上記の目的を達成するため、第４の発明は、第３の発明における第１ドレイン部が光電変換領域に接しており、光電変換領域はアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入した領域であり、かつ、第１ドレイン部はドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入した領域であることを特徴とする。
【００２７】
また、上記の目的を達成するため、第５の発明は、第１導電型の基板部の所定の領域にアクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入し、光電変換領域に入射した光が光電変換されて生成された電荷を蓄積する第２導電型のソース近傍領域を形成するソース近傍領域形成ステップと、第２導電型のソース近傍領域に中央開口部が位置するように、第１導電型の基板部上に絶縁膜を挟んでリング状ゲート電極を形成するリング状ゲート電極形成ステップと、リング状ゲート電極をマスクとして、アクセプタ不純物としてボロンを、又はドナー不純物としてヒ素をイオン注入し、第１導電型の基板部の表面部の第２導電型のソース近傍領域内に第２導電型の第１高濃度領域を形成する第１高濃度領域形成ステップと、リング状ゲート電極をマスクとして、ドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入し、第１導電型の基板部における第２導電型の第１高濃度領域上に第１導電型の第２高濃度領域を形成する第２高濃度領域形成ステップと、リング状ゲート電極の中央開口部の内周面にリング状のサイドスペーサを形成するサイドスペーサ形成ステップと、リング状ゲート電極及びサイドスペーサをマスクとして、ドナー不純物としてヒ素を、又はアクセプタ不純物としてボロンをイオン注入し、第１導電型の第２高濃度領域と一体とされて第２導電型のソース近傍領域に接すると共に、第２導電型の第１高濃度領域をリング状にする第１導電型の第３高濃度領域を形成する第３高濃度領域形成ステップと、を含むことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、グローバルシャッタ機能を有するので、動画撮影時の画像歪を防止し、静止画撮影時ではメカニカルシャッタ機構を用いることなく画像歪無しの撮影画像をえることができる。
【００２９】
また、本発明によれば、光電変換領域や信号出力用トランジスタのソース近傍領域を、アクセプタ不純物としてＢＦ２よりも結晶欠陥ができにくいボロンを使用してイオン注入により形成するか、あるいは、ドナー不純物としてリンよりも格子歪みやストレスが発生し難いヒ素を使用してイオン注入により形成するようにしたため、暗電流低減ができ、その結果低雑音の構成の固体撮像素子を実現できる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像素子の一実施の形態の１画素分の平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。本実施の形態で使用する基板は、図１（Ｂ）に示すように、ｐ+基板上４１にｐ-型エピタキシャル層４２を成長させてある。ｐ-型エピタキシャル層４２内にｎウェル４３があり、ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極として、平面形状がリング状のゲート電極４５が形成されている。
【００３１】
図１（Ｂ）に示すように、リング状ゲート電極４５の中央開口部のｎウェル４３表面には、ｎ+型のソース領域４６があり、ソース領域４６に隣接してソース領域４６を取り囲むようにｐ型のソース近傍領域４７が形成されている。ソース近傍ｐ型領域４７はリング状ゲート電極４５の外周部に達していない。ソース領域４６、ソース近傍ｐ型領域４７と離れたｎウェル４３の表面にはｎ+型のドレイン領域４８がある。
【００３２】
また、図１（Ｂ）に示すように、リング状ゲート電極４５の外周部より外側のｎウェル４３の中には、ｐ-型領域４９が形成され、同図（Ａ）に示す埋め込みフォトダイオード５０を形成している。埋め込みフォトダイオード５０を構成するｐ-型領域４９とリング状ゲート電極４５の間の基板上には、ゲート絶縁膜４４を挟んで第２のゲート電極として転送ゲート電極５１が形成されている。
【００３３】
ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線５２、５３、５４、５５が接続されている。また、各構成の上部は図１（Ｂ）に示すように、絶縁層で被覆され、更にその上に遮光膜５６が形成されている。遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００３４】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００３５】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図１（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図１（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレイン領域とするｐチャネルＭＯＳＦＥＴである。
【００３６】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００３７】
各行の画素はリング状ゲートＭＯＳＦＥＴ６３等のリング状ゲート電極、転送ゲートＭＯＳＦＥＴ６５等の転送ゲート電極、リング状ゲートＭＯＳＦＥＴ６３等のドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図１の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図１の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図１の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００３８】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００３９】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図１の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００４０】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００４１】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００４２】
次に、図２に示すＣＭＯＳセンサの駆動方法について、図３のタイミングチャートと共に説明する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の５０、図２の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００４３】
続く図３（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図１（Ａ）の５０、図２の６４等）からリング状ゲート電極（図１の４５）のソース近傍ｐ型領域（図１の４７）にホールを転送することである。そのため、図３（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図１の５１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００４４】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図３（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００４５】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００４６】
図１（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはリング状ゲートＭＯＳＦＥＴ６３のバックゲートであるソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００４７】
続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図１（Ａ）の５０、図２の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００４８】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図３（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００４９】
続く図３（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５０】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００５１】
続く図３（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００５２】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００５３】
続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００５４】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００５５】
続いて、図３に（７）で示す期間では、再びリング状ゲート電極４５の電位を図３（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｇ）に示す出力信号が読み出される。
【００５６】
上記の図１（Ａ）、（Ｂ）に示す構成の固体撮像装置は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図２に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、埋め込みのｐ-型領域４９に蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極４５の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００５７】
なお、図３の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００５８】
このように、図１に示した構造の本実施の形態の固体撮像素子によれば、全画素のフォトダイオード５０へ入射した光で発生し全画素同時に蓄積された電荷は、全画素の転送ゲートＭＯＳＦＥＴ６５を一斉にオンすることにより、リング状ゲートＭＯＳＦＥＴ６３の中央開口部下のソース近傍ｐ型領域４７（リング状ゲートＭＯＳＦＥＴ６３のバックゲート）に転送される。このとき、すべての画素で同時に電荷を転送することができるために、一括シャッタ（グローバルシャッタ）が可能となる。
【００５９】
そして、リング状ゲートＭＯＳＦＥＴのソース近傍ｐ型領域４７に転送された電荷は、電荷の量に応じ、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧をシフトさせるが、このときリング状ゲートＭＯＳＦＥＴ６３のリング状ゲート電極を適当な電位にし、ソース・ドレインに電流を流し、ソースに負荷をつなぐことにより、電荷の量に応じたしきい値電圧の変化として光出力信号を得ることができる。また、リング状ゲートＭＯＳＦＥＴ６３のソース近傍ｐ型領域４７に蓄積された電荷は、ソースの電位を高くすることにより、直ぐ下のｎウェル領域４３の電位を乗り越え基板４２へ排出され、リセットをすることができる。この時、リング状ゲートＭＯＳＦＥＴ６３のソース近傍ｐ型領域４７に蓄積された電荷はすべて基板４２へ排出されるためにリセットノイズの発生を抑えることができる。
【００６０】
また、この実施の形態は、グローバルシャッタ機能を有するので、動きのある被写体を撮像しても画像歪みの無い撮像画像が得られる。すなわち、この実施の形態の固体撮像素子に対する露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図３の期間（１）に当たる。
【００６１】
一定期間の露光後、転送ゲート（図２の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が一斉に各画素の所定領域（図２のリング状ゲートＭＯＳＦＥＴ６３のバックゲート、図１のソース近傍ｐ型領域４７）に転送される。これは図３の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図３の期間（３）〜（７）に当たる。
【００６２】
これにより、移動する被写体を撮像した場合でも、本実施の形態ではメカニカルシャッタを用いなくても撮像画像は同一時刻で露光した画像であるので、被写体の画像と異なる画像歪みは発生しない。従って、本実施の形態によれば、動きの速い被写体を撮影した場合でも、撮影した画像は歪みや変形なく正確な画像が得られる。
【００６３】
図４は本発明になる固体撮像素子の他の実施の形態の一画素分の縦断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。本実施の形態の上面図は図１（Ａ）と同一である。本実施の形態は、図１に示した実施の形態と同様に、グローバルシャッタ機能を有するものであるが、本実施の形態と図１に示した実施の形態との構造の違いは、図４に示すように、本実施の形態ではソース近傍ｐ型領域４７の内側に、リング状のｐ+領域８１が形成されている点である。このｐ+領域８１は、ソース近傍ｐ型領域４７に転送される電荷をｐ+領域８１に集中させて、電荷によるしきい値変化の効果を大きくし、感度を向上するために設けられる。
【００６４】
また、ソース近傍ｐ型領域４７内のｐ+領域８１は、リング状ゲート電極４５の下になく、リング状ゲート電極４５の中心開口部の内側に設けられている。このようにすると、後述するように、ｐ+領域８１をリング状ゲート電極４５によるセルフアラインで作ることができ、マスクを使ってｐ+領域８１を作るよりも格段に面積ばらつきが少なくなり、画素毎の特性ばらつきを小さくできる。
【００６５】
以上は本発明になる固体撮像素子の構造に関する実施の形態の説明であるが、本発明は、上記の構造の固体撮像素子のフォトダイオード５０やソース近傍ｐ型領域４７などの製法に特徴がある。そこで、次に、図４に示した固体撮像素子の製造方法について、図５乃至図７と共に説明する。まず、図５及び図６と共にソース近傍ｐ型領域４７及びその周辺の構造の製造方法について説明する。ここでは、簡単のため、既にｎウェル４３が形成されているものとする。この状態で、図５（Ａ）に示すように、レジスト８３のフォトプロセスによりｐ型領域を作る部分８４を取り除き、酸化膜８２を通してｎウェル４３中にアクセプタ不純物のイオン注入を行い、ソース近傍ｐ型領域４７を作る。
【００６６】
次に、基板表面の酸化膜８２を除去した後、図５（Ｂ）に示すように、新たにゲート酸化膜８５（図４の４４に相当）を形成し、その上に公知の方法で、リング状ゲート電極８６（図４の４５に相当）を形成する。続いて、図５（Ｃ）に示すように、リング状ゲート電極８６をマスクにして、ソース近傍ｐ型領域４７よりも浅いところに、８７で示すアクセプタ不純物のイオン注入を行い、ｐ+領域８８を形成する。
【００６７】
続いて、同じくリング状ゲート電極８６をマスクにして、図６（Ａ）に示すように、ｐ+領域８８よりも浅い、基板表面にドナー不純物８９のイオン注入より、ｎ+層９０を形成する。次に、図６（Ｂ）に示すように、リング状ゲート電極８６の内壁に公知の方法でＬＤＤサイドスペーサ９１を形成する。
【００６８】
そして、図６（Ｃ）に示すように、ＬＤＤサイドスペーサ９１を通して高濃度のドナー注入９２を行い、ｎ+型のソース領域９３（図４の４６に相当）を形成する。これにより、ソース近傍ｐ型領域４７内にリング状のｐ+領域９４（図４の８１に相当）が形成される。このように、本実施の形態では、ゲート酸化膜８５とＬＤＤサイドスペーサ９１のセルフアラインでソース近傍ｐ型領域４７の内側に、リング状のｐ+領域９４（８１）を形成できるので、非常に高精度の製造が可能となる。
【００６９】
さて、ソース近傍ｐ型領域４７とその内部のｐ+領域９４（８１）に使うアクセプタ不純物（ｐ型不純物）のイオン注入種には、ボロン（Ｂ：ホウ素）とフッ化ホウ素（ＢＦ２）が考えられる。これらを比較すると、ＢＦ２の方が重量が重いために、アクセプタ不純物としてＢＦ２を用いた方が浅く注入できるという利点がある。特にｐ+領域９４（８１）を浅く作ることができれば、蓄積されたホールを電気信号に変換する変換効率が向上する。
【００７０】
ところが、一方でＢＦ２の方がボロンに比べて結晶欠陥ができ易いという問題がある。この結晶欠陥の起き易さについては定量的な検討が十分なされているとはいえない。しかし、例えば、特開平１０−２４２０７１号公報では不純物拡散についてシミュレーションとＳＩＭＳ(Secondary Ionization Mass Spectrometer)分析による実測を比較して、おおよそＢＦ２の方がボロンよりも３倍欠陥が発生し易いと見積もっている。ソース近傍ｐ型領域４７はホールを最大１フレーム分の時間蓄積するところなので、結晶欠陥はなるべく起こらないようにした方がよい。
【００７１】
そこで、本実施の形態ではソース近傍ｐ型領域４７とその内部のｐ+領域９４（８１）に使うアクセプタ不純物（ｐ型不純物）のイオン注入種として、ＢＦ２を使わず、ボロンを用い、それを低エネルギーで注入する。例えば、ｐ+型領域９４（８１）については、５〜３０ＫｅＶという低エネルギーでイオン注入する。ソース近傍ｐ型領域４７全体のアクセプタ不純物のイオン注入に関しては、その加速エネルギーはボロンで例えば５０〜１５０ＫｅＶでよく、通常よく使う範囲を用いる。
【００７２】
一方、ｐ+領域９４（８１）よりも浅い領域に注入するドナー不純物（ｎ型不純物）は、リン（Ｐ）よりもヒ素（Ａｓ）の方が良い。これはリンを使うと格子歪みやストレスが発生し、欠陥が発生し易いという問題があるためである（例えば、特開２００４−４７９８５号公報参照）。従って、ホールが集中するｐ+領域９４（８１）に直に接しているｎ+領域９３（４６）をイオン注入法を適用して形成するには、ドナー不純物としてヒ素を使う方がよい。
【００７３】
一方、リング状ゲート電極外４５のｎウェル４３中には、上記のｐ+領域９４（８１）の形成とは別工程にて、埋め込みのフォトダイオード５０を構成するｐ-型領域４９が形成される。このフォトダイオードの製造方法について、図７と共に説明する。
【００７４】
図７において、リング状ゲート電極４５及び転送ゲート電極５１が、まだ無い状態で、ゲート酸化膜の替わりに犠牲酸化膜９６が基板表面全面に、例えば１０ｎｍの膜厚で被覆された状態にて、領域Iを露光して開口部を領域Iに作り、その開口部を通してドナー不純物を領域I注入範囲にイオン注入してｎウェル４３の領域Iの部分を形成する。ｎウェル４３の領域Iの部分は基板表面から深くなっているので、ドナー不純物としてリン（Ｐ）を用い、５００ｋｅＶ〜２ＭｅＶ程度の高エネルギーイオン注入を行う。
【００７５】
続いて、図７の領域IIを露光してレジストの領域IIの範囲に開口部を作り、その開口部を通してドナー不純物を領域II注入範囲にイオン注入してｎウェル４３の領域IIの部分を形成する。このｎウェル４３の領域IIの部分は、深さ方向に広く分布しているので、イオン注入は１回ではなく、エネルギーを変えて複数回行われる。領域IIの部分の深い所は領域Iと同じように、高エネルギーでイオン注入を行う。
【００７６】
続いて、図７の領域IIIを露光して、レジストの領域IIIの範囲に開口部を作り、その開口部を通してドナー不純物を領域III注入範囲にイオン注入してｎウェル４３の領域IIIの部分を形成した後、図７の領域IVを露光して、レジストの領域IVの範囲に開口部を作り、その開口部を通してドナー不純物を領域IV注入範囲にイオン注入してｎウェル４３の領域IVの部分を形成する。
【００７７】
その後、レジストを全面被覆して、そのレジストの図７の埋め込みｐ−注入領域範囲を露光して開口部を作り、その開口部を通してアクセプタ不純物を低濃度イオン注入して埋め込みのｐ-領域４９を作成する。注入条件としては、例えばボロンを２０〜１００ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１２ｃｍ−２〜２Ｅ１３ｃｍ−２の範囲で行う。すなわち、本実施の形態では、埋め込みフォトダイオード５０を形成しているｐ-領域４９を作成するには、アクセプタ不純物としてＢＦ２ではなく、ボロンを用いたイオン注入で形成されており、その結果、低雑音のフォトダイオードが形成される。
【００７８】
その後、埋め込みｐ-領域４９の基板表面に、ドナー不純物としてヒ素を高濃度イオン注入してｎ+型のドレイン領域４８を形成する。このｎ+型のドレイン領域４８はヒ素を用いたイオン注入で形成されており、低雑音である。
【００７９】
なお、本発明は上記の実施の形態の導電型を逆とした場合も成立する。その場合、ｐ型のウェルやドレイン領域をイオン注入により形成する際、アクセプタ不純物としてボロンを用い、ｎ-型の埋め込み領域を形成する際には、ヒ素をイオン注入して形成する。このときのヒ素の注入条件としては、例えば５０〜２００ｋｅＶの加速エネルギーで、ドーズ量１Ｅ１２ｃｍ−２〜２Ｅ１３ｃｍ−２の範囲で行う。これにより、低雑音のフォトダイオードを形成できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の固体撮像素子の一画素の構造を説明する平面図と断面図である。
【図２】本発明の固体撮像素子の一実施の形態の全体構成を電気等価回路で示した図である。
【図３】図２の固体撮像素子の動作を説明するタイミングチャートである。
【図４】本発明の固体撮像素子の他の実施の形態の断面図である。
【図５】図４中のソース近傍ｐ型領域及びその周辺の構造の製造方法を説明する素子断面図（その１）である。
【図６】図４中のソース近傍ｐ型領域及びその周辺の構造の製造方法を説明する素子断面図（その２）である。
【図７】本発明の固体撮像素子の埋め込みのフォトダイオードの製造方法を説明する素子断面模式図である。
【図８】従来のローリングシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で説明する図である。
【図９】図８のＣＭＯＳセンサの動作を説明するタイミングチャートである。
【符号の説明】
【００８１】
４３  ｎウェル
４５  リング状ゲート電極
４６、９３  ｎ＋型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ＋型ドレイン領域
４９  埋め込みｐ−型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
６１  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
８１、９４  ｐ+領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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