(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位において、前記複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、
前記ドリフト層（２）の表層部に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、
前記第２ゲート領域（４）の上層部において、前記ドリフト層（２）の表面から前記複数の第１ゲート領域（３）の間まで達するように形成され、前記複数の第１ゲート領域（３）と対向する側壁を有してなるトレンチ（７）と、
前記トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、
前記複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、
前記ソース領域（５）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
前記第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、前記トレンチ（７）の側壁のうち前記複数の第１ゲート領域（３）と対向する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記複数の第１ゲート領域（３）は、前記トレンチ（７）の側壁から離間して配置されており、
前記ドリフト領域（２）のうち前記複数の第１ゲート領域（３）と前記ゲート絶縁膜（８）に挟まれる部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記複数の第１ゲート領域（３）は、前記トレンチ（７）の側壁まで達して前記ゲート絶縁膜（８）と接するように配置されており、
前記複数の第１ゲート領域（３）のうち前記ゲート絶縁膜（８）と接する部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記複数の第１ゲート領域（３）のうちのいずれかの上層部とオーバラップし、前記トレンチ（７）の側壁のうち前記複数の第１ゲート領域（３）と対向する部分まで達するように形成された第２導電型領域（３０）が備えられ、
前記第２導電型領域（３０）のうち前記ゲート絶縁膜（８）と接する部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項５】
第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位において、前記複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、
前記ドリフト層（２）の表層部に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、
前記第２ゲート領域（４）の上層部に形成されたトレンチ（７）と、
前記トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）と前記ソース領域（５）との間に配置され、前記トレンチ（７）の側壁まで達して前記ゲート絶縁膜（８）に接するように構成された第２導電型領域（４０）と、
前記複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、
前記ソース領域（５）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
前記第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、前記第２導電型領域（４０）のうち前記ゲート絶縁膜（８）と接する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。
【請求項６】
前記第２ゲート領域（４）は、前記トレンチ（７）の底面に接するように配置されていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（３）と前記第１ゲート電極（１０）とのコンタクトもしくは前記第２ゲート領域（４）と前記第２ゲート電極（１３）とのコンタクトの少なくとも一方が取られていることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において、前記第１ゲート電極（１０）および前記第２ゲート電極（１３）が共通化された電極と前記複数の第１ゲート領域（３）および前記第２ゲート領域（４）とのコンタクトが取られていることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
第１導電型の炭化珪素からなる基板（５１）と、
前記基板（５１）上に形成され、前記基板（５１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（５２）と、
前記ドリフト層（５２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（５３）と、
前記ドリフト層（５２）の表面から前記複数の第１ゲート領域（５３）の間まで達するように形成され、前記複数の第１ゲート領域（５３）と対向する側壁を有してなるトレンチ（５７）と、
前記ドリフト層（５２）の表層部に形成され、前記複数の第１ゲート領域（５３）から所定間隔離間して配置されると共に、前記複数の第１ゲート領域（５３）と対向する部位を有して構成された第２導電型の第２ゲート領域（５４）と、
前記ドリフト層（５２）の表層部において、前記第２ゲート領域（５４）を挟んで前記トレンチ（５７）の反対側に形成され、前記ドリフト層（５２）よりも高濃度とされた第１導電型のソース領域（５５）と、
前記トレンチ（５７）の側壁に形成されたゲート絶縁膜（５８）と、
前記ゲート絶縁膜（５８）の表面に形成されたＭＯＳゲート（５９）と、
前記複数の第１ゲート領域（５３）に電気的に接続された第１ゲート電極（６０）と、
前記第２ゲート領域（５４）に電気的に接続された第２ゲート電極（６３）と、
前記ソース領域（５５）に電気的に接続されたソース電極（６１）と、
前記基板（５１）の裏面側に形成されたドレイン電極（６２）とを有し、
前記第１、第２ゲート領域（５３、５４）の間を第１チャネル領域（６４）とするＪ−ＦＥＴと、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分を第２チャネル領域（６５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（６０）および前記第２ゲート電極（６３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（５９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。
【請求項１０】
前記複数の第１ゲート領域（５３）は、前記トレンチ（５７）の側壁から離間して配置されており、
前記ドリフト領域（５２）のうち前記複数の第１ゲート領域（５３）と前記ゲート絶縁膜（５８）に挟まれる部分が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記複数の第１ゲート領域（５３）は、前記トレンチ（５７）の側壁まで達して前記ゲート絶縁膜（５８）と接するように配置されており、
前記複数の第１ゲート領域（５３）のうち前記ゲート絶縁膜（５８）と接する部分（５３ａ）が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１２】
前記複数の第１ゲート領域（５３）のうちのいずれかとオーバラップし、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分まで達するように形成された第２導電型領域（８０）が備えられ、
前記第２導電型領域（８０）のうち前記ゲート絶縁膜（５８）と接する部分が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１３】
前記トレンチ（５７）の底面の下層部には、第２導電型領域（７０）が備えられていることを特徴とする請求項９乃至１２のいずれか１つに記載の炭化珪素半導体装置。
【請求項１４】
前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（５３）と前記第１ゲート電極（６０）とのコンタクトが取られていることを特徴とする請求項９乃至１３のいずれか１つに記載の炭化珪素半導体装置。
【請求項１５】
第１導電型の炭化珪素からなる基板（９１）と、
前記基板（９１）上に形成され、前記基板（９１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（９２）と、
前記ドリフト層（９２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（９３）と、
前記ドリフト層（９２）の表層部に形成され、前記ドリフト層（９２）よりも高濃度とされた第１導電型のソース領域（９５）と、
前記ドリフト層（９２）の表面から前記複数の第１ゲート領域（９３）の間まで達するように形成され、前記複数の第１ゲート領域（９３）と対向する側壁を有してなるトレンチ（９７）と、
前記ドリフト層（９２）のうち前記複数の第１ゲート領域（９３）及び前記トレンチ（９７）の底面の下層部に形成され、前記複数の第１ゲート領域（９３）から所定間隔あけて配置された第２導電型の第２ゲート領域（９４）と、
前記トレンチ（９７）の側壁に形成されたゲート絶縁膜（９８）と、
前記ゲート絶縁膜（９８）の表面に形成されたＭＯＳゲート（９９）と、
前記複数の第１ゲート領域（９３）に電気的に接続された第１ゲート電極（１００）と、
前記第２ゲート領域（９４）に電気的に接続された第２ゲート電極（１０３）と、
前記ソース領域（９５）に電気的に接続されたソース電極（１０１）と、
前記基板（９１）の裏面側に形成されたドレイン電極（１０２）とを有し、
前記第１、第２ゲート領域（９３、９４）の間を第１チャネル領域（１０４）とするＪ−ＦＥＴと、前記トレンチ（９７）の側壁のうち前記複数の第１ゲート領域（９３）と対向する部分を第２チャネル領域（１０５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。
【請求項１６】
前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（９３）と前記第１ゲート電極（１００）とのコンタクトもしくは前記第２ゲート領域（９４）と前記第２ゲート電極（１０３）とのコンタクトの少なくとも一方が取られていることを特徴とする請求項１５に記載の炭化珪素半導体装置。
【請求項１７】
前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において、前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）が共通化された電極と前記複数の第１ゲート領域（９３）および前記第２ゲート領域（９４）とのコンタクトが取られていることを特徴とする請求項１５に記載の炭化珪素半導体装置。
【請求項１８】
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（３）を形成する工程と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（５）を形成する工程と、
前記第２ゲート領域（４）の上層部において、前記ドリフト層（２）の表面から前記複数の第１ゲート領域（３）の間まで達し、前記複数の第１ゲート領域（３）と対向する側壁を有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の側壁にゲート絶縁膜（８）を形成する工程と、
前記ゲート絶縁膜（８）の表面にＭＯＳゲート（９）を形成する工程と、
前記複数の第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）を形成する工程と、
前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１３）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有しており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
前記ドリフト領域（２）のうち前記ゲート絶縁膜（８）と前記複数の第１ゲート領域（３）との間に位置する部位に、前記複数の第１ゲート領域（３）のいずれかの上層部とオーバラップするように、第２導電型領域（３０）を形成する工程を有していることを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記複数の第１ゲート領域（３）を形成する工程では、前記トレンチ（７）を形成した際に、前記複数の第１ゲート領域（３）が前記トレンチ（７）の側壁まで達するように前記複数の第１ゲート領域（３）を形成することを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２１】
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（３）を形成する工程と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記ソース領域（５）と前記複数の第１ゲート領域（３）の間に、第２導電型領域（４０）を形成する工程と、
前記第２ゲート領域（４）の上層部において、前記第２導電型領域（４０）と接する側壁を有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の側壁にゲート絶縁膜（８）を形成する工程と、
前記ゲート絶縁膜（８）の表面にＭＯＳゲート（９）を形成する工程と、
前記複数の第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）を形成する工程と、
前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１３）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有しており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２２】
前記ドリフト層（２）をエピタキシャル成長によって形成し、該ドリフト層（２）の成膜条件を変更することにより、前記ドリフト層（２）の一部を前記第２導電型領域（４０）とすることを特徴とする請求項２１に記載の炭化珪素半導体装置の製造方法。
【請求項２３】
前記複数の第１ゲート領域（３）と前記第２ゲート領域（４）とは同一マスクを用いて同時に形成することを特徴とする請求項１８乃至２２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項２４】
第１導電型の炭化珪素からなる基板（５１）を用意する工程と、
前記基板（５１）上に、前記基板（５１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（５２）を形成する工程と、
前記ドリフト層（５２）の中層部に、互いに離間するように第２導電型の複数の第１ゲート領域（５３）を形成する工程と、
前記ドリフト層（５２）の表層部に、前記複数の第１ゲート領域（５３）から所定間隔離間させて第２導電型の第２ゲート領域（５４）を形成する工程と、
前記ドリフト層（５２）の表層部に、前記ドリフト層（５２）よりも高濃度とされる第１導電型のソース領域（５５）を形成する工程と、
前記第２ゲート領域（５４）を挟んで前記ソース領域（５５）の反対側の部位に、前記ドリフト層（５２）の表面から前記複数の第１ゲート領域（５３）の間まで達し、前記複数の第１ゲート領域（５３）と対向する側壁を有するトレンチ（５７）を形成する工程と、
前記トレンチ（５７）の側壁にゲート絶縁膜（５８）を形成する工程と、
前記ゲート絶縁膜（５８）の表面にＭＯＳゲート（５９）を形成する工程と、
前記複数の第１ゲート領域（５３）に電気的に接続される第１ゲート電極（６０）を形成する工程と、
前記第２ゲート領域（５４）に電気的に接続される第２ゲート電極（６３）を形成する工程と、
前記ソース領域（５５）に電気的に接続されるソース電極（６１）を形成する工程と、
前記基板（５１）の裏面側にドレイン電極（６２）を形成する工程とを有しており、
前記第１ゲート電極（６０）および前記第２ゲート電極（６３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（５９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２５】
前記ドリフト層（５２）のうち前記トレンチ（５７）の底面の下層部に第２導電型領域（７０）を形成する工程を有していることを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。
【請求項２６】
前記ドリフト層（５２）のうち前記複数の第１ゲート領域（５３）と前記トレンチ（５７）との間において、前記複数の第１ゲート領域（５３）のいずれかとオーバラップし、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分まで達するように第２導電型領域（８０）を形成する工程を有していることを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。
【請求項２７】
第１導電型の炭化珪素からなる基板（９１）を用意する工程と、
前記基板（９１）上に、前記基板（９１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（９２）を形成する工程と、
前記ドリフト層（９２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（９３）を形成する工程と、
前記ドリフト層（９２）のうち前記複数の第１ゲート領域（９３）の間の下層部に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（９３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（９４）を形成する工程と、
前記ドリフト層（９２）の表層部に、前記ドリフト層（９２）よりも高濃度とされる第１導電型のソース領域（９５）を形成する工程と、
前記第２ゲート領域（９４）の上層部において、前記複数の第１ゲート領域（９３）の間に位置し、前記複数の第１ゲート領域（９３）と対向する側壁を有するトレンチ（９７）を形成する工程と、
前記トレンチ（９７）の側壁にゲート絶縁膜（９８）を形成する工程と、
前記ゲート絶縁膜（９８）の表面にＭＯＳゲート（９９）を形成する工程と、
前記複数の第１ゲート領域（９３）に電気的に接続される第１ゲート電極（１００）を形成する工程と、
前記第２ゲート領域（９４）に電気的に接続される第２ゲート電極（１０３）を形成する工程と、
前記ソース領域（９５）に電気的に接続されるソース電極（１０１）を形成する工程と、
前記基板（９１）の裏面側にドレイン電極（１０２）を形成する工程とを有しており、
前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴ動作とＭＯＳＦＥＴ動作とを兼ね備えた炭化珪素半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、炭化珪素を半導体材料とするＪ−ＦＥＴが提案されている。図２２に、パワー素子として用いられる炭化珪素半導体装置の一例としてＮチャネル型のＪ−ＦＥＴの断面構成を示す。図２２に示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素からなるＮ+型基板Ｊ１の上にＮ-型エピ層Ｊ２を成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表層部にはＰ型の第１ゲート領域Ｊ３がイオン注入によって形成されている。そして、第１ゲート領域Ｊ３上を含み、Ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ゲート領域Ｊ３よりも上層に位置する領域にＮ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちＮ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはエピタキシャル成長によるＰ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、Ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、Ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図２２に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことでＪ−ＦＥＴを動作させる。
【０００４】
【発明が解決しようとする課題】
しかしながら、Ｊ−ＦＥＴは、イオン注入によって各ゲート領域が形成されていることから、ゲート領域とチャネル領域とのＰＮジャンクションでの欠陥あるいは再結合によってゲート領域からホールが発生し、バイポーラトランジスタ動作が行われてしまうという問題を有している。このようなバイポーラトランジスタ動作を発生させないように、炭化珪素の理論限界であるＰＮジャンクションのビルトインポテンシャル（約２．９Ｖ）までの使用を行わず、しきい値を下げるということもできるが、ノイズによってオンするようになるという問題が発生する。
【０００５】
本発明は上記点に鑑みて、ノイズによってオンしてしまわない構成の炭化珪素半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）と、基板（１）上に形成され、基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、ドリフト層（２）のうち複数の第１ゲート領域（３）の間に位置する部位において、複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、ドリフト層（２）の表層部に形成され、ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、第２ゲート領域（４）の上層部において、ドリフト層（２）の表面から複数の第１ゲート領域（３）の間まで達するように形成され、複数の第１ゲート領域（３）と対向する側壁を有してなるトレンチ（７）と、トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、ソース領域（５）に電気的に接続されたソース電極（１１）と、基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、トレンチ（７）の側壁のうち複数の第１ゲート領域（３）と対向する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされていることを特徴としている。
【０００７】
このように、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置とすることで、ノイズによってＪ−ＦＥＴがオンしても、ＭＯＳＦＥＴがオンしなければオンしない構成とすることができる。このため、ノイズによってオンしてしまわない構成の炭化珪素半導体装置とすることができる。
【０００８】
請求項２に記載の発明では、複数の第１ゲート領域（３）は、トレンチ（７）の側壁から離間して配置されており、ドリフト領域（２）のうち複数の第１ゲート領域（３）とゲート絶縁膜（８）に挟まれる部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴としている。このように、蓄積型のＭＯＳＦＥＴとＪ−ＦＥＴとを組み合わせた炭化珪素半導体装置とすることができる。
【０００９】
請求項３に記載の発明では、複数の第１ゲート領域（３）は、トレンチ（７）の側壁まで達してゲート絶縁膜（８）と接するように配置されており、複数の第１ゲート領域（３）のうちゲート絶縁膜（８）と接する部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、反転型のＭＯＳＦＥＴとＪ−ＦＥＴとを組み合わせた炭化珪素半導体装置とすることもできる。
【００１０】
請求項４に記載の発明では、複数の第１ゲート領域（３）のうちのいずれかの上層部とオーバラップし、トレンチ（７）の側壁のうち複数の第１ゲート領域（３）と対向する部分まで達するように形成された第２導電型領域（３０）が備えられ、第２導電型領域（３０）のうちゲート絶縁膜（８）と接する部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、第１ゲート領域とオーバラップするような第２導電型領域を設け、この第２導電型領域を反転層とする構成とすることもできる。
【００１１】
請求項５に記載の発明では、ドリフト層（２）のうち複数の第１ゲート領域（３）とソース領域（５）との間に配置され、トレンチ（７）の側壁まで達してゲート絶縁膜（８）に接するように構成された第２導電型領域（４０）を有し、第２導電型領域（４０）のうちゲート絶縁膜（８）と接する部分をＭＯＳＦＥＴの第２チャネル領域（１５）とすることを特徴としている。このように、第１ゲート領域とソース領域との間に第２導電型領域を設け、この第２導電型領域によって第２チャネル領域を構成するような炭化珪素半導体装置としても、請求項１と同様の効果を得ることができる。
【００１２】
請求項６に記載の発明では、第２ゲート領域（４）は、トレンチ（７）の底面に接するように配置されていることを特徴としている。このように、第２ゲート領域をトレンチの底面に配置することができる。また、トレンチの底面から離れた構成とすることもできる。
【００１３】
請求項７に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において複数の第１ゲート領域（３）と第１ゲート電極（１０）とのコンタクトもしくは第２ゲート領域（４）と第２ゲート電極（１３）とのコンタクトの少なくとも一方が取られていることを特徴としている。このように、セル部の外周部領域でコンタクトを行えば、第１、第２ゲート電極やソース電極のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００１４】
請求項８に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において、第１ゲート電極（１０）および第２ゲート電極（１３）が共通化された電極と複数の第１ゲート領域（３）および第２ゲート領域（４）とのコンタクトが取られていることを特徴としている。このように、第１、第２ゲート電極が共通化された電極とすることも可能である。
【００１５】
請求項９に記載の発明では、ドリフト層（５２）の表層部に形成され、複数の第１ゲート領域（５３）から所定間隔離間して配置されると共に、複数の第１ゲート領域（５３）と対向する部位を有して構成された第２導電型の第２ゲート領域（５４）と、ドリフト層（５２）の表層部において、第２ゲート領域（５４）を挟んでトレンチ（５７）の反対側に形成され、ドリフト層（５２）よりも高濃度とされた第１導電型のソース領域（５５）とを有し、第１、第２ゲート領域（５３、５４）の間を第１チャネル領域（６４）とするＪ−ＦＥＴと、トレンチ（５７）の側壁のうち複数の第１ゲート領域（５３）と対向する部分を第２チャネル領域（６５）とするＭＯＳＦＥＴとが組み合わされていることを特徴としている。このような構成の炭化珪素半導体装置においても、請求項１と同様の効果を得ることができる。
【００１６】
請求項１０に記載の発明では、複数の第１ゲート領域（５３）は、トレンチ（５７）の側壁から離間して配置されており、ドリフト領域（５２）のうち複数の第１ゲート領域（５３）とゲート絶縁膜（５８）に挟まれる部分が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴としている。このように、請求項９に記載の炭化珪素半導体装置においても蓄積型のＭＯＳＦＥＴを採用することができる。
【００１７】
請求項１１に記載の発明では、複数の第１ゲート領域（５３）は、トレンチ（５７）の側壁まで達してゲート絶縁膜（５８）と接するように配置されており、複数の第１ゲート領域（５３）のうちゲート絶縁膜（５８）と接する部分（５３ａ）が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、反転型のＭＯＳＦＥＴも採用することができる。
【００１８】
請求項１２に記載の発明では、複数の第１ゲート領域（５３）のいずれかとオーバラップし、トレンチ（５７）の側壁のうち複数の第１ゲート領域（５３）と対向する部分まで達するように形成された第２導電型領域（８０）が備えられ、第２導電型領域（８０）のうちゲート絶縁膜（５８）と接する部分が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、第１ゲート領域とオーバラップする第２導電型領域を設け、この第２導電型領域を第２チャネル領域とする反転型のＭＯＳＦＥＴとすることもできる。
【００１９】
請求項１３に記載の発明では、トレンチ（５７）の底面の下層部には、第２導電型領域（７０）が備えられていることを特徴としている。このような第２導電型領域を備えると、トレンチの底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【００２０】
請求項１４に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において複数の第１ゲート領域（５３）と第１ゲート電極（６０）とのコンタクトが取られていることを特徴としている。このように、セル部の外周部領域でコンタクトを行えば、第１、第２ゲート電極やソース電極のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００２１】
請求項１５に記載の発明では、ドリフト層（９２）のうち複数の第１ゲート領域（９３）及びトレンチ（９７）の底面の下層部に形成され、複数の第１ゲート領域（９３）から所定間隔あけて配置された第２導電型の第２ゲート領域（９４）を有し、第１、第２ゲート領域（９３、９４）の間をＪ−ＦＥＴの第１チャネル領域（１０４）とすることを特徴としている。このような構成の炭化珪素半導体装置においても請求項１と同様の効果を得ることができる。
【００２２】
なお、請求項１５に示す炭化珪素半導体装置においても、請求項１６や請求項１７に示す構成とすることで、請求項７や請求項８と同様の効果を得ることができる。
【００２３】
請求項１８乃至２７に記載の発明は、請求項１乃至１７に記載の炭化珪素半導体装置の製造方法に関するものである。これらの方法により、請求項１乃至１７に記載の炭化珪素半導体装置を製造することができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００２６】
図１に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板１が用いられ、このＮ+型基板１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層２が形成されている。
【００２７】
Ｎ-型ドリフト層２の中層部には、Ｐ+型層からなる複数の第１ゲート領域３が所定間隔あけて複数個形成されていると共に、この第１ゲート領域３に挟まれた領域において、各第１ゲート領域３から等間隔離間するように第２ゲート領域４が形成されている。これら第１、第２ゲート領域３、４は、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされており、同等の深さまで形成されている。
【００２８】
また、Ｎ-型ドリフト層２の表層部には、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域５が形成されていると共に、第１ゲート領域３と接続されたＰ+型コンタクト領域６が形成されている。そして、Ｎ+型ソース領域５と第１ゲート領域３との間は所定間隔あけられた構成となっている。
【００２９】
さらに、Ｎ-型ドリフト層２には、Ｎ+型ソース領域５を貫通し、第２ゲート領域４まで達するトレンチ７が形成されている。このトレンチ７は、その側壁面の一部が第１ゲート領域３に挟まれるような深さとされる。このトレンチ７の内壁には、ゲート酸化膜（ゲート絶縁膜）８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート９が順に成膜されており、これらゲート酸化膜８およびＭＯＳゲート９によってトレンチ７が埋め込まれた状態となっている。
【００３０】
また、第１ゲート領域３の表面には、第１ゲート電極１０が電気的に接続されており、Ｎ+型ソース領域５の表面には、ソース電極１１が電気的に接続されている。そして、Ｎ+型基板１の裏面側にはドレイン電極１２が形成され、図１に示す構造が構成されている。
【００３１】
なお、図１とは別断面において、第２ゲート領域４も第２ゲート電極１３と電気的に接続され、第２ゲート電極１３を介して第２ゲート領域３への印加電圧を制御できるようになっている。
【００３２】
以上のような構成の炭化珪素半導体装置は、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層２のうち第１、第２ゲート３、４に挟まれた部分をチャネル領域１４とし、第１、第２ゲート領域３、４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層２のうち第１ゲート領域３とトレンチ７との間に挟まれた部分を蓄積型のチャネル領域１５とし、ＭＯＳゲート９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。このため、ソース電極１１からドレイン電極１２に向かう経路において、ＭＯＳＦＥＴのチャネル領域１５、Ｊ−ＦＥＴのチャネル領域１４の順で配置された構成となる。
【００３３】
このように構成された炭化珪素半導体装置はノーマリオフで作動する。この作動は、第１ゲート電極１０および第２ゲート電極１３の接続態様によって異なっており、以下のように行われる。
【００３４】
▲１▼第１、第２ゲート電極１０、１３の電位が制御可能な態様の場合には、第１、第２ゲート電極１０、１３の電位に基づいて第１、第２ゲート領域３、４の双方からチャネル領域１４側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。
【００３５】
例えば、第１、第２ゲート電極１０、１３に電圧を印加していない時には、チャネル領域１４が第１、第２ゲート領域３、４の双方から延びる空乏層によってピンチオフされる。一方、このときにはＭＯＳゲート９にも電圧が印加されず、チャネル領域１５もゲート酸化膜８および第１ゲート領域３から延びる空乏層によってピンチオフされる。これにより、Ｊ−ＦＥＴおよびＭＯＳＦＥＴが共にオフし、ソース−ドレイン間の電流がオフされる。  そして、第１、第２ゲート領域３、４とチャネル領域１４（Ｎ-型ドリフト層２）との間に順バイアスをかけると共に、ＭＯＳゲート９に電圧を印加すると、チャネル領域１４、１５に延びる空乏層の延び量が縮小されると共に、チャネル領域１５にキャリアが蓄積される。これにより、チャネル領域１４、１５にチャネルが設定されて、Ｊ−ＦＥＴおよびＭＯＳＦＥＴが共にオンし、ソース−ドレイン間に電流が流される。
【００３６】
▲２▼第１ゲート電極１０の電位のみが独立して制御可能で、第２ゲート電極１３の電位が例えばソース電極１１と同電位とされる態様の場合には、第１ゲート電極１０の電位に基づいて第１ゲート領域３側からチャネル領域１４側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域３側から延びる空乏層のみによって行われることになる。
【００３７】
▲３▼第２ゲート電極１３の電位のみが独立して制御可能で、第１ゲート電極１０の電位が例えばソース電極１１と同電位とされる態様の場合には、第２ゲート電極１３の電位に基づいて第２ゲート領域４側からチャネル領域１４側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域４側から延びる空乏層のみによって行われることになる。
【００３８】
次に、図１に示す炭化珪素半導体装置の製造方法について、図２〜図５に示す炭化珪素半導体装置の製造工程を参照して説明する。
【００３９】
〔図２（ａ）に示す工程〕
（０００１）Ｓｉ面で切り出された厚さ４００μｍ程度の３Ｃ、４Ｈ、６Ｈもしくは１５Ｒ−ＳｉＣからなるＮ+型基板１を用意し、このＮ+型基板１の表面に厚さ１０μｍ程度のＮ-型ドリフト層２を成膜する。
【００４０】
〔図２（ｂ）に示す工程〕
Ｎ-型ドリフト層２の表面にマスク材となるＬＴＯ膜２０を配置したのち、フォトリソグラフィにてＬＴＯ膜２０をパターニングして、ＬＴＯ膜２０のうち第１、第２ゲート領域３、４の形成予定位置を開口させる。その後、ＬＴＯ膜２０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の中層部に第１、第２ゲート領域３、４を形成する。このとき、Ｐ型不純物としてＢ（ボロン）やＡｌ（アルミニウム）等を用いることができるが、Ｂを用いる場合にはＢと共にＣ（炭素）を所定割合注入することで、Ｂの拡散を抑制することが可能である。
【００４１】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去した後、再びマスク材となるＬＴＯ膜２１を配置し、フォトリソグラフィにてＬＴＯ膜２１をパターニングして、ＬＴＯ膜２１のうちＰ+型コンタクト領域６の形成予定位置を開口させる。その後、ＬＴＯ膜２１をマスクとして、図２（ｂ）に示す工程と同様にＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の表層部に、第１ゲート領域３につながるＰ+型コンタクト領域６を形成する。
【００４２】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、もう一度マスク材となるＬＴＯ膜２２を配置し、フォトリソグラフィにてＬＴＯ膜２２をパターニングして、ＬＴＯ膜２２のうちのＮ+型ソース領域５の形成予定位置を開口させる。その後、ＬＴＯ膜２２をマスクとしてＮ型不純物、例えば、Ｐ（リン）やＮ（窒素）のイオン注入を行い、Ｎ-型ドリフト層２の表層部にＮ+型ソース領域５を形成する。この後、アニール処理を行って、各領域３〜６に注入されたイオンを活性化させる。
【００４３】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去したのち、マスク材を配置したのち、フォトエッチングにてマスク材のうちトレンチ７の形成予定位置を開口させる。その後、マスク材を用いたエッチング、例えばＲＩＥ（Reactive  Ion  Etching）を行い、Ｎ+型ソース領域５を貫通し、第２ゲート領域４に達するトレンチ７を形成する。このとき、トレンチ７の底面がほぼ第１ゲート領域３の中間位置となるようにする。
【００４４】
〔図４（ｂ）に示す工程〕
必要に応じてトレンチ７の形成時に生じたダメージを犠牲酸化によって除去したのち、熱酸化もしくはデポジションにより、ゲート酸化膜８を成膜する。
【００４５】
〔図５（ａ）、（ｂ）に示す工程〕
図５（ａ）に示すように、トレンチ７を埋め込むようにＰｏｌｙ−Ｓｉ層２３を形成する。その後、図５（ｂ）に示すように、Ｐｏｌｙ−Ｓｉ層２３をエッチバックし、トレンチ７内にＭＯＳゲート９を形成する。
【００４６】
〔図５（ｃ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２３をエッチバックしたあと、表層部にＬＴＯ膜を形成し、層間絶縁膜とする。
【００４７】
〔図６（ａ）に示す工程〕
フォトエッチングにより層間絶縁膜に対してＮ+型ソース領域５やＰ+型コンタクト領域６、ＭＯＳゲート９を露出させるコンタクトホールを形成する。次いで、基板表面全面に金属層を成膜したのち、金属層をパターニングして、Ｐ+型コンタクト領域６に電気的に接続される第１ゲート電極１０を形成すると共に、Ｎ+型ソース領域５に電気的に接続されるソース電極１１を形成する。また、このとき、図６（ａ）中の断面では示されないが、別段面において第２ゲート電極１３を形成する。そして、Ｎ+型基板１の裏面側にドレイン電極１２を形成した後、シンター工程を行うことで、図１に示すＪ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００４８】
以上のように本実施形態における炭化珪素半導体装置では、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成としている。このような構成においては、ＭＯＳＦＥＴが所定のしきい値電圧（例えば１５Ｖ）にならないとオンしないため、ノイズが生じてＪ−ＦＥＴのしきい値を超え、Ｊ−ＦＥＴがオンしたとしても炭化珪素半導体装置がオンしない構成とすることができる。これにより、ノイズによってもオンしてしまわない炭化珪素半導体装置とすることができる。
【００４９】
ここで、ＭＯＳＦＥＴは、ゲート酸化膜とチャネル領域を形成する炭化珪素との界面における界面準位が高く、チャネル移動度が低くなるという問題を有している。このため、本実施形態に示す炭化珪素半導体装置におけるＭＯＳＦＥＴの部分が、通常ＭＯＳＦＥＴだけで炭化珪素半導体装置を構成する場合と比較して、チャネル長が短くなるようにするとより好適である。
【００５０】
なお、ここでは、Ｎ-型ドリフト層２の表層部にＰ+型コンタクト領域６を形成することで第１ゲート領域３と第１ゲート電極１０との電気的接続を図ったが、第１ゲート領域３の上においてＮ-型ドリフト層２をエッチングし、第１ゲート領域３を露出させるようにすれば、第１ゲート領域３と第１ゲート電極１０とを直接的に接続することも可能である。
【００５１】
（第２実施形態）
図７に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。以下、図７に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
本実施形態では、図７に示される素子が形成されるセル部においては、Ｎ-型ドリフト層２の表面全域にＮ+型ソース領域５を配置し、セル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続されるように構成されている。
【００５３】
このような構成とすれば、第１、第２ゲート電極１０、１３やソース電極１１のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００５４】
なお、図７では第１、第２ゲート電極１０、１３を別々に構成したものを示したが、図８に示すように第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにしても良い。
【００５５】
（第３実施形態）
図９に、本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す。以下、図９に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図９に示すように、第１ゲート領域３の上層部にＰ-型層（第２導電型領域）３０が備えられている。このＰ-型層３０は、トレンチ７の側壁まで達するように形成され、チャネル領域１５がＰ-型層３０によって構成されている。
【００５７】
このような構成の炭化珪素半導体装置は、ＭＯＳＦＥＴが蓄積型ではなく反転型として動作する。すなわち、ＭＯＳゲート９に電圧を印加すると、Ｐ-型層３０のうちのゲート酸化膜８に接する部分（トレンチ７の側壁）に電子が誘起され、Ｐ-型層３０で構成されたチャネル領域１５がＮ型に反転し、チャネルを設定するようになっている。この他の動作原理は、第１実施形態と同様である。
【００５８】
このように、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置としても、第１実施形態と同様の効果を得ることが可能である。
【００５９】
なお、このような構成の炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態における図２（ｂ）の工程の後に、ＬＴＯ膜２０を除去し、セル部全域にＰ型不純物をイオン注入することで、Ｐ-型層３０を形成する工程を追加すれば良い。
【００６０】
（第４実施形態）
図１０に、本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３実施形態における反転型のＭＯＳＦＥＴを採用した炭化珪素半導体装置に対し、第２実施形態で示すように、セル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続される構成を採用したものである。その他の構成については第３実施形態と同様である。
【００６１】
このように、第３実施形態と第２実施形態とを組み合わせることも可能である。このような構成とすることにより、第３実施形態のように反転型のＭＯＳＦＥＴを採用した炭化珪素半導体装置において、第２実施形態に示した効果を得ることができる。
【００６２】
なお、本実施形態においても、図１０に示すような第１、第２ゲート電極１０、１３を別々に構成したものだけでなく、図１１に示すように第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにしても良い。
【００６３】
（第５実施形態）
図１２に、本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態における第１ゲート領域３を不純物濃度が低濃度とされたＰ-型層で構成すると共に、第１ゲート領域３がゲート絶縁膜８に接触するようにしたものである。なお、本実施形態でも第２ゲート領域４は、第１ゲート領域３から所定間隔離間するように、トレンチ７の側壁よりも内側、つまりトレンチ７の底面の内側部分で終端した構成となっている。
【００６４】
このような構成によれば、第１ゲート領域３が低濃度のＰ-型層で構成されることになるため、ＭＯＳゲート９への電圧印加により、第１ゲート領域３のうちトレンチ７の側壁に接する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第３実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第３実施形態と同様の動作、同様の効果を得ることができる。
【００６５】
なお、本実施形態の場合には、第１ゲート領域３の不純物濃度が薄くなってしまうことになるが、第１ゲート領域３はＮ-型ドリフト層２へ延びる空乏層を制御する役割を果たすものであり、電流を流すものではないため、不純物濃度が低濃度であっても問題は生じない。
【００６６】
このような炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態に対して第１、第２ゲート領域３、４の形成を別々に行い、第１、第２ゲート領域３、４の不純物濃度を変えれば良い。
【００６７】
なお、本実施形態においても、第３実施形態に示すようなセル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続される構成を採用することも可能であり、また、第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにすることも可能である。
【００６８】
（第６実施形態）
図１３に、本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態で示した第１、第２ゲート領域３、４のうちＮ-型ドリフト層２の深い位置となる部分のみを形成し、Ｎ-型ドリフト層２のうちの第１ゲート領域３とＮ+型ソース領域５の間にＰ-型反転層（第２導電型領域）４０を備えたものである。その他の構成は第１実施形態と同様である。
【００６９】
このような構成によれば、ＭＯＳゲート９への電圧印加により、Ｐ-型反転層４０のうちトレンチ７の側壁に面する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第３実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第３実施形態と同様の動作、同様の効果を得ることができる。
【００７０】
このような炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態に対して、第１、第２ゲート領域３、４の形成前または後に、Ｎ-型ドリフト層２に対してＰ型不純物のイオン注入を行い、Ｐ-型反転層４０を形成する工程を追加すれば良い。ただし、Ｐ-型反転層４０の形成工程は、イオン注入に限らず、Ｎ-型ドリフト層２のエピタキシャル成長条件を一旦変更し、Ｐ-型となるようにすることによっても可能である。
【００７１】
（第７実施形態）
図１４に、本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１４に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００７２】
図１４に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板５１が用いられ、このＮ+型基板５１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層５２が形成されている。
【００７３】
Ｎ-型ドリフト層５２の中層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第１ゲート領域５３が所定間隔あけて複数個形成されている。
【００７４】
また、Ｎ-型ドリフト層５２の表層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第２ゲート領域５４が形成されていると共に、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域５５が形成されている。これら第２ゲート領域５４およびＮ+型ソース領域５５と第１ゲート領域５３との間は所定間隔あけられた構成となっている。そして、第２ゲート領域５４は、基板平面方向において第１ゲート領域５３とオーバラップするように配置されている。
【００７５】
さらに、Ｎ-型ドリフト層５２には、第２ゲート領域５４を貫通し、第１ゲート領域５３と同等な深さまで達するトレンチ５７が形成されている。このトレンチ５７は、第２ゲート領域５４を挟んでＮ+型ソース領域５５の反対側に配置され、その側壁面の一部が第１ゲート領域５３に挟まれた構成となっている。このトレンチ５７の内壁には、ゲート酸化膜５８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート５９が順に成膜されており、これらゲート酸化膜５８およびＭＯＳゲート５９によってトレンチ５７が埋め込まれた状態となっている。
【００７６】
また、第２ゲート領域５４の表面には、第２ゲート電極６３が電気的に接続されており、Ｎ+型ソース領域５５の表面には、ソース電極６１が電気的に接続されている。そして、Ｎ+型基板５１の裏面側にはドレイン電極６２が形成され、図１４に示す構造が構成されている。
【００７７】
なお、図１４とは別断面において、第１ゲート領域５３も第１ゲート電極６０と電気的に接続され、第１ゲート電極６０を介して第１ゲート領域５３への印加電圧を制御できるようになっている。
【００７８】
以上のような構成の炭化珪素半導体装置も、上記各実施形態と同様に、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層５２のうち第１、第２ゲート領域５３、５４に挟まれた部分をチャネル領域６４とし、第１、第２ゲート領域５３、５４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層５２のうち第１ゲート領域５３とトレンチ５７との間に挟まれた部分を蓄積型のチャネル領域６５とし、ＭＯＳゲート５９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。そして、このように構成された炭化珪素半導体装置の動作は、第１実施形態と同様にして行われる。
【００７９】
このように、第１、第２ゲート領域５３、５４を基板深さ方向上下に並べ、ソース電極６１からドレイン電極６２に向かう経路において、Ｊ−ＦＥＴのチャネル領域６４、ＭＯＳＦＥＴのチャネル領域６５の順で配置される構成とすることもできる。このような構成としても第１実施形態と同様の効果を得ることが可能である。
【００８０】
本実施形態に示す炭化珪素半導体装置は、Ｎ+型基板５１上にＮー型ドリフト層５２を形成したのち、選択的なイオン注入によって第１ゲート領域５３、第２ゲート領域５４およびＮ+型ソース領域５５を形成し、その後は第１実施形態における図４、図５と同様の工程を行うことで製造可能である。
【００８１】
なお、ここでは第１ゲート領域５３が図１４とは別段面において第１ゲート電極６０と電気的に接続される構成となっているが、図１５に示すように、Ｎ-型ドリフト層５２の表層部に第１ゲート領域５３と電気的にＰ+型コンタクト領域５６を設け、Ｐ+型コンタクト領域５６を介して第１ゲート電極６０と電気的に接続される構成としても良い。
【００８２】
（第８実施形態）
図１６に、本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第８実施形態に示す炭化珪素半導体装置に対して、トレンチ５７の底面の下層部にＰ+型層からなる電界緩和領域（第２導電型領域）７０を備えたものである。その他の構成については第７実施形態と同様である。
【００８３】
ここで示した電界緩和領域７０は、例えばＰ型の炭化珪素又はアモルファス化した炭化珪素で構成されている。このような電界緩和領域７０を備えると、トレンチ５７の底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【００８４】
このような構成の炭化珪素半導体装置の製造方法は、第７実施形態に対し、例えば、トレンチ５７の形成時に使用されるマスク材をそのままマスクとして用い、Ｐ型不純物をトレンチ５７の底面にイオン注入する工程を追加すれば良い。
【００８５】
なお、本実施形態においても、第７実施形態における図１５で示したようなＰ+型コンタクト領域５６を備え、Ｐ+型コンタクト領域５６を介して第１ゲート領域５３と第１ゲート電極６０とが電気的に接続されるような構成としても良い。
【００８６】
（第９実施形態）
図１７に、本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１７に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第７実施形態と同様であるため、第７実施形態と異なる部分についてのみ説明する。
【００８７】
図１７に示すように、第１ゲート領域３とオーバラップするようにＰ-型層（第２導電型領域）８０が備えられている。このＰ-型層８０は、トレンチ５７の側壁まで達するように形成され、チャネル領域６５がＰ-型層８０によって構成されている。
【００８８】
このような構成の炭化珪素半導体装置は、ＭＯＳＦＥＴが蓄積型ではなく反転型として動作する。すなわち、ＭＯＳゲート５９に電圧を印加すると、トレンチ５７の側壁に電子が誘起され、Ｐ-型層８０で構成されたチャネル領域６５がＮ型に反転し、チャネルを設定するようになっている。この他の動作原理は、第８実施形態と同様である。
【００８９】
このように、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置としても、第７実施形態と同様の効果を得ることが可能である。
【００９０】
なお、このような構成の炭化珪素半導体装置の製造方法は、基本的には第７実施形態と同様であり、第７実施形態における第１ゲート領域５３の形成工程の後に、Ｐ型不純物を選択的にイオン注入することで、Ｐ-型層８０を形成する工程を追加すれば良い。
【００９１】
また、本実施形態においても、第８実施形態で示したトレンチ５７の底面の下層部における電界緩和領域７０を備えるようにすれば、第８実施形態と同様の効果を得ることができる。勿論、本実施形態においても、第７実施形態における図１５で示したようなＰ+型コンタクト領域５６を備え、Ｐ+型コンタクト領域５６を介して第１ゲート領域５３と第１ゲート電極６０とが電気的に接続されるような構成としても良い。
【００９２】
（第１０実施形態）
図１８に、本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、トレンチ５７の側面まで達するＰ-型反転層５３ａと、このＰ-型反転層５３ａに対してＰ型不純物をイオン注入することで高濃度としたＰ+型層５３ｂとにより第１ゲート領域５３を形成している。この他の構成については第７実施形態と同様である。
【００９３】
このような構成によれば、ＭＯＳゲート５９への電圧印加により、Ｐ-型反転層５３ａのうちトレンチ５７の側壁に接する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第９実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第９実施形態と同様の動作、同様の効果を得ることができる。
【００９４】
このような炭化珪素半導体装置の製造方法は、基本的には第７実施形態と同様であり、第１ゲート領域５３の形成のためのイオン注入工程を２度に分けて行えば良い。ただし、Ｐ-型反転層５３ａの形成工程は、イオン注入に限らず、Ｎ-型ドリフト層２のエピタキシャル成長条件を一旦変更し、Ｐ-型となるようにすることによっても可能である。
【００９５】
（第１１実施形態）
図１９に、本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１９に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００９６】
図１９に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板９１が用いられ、このＮ+型基板９１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層９２が形成されている。
【００９７】
Ｎ-型ドリフト層９２の中層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第１ゲート領域９３が所定間隔あけて複数個形成されている。
【００９８】
また、Ｎ-型ドリフト層９２のうち第１ゲート領域９３よりも下層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第２ゲート領域９４が形成されている。この第２ゲート領域９４は、基板平面方向において第１ゲート領域９３とオーバラップするように構成され、第１ゲート領域９３から所定間隔あけられた状態で配置されている。
【００９９】
また、Ｎ-型ドリフト層９２の表層部には、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域９５が形成されていると共に、第１ゲート領域９３とつながるように形成された高濃度とされたＰ+型コンタクト領域９５が形成されている。Ｎ+型ソース領域９５と第１ゲート領域９３との間は所定間隔あけられた構成となっている。
【０１００】
さらに、Ｎ-型ドリフト層９２には、Ｎ+型ソース領域９５を貫通し、第１ゲート領域９３と同等な深さまで達するトレンチ９７が形成されている。このトレンチ９７は、その側壁面の一部が第１ゲート領域９３に挟まれた構成となっている。そして、トレンチ９７の内壁には、ゲート酸化膜９８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート９９が順に成膜されており、これらゲート酸化膜９８およびＭＯＳゲート９９によってトレンチ９７が埋め込まれた状態となっている。また、トレンチ９７は、その底面全域が上記第２ゲート領域９４とオーバラップするように配置されている。
【０１０１】
また、第１ゲート領域９３の表面には、第１ゲート電極１００が電気的に接続されており、Ｎ+型ソース領域９５の表面には、ソース電極１０１が電気的に接続されている。そして、Ｎ+型基板９１の裏面側にはドレイン電極１０２が形成され、図１９に示す構造が構成されている。
【０１０２】
なお、図１９とは別断面において、第２ゲート領域９４も第２ゲート電極１０３と電気的に接続され、第２ゲート電極１０３を介して第２ゲート領域９４への印加電圧を制御できるようになっている。
【０１０３】
以上のような構成の炭化珪素半導体装置も、上記各実施形態と同様に、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層９２のうち第１、第２ゲート９３、９４に挟まれた部分をチャネル領域１０４とし、第１、第２ゲート領域９３、９４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層９２のうち第１ゲート領域９３とトレンチ９７との間に挟まれた部分を蓄積型のチャネル領域１０５とし、ＭＯＳゲート９９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。そして、このように構成された炭化珪素半導体装置の動作は、第１実施形態と同様にして行われる。
【０１０４】
このように、第１、第２ゲート領域９３、９４を基板深さ方向上下に並べ、ソース電極１０１からドレイン電極１０２に向かう経路において、ＭＯＳＦＥＴのチャネル領域１０５、Ｊ−ＦＥＴのチャネル領域１０４の順で配置される構成とすることもできる。このような構成としても第１実施形態と同様の効果を得ることが可能である。
【０１０５】
本実施形態に示す炭化珪素半導体装置は、Ｎ+型基板９１上にＮー型ドリフト層９２を形成したのち、選択的なイオン注入によって第１ゲート領域９３、第２ゲート領域９４およびＮ+型ソース領域９５を形成し、その後は第１実施形態における図４、図５と同様の工程を行うことで製造可能である。
【０１０６】
（第１２実施形態）
図２０に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。以下、図２０に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。
【０１０７】
本実施形態では、図２０に示される素子が形成されるセル部においては、Ｎ-型ドリフト層９２の表面全域にＮ+型ソース領域９５を配置し、セル部の外周部において、第１、第２ゲート領域９３、９４が第１、第２ゲート電極１００、１０３と電気的に接続されるように構成されている。
【０１０８】
このような構成とすれば、第１、第２ゲート電極１００、１０３やソース電極１０１のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【０１０９】
なお、図２０では第１、第２ゲート電極１００、１０３を別々に構成したものを示したが、図２１に示すように第１、第２ゲート電極１００、１０３を共通化した構成とし、第１、第２ゲート領域９３、９４を同一電位で制御するようにしても良い。
【０１１０】
（他の実施形態）
上記各実施形態では、Ｎ-型ドリフト層２、５２、９２がチャネルとなるＪ−ＦＥＴやＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴやＭＯＳＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１１１】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴおよびＭＯＳＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴおよびＭＯＳＦＥＴであっても適用可能である。この場合、例えば、Ｎ-型ドリフト層２、５２、９２の不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とすることもできる。
【０１１２】
なお、上記説明においては、第１ゲート領域３、５３、９３を複数と記載しているが、これは図示した断面において複数ということを意味しており、別段面において互いに接続されて一体化したものであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示す図である。
【図７】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図８】第２実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図９】本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１０】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１１】第４実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図１２】本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】第７施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１７】本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１８】本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１９】本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２０】本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２１】第１２実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図２２】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３、４…第１、第２ゲート領域、５…Ｎ+型ソース領域、７…トレンチ、８…ゲート酸化膜、９…ＭＯＳゲート、１０…第１ゲート電極、１１…ソース電極、１２…ドレイン電極、１３…第２ゲート電極。
【図１】
0004839548.tif 000002
【図２】
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【図３】
0004839548.tif 000004
【図４】
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【図５】
0004839548.tif 000006
【図６】
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【図７】
0004839548.tif 000008
【図８】
0004839548.tif 000009
【図９】
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【図１０】
0004839548.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004839548.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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