(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
テストデータを生成して出力するテストデータ生成回路と、
前記テストデータ生成回路から受けた前記テストデータを前記半導体装置の外部へ出力する出力部と、
前記テストデータ生成回路から受けた前記テストデータを遅延させる遅延回路と、
前記半導体装置の外部からデータを受ける入力部と、
前記遅延回路によって遅延された前記テストデータと前記入力部が受けたデータとを比較する比較回路とを備え、
前記テストデータ生成回路と前記遅延回路とが前記半導体装置の内部で接続されており、
前記遅延回路と前記比較回路とが前記半導体装置の内部で接続される半導体装置。
【請求項２】
前記テストデータ生成回路は、ＬＦＳＲを含む請求項１記載の半導体装置。
【請求項３】
半導体装置のテスト方法であって、
テストデータを生成して出力するテストデータ生成回路と、
前記テストデータ生成回路から受けた前記テストデータを前記半導体装置の外部へ出力する出力部と、
前記テストデータ生成回路から受けた前記テストデータを遅延させる遅延回路と、
前記半導体装置の外部からデータを受ける入力部と、
前記遅延回路によって遅延された前記テストデータと前記入力部が受けたデータとを比較する比較回路とを備える半導体装置のテスト方法であって、
前記出力部と前記入力部とを前記半導体装置の外部で接続するステップと、
前記遅延回路によって遅延された前記テストデータと前記入力部が前記出力部から受けた前記テストデータとを比較するステップとを含み、
前記テストデータ生成回路と前記遅延回路とが前記半導体装置の内部で接続されており、
前記遅延回路と前記比較回路とが前記半導体装置の内部で接続されているテスト方法。
【発明の詳細な説明】
【０００１】
この発明は、半導体装置およびそのテスト方法に関し、特に、半導体装置の入出力部（Ｉ／Ｏ）インタフェースのテスト回路に関するものである。
【０００２】
【従来の技術】
半導体装置（ＬＳＩ）のテストは半導体試験装置（以下、ＬＳＩテスタという）を使用して動作検証を実施している。システム動作と同じ速度で試験を行うにはＬＳＩのＩ／Ｏインタフェースと同じ動作速度を有するＬＳＩテスタが必要となる。
【０００３】
ここで、従来のＬＳＩテストについて簡単に説明しておく。図６は従来の半導体装置のテスト方式を示すブロック図であり、図において、１００１はＬＳＩテスタ、１００２はＤＵＴボード、１００３はＬＳＩ、１００４はピンカード、１００５はコンパレータやドライバなどの回路素子である。このＬＳＩテスタ１００１は、コンピュータ制御によりＬＳＩ１００３の実際の動作環境に近い環境を作り出し、当該ＬＳＩ１００３の良否の判定を行うもので、タイミング発生器、テストパターン発生器、フォーマッタ、電源などを有し、ＬＳＩ１００３に入力信号を印加し出力応答を予め用意した期待値と比較するものである。また、ピンカード１００４は定められた波形を出す最終出力段であり、またＬＳＩ１００３が出力するデータと期待値とを比較する比較器などの回路素子を有する。
【０００４】
動作については、ＬＳＩ１００３のファンクションテストの場合、ＬＳＩテスタ１００１より生成されたテストベクタをＬＳＩ１００３に印加しその出力応答を期待値と比較し、入出力部を含めコアロジックの動作を検証する。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置のテスト方式は以上のように回路構成されているので、特に、Ｇｂｐｓ級のＩ／Ｏを有する多ピンＬＳＩに対して、高速ＬＳＩテスタは高額であり、量産に適用するには経済的でないといった課題があった。
【０００６】
また、従来の半導体装置およびそのテスト方式では、１Ｇｂｐｓ級に及ぶＬＳＩ動作の高速化、数十〜数百ｐｓのＩ／Ｏタイミング（Ｓｅｔｕｐ，Ｈｏｌｄ，ＣＬＫ＿ｔｏ＿Ｑ）は、テストの動作限界、タイミング限界にきており、高信頼性のテスト実現が困難になってきているといった課題があった。
【０００７】
その対策として、ＬＳＩの出力端子と入力端子を外部で接続し実動作速度でＩ／Ｏインタフェースの動作試験を行う手法（ループ（Ｌｏｏｐ）やチップとチップの接続によるテスト手法）があり、例えば、特願２０００−９５５５２には、テストパターン生成器とデータ圧縮器を内蔵した半導体装置の開示がされている。
【０００８】
一方、特開平３−１１７２１４号は、ＬＳＩ単体の入出力ピンでループ接続したり、複数個のＬＳＩの入出力ピンでループ接続して実動作のＩ／Ｏインタフェースの通信テストを行うものであるが、出力部に実動作速度でテストするためのテストデータ生成器や入力部での外部データとテストデータ生成器からの期待値データとの逐次比較器、および比較タイミングを調整する遅延回路とストローブ機能は含まれていない。
【０００９】
この発明は上記のような課題を解決するためになされたもので、半導体装置の高速Ｉ／Ｏインタフェースの実動作テストを可能にする半導体装置およびそのテスト方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、テストデータを生成して出力するテストデータ生成回路と、テストデータ生成回路から受けたテストデータを半導体装置の外部へ出力する出力部と、テストデータ生成回路から受けたテストデータを遅延させる遅延回路と、半導体装置の外部からデータを受ける入力部と、遅延回路によって遅延されたテストデータと入力部が受けたデータとを比較する比較回路とを備え、テストデータ生成回路と遅延回路とが半導体装置の内部で接続され、かつ、遅延回路と比較回路とが半導体装置の内部で接続されているものである。
【００１１】
この発明に係る半導体装置は、テストデータ生成回路は、ＬＦＳＲを含むものである。
【００１２】
この発明に係る半導体装置のテスト方法は、テストデータを生成して出力するテストデータ生成回路と、テストデータ生成回路から受けたテストデータを半導体装置の外部へ出力する出力部と、テストデータ生成回路から受けたテストデータを遅延させる遅延回路と、半導体装置の外部からデータを受ける入力部と、遅延回路によって遅延されたテストデータと入力部が受けたデータとを比較する比較回路とを備える半導体装置のテスト方法であって、出力部と入力部とを半導体装置の外部で接続するステップと、遅延回路によって遅延されたテストデータと入力部が出力部から受けたテストデータとを比較するステップとを含むものである。テストデータ生成回路と遅延回路とが半導体装置の内部で接続されており、遅延回路と比較回路とが半導体装置の内部で接続されているものである。
【００２７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置のテスト方式を示すブロック図であり、図において、５はＬＳＩ（半導体装置）、８は比較データとしての期待値データ、９は疑似ランダムデータによるテストデータ、１０はテストデータ生成器（テストデータ生成手段、出力部）、１１はクロック、１２は出力バッファ（出力部）、１３は外部配線、１４は入力バッファ（入力部）、１５は比較器（比較手段）、１６は遅延回路（データ調整手段）、１７はテストアクセスポート（ＴＡＰ）、１８はＰＬＬ、１９はＪＴＡＧピン、２０はテストクロック入力（ＴＣＫ）用のＴＣＫピン、２１はテストモード選択入力（ＴＭＳ）用のＴＭＳピン、２２はシリアルデータ入力（ＴＤＩ）用のＴＤＩピン、５１はシリアルデータ出力（ＴＤＯ）用のＴＤＯピン、７０は外部クロック、４０，４５はそれぞれＳＥＴピンとＲＥＳＥＴピンである。
【００２８】
なお、テストデータ生成器１０の回路構成は複数のフリップフロップ（Ｆ／Ｆ）で構成したＬＦＳＲであり、このＬＦＳＲに対し外部クロック７０をＰＬＬ１８を経由させて得られるクロック１１を印加すれば、テストデータとして見込める疑似ランダムデータを発生することができる。また、このクロック１１がシステム動作と同じ速度のクロックで与えることができれば、当該疑似ランダムデータも実動作速度のテストデータ９として与えることができる。このテストデータ９は出力バッファ１２に伝達され、出力バッファ１２から実動作速度で出力される。この出力バッファ１２から出力されたテストデータは外部配線１３を経由して接続された入力バッファ１４に伝達されていく。
【００２９】
そして、入力バッファ１４に到達したテストデータはその内部に含まれるＦ／Ｆにおいて取り込まれ、このＦ／Ｆの後段に設けた比較器１５において、テストデータ生成器１０のＬＦＳＲから出力されたテストデータ９と同じ期待値データ８とでＬＳＩ５内部で比較・検証が実施される。この時、外部を伝達してきたテストデータ９とＬＳＩ５内部を経由してくる比較データすなわち期待値データ８とに時間差が生じるため、遅延回路１６がこれを調節し、期待値データ８のタイミングを遅延する。
【００３０】
なお、テストデータ生成器１０に内蔵されたＬＦＳＲの起動、比較器１５の起動、遅延回路１６の遅延量設定、テストデータ９のＳＥＴピン４０およびＲＥＳＥＴピン４５に対するセット、リセット信号の印加、ＰＬＬ１８のクロック１１の印加は、ＪＴＡＧピン１９を構成する信号ピンのＴＣＫピン２０、ＴＭＳピン２１，ＴＤＩピン２２よりＪＴＡＧ制御により行う。なお、ＪＴＡＧは、１９９０年にＩＥＥＥ  Ｓｔｄ  １１４９．１として標準化されている。
【００３１】
次に、図２は図１の半導体装置のテスト方式のブロック図を１ピン単位でのデータの流れ（接続）を示したものである。図において、３０はフリップフロップ（Ｆ／Ｆ）、６０はユーザロジックであり、上記と同一符号は同一または相当部分を示すものであり、その説明は重複するため省略し、以下同様とする。
【００３２】
図２の動作説明をしておく。まず、テストデータ生成器１０のＬＦＳＲにより発生し、疑似ランダムデータの期待値データ８は出力バッファ１２から出力され、外部配線１３を伝播し入力バッファ１４に伝達する。チップ外部より伝達してきたテストデータ９はＦ／Ｆ３０で一旦捕獲され、当該ＬＦＳＲから生成された疑似ランダムデータと全く同じデータである期待値データ８と比較される。
【００３３】
次に、図３は比較器１５の構成を示す回路図であり、図において、Ｉ１，Ｉ２はインバータ、４０はＳＥＴピン、４２はＤＩＮピン、４３はＥＸＰピン、４４はＣＬＫピン、４５はＲＥＳＥＴピン、４１はフリップフロップ（Ｆ／Ｆ）、４６はＯＲゲート、４７はＮＡＮＤゲート、４９はＮＯＲゲートであり、４８，５０はそれぞれ、Ｆ／Ｆ４１の出力ＱＣと出力Ｑに対応する。このように、比較器１５はＦ／Ｆが１個、インバータが２個、ＯＲゲートが２個、ＮＡＮＤゲートが１個、ＮＯＲゲートが１個で構成している。
【００３４】
ここで、各端子の意味を記しておく。まず、ＳＥＴピン４０の信号はＦ／Ｆ４１に“１”をセットし、ＤＩＮピン４２には入力バッファ１４からの入力データが入力され、ＥＸＰピン４３にはテストデータ生成器１０のＬＦＳＲから生成する期待値データ８が入力される。また、ＣＬＫピン４４には、ＬＳＩ５内部のＰＬＬ１８から送られてくるクロック１１が印加され、ＲＥＳＥＴピン４５の信号はＦ／Ｆ４１に“０”をセットする。
【００３５】
次に動作について説明する。
まず、ＳＥＴピン４０の信号によりＦ／Ｆ４１に“１”をセットする。入力バッファ１４が受けたチップ外部を伝播したテストデータ９がＤＩＮピン４２に印加されると同時に期待値データ８がＥＸＰピン４３に印加される。テストデータ９と期待値データ８が同じデータであれば、２個のＯＲゲート４６からの出力は共に“１”である。すると、ＮＡＮＤゲート４７の出力は“０”となる。ここで、Ｆ／Ｆ４１の出力ＱＣ４８は“０”であるためＮＯＲゲート４９の出力は“１”となる。したがって、同じデータであれば、Ｆ／Ｆ４１のＱ５０は“１”のままである。
【００３６】
もし、ＤＩＮピン４２とＥＸＰピン４３が異なるデータである場合、２つのＯＲゲート４６の出力のどちらかが“０”となり、したがって、ＮＡＮＤゲート４７の出力が“１”となる。そうすると、出力ＱＣ４８の“０”とＮＡＮＤゲート４７の“１”によりＮＯＲゲート４９の出力は“０”となる。この結果、Ｆ／Ｆ４１のデータ“１”が“０”に書き換えられ、この後、出力ＱＣ４８は“１”の出力となりＮＯＲゲート４９に入力される。
【００３７】
ここで、ＮＯＲゲート４９に“１”が入力されているため、ＮＯＲゲート４９の出力は常に“０”となり、“１”に書き換えられることはない。従って、一度チップ外部からのテストデータ９と内部の期待値データ８の比較において不一致が発生するとＦ／Ｆ４１の出力Ｑ５０値は“１”から“０”に書き換えられるので、これを用いて、Ｉ／Ｏインタフェースの実動作速度でのファンクションテストを行うことができる。
【００３８】
ＬＦＳＲからの一連のテストデータ９の出力完了後、比較器１５のＦ／Ｆ４１の内容をＪＴＡＧピン１９を構成するＴＤＯピン５１よりスキャンシフトアウトして、データが“１”であれば、テスト結果はＰＡＳＳと判定される。もし“０”が存在しておれば、不良品となる。
【００３９】
また、図示はしないが、例えば、出力部と、入力部、期待値格納部、および比較部の各部には、クロック１１の両エッジ対応のため、Ｆ／Ｆがそれぞれ１２個用意され、各データの立ち上がりエッジ、立ち下がりエッジ対応にそれぞれ１個ずつＦ／Ｆが設けられ、１ビットに対して２個のＦ／Ｆが用意される場合の６ビットのテスト回路構成について、図１の構成を基礎にして、以下考えることにする。
【００４０】
先ず、期待値データ８は遅延回路１６を介して期待値格納部の期待値レジスタにラッチされ、外部配線１３を伝播してきたテストデータ９と期待値データ８が比較器１５で比較される。６ビットのＬＦＳＲのため２6 −１回（６３回）のクロックで疑似ランダムデータのデータ系列が一巡する。回数の設定は外部より任意にできるようにしておけば、長大なクロックサイクルを印加する必要もなくなる。例えば、カウンタにストップ回数を設定し、比較器１５を制御することによりストップサイクルを任意に設定することができる。
【００４１】
このテスト回路を用いると、外部のＬＳＩテスタとはＪＴＡＧピン１９の４ピン（ＴＣＫピン２０、ＴＭＳピン２１、ＴＤＩピン２２、ＴＤＯピン５１）とＰＬＬ１８に印加する外部クロック７０、そしてＳＥＴピン４０，ＲＥＳＥＴピン４５などの信号を接続すれば足り、Ｉ／Ｏインタフェースほどの高速な信号を用いる必要がなくなる。したがって、低速テスタかつ小ピンのテストにおいても、高速・多ピンのＬＳＩのテストを安価なテストコストで、しかもテスト品質を落とすこと無く、実施することが可能となる。
【００４２】
一方、上記の構成では、テストデータ生成器１０の１つのＬＦＳＲから疑似ランダムデータの生成と期待値の生成を行っているため出力部と入力部に配線する必要があり、ランダムロジック部に配線が縦横に走ることになる。このようなロジック部に縦横する配線を低減する１つの手段として、図４に示される回路構成が図１の変形例として考えられる。図において、１０ａ，１０ｂはそれぞれＬＦＳＲから成る第１および第２のテストデータ生成器（第１、第２のデータ生成手段）、１６１は遅延回路（データ調整手段）である。なお、他の構成要素は図１と同様であり、相違点としては、期待値データ８として使用するテストデータの生成を入力部に設置した第１のテストデータ生成器１０ｂが担うことだけである。このように、図４のテスト方式では、第１のテストデータ生成器１０ｂを構成する回路が増えるが、ＬＳＩ５内部のロジック部を縦横する配線を省略できる利点がある。
【００４３】
以上のように、この実施の形態１によれば、ＬＳＩ５において、ＬＦＳＲを有するテストデータ生成器１０と、比較データ（期待値データ）を生成する遅延回路１６，１６１と、逐次比較機能を有する比較器１５を備え、出力バッファ１２の出力ピンと入力バッファ１４の入力ピンを外部配線により接続できるように構成し、テストデータ生成器１０や比較器１５に入力する内部クロックにシステム動作と同じ速度のものを与え、これら回路素子を実動作させれば、テスト方式全体が実動作速度にて動作し、ＬＳＩ５のＩ／Ｏインタフェースの実動作テストが実現でき、高性能なＬＳＩテストは不要となるので、テストコストを削減できるという効果が得られる。
【００４４】
また、ＬＦＳＲ１０ａ，１０ｂをそれぞれ出力部と入力部に設けることにより、ＬＳＩ５内部に含まれるロジック部を縦横する配線構成を省略できるという効果が得られる。
【００４５】
なお、この実施の形態では、テストデータ生成器が１個ないし２個の場合について述べたが、３個以上の複数個からなっていてもよく、データ調整手段として比較タイミングを調子する遅延回路１６，１６１が例示されるが、構成次第では遅延以外のデータ調整にも適用できる。
【００４６】
実施の形態２．
上記の実施の形態１では、Ｉ／Ｏインタフェースの実動作速度でのファンクション動作テスト回路について述べたものであるが、高速Ｉ／Ｏインタフェースでもう一つの重要な要素として、セットアップ、ホールドのタイミング検証がある。
【００４７】
図５はこの発明の実施の形態２による半導体装置を示すブロック図であり、図において、１８はＰＬＬ、８０は内部フリップフロップ、８１ａ〜８１ｄはストローブ用フリップフロップ（データラッチ手段）、８２はストローブ（ｓｔｒｏｂｅ）ピン、８３はＴＤＯピン、８５は差動アンプ、８６はスキャンフリップフロップ、８７は遅延回路（データ調整手段）、６０はユーザロジック、Ｎ１〜Ｎ４はノードである。なお、８６はスキャン用シフトレジスタを構成するスキャンフリップフロップ（ＳＦＦ）、８３はＪＴＡＧピンを構成し選択されたレジスタの内容が、ＴＣＫの例えば立ち下がりエッジで外部出力するものである。
【００４８】
図５の回路構成は、ＬＳＩ５の内部フリップフロップ８０のセットアップ、ホールドタイミングが規格通りにできているかどうかを検証するため、入力データ（ＤＡＴＡ）ピンと外部クロックピンにストローブ用フリップフロップ８１ａ〜８１ｄがそれぞれ接続され、遅延回路８７の後に位置するノードＮ１から内部フリップフロップ８０の入力Ｔまでの配線の長さＬ１と、内部フリップフロップ８０の出力ＱからノードＮ４を経由してストローブ用フリップフロップ８１ａの入力Ｄまでの配線の長さＬ２と、内部フリップフロップ８０の入力ＤからノードＮ３を経由してストローブ用フリップフロップ８１ｂの入力Ｄまでの配線の長さＬ３と、ＤＡＴＡピンからノードＮ２を経由してストローブ用フリップフロップ８１ｃの入力Ｄまでの配線の長さＬ４と、ノードＮ１からストローブ用フリップフロップ８１ｄの入力Ｄまでの配線の長さＬ５とが等長であるように構成され、しかも、ストローブピン８２からストローブ用フリップフロップ８１ａ〜８１ｄのそれぞれの入力Ｄに至る配線の長さが全て等しく構成される点が特徴である。
【００４９】
なお、ストローブとは、一般に、ＬＳＩ出力信号を比較し、良否を判定する際の時間位置を規定する値をいい、実際のテストではタイミング生成器より信号が出力され、上記規定値でＬＳＩの出力信号のレベルを判定し、結果が抽出されるものである。
【００５０】
次に動作について説明する。
外部からストローブピン８２を介してストローブ信号を印加して、ＤＡＴＡピンと外部クロックピンよりそれぞれ入力されるデータとクロックを捕獲する。なお、捕獲する時にはストローブ信号を規格にセットし、データがラッチできていれば良品、ラッチできていなければ不良品と判断する。判定はラッチされたデータをＪＴＡＧ制御によりＴＤＯピン８３からスキャンアウトして、外部検査機により判定する。
【００５１】
この時、ＤＡＴＡピンに印加するテストデータは実施の形態１のテスト回路により生成することも可能であり、また高速テスタを用いてもよい。また、低速で動作可能なＩ／Ｏインタフェースであれば、タイミングの相関だけをみることができるため、低速テスタでも構わない。
【００５２】
以上のように、この実施の形態２によれば、配線の長さＬ１〜Ｌ５が等長であり、ストローブピン８２からストローブ用フリップフロップ８１ａ〜８１ｄのそれぞれの入力に至る距離が等しく構成されストローブ機能が共通であるため、スキューが存在せず、高速Ｉ／Ｏインタフェースのタイミング検証が可能となり、これにより、高性能なタイミング精度を持つテスタが不要となるという効果が得られる。
【００５３】
【発明の効果】
以上のように、この発明によれば、テストデータを生成するテストデータ生成手段と、チップ内部を経由するテストデータを期待値データとするために時間差を調整するデータ調整手段と、入力部に設けられチップ外部を伝搬してきたテストデータと期待値データとを比較・検証する比較手段とを備えるように構成したので、入力部と出力部を外部配線で接続し、テストデータ生成手段や比較手段に対してシステム動作と同じ速度の内部クロックを印加し、この外部配線を介して伝搬されてくるテストデータと時間差の調整がなされた内部の期待値データとを比較手段が比較・検証することにより、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるので、高額なＬＳＩテスタが不要となりテストコストを削減できる効果がある。
【００５４】
この発明によれば、テストデータ生成手段が出力部に設けられ、これよりテストデータを出力するとともに、このテストデータをデータ調整手段を経由させ期待値データとしこれを比較手段に送信するように構成したので、同様に、入力部と出力部を外部配線で接続し、システム動作と同速度の内部クロックをテストデータ生成手段、比較手段に印加することにより、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるので、高額なＬＳＩテスタが不要となりテストコストを削減できる効果がある。
【００５５】
この発明によれば、テストデータ生成手段が、出力部に設けられチップ外部を伝搬するテストデータを生成する第１のテストデータ生成手段と、入力部に設けられデータ調整手段を経由して期待値データとなるテストデータを生成する第２のテストデータ生成手段とから成るように構成したので、上記と同様な外部配線の接続と、システム動作と同速度の内部クロックの印加により、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるだけでなく、半導体装置のロジック部などの内部回路を縦横する配線を低減することができる効果がある。
【００５６】
この発明によれば、テストデータ生成手段が、実動作速度で動作するＬＦＳＲを備えるように構成したので、テストデータは実動作速度の疑似ランダムデータとして得られる効果がある。
【００５７】
この発明によれば、比較手段が、外部から入力してきたテストデータと、チップ内部を経由する期待値データとを実動作速度で比較・検証する比較器により構成されるので、半導体装置のＩ／Ｏインタフェースに対する実動作テストが実現できる効果がある。
【００５８】
この発明によれば、データ調整手段が、チップ内部を経由するテストデータを遅延させることにより、期待値データとする遅延回路により構成されるので、期待値データの時間差の調整がテストデータのタイミング遅延により実現できる効果がある。
【００５９】
この発明によれば、テストデータを生成するテストデータ生成手段と、チップ内部を経由するテストデータを期待値データとするために時間差を調整するデータ調整手段と、入力部に設けられチップ外部を伝搬してきたテストデータと期待値データとを比較・検証する比較手段とを備えた半導体装置において、テストデータ生成手段の出力と比較手段の入力とを接続する外部配線を備えるように構成したので、テストデータ生成手段や比較手段に対してシステム動作と同じ速度の内部クロックを印加し、外部配線を介して伝搬されてくるテストデータと時間差の調整がなされた内部の期待値データとを比較手段が比較・検証することにより、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるので、高額なＬＳＩテスタが不要となりテストコストを削減できる効果がある。
【００６０】
この発明によれば、テストデータ生成手段が出力部に設けられ、これよりテストデータを出力するとともに、このテストデータをデータ調整手段を経由させ期待値データとしこれを比較手段に送信するように構成したので、同様に、システム動作と同速度の内部クロックをテストデータ生成手段、比較手段に印加することにより、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるので、高額なＬＳＩテスタが不要となりテストコストを削減できる効果がある。
【００６１】
この発明によれば、テストデータ生成手段が、出力部に設けられチップ外部を伝搬するテストデータを生成する第１のテストデータ生成手段と、入力部に設けられデータ調整手段を経由して期待値データとなるテストデータを生成する第２のテストデータ生成手段とから成るように構成したので、同様に、システム動作と同速度の内部クロックの印加により、半導体装置のＩ／Ｏインタフェースの実動作テストを実現できるだけでなく、半導体装置のロジック部などの内部回路を縦横する配線を低減することができる効果がある。
【００６２】
この発明によれば、半導体装置は複数個から成り、それぞれの半導体装置の出力ピンおよび入力ピン同士を外部配線により接続するように構成したので、多数の半導体装置のＩ／Ｏインタフェースの実動作テストを同時に実現でき、テスト時間の削減をもたらす効果がある。
【００６３】
この発明によれば、テストデータ生成手段が、実動作速度で動作するＬＦＳＲを備えるように構成したので、テストデータは実動作速度の疑似ランダムデータとして得られ、実動作テストを可能にする効果がある。
【００６４】
この発明によれば、比較手段が、外部から入力してきたテストデータとチップ内部を経由する期待値データとを実動作速度で比較・検証する比較器により構成されるので、半導体装置のＩ／Ｏインタフェースに対する実動作テストが実現できる効果がある。
【００６５】
この発明によれば、データ調整手段が、チップ内部を経由するテストデータを遅延させることにより、期待値データとする遅延回路により構成されるので、期待値データの時間差調整はテストデータのタイミング遅延により実現できる効果がある。
【００６６】
この発明によれば、データ入力ピンより外部データを入力する被測定回路と、ストローブピンより所定の規格にセットされたストローブ信号を印加し、被測定回路からの出力データと、外部クロックピンより入力されるクロックとを捕獲するデータラッチ手段と、このデータラッチ手段にラッチされたデータを引き出すレジスタ手段とを備え、データ入力ピンからデータラッチ手段までの配線と、被測定回路からデータラッチ手段までの配線と、外部クロックピンから被測定回路までの配線とが等長とするように構成したので、データラッチ手段を構成する回路素子に対して同一タイミングでストローブ信号を入力することにより、スキューが存在せず、被測定回路のタイミング検証が実施でき、これにより高性能なタイミング精度のＬＳＩテスタを不要とし、テストコストを削減できるという効果がある。
【００６７】
この発明によれば、データラッチ手段が複数個のストローブ用フリップフロップを備え、ストローブピンから上記複数個のストローブ用フリップフロップまでのそれぞれの配線が等長とするように構成したので、ストローブ用フリップフロップのそれぞれに同一タイミングでストローブ信号を入力することにより、スキューが存在せず、被測定回路のタイミングテストが実施できるという効果がある。
【００６８】
この発明によれば、被測定回路が内部フリップフロップから成り、その出力から対応するストローブ用フリップフロップの入力までの配線と、内部フリップフロップのデータ入力から対応するストローブ用フリップフロップのデータ入力までの配線とが、それぞれ外部クロックピンから内部フリップフロップまでの配線と等長とするように構成したので、これにより、内部フリップフロップのセットアップ、ホールドタイミングの検証ができるという効果がある。
【００６９】
この発明によれば、ストローブ用フリップフロップの出力にスキャン用シフトレジスタを接続しＪＴＡＧピンにより当該出力をチップ外部に引き出すように構成したので、ＪＴＡＧ制御によりレジスタにラッチされたデータをスキャンアウトして、外部検査機により良品・不良品の判定ができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体装置のテスト方式を示すブロック図である。
【図２】  この発明の実施の形態１による半導体装置のテスト方式を示す回路接続図である。
【図３】  この発明の実施の形態１による比較器を示す回路図である。
【図４】  この発明の実施の形態１による半導体装置のテスト方式の変形例を示すブロック図である。
【図５】  この発明の実施の形態２による半導体装置のテスト方式を示すブロック図である。
【図６】  従来の半導体装置のテスト方式を示すブロック図である。
【符号の説明】
５  ＬＳＩ（半導体装置）、８  期待値データ、９  テストデータ、１０  テストデータ生成器（ＬＦＳＲ：テストデータ生成手段、出力部）、１０ａ  第１のテストデータ生成器（ＬＦＳＲ：第１のデータ生成手段），１０ｂ  第２のデテストータ生成器（ＬＦＳＲ：第２のデータ生成手段、ＬＦＳＲ）、１１  クロック、１２  出力バッファ（出力部）、１３  外部配線、１４  入力バッファ（入力部）、１５  比較器（比較手段）、１６，８７，１６１  遅延回路（データ調整手段）、１７  テストアクセスポート（ＴＡＰ）、１８  ＰＬＬ、１９  ＪＴＡＧピン、２０  ＴＣＫピン、２１  ＴＭＳピン、２２  ＴＤＩピン、３０，４１  フリップフロップ（Ｆ／Ｆ）、４０  ＳＥＴピン、４２  ＤＩＮピン、４３  ＥＸＰピン、４４  ＣＬＫピン、４５  ＲＥＳＥＴピン、４６  ＯＲゲート、４７  ＮＡＮＤゲート、４８  出力ＱＣ、４９  ＮＯＲゲート、５０  出力Ｑ、５１  ＴＤＯピン、６０  ユーザロジック、７０  外部クロック、８０  内部フロップフロップ、８１ａ〜８１ｄ  ストローブ用フリップフロップ（データラッチ手段）、８２  ストローブピン、８３  ＴＤＯピン、８５  差動アンプ、８６  スキャンフリップフロップ（ＳＦＦ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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