(57)【特許請求の範囲】
【請求項１】
複数のＭＯＳトランジスタからなる内部回路と、
入出力端子と前記内部回路との間に配置された静電保護用のＮＭＯＳトランジスタであって、素子分離領域によって周囲を囲まれた領域の内部に設けられた、入出力端子からの配線に沿って設けられたドレイン領域と、前記ドレイン領域の両側に配置されたチャネル領域と、前記チャネル領域の上方に配置されたゲート電極とからなり、さらに、前記ドレイン領域のうち前記入出力端子に近い部分と前記素子分離領域との間には前記ゲート電極が延伸されて配置され、前記ドレイン領域のうち前記入出力端子に近い部分と前記素子分離領域とは離間しており、一方、反対側の前記入出力端子から遠い部分は前記ゲート電極によって覆われておらず、前記素子分離領域との接合を有する静電保護用のＮＭＯＳトランジスタと、
を有する半導体装置。
【請求項２】
前記静電保護用のＮＭＯＳトランジスタは、前記チャネル領域の長さが、前記入出力端子に近い部分では長く、反対側の前記入出力端子に遠い部分では短くなっている請求項１記載の半導体装置。
【請求項３】
前記チャネル領域の前記長さが２段階で変化する請求項２記載の半導体装置。
【請求項４】
前記チャネル領域の前記長さが３段階で変化する請求項２記載の半導体装置。
【請求項５】
前記チャネル領域の前記長さが滑らかに変化する請求項２記載の半導体装置。
【請求項６】
前記ドレイン領域のうち、前記ゲート電極によって覆われていない前記入出力端子から遠い部分と前記素子分離領域とが形成する接合の耐圧を低くするために、前記素子分離領域の下の領域の不純物濃度が他の領域に比べ高くなっている請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の利用分野】
本発明は、半導体集積回路装置に関する。
【０００２】
【発明の属する技術分野】
本発明は、電界効果型の半導体集積回路に関し、特に昇降圧ボルーテージレギュレーター用、電圧管理用、液晶駆動用、感熱紙抵抗駆動用等のＩＣに関する。
【０００３】
【従来の技術】
従来の半導体集積回路装置は、入出力回路を構成するトランジスタのドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第２の最小間隔２２およびチャネル長方向のゲート電極１１と反対側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第３最小間隔２３を大きく設け、入出力回路を構成するトランジスタのドレイン領域１０のチャネル幅方向端部と前記ドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を比較的小さく設けていた。
【０００４】
従来の半導体集積回路装置の入出力回路用トランジスタの一例を図２に示す。図２は、絶縁ゲート電界効果型トランジスタの平面図である。
図２に記したトランジスタは、電気的にメタル電極１４、１５に接続されたゲート電極１１により電気的に分離されたドレイン領域１０とソース領域１３各々にコンタクト領域１２を設け、ドレイン領域１０とソース領域１３各々をメタル電極１４、１５各々に電気的に接続して、所望の電気特性を得ている。
【０００５】
このトランジスタは、入出力端子３６に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。その手法として、第２の最小間隔２２を大きくすることや、チャネル幅を大きくすることや、チャネル幅を小さくすることが従来よく知られていた。
【０００６】
また、図４に示した半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路の入出力回路に用いられるトランジスタにおいて、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を大きく設けたものである。
【０００７】
図４は、半導体集積回路装置の入出力回路を構成するトランジスタの平面図である。
図４に記したトランジスタは、ゲート電極１１により電気的に分離されたドレイン領域１０とソース領域１３各々にコンタクト領域１２を設け、ドレイン領域１０とソース領域１３各々をメタル電極１４、１５各々に電気的に接続して、所望の電気特性を得ている。  このトランジスタは、入出力端子３６に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。
【０００８】
ここでは、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を、ドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第２の最小間隔２２およびチャネル長方向のゲート電極１１と反対側端部とドレイン領域１０とメタル電極１４を電気的に接続するコンタクト領域１２端部との第３最小間隔２３よりも大きく設けたため、静電気的なノイズがドレイン領域１０に印可された場合に生じる過電流の局所性を緩和し、局所的な発熱によるトランジスタの破壊を抑制することを可能としたものである。
【０００９】
従来から、その手法として、第２の最小間隔２２を大きくすることや、チャネル幅を大きくすることがよく知られていたが、従来の手法では、実用上好ましい静電気耐性を得るために、例えば、ドレイン領域１０のチャネル長方向のゲート電極１１側端部とドレイン領域１０のコンタクト領域１２端部との第２の最小間隔２２とゲート電極１１と反対側端部とドレイン領域１０のコンタクト領域１２端部との第３最小間隔２３を７μm程度以上に設定した場合でも同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を２００μm以上で構成する必要があった。
【００１０】
しかしながら、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０のコンタクト領域１２端部との第１の最小間隔２１を、第２の最小間隔２２および第３最小間隔２３よりも大きく設定した場合、第２の最小間隔２２および第３最小間隔２３が７μm程度でも、同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を１４０μm以下で構成することが可能となった。また、実装条件の違いや、デバイス、プロセス構成の違いにもよるが、１２０μm程度以下や１００μm程度以下で構成することも可能である。また、第１の最小間隔２１は、第２の最小間隔２２および第３最小間隔２３よりも１μm程度大きくするとその効果はさらに大きくなる。さらに、このトランジスタの静的なドレイン耐圧を決定する現象がドレインと半導体基板領域１間のジャンクションブレークダウンの場合、第１最小間隔２１と第３最小間隔２３との関係が静電気的耐性に与える影響をより大きくする。また、このトランジスタの静的なドレイン耐圧を決定する現象がゲート電極１１に起因する表面ブレークダウンの場合、第１最小間隔２１と第２最小間隔２２との関係が静電気的耐性に与える影響をより大きくする。
【００１１】
ここまでは、電源電圧が３Ｖ程度以下、５Ｖ程度以下、あるいは７Ｖ程度以下の場合に有効な例について記述してきたが、この技術は、７Ｖ程度以上４０Ｖ程度以下の場合も同様な効果が得られる。また、４０Ｖ程度以上の場合も類似した効果が得られる。
【００１２】
しかしながら、電源電圧や印可電界の大きい場合に用いられるゲート電極１１の側壁にサイドスぺーサーを有するＬＤＤ構造のトランジスタの場合などは、第１最小間隔２１よりもむしろ第２最小間隔２２と第３最小間隔２３を大きく設定したほうが静電気的耐性が高くなる場合もある。
また、ドレイン領域１０の外周の４辺の静的ドレイン耐圧が同程度の場合は、この効果はより大きくなる。
【００１３】
さらに、静電気的なノイズが印可された場合にはドレイン領域１０と半導体基板領域１とソース領域１３とで構成される寄生バイポーラトランジスタによってノイズによる電荷がグランド電位に逃がされることが知られているが、破壊に至る電流容量の小さい寄生バイポーラトランジスタの近傍のドレイン領域１０端部とコンタクト領域１２までの間隔を大きくすることによるこの技術の効果は大きい。こうした効果は、電源電圧が２０Ｖから４０Ｖの間の場合顕著となる。
【００１４】
つまりこの技術の本質は、静電気的ノイズが印可された場合に過電流が抵抗の高い領域を局所的に流れることを防止したものである。
【００１５】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路装置においては、下記の課題があった。
すなわち、図２に示した絶縁ゲート電界効果型半導体装置の場合、所望のノイズ耐性（静電気耐性も含む）を得るためには、チャネル幅を大きく設計する必要があり、半導体集積回路装置としてチップサイズを小型化することが困難であった。
【００１６】
また、入出力端子が多い場合は、半導体集積回路装置としてチップサイズの大型化が製造コストを著しく増大させていた。
【００１７】
さらに、図４に示した絶縁ゲート電界効果型半導体装置の場合、ドレイン領域１０のチャネル幅方向端部とドレイン領域１０とメタルを電気的に接続するコンタクト領域１２端部との第１の最小間隔２１を大きく設けても、同一入出力端子に電気的に接続されたトランジスタのチャネル幅の総和を１４０μm以下で構成することが必要であり、半導体集積回路装置としてチップサイズを小型化することが困難であった。
【００１８】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
複数のＭＯＳ型電界効果型トランジスタから構成される半導体集積回路において、入出力方向側チャネル長が入出力方向反対側チャネル長より長く設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
【００１９】
また、チャネル長が入出力方向側から入出力方向反対側に向かって２段階に短く設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。また、ドレイン領域１０のチャネル長が入出力方向側から入出力方向反対側に向かって３段階に短く設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
【００２０】
また、チャネル長が入出力方向側から入出力方向反対側に向かって滑らかに曲線状に短く設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
【００２１】
また、入出力方向側チャネル長が３．１ｕｍ以下に設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
【００２２】
また、入出力方向側チャネル長が１．２ｕｍ以上に設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
また、入出力方向側チャネル長が１．８ｕｍ以上に設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
また、バイポーラ動作しずらい部分が有する寄生抵抗分をキャンセルできるように、バイポーラ動作しずらい部分のｈｆｅを増加し、さらにソース領域から注入されたキャリアの分布をもキャンセルできるように、バイポーラ動作しずらい部分のｈｆｅを増加するために、チャネル全体で均一なバイポーラ動作するように、チャネル長が入出力方向側から入出力方向反対側に向かって滑らかに設けられたＮＭＯＳトランジスタ型保護素子を用いた半導体装置を構成した。
【００２３】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。
図４に示した半導体集積回路装置は、複数の電界効果型トランジスタから構成される半導体集積回路装置の入出力回路に用いられる静電保護用トランジスタにおいて、入出力端子３６方向側（入出力端子３６に近い側）のチャネル長を長く設け、入出力端子３６方向反対側（入出力端子３６に遠い側）のチャネル長を短く設けたものである。
【００２４】
図４に記したトランジスタは、ゲート電極１１により電気的に分離されたドレイン領域１０とソース領域１３各々にコンタクト領域１２を設け、ドレイン領域１０とソース領域１３各々をメタル電極１４、１５各々に電気的に接続して、所望の電気特性を得ている。  このトランジスタは、入出力端子３６に直接接続されているため、外部からのノイズが直接印可されるので、外部からのノイズ耐性に優れた特性を有している。
【００２５】
さらに、ゲート電極１１は、入出力端子３６方向側（入出力端子３６に近い側）が長く設けられ、入出力端子３６方向反対側（入出力端子３６に遠い側）のチャネル長が短く設けられているので外部からのノイズが印可され寄生バイポーラトランジスタが動作する場合、入出力端子３６方向側に最も近い領域に集中して電流が流れることを防止している。このため、局所的な発熱によるデバイスの破壊が抑制され、外部からのノイズ耐性に、より優れた特性を有している。
【００２６】
ここで、寄生バイポーラトランジスタの動作メカニズムについて、図面に基づいて説明する。図５に外部からのノイズが印可されて寄生バイポーラトランジスタが動作するメカニズムをＮＭＯＳトランジスタ断面概略図に記した。
【００２７】
入出力端子３６から正電荷が印可されると、ゲート電極１１近傍の空乏層３０内のブレークダウン領域３１から大量の電子３２とホール３３が発生し、ホール３３は半導体基板領域１を流れてグランド電位に至る。この時ホール３３は抵抗値の大きな基板抵抗３４を流れるので半導体基板領域１の一部に局所的な正電位を発生させる。この正電位がソース領域１３と半導体基板領域１間の接合を順方向にバイアスし、ソース領域１３から大量の電子３２が半導体基板領域１に注入され、それらの電子３２の一部はブレークダウン領域３１に至り、さらに多くの電子３２、ホール３３を発生させ、寄生バイポーラトランジスタが動作し、入出力端子３６から印可されたノイズによる電荷がすべてグランド電位に流される。
【００２８】
また、ソース領域１３から注入された電子３２の一部がブレークダウン領域３１に至る際、ＮＭＯＳトランジスタのチャネル長が短いほど、ブレークダウン領域３１に至る電子３２の数が多くなり、寄生バイポーラトランジスタは動作し易く、より大きな電荷をグランド電位に流すことができる。
【００２９】
ここでは、ＮＭＯＳトランジスタのチャネル長方向の断面概略図を記したが、図６に記したように、この寄生バイポーラトランジスタは、入出力端子３６側で局所的に動作し、局所的に発熱しやすく、破壊しやすい。
【００３０】
そこで、図１に記したような、ＮＭＯＳトランジスタを用いると、その局所性が緩和され、ノイズによる破壊耐性を著しく向上できる。つまり、入出力端子３６側の寄生バイポーラトランジスタを動作しにくくし、入出力端子３６反対側の寄生バイポーラトランジスタを動作し易くしたため、結果的に、寄生バイポーラトランジスタが全チャネル幅で均一に動作させることができ、局所的な発熱を無くし、ノイズによる破壊耐性の著しい向上を可能にしたものである。
【００３１】
図１では、全チャネル幅を３領域に分けて、ＮＭＯＳトランジスタのチャネル長を変えている。この分割数は多いほど、寄生バイポーラトランジスタが全チャネル幅で均一に動作しやすくなるが、２分割でも従来に比べると、向上が期待できる。さらに、滑らかに曲線状にチャネル長を変えるとその効果はさらに大きい。また、図１１のようなレイアウトにする事も可能である。
【００３２】
図７にチャネル長とノイズ耐性（ＥＳＤ耐性）の特性図を記した。ＥＳＤ耐性をＨＢＭ（ヒューマンボディーモデル）で２０００Ｖと設定した場合、最大チャネル長は３．１ｕｍに設定できる。そして、入出力端子３６反対側に向かって、チャネル長を縮めて設定する。最小チャネル長は、ＭＯＳトランジスタとしてのリーク電流の許容範囲またはバイポーラ動作時のホールド電圧の許容範囲で設定される。
【００３３】
図８にチャネル長と静的耐圧（ＢＶＤＳＳ）の特製図を記した。静的耐圧をげーと、ソース、基板電位を同一のグランド電位とした耐圧（ＢＶＤＳＳ）で１２Ｖと設定した場合、最小チャネル長は１．２ｕｍに設定できる。そして入出力端子３６側に向かって、チャネル長を広めて設定する。この事から最小チャネル長は、ＭＯＳトランジスタとしてのリーク電流の許容範囲で設定される。
【００３４】
図９にチャネル長とホールド電圧（Ｖｈｏｌｄ）の特製図を記した。ホールド電圧をＶｈｏｌｄで１０Ｖと設定した場合、最小チャネル長は１．８ｕｍに設定できる。そして入出力端子３６側に向かって、チャネル長を広めて設定する。この事から最小チャネル長は、ホールド電圧（Ｖｈｏｌｄ）の許容範囲で設定される。
そして、リーク電流の許容範囲とホールド電圧（Ｖｈｏｌｄ）の許容範囲の両方を満足する最小チャネル長としては、１．８ｕｍが適切な設定となる。
【００３５】
図５、図６で説明してきたように従来のトランジスタは、寄生バイポーラ動作が、入力端子側最端部付近のチャネル領域とソース領域１３とドレイン領域１０とで生じる。これは、よりソースドレイン寄生抵抗の低い経路にソース領域１３から注入されたキャリアが集中するためである。そこで、バイポーラ動作しずらい部分（入出力端子３６反対側）が有するソースドレイン寄生抵抗（Ｒｓｄ）をキャンセルできるように、バイポーラ動作しずらい部分（入出力端子３６反対側）のチャネル長を縮小すると、バイポーラ動作が生じ易くなり（入出力端子３６反対側）、チャネル全体で均一なバイポーラ動作が得られる。
【００３６】
さらに寄生バイポーラ動作の起因となる基板電流（Ｉｓｕｂ）は、そのレイアウト上どうしてもソースドレイン寄生抵抗の低い入出力端子３６側最端部付近側に集中しやすいので、その集中した部分近傍が寄生バイポーラ動作の中心となってしまう。
【００３７】
そこで、バイポーラ動作しやすい部分（入出力端子３６側）の基板電流（Ｉｓｕｂ）をもキャンセルできるように、バイポーラ動作しやすい部分（入出力端子３６側）のチャネル長を増加すると、チャネル全体でより均一なバイポーラ動作が得られる。
【００３８】
つまり、寄生バイポーラ動作のしやすさ（Ｈ）がチャネル全体で均一になるようにチャネル長（Ｌ）を基板電流（Ｉｓｕｂ）とソースドレイン寄生抵抗（Ｒｓｄ）の関数で設定する。ＬとＩｓｕｂとＲｓｄとの相関関係からＨが一定になるようにチャネル長を補正して設定する。
【００３９】
これまで説明してきたチャネル長を変化させる発明のほかに、寄生バイポーラ動作のしやすさ（Ｈ）がチャネル全体で均一にさせる方法として、基板電流（Ｉｓｕｂ）の発生場所と発生量を変化させる方法もある。この実施例について図１０に基づいて説明する。
【００４０】
図５の説明において、以下の「入出力端子３６から正電荷が印可されると、ゲート電極１１近傍の空乏層３０内のブレークダウン領域３１から大量の電子３２とホール３３が発生し、ホール３３は半導体基板領域１を流れてグランド電位に至る。」と記したが、これは、ゲート電極１１近傍の空乏層３０内のブレークダウン領域３１を想定していた。ここからの実施例では、このブレークダウン領域をドレイン領域１０と素子分離領域３７との空乏層内のブレークダウン領域３９に変更した静電保護用トランジスタである。
【００４１】
本発明の静電保護用トランジスタは、入出力端子３６側のドレイン領域１０と素子分離領域３７下の半導体基板１領域との接合をレイアウト上の設定で無くしてある。これは、ゲート電極１１を、従来ドレイン領域１０と素子分離領域３７下の半導体基板１領域との接合を形成していた領域上に設置したため実現できた。一方、入出力端子３６反対側のドレイン領域１０と素子分離領域３７下の半導体基板１領域との接合はレイアウト上の設定で従来通り設けてある。これにより、ブレークダウン領域３９を、入出力端子３６反対側のドレイン領域１０と素子分離領域３７下の半導体基板１領域との接合部分に発生させる事を可能とし、入出力端子３６反対側端部付近でのバイポーラ動作を生じ易くさせ、静電保護用トランジスタの静電気耐性を向上させるものである。
【００４２】
ただしここでは、ブレークダウン領域３９の発生場所を移設するために、ドレイン領域１０と素子分離領域３７下の半導体基板１領域との接合耐圧を、ゲート電極１１近傍の空乏層３０内の耐圧よりも、低く設定してある。たとえば、素子分離領域３７下の半導体基板１領域の不純物濃度を高くする手法がある。
【００４３】
また、ここでは図示しないが、ドレイン領域１０及びソース領域１３のコンタクト領域１２設置場所を変更する事により、ドレイン、ソース寄生抵抗値をレイアウト的に変化させ、入出力端子３６反対側端部付近でのバイポーラ動作を生じ易くさせ、静電保護用トランジスタの静電気耐性を向上させる事も可能である。
【００４４】
さらに、半導体基板１の電位をレイアウト的に変化させ、入出力端子３６反対側端部付近でのバイポーラ動作を生じ易くさせ、静電保護用トランジスタの静電気耐性を向上させる事も可能である。
【００４５】
【発明の効果】
この発明は、以上説明したように、半導体集積回路装置において、入出力回路用トランジスタの静電気的耐性を高めることができるため、小さいチャネル幅で高い信頼性を有する入出力保護回路を容易に形成できる。このため、チップサイズを縮小化による製造コストの削減効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の概略平面図である。
【図２】従来の半導体装置の概略平面図である。
【図３】従来の半導体装置の概略平面図である。
【図４】従来の半導体装置の概略平面図である。
【図５】本発明の半導体装置の動作説明用概略断面図である。
【図６】従来の半導体装置の概略平面図である。
【図７】本発明の半導体装置の特性図である。
【図８】本発明の半導体装置の特性図である。
【図９】本発明の半導体装置の特性図である。
【図１０】本発明の半導体装置の概略平面図である。
【図１１】本発明の半導体装置の概略平面図である。
【符号の説明】
１  半導体基板領域
１０  ドレイン領域
１１  ゲート電極
１２  コンタクト領域
１３  ソース領域
１４  メタル電極
１５  メタル電極
２１  第１最小間隔
２２  第２最小間隔
２３  第３最小間隔
３０  空乏層
３１  ブレークダウン領域
３２  電子
３３  ホール
３４  基板抵抗
３５  バイポーラ動作領域
３６  入出力端子
３７  素子分離領域
３９  ブレークダウン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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