(57)【特許請求の範囲】
【請求項１】
ｊ（ｊ≧２、ｊは整数）ビットの階調データの下位ｋ（ｊ＞ｋ＞０、ｋは整数）ビットのデータを用いたＦＲＣ（Frame Rate Control）方式により階調表示を行うための電気光学装置の駆動方法であって、
画素を構成する各ドットの階調データの下位ｋビットのデータに基づいてドットの位置の輝度を調整するための階調データのインクリメント処理を行うか否かを指定するＦＲＣパターンを、前記階調データの下位（ｋ＋１）ビット目のデータが０のときと前記階調データの下位（ｋ＋１）ビット目のデータが１のときとで異ならせ、
前記下位（ｋ＋１）ビット目のデータに応じて異なるＦＲＣパターンに従って前記インクリメント処理を行い、該インクリメント処理後の（ｊ−ｋ）ビットの階調データに基づいて前記電気光学装置を駆動することを特徴とする電気光学装置の駆動方法。
【請求項２】
請求項１において、
第１〜第Ｐ（Ｐ≧２ｋ、Ｐは整数）のＦＲＣパターンを用意し、
前記階調データの下位（ｋ＋１）ビット目のデータが０のときと前記階調データの下位（ｋ＋１）ビット目のデータが１のときとで異なるＦＲＣパターンを選択し、
選択されたＦＲＣパターンに従って前記インクリメント処理を行い、該インクリメント処理後の（ｊ−ｋ）ビットの階調データに基づいて前記電気光学装置を駆動することを特徴とする電気光学装置の駆動方法。
【請求項３】
請求項２において、
前記下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいて前記インクリメント処理を行うように指定されたドットに対し、前記下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、前記インクリメント処理を行わないように指定され、
前記下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいて前記インクリメント処理を行わないように指定されたドットに対し、前記下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、前記インクリメント処理を行うように指定されていることを特徴とする電気光学装置の駆動方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ＦＲＣパターンが、
前記インクリメント処理を行うか否かをドット毎に指定することを特徴とする電気光学装置の駆動方法。
【請求項５】
請求項４において、
ｋが１であり、
前記ＦＲＣパターンが、インクリメント処理を行うように指定されるドットとインクリメント処理を行わないように指定されるドットとが隣接する市松模様であることを特徴とする電気光学装置の駆動方法。
【請求項６】
請求項１乃至３のいずれかにおいて、
前記ＦＲＣパターンが、
前記インクリメント処理を行うか否かを画素毎に指定することを特徴とする電気光学装置の駆動方法。
【請求項７】
電気光学装置の複数のデータ線のうち少なくとも第１〜第６のデータ線を駆動するための表示ドライバであって、
各データ線駆動回路が階調データに基づいて前記第１〜第６のデータ線の各データ線を駆動するための第１〜第６のデータ線駆動回路と、
垂直同期信号及び水平同期信号に基づいて変化し、互いに逆位相の第１及び第２のＦＲＣ制御信号を生成するＦＲＣ制御回路とを含み、
第ｉ（１≦ｉ≦５、ｉは整数）のデータ線が第（ｉ＋１）のデータ線に隣接する場合に、
前記第１〜第６のデータ線駆動回路の各データ線駆動回路が、
前記第１又は第２のＦＲＣ制御信号とｊ（ｊ≧２、ｊは整数）ビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行うＦＲＣ処理回路と、
複数の基準電圧の中から、前記インクリメント処理後の階調データのうち（ｊ−１）ビットの階調データに対応した基準電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された基準電圧を用いてデータ線を駆動する出力回路とを含み、
隣接する第１〜第３のデータ線駆動回路の各データ線駆動回路のＦＲＣ処理回路が、
前記第１のＦＲＣ制御信号とｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行い、
隣接する第４〜第６のデータ線駆動回路の各データ線駆動回路のＦＲＣ処理回路が、
前記第２のＦＲＣ制御信号とｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行うことを特徴とする表示ドライバ。
【請求項８】
請求項７において、
前記第１〜第６のデータ線駆動回路の各データ線駆動回路が、
入力階調データに対応した階調値と所与の最大階調値又は最小階調値とを比較する比較回路を含み、
前記階調値と前記最大階調値又は最小階調値とが不一致であることを条件に、前記電圧選択回路が、前記入力階調データの上位（ｊ−１）ビットに対応した基準電圧を選択することを特徴とする表示ドライバ。
【請求項９】
複数の走査線と、
複数のデータ線と、
前記走査線及び前記データ線により特定される複数の画素と、
前記走査線を走査する走査ドライバと、
前記階調データに基づいて、前記データ線を駆動する請求項７又は８記載の表示ドライバとを含むことを特徴とする電気光学装置。
【請求項１０】
請求項９記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の駆動方法、表示ドライバ、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、所与のビット数の階調データに対応した各色成分のドットの輝度を時間差を設けて変更することで階調数をより多くするフレームレートコントロール（Frame Rate Control：ＦＲＣ）方式が、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には電気光学装置）の駆動方法に採用されている。
【０００３】
ＦＲＣ方式は、低コストで階調数を増加させることができる反面、ドットの輝度を低速なレートで変更すると「ちらつき」として見える。そのためＦＲＣ方式には、高速かつ高レートな輝度の変更が必要となり、消費電力の増大を招く傾向がある。また、各ドットの輝度の調整の仕方を定義するＦＲＣパターンの種類に依存して、高速なレートであっても、縞模様として見えたりすることがある。
【０００４】
そこで、このような画質の劣化を抑えつつ低消費電力でＦＲＣ方式によるＬＣＤパネルの駆動を実現する種々の技術が開示されている。例えば特許文献１には、１水平ライン前の階調データを記憶するラインメモリを用いて、現在の水平ラインの階調データと前の水平ラインの階調データの中間調ドットの分布に基づいて中間調データを生成し、オンデータ、オフデータ及び中間調データにより階調表現を実現する技術が開示されている。また例えば特許文献２には、各画素の輝度を調整するための状態記号を配置したステートテーブルを設け、出力データから除かれる入力データの下位ビットとステートテーブルにおける該入力データの画素位置に対応した状態記号とに基づいて、入力データに対応した出力データの画素の輝度を調整する技術が開示されている。更にまた例えば特許文献３には、下位ビットを用いてパルス幅変調又はパルス高さ変調法による階調表現を行い、上位ビットを用いてＦＲＣ方式による階調表現を行うＬＣＤパネルの駆動技術が開示されている。また例えば特許文献４には、液晶の印加電圧の極性を反転させる駆動パターンとＦＲＣパターンとの組み合わせを最適化することで、ＦＲＣ方式で駆動した場合に固定模様が発生することを防止する技術が開示されている。
【特許文献１】特開平５−２１０３５６号公報
【特許文献２】特開２０００−２３１３６８号公報
【特許文献３】特開２００３−８４７３２号公報
【特許文献４】特開２００５−１５７２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された技術では、前の水平ラインの階調データを記憶するためのラインメモリを設ける必要があり回路規模が増大する上、画質が中間調データに依存してしまい画質を向上させるために制御が複雑化するという問題がある。
【０００６】
また特許文献２に開示された技術では、市松模様以外のＦＲＣパターンを必要とする。更に特許文献３に開示された技術では、パルス幅変調又はパルス高さ変調法を行う必要があり、駆動法が複雑化する。従って、これらの技術では、回路規模の増大と消費電力の増加を招く。
【０００７】
更にまた特許文献４に開示された技術では、液晶の印加電圧の極性を反転させる駆動パターンとＦＲＣパターンとの組み合わせを最適化するため、画面全体の表示パターンの種類によって特定の模様が現れてしまう場合がある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路規模の増大を招くことなく、低消費電力で簡素な制御によりＦＲＣ（Frame Rate Control）方式により階調表示を行うための電気光学装置の駆動方法、表示ドライバ、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、
ｊ（ｊ≧２、ｊは整数）ビットの階調データの下位ｋ（ｊ＞ｋ＞０、ｋは整数）ビットのデータを用いたＦＲＣ（Frame Rate Control）方式により階調表示を行うための電気光学装置の駆動方法であって、
画素を構成する各ドットの階調データの下位ｋビットのデータに基づいてドットの位置の輝度を調整するための階調データのインクリメント処理を行うか否かを指定するＦＲＣパターンを、前記階調データの下位（ｋ＋１）ビット目のデータが０のときと前記階調データの下位（ｋ＋１）ビット目のデータが１のときとで異ならせ、
前記下位（ｋ＋１）ビット目のデータに応じて異なるＦＲＣパターンに従って前記インクリメント処理を行い、該インクリメント処理後の（ｊ−ｋ）ビットの階調データに基づいて前記電気光学装置を駆動する電気光学装置の駆動方法に関係する。
【００１０】
また本発明に係る電気光学装置の駆動方法では、
第１〜第Ｐ（Ｐ≧２ｋ、Ｐは整数）のＦＲＣパターンを用意し、
前記階調データの下位（ｋ＋１）ビット目のデータが０のときと前記階調データの下位（ｋ＋１）ビット目のデータが１のときとで異なるＦＲＣパターンを選択し、
選択されたＦＲＣパターンに従って前記インクリメント処理を行い、該インクリメント処理後の（ｊ−ｋ）ビットの階調データに基づいて前記電気光学装置を駆動することができる。
【００１１】
上記のいずれかの発明によれば、時間的にも空間的にも分散されたインクリメント処理が行われて画質の劣化を防ぐ市松模様のＦＲＣパターンを用いて例えばいわゆる斜めグラデーション画像の表示パターンであっても、インクリメント処理後において、画面全体で、輝度を高くする処理が行われた画素と輝度を低くする処理が行われた画素とが揃う事態を回避できるようになる。しかも、階調データの下位（ｋ＋１）ビット目のデータに応じてＦＲＣパターンを異ならせるだけで済むので、制御の簡素化を図ることができる。
【００１２】
また本発明に係る電気光学装置の駆動方法では、
前記下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいて前記インクリメント処理を行うように指定されたドットに対し、前記下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、前記インクリメント処理を行わないように指定され、
前記下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいて前記インクリメント処理を行わないように指定されたドットに対し、前記下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、前記インクリメント処理を行うように指定されていてもよい。
【００１３】
本発明によれば、ＦＲＣパターンを追加することなく、ＦＲＣパターンの要素データを反転させるだけで良いので、回路規模の増大を防ぐことができる。しかも、ＦＲＣにより階調表示するフレーム周期が長くなる事態を回避でき、画質の向上も図ることができる。
【００１４】
また本発明に係る電気光学装置の駆動方法では、
前記ＦＲＣパターンが、
前記インクリメント処理を行うか否かをドット毎に指定することができる。
【００１５】
また本発明に係る電気光学装置の駆動方法では、
ｋが１であり、
前記ＦＲＣパターンが、インクリメント処理を行うように指定されるドットとインクリメント処理を行わないように指定されるドットとが隣接する市松模様であってもよい。
【００１６】
また本発明に係る電気光学装置の駆動方法では、
前記ＦＲＣパターンが、
前記インクリメント処理を行うか否かを画素毎に指定することができる。
【００１７】
また本発明は、
電気光学装置の複数のデータ線のうち少なくとも第１〜第６のデータ線を駆動するための表示ドライバであって、
各データ線駆動回路が階調データに基づいて前記第１〜第６のデータ線の各データ線を駆動するための第１〜第６のデータ線駆動回路と、
垂直同期信号及び水平同期信号に基づいて変化し、互いに逆位相の第１及び第２のＦＲＣ制御信号を生成するＦＲＣ制御回路とを含み、
第ｉ（１≦ｉ≦５、ｉは整数）のデータ線が第（ｉ＋１）のデータ線に隣接する場合に、
前記第１〜第６のデータ線駆動回路の各データ線駆動回路が、
前記第１又は第２のＦＲＣ制御信号とｊ（ｊ≧２、ｊは整数）ビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行うＦＲＣ処理回路と、
複数の基準電圧の中から、前記インクリメント処理後の階調データのうち（ｊ−１）ビットの階調データに対応した基準電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された基準電圧を用いてデータ線を駆動する出力回路とを含み、
隣接する第１〜第３のデータ線駆動回路の各データ線駆動回路のＦＲＣ処理回路が、
前記第１のＦＲＣ制御信号とｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行い、
隣接する第４〜第６のデータ線駆動回路の各データ線駆動回路のＦＲＣ処理回路が、
前記第２のＦＲＣ制御信号とｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行う表示ドライバに関係する。
【００１８】
本発明によれば、例えばいわゆる斜めグラデーション画像の表示パターンであっても、ＦＲＣ処理後において、時間的にも空間的にも分散されたインクリメント処理が行われて画質の劣化を防ぐ市松模様のＦＲＣパターンを用いて、画面全体で、輝度を高くする処理が行われた画素と輝度を低くする処理が行われた画素とが揃う事態を回避できるようになるしかも、階調データの下位（ｋ＋１）ビット目のデータに応じてＦＲＣパターンを異ならせるだけで済むので、制御の簡素化を図ることができる。また、ＦＲＣパターンを追加することなく、ＦＲＣパターンの要素データを反転させるだけで良いので、回路規模の増大を防ぐことができる。しかも、ＦＲＣにより階調表示するフレーム周期が長くなる事態を回避でき、画質の向上も図ることができる。
【００１９】
また本発明に係る表示ドライバでは、
前記第１〜第６のデータ線駆動回路の各データ線駆動回路が、
入力階調データに対応した階調値と所与の最大階調値又は最小階調値とを比較する比較回路を含み、
前記階調値と前記最大階調値又は最小階調値とが不一致であることを条件に、前記電圧選択回路が、前記入力階調データの上位（ｊ−１）ビットに対応した基準電圧を選択することができる。
【００２０】
本発明によれば、比較回路を設け、階調データに応じて、いわゆる例外処理を行わせることで、インクリメント処理において、特定の階調データのときに発生する不要な処理結果に基づいて電気光学装置を駆動する事態を回避し、画質の劣化を防止できる。
【００２１】
また本発明は、
複数の走査線と、
複数のデータ線と、
前記走査線及び前記データ線により特定される複数の画素と、
前記走査線を走査する走査ドライバと、
前記階調データに基づいて、前記データ線を駆動する上記記載の表示ドライバとを含む電気光学装置に関係する。
【００２２】
本発明によれば、回路規模の増大を招くことなく、低消費電力で簡素な制御によりＦＲＣ方式により階調表示を行う電気光学装置を提供できる。
【００２３】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００２４】
本発明によれば、回路規模の増大を招くことなく、低消費電力で簡素な制御によりＦＲＣ方式により階調表示を行う電気光学装置を含む電子機器を提供できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２６】
１．  ＦＲＣ（Frame Rate Control)
図１に、ＦＲＣの原理的な説明図を示す。
【００２７】
ＦＲＣは、画素又は画素を構成するドットの輝度を時間差を設けて変更することで、少ないビットの数の階調データで、より多くの階調数で画像を表現する技術である。例えば、あるドットに着目した場合に、輝度が低い階調ＧＳ１のドットを表示した後に、輝度が高い階調ＧＳ２のドットを表示させる。こうすることで、そのドットを見る人に対し、階調ＧＳ１、ＧＳ２の中間の階調である階調ＧＳ３の輝度で表示されたように見せかけることができる。
【００２８】
このようにＦＲＣは、低コストで階調数を増加させることができる。その反面、階調ＧＳ１、ＧＳ２を低速で切り替えた場合、画像にいわゆる「ちらつき」が現れて画質の劣化を招く。従って、画質を向上させるには階調ＧＳ１、ＧＳ２を高速に切り替える必要があり、そのための付加回路による実装面積の増加や消費電力の増大を招くという欠点がある。
【００２９】
このようなＦＲＣを実現する場合、各画素又は各ドットの輝度の調整の仕方を定義するＦＲＣパターン（広義にはパターン）が用いられる。
【００３０】
図２に、ＦＲＣパターンの例の説明図を示す。
【００３１】
ここでは、いわゆる１ビットＦＲＣの処理例を示す。いわゆる「ちらつき」を無くすために、輝度を高くするドット（画素）と輝度を低くするドット（画素）が隣接する定義された、いわゆる市松模様のＦＲＣパターンが、画面全体に仮想的に配置される。以下では、ＦＲＣパターンの各要素を、輝度を高くするドット（画素）を斜線が施されない正方形で表し、輝度を低くするドット（画素）を斜線が施された正方形で表すものとする。なお、説明の便宜上、図２では２ドット×２ドットのＦＲＣパターンを示している。
【００３２】
そして、ＦＲＣパターンに従って各ドットの輝度を、時間差を設けて変更することで、中間階調を表現する。例えば、ドットＤＰ１に着目すると、階調データに応じて、輝度を高くする処理と輝度を低くする処理とが交互に行われる。またドットＤＰ２に着目すると、階調データに応じて、輝度を低くする処理と輝度を高くする処理とが交互に行われる。こうして、市松模様のＦＲＣパターンを時間差を設けて変更することで、時間的にも空間的にも、輝度を高くする処理が行われるドットと輝度を低くする処理が行われるドットとが分散され、「ちらつき」や縞模様が現れる等の画質の劣化を防止できるようになる。
【００３３】
なお、ＦＲＣは、画素を構成するドット単位で指定されたＦＲＣパターンに従って画素を構成するドット毎に処理してもよいが、画素単位で指定されたＦＲＣパターンに従って画素毎に処理するようにしてもよい。
【００３４】
図３に、ＦＲＣパターンを用いた処理の一例の説明図を示す。
【００３５】
まず、図示しないフレームメモリ（表示メモリ）に、例えば１画面分の画素（又は該画素を構成するドット）単位で階調データが保持されるものとする。図３では、水平方向及び垂直方向に並ぶ２画素×２画素を構成する画素ＤＰ１１、ＤＰ１２、ＤＰ２１、ＤＰ２２の各画素の階調データが、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２である。
【００３６】
そして、ＦＲＣパターンには、画素ＤＰ１１、ＤＰ１２、ＤＰ２１、ＤＰ２２の各画素に対して要素データＰＡＴ（Ｐ１１）、ＰＡＴ（Ｐ１２）、ＰＡＴ（Ｐ２１）、ＰＡＴ（Ｐ２２）が割り当てられている。即ち、例えば階調データがＰ１１である画素ＤＰ１１に対して、ＦＲＣパターンの要素データＰＡＴ（Ｐ１１）が割り当てられている。各要素データは、輝度を高くする処理を行うか、輝度を低くする処理を行うかを指定するためのデータである。以下では、輝度を高くする処理を指定する要素データを「明パターン」（＝１）、輝度を低くする処理を指定する要素データを「暗パターン」（＝０）とする。
【００３７】
ここで、画素ＤＰ１１、ＤＰ１２、ＤＰ２１、ＤＰ２２の各画素に対する、ＦＲＣパターンを用いた処理（インクリメント処理、広義にはＦＲＣ処理）後の階調データをＧＰ１１、ＧＰ１２、ＧＰ２１、ＧＰ２２とする。
【００３８】
図４に、インクリメント処理を含むＦＲＣ処理の一例を示す。
【００３９】
図４では、画素毎に行われるＦＲＣ処理例のフロー図を示す。まず、階調データＰｉ（ここで、ｉは１１、１２、２１、２２のいずれか）である画素に対応した要素データＰＡＴ（Ｐｉ）をＦＲＣパターンから読み出す。ここで、要素データＰＡＴ（Ｐｉ）が「明パターン」であるか否かが判別される（ステップＳ１０）。
【００４０】
ステップＳ１０において、要素データＰＡＴ（Ｐｉ）が「明パターン」であるとき（ステップＳ１０：Ｙ）、階調データＰｉが偶数データであるか否かが判別される（ステップＳ１１）。
【００４１】
ステップＳ１１において、階調データＰｉが偶数データであるとき（ステップＳ１１：Ｙ）、階調データＰｉの最下位ビット（ＬＳＢ）を削除したデータが、ＦＲＣ処理後の階調データＧＰｉとして生成される（ステップＳ１２）。例えば階調データＰｉの最下位ビットが０のとき、階調データＰｉが偶数データであると判別できる。
【００４２】
ステップＳ１０において、要素データＰＡＴ（Ｐｉ）が「暗パターン」であるとき（ステップＳ１０：Ｎ）、同様に階調データＰｉの最下位ビット（ＬＳＢ）を削除したデータが、ＦＲＣ処理後の階調データＧＰｉとして生成される（ステップＳ１２）。
【００４３】
ステップＳ１２では、ＦＲＣ処理後の階調データＧＰｉのビット数をＪとすると、階調データＰｉのビット数は（Ｊ−１）となる。そして、例えば２１種類のＦＲＣパターンを切り替えながら、階調表示が行われる。
【００４４】
一方、ステップＳ１１において、階調データＰｉが奇数データであるとき（ステップＳ１１：Ｎ）、インクリメント処理が行われる（ステップＳ１３）。例えば階調データＰｉの最下位ビットが１のとき、階調データＰｉが奇数データであると判別できる。インクリメント処理は、階調データＰｉの最下位ビットに１を加算する処理である。そして、インクリメント処理後は、ステップＳ１２に進む。
【００４５】
次に、図３及び図４に示した図に従い、いわゆる１ビットＦＲＣの具体的な処理例について説明する。
【００４６】
図５に、図３及び図４のＦＲＣの具体的な処理例の説明図を示す。
【００４７】
図５では、画素ＤＰ１１、ＤＰ１２、ＤＰ２１、ＤＰ２２の階調データＰ１１、Ｐ１２、Ｐ２１、Ｐ２２が、それぞれ１１、３、８、５である。そして、１ビットＦＲＣの処理のために互いに要素データが反転した関係にある市松模様のＦＲＣパターンＸ、Ｙが用意されている。ＦＲＣパターンＸでは、要素データＰＡＴ（Ｐ１１）が１（「明パターン」）、要素データＰＡＴ（Ｐ１２）が０（「暗パターン」）、要素データＰＡＴ（Ｐ２１）が１、要素データＰＡＴ（Ｐ２２）が０である。ＦＲＣパターンＹでは、要素データＰＡＴ（Ｐ１１）が０、要素データＰＡＴ（Ｐ１２）が１、要素データＰＡＴ（Ｐ２１）が０、要素データＰＡＴ（Ｐ２２）が１である。
【００４８】
まず、ＦＲＣパターンＸの場合を例に計算する。画素ＤＰ１１については、階調データＰ１１が１１（＝１０１１ｂ、ｂは２進数表示）、要素データＰＡＴ（Ｐ１１）が１であるため、インクリメント処理後の階調データＰ１１が１２（＝１１００ｂ）となる。そのため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ１１は６（＝１１０ｂ）となる。
【００４９】
画素ＤＰ１２については、階調データＰ１２が３（＝００１１ｂ）、要素データＰＡＴ（Ｐ１２）が０であるため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ１２は１（＝００１ｂ）となる。
【００５０】
画素ＤＰ２１については、階調データＰ２１が８（＝１０００ｂ）、要素データＰＡＴ（Ｐ２１）が０であるため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ２１は４（＝１００ｂ）となる。
【００５１】
画素ＤＰ２２については、階調データＰ２２が１５（＝１１１１ｂ）、要素データＰＡＴ（Ｐ２２）が１であるため、インクリメント処理後の階調データＰ２２が１６（＝１００００ｂ）となる。そのため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ２２は８（＝１０００ｂ）となる。
【００５２】
ＦＲＣパターンＹの場合も同様に計算できる。画素ＤＰ１１については、階調データＰ１１が１１（＝１０１１ｂ）、要素データＰＡＴ（Ｐ１１）が０であるため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ１１は５（＝１０１ｂ）となる。
【００５３】
画素ＤＰ１２については、階調データＰ１２が３（＝００１１ｂ）、要素データＰＡＴ（Ｐ１２）が１であるため、インクリメント処理後の階調データＰ１２が４（＝０１００ｂ）となる。そのため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ１２は２（＝０１０ｂ）となる。
【００５４】
画素ＤＰ２１については、階調データＰ２１が８（＝１０００ｂ）、要素データＰＡＴ（Ｐ２１）が１であるため、インクリメント処理後の階調データＰ２１が９（＝１００１ｂ）となる。そのため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ２１は４（＝１００ｂ）となる。
【００５５】
画素ＤＰ２２については、階調データＰ２２が１５（＝１１１１ｂ）、要素データＰＡＴ（Ｐ２２）が０であるため、ＬＳＢをカットしたＦＲＣ処理後の階調データＧＰ２２は７（＝１１１ｂ）となる。
【００５６】
こうして、ＦＲＣパターンＸに基づいて生成された各画素の階調データに基づいてＬＣＤパネルを駆動した後、所定の時間差を設けて、ＦＲＣパターンＹに基づいて生成された各画素の階調データに基づいてＬＣＤパネルを駆動する。その後、再びＦＲＣパターンＸに基づいて生成された各画素の階調データに基づいてＬＣＤパネルを駆動する。以上のように、ＦＲＣパターンＸ、Ｙで生成された各画素の階調データを交互に切り替えながらＬＣＤパネルを駆動することで、中間階調を表現でき、より階調数の多い階調表示を行うことができるようになる。
【００５７】
２．  ＦＲＣの弱点
ところで、上述のように、輝度を高くするＦＲＣ処理が行われる画素が、時間的にも空間的にも分散させることが望ましい。また輝度を低くするＦＲＣ処理が行われる画素が、時間的にも空間的にも分散させることが望ましい。
【００５８】
しかしながら、上述のように、画素の階調データを用いてＦＲＣ処理を行うため、画面の表示パターンによっては、同様のＦＲＣ処理が行われる画素が、時間的にも空間的にも分散させることが不可能となる場合がある。このような表示パターンに対してＦＲＣ処理を行うと、画面全体で、輝度を高くする処理が行われた画素と輝度を低くする処理が行われた画素とが揃い、点滅して見えてしまうことがある。
【００５９】
例えば横グラデーション画像の表示パターン、縦グラデーション画像の表示パターン、斜めグラデーション画像の表示パターンについて、それぞれＦＲＣ処理後の画像を考える。ここで横グラデーション画像とは、水平方向に各画素の階調値が高くなる方向（又は低くなる方向）に連続的に変化する画像をいう。また縦グラデーション画像とは、垂直方向に各画素の階調値が高くなる方向（又は低くなる方向）に連続的に変化する画像をいう。更に斜めグラデーション画像とは、水平方向及び垂直方向に各画素の階調値が高くなる方向（又は低くなる方向）に連続的に変化する画像をいう。
【００６０】
図６に、横グラデーション画像の表示パターンに対するＦＲＣ処理の説明図を示す。
【００６１】
図６では、横グラデーション画像（元画像）の表示パターンＤＩＳＰ１として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。即ち、図６において各画素の階調データが０、１、２、・・・、９の順に、水平方向に連続的に変化している。このような表示パターンＤＩＳＰ１に対し、互いに要素データが反転した関係にある市松模様のＦＲＣパターンＦＰ１、ＦＰ２を用いてＦＲＣ処理を行う場合を考える。ＦＲＣパターンＦＰ１、ＦＰ２では、斜線が施されない要素のデータが「明パターン」を示し、斜線が施された要素のデータが「暗パターン」を示す。
【００６２】
図６において、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ１を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ１、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ２を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ２とする。表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、ＦＲＣ処理が行われないことを示している。
【００６３】
このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２を用いて交互にＬＣＤパネルが駆動される。この際、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質の劣化を招くことがない。
【００６４】
図７に、縦グラデーション画像の表示パターンに対するＦＲＣ処理の説明図を示す。
【００６５】
図７では、縦グラデーション画像（元画像）の表示パターンＤＩＳＰ２として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。即ち、図７において各画素の階調データが０、１、２、・・・、９の順に、垂直方向に連続的に変化している。このような表示パターンＤＩＳＰ２に対し、互いに要素データが反転した関係にある市松模様のＦＲＣパターンＦＰ１、ＦＰ２を用いてＦＲＣ処理を行う場合を考える。
【００６６】
図７において、表示パターンＤＩＳＰ２に対してＦＲＣパターンＦＰ１を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ３、表示パターンＤＩＳＰ２に対してＦＲＣパターンＦＰ２を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ４とする。表示パターンＦＤＩＳＰ３、ＦＤＩＳＰ４においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、ＦＲＣ処理が行われないことを示している。
【００６７】
このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ３、ＦＤＩＳＰ４を用いて交互にＬＣＤパネルが駆動される。この際、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質の劣化を招くことがない。
【００６８】
以上のように横グラデーション画像や縦グラデーション画像の表示パターンについては、画質を劣化させることがない。ところが、斜めグラデーション画像の表示パターンについては、次のような問題がある。
【００６９】
図８に、斜めグラデーション画像の表示パターンに対するＦＲＣ処理の説明図を示す。
【００７０】
図８では、斜めグラデーション画像（元画像）の表示パターンＤＩＳＰ３として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。即ち、図８において各画素の階調データが０、１、２、・・・、９の順に、水平方向及び垂直方向に連続的に変化している。このような表示パターンＤＩＳＰ３に対し、互いに要素データが反転した関係にある市松模様のＦＲＣパターンＦＰ１、ＦＰ２を用いてＦＲＣ処理を行う場合を考える。
【００７１】
図８において、表示パターンＤＩＳＰ３に対してＦＲＣパターンＦＰ１を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ５、表示パターンＤＩＳＰ３に対してＦＲＣパターンＦＰ２を用いたＦＲＣ処理後の表示パターンをＦＤＩＳＰ６とする。表示パターンＦＤＩＳＰ５、ＦＤＩＳＰ６においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、ＦＲＣ処理が行われないことを示している。
【００７２】
このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ５、ＦＤＩＳＰ６を用いて交互にＬＣＤパネルが駆動される。この際、表示パターンＦＤＩＳＰ５では、画面全体において、輝度を高くする処理が行われた画素とＦＲＣ処理が施されない画素のみが存在し、表示パターンＦＤＩＳＰ６では、画面全体において、輝度を低くする処理が行われる画素とＦＲＣ処理が施されない画素のみが存在してしまう。従って、画面全体で、輝度を高くする処理が行われた画素と輝度を低くする処理が行われた画素とが揃い、点滅して見えてしまい、画質の劣化を招く。
【００７３】
このような事態を回避するため、ＦＲＣパターンを追加し、より多くの種類のＦＲＣパターンを用いて処理を行うことが考えられる。しかしながら、ＦＲＣにより階調表示するフレーム周期が長くなるばかりか、回路規模の増大や制御の複雑化を招く。
【００７４】
３．  本実施形態の説明
上記のような事態を回避するため、本実施形態では、ｊ（ｊ≧２、ｊは整数）ビットの階調データの下位ｋ（ｊ＞ｋ＞０、ｋは整数）ビットのデータを用いたＦＲＣ（Frame Rate Control）方式により電気光学装置を駆動して階調表示を行う場合に、画素を構成する各ドットの階調データの下位ｋビットのデータに基づいてドットの位置の輝度を調整するための階調データのインクリメント処理を行うか否かを画素又はドット毎に指定するＦＲＣパターンを、階調データの下位（ｋ＋１）ビット目のデータが０のときと階調データの下位（ｋ＋１）ビット目のデータが１のときとで異ならせる。そして、下位（ｋ＋１）ビット目のデータに応じて異なるＦＲＣパターンに従ってＦＲＣ処理を行い、該ＦＲＣ処理後の（ｊ−ｋ）ビットの階調データに基づいて電気光学装置を駆動する。
【００７５】
更に本実施形態では、第１〜第Ｐ（Ｐ≧２ｋ、Ｐは整数）のＦＲＣパターンを用意し、階調データの下位（ｋ＋１）ビット目のデータが０のときと階調データの下位（ｋ＋１）ビット目のデータが１のときとで異なるＦＲＣパターンを選択する。そして、選択されたＦＲＣパターンに従ってインクリメント処理を行い、該インクリメント処理後の（ｊ−ｋ）ビットの階調データに基づいて電気光学装置を駆動することが望ましい。
【００７６】
こうすることで、斜めグラデーション画像の表示パターンであっても、ＦＲＣ処理後において、時間的にも空間的にも分散されたインクリメント処理が行われて画質の劣化を防ぐ市松模様のＦＲＣパターンを用いて、画面全体で、輝度を高くする処理が行われた画素と輝度を低くする処理が行われた画素とが揃う事態を回避できるようになる。しかも、階調データの下位（ｋ＋１）ビット目のデータに応じてＦＲＣパターンを異ならせるだけで済むので、制御の簡素化を図ることができる。
【００７７】
また階調データの下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいてインクリメント処理を行うように指定されたドット（画素）に対し、階調データの下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、インクリメント処理を行わないように指定されることが望ましい。また、下位（ｋ＋１）ビット目のデータが０のときに選択されるＦＲＣパターンにおいてインクリメント処理を行わないように指定されたドット（画素）に対し、下位（ｋ＋１）ビット目のデータが１のときに選択されるＦＲＣパターンでは、インクリメント処理を行うように指定されることが望ましい。これにより、ＦＲＣパターンを追加することなく、ＦＲＣパターンの要素データを反転させるだけで良いので、回路規模の増大を防ぐことができる。しかも、ＦＲＣにより階調表示するフレーム周期が長くなる事態を回避でき、画質の向上も図ることができる。
【００７８】
ところで、ｋが１のとき、いわゆる１ビットＦＲＣに相当する。この場合には、ＦＲＣパターンが、インクリメント処理を行うように指定される画素とインクリメント処理を行わないように指定されるドット（画素）が隣接する市松模様であることが望ましい。
【００７９】
図９に、本実施形態のインクリメント処理を含むＦＲＣ処理の一例を示す。
【００８０】
図９において、図３と共通部分には同一符号を付し、適宜説明を省略する。まず、ＦＲＣ処理対象のドットの階調データＰｉ（ここで、ｉは１１、１２、２１、２２のいずれか）の下位（ｋ＋１）ビット目のデータが１であるか否かを判別する（ステップＳ２０）。
【００８１】
ステップＳ２０において、階調データＰｉの下位（ｋ＋１）ビット目のデータが０であるとき（ステップＳ２０：Ｎ）、本来のＦＲＣパターンを用意してステップＳ２２に進む。一方、ステップＳ２０において、階調データＰｉの下位（ｋ＋１）ビット目のデータが１であるとき（ステップＳ２０：Ｙ）、本来のＦＲＣパターンの要素データをすべて反転したＦＲＣパターンを用意して（ステップＳ２１）、ステップＳ２２に進む。
【００８２】
ここで、ｋが１のときの１ビットＦＲＣ方式の例にとれば、本来のＦＲＣパターンが図６〜図８のＦＲＣパターンＦＰ１である場合には、ステップＳ２１において用意すべきＦＲＣパターンは図６〜図８のＦＲＣパターンＦＰ２となる。また、本来のＦＲＣパターンが図６〜図８のＦＲＣパターンＦＰ２である場合には、ステップＳ２１において用意すべきＦＲＣパターンは図６〜図８のＦＲＣパターンＦＰ１となる。
【００８３】
続いて、ステップＳ２２では、要素データＰＡＴ（Ｐｉ）が「明パターン」であるか否かが判別される（ステップＳ２２）。
【００８４】
ステップＳ２２において、要素データＰＡＴ（Ｐｉ）が「明パターン」であるとき（ステップＳ２２：Ｙ）、階調データＰｉが偶数データであるか否かが判別される（ステップＳ２３）。
【００８５】
ステップＳ２３において、階調データＰｉが偶数データであるとき（ステップＳ２３：Ｙ）、階調データＰｉの最下位ビット（ＬＳＢ）を削除したデータが、ＦＲＣ処理後の階調データＧＰｉとして生成される（ステップＳ２４）。例えば階調データＰｉの最下位ビットが０のとき、階調データＰｉが偶数データであると判別できる。
【００８６】
ステップＳ２２において、要素データＰＡＴ（Ｐｉ）が「暗パターン」であるとき（ステップＳ２２：Ｎ）、同様に階調データＰｉの最下位ビット（ＬＳＢ）を削除したデータが、ＦＲＣ処理後の階調データＧＰｉとして生成される（ステップＳ２４）。
【００８７】
ステップＳ２４では、ＦＲＣ処理後の階調データＧＰｉのビット数をＪとすると、階調データＰｉのビット数は（Ｊ−１）となる。そして、例えば２１種類のＦＲＣパターンを切り替えながら、階調表示が行われる。
【００８８】
一方、ステップＳ２３において、階調データＰｉが奇数データであるとき（ステップＳ２３：Ｎ）、インクリメント処理が行われる（ステップＳ２５）。例えば階調データＰｉの最下位ビットが１のとき、階調データＰｉが奇数データであると判別できる。インクリメント処理は、階調データＰｉの最下位ビットに１を加算する処理である。そして、インクリメント処理後は、ステップＳ２４に進む。
【００８９】
以下では、本実施形態において、ｋが１である１ビットＦＲＣを行う場合に、階調データの下位２ビット目のデータに応じてＦＲＣパターンの要素データを反転させたときの処理例について説明する。
【００９０】
まず、横グラデーション画像の表示パターン、縦グラデーション画像の表示パターン、斜めグラデーション画像の表示パターンに対し、本実施形態におけるインクリメント処理を含むＦＲＣ処理を施した場合について説明する。
【００９１】
図１０に、横グラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図を示す。図１０において、図６と同一部分には同一符号を付し、適宜説明を省略する。
【００９２】
図１０では、横グラデーション画像（元画像）の表示パターンＤＩＳＰ１として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。
【００９３】
図１０において、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ１を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ１０、表示パターンＤＩＳＰ１に対してＦＲＣパターンＦＰ２を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ２０とする。表示パターンＦＤＩＳＰ１０、ＦＤＩＳＰ２０においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、インクリメント処理を含むＦＲＣ処理が行われないことを示している。なお、図１０では、図６のＦＲＣ処理後の表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２を比較例として示している。
【００９４】
本実施形態においても、このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ１０、ＦＤＩＳＰ２０を用いて交互にＬＣＤパネルが駆動される。この際、表示パターンＦＤＩＳＰ１、ＦＤＩＳＰ２を用いる比較例と同様に、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質の劣化を招くことがない。
【００９５】
図１１に、縦グラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図を示す。図１１において、図７と同一部分には同一符号を付し、適宜説明を省略する。
【００９６】
図１１では、縦グラデーション画像（元画像）の表示パターンＤＩＳＰ２として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。
【００９７】
図１１において、表示パターンＤＩＳＰ２に対してＦＲＣパターンＦＰ１を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ１１、表示パターンＤＩＳＰ２に対してＦＲＣパターンＦＰ２を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ２１とする。表示パターンＦＤＩＳＰ１１、ＦＤＩＳＰ２１においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、インクリメント処理を含むＦＲＣ処理が行われないことを示している。なお、図１１では、図７のＦＲＣ処理後の表示パターンＦＤＩＳＰ３、ＦＤＩＳＰ４を比較例として示している。
【００９８】
本実施形態においても、このようなＦＲＣ処理後の表示パターンＦＤＩＳＰ１１、ＦＤＩＳＰ２１を用いて交互にＬＣＤパネルが駆動される。この際、表示パターンＦＤＩＳＰ３、ＦＤＩＳＰ４を用いる比較例と同様に、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質の劣化を招くことがない。
【００９９】
図１２に、斜めグラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図を示す。図１２において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１００】
図１２では、斜めグラデーション画像（元画像）の表示パターンＤＩＳＰ３として、水平方向及び垂直方向に並ぶ１０画素×１０画素の画像を示している。
【０１０１】
図１２において、表示パターンＤＩＳＰ３に対してＦＲＣパターンＦＰ１を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ１２、表示パターンＤＩＳＰ３に対してＦＲＣパターンＦＰ２を用いたインクリメント処理を含むＦＲＣ処理後の表示パターンをＦＤＩＳＰ２２とする。表示パターンＦＤＩＳＰ１２、ＦＤＩＳＰ２２においても、各画素の階調データを示し、輝度を低くする処理が行われた画素の階調データを四角で囲み、輝度を高くする処理が行われた画素の階調データを丸で囲んで示している。なお、四角でも丸でも囲まれていない階調データは、ＦＲＣ処理が行われないことを示している。
【０１０２】
このようなインクリメント処理を含むＦＲＣ処理後の表示パターンＦＤＩＳＰ１２、ＦＤＩＳＰ２２を用いて交互にＬＣＤパネルが駆動される。この際、表示パターンＦＤＩＳＰ５、ＦＤＩＳＰ６を用いる比較例とは異なり、画面全体において、輝度を高くする処理が行われた画素と輝度を低くする処理が行われる画素が、時間的にも空間的にも分散されるため、画質の劣化を招くことがない。
【０１０３】
以上のように本実施形態によれば、ＦＲＣパターンを追加することなく、簡素な構成で斜めグラデーション画像の表示パターンについても画質を劣化させないＦＲＣを実現させることが可能となる。
【０１０４】
４．  電気光学装置の駆動への適用例
次に本実施形態におけるＦＲＣ方式による駆動方法を、電気光学装置に適用する例について説明する。
【０１０５】
４．１  液晶表示装置
図１３に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても適用できる。
【０１０６】
液晶表示装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【０１０７】
ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【０１０８】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【０１０９】
液晶表示装置１０は、データドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。データドライバ３０は、いわゆる１ビットＦＲＣ方式で、階調データに基づいて、ＬＣＤパネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。
【０１１０】
液晶表示装置１０は、ゲートドライバ（走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０の走査線ＧＬ１〜ＧＬＭを走査する。
【０１１１】
液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、データ線の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバ３０のロジック部の電圧を生成する。
【０１１２】
また電源回路１００は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【０１１３】
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【０１１４】
液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、データドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【０１１５】
なお図１３では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。
【０１１６】
また、データドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【０１１７】
更にまた、データドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図１４では、ＬＣＤパネル２０上に、データドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のデータ線と、複数の走査線と、複数の走査線の各走査線及び複数のデータ線の各データ線とに接続された複数のスイッチ素子と、複数のデータ線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【０１１８】
４．２  ゲートドライバ
図１５に、図１３のゲートドライバ３２の構成例を示す。
【０１１９】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【０１２０】
シフトレジスタ４０は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【０１２１】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【０１２２】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【０１２３】
４．３  データドライバ（表示ドライバ）
図１６に、図１３のデータドライバ３０の構成例のブロック図を示す。
【０１２４】
データドライバ３０は、ラインラッチ５４、ＦＲＣ制御回路５６、ＦＲＣ回路５８、基準電圧発生回路６０、ＤＡＣ（Digital/Analog Converter）（広義にはデータ電圧生成回路）６２、出力バッファ６４を含む。
【０１２５】
データドライバ３０には、画素単位（又は１ドット単位）でシリアルに階調データが入力される。この階調データは、ドットクロック信号ＤＣＬＫに同期して入力される。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【０１２６】
シフトレジスタ５０は、各フリップフロップが各データ線に対応して設けられる複数のフリップフロップを含む。複数のフリップフロップの各フリップフロップは、直列に接続されている。即ち、複数のフリップフロップの各フリップフロップのデータ入力端子には前段のフリップフロップのデータ出力端子が接続される。そして、初段のフリップフロップのデータ入力端子には、データ取込指示信号ＥＩＯが入力される。各フリップフロップのクロック入力端子には、共通にドットクロック信号ＤＣＬＫが供給される。そのため、複数のフリップフロップは、ドットクロック信号ＤＣＬＫの変化点に同期してデータ取込指示信号ＥＩＯをシフトしていく。
【０１２７】
データラッチ５２は、各レジスタが各データ線に対応して設けられ１ドット分の階調データを保持する複数のレジスタを含む。複数のレジスタの各レジスタは、上記のようにシリアルに階調データが供給されるバスに共通に接続される。また各レジスタには、シフトレジスタ５０を構成する複数のフリップフロップの各フリップフロップのデータ出力端子からのシフト出力が入力される。そして各レジスタは、シフト出力の変化点に同期してバス上の階調データを取り込むようになっている。データラッチ５２の複数のレジスタが、シフトレジスタ５０を構成する複数のフリップフロップの最終段のフリップフロップからのシフト出力に基づいてバス上の階調データを取り込んだとき、データラッチ５２は、一水平走査分の階調データを取り込むようになっている。
【０１２８】
ラインラッチ５４は、データラッチ５２にラッチされた一水平走査分の階調データを、水平同期信号ＬＰの変化タイミングでラッチする。ラインラッチ５４もまた、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、データラッチ５２の複数のレジスタの各レジスタに保持された階調データが取り込まれる。
【０１２９】
ＦＲＣ制御回路５６は、１ビットＦＲＣ方式を実現するためのＦＲＣ制御信号を生成し、該ＦＲＣ制御信号をＦＲＣ回路５８に供給する。より具体的には、ＦＲＣ制御回路５６は、垂直同期信号ＦＲ水平同期信号ＬＰ及びドットクロック信号ＤＣＬＫに基づいてＦＲＣ制御信号を生成する。またＦＲＣ制御回路５６は、リセット信号ＸＲＥＳにより初期化される。
【０１３０】
ＦＲＣ回路５８は、ＦＲＣ制御回路５６からのＦＲＣ制御信号に基づいて、ラインラッチ５４からの各データ線に対応した階調データに対して行ったインクリメント処理を含むＦＲＣ処理後のデータを出力データとして出力したり、該階調データに対してインクリメント処理を含むＦＲＣ処理を行わないでそのまま出力データとして出力したりする。ＦＲＣ回路５８は、ｊビットの階調データに対して１ビットＦＲＣ方式を採用するため、出力データのビット数は（ｊ−１）ビットとなる。
【０１３１】
基準電圧発生回路６０は、各基準電圧が各階調データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路６０は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間に、各基準電圧が各階調データに対応する複数の階調電圧を生成する。階調データのビット数が（ｊ−１）の場合、基準電圧発生回路６０は、２（ｊ−１）＋１種類の基準電圧を生成する。このような基準電圧発生回路６０は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路の複数の分割ノードの電圧をそれぞれ基準電圧として出力させる。
【０１３２】
ＤＡＣ６２は、ＦＲＣ回路５８からの出力データに対応した基準電圧をデータ線毎に生成する。より具体的には、ＤＡＣ６２は、基準電圧発生回路６０によって生成された２（ｊ−１）＋１種類の複数の基準電圧の中から、ＦＲＣ回路５８からの出力データに対応した基準電圧を選択し、該基準電圧を出力する。
【０１３３】
出力バッファ６４は、各出力線がＬＣＤパネル２０の各データ線に接続される複数の出力線を駆動する。より具体的には、出力バッファ６４は、ＤＡＣ６２によって出力線毎に出力された基準電圧に基づいて、各出力線を駆動する。
【０１３４】
なお、図１６では、いわゆるフレームメモリを内蔵しないデータドライバについて説明するが、フレームメモリを内蔵するものであっても本実施形態の内容が限定されるものではない。
【０１３５】
このようなデータドライバ３０において、ＦＲＣ回路５８は、各ＦＲＣ処理回路が各出力線に対応して設けられ階調データに対してＦＲＣ処理を行う第１〜第ＮのＦＲＣ処理回路７０１〜７０Ｎを含む。第１〜第ＮのＦＲＣ処理回路７０１〜７０Ｎは、それぞれ同じ構成を有している。
【０１３６】
またデータドライバ３０において、ＤＡＣ６２は、各データ電圧セレクタ（広義には電圧選択回路）が各出力線に対応して設けられＦＲＣ処理回路からの出力データに対応した基準電圧を選択する第１〜第Ｎのデータ電圧セレクタ（広義には第１〜第Ｎの電圧選択回路）７２１〜７２Ｎを含む。第１〜第Ｎのデータ電圧セレクタ７２１〜７２Ｎは、それぞれ同じ構成を有している。
【０１３７】
更にデータドライバ３０において、出力バッファ６４は、各出力回路が各出力線に対応して設けられる第１〜第Ｎの出力回路７４１〜７４Ｎを含む。第１〜第Ｎの出力回路７４１〜７４Ｎは、それぞれ同じ構成を有している。各出力回路は、各データ電圧セレクタにおいて選択された基準電圧に基づいてデータ線を駆動する。各出力回路は、ボルテージフォロワ接続された演算増幅器や、ＣＭＯＳバッファ回路等により構成できる。
【０１３８】
そしてデータドライバ３０は、出力線毎に第１〜第Ｎのデータ線駆動回路ＤＤ１〜ＤＤＮを含む。第ｒ（１≦ｒ≦Ｎ、ｒは整数）のデータ線駆動回路ＤＤｒは、第ｒのＦＲＣ処理回路７０ｒ、第ｒのデータ電圧セレクタ７２ｒ、第ｒの出力回路７４ｒを含む。
【０１３９】
図１７に、図１６のＦＲＣ制御回路及び第１〜第Ｎのデータ線駆動回路ＤＤ１〜ＤＤＮの説明図を示す。但し、図１７において、階調データのビット数ｊが６である場合を示している。従って、基準電圧発生回路６０は、２（６−１）＋１類の基準電圧Ｖ０〜Ｖ３２を生成し、基準電圧Ｖ０〜Ｖ３２が第１〜第Ｎのデータ電圧セレクタ７２１〜７２Ｎに共通に供給される。
【０１４０】
ＦＲＣ制御回路５６は、第１のＦＲＣ制御信号ＦＲＣ＿Ａ及び第２のＦＲＣ制御信号ＦＲＣ＿Ｂを生成する。より具体的には、ＦＲＣ制御回路５６は、垂直同期信号ＦＲ及び水平同期信号ＬＰに基づいて変化し、互いに逆位相の第１及び第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂを生成する。そしてＦＲＣ制御回路５６は、第１〜第ＮのＦＲＣ処理回路７０１〜７０Ｎの各ＦＲＣ処理回路に、第１のＦＲＣ制御信号ＦＲＣ＿Ａ又は第２のＦＲＣ制御信号ＦＲＣ＿Ｂを供給する。
【０１４１】
ここで、データ線ＤＬ１〜ＤＬ６を駆動する第１〜第６のデータ線駆動回路ＤＤ１〜ＤＤ６に着目する。このとき、データ線ＤＬｉ（１≦ｉ≦５、ｉは整数）（第ｉのデータ線）がデータ線ＤＬ（ｉ＋１）（第（ｉ＋１）のデータ線）に隣接する。データ線ＤＬ１、ＤＬ４は、例えばＲＧＢのうち第１の色成分であるＲ成分の画素電極に接続されることになる。データ線ＤＬ２、ＤＬ５は、例えばＲＧＢのうち第２の色成分であるＧ成分の画素電極に接続されることになる。データ線ＤＬ３、ＤＬ６は、例えばＲＧＢのうち第３の色成分であるＢ成分の画素電極に接続されることになる。
【０１４２】
第１〜第６のデータ線駆動回路ＤＤ１〜ＤＤ６の各データ線駆動回路のＦＲＣ処理回路は、第１又は第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂとｊビットの階調データのうち下位２（＝ｋ＋１）ビットのデータとに基づいて階調データのインクリメント処理を行う。また各データ線駆動回路のデータ電圧セレクタは、２５＋１種類の基準電圧Ｖ０〜Ｖ３２（複数の基準電圧）の中から、インクリメント処理後の階調データのうち５（＝（ｊ−１））ビットの階調データ（例えばＶ３１）又は該階調データより１階調だけ上、又は下の階調データ（例えばＶ３２）に対応した基準電圧を選択する。また各データ線駆動回路の出力回路は、データ電圧セレクタによって選択された基準電圧を用いてデータ線を駆動する。
【０１４３】
そして、隣接する第１〜第３のデータ線駆動回路ＤＤ１〜ＤＤ３の各データ線駆動回路のＦＲＣ処理回路が、第１のＦＲＣ制御信号ＦＲＣ＿Ａとｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行う。更に、隣接する第４〜第６のデータ線駆動回路ＤＤ４〜ＤＤ６の各データ線駆動回路のＦＲＣ処理回路が、第２のＦＲＣ制御信号ＦＲＣ＿Ｂとｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行う。
【０１４４】
なお第７〜９のデータ線駆動回路ＤＤ７〜ＤＤ９の各データ線駆動回路のＦＲＣ処理回路は、第１のＦＲＣ制御信号ＦＲＣ＿Ａとｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行う。また、隣接する第１０〜第１２のデータ線駆動回路ＤＤ１０〜ＤＤ１２の各データ線駆動回路のＦＲＣ処理回路は、第２のＦＲＣ制御信号ＦＲＣ＿Ｂとｊビットの階調データのうち下位２ビットのデータとに基づいて階調データのインクリメント処理を行う。以下、同様に、隣接する３つのデータ線駆動回路毎に、第１及び第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂが交互にＦＲＣ処理回路に供給される。
【０１４５】
以上のように構成することで、水平方向に、３ドットで構成される１画素単位でＦＲＣ方式によりＬＣＤパネル２０を駆動できるようになる。
【０１４６】
図１８に、図１６のＦＲＣ制御回路５６の構成例の回路図を示す。
【０１４７】
このＦＲＣ制御回路５６は、リセット信号ＸＲＥＳがＬレベルのときに初期化されるＤフリップフロップＤＦＦ１、ＤＦＦ２と、垂直同期信号ＦＲ又は水平同期信号ＬＰにより選択制御されるセレクタＳＥＬ１〜ＳＥＬ３を含む。ＤフリップフロップＤＦＦ１、ＤＦＦ２のクロック入力端子Ｃには、ドットクロック信号ＤＣＬＫが入力される。従って、ドットクロック信号ＤＣＬＫがＨレベルのとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２は、データ入力端子Ｄの入力信号を取り込み、該入力信号の論理レベルと同じ論理レベルの信号をデータ出力端子Ｑから出力すると共に、該入力信号の論理レベルと異なる論理レベルの信号を反転データ出力端子ＸＱから出力する。なおＤフリップフロップＤＦＦ１、ＤＦＦ２は、ドットクロック信号ＤＣＬＫがＨレベルからＬレベルに変化した時点のデータ入力端子Ｄの入力信号を保持し、保持した信号をデータ出力端子Ｑ及び反転データ出力端子ＸＱから出力する。
【０１４８】
垂直同期信号ＦＲがＨレベルのとき、セレクタＳＥＬ１は、ＤフリップフロップＤＦＦ１のデータ出力端子Ｑの信号レベルを、該ＤフリップフロップＤＦＦ１のデータ入力端子Ｄに伝達する。また垂直同期信号ＦＲがＬレベルのとき、セレクタＳＥＬ１は、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号レベルを、該ＤフリップフロップＤＦＦ１のデータ入力端子Ｄに伝達する。
【０１４９】
水平同期信号ＬＰがＨレベルのとき、セレクタＳＥＬ２は、ＤフリップフロップＤＦＦ２のデータ出力端子Ｑの信号レベルをセレクタＳＥＬ３に伝達する。水平同期信号ＬＰがＬレベルのとき、セレクタＳＥＬ２は、ＤフリップフロップＤＦＦ２の反転データ出力端子ＸＱの信号レベルをセレクタＳＥＬ３に伝達する。
【０１５０】
垂直同期信号ＦＲがＨレベルのとき、セレクタＳＥＬ３は、セレクタＳＥＬ２の出力の信号レベルを、ＤフリップフロップＤＦＦ２のデータ入力端子Ｄに伝達する。垂直同期信号ＦＲがＬレベルのとき、セレクタＳＥＬ３は、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号レベルを、ＤフリップフロップＤＦＦ２のデータ入力端子Ｄに伝達する。
【０１５１】
このようなＦＲＣ制御回路５６では、ＤフリップフロップＤＦＦ２のデータ出力端子Ｑの信号が第１のＦＲＣ制御信号ＦＲＣ＿Ａとして出力され、ＤフリップフロップＤＦＦ２の反転データ出力端子ＸＱの信号が第２のＦＲＣ制御信号ＦＲＣ＿Ｂとして出力される。
【０１５２】
図１９に、図１８のＦＲＣ制御回路５６の動作例のタイミング図を示す。
【０１５３】
図１９では、リセット信号ＸＲＥＳが一旦Ｌレベルに変化した後Ｈレベルに変化し、その後Ｈレベルの状態が続いているものとする。
【０１５４】
このとき、ドットクロック信号ＤＣＬＫが周期的に変化している状態で、垂直同期信号ＦＲがＨレベルからＬレベルに変化すると、セレクタＳＥＬ１はＨレベルの信号をＤフリップフロップＤＦＦ１のデータ入力端子Ｄに伝達し、垂直同期信号ＦＲがＨレベルに変化した後もＤフリップフロップＤＦＦ１のデータ出力端子ＱからはＨレベルの信号が出力される。そして、再び、垂直同期信号ＦＲがＨレベルからＬレベルに変化すると、セレクタＳＥＬ１はＬレベルの信号をＤフリップフロップＤＦＦ１のデータ入力端子Ｄに伝達し、垂直同期信号ＦＲがＨレベルに変化した後もＤフリップフロップＤＦＦ１のデータ出力端子ＱからはＬレベルの信号が出力される。
【０１５５】
このようにＦＲＣ制御回路５６では、セレクタＳＥＬ１及びＤフリップフロップＤＦＦ１により、１垂直走査期間ごとに論理レベルが反転する信号が、ＤフリップフロップＤＦＦ１のデータ出力端子Ｑから出力される。
【０１５６】
従って、垂直同期信号ＦＲ及び水平同期信号ＬＰがＨレベルからＬレベルに変化すると、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号がＤフリップフロップＤＦＦ２のデータ入力端子Ｄに伝達される。この信号が、第１のＦＲＣ制御信号ＦＲＣ＿Ａとして出力される。そのため、垂直同期信号ＦＲ及び水平同期信号ＬＰがＨレベルからＬレベルに変化し再びＨレベルに戻るとき、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号がＬレベルの場合、第１のＦＲＣ制御信号ＦＲＣ＿ＡがＬレベル、第２のＦＲＣ制御信号ＦＲＣ＿ＢがＨレベルとなる（ＴＧ１）。
【０１５７】
次に、垂直同期信号ＦＲがＨレベルのまま水平同期信号ＬＰがＬレベルに変化しＨレベルに戻るとき、ＤフリップフロップＤＦＦ２のデータ入力端子Ｄには、その反転データ出力端子ＸＱからのＨレベルの信号が伝達される。従って、第１のＦＲＣ制御信号ＦＲＣ＿ＡがＨレベル、第２のＦＲＣ制御信号ＦＲＣ＿ＢがＬレベルとなる（ＴＧ２）。これ以降、垂直同期信号ＦＲがＨレベルのまま水平同期信号ＬＰがＬレベルに変化してＨレベルに戻るたびに、第１のＦＲＣ制御信号ＦＲＣ＿Ａ（第２のＦＲＣ制御信号ＦＲＣ＿Ｂ）の論理レベルが反転する。
【０１５８】
そして、垂直同期信号ＦＲ及び水平同期信号ＬＰがＨレベルからＬレベルに変化すると、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号の論理レベルは、直前の垂直走査期間における論理レベルと反転したものとなる。従って、次の垂直走査期間では、ＤフリップフロップＤＦＦ１の反転データ出力端子ＸＱの信号がＨレベルとなり、第１のＦＲＣ制御信号ＦＲＣ＿ＡがＨレベル、第２のＦＲＣ制御信号ＦＲＣ＿ＢがＬレベルとなる（ＴＧ３）。そして、同様に、垂直同期信号ＦＲがＨレベルのまま水平同期信号ＬＰがＬレベルに変化してＨレベルに戻るたびに、第１のＦＲＣ制御信号ＦＲＣ＿Ａ（第２のＦＲＣ制御信号ＦＲＣ＿Ｂ）の論理レベルが反転する。
【０１５９】
このような第１及び第２のＦＲＣ制御信号ＦＲＣ＿Ａ、ＦＲＣ＿Ｂを用いることで、垂直方向に「明パターン」と「暗パターン」とを切り替えるＦＲＣ方式を実現できるようになる。
【０１６０】
図２０に、図１７の第１のデータ線駆動回路ＤＤ１の構成例を示す。
【０１６１】
図２０では第１のデータ線駆動回路ＤＤ１の構成例を示すが、第２〜第Ｎのデータ線駆動回路ＤＤ２〜ＤＤＮについても同様の構成である。但し、図１７に示すように、第１〜第３のデータ線駆動回路ＤＤ１〜ＤＤ３には第１のＦＲＣ制御信号ＦＲＣ＿Ａが供給されている一方、第４〜第６のデータ線駆動回路ＤＤ４〜ＤＤ６には第２のＦＲＣ制御信号ＦＲＣ＿Ｂが供給される。
【０１６２】
図２０において、第１のＦＲＣ処理回路７０１は、排他的論理和回路ＥＸＯＲ１１、ＥＸＯＲ２１、論理積回路ＡＮＤ１１、インクリメント回路ＩＮＣＣ１、比較回路ＣＭＰ１を含む。第１のＦＲＣ処理回路７０１には、第１のＦＲＣ制御信号ＦＲＣ＿Ａ、６ビットの階調データＤ５〜Ｄ０が入力される。排他的論理和回路ＥＸＯＲ１１は、６ビットの階調データＤ５〜Ｄ０の最下位ビットのデータＤ０と、第１のＦＲＣ制御信号ＦＲＣ＿Ａとの排他的論理和演算を行う。排他的論理和回路ＥＸＯＲ２１は、６ビットの階調データＤ５〜Ｄ０のうち下位２ビット目のデータＤ１と、排他的論理和回路ＥＸＯＲ１１の出力との排他的論理和演算を行う。論理積回路ＡＮＤ１１は、６ビットの階調データＤ５〜Ｄ０の最下位ビットのデータＤ０と、排他的論理和回路ＥＸＯＲ２１の出力との論理積演算を行い、その結果をインクリメント制御信号Ｉｎｃとして出力する。
【０１６３】
図２１に、図２０のインクリメント制御信号Ｉｎｃの説明図を示す。
【０１６４】
図２１に示すように、階調データの最下位ビットのデータＤ０が０のときは、インクリメント制御信号ＩｎｃはＬレベルとなる。階調データの最下位ビットのデータＤ０が１のとき、該階調データの下位２ビット目のデータＤ１が０のときは、第１のＦＲＣ制御信号ＦＲＣ＿Ａに応じてインクリメント制御信号Ｉｎｃを出力する。そして、階調データの最下位ビットのデータＤ０が１のとき、該階調データの下位２ビット目のデータＤ１が１のときは、該データＤ１が０のときと異なりインクリメント制御信号Ｉｎｃを反転させて出力する。
【０１６５】
こうすることで、ＦＲＣパターンを、階調データの下位２ビット目のデータが０のときと階調データの下位２ビット目のデータが１のときとで異ならせることができる。
【０１６６】
インクリメント回路ＩＮＣＣ１は、インクリメント制御信号ＩｎｃがＨレベルのとき、６ビットの階調データＤ５〜Ｄ０をインクリメントしてインクリメントデータＳＵＭ５〜ＳＵＭ０を出力する。またインクリメント回路ＩＮＣＣ１は、インクリメント制御信号ＩｎｃがＬレベルのとき、６ビットの階調データＤ５〜Ｄ０をそのままインクリメントデータＳＵＭ５〜ＳＵＭ０として出力する。インクリメントデータＳＵＭ５〜ＳＵＭ０のうち、上位５ビットのインクリメントデータＳＵＭ５〜ＳＵＭ１が第１のデータ電圧セレクタ７２１に供給される。
【０１６７】
第１のデータ電圧セレクタ７２１は、基準電圧Ｖ０〜Ｖ３２のうち、インクリメントデータＳＵＭ５〜ＳＵＭ１により表される階調値に対応した基準電圧を選択し、第１の出力回路７４１に出力する。
【０１６８】
ところで、第１のＦＲＣ処理回路７０１では、比較回路ＣＭＰ１が、６ビットの階調データＤ５〜Ｄ０と、所与の最大階調値又は最小階調値とを比較する。図２０では、最大階調値として６３が比較回路ＣＭＰ１に供給される。比較回路ＣＭＰ１は、６ビットの階調データＤ５〜Ｄ０により表される階調値が最大階調値と一致したとき第１のデータ電圧セレクタ７２１に対して一致検出パルスを出力し、第１のデータ電圧セレクタ７２１は、基準電圧Ｖ０〜Ｖ３２のうち最大階調値と対応した基準電圧（例えば基準電圧Ｖ３２）を出力する。従って、第１のデータ電圧セレクタ７２１は、６ビットの階調データＤ５〜Ｄ０により表される階調値が最大階調値とが不一致であることを条件に、階調データの上位５ビットのデータＤ５〜Ｄ１に対応した基準電圧を選択するということができる。
【０１６９】
なお、比較回路ＣＭＰ１は、６ビットの階調データＤ５〜Ｄ０により表される階調値と最小階調値と比較するように構成しても良い。この場合、比較回路ＣＭＰ１は、６ビットの階調データＤ５〜Ｄ０により表される階調値と最小階調値とが一致したとき、第１のデータ電圧セレクタ７２１は、基準電圧Ｖ０〜Ｖ３２のうち最小階調値と対応した基準電圧（例えば基準電圧Ｖ０）を出力する。
【０１７０】
以上のような比較回路ＣＭＰ１を設け、階調データに応じて、いわゆる例外処理を行わせることで、インクリメント処理において、特定の階調データのときに発生する不要な処理結果に基づいてＬＣＤパネル２０を駆動する事態を回避し、画質の劣化を防止できる。
【０１７１】
第１の出力回路７４１は、ボルテージフォロワ接続された演算増幅器により構成され、第１のデータ電圧セレクタ７２１からの電圧に基づいてデータ線ＤＬ１を駆動する。
【０１７２】
以上のように、本実施形態によれば、ＦＲＣパターンを追加することなく、簡素な構成で斜めグラデーション画像の表示パターンについても画質を劣化させないＦＲＣを実現させる表示ドライバを提供できるようになる。
【０１７３】
５．  電子機器への適用例
図２２に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２２において、図１３又は図１４と同一部分には同一符号を付し、適宜説明を省略する。
【０１７４】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１７５】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、データドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数の走査線、複数のデータ線、複数の画素を含む。
【０１７６】
表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１７７】
電源回路１００は、データドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１７８】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、データドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０１７９】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１８０】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０１８１】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。また本実施形態では、主にｋが１の場合の１ビットＦＲＣについて説明したが、本発明はこれに限定されるものではない。
【０１８２】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１８３】
【図１】ＦＲＣの原理的な説明図。
【図２】ＦＲＣパターンの例の説明図。
【図３】ＦＲＣパターンを用いた処理の一例の説明図。
【図４】ＦＲＣ処理の一例を示す図。
【図５】図３及び図４のＦＲＣの具体的な処理例の説明図。
【図６】横グラデーション画像の表示パターンに対するＦＲＣ処理の説明図。
【図７】縦グラデーション画像の表示パターンに対するＦＲＣ処理の説明図。
【図８】斜めグラデーション画像の表示パターンに対するＦＲＣ処理の説明図。
【図９】本実施形態のＦＲＣ処理の一例を示す図。
【図１０】横グラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図。
【図１１】縦グラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図。
【図１２】斜めグラデーション画像の表示パターンに対する本実施形態のＦＲＣ処理の説明図。
【図１３】本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す図。
【図１４】本実施形態におけるアクティブマトリックス型の液晶表示装置の他の構成の概要を示す図。
【図１５】図１３の走査ドライバの構成例を示す図。
【図１６】図１３のデータドライバの構成例のブロック図。
【図１７】図１６のＦＲＣ制御回路及び第１〜第Ｎのデータ線駆動回路の説明図。
【図１８】図１６のＦＲＣ制御回路の構成例の回路図。
【図１９】図１８のＦＲＣ制御回路の動作例のタイミング図。
【図２０】図１７の第１のデータ線駆動回路の構成例を示す図。
【図２１】図２０のインクリメント制御信号の説明図。
【図２２】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１８４】
１０  液晶表示装置、  ２０  ＬＣＤパネル、  ３０  データドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ４０、５０  シフトレジスタ、
４２  レベルシフタ、  ４４、６４  出力バッファ、  ５２  データラッチ、
５４  ラインラッチ、  ５６  ＦＲＣ制御回路、  ５８  ＦＲＣ回路、
６０  基準電圧発生回路、  ６２  ＤＡＣ、
７０１〜７０Ｎ  第１〜第ＮのＦＲＣ処理回路、
７２１〜７２Ｎ  第１〜第Ｎのデータ電圧セレクタ、
７４１〜７４Ｎ  第１〜第Ｎの出力回路、  １００  電源回路、
ＤＣＬＫ  ドットクロック信号、  ＤＤ１〜ＤＤＮ  第１〜第Ｎのデータ線駆動回路、
ＦＲＣ＿Ａ  第１のＦＲＣ制御信号、  ＦＲＣ＿Ｂ  第２のＦＲＣ制御信号、
ＬＰ  水平同期信号、  ＦＲ  垂直同期信号
【図１】
0004807070.tif 000002
【図２】
0004807070.tif 000003
【図３】
0004807070.tif 000004
【図４】
0004807070.tif 000005
【図５】
0004807070.tif 000006
【図６】
0004807070.tif 000007
【図７】
0004807070.tif 000008
【図８】
0004807070.tif 000009
【図９】
0004807070.tif 000010
【図１０】
0004807070.tif 000011
【図１１】
0004807070.tif 000012
【図１２】
0004807070.tif 000013
【図１３】
0004807070.tif 000014
【図１４】
0004807070.tif 000015
【図１５】
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【図１６】
0004807070.tif 000017
【図１７】
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【図１８】
0004807070.tif 000019
【図１９】
0004807070.tif 000020
【図２０】
0004807070.tif 000021
【図２１】
0004807070.tif 000022
【図２２】
0004807070.tif 000023