(57)【特許請求の範囲】
【請求項１】
中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路の記憶内容を試験するメモリ回路の試験方法において、
該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチと該プリチャージ回路とがオンにされて該中間ビット線対と該第１ビット線対と該第２ビット線対とがプリチャージされている状態で、該４つのビット線分離スイッチのうち１つのみをオンに維持すると共に他の３つのビット線分離スイッチをオフにし、該プリチャージ回路をオフにし、
次いで該第１及び第２ワード線のうち該オンに維持したビット線分離スイッチに関わるものを選択的に活性にし、
次いで該オンに維持したビット線分離スイッチをオフにし、
次いで該センスアンプ回路を活性にし、
次いで該中間ビット線対の電位差に基づいて、該相補メモリセル対のうち該オンに維持した後でオフにしたビット線分離スイッチに対応するメモリセルの記憶内容を読み出してセル特性を評価する、
ことを特徴とするメモリ回路の試験方法。
【請求項２】
中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路において、
試験時に、該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチと該プリチャージ回路とがオンにされて該中間ビット線対と該第１ビット線対と該第２ビット線対とがプリチャージされている状態で、該４つのビット線分離スイッチのうち１つのみをオンに維持すると共に他の３つのビット線分離スイッチをオフにし、該プリチャージ回路をオフにし、次いで該第１及び第２ワード線のうち該オンに維持したビット線分離スイッチに関わるものを選択的に活性にし、次いで該オンに維持したビット線分離スイッチをオフにし、次いで該センスアンプ回路を活性にする制御回路と、
該センスアンプ回路が活性である状態で、該中間ビット線対の電位差に基づいて、該オンに維持した後でオフにしたビット線分離スイッチに対応するメモリセルの記憶内容を読み出すリード回路とを有し、
該記憶内容を読み出したメモリセルのセル特性を評価することを特徴とする、メモリセル試験機能を備えたメモリ回路。
【請求項３】
中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路の記憶内容を試験するメモリ回路の試験方法において、
該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチと該プリチャージ回路とがオンにされて該中間ビット線対と該第１ビット線対と該第２ビット線対とがプリチャージされている状態で、該プリチャージ回路をオフにし、該第１及び第２ワード線の一方を選択的に活性にし、次いで該センスアンプ回路を活性にし、次いで該中間ビット線対の電位差に基づいて、該活性化されたワード線に接続された相補メモリセル対の記憶内容を読み出し、
読み出した記憶内容がエラーである場合、該エラーに係る相補メモリセル対の各々のメモリセルに対し請求項１記載の方法を行う、
ことを特徴とするメモリ回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに逆の内容が書き込まれる相補メモリセル対がビット線対に接続され、これらが同一ワード線で選択されるメモリ回路及びその試験方法に関する。
【０００２】
【従来の技術】
この種のメモリ回路では、ワード線活性化後に生ずるビット線対電位差は、シングルセルの記憶内容をビット線に読み出す通常のメモリ回路の場合の約２倍になるので、セル電荷リークによる保持電圧の変化や読み出時のノイズの影響を受けにくくて信頼性が高いとともに、リフレッシュ周期を長くすることができる。
【０００３】
【発明が解決しようとする課題】
しかし、読み出し電位差「約２倍」であることにより故障検出が難しくなり、セル特性評価を、通常のメモリ回路と同等の基準で行うことができず、例えばリフレッシュ周期を通常のメモリ回路の場合の２倍にして試験を行わなければならず、特にメモリ開発時の不良解析時間が長くなっていた。
【０００４】
本発明の目的は、このような問題点に鑑み、シングルセルの記憶内容をビット線に読み出すメモリ回路と同等の基準で相補セル対の記憶内容をビット線対に読み出すメモリ回路のセル特性を評価することが可能なメモリ回路及びその試験方法を提供することにある。
【０００５】
【課題を解決するための手段及びその作用効果】
本発明によるメモリ回路の試験方法の一態様では、中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路の記憶内容を試験する。この試験において、
該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチのうち１つのみをオンにし、
該プリチャージ回路がオフの状態で該第１及び第２ワード線のうちオン状態のビット線分離スイッチに関わるものを選択的に活性にし、
次いで該オンにしたビット線分離スイッチをオフにし、
次いで該センスアンプ回路を活性にし、
次いで該中間ビット線対の電位差に基づいて、該活性化されたワード線に接続された相補メモリセル対のうち該オンにしたビット線分離スイッチに対応するメモリセルの記憶内容を確認する。
【０００６】
この構成によれば、第１又は第２ビット線対と選択された相補メモリセル対との間の電荷移動で電位差が生ずるが、第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチのうち１つのみがオンになるので、中間ビット線対間の電位差は、該オンにしたビット線分離スイッチに対応するメモリセルの記憶内容のみに応じたを値になり、次に該オンにしたビット線分離スイッチがオフにされ、第１及び第２ビット線対からセンスアンプ回路が分離された状態でセンスアンプ回路が活性にされるので、相補メモリセル対の任意の一方を試験することができる。すなわち、ビット線対読み出し電位差が相補メモリセル対のキャパシタ電位により定まるにも拘わらず、相補メモリセル対の任意の一方のキャパシタ電位のみに依存する読み出し動作を行うことができる。このため、シングルセルの記憶内容をビット線に読み出す通常のメモリ回路と同等の基準で、相補セル対の記憶内容をビット線対に読み出すメモリ回路のセル特性を評価することができる。  本発明によるメモリ回路の試験方法の他の態様では、
該第１及び第２ビット線分離スイッチ対をオンにし、
該プリチャージ回路がオフの状態で該第１及び第２ワード線の一方を選択的に活性にし、
次いで該センスアンプ回路を活性にし、
次いで該中間ビット線対の電位差に基づいて、該活性化されたワード線に接続された相補メモリセル対の記憶内容を確認する。
【０００７】
この構成によれば、試験時にはビット線容量が通常使用時の約２倍になるので、ビット線対読み出し電位差が通常のメモリ回路の場合と同程度で生じる。このため、通常のメモリ回路と同等の基準で相補セル対の記憶内容をビット線対に読み出すメモリ回路を、概略評価することが可能となる。
【０００８】
また、全メモリセルに対する試験時間が上記一態様の場合の約半分になる。
【０００９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。一般に、信号ＳＺの反転信号をＳＸで表し、語尾Ｚ及びＸはそれぞれアクティブハイ及びアクティブロウの信号であることを示す。
【００１１】
［第１実施形態］
図１は、本発明の第１実施形態のメモリ回路の一部を示す概略ブロック図である。
【００１２】
このメモリ回路は、ブロックＢＬＫ０〜ＢＬＫ３の各セルアレイを備えている。各ブロックの両サイドを挟むように、センスアンプ列１０〜１４が形成されている。
【００１３】
図３は、これらブロック及びセンスアンプ列の一部の概略構成を示す。図３中、黒塗り矩形は、ビット線とワード線の交差部に接続されたメモリセルを示す。図３では簡単化のために、１つのビット線対に相補メモリセルが２対だけ接続されている場合を示す。
【００１４】
ブロックＢＬＫ０〜ＢＬＫ３の各々について、ロウアドレス最下位ビット信号ＲＡ００Ｚの値は、ワード線に関し左側から、‘０’，‘１’，‘１’，‘０’となっている。これにより、例えばブロックＢＬＫ０及びＢＬＫ１内のワード線のうち、ＲＡ００Ｚ＝‘０’に対応したもの、例えばワード線ＷＬ０又はＷＬ１を活性化する場合には、センスアンプ列１１内のセンスアンプ回路が使用され、センスアンプ列１０及び１２内のセンスアンプ回路は不活性状態を維持する。同様に、ＲＡ００Ｚ＝‘１’に対応したワード線を活性化する場合には、ブロックＢＬＫ０についてはセンスアンプ列１０内のセンスアンプ回路が使用され、ブロックＢＬＫ１についてはセンスアンプ列１２内のセンスアンプ回路が使用され、センスアンプ列１１内のセンスアンプ回路は不活性状態を維持する。
【００１５】
図４は、図３中のセンスアンプユニット２０とその両サイドの一部を示す回路図である。
【００１６】
センスアンプユニット２０は、中間ビット線ＭＬ０と＊ＭＬ０との間に接続されたセンスアンプ回路２１及びプリチャージ回路２２と、中間ビット線ＭＬ０及び＊ＭＬ０の一端とビット線ＢＬ０及び＊ＢＬ０との間にそれぞれ接続されたビット線分離用ＮＭＯＳトランジスタ２３及び２４と、中間ビット線ＭＬ０及び＊ＭＬ０の他端とビット線ＢＬ１及び＊ＢＬ１との間にそれぞれ接続されたビット線分離用ＮＭＯＳトランジスタ２５及び２６とを有する。
【００１７】
センスアンプ回路２１は、センスアンプ活性化信号ＰＳＡ及びＮＳＡが供給される駆動信号線間に接続された２つのＣＭＯＳインバータを有し、これらが互いにクロス接続されており、フリップフロップ型である。このセンスアンプ回路２１は、上述のようにＲＡ００Ｚ＝‘０’の場合に使用される。
【００１８】
プリチャージ回路２２は、電源電位Ｖｐｒ、例えばＶＤＤ／２と中間ビット線ＭＬ０との間及び電源電位Ｖｐｒと中間ビット線＊ＭＬ０との間にそれぞれ接続されたＮＭＯＳトランジスタと、中間ビット線ＭＬ０と＊ＭＬ０との間に接続されたイコライズ用ＮＭＯＳトランジスタとを有し、これらのゲートにビット線リセット信号ＢＲＳＸが供給される。ビット線分離用ＮＭＯＳトランジスタ２３〜２６のゲートにはそれぞれ、配線ＩＳＯ０１、ＩＳＯ００、ＩＳＯ１１及びＩＳＯ１０が接続されている。
【００１９】
ビット線分離用ＮＭＯＳトランジスタ２３〜２６は、隣り合うブロックＢＬＫ０とＢＬＫ１とでセンスアンプ回路２１及びプリチャージ回路２２を共用するためのものであり、ブロックＢＬＫ０が活性であるときには、ビット線分離用ＮＭＯＳトランジスタ２５及び２６がオフにされ、ブロックＢＬＫ１が活性であるときにはビット線分離用ＮＭＯＳトランジスタ２３及び２４がオフにされる。
【００２０】
ビット線ＢＬ０及び＊ＢＬ０とワード線ＷＬ０の交差部にはそれぞれメモリセルＭ０及び＊Ｍ０（相補メモリセル対）が接続され、ワード線ＷＬ０の活性化によりこれらのＮＭＯＳトランジスタスイッチがオンになってセル電位とこれに接続されたビット線の電位とが等しくなるように電荷が移動し、ビット線電位が例えば１００ｍＶ変化する。ビット線ＢＬ１及び＊ＢＬ１とワード線ＷＬ１の交差部にそれぞれ接続されたメモリセルＭ１及び＊Ｍ１（相補メモリセル対）についても同様である。相補メモリセル対は、書き込み時に互いに逆の論理値の電圧で充電される。
【００２１】
中間ビット線ＭＬ０と＊ＭＬ０の電位差は、リード回路２９に伝達されて論理値が決定され、外部に読み出される。リード回路２９は例えば、コラムデコーダの出力で選択的にオンにされるコラムスイッチと、ダイレクトセンス回路とを備えている。
【００２２】
図５は、図１中の配線ＩＳＯ００及びＩＳＯ０１の付近のレイアウトの一例を示す。
【００２３】
図５中、ゲートラインＧＬ０及びＧＬ１はいずれも同一列のビット線分離用ＮＭＯＳトランジスタに共通であり、ゲートラインＧＬ０及びＧＬ１はそれぞれ図４のビット線分離用ＮＭＯＳトランジスタ２４及び２３のゲートを含んでいる。図４のＮＭＯＳトランジスタ２３は、Ｎ型領域２３１及び２３２と、これらの間の上方のゲートラインＧＬ１の一部とを有し、ＮＭＯＳトランジスタ２４は、Ｎ型領域２４１及び２４２とこれらの間の上方のゲートラインＧＬ０の一部とを有する。ゲートラインＧＬ０及びＧＬ１はそれぞれ、中央部からの分岐線の先端部が層間コンタクトを介し上方のメタル配線ＩＳＯ００及びＩＳＯ０１に接続されている。
【００２４】
次に、図４の回路の動作を説明する。
【００２５】
図７は、試験時に図４のメモリセル＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【００２６】
メモリセルＭ０及び＊Ｍ０のセル記憶値は互いに逆であり、これらのセル充電電圧がそれぞれ０Ｖ及びＶＤＤであるとする。最初、ワード線ＷＬ０が低レベルでメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタスイッチがオフである。また、センスアンプ活性化信号ＰＳＡ及びＮＳＡの電位がＶＤＤ／２でセンスアンプ回路２１が不活性である。さらに、配線ＩＳＯ００、ＩＳＯ０１、ＩＳＯ１０及びＩＳＯ１１が高レベルでビット線分離用ＮＭＯＳトランジスタ２３〜２６がオン、ビット線リセット信号ＢＲＳＸが高レベルでプリチャージ回路２２がオンになっており、ビット線ＭＬ０、ＢＬ０、ＢＬ１、＊ＭＬ０、＊ＢＬ０及び＊ＢＬ１がプリチャージされてこれらの電位がＶＤＤ／２である。
【００２７】
図７中の時点ｔ１〜ｔ４の各々は例えば、ロウアドレスストローブ信号ＢＲＡＳＺが高レベルに遷移してからの経過時間により定められる。
【００２８】
（ｔ０）ビット線リセット信号ＢＲＳＸが低レベルに遷移してプリチャージ回路２２がオフになり、このタイミングで配線ＩＳＯ０１、ＩＳＯ１０及びＩＳＯ１１が低レベルに遷移してビット線分離用ＮＭＯＳトランジスタ２３、２５及び２６がオフになる。
【００２９】
（ｔ１）ワード線ＷＬ０が高レベルに遷移して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタスイッチがオンになる。これにより、ビット線＊ＢＬ０及び＊ＭＬ０の電位がΔＶ１上昇し、ビット線ＢＬ０の電位がΔＶ２低下する。ビット線分離用ＮＭＯＳトランジスタ２３がオフであるので、ビット線ＭＬ０の電位はＶＤＤ／２を維持する。
【００３０】
（ｔ２）配線ＩＳＯ００が低レベルに遷移してビット線分離用ＮＭＯＳトランジスタ２４がオフになると共に、センスアンプ活性化信号ＰＳＡ及びＮＳＡの電位がそれぞれＶＤＤ及び０Ｖに遷移してセンスアンプ回路２１が活性化され、ビット線＊ＭＬ０とＭＬ０との電位差ΔＶ１が増幅されてビット線ＭＬ０及び＊ＭＬ０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。
【００３１】
（ｔ３）配線ＩＳＯ００及びＩＳＯ０１が高レベルに遷移してビット線分離用ＮＭＯＳトランジスタ２３及び２４がオンになり、ビット線ＢＬ０及び＊ＢＬ０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。これにより、メモリセルＭ０及び＊Ｍ０に対しリストア動作が開始される。また、リード回路２９によりビット線ＭＬ０と＊ＭＬ０の電位差に対応したデータの外部への読み出しが開始される。
【００３２】
（ｔ４）ワード線ＷＬ０が低レベルに遷移してメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタスイッチがオフになり、リストア動作が完了する。
【００３３】
（ｔ５）ビット線リセット信号ＢＲＳＸが高レベルに遷移してプリチャージ回路２２がオンになると共に、この遷移のタイミングでセンスアンプ活性化信号ＰＳＡ及びＮＳＡが共に電位ＶＤＤ／２へ変化してセンスアンプ回路２１が不活性になり、ビット線ＢＬ０、＊ＢＬ０、ＭＬ０及び＊ＭＬ０がプリチャージ電位ＶＤＤ／２になる。
【００３４】
（ｔ６）ビット線リセット信号ＢＲＳＸが高レベルに遷移するのとほぼ同じ又は高レベルに遷移してから所定時間経過後の時点ｔ６で配線ＩＳＯ１０及びＩＳＯ１１が高レベルに遷移してビット線分離用ＮＭＯＳトランジスタ２５及び２６がオンになり、最初の状態に戻る。
【００３５】
図８は、試験時に図４のメモリセルＭ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【００３６】
この場合、配線ＩＳＯ００及びＩＳＯ０１の信号波形はそれぞれ図７の配線ＩＳＯ０１及びＩＳＯ００のそれと同一であり、その他の信号波形は図７と同一である。
【００３７】
従来では読み出し時のビット線対電位差（ΔＶ１＋ΔＶ２）をセンスアンプ回路２１で増幅して記憶内容を決定していたので、セル電荷リークによる保持電圧の変化や読み出し時のノイズの影響により、増幅後の論理値が記憶内容と逆になった場合、どちらのメモリセルが不良であるのか、どちらのメモリセルの特性がどの程度悪いのかを判定することが困難であった。
【００３８】
しかし、本第１実施形態によれば、ビット線対電位差（ΔＶ１＋ΔＶ２）が生じた時、ビット線分離用ＮＭＯＳトランジスタ２３と２４の一方がオフであるため、中間ビット線ＭＬ０と＊ＭＬ０の電位差はＮＭＯＳトランジスタ２３がオフの場合ΔＶ１、ＮＭＯＳトランジスタ２４がオフの場合ΔＶ２となり、次にオンのビット線分離用ＮＭＯＳトランジスタ２３がオフにされた後に該電位差がセンスアンプ回路２１で増幅されるので、相補メモリセル対の一方を試験することができる。また、その後、両ビット線分離用ＮＭＯＳトランジスタ２３がオンにされてメモリセル対に対しリストア動作が行われるので、相補メモリセル対の他方に対しても同様に試験を行うことができる。
【００３９】
すなわち、ビット線対電位差が（ΔＶ１＋ΔＶ２）であるにも拘わらず、相補メモリセル対の各々の記憶内容を独立して読み出すことができるので、シングルセルアレイを有する通常のＤＲＡＭ回路と同等の基準でセル特性を評価することができる。例えば、メモリ開発時にリフレッシュ特性が悪い場合、その問題点追求において、従来では測定及び評価ができなかったことが可能になる。
【００４０】
図９は、通常使用時に図４のメモリセルＭ０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【００４１】
通常使用時には、配線ＩＳＯ００及びＩＳＯ０１が高レベルに維持、すなわちビット線分離用ＮＭＯＳトランジスタ２３及び２４がオンに維持される。他の信号波形は、中間ビット線対Ｍ０及びＭ０の波形以外は図７と同一である。
【００４２】
このような動作により、ワード線ＷＬ０を活性化したときの増幅前のビット線対電位差の絶対値（ΔＶ１＋ΔＶ２）が試験時のそれの約２倍になるので、リフレッシュ特性が向上する。
【００４３】
一般的に（ΔＶ１＋ΔＶ２）は、各セルの静電容量Ｃcell、各ビット線の静電容量Ｃbit、及び、高レベルと低レベルのセル電圧の差ＶＳに依存し、
ΔＶ１＋ΔＶ２＝Ｃcell・ＶＳ／（Ｃcell＋Ｃbit）  ・・・（１）
と表される。ＶＳは、リストア直後においてＶＤＤであるが、リークにより時間が経過すると変化する。
【００４４】
次に、上述の試験時及び通常時の動作を行う回路を説明する。
【００４５】
図２は、図１の回路に供給する信号の生成部の一例を示す。
【００４６】
ロウアドレスＲＡは、制御回路３０からのラッチ信号によりロウアドレスレジスタ３１にラッチされる。ロウアドレスレジスタ３１の２ビットがプリデコーダ３２でデコードされて、いずれか１つが選択的に活性化されるブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚが生成される。ブロック選択信号ＢＬＫ０Ｚは図１のビット線分離スイッチ制御回路４０〜４２に供給され、ブロック選択信号ＢＬＫ１Ｚはビット線分離スイッチ制御回路４１〜４４に供給され、ブロック選択信号ＢＬＫ２Ｚはビット線分離スイッチ制御回路４３〜４６に供給され、ブロック選択信号ＢＬＫ３Ｚはビット線分離スイッチ制御回路４５〜４７に供給される。
【００４７】
ロウアドレスレジスタ３１のブロック選択用２ビットを除く他のビットがプリデコーダ３３に供給されてデコードされ、その結果とブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚとが図１のワードデコーダ５０〜５３に供給されて、選択されたブロックの選択されたワード線が活性化される。
【００４８】
ロウアドレスレジスタ３１の最下位ビットＲＡ００Ｚに関しては、ワード線選択に使用されるのに加え、インバータ３４で反転されてビットＲＡ００Ｘが生成される。これらロウアドレス最下位ビット信号ＲＡ００Ｚ及びＲＡ００Ｘは、図１のビット線分離スイッチ制御回路４０〜４７の各々に供給される。
【００４９】
外部から供給されるテスト信号ＴＥＳは、バッファゲート３５でその駆動能力が増幅されてテスト信号ＴＥＳＺとなり、図１のビット線分離スイッチ制御回路４０〜４７の各々に供給される。
【００５０】
制御回路３０は、外部から供給されるクロックＣＬＫ、チップセレクト信号ＣＳＸ、ローアドレスストローブ信号ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ及びライトイネーブル信号ＷＥＸ並びに内部信号に基づいて、各種制御信号を生成する。すなわち、制御回路３０は例えば、ロウアドレスストローブ信号ＲＡＳＸのリタイムド信号を逆相にしたロウアドレスストローブ信号ＢＲＡＳＺを生成し、この信号ＢＲＡＳＺＸと上記ブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚとからビット線リセット信号ＢＲＳＸ並びにセンスアンプ活性化信号ＰＳＡ及びＮＳＡを生成する。ロウアドレスストローブ信号ＢＲＡＳＺは、図１のビット線分離スイッチ制御回路４０〜４７の各々に、分離スイッチ制御用配線の活性化及び不活性化のタイミングの基準信号として供給される。センスアンプ活性化信号ＰＳＡ及びＮＳＡ並びにビット線リセット信号ＢＲＳＸは、センスアンプ列１０〜１４の各々に供給される。
【００５１】
図１において、ビット線分離スイッチ制御回路４０〜４７は互いに同一構成であり、信号入出力位置は互いに対応している。ビット線分離スイッチ制御回路４０、４２、４４及び４６の出力端はそれぞれ、センスアンプ列１０〜１３の右側に配置された一対の分離スイッチ制御用配線（図７中の配線ＩＳＯ１０及びＩＳＯ１１に対応したもの）に接続され、ビット線分離スイッチ制御回路４１、４３、４５及び４７の出力端はそれぞれ、センスアンプ列１１〜１４の左側に配置された一対の分離スイッチ制御用配線（図７中の配線ＩＳＯ００及びＩＳＯ０１に対応したもの）に接続されている。両端のビット線分離スイッチ制御回路４０及び４７については、存在しないブロックに対応する入力信号は、高レベル‘Ｈ’に固定される。
【００５２】
ワードデコーダ５０〜５３はそれぞれ、ブロックＢＬＫ０〜ＢＬＫ３に対応して備えられている。
【００５３】
図６は、図１中のビット線分離スイッチ制御回路４１の詳細回路図である。
【００５４】
（１）通常使用時に関係した回路
ノアゲート６０及びナンドゲート６１は通常使用時に関係した回路であり、ノアゲート６０の一方の入力端にはテスト信号ＴＥＳＺが供給され、他方の入力端には、ブロック選択信号ＢＬＫ１Ｚ及びロウアドレスストローブ信号ＢＲＡＳＺがナンドゲート６１を介して供給される。ノアゲート６０の出力はオアゲート６２及び６３の各々の一方の入力端に供給される。オアゲート６２及び６３の出力はそれぞれ、互いに同一構成のレベルシフト回路（又はバッファ回路）６４及び６５に供給される。レベルシフト回路６４及び６５の出力の電圧振幅は、入力のそれより高い（バッファ回路の場合は同一電圧振幅）。レベルシフト回路６４及び６５の出力はそれぞれインバータ６６及び６７を介して配線ＩＳＯ００及びＩＳＯ０１に供給される。
【００５５】
（１−１）通常使用時にはテスト信号ＴＥＳＺが低レベルであるので、ノアゲート６０の出力は、ブロック選択信号ＢＬＫ１Ｚ及びロウアドレスストローブ信号ＢＲＡＳＺが共に高レベルの時のみ高レベルになる。ブロックＢＬＫ０が選択されている場合、ブロック選択信号ＢＬＫ１Ｚが低レベルであるので、図９に示すように配線ＩＳＯ００及びＩＳＯ０１は高レベルを維持する。ブロックＢＬＫ１が選択されている場合、ブロック選択信号ＢＬＫ１Ｚが高レベルであるので、ロウアドレスストローブ信号ＢＲＡＳＺの立ち上がりに応じて配線ＩＳＯ００及びＩＳＯ０１が立ち下がる。これは、図９中の配線ＩＳＯ１０及びＩＳＯ１１の立ち下がりに対応している。次にロウアドレスストローブ信号ＢＲＡＳＺが立ち下がると、配線ＩＳＯ００及びＩＳＯ０１が立ち上がる。これは、図９中の配線ＩＳＯ１０及びＩＳＯ１１の立ち上がりに対応している。
【００５６】
（１−２）試験時にはテスト信号ＴＥＳＺが高レベルであるので、ノアゲート６０の出力はナンドゲート６１の出力値によらず低レベルとなり、オアゲート６２及び６３の出力はこれらの他方の入力端の信号で定まる。
【００５７】
（２）試験時に関係した回路
構成要素６８〜７６は試験時に関係した回路である。テスト信号ＴＥＳＺは、インバータ６８を介してノアゲート６９の一方の入力端に供給され、ノアゲート６９の他方の入力端には、ブロック選択信号ＢＬＫ０Ｚ及びロウアドレスストローブ信号ＢＲＡＳＺがナンドゲート７０を介して供給される。ノアゲート６９の出力はパスル生成回路７１及び７２に供給される。
【００５８】
（２−１）通常使用時にはテスト信号ＴＥＳＺが低レベルであるので、ノアゲート６９の出力はナンドゲート７０の出力値によらず低レベルを維持し、オアゲート６２及び６３の出力はノアゲート６０の出力により定まる。
【００５９】
（２−２）試験時にはテスト信号ＴＥＳＺが高レベルであるので、ノアゲート６９の出力はブロック選択信号ＢＬＫ０Ｚ及びロウアドレスストローブ信号ＢＲＡＳＺが共に高レベルの時のみ高レベルになる。
【００６０】
ブロックＢＬＫ０が選択される場合、ブロック選択信号ＢＬＫ０Ｚが高レベルであるので、ロウアドレスストローブ信号ＢＲＡＳＺの立ち上がりでノアゲート６９の出力が立ち上がり、これに応答してパスル生成回路７１及び７２からそれぞれ図７に示す信号Ｓ１及びＳ２のパルスが生成される。
【００６１】
ロウアドレス最下位ビット信号ＲＡ００Ｚ及びＲＡ００Ｘがそれぞれ高レベル及び低レベルである場合、パスル生成回路７１及び７２の出力はそれぞれ、正接続されたＮＭＯＳトランジスタ７３及び７４を介してオアゲート６２及び６３の他方の入力端に供給される。したがって、配線ＩＳＯ００及びＩＳＯ０１の電位は図７に示すような波形になる。
【００６２】
ロウアドレス最下位ビット信号ＲＡ００Ｚ及びＲＡ００Ｘがそれぞれ低レベル及び高レベルである場合、パスル生成回路７１及び７２の出力はそれぞれ、逆接続されたＮＭＯＳトランジスタ７５及び７６を介してオアゲート６３及びオアゲート６２の該他方の入力端に供給される。したがって、配線ＩＳＯ００及びＩＳＯ０１の電位は図８に示すような波形になる。
【００６３】
ブロックＢＬＫ１が選択されている場合、ブロック選択信号ＢＬＫ０Ｚが低レベルであるので、ノアゲート６９の出力はナンドゲート７０の出力値によらず低レベルを維持し、配線ＩＳＯ００及びＩＳＯ０１は低レベルを維持する。
【００６４】
以上のような回路により、各分離スイッチ制御用配線の信号波形が図７〜９及びこれらに対応したものになる。
【００６５】
なお、スイッチとしてのＮＭＯＳトランジスタ７３〜７６は、ＰＭＯＳトランジスタとＮＭＯＳトランジタとが並列接続されたＣＭＯＳ転送ゲートを用いてもよい。
【００６６】
［第２実施形態］
図１０は、本発明の第２実施形態のメモリ回路の一部を示す概略ブロック図である。
【００６７】
図１１は、図１０のセンスアンプ列１１Ａの一部及びその両サイドのブロックＢＬＫ０及びＢＬＫ１の一部を示す回路図である。
【００６８】
制御対象である図１１の回路自体は従来と同一であり、ビット線分離用ＮＭＯＳトランジスタ２３及び２４のゲートは配線ＩＳＯ０に接続され、ビット線分離用ＮＭＯＳトランジスタ２５及び２６のゲートは配線ＩＳＯ１に接続されている。他の点は図４と同一である。
【００６９】
図１２は、図１０中の分離スイッチ制御用配線ＩＳＯ０とその付近のレイアウトを示す。
【００７０】
ゲートラインＧＬ０は、図１１のビット線分離用ＮＭＯＳトランジスタ２３及び２４を含むトランジスタ列に共通である。ゲートラインＧＬ０は、その中央部からの分岐線の先端部が層間コンタクトを介し上方の配線ＩＳＯ０に接続されている。
【００７１】
次に、図１１の回路の動作を説明する。
【００７２】
図１３は、試験時に図１１のメモリセルＭ０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【００７３】
時点ｔ０より前である最初の状態は、上記第１実施形態の場合と同様である。
【００７４】
図１３中の時点ｔ１、ｔ２及びｔ４の各々は、例えばビット線リセット信号ＢＲＳＸが低レベルに遷移してからの経過時間により定められる。
【００７５】
本第２実施形態の特徴は、ブロックＢＬＫ０が選択された場合、ブロックＢＬＫ０側の分離スイッチ制御用配線ＩＳＯ０のみならず隣の非選択のブロックＢＬＫ１側の分離スイッチ制御用配線ＩＳＯ１も高レベルに維持されて、ビット線分離用ＮＭＯＳトランジスタ２３〜２６がオンである点である。
【００７６】
（ｔ０）ビット線リセット信号ＢＲＳＸが低レベルに遷移してプリチャージ回路２２がオフになる。
【００７７】
（ｔ１）ワード線ＷＬ０が高レベルに遷移して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタスイッチがオンになる。ビット線容量が上記第１実施形態の場合の約２倍であるので、これにより、ビット線＊ＢＬ０及び＊ＭＬ０の電位がほぼΔＶ１／２上昇し、ビット線ＢＬ０の電位がほぼΔＶ２／２低下する。すなわち、ビット線対間の読み出し電位差は、
Ｃcell・ＶＳ／（Ｃcell＋２Ｃbit）  ・・・（２）
となる。式（２）の値は、上式（１）のそれのほぼ半分（ΔＶ１＋ΔＶ２）／２になる。
【００７８】
（ｔ２）センスアンプ活性化信号ＰＳＡ及びＮＳＡがそれぞれＶＤＤ及び０Ｖに遷移してセンスアンプ回路２１が活性化され、ビット線ＭＬ０と＊ＭＬ０との電位差約−（ΔＶ１＋ΔＶ２）／２が増幅されてビット線ＭＬ０及び＊ＭＬ０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。
【００７９】
また、メモリセルＭ０及び＊Ｍ０に対するリストア動作が開始されると共に、リード回路２９により中間ビット線ＭＬ０と＊ＭＬ０の電位差に対応したデータの外部への読み出しが開始される。
【００８０】
時点ｔ４〜ｔ６での動作は、図７の場合と同一である。
【００８１】
試験時に図１１のメモリセルＭ１及び＊Ｍ１の記憶内容を読み出す場合の動作も、図１３のタイミングチャートと同様である。
【００８２】
本第２実施形態によれば、試験時におけるこのような読み出し動作により、シングルセルアレイを有する通常のＤＲＡＭ回路の場合と同程度の読み出し電位差がビット線対間に生じるので、従来と同様の基準でメモリ回路を概略評価することができる。
【００８３】
また、試験時においてリフレッシュ周期を従来の半分にすることができるので、全メモリセルに対する試験時間が従来の約半分になる。例えば、メモリ回路の開発時において１枚のウェーハ上に形成された数百チップの全メモリセルの記憶保持特性のばらつきの概略を調べるのに、従来１日要したのが、本第２実施形態によれば約半日で済むことになる。
【００８４】
通常使用時に図１１のメモリセルＭ０及び＊Ｍ０の記憶内容を読み出す場合の動作は、図１３において配線ＩＳＯ１の信号波形が点線で示すようになり、他の信号波形は試験時の時と同じである。この場合、ビット線リセット信号ＢＲＳＸの立ち下がりのタイミングで配線ＩＳＯ１の電位が立ち下がり、次に、時点ｔ５でビット線リセット信号ＢＲＳＸが立ち上がるのとほぼ同時又は立ち上がってから所定時間経過後の時点ｔ６で、配線ＩＳＯ１の電位が立ち上がる。
【００８５】
次に、上述の試験時及び通常時の動作を行う回路を説明する。
【００８６】
図１０において、ビット線分離スイッチ制御回路８０〜８９は互いに同一構成であり、信号入力位置は互いに対応している。
【００８７】
ビット線分離スイッチ制御回路８１、８３、８５、８７及び８９の出力端はそれぞれ、インバータ９１、９３、９５、９７及び９９を介してセンスアンプ列１０Ａ〜１４Ａの右側に配置された分離スイッチ制御用配線（図１１中の配線ＩＳＯ１に対応したもの）に接続され、ビット線分離スイッチ制御回路８０、８２、８４、８６、及び８８の出力端はそれぞれ、インバータ９０、９２、９４、９６及び９８を介しセンスアンプ列１０Ａ〜１４Ａの左側に配置された分離スイッチ制御用配線（図１１中の配線ＩＳＯ０及びＩＳＯ１に対応したもの）に接続されている。
【００８８】
存在しないブロックに対応しているビット線分離スイッチ制御回路８１及び８８の各々については、その出力が常時低レベル‘Ｌ’になるように、３入力が全て常時高レベルになっている。
【００８９】
出力の活性化及び不活性化のタイミングを決定する基準信号としてのロウアドレスストローブ信号ＢＲＡＳＺは、ビット線分離スイッチ制御回路８０、８２〜８７及び８９の各々に供給される。上述の図３に関する説明から明らかなように、ロウアドレス最下位ビット信号ＲＡ００Ｚは、奇数番目のセンスアンプ列に対応したビット線分離スイッチ制御回路８０、８４、８５及び８９に供給され、ロウアドレス最下位ビット信号ＲＡ００Ｘは偶数番目のセンスアンプ列に対応したビット線分離スイッチ制御回路８２、８３、８６及び８７に供給される。テスト信号ＴＥＳＺはオアゲート１００〜１０９の一方に入力端に供給される。奇数番目のオアゲート１００、１０２、１０４、１０６及び１０８〜１０９の他方の入力端にはそれぞれ、その右側のブロックを選択する信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚ及び‘Ｈ’が供給され、偶数番目のオアゲート１０１、１０３、１０５、１０７及び１０９の他方の入力端にはそれぞれ、その左側のブロックを選択する信号‘Ｈ’及びＢＫ０Ｚ〜ＢＬＫ３Ｚが供給される。固定の低レベル‘Ｈ’は、存在しないブロックに対応している。
【００９０】
次に、通常使用時のビット線分離スイッチ制御回路８２及び８３の動作について説明する。
【００９１】
通常使用時において、ブロックＢＬＫ０中のＲＡ００Ｚ＝‘０’に対応したワード線が選択される場合、ビット線分離スイッチ制御回路８２の出力は、ロウアドレス最下位ビット信号ＲＡ００Ｘが高レベル、ブロック選択信号ＢＬＫ１Ｚが低レベルであるので、低レベルを維持する。したがって、配線ＩＳＯ０の電位は図１３に示すように高レベルを維持する。これに対しビット線分離スイッチ制御回路８３の出力は、ロウアドレスストローブ信号ＢＲＡＳＺが高レベルに遷移するタイミングで高レベルに遷移、すなわち配線ＩＳＯ１が低レベルに遷移する。次に、次に時点ｔ５でロウアドレスストローブ信号ＢＲＡＳＺが低レベルに遷移し、その直後又はこれから（ｔ６−ｔ５）経過後にビット線分離スイッチ制御回路８３の出力が低レベルに遷移、すなわち配線ＩＳＯ１が高レベルに遷移する。したがって、配線ＩＳＯ１の信号波形は図１３中の点線で示すようになる。
【００９２】
次に、試験時のビット線分離スイッチ制御回路８２及び８３の動作について説明する。
【００９３】
試験時にはテスト信号ＴＥＳＺが高レベルでオアゲート１００〜１０９の出力がすべて高レベルであるので、ビット線分離スイッチ制御回路８１〜８７の出力は選択ブロックとは無関係である。ブロックＢＬＫ０中のＲＡ００Ｚ＝‘０’に対応したワード線が選択される場合、ビット線分離スイッチ制御回路８２及び８３の出力はいずれも低レベルを維持し、配線ＩＳＯ０及びＩＳＯ１の電位は高レベルを維持する。したがって、配線ＩＳＯ１の信号波形は図１３中の実線で示すようになる。
【００９４】
次に、本第２実施形態の変形例について説明する。
【００９５】
図１０ではセンスアンプ列１０Ａ及び１４Ａの外側にセルアレイが存在しないが、両サイドのブロックＢＬＫ０及びＢＬＫ３についてもブロックＢＬＫ１やＢＬＫ２と同様に試験を行うことができるようにするために、図１４に示すようにセンスアンプ列１０Ａ及び１４Ａの外側に試験時に使用できるセルアレイを配置してもよい。なお、点線で示すワード線に接続されたメモリセルは、使用されない。
【００９６】
また、図１４の両サイドのセルアレイをより有効に利用するために、図１５に示すように、両サイドのセルアレイに対しさらにセンスアンプ列を配置し、両サイドのセンスアンプ列及びセルアレイを冗長用として用い、不良セルを含む領域を、対応する冗長領域で置換するように構成してもよい。該領域は例えば、ワード線単位、又は、ビット線と対応するセンスアンプ単位である。図１５中、点線で示すワード線、ビット線及びセンスアンプは冗長用であり、点線で示すワード線及びビット線に接続されたセルは冗長セルである。
【００９７】
なお、本発明には外にも種々の変形例が含まれる。
【００９８】
例えば、本発明はＤＲＡＭ回路に限らず、相補メモリセル対アレイを有する各種メモリ回路に適用可能である。
【００９９】
また、上記第１実施形態と第２実施形態とを組み合わせたメモリ回路を構成し、さらに、供給されるテストモード信号に応じて第１実施形態と第２実施形態の試験を選択できるようにし、まず第２実施形態の試験モードで試験を行って読み出しエラーが生じた相補メモリセル対を検出し、次に、このエラー相補メモリセル対に対してのみ第１実施形態の試験モードで試験を行って、より詳細にエラーセルを評価してもよい。この場合、試験時間の短縮化や詳細な評価が可能となる。
【０１００】
本発明には以下の付記が含まれる。
【０１０１】
（付記１）  中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路の記憶内容を試験するメモリ回路の試験方法において、
該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチのうち１つのみをオンにし、
該プリチャージ回路がオフの状態で該第１及び第２ワード線のうちオン状態のビット線分離スイッチに関わるものを選択的に活性にし、
次いで該オンにしたビット線分離スイッチをオフにし、
次いで該センスアンプ回路を活性にし、
次いで該中間ビット線対の電位差に基づいて、該活性化されたワード線に接続された相補メモリセル対のうち該オンにしたビット線分離スイッチに対応するメモリセルの記憶内容を確認する、
ことを特徴とするメモリ回路の試験方法。（１）
（付記２）  上記センスアンプ回路を活性にした後、上記オンからオフにされたビット線分離スイッチ及びこれと対をなすビット線分離スイッチをオンにして、上記活性化されたワード線に接続された相補メモリセル対に対しリストア動作を開始し、
次に該活性化されたワード線を不活性にして該リストア動作を終了する、
ことを特徴とする付記１記載のメモリ回路の試験方法。
【０１０２】
（付記３）  中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路において、
供給されるロウアドレスの値に応じて該第１及び第２ビット線分離スイッチ対を構成する４つのビット線分離スイッチのうち１つのみをオンにし、次いで該プリチャージ回路がオフの状態で、該オンにしたビット線分離スイッチをオフにし、該テスト信号が不活性であるとき該供給されるロウアドレスの値に応じて該第１及び第２ビット線分離スイッチ対の一方を選択的にオンにするビット線分離スイッチ制御回路と、
該ロウアドレスに応じて、該プリチャージ回路がオフの状態で該第１及び第２ワード線の一方を選択的に活性にするロウデコーダと、
該オンにしたビット線分離スイッチがオフにされた状態で該センスアンプ回路を活性にする制御回路と、
該中間ビット線対の電位差に基づいてメモリセルの記憶内容を読み出すリード回路と、
を有することを特徴とするメモリ回路。（２）
（付記４）  上記ビット線分離スイッチ制御回路は、上記センスアンプ回路が活性にされた後、上記オンからオフにされたビット線分離スイッチ及びこれと対をなすビット線分離スイッチをオンにすることを特徴とする付記３記載のメモリ回路。
【０１０３】
（付記５）  中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路の記憶内容を試験するメモリ回路の試験方法において、
該第１及び第２ビット線分離スイッチ対をオンにし、
該プリチャージ回路がオフの状態で該第１及び第２ワード線の一方を選択的に活性にし、
次いで該センスアンプ回路を活性にし、
次いで該中間ビット線対の電位差に基づいて、該活性化されたワード線に接続された相補メモリセル対の記憶内容を確認する、
ことを特徴とするメモリ回路の試験方法。（３）
（付記６）  中間ビット線対間にセンスアンプ回路及びプリチャージ回路が接続され、該中間ビット線対の一端及び他端がそれぞれ第１及び第２ビット線分離スイッチ対を介して第１及び第２ビット線対に接続され、該第１ビット線対のそれぞれに第１ワード線で選択される相補メモリセル対の一方及び他方が接続され、該第２ビット線対のそれぞれに第２ワード線で選択される相補メモリセル対の一方及び他方が接続されたメモリ回路において、
供給されるテスト信号が活性であるとき該第１及び第２ビット線分離スイッチ対をオンにし、該テスト信号が不活性であるとき供給されるロウアドレスの値に応じて該第１及び第２ビット線分離スイッチ対の一方を選択的にオンにするビット線分離スイッチ制御回路と、
該ロウアドレスに応じて、該プリチャージ回路がオフの状態で該第１及び第２ワード線のうちオン状態のビット線分離スイッチに関わるものを選択的に活性にするロウデコーダと、
該ワード線が活性にされた後、該センスアンプ回路を活性にする制御回路と、該中間ビット線対の電位差に基づいて、メモリセルの記憶内容を読み出すリード回路と、
を有することを特徴とするメモリ回路。（４）
（付記７）  付記５記載の方法を行って、読み出しエラーが生じた相補メモリセル対を検出し、
該読み出しエラーが生じた相補メモリセルに対し付記１記載の方法を行うことにより、該読み出しエラーが生じた相補メモリセル対の各々のセル特性を評価する、
ことを特徴とするメモリ回路の試験方法。（５）
（付記８）  付記５記載の方法を行って、読み出しエラーが生じた相補メモリセル対を検出し、
該読み出しエラーが生じた相補メモリセルに対し付記２記載の方法を行うことにより、該読み出しエラーが生じた相補メモリセル対の各々のセル特性を評価する、
ことを特徴とするメモリ回路の試験方法。
【図面の簡単な説明】
【図１】本発明の第１実施形態のメモリ回路の一部を示す概略ブロック図である。
【図２】図１の回路に供給する信号の生成部を示す概略ブロック図である。
【図３】図１中のメモリ回路の一部の概略構成を示す図である。
【図４】図３中のセンスアンプユニット２０とその両サイドの一部の詳細並びにリード回路ブロックを示す回路図である。
【図５】図１中の分離スイッチ制御用配線ＩＳＯ００及びＩＳＯ０１の付近のレイアウトを示す図である。
【図６】図１中のビット線分離スイッチ制御回路４１の詳細回路図である。
【図７】試験時に図４のメモリセル＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【図８】試験時に図４のメモリセルＭ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【図９】通常使用時に図４の相補メモリセル対Ｍ０、＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【図１０】本発明の第２実施形態のメモリ回路の一部を示す概略ブロック図である。
【図１１】図１０のセンスアンプ列１１Ａの一部及びその両サイドのブロックＢＬＫ０及びＢＬＫ１の一部の詳細並びにリード回路ブロックを示す回路図である。
【図１２】図１０中の分離スイッチ制御用配線ＩＳＯ０とその付近のレイアウトを示す図である。
【図１３】試験時に図１１の相補メモリセル対Ｍ０、＊Ｍ０の記憶内容を読み出す場合の動作を示すタイミングチャートである。
【図１４】本発明の第２実施形態の変形例を示す、メモリ回路の一部を示す配置図である。
【図１５】本発明の第２実施形態の他の変形例を示す、メモリ回路の一部を示す配置図である。
【符号の説明】
１０〜１４、１０Ａ〜１４Ａ  センスアンプ列
２０、２０Ａ  センスアンプユニット
２１  センスアンプ回路
２２  プリチャージ回路
２３〜２６  ビット線分離用ＮＭＯＳトランジスタ
２３１、２３２、２４１、２４２  Ｎ型領域
２９  リード回路
３０  制御回路
３１  ロウアドレスレジスタ
３２、３３  プリデコーダ
４０〜４７、８０〜８９  ビット線分離スイッチ制御回路
５０〜５３  ワードデコーダ
７１、７２  パスル生成回路
ＢＬＫ０〜ＢＬＫ３  ブロック
ＩＳＯ００、ＩＳＯ０１、ＩＳＯ１０、ＩＳＯ１１、ＩＳＯ０，ＩＳＯ１  ビット線分離スイッチ制御用配線
ＴＥＳ、ＴＥＳＺ  テスト信号
ＲＡ００Ｚ、ＲＡ００Ｘ  ロウアドレス最下位ビット信号
ＢＬＫ０Ｚ、ＢＬＫ１Ｚ、ＢＬＫ２Ｚ、ＢＬＫ３Ｚ  ブロック選択信号
ＢＲＡＳＺ  ロウアドレスストローブ信号
ＢＲＳＸ  ビット線リセット信号
ＢＬ０、＊ＢＬ０、ＢＬ１、＊ＢＬ１  ビット線
ＷＬ０、ＷＬ１  ワード線
ＭＬ０、＊ＭＬ０  中間ビット線
ＰＳＡ、ＮＳＡ  センスアンプ活性化信号
Ｍ０、＊Ｍ０、Ｍ１、＊Ｍ１  メモリセル
ＧＬ０、ＧＬ１  ゲートライン
【図１】
0004771610.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004771610.tif 000014
【図１４】
0004771610.tif 000015
【図１５】
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