(57)【特許請求の範囲】
【請求項１】
マルチレベルデータを保持する複数のメモリセルを各々含み、互いに独立して読み出される第１及び第２メモリバンクを有するメモリアレイと、
外部から印加されるアドレスビット信号を受け入れて、前記アドレスビット信号に基づいて内部アドレス（ｉｎｔｅｒｎａｌ  ａｄｄｒｅｓｓ）を生成し、読出しイネーブルクロック信号に同期して前記内部アドレスを増大（ｉｎｃｒｅｍｅｎｔｉｎｇ）するカウンタ回路と、
前記カウンタ回路によってカウントアップされたアドレスビット信号のうちバンク選択のために使用される１つのアドレスビット信号を受け入れて、前記１つのアドレスビット信号の遷移に応じて一連のデータ感知制御信号を発生し、バンク選択信号を生成（ｂａｎｋ  ｓｅｌｅｃｔｉｏｎ  ｓｉｇｎａｌｉｎｇ）するデータ感知制御回路と、
前記データ感知制御信号に応じて、前記第１及び第２メモリバンクから交互にマルチレベルデータを感知するデータ読出し回路と、を含み、
前記データ読出し回路は、データ感知動作全体の間、前記メモリバンクのうちの１つのメモリバンクから感知されたマルチレベルを維持すると共に、前記メモリバンクのうちの他の１つのメモリバンクからマルチレベルデータを感知し、
前記読出しイネーブルクロック信号の遷移（ｔｒａｎｓｉｔｉｏｎ）の間は、前記データ感知動作が阻害（ａｖｏｉｄｅｄ）され、
前記データ感知動作全体は、各々一連のビットラインプリチャージ、データ感知及びビットラインディスチャージ動作に各々対応する第１乃至第３感知期間で構成され、
前記阻害されるデータ感知動作の期間は信号ＳＥＮ＜０〜２＞の期間のみである
ことを特徴とする半導体メモリ装置。
【請求項２】
前記他の１つのメモリバンクに関するデータ感知動作全体の間、前記データ読出し回路に維持されるマルチレベルデータは、前記読出しイネーブルクロック信号に同期してカウントアップされたアドレスビット信号のうち他のアドレスビット信号の組み合わせに従って外部に順次出力される
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ感知制御回路は、前記１つのアドレスビット信号が第１論理レベルから第２論理レベルに遷移すると、第１アドレス遷移検出信号（ＹＣＮＴＬ）をパルス状に遷移させ、前記１つのアドレスビット信号が第２論理レベルから第１論理レベルに遷移すると、第２アドレス遷移検出信号（ＹＣＮＴＲ）をパルス状に遷移させるアドレス遷移検出部と、前記第１アドレス遷移検出信号、前記第２アドレス遷移検出信号、又はチップ活性化信号に応じて感知開始信号（ＰＳＴＡＲＴ）を発生する感知開始信号発生部と、クロック制御信号に応じて、互いに異なる周期を有する複数のクロック信号を発生するクロック発生部と、前記データ感知動作全体の間、前記クロック信号に応じて前記感知制御信号を発生する感知制御信号発生器と、前記感知開始信号に応じてデータ感知動作全体の期間を示す感知期間検出信号を活性化させ、前記クロック信号を受け入れて、前記データ感知動作全体の終了を検出して前記感知期間検出信号を非活性化させる感知期間検出器と、前記感知開始信号に応じて、前記クロック信号を発生するように、前記感知期間検出信号が活性化されている間は、前記クロック制御信号を活性化させ、感知期間検出信号が非活性化されたら、前記クロック発生部を非活性化させるクロックコントローラと、を含む
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記データ感知制御回路は、チップ活性化信号に応じてレイテンシ信号を発生し、前記読出しイネーブルクロックがトグルされるとき、前記レイテンシ信号を非活性化させるレイテンシ信号発生器と、前記１つのアドレスビット信号が第１論理レベルから第２論理レベルに遷移すると、第１アドレス遷移検出信号（ＹＣＮＴＬ）をパルス状に遷移させ、前記１つのアドレスビット信号が第２論理レベルから第１論理レベルに遷移すると、第２アドレス遷移検出信号（ＹＣＮＴＲ）をパルス状に遷移させる第１アドレス遷移検出部と、前記レイテンシ信号が非活性化された後、前記他のアドレスビット信号のうち少なくとも１つが遷移すると、第３アドレス遷移検出信号を発生する第２アドレス遷移検出部と、前記第１アドレス遷移検出信号、前記第２アドレス遷移検出信号、又は前記チップ活性化信号に応じて感知開始信号（ＰＳＴＡＲＴ）を発生する感知開始信号発生部と、第１及び第２クロック制御信号に応じて、互いに異なる周期を有する複数のクロック信号を発生するクロック発生部と、前記データ感知動作全体の間、前記クロック信号に応じて前記感知制御信号を発生する感知制御信号発生器と、前記感知開始信号に応じてデータ感知動作全体の期間を示す感知期間検出信号を活性化させ、前記クロック信号を受け入れて前記データ感知動作全体の終了を検出して前記感知期間検出信号を非活性化させる感知期間検出器と、前記感知開始信号に応じて、前記クロック信号を発生するように、前記感知期間検出信号が活性化されている間、前記第１クロック制御信号を活性化させ、前記感知期間検出信号が非活性化されたら、前記クロック発生部を非活性化させる第１クロックコントローラと、前記クロック信号及び前記第３アドレス遷移検出信号に応じて前記第２クロック制御信号を発生する第２クロックコントローラと、を含み、前記第２クロックコントローラは、各感知期間の終了を検出して前記クロック信号が維持されるように第２クロック制御信号を非活性化させ、前記第２クロックコントローラは、前記クロック発生部が継続してクロック信号を発生するように前記第３アドレス遷移検出信号に応じて前記第２クロック制御信号を活性化させる
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記データ感知制御回路は、前記感知制御信号に応じて前記第１乃至第３データ感知期間に各々対応する第１乃至第３感知期間信号を発生する感知期間信号発生器と、前記１つのアドレスビット信号及び前記レイテンシ信号に応じて第１及び第２バンク選択信号を発生するバンク選択信号発生器と、をさらに含み、前記バンク選択信号発生器は、前記レイテンシ信号が活性化されている間、前記第１及び第２バンク選択信号を共に活性化させ、前記レイテンシ信号が非活性化されている間、前記１つのアドレスビット信号に応じて前記バンク選択信号のうちの１つのバンク選択信号を活性化させる
ことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記データ読出し回路は、前記第１及び第２メモリバンクに各々対応する第１及び第２データ読出し部で構成され、前記各々のデータ読出し部は、複数の第２アドレスビット信号を受け入れて、前記第１及び第２アドレス遷移検出信号のうち対応する１つがパルス状に遷移すると、前記読出しイネーブルクロック信号に同期して前記複数の第２アドレスビット信号をカウントアップする第２カウンタ回路と、前記第２カウンタ回路の出力に応じて、対応するメモリバンクの行のうち少なくとも１つを選択する行選択部と、前記感知制御信号に応じて、対応するメモリバンクからマルチレベルデータを感知する感知増幅器回路と、前記感知増幅器回路の出力をラッチし、前記第１カウンタ回路によってカウントアップされたアドレス信号のうち他のアドレスビット信号に従って外部に順次出力するデータレジスタと、を含む
ことを特徴とする請求項５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくは、バーストモードアクセス機能を備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
メモリ装置のアクセス速度を向上させるため、バーストモードアクセス機能を有するメモリ装置がある。メモリ装置のバーストモードアクセス読出しは、任意のメモリ領域から始めて該任意のメモリ領域に関連して続けられる。そのようなメモリにおいて、４つのメモリ領域のグループではなく、任意の数のメモリ領域がバーストモードで連続的に読み出される。
【０００３】
１つの例のバーストモードアクセスは次の通りである。メモリアレイは、２つのメモリバンクに分かれている。各メモリバンクは、メモリアレイの全ての行のうちの半分を含む。各メモリバンクは、互いに独立したアクセスを可能にする列及び行デコーダを有する。各メモリバンクの行は、所定グループの行に分かれている。感知増幅器は、各メモリバンクの各グループについて各々設けらる。
【０００４】
メモリ装置のバーストモードアクセスでは、メモリバンク内に保持されたデータ群は、対応する感知増幅器回路を通して同時に感知される。両メモリバンクから感知されたデータはデータレジスタに保持される。まず、１つのメモリバンクに対応するデータレジスタ内のデータが外部に伝達される。次いで、他の１つのメモリバンクに対応するデータが外部に伝達され、これと同時に、感知増幅器回路を通して前記１つのメモリバンクからデータが感知される。
【０００５】
前述のバーストモードアクセス機能を備えたメモリ装置の一例が“ＭＥＭＯＲＩＥＳ  ＷＩＴＨ  ＢＵＲＳＴ  ＭＯＤＥ  ＡＣＣＥＳＳ”というタイトルで米国特許第５、５５９、９９０に開示されている。
【０００６】
データが外部に出力されるとき、パワーノイズ（又は“入出力ノイズ”と呼ばれる）が発生することは当分野でよく知られている。もし、１つのメモリバンクに対応するデータが出力される時に他の１つのメモリバンクに貯蔵されたデータが感知されると、データ感知動作がパワーノイズの影響を受ける。結果的にバーストモードアクセス機能を有するメモリ装置の安定されたデータ感知動作を保障することができない。
【０００７】
【発明が解決しようとする課題】
従って、本発明の第１の目的は、データ出力の時に生じ得るパワーノイズの影響を受けにくいバーストモード半導体メモリ装置を提供することにある。
【０００８】
また、本発明の第２の目的は、安定したデータ感知動作を保障することができるバーストモード半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１つの特徴によると、半導体メモリ装置は、メモリアレイ、カウンタ回路、データ感知制御回路及びデータ読出し回路を含む。メモリアレイは、マルチレベルデータを保持する複数のメモリセルを各々含む第１及び第２メモリバンクを有し、第１及び第２メモリバンクは、互いに独立した読み出し動作が可能である。カウンタ回路は、外部から印加されるアドレスビット信号を受け入れて、読出しイネーブルクロック信号に同期してアドレスビット信号をカウントアップする。データ感知制御回路は、カウンタ回路によってカウントアップされたアドレスビット信号のうちの１つのアドレスビット信号を受け入れる。この１つのアドレスビット信号は、バンク選択のために使用される。
【００１０】
ここで、１つのアドレスビット信号が遷移するとき、一連のデータ制御信号が生成される。データ読出し回路は、データ感知制御信号に応じて第１及び第２メモリバンクから交互にマルチレベルデータを感知する。
【００１１】
望ましい実施の形態によると、データ読出し回路は、データ感知動作の間、メモリバンクのうちの１つのメモリバンクから感知されたマルチレベルデータを維持すると共に、メモリバンクのうち他の１つのメモリバンクからマルチレベルデータを感知する。そして、他の１つのメモリバンクに関するデータ感知動作の間、データ読出し回路に維持されるマルチレベルデータは、読出しイネーブルクロック信号に同期してカウントアップされたアドレスビット信号のうちの他のアドレスビット信号の組み合わせに従って外部に順次出力される。
【００１２】
また、望ましい実施の形態によると、データ感知制御回路は、１つのアドレスビット信号が第１論理レベルから第２論理レベルに遷移すると、第１アドレス遷移検出信号をパルス状に遷移させ、１つのアドレスビット信号が第２論理レベルから第１論理レベルに遷移すると、第２アドレス遷移検出信号をパルス状に遷移させるアドレス遷移検出部と、第１アドレス遷移検出信号、第２アドレス遷移検出信号、又はチップ活性化信号に応じて感知開始信号を発生する感知開始信号発生部と、クロック制御信号に応じて、互いに異なる周期を有する複数のクロック信号を発生するクロック発生部と、データ感知動作の間、クロック信号に応じて感知制御信号を発生する感知制御信号発生器と、感知開始信号に応じてデータ感知動作の期間を示す感知期間検出信号を活性化させ、クロック信号を受け入れて、データ感知動作の終了を検出して感知期間検出信号を非活性化させる感知期間検出器と、感知開始信号に応じて、クロック信号を発生するように感知期間検出信号が活性化されている間、クロック制御信号を活性化させ、感知期間検出信号が非活性化されたら、クロック発生部を非活性化させるクロックコントローラで構成される。
【００１３】
本発明の半導体メモリ装置によると、例えば、各感知期間のビットラインプリチャージ動作は、読出しイネーブルクロック信号に同期して開始される。その結果、各感知期間の感知動作は、読出しイネーブルクロック信号の遷移時点では行われないため、パワーノイズに対して強く、安定したデータ感知動作が保障される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態を詳しく説明する。
【００１５】
図１は、本発明の望ましい実施の形態に係る半導体メモリ装置１００のブロック図である。半導体メモリ装置１００は、バーストモードのとき、任意のアドレスから開始して任意の数のメモリセルのデータを読み出すバーストモードアクセスを実行する。
【００１６】
メモリ装置１００のメモリアレイ１１０は、２つのメモリバンク、即ち右側メモリバンク１１０Ｒと左側メモリバンク１１０Ｌに分かれている。左側メモリバンク１１０Ｌは、メモリ装置１００に提供される入出力ピン（不図示）に各々対応する複数のグループに分かれている。同様に、右側メモリバンク１１０Ｒは、該入出力ピンに各々対応する複数のグループに分かれている。
【００１７】
図２において、例えば、各メモリバンク１１０Ｌ及び１１０Ｒが２０４８本のヒットライン（２Ｋ本のビットライン）を有し、半導体メモリ装置１００が１６個の入出力ピンを有すると仮定する。各メモリバンク１１０Ｌ及び１１０Ｒは、図２に示されたように、各々３２本のビットラインを有する１６個のグループに分かれている。
【００１８】
図１には示されていないが、各メモリバンク１１０Ｌ及び１１０Ｒは、複数のビットラインと複数のワードラインで構成されるマトリッス上に配列される複数のメモリセルを有し、各メモリセルは、マルチレベルデータ、例えば２ビットデータを保持することができる。マルチレベルメモリ装置の例は、“ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＡＤＩＮＧ  ＭＵＬＴＩ−ＬＥＶＥＬ  ＤＡＴＡ  ＳＴＯＲＥＤ  ＩＮ  Ａ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”というタイトルで米国特許第５、４５７、６５０号に、“ＭＵＬＴＩ−ＳＴＡＴＥ  ＮＯＮ−ＶＯＬＡＴＡＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＤＲＩＶＩＮＧ  ＴＨＥ  ＳＡＭＥ”というタイトルで米国特許第５、７６８、１８８号に各々掲載されている。
【００１９】
図１において、バッファ回路１２０（以後、“ＡＬＥＬ／ＡＬＥＨバッファ”という）は、外部から提供される制御信号ＸＡＬＥＨ及びＸＡＬＥＬに従って、ロー及びハイ・アドレスラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨを発生する。さらに、ＡＬＥＬ／ＡＬＥＨバッファ１２０は、ローアドレスラッチイネーブル信号ＡＬＥＬが論理的ハイレベルから論理的ローレベルに遷移するとき、アドレスロード信号ＡＤＬＯＡＤを生成する。
【００２０】
アドレスバッファ回路１４０は、ロー及びハイ・アドレスラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨに応じて、外部からロー及びハイ・アドレスビット信号を取り込んで、第１乃至第４アドレスビット信号を出力する。例えば、信号ＡＬＥＬ及びＡＬＥＨがハイであるとき、ロー・アドレスビット信号がアドレスバッファ回路１４０にラッチされ、ロー・アドレスラッチイネーブル信号ＡＬＥＬがハイであり、ハイ・アドレスラッチイネーブル信号ＡＬＥＨがローであるとき、ハイ・アドレスビット信号がアドレスバッファ１４０にラッチされる。
【００２１】
この実施形態において、第１アドレスビット信号は、Ａ１〜Ａ４に対応し、第２アドレスビット信号は、Ａ５〜Ａ９に対応し、第３アドレスビット信号は、Ａ１０〜Ａ２４に対応し、第４アドレスビット信号は、Ａ２５〜Ａ２８に対応する。
【００２２】
半導体メモリ装置１００は、チップイネーブルバッファ（ｃｈｉｐ  ｅｎａｂｌｅ  ｂｕｆｆｅｒ、以下“ＣＥバッファ”という）１８０からのチップイネーブル信号ＣＥｂ、ローアドレスラッチイネーブル信号ＡＬＥＬ及び第４アドレスビット信号Ａ２５〜Ａ２８に応じて、チップ活性化信号ＳＴＢを生成するチップイネーブル検出器１６０を含む。
【００２３】
バッファ回路２００（以下、“ＲＥバッファ”という）は、外部から提供される読出しイネーブル信号ＲＥｂを取り込む。読み出しイネーブル信号ＲＥｂは、半導体メモリ装置１００でクロック信号、及び半導体メモリ装置１００と外部との間の同期信号として使用される。
【００２４】
メモリバンク１１０Ｌ及び１１０Ｒからは、互いに独立してデータが読み出される。そのため、各メモリバンクは、列（Ｘ）−デコーダ及び行（Ｙ）−デコーダ、Ｙ−カウンタ、Ｙ−パスゲート回路、感知増幅器及びデータレジスタを有する。
【００２５】
左側メモリバンク１１０Ｌは、Ｘ−デコーダ２１０Ｌ、Ｙ−デコーダ２２０Ｌ、Ｙ−カウンタ２３０Ｌ、Ｙ−パスゲート回路２４０Ｌ、感知増幅器回路２５０Ｌ、及びデーダレジスタ２６０Ｌを有する。右側メモリバンク１１０Ｒは、Ｙ−デコーダ２１０Ｒ、Ｙ−デコーダ２２０Ｒ、Ｙ−カウンタ２３０Ｒ、Ｙ−パスゲート回路２４０Ｒ、感知増幅器回路２５０Ｒ、及びデータレジスタ２６０Ｒを有する。
【００２６】
この実施の形態において、Ｙ−デコーダ２２０Ｌ及び２２０Ｒ、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ、Ｙ−パスゲート回路２４０Ｌ及び２４０Ｒ、感知増幅器回路２５０Ｌ及び２５０Ｒ、並びにデータレジスタ２６０Ｌ及び２６０Ｒは、データ読出し回路（ｄａｔａ  ｒｅａｄｉｎｇ  ｃｉｒｃｕｉｔ）を構成する。
【００２７】
図１に示す半導体メモリ装置において、アドレスロード信号ＡＤＬＯＡＤがパルス状に遷移するとき（列アドレスラッチイネーブル信号ＡＬＥＬが高から低に遷移するとき）、カウンタ２９０は、第１アドレスビット信号Ａ１〜Ａ４を取り込み、Ｙ−カウンタ２３０Ｌ及び２３０Ｒは、第２アドレスビット信号Ａ５〜Ａ９を各々取り込む。
【００２８】
カウンタ２９０は、バーストモードアクセスの間、ＲＥバッファ２００から供給される読出しイネーブル信号（又は読出しイネーブルクロック信号）ＲＥｂに応じて、第１アドレスビット信号Ａ１〜Ａ４が示すアドレスを順次カウントアップする。
【００２９】
カウンタ２３０Ｌは、データ感知制御回路３１０から供給される信号ＹＣＮＴＬがパルス状に遷移する都度、カウンタ２３０Ｌ内に保持されているアドレスビット信号を、読出しイネーブル信号ＲＥｂに同期して、カウントアップする。同様に、カウンタ２３０Ｒは、データ感知制御信号３１０から供給される信号ＹＣＮＴＲがパルス状に遷移する都度、カウンタ２３０Ｒ内に保持されているアドレスビット信号を、読出しイネーブル信号ＲＥｂに同期して、カウントアップする。
【００３０】
図１に示したように、半導体メモリ装置１００は、データ感知制御回路３１０から出力される信号ＢＮＫＳ＿Ｌ、ＢＮＫＳ＿Ｒ、及びＳＴＧｉ（ｉ＝１、２、３）に応じてワードライン電圧ＶＰＬ及びＶＰＲを発生するワードライン制御回路３２０を含む。ワードライン電圧ＶＰＬ及びＶＰＲの各々は、例えば、前述の米国特許に開示されているように、データ感知動作の間、電圧レベルが順次変更される。
【００３１】
例えば、メモリセルが２ビットデータ（例えば、“００”、“０１”、“１０”、及び“１１”のうち、１つ）を保持する場合は、データ感知動作は、第１、第２、及び第３感知期間を含み、各感知期間において、選択されたワードラインに対して異なるワードライン電圧レベルを順次印加することによって完了する。各感知期間は、ビットラインプレチャージ、感知及びビットラインディスチャージの一連の動作からなる。
【００３２】
左側メモリバンク１１０Ｌが選択されるとき、メモリバンクの複数のワードラインのうち１つのワードラインがＸ−デコーダ２１０Ｌ及びＸ−プレデコーダ３００によって選択される。そして、Ｘ−デコーダ２１０Ｌは、選択されたワードラインをワードライン電圧ＶＰＬになるように駆動する。同様に、右側メモリバンク１１０Ｒが選択されるとき、メモリバンクの複数のワードラインのうち１つのワードラインがＸ−デコーダ２１０Ｒ及びＸ−プレデコーダ３００によって選択される。そして、Ｘ−デコーダ２１０Ｒは、選択されたワードラインをワードライン電圧ＶＰＲになるように駆動する。
【００３３】
図２において、メモリバンク１１０Ｌ及び１１０Ｒの各グループは、各々３２本のビットラインを有する４つのサブグループＳＧ１〜ＳＧ４に分かれる１２８本のビットラインを有する。Ｙ−パスゲート回路２４０Ｌ／２４０Ｒは、対応するＹ−デコーダから供給される出力（デコーディングされた行選択信号）に応じて各サブグループＳＧ１〜ＳＧ４の３２本のビットラインのうち１本のビットラインを選択する。
【００３４】
１つのグループに対応する４つの感知増幅器は、データ感知制御回路３１０から供給される感知制御信号に応じて、選択されたメモリセルのマルチレベルデータ（２ビットデータ）を感知する。次いで、対応するデータレジスタは、１つの感知増幅器当たり２つのデータラッチを連結させる。、その結果、１つの感知増幅器によって感知された２ビットデータが対応する２つのデータラッチに各々ラッチされる。各ラッチの内容は、カウンタ２９０から提供される信号ＡＤＤ３及びＬＳＣ０〜ＬＳＣ３の組み合わせに従って順次出力される。
【００３５】
例えば、アドレスビット信号ＡＤＤ３がローであるときは、各感知増幅器に対応する２つのデータラッチのうち左側のデータラッチが各々選択され、信号ＬＳＣ０〜ＬＳＣ３が順次活性化されることに応じて左側データラッチの内容が読出しイネーブル信号ＲＥｂに同期して図１の入出力バッファ３３０を通して外部に順次出力される。同様に、アドレスビット信号ＡＤＤ３がハイであるときは、各感知増幅器に対応する２つのデータラッチのうち右側データラッチが各々選択され、信号ＬＳＣ０〜ＬＳＣ３が順次活性化されること応じて右側データラッチの内容が読出しイネーブル信号ＲＥｂに同期して入出力バッファ３３０を通して外部に順次出力される。
【００３６】
信号ＬＳＣ０〜ＬＳＣ３は、カウンタ２９０からのアドレスビット信号ＡＤＤ１〜ＡＤＤ２をデコーディングした信号である。バーストモードアクセス方式は、例えば、ＲＯＭやＲＡＭのような種類のメモリ装置で使用され得る。
【００３７】
【実施例】
（第１の実施例）
本発明の望ましい第１の実施例に係るデータ感知制御回路３１０のブロック図が図３に示されている。図３に示されたように、この実施例のデータ感知制御回路３１０は、アドレス遷移検出部４１０、感知開始信号発生部４２０、クロックコントローラ４３０、クロック発生部４４０、感知制御信号発生器４５０、感知期間検出器４６０、及び感知期間信号発生器４９０を含む。
【００３８】
図３に示すデータ感知制御回路３１０において、アドレス遷移検出部４１０は、カウンタ２９０からのアドレスビット信号ＡＤＤ４（バンク選択のために使用される）を受け入れ、アドレスビット信号ＡＤＤ４が遷移するとき、第１又は第２アドレス遷移検出信号ＹＣＮＴＬ又はＹＣＮＴＲを生成する。図１に示されたように、アドレスビット信号ＡＤＤ４は、読出しイネーブル信号ＲＥｂに同期してカウンタ２９０で生成される。
【００３９】
アドレス遷移検出部４１０は、上昇エッジ検出器４１１及び下降エッジ検出器４１２を含む。上昇エッジ検出器４１１は、アドレスビット信号ＡＤＤ４を受け入れ、信号ＡＤＤ４が論理ローレベルから論理ハイレベルに遷移するとき、パルス状に遷移する第１アドレス遷移検出信号ＹＣＮＴＬを生成する。下降エッジ検出器４１２は、アドレスビット信号ＡＤＤ４を受け入れ、信号ＡＤＤ４が論理ハイレベルから論理ローレベルに遷移すると、パルス状に遷移する第２アドレス遷移検出信号ＹＣＮＴＲを生成する。
【００４０】
第１アドレス遷移検出信号ＹＣＮＴＬがパルス状に遷移するとき（例えば、左側メモリバンク１１０Ｌが選択されるとき）、Ｙ−カウンタ２３０Ｌは、カウントアップ動作を行う。そして、第２アドレス遷移検出信号ＹＣＮＴＲがパルス状に遷移するとき（例えば、右側メモリバンク１１０Ｒが選択されるとき）、Ｙ−カウンタ２３０Ｒは、カウントアップ動作を行う。
【００４１】
感知開始信号発生部４２０は、チップ活性化信号ＳＴＢ並びに第１及び第２アドレス遷移検出信号ＹＣＮＴＬ及びＹＣＮＴＲに応じて、感知開始信号ＰＳＴＡＲＴを生成する。感知開始信号発生部４２０は、パルス発生器４２１及び遅延回路４２２を含む。パルス発生器４２１は、チップ活性化信号ＳＴＢが論理ハイレベルから論理ローレベルに遷移するとき、又は、第１及び第２アドレス遷移検出信号ＹＣＮＴＬ及びＹＣＮＴＲのうちの１つがパルス状に遷移するとき、論理ハイレベルのパルス信号ＳＰを生成する。
【００４２】
遅延回路４２２は、パルス信号ＳＰを受け入れ、パルス信号ＳＰの下降エッジを所定時間（例えば１００ｎｓ）遅延させる。これはＹ−カウンタ設定時間（選択されたメモリバンクに対応する）センシングと関連する各種の回路に対するレベル設定時間等を保障するためのである。
【００４３】
続いて、クロックコントローラ４３０は、感知開始信号ＰＳＴＡＲＴ及び感知期間検出器４６０から出力される感知期間検出信号ＳＰＤＥＴに応じてクロック制御信号ＣＮＴＬを発生する。クロックコントローラ４３０は、感知開始信号ＰＳＴＡＲＴが論理ハイレベルから論理ローレベルに遷移した後に、信号ＳＰＤＥＴが活性化されている間、クロック制御信号ＣＮＴＬをロジックハイレベルに活性化させる。
【００４４】
クロック発生部４４０は、発振器４４１及びカウンタ回路４４２を含み、クロック制御信号ＣＮＴＬに応じて複数のクロック信号ＰＦｉ（ｉ＝１〜５）を生成する。発振器４４１は、クロック制御信号ＣＮＴＬに応じて矩形波状の発振信号ＯＳＣを発生する回路であって、例えば、この分野によく知られたリン発振器で構成される。カウンタ回路４４２は、発振信号ＯＳＣに応じてクロック信号ＰＦｉを生成する。
【００４５】
ここで、クロック信号が第１〜第３クロック信号ＰＦ０〜ＰＦ２を含むと仮定すると、第１クロック信号ＰＦ０は、第２クロック信号ＰＦ１の１／２周期を有し、第２クロック信号ＰＦ１は、第３クロック信号ＰＦ２の１／２周期を有する。そして、カウンタ回路４４２は、クロック制御信号ＣＮＴＬによって初期化される。
【００４６】
ついで、感知制御信号発生器４５０は、クロック発生部４４０から出力されるクロック信号ＰＦｉに応じて、発振信号ＯＳＣに同期した感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜０〜２＞を生成する。
【００４７】
感知期間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜０〜２＞に応じて、第１乃至第３感知期間信号ＳＴＧ１、ＳＴＧ２、及びＳＴＧ３を発生する。第１感知期間信号ＳＴＧ１は、データ感知動作の第１感知期間に対応し、第２感知期間信号ＳＴＧ２は、データ感知動作の第２感知期間に対応し、第３感知期間信号ＳＴＧ３は、データ感知動作の第３感知期間に対応する。
【００４８】
この実施形態において、信号ＰＲＥ＜０〜２＞は、各感知期間のビットラインプリチャージ時間を定義する。詳しくは、信号ＰＲＥ０は、第１感知期間の間に活性化され、信号ＰＲＥ１は、第２感知期間の間に活性化され、信号ＰＲＥ２は、第３感知期間の間に活性化される。信号ＳＥＮ＜０〜２＞は、各感知期間の感知時間を定義する。詳しく、信号ＳＥＮ０は、第１感知期間の間に活性化され、信号ＳＥＮ１は、第２感知期間の間に活性化され、信号ＳＥＮ２は、第３感知期間の間に活性化される。信号ＤＩＳ＜０〜２＞は、各感知期間のビットラインディスチャージ時間を定義する。詳しく、信号ＤＩＳ０は、第１感知期間の間に活性化され、信号ＤＩＳ１は、第２感知期間の間に活性化され、信号ＤＩＳ２は、第３感知期間の間に活性される。
【００４９】
感知期間検出器４６０は、感知開始信号ＰＳＴＡＲＴに応じてデータ感知動作の期間を示す感知期間検出信号ＳＰＤＥＴを論理ハイレベルに活性化させる。感知期間検出器４６０は、クロック信号ＰＦｉを受け入れ、データ感知動作の終了を検出し、データ感知動作が終了したとき、感知期間検出信号ＳＰＤＥＴを非活性化させる。
【００５０】
チップ活性化信号ＳＴＢがローになるとき、感知開始信号発生部４２０は、感知開始信号ＰＳＴＡＲＴを生成する。これにより、感知期間検出器４６０が感知期間検出信号ＳＰＤＥＴを活性化させる。クロックコントローラ４３０は、感知開始信号ＰＳＴＡＲＴがハイからローに遷移するとき、クロック制御信号ＣＮＴＬを生成し、これに応じて、クロック発生部４４０は、クロック信号ＰＦｉを発生する。
【００５１】
感知制御信号発生器４５０がクロック信号ＰＦｉに応じて感知制御信号を生成することによって、図１の感知増幅器回路２５０Ｌ／２５０Ｒはデータ感知動作を開始する。以後、感知期間検出器４６０は、データ感知動作の終了を検出したとき、感知期間検出信号ＳＰＤＥＴを非活性化させる。信号ＳＰＤＥＴが非活性化されるとき、クロックコントローラ４３０から出力されるクロック制御信号ＣＮＴＬはローになる。これは、クロック発生部４４０によるクロック信号ＰＦｉの生成中止させる。即ち、これによりデータ感知動作が完了する。
【００５２】
ここで、第１又は第２アドレス遷移検出信号ＹＣＮＴＬ又はＹＣＮＴＲがパルス状に遷移する場合は、感知開始信号ＰＳＴＡＲＴがパルス状に遷移する。次の連続的な動作は、前述の内容と同一であるから、説明は略する。
【００５３】
図３に示されたように、データ感知制御回路３１０は、レイテンシ信号発生器４７０及びバンク選択信号発生器４８０を含む。レイテンシ信号発生器４７０は、読出しイネーブル信号ＲＥｂ、チップ活性化信号ＳＴＢ、及びアドレスロード信号ＡＤＬＯＡＤに応じてレイテンシ信号Ｔ＿１ｓｔを生成する。レイテンシ信号Ｔ＿１ｓｔは、メモリバンク１１０Ｌ及び１１０Ｒが同時に読み出される時間を定義する。これを詳細に説明する。
【００５４】
チップ活性化信号ＳＴＢがハイからローに遷移し、信号ＡＤＬＯＡＤがパルス状に遷移すると、レイテンシ信号発生器４７０はレイテンシ信号Ｔ＿１ｓｔを論理ハイレベルに活性化させる。読出しイネーブル信号Ｔ＿１ｓｔがハイからローに遷移すると、レイテンシ信号発生器４７０は、レイテンシ信号Ｔ＿１ｓｔを論理ローレベルに非活性化させる。
【００５５】
バンク選択信号発生器４８０は、アドレスビット信号ＡＤＤ４及びレイテンシ信号Ｔ＿１ｓｔに応じて第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを生成する。レイテンシ信号Ｔ＿１ｓｔが活性化されている間、バンク選択信号発生器４８０は、アドレスビット信号ＡＤＤ４と無関係に、第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる。これに応じて、図１のワードライン制御回路３２０がメモリバンク１１０Ｌ及び１１０Ｒのためのワードライン電圧ＶＰＬ及びＶＰＲを発生する。レイテンシ信号Ｔ＿１ｓｔが非活性化されている間、バンク選択信号発生器４８０は、アドレスビット信号ＡＤＤ４に応じて信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒのうちの１つの信号を活性化させる。
【００５６】
例えば、バンク選択のために使用される信号ＡＤＤ４がローからハイに遷移すると、第１バンク選択信号ＢＮＫＳ＿Ｌはハイに活性化され、これに応じて、ワードライン制御回路３２０は、左側メモリバンク１１０Ｌのためのワードライン電圧ＶＰＬを発生する。一方、信号ＡＤＤ４がハイからローに遷移すると、第２バンク選択信号ＢＮＫＳ＿Ｒはハイに活性化され、これに応じて、ワードライン制御回路３２０は、右側メモリバンク１１０Ｒのためのワードライン電圧ＶＰＲを発生する。
【００５７】
即ち、メモリバンク１１０Ｌ及び１１０Ｒに対するデータ感知動作以後に、任意のメモリバンクに対するデータ感知動作は、読出しイネーブル信号ＲＥｂに同期して生成されたアドレスビット信号ＡＤＤ４が遷移した後に開始される。それ故、読出しイネーブル信号ＲＥｂの遷移時点から発生するパワーノイズは、データ感知動作に影響されず、その結果、安定した感知動作が保障される。
【００５８】
図４は、本発明の第１の実施例に係るバーストモードアクセス動作を説明するためのタイミング図である。
【００５９】
以下、本発明の第１の実施例に係るバーストモードアクセス動作を説明する。
ここでは、アドレスバッファ回路１４０の出力は、外部アドレスの入力前にローに設定され、論理ローレベルのアドレスビット信号ＡＤＤ４がアドレスバッファ回路１４０にラッチされていると仮定する。また、アドレスビット信号ＡＤＤ４がローであるとき、左側メモリバンク１１０Ｌが選択され、信号ＡＤＤ４がハイであるとき、右側メモリバンク１１０Ｒが選択されると仮定する。
【００６０】
第１期間ｔ１では、ロー及びハイアドレスラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨが共にハイになり、ローアドレスビット信号がアドレスバッファ回路１４０にラッチされる。そして、ハイアドレスラッチイネーブル信号ＡＬＥＨがハイからローに遷移するとき、ハイアドレスビット信号がアドレスバッファ回路１４０にラッチされる。ついで、ローアドレスラッチイネーブル信号ＡＬＥＬがハイからローに遷移するとき、アドレスロード信号ＡＤＬＯＡＤがパルス状に遷移する。これに応じて、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ並びにカウンタ２９０は、アドレスバッファ回路１４０から出力される対応するアドレスビット信号をラッチする。即ち、Ｙ−カウンタ２３０Ｌ及び２３０Ｒは、アドレスロード信号ＡＤＬＯＡＤに応じて第２アドレスビット信号Ａ５〜Ａ９を取り込み、カウンタ２９０は、アドレスロード信号ＡＤＬＯＡＤに応じて第１アドレスビット信号Ａ１〜Ａ４を取り込む。
【００６１】
第２期間ｔ２では、左側及び右側メモリバンク１１０Ｌ及び１１０Ｒが次のように同時に読み出される。
【００６２】
まず、レイテンシ信号発生器４７０から出力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている間に、バンク選択信号発生器４８０は、アドレスビット信号ＡＤＤ４の状態と無関係に第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（これはメモリバンク１１０Ｌ及び１１０Ｒが同時に選択されることを意味する）。
【００６３】
感知開始信号発生部４２０は、チップ活性化信号ＳＴＢがハイからローに遷移すると、感知開始信号ＰＳＴＡＲＴを生成する。感知期間検出器４６０は、この感知開始信号ＰＳＴＡＲＴに応じて、感知期間検出信号ＳＰＤＥＴを活性化させる。
【００６４】
ついで、クロックコントローラ４３０は、信号ＰＳＴＡＲＴがハイからローに遷移すると、信号ＳＰＤＥＴが活性化されている間、クロック制御信号ＣＮＴＬを活性化させる。これに応じて、クロック発生部４４０がクロック信号ＰＦｉを生成し、感知制御信号発生器４５０は、これらのクロック信号ＰＦｉに応じて感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞を順次生成する。
【００６５】
感知期間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞に応じて、第１、第２及び第３感知期間信号ＳＴＧ１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワードライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生する。
【００６６】
以後、ワードライン電圧ＶＰＬ及びＶＰＲは、左側メモリバンク１１０Ｌの１つの列（ワードライン）に供給されると共に、当該列と同一の右側メモリバンク１１０Ｒの列（ワードライン）に供給される。ワードライン電圧ＶＰＬ及びＶＰＲが第１乃至第３感知期間の間にローレベルからハイレベルに順次変化することにより、メモリバンク１１０Ｌ及び１１０Ｒの各グループに対応する８ビットデータがＹ−パスゲート回路２４０Ｌ及び２４０Ｒと感知増幅器回路２５０Ｌ及び２５０Ｒを通して対応するデータレジスタにラッチされる。
【００６７】
感知期間検出器４６０は、データ感知期間が終了すると、感知期間検出信号ＳＰＤＥＴを論理ローレベルに非活性化させる。ついで、クロックコントローラ４３０は、信号ＳＰＤＥＴに応じてクロック制御信号ＣＮＴＬを論理ローレベルに非活性化させ、その結果、クロック発生部４４０は、非活性化される。これにより、メモリバンク１１０Ｌ及び１１０Ｒに対するデータ感知動作が完了する。
【００６８】
第３期間ｔ３では、制御信号ＡＤＤ３、ＬＳＣ０、ＬＳＣ１、ＬＳＣ２、及びＬＳＣ４の制御に従って、データレジスタ２６０Ｌに保持されたデータが読出しイネーブル信号ＲＥｂに同期して入出力バッファ回路３３０を通して外部に順次出力される。これはバンク選択用アドレスビット信号ＡＤＤ４がローであるためである。この時、データレジスタ２６０Ｒは、第２期間ｔ２の間、感知されたデータを継続して保持している。
【００６９】
図４に示されたように、アドレスビット信号ＡＤＤ４がローからハイに遷移するとき（右側メモリバンク１１０Ｒが選択されることを意味する）、データレジスタ２６０Ｒのデータは、第４期間ｔ４の間に、読出しイネーブル信号ＲＥｂに同期して入出力バッファ回路３３０を通して外部に順次出力される。これと同時に、左側メモリバンク１１０Ｌに対するデータ感知動作が次のように行われる。
【００７０】
アドレスビット信号ＡＤＤ４がローからハイに遷移すると、アドレス遷移検出部４１０は、第１アドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、バンク選択信号発生器４８０は、バンク選択信号ＢＮＫＳ＿Ｌを発生させ（レイテンシ信号Ｔ＿１ｓｔはローに維持される）、Ｙ−カウンタ２３０Ｌは、カウントアップ動作を行う。感知開始信号発生部４２０は、アドレス遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳＴＡＲＴを発生し、その結果、感知区間検出信号ＳＰＤＥＴが再びハイに活性化される。
【００７１】
次に、クロックコントローラ４３０は、感知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、信号ＳＰＤＥＴが活性化されている間、クロック制御信号ＣＮＴＬを活性化させる。これに応じて、クロック発生部４４０がクロック信号ＰＦｉを生成し、その結果、感知制御信号発生部４５０は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞を順次生成する。続いて、感知期間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞に応じて、第１、第２及び第３感知期間信号ＳＴＧ１〜ＳＴＧ３を順次発生する。即ち、ワードライン電圧制御回路３２０は、制御信号ＳＴＧ１〜ＳＴＧ３及びＢＮＫＳ＿Ｌに応じてワードライン電圧ＶＰＬを発生する。
【００７２】
以後、ワードライン電圧ＶＰＬは、メモリバンク１１０Ｌの以前に選択された列（ワードライン）に供給される。ワードライン電圧ＶＰＬが第１乃至第３感知期間の間に、ローレベルからハイレベルに順次変化することにより、メモリバンク１１０Ｌの各グループに対応する８ビットデータがＹ−パスゲート回路２４０Ｌ及び感知増幅器回路２５０Ｌを通してデータレジスタ２６０Ｌにラッチされる。
【００７３】
感知期間検出器４６０は、メモリバンク１１０Ｌに対するデータ感知動作が完了すると、感知期間検出信号ＳＰＤＥＴを論理ローレベルに非活性化させる。ついで、クロックコントローラ４３０は、クロック制御信号ＣＮＴＬを論理ローレベルに非活性化させ、その結果、クロック発生部４４０は非活性化される。即ち、メモリバンク１１０Ｌに対するデータ感知動作は、メモリバンク１１０Ｒに関するデータ出力動作の間に完了する。前述したようなバーストモードアクセス動作は、所定のデータが読み出されるまで反復的に行われる。
【００７４】
本発明の望ましい第１の実施例によると、第１期間ｔ１（メモリバンク１１０Ｌ及び１１０Ｒの双方に対するデータ感知動作が行われる）の後に、１つのメモリバンクに対するデータ感知動作がアドレスビット信号ＡＤＤ４の遷移情報を利用して開始される。アドレスビット信号ＡＤＤ４は、バンク選択のために使用され、読出しイネーブル信号ＲＥｂ（クロック信号として使用される）に同期して生成される。前述したようなデータ感知制御方式を使用することによって、読出しイネーブル信号ＲＥｂがハイからローに遷移するとき、各感知期間の感知動作は行われない。従って、データ出力のときに発生し得るパワーノイズ（入出力ノイズ）は、各感知期間の感知動作に影響を及ばさない。結果として、この半導体メモリ装置１００は、安定したデータ感知動作を提供し、高い信頼性を有する。
【００７５】
（第２の実施例）
図５は、本発明の望ましい第２の実施例に係るデータ感知制御回路３１０のブロック図である。
【００７６】
第２の実施例は、第２アドレス遷移検出部５００及び第２クロックコントローラ５１０がデータ感知制御回路３１０に追加されるという点、及び発振器４４１が第１及び第２クロックコントローラ４３０及び５１０によって制御されるという点で第１の実施例と相違する。図５において、図３に示す第１の実施例の構成要素と同一の構成要素は、同一の参照番号に表記されている。
【００７７】
第２アドレス遷移検出５００は、アドレスビット信号ＡＤＤ１〜ＡＤＤ３及びレイテンシ信号Ｔ＿１ｓｔを受け入れて第３アドレス遷移検出信号ＡＴＤをパルス状に変化させる。アドレスビット信号ＡＤＤ１〜ＡＤＤ３は、読出しイネーブル信号ＲＥｂに応じて動作するカウンタ２９０（図１参照）から供給される。本発明の望ましい実施例による第２アドレス遷移検出部５００の回路図を示す図６を参照すると、検出器１０、パルス発生器２４、２つのインバータ２６及び３０、及びＮＡＮＤゲート２８が第２アドレス遷移検出部５００を構成する。
【００７８】
第２アドレス遷移検出部５００によると、第３アドレス遷移検出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイに維持されているとき、アドレスビット信号ＡＤＤ１〜ＡＤＤ３と無関係に論理ローレベルを有する。レイテンシ信号Ｔ＿１ｓｔが非活性化された後は、第３アドレス遷移検出信号ＡＴＤは、検出器１０及びパルス発生器２４に依存する。詳しくは、アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが遷移すると、検出器１０の出力Ａはハイになり、パルス発生器２４はアクティブローパルスの出力Ｂを発生する。これに応じて、第３アドレス遷移検出信号ＡＴＤは、アクティブローパルス形態で活性化される。即ち、アドレス遷移検出信号ＡＴＤは、データ感知動作の第２及び第３感知期間の各初期段階でパルス状に遷移する。
【００７９】
図５において、第２クロックコントローラ５１０は、クロック信号ＰＦ０〜ＰＦ５及び第３アドレス遷移検出信号ＡＴＤに応じて、発振器４４１に提供される第２クロック制御信号ＣＮＴＬ’を発生する。第２クロックコントローラ５１０の望ましい実施例が図７に示されている。図７に示したように、検出器３２、パルス発生器３４、クロスカップルされた２つのＮＡＮＤゲート３６及び３８、及び２つのインバータ４０及び４２は、第２クロックコントローラ５１０を構成する。
【００８０】
本発明の第２クロックコントローラ５１０によると、第２クロック制御信号ＣＮＴＬ’は、第３アドレス遷移検出信号ＡＴＤがローであるとき（レイテンシ信号Ｔ＿１ｓｔの非活性化の間）、論理ハイレベルに設定される。レイテンシ信号Ｔ＿１ｓｔが非活性化された後、検出器３２の出力Ｃは、各感知期間が終了するときに論理ローレベルから論理ハイレベルに遷移する。パルス発生器３４は、検出器３２から出力される信号Ｃの上昇エッジに応じてアクティブローパルスの出力Ｄを発生し、これに応じて、第２クロック制御信号ＣＮＴＬ’は、ローに非活性化され、発振器４４１は、非活性状態ではなく、ホールド状態に移行する。これはクロック信号ＰＦｉがホールド状態に移行する以前の所定状態を維持することを意味する。従って、各感知期間に対応するワードライン電圧レベルは、継続して一定に維持される。
【００８１】
続いて、そのように非活性化された第２クロック制御信号ＣＮＴＬ’は、第３アドレス遷移検出信号ＡＴＤが論理ハイレベルから論理ローレベルに遷移すると活性化される。これにより、発振器４４１が活性化状態に移行し、これに応じて、カウンタ回路４４２は、次の感知期間のためのクロック信号ＰＦｉを発生する。
【００８２】
換言すると、第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴＬ’がハイであるとき、クロック発生部４４０は、クロック信号ＰＦｉを生成するように活性化状態に移行する。第１クロック制御信号ＣＮＴＬがハイであり、第２クロック制御信号ＣＮＴＬ’がローであるとき、クロック発生部４４０はホールド状態に移行し、その結果、クロック信号ＰＦｉは、ホールド状態に移行する以前の各状態を維持する。そして、第１クロック制御信号ＣＮＴＬがローであるとき、クロック発生部４４０は、クロック発生部４４０を非活性化させるために、非活性化状態に移行する。前述したデータ感知制御方式によると、データ感知動作の各感知期間は、読出しイネーブル信号ＲＥｂに同期して開始することが分かる。
【００８３】
図８は、本発明の第２の実施例に係るバーストアクセス動作を説明するためのタイミング図である。以下、本発明の第２の実施例に係るバーストモードアクセス動作を説明する。
【００８４】
ここでは、アドレスバッファ回路１４０の出力は、外部アドレスの入力前にローに設定され、論理ローレベルのアドレスビット信号ＡＤＤ４は、アドレスバッファ回路１４０にラッチされていると仮定する。また、アドレスビット信号ＡＤＤ４がローであるとき、左側メモリバンク１１０Ｌが選択され、信号ＡＤＤ４がハイであるとき右側メモリバンク１１０Ｒが選択されると仮定する。
【００８５】
第１期間ｔ１では、ロー及びハイアドレスラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨは共にハイになり、ローアドレスビット信号がアドレスバッファ回路１４０にラッチされる。そして、ハイアドレスラッチイネーブル信号ＡＬＥＨがハイからローに遷移するときに、ハイアドレスビット信号がアドレスバッファ回路１４０にラッチされる。
【００８６】
ついで、ローアドレスラッチイネーブル信号ＡＬＥＬがハイからローに遷移するとき、アドレスロード信号ＡＤＬＯＡＤがパルス状に遷移する。これにより、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ及びカウンタ２９０は、アドレスバッファ回路１４０から出力される対応するアドレスビット信号をラッチする。即ち、Ｙ−カウンタ２３０Ｌ及び２３０Ｒは、アドレスロード信号ＡＤＬＯＡＤに応じて第２アドレスビット信号Ａ５〜Ａ９を取り込み、カウンタ２９０は、アドレスロード信号ＡＤＬＯＡＤに応じて第１アドレスビット信号Ａ１〜Ａ４を取り込む。
【００８７】
第２期間ｔ２では、左側及び右側メモリバンク１１０Ｌ及び１１０Ｒが次のように同時に読み出される。
【００８８】
まず、レイテンシ信号発生器４７０から出力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている間、バンク選択信号発生器４８０は、アドレスビット信号ＡＤＤ４の状態と無関係に第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（これはメモリバンク１１０Ｌ及び１１０Ｒが同時に選択されることを意味する）。
【００８９】
感知開始信号発生部４２０は、チップ活性化信号ＳＴＢがハイからローに遷移すると、感知開始信号ＰＳＴＡＲＴを生成する。このとき、感知期間検出器４６０は、感知開始信号ＰＳＴＡＲＴに応じて感知期間検出信号ＳＰＤＥＴを活性化させ、第２クロックコントローラ５１０は、論理ハイレベルの第２クロック制御信号ＣＮＴＬ’を発生する。このとき、第３アドレス遷移検出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイであるため、ローに維持される。
【００９０】
その次に、クロックコントローラ４３０は、信号ＰＳＴＡＲＴがハイからローに遷移すると、信号ＳＰＤＥＴが活性化されている間第１クロック制御信号ＣＮＴＬを活性化させる。クロック発生部４４０は、第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴＬ’に応じてクロック信号ＰＦｉを発生し、その結果、感知制御信号発生器４５０は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞を順次生成する。
【００９１】
感知期間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞に従って、第１、第２及び第３感知期間信号ＳＴＧ１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワードライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生する。
【００９２】
以後、ワードライン電圧ＶＰＬ及びＶＰＲは、左側メモリバンク１１０Ｌの１つの列（ワードライン）及び当該列と同一の右側メモリバンク１１０Ｒの列（ワードライン）に供給される。ワードライン電圧ＶＰＬ及びＶＰＲが第１乃至第３感知期間において、ローレベルからハイレベルに順次変化することにより、メモリバンク１１０Ｌ及び１１０Ｒの各グループに対応する８ビットデータがＹ−パスゲート回路２４０Ｌ及び２４０Ｒ、感知増幅器回路２５０Ｌ及び２５０Ｒを通して対応するデータレジスタにラッチされる。
【００９３】
感知期間検出器４６０は、データ感知期間が終了すると、感知期間検出信号ＳＰＤＥＴを論理ローレベルに非活性化させる。ここで、第３アドレス遷移検出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイからローに遷移するとハイになる。
【００９４】
次に、クロックコントローラ４３０は、第１クロック制御信号ＣＮＴＬを論理ローレベルに非活性化させ、その結果、クロック発生部４４０は、非活性化される。従って、メモリバンク１１０Ｌ及び１１０Ｒに対するデータ感知動作が完了する。
【００９５】
第３期間ｔ３では、制御信号ＡＤＤ３、ＬＳＣ０、ＬＳＣ１、ＬＳＣ２及びＬＳＣ４の制御に従って、データレジスタ２６０Ｌに維持されているデータは、読出しイネーブル信号ＲＥｂに同期して入出力バッファ回路３３０を通して外部に順次出力される。これは、バンク選択用アドレスビット信号ＡＤＤ４がローであるためである。この時、データレジスタ２６０Ｒは、第２期間ｔ２において、感知されたデータを維持している。
【００９６】
図４に図示されたように、アドレスビット信号ＡＤＤ４がローからハイに遷移するとき（右側メモリバンク１１０Ｒが選択されることを意味する）、データレジスタ２６０Ｒのデータは、第４期間ｔ４において、読出しイネーブル信号ＲＥｂに同期して入出力バッファ回路３３０を通して外部に順次出力される。これと同時に、左側メモリバンク１１０Ｌに対するデータ感知動作は、次のように行われる。
【００９７】
アドレスビット信号ＡＤＤ４がローからハイに遷移すると、アドレス遷移検出部４１０は、第１アドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、バンク選択信号発生器４８０は、バンク選択信号ＢＮＫＳ＿Ｌを活性化させ（レイテンシ信号Ｔ＿１ｓｔは、ローに維持される）、Ｙ＿カウンタ２３０Ｌは、カウントアップ動作を行う。感知開始信号発生部４２０は、アドレス遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳＴＡＲＴを発生し、その結果、感知期間検出信号ＳＰＤＥＴが再びハイに活性化される。
【００９８】
次に、クロックコントローラ４３０は、感知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、信号ＳＰＤＥＴが活性化されている間、第１クロック制御信号ＣＮＴＬを活性化させる。クロック発生部４４０は、第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴＬ’に応じてクロック信号ＰＦｉを生成し、その結果、感知制御信号発生部４５０は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０を順次生成する。
【００９９】
続いて、感知期間信号発生器４９０は、感知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０に応じて、第１感知期間信号ＳＴＧ１を発生する。結局、ワードライン電圧制御回路３２０は、制御信号ＳＴＧ１及びＢＮＫＳ＿Ｌに応じてワードライン電圧ＶＰＬを発生する。
【０１００】
以後、ワードライン電圧ＶＰＬは、メモリバンク１１０Ｌの以前に選択された列（ワードライン）に供給され、データ感知動作のうち第１感知期間に対する動作が行われる。そして、第２クロックコントローラ５１０は、第１感知期間の終了を検出する。第１感知期間が終了したら、第２クロックコントローラ５１０は、第２クロック制御信号ＣＮＴＬ’を非活性化させ、その結果、クロック発生部４４０は、ホールド状態に移行する。結果的に、図８に図示されたように、第１感知期間に対応するワードライン電圧ＶＰＬレベルが一定に維持される。
【０１０１】
第２クロックコントローラ５１０は、再びアドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが読出しイネーブル信号ＲＥｂに同期して遷移するときにパルス状に遷移する第３アドレス遷移検出信号ＡＴＤに応じて、第２クロック制御信号ＣＮＴＬ’を活性化させる。クロック発生部４４０は、第２クロック制御信号ＣＮＴＬ’に応じて活性化状態に移行してクロック信号ＰＦｉを発生し、その結果、感知制御信号発生器４５０は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ１、ＳＥＮ１及びＤＩＳ１を順次生成する。
【０１０２】
そして、感知期間信号発生器４９０は、感知制御信号ＰＲＥ１、ＳＥＮ及びＤＩＳ１に応じて第２感知期間信号ＳＴＧ２を発生する。結局、ワードライン電圧制御回路３２０は、制御信号ＳＴＧ２及びＢＮＫＳ＿Ｌに応じて第２感知期間に対応するレベルを有するワードライン電圧ＶＰＬを発生する。
【０１０３】
以後、ワードライン電圧ＶＰＬは、メモリバンク１１０Ｌの以前に選択された列（ワードライン）に供給され、データ感知動作のうち第２期間に対応する動作が行われる。そして、第２クロックコントローラ５１０は、第２感知期間の終了を検出する。第２感知期間が終了したら、第２クロックコントローラ５１０は、第２クロック制御信号ＣＮＴＬ’を非活性化させ、その結果、クロック発生部４４０は、ホールド状態に再び移行する。結局、図８に図示されたように、第２感知期間に対応するワードライン電圧ＶＰＬレベルが一定に維持される。
【０１０４】
第２クロックコントローラ５１０は、再びアドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが読出しイネーブル信号ＲＥｂに同期して遷移するときにパルス状に遷移する第３アドレス遷移検出信号ＡＴＤに応じて第２クロック制御信号ＣＮＴＬ’を活性化させる。クロック発生部４４０は、第２クロック制御信号ＣＮＴＬ’に応じて活性化状態に移行してクロック信号ＰＦｉを発生し、その結果、感知制御信号発生器４５０は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ２、ＳＥＮ２及びＤＩＳ２を順次生成する。
【０１０５】
そして、感知期間信号発生器４９０は、感知制御信号ＰＲＥ２、ＳＥＮ２及びＤＩＳ２に応じて第３感知期間信号ＳＴＧ３を発生する。結局、ワードライン電圧制御回路３２０は、制御信号ＳＴＧ３及びＢＮＫＳ＿Ｌに応じて第３感知期間に対応するレベルを有するワードライン電圧ＶＰＬを発生する。
【０１０６】
以後、ワードライン電圧ＶＰＬは、メモリバンク１１０Ｌの以前に選択された列（ワードライン）に供給され、データ感知動作のうち第３感知期間に対応する動作が行われる。そして、感知期間検出器４６０は、第１乃至第３感知期間のデータ感知動作の終了を検出する。該動作が終了したら、感知期間検出器４６０は、感知期間検出信号ＳＰＤＥＴを非活性化させ、その結果、クロック発生部４４０は、非活性化状態に移行する。結局、メモリバンク１１０Ｌに対するデータ感知動作がメモリバンク１１０Ｒのデータ出力の間に完了する。以後、そのようなバーストモードアクセス動作は、要求されるデータが読み出されるまで反復的に行われる。
【０１０７】
本発明の第２の実施例によると、第１期間ｔ１（メモリバンク１１０Ｌ及び１１０Ｒ全部に対するデータ感知動作が行われる）の以後に、１つのメモリバンクに対するデータ感知動作の第１感知期間は、アドレスビット信号ＡＤＤ４の遷移情報を利用して開始する（アドレスビット信号ＡＤＤ４は、バンク選択のために使用され、読出しイネーブル信号ＲＥｂ（クロック信号として使用される）に同期して生成される）。そして、第２及び第３感知期間は、アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つの遷移情報を利用して各々開始する。従って、データ出力のときに発生し得るパワーノイズ（入出力ノイズ）は、各感知期間の感知動作に影響を及ばさない。
【０１０８】
【発明の効果】
以上のように、本発明によると、例えば、読出しイネーブル信号が遷移するとき、各感知期間の感知動作が行われないようにデータ感知動作を制御することにより、バーストモードメモリ装置は、パワーノイズの影響を受けにくくなる。結果的に、安定したデータ感知動作が保障されるために、バーストモードメモリ装置の信頼正が向上する。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態に係る半導体メモリ装置のブロック図である。
【図２】１グループのビットラインと感知増幅器回路との間の関係、及び、感知増幅器回路とデータレジスタとの間の関係を示すブロック図である。
【図３】本発明の望ましい第１の実施例に係るデータ感知制御回路を示すブロック図である。
【図４】本発明の第１の実施例に係るバーストモードアクセス動作を説明するためのタイミング図である。
【図５】本発明の望ましい第２の実施例に係るデータ感知制御回路を示すブロック図である。
【図６】図５の第２アドレス遷移検出部のブロック図である。
【図７】図５の第２クロックコントローラのブロック図である。
【図８】本発明の第２の実施例に係るバーストモードアクセス動作を説明するためのタイミング図である。
【符号の説明】
１００Ｌ、１００Ｒ  メモリバンク
１２０−２００  バッファ回路
２１０Ｌ、２１０Ｒ  Ｘ−デコーダ
２２０Ｌ、２２０Ｒ  Ｙ−デコーダ
２３０Ｌ、２３０Ｒ  Ｙ−カウンタ
２４０Ｌ：２４０Ｒ  Ｙ−パスゲート回路
２５０Ｌ、２５０Ｒ  感知増幅器回路
２６０Ｌ、２６０Ｒ  データレジスタ
２９０  カウンタ
３１０  データ感知制御回路
３２０  ワードライン制御回路
４１１  上昇エッジ検出器
４１２  下降エッジ検出器
４３０  第１クロックコントローラ
５１０  第２クロックコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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