(57)【特許請求の範囲】
【請求項１】
デューティ比約５０％で周波数Ｆのディジタル入力信号を入力して、周波数が前記ディジタル入力信号のＮ倍（Ｎは２以上の偶数の整数）でデューティ比５０％のディジタル出力信号を出力するディジタル周波数逓倍回路において、
前記ディジタル入力信号の立ち上がり及び立ち下がりの変化点を検出する変化点検出部と、
周波数２×Ｎ×Ｆのクロック信号が入力されたＮ段のシフトレジスタを備えると共に、前記変化点検出部によって前記変化点が検出される毎に、１と０が交互に配列されたＮビットの交番データが前記シフトレジスタにロードされる周波数逓倍部と、
を有し、
前記シフトレジスタのシリアル出力から前記ディジタル出力信号を出力する
ことを特徴とするディジタル周波数逓倍回路。
【請求項２】
前記変化点検出部は、２段に縦続接続されたＤフリップフロップ回路と、これらＤフリップフロップ回路の出力の排他的論理和をとる排他的論理和回路と、前記クロック信号を反転させるインバータとを備え、
一方のＤフリップフロップ回路のクロック端子に前記クロック信号が入力され、他方のＤフリップフロップ回路のクロック端子に前記インバータの出力が入力され、
前記排他的論理和回路の出力が変化点検出信号として出力される
ことを特徴とする請求項１に記載のディジタル周波数逓倍回路。
【請求項３】
前記変化点検出部は、変化点を検出する毎に変化点検出信号を出力し、
前記周波数逓倍部は、前記変化点検出信号が出力される毎に前記ロードを行い、
前記変化点検出信号の出力中は前記シフトレジスタへの前記クロック信号の入力を阻止するゲートをさらに有する
ことを特徴とする請求項１または２に記載のディジタル周波数逓倍回路。
【請求項４】
前記シフトレジスタの段数を１段少なくし、
その１段少なくした段数に対応するビット数であって前記シフトレジスタの奇数段目が１になる交番データがパラレルロードされかつ初段へのシリアル入力をローレベルに固定する、もしくは、前記１段少なくした段数に対応するビット数であって前記シフトレジスタの偶数段目が１になる交番データがパラレルロードされかつ初段へのシリアル入力をハイレベルに固定する
ことを特徴とする請求項１乃至３のいずれか１つに記載のディジタル周波数逓倍回路。
【請求項５】
前記シフトレジスタは、プリセット入力およびクリア入力機能付きのＤフリップフロップ回路を縦続接続して構成される
ことを特徴とする請求項１乃至４のいずれか１つに記載のディジタル周波数逓倍回路。
【請求項６】
請求項１乃至５のいずれかに記載のディジタル周波数逓倍回路が出力する前記ディジタル出力信号を次段に対するディジタル入力信号にして、前記ディジタル周波数逓倍回路を複数段接続して備える
ことを特徴とするディジタル周波数逓倍回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数Ｆのディジタル入力信号を入力し、周波数がそのＮ倍でデューティ比が５０％のディジタル出力信号を出力するディジタル周波数逓倍回路に関する。
【背景技術】
【０００２】
デューティ比５０％のディジタル入力信号の周波数を２倍にする従来のディジタル周波数逓倍回路には、たとえば、図１０に示すように、周波数Ｆのディジタル入力信号を遅延させる遅延素子１０１とこの遅延素子１０１の出力と先のディジタル入力信号とが入力される排他的論理和回路１０２とを有する回路１００を基本回路とし、これを任意の段数縦続接続したものがある（特許文献１参照。）。また、図１１に示すように、入力される周波数Ｆの基準クロック信号から互いに９０度位相が異なる２つの信号をハイブリッド回路１１１で生成し、これら２つの信号を排他的論理和回路１１２に入力することで、基準クロック信号の２倍の周波数の出力信号が該排他的論理和回路１１２から出力するようにされたディジタル周波数逓倍回路１１０などがある（特許文献２参照）。
【０００３】
【特許文献１】特開平１−３１９３２１号公報
【特許文献２】特開平７−３８３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１のように遅延素子を用いるディジタル周波数逓倍回路では、各段に遅延時間が前段の２分の１でデューティ比が５０％となる遅延素子が必要になるので、複数段を縦続接続する場合には段毎に遅延時間の異なる遅延素子を用意しなければならず、逓倍数が大で段数が増える場合には部品の種類が増えてその管理工数や製造コストが増加してしまう。また、デューティ比５０％を確保するためには遅延素子の遅延時間と論理回路の閾値とを含めた回路定数の詳細設計や調整が必要になるといった問題もあった。
【０００５】
特許文献２に記載の回路では、互いに９０度位相が異なる２つの信号を得るために複雑なハイブリッド回路を使用する必要があり、逓倍数が大の場合、周波数逓倍回路が大型になったり製造コストが高騰したりするといった問題があった。
【０００６】
さらに、鉄道信号設備のようにフェールセーフ性が要求される機器で使用される場合は、回路に固定故障が生じた場合でも安全性が確保される必要があり、たとえば、如何なる故障があっても、入力信号のない期間に出力信号が出力されて信号機や転てつ器などを制御するリレーが誤動作してしまうといった事態を防止してフェールセーフ性を確保することが要求される。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、調整作業が不要で集積化が容易であり、かつ故障時にもフェールセーフ性が確保されるディジタル周波数逓倍回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
かかる目的を達成するための本発明の要旨とするところは、次の各項の発明に存する。
【０００９】
［１］デューティ比約５０％で周波数Ｆのディジタル入力信号を入力して、周波数が前記ディジタル入力信号のＮ倍（Ｎは２以上の偶数の整数）でデューティ比５０％のディジタル出力信号を出力するディジタル周波数逓倍回路において、
前記ディジタル入力信号の立ち上がり及び立ち下がりの変化点を検出する変化点検出部と、
周波数２×Ｎ×Ｆのクロック信号が入力されたＮ段のシフトレジスタを備えると共に、前記変化点検出部によって前記変化点が検出される毎に、１と０が交互に配列されたＮビットの交番データが前記シフトレジスタにロードされる周波数逓倍部と、
を有し、
前記シフトレジスタのシリアル出力から前記ディジタル出力信号を出力する
ことを特徴とするディジタル周波数逓倍回路。
【００１０】
上記発明では、変化点検出部は周波数Ｆでデューティ比５０％のディジタル入力信号の変化点を検出し、周波数逓倍部は周波数２×Ｎ×Ｆのクロック信号で駆動されるＮ段のシフトレジスタを備え、変化点が検出される毎に１（ハイレベルＨ）と０（ローレベルＬ）とが交互に配列されたＮビットの交番データがシフトレジスタにパラレルロードされる。パラレルロードされた交番データはクロック毎にシフトされてシリアル出力され、全データが出力されたタイミングで再び変化点検出部で変化点が検出されて交番データがパラレルロードされる。これを繰り返すことで、ディジタル入力信号の入力に応じて、周波数がディジタル入力信号のＮ倍でデューティ比５０％のディジタル出力信号がシフトレジスタのシリアル出力として出力される。変化点検出部はディジタル入力信号の半周期毎の変化点（立ち上がりおよび立ち下がりの変化点）を検出するので、周波数逓倍部ではディジタル入力信号半周期分のクロック数に相当する段数のシフトレジスタを使用すればよい。
【００１１】
［２］前記変化点検出部は、２段に縦続接続されたＤフリップフロップ回路と、これらＤフリップフロップ回路の出力の排他的論理和をとる排他的論理和回路と、前記クロック信号を反転させるインバータとを備え、
一方のＤフリップフロップ回路のクロック端子に前記クロック信号が入力され、他方のＤフリップフロップ回路のクロック端子に前記インバータの出力が入力され、
前記排他的論理和回路の出力が変化点検出信号として出力される
ことを特徴とする［１］に記載のディジタル周波数逓倍回路。
【００１２】
上記発明によれば、周波数Ｆ、デューティ比５０％のディジタル入力信号の変化点（立ち上がりおよび立ち下がり）毎に、クロック信号の半周期のパルス幅を持つ変化点検出信号が出力される。
【００１３】
［３］  前記変化点検出部は、変化点を検出する毎に変化点検出信号を出力し、
前記周波数逓倍部は、前記変化点検出信号が出力される毎に前記ロードを行い、
前記変化点検出信号の出力中は前記シフトレジスタへの前記クロック信号の入力を阻止するゲートをさらに有する
ことを特徴とする請求項１または２に記載のディジタル周波数逓倍回路。
【００１５】
［４］前記シフトレジスタの段数を１段少なくし、
その１段少なくした段数に対応するビット数であって前記シフトレジスタの奇数段目が１になる交番データがパラレルロードされかつ初段へのシリアル入力をローレベルに固定する、もしくは、前記１段少なくした段数に対応するビット数であって前記シフトレジスタの偶数段目が１になる交番データがパラレルロードされかつ初段へのシリアル入力をハイレベルに固定する
ことを特徴とする［１］乃至［３］のいずれか１つに記載のディジタル周波数逓倍回路。
【００１６】
上記発明では、周波数逓倍部を構成するシフトレジスタの段数を１段少なく構成することができる。
【００１７】
［５］前記シフトレジスタは、プリセット入力およびクリア入力機能付きのＤフリップフロップ回路を縦続接続して構成される
ことを特徴とする［１］乃至［４］のいずれか１つに記載のディジタル周波数逓倍回路。
【００１８】
上記発明では、Ｄフリップフロップ回路の縦続接続によってシフトレジスタが構成される。交番データのパラレルロードにはプリセット入力機能および／またはクリア入力機能が使用される。
【００１９】
［６］［１］乃至［５］のいずれかに記載のディジタル周波数逓倍回路が出力する前記ディジタル出力信号を次段に対する前記ディジタル入力信号にして、前記ディジタル周波数逓倍回路を複数段接続して備える
ことを特徴とするディジタル周波数逓倍回路。
【００２０】
上記発明では、多段接続することで、周波数逓倍部でのシフトレジスタの段数（Ｄフリップフロップ回路の使用数）を低減することができる。
【発明の効果】
【００２１】
本発明によれば、調整作業が不要で集積化が容易であり、かつフェールセーフ性を有するディジタル周波数逓倍回路が提供される。
【発明を実施するための最良の形態】
【００２２】
以下、図面に基づき本発明の各種実施の形態を説明する。
【００２３】
図１は、本発明の第１の実施の形態に係るディジタル周波数逓倍回路１０の概略構成を示すブロック図である。ディジタル周波数逓倍回路１０は、周波数がＦヘルツ（Ｈｚ）でデューティ比５０％の入力信号Ｓｉと、周波数（２×Ｎ×Ｆ）のクロック信号ＣＬＫとを入力し、これらから周波数がＮ×Ｆでデューティ比５０％の出力信号Ｓｏを生成して出力する機能を果たす回路である。ここで、逓倍数であるＮは、２以上の偶数の整数であれば任意の値でよい。
【００２４】
ディジタル周波数逓倍回路１０は、入出力端子として、周波数Ｆでデューティ比５０％の入力信号Ｓｉが入力される入力端子１１と、周波数（２×Ｎ×Ｆ）のクロック信号ＣＬＫが入力されるクロック端子１２と、リセット信号ＰＯＲが入力されるリセット端子１３と、周波数（Ｎ×Ｆ）でデューティ比５０％の出力信号Ｓｏが出力される出力端子１４とを備えている。リセット信号ＰＯＲには、たとえば、ディジタル周波数逓倍回路１０のパワー・オン・リセット信号が使用されるが、別途のリセット信号でも構わない。
【００２５】
ディジタル周波数逓倍回路１０は内部に入力信号変化検出部２０と周波数逓倍部４０とを有している。入力信号変化検出部２０には、入力信号Ｓｉ、クロック信号ＣＬＫ、リセット信号ＰＯＲが入力される。入力信号変化検出部２０は、入力信号Ｓｉの立ち上がりおよび立ち下がりの各変化点を検出し、その検出毎に変化点検出信号ＰＲ／ＳＨを出力する機能を果たす。ここでは、クロック信号ＣＬＫの１パルス分（クロック信号ＣＬＫの半周期）のパルス幅を有する変化点検出信号ＰＲ／ＳＨをクロック信号ＣＬＫとほぼ同位相で出力する。変化点検出信号ＰＲ／ＳＨのパルス幅はクロック信号ＣＬＫの１周期より短い範囲で任意でよい。
【００２６】
周波数逓倍部４０には、入力信号変化検出部２０から出力された変化点検出信号ＰＲ／ＳＨおよびクロック信号ＣＬＫ、リセット信号ＰＯＲが入力される。周波数逓倍部４０は変化点検出信号ＰＲ／ＳＨの１パルスが入力される毎に、周波数Ｎ×Ｆでデューティ比５０％の出力信号Ｓｏを周波数Ｆの入力信号の半周期に相当する期間出力する。したがって、変化点検出信号ＰＲ／ＳＨが周波数２×Ｆのパルス列として周波数逓倍部４０に継続して入力されると、その間、周波数Ｎ×Ｆでデューティ比５０％の出力信号Ｓｏが周波数逓倍部４０から継続出力される。
【００２７】
図２は、入力信号変化検出部２０の回路例を示している。入力信号変化検出部２０は、プリセット／クリア機能付きのＤフリップフロップ回路２１、２２と、インバータ２３、２４と、２入力の排他的論理和（ＸＯＲ）回路２５とで構成される。
【００２８】
第１段のＤフリップフロップ回路２１のＤ端子には入力信号Ｓｉが入力され、第１段のＤフリップフロップ回路２１のＱ端子から出力される出力信号Ｓａは、第２段のＤフリップフロップ回路２２のＤ端子と排他的論理和回路２５の一方の入力端子に入力されている。第２段のＤフリップフロップ回路２２のＱ端子から出力される出力信号Ｓｂは排他的論理和回路２５の他方の入力端子に入力され、排他的論理和回路２５の出力は変化点検出信号ＰＲ／ＳＨとして後段の周波数逓倍部４０に出力される。
【００２９】
第１段のＤフリップフロップ回路２１のクロック端子にはクロック信号ＣＬＫが入力され、第２段のＤフリップフロップ回路２２のクロック端子にはクロック信号ＣＬＫをインバータ２３で反転させた信号が入力されている。また各Ｄフリップフロップ回路２１、２２のプリセット端子はハイレベルＨ（＋５Ｖ）に固定されると共に、クリア端子にはリセット信号ＰＯＲをインバータ２４で反転させた信号が入力されている。
【００３０】
図３は、周波数逓倍部４０の回路例を示している。図３は、変化点検出信号ＰＲ／ＳＨの周波数を４倍する場合（Ｎ＝４）の回路例をしている。周波数逓倍部４０は、Ｎ段縦続接続された、プリセット入力およびクリア入力機能付きのＤフリップフロップ回路４１、４２、４３、４４と、インバータ４５、４６と、２入力の論理積（ＡＮＤ）回路４７とを備えて構成される。Ｎ段縦続接続されたプリセット／クリア機能付きのＤフリップフロップ回路４１、４２、４３、４４は、入力信号変化検出部２０から変化点検出信号ＰＲ／ＳＨが入力（変化点が検出）される毎に、１と０が交互に配列されたＮビットの交番データがパラレルロードされるシフトレジスタとして機能する。
【００３１】
入力信号変化検出部２０から入力される変化点検出信号ＰＲ／ＳＨはインバータ４５に入力され、該インバータ４５の出力信号Ｓｄは、第１段および第３段のＤフリップフロップ回路４１、４３のプリセット端子と、論理積回路４７の一方の入力端子に入力されている。論理積回路４７の他方の入力端子には周波数（２×４×Ｆ）のクロック信号ＣＬＫが入力され、論理積回路４７の出力信号Ｓｅは、各Ｄフリップフロップ回路４１、４２、４３、４４のクロック端子に入力されている。
【００３２】
第２段および第４段のＤフリップフロップ回路４２、４４のプリセット端子はハイレベルＨ（＋５Ｖ）に固定され、第１段のＤフリップフロップ回路４１のＤ端子はローレベルＬ（０Ｖ）に固定されている。第４段のＤフリップフロップ回路４４のＱ端子から出力信号Ｓｏが出力される。また各段のＤフリップフロップ回路４１、４２、４３、４４のクリア端子にはリセット信号ＰＯＲをインバータ４６で反転させた信号が入力される。
【００３３】
図３は、逓倍数Ｎ＝４の場合を例示しているが、Ｎは２以上の任意の偶数の整数でよい。逓倍数をＮとした場合、Ｄフリップフロップ回路をＮ段縦続接続し、インバータ４５の出力信号（変化点検出信号ＰＲ／ＳＨを反転させた信号）Ｓｄを各奇数段目のＤフリップフロップ回路のプリセット端子に入力し、各偶数段目のプリセット端子をハイレベルに固定し、初段のＤフリップフロップ回路のＤ端子をローレベルＬに固定すればよい。
【００３４】
図４に、Ｄフリップフロップ回路とその入出力の真理値表を示しておく。
【００３５】
次に、ディジタル周波数逓倍回路１０の動作を説明する。
【００３６】
図５は、図２に示す入力信号変化検出部２０の各部の信号波形を示すタイミングチャートである。入力信号変化検出部２０は、入力信号Ｓｉの変化点を検出する毎に、周波数２×Ｎ×Ｆのクロック信号の１周期より短いパルス幅の変化点検出信号ＰＲ／ＳＨを出力する機能を果たす。
【００３７】
入力信号変化検出部２０には、電源供給時（時刻Ｔ１）に外部からリセット信号ＰＯＲが入力され、入力信号変化検出部２０の各Ｄフリップフロップ回路２１、２２がリセットされ、Ｄフリップフロップ回路２１、２２の出力信号Ｓａ、Ｓｂ、および排他的論理和回路２５の出力する変化点検出信号ＰＲ／ＳＨは何れもローレベルＬとなる。
【００３８】
その後、クロック信号ＣＬＫが継続入力される状態下で、周波数Ｆでデューティ比５０％の入力信号Ｓｉが入力されると（時刻Ｔ２）、第１段のＤフリップフロップ回路２１はクロック信号ＣＬＫの立ち上がりエッジで入力信号Ｓｉをサンプルホールドした出力信号Ｓａを出力し、第２段のＤフリップフロップ回路２２は第１段のＤフリップフロップ回路２１の出力信号Ｓａをクロック信号ＣＬＫの立下りエッジでサンプルホールドした出力信号Ｓｂを出力する。
【００３９】
出力信号Ｓａは、クロック信号ＣＬＫの立ち上がりと同位相で周波数Ｆ、デューティ比５０％の信号となり、出力信号Ｓｂは出力信号Ｓａと同じ波形であって位相がクロック信号ＣＬＫの半周期遅れの信号になっている。したがって、排他的論理和回路２５にて出力信号Ｓａと出力信号Ｓｂとの排他的論理和をとると、出力信号Ｓａの立ち上がり時（時刻Ｔ３）と立ち下がり時（時刻Ｔ４）のそれぞれでクロック信号ＣＬＫの半周期分のパルス幅のパルス信号が排他的論理和回路２５から変化点検出信号ＰＲ／ＳＨとして出力される。変化点検出信号ＰＲ／ＳＨは周波数２×Ｆでデューティ比が（１／（２Ｎ））×１００％の信号になっている。入力信号Ｓｉが入力されている間、周波数２×Ｆの変化点検出信号ＰＲ／ＳＨが継続出力され、入力信号Ｓｉが入力されなくなると、排他的論理和回路２５の出力はローレベルＬに固定される。
【００４０】
図６は、入力信号Ｓｉと図３に示す周波数逓倍部４０の各部の信号波形とを示すタイミングチャートである。なお、電源立ち上げ時にリセット信号ＰＯＲが入力されると、すべてのＤフリップフロップ回路４１、４２、４３、４４はクリアされ、各Ｑ端子の出力はローレベルＬになる。その後、クロック信号ＣＬＫが入力されると、Ｎ段縦続接続されたＤフリップフロップ回路４１、４２、４３、４４はＮ段のシフトレジスタとして機能する。第１段のＤフリップフロップ回路４１のＤ端子はローレベルＬに固定されているので、リセット信号ＰＯＲの解除後もすべてのＤフリップフロップ回路４１、４２、４３、４４のＱ端子の出力はローレベルＬに維持される。
【００４１】
上記のような状態下で、入力信号変化検出部２０から変化点検出信号ＰＲ／ＳＨのパルスが入力されると（時刻Ｔ１１）、そのパルスのある期間（変化点検出信号ＰＲ／ＳＨがハイレベルの期間）に奇数段のＤフリップフロップ回路４１、４３がプリセットされる（Ｑ１、Ｑ３がハイレベルＨ）。従ってＮ段縦続接続されているＤフリップフロップ回路４１、４２、４３、４４の各Ｑ端子の出力Ｑ１〜Ｑ４はＨ（Ｑ１）、Ｌ（Ｑ２）、Ｈ（Ｑ３）、Ｌ（Ｑ４）というようにハイレベルＨとローレベルＬとが交互にセットされた状態になる。すなわち、１（ハイレベルＨ）、０（ローレベルＬ）の交番データをＮ段のシフトレジスタにパラレルロードした状態が時刻Ｔ１１に形成される。
【００４２】
変化点検出信号ＰＲ／ＳＨのパルス部分はクロック信号ＣＬＫの１クロックより短いパルス幅なので、次クロックが入るときには既にプリセットされない状態に戻っており、次クロックからはプリセット時にパラレルロードされた交番データを順次シフトする動作が行われる。そのため、変化点検出信号ＰＲ／ＳＨの１パルスが入力される毎に、周波数がクロック信号ＣＬＫの２分の１（Ｎ×Ｆ）でデューティ比が５０％の出力信号ＳｏがＮクロックに渡って（入力信号Ｓｉの半周期に相当する期間）出力される。
【００４３】
図３、図６の例では４段縦続接続なので、プリセットしたＨ、Ｌの交番データは４クロックですべてシリアル出力完了になる。そして、５クロック目に再び変化点検出信号ＰＲ／ＳＨのパルス部が入力されてプリセットされると（時刻Ｔ１２）、Ｈ、Ｌの交番データが時刻Ｔ１１と同様にパラレルロードされる。このような動作が周波数２×Ｆの変化点検出信号ＰＲ／ＳＨが入力される間繰り返されることで、最終段のＤフリップフロップ回路４４から周波数がクロック信号ＣＬＫの２分の１（Ｎ×Ｆ）でデューティ比が５０％の出力信号Ｓｏが継続的に出力される。
【００４４】
図３の周波数逓倍部４０の場合、周波数４×Ｆでデューティ比５０％の出力信号Ｓｏが出力される。一般に、入力信号Ｓｉをデューティ比５０％で周波数Ｆの信号とし、クロック信号ＣＬＫの周波数を２×Ｎ×Ｆとし、周波数逓倍部４０でＤフリップフロップ回路をＮ段縦続接続した場合、周波数Ｎ×Ｆでデューティ比５０％の出力信号Ｓｏがディジタル周波数逓倍回路１０から出力される。
【００４５】
次に、回路素子が単一固定故障した場合におけるディジタル周波数逓倍回路１０の動作のフェールセーフ性について説明する。
【００４６】
Ａ．図２の入力信号変化検出部２０において故障が生じた場合について説明する。
【００４７】
入力信号変化検出部２０では、入力信号Ｓｉが発生していない（入力信号Ｓｉ＝連続ローレベルＬ）状態で回路が正常なとき、Ｄフリップフロップ回路２１、２２の出力信号Ｓａ、出力信号Ｓｂは共にローレベルＬになっている。この状態から以下の故障が発生するものとする。
【００４８】
［Ａ１］第１段のＤフリップフロップ回路２１のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生時に第１段のＤフリップフロップ回路２１のＱ端子の出力信号ＳａがハイレベルＨで第２段のＤフリップフロップ回路２２のＱ端子の出力信号ＳｂがローレベルＬの状態となり、その１クロック以内に出力信号Ｓａ、出力信号Ｓｂが共にハイレベルＨの状態になる。このため、排他的論理和回路２５から変化点検出信号ＰＲ／ＳＨとして１クロック時間内のパルスが１回出力される。この１パルスが周波数逓倍部４０に入力されると、周波数逓倍部４０から周波数Ｆの入力信号Ｓｉの半サイクル時間だけ出力信号Ｓｏが出力される。
【００４９】
たとえば、出力信号Ｓｏをトランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に入力し、この駆動回路の出力でリレーを駆動する場合、入力信号Ｓｉの周波数Ｆを１ＫＨｚ（キロヘルツ）程度に設定すると、リレーを動作させるには、通常、入力信号Ｓｉの１０サイクル（１０ミリ秒）ほど出力信号Ｓｏを出力する必要がある。したがって、入力信号Ｓｉの半サイクル時間だけ出力信号Ｓｏが出力されても、リレーが誤動作することはない。
【００５０】
［Ａ２］第１段のＤフリップフロップ回路２１のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生の前後でＤフリップフロップ回路２１、２２の出力信号Ｓａ、Ｓｂは常にローレベルＬの状態なので、変化点検出信号ＰＲ／ＳＨはローレベルＬのままである。よって周波数逓倍部４０から出力信号Ｓｏは出力されない。
【００５１】
［Ａ３］第２段のＤフリップフロップ回路２２のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生時に第１段のＤフリップフロップ回路２１のＱ端子の出力信号ＳａがローレベルＬで第２段のＤフリップフロップ回路２２のＱ端子の出力信号ＳｂがハイレベルＨの状態となり、その１クロック以内に出力信号Ｓａ、出力信号Ｓｂが共にローレベルＬの状態になる。このため、排他的論理和回路２５から変化点検出信号ＰＲ／ＳＨとして１クロック時間内のパルスが１回出力される。この１パルスが周波数逓倍部４０に入力されると、周波数逓倍部４０から周波数Ｆの入力信号Ｓｉの半サイクル時間だけ出力信号Ｓｏが出力される。しかし、先に説明したように、リレーの誤動作などは生じない。
【００５２】
［Ａ４］第２段のＤフリップフロップ回路２２のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生の前後でＤフリップフロップ回路２１、２２の出力信号Ｓａ、Ｓｂは常にローレベルＬの状態なので、変化点検出信号ＰＲ／ＳＨはローレベルＬのままである。よって周波数逓倍部４０から出力信号Ｓｏは出力されない。
【００５３】
［Ａ５］排他的論理和回路２５のハイレベル固定故障が生じた場合
この場合、故障発生前の排他的論理和回路２５の出力である変化点検出信号ＰＲ／ＳＨはローレベルＬなので、故障発生時に変化点検出信号ＰＲ／ＳＨはローレベルＬからハイレベルＨに変化し、その後はハイレベルＨに固定される。しかし、変化点検出信号ＰＲ／ＳＨがハイレベルＨ固定になると、図３の周波数逓倍部４０では、Ｄフリップフロップ回路４１、４２、４３、４４へのクロック信号ＣＬＫの入力が論理積回路４７によって阻止されるので、出力信号Ｓｏは出力されない。
【００５４】
［Ａ６］排他的論理和回路２５のローレベル固定故障が生じた場合
この場合、故障発生の前後とも排他的論理和回路２５の出力する変化点検出信号ＰＲ／ＳＨはローレベルＬのままである。よって周波数逓倍部４０から出力信号Ｓｏは出力されない。
【００５５】
Ｂ．図３に示す周波数逓倍部４０において故障が生じた場合について説明する。
【００５６】
入力信号変化検出部２０からの変化点検出信号ＰＲ／ＳＨが発生していない状態（ローレベルＬの継続状態）から以下の故障が発生したものとする。
【００５７】
［Ｂ１］第１段のＤフリップフロップ回路４１のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生前は第２段から第４段のＤフリップフロップ回路４２、４３、４４の各Ｑ端子の出力Ｑ２、Ｑ３、Ｑ４はローレベルＬになっているので、故障発生から３クロック遅れて出力信号ＳｏがハイレベルＨに変化し、その後はハイレベルＨに固定される。したがって周波数（４×Ｆ）の出力信号Ｓｏは発生しない。
【００５８】
たとえば、出力信号Ｓｏをトランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に入力し、この駆動回路の出力でリレーを駆動する場合、出力信号ＳｏがハイレベルＨとローレベルＬとに交互に変化しなければ、駆動回路の出力は得られない。したがって、出力信号ＳｏがローレベルＬからハイレベルＨに変化した後ハイレベルＨに固定された状態となっても、リレーなどが誤動作することはない。
【００５９】
［Ｂ２］第１段のＤフリップフロップ回路４１のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生前は第２段から第４段のＤフリップフロップ回路４２、４３、４４の各Ｑ端子の出力Ｑ２、Ｑ３、Ｑ４はローレベルＬになっているので、故障発生の前後を通じて出力信号ＳｏはローレベルＬのままである。
【００６０】
［Ｂ３］第２段のＤフリップフロップ回路４２のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生前は第３段、第４段のＤフリップフロップ回路４３、４４の各Ｑ端子の出力Ｑ３、Ｑ４はローレベルＬになっているので、故障発生から２クロック遅れて出力信号ＳｏがハイレベルＨに変化し、その後はハイレベルＨに固定される。したがって、周波数（４×Ｆ）の出力信号Ｓｏは発生せず、［Ｂ１］で説明したと同様に、リレーなどの誤動作は生じない。
【００６１】
［Ｂ４］第２段のＤフリップフロップ回路４２のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生前は第３段、第４段のＤフリップフロップ回路４３、４４の各Ｑ端子の出力Ｑ３、Ｑ４はローレベルＬになっているので、故障発生の前後を通じて出力信号ＳｏはローレベルＬのままである。
【００６２】
［Ｂ５］第３段のＤフリップフロップ回路４３のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生前は第４段のＤフリップフロップ回路４４のＱ端子の出力Ｑ４はローレベルＬになっているので、故障発生から１クロック遅れて出力信号ＳｏがハイレベルＨに変化し、その後はハイレベルＨに固定される。したがって、周波数（４×Ｆ）の出力信号Ｓｏは発生せず、［Ｂ１］で説明したと同様に、リレーなどの誤動作は生じない。
【００６３】
［Ｂ６］第３段のＤフリップフロップ回路４３のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生前は第４段のＤフリップフロップ回路４４のＱ端子の出力Ｑ４はローレベルＬになっているので、故障発生の前後を通じて出力信号ＳｏはローレベルＬのままである。
【００６４】
［Ｂ７］第４段のＤフリップフロップ回路４４のＱ端子のハイレベル固定故障が発生した場合
この場合、故障発生前は第４段のＤフリップフロップ回路４４のＱ端子の出力Ｑ４はローレベルＬになっているので、故障発生時に出力信号ＳｏがローレベルＬからハイレベルＨに変化し、その後はハイレベルＨに固定される。したがって、周波数（４×Ｆ）の出力信号Ｓｏは発生せず、［Ｂ１］で説明したと同様に、リレーなどの誤動作は生じない。
【００６５】
［Ｂ８］第４段のＤフリップフロップ回路４４のＱ端子のローレベル固定故障が発生した場合
この場合、故障発生前は第４段のＤフリップフロップ回路４４のＱ端子の出力Ｑ４はローレベルＬになっているので、故障発生の前後を通じて出力信号ＳｏはローレベルＬのままである。
【００６６】
［Ｂ９］インバータ４５の出力のハイレベル固定故障が発生した場合
この場合、故障発生前は第１段から第４段のＤフリップフロップ回路４１、４２、４３、４４の各Ｑ端子の出力Ｑ１、Ｑ２、Ｑ３、Ｑ４はローレベルＬになっていると共に、第１段のＤフリップフロップ回路４１のＤ端子へのローレベルＬの入力がクロック信号ＣＬＫにしたがって順次転送されて第４段のＤフリップフロップ回路４４のＱ端子から出力信号Ｓｏとして出力されるので、出力信号ＳｏはローレベルＬのままである。
【００６７】
［Ｂ１０］インバータ４５の出力のローレベル固定故障が発生した場合
この場合、故障発生前は、第４段のＤフリップフロップ回路４４の出力Ｑ４はローレベルＬであり、故障発生時に第１段、第３段のＤフリップフロップ回路４１、４３がプリセットされ、それらの出力Ｑ１、Ｑ３がハイレベルＨに変化する。しかし、インバータ４５の出力がローレベルのときは各Ｄフリップフロップ回路４１、４２、４３、４４へのクロック信号ＣＬＫの入力が論理積回路４７によって阻止されるので、出力信号Ｓｏはローレベルのままとなる。
【００６８】
［Ｂ１１］論理積回路４７の出力のハイレベル固定故障が発生した場合
この場合、クロック信号ＣＬＫが各Ｄフリップフロップ回路４１、４２、４３、４４に入力されなくなるので、第４段のＤフリップフロップ回路４４は故障発生前の出力値であるローレベルＬを維持し、出力信号ＳｏはローレベルＬのままである。
【００６９】
［Ｂ１２］論理積回路４７の出力のローレベル固定故障が発生した場合
この場合［Ｂ１１］と同様に、クロック信号ＣＬＫが各Ｄフリップフロップ回路４１、４２、４３、４４に入力されなくなるので、第４段のＤフリップフロップ回路４４は故障発生前の出力値であるローレベルＬを維持し、出力信号ＳｏはローレベルＬのままである。
【００７０】
［Ｂ１３］インバータ４６の出力のハイレベル固定故障が発生した場合
電源立ち上げ時に各Ｄフリップフロップ回路４１、４２、４３、４４はリセットされないので、各Ｄフリップフロップ回路４１、４２、４３、４４のＱ端子の値Ｑ１、Ｑ２、Ｑ３、Ｑ４は不確定になる。たとえば、電源立ち上げ直後に第１段、第３段のＤフリップフロップ回路４１、４３のＱ端子の出力Ｑ１、Ｑ３がハイレベルＨ、第２段、第４段のＤフリップフロップ回路４２、４４のＱ端子の出力Ｑ２、Ｑ４がローレベルＬになっていた場合は、４クロックに渡ってＬ、Ｈ、Ｌ、Ｈと出力信号Ｓｏが変化し、その後は第１段のＤフリップフロップ回路４１のＤ端子の入力値であるローレベルＬが継続出力される。したがって、周波数（４×Ｆ）の出力信号Ｓｏが周波数Ｆの入力信号Ｓｉの半サイクルだけ出力され、その後はローレベルＬ固定になる。
【００７１】
先に［Ａ１］で説明したように、出力信号Ｓｏをトランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に入力し、この駆動回路の出力でリレーを駆動する場合、入力信号Ｓｉの１サイクル時間（入力信号Ｓｉが１ＫＨｚの場合は１ｍｓ）だけ出力信号Ｓｏが出力されても、リレーなどが誤動作することはない。
【００７２】
［Ｂ１４］インバータ４６の出力のローレベル固定故障が発生した場合
この場合、各Ｄフリップフロップ回路４１、４２、４３、４４はクリアされるため、その直前に、たとえば、第１段、第３段のＤフリップフロップ回路４１、４３のＱ端子の出力Ｑ１、Ｑ３がハイレベルＨ、第２段、第４段のＤフリップフロップ回路４２、４４のＱ端子の出力Ｑ２、Ｑ４がローレベルＬになっていた場合には、出力信号ＳｏはローレベルＬのままである。
【００７３】
以上のように、何れの回路素子が単一固定故障した場合でも、周波数４×Ｆの出力信号Ｓｏが入力信号Ｓｉの１サイクル分以上出力されることはなく、たとえば、トランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に出力信号Ｓｏを入力し、この駆動回路の出力でリレーを駆動する場合には、如何なる固定故障が生じてもリレーが誤動作することはなく、フェールセーフ性が確保される。
【００７４】
すなわち、入力信号変化検出部２０で固定故障が生じて、周波数逓倍部４０のシフトレジスタ（Ｎ段縦続接続したＤフリップフロップ回路）に交番データがロードされない状態、あるいはロード状態に固定された場合でも、少なくともＮクロック後からはハイレベルＨまたはローレベルＬのいずれかが固定的に出力されるようになるので、ハイレベルＨとローレベルＬとに交互に変化する出力信号Ｓｏは継続出力されず、トランス結合整流方式やコンデンサチャージポンプ方式の駆動回路を介してリレーが誤動作することはなく、フェールセーフ性が確保される。さらに、シフトレジスタの任意の段で固定故障が生じた場合にも、固定データが継続出力されるので、上記と同様にフェールセーフ性が確保される。
【００７５】
このほか、ディジタル周波数逓倍回路１０によって入力信号Ｓｉの周波数ＦをＮ倍した出力信号Ｓｏを生成し、この出力信号Ｓｏをトランス結合整流方式やコンデンサチャージポンプ方式の駆動回路の入力にするので、トランスの小型化やコンデンサの小容量化が実現され、駆動回路の小型化とコスト低減化に寄与することができる。
【００７６】
たとえば、リレーの制御信号としてデューティ比５０％で周波数１ＫＨｚの入力信号ＳｉをＣＰＵ（Central Processing Unit）で発生し、これをディジタル周波数逓倍回路１０に入力してその周波数を例えば４倍にした後、トランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に与えることで、ＣＰＵの処理負担を軽減しながら高い周波数の出力信号Ｓｏを駆動回路に与えて該駆動回路の小型化を図ることができる。
【００７７】
また、遅延素子やハイブリッド回路などを使用することなく、Ｄフリップフロップ回路などの論理回路でディジタル周波数逓倍回路１０を構成できるので、デューティ比５０％を確保するためには遅延素子の遅延時間と論理回路の閾値とを含めた回路定数の詳細設計や調整が不要で、製造容易になる。たとえば、ＰＤＬ（Programmable Logic Device）などを使用して本回路１０を集積化することによって、フェールセーフ性を有する小型のディジタル周波数逓倍回路１０を実現することができる。
【００７８】
次に、本発明の第２の実施の形態について説明する。
【００７９】
図７は、第２の実施の形態のディジタル周波数逓倍回路７０を示している。ディジタル周波数逓倍回路７０は、第１の実施の形態に示したディジタル周波数逓倍回路１０を多段（この例では２段）接続して構成される。
【００８０】
第１段のディジタル周波数逓倍回路１０ａは、入力信号Ｓｉａの周波数をＮ倍し、第２段のディジタル周波数逓倍回路１０ｂは、入力信号Ｓｉｂの周波数をＭ倍するように構成される。
【００８１】
第１段のディジタル周波数逓倍回路１０ａの入力端子１１ａには第１入力信号Ｓｉａ（周波数＝Ｆ、デューティ比５０％）が入力され、クロック端子１２ａには第１クロック信号ＣＬＫａ（周波数＝２×Ｎ×Ｆ）が入力される。これにより、第１段のディジタル周波数逓倍回路１０ａの出力端子１４ａからは第１出力信号Ｓｏａ（周波数＝Ｎ×Ｆ、デューティ比５０％）が出力される。
【００８２】
第２段のディジタル周波数逓倍回路１０ｂの入力端子１１ｂには第１段のディジタル周波数逓倍回路１０ａから出力された出力信号Ｓｏａが入力され、第２段のディジタル周波数逓倍回路１０ｂのクロック端子１２ｂには第２クロック信号ＣＬＫｂ（周波数＝２×Ｍ×Ｎ×Ｆ）が入力される。これにより、第２段のディジタル周波数逓倍回路１０ｂの出力端子１４ｂからは第２出力信号Ｓｏｂ（周波数＝Ｍ×Ｎ×Ｆ、デューティ比５０％）が出力される。
【００８３】
なお、各ディジタル周波数逓倍回路１０ａ、１０ｂのリセット端子１３ａ、１３ｂには電源立ち上げ時にリセット信号ＰＯＲが入力される。
【００８４】
上記のようにディジタル周波数逓倍回路１０ａ、１０ｂを多段接続することにより、逓倍数が大の場合に、１段構成に比べて周波数逓倍部４０でのＤフリップフロップ回路の使用数（シフトレジスタの段数）を低減することができる。たとえば、Ａ逓倍する場合、１段構成での使用数＝Ａとなるが、２段構成での使用数＝（１段目の使用数＝Ｂ）×（２段目の使用数＝Ｃ）となる。すなわち、Ａ＝Ｂ×Ｃとなり、Ａ＝Ｂ＋Ｃ、ＢとＣは偶数の条件で連立方程式を解くと、Ｂ＝Ｃ＝２、Ａ＝４が得られ、逓倍数４で使用数は同数となり、逓倍数６以上で多段構成による使用数の削減効果が得られる。
【００８５】
たとえば、６４逓倍する場合、Ａ＝６４であるが、Ｂ＝Ｃ＝８とすれば、Ｂ＋Ｃ＝１６となり、周波数逓倍部４０でのＤフリップフロップ回路の使用数を４８個低減することができる。多段接続する段数を増やすほどＤフリップフロップ回路の使用数を削減することが可能になる。多段接続する段数は２段に限らず任意に設定することができる。
【００８６】
次に、第３の実施の形態について説明する。
【００８７】
第３の実施の形態では、第１の実施の形態で示した周波数逓倍部４０に比べてＤフリップフロップ回路の個数（シフトレジスタの段数）を１つ削減している。削減方法には第１ケースと第２ケースとがある。
【００８８】
＜第１ケース＞
Ｎ逓倍する場合、Ｄフリップフロップ回路を（Ｎ−１）段縦続接続して（Ｎ−１）段のシフトレジスタを構成し、変化点検出信号ＰＲ／ＳＨの入力時に各奇数段目がハイレベルＨになるようにしてハイレベルＨとローレベルＬの（Ｎ−１）ビットの交番データをパラレルロードすると共に、初段のシリアル入力をローレベルＬに固定する。
【００８９】
図８は、第１ケースにおける４逓倍の周波数逓倍部４０ａの一例を示している。
【００９０】
周波数逓倍部４０ａでは、各奇数段目が変化点検出信号ＰＲ／ＳＨによってプリセットされるようにし、偶数段目のプリセット端子を＋５Ｖに固定し、初段のＤフリップフロップ回路のＤ端子をローレベルＬに固定してある。
【００９１】
初段のＤフリップフロップ回路４２のＤ端子はローレベルＬに固定されているので、初期状態、すなわち、変化点検出信号ＰＲ／ＳＨが入力されずにクロック信号ＣＬＫが（Ｎ−１）クロック以上入力された状態では、すべてのＤフリップフロップ回路４２、４３、４４のＱ端子はローレベルＬになっている。
【００９２】
この状態で、変化点検出信号ＰＲ／ＳＨが入力されると、奇数段目のＤフリップフロップ回路４２、４４がプリセットされるので、Ｄフリップフロップ回路４２、４３、４４にはＨ、Ｌ、Ｈのデータ（奇数段目がＨの交番データ）がパラレルロードされた状態になる。初段のＤフリップフロップ回路４２のＤ端子はローレベルＬに固定されているので、クロック毎にデータがシフトされると、１クロック後にはＬ、Ｈ、Ｌになり、２クロック後にはＬ、Ｌ、Ｈになり、３クロック後にはＬ、Ｌ、Ｌになる。すなわち、最終段のＤフリップフロップ回路４４の出力は、プリセットを含めた４クロックの間にＨ、Ｌ、Ｈ、Ｌと変化し、変化点検出信号ＰＲ／ＳＨの周波数を４逓倍したデューティ比５０％の出力信号Ｓｏを得ることができる。また図８の回路においても図３の周波数逓倍部４０と同様にフェールセーフ性は確保される。
【００９３】
<第２ケース＞
Ｎ逓倍する場合、Ｄフリップフロップ回路を（Ｎ−１）段縦続接続して（Ｎ−１）段のシフトレジスタを構成し、変化点検出信号ＰＲ／ＳＨの入力時に各偶数段目がハイレベルＨになるようにしてハイレベルＨとローレベルＬの（Ｎ−１）ビットの交番データをパラレルロードすると共に、初段のシリアル入力をハイレベルＨに固定する。
【００９４】
図９は、第２ケースにおける４逓倍の周波数逓倍部４０ｂを示している。周波数逓倍部４０ｂでは、各奇数段目が変化点検出信号ＰＲ／ＳＨによってクリアされるようにし、全段のプリセット端子を＋５Ｖに固定し、初段のＤフリップフロップ回路のＤ端子をハイレベルＨに固定してある。
【００９５】
初段のＤフリップフロップ回路４２のＤ端子はハイレベルＨに固定されているので、初期状態、すなわち、変化点検出信号ＰＲ／ＳＨが入力されずにクロック信号ＣＬＫが（Ｎ−１）クロック以上入力された状態では、すべてのＤフリップフロップ回路４２、４３、４４のＱ端子はハイレベルＨになっている。
【００９６】
この状態で、変化点検出信号ＰＲ／ＳＨが入力されると、奇数段目のＤフリップフロップ回路４２、４４がクリアされるので、Ｄフリップフロップ回路４２、４３、４４はＬ、Ｈ、Ｌのデータ（偶数段目がＨの交番データ）がパラレルロードされた状態になる。初段のＤフリップフロップ回路４２のＤ端子はハイレベルＨに固定されているので、クロック毎にデータがシフトされると、１クロック後にはＨ、Ｌ、Ｈになり、２クロック後にはＨ、Ｈ、Ｌになり、３クロック後にはＨ、Ｈ、Ｈになる。すなわち、最終段のＤフリップフロップ回路４４の出力は、変化点検出信号ＰＲ／ＳＨによるクリアを含めた４クロックの間にＬ、Ｈ、Ｌ、Ｈと変化し、図３の周波数逓倍部４０と同様の動作になり、変化点検出信号ＰＲ／ＳＨの周波数を４逓倍したデューティ比５０％の出力信号Ｓｏを得ることができる。また図９の回路の場合にも、フェールセーフ性は図３の周波数逓倍部４０と同様に確保される。
【００９７】
以上、本発明の実施の形態を図面によって説明してきたが、具体的な構成は実施の形態に示したものに限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【００９８】
たとえば、各実施の形態では入力信号Ｓｉの立ち上がりと立ち下がりの双方で変化点を検出し、入力信号Ｓｉの周波数の２倍の変化点検出信号ＰＲ／ＳＨを生成するように構成したが、入力信号変化検出部２０を入力信号Ｓｉの立ち上がりもしくは立ち下がりのいずれかの変化点を検出し、入力信号変化検出部２０から入力信号Ｓｉと同一周波数の変化点検出信号ＰＲ／ＳＨを出力させ、その後段の周波数逓倍部４０におけるＤフリップフロップ回路の縦続接続段数（シフトレジスタの段数）を２×Ｎ段とする構成であってもかまわない。この場合、入力信号Ｓｉのデューティ比は約５０％でなくても良く、任意でよい。また、第３の実施の形態の手法を用いてＤフリップフロップ回路（シフトレジスタの段数）を１つ削減し、（２Ｎ−１）段としてもよい。入力信号Ｓｉの立ち上がりもしくは立ち下がりの変化点を検出する回路は、既知の任意のエッジ検出回路で構成されてもよいし、たとえば、立ち上がり検出の場合は図２の排他的論理和回路２５の出力と信号Ｓａ（または信号Ｓｉ）との論理積をとる回路構成、立ち下がり検出の場合は排他的論理和回路２５の出力と信号Ｓｂ（または信号Ｓｉの反転信号）との論理積をとる回路構成でもよい。
【００９９】
各実施の形態ではリセット信号ＰＯＲを電源立ち上げ時に入力するように構成したが、周波数逓倍部４０の各Ｄフリップフロップ回路（シフトレジスタ）のクリア端子へのリセット信号ＰＯＲの入力およびインバータ４６を省略するように構成されてもよい。この場合、電源立ち上げ時の各Ｄフリップフロップ回路の出力値は不確定になるが、前述した［Ｂ１３］の故障が生じた場合と同様の動作となり、フェールセーフ性は確保される。
【０１００】
さらに、論理積回路４７を省略し、クロック信号ＣＬＫを直接各Ｄフリップフロップ回路４１、４２、４３、４４（シフトレジスタ）のクロック端子に入力するように構成されてもよい。この場合、前述の［Ａ６］に示すように変化点検出信号ＰＲ／ＳＨがハイレベルＨに固定される故障が生じた場合でも論理積回路４７によってクロックが阻止されなくなる。しかし、変化点検出信号ＰＲ／ＳＨによってプリセット（交番データがパラレルロード）された状態が継続するので、たとえば図３の回路では、第３段のＤフリップフロップ回路４３の出力がハイレベル固定になり、１クロック後以降は出力信号Ｓｏもハイレベル固定になる。これは、ハイレベルＨとローレベルＬとに交互に変化しない信号なので、トランス結合整流方式やコンデンサチャージポンプ方式の駆動回路を介してリレーが誤動作することはない。
【０１０１】
入力信号Ｓｉの立ち上がりと立ち下がりの変化点を検出して変化点検出信号ＰＲ／ＳＨを生成する場合、入力信号Ｓｉのデューティ比は５０％であることが望ましいが、ある程度のずれがあってもかまわない。この場合、周波数逓倍部４０から出力される出力信号Ｓｏにおいてパルスの並びに不均一性を生じるが、トランス結合整流方式やコンデンサチャージポンプ方式の駆動回路を駆動できる程度の不均一性であれば問題は生じない。
【０１０２】
図３や図８に示す周波数逓倍部４０、４０ａでは、変化点検出信号ＰＲ／ＳＨをＤフリップフロップ回路のプリセットに、また図９の周波数逓倍部４０ｂではクリアに使用することで交番データがパラレルロードされた状態を形成したが、変化点検出信号ＰＲ／ＳＨをプリセットとクリアを交互に各段へ入力する構成でもよい。たとえば、奇数段目のＤフリップフロップ回路のプリセット端子と偶数段目のＤフリップフロップ回路のクリア端子に変化点検出信号ＰＲ／ＳＨを入力し、残るプリセット端子およびクリア端子を＋５Ｖにプルアップするように構成されてもよい。
【０１０３】
また、実施の形態に示す周波数逓倍部４０、４０ａ、４０ｂではＤフリップフロップ回路を縦続接続する構成例を示したが、これに代えてパラレルロード、シリアルアウトの機能（第３の実施の形態の周波数逓倍部４０ａ、４０ｂの場合はさらにシリアル入力の機能）を備えたシフトレジスタを使用してもかまわない。
【０１０４】
なお、ディジタル周波数Ｎ倍回路１０、７０の用途はその出力信号Ｓｏをトランス結合整流方式やコンデンサチャージポンプ方式の駆動回路に与える場合に限定されるものではない。また、シフトレジスタの段数（あるいは段数−１）分の期間の出力信号Ｓｏが出力されても誤動作しないシステムにおいてはフェールセーフ性が確保される。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施の形態に係るディジタル周波数逓倍回路の概略構成を示すブロック図である。
【図２】入力信号変化検出部の構成を示す回路図である。
【図３】周波数逓倍部の構成を示す回路図である。
【図４】プリセット／クリア機能付きのＤフリップフロップ回路における入出力の真理値表を示す説明図である。
【図５】図２に示す入力信号変化検出部の各部の信号波形を示すタイミングチャートを示す波形図である。
【図６】入力信号Ｓｉと図４に示す周波数逓倍部の各部の信号波形とを示すタイミングチャートを示す波形図である。
【図７】第２の実施の形態のディジタル周波数逓倍回路（多段接続）の構成を示すブロック図である。
【図８】第１ケースの周波数逓倍部の回路例を示す回路図である。
【図９】第２ケースの周波数逓倍部の回路例を示す回路図である。
【図１０】遅延素子を使用した従来の周波数逓倍回路を示す回路図である。
【図１１】ハイブリッド回路を使用した従来の周波数逓倍回路を示す回路図である。
【符号の説明】
【０１０６】
１０、１０ａ、１０ｂ…ディジタル周波数逓倍回路
１１、１１ａ、１１ｂ…入力端子
１２、１２ａ、１２ｂ…クロック端子
１３、１３ａ、１３ｂ…リセット端子
１４、１４ａ、１４ｂ…出力端子
２０…入力信号変化検出部
２１、２２…Ｄフリップフロップ回路
２３、２４…インバータ
２５…排他的論理和回路
４０…周波数逓倍部
４１、４２、４３、４４…Ｄフリップフロップ回路
４５、４６…インバータ
４７…論理積回路
７０…２段縦続接続のディジタル周波数逓倍回路
ＣＬＫ…クロック信号
ＰＯＲ…リセット信号
ＰＲ／ＳＨ…変化点検出信号
Ｓａ…１段目のディジタル周波数逓倍回路の出力信号
Ｓｂ…２段目のディジタル周波数逓倍回路の出力信号
Ｓｄ…インバータ４５の出力
Ｓｅ…論理積回路４７の出力
Ｓｉ…入力信号
Ｓｏ…出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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