(57)【特許請求の範囲】
【請求項１】
第１構成要素と、
第２構成要素と、
オシレーティング信号を発生させるオシレータと、
前記オシレーティング信号に応答してポンピングノードにポンピング電圧を発生させるためにポンピングキャパシタを含むチャージポンプと、
前記ポンピング電圧から前記第１構成要素に第１電圧を出力するために前記ポンピングノードに接続される第１スイッチング回路と、
前記ポンピング電圧から前記第２構成要素に第２電圧を出力するために前記ポンピングノードに接続される第２スイッチング回路と、
前記オシレーティング信号に応答して前記第１スイッチング回路を制御する第１制御ユニットと、
前記オシレーティング信号に応答して前記第２スイッチング回路を制御する第２制御ユニットと、
前記発生させられた第１電圧に応答して第１感知信号を出力する第１電圧感知器と、
前記発生させられた第２電圧に応答して第２感知信号を出力する第２電圧感知器と、
前記第１感知信号及び前記第２感知信号に応答して前記オシレータを選択的に制御するオシレータ制御回路とを含み、
前記第１電圧と前記第２電圧は正電圧であり、“第１電圧の値＜第２電圧の値”という関係を有すると共に、
前記第１スイッチング回路は、
前記ポンピングノードと前記第１構成要素との間に接続される第１伝送トランジスタ（６３１）と、
前記ポンピングノードと前記第１伝送トランジスタ（６３１）のゲートとの間に接続される第１制御トランジスタ（６３２）とを含み、
前記第２スイッチング回路は、
前記ポンピングノードと前記第２構成要素との間に接続される第２伝送トランジスタ（６４１）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第２制御トランジスタ（６４２）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第３制御トランジスタ（６４３）とを含み、
第１感知信号がイネーブルされ、第２感知信号がディスエーブルされる場合には、前記第１スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１制御ユニットが前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）をダイオード接続にし、
第１感知信号がディスエーブルされ、第２感知信号がイネーブルされる場合には、前記第２スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第２制御ユニットが前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）をダイオード接続にし、
第１感知信号がイネーブルされ、第２感知信号がイネーブルされる場合には、
（ａ）前記第１及び第２スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１制御ユニットが前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）を、そして前記第２制御ユニットが前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）を、それぞれダイオード接続にし、
（ｂ）前記ポンピングノードの正のチャージを前記第１及び第２スイッチング回路の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第２スイッチング回路の出力から前記第１スイッチング回路の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第１制御ユニットが前記第１伝送トランジスタ（６３１）を完全なオン状態にし、前記第２制御ユニットが前記第３制御トランジスタ（６４３）によって前記第２伝送トランジスタ（６４１）をダイオード接続にする
ことを特徴とする半導体メモリ装置。
【請求項２】
前記第１伝送トランジスタ（６３１）は、
前記オシレーティング信号の周期と類似した周期をもって交互にターンオン及びターンオフされるように調節されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１伝送トランジスタ（６３１）は、
前記第１制御トランジスタ（６３２）とは反対の位相をもって動作することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第２伝送トランジスタ（６４１）は、
前記第２制御トランジスタ（６４２）とは反対の位相をもって動作することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１伝送トランジスタ（６３１）及び前記第２伝送トランジスタ（６４１）は、
互いに同じ位相をもってターンオン及びターンオフされるように調節されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２電圧は、
前記第１電圧の出力と同時に出力されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
ワードライン駆動回路と、
ビットラインセンスアンプブロック制御回路及びメモリセルトランジスタの基板の内少なくとも一つと、
オシレーティング信号を発生させるオシレータと、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させるためにポンピングキャパシタを含むチャージポンプと、
前記ポンピング電圧から前記ワードライン駆動回路に第１電圧を出力するために前記ポンピングノードに接続される第１スイッチング回路と、
前記ポンピング電圧から前記ビットラインセンスアンプブロック制御回路及び前記メモリセルトランジスタの基板の内いずれか一つに第２電圧を出力するために前記ポンピングノードに接続される第２スイッチング回路と、
前記オシレーティング信号に応答して前記第１スイッチング回路を制御する第１制御ユニットと、
前記オシレーティング信号に応答して前記第２スイッチング回路を制御する第２制御ユニットと、
前記発生させられた第１電圧に応答して第１感知信号を出力する第１電圧感知器と、
前記発生させられた第２電圧に応答して第２感知信号を出力する第２電圧感知器と、
前記第１感知信号及び前記第２感知信号に応答して前記オシレータを選択的に制御するオシレータ制御回路とを含み、
前記第１電圧と前記第２電圧は正電圧であり、“第１電圧の値＜第２電圧の値”という関係を有すると共に、
前記第１スイッチング回路は、
前記ポンピングノードと前記ワードライン駆動回路との間に接続される第１伝送トランジスタ（６３１）と、
前記ポンピングノードと前記第１伝送トランジスタ（６３１）のゲートとの間に接続される第１制御トランジスタ（６３２）とを含み、
前記第２スイッチング回路は、
前記ポンピングノードと前記ビットラインセンスアンプブロック制御回路及び前記メモリセルトランジスタの基板の内いずれか一つとの間に接続される第２伝送トランジスタ（６４１）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第２制御トランジスタ（６４２）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第３制御トランジスタ（６４３）とを含み、
第１感知信号がイネーブルされ、第２感知信号がディスエーブルされる場合には、前記第１スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１制御ユニットが前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）をダイオード接続にし、
第１感知信号がディスエーブルされ、第２感知信号がイネーブルされる場合には、前記第２スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第２制御ユニットが前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）をダイオード接続にし、
第１感知信号がイネーブルされ、第２感知信号がイネーブルされる場合には、
（ａ）前記第１及び第２スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１制御ユニットが前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）を、そして前記第２制御ユニットが前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）を、それぞれダイオード接続にし、
（ｂ）前記ポンピングノードの正のチャージを前記第１及び第２スイッチング回路の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第２スイッチング回路の出力から前記第１スイッチング回路の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第１制御ユニットが前記第１伝送トランジスタ（６３１）を完全なオン状態にし、前記第２制御ユニットが前記第３制御トランジスタ（６４３）によって前記第２伝送トランジスタ（６４１）をダイオード接続にする
ことを特徴とする半導体メモリ装置。
【請求項８】
オシレーティング信号を発生させる手段と、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させる手段と、
第１構成要素に第１電圧を発生させるために前記ポンピング電圧を第１スイッチングする手段と、
第２構成要素に第２電圧を発生させるために前記ポンピング電圧を第２スイッチングする手段と、
前記オシレーティング信号に応答して前記第１スイッチングする手段を制御する第１の制御手段と、
前記オシレーティング信号に応答して前記第２スイッチングする手段を制御する第２の制御手段と、
前記発生させられた第１及び第２電圧をさらに感知する手段と、
前記感知された第１及び第２電圧を設定値と比較する手段と、
比較に応じて第１及び第２感知信号を各々出力する手段と、
前記第１及び第２感知信号に応じて前記オシレーティング信号の発生を制御する手段とを含み、
前記第１電圧と前記第２電圧は正電圧であり、“第１電圧の値＜第２電圧の値”という関係を有すると共に、
前記ポンピング電圧を第１スイッチングする手段は、
前記ポンピングノードと前記第１構成要素との間に接続される第１伝送トランジスタ（６３１）と、
前記ポンピングノードと前記第１伝送トランジスタ（６３１）のゲートとの間に接続される第１制御トランジスタ（６３２）とを含み、
前記ポンピング電圧を第２スイッチングする手段は、
前記ポンピングノードと前記第２構成要素との間に接続される第２伝送トランジスタ（６４１）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第２制御トランジスタ（６４２）と、
前記ポンピングノードと前記第２伝送トランジスタ（６４１）のゲートとの間に接続される第３制御トランジスタ（６４３）とを含み、
第１感知信号がイネーブルされ、第２感知信号がディスエーブルされる場合には、前記第１スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１の制御手段が前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）をダイオード接続にし、
第１感知信号がディスエーブルされ、第２感知信号がイネーブルされる場合には、前記第２スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第２の制御手段が前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）をダイオード接続にし、
第１感知信号がイネーブルされ、第２感知信号がイネーブルされる場合には、
（ａ）前記第１及び第２スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１の制御手段が前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）を、そして前記第２の制御手段が前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）を、それぞれダイオード接続にし、
（ｂ）前記ポンピングノードの正のチャージを前記第１及び第２スイッチングする手段の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第２スイッチングする手段の出力から前記第１スイッチングする手段の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第１の制御手段が前記第１伝送トランジスタ（６３１）を完全なオン状態にし、前記第２の制御手段が前記第３制御トランジスタ（６４３）によって前記第２伝送トランジスタ（６４１）をダイオード接続にする
ことを特徴とする半導体メモリ装置。
【請求項９】
前記第１スイッチングは、
前記オシレーティング信号の周期から導き出された周期をもって前記第１伝送トランジスタ（６３１）をスイッチングオン及びオフすることによりなされることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第２スイッチングは、
前記オシレーティング信号の周期から導き出された周期をもって前記第２伝送トランジスタ（６４１）をスイッチングオン及びオフすることにより実行されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１伝送トランジスタ（６３１）及び第２伝送トランジスタ（６４１）は、
同じ位相をもってターンオン及びターンオフされることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
オシレーティング信号を発生させる段階と、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させる段階と、
第１構成要素に第１電圧を発生させるために前記ポンピング電圧を第１スイッチングする段階と、
第２構成要素に第２電圧を発生させるために前記ポンピング電圧を第２スイッチングする段階と、
前記オシレーティング信号に応答して前記第１スイッチングする段階を制御する第１の制御段階と、
前記オシレーティング信号に応答して前記第２スイッチングする段階を制御する第２の制御段階と、
前記発生させられた第１及び第２電圧をさらに感知する段階と、
前記感知された第１及び第２電圧を設定値と比較する段階と、
比較に応じて第１及び第２感知信号を各々出力する段階と、
前記第１及び第２感知信号に応じてオシレーティング信号の発生を制御する段階とを含み、
前記第１電圧と前記第２電圧は正電圧であり、“第１電圧の値＜第２電圧の値”という関係を有すると共に、
前記ポンピング電圧を第１スイッチングする段階は、
前記ポンピングノードを第１伝送トランジスタ（６３１）を介して前記第１構成要素に接続する段階と、
前記ポンピングノードを第１制御トランジスタ（６３２）を介して前記第１伝送トランジスタ（６３１）のゲートに接続する段階とを含み、
前記ポンピング電圧を第２スイッチングする段階は、
前記ポンピングノードを第２伝送トランジスタ（６４１）を介して前記第２構成要素に接続する段階と、
前記ポンピングノードを第２制御トランジスタ（６４２）を介して前記第２伝送トランジスタ（６４１）のゲートに接続する段階とを含み、
第１感知信号がイネーブルされ、第２感知信号がディスエーブルされる場合には、前記第１スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１の制御段階が前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）をダイオード接続にするように制御し、
第１感知信号がディスエーブルされ、第２感知信号がイネーブルされる場合には、前記第２スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第２の制御段階が前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）をダイオード接続にするように制御し、
第１感知信号がイネーブルされ、第２感知信号がイネーブルされる場合には、
（ａ）前記第１及び第２スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第１の制御段階が前記第１制御トランジスタ（６３２）によって前記第１伝送トランジスタ（６３１）を、そして前記第２の制御段階が前記第２制御トランジスタ（６４２）によって前記第２伝送トランジスタ（６４１）を、それぞれダイオード接続にするように制御し、
（ｂ）前記ポンピングノードの正のチャージを前記第１及び第２スイッチングする段階の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第２スイッチングする段階の出力から前記第１スイッチングする段階の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第１の制御段階が前記第１伝送トランジスタ（６３１）を完全なオン状態にするように制御し、前記第２の制御段階が第３制御トランジスタ（６４３）によって前記第２伝送トランジスタ（６４１）をダイオード接続にするように制御する
ことを特徴とする方法。
【請求項１３】
前記第１スイッチングする段階は、
前記オシレーティング信号の周期から導き出された周期をもって前記第１伝送トランジスタ（６３１）を交互にスイッチングオン及びオフすることにより行われることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第２スイッチングする段階は、
前記オシレーティング信号の周期から導き出された周期をもって前記第２伝送トランジスタ（６４１）を交互にスイッチングオン及びオフすることにより行われることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１伝送トランジスタ（６３１）及び第２伝送トランジスタ（６４１）は、
同じ位相をもってターンオン及びターンオフされることを特徴とする請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置において個別化した電圧を発生させる分野に係り、特に、このような装置において単一チャージポンプによりデュアル電圧を発生させる装置、回路及び方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はメモリセルにデータを貯蔵し、これらセルをアドレッシングするためにワードラインを使用する。時々にはこれら構成要素に電圧を印加することが有益である。例えば、メモリセルを取り囲むＰ−ウェルに印加されたバックバイアス電圧はそのセルに貯蔵されたデータが消去されるのを防止する。実に、このような電圧は逆バイアス状態におけるＰＮ接合を保持する。この問題は、従来の技術において様々な要求に対して単一電圧発生器を使用することにより提起された。しかし、これは、印加された電圧が異なる最適の値で最高の状態で印加されるため、ポンピングの非効率を招いた。発生させられた電圧は一般に個々の最適値とは異なる。
【０００３】
他の解決策は、要求される値の各々一つに対して一つずつの多くの電圧発生器を備えることであった。しかし、その実行が有する問題点は、これら電圧発生器がチップ内において大きい面積を必要とするということである。図１を参照すれば、米国特許第５，８８６，９３２号公報に開示された、従来の装置１００が示される。これから分かるように、面積の減少及びポンピング効率は両方とも向上したものの、異なる時間で異なる電圧を発生させるだけである。
【０００４】
装置１００は、単一バックバイアス電圧を出力するＶＢＢ発生器１１０を含む。前記出力電圧は二つの分離された状態で二つの値、すなわちＶＢＢ１及びＶＢＢ２のうちいずれか一つのみを取ることができる。第１番目の状態で、ノーマルリフレッシュモードは、スイッチＮ１を活性化させる制御信号ＮＯＲＭを使用することにより表示される。第２番目の状態で、セルフリフレッシュモードは、スイッチＮ２を活性化させる制御信号ＳＲＥＦを使用することにより表示される。各場合において、イネーブル信号ＥＮＡＢＬＥ＿Ｎ（又はＥＮＡＢＬＥ＿Ｓ）がＶＢＢ発生器１１０に伝送される。次に、ＶＢＢ発生器１１０は各基準電圧レベルと比較し、これに応答して制御するためにレベル感知器（第１レベル感知器１２０または第２レベル感知器１３０）に出力をフィードバックする。この方法は、イネーブル信号ＥＮＡＢＬＥ＿Ｎ（又はＥＮＡＢＬＥ＿Ｓ）によって制御されるものであって、出力電圧は基準電圧レベルのうち一つの値を取る。
【０００５】
装置１００は、同時に他の電圧の発生要求がない所において動作する。しかし、他の電圧が同時に出力されるべき所では動作しない。図２を参照すると、米国特許第５，８８９，６６４号公報に開示されている他の従来の装置２００が示されている。これから分かるように、同時に二つの電圧を生成する点及び従来の一般的な実行以上の面積を減らした点で改良されている。
【０００６】
装置２００において、単一オシレータ２１０が共有されて面積が減る。しかし、二つのチャージポンピング回路２２０，２３０があって依然として装置２００に広い面積が要求される。回路２２０，２３０はオシレータ２１０から信号Ｓ２１２，Ｓ２１３を受信し、各々電圧ＶＢＢ，ＶＰＰを発生させる。電圧ＶＢＢは負の電圧であるが、電圧ＶＰＰは電源電圧よりも高い電圧を有する正の電圧である。電圧ＶＢＢ，ＶＰＰは各々感知器２４０，２５０において感知される。感知器２４０，２５０はオシレータ２１０に対して感知信号Ｓ２４２，Ｓ２５２を、制御ロジックユニット２６０に対して検出信号Ｓ２４６，Ｓ２５６を発生させる。
【０００７】
図３を参照すれば、さらに他の従来の装置３００が示されている。装置３００は、従来の技術よりも一層進歩したものの、電流を無駄遣いする。装置３００は単一ＶＢＢ２発生器３１０を含み、前記単一ＶＢＢ２発生器３１０はチャージポンプ及びキャパシタを含む。発生器３１０はノード３２０に電圧ＶＢＢ２を発生させ、前記電圧ＶＢＢ２はバックバイアスのためにメモリ装置のメモリセルトランジスタ３３０の基板に印加される。さらに、トランジスタ３４０及び差動増幅器３５０を使用することにより、電圧ＶＢＢ１がノード３２０に導かれる。増幅器３５０は所定の他の電圧、すなわちＶＢＢ１の基準値であって、負の入力を有する。前記差動増幅器３５０はメモリ装置のワードライン駆動回路３６０に印加される電圧ＶＢＢ１を生成する。これらの関係を調べてみると、電圧ＶＢＢ１は電圧ＶＢＢ２よりも高い。
【０００８】
装置３００が有する問題点は、ノード３２０におけるＶＢＢ１の発生と関わっている。差動増幅器３５０が出力を所定レベルに保持しようとする間に、装置３００が多くの電流を消耗する。これは、トランジスタ３４０がノード３７０から電流を排出するからである。従って、所定のＶＢＢ１電圧レベルを保持するために低い効率を有するＶＢＢ２電圧をさらに生成するがゆえに、ポンピング効率が落ちる。半導体メモリ装置の小型化が進むに伴い、電圧発生器などの構成要素に対して一層狭い面積を有することが要求される。半導体メモリ装置が低電力で動作するに伴い、一層高いポンピング効率が要求される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３３２１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、単一チャージポンプを利用したデュアル電圧発生装置、発生回路及びその発生方法を提供することである。
【課題を解決するための手段】
【００１１】
一つの装置において二つの他の構成要素に対してデュアル電圧があるために、前記デュアル電圧は同一であるか、あるいは異なる。これら構成要素はワードライン駆動回路、ビットラインセンスアンプブロック制御回路、メモリセルトランジスタの基板などであって良い。オシレータはオシレーティング信号を発生させ、チャージポンプは前記オシレーティング信号に応答してポンピング電圧を発生させる。第１スイッチング回路は前記ポンピング電圧から第１構成要素に第１電圧を出力する。第２スイッチング回路は前記ポンピング電圧から第２構成要素に第２電圧を出力する。
【００１２】
前記スイッチング回路は選択的に、そして好ましくは、前記第１及び第２電圧を正確に最適の値で排出するように調節される。これは効率を最適化させ、且つ、電流の無駄遣いを防止する。さらに、単一チャージポンプが使用される。これは、面積が保たれる利点を有する。
【発明の効果】
【００１３】
以上述べたように、本発明に係る単一チャージポンプを利用したデュアル電圧発生装置、発生回路及びその発生方法は、他の構成要素に対して相異なる電圧を同時に提供可能である長所がある。
【図面の簡単な説明】
【００１４】
【図１】従来の第１装置のブロック図である。
【図２】従来の第２装置のブロック図である。
【図３】従来の第３装置のブロック図である。
【図４】本発明の一実施形態によって構成された装置のブロック図である。
【図５】本発明の他の実施形態によって構成された装置のブロック図である。
【図６】本発明のさらに他の実施形態によって構成された装置のブロック図である。
【図７】図４又は図５又は図６の回路の第１感知器がイネーブルされる時に関わり合った信号を示すタイミング図である。
【図８】図４又は図５又は図６の回路の第２感知器がイネーブルされる時に関わり合った信号を示すタイミング図である。
【図９】本発明の好ましい実施形態による図４又は図５又は図６の回路の第１及び第２感知器が両方ともイネーブルされる時に関わり合った信号を示すタイミング図である。
【図１０】本発明の好ましい実施形態による図４又は図５又は図６の回路のオシレータの詳細図である。
【図１１】本発明の好ましい実施形態による図４又は図５又は図６の回路の電圧感知器の詳細図である。
【図１２】本発明の好ましい実施形態による前記図４又は図５又は図６の構成要素の詳細回路図である。
【図１３】本発明の実施形態による方法を説明するフローチャートである。
【発明を実施するための形態】
【００１５】
前述したように、本発明は単一チャージポンプを利用したデュアル電圧発生装置、発生回路及び発生方法を提供する。添付された図面を参照して本発明をさらに詳細に説明する。図４を参照し、本発明の第１実施の形態を説明する。半導体メモリ装置４００の出力はワードライン駆動回路４０３及びメモリセルトランジスタ４０５の基板の各々に印加される。
【００１６】
装置４００はオシレータ４１０を含む。オシレータ４１０はオシレーティング信号ＯＳＣを発生させる。オシレータ４１０は、後述するように、信号ＥＮによって制御される。装置４００はチャージポンプ４２０をさらに含み、前記チャージポンプ４２０はオシレーティング信号ＯＳＣを受信する。チャージポンプ４２０はポンピングノードＰＯにポンピング電圧を発生させる。好ましくは、チャージポンプ４２０はポンピングキャパシタＣ１を含む。同様に、ポンピングキャパシタＣ１はチャージポンプ４２０から分離された要素として考慮できる。どちらの場合であっても、ポンピングキャパシタＣ１はポンピングノードＰＯに端末を有することが好ましい。
【００１７】
装置４００は第１スイッチング回路ＳＷ１・４３０をさらに含む。第１スイッチング回路ＳＷ１・４３０はポンピングノードＰＯに接続されてポンピング電圧を受信する。第１スイッチング回路ＳＷ１・４３０は回路４０３に第１電圧ＶＢＢ１を出力する。装置４００は第２スイッチング回路ＳＷ２・４４０をさらに含む。第２スイッチング回路ＳＷ２・４４０はポンピングノードＰＯに接続されてポンピング電圧を受信する。第２スイッチング回路ＳＷ２・４４０は回路４０５に第２電圧ＶＢＢ２を出力する。
【００１８】
装置４００の前記実施形態において、本発明を実行するのに必須的なことではないが、ＶＢＢ２はＶＢＢ１よりも低い。さらに、本発明を実行するのに必須的なことではないが、電圧は負である場合がある。装置４００は第１制御ユニット４８０をさらに含む。第１制御ユニット４８０はオシレーティング信号ＯＳＣに応答して前記第１スイッチング回路ＳＷ１・４３０を制御する。
【００１９】
装置４００はまた、第２制御ユニット４９０を含む。第２制御ユニット４９０はオシレーティング信号ＯＳＣに応答して第２スイッチング回路ＳＷ２・４４０を制御する。装置４００は第１電圧感知器４５０をさらに含む。第１電圧感知器４５０は前記発生させられた第１電圧ＶＢＢ１に応答して第１感知信号ＥＮ１を出力する。第１感知信号ＥＮ１は、好ましくは、制御ユニット４８０，４９０の両方によって受信される。
【００２０】
装置４００はまた、第２電圧感知器４６０を含む。第２電圧感知器４６０は前記発生させられた第２電圧ＶＢＢ２に応答して第２感知信号ＥＮ２を出力する。第２感知信号ＥＮ２は、好ましくは、制御ユニット４８０，４９０の両方によって受信される。装置４００はオシレータ制御回路４７０をさらに含む。オシレータ制御回路４７０はオシレータ４１０を選択的に制御するために、第１感知信号ＥＮ１及び第２感知信号ＥＮ２に応答する。前記図４の実施形態において、オシレータ制御回路４７０はＯＲゲートにより実行され、信号ＥＮを出力する。
【００２１】
図５を参照すれば、本発明の他の実施形態によって構成された装置５００が説明される。前記装置５００の出力は各々ワードライン駆動回路５０３及びビットラインセンスアンプブロック制御回路５０５に印加される。装置５００は、オシレータ４１０と類似したオシレータ５１０と、チャージポンプ４２０と類似したチャージポンプ５２０とを含み、チャージポンプ５２０はポンピングキャパシタＣ１を介してポンピングノードＰＯにポンピングする。
【００２２】
装置５００は前記ポンピング電圧を受信して第１電圧ＶＰＰ１をワードライン駆動回路５０３に出力する（ＳＷ１・４３０と類似した）第１スイッチング回路ＳＷ１  ５３０をさらに含む。装置５００は前記ポンピング電圧を受信して第２電圧ＶＰＰ２をビットラインセンスアンプブロック制御回路５０５に出力する（ＳＷ２・４４０と類似した）第２スイッチング回路ＳＷ２・５４０をさらに含む。
【００２３】
装置５００はまた、（第１制御ユニット４８０と類似した）第１制御ユニット５８０、（第２制御ユニット４９０と類似した）第２制御ユニット５９０、（第１電圧感知器４５０と類似した）第１電圧感知器５５０、（第２電圧感知器４６０と類似した）第２電圧感知器５６０、及び（オシレータ制御回路４７０と類似した）オシレータ制御回路５７０を含む。前記装置５００の実施形態において、本発明を実行するのに必須なことではないが、ＶＰＰ１は電源電圧よりも高い。さらに、本発明を実行するのに必須なことではないが、ＶＰＰ２はＶＰＰ１よりも高い。
【００２４】
図６を参照すれば、本発明のさらに他の実施形態によって構成された回路６００が説明される。図６のものは図４及び図５のものの構成とかなり似ていることが分かる。装置６００は第１構成要素６０３及び第２構成要素６０５を含む。第１構成要素６０３及び第２構成要素６０５はメモリ装置のいかなる構成要素でもある場合がある。
【００２５】
例えば、第１構成要素６０３はワードライン駆動回路でありうる。また、第２構成要素６０５はメモリセルトランジスタの基板になりうる。装置６００は（オシレータ４１０と類似した）オシレータ６１０と、（チャージポンプ４２０と類似した）チャージポンプ６２０とをさらに含み、チャージポンプ６２０はポンピングキャパシタＣ１を介してポンピングノードＰＯにポンピングする。
【００２６】
装置６００は前記ポンピング電圧を受信して第１構成要素６０３に第１電圧ＶＢＢ１を出力する（ＳＷ１・４３０と類似した）第１スイッチング回路６３０をさらに含む。装置６００は前記ポンピング電圧を受信して第２構成要素６０５に第２電圧ＶＢＢ２を出力する（ＳＷ２・４４０と類似した）第２スイッチング回路６４０をさらに含む。
【００２７】
装置６００は（第１制御ユニット４８０と類似した）第１制御ユニット６８０、（第２制御ユニット４９０と類似した）第２制御ユニット６９０、（第１電圧感知器４５０と類似した）第１電圧感知器６５０、（第２電圧感知器４６０と類似した）第２電圧感知器６６０、及び（オシレータ制御回路４７０と類似した）オシレータ制御回路６７０を含む。
【００２８】
装置６００の実施形態において、本発明を実行するのに必須なことではないが、ＶＢＢ２はＶＢＢ１よりも低い。さらに、ＶＢＢ１は負からグラウンドまでの範囲の電圧でありうる。あるいは、ＶＢＢ１はＶＢＢ２と同一でありえる。これらＶＢＢ１及びＶＢＢ２（及びＶＰＰ１，ＶＰＰ２）の値のいずれに対しても本発明の原理は同一である。図６を参照し続ければ、第１スイッチング回路６３０及び第２スイッチング回路６４０の好ましい実施形態の一層詳細な説明が与えられる。この説明は、図４のＳＷ１・４３０及びＳＷ２・４４０と図５のＳＷ１・５３０及びＳＷ２・５４０に各々移されうる。
【００２９】
第１スイッチング回路６３０は第１伝送トランジスタＴＰ１・６３１を含む。第１伝送トランジスタＴＰ１・６３１は前記ポンピングノードＰＯと前記第１構成要素６０３との間に接続される。第１スイッチング回路６３０はまた、前記ポンピングノードＰＯと第１伝送トランジスタＴＰ１・６３１のゲートＳ１との間に接続された第１制御トランジスタＴＰ３・６３２を含む。この明細書中に後述するように、第１伝送トランジスタＴＰ１・６３１のゲートＳ１及び第１制御トランジスタＴＰ３・６３２のゲートＤ１は第１制御ユニット６８０から制御信号を受信する。
【００３０】
第２スイッチング回路６４０は第２伝送トランジスタＴＰ２・６４１を含む。第２伝送トランジスタＴＰ２・６４１は前記ポンピングノードＰＯと前記第２構成要素６０５との間に接続される。第２スイッチング回路６４０はまた、前記ポンピングノードＰＯと前記第２伝送トランジスタＴＰ２・６４１のゲートＳ２との間に接続された第１制御トランジスタＴＰ４・６４２を含む。また、第２スイッチング回路６４０は前記ポンピングノードＰＯと第２伝送トランジスタＴＰ２・６４１のゲートＳ２との間に接続された第２制御トランジスタ６４３を含む。この明細書中に後述するように、第２伝送トランジスタＴＰ２・６４１のゲートＳ２、第１制御トランジスタＴＰ４・６４２のゲートＤ２、及び第２制御トランジスタ６４３のゲートＤ３は第２制御ユニット６９０から制御信号を受信する。図６の回路の動作を図７、図８、及び図９を参照して説明する。幾つかの類似点が見つかるであろう。
【００３１】
図７を参照すれば、図６の回路の第１電圧感知器６５０がイネーブルされる時に関わり合った信号を説明するために、タイミング図が与えられる。第１電圧感知器６５０は電圧ＶＢＢ１が適当な電圧値範囲内にあるか否かを感知する。もし、ＶＢＢ１が上限よりも高まれば、感知信号ＥＮ１が“ハイ”にイネーブルされる。これは、オシレータ制御回路６７０の出力信号ＥＮを“ハイ”にイネーブルする。同様に、前記チャージポンプが単に単一方向で補正するために、前記範囲は単にしきい値電圧でありうる。
【００３２】
出力信号ＥＮが“ハイ”となるので、オシレータ６１０及びチャージポンプ６２０は活性化される。従って、負のチャージはポンピングキャパシタＣ１によりポンピングノードＰＯと、さらに低いＶＢＢ１電圧にポンピングされ、ＶＢＢ１電圧が適当な範囲内に戻るまで第１スイッチング回路６３０を介してポンピングされる。前記図７の例において、ＶＢＢ１が合わせて降下する間の時間は前記オシレータ６１０のオシレーティング信号ＯＳＣの３サイクル分かかる。その時間の間に、第１伝送トランジスタＴＰ１・６３１はオシレーティング信号ＯＳＣの周期と類似した周期をもって交互にターンオン及びターンオフされるように調節される。
【００３３】
特に、その時、前記ポンピングノードＰＯはグラウンド電圧ＶＳＳのレベルにプリチャージされ、オシレーティング信号ＯＳＣは“ハイ”となり、ポンピングノードＰＯは電圧−ＶＥＸＴとなる。同時に、第１伝送トランジスタＴＰ１・６３１のゲートＳ１における前記バイアスは電圧−ＶＥＸＴとなり、これにより、ポンピングノードＰＯからの負のチャージは前記電圧ＶＢＢ１に伝送される。この時、第１制御トランジスタ６３２のゲートＤ１における前記バイアスは前記グラウンド電圧ＶＳＳに保持された。すなわち、前記第１伝送トランジスタは前記第１制御トランジスタの位相とは反対の位相をもって動作する。従って、ポンピングノードＰＯ及び第１伝送トランジスタ６３１のゲートＳ１は分離される。
【００３４】
前記負のチャージが前記電圧ＶＢＢ１に伝送された後、オシレーティング信号ＯＳＣは“ロウ”となり、第１伝送トランジスタ６３１のゲートＳ１における前記電圧レベルは前記グラウンド電圧ＶＳＳとなり、第１制御トランジスタ６３２の前記ゲートＤ１における前記電圧レベルは電圧−ＶＥＸＴとなる。従って、ポンピングノードＰＯ及び前記ＶＢＢ１ノードはダイオードに接続される。その結果として、前記負のチャージは前記ＶＢＢ１ノードから前記ポンピングノードＰＯへと逆流されない。すなわち、前記ポンピングノードＰＯにおける前記電圧が正の電圧、すなわち、ＶＥＸＴ−ＶＢＢ１に高まっても、前記ＶＢＢ１ノードの負のチャージが前記ポンピングノードに逆流されない。この状態で、ポンピングノードＰＯは前記グラウンド電圧ＶＳＳにプリチャージされ、前記チャージポンピングはオシレーティング信号ＯＳＣの次サイクルにおいて繰り返される。
【００３５】
この時、前記第１制御トランジスタＴＰ４・６４２のゲートＤ２におけるバイアスが第１制御トランジスタ６３２と共に動作することにより、第２伝送トランジスタ６４１のゲートＳ２の電圧レベルをグラウンド電圧ＶＳＳに保持する。図８を参照すると、図６の回路の第２電圧感知器６６０がイネーブルされる時に関わり合った信号を説明するために、タイミング図が与えられる。また、これは、オシレータ制御回路６７０の出力信号ＥＮを“ハイ”にイネーブルする。
【００３６】
動作は図７とほとんど類似に行われる。チャージポンピングは前記電圧ＶＢＢ２の適当な値が得られるまで繰り返し行われる。わずかな違いは、トランジスタ６３１，６３２のゲートバイアスがグラウンド電圧ＶＳＳに保持され続けるという点である。従って、ＶＢＢ１ノード及びポンピングノードＰＯは互いに分離される。トランジスタ６４３のゲートＤ３はグラウンド電圧ＶＳＳに保持される。図７及び図８の回路から分かることは、出力電圧ＶＢＢ１，ＶＢＢ２のうち一つのみが補正可能であるという点である。換言すれば、スイッチング回路の一つは残りのスイッチング回路が動作しない間に動作する。
【００３７】
図９を参照すると、図６の回路の第１電圧感知器６５０及び第２電圧感知器６６０がイネーブルされる時に関わり合った信号を説明するために、タイミング図が与えられる。電圧ＶＢＢ１及びＶＢＢ２の両方がその目標値にない時が発生する。また、信号ＥＮ１及びＥＮ２が“ハイ”となれば、オシレータ制御回路６７０の出力信号ＥＮが“ハイ”にイネーブルされる。これから分かるように、第２電圧ＶＢＢ２は第１電圧ＶＢＢ１を出力すると同時に出力される。この場合、スイッチング回路６３０，６４０は同時に動作する。また、第１伝送トランジスタ６３１及び第２伝送トランジスタ６４１は互いに同じ位相をもってターンオン及びターンオフされるように調節される。
【００３８】
特に、第１スイッチング回路６３０及び第１制御ユニット６８０は、図７でのように動作する。第２スイッチング回路６４０において、ポンピングノードＰＯが第１伝送トランジスタ６４１のゲートＳ２に接続されるように、第２制御ユニット６９０を介して第１制御トランジスタ６４２のゲートＤ２及び第２制御トランジスタ６４３のゲートＤ３に交互に電圧−ＶＥＸＴが印加される。結果として、第２伝送トランジスタ６４１のゲートＳ２における電圧はポンピングノードＰＯにおける電圧と同一に保持される。第２伝送トランジスタ６４１はポンピングノードＰＯとＶＢＢ２ノードとの間にダイオードとして配される。従って、ポンピングノードＰＯにおける負のチャージは第２構成要素６０５に伝送される。従って、ＶＢＢ２ノードの前記負のチャージはポンピングノードＰＯに逆流されない。このため、前記電圧ＶＢＢ１及びＶＢＢ２に対してチャージポンピングが同時に起こっても問題がない。
【００３９】
図１０は、本発明の好ましい実施の形態による図４又は図５又は図６の回路のオシレータの詳細図である。図１０の実施形態は、インバータシリーズ及びＮＡＮＤゲートにより実現される。入力信号ＥＮがＮＡＮＤゲートを介して“ハイ”にイネーブルされれば、オシレータ４１０（又は５１０又は６１０）が動作する。第１感知信号ＥＮ１又は第２感知信号ＥＮ２が“ハイ”となれば、動作がなされる。しかし、感知信号ＥＮ１，ＥＮ２が両方とも“ロウ”になれば、オシレータは動作しない。要請がある時、入力信号ＥＮによって前記動作が繰り返される。
【００４０】
図１１は、本発明の好ましい実施の形態による図４又は図５又は図６の回路の第１及び第２電圧感知器のうち一つの詳細図である。各場合において、前記電圧感知器はＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群を含む。電圧ＶＢＢ１（又はＶＢＢ２又はＶＰＰ１又はＶＰＰ２）を受信して感知信号ＥＮ１又はＥＮ２を出力するための前記感知器の所定ロジックを実行するために様々な方法がある。この場合、電圧ＶＢＢ１のレベルが電圧値に対して適当な範囲内に存在しなければ、感知信号ＥＮ１は“ハイ”にイネーブルされる。この場合、ＶＢＢ１を比較するための設定値はＰＭＯＳ及びＮＭＯＳトランジスタの配列によって設計される。
【００４１】
図１２は、本発明の好ましい実施の形態による前記図４又は図５又は図６の実施形態の構成要素の詳細図である。特に、図１２は、チャージポンプ６２０、ポンピングキャパシタＣ１、及び第１及び第２制御ユニット６８０，６９０の詳細回路図である。チャージポンプ６２０はオシレーティング信号ＯＳＣを受信し、ポンピングキャパシタＣ１を介してポンピングノードＰＯにチャージポンピングを行う。チャージポンプ６２０は複数のトランジスタを含み、前記複数のトランジスタの出力信号はポンピングキャパシタＣ１に印加される。ポンピングノードＰＯは図７、８及び９のタイミング図のように動作する。
【００４２】
また、第１制御ユニット６８０は感知信号ＥＮ１及びオシレーティング信号ＯＳＣを受信する第１論理回路部１２００を含む。受信はまた、レベルシフタ１２０５によって行われても良い。第１制御ユニット６８０はまた、チャージポンピングを行うために第１論理回路部１２００の出力信号を受信する第１ポンピング部１２１０と、チャージポンピングを行うために第１論理回路部１２００の出力信号を受信する第２ポンピング部１２２０とを含む。第１ポンピング部１２１０の出力端子は第１スイッチング回路６３０の第１伝送トランジスタＴＰ１・６３１のゲートに接続される。第２ポンピング部１２２０の出力端子は第１制御トランジスタ６３２のゲートに接続される。第２ポンピング部１２２０の出力端子のオシレーティング信号が受信されれば、第１制御トランジスタ６３２がターンオンされる。従って、出力ノードＰＯの負のチャージは第１伝送トランジスタ６３１を介して最終出力端子に伝送される。前述の通り、前記チャージポンピングの動作は電圧ＶＢＢ１が適当な値になるまで続いてから止まる。
【００４３】
第２制御ユニット６９０はまた、感知信号ＥＮ２及びオシレーティング信号ＯＳＣを受信する第２論理回路部１２３０を含む。第２制御ユニット６９０はまた、チャージポンピングを行うために第２論理回路部１２３０の出力信号を受信する第３ポンピング部１２４０、チャージポンピングを行うために第２論理回路部１２３０の出力信号を受信する第４ポンピング部１２５０、感知信号ＥＮ１及び第２論理回路部１２３０の出力信号を受信する第３論理回路部１２６０、及びチャージポンピングを行うために第３論理回路部１２６０の出力信号を受信する第５ポンピング部１２７０を含む。
【００４４】
前記第３ポンピング部１２４０の出力端子のオシレーティング信号が受信されれば、第２伝送トランジスタＴＰ２・６４１がターンオンされる。従って、ポンピングノードＰＯにおける負のチャージは最終出力端子ＶＢＢ２に伝送される。また、感知信号ＥＮ１は第２制御ユニット６９０に印加される。従って、感知信号ＥＮ１及び感知信号ＥＮ２の両方が“ハイ”レベルにイネーブルされる時、第１制御トランジスタ６４２がターンオンされる。これは、電圧ＶＢＢ２の出力端子の負のチャージがポンピングノードＰＯに逆流されることを防止する。また、前記感知信号ＥＮ１がディセーブルされて前記感知信号ＥＮ２がイネーブルされる時、第１制御トランジスタ６４２及び第２制御トランジスタ６４３の両方がターンオフされるため、第２伝送トランジスタ６４１がターンオンされる。従って、ポンピングノードＰＯにおける負のチャージは電圧ＶＢＢ２のノードに伝送される。しかし、感知信号ＥＮ１がイネーブルされて感知信号ＥＮ２がディセーブルされる時、オシレーティング信号の“ロウ”レベルの状態で、第２制御トランジスタ６４３はターンオンされる。これは、電圧ＶＢＢ２の出力端子の負のチャージがポンピングノードＰＯに逆流することを防止する。
【００４５】
動作は電圧ＶＢＢ２が適当な値になるまで続く。すなわち、電圧ＶＢＢ２の値が適当な値に達する時、感知信号ＥＮ２がディセーブルされるので、トランジスタ６４１，６４２はターンオフされる。しかし、電圧ＶＢＢ２のレベルが適当な値から再び外れれば、電圧ＶＢＢ２の適当な値を保持するために前記動作が繰り返される。図１３を参照すれば、本発明の実施形態による方法を説明するためにフローチャート１３００が使用される。これから分かるように、フローチャート１３００が一旦始まれば、一つのループとして無限に続けられる。フローチャート１３００の方法はまた、装置４００，５００，６００によって実行される。
【００４６】
ボックス１３１０によれば、オシレーティング信号が発生させられる。次のボックス１３２０によれば、前記オシレーティング信号が感知される。次のボックス１３３０によれば、前記オシレーティング信号に応答してポンピング電圧が発生させられる。次のボックス１３４０によれば、前記ポンピング電圧は第１構成要素に対して第１電圧を発生させるために第１スイッチングされる。さらに、前記ポンピング電圧は第２構成要素に対して第２電圧を発生させるために第２スイッチングされる。好ましくは、これは第１電圧を発生させることと同時になされる。
【００４７】
選択的に且つ好適には、第１スイッチング及び第２スイッチングは感知信号によって制御される時になされる。前記感知信号の発生は下記から一層明らかになる。次のボックス１３５０によれば、前記発生させられた第１及び第２電圧が感知され、設定値と比較される。第１及び第２感知信号は比較されて出力される。次のボックス１３６０によれば、前記第１又は第２感知信号が活性化されるか否かがチェックされる。前述した実施形態において、“活性化”は信号ＥＮ１，ＥＮ２の“ハイ”レベルとして実行されたが、その実行が前記選択しかないとは限らない。
【００４８】
ＮＯであれば、第１及び第２出力電圧が好ましい範囲又は好ましい値内にあるということを意味する。実行は、ボックス１３５０に戻る。ＹＥＳであれば、ボックス１３１０のオシレーティング信号の発生は前記第１及び第２感知信号によって制御される。前記好ましい実施形態において、オシレーティング信号の発生はオシレータを活性化させ、動作していないオシレータを再活性化させるためにボックス１３１０に簡単に戻すことによって実行される。
【００４９】
当業者は全体として取り扱われるこの明細書から提供する前記説明に照らして本発明を実施できるであろう。本発明のより完全たる理解を提供するために多くの詳細な説明が記述された。他の例において、周知の特徴は不要に本発明を不明確にしないために、詳細な説明から排除された。また、この明細書において、単一項目は文脈又は下位文脈によって、“第１”又は“第２”又は他の数的な識別子により様々にラベル付け可能である。このような表現は、ある項目を“第２”と称したとして必ず“第１”が存在するというわけではなく、説明において便宜のために使用された。
【００５０】
本発明が好ましい形態として開示されたが、ここに開示されて説明される特定の実施形態は制限の意味として考慮されるものではない。実に、この明細書に照らして本発明が各種の方法により変更可能であるということが当業者に明らかになるべきである。本発明者は本発明の主題がここに開示された様々な要素、特徴、機能及び／又は特性のあらゆる結合及び副結合を含むと見なす。請求項は新規性及び非自明性として見なされるある結合及び副結合を定義する。特徴、機能、要素及び／又は特性の他の結合及び副結合に対するさらなる請求項はこの明細書において、あるいは関連した書類において公開可能である。
【符号の説明】
【００５１】
４０３，５０３…ワードライン駆動回路
４０５…メモリセルトランジスタ基板
４１０，５１０，６１０…オシレータ
４２０，５２０，６２０…チャージポンプ
４３０，５３０，６３０…第１スイッチング回路ＳＷ１
４４０，５４０，６４０…第２スイッチング回路ＳＷ２
４５０，５５０，６５０…第１電圧感知器
４６０，５６０，６６０…第２電圧感知器
４８０，５８０，６８０…第１制御ユニット
４９０，５９０，６９０…第２制御ユニット
５０５…ビットラインセンスアンプブロック制御回路
６０３…第１構成要素
６０５…第２構成要素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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