(57)【特許請求の範囲】
【請求項１】
基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域と接するソース領域と、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域と、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられた導電性のゲート電極と、前記ゲート絶縁膜内に設けられ離散化された電荷蓄積手段とを有するメモリトランジスタを複数、行列状に配置したメモリセルアレイと、
列方向に並ぶ複数のメモリトランジスタからなるトランジスタ列ごとにソースを共通接続する複数のソース線と、
前記トランジスタ列ごとにドレインを共通接続する複数のビット線と、
行方向に並ぶ複数のメモリトランジスタからなるトランジスタ行ごとにゲートを共通接続する複数のワード線と、
情報を読み出す選択メモリトランジスタのソースに正の所定電圧を印加することによって当該選択メモリトランジスタの閾値電圧を正の初期値から増大させ、当該閾値電圧の増大に応じて、前記選択メモリトランジスタのゲートに読み出し時に印加する読み出しゲート電圧を、ドレインに印加する読み出しドレイン電圧以上とし、当該読み出しゲート電圧と接地電位との間に前記正の所定電圧を規定してソース電位を設定する選択メモリトランジスタバイアス手段と、
前記選択メモリトランジスタを含まない前記トランジスタ列に配置された非選択列メモリトランジスタのソース及び／又はドレインに対し、前記ソース電位と前記読み出しゲート電圧との間の値をとる非選択列バイアス電圧を、前記ソース線及び／又は前記ビット線を介して印加する非選択列バイアス手段と、
を有する不揮発性半導体記憶装置。
【請求項２】
前記非選択列バイアス手段が印加する前記非選択列バイアス電圧と、前記選択メモリトランジスタバイアス手段が前記選択メモリトランジスタのゲートに対し読み出し時に印加する前記読み出しゲート電圧との差の絶対値が１Ｖ以内である
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記非選択列バイアス手段は、前記非選択列メモリトランジスタのソースとドレインに同一の前記非選択列バイアス電圧を印加する
請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択メモリトランジスタを含まない行に配置された非選択行メモリトランジスタのゲートに対し、前記選択メモリトランジスタバイアス手段が前記選択メモリトランジスタのソースに対し印加する前記正の所定電圧とほぼ同じかそれ以下の非選択行ゲート電圧を印加する非選択行バイアス手段を更に有する
請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリトランジスタは、前記非選択行バイアス手段が印加する前記非選択行ゲート電圧が０Ｖのときに、前記チャネル形成領域がその中心部まで空乏化されない
請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリトランジスタは、ゲートに接地電位、ドレインに所定のドレイン読み出し電圧をかけたときに、前記チャネル形成領域がその中心部またはソース領域まで空乏化されない
請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記ソース線は、前記ソース領域が接続された副ソース線と、主ソース線とから構成され、前記ビット線は、前記ドレイン領域が接続された副ビット線と、主ビット線とから構成され、上記副ソース線と主ソース線の間、上記副ビット線と主ビット線の間にそれぞれ選択トランジスタを有し、当該選択トランジスタを介して主ソース線側及び／又は主ビット線側から前記非選択列バイアス電圧が供給される
請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
前記基板表面に互いに離間して形成されたビット線方向ライン状の複数の素子分離領域を更に有し、前記ソース線又はビット線の何れか一方が、前記ソース領域又はドレイン領域のうち接続すべき一方の領域上に接続され、かつ、他方の領域上を避けるように素子分離領域上に迂回して配線されている
請求項４に記載の不揮発性半導体記憶装置。
【請求項９】
前記素子分離領域は平行ストライプ状をなし、前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、前記素子分離領域上に迂回して配線されているソース線又はビット線の何れか一方は、前記一方の領域を共通に接続しながら蛇行して配線されている請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記電荷蓄積手段は、少なくとも前記チャネル形成領域に対向する面内で離散化されている
請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート絶縁膜は、２．３ｎｍ以上で３．６ｎｍ以下の膜厚を有した、前記チャネル形成領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを少なくとも含む
請求項１０に記載の不揮発性半導体記憶装置。
【請求項１３】
前記ゲート絶縁膜は、２．３ｎｍ以上で３．６ｎｍ以下の膜厚を有した、前記チャネル形成領域上のトンネル絶縁膜と、前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が１０ナノメータ以下の小粒径導電体とを少なくとも含む
請求項１０に記載の不揮発性半導体記憶装置。
【請求項１４】
基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域と接するソース領域と、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域と、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられた導電性のゲート電極と、前記ゲート絶縁膜内に設けられ離散化された電荷蓄積手段とを有するメモリトランジスタを複数、行列状に配置したメモリセルアレイと、列方向に並ぶ複数のメモリトランジスタからなるトランジスタ列ごとにソースを共通接続する複数のソース線と、前記トランジスタ列ごとにドレインを共通接続する複数のビット線と、行方向に並ぶ複数のメモリトランジスタからなるトランジスタ行ごとにゲートを共通接続する複数のワード線とを有する不揮発性半導体記憶装置の読み出し方法であって、
読み出しに際し、
情報を読み出す選択メモリトランジスタのソースに正の所定電圧を印加することによって当該選択メモリトランジスタの閾値電圧を正の初期値から増大させ、当該閾値電圧の増大に応じて、前記選択メモリトランジスタのゲートに読み出し時に印加する読み出しゲート電圧を、ドレインに印加する読み出しドレイン電圧以上とし、当該読み出しゲート電圧と接地電位との間に前記正の所定電圧を規定してソース電位を設定し、
前記選択メモリトランジスタを含まない前記トランジスタ列に配置された非選択列メモリトランジスタのソース及び／又はドレインに対し、前記ソース電位と前記読み出しゲート電圧との間にある非選択バイアス電圧を、前記ソース線及び／又は前記ビット線を介して印加する
不揮発性半導体記憶装置の読み出し方法。
【請求項１５】
前記非選択列バイアス電圧と、前記選択メモリトランジスタのゲートに読み出し時に印加する前記読み出しゲート電圧との差の絶対値が１Ｖ以内である
請求項１４に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１６】
前記非選択列メモリトランジスタのソースとドレインに同一の電圧を印加する
請求項１５に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１７】
前記読み出しに際し、前記選択メモリトランジスタを含まない行に配置された非選択行メモリトランジスタのゲートに対し、前記ソース電位の設定時に印加する前記正の所定電圧とほぼ同じかそれ以下の非選択行ゲート電圧を印加する
請求項１６に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１８】
前記メモリトランジスタは、前記被選択行ゲート電圧が０Ｖのときに、前記チャネル形成領域がその中心部まで空乏化されない
請求項１７に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１９】
前記メモリトランジスタは、ゲートに接地電位、ドレインに所定のドレイン読み出し電圧をかけたときに、前記チャネル形成領域がその中心部またはソース領域まで空乏化されない
請求項１７に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２０】
前記ソース線は、前記ソース領域が接続された副ソース線と、主ソース線とから構成され、前記ビット線は、前記ドレイン領域が接続された副ビット線と、主ビット線とから構成され、上記副ソース線と主ソース線の間、上記副ビット線と主ビット線の間にそれぞれ選択トランジスタを有し、当該選択トランジスタを介して主ソース線側及び／又は主ビット線側から前記非選択列バイアス電圧が供給される
請求項１７に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２１】
前記不揮発性半導体装置は、前記基板表面に互いに離間して形成されたビット方向ライン状の複数の素子分離領域を有し、前記ソース線又はビット線の何れか一方が、前記ソース領域又はドレイン領域のうち接続すべき一方の領域上に接続され、かつ、他方の領域上を避けるように上記素子分離領域上に迂回して配線されている
請求項１７に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２２】
前記複数の素子分離領域は平行ストライプ状をなし、前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、前記素子分離領域上に迂回して配線されているソース線又はビット線の何れか一方は、前記一方の領域を共通に接続しながら蛇行して配線されている
請求項２１に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２３】
前記読み出しに際し、前記選択メモリトランジスタのソースに前記ソース電位を設定する前記正の所定電圧を、前記非選択列メモリトランジスタに前記非選択列バイアス電圧をそれぞれ印加し、前記選択メモリトランジスタのゲートと非選択行のメモリトランジスタのゲートとにそれぞれ所定の電圧を印加した後、前記選択メモリトランジスタのドレインに所定のドレイン読み出し電圧を印加する
請求項１４に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２４】
前記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１４〜２３の何れか一項に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２５】
前記電荷蓄積手段は、少なくとも前記チャネル形成領域に対向する面内で離散化されている
請求項２４に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２６】
前記ゲート絶縁膜は、２．３ｎｍ以上で３．６ｎｍ以下の膜厚を有した、前記チャネル形成領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを少なくとも含む
請求項２４に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２７】
前記ゲート絶縁膜は、２．３ｎｍ以上で３．６ｎｍ以下の膜厚を有した、前記チャネル形成領域上のトンネル絶縁膜と、前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が１０ナノメータ以下の小粒径導電体とを少なくとも含む
請求項２４に記載の不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷（電子またはホール）を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置及びその読み出し方法に関する。特定的に、本発明は、例えば平面的に離散化された電荷蓄積手段を有する、又はしきい値電圧分布が狭く設定される選択メモリトランジスタ、又は非選択なメモリトランジスタについて、そのソースおよびドレイン、或いはゲートにそれぞれ所定のバイアス電圧を印加することによって、選択メモリトランジスタへの読み出し時に選択メモリトランジスタ及び非選択メモリトランジスタの誤読み出しを有効に防止するためのインヒビット電圧印加及び消去状態でのしきい値電圧の制御に関する。
【０００２】
【従来の技術】
高度情報化社会、或いは高速，高帯域ネットワーク社会において、大容量のファイルメモリ、大容量のＡＶ用途メモリに対するニーズは大きい。現在、１ギガバイト（ＧＢ）以上のデータを記憶する大容量メモリシステムとして、ハードディスクおよび光ディスクなどのディスクを記録媒体としたディスクメモリシステムが使用されている。この大きな市場を、不揮発性半導体メモリで置き換えようとする研究が近年、活発化している。
ところが、不揮発性半導体メモリは、ハード装置の小型化，軽量化のトレンドには合致しているものの、現状では未だ記憶容量が不足し、１ギガビット（Ｇｂ）以上の大容量を有する一括消去型の不揮発性半導体メモリ（フラッシュメモリ）を実現するに至っていない。また、上記不揮発性半導体メモリは、記憶容量不足に加え、ディスクメモリと比較してビットコストの低減が不十分であり、これらを解消するために不揮発性半導体メモリを高集積化することは重要である。
【０００３】
不揮発性半導体メモリを高集積化するためには、大別すると、半導体の微細加工技術を駆使し或いはメモリセルの回路方式やデバイス構造を工夫して、メモリセルアレイおよび周辺回路の占有面積そのものを縮小していく方法と、各メモリセルを構成するメモリトランジスタを多値化し、単一メモリトランジスタに複数ビットを記憶させて同じ集積度で実質的に記憶容量を上げる方法が、現在、精力的に検討されている。
【０００４】
前者の方法のうち、微細化はいわゆるスケーリング則によって行われるが、１Ｇｂ以上の大容量半導体メモリをＦＧ(Floating Gate) 型のフラッシュメモリで実現するにはスケーリングに関する種々の本質的な問題点、とくにトンネル酸化膜厚がスケーリングされないことに起因した動作電圧の低電圧化が難しくなっている点が指摘されている（日経マイクロデバイス１月号及び２月号，１９９７年参照）。
すなわち、ＦＧ型のフラッシュメモリではフローティングゲートでの電荷の保持がトンネル酸化膜の膜厚に主として依存しているため、フローティングゲートからのバックトンネリング電流の理論的な解析により、トンネル酸化膜の膜厚は６ｎｍ程度に物理的に制限されている。しかし、この物理的限界に達する以前の段階で、現行のＦＧ型では、データの書き込みに１０〜１２ＭＶ／ｃｍ程度の高電界を用いるために、データの書換え回数の増加にともなってトンネル酸化膜のストレスリークが増え、これが実効的なトンネル酸化膜の膜厚限界を決めることが指摘されている。ストレスリーク電流の増大による膜厚制限により、トンネル酸化膜の厚みを理論限界値の６ｎｍまで薄膜化することが困難であり、現実的なトンネル酸化膜の限界は８ｎｍであるとされている。低電圧書き込みのためにはトンネル酸化膜を薄くしなければならないが、上記したトンネル酸化膜の薄膜化の限界は、低電圧化のスケーリング則に矛盾し、動作電圧のスケーリングが困難になってきている。そして、その結果、周辺回路の面積縮小化等が大変困難になってきている。
【０００５】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型不揮発性メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが膜厚方向或いは面方向に離散化して拡がっているために、データ保持特性が、トンネル酸化膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。このトンネル酸化膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークするのに対し、ＭＯＮＯＳ型ではリークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎない。
このため、トンネル酸化膜の薄膜化の問題はＦＧ型ほど深刻ではなく、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル酸化膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
【０００６】
かかるＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性メモリについて、ビットあたりのコスト低減、高集積化を図り大規模な不揮発性メモリを実現するには、１トランジスタ型のセル構造を実現することが必須である。
しかし、従来のＭＯＮＯＳ型等不揮発性メモリでは、メモリトランジスタに選択トランジスタを接続させた２トランジスタ型が主流であり、１トランジスタセルを実現するセル技術の確立が従来からの課題となっていた。この１トランジスタセル技術確立のためには、電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス構造の最適化及び信頼性向上のほかに、ディスターブ特性の向上が重要である。
【０００７】
ＭＯＮＯＳ型１トランジスタセルついて、例えば特表平８−５０７４１１号公報にリードディスターブを回避するための技術が記述されている。
この公報に記述された内容によれば、リードディスターブはＯＮＯ膜に印加される弱い書き込み電界に起因しているため、選択メモリトランジスタのソースをゲート読み出し電圧までバイアスし、ソースとゲート間を同一電位とすることで、リードディスターブを回避している。また、消去時のしきい電圧を負の値に設定している。その場合、トンネル絶縁膜厚を典型値で１．６ｎｍとしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記公報に記述された技術においては、以下のような問題点が存在する。
【０００９】
（１）トンネル絶縁膜厚が典型値で１．６ｎｍと比較的薄いため、消去時にホール注入に起因したしきい電圧のデプリーション方向へのシフト量が大きくなる。このため、データ書換え時にホールの注入、放出に起因してトンネル絶縁膜内にトラップが形成され、その結果として、データ書き換え特性が劣化する。
【００１０】
（２）メモリセルのスケーリングに対応して、ドレイン読み出し電圧（供給電圧ＶCC）をスケーリングすることが難しい。
たとえば、消去状態のしきい電圧−２Ｖを、ソースバイアス後に０．５Ｖ程度とするには、ソースとゲートのバイアス電圧Ｖｒは２Ｖ程度必要となる。したがって、この場合にドレインに印加するドレイン読み出し電圧は最低でも３Ｖ程度は必要である。このドレイン読み出し電圧について、メモリトランジスタを微細化してもソースバイアス電圧Ｖｒがほとんど変化しないため、スケーリングが難しい。実際に上記公報において、ドレイン読み出し電圧（電源電圧ＶCC）の典型値は３Ｖ〜６Ｖと記述されている。
【００１１】
（３）上記公報では、選択ワード線に接続された非選択トランジスタの書き込み禁止を、そのソースおよびドレインを供給電圧ＶCCにして達成している。このため、短ゲート長領域（特にゲート長０．２μｍ以下の場合）において、非選択ワード線をある程度高い正の電位に設定しなければ非選択ワード線に接続された非選択列のセルの誤書き込みまたは誤消去を禁止できない。ところが、非選択ワード線に接続されたセルのうち、選択セルのソース線およびビット線が共通に接続されたセル（選択列で非選択行のセル）において、ソースおよびドレインの電位は、選択セルの書き込み条件により決まるためむやみに上げることができない。その結果、この選択列で非選択行のセルが弱い書き込み状態となり、しかもトンネル絶縁膜厚が典型値で１．６ｎｍと比較的薄いことから、書き込みディスターブを受けることは避けられない。
【００１２】
ところで、ＭＯＮＯＳ型１トランジスタセルを実現するには、データ書き換えを多数回繰り返した後に所望のディスターブ特性が保証されている必要があるにもかかわらず、上記公報では、データ書き換え後のディスターブ特性についての記述がない。
そこで、本発明者らは、ＭＯＮＯＳ型に代表される電荷蓄積層が平面的に離散化された不揮発性半導体記憶装置のリードディスターブマージンを決めている要因を探る検討を種々行い、ＮＯＲ型セルを用いてＭＯＮＯＳメモリトランジスタのデータ書き変えを多数回行うことにより、リードディスターブ特性の劣化に関する問題点をあらいだした。
その結果、データ書換えを１００万回行った後のリードディスターブ特性の読み出しゲート電圧依存性において、２つの問題点が存在することが明らかとなった。なお、このときの選択ワード線および選択ビット線の印加電圧は１．５Ｖであり、非選択ワード線，非選択ビット線および全ソース線電圧は０Ｖとした。
【００１３】
第１の問題としては、電圧（１．５Ｖ）が印加された選択ワード線にゲートが接続された同一行の選択メモリトランジスタまたは非選択メモリトランジスタが時間経過とともに弱い書き込み状態に推移し、この結果、消去状態でのゲート閾値電圧が時間とともに増大して、１０年後における書き込み状態と消去状態のゲート閾値電圧の差（Ｖthウインドウ幅）が充分でないことが判明した。
【００１４】
また、第２の問題としては、消去時に例えばホール注入によるデプリーション方向への弱い書き込みによって消去状態でのＶthを低くしメモリトランジスタのＶthウインドウ幅を大きくすること、及び、短チャネル効果のためのゲート閾値電圧のロールオフ(roll-off)によって、ゲート長が短い場合にＶthウインドウが相対的にしきい電圧の負側にシフトし、１０年間読み出しを行う間に書き込み状態のゲート閾値電圧が選択ワード線の電圧（読み出しゲート電圧）より小さくなっていることが判明した。この結果、書き込み状態のデータを読み出すときに、消去状態を読みだすときと同様に電流がビット線とソース線との間に流れるため、１トランジスタ動作が難しくなる。また、非選択メモリトランジスタの消去状態のゲート閾値電圧が低すぎる場合には、トランジスタがデプリーションになり、ゲート電圧が０Ｖでも読み出し時にリーク電流が流れる問題が生じ、１トランジスタ動作が難しくなる。
【００１５】
これらの現象は、通常のＦＧ型でも内在していると考えられるが、ＦＧ型ではトンネル酸化膜が８ｎｍ以上と厚いために、読み出し時の選択ワード線電圧が３．３Ｖと高い場合でもソフトライトが問題となることはない。また、ＦＧ型では、消去状態でのゲート閾値電圧ＶthをＭＯＮＯＳ型と比較して高く設定可能である。上記２つの問題は、ＦＧ型と比較してトンネル絶縁膜の薄膜化が可能で、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ型等のメモリ素子においてゲート長を微細化した１トランジスタセルの場合に顕在化してきた問題である。
【００１６】
本発明は、このような実情に鑑みてなされ、その目的は、ゲート絶縁膜内に電荷蓄積手段を有し、特に電荷を平面的に離散化されたキャリアトラップに注入または当該トラップから放出させて基本動作する不揮発性半導体記憶装置について、その１トランジスタ型セルの実現を容易化する検討の一環として、読み出し速度およびデータ保持特性を劣化させることなくリードディスターブ特性を改善することができるバイアス設定手法、トンネル絶縁膜の条件、及び消去状態のしきい値の条件を新たに提案し、その実施に好適な構成の不揮発性半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記検討の結果明らかになった第１の問題点を解決するために、本発明の不揮発性半導体記憶装置の読み出し方法は、基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域と接するソース領域と、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域と、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられた導電性のゲート電極と、前記ゲート絶縁膜内に設けられ離散化された電荷蓄積手段とを有するメモリトランジスタを複数、行列状に配置したメモリセルアレイと、列方向に並ぶ複数のメモリトランジスタからなるトランジスタ列ごとにソースを共通接続する複数のソース線と、前記トランジスタ列ごとにドレインを共通接続する複数のビット線と、行方向に並ぶ複数のメモリトランジスタからなるトランジスタ行ごとにゲートを共通接続する複数のワード線とを有する不揮発性半導体記憶装置の読み出し方法であって、読み出しに際し、情報を読み出す選択メモリトランジスタのソースに正の所定電圧を印加することによって当該選択メモリトランジスタの閾値電圧を正の初期値から増大させ、当該閾値電圧の増大に応じて、前記選択メモリトランジスタのゲートに読み出し時に印加する読み出しゲート電圧を、ドレインに印加する読み出しドレイン電圧以上とし、当該読み出しゲート電圧と接地電位との間に前記正の所定電圧を規定してソース電位を設定し、前記選択メモリトランジスタを含まない前記トランジスタ列に配置された非選択列メモリトランジスタのソース及び／又はドレインに対し、前記ソース電位と前記読み出しゲート電圧との間にある非選択バイアス電圧を、前記ソース線及び／又は前記ビット線を介して印加する。
また、好ましくはトンネル絶縁膜の膜厚を比較的厚くして、２．３ｎｍ以上に設定する。さらに、好ましくは、読み出しに際し、前記選択メモリトランジスタを含まない行に配置された非選択行メモリトランジスタのゲートに対し、前記ソース電位設定時のバイアス電圧とほぼ同じかそれ以下の電圧（非選択ワード線バイアス電圧）を印加する。
【００１８】
本発明の不揮発性半導体記憶装置の読み出し方法は、電荷蓄積手段が平面的に離散化された不揮発性半導体記憶装置（例えば、ＭＯＮＯＳ型、ＭＮＯＳ型、ナノ結晶型等）に好適であり、セル方式ではＮＯＲ型に好適である。また、セル面積縮小の観点では、ソース線又はビット線の一方が、他方との接続を達成する自己整合コンタクトを素子分離領域上に避けながら蛇行したレイアウト、ソース線及び／又はビット線が階層化しているレイアウトの何れかが望ましい。
本発明の読み出し方法は、前述の検討結果および経緯から、さらに以下の２つの場合に好適である。
（１）非選択列メモリトランジスタのソース及び／又はドレインへの印加電圧は、好適には、前記選択メモリトランジスタのゲートに対し読み出し時に印加する電圧との差の絶対値が１Ｖ以内である。
（２）選択ビット線に接続された短ゲート長の非選択メモリトランジスタは、メモリセルの読み出し時に選択ビット線に電圧が印加された場合にパンチスルーしないチャネル形成領域の不純物濃度分布を有する。
【００１９】
このような本発明の読み出し方法では、読み出し時に非選択列メモリトランジスタのソース及び／又はドレインに電圧を印加することによって、例えば電荷蓄積手段との間に介在するトンネル絶縁膜にかかる実効的な電界を緩和できる。その結果、特に消去状態にある非選択列メモリトランジスタのしきい電圧が時間経過とともに増大するといった、いわゆるソフトライトが有効に防止され、リードディスターブ特性が改善される。
このリードディスターブ特性が問題ない範囲で、読み出しゲート電圧（選択ワード線電圧）を高くすることが可能であり、そのぶん読み出し時のセル電流が増大する。この場合、読み出しゲート電圧は読み出しドレイン電圧より高くなる。
また、前記公報と比較して、トンネル絶縁膜が比較的厚く設定されているため、選択メモリセル、非選択メモリセルでは共にトンネル確率が減少するため、リードディスターブ特性が改善される。
【００２０】
一方、前記検討の結果明らかになった第２の問題点を解決するために、また、前記公報に記載された技術が有する問題点を解決するために、本発明の不揮発性半導体記憶装置の読み出し方法では好適に、読み出しに際し、情報を読み出す選択メモリトランジスタのソースに対し、当該選択メモリトランジスタのゲートに読み出し時に印加する電圧と接地電位との間にある電圧を印加する。この選択ソース線等に対する印加電圧は、例えばチャネル形成領域に対してソース領域を逆バイアスすることとなり、選択メモリセルトランジスタのリードディスターブ特性を改善する効果と、消去状態でのしきい電圧をプラス方向にシフトさせる作用を併せもつ。ソースバイアス電圧の印加によりしきい電圧がプラス方向にシフトするため、ソースバイアス電圧値を大きくするにつれて選択ソース線／ビット線に接続された非選択セルからのリーク電流が抑制される。
【００２１】
この読み出し方法は、前記検討において、選択メモリトランジスタのソース電位を若干上げるだけで、その電位上昇幅以上に大きくゲート閾値電圧が上昇することが判明したことに由来する。ソース電位を上昇しすぎると、ビット線に印加された読み出しドレイン電圧との関係で当該選択メモリトランジスタのソースとドレイン間の印加電圧が不十分となる。この読み出し方法では、ソースとドレイン間の印加電圧値を大幅に犠牲にすることなく、ゲート閾値電圧を大きく上昇できる作用があり、これによって前記検討によって明らかとなった消去側でＶthシフト量を大きくする効果及びロールオフ効果によるＶthウインドウ幅の下方シフトの問題を改善することができる。
また、前記公報に記載の技術では難しかったドレイン読み出し電圧のスケーリングが容易となる。
さらに、同一ワード線に接続されたセル群を選択して並列に読み出すページ読み出しの場合、選択ワード線に接続されたセルは全て選択セルとしてとり扱うため、上述した選択メモリセルに対する問題解決方法が適用できる。このため、ページ読み出し可能な１トランジスタセルが実施できる。
【００２２】
これらの選択メモリトランジスタのソース、及び前者の方法による選択行の非選択列メモリトランジスタのソースとドレインの電圧印加において、残る非選択行のメモリトランジスタのバイアス設定値を最適化するには、当該非選択行メモリトランジスタのゲートに対し、前記選択メモリトランジスタのソースとほぼ同じかそれ以下の電圧を印加することが望ましい。
ＮＯＲ型では、当該選択メモリトランジスタのソース電圧印加とともに非選択行のメモリトランジスタのソースにも同じ電圧が印加され、また前記ソースとドレインへの電圧印加は、非選択列メモリトランジスタ全てに対し行われ、読み出しゲート電圧が印加されない非選択行のメモリトランジスタについても同様である。このようにＮＯＲ型における非選択行のメモリトランジスタは、本発明で問題としているリードディスターブ特性を改善する対象ではないが、本発明のバイアス電圧設定によって、そのソース（又はソースとドレイン）に電圧が印加されてしまう。
非選択行のゲートに電圧印加するのは、かかる本発明のバイアス電圧設定による影響を緩和する趣旨である。
【００２３】
なお、ＦＧ型においては、データ読み出しの際に、上記非選択セルのディスターブの改善を意図した非選択ソース線、非選択ビット線および非選択ワード線にバイアス電圧を印加する公知技術は存在しない。ＦＧ型ではトンネル酸化膜厚が８ｎｍ以上と厚いために読み出しゲート電圧３．３Ｖ程度では消去状態での選択ワード線に連なる非選択セルがソフトライトをうけないためである。
【００２４】
一方、本発明の不揮発性半導体記憶装置は、上記読み出し方法を実施する手段として、選択メモリトランジスタバイアス手段、及び／又は、非選択列バイアス手段を有することを特徴とする。
選択メモリトランジスタバイアス手段は、情報を読み出す選択メモリトランジスタのソースに対し、当該選択メモリトランジスタのゲートに読み出し時に印加する電圧と接地電位との間にある電圧を印加する。非選択列バイアス手段は、選択メモリトランジスタを含まない列に配置された非選択列メモリトランジスタのソース及び／又はドレインに対し、前記選択メモリトランジスタの読み出し時のソース電位と、前記選択メモリトランジスタのゲートに読み出し時に印加する電圧との間をとる電圧を印加する。
好ましくは、非選択行メモリトランジスタのゲートに対し、前記選択メモリトランジスタのソース電圧とほぼ同じかそれ以下の電圧を印加する非選択行バイアス手段を更に有する。
【００２６】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体記憶装置及びその読み出し方法の実施形態を、図面を参照しながら詳細に説明するが、これに先立って、先に記述したリードディスターブ特性における問題点が判明した検討結果が本発明の前提となっていることから、この検討結果について述べる。つぎに、本発明の実施形態を、本発明適用後の不揮発性メモリの諸特性を示すことによって本発明の有効性を実証しながら詳細に説明する。
【００２７】
本発明前のリードディスターブに関する検討
ＭＯＮＯＳ型不揮発性メモリにおいては、先に述べたように、１トランジスタセルを実現するには、リードディスターブ特性、特に、データ書換え後のリードディスターブ特性が重要である。
また、その際には、セル動作を確認するためにＮＯＲ型、ＮＡＮＤ型などの具体的なセル構造を想定し、このセル構造ごとに異なるバイアス条件下でのディスターブ特性、特にデータ書換え回数とリードディスターブ特性との関係を明かにすることが望ましい。
リードディスターブ特性は、トンネル絶縁膜の膜厚が厚い方が改善されるが、トンネル絶縁膜厚を厚くし過ぎると、書き込み／消去の動作速度が遅くなるとともに動作電圧が増大する。ここでは、トンネル絶縁膜を比較的厚くしたＭＯＮＯＳ型不揮発性メモリトランジスタのリードディスターブ特性を評価した。
【００２８】
図２４には、この検討の際に用いたソース分離ＮＯＲ型のセル配列を示している。ここで、選択ワード線ＷＬ１に接続された非選択なセルをＡ、非選択ワード線ＷＬ２に接続されたセルで、選択セルＳと同じ選択ソース線ＳＬ１および選択ビット線ＢＬ１に接続された非選択なセルをＣ、非選択ワード線ＷＬ２に接続され、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に接続された非選択なセルをＢと定義した。また、１ストリング内のワード線は１００本であった。
【００２９】
ＮＯＲ型セルにおいて、ＭＯＮＯＳ型メモリトランジスタの読み出し動作時には、通常、選択ソース線ＳＬ１および非選択ソース線ＳＬ２、非選択ビット線ＢＬ２、非選択ワード線ＷＬ２を全て接地電位０Ｖにし、選択ビット線ＢＬ１に所定の読み出しドレイン電圧（例えば、１．５Ｖ）を印加した状態で、選択ワード線ＷＬ１に所定の読み出しゲート電圧（例えば、１．５Ｖ）を印加する。このとき、選択セルＳのみソースとドレイン間に１．５Ｖの電圧が印加され、かつゲートに１．５Ｖの電圧が印加されることから、当該セルデータが例えば“０”の場合、そのゲート閾値電圧が読み出しゲート電圧より低いので、メモリトランジスタがオンし選択ビット線ＢＬ１から選択ソース線ＳＬ１に読み出し電流が流れる。当該セルデータが例えば“１”の場合は、そのゲート閾値電圧が読み出しゲート電圧より高いので、メモリトランジスタがオフしたままで読み出し電流は流れない。その一方、選択ワード線ＷＬ１に読み出しゲート電圧が印加されているため、選択セルＳ及び非選択セルＡが弱い書き込み状態となることから、かかる１トランジスタ型セルの実現のためには、この選択セルＳ，非選択セルＡの読み出し時のディスターブを如何に抑えるかが重要となる。すなわち、消去状態にある選択セルＳ及び非選択セルＡのメモリトランジスタについて、チャネル形成領域側からＯＮＯ膜中のトラップへの電子の弱い注入によるゲート閾値電圧の上昇が問題となる。
このゲート閾値電圧の上昇が最も顕著なのは、データ書換が頻繁に行われた後である。そこで、標準的なデバイス寿命までのデータ書換回数を１００万回と仮定して、データ書換１００万回後のリードディスターブ特性を測定した。
【００３０】
図２５に、非選択セルＡにおけるメモリトランジスタ（ゲート長：０．２μｍ）について、データ書換を１００万回行った後のリードディスターブ特性を示す。この特性評価では、消去側の弱い書き込み状態の程度を変えるために、ゲート電圧Ｖｇ（選択ワード線ＷＬ１の印加電圧）をパラメータとした。
後段のセンスアンプの感度によるが、一般に、充分に高速性を維持しながら確実にデータを読み出すには、ゲート閾値電圧の消去側と書き込み側の差（以下、Ｖthウインドウ幅という）は、最低でも０. ５Ｖは必要である。図２５に示すように、本特性評価では、おおよそ１×１０4 秒までの実験データをとり、後は１０年である３. １×１０8 秒までデータを直線で外挿して、このときのＶthウインドウ幅を推定した。ある一定の時間より長い時間領域（例えば１×１０4 秒）でのリードディスターブ特性またはデータ保持特性において、Ｖthシフトの時間依存性がある一定の長い時間領域以降で直線的に減少することは、ランドキストの理論により裏づけられている。
【００３１】
その結果、このバイアス電圧の設定では、以下の２つの問題点が存在することが分かった。
【００３２】
第１の問題としては、ゲート電圧Ｖｇ（１．５Ｖ）が印加された選択ワード線ＷＬ１に接続された非選択メモリセルＡにおいて、時間経過とともに消去側のゲート閾値電圧Ｖth(E) が増大する一方で、書き込み側のゲート閾値電圧Ｖth(W) も徐々に低下し、この結果、１０年後のＶthウインドウ幅が実用的な最低値０．５Ｖ以下になってしまうことが判明した。これは、データ書換えを多数回行うことにより、トンネル絶縁膜内にキャリアトラップが発生し、そのキャリアトラップを介してバックトンネル電流が流れるためである。
【００３３】
また、第２の問題としては、選択メモリセルＳについて、Ｖthウインドウ幅を規定する書き込み側のゲート閾値電圧Ｖth(W) 、消去側のゲート閾値電圧Ｖth(E) がともに負側にシフトし、特に書き込み側のゲート閾値電圧Ｖth(W) が選択ビット線ＢＬ１の印加電圧（読み出しドレイン電圧）より小さくなっていることが判明した。また、消去状態でのＶthがマイナス方向にシフトした場合、非選択メモリセルＣでのリーク電流が増大し問題となる。これらの問題はメモリトランジスタのゲート長が０．１８μｍより短い場合に顕在化した。この結果、選択メモリトランジスタの書き込み状態のデータを読み出すときに、消去状態を読みだすときと同様に電流がビット線に流れる。また、消去状態での非選択セルにおいて、リーク電流が流れてしまう。
消去状態での選択メモリセルと非選択メモリセルとの電流量の差または選択メモリセルにおける書き込み状態と消去状態での電流量の差のマージンが充分であればデータの判別は可能であるが、上記現象によって１トランジスタセルへの置き換えがそのままできない、或いはエンハンスメント動作領域を狭くして多値化の達成を困難なものとするといったことが問題となる。なお、ゲート閾値電圧の低下はＶthシフト量を大きくする観点から消去状態でのＶthを低くせざるを得ないこと、またはメモリトランジスタの短チャネル効果によってゲート閾値電圧のロールオフ(roll-off)が生じていることが原因である。
【００３４】
これらの問題点は、本検討におけるＭＯＮＯＳ型のみならず、後述する電荷蓄積手段が平面的に離散化している他の不揮発性メモリにおいても、ＮＯＲ型１トランジスタセルを実現する際に同様に存在すると考えられる。
【００３５】
また、これらの現象は、通常のＦＧ型でも内在していると考えられるが、ＦＧ型ではトンネル酸化膜が８ｎｍ以上と厚いために、読み出し時の選択ワード線電圧が３．３Ｖと高い場合でもソフトライトが問題となることはない。また、ＦＧ型では、消去状態でのゲート閾値電圧ＶthをＭＯＮＯＳ型と比較して高く設定可能である。上記２つの問題は、ＦＧ型と比較してトンネル酸化膜の薄膜化が可能で、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ型等のメモリ素子において顕在化してきた問題である。
【００３６】
本実施形態に係る不揮発性半導体記憶装置の読み出し方法では、まず、上記第２の問題に対する解決策として、選択メモリセルＳのソース線ＳＬ１を後述するチャネル形成領域に対し逆バイアス、即ち選択メモリセルＳのソース領域とチャネル形成領域間のｐｎ接合が逆バイアスとなる方向にバイアスして読み出すこととした。
一般に、ソースバイアスによって相対的にゲート閾値電圧が正方向にシフトする。本検討では、このゲート閾値電圧のシフト量が、ソース電圧のバイアス量を越えて大きく変化することを見いだした。この結果、ソース電圧を上げることが、選択メモリトランジスタのソースとドレイン間の印加電圧を余り犠牲にしないで、当該トランジスタのゲート閾値電圧を大きくするのに効果的であることが分かった。
本読み出し方法は、このソースバイアス電圧を最適化して、消去状態でのゲート閾値電圧低下を改善するものである。この場合、ソースには、ゲート読み出し電圧と接地電圧との間のバイアス電圧を印加する。
【００３７】
次に、前記第１の問題点に対する解決策として、本実施形態では、非選択メモリセルＡのトンネル絶縁膜にかかる実効的な電界を緩和した。例えば、当該非選択セルＡに接続された非選択ソース線ＳＬ２と非選択ビット線ＢＬ２に正のバイアス電圧を印加することとした。この正のバイアス電圧は、後述するチャネル形成領域に対し逆バイアス、即ち非選択セルのソース領域又はドレイン領域とチャネル形成領域間のｐｎ接合が逆バイアスとなる方向の電圧であり、その値は後述するように、選択メモリセルＳのソース印加電圧とゲート印加電圧との間が望ましく、とくにゲートとソース又はドレインとの間の電位差を１Ｖ以内とするのが更に好適である。
また、非選択ソース線ＳＬ２と非選択ビット線ＢＬ２に正のバイアス電圧を印加した場合に、非選択メモリセルＢの書き込み状態でのディスターブが問題になる可能性があり、その場合は非選択ワード線ＷＬ２に正バイアス電圧を印加することにより改善可能である。この非選択ワード線ＷＬ２への印加電圧は、後述するチャネル形成領域に対し逆バイアス方向となる電圧であり、その値は後述するように、選択メモリセルＳのソース印加電圧とほぼ同じかそれ以下にして、非選択セルＣからのリーク電流を十分抑制できる程度のバイアス電圧に設定することが望ましい。
なお、上記第２の問題解決を目的とした選択メモリセルＳのソース印加電圧は、選択メモリセルＳのディスターブを改善する効果があり、その効果も確認した。
【００３８】
このような読み出し方法を達成する具体的な手段として、本発明の不揮発性半導体メモリ装置では、選択メモリトランジスタバイアス手段（又は、選択素子バイアス手段ともいう）、非選択列バイアス手段、及び非選択行バイアス手段を有する。
また、本発明はＦＧ型の不揮発性メモリ装置への適用も可能であるが、特に好適な不揮発性メモリ装置としては、電荷蓄積手段が平面的に離散化されたメモリトランジスタを有するものがある。ここで、「電荷蓄積手段」とは、ゲート絶縁膜内に形成され、そのゲート絶縁膜上のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷保持する電荷保持媒体をいう。また、「平面的に離散化された電荷蓄積手段」とは、ＯＮＯ(Oxide-Nitride-Oxide) 膜またはＮＯ(Nitride-Oxide) 膜等の窒化膜バルクのキャリアトラップ或いは酸化膜と窒化膜界面付近に形成された深いキャリアトラップ、シリコン等からなり粒径がナノメータ（ｎｍ）オーダのナノ結晶、ポリシリコン等からなり微細なドット状に分割された微細分割フローティングゲート等をいう。
メモリ素子が多値化された場合、読み出しディスターブが厳しくなることから本発明は特に好適である。
さらに、本発明でメモリトランジスタが形成される領域（素子形成領域）には、種々の形態がある。たとえば、半導体基板そのもののほか、基板内の表面側に形成されたウェル、半導体基板面に形成したエピタキシャル成長層、或いはＳＯＩ(Silicon On Insulator)型の絶縁構造を有する半導体層などが、素子形成領域に該当する。本発明における“チャネル形成領域”とは、その表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。
【００３９】
つぎに、本発明の実施形態を、更に具体的に説明する。
【００４０】
第１実施形態
本実施形態は、上記ゲート電極とチャネル形成領域との間の積層膜（ゲート絶縁膜）がＯＮＯ膜からなるＭＯＮＯＳ型不揮発性メモリについてである。
図１は、このＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図、図２は本発明のＭＯＮＯＳ型不揮発性メモリ装置の要部構成を示す回路図である。
【００４１】
図中、符号１はｎ型またはｐ型の導電型を有するシリコンウェーハ等の半導体基板、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース領域およびドレイン領域を示す。本例のチャネル形成領域は、前記素子形成領域としての基板１内でソース領域２およびドレイン領域４に挟まれた部分が該当する。また、ソース領域２及びドレイン領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に半導体基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域２及びドレイン領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低濃度不純物領域を具備させることが多い。
【００４２】
チャネル形成領域１ａ上には、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、ｐ型またはｎ型の不純物が高濃度に導入されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。
【００４３】
本実施形態におけるゲート絶縁膜６は、下層から順に、トンネル絶縁膜１０，窒化膜１２，トップ酸化膜１４から構成されている。
トンネル絶縁膜１０は、例えば熱酸化により形成された酸化シリコン（ＳｉＯ2 ）を熱窒化した窒化酸化膜からなり、この絶縁膜内を電子が直接トンネリングにより伝導する。また、ＭＯＮＯＳ型ではトンネル絶縁膜１０と窒化膜１２の一部とで形成される三角ポテンシャルは電子が実効的にトンネルする領域となり、その内部の電子伝導がモディファイドＦＮ(Modified Fowler Nordheim)トンネリングを利用して行われる。トンネル絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから３．６ｎｍの範囲内で決めることができ、ここでは２．８ｎｍに設定されている。
窒化膜１２は、例えば５．０ｎｍの窒化シリコン（Ｓｉx Ｎy ，０＜ｘ＜１，０＜ｙ＜１）膜から構成されている。
トップ酸化膜１４は、窒化膜１２との界面付近に深いキャリアトラップを高密度に形成する必要があり、このため成膜後の窒化膜を熱酸化して形成される。トップ酸化膜１４の膜厚は、ゲート電極８からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４４】
つぎに、このような構成のメモリトランジスタの製造方法例を、ゲート絶縁膜工程を中心に簡単に述べる。
まず、基本的な製造方法の大まかな流れを説明すると、用意した半導体基板（例えばｐ型シリコンウェーハ）１に対し素子分離領域の形成、ゲート閾値電圧Ｖth調整用のイオン注入等を必要に応じて行った後、半導体基板１の能動領域上にゲート絶縁膜６を介してゲート電極８を積層し、これと自己整合的にソース・ドレイン領域２，４を形成し、層間絶縁膜の成膜とコンタクト孔の形成を行い、ソース・ドレイン電極形成、及び必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド窓開け工程等を経て、当該不揮発性メモリトランジスタを完成させる。
【００４５】
上記ゲート絶縁膜６の形成工程では、まず、窒素で希釈した高温短時間熱酸化法（ＲＴＯ法）でシリコン基板１を熱酸化し、つぎに、アンモニア雰囲気中でトンネル絶縁膜１０に対し高温短時間熱窒化処理（ＲＴＮ処理）を、例えば炉温度１０００℃、処理時間１分の条件で行うことにより、トンネル絶縁膜１０（最終厚み２．８ｎｍ）を形成する。
つぎに、減圧ＣＶＤ法で窒化膜１２を最終膜厚が５．０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、例えば、ジクロロシラン（ＤＣＳ）とアンモニアを混合した導入ガスを用い、基板温度６５０℃で行う。この熱酸化膜上の窒化シリコン膜形成では、必要に応じて、予め、出来上がり膜表面の荒さの増大を抑止するため下地面の前処理（ウェーハ前処理）及び成膜条件を最適化するとよい。この場合、ウェーハ前処理を最適化していないと窒化シリコン膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、このウェーハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りする窒化シリコン膜の減少分を考慮した膜厚設定を行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、トップ酸化膜１４（３．５ｎｍ）を形成する。この熱酸化は、例えばＨ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコンの伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度で形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ酸化膜１４）が１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚は５ｎｍとなる。
【００４６】
本実施形態の不揮発性メモリでは、図２に示すように、上記構成のメモリトランジスタ１個でＮＯＲ型セルアレイのメモリセルが構成されている。ＮＯＲ型セルアレイでは、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間が前記図２４と同様にワード線、ビット線および分離型ソース線によって配線されている。また、前記図２４と同様に、セルＡ〜Ｃ及びセルＳを定義する。なお、図２では４セル分を示すが、実際のセルアレイは同様な繰り返し配置、結線によって構成されている。
【００４７】
本例の不揮発性メモリでは、全てのビット線およびソース線に接続され、選択メモリトランジスタＭ１１のソース領域２、及び非選択メモリトランジスタのソース領域２及び／又はドレイン領域４に対し、それぞれ所定電圧を印加する列バイアス回路２０と、全ワード線に接続され、非選択ワード線ＳＬ２に対し所定電圧を印加する行バイアス回路２２とを有する。
これらバイアス回路２０，２２は、選択セルＳからデータを読み出す場合に、特に非選択セルＢのディスターブ劣化を防止しながら非選択セルＡのリードディスターブを大幅に改善するためのものである。列バイアス回路２０は、本発明の“選択メモリトランジスタバイアス手段（または、選択素子バイアス手段）”および“非選択列バイアス手段”に該当する。また、行バイアス回路２２は、本発明の“非選択行バイアス手段”に該当する。
【００４８】
なお、列バイアス回路２０は、メモリトランジスタのソース領域２とドレイン領域４との双方に同時に同一電圧（非選択列バイアス電圧）を付与することを前提として以下の説明を進めるが、本発明では、非選択列バイアス電圧は同一電圧に限定されない。したがって、ソース線とビット線で異なる電圧を印加することも可能である。また、ソース線とビット線の一方に電圧を印加し、他方は例えばオープンとしてもよい。
【００４９】
このような構成の不揮発性メモリにおいて、選択セルＳからデータを読みだす際、前記列バイアス回路２０によって、選択列のソース線ＳＬ１に選択ソース線バイアス電圧、例えば０．５Ｖが印加され、非選択列のソース線ＳＬ２とビット線ＢＬ２に非選択列バイアス電圧、例えば１Ｖが印加される。また、前記行バイアス回路２２によって、非選択行のワード線ＷＬ２に非選択ワード線バイアス電圧、例えば０．５Ｖが印加される。さらに、選択ビット線ＢＬ１に読み出しドレイン電圧、例えば１．５Ｖを印加した後、選択ワード線ＷＬ１に所定電圧、例えば１．５Ｖを印加する。これにより、選択セルＳのメモリトランジスタＭ１１では、そのソース・ドレイン間に電圧が印加され、またゲートが所定の読み出しゲート電圧に設定されているので、当該メモリトランジスタＭ１１が導通可能なバイアス電圧の設定がなされる。選択セルデータが例えば“０”の場合、そのゲート閾値電圧が読み出しゲート電圧より低いので、メモリトランジスタＭ１１がオンし選択ビット線ＢＬ１から選択ソース線ＳＬ１に読み出し電流が流れる。当該セルデータが例えば“１”の場合は、そのゲート閾値電圧が読み出しゲート電圧より高いので、メモリトランジスタがオフしたままで読み出し電流は流れない。
【００５０】
その一方、非選択セルＡでは、そのメモリトランジスタＭ２１のゲート絶縁膜６に印加される電圧差が従来の１．５Ｖから０．５Ｖに緩和されており、その結果、非選択ソース線及び非選択ビット線へのバイアス電圧が０Ｖの場合と比較してリードディスターブが大幅に改善される。
この非選択列バイアス電圧（１Ｖ）の印加は、非選択セルＢに対しても同様に行われる。したがって、非選択列バイアス電圧（１Ｖ）の印加自体は、メモリトランジスタＭ２２のソースおよびドレインと、ゲート電極との間の電圧差を拡大する方向である。しかし、その一方で、前記行バイアス回路２２による非選択ワード線バイアス電圧の印加によって、メモリトランジスタＭ２２のゲート電位が持ち上げられており、この結果、非選択セルＢのディスターブ特性の劣化が有効に防止される。
また、非選択セルＣにおいても、そのメモリトランジスタＭ１２のソースとゲート電位がほぼ連動して持ち上げられるので、そのディスターブ特性の劣化が有効に防止される。
【００５１】
以下、本発明適用後の不揮発性メモリの諸特性を示すことによって、本発明の効果を実証する。
【００５２】
〔ゲート閾値電圧のソースバイアス電圧依存性〕
まず、前記列バイアス回路２０によって、選択メモリトランジスタＭ１１のソースに選択ソース線バイアス電圧を印加する効果について述べる。
図３は、選択ソース線バイアス電圧Ｖｓ(sel) とゲート閾値電圧Ｖthとの関係を示すグラフである。
このグラフより、ゲート閾値電圧Ｖthは選択ソース線バイアス電圧Ｖｓ(sel) に対して線形に増大していることが分かる。そして、その比例係数は１．２６と１より大きいことが判明した。先の例で選択ソース線バイアス電圧Ｖｓ(sel) を０. ５Ｖに設定した場合に、ゲート閾値電圧Ｖthは０. ６３Ｖと大幅に増加しているので、消去状態における深い書き込みにより低下したゲート閾値電圧Ｖthを回復することができる。
【００５３】
図４に、選択ソース線バイアス電圧Ｖｓ(sel) として０．５Ｖを印加したときのリードディスターブ特性を示した。なお、この図４では、Ｖthウインドウ幅を同時に示すため、便宜上、非選択セルＡのデータを読み出すときのリードディスターブ特性を示す。
この図４を図２５と比較すると明らかなように、ゲート閾値電圧Ｖthが全体的に上方に０．６３Ｖだけ線形にシフトしていることが分かる。また、この０．６３Ｖの線形シフト後の書き込み側のゲート閾値電圧Ｖth(W) は、読み出し電圧１．５Ｖに対し充分に高くできた。よって、選択ソース線バイアス電圧Ｖｓ(sel) が０．５Ｖ程度でも、消去側のＶthがデプリーション近くまで低下する、或いは書き込み側のゲート閾値電圧Ｖth(W) が読み出しゲート電圧以下となるといった従来の問題回避のためには充分であることが判明した。なお、選択ソース線バイアス電圧Ｖｓ(sel) の印加によって、書き込み側と消去側のゲート閾値電圧差（Ｖthウインドウ幅）自体に変化はなかった。
【００５４】
〔非選択セルＡのリードディスターブ特性改善〕
次に、ゲート絶縁膜６に印加される電圧について述べた後、前記列バイアス回路２０によって、非選択トランジスタＭ２１のソースとドレインに非選択列バイアス電圧ＶS/D (unsel) を印加する効果（リードディスターブ特性の改善効果）について述べる。
【００５５】
ＭＯＮＯＳ型不揮発性メモリの場合、平面的に離散化されたキャリアトラップで電荷保持を行なうため、リードディスターブによってゲート閾値電圧Ｖthの減少量を検討する場合、ゲート絶縁膜６（ＯＮＯ膜）に印加されるチャネル垂直方向の電界の向きと大きさが重要となる。
読み出し時のゲート電圧が１．５Ｖの場合、図１のソース領域２とドレイン領域４間の電圧が充分だと、これら領域に挟まれたチャネル形成領域１ａにはチャネルが形成されている。この場合、チャネル部分にかかる電界は、ゲート印加電圧とソースおよびドレインの電圧との差で規定される。すなわち、読み出し時の選択ワード線ＷＬ１の印加電圧をＶｇ、ソースとドレインの電位ＶS/D とすると、実効的にゲート絶縁膜６にかかる電圧Ｖは次式により表わされる。
【００５６】
【数１】
Ｖ＝Ｖｇ−ＶS/D               …（１）
【００５７】
図５には、非選択セルＡのリードディスターブ特性を、ゲート電圧Ｖｇとソースとドレインの電位ＶS/D をパラメータとして示す。
この図５によれば、ゲート電圧Ｖｇが１．５Ｖでソースとドレインの電位ＶS/D が１Ｖの場合と、ゲート電圧Ｖｇが０．５Ｖでソースとドレインの電位ＶS/D が０Ｖでのリードディスターブ特性はほぼ一致していることが分かる。つまり、上記（１）式のゲート絶縁膜６にかかる電圧Ｖが０．５Ｖと等しければ、リードディスターブ特性がほぼ一致することが明らかとなった。また、この場合、１０年後でのＶthウインドウ幅は約２倍に拡大されている。
同様に、前記バイアス電圧設定例のごとくゲート絶縁膜６にかかる電圧Ｖが１Ｖの場合でも、その電圧値が等しければリードディスターブ特性が改善され、Ｖthウインドウ幅が従来より拡大することが容易に推測できる。
【００５８】
以上より、本実施形態において、前記列バイアス回路２０により非選択列バイアス電圧ＶS/D (unsel) を非選択セルＡのソースとドレインに印加し、ゲート絶縁膜６にかかる実効的な電界を緩和することは、リードディスターブ特性の改善に効果がある明らかとなった。この改善効果に関し、ゲート電圧０Ｖの従来の場合にチャネル形成領域がその中心部まで空乏化されないことが電界の緩和と深く関与することが他の実験で明らかになっており、この改善効果は、チャネル垂直方向の電界の向きと大きさが電荷が注入されにくい方向に変化したことの現れであると考えられる。
なお、特に図示しないが、高速度読み出しを可能とすべくゲート電圧Ｖｇを３Ｖと高くした場合でも、非選択列バイアス電圧ＶS/D (unsel) を２．５Ｖに設定すれば、非選択セルＡのリードディスターブの改善が可能なことを確認した。
【００５９】
〔データ書換特性、データ書換え１００万回後のリードディスターブ特性〕
つぎに、メモリトランジスタのデータ書換特性を検討した。
図６に、ゲート長が０. １７μｍのメモリトランジスタにおいて、そのデータ書換えを１００万回まで行った場合のゲート閾値電圧Ｖthの書換回数依存性を示す。
図６から、データ書換えを１００万回行った後でも、ゲート閾値電圧Ｖthは余り変化せず、Ｖthウインドウ幅の大きな変動、低下等はないことが分かった。
【００６０】
このデータ書換え後の、非選択セルＡ及び選択セルＳのリードディスターブ特性について検討した。
図７に、データ書換え１００万回後のセルＡのリードディスターブ特性を示す。ここでは、ドレイン読み出し電圧（選択ビット線ＢＬ１の印加電圧）、読み出しゲート電圧（選択ワード線ＷＬ１の印加電圧）を共に１．５Ｖ、非選択列バイアス電圧ＶS/D (unsel) を１Ｖに設定した。なお、このときのメモリトランジスタのゲート長は０．１８μｍ世代である。
図７では、測定データを直線で外挿して、書き込み状態および消去状態での１０年後のゲート閾値電圧Ｖth(W),Ｖth(E) を求め、両者の差からＶthウインドウ幅を求めた。その結果、Ｖthウインドウ幅は、データ書換え１００万回後１０年経っても約０．９４Ｖあり、耐年数１０年後の実用的で望ましいＶthウインドウ幅０．５Ｖ以上を満足していることが分かった。
【００６１】
つぎに、同一の条件で、リードディスターブを受ける可能性がある選択セルＳ、非選択セルＢ及びＣのリードディスターブ特性を評価した。
【００６２】
〔選択セルＳのディスターブ特性〕
選択セルＳにおいては読み出しゲート電圧１．５Ｖ、読み出しドレイン電圧１．５Ｖ、ソース電圧Ｖs （０〜０．５Ｖ程度）となる。この場合も、１０年後のＶthウィンドウ幅が０．５Ｖ以上あることを確認した。また、選択ソース線ＳＬ１に正のバイアス電圧Ｖs （０．５Ｖ程度）を印加すると、通常のＶs ＝０Ｖの場合と比較して、選択セルＳのリードディスターブ特性が改善されることを確認した。
【００６３】
〔非選択セルＢのリードディスターブ特性〕
図８は、データ書換え１００万回後の非選択セルＢのリードディスターブ特性を示すグラフである。ここでは、読み出しドレイン電圧、読み出しゲート線電圧は図７の場合と同じく１．５Ｖとしたが、非選択列バイアス電圧ＶS/D (unsel) をパラメータとして、その値が１Ｖ、１. ４Ｖおよび１. ９Ｖの場合につき示した。また、前記行バイアス回路２２により非選択ワード線ＢＬ２に対し、選択ソース線バイアス電圧とほぼ等しい０. ４Ｖの電圧印加を行った。
図８に示すように、非選択列バイアス電圧ＶS/D (unsel) を変えた何れの場合でも、リードディスターブ特性はほとんど同一であり、また１０年後のＶthウインドウ幅も余裕をもって０. ５Ｖ以上が確保されることが分かった。また、更に非選択列バイアス電圧ＶS/D (unsel) を２．４Ｖまで上げても、１０年後のＶthウインドウ幅が実用的な規格（０. ５Ｖ）を確保できることを確かめることができた。
【００６４】
〔非選択セルＣのリードディスターブ特性〕
図９は、データ書換え１００万回後の非選択セルＣのリードディスターブ特性を示すグラフである。ここでは、ドレイン読み出し線電圧、読み出しゲート線電圧は図８の場合と同じく１．５Ｖとし、また行バイアス回路２２により非選択ワード線ＢＬ２に対し、選択ソース線バイアス電圧とほぼ等しい０. ４Ｖの電圧印加を行った。なお、非選択セルＣは、選択セルＳとソース線が共通なので、ソース電圧Ｖｓは０．５Ｖである。
この非選択セルＣにおいても、１０年後のＶthウインドウ幅が０. ５Ｖ以上確保されることが分かった。
【００６５】
また、図９では非選択ワード線電圧を０. ４Ｖとしたが、読み出し時のビット線電圧が１. ５Ｖの場合において、Ｖthウインドウ幅の非選択ワード線電圧依存性を調べた。この結果、非選択ワード線電圧が０Ｖから０. ６Ｖまでは１０年後のＶthウインドウ幅の外挿値は０. ５Ｖ以上であり、１０年の実用的な規格を満足していることが分かった。
【００６６】
以上より、選択セルデータを読み出す際に、非選択列のソース線とビット線に正の電圧を印加することにより、０. ２μｍより短い短ゲート長領域での非選択セルＡのリードディスターブ特性が大幅に改善され、現行の０. １８μｍ世代のＭＯＮＯＳ型の１トランジスタセル動作において、その読み出し精度および信頼性が向上することを確認できた。
また、その検討結果は、例えば０. １３μｍとゲート長が更に短くなった０. １８μｍ以降の世代においても、非選択列バイアス電圧ＶS/D (unsel) および非選択行ゲートバイアス電圧Ｖｇ(unsel) を上げることが可能で、実用的なリードディスターブ特性の確保が可能なことを示唆するものであった。
【００６７】
さらに、非選択セルＢのリードディスターブ特性の評価では、非選択ソース線ＳＬ２と非選択ビット線ＢＬ２に対し、少なくとも２. ４Ｖまでは印加することが可能であることが分かった。その結果として、読み出しゲート電圧を現行の１．５Ｖより３Ｖまで大きくすることが可能になり、読み出し時のドレイン電流を大きくすることができることが示された。読み出し時のドレイン電流が大きいと、それだけセンスアンプを用いた読み出し速度を高速化することが可能になる。
【００６８】
以上は、本実施形態におけるリードディスターブ関連の特性評価・検討結果を述べてきた。本例のソースおよびドレイン電圧の印加は、基板（素子形成領域）に対しては、そのｐｎ接合を逆バイアスする。したがって、その接合耐圧に問題はないかを調べ、また主要デバイス特性についても確認しておく必要がある。
【００６９】
〔メモリトランジスタの耐圧〕
図１０に、ゲート電圧０Ｖの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示した。
この結果、接合の降伏電圧は約１０Ｖで、書き込み状態、消去状態に依存しないことが分かった。しかし、３Ｖ〜５Ｖ付近のサブブレークダウン領域における立ち上がり電圧は書き込み状態と消去状態で異なることが分かる。
【００７０】
図１１に、書き込み状態における電流−電圧特性のゲート電圧依存性を示した。降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電圧はゲート電圧依存性を示した。サブブレークダウン領域はゲートエッジ部表面でのバンド間トンネル現象に起因していると推定されるが、電流レベルが小さいため、ここでは問題にならないと考えられる。また、約１０Ｖの降伏電圧もリードディスターブ特性における非選択列バイアス電圧より充分に大きいことから、リードディスターブ特性のインヒビット特性に直接的に影響することはないと考えられる。以上より、０．１８μｍＭＯＮＯＳ型メモリトランジスタにおいて、その接合耐圧はリードディスターブ特性の制限要因とはならないことが分かった。
また、読み出しの際に非選択セルのパンチスルー耐圧も充分に大きなことも確認した。
【００７１】
〔主要デバイス特性〕
図１２にゲート電圧０Ｖにおけるメモリトランジスタの電流−電圧特性を示す。この図１２は、ゲート幅が１０μｍで消去状態（ゲート閾値電圧Ｖth：約０．５Ｖ）におけるＭＯＮＯＳ型メモリトランジスタについて、そのゲート電圧が０Ｖの場合のソースとドレイン間の電圧と電流の測定データを示したものである。
この図１２より、ドレイン電圧１. ５Ｖでの非選択セルの電流値は約１ｎＡであった。図より読み出し時に問題となる非選択セルにおけるパンチスルー電流は低く抑止されていることが分かった。
【００７２】
図１３に、ドレイン電流のドレイン電圧依存性を示した。ゲート電圧Ｖｇが１. ５Ｖ場合のドレイン電流（読み出し電流）は３１０μＡ程度であった。ゲート電圧１．５Ｖ、ドレイン電圧１．５Ｖの場合、選択セルと非選択セルから流れる電流の比は５桁とれることが分かった。このため、非選択セルのから誤読み出しが生じることが有効に防止される。
【００７３】
また、図１４にゲート長が０. １８μｍで、ゲート幅を０. ２μｍ換算でのドレイン電流のゲート電圧依存性を示した。ゲート電圧が１. ５Ｖで、ドレイン電圧１. ５Ｖでのドレイン電流は約６μＡであった。ソース線とビット線に正のバイアス電圧を印加することにより、ゲート電圧を３Ｖまで高くしてもドレイン電流が余り飽和せず、その結果としてドレイン電流を１４μＡまで増大させることが可能になった。この図１４から、ゲート電圧が１. ５Ｖのときと比較して、ドレイン電流が２. ３倍になっていることが分かる。
このドレイン電流の大幅な増加が可能なことは、同一センスアンプ感度でのセンスアンプの動作速度はドレイン電流の大きさに比例するため、センスアンプの動作速度を２. ３倍して読み出しの高速化を図り得ることを示すものである。
【００７４】
なお、データの書換特性については、先の図６で示したように良好で１００万回を満足しており、これはＭＯＮＯＳ型ではキャリアトラップが平面的に離散化され、かつ深いので電荷が抜けにくいことが寄与していると考えられる。また、データ保持特性は、先に述べたようにデータ書換え１００万回後であっても８５℃、１０年を満足する。
【００７５】
本実施形態では、非選択列に属するメモリトランジスタＭ２１のソースとドレインにそれぞれ正の電圧を印加することによって、ゲート絶縁膜６、特に、電荷のやりとりがされるトンネル絶縁膜１０にかかる実効的な電界を緩和することができる。その結果、消去状態にある非選択メモリトランジスタＭ２１のゲート閾値電圧Ｖth(E) が時間とともに増大するといった、いわゆるソフトライトが有効に防止され、非選択セルＡのリードディスターブ特性が改善される。
また、このリードディスターブ特性が問題ない範囲で、読み出しゲート電圧（選択ワード線ＢＬ１の印加電圧）を高くすることができ、そのぶん高速読み出しが可能となる。たとえば、読み出しゲート電圧を通常の１. ５Ｖより３Ｖまで増加しても、リードディスターブ特性においてインヒビット電圧のマージンが十分とれることがわかった。ＭＯＮＯＳ型不揮発性メモリでは、読みだし速度が選択ワード線電圧の１Ｖ増加で約２倍改善される。したがって、読み出し時のワード線電圧を１. ５Ｖより３Ｖにすることで、読みだし速度が約２倍改善される。
【００７６】
一方、選択メモリトランジスタＭ１１のソース電位を若干上げるだけで、その上げ幅を越えて当該選択メモリトランジスタＭ１１のゲート閾値電圧Ｖthを上昇させることができる。このため、素子微細化により益々顕著となってきた短チャネル効果の一態様、即ちロールオフによって低下したゲート閾値電圧Ｖthを、容易に回復させることができる。また、Ｖthシフト量を大きくする観点から消去側のＶthを深く書き込んだために生じる消去側Ｖth低下の問題も回避することができる。
この結果、非選択メモリセルにリーク電流が流れ、これがビット線電流の読み出し精度を低下させるといった従来の問題が回避され、２トランジスタセルから１トランジスタセルへの置き換えが容易になる。また、ゲート閾値電圧Ｖthを上昇させることは、多値化データの有効なＶth分布領域を拡大することになり、これが多値メモリの実現に寄与する。
さらに、このソースバイアス電圧とほぼ同じ程度の電圧まで、非選択ワード線ＢＬ２の電圧を上げることが可能となり、この結果、非選択セルＢ，Ｃのディスターブの劣化防止、或いは改善することが可能となる。
【００７７】
これらの諸効果は、０．１８μｍ世代で確かめられた。また、０．１３μｍ世代でも同様な効果があることを実験的に確認することができた。さらに、この効果は０．１３μｍ世代以降においても得られる可能性が高いことを実験的に示すことができた。
また、トランジスタの耐圧を実験的に検討した結果、トランジスタ耐圧は非選択セルに印加するソースとドレインの電圧より大きく、読み出し時のリードインヒビット特性の制限要因にはならないことが分かった。主要デバイス特性への影響がないことも確認した。
【００７８】
以上より、０．１８μｍ世代のＭＯＮＯＳ型不揮発性メモリトランジスタとして充分な特性が得られていることを確かめることができた。
【００７９】
最後に、本発明が好適に実施可能な微細ＮＯＲ型セル構造の具体例について説明する。
【００８０】
〔自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セル〕
図１５に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルアレイの概略平面図を示す。
この微細ＮＯＲ型セルアレイ７０では、図示せぬｐウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど素子分離領域７１が等間隔でビット線方向（図１５の縦方向）に配置されている。素子分離領域７１にほぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，ＷＬm+1 が等間隔に配線されている。このワード線に接続されたゲート構造は、例えば図１と同様に、トンネル絶縁膜，窒化膜，トップ酸化膜及びゲート電極の積層膜から構成されている。
【００８１】
各素子分離領域の間隔内の能動領域において、各ワード線の離間スペースに、例えばｎ型不純物が高濃度に導入されてソース領域とドレイン領域とが交互に形成されている。このソース領域とドレイン領域は、その大きさがワード線方向（図１５の横方向）には微細な素子分離領域（主としてトレンチ素子分離領域）７１の間隔のみで規定され、ビット線方向にはワード線間隔のみで規定される。したがって、ソース領域とドレイン領域の大きさと配置のばらつきに関し、マスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００８２】
各ワード線の周囲は、サイドウォールを形成するだけで、ソース領域とドレイン領域とに対し、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔とが２度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース領域とドレイン領域の大きさや配置が均一な上に、これに対して２次元的に自己整合して形成されるビット線またはソース線接続用のコンタクト孔の大きさも極めて均一となる。また、上記コンタクト孔はソース領域とドレイン領域の面積に対し、ほぼ最大限の大きさを有している。
【００８３】
その上でビット線方向に配線されているソース線ＳＬn-1 ，ＳＬn ，ＳＬn+1 は、ドレイン領域を避けながら素子分離領域７１上とソース領域上に蛇行して配置され、上記ソース線接続用のコンタクト孔を介して、下層の各ソース領域に接続されている。ソース線上には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，ＢＬn ，ＢＬn+1 が等間隔で配線されている。このビット線は、能動領域上方に位置し、ビット線接続用のコンタクト孔を介して、下層の各ドレイン領域に接続されている。
【００８４】
このような構成のセルパターンでは、上記したように、ソース領域とドレイン領域の形成にマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔が、２度のセルフアライン技術を一括転用して形成されることから、コンタクト孔がセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Ｆでソース配線等ができ、しかも、無駄な空間が殆どないことから、約６Ｆ2 と非常に小さいセル面積が実現できる。
なお、このセル構造においても、先に記述した本実施形態に係る選択セル及び非選択セルの誤読み出しの禁止オペレーションが適用される。
【００８５】
〔ビット線及び／又はソース線が階層化されたＮＯＲ型セル〕
図１６に、ビット線及びソース線が階層化された分離ソース型の微細ＮＯＲ型セルアレイの回路構成を示す。
単位ユニットは、サブビット線ＳＢＬとサブソース線ＳＳＬとの間に並列に挿入（接続又は結合）された複数の単位セルトランジスタＭ11〜Ｍ1n又はＭ21〜Ｍ2nと、サブ配線ＳＢＬ, ＳＳＬをメインの配線（ビット線ＢＬ1,ＢＬ2 又はソース線ＳＬ1,ＳＬ2 ）にそれぞれ接続する２個の選択トランジスタＳ11, Ｓ12又はＳ21, Ｓ22とから構成されている。
【００８６】
その特徴は、第１にビット線とソース線が階層化されていること、第２にサブ配線を拡散層で構成した疑似コンタクトレス構造を有すること、第３にチャネル全面書き込み、チャネル全面消去のオペレーションを採用していることである。
配線の階層化に関しては、ドレイン側の選択トランジスタＳ11又はＳ21が非選択の単位ユニットをメインのビット線ＢＬ1,ＢＬ2 から切り離すため、メインビット線の容量が著しく低減され、高速化, 低消費電力化に有利である。また、ソース側の選択トランジスタＳ12又はＳ22の働きで、サブソース線ＳＳＬをメインソース線ＭＳＬから切り離して、低容量化することができる。
疑似コンタクトレス構造を採用することにより、ＮＯＲ型セルの単位面積を小さくすることができる。
さらに、トレンチ分離技術、自己整合作製技術（例えば、上記微細ＮＯＲ型セルで用いた自己整合コンタクト形成技術）等を用いることにより、約６Ｆ2 （Ｆは最小デザインルール）のセル面積を達成可能である。サブビット線ＳＢＬまたはサブソース線ＳＳＬは拡散層、またはサリサイドを張り付けた拡散層で形成し、メインビット線ＢＬ1,ＢＬ2 はメタル配線を用いる。
【００８７】
チャネル全面の書き込み／消去オペレーションを用いることにより、ドレインまたはソース拡散層でのバンド間トンネル電流を抑止するための２重拡散層構造を用いる必要がないため、拡散層から蓄積電荷を引く抜くオペレーションと比較して、メモリトランジスタのソース／ドレイン拡散層のスケーリング性に優れる。その結果として、セルの微細化スケーリング性が優れ、このため、より微細なゲート長のメモリトランジスタを実現することができる。
【００８８】
この回路構成のセルにおいても、先に記述した本実施形態に係る選択セル及び非選択セルの誤読み出し禁止オペレーションが、ほぼ同様に適用される。
なお、ビット線またはソース線を階層化した他の構造、例えばＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接する２つのソース領域で共有した分離ソース型のセルアレイから構成される微細ＮＯＲ型セルの場合であっても、本発明を適用することは可能である。
【００８９】
以上、述べてきたＭＯＮＯＳ型メモリトランジスタのリードディスターブマージンの拡大によって、メモリセルのトランジスタ数を単一とした１トランジスタセルの実現が容易化される。この実現のためには、ディスターブマージン拡大のほか、メモリトランジスタのゲート閾値電圧がデプリーションにならないエンハンス型メモリセルとする必要がある。
本不揮発性半導体メモリ装置では、トンネル絶縁膜を比較的厚くすることで、消去時に、エンハンスメントで飽和するメモリ特性が得られ、1 メモリトランジスタセルには好適である。
また、本読み出し方法では、例えデプリーション領域のゲート閾値電圧であっても、ソースをバイアスした状態にして読みだすことから、実質的にエンハンスメント領域でのデータ読み出しが可能であり、この意味で、１トランジスタ化が更に達成しやすい。
【００９０】
さらに、トンネル絶縁膜が比較的厚くできるために、ホールの注入が抑制され、このためホールによるトンネル絶縁膜の劣化が防止され、書き込み／消去の繰り返し特性（エンデュランス特性）の向上が期待できる。
１トランジスタセルでは、選択トランジスタをメモリセルごとに配置する必要がなく、セル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化がが図れる。この結果、ＦＧ型不揮発性メモリのＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と同等のセル面積の大容量ＭＯＮＯＳ型不揮発性メモリを低コストで実現することが可能となる。
【００９１】
第２実施形態
本実施形態では、ＭＯＮＯＳ型不揮発性メモリ装置の変形例について示す。
図１７は、このＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。本実施形態のＭＯＮＯＳ型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜１２に代えて酸化窒化膜３２（ＳｉＯx Ｎy ，０＜ｘ＜１，０＜ｙ＜１）を具備することである。その他の構成、即ち半導体基板１、ソース領域２、ドレイン領域４、チャネル形成領域１ａ、トンネル絶縁膜１０、トップ酸化膜１４およびゲート電極８は、第１実施形態と同様である。
酸化窒化膜３２は、例えば５．０ｎｍの膜厚を有する。また、本例におけるトンネル絶縁膜１０は、第１実施形態よりやや薄く、使用用途に応じて２．０ｎｍから３．０ｎｍまでの範囲内で適宜選択できる。ここでは、２．５ｎｍ程度の膜厚とした。このことは、第１実施形態でトンネル絶縁膜１０にＳｉＯ2 膜を用いた場合も同様である。
【００９２】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶＤ法で酸化窒化膜３２を最終膜厚が５．０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、例えば、ジクロロシラン（ＤＣＳ），アンモニアおよびＮ2 Ｏを混合した導入ガスを用い、基板温度６５０℃で行う。この熱酸化膜上のＳｉＯx Ｎｙ膜形成では、必要に応じて、予め下地面の前処理（ウェーハ前処理）及び成膜条件を最適化するとよいことは第１実施形態と同様である。その後は、第１実施形態と同様に、トップ酸化膜１４およびゲート電極材の成膜、電極加工等を経て、当該ＭＯＮＯＳ型メモリトランジスタを完成させる。
なお、本実施形態では、電荷蓄積手段を形成する酸化窒化膜３２の形成において、窒化シリコン膜に酸素ドープしてＳｉＯx Ｎｙ膜としてもよい。
【００９３】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な読み出し動作の際、非選択セルＡのソースとドレインに非選択列バイアス電圧の印加と、又は／及び、選択セルＳにソース線バイアス電圧の印加とを行い、必要に応じて、非選択ワード線への電圧印加を行う。
【００９４】
この作製したメモリトランジスタのデータ書換特性を、図６の場合と同様にして検討した。この結果、データ書換えを１００万回行った後でも十分なＶthウインドウ幅が得られた。
また、データ書換え後の非選択セルＡ〜Ｃ及び選択セルのリードディスターブ特性について検討した。この検討は、図７〜図９と同様に行い、同様な結果、即ち選択セル及び何れの非選択セルでも消去状態での１０年後のゲート閾値電圧Ｖthのウインドウ幅０．５Ｖ以上を達成できた。また、選択セルＳの１０年間読み出しが可能であることが分かった。この結果、０. １８μｍ以降の世代においても本発明の有効性を示唆した。
【００９５】
耐圧についても先の図１０，図１１と同様に検討した結果、良好であった。また主要デバイス特性、即ち電流電圧特性はカットオフ領域（図１２）とゲート電圧依存性（図１３，図１４）について評価し、またエンデュランス特性およびデータ保持特性を第１実施形態と同様に評価した結果、何れも第１実施形態と同様な満足な結果が得られた。
【００９６】
なお、本実施形態においても、先の第１実施形態と同様に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたはビット線及び／又はソース線が階層化されたＮＯＲ型セルを用いて、チップ面積が小さい（例えば、約６Ｆ2 （Ｆ；最小デザイン幅）の）微細ＮＯＲ型セルを実現可能である。
【００９７】
本実施形態においても、先の第１実施形態と同様な効果が得られる。
すなわち、非選択セルＡについては、そのトンネル絶縁膜１０にかかる電界が緩和される結果、消去状態にある非選択メモリトランジスタＭ２１のソフトライトが有効に防止され、非選択セルＡのリードディスターブ特性が改善される。また、読み出しゲート電圧高くできる分、高速読み出しが可能となる。一方、選択セルＳについては、消去状態での深い書き込みまたはロールオフによって低下したゲート閾値電圧Ｖthを向上させ、この結果として従来の問題が回避できる。また、選択ソース線にバイアス電圧を印加することによって、選択メモリトランジスタのＯＮＯ膜にかかる電界を減少させ、選択セルＳのリードディスターブ特性を改善することが可能になる。さらに、非選択ワード線ＢＬ２の電圧を上げることが可能となり、この結果、非選択セルＢ，Ｃのディスターブ特性の改善が可能となる。
これらの諸効果は０．１８μｍ世代以降においても有効で、トランジスタ耐圧や主要デバイス特性への影響がない。
このようなリードディスターブマージンの拡大によって、第１実施形態と同様な様々な意味においてＭＯＮＯＳ  ＮＯＲ型１トランジスタセルの実現が容易化される。さらに、エンデュランス特性の向上、コスト低減および大容量化等を図ることが可能となる。
【００９８】
第３実施形態
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれた多数のＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）について示す。このＳｉナノ結晶は、粒径が１０ナノメータ以下であることが好適である。
図１８は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。本実施形態のＳｉナノ結晶型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜４０が、窒化膜１２とトップ酸化膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としてのＳｉナノ結晶４２と、その上の酸化膜４４とがゲート電極８との間に形成されていることである。その他の構成、即ち半導体基板１、ソース領域２、ドレイン領域４、チャネル形成領域１ａ、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。
【００９９】
Ｓｉナノ結晶４２は、そのサイズ（直径）が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で分離している。本例におけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、３．２ｎｍ程度の膜厚とした。
【０１００】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶＤ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶４２を形成する。また、Ｓｉナノ結晶４２を埋め込むかたちで、酸化膜４４を、例えば７ｎｍほど減圧ＣＶＤにより成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時Ｓｉナノ結晶４２は酸化膜４４に埋め込まれ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後は、ゲート電極材の成膜、電極加工等を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
このように形成されたＳｉナノ結晶４２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶４２は、数個の注入電子を保持できる。
【０１０１】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な読み出し動作の際、非選択セルＡのソースとドレインに非選択列バイアス電圧の印加と、又は／及び、選択セルＳにソース線バイアス電圧の印加とを行い、必要に応じて、非選択ワード線への電圧印加を行う。
【０１０２】
このような構成のＳｉナノ結晶型不揮発性メモリについて、まず、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と基板１との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. １ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. １ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域１ａまでの距離が３. ２ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【０１０３】
次いで、もう一つの重要な特性である書き込み消去における低電圧プログラミングについて検討した。本例における書き込み時間は、プログラム電圧が５Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、Ｓｉナノ結晶型の高速書き込み性が実証できた。
【０１０４】
この作製したメモリトランジスタのデータ書換特性を、図６の場合と同様にして検討した。この結果、データ書換えを１００万回行った後でも十分なＶthウインドウ幅が得られた。
また、データ書換え後の非選択セルＡ〜Ｃのリードディスターブ特性について検討した。この検討は、図７〜図９と同様に行い、選択セル及び何れの非選択セルでも消去状態での１０年後のゲート閾値電圧Ｖthのウインドウ幅０．５Ｖ以上を達成でき、選択セルの１０年間読み出しが可能であることが分かった。この結果は、０. １８μｍ以降の世代においても本発明の有効性を示した。
【０１０５】
耐圧についても先の図１０，図１１と同様に検討した結果、良好であった。また主要デバイス特性、即ち電流電圧特性はカットオフ領域（図１２）とゲート電圧依存性（図１３，図１４）について評価し、またエンデュランス特性およびデータ保持特性を第１実施形態と同様に評価した結果、何れも第１実施形態と同様な満足な結果が得られた。
【０１０６】
なお、本実施形態においても、先の第１実施形態と同様に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたはビット線及び／又はソース線が階層化されたＮＯＲ型セルを用いて、チップ面積が小さい（例えば、約６Ｆ2 （Ｆ；最小デザイン幅）の）微細ＮＯＲ型セルを実現可能である。
【０１０７】
本実施形態においても、先の第１実施形態と同様な効果が得られる。
すなわち、非選択セルＡについては、そのトンネル絶縁膜１０にかかる電界が緩和される結果、消去状態にある非選択メモリトランジスタＭ２１のソフトライトが有効に防止され、非選択セルＡのリードディスターブ特性が改善される。また、読み出しゲート電圧高くできる分、高速読み出しが可能となる。一方、選択セルＳについては、消去状態でのゲート閾値電圧Ｖthの深い書き込みまたはロールオフによって低下したＶthを向上させ、この結果として従来の問題が回避できる。また、選択ソース線にバイアス電圧を印加することによって、選択メモリトランジスタのトンネル絶縁膜にかかる電界を減少させ、選択セルＳのリードディスターブ特性を改善することが可能になる。さらに、非選択ワード線ＢＬ２の電圧を上げることが可能となり、この結果、非選択セルＢ，Ｃのディスターブ改善が可能となる。
これらの諸効果は０．１８μｍ世代以降においても有効で、トランジスタ耐圧や主要デバイス特性への影響がない。
このようなリードディスターブマージンの拡大によって、第１実施形態と同様な様々な意味において１トランジスタセルの実現が容易化される。さらに、エンデュランス特性の向上、コスト低減および大容量化等を図ることが可能となる。
【０１０８】
第４実施形態
本実施形態は、第１実施形態とほぼ同様なゲート電極構造のメモリトランジスタを、ＳＯＩ基板に形成した場合である。
図１９は、このＳＯＩ絶縁分離構造のＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。本実施形態のＳＯＩ絶縁分離構造のＭＯＮＯＳ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることである。その他の構成、即ちソース領域２、ドレイン領域４、トンネル絶縁膜１０、窒化膜１２、トップ酸化膜１４およびゲート電極８は、第１実施形態と同様である。
【０１０９】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図１９に示したＳＯＩ基板は、半導体基板５６、分離酸化膜５８およびシリコン層６０（素子分離形成領域）とから構成され、シリコン層６０内に、チャネル形成領域６０ａ，ソース領域２およびドレイン領域４が設けられている。
【０１１０】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜する以外の工程は、既に第１実施形態で述べたので、ここでは省略する。
【０１１１】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な読み出し動作の際、非選択セルＡのソースとドレインに非選択列バイアス電圧の印加と、又は／及び、選択セルＳにソース線バイアス電圧の印加とを行い、必要に応じて、非選択ワード線への電圧印加を行う。
【０１１２】
この作製したメモリトランジスタについて、そのＳＯＩ基板を用いた効果、即ち高速性、低消費電力については、素子を試作して特性を評価した結果、良好な特性が得られることを確認した。データ書換速度に関しては、書き込み時間は０. ２ｍｓを満足、消去はブロック一括で消去で５０ｍｓを満足した。
【０１１３】
また、データ書換特性を、図６の場合と同様にして検討した。この結果、データ書換えを１００万回行った後でも十分なＶthウインドウ幅が得られた。
また、データ書換え後の非選択セルＡ〜Ｃのリードディスターブ特性について検討した。この検討は、図７〜図９と同様に行い、選択セル及び何れの非選択セルでも消去状態での１０年後のゲート閾値電圧Ｖthのウインドウ幅０．５Ｖ以上を達成でき、選択セルＳの１０年間連続読み出し可能であることが分かった。また、この結果、０. １８μｍ以降の世代においても本発明の有効性を示した。
【０１１４】
耐圧についても先の図１０，図１１と同様に検討した結果、良好であった。また主要デバイス特性、即ち電流電圧特性はカットオフ領域（図１２）とゲート電圧依存性（図１３，図１４）について評価し、またエンデュランス特性およびデータ保持特性を第１実施形態と同様に評価した結果、何れも第１実施形態と同様な満足な結果が得られた。
【０１１５】
なお、本実施形態においても、先の第１実施形態と同様に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたはビット線及び／又はソース線が階層化されたＮＯＲ型セルを用いて、チップ面積が小さい（例えば、約６Ｆ2 （Ｆ；最小デザイン幅）の）微細ＮＯＲ型セルを実現可能である。
【０１１６】
本実施形態においても、先の第１実施形態と同様な効果が得られる。
すなわち、非選択セルＡについては、そのトンネル絶縁膜１０にかかる電界が緩和される結果、消去状態にある非選択メモリトランジスタＭ２１のソフトライトが有効に防止され、非選択セルＡのリードディスターブ特性が改善される。また、読み出しゲート電圧高くできる分、高速読み出しが可能となる。一方、選択セルＳについては、消去状態でのゲート閾値電圧Ｖthの深い書き込みまたはロールオフによって低下したＶthを向上させ、この結果として従来の問題が回避できる。また、選択ソース線にバイアス電圧を印加することによって、選択メモリトランジスタのトンネル絶縁膜にかかる電界を減少させ、選択セルＳのリードディスターブ特性を改善することが可能になる。さらに、非選択ワード線ＢＬ２の電圧を上げることが可能となり、この結果、非選択セルＢ，Ｃのディスターブ改善が可能となる。
これらの諸効果は０．１８μｍ世代以降においても有効で、トランジスタ耐圧や主要デバイス特性への影響がない。
このようなリードディスターブマージンの拡大によって、第１実施形態と同様な様々な意味において１トランジスタセルの実現が容易化される。さらに、エンデュランス特性の向上、コスト低減および大容量化等を図ることが可能となる。
【０１１７】
第５実施形態
本実施形態では、選択セルＳのリードディスターブ特性を更に改善することを目的として、消去状態のしきい電圧との関係を含むソース及びドレインバイアス電圧の条件を最適化したメモリトランジスタの読み出し方法に関する。
本実施形態は、並列に書き込んだセルの情報を並列に読み出す、いわゆるページ読み出しにおけるリードディスターブ抑止技術に関する。
この場合、図２における非選択セルＡ（選択ワード線に接続されたセル）は並列で読み出すページ読み出しのために、すべて選択セルＳと同じ取り扱いとなる。
【０１１８】
メモリトランジスタの素子構造は、第１実施形態と同様である。
【０１１９】
この読み出し方法では、好適には、ソースバイアス電圧Ｖｓと読み出しゲート電圧Ｖｇを相互に或いは消去状態のしきい電圧との関係で以下の要件を満たすように決定する。
（１）ソースバイアス電圧Ｖｓは、読み出しゲート電圧Ｖｇより小さい。
（２）ゲート読み出し電圧Ｖｇは、読み出しドレイン電圧と同一か大きい。
（３）消去状態のしきい電圧Ｖth(E) は、０Ｖ以上（０Ｖ又は正）の値をとる。
【０１２０】
たとえば、消去状態のしきい電圧Ｖth(E) は、０．５Ｖ〜１．０Ｖに設定する場合、ソースバイアス電圧Ｖｓは１Ｖ以下となる。この場合の読み出しゲート電圧Ｖｇは、１．５Ｖ程度となり、明らかにソースバイアス電圧Ｖｓより大きくなる。
読み出しドレイン電圧は、ゲート長のスケーリングとともに次第に低下傾向にある。その一方で、読み出しゲート電圧Ｖｇは、消去状態のしきい電圧Ｖth(E) に対して十分大きくとる必要がある。その結果として、読み出しゲート電圧Ｖｇが読み出しドレイン電圧と比較して同一か大きくなる。
【０１２１】
トンネル絶縁膜１０（図１参照）は、その第１実施形態における好ましい膜厚範囲を２．０ｎｍ〜３．６ｎｍとしたが、ここでは２．３ｎｍ以上と多少厚膜化する。トンネル絶縁膜１０を厚膜化すると、電荷がトンネル絶縁膜１０内をトンネリングする確率を減少させることができ、その結果として、リードディスターブを更に抑制することができるからである。
【０１２２】
図２０に、ゲート長が０．１８μｍのＭＯＮＯＳ型メモリにおける１万回または１０万回データ書き換え後の選択セルＳのリードディスターブ特性を示す。
この図２０から、実験値をもとに直線外挿することにより求めた１０年後のしきい電圧のウインドウ幅は、センスアンプの検出限界である０．５Ｖ以上あることが分かった。また、１０年後においても書き込み状態のしきい電圧Ｖth(W) が読み出しゲート電圧である１．５Ｖより高いことが分かった。
以上より、データを１０万回書き換えしても１０年間はデータ読み出しが可能であることが分かった。また、データ１００万回後の場合であっても１０年間データの読み出しが可能であることが分かった。
【０１２３】
図２１に、ゲート長が０．１３μｍのＭＯＮＯＳ型メモリにおける１万回データ書き換え後の選択セルＳのリードディスターブ特性を示す。
この結果はデータ書き換えが１万回のものについてであるが、ウインドウ幅、及び、書き込み状態のしきい電圧Ｖth(W) の読み出しゲート電圧に対するマージンは図２０と比較して十分大きい。この結果は、ゲート長が０．１３μｍでもデータ書き換え１００万回後に必要なリードディスターブ特性を保証できることを示唆するものであった。
【０１２４】
図２２に、ゲート長が０．１８μｍのＭＯＮＯＳ型メモリにおける非選択セルＣをカットオフ状態としたときのドレイン電流（リーク電流）のソースバイアス電圧依存性を示す。図２２において、横軸はドレイン電圧、縦軸は単位ゲート幅当たりのリーク電流を示す。この電圧−電流特性の測定は、パラメータとしてソースバイアス電圧Ｖｓを０Ｖ，０．１５Ｖ，３Ｖと変えて行った。
この図２２から、リーク電流はソースバイアス電圧Ｖｓが大きくなるにつれて減少していることが分かる。また、ソースバイアスをしない（Ｖｓ＝０Ｖ）消去状態のしきい電圧Ｖth(E) と、ソースバイアスを行った（Ｖｓ＝０．３Ｖ）後のしきい電圧Ｖthとが同じ０．５Ｖであれば、リーク電流は殆ど変わらないことが分かる。
【０１２５】
図２３に、ゲート長が０．１８μｍのＭＯＮＯＳ型メモリにおける選択セルＳからの読み出し電流（ゲート印加電圧Ｖｇ＝１．５Ｖのときのドレイン電流）と、非選択セルＣからのリーク電流（ゲート印加電圧Ｖｇ＝０Ｖのときのドレイン電流）とを示す。
この図２３から、ドレイン読み出し電圧が１．５Ｖのときの読み出し電流はリーク電流より５桁高いことが分かる。１ストリングが１００セルから構成されており、その殆どを占める非選択セルＣのリーク電流が加算されたとしても、加算されたリーク電流に対して読み出し電流は３桁程高くできる。
以上の結果、ゲート長が０．１８μｍのＭＯＮＯＳ型メモリにおけるソースバイアス読み出しにおいては、ソースバイアスが非選択セルＣのリーク電流の低減に有効であり、リーク電流に対する読み出し電流の比が実用上十分にとれ、安定した読み出し動作が可能であることを確認できた。
また、上記説明では消去状態でのしきい電圧を０Ｖ以上としてきたが、消去状態でのしきい電圧が負の場合であっても、本発明が適用可能であることは言うまでもない。
以上より、本技術を用いることにより、ＭＯＮＯＳ−ＮＯＲ型１トランジスタセルにおいて、ページ読み出しが可能であることが分かった。
【０１２６】
また、このソースバイアス読み出し技術が、ゲート長が０．１３μｍのＭＯＮＯＳ型１トランジスタメモリセルの読み出しに有効であることも確認した。
【０１２７】
このソースバイアス読み出し技術は、第２〜第４実施形態に示す不揮発性半導体メモリトランジスタに対しても有効に適用できる。
【０１２８】
なお、以上の第１〜第５実施形態ではゲート絶縁膜内の電荷蓄積手段が平面的に離散化された不揮発性半導体メモリについて説明したが、電荷蓄積手段が離散化されていないフローティングゲート型（ＦＧ型）の不揮発性半導体メモリ、特にＳＯＩ基板を用いたゲート長０．１μｍ以降のＦＧ型不揮発性メモリ、または単一電子型不揮発性メモリであっても、本発明が適用可能なことは言うまでもない。
また、近年ＦＧ型を用いて、１セルに２ビット以上の情報を記憶する多値メモリの研究開発が行われているが、多値メモリの場合、１ビットあたりのＶthウインドウ幅が小さくなり、リードディスターブ特性、データ保持特性などはＦＧ型２値メモリと比較して、格段に厳しくなる。このため、特に、本発明がＦＧ型の多値メモリのリードディスターブ特性の改善に有効であることは自明である。
【０１２９】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその読み出し方法では、非選択列メモリトランジスタのソース及び／又はドレインにそれぞれ電圧を印加することによって、ゲート絶縁膜内の印加電界強度を実質的に緩和でき、その結果、消去状態にある非選択列メモリトランジスタのソフトライトが有効に防止され、当該トランジスタのリードディスターブ特性が改善される。
また、このリードディスターブ特性が問題ない範囲で、選択ワード線印加電圧を高くできるためセル電流を増大させることができ、そのぶん高速読み出しが可能となる。
一方、選択メモリトランジスタのソース電位を若干上げるだけで、その上げ幅を越えて当該選択メモリトランジスタのゲート閾値電圧を上昇させることができる。このため、選択ビット線に接続された非選択セルからのリーク電流を低減することができ、微細ゲートであっても確実で、信頼性が高い読み出し動作が可能となる。
また、ソース電位を上げることによって、選択メモリトランジスタのゲート絶縁膜にかかる電界を減少させるため、選択セルのリードディスターブ特性を改善することができる。また、トンネル絶縁膜を比較的厚膜化することによっても選択セルのリードディスターブ特性を改善することができる。
さらに、このソースバイアス電圧とほぼ同じ程度かそれ以下の電圧まで、非選択ワード線電圧を上げることが可能となり、この結果、非選択行メモリトランジスタのディスターブの劣化防止或いは改善することが可能となる。
以上より、本技術によりＭＯＮＯＳ１トランジスタセルにおいて、１ビット読み出しまたはページ読み出しが可能になるため、２トランジスタセルから１トランジスタセルへの置き換えが容易化される。
【０１３０】
上記非選択列メモリトランジスタのリードディスターブ特性の改善は、一方で選択ワード線電圧をある程度高くできることを意味する。この場合、トンネル絶縁膜厚を比較的に厚くでき、これによりデータ保持特性の向上が望めるほか、本発明でソースをバイアスによって実質的にエンハンスメント領域でのデータ読み出しが可能であることと相まって、１トランジスタセル化に貢献する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図２】本発明の第１〜第４実施形態に共通な不揮発性メモリ装置の要部構成を示す回路図である。
【図３】ソースバイアス電圧とゲート閾値電圧との関係を示すグラフである。
【図４】ソースバイアス電圧として０．５Ｖを印加したときのリードディスターブ特性図である。
【図５】図２の非選択セルＡのリードディスターブ特性を、ゲート電圧とソース及びドレイン電圧とをパラメータとして示すグラフである。
【図６】ゲート長が０. １７μｍのメモリトランジスタにおいて、そのデータ書換えを１００万回まで行った場合のゲート閾値電圧の書換回数依存性を示すグラフである。
【図７】データ書換え１００万回後の非選択セルＡのリードディスターブ特性を示すグラフである。
【図８】データ書換え１００万回後の非選択セルＢのリードディスターブ特性を示すグラフである。
【図９】データ書換え１００万回後の非選択セルＣのリードディスターブ特性を示す図である。
【図１０】ゲート電圧が０Ｖの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示す図である。
【図１１】書き込み状態における電流−電圧特性のゲート電圧依存性を示す図である。
【図１２】カットオフ領域における電流−電圧特性を示す図である。
【図１３】ドレイン電流のドレイン電圧依存性を示す図である。
【図１４】ゲート長が０. １８μｍで、ゲート幅が０. ２μｍ換算でのドレイン電流のゲート電圧依存性を示す図である。
【図１５】本発明が適用可能なセル構造例として、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルを示す概略平面図である。
【図１６】本発明が適用可能なセル方式例として、ビット線及びソース線が階層化された微細ＮＯＲ型セルアレイを示す回路図である。
【図１７】本発明の第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図１８】本発明の第３実施形態に係るＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図１９】本発明の第４実施形態に係るＳＯＩ絶縁分離構造のＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図２０】本発明の第５実施形態に係るゲート長が０．１８μｍのＭＯＮＯＳ型メモリセルにおいて、１万回または１０万回データ書き換え後の選択セルＳのリードディスターブ特性を示すグラフである。
【図２１】本発明の第５実施形態に係るゲート長が０．１３μｍのＭＯＮＯＳ型メモリセルにおいて、１万回データ書き換え後の選択セルＳのリードディスターブ特性を示すグラフである。
【図２２】本発明の第５実施形態に係るゲート長が０．１８μｍのＭＯＮＯＳ型メモリセルにおいて、非選択セルＣをカットオフ状態としたとき（ゲート印加電圧Ｖｇ＝０Ｖ）のドレイン電流（リーク電流）のソースバイアス電圧依存性を示すグラフである。
【図２３】本発明の第５実施形態に係るゲート長が０．１８μｍのＭＯＮＯＳ型メモリセルにおいて、選択セルＳからの読み出し電流（ゲート印加電圧Ｖｇ＝１．５Ｖのときのドレイン電流）と、非選択セルＣからのリーク電流（ゲート印加電圧Ｖｇ＝０Ｖのときのドレイン電流）とを示すグラフである。
【図２４】本発明前の検討の際におけるソース分離ＮＯＲ型のセル配列を示す回路図である。
【図２５】本発明前の検討において明らかとなった問題点に関し、非選択セルＡにおけるメモリトランジスタについて、データ書換を１００万回行った後のリードディスターブ特性を示す図である。
【符号の説明】
１…半導体基板（素子形成領域）、１ａ…チャネル形成領域、２…ソース領域、４…ドレイン領域、６，３０，４０，５０…ゲート絶縁膜、８…ゲート電極、１０…トンネル絶縁膜、１２…窒化膜、１４…トップ酸化膜、２０…列バイアス回路（選択メモリトランジスタバイアス手段、選択素子バイアス手段、非選択列バイアス手段）、２２…行バイアス回路（非選択行バイアス手段）、３２…酸化窒化膜、４２…Ｓｉナノ結晶、４４，５４…酸化膜、５６…半導体基板、５８…分離酸化膜、６０…シリコン層（素子形成領域）、Ｍ11〜Ｍ22…メモリトランジスタ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、ＢＬ1 等…ビット線、ＳＬ1 等…ソース線、ＷＬ1 等…ワード線、Ｖg …ゲート電圧、Ｖth…ゲート閾値電圧（しきい電圧）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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