(57)【特許請求の範囲】
【請求項１】
８つのＭＯＳ型トランジスタと、４つのインダクタと、４つのキャパシタと、４つの電流源とを備えた発振装置であって、
前記８つのトランジスタが、第１のトランジスタ１３＿１と、第２のトランジスタ１３＿２と、第３のトランジスタ１３＿３と、第４のトランジスタ１３＿４と、第５のトランジスタ１３＿５と、第６のトランジスタ１３＿６と、第７のトランジスタ１３＿７と、第８のトランジスタ１３＿８とからなり、
前記４つのインダクタが、第１のインダクタ１１＿１と、第２のインダクタ１１＿２と、第３のインダクタ１１＿３と、第４のインダクタ１１＿４とからなり、
前記４つのキャパシタが、第１のキャパシタ１２＿１と、第２のキャパシタ１２＿２と、第３のキャパシタ１２＿３と、第４のキャパシタ１２＿４とからなり、
前記４つの電流源が、第１の電流源１４＿１と、第２の電流源１４＿２と、第３の電流源１４＿３と、第４の電流源１４＿４とからなり、
前記第１のトランジスタ１３＿１と前記第２のトランジスタ１３＿２とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第１のトランジスタペア１５＿１を形成するものであり、
前記第４のトランジスタ１３＿４と前記第３のトランジスタ１３＿３とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第２のトランジスタペア１５＿２を形成するものであり、
前記第５のトランジスタ１３＿５と前記第６のトランジスタ１３＿６とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第３のトランジスタペア１５＿３を形成するものであり、
前記第８のトランジスタ１３＿８と前記第７のトランジスタ１３＿７とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第４のトランジスタペア１５＿４を形成するものであり、
前記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のソースが第１の電位に保持され、
前記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のソースが前記第１の電位に保持され、
前記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のソースが前記第１の電位に保持され、
前記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のソースが前記第１の電位に保持され、
前記第２のトランジスタ１３＿２のゲートが前記第４のトランジスタ１３＿４のドレインと接続されるとともに、前記第３のトランジスタ１３＿３のゲートが前記第１のトランジスタ１３＿１のドレインと接続され、
前記第６のトランジスタ１３＿６のゲートが前記第８のトランジスタ１３＿８のドレインと接続されるとともに、前記第７のトランジスタ１３＿７のゲートが前記第５のトランジスタ１３＿５のドレインと接続され、
前記第１のトランジスタ１３＿１のゲートが、前記第７のトランジスタ１３＿７のドレインに接続され、
前記第５のトランジスタ１３＿５のゲートが、前記第２のトランジスタ１３＿２のドレインに接続され、
前記第４のトランジスタ１３＿４のゲートが、前記第６のトランジスタ１３＿６のドレインに接続され、
前記第８のトランジスタ１３＿８のゲートが、前記第３のトランジスタ１３＿３のドレインに接続され、
前記第１のインダクタ１１＿１の一端が、前記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続されるとともに、該一端に対する他端が、該第１のトランジスタ１３＿１のゲートに接続され、
前記第２のインダクタ１１＿２の一端が、前記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続されるとともに、該一端に対する他端が、該第４のトランジスタ１３＿４のゲートに接続され、
前記第３のインダクタ１１＿３の一端が、前記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続されるとともに、該一端に対する他端が、該第５のトランジスタ１３＿５のゲートに接続され、
前記第４のインダクタ１１＿４の一端が、前記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続されるとともに、該一端に対する他端が、該第８のトランジスタ１３＿８のゲートに接続され、
前記第１のキャパシタ１２＿１の一端が、前記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続されるとともに、該一端に対する他端が、第２の電位に保持され、
前記第２のキャパシタ１２＿２の一端が、前記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続されるとともに、該一端に対する他端が、前記第２の電位に保持され、
前記第３のキャパシタ１２＿３の一端が、前記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続されるとともに、該一端に対する他端が、前記第２の電位に保持され、
前記第４のキャパシタ１２＿４の一端が、前記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続されるとともに、該一端に対する他端が、前記第２の電位に保持され、
前記第１の電流源１４＿１の一端が、前記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続され、該一端に対する他端が第３の電位に保持され、
前記第２の電流源１４＿２の一端が、前記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続され、該一端に対する他端が前記第３の電位に保持され、
前記第３の電流源１４＿３の一端が、前記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続され、該一端に対する他端が前記第３の電位に保持され、
前記第４の電流源１４＿４の一端が、前記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続され、該一端に対する他端が前記第３の電位に保持されたことを特徴とする発振装置。
【請求項２】
前記４つのキャパシタのそれぞれは、前記８つのトランジスタのいずれかと接続された一端に対する他端が保持される第２の電位の変化に応じて、容量が変化するものであることを特徴とする請求項１記載の発振装置。
【請求項３】
前記発振装置は、半導体基板上に形成されたものであり、
前記４つのインダクタは、前記半導体基板上に形成された１層または複数層の導電体で形成されたものであることを特徴とする請求項１または２記載の発振装置。
【請求項４】
前記半導体基板の少なくとも前記４つのインダクタ下方の領域は、該領域以外の領域と比較して基板抵抗値が高く設定されてなることを特徴とする請求項３記載の発振装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振装置に関する。
【０００２】
【従来の技術】
従来より、携帯機器の小型化や低消費電力化を図るために、発振装置を携帯機器に単独部品として実装せずに、その携帯機器に備えられた半導体装置の基板上に他の機能部品とともに形成するということが行なわれている。
【０００３】
図６は、従来の、半導体基板上に形成された差動型発振装置の回路図である。
【０００４】
図６に示す差動型発振装置１００には、各一端が電源ＶDDに共通接続されるとともに各他端が互いに接続されたインダクタ１１１＿１およびキャパシタ１１２＿１からなる第１のＬＣタンクと、各一端が電源ＶDDに接続されるとともに各他端が互いに接続されたインダクタ１１１＿２およびキャパシタ１１２＿２からなる第２のＬＣタンクと、上記インダクタ１１１＿１およびキャパシタ１１２＿１の接続点とグラウンドＧＮＤとの間に配置されたＮＭＯＳトランジスタ１１３＿１と、上記インダクタ１１１＿２およびキャパシタ１１２＿２の接続点とグラウンドＧＮＤとの間に配置されたＮＭＯＳトランジスタ１１３＿２とが備えられている。ＮＭＯＳトランジスタ１１３＿１のゲートは、インダクタ１１１＿２およびキャパシタ１１２＿２の接続点に接続されている。また、ＮＭＯＳトランジスタ１１３＿２のゲートは、インダクタ１１１＿１およびキャパシタ１１２＿１の接続点に接続されている。
【０００５】
この差動型発振装置１００では、インダクタ１１１＿１およびキャパシタ１１２＿１からなる第１のＬＣタンクと、インダクタ１１１＿２およびキャパシタ１１２＿２からなる第２のＬＣタンクとが、ＮＭＯＳトランジスタ１１３＿２，１１３＿１にクロスカップルに接続されて、互いに１８０°位相のずれた発振信号Ｉ-，Ｉ+が出力される。ＮＭＯＳトランジスタ１１３＿１，１１３＿２は、インダクタ１１１＿１，１１１＿２が有する寄生抵抗などによるエネルギー損失を補う役割を担うとともに、このエネルギー損失を補うのに十分な利得を有する。尚、インダクタ１１１＿１，１１１＿２の形成方法には様々な形成方法が提案されているが、この差動型発振装置１００では、ＣＭＯＳの標準プロセスを用いてインダクタ１１１＿１，１１１＿２がシリコン基板上に形成されており、このため製造コストが安価で済むという利点を有する。
【０００６】
図７は、図６に示す差動型発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【０００７】
尚、図６には２つのインダクタ１１１＿１,１１１＿２が示されているが、この図７では２つのインダクタ１１１＿１,１１１＿２のうちの１つ（インダクタ１１１と称する）を代表して示す。
【０００８】
図７（ａ）には、らせん状のインダクタ（オンチップインダクタ）１１１の上面図が示されている。また、図７（ｂ）には、そのインダクタ１１１の断面図が示されている。インダクタ１１１は、図７（ｂ）に示すように、シリコン基板１２１上に設けられた絶縁層１２２内にらせん状の導体パターン１１１ａを配置することにより形成されている。このように形成されたインダクタ１１１は、らせん状の導体パターン１１１ａが有する抵抗成分Ｒｌを有する。また、導体パターン１１１ａとシリコン基板１２１との間には、寄生容量値Ｃsを有するキャパシタ１１１ｂが存在する。さらに、シリコン基板１２１には、抵抗値Ｒsを有する基板抵抗１１１ｃが存在する。
【０００９】
尚、差動型発振装置１００を構成するキャパシタ１１２＿１，１１２＿２として、印加電圧によって容量値が変化する、いわゆる電圧制御可変容量を有するデバイスであるバラクタ等を用いれば、制御電圧に応じた発振周波数の発振信号を出力する電圧制御発振装置（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）が実現できる。図６ではキャパシタ１１２＿１，１１２＿２のそれぞれの一端は電源ＶDDに接続されているが、電圧制御発振装置の場合、キャパシタ１１２＿１，１１２＿２のこれらの一端は、可変容量制御信号の端子へ接続されていてもよい。
【００１０】
図８は、図６の発振信号Ｉ+に対する小信号等価回路を示す図である。
【００１１】
ここでｖiは発振信号Ｉ+の小信号電位で、発振信号Ｉ-がＮＭＯＳトランジスタ１１３＿１のゲートに入力されて、利得ｇmにより生成する小信号電流値−ｖiｇm）、バラクタの容量値Ｃと、破線で囲まれたインダクタのインダクタンス値Ｌ,抵抗成分Ｒｌ,寄生容量値Ｃs,基板抵抗値Ｒsとが示されている。ここで、電圧制御発振装置の場合、可変周波数の範囲を広くするためには、バラクタの容量値Ｃ以外の容量値をできるだけ小さく保つ必要がある。この観点から、寄生容量値Ｃsをできるだけ小さくすることが重要である。図８に示す電圧制御発振装置で高周波数の発振を行なう場合、インダクタの下部に配置されたシリコン基板の抵抗値Ｒsを大きく設定すれば、寄生容量値Ｃsの、発振周波数に対する影響を小さく抑えることができる。ここで、シリコン基板の抵抗値Ｒsが十分に大きい場合、図８に示す等価回路は、近似的に図９に示す等価回路に置き換えることできる。
【００１２】
図９は、図８に示す電圧制御発振装置の、シリコン基板の抵抗値が十分に大きい場合の等価回路を示す図である。
【００１３】
この等価回路では、インダクタの抵抗成分Ｒｌが小さければ小さいほど、発振に必要な電流を低減することができる。一般に、発振に必要な電流は、発振しつづけるために必要なトランジスタの利得ｇmに比例すると考えられる。ここで、発振に必要な利得ｇmは
ｇm＞  （１／Ｒp） ………（１）
と表わされる。尚、Ｒpは、
Ｒp＝Ｒｌ（１＋Ｑ2）……（２）
と表わされる。また、Ｑは、
Ｑ＝（ω0Ｌ／Ｒｌ） ……（３）
と表わされる。
【００１４】
さらに、発振周波数ω0は、
ω0＝（１／ＬＣ）1/2  ……（４）
と表わされる。
【００１５】
近年、無線通信トランシーバー技術の発達とともに、数ＧＨｚレベルの高周波数で互いに位相が９０度ずれてなる２つの発振信号（Ｉ信号およびＱ信号と称する）を出力する発振装置（Ｑｕａｄｒａｔｕｒｅ発振装置）の必要性が高まっている。このような発振装置は、例えばレシーバーのダウンコンバージョン部に組み込まれ、高周波の無線信号を低周波の無線信号に変換処理する際のイメージ信号処理装置として用いられる。
【００１６】
図１０は、従来のＱｕａｄｒａｔｕｒｅ発振装置を示す図である。
【００１７】
図１０に示すＱｕａｄｒａｔｕｒｅ発振装置１１０は、文献「ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ａｐｒｉｌ  １９９８…Ｐａｒｔ１；Ａｒｃｈｉｔｅｃｔｕｒｅ  ＆  Ｔｒａｎｓｍｉｔｔｅｒ」に提案された発振装置であり、この発振装置１１０には、前述した図６に示す差動型発振装置１００が２つ備えられている。また、２つの差動型発振装置１００のうちの左側の差動型発振装置１００を構成するＮＭＯＳトランジスタ１１３＿１，１１３＿２に並列にＮＭＯＳトランジスタ１１３＿３，１１３＿４が備えられている。さらに、右側の差動型発振装置１００を構成するＮＭＯＳトランジスタ１１３＿１，１１３＿２に並列にＮＭＯＳトランジスタ１１３＿５，１１３＿６が備えられている。ＮＭＯＳトランジスタ１１３＿３，１１３＿４の各ゲートは、右側の差動型発振装置１００を構成するＮＭＯＳトランジスタ１１３＿１，１１３＿２の各ゲートに接続されている。また、ＮＭＯＳトランジスタ１１３＿５，１１３＿６の各ゲートは、左側の差動型発振装置１００を構成するＮＭＯＳトランジスタ１１３＿２，１１３＿１の各ゲートに接続されている。ここで、各２つのＮＭＯＳトランジスタ１１３＿１，１１３＿２を差動型損失補償用トランジスタと称する。また、ＮＭＯＳトランジスタ１１３＿３，１１３＿４,１１３＿５，１１３＿６をＱｕａｄｒａｔｕｒｅ位相保持用トランジスタと称する。このＱｕａｄｒａｔｕｒｅ発振装置１１０の信号Ｑ+,Ｑ-,Ｉ+,Ｉ-が表わす電圧Ｖ（Ｑ+）,Ｖ（Ｑ-）,Ｖ（Ｉ+）,Ｖ（Ｉ-）は、下記のように相互に位相が９０度ずれた電圧である。
【００１８】
Ｖ（Ｑ+）＝ｊＶ（Ｉ+）
Ｖ（１-）＝−Ｖ（Ｉ+）
Ｖ（Ｑ-）＝−ｊＶ（Ｉ+）
図１１は、図１０に示すＱｕａｄｒａｔｕｒｅ発振装置の、発振信号Ｉ+に対する小信号等価回路を示す図である。
【００１９】
この等価回路には、ｖiは発振信号Ｉ+の小信号電位で、発振信号Ｉ-が上記差動型損失補償用トランジスタのゲートに入力されて、利得ｇmαにより生成する小信号電流値−ｖiｇmαと、発振信号Ｑ-が上記Ｑｕａｄｒａｔｕｒｅ位相保持用トランジスタのゲートに入力されて、利得ｇmβにより生成する小信号電流値−ｊｖiｇmβと、キャパシタの容量値Ｃと、インダクタのインダクタンス値Ｌおよび抵抗成分Ｒｌとが示されている。尚、インダクタ下方の基板抵抗値Ｒsは十分に大きいため、寄生容量値Ｃs,基板抵抗値Ｒsは図示省略してある。
【００２０】
この小信号等価回路から、前述した差動発振装置１００の場合と近似的に同じ解が得られる。
【００２１】
ｇm＞  （１／Ｒp）         ……（５）
Ｒp＝Ｒｌ（１＋Ｑ2）    ……（６）
Ｑ＝（ω0Ｌ／Ｒｌ）     ……（７）
ω0＝（１／ＬＣ）1/2      ……（８）
【００２２】
【発明が解決しようとする課題】
上述したように、Ｑｕａｄｒａｔｕｒｅ発振装置１１０を小信号で駆動した場合の発振周波数ω0は、（８）式に示すように、
ω0＝（１／ＬＣ）1/2
と表わされる。ここで、所望の発振周波数ω0を得ようとする場合、その発振周波数ω0に見合ったインダクタンス値Ｌを有するインダクタが使用されるが、そのインダクタには寄生抵抗成分があるため、この寄生抵抗成分の大きさに見合った大きさの電流を流して発振を維持する必要がある。このように、発振装置では、インダクタが有する寄生抵抗成分の、発振を維持するために必要な電流に対する影響は大きく、発振装置の消費電力の低減化にあたり問題がある。
【００２３】
本発明は、上記事情に鑑み、消費電力の低減化が図られた発振装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成する本発明の発振装置は、８つのＭＯＳ型トランジスタと、４つのインダクタと、４つのキャパシタと、４つの電流源とを備えた発振装置であって、
上記８つのトランジスタが、第１のトランジスタ１３＿１と、第２のトランジスタ１３＿２と、第３のトランジスタ１３＿３と、第４のトランジスタ１３＿４と、第５のトランジスタ１３＿５と、第６のトランジスタ１３＿６と、第７のトランジスタ１３＿７と、第８のトランジスタ１３＿８とからなり、
上記４つのインダクタが、第１のインダクタ１１＿１と、第２のインダクタ１１＿２と、第３のインダクタ１１＿３と、第４のインダクタ１１＿４とからなり、
上記４つのキャパシタが、第１のキャパシタ１２＿１と、第２のキャパシタ１２＿２と、第３のキャパシタ１２＿３と、第４のキャパシタ１２＿４とからなり、
上記４つの電流源が、第１の電流源１４＿１と、第２の電流源１４＿２と、第３の電流源１４＿３と、第４の電流源１４＿４とからなり、
上記第１のトランジスタ１３＿１と上記第２のトランジスタ１３＿２とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第１のトランジスタペア１５＿１を形成するものであり、
上記第４のトランジスタ１３＿４と上記第３のトランジスタ１３＿３とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第２のトランジスタペア１５＿２を形成するものであり、
上記第５のトランジスタ１３＿５と上記第６のトランジスタ１３＿６とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第３のトランジスタペア１５＿３を形成するものであり、
上記第８のトランジスタ１３＿８と上記第７のトランジスタ１３＿７とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第４のトランジスタペア１５＿４を形成するものであり、
上記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のソースが第１の電位に保持され、
上記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のソースが上記第１の電位に保持され、
上記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のソースが上記第１の電位に保持され、
上記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のソースが上記第１の電位に保持され、
上記第２のトランジスタ１３＿２のゲートが上記第４のトランジスタ１３＿４のドレインと接続されるとともに、上記第３のトランジスタ１３＿３のゲートが上記第１のトランジスタ１３＿１のドレインと接続され、
上記第６のトランジスタ１３＿６のゲートが上記第８のトランジスタ１３＿８のドレインと接続されるとともに、上記第７のトランジスタ１３＿７のゲートが上記第５のトランジスタ１３＿５のドレインと接続され、
上記第１のトランジスタ１３＿１のゲートが、上記第７のトランジスタ１３＿７のドレインに接続され、
上記第５のトランジスタ１３＿５のゲートが、上記第２のトランジスタ１３＿２のドレインに接続され、
上記第４のトランジスタ１３＿４のゲートが、上記第６のトランジスタ１３＿６のドレインに接続され、
上記第８のトランジスタ１３＿８のゲートが、上記第３のトランジスタ１３＿３のドレインに接続され、
上記第１のインダクタ１１＿１の一端が、上記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続されるとともに、この一端に対する他端が、この第１のトランジスタ１３＿１のゲートに接続され、
上記第２のインダクタ１１＿２の一端が、上記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続されるとともに、この一端に対する他端が、この第４のトランジスタ１３＿４のゲートに接続され、
上記第３のインダクタ１１＿３の一端が、上記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続されるとともに、この一端に対する他端が、この第５のトランジスタ１３＿５のゲートに接続され、
上記第４のインダクタ１１＿４の一端が、上記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続されるとともに、この一端に対する他端が、この第８のトランジスタ１３＿８のゲートに接続され、
上記第１のキャパシタ１２＿１の一端が、上記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続されるとともに、この一端に対する他端が、第２の電位に保持され、
上記第２のキャパシタ１２＿２の一端が、上記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続されるとともに、この一端に対する他端が、上記第２の電位に保持され、
上記第３のキャパシタ１２＿３の一端が、上記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続されるとともに、この一端に対する他端が、上記第２の電位に保持され、
上記第４のキャパシタ１２＿４の一端が、上記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続されるとともに、この一端に対する他端が、上記第２の電位に保持され、
上記第１の電流源１４＿１の一端が、上記第１のトランジスタペア１５＿１を形成する、第１のトランジスタ１３＿１および第２のトランジスタ１３＿２の各々のドレインに接続され、この一端に対する他端が第３の電位に保持され、
上記第２の電流源１４＿２の一端が、上記第２のトランジスタペア１５＿２を形成する、第４のトランジスタ１３＿４および第３のトランジスタ１３＿３の各々のドレインに接続され、この一端に対する他端が上記第３の電位に保持され、
上記第３の電流源１４＿３の一端が、上記第３のトランジスタペア１５＿３を形成する、第５のトランジスタ１３＿５および第６のトランジスタ１３＿６の各々のドレインに接続され、この一端に対する他端が上記第３の電位に保持され、
上記第４の電流源１４＿４の一端が、上記第４のトランジスタペア１５＿４を形成する、第８のトランジスタ１３＿８および第７のトランジスタ１３＿７の各々のドレインに接続され、この一端に対する他端が上記第３の電位に保持されたことを特徴とする。
【００２５】
本発明の発振装置は、上記４個のインダクタと上記４個のキャパシタとを有するものであるため、後述する実施形態で説明するように、従来の発振装置を構成するインダクタのインダクタンス値よりも大きなインダクタンス値を有するインダクタにより、従来の発振装置の発振周波数と同じ発振周波数で発振することができる。ここで、大きなインダクタンス値を有するインダクタの方が、実効的な寄生抵抗成分を減少させることができるため、発振を維持するための電流を小さく抑えることができ、従って消費電力の低減化が図られる。
【００２７】
ここで、上記４つのキャパシタのそれぞれは、上記８つのトランジスタのいずれかと接続された一端に対する他端が保持される第２の電位の変化に応じて、容量が変化するものであることが好ましい。
【００２８】
このようにすると、電圧制御発振装置（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を形成することができる。
【００２９】
また、上記発振装置は、半導体基板上に形成されたものであり、
上記４つのインダクタは、上記半導体基板上に形成された１層または複数層の導電体で形成されたものであることが好ましい。
【００３０】
特に、複数層の導電体でインダクタを形成すると、寄生抵抗成分が減少したインダクタを形成することができ、消費電力を一層低減することができる。
【００３１】
また、上記半導体基板の少なくとも上記４つのインダクタ下方の領域は、この領域以外の領域と比較して基板抵抗値が高く設定されてなることが好ましい。
【００３２】
このようにすると、高周波の発振電流が半導体基板に流れ込むエネルギー損失を低減できる。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００４２】
図１は、本発明の一実施形態の発振装置の回路図である。
【００４３】
図１に示すＱｕａｄｒａｔｕｒｅ発振装置（以下、単に発振装置と略記する）１０には、各一端が電源ＶDDに共通接続されたキャパシタ１２＿１,１２＿２,１２＿３,１２＿４と、それらキャパシタ１２＿１,１２＿２,１２＿３,１２＿４の各他端である各ノードＮ１,Ｎ２，Ｎ３，Ｎ４に各一端が接続されたインダクタ１１＿１,１１＿２,１１＿３,１１＿４とが備えられている。
【００４４】
また、この発振装置１０には、各ノードＮ１,Ｎ２，Ｎ３，Ｎ４とグラウンドＧＮＤとの間に、ＮＭＯＳトランジスタ１３＿２,１３＿３,１３＿６,１３＿７（本発明にいう差動型損失補償用トランジスタに相当）と、ＮＭＯＳトランジスタ１３＿１,１３＿４,１３＿５,１３＿８（本発明にいう位相保持用トランジスタに相当）とが備えられている。ＮＭＯＳトランジスタ１３＿１,１３＿４,１３＿５,１３＿８の各ゲートは、インダクタ１１＿１,１１＿２,１１＿３,１１＿４の各他端に接続されている。また、ＮＭＯＳトランジスタ１３＿２,１３＿３,１３＿６,１３＿７の各ゲートは、各ノードＮ２,Ｎ１，Ｎ４，Ｎ３に接続（クロスカップル接続）されている。さらに、ノードＮ１がＮＭＯＳトランジスタ１３＿５のゲートに接続され、ノードＮ２がＮＭＯＳトランジスタ１３＿８のゲートに接続されている。また、ノードＮ３がＮＭＯＳトランジスタ１３＿４のゲートに接続され、ノードＮ４がＮＭＯＳトランジスタ１３＿１のゲートに接続されている。
【００４５】
ＮＭＯＳトランジスタ１３＿２,１３＿３,１３＿６,１３＿７は、インダクタ１１＿１,１１＿２,１１＿３,１１＿４が有する寄生抵抗などによるエネルギー損失を補う役割を担っている。さらに、ＮＭＯＳトランジスタ１３＿２,１３＿３は発振装置１０の信号Ｉ+,Ｉ-を相互に位相が１８０度ずれるように保持し、ＮＭＯＳトランジスタ１３＿６,１３＿７は発振装置１０の信号Ｑ+,Ｑ-を相互に位相が１８０度ずれるようにする役割を担っている。また、ＮＭＯＳトランジスタ１３＿１,１３＿４,１３＿５,１３＿８は、この発振装置１０の信号Ｑ+,Ｑ-，Ｉ+,Ｉ-を相互に位相が９０度ずれるように保持する役割を担っている。各ノードＮ１，Ｎ２，Ｎ３，Ｎ４と電源ＶDDの間には、それぞれ定電流源１４＿１，１４＿２，１４＿３，１４＿４が接続されている。尚、キャパシタ１２＿１,１２＿２,１２＿３,１２＿４として、制御信号電圧に応じて容量値が変化するバラクタを用いて発振周波数を制御すると、電圧制御発振装置（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）が得られる。
【００４６】
次に、本実施形態の発振装置１０の特徴について、図２および図３を参照して説明する。
【００４７】
図２は、従来の発振装置のＬＣタンクの等価回路と、図１に示す発振装置のＬＣタンクの等価回路とを比較して示す図である。
【００４８】
従来の発振装置のＬＣタンクは、図２（ａ）に示すように、各一端が電源ＶＤＤに共通接続されるとともに各他端が互いに接続されたインダクタ１１１およびキャパシタ１１２からなる構成である。一方、本実施形態の発振装置１０は、図２（ｂ）に示すように、直列接続されて閉回路を構成する４個のインダクタ１１＿１,１１＿３,１１＿２,１１＿４と、上記インダクタ１１＿１,１１＿３,１１＿２,１１＿４どうしの接続点である各ノードＮ１，Ｎ３，Ｎ２，Ｎ４に各一端が接続され各他端がそれぞれ電源ＶＤＤに保持される４個のキャパシタ１２＿１,１２＿３,１２＿２,１２＿４とを有する。
【００４９】
図３は、図１に示す発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【００５０】
尚、図１には、４つのインダクタ１１＿１,１１＿２,１１＿３,１１＿４が示されているが、この図３では４つのインダクタ１１＿１,１１＿２,１１＿３,１１＿４のうちの１つのインダクタ（インダクタ１１と称する）を代表して示す。
【００５１】
図３（ａ）には、らせん状のインダクタ１１の上面図が示されている。また、図３（ｂ）には、そのインダクタ１１の断面図が示されている。インダクタ１１は、図３（ｂ）に示すように、シリコン基板２１上に設けられた絶縁層２２内に２層の導体パターン１１ａで形成されている。
【００５２】
また、上記シリコン基板２１の少なくともインダクタ１１下方の領域は、その領域以外の領域と比較して基板抵抗値が高く設定されている。具体的には、このシリコン基板２１の少なくともインダクタ１１下方の領域には、シャロートレンチアイソレーションが埋め込まれている。このようにインダクタ１１の下方の領域に、シャロートレンチアイソレーションを埋め込むことで、インダクタ１１とシリコン基板２１と間の寄生容量値を小さく抑えることができる。また、このシャロートレンチアイソレーションは格子状に形成されている。このようにシャロートレンチアイソレーションを格子状に形成することにより、シリコン基板１１の表面での電流が阻止されて、シリコン基板２１の抵抗値が高められている。また、シリコン基板２１のうねりを小さくするという効果もある。
【００５３】
尚、シリコン基板２１の少なくともインダクタ１１の真下の領域は、不純物の注入を阻止して形成されたものであってもよい。このようにしてシリコン基板２１の抵抗率を高めてもよい。また、インダクタ１１の下方の領域全面に、シャロートレンチアイソレーションを埋め込んでもよい。
【００５４】
上述した、インダクタ１１の下方の領域全面にシャロートレンチアイソレーションを埋め込んだり、シャロートレンチアイソレーションを格子状に形成したり、あるいはインダクタ１１の真下の領域を不純物の注入を阻止して形成したりする手法は、新たなマスクの追加を必要としないため、コスト的に負担がなく、産業的に極めて有効な方法である。
【００５５】
図４は、図１に示す発振装置の、発振信号Ｉ+に対する小信号等価回路を示す図である。
【００５６】
図４には、発振信号Ｉ+の小信号ｖiと、発振信号Ｉ-が上記差動型損失補償用トランジスタのゲートに入力されて、利得ｇmαにより生成する小信号電流値−ｖiｇmαと、発振信号Ｑ-が上記Ｑｕａｄｒａｔｕｒｅ位相保持用トランジスタのゲートに入力されて、利得ｇmβにより生成する小信号電流値−ｊｖiｇmβと、キャパシタの容量値Ｃと、インダクタのインダクタンス値Ｌ及び抵抗成分Ｒｌとが示されている。但し、インダクタ下方のシリコン基板の抵抗値Ｒsは十分に大きいため、その基板抵抗値Ｒsおよび寄生容量Ｃsは図示省略してある。この等価回路は、発振信号Ｉ+に関しては、以下の図５に示す小信号等価回と等価である。
【００５７】
図５は、発振信号Ｉ+に対して、図４に示す小信号等価回路と等価な小信号等価回路を示す図である。
【００５８】
この小信号等価回路を解くと、以下の解が得られる。
【００５９】
ｇm＞  （１／Ｒp）          ……（９）
Ｒp＝Ｒｌ（１＋Ｑ2）     ……（１０）
Ｑ＝（Ｗ0Ｌ／Ｒｌ）      ……（１１）
ω0＝（２／ＬＣ）1/2       ……（１２）
ここで、本実施形態と従来技術との相違点について説明する。同じ製造技術、同じキャパシタ、同じインダクタを使用して、Ｑｕａｄｒａｔｕｒｅ発振装置を構成した場合、従来のＱｕａｄｒａｔｕｒｅ発振装置（図１０参照）における発振周波数ω0は、（８）式に示すように
ω0＝（１／ＬＣ）1/2
と表わされる。
【００６０】
一方、本実施形態のＱｕａｄｒａｔｕｒｅ発振装置１０における発振周波数ω0は（１２）式に示すように
ω0＝（２／ＬＣ）1/2
と表わされる。これら（８）式と（１２）式との比較より、本実施形態では発振周波数が従来技術に対して√２倍となる。その発振を保持するために必要なトランジスタの利得ｇmは、従来技術における（５）式と本実施形態における（９）式に示されるように、互いに等しい。
【００６１】
本実施形態の優位性は、同じ発振周波数を実現するのに、（８）式と（１２）式との比較より、従来技術よりもインダクタンス値が２倍大きいオンチップインダクタを使用することが可能であることに起因する。インダクタ１１（図３参照）を形成する場合、以下の具体例で示すように、インダクタンス値（Ｌ値）の大きいインダクタの方が、実効的な寄生抵抗成分を減少させることができ、消費電力を低減することができる。以下、本実施形態の優位性について具体例をあげて説明する。
【００６２】
インダクタのＬ値や寄生抵抗Ｒｌはプロセス技術やレイアウトパターンに依存する。あるプロセスをベースに、メタル１層を使わずに、メタル２，３，４層を並行に利用したインダクタの特性シミュレーションを行なうと、例えば半径が１００ｕｍ、メタル線幅８ｕｍ、メタル間スペース１．２ｕｍ、巻数３のインダクタを使用した場合、Ｌ＝２．４５ｎＨ、Ｒｌ＝１．９Ωのインダクタを生成することができる。発振装置に使用するキャパシタの容量値（Ｃ値）を５ｐＦ（もちろんバラクタでも構わないが、比較のためＣ値を一定とする）とすれば、従来の技術では、（８）式より、１．４４ＧＨｚで発振する発振装置が得られる。このとき必要な利得ｇmは（５）式より、次のようになる。
【００６３】
ｇm＞３．８ｍＡ／Ｖ    （従来技術）
同じ１．４ＧＨｚの発振周波数を、本実施形態で実現する場合を考える。一般に、図３に示すインダクタを形成する場合、メタルの線幅を太くしてかつ径を大きくしていけば、Ｒｌの値を大きくすることなく（むしろ小さくなる場合も多い）、Ｌ値の大きいインダクタが得られる。この場合、インダクタ面積が大きくなるため、インダクタ直下の半導体基板との間の容量値Ｃsも大きくなるが、基板抵抗の値が十分に大きければ、高周波での寄生容量値Ｃsの発振周波数への影響等は小さく、従ってここでは無視することができる。同じ技術を用いて、半径が２００ｕｍ、メタル線幅が１６ｕｍ、メタル間スペース１．２ｕｍ、巻数３のインダクタを使用した場合、Ｌ＝４．９ｎＨ、Ｒｌ＝１，６Ωのインダクタを生成することができる。従来技術の説明の場合と同様に、使用するＣ値を５ｐＦとすれば、Ｌ値が２倍であるから、（１２）式より、本実施形態でも、１．４４ＧＨｚで発振する発振装置が得られる。このとき必要な利得ｇmは（９）式より、次のようになる。
【００６４】
ｇm＞１．３ｍＡ／Ｖ    （本実施形態）
以上のように本実施形態では、トランジスタに必要な利得ｇmの値を１／２〜１／４に抑えることができる。発振を維持するために流し込まなくてはならない電流量は、必要な利得ｇmの値に比例していると考えてよく、従って消費電力を１／２〜１／４に低減することが可能になる。
【００６５】
尚、本実施形態では、発振装置を構成する４個のキャパシタは電源ＶＤＤに保持された例で説明したが、これに限られるものではなく、本発明は、４個のキャパシタはＤＣ電位に保持されていればよい。
【００６６】
また、容量可変のキャパシタシタを用いて電圧制御発振装置を形成する場合は、４個のキャパシタシタは上記ＤＣ電位でなく、容量制御信号の端子に接続されていてもよい。
【００６７】
また、本実施形態では、差動型損失補償トランジスタおよび位相保持用トランジスタはＮＭＯＳトランジスタを用いて説明したが、ＰＭＯＳトランジスタでもよいし、あるいはバイポーラトランジスタでもよい。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、消費電力の低減化が図られる。
【図面の簡単な説明】
【図１】本発明の一実施形態の発振装置の回路図である。
【図２】従来の発振装置のＬＣタンクの等価回路と、図１に示す発振装置のＬＣタンクの等価回路とを比較して示す図である。
【図３】図１に示す発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【図４】図１に示す発振装置の、小信号等価回路を示す図である。
【図５】発振信号Ｉ+に対して、図４に示す小信号等価回路と等価な小信号等価回路を示す図である。
【図６】従来の、半導体基板上に形成された差動型発振装置の回路図である。
【図７】図６に示す差動型発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【図８】図６に示す差動型発振装置の小信号等価回路を示す図である。
【図９】図８に示す発振装置の、シリコン基板の抵抗値が十分に大きい場合の等価回路を示す図である。
【図１０】従来のＱｕａｄｒａｔｕｒｅ発振装置を示す図である。
【図１１】図１０に示すＱｕａｄｒａｔｕｒｅ発振装置の、小信号等価回路を示す図である。
【符号の説明】
１０    Ｑｕａｄｒａｔｕｒｅ発振装置
１１,１１＿１,１１＿２,１１＿３,１１＿４    インダクタ
１１ａ    導体パターン
１２＿１,１２＿２,１２＿３,１２＿４    キャパシタ
１３＿１,１３＿２,１３＿３, １３＿４,１３＿５,１３＿６,１３＿７,１３＿８    ＮＭＯＳトランジスタ
１４＿１,１４＿２,１４＿３,１４＿４    定電流源
２１    シリコン基板
２２    絶縁層
【図１】
0004669130.tif 000002
【図２】
0004669130.tif 000003
【図３】
0004669130.tif 000004
【図４】
0004669130.tif 000005
【図５】
0004669130.tif 000006
【図６】
0004669130.tif 000007
【図７】
0004669130.tif 000008
【図８】
0004669130.tif 000009
【図９】
0004669130.tif 000010
【図１０】
0004669130.tif 000011
【図１１】
0004669130.tif 000012