(57)【特許請求の範囲】
【請求項１】
半導体基材上にＳＯＩ素子領域である第１領域と他の領域とを分離する酸化膜を形成する工程と、
半導体基材上の前記第１領域のみに、第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層の上に形成する工程と、
前記第１領域内であり、素子領域周辺の前記第２半導体層および前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、
前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に
支持体形成層を形成する工程と、
前記支持体穴と前記素子周辺とを含む領域を残して、前記支持体形成層，前記第２半導体層および前記第１半導体層を第１のエッチングをすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を第２のエッチングをすることにより、前記第１領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の
一部を取り除く工程と、を含み、
前記第２半導体層は、前記第１半導体層よりも前記第２エッチングにより除去される速度が遅く、前記第１半導体層を形成する工程は、前記半導体基材上の前記酸化膜の無い前記第１領域に前記第１半導体層を第１条件で成膜することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法であって、
前記第１半導体層を形成する工程及び前記第２半導体層を形成する工程は、エピタキシャル成長技術を用いて前記第１半導体層及び前記第２半導体層を成長させることを特徴とする半導体基板の製造方法。
【請求項３】
請求項１又は２に記載の半導体基板の製造方法であって、
前記第１半導体層を形成する工程における前記第１条件は、前記半導体基材の温度を４５０℃に維持するとともに、前記第１領域に前記第１半導体層を３０ｎｍ成膜することを特徴とする半導体基板の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体基板の製造方法であって、
前記第１半導体層を形成する工程の前に、前記半導体基材の結晶性を引き継いで前記第１半導体層を形成すべく前記半導体基材上に第３半導体層を形成する工程を更に有し、
前記第３半導体層を形成する工程は、前記半導体基材が露出している領域のみに前記第３半導体層を第２条件で成膜することを特徴とする半導体基板の製造方法。
【請求項５】
請求項４に記載の半導体基板の製造方法であって、
前記第３半導体層を形成する工程における前記第２条件は、前記半導体基材の温度を６００℃から４５０℃に下げながら、前記第１領域に前記第３半導体層を２０ｎｍ成膜することを特徴とする半導体基板の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体基板の製造方法であって、
前記第２半導体層を形成する工程における成膜条件は、前記半導体基材の温度を４５０℃から６００℃に上げながら、前記第２半導体層を前記第１半導体層上及び前記半導体基材上に１００ｎｍ成膜することを特徴とする半導体基板の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体基板の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
【請求項８】
請求項１に記載の半導体基板の製造方法を行ったあとで、前記第２半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
上記した半導体基板の製造方法は、例えば、非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いて、バルクシリコン基板上にＳＯＩ層を部分的に形成し、更にこのＳＯＩ層にＳＯＩトランジスタを形成する。ＳＯＩ層を部分的に形成することでＳＯＩトランジスタを低コストで形成することが可能となっている。
【０００３】
バルクシリコン基板上にＳＯＩ構造を形成する方法を、図１３を参照しながら説明する。図１３は、半導体基板の製造方法の一部を示す模式断面図である。バルクシリコン基板１０１上にＳＯＩ構造を形成する場合、ＳＯＩ構造の領域とバルク構造の領域との領域を絶縁するためにＬＯＣＯＳ（Local Oxidation Silicon）酸化膜１０４をバルクシリコン基板上に形成することが考えられる。ＬＯＣＯＳ酸化膜１０４は、バルクシリコン基板１０１上に形成された図示しない酸化膜、及び窒化膜をパターニングし、図１３に示すように所望の位置に形成する。その後、窒化膜を除去した後に、ＳＯＩ領域１０２上の酸化膜を除去し、バルクシリコン基板１０１上に、シリコンゲルマニウム（ＳｉＧｅ）層１０５、シリコン（Ｓｉ）層１０６をエピタキシャル成長させる。これにより、ＳＯＩ領域１０２のバルクシリコン基板１０１上には、バルクシリコン基板１０１の結晶性が反映された単結晶のシリコン層（図示しない第１シリコンゲルマニウム層、及び第１シリコン層１０６ａ）が形成される。一方、ＳＯＩ領域１０２以外の領域のバルクシリコン基板１０１上には、多結晶のシリコン層１１２（第２シリコンゲルマニウム層１０５ｂ、第２シリコン層１０６ｂ）が形成される。
【０００４】
次に、第１シリコン層１０６ａを支持するべく支持体１０７を形成するための支持体穴１０７ａを形成する。その上から支持体１０７をつくるための酸化膜を成膜し、素子領域形状を得るように周辺の酸化膜、シリコン層１０６、シリコンゲルマニウム層１０５をドライエッチングする（支持体形成）。そのあと、第１シリコン層１０６ａの下側にある第１シリコンゲルマニウム層をフッ硝酸で選択的にエッチングして除去すると、第１シリコン層１０６ａが支持体１０７に支持され第１シリコン層１０６ａの下に空洞部が形成される。そして、この空洞部にＳｉＯ2などの絶縁層を埋め込むことでバルクシリコン基板１０１と第１シリコン層１０６ａとの間にＢＯＸ（Buried Oxide）層１０８を形成する（ＢＯＸ層形成）。その後、バルクシリコン基板１０１表面を平坦化処理してシリコン層１０６ａを表面に露出させることでバルクシリコン基板１０１上のＳＯＩ領域１０２にＳＯＩ構造が形成される。
【０００５】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＯＩ領域１０２以外の領域に形成された第２シリコンゲルマニウム層１０５ｂは汚染の原因であり、支持体形成及びＢＯＸ層形成を行った後も除去されず、第２シリコンゲルマニウム層１０５ｂは露出した状態で後工程まで残る。これにより、例えば半導体基板を形成するための炉の中がゲルマニウムの雰囲気になってしまい、半導体基板を完成させるまでにゲルマニウムが半導体基板の膜などに付着することにより、リーク電流が発生するなどトランジスタの特性を劣化させるという問題があった。
【０００７】
本発明は、半導体基板に汚染物質が付着することを抑えトランジスタの特性を劣化させることなく製造することができる半導体基板の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、素子領域周辺の前記第２半導体層および前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記第１半導体層を形成する工程は、前記半導体基材上における酸化膜の無い第１領域に前記第１半導体層を第１条件で成膜する。
【０００９】
この方法によれば、半導体基材上における酸化膜が形成されていない第１領域に第１半導体層が選択的に形成される第１条件で成膜するので、素子領域近傍（第１領域の半導体基材上）にある第１半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第１半導体層が残ることを抑えることができる。よって、引き続いて処理を行ったとき、汚染物質が半導体基材上に付着することによる、トランジスタの特性を劣化させることを抑えることができる。例えば、処理を行う炉の中に汚染の原因である汚染物質（第１半導体層）が広がることを抑えることができる。
【００１０】
本発明に係る半導体基板の製造方法では、前記第１半導体層を形成する工程及び前記第２半導体層を形成する工程は、エピタキシャル成長技術を用いて前記第１半導体層及び前記第２半導体層を成長させる。
【００１１】
この方法によれば、エピタキシャル成長技術を用いているので、半導体基材又は半導体基材に形成された膜の結晶を引き継いで、第１半導体層及び第２半導体層を形成することができる。例えば、露出した半導体基材上に、単結晶の第１半導体層及び第２半導体層を形成することができる。
【００１２】
本発明に係る半導体基板の製造方法では、前記第１半導体層を形成する工程における前記第１条件は、前記半導体基材の温度を４５０℃に維持するとともに、前記第１領域に前記第１半導体層を３０ｎｍ成膜する。
【００１３】
この方法によれば、上記した第１条件で成膜することにより、第１領域のみ選択的に第１半導体層を形成することが可能となるので、素子領域近傍にある第１半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第１半導体層が残ることを抑えることができる。
【００１４】
本発明に係る半導体基板の製造方法では、前記第１半導体層を形成する工程の前に、前記半導体基材の結晶性を引き継いで前記第１半導体層を形成すべく前記半導体基材上に第３半導体層を形成する工程を更に有し、前記第３半導体層を形成する工程は、前記半導体基材が露出している領域のみに前記第３半導体層を第２条件で成膜する。
【００１５】
この方法によれば、酸化膜が形成されていない半導体基材が露出している領域（第１領域）のみに第３半導体層が選択的に形成される第２条件で成膜するので、第１半導体層を成膜するとき、半導体基材の結晶性を反映させることができるとともに、第１半導体層を酸化膜のない第３半導体層上のみに成膜させやすくすることができる。これにより、素子領域近傍にある第１半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第１半導体層が残ることを抑えることができる。
【００１６】
本発明に係る半導体基板の製造方法では、前記第３半導体層を形成する工程における前記第２条件は、前記半導体基材の温度を６００℃から４５０℃に下げながら、前記第１領域に前記第３半導体層を２０ｎｍ成膜する。
【００１７】
この方法によれば、上記した第２条件で成膜することにより、第１領域のみ選択的に第３半導体層を形成することが可能となるので、第１半導体層を酸化膜のない第３半導体層上のみに成膜させやすくすることができる。
【００１８】
本発明に係る半導体基板の製造方法では、前記第２半導体層を形成する工程における成膜条件は、前記半導体基材の温度を４５０℃から６００℃に上げながら、前記第２半導体層を前記第１半導体層上及び前記半導体基材上に１００ｎｍ成膜する。
【００１９】
この方法によれば、半導体基材が露出した領域上に素子をつくるための単結晶の第２半導体層を成膜することができる。更に、酸化膜上に多結晶の第２半導体層が成膜されることにより、平坦化処理におけるストッパー層として用いることができる。
【００２０】
本発明に係る半導体基板の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００２１】
この方法によれば、シリコンゲルマニウム層に代えて埋め込み絶縁層を埋め込んだあと、半導体基材上にシリコンゲルマニウムが残ることを抑えることから、引き続く処理工程で、汚染の原因であるシリコンゲルマニウムが半導体基材上に付着することによって半導体基板に悪影響を及ぼすことを抑えることができる。更に、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
【００２２】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとで、前記第２半導体層にトランジスタを形成する工程を有する。
【００２３】
この方法によれば、第１半導体層に代えて埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第１半導体層が残ることが抑えられることから、トランジスタの特性を維持することが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法の実施形態について、図面を参照しながら説明する。
【００２５】
図１〜図１１は、半導体基板の製造方法を示す模式図である。図１〜図１１の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図１〜図１１を参照しながら説明する。なお半導体基板は、ＳＯＩ素子が形成されたＳＯＩ構造とバルク素子が形成されたバルク構造とが混載する構造を形成すべくＳＯＩ素子形成領域とバルク素子形成領域とを有する。以下、半導体基板の製造方法を、ＳＯＩ素子形成領域における形成方法を主に説明する。
【００２６】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に素子分離膜１２を形成する。素子分離膜１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜である。素子分離膜１２は、ＳＯＩ構造のトランジスタが形成される第１領域としてのＳＯＩ素子形成領域１３と、バルク構造のトランジスタが形成されるバルク素子形成領域１４とを電気的に絶縁させるために形成される。まず、シリコン基板１１上全体に、図示しないシリコン酸化膜（ＳｉＯ2）を形成する。次に、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４におけるシリコン基板１１上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４以外のシリコン基板１１を酸化させる。これにより、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４以外の領域のシリコン基板１１上に、素子分離膜１２が形成される。
【００２７】
図２に示す工程では、シリコン基板１１上に、第３半導体層としてのシリコンバッファ（Ｓｉ Ｂｕｆｆｅｒ）層１８を形成する。詳しくは、シリコン基板１１上におけるＳＯＩ素子形成領域１３のみ選択的に、エピタキシャル成長技術を用いてシリコンバッファ層１８を形成する（選択エピタキシャル成長）。なお、選択的に形成する方法として、エピタキシャル成長技術によって成長する膜が所定の膜厚以下であれば酸化膜上に成長されにくい現象を利用する。まず、ＳＯＩ素子形成領域１３におけるシリコン基板１１上のシリコン酸化膜（図示せず）を、フォトリソグラフィ技術を用いて除去する。これにより、ＳＯＩ素子形成領域１３のみ、シリコン基板１１が露出する。
【００２８】
次に、エピタキシャル成長技術を用いて、シリコン基板１１上の全体に、下地層としてのシリコンバッファ層１８をエピタキシャル成長させる。なお、シリコンバッファ層１８は、上記したように、ＳＯＩ素子形成領域１３のみ選択的にエピタキシャル成長させる。このときの第２条件である成膜条件は、シリコン基板１１の表面が酸化膜で覆われていない領域（ＳＯＩ素子形成領域１３）のみに成膜させることが可能な条件であり、例えば、ＳＯＩ素子形成領域１３のシリコン基板１１上に、シリコン基板１１の温度を６００℃から４５０℃に下げながら、Ｓｉ2Ｈ6（ジシラン）のガスを用いて、例えば２０ｎｍ成長させる。これにより、ＳＯＩ素子形成領域１３には、シリコン基板１１の結晶性を引き継いで新たに成長した、単結晶のシリコンバッファ層１８が成長する。一方、ＳＯＩ素子形成領域１３以外の酸化膜で覆われている領域（バルク素子形成領域１４のシリコン基板１１上、素子分離膜１２上）には、シリコンバッファ層１８が形成されない。
【００２９】
図３に示す工程では、シリコンバッファ層１８上に、犠牲層として用いられる第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層１５を形成する。シリコンゲルマニウム層１５もシリコンバッファ層１８と同様に、ＳＯＩ素子形成領域１３のみに、選択的にエピタキシャル成長させて成膜する。このときの第１条件である成膜条件は、シリコン基板１１の表面が酸化膜で覆われていない領域（シリコンバッファ層１８が形成されたＳＯＩ素子形成領域１３）のみに成膜可能な条件であり、例えば、ＳＯＩ素子形成領域１３のシリコンバッファ層１８上に、シリコン基板１１の温度を４５０℃に維持し、Ｓｉ2Ｈ6（ジシラン）及びＧｅＨ4（ゲルマン）のガスを用いて、例えば３０ｎｍ成長させる。これにより、シリコンバッファ層１８上には、シリコンバッファ層１８の結晶性を引き継いで新たに成長した、単結晶のシリコンゲルマニウム層１５が成長する。一方、ＳＯＩ素子形成領域１３以外の酸化膜で覆われている領域には、シリコンゲルマニウム層１５が形成されない。
【００３０】
図４に示す工程では、シリコンゲルマニウム層１５上及び酸化膜で覆われているシリコン基板１１上、つまりシリコン基板１１上全体にＳＯＩ素子をつくるための第２半導体層としてのシリコン（Ｓｉ）層１６を形成する。詳しくは、シリコンバッファ層１８及びシリコンゲルマニウム層１５と同様に、エピタキシャル成長させて成膜する。このときの成膜条件は、例えば、シリコンゲルマニウム層１５上及びシリコン基板１１上に、シリコン基板１１の温度を４５０℃から６００℃に上げながら、Ｓｉ2Ｈ6（ジシラン）のガスを用いて、例えば１００ｎｍ成長させる。これにより、シリコン基板１１の上方全体に亘って、シリコン層１６が成長する。シリコンゲルマニウム層１５上には、シリコンゲルマニウム層１５の結晶性を引き継いで新たに成長した、単結晶の第１シリコン層１６ａが形成される。一方、ＳＯＩ素子形成領域１３以外の酸化膜（素子分離膜１２を含む）上には、多結晶の第２シリコン層１６ｂが形成される。なお、第２シリコン層１６ｂは、後工程で行うＣＭＰ研磨（Chemical Mechanical Polishing：化学的機械研磨）のときのストッパー層として用いられる。また、ＳＯＩ素子形成領域１３に形成された、シリコンバッファ層１８、シリコンゲルマニウム層１５、及び第１シリコン層１６ａを合わせて、単結晶エピタキシャル膜１７と呼ぶ。
【００３１】
以上のような成膜条件により、酸化膜が形成されていないシリコン基板１１（ＳＯＩ素子形成領域１３）上のみ選択的にシリコンバッファ層１８を成長させるので、シリコンバッファ層１８上のみにシリコンゲルマニウム層１５を成長させ易くすることが可能となる。加えて、ＳＯＩ素子形成領域１３以外では必要のないシリコンゲルマニウム層１５を、ＳＯＩ素子形成領域１３以外に成長させないようにすることができる。
【００３２】
図５に示す工程では、単結晶エピタキシャル膜１７に、第１支持体穴２１と、第２支持体穴２２とを形成する。まず、第１支持体穴２１が形成される領域である第１支持体穴形成領域２３と、第２支持体穴２２が形成される領域である第２支持体穴形成領域２４とに相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、第１支持体穴形成領域２３及び第２支持体穴形成領域２４の、第１シリコン層１６ａ、シリコンゲルマニウム層１５、シリコンバッファ層１８、シリコン基板１１の一部を、順にエッチングによって除去する。これにより、単結晶エピタキシャル領域１９に、第１支持体穴２１と第２支持体穴２２とが形成される。
【００３３】
また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、単結晶エピタキシャル膜１７の一側面１７ａと他側面１７ｂとが露出するとともに、シリコン基板１１の表面１１ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が、素子領域２５となる。
【００３４】
図６に示す工程では、シリコン基板１１上の全体に、支持体２６（図７参照）をつくるための支持体形成層である支持体形成膜２７を形成する。支持体形成膜２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜などの支持体形成膜２７を、第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、シリコン層１６を覆うようにシリコン基板１１上全体に形成する。
【００３５】
以上のような支持体形成膜２７を形成することにより、第１支持体穴２１の中に埋め込まれた支持体形成膜２７の一部２７ａと、単結晶エピタキシャル膜１７の一側面１７ａとが密着した状態になっている。一方、第２支持体穴２２の中に埋め込まれた支持体形成膜２７の一部２７ｂと、単結晶エピタキシャル膜１７の他側面１７ｂとが、密着した状態になっている。
【００３６】
図７に示す工程では、支持体２６が形成される領域である支持体形成領域２８以外の支持体形成膜２７の一部を除去する。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７及び第２シリコン層１６ｂの一部を、エッチングにより除去する。
【００３７】
以上により、支持体形成膜２７から支持体２６が形成され、支持体２６の第１側面２６ａ及び第２側面２６ｂ（図７ａ参照）が露出する。また、支持体２６における第３側面２６ｃ及び第４側面２６ｄは、単結晶エピタキシャル膜１７と密着した状態になっている。更に、支持体２６の第１側面２６ａ及び第２側面２６ｂの下側にある単結晶エピタキシャル膜１７の側面は、第１シリコン層１６ａ、シリコンゲルマニウム層１５及びシリコンバッファ層１８が露出した露出面となっている。
【００３８】
図８に示す工程では、支持体２６の下側にあるシリコンゲルマニウム層１５及びシリコンバッファ層１８を、選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７が露出している部分（支持体２６の第１側面２６ａ及び第２側面２６ｂの下側の露出面）からエッチングされる。第１シリコン層１６ａは、シリコンゲルマニウム層１５及びシリコンバッファ層１８よりエッチングの選択比が小さいことから、第１シリコン層１６ａを残してシリコンゲルマニウム層１５及びシリコンバッファ層１８を選択的にエッチングして除去することが可能である。
【００３９】
以上により、シリコン基板１１と第１シリコン層１６ａとの間に、中空の空洞部２９が形成される。また、空洞部２９が形成されたことにより、第１シリコン層１６ａの下側に支えるものがなくなるが、支持体２６の第３側面２６ｃ及び第４側面２６ｄによって、第１シリコン層１６ａを保持（支持）することが可能となっている。
【００４０】
図９に示す工程では、空洞化した空洞部２９に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。なお、上記した熱酸化処理において、シリコン基板１１上に汚染の原因であるゲルマニウムが無いことから、処理を行う炉の中がゲルマニウムの雰囲気になることが抑えられている。
【００４１】
図１０に示す工程では、シリコン基板１１上の必要な部分に酸化膜を埋め込むとともに、シリコン基板上を平坦化する。まず、ＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、第２シリコン層１６ｂをストッパー層として、ＣＭＰ研磨によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２の一部、支持体２６の一部、及び支持体形成膜２７の一部が取り除かれる。なお、上記したＣＭＰ研磨において、シリコン基板１１上に汚染の原因であるゲルマニウムが無いことから、ゲルマニウムによる汚染が発生しにくくなっている。
【００４２】
図１１の工程では、半導体基板４１を完成させる。まず、第１シリコン層１６ａ上の不用な支持体２６の一部、絶縁膜３２の一部、第２シリコン層１６ｂ上の支持体形成膜２７を除去する。これにより、第１シリコン層１６ａの上面１６ｃが露出する。そのあと、第２シリコン層１６ｂを除去する。なお、上記したエッチング処理において、シリコン基板１１上に汚染の原因であるゲルマニウムが無いことから、処理を行う炉の中がゲルマニウムの雰囲気になることが抑えられている。以上により、シリコン基板１１上に第１シリコン層１６ａが絶縁膜３２および埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００４３】
以上のように、この半導体基板４１の製造方法によれば、シリコン基板１１上におけるＳＯＩ素子形成領域１３以外の領域（素子分離膜１２上及びバルク素子形成領域１４上）のみ、シリコンバッファ層１８及びシリコンゲルマニウム層１５が形成されない条件でエピタキシャル成長させる。これにより、埋め込み絶縁層３１を埋め込むべく、シリコン層１６の下側のシリコンゲルマニウム層１５のみをエッチングしたとしても、シリコン基板１１上に汚染の原因であるゲルマニウムが残ることを少なくすることができる。
【００４４】
図１２は、半導体装置の製造方法を示す模式図である。図１２（ａ）は、半導体装置の製造方法を示す模式平面図である。図１２（ｂ）は、同図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。図１２（ｃ）は、同図（ａ）におけるＢ−Ｂ´断面に沿う模式断面図である。以下、半導体装置の製造方法を、図１２を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図１１において説明した半導体基板の製造方法に引き続いて行われる。
【００４５】
図１２に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、第１シリコン層１６ａの表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００４６】
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、リン（Ｐ）、ボロン（Ｂ）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂ（図１２（ｃ）参照）を第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００４７】
そして、ゲート電極５３およびサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域１４にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。
【００４８】
以上のように、半導体装置５１の製造方法によれば、埋め込み絶縁層３１を埋め込むべく第１シリコン層１６ａの下側のシリコンゲルマニウム層１５をエッチングによって除去したあと、シリコン基板１１上に汚染の原因であるゲルマニウムが残る量を少なくすることが可能となるので、引き続き処理を行ったとしても、トランジスタの特性を劣化させることが抑えられる半導体装置５１を提供することができる。
【００４９】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法によれば、以下に示す効果が得られる。
【００５０】
（１）本実施形態によれば、酸化膜が形成されていないシリコン基板１１が露出している領域（ＳＯＩ素子形成領域１３）のみにシリコンバッファ層１８及びシリコンゲルマニウム層１５が選択的に成長するべく条件で成膜するので、第１シリコン層１６ａの下側に形成されたシリコンゲルマニウム層１５に代えて埋め込み絶縁層３１を埋め込むことができるとともに、支持体２６の形成及び埋め込み絶縁層３１を埋め込んだあと、シリコン基板１１上に汚染の原因であるゲルマニウムが残ることを抑えることができる。よって、引き続く工程において、炉の中にゲルマニウムが広がることが抑えられ、ゲルマニウムがシリコン基板１１上に付着することによる、トランジスタの特性を劣化させることを抑えることができる。
【００５１】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００５２】
（変形例１）上記したように、酸化膜が形成されていない領域（ＳＯＩ素子形成領域１３）のみに、シリコンバッファ層１８及びシリコンゲルマニウム層１５が成長する条件で成膜することに代えて、酸化膜上にシリコンゲルマニウム層１５が成長しない程度の膜厚であれば、酸化膜上にシリコンバッファ層１８が成膜されてもよい。
【００５３】
（変形例２）上記したように、空洞部２９に埋め込み絶縁層３１を形成する方法は、熱酸化法に限定されず、例えば、ＣＶＤ法によって形成するようにしてもよい。
【００５４】
（変形例３）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００５５】
（変形例４）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【００５６】
（変形例５）上記したように、エピタキシャル成長させるときに用いるＳｉ2Ｈ6（ジシラン）のガスに代えて、ＳｉＨ4（シラン）やＳｉＨ2Ｃｌ2（ジクロロシラン）のガスを用いるようにしてもよい。
【図面の簡単な説明】
【００５７】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図９】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図１０】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図１１】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図１２】半導体装置の製造方法を示す模式図であり、（ａ）は半導体装置の製造方法を示す模式平面図、（ｂ）は半導体装置の製造方法を示す模式断面図、（ｃ）は半導体装置の製造方法を示す模式断面図。
【図１３】従来の半導体基板の製造方法を示す模式断面図。
【符号の説明】
【００５８】
１１…半導体基材であるシリコン基板、１１ａ…表面、１２…素子分離膜、１３…第１領域としてのＳＯＩ素子形成領域、１４…バルク素子形成領域、１５…第１半導体層であるシリコンゲルマニウム層、１５ａ…第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２半導体層である第１シリコン層、１６ｂ…第２シリコン層、１７…単結晶エピタキシャル膜、１７ａ…一側面、１７ｂ…他側面、１８…第３半導体層としてのシリコンバッファ層、１９…単結晶エピタキシャル領域、２１…第１支持体穴、２２…第２支持体穴、２３…第１支持体穴形成領域、２４…第２支持体穴形成領域、２５…素子領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２６ｃ…第３側面、２６ｄ…第４側面、２７…支持体形成層である支持体形成膜、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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