(57)【特許請求の範囲】
【請求項１】
基準信号を生成する基準発振器と、
高周波信号を発生する電圧制御発振器と、
前記高周波信号を周波数分周して同期信号を出力する可変分周器と、
前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、
前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを備えたフラクショナル−Ｎ方式の位相同期ループ形シンセサイザであって、
外部から入力された、第１の設定データ及び第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分周器へ出力する周波数・位相制御回路をさらに備え、
前記周波数・位相制御回路は、
前記第１の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第１の制御パターンを生成する第１のフラクショナル制御回路と、
前記第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第２の制御パターンを生成する制御パターン生成回路と、
前記第１の制御パターン及び前記第２の制御パターンを合成した制御パターンを前記可変分周器へ出力する合成回路とを有し、
前記制御パターン生成回路は、
前記第２の設定データに基づいて、前記第２の設定データに応じたタイミングでリセット信号を出力するリセット回路と、
前記第２の設定データ及び前記リセット信号に基づいて、前記同期信号、前記基準信号のいずれか一方に同期して前記第２の制御パターンを前記合成回路へ出力する第２のフラクショナル制御回路とを有する
ことを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
【請求項２】
基準信号を生成する基準発振器と、
高周波信号を発生する電圧制御発振器と、
前記高周波信号を周波数分周して同期信号を出力する可変分周器と、
前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、
前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを備えたフラクショナル−Ｎ方式の位相同期ループ形シンセサイザであって、
外部から入力された、第１の設定データ及び第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分周器へ出力する周波数・位相制御回路をさらに備え、
前記周波数・位相制御回路は、
前記第１の設定データ及び前記第２の設定データに基づいて、出力周波数を与える第３の設定データを出力する周波数補正回路と、
前記第３の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第１の制御パターンを生成する第１のフラクショナル制御回路と、
前記第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第２の制御パターンを生成する制御パターン生成回路と、
前記第１の制御パターン及び前記第２の制御パターンを合成した制御パターンを前記可変分周器へ出力する合成回路とを有し、
前記制御パターン生成回路は、
前記第２の設定データに基づいて、前記第２の設定データに応じたタイミングでリセット信号を出力するリセット回路と、
前記第２の設定データ及び前記リセット信号に基づいて、前記同期信号、前記基準信号のいずれか一方に同期して前記第２の制御パターンを前記合成回路へ出力する第２のフラクショナル制御回路とを有する
ことを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
【請求項３】
前記基準発振器の代りに、前記基準信号の周波数を可変できる周波数シンセサイザを備えた
ことを特徴とする請求項１又は２記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
【請求項４】
請求項１から請求項３までのいずれかに記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザと、
前記フラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの出力信号及び外部からの入力信号を周波数混合して周波数混合信号を出力する周波数変換回路と、
前記周波数混合信号から不要な周波数成分を抑圧し、所望の周波数成分を出力するフィルタと
を備えたことを特徴とする周波数変換機能付き移相回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、無線通信装置などに用いられる出力信号の位相可変機能を有するフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ（以下、場合によって、Ｆ−ＰＬＬシンセサイザと略称する）及びこのＦ−ＰＬＬシンセサイザを有する周波数変換機能付き移相回路に関するものである。
【背景技術】
【０００２】
従来のＦ−ＰＬＬシンセサイザについて図２２及び図２３を参照しながら説明する（例えば、特許文献１及び非特許文献１参照）。図２２は、従来のＦ−ＰＬＬシンセサイザの構成を示す図である。また、図２３は、図２２のフラクショナル制御回路の構成を示す図である。【０００３】
図２２において、従来のＦ−ＰＬＬシンセサイザは、基準信号Ｄｒ（ｔ）を生成する基準発振器（ＸＯ）１と、高周波信号Ｄo（ｔ）を発生する電圧制御発振器（ＶＣＯ）４と、高周波信号より同期信号Ｄv（ｔ）を生成する帰還回路５、６と、基準信号と同期信号を入力とする位相比較器（ＰＤ）２と、位相比較器２の出力である位相比較信号Ｄe（ｔ）を入力とし、電圧制御発振器４の制御信号Ｄt（ｔ）を出力するループフィルタ（ＬＦ）３とから構成される。【０００４】
また、帰還回路は、高周波信号を周波数分周し、同期信号を出力する可変分周器（ＦＤ）５と、同期信号に同期して外部からの設定データＮ、Ｋ、Ｍに応じた分周器の制御信号を可変分周器５へ出力するフラクショナル制御回路６とから構成されている。このフラクショナル制御回路６は、図２３に示すように、加算回路１１（１１ａ、１１ｂ、１１ｃ）と、遅延回路１２（１２ａ、１２ｂ）と、１ビット量子化回路１３と、乗算回路１４とから構成される。【０００５】
Ｆ−ＰＬＬシンセサイザでは、分周数の制御信号は、周期性を有し、かつ時間変動しており、１周期内の制御信号の時間平均ｎaveは（Ｎ＋Ｋ／Ｍ）で与えられる。従って、Ｆ−ＰＬＬシンセサイザの出力周波数ｆoは、次の式（１）となる。【０００６】
ｆo＝ｆr・ｎave＝ｆr・（Ｎ＋Ｋ／Ｍ）                          （１）
ここで、ｆrは位相比較周波数、Ｎは可変分周器５の分周数の整数部、Ｋ／Ｍは可変分周器５の分周数の分数部である（例えば、非特許文献１参照）。【０００７】
【特許文献１】特表平０５−５００８９４公報
【非特許文献１】Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ、“Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｉｏｎ  ｉｎ  Ｆｒａｃｔｉｏｎａｌ−Ｎ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｓ”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．２８、Ｎｏ．５、ＭＡＹ．１９９３、ｐｐ．５５３〜５５９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したような従来のＦ−ＰＬＬシンセサイザでは、外部からの設定データＮ、Ｋ、Ｍにより出力周波数は制御可能である。しかし、基準信号に対する出力信号の位相については設定する手段がないため、制御を行うことができないという問題点があった。【０００９】
この発明は、上述のような課題を解決するためになされたもので、その目的は、出力信号の位相制御を行うことができるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路を得るものである。
【課題を解決するための手段】
【００１０】
この発明に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザは、基準信号を生成する基準発振器と、高周波信号を発生する電圧制御発振器と、前記高周波信号を周波数分周して同期信号を出力する可変分周器と、前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを設け、さらに、第１の設定データ及び第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分周器へ出力する周波数・位相制御回路を設け、前記周波数・位相制御回路は、前記第１の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第１の制御パターンを生成する第１のフラクショナル制御回路と、前記第２の設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して第２の制御パターンを生成する制御パターン生成回路と、前記第１の制御パターン及び前記第２の制御パターンを合成した制御パターンを前記可変分周器へ出力する合成回路とを有し、前記制御パターン生成回路は、前記第２の設定データに基づいて、前記第２の設定データに応じたタイミングでリセット信号を出力するリセット回路と、前記第２の設定データ及び前記リセット信号に基づいて、前記同期信号、前記基準信号のいずれか一方に同期して前記第２の制御パターンを前記合成回路へ出力する第２のフラクショナル制御回路とを有するものである。
【発明の効果】
【００１１】
この発明に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザは、出力信号の位相制御を行うことができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの構成を示す図である。
【図２】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの制御開始直後及び位相同期確立後の時間波形を示すタイミングチャートである。
【図３】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの制御開始直後及び位相同期確立後の時間波形を示すタイミングチャートである。
【図４】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの位相同期確立後の出力信号の時間波形を示すタイミングチャートである。
【図５】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの基準信号に対する出力信号の位相量を示すタイミングチャートである。
【図６】この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの他の構成を示す図である。
【図７】この発明の実施例２に係る周波数・位相制御回路の構成を示す図である。
【図８】この発明の実施例２に係る周波数・位相制御回路のアドレスに対するメモリ及びレジスタの出力データの一例を示す図である。
【図９】この発明の実施例３に係る周波数・位相制御回路の構成を示す図である。
【図１０】この発明の実施例３に係る周波数・位相制御回路のアドレスに対するメモリ、位相演算回路及びレジスタの出力データの一例を示す図である。
【図１１】この発明の実施例４に係る周波数・位相制御回路の構成を示す図である。
【図１２】この発明の実施例５に係る周波数・位相制御回路の構成を示す図である。
【図１３】この発明の実施例５に係る周波数・位相制御回路のリセット信号（ＲＳＴ）とｎ（ｔ）の関係を示すタイミングチャートである。
【図１４】この発明の実施例６に係る周波数・位相制御回路の構成を示す図である。
【図１５】この発明の実施例７に係る周波数・位相制御回路の構成を示す図である。
【図１６】この発明の実施例８に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。
【図１７】図１６の制御パターン生成回路のメモリの構成を示す図である。
【図１８】この発明の実施例９に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。
【図１９】この発明の実施例１０に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。
【図２０】この発明の実施例１０に係る周波数・位相制御回路のリセット信号（ＲＳＴ）とｐ（ｔ）の関係を示すタイミングチャートである。
【図２１】この発明の実施例１１に係る周波数変換機能付き移相回路の構成を示す図である。
【図２２】従来のＦ−ＰＬＬシンセサイザの構成を示す図である。
【図２３】図２２のフラクショナル制御回路の構成を示す図である。
【発明を実施するための最良の形態】
【００１３】
この発明の実施例１〜実施例１１について以下説明する。
【実施例１】
【００１４】
この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザについて図１から図６までを参照しながら説明する。図１は、この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの構成を示す図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。【００１５】
図１において、この実施例１に係るＦ−ＰＬＬシンセサイザ１００は、Ｆ−ＰＬＬシンセサイザの出力信号の周波数および位相を制御する周波数・位相制御回路２１と、基準信号を生成する基準発振器（ＸＯ）１と、高周波信号を発生する電圧制御発振器（ＶＣＯ）４と、可変分周器（ＦＤ）５と、基準信号と同期信号を入力する位相比較器（ＰＤ）２と、位相比較器２の出力である位相比較信号を入力とし、電圧制御発振器４の制御信号を出力するループフィルタ（ＬＦ）３とが設けられている。【００１６】
つぎに、この実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの動作について図面を参照しながら説明する。【００１７】
図２及び図３は、この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの制御開始直後及び位相同期確立後の時間波形を示すタイミングチャートである。また、図４は、この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの位相同期確立後の出力信号の時間波形を示すタイミングチャートである。図５は、この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの基準信号に対する出力信号の位相量を示すタイミングチャートである。さらに、図６は、この発明の実施例１に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザの他の構成を示す図である。【００１８】
Ｆ−ＰＬＬシンセサイザ１００の出力周波数を与える設定データＮ、Ｋ、Ｍおよび基準信号に対する位相を与える設定データθは、予め外部から入力される。周波数・位相制御回路２１は、可変分周器５の出力信号に同期して、外部から設定データ（Ｎ、Ｋ、Ｍ、θ）を入力し、設定データに対応した可変分周器５の分周数制御データｎ（ｔ）を可変分周器５に出力する。【００１９】
可変分周器５は、電圧制御発振器４の出力信号を入力し、設定した分周数制御データｎ（ｔ）に応じて周波数分周した信号を同期信号として位相比較器２に、クロック信号として周波数・位相制御回路２１にそれぞれ出力する。【００２０】
位相比較器２は、可変分周器５の出力信号（同期信号）および基準発振器１の出力信号（基準信号）を入力し、位相比較信号をループフィルタ３に出力する。ループフィルタ３は、位相比較器２の位相比較信号を入力し、平滑した位相比較信号を電圧制御発振器４に出力する。電圧制御発振器４では、基準信号と同期信号の周波数が等しくなるように動作し、高周波信号をＦ−ＰＬＬシンセサイザ１００の外部および可変分周器５にそれぞれ出力する。【００２１】
ここで、周波数・位相制御回路２１の動作を説明する。周波数・位相制御回路２１では、設定データＮ、Ｋ、Ｍより、ｎ（ｔ）の１周期の時間平均ｎaveが（Ｎ＋Ｋ／Ｍ）となるｎ（ｔ）のパターンを得る。ここでは、Ｎ＝２、Ｋ＝１、Ｍ＝２とし、ｎ（ｔ）は、２、３、２、３、・・・と２と３を繰り返すパターンと仮定する。【００２２】
図２に、時間（ｔ）＝０におけるｎ（ｔ）のスタートデータが２の場合の時間波形を示す。図２（ａ）に示すように、制御開始直後では、位相比較器２の位相比較信号Ｄe（ｔ）は正の振幅のパルスしかないため、ループフィルタ３の出力信号Ｄt（ｔ）は正の電圧となる。ループフィルタ３のＤＣ利得が十分高い場合、Ｄt（ｔ）がほぼ０となるようにＦ−ＰＬＬシンセサイザ１００は、動作し、位相同期を確立する。【００２３】
図３に、時間（ｔ）＝０におけるｎ（ｔ）のスタートデータが３の場合の時間波形を示す。図３（ａ）に示すように、制御開始直後では、位相比較器２の位相比較信号Ｄe（ｔ）は負の振幅のパルスしかないため、ループフィルタ３の出力信号Ｄt（ｔ）は負の電圧となる。ループフィルタ３のＤＣ利得が十分高い場合、Ｄt（ｔ）がほぼ０となるようにＦ−ＰＬＬシンセサイザ１００は、動作し、位相同期を確立する。【００２４】
制御開始前の電圧制御発振器４のフリーランニング周波数が同じとすると、ｎ（ｔ）のスタートデータによらず、位相同期を確立する時間が同じとなる。図４に、位相同期確立後の時間Ｔoにおける基準信号Ｄr（ｔ）に対する出力信号Ｄo（ｔ）の時間波形を示す。図４では、図２（ｂ）と図３（ｂ）の位相同期確立後の時間波形の比較を行っている。図４より、時間Ｔoにおける出力信号Ｄo（ｔ）の位相が異なっていることが分かる。すなわち、ｎ（ｔ）のスタートデータを制御することで、Ｆ−ＰＬＬシンセサイザ１００の出力信号の位相を制御できる。【００２５】
ここで、基準信号Ｄr（ｔ）に対する出力信号Ｄo（ｔ）の位相量について図５を参照しながら説明する。ここでは、基準信号Ｄr（ｔ）と同期信号Ｄv（ｔ）が同時に立ち上がった場合の位相比較信号Ｄe（ｔ）の矩形波の幅の合計値を求め、この合計値から位相量を計算する。ｎ（ｔ）のパターンをｎ1、ｎ2、ｎ3、・・・とし、１周期でＭ個分データがあるとする。基準信号Ｄr（ｔ）と同期信号Ｄv（ｔ）の立ち上がり時間から位相比較信号Ｄe（ｔ）はもとまる。今回の説明では、基準信号Ｄr（ｔ）が同期信号Ｄv（ｔ）より早く立ち上がる場合には、位相比較信号Ｄe（ｔ）は負の矩形波、逆の場合には、位相比較信号Ｄe（ｔ）は正の矩形波となる。なお、基準信号Ｄr（ｔ）と同期信号Ｄv（ｔ）が同時に立ち上がる場合、幅０の矩形波となる。ｎ（ｔ）のパターンデータｎi後の矩形波の幅Δｔiは、次の式（２）となる。【００２６】
Δｔi＝（ｎ1＋・・・＋ｎi）／ｆo−ｉ・ｎave／ｆo              （２）【００２７】
式（２）より、Ｍ個分のΔｔの合計値Δｔsumは、次の式（３）となる。【００２８】
Δｔsum＝Δｔ1＋・・・＋ΔｔM
＝（Ｍ・ｎ1＋（Ｍ−１）・ｎ2＋・・・ｎM）／ｆo−０．５Ｍ・（Ｍ＋１）・ｎave／ｆo                                              （３）【００２９】
位相同期を確立するには、Δｔsumが、電圧制御発振器４の所望の制御電圧となるΔｔxに収束する必要がある。一般的に、ループフィルタ３のＤＣ利得は十分高いため、Δｔxはほぼ０となる。Δｔsumを０にするためには、各矩形波の幅をｔoffset分ずらす必要がある。このｔoffsetは、次の式（４）で与えられる。【００３０】
ｔoffset＝−Δｔsum／Ｍ                                      （４）【００３１】
基準信号Ｄr（ｔ）に対して同期信号Ｄv（ｔ）をｔoffset分ずらすことでΔｔsumは０に収束し、位相同期が確立される。同期信号Ｄv（ｔ）と出力信号Ｄo（ｔ）は位相同期して動作しているので、基準信号Ｄr（ｔ）に対する出力信号Ｄo（ｔ）の位相は、（２πｆo・ｔoffset）（ｒａｄ）分変化する。【００３２】
ここでは、ｎaveが２．５となるｎ（ｔ）のパターンを２と３を繰り返すものと仮定し、説明を行った。式（１）から式（４）より、ｎaveが同一となるｎ（ｔ）の別データパターン（例えば、１、４、２、３、１、４、２、３、・・・と１、４、２と３を繰り返す）であっても所望の出力周波数（ｆo）を得ることができ、かつ出力信号の位相を制御できる。すなわち、ｎ（ｔ）は、位相設定データ毎にデータの内容とパターン周期が異なっていても、１周期の時間平均が同じであれば、同様の効果を奏する。【００３３】
式（２）から式（４）より、この実施例に係るＦ−ＰＬＬシンセサイザは、基準発振器１の出力信号の周波数（ｆr）に依存しない。よって、図６に示すように、出力する信号の周波数を可変できる周波数シンセサイザ３０であっても同様の効果を奏する。周波数シンセサイザ３０は、ＰＬＬ周波数シンセサイザや直接デジタルシンセサイザなどを組み合わせたものでも良い。【００３４】
なお、上記の説明では、周波数・位相制御回路２１は、可変分周器５の出力信号に同期して動作している。位相同期確立後の可変分周器５の出力信号と基準信号の位相関係は一定となるため、周波数・位相制御回路２１は、基準発振器（ＸＯ）１の基準信号に同期して動作しても、同様の効果を奏する。
【実施例２】
【００３５】
この発明の実施例２に係る周波数・位相制御回路について図７及び図８を参照しながら説明する。図７は、この発明の実施例２に係る周波数・位相制御回路の構成を示す図である。また、図８は、この発明の実施例２に係る周波数・位相制御回路のアドレスに対するメモリ及びレジスタの出力データの一例を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００３６】
図７において、この実施例２に係る周波数・位相制御回路２１は、メモリ２２と、レジスタ２３とが設けられている。【００３７】
上記の実施例１では、可変分周器５の分周数制御データｎ（ｔ）のパターンによって、Ｆ−ＰＬＬシンセサイザ１００の出力信号の位相を制御できることを説明した。この実施例２では、周波数・位相制御回路２１の一手法について説明する。【００３８】
図７に示す周波数・位相制御回路２１は、上述したようにメモリ２２とレジスタ２３とからなる。メモリ２２は、外部から設定データ（Ｎ、Ｋ、Ｍ、θ）をメモリ２２のアドレスとして入力し、アドレスに応じたｎ（ｔ）のパターンｎ’（ｔ）をレジスタ２３に出力する。【００３９】
レジスタ２３は、入力したｎ’（ｔ）をレジスタ２３内に保持し、可変分周器５の出力信号Ｄv（ｔ）に同期して保持したデータをレジスタ２３の番地の最初から可変分周器５にｎ（ｔ）として出力する。そして、レジスタ２３では、最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。【００４０】
図８に示すように、設定データ（Ｎ、Ｋ、Ｍ、θ）に対応したｎ（ｔ）のパターンをメモリ２２にあらかじめ保存しておくことにより、所望周波数の出力信号を生成するとともに、位相制御が可能となる。
【実施例３】
【００４１】
この発明の実施例３に係る周波数・位相制御回路について図９及び図１０を参照しながら説明する。図９は、この発明の実施例３に係る周波数・位相制御回路の構成を示す図である。また、図１０は、この発明の実施例３に係る周波数・位相制御回路のアドレスに対するメモリ、位相演算回路及びレジスタの出力データの一例を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００４２】
図９において、この実施例３に係る周波数・位相制御回路２１は、メモリ２２と、位相演算回路２５と、レジスタ２３とが設けられている。【００４３】
上記の実施例２では、周波数・位相制御回路２１の一手法について説明した。所望周波数の出力信号を生成するとともに、位相制御が可能となるために、設定データ（Ｎ、Ｋ、Ｍ、θ）に対応したｎ（ｔ）のパターンをメモリ２２にあらかじめ保存しておく。しかし、周波数および位相の分解能が高まるとともに、メモリ２２の容量が増加する問題がある。この実施例３では、上記の実施例２よりも、メモリ２２の容量を低減できる一手法について説明する。【００４４】
図９に示す周波数・位相制御回路２１は、上述したように、メモリ２２、位相演算回路２５とレジスタ２３とからなる。メモリ２２は、外部から設定データ（Ｎ、Ｋ、Ｍ）をメモリ２２のアドレスとして入力し、アドレスに応じたｎ（ｔ）のパターンｎ’（ｔ）を位相演算回路２５に出力する。【００４５】
位相演算回路２５は、外部から設定データ（θ）と、メモリ２２からｎ’（ｔ）を入力し、θに対応するｎ（ｔ）をレジスタ２３に出力する。レジスタ２３は、入力したｎ（ｔ）をレジスタ２３内に保持し、可変分周器５の出力信号Ｄv（ｔ）に同期して保持したデータをレジスタ２３の番地の最初から可変分周器５にｎ（ｔ）として出力する。そして、レジスタ２３では、最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。【００４６】
位相演算回路２５では、式（２）から式（４）までを用いて、ｎ’（ｔ）で求まる位相量を計算する。ｎ’（ｔ）のパターンデータ数がＭ個の場合、スタートするデータを変えつつＭ回計算を行い、θに対応するスタートデータｎxを求める。そして、ｎ’（ｔ）のパターンをｎxから始まるパターンに変更したうえで、ｎ（ｔ）として、レジスタ２３に出力する。【００４７】
図１０（ａ）及び（ｂ）に、アドレスに対するメモリ２２の出力データと、位相演算回路２５およびレジスタ２３の出力データの一例を示す。図１０（ａ）に示すように、メモリ２２には、設定データ（Ｎ、Ｋ、Ｍ）に対応したｎ（ｔ）のパターンしか保存しないため、θの分解能が高まってもメモリ２２の容量が増加しない。すなわち、この実施例３に示す周波数・位相制御回路２１のメモリ２２は、上記の実施例２より容量を低減できる。
【実施例４】
【００４８】
この発明の実施例４に係る周波数・位相制御回路について図１１を参照しながら説明する。図１１は、この発明の実施例４に係る周波数・位相制御回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００４９】
上記の実施例２及び実施例３では、周波数・位相制御回路２１の一手法について説明した。これらの手法では、周波数および位相の分解能が高まるとともに、メモリ２２の容量が増加する問題がある。この実施例４では、メモリを用いずに、出力信号の周波数および位相を制御する一手法について説明する。【００５０】
図１１に示す周波数・位相制御回路２１は、フラクショナル制御回路６と、位相演算回路２５と、レジスタ２３とからなる。フラクショナル制御回路６は、外部から設定データ（Ｎ、Ｋ、Ｍ）を入力し、設定データに応じたｎ（ｔ）のパターンｎ’（ｔ）を位相演算回路２５に出力する。【００５１】
位相演算回路２５は、外部から設定データ（θ）とフラクショナル制御回路６からｎ’（ｔ）を入力し、θに対応するｎ（ｔ）をレジスタ２３に出力する。レジスタ２３は、入力したｎ（ｔ）をレジスタ２３内に保持し、可変分周器５の出力信号Ｄv（ｔ）に同期して保持したデータをレジスタ２３の番地の最初から可変分周器５にｎ（ｔ）として出力する。そして、レジスタ２３では、最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。【００５２】
この実施例４で示す周波数・位相制御回路２１では、設定データ（Ｎ、Ｋ、Ｍ）に対応したｎ’（ｔ）のパターンを、メモリを使用せずにフラクショナル制御回路６により生成する。周波数および位相の分解能が高まると、位相演算回路２５の演算量は増加するが、周波数および位相は制御できる。
【実施例５】
【００５３】
この発明の実施例５に係る周波数・位相制御回路について図１２及び図１３を参照しながら説明する。図１２は、この発明の実施例５に係る周波数・位相制御回路の構成を示す図である。また、図１３は、この発明の実施例５に係る周波数・位相制御回路のリセット信号（ＲＳＴ）とｎ（ｔ）の関係を示すタイミングチャートである。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００５４】
上記の実施例２から実施例４まででは、周波数・位相制御回路２１の一手法について説明した。この実施例５では、出力信号の周波数および位相を制御する別の一手法について説明する。【００５５】
図１２に示す周波数・位相制御回路２１は、フラクショナル制御回路６と、リセット回路２９とからなる。リセット回路２９は、外部から設定データθを入力し、θに応じたタイミングでリセット信号（ＲＳＴ）をフラクショナル制御回路６に出力する。【００５６】
フラクショナル制御回路６は、リセット回路２９からリセット信号（ＲＳＴ）、外部から設定データ（Ｎ、Ｋ、Ｍ）を入力し、リセット信号のタイミングに応じて、可変分周器５の出力信号Ｄv（ｔ）に同期して、設定データに応じたｎ（ｔ）を可変分周器５に出力する。【００５７】
図１３（ａ）及び（ｂ）に、リセット信号（ＲＳＴ）とｎ（ｔ）の関係を示す。図１３（ａ）は、時間Ｔ1時のｎ（ｔ）を２とする場合を示し、図１３（ｂ）は、時間Ｔ1時のｎ（ｔ）を３とする場合を示す。ここでは、リセット後のフラクショナル制御回路６は、２、３、２、３、・・・と２と３を繰り返すパターンと仮定する。時間Ｔ1において、ｎ（ｔ）を２から開始する場合、Ｔ1の直前でリセット信号（ＲＳＴ）をフラクショナル制御回路６に入力する。一方、時間Ｔ1において、ｎ（ｔ）を３から開始する場合、ｎ（ｔ）が２となる時間分早めにリセット信号（ＲＳＴ）をフラクショナル制御回路６に入力する。その結果、時間Ｔ1より前にフラクショナル制御回路６が動作を開始し、時間Ｔ1においてｎ（ｔ）は３となる。【００５８】
フラクショナル制御回路６のリセットのタイミングを制御することで、Ｆ−ＰＬＬシンセサイザ１００の出力信号の位相を制御することが可能となる。
【実施例６】
【００５９】
この発明の実施例６に係る周波数・位相制御回路について図１４を参照しながら説明する。図１４は、この発明の実施例６に係る周波数・位相制御回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００６０】
図１４に示す周波数・位相制御回路２１は、フラクショナル制御回路６と、制御パターン生成回路３１と、合成回路３２とから構成される。【００６１】
上記の実施例４及び実施例５では、フラクショナル制御回路６を用いてｎ（ｔ）を生成する手法について説明した。ｎ（ｔ）のパターン長Ｘは、ＫとＭの関数で与えられ、最長はα・Ｍ（αは自然数）となる。αはフラクショナル制御回路６によって異なり、図２３に示すフラクショナル制御回路６ではαは１である。出力信号の位相分解能Δθは２π・３６０／Ｘ（ｒａｄ）となるため、ＫとＭによっては所望のΔθを得ることができない。ここでは、所望のΔθを得られる周波数・位相制御２１の一手法について述べる。【００６２】
制御パターン生成回路３１は、外部から設定データ（θ）を入力し、θに応じた制御パターンｐ（ｔ）を合成回路３２に出力する。フラクショナル制御回路６は、外部から設定データ（Ｎ、Ｋ、Ｍ）を入力し、設定データに応じた制御パターンｎ’（ｔ）を合成回路３２に出力する。合成回路３２では、ｐ（ｔ）とｎ’（ｔ）を加算または減算し、可変分周器５の出力信号Ｄv（ｔ）に同期して、合成後の制御パターンｎ（ｔ）を可変分周器５に出力する。【００６３】
ｐ（ｔ）のパターン長をＹとすると、Ｘによらず所望のΔθが得られるＹは次式を満足する必要がある。【００６４】
Ｙ≧ｉｎｔ（２π・３６０／Δθ）                                （５）【００６５】
合成後のｎ（ｔ）のパターン長Ｚは、ＸとＹの最小公倍数となり、Δθは２π・３６０／Ｚ（ｒａｄ）となる。式（５）を満足するＹのｐ（ｔ）とｎ’（ｔ）を合成することで、ＺはＸより十分長くなり、所望のΔθを得ることができる。【００６６】
なお、合成後のｎ（ｔ）を用いた場合のＦ−ＰＬＬシンセサイザの出力周波数ｆoは次式で与えられる。式（６）と（７）において、ｐaveはｐ（ｔ）の時間平均値である。【００６７】
ｆo＝ｆr・（ｎave＋ｐave）  （ｎ’（ｔ）＋ｐ（ｔ）の場合）    （６）
ｆo＝ｆr・（ｎave−ｐave）  （ｎ’（ｔ）−ｐ（ｔ）の場合）    （７）【００６８】
この実施例６で示す周波数・位相制御回路２１では、制御パターン生成回路３１及び合成回路３２を新たに設けることで、フラクショナル制御回路６の設定データ（Ｎ、Ｋ、Ｍ）に関わらず、所望のΔθを得ることができる。
【実施例７】
【００６９】
この発明の実施例７に係る周波数・位相制御回路について図１５を参照しながら説明する。図１５は、この発明の実施例７に係る周波数・位相制御回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００７０】
式（６）と（７）より、合成したｎ（ｔ）を用いることで、Ｆ−ＰＬＬシンセサイザの出力周波数ｆoは式（１）と比較して、ｆr・（ｐave）分ずれた値となる。ここでは、制御パターンの合成に伴う周波数ずれを補正する一手法について説明する。【００７１】
図１５に示す周波数・位相制御回路２１は、図１４に示す周波数・位相制御回路２１に対して、周波数補正回路３３を付け加えた構成である。周波数補正回路３３は、設定データ（Ｎ、Ｋ、Ｍ）と設定データ（θ）を入力し、ｆr・（ｐave）分周波数補正した設定データ（Ｎ’、Ｋ’、Ｍ’）をフラクショナル制御回路６に出力する。【００７２】
周波数補正した設定データ（Ｎ’、Ｋ’、Ｍ’）は、次の計算式を満足するように設定する。【００７３】
Ｎ’＋Ｋ’／Ｍ’＝Ｎ＋Ｋ／Ｍ−ｐave  （ｎ’（ｔ）＋ｐ（ｔ）の場合）
（８）
Ｎ’＋Ｋ’／Ｍ’＝Ｎ＋Ｋ／Ｍ＋ｐave  （ｎ’（ｔ）−ｐ（ｔ）の場合）
（９）【００７４】
周波数補正した設定データ（Ｎ’、Ｋ’、Ｍ’）を用いてｎ’（ｔ）を生成し、ｐ（ｔ）と合成することで、周波数補正したｎ（ｔ）が得られる。その結果、所望のｆoとΔθが制御可能となる。
【実施例８】
【００７５】
この発明の実施例８に係る周波数・位相制御回路の制御パターン生成回路について図１６及び図１７を参照しながら説明する。図１６は、この発明の実施例７に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００７６】
上記の実施例６及び実施例７では、制御パターン生成回路３１の出力であるｐ（ｔ）をフラクショナル制御回路６の出力であるｎ’（ｔ）と合成することで、所望のΔθが得られることを説明した。この実施例８では、制御パターン生成回路３１の一手法について説明する。【００７７】
図１６に示す制御パターン生成回路３１は、メモリ４１と、レジスタ４２とからなる。メモリ４１は、設定データ（θ）をメモリのアドレスとして入力し、アドレスに応じたパターンｐ（ｔ）をレジスタ４２に出力する。レジスタ４２は、入力したｐ（ｔ）をレジスタ４２内に保持し、可変分周器５の出力信号Ｄv（ｔ）に同期して保持したデータをレジスタの番地の最初から合成回路３２に出力する。そして、レジスタ４２ではデータが保存されている最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。【００７８】
図１７に、アドレスに対するメモリ４１の出力データおよびレジスタの出力データの一例を示す。図１７に示すように、θに対応したｐ（ｔ）のパターンをメモリにあらかじめ保存しておくことにより、任意の位相制御が可能となる。
【実施例９】
【００７９】
この発明の実施例９に係る周波数・位相制御回路の制御パターン生成回路について図１８を参照しながら説明する。図１８は、この発明の実施例９に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００８０】
上記の実施例８では、制御パターン生成回路３１の一手法について述べた。設定データ（θ）に対応したｐ（ｔ）のパターンをメモリ４１にあらかじめ保存しておくが、Δθが高まるとともに、θに対応するｐ（ｔ）のパターン長が長くなるため、メモリ４１の容量が増加する問題がある。ここでは、メモリ４１を用いない制御パターン生成回路３１の一手法について説明する。【００８１】
図１８に示す制御パターン生成回路３１は、フラクショナル制御回路４３と、位相演算回路４４と、レジスタ４２とからなる。フラクショナル制御回４３は、設定データ（θ）を入力し、θに応じた制御パターンｐ’（ｔ）の１周期分のデータを位相演算回路４４に出力する。位相演算回路４４は、θとｐ’（ｔ）を入力し、θに対応するｐ（ｔ）をレジスタ４２に出力する。レジスタ４２は、入力したｐ（ｔ）をレジスタ４２内に保持し、可変分周器５の出力信号Ｄv（ｔ）に同期して保持したデータをレジスタ４２の番地の最初から合成回路３２に出力する。そして、レジスタ４２ではデータが保存されている最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。【００８２】
位相演算回路４４では、式（２）から式（４）までを用いてｐ（ｔ）で求まる位相量を計算する。制御パターンｐ’（ｔ）の１周期分のデータ数がＸ個の場合、ｐ’（ｔ）の開始データを１データずつシフトしつつＸ回計算を行い、θに対応するｐ（ｔ）を求めた上で、レジスタ４２に出力する。【００８３】
この実施例９で示す制御パターン生成回路３１では、θに対応したｐ’（ｔ）をフラクショナル制御回路４３により生成する。位相の分解能が高まると、位相演算回路４４の演算量は増加するが、メモリを使用せずに位相を制御することができる。
【実施例１０】
【００８４】
この発明の実施例１０に係る周波数・位相制御回路の制御パターン生成回路について図１９及び図２０を参照しながら説明する。図１９は、この発明の実施例１０に係る周波数・位相制御回路の制御パターン生成回路の構成を示す図である。なお、周波数・位相制御回路以外の構成は、上記実施例１と同様である。【００８５】
上記の実施例８及び実施例９では、レジスタを用いた制御パターン生成回路３１の手法について述べた。θに対応したｐ（ｔ）のパターンをレジスタに一時保存しておき、クロック信号に同期して出力する。しかし、位相の分解能が高まるとともに、レジスタの容量が増加する問題がある。ここでは、レジスタを用いない制御パターン生成回路３１の一手法について説明する。【００８６】
図１９に示す制御パターン生成回路３１は、フラクショナル制御回路４３と、リセット回路４５とからなる。リセット回路４５は、クロック信号に同期して、θを入力し、θに応じたタイミングでリセット信号（ＲＳＴ）をフラクショナル制御回路４３に出力する。フラクショナル制御回路４３は、ＲＳＴとθを入力し、ＲＳＴのタイミングに応じて、可変分周器５の出力信号Ｄv（ｔ）に同期して、ｐ（ｔ）を合成回路３２に出力する。【００８７】
図２０は、リセット信号（ＲＳＴ）とｐ（ｔ）の関係を示す。図２０（ａ）は、時間Ｔ1時のｐ（ｔ）を２とする場合を示し、図２０（ｂ）は、時間Ｔ1時のｐ（ｔ）を３とする場合を示す。ここでは、リセット後のフラクショナル制御回路４３は、２、３、２、３、．．．と、２と３を繰り返すパターンと仮定する。時間Ｔ1において、ｐ（ｔ）を２から開始する場合、Ｔ1のタイミングでＲＳＴをフラクショナル制御回路４３に入力する。一方、Ｔ1において、ｐ（ｔ）を３から開始する場合、Ｔ1に対して１クロック分早くＲＳＴをフラクショナル制御回路４３に入力する。Ｔ1に対して１クロック分早い時間において、ｐ（ｔ）は２が出力される。結果、Ｔ1においてｐ（ｔ）は３となる。このようにフラクショナル制御回路のリセットのタイミングを変更することで、レジスタを用いずに、フラクショナル制御回路から出力するｐ（ｔ）を制御することが可能となる。
【実施例１１】
【００８８】
この発明の実施例１１に係る周波数変換機能付き移相回路について図２１を参照しながら説明する。図２１は、この発明の実施例１１に係る周波数変換機能付き移相回路の構成を示す図である。【００８９】
図２１において、この実施例１１に係る周波数変換機能付き移相回路２００は、Ｆ−ＰＬＬシンセサイザ１００と、周波数変換回路２６と、帯域通過フィルタ２７とが設けられている。【００９０】
この実施例１１では、上記の実施例１から実施例１０までに示したＦ−ＰＬＬシンセサイザ１００を用いて周波数変換機能付き移相回路２００を実現する一手法について説明する。【００９１】
図２１に示す周波数変換機能付き移相回路２００は、上述したように、Ｆ−ＰＬＬシンセサイザ１００と、周波数変換回路２６と、帯域通過フィルタ２７からなる。Ｆ−ＰＬＬシンセサイザ１００は、外部から設定データ（Ｎ、Ｋ、Ｍ、θ）を入力し、出力信号（周波数ｆo）を周波数変換回路２６のＬＯ端子に出力する。【００９２】
周波数変換回路２６は、外部から信号（周波数ｆif）およびＦ−ＰＬＬシンセサイザ１００から信号（周波数ｆo）を入力し、周波数混合した信号を帯域通過フィルタ２７に出力する。帯域通過フィルタ２７は、周波数変換回路２６の出力信号を入力し、不要な周波数成分を抑圧し、所望の周波数成分を外部に出力する。【００９３】
周波数変換機能付き移相回路２００の入力信号Ｄif（ｔ）およびＦ−ＰＬＬシンセサイザ１００の出力信号Ｄo（ｔ）を次の式（１０）及び（１１）で表す。【００９４】
Ｄif（ｔ）＝ｓｉｎ（２πｆifｔ＋θif）                          （１０）
Ｄo（ｔ）＝ｓｉｎ（２πｆoｔ＋θo）                          （１１）
ここで、θifはＤif（ｔ）の初期位相、θoはＤo（ｔ）の位相である。【００９５】
式（１０）と式（１１）より、周波数変換回路２６の出力信号Ｄmix（ｔ）は、次の式（１２）となる。ここでは、周波数変換回路２６を理想乗算器と仮定する。【００９６】
Ｄmix（ｔ）＝Ｄif（ｔ）・Ｄo（ｔ）
＝ｓｉｎ（２πｆifｔ＋θif）・ｓｉｎ（２πｆoｔ＋θo）
＝０．５・（ｃｏｓ（２πｆoｔ＋θo−２πｆifｔ−θif）
−ｃｏｓ（２πｆoｔ＋θo＋２πｆifｔ＋θif））      （１２）【００９７】
ここでは、帯域通過フィルタ２７の通過周波数を上限側波とする。式（１２）より、周波数変換機能付き移相回路２００の出力信号Ｄrf（ｔ）は、次の式（１３）となる。ここでは、周波数変換回路２６を理想乗算器と仮定する。【００９８】
Ｄrf（ｔ）＝−ｃｏｓ（２πｆoｔ＋θo＋２πｆifｔ）＋θif
＝−ｃｏｓ（２πｆrfｔ＋θrf）                    （１３）【００９９】
式（１３）に示すように、周波数変換機能付き移相回路２００を用いることで、入力信号の周波数をｆifからｆrf（＝ｆo＋ｆif）に変換し、かつ位相θifからθrf（＝θo＋θif）に変更できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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