(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ゲートが正電圧時のノイズ抑制の為のコンデンサとＮ型ＭＯＳＦＥＴとを直列接続したものと、ゲートが負電圧時のノイズ抑制の為のコンデンサとＰ型ＭＯＳＦＥＴとを直列接続したものとを前記ＭＯＳＦＥＴのソース側が前記絶縁ゲート型半導体素子のエミッタに接続されるようにゲート・エミッタ間に接続し、各々のＭＯＳＦＥＴの制御のために前記絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とするゲートノイズ抑制回路。
【請求項２】
絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ノイズ抑制の為のコンデンサとそのコンデンサに比べて容量の小さいコンデンサとを直列に接続したものを前記絶縁ゲート型半導体素子のゲート・エミッタ間に接続し、前記容量の小さいコンデンサにＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとをソース端子が前記絶縁ゲート型半導体素子のエミッタに接続されるように並列に接続し、各々のＭＯＳＦＥＴの制御のために前記絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とするゲートノイズ抑制回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴ等の絶縁ゲート型半導体素子を駆動する回路において、絶縁ゲート型半導体素子がスイッチングを行ったときに、ゲート配線のインダクタンスやゲート・エミッタ間の入力容量によりゲートに発生するゲートノイズを抑制するためのゲートノイズ抑制回路に関する。
【０００２】
【従来の技術】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲート容量のキャパシタンスを充電・放電する電流がオンオフ切り替え時に瞬間流れるが、定常時は、ゲート電流は流れない。従って、ゲートパワーは，非常に小さくできること、またＭＯＳ構造特有の高速動作が可能であることから、近年ではこの種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ−１ｋＡ級）の絶縁ゲート型半導体素子が開発されて電力変換装置へ応用され始めている。
【０００３】
絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、ゲート・エミッタ間のそれぞれのキャパシタンスが大きくなってくる。
【０００４】
図７は、従来の絶縁ゲート型半導体素子を駆動する回路のゲート周りを示す図である。絶縁ゲート型半導体素子３のゲート（制御極）Ｇは、ゲート抵抗２を介してゲート駆動回路１に接続される。
【０００５】
図９は、絶縁ゲート型半導体素子を使用してインバータ回路を構成した時の１相分の回路である。図１０は、図７で示すゲート回路により図９に示すＰＷＭインバータを動作させた時の上下アーム（Ｕ，Ｖ）のゲート電圧波形（Ｖｇｅ）と、絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）とを示したものである。
【０００６】
ターンオン・ターンオフ時には、ゲート・エミッタ間のキャパシタンスの容量特性によりミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間のキャパシタンス容量は、コレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ間キャパシタンス容量が増加することにある。
【０００７】
ＰＷＭインバータでは負荷電流をより正弦波にするため、そのスイッチング周波数を高くすることが望まれるが、上記ミラー時間により最小オン時間やデッドタイムの制約がでるため上限周波数が制限されてしまうことになる。ミラー時間短縮のためにはゲート抵抗を小さくすればよいが、絶縁ゲート型半導体素子のスイッチング特性も早くなりターンオン時には急峻な電流の立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり（ｄＶ／ｄｔ）により素子を破損する場合がある。
【０００８】
図１０に示すように、ターンオン・ターンオフ時には，図９の上下アーム（Ｕ，Ｖ）のゲート信号は、デッドタイムＴ０を設け上下短絡を防止している。しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンすると、各端子間のキャパシタンスの分担により、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によりゲート・エミッタ間の電圧が正方向に持ち上がるという現象（図１０のＡ部）が確認されている。これを防止するために、図８のように、ノイズ抑制コンデンサＣ５をゲート・エミッタ間に設けることが有効であるが、コンデンサＣ５を設けると絶縁ゲート型半導体素子３のスイッチング時間が遅くなるため、スイッチング損失が増加する問題が発生する。
【０００９】
【発明が解決しようとする課題】
高電圧・大電流の絶縁ゲート型半導体素子を使用したインバータ回路において、スイッチング時間を遅くさせずに、対アームの絶縁ゲート型半導体素子のターンオンによるｄＶ／ｄｔによりゲート・エミッタ間の電圧が正方向に持ち上がる現象を解決することが望まれる。
【００１０】
本発明は，上記問題に鑑みてなされたものであり、その目的とするところは、絶縁ゲート型半導体素子の高周波動作を活かすことができ、例えばインバータ等の電力変換装置を安定に駆動する信頼性の高いゲート駆動を行なうための、スイッチングが遅くならず、スイッチング損失を増大させないゲートノイズ抑制回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ゲートが正電圧時のノイズ抑制の為のコンデンサとＮ型ＭＯＳＦＥＴとを直列接続したものと、ゲートが負電圧時のノイズ抑制の為のコンデンサとＰ型ＭＯＳＦＥＴとを直列接続したものとをＭＯＳＦＥＴのソース側が絶縁ゲート型半導体素子のエミッタに接続されるようにゲート・エミッタ間に接続し、各々のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とする。
【００１２】
即ち、請求項１記載の発明は、ゲートが正電圧時に発生するノイズを抑制させるためのコンデンサとＮ型ＭＯＳＦＥＴとを直列接続したものをゲート・エミッタ間に接続する。このＮ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点にＮ型ＭＯＳＦＥＴのゲートを接続している。この分圧抵抗の値で、Ｎ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミラー電圧より高い電圧で動作するようにする。それにより、絶縁ゲート型半導体素子のゲート電圧が正電圧時には、ミラー時間内にノイズ抑制用のコンデンサが含まれない。
【００１３】
また、ゲートが負電圧時に発生するノイズを抑制させるためのコンデンサとＰ型ＭＯＳＦＥＴを直列接続したものをゲート・エミッタ間に接続する。このＰ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点にＰ型ＭＯＳＦＥＴのゲートを接続している。この分圧抵抗の値で、Ｐ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミラー電圧より低い電圧で動作するようにする。それにより、絶縁ゲート型半導体素子のゲート電圧が負電圧時には、ミラー時間内にノイズ抑制用のコンデンサが含まれない。
【００１４】
このように、ゲート電圧がミラー電圧付近でノイズ抑制用のコンデンサが動作しないように構成したものである。従って、絶縁ゲート型半導体素子のスイッチングが遅くならず、スイッチング損失を増大させることがない。
【００１５】
次に、請求項２の発明は、絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ノイズ抑制の為のコンデンサとそのコンデンサに比べて容量の小さいコンデンサとを直列に接続したものを絶縁ゲート型半導体素子のゲート・エミッタ間に接続し、容量の小さいコンデンサにＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとをソース端子が絶縁ゲート型半導体素子のエミッタに接続されるように並列に接続し、各々のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とする。
【００１６】
即ち、請求項２記載の発明は、このような接続として、各々のＭＯＳＦＥＴの制御電圧を、ゲート電圧がミラー電圧付近では両ＭＯＳＦＥＴ共に動作しないような電圧とし、絶縁ゲート型半導体素子のゲート・エミッタ間のキャパシタンス容量が小さくなる構成にしたものである。従って、絶縁ゲート型半導体素子のスイッチングが遅くならず、スイッチング損失を増大させることがない。
【００１７】
【発明の実態の形態】
以下、本発明の実施形態を図により詳細に説明する。
【００１８】
（第1の実施形態）
図1に、本発明の第1の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の回路構成を示す。
【００１９】
図１に示すように、本実施形態は、絶縁ゲート型半導体素子３のゲートＧに、ゲート抵抗２を介してゲート駆動回路１が接続されたインバータ装置において、絶縁ゲート型半導体素子３のゲートＧとエミッタＥとの間にゲートノイズ抑制回路４を接続して構成されている。ゲートノイズ抑制回路４は、ゲートＧが正電圧時のノイズ抑制の為のコンデンサＣ１とＮ型ＭＯＳＦＥＴ  Ｍ１とを直列接続したものと、ゲートＧが負電圧時のノイズ抑制の為のコンデンサＣ２とＰ型ＭＯＳＦＥＴ  Ｍ２を直列接続したものを、ＭＯＳＦＥＴのソース側が絶縁ゲート型半導体素子３のエミッタＥに接続されるようにゲート・エミッタ間に接続し、Ｎ型ＭＯＳＦＥＴ  Ｍ１の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ１と抵抗Ｒ２とを直列接続した中点にＮ型ＭＯＳＦＥＴ  Ｍ１のゲートを接続し、Ｐ型ＭＯＳＦＥＴ  Ｍ２の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ３と抵抗Ｒ４とを直列接続した中点にＰ型ＭＯＳＦＥＴ  Ｍ２のゲートを接続した構成になっている。
【００２０】
本実施形態の動作について図２および図３により説明する。図２は、本実施形態の動作を示すタイムチャートであり、図３（ａ），（ｂ），（ｃ）はそれぞれ図２の（ａ）区間，（ｂ）区間，（ｃ）区間のゲートノイズ抑制回路４の動作状態を説明するための図である。
【００２１】
例えば、絶縁ゲート型半導体素子３のゲートＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった時に、Ｎ型ＭＯＳＦＥＴ  Ｍ１の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば１０Ｖの時に動作するように抵抗Ｒ１と抵抗Ｒ２を設定すれば、絶縁ゲート型半導体素子３のターンオンスイッチングが終わるまでノイズ抑制の為のコンデンサＣ１が動作しない為スイッチングが遅くならず、絶縁ゲート型半導体素子３のオン時にゲートノイズが抑制され、誤オフが抑制できる。この絶縁ゲート型半導体素子３のオン時、即ち図２の（ｃ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図３（ｃ）に示す。図３（ｃ）に示すように、絶縁ゲート型半導体素子３のオン時、Ｎ型ＭＯＳＦＥＴ  Ｍ１がオン状態となりノイズ抑制の為のコンデンサＣ１が動作している。
【００２２】
また、Ｐ型ＭＯＳＦＥＴ  Ｍ２の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば−１０Ｖの時に動作するように抵抗Ｒ３と抵抗Ｒ４を設定すれば、絶縁ゲート型半導体素子３のターンオフスイッチングが終わるまでノイズ抑制の為のコンデンサＣ２が動作しない為スイッチングが遅くならず、絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑制され、誤オンを抑制できる。この絶縁ゲート型半導体素子３のオフ時、即ち図２の（ａ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図３（ａ）に示す。図３（ａ）に示すように、絶縁ゲート型半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴ  Ｍ２がオン状態となりノイズ抑制の為のコンデンサＣ２が動作している。
【００２３】
また、ターンオン・ターンオフのスイッチングを行っている図２の（ｂ）区間では、図３（ｂ）に示すように、ノイズ抑制のためのコンデンサＣ１とＣ２は、オフ状態のＭＯＳＦＥＴ  Ｍ１，Ｍ２により動作しない為スイッチングが遅くなることが無い。
【００２４】
以上説明したように、本実施形態によれば、スイッチングが遅くならず、スイッチング損失を増大させることがない。
【００２５】
（第２の実施形態）
図４に、本発明の第２の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の回路構成を示す。
【００２６】
図４に示すように、本実施形態は、絶縁ゲート型半導体素子３のゲートＧに、ゲート抵抗２を介してゲート駆動回路１が接続されたインバータ装置において、絶縁ゲート型半導体素子３のゲートＧとエミッタＥとの間にゲートノイズ抑制回路４を接続して構成されている。ゲートノイズ抑制回路４は、ノイズ抑制の為のコンデンサＣ３とコンデンサＣ３に比べて容量が小さいコンデンサＣ４とを直列に接続したものを、絶縁ゲート型半導体素子３のゲート・エミッタ間に並列に接続し、そのコンデンサＣ４にＮ型ＭＯＳＦＥＴ  Ｍ３とＰ型ＭＯＳＦＥＴ  Ｍ４とをソースが絶縁ゲート型半導体素子３のエミッタＥに接続するように並列に接続する。そして、Ｎ型ＭＯＳＦＥＴ  Ｍ３の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ５と抵抗Ｒ６とを直列接続した中点にＮ型ＭＯＳＦＥＴ  Ｍ３のゲートを接続し、Ｐ型ＭＯＳＦＥＴ  Ｍ４の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ７と抵抗Ｒ８とを直列接続した中点にＰ型ＭＯＳＦＥＴ  Ｍ４のゲートを接続した構成になっている。
【００２７】
本実施形態の動作について図５および図６により説明する。図５は、本実施形態の動作を示すタイムチャートであり、図６（ａ），（ｂ），（ｃ）はそれぞれ図５の（ａ）区間，（ｂ）区間，（ｃ）区間のゲートノイズ抑制回路４の動作状態を説明するための図である。
【００２８】
例えば、絶縁ゲート型半導体素子３のゲートＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった時に、Ｎ型ＭＯＳＦＥＴ  Ｍ３の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば１０Ｖの時に動作するように抵抗Ｒ５と抵抗Ｒ６を設定すれば、絶縁ゲート型半導体素子３のターンオンスイッチングが終わるまでノイズ抑制の為のコンデンサＣ３とコンデンサＣ４が直列に接続されるため、キャパシタンスが小さくなりスイッチングが遅くならず、絶縁ゲート型半導体素子３のオン時にゲートノイズが抑制され、誤オフが抑制できる。この絶縁ゲート型半導体素子３のオン時、即ち図５の（ｃ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図６（ｃ）に示す。図６（ｃ）に示すように、絶縁ゲート型半導体素子３がオン時、Ｎ型ＭＯＳＦＥＴ  Ｍ３がオン状態となりノイズ抑制の為のコンデンサＣ３が動作している。
【００２９】
また、Ｐ型ＭＯＳＦＥＴ  Ｍ４の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば−１０Ｖの時に動作するように抵抗Ｒ７と抵抗Ｒ８を設定すれば、絶縁ゲート型半導体素子３のターンオフスイッチングが終わるまでノイズ抑制の為のコンデンサＣ３とコンデンサＣ４が直列に接続されるため、キャパシタンスが小さくなりスイッチングが遅くならず、絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑制されるために、誤オンを抑制できる。この絶縁ゲート型半導体素子３のオフ時、即ち図５の（ａ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図６（ａ）に示す。図６（ａ）に示すように、絶縁ゲート型半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴ  Ｍ４がオン状態となりノイズ抑制の為のコンデンサＣ３が動作している。
【００３０】
また、ターンオン・ターンオフのスイッチングを行っている（ｂ）区間では、図６（ｂ）に示すように、ノイズ抑制のためのコンデンサＣ３とコンデンサＣ４が直列に接続され、キャパシタンス容量の小さいＣ４に近い値になる為スイッチングが遅くなることが無い。この時のキャパシタンス容量Ｃ４は、絶縁ゲート型半導体素子３のゲート・エミッタ間容量（Ｃｇｅ＝入力容量）と同等程度以下にする必要がある。
【００３１】
以上説明したように、本実施形態によれば、スイッチングが遅くならず、スイッチング損失を増大させることがない。
【００３２】
【発明の効果】
以上述べたように、本発明によれば、絶縁ゲート型半導体素子を駆動する回路、例えばＰＷＭインバータ等の電力変換装置において、対アームが動作した時のｄＶ／ｄｔ等のゲートノイズによるゲートの誤動作などを抑制でき、かつスイッチングが遅くならず、スイッチング損失を増大させないゲートノイズ抑制回路を提供できる。
【図面の簡単な説明】
【図１】  本発明の第1の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の構成を示す回路図。
【図２】  本発明の第1の実施形態の動作を示すタイムチャート。
【図３】  本発明の第1の実施形態におけるゲートノイズ抑制回路の動作状態を説明するための図。
【図４】  本発明の第２の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の構成を示す回路図。
【図５】  本発明の第２の実施形態の動作を示すタイムチャート。
【図６】  本発明の第２の実施形態におけるゲートノイズ抑制回路の動作状態を説明するための図。
【図７】  従来の絶縁ゲート型半導体素子を駆動する回路のゲート周りを示す回路図。
【図８】  従来の絶縁ゲート型半導体素子を駆動する回路のノイズ抑制コンデンサを含むゲート周りを示す回路図。
【図９】  従来の一般的なインバータ回路の１相分の構成を示す回路図。
【図１０】  図７に示した回路で図９に示したインバータ回路を駆動した時の動作を示すタイムチャート。
【符号の説明】
１…ゲート駆動回路
２…ゲート抵抗
３…絶縁ゲート型半導体
４…ダイオード
Ｃ１〜Ｃ４…コンデンサ
Ｃ５…ゲートノイズ抑制コンデンサ
Ｒ１〜Ｒ８…抵抗
Ｍ１，Ｍ３…Ｎ型ＭＯＳＦＥＴ
Ｍ２，Ｍ４…Ｐ型ＭＯＳＦＥＴ
【図１】
0004722341.tif 000002
【図２】
0004722341.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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