(57)【特許請求の範囲】
【請求項１】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
複数の第１の薄膜トランジスタからなる複数の半導体素子と、
複数の第２の薄膜トランジスタからなり、識別用のＲＯＭとして用いる複数のメモリ素子と、を有し、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されており、
前記第２の薄膜トランジスタの活性層は、半導体膜のうち、位置と大きさがランダムな微結晶を有する第２の領域を用いており、
前記第１の薄膜トランジスタの活性層は、前記半導体膜のうち、前記微結晶よりも粒径の大きい結晶粒を有し、前記第２の領域よりも結晶性の高い第１の領域を用いていることを特徴とする半導体装置。
【請求項２】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
識別用のＲＯＭとして用いる複数のメモリ素子と、
マイクロプロセッサと、
接続端子と、
前記アンテナによって前記接続端子に入力された交流の信号から電源電圧を生成する第１の回路と、
前記交流の信号を復調して信号を形成する第２の回路と、
前記信号によって前記複数のメモリ素子から読み出されたデータに従いスイッチを制御することで、前記アンテナにかかる負荷を変調する第３の回路と、を有し、
前記複数のメモリ素子に用いられている複数の第２の薄膜トランジスタの活性層は、半導体膜のうち、位置と大きさがランダムな微結晶を有する第２の領域を用いており、
前記マイクロプロセッサ及び前記第１の回路乃至前記第３の回路に用いられている複数の第１の薄膜トランジスタの活性層は、前記半導体膜のうち、前記微結晶よりも粒径の大きい結晶粒を有し、前記第２の領域よりも結晶性の高い第１の領域を用いており、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
複数の第１の薄膜トランジスタからなる複数の半導体素子と、
複数の第２の薄膜トランジスタからなり、識別用のＲＯＭとして用いる複数のメモリ素子と、を有し、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されており、
前記第１の薄膜トランジスタの活性層は、半導体膜のうち、第１の領域を用いており、
前記第２の薄膜トランジスタの活性層は、前記半導体膜のうち、前記第１の領域とは異なる第２の領域を用いており、
前記第１の領域は、一方向に向かって連続的に成長した結晶粒を含んでおり、
前記第２の領域は、前記第２の薄膜トランジスタのチャネル長の２分の１以上、前記チャネル長の３倍以下の範囲の粒径を有する結晶粒を含んでいることを特徴とする半導体装置。
【請求項４】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
識別用のＲＯＭとして用いる複数のメモリ素子と、
マイクロプロセッサと、
接続端子と、
前記アンテナによって前記接続端子に入力された交流の信号から電源電圧を生成する第１の回路と、
前記交流の信号を復調して信号を形成する第２の回路と、
前記信号によって前記複数のメモリ素子から読み出されたデータに従いスイッチを制御することで、前記アンテナにかかる負荷を変調する第３の回路と、を有し、
前記マイクロプロセッサ及び前記第１の回路乃至前記第３の回路に用いられている複数の第１の薄膜トランジスタの活性層は、半導体膜のうち、第１の領域を用いており、
前記複数のメモリ素子に用いられている複数の第２の薄膜トランジスタの活性層は、前記半導体膜のうち、前記第１の領域とは異なる第２の領域を用いており、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されており、
前記第１の領域は、一方向に向かって連続的に成長した結晶粒を含んでおり、
前記第２の領域は、前記第２の薄膜トランジスタのチャネル長の２分の１以上、前記チャネル長の３倍以下の範囲の粒径を有する結晶粒を含んでいることを特徴とする半導体装置。
【請求項５】
請求項３または請求項４において、
前記第１の薄膜トランジスタが有する活性層は、キャリアの移動する方向と前記一方向とが一致するようにレイアウトされていることを特徴とする半導体装置。
【請求項６】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
複数の第１の薄膜トランジスタからなる複数の半導体素子と、
複数の第２の薄膜トランジスタからなり、識別用のＲＯＭとして用いる複数のメモリ素子と、を有し、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されており、
前記第２の薄膜トランジスタの活性層は、連続発振のレーザにより結晶化された半導体膜のうち、位置と大きさがランダムな微結晶を有する第２の領域を用いており、
前記第１の薄膜トランジスタの活性層は、前記半導体膜のうち、前記微結晶よりも粒径の大きい結晶粒を有し、前記第２の領域よりも結晶性の高い第１の領域を用いていることを特徴とする半導体装置。
【請求項７】
集積回路と、前記集積回路に電気的に接続されたアンテナと、を有し、
前記集積回路は、
識別用のＲＯＭとして用いる複数のメモリ素子と、
マイクロプロセッサと、
接続端子と、
前記アンテナによって前記接続端子に入力された交流の信号から電源電圧を生成する第１の回路と、
前記交流の信号を復調して信号を形成する第２の回路と、
前記信号によって前記複数のメモリ素子から読み出されたデータに従いスイッチを制御することで、前記アンテナにかかる負荷を変調する第３の回路と、を有し、
前記複数のメモリ素子に用いられている複数の第２の薄膜トランジスタの活性層は、連続発振のレーザにより結晶化された半導体膜のうち、位置と大きさがランダムな微結晶を有する第２の領域を用いており、
前記マイクロプロセッサ及び前記第１の回路乃至前記第３の回路に用いられている複数の第１の薄膜トランジスタの活性層は、前記半導体膜のうち、前記微結晶よりも粒径の大きい結晶粒を有し、前記第２の領域よりも結晶性の高い第１の領域を用いており、
前記第２の薄膜トランジスタが有するソース領域またはドレイン領域のいずれか一方は、前記第２の薄膜トランジスタが有するゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６または請求項７において、
前記第１の領域は、レーザ光の走査方向に向かって連続的に成長した前記結晶粒を含んでいることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１の薄膜トランジスタが有する活性層は、キャリアの移動する方向と前記走査方向とが一致するようにレイアウトされていることを特徴とする半導体装置。
【請求項１０】
請求項６乃至請求項９のいずれか１項において、
前記第２の領域は、前記第２の薄膜トランジスタのチャネル長の２分の１以上、前記チャネル長の３倍以下の範囲の粒径を有する前記微結晶を含んでいることを特徴とする半導体装置。
【請求項１１】
請求項２、４又は７のいずれか１項において、
前記第１の回路乃至前記第３の回路、及び前記マイクロプロセッサは、交互に形成される前記第１の領域と前記第２の領域のうち、前記第１の領域に設けられ、前記第２の領域を跨る配線により電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項２、４、７又は１１のいずれか１項において、
前記複数のメモリ素子のうち、隣り合うメモリセル間の電圧の比較によりデータを決定することを特徴とする半導体装置。
【請求項１３】
基板上に半導体膜を形成し、
前記半導体膜にレーザ光を一方向に照射して当該半導体膜に第１の領域及び当該第１の領域より結晶性の低い第２の領域を形成し、
前記第１の領域を用いて第１の薄膜トランジスタの活性層を形成し、前記第１の薄膜トランジスタを有する集積回路を形成し、
前記第２の領域を用いて第２の薄膜トランジスタの活性層を形成し、前記第２の薄膜トランジスタを有する識別用のＲＯＭとして用いるメモリ素子を形成し、
前記集積回路に電気的に接続するアンテナを形成することを特徴とする半導体装置の作製方法。
【請求項１４】
基板上に半導体膜を形成し、
前記半導体膜にレーザ光を一方向に照射して当該半導体膜に第１の領域及び当該第１の領域より結晶性の低い第２の領域を形成し、
前記第１の領域を用いて第１の薄膜トランジスタの活性層を形成し、前記第１の薄膜トランジスタを有する集積回路を形成し、
前記第２の領域を用いて第２の薄膜トランジスタの活性層を形成し、前記第２の薄膜トランジスタを有する識別用のＲＯＭとして用いるメモリ素子を形成し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに電気的に接続される配線と、アンテナとを同一工程で形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線での通信が可能な半導体装置に関する。
【背景技術】
【０００２】
無線で識別情報などのデータの送受信が可能なＩＤチップに代表される半導体装置は、様々な分野において実用化が進められており、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。ＩＤチップは、無線タグ、ＲＦＩＤ（Radio frequency identification）タグ、ＩＣタグとも呼ばれており、アンテナと、半導体基板を用いて形成された集積回路とを有しているタイプが、現在実用化されつつある。
【０００３】
ＩＤチップは、同じく無線でのデータの読み取りが可能な磁気カード、バーコードなどとは異なり、記憶されているデータを物理的方法で読み取られる恐れがなく、またそのデータが改ざんされにくいという点において優れている。また磁気カード、バーコードなどと異なり、ＩＤチップの製造には比較的大規模な生産設備が必要となるため、偽造されにくいというメリットを有する。
【０００４】
例えば下記特許文献１には、有価証券に微細なＩＣチップを搭載し、不正利用を防ぐとともに、紛失又は盗難された時に正規な管理元に取り戻せた場合には再利用が可能となる方法が提案されている。
【特許文献１】特開２００１−２６０５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＩＤチップの偽造やＩＤチップ内に記録されているデータの不正な書き換えを、より確実に防止することができれば、例えばＩＤチップが取り付けられた対象物の偽造を防止することができ、また例えば、商品の産地、生産者、流通経路などの偽装を防止することができる。しかしＩＤチップの偽造やデータの不正な書き換えの技術が高度化されてくると、単にＩＤチップを用いるだけでは、偽造または偽装の防止、またはこれらの検挙が容易ではなくなる。
【０００６】
なお、ＩＤチップが有する集積回路の中に、データの書き換えが不可能な不揮発性メモリを形成しておくことで、単に書き換え可能なメモリを用いている場合に比べて、ＩＤチップの偽造をより確実に防止することができる。そして、書き換えが不可能な不揮発性メモリのうち、例えばマスクＲＯＭは、プロセスを複雑化させることなく、比較的容易にＩＤチップに用いることができる。しかしながら、集積回路に格納するデータには、ＩＤチップ固有の識別番号などが含まれることから、マスクＲＯＭの形成に用いられるフォトマスクのうち、固有のデータを決定するためのフォトマスクは使い捨てとなるため、コストを抑えられないという問題が生じる。
【０００７】
また原理的にＩＤチップは、磁気カード、バーコードなどよりも小型化が可能であり、よってその用途の幅をさらに拡大することが期待されている。ところがＩＤチップは、用途によって紙、プラスチックなどの可撓性を有する素材（フレキシブルな素材）に取り付けられることも想定されるが、ＩＤチップの基体として用いられる半導体基板は上述した素材に比べると機械的強度が低い。よって、フレキシブルな素材を支持体として用いている包装材、タグ、証書、紙幣及び有価証券などにＩＤチップを形成すると、使用の過程においてＩＤチップが破損する恐れがあり、実用性に乏しい。
【０００８】
なおＩＤチップ自体の面積を縮小化することで、ＩＤチップの機械的強度をある程度向上させることはできる。しかしこの場合、回路規模の確保が難しくなり、ＩＤチップの用途が制限されるので好ましくない。従ってＩＤチップの回路規模の確保を重要視すると、やみくもにＩＤチップの面積を縮小化することはできず、機械的強度の向上にも限界が生じる。
【０００９】
さらに半導体基板を用いて形成されたＩＤチップの場合、半導体基板が導体として機能し電波を遮蔽するので、方向によっては電波の信号が減衰しやすいという問題もあった。
【００１０】
上記問題に鑑み、本発明は、コストを抑えつつ、偽造または不正なデータの書き換えを防止することができ、集積回路の回路規模を抑えることなく機械的強度を高めることができる、半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
本発明のＩＤチップに代表される半導体装置は、結晶性が高い第１の領域と、第１の領域よりも結晶性が劣っている第２の領域との、２つの領域を有する薄膜の半導体膜を用いる。具体的には、薄膜の半導体膜のうち、第１の領域を用いて、高速動作が要求される回路のＴＦＴ（薄膜トランジスタ）を形成し、第２の領域を用いて、識別用のＲＯＭに用いられるメモリ素子を形成する。
【００１２】
第１の領域と第２の領域の作り分けは、例えば連続発振のレーザを用いた結晶化で実現することができる。連続発振のレーザの場合、パルス発振のレーザとは異なり、一方向に走査させながら半導体膜にレーザ光を照射して、結晶を走査方向に向かって連続的に成長させ、該走査方向に沿って長く延びた結晶粒の集まりを有する第１の領域を形成することができる。走査方向に沿って長く延びた結晶粒の集まりを、ＴＦＴの活性層に用いることで、キャリアの移動する方向と交差するような結晶粒界がほとんど存在しない、比較的特性の揃ったＴＦＴを形成できると考えられる。
【００１３】
また、連続発振のレーザを用いた場合、走査方向に対して垂直方向におけるビームスポットの両端に、ビームスポットの中心と比較して結晶粒が著しく小さく、結晶性の劣っている第２の領域が形成される。本発明では、レーザにより結晶化された半導体膜のうち、結晶性の劣っている第２の領域を敢えて用いてメモリ素子を形成することで、各メモリ素子の特性にばらつきを与える。上記メモリ素子の特性のばらつきは、結晶性のばらつきに依存するため、回路構成やレイアウトを共通にし、なおかつ同じ作製工程を用いて形成しても不規則に発生させることができる。よって、各メモリ素子が有する特性のばらつきをデータとして用いることで、固有のデータが格納された不揮発性メモリを形成することができる。本明細書では、各メモリ素子が有する特性のばらつきをデータとして用いるＲＯＭを、以下、乱数ＲＯＭと呼ぶ。
【００１４】
また集積回路は、基板上に形成されていても良いし、基板上に形成した後、別途用意されたフレキシブルな（可撓性を有する）基板に貼り合わされていても良い。そして本発明のＩＤチップは、集積回路に加えアンテナを有した形態も取りうる。集積回路は、アンテナで発生した交流の電圧を用いて動作を行ない、またアンテナに印加する交流の電圧を変調することで、リーダ／ライタへの信号の送信を行なうことができる。なおアンテナは、集積回路と共に形成しても良いし、集積回路とは別個に形成し、後に電気的に接続するようにしても良い。このような、アンテナを実装したＩＤチップを、無線チップとも呼ぶ。
【００１５】
集積回路の貼り合わせは、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離し、貼り合わせる方法、耐熱性の高い基板と集積回路の間に剥離層を設け、レーザ光の照射またはエッチングにより該剥離層を除去することで基板と集積回路とを剥離し、貼り合わせる方法、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離し、貼り合わせる方法等、様々な方法を用いることができる。
【００１６】
また、別途作製された集積回路どうしを貼り合わせることで、集積回路を積層し、回路規模やメモリの容量を大きくするようにしても良い。集積回路は半導体基板で作製したＩＤチップに比べて飛躍的に薄いので、複数の集積回路を積層させてもＩＤチップの機械的強度をある程度維持することができる。積層した集積回路どうしの接続は、フリップチップ法、TAB（Tape Automated Bonding）法、ワイヤボンディング法などの、公知の接続方
法を用いることができる。
【発明の効果】
【００１７】
本発明は、回路構成やレイアウトは共通で良いので、マスクＲＯＭのように、ＩＤチップごとにフォトマスクを使い捨てる必要がなく、よってＩＤチップの作製に費やされるコストを抑えることができる。また、マスクＲＯＭ以外のフラッシュメモリなどの不揮発性メモリを作製する場合、作製工程を増やす必要があるので、コストを抑えることが難しい。しかし乱数ＲＯＭのメモリ素子としてＴＦＴを用いる場合、このメモリ素子として用いられるＴＦＴは、ＩＤチップを構成する他の集積回路に用いられるＴＦＴと同様の作製工程によって作製することができる。したがって、乱数ＲＯＭ作製に伴うコストの上昇を抑えつつ、ＩＤチップの偽造または不正なデータの書き換えを防止することができる。
【００１８】
またマスクＲＯＭを用いた場合には、回路レイアウトを解析することで、識別番号を解読される恐れがある。しかし乱数ＲＯＭは、回路構成、レイアウト、作製工程を全て同一にして形成することができるため、電気的なデータの読み出し以外の方法で、データの内容を読み取ることを防止することができる。
【００１９】
また本発明の、ＩＤチップは、絶縁分離されたＴＦＴを用いて集積回路を形成するので、フレキシブルな基板を用いることが可能である。この場合、半導体基板を用いたＩＤチップほど面積を小さくせずとも、高い機械的強度を得ることができる。よって、回路規模を抑えなくともＩＤチップの機械的強度を高め、ＩＤチップの用途範囲をより広げることができる。
【００２０】
また本発明のＩＤチップでは、絶縁分離されたＴＦＴを用いて集積回路を形成するので、半導体基板に形成されたトランジスタとは異なり、基板との間に寄生のダイオードが形成されにくい。従って、ソース領域またはドレイン領域に与えられた交流の信号の電位によって、ドレイン領域に大量の電流が流れ込むことがなく、劣化または破壊が起こりにくい。また本発明のＩＤチップでは、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
まず図１（Ａ）を用いて、連続発振のレーザを用いて結晶化された半導体膜の構成について説明する。図１（Ａ）において、１０１はレーザ光のビームスポットに相当する。ビームスポット１０１は、白抜きの矢印で示すように、ビームスポット１０１の長軸方向に対して垂直の方向に走査されているものと仮定する。ビームスポット１０１によって結晶化された半導体膜は、その結晶性の違いにより、第１の領域１０２と第２の領域１０３に分類することができる。
【００２３】
ビームスポット１０１の中心領域と重なる第１の領域１０２では、照射されるレーザ光のエネルギー密度が高いため、半導体膜が完全に溶融した状態を形成することができる。そして、この半導体膜が完全に溶融した領域は、ビームスポット１０１を走査させることで、連続的に半導体膜中を移動するため、走査方向に向かって連続的に成長した大粒径の結晶粒が形成される。具体的には、走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒を形成することができる。
【００２４】
ビームスポット１０１のエッジ近傍と重なる第２の領域１０３では、照射されるレーザ光のエネルギー密度が低いため、半導体膜が完全に溶融した状態を形成することが難しい。よって、第１の領域１０２とは異なり、位置と大きさがランダムであって、なおかつ粒径が０．２μｍ〜数μｍ程度の比較的小さい結晶粒（微結晶）のみが形成されやすい。
【００２５】
図２０（Ａ）、図２０（Ｂ）に、連続発振のＮｄ：ＹＶＯ4レーザの第２高調波を用いる結晶化により得られた、第１の領域の走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）の像を示す。図２０（Ａ）は倍率が１万倍、図２０（Ｂ）は倍率が３万倍のＳＥＭ像に相当する。また図２１に、連続発振のＮｄ：ＹＶＯ4レーザの第２高調波を用いる結晶化により得られた、第２の領域のＳＥＭの像を示す。図２１は倍率が３万倍のＳＥＭ像に相当する。なお図２０及び図２１の両方において用いている試料は、膜厚２００ｎｍの非晶質半導体膜を用い、走査速度７５ｃｍ／ｓｅｃでレーザ光を照射したものであり、セコ液（ＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて調合した薬液）でのエッチング（セコ・エッチング）が施され、結晶粒界が顕在化されている。
【００２６】
図２０（Ａ）、図２０（Ｂ）から分かるように、第１の領域には、走査方向に向かって連続的に成長した、走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒が、存在していることがわかる。また図２１から分かるように、第２の領域には、粒径が０．２μｍ〜数μｍ程度の結晶粒が、存在していることがわかる。
【００２７】
そして本発明では、集積回路のうち乱数ＲＯＭ以外に用いられる半導体素子を、第１の領域１０２の半導体膜を用いて形成する。また乱数ＲＯＭに用いられるメモリ素子を、第２の領域１０３の半導体膜を用いて形成する。
【００２８】
図１（Ｂ）に、第１の領域１０２に形成される、ＴＦＴの活性層１０４のレイアウトを示す。活性層１０４は、キャリアの移動する方向と、レーザ光の走査方向とが一致するようにレイアウトさせることが望ましい。キャリアの移動する方向と、レーザ光の走査方向とを一致させることで、キャリアの移動する方向を結晶粒界が横切らないようにし、比較的特性の揃ったＴＦＴを形成できると考えられる。
【００２９】
図１（Ｃ）に、第２の領域１０３に形成される、メモリ素子として用いられるＴＦＴの活性層１０５のレイアウトを示す。活性層１０５は、チャネル長Ｌが、結晶粒の粒径Ｘの半分から結晶粒の粒径の２倍〜３倍程度、つまりＸ／２≦Ｌ≦３Ｘとなるようにレイアウトするのが好ましい。上記構成により、活性層１０５に、キャリアの移動する方向を横切る結晶粒界が、１つ、または複数形成される。なお、キャリアの移動する方向を横切る結晶粒界の数は、各メモリ素子間のデータに違いが出せる程度に、活性層１０５間でばらついていることが望ましい。
【００３０】
次に、乱数ＲＯＭの具体的な構成について、図２（Ａ）を用いて説明する。図２（Ａ）は乱数ＲＯＭの一形態を示しており、乱数ＲＯＭはデコーダ２０１、メモリセルアレイ２０２、読み出し回路２０３を有している。メモリセルアレイ２０２には、複数のメモリセル２０４がマトリクス状にレイアウトされており、各メモリセル２０４はワード線２０５と、ビット線２０６とに接続されている。
【００３１】
デコーダ２０１によってワード線２０５が選択され、読み出し回路２０３によってビット線２０６が選択されることで、特定のアドレスのメモリセル２０４を選択することができる。選択されたメモリセル２０４からのデータの読み出しは、読み出し回路２０３において、選択されたビット線２０６の電位を増幅して読み出すことで行なうことができる。
【００３２】
図２（Ｂ）に、メモリセル２０４の一例を示す。メモリセル２０４は、メモリ素子として用いるＴＦＴ２０７を有している。ＴＦＴ２０７は、ソース領域とドレイン領域の一方がビット線２０６に、他方がワード線２０５に接続されている。またＴＦＴ２０７のゲート電極は、ワード線２０５に接続されている。
【００３３】
メモリセル２０４において、ワード線２０５にＴＦＴ２０７の閾値電圧Ｖｔｈよりも高い電圧Ｖｗｏｒｄが印加されると、ビット線２０６の電圧Ｖｂｉｔは、Ｖｗｏｒｄ−Ｖｔｈとなる。なおＴＦＴ２０７の閾値電圧Ｖｔｈは、結晶粒界に起因するばらつきを有するため、ビット線２０６の電圧Ｖｂｉｔもばらつきを有する。図２（Ｃ）に、閾値電圧ＶｔｈのばらつきをσＶｔｈとしたときの、ビット線２０６の電圧Ｖｂｉｔに対するメモリセル２０４の数の分布を示す。図２（Ｃ）に示すように、各メモリセル２０４のＴＦＴ２０７の閾値電圧Ｖｔｈがばらついていることで、ビット線２０６の電圧Ｖｂｉｔが、各メモリセル２０４に対応する固有の値を有することになる。
【００３４】
次に図３を用いて、本発明のＩＤチップの、機能的な構成の一形態について説明する。
【００３５】
図３において、９００はアンテナ、９０１は集積回路に相当する。アンテナ９００は、アンテナコイル９０２と、アンテナコイル９０２内で形成される容量素子９０３とを有する。また、集積回路９０１は、復調回路９０９、変調回路９０４、整流回路９０５、マイクロプロセッサ９０６、メモリ９０７、負荷変調をアンテナ９００に与えるためのスイッチ９０８、乱数ＲＯＭ９１０を有している。なおメモリ９０７は１つに限定されず、複数であっても良く、ＳＲＡＭ、フラッシュメモリ、ＲＯＭまたはＦＲＡＭ（登録商標）などを用いることができる。
【００３６】
リーダ／ライタから電波として送られてきた信号は、アンテナコイル９０２において電磁誘導により交流の電気信号に変換される。復調回路９０９では該交流の電気信号を復調し、後段のマイクロプロセッサ９０６に送信する。また整流回路９０５では、交流の電気信号を用いて電源電圧を生成し、後段のマイクロプロセッサ９０６に供給する。
【００３７】
マイクロプロセッサ９０６では、入力された信号に従って各種演算処理を行なう。メモリ９０７にはマイクロプロセッサ９０６において用いられるプログラム、データなどが記憶されている他、演算処理時の作業エリアとしても用いることができる。
【００３８】
また乱数ＲＯＭ９１０には、ＩＤチップに固有のデータが格納されている。マイクロプロセッサ９０６から乱数ＲＯＭ９１０に、アドレスを指定する信号が送信されると、乱数ＲＯＭ９１０では指定されたアドレスのメモリセルに格納されているデータを読み出し、マイクロプロセッサ９０６に送ることができる。
【００３９】
そしてマイクロプロセッサ９０６から変調回路９０４にデータが送られると、変調回路９０４はスイッチ９０８を制御し、該データに従ってアンテナコイル９０２に負荷変調を加えることができる。リーダ／ライタは、アンテナコイル９０２に加えられた負荷変調を電磁波で受け取ることで、結果的にマイクロプロセッサ９０６からのデータを読み取ることができる。
【００４０】
なお本発明のＩＤチップは、必ずしもアンテナ９００を有している必要はない。アンテナ９００を有さない場合、ＩＤチップに、アンテナ９００との電気的な接続を行なうための接続端子を設けるようにする。
【００４１】
なお、図３に示すＩＤチップは、本発明の一形態を示したのに過ぎず、本発明は上記構成に限定されない。本発明のＩＤチップは、必ずしもマイクロプロセッサ９０６とメモリ９０７とを有している必要はない。また信号の伝送方式は、図３に示したような電磁結合方式に限定されず、電磁誘導方式、マイクロ波方式やその他の伝送方式を用いていても良い。
【００４２】
次に図４を用いて、集積回路のレイアウトと、レーザ光の照射によって形成される第１の領域及び第２の領域のレイアウトについて説明する。
【００４３】
図４に、矢印で示したレーザ光の走査方向に向かって、連続的に成長した大粒径の結晶粒が形成される第１の領域４０１と、微結晶が形成されやすい第２の領域４０２の、レイアウトの一例を示す。第１の領域４０１と第２の領域４０２は交互に形成されており、共に矢印で示すレーザ光の走査方向に向かって延びている。
【００４４】
また図４には、集積回路のレイアウトを示している。４０３は、集積回路のうち、乱数ＲＯＭ以外の回路群を示している。また、４０４は乱数ＲＯＭが有する読み出し回路、４０５は乱数ＲＯＭが有するデコーダ、４０６は乱数ＲＯＭが有するメモリセルアレイに相当する。
【００４５】
少なくともメモリセルアレイ４０６は、微結晶が形成されやすい第２の領域４０２にレイアウトする。そして、乱数ＲＯＭ以外の回路４０３は、連続的に成長した大粒径の結晶粒が形成される第１の領域４０１にレイアウトする。そして乱数ＲＯＭ以外の回路４０３どうしを接続する配線（例えば４０７）や、乱数ＲＯＭ以外の回路４０３と、読み出し回路４０４、デコーダ４０５またはメモリセルアレイ４０６とを接続する配線（例えば４０８）などを、第２の領域４０２を跨るようにレイアウトすることができる。
【００４６】
なお、乱数ＲＯＭ以外の回路４０３の全てを、必ずしも第１の領域４０１にレイアウトする必要はない。例えば、高速駆動が要求される回路、または半導体素子の特性のばらつきの低減が要求される回路などを、第１の領域４０１にレイアウトし、それ以外の回路を第２の領域４０２にレイアウトするようにしても良い。
【００４７】
また図４では、乱数ＲＯＭに用いられる読み出し回路４０４と、デコーダ４０５とを、共に第１の領域４０１にレイアウトしているが、本発明はこの構成に限定されない。メモリセルアレイ４０６と共に、読み出し回路４０４またはデコーダ４０５を、第２の領域４０２にレイアウトしても良い。
【００４８】
次に、本発明のＩＤチップの詳しい作製方法について説明する。なお本実施の形態では、半導体素子として絶縁分離されたＴＦＴを例示するが、集積回路に用いられる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【００４９】
まず図５（Ａ）に示すように、スパッタ法を用いて耐熱性を有する基板（第１の基板）５００上に剥離層５０１を形成する。第１の基板５００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００５０】
剥離層５０１は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン（セミアモルファスシリコンを含む）等、シリコンを主成分とする層を用いることができる。剥離層５０１は、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。本実施の形態では、膜厚５０ｎｍ程度の非晶質シリコンを減圧ＣＶＤ法で形成し、剥離層５０１として用いる。なお剥離層５０１はシリコンに限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層５０１の膜厚は、５０〜６０ｎｍとするのが望ましい。セミアモルファスシリコンの剥離層５０１に関しては、３０〜５０ｎｍとしてもよい。
【００５１】
次に、剥離層５０１上に、下地膜５０２を形成する。下地膜５０２は第１の基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜５０２は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜５０２は単層であっても複数の絶縁膜を積層したものであっても良い。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。
【００５２】
本実施の形態では、膜厚１００ｎｍのＳｉＯＮ膜、膜厚５０ｎｍのＳｉＮＯ膜、膜厚１００ｎｍのＳｉＯＮ膜を順に積層して下地膜５０２を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、中層のＳｉＮＯ膜に代えて、窒化珪素膜（ＳｉＮｘ、Ｓｉ3Ｎ4等）を用いてもよい。また、上層のＳｉＯＮ膜に代えて、ＳｉＯ2膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【００５３】
或いは、剥離層５０１に最も近い、下地膜５０２の下層をＳｉＯＮ膜またはＳｉＯ2膜で形成し、中層をシロキサン系樹脂で形成し、上層をＳｉＯ2膜で形成しても良い。
【００５４】
ここで、酸化珪素膜は、ＳｉＨ4／Ｏ2、ＴＥＯＳ（テトラエトキシシラン）／Ｏ2等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ4／ＮＨ3の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜（ＳｉＯｘＮｙ：ｘ＞ｙ）、窒化酸化珪素膜（ＳｉＮｘＯｙ：ｘ＞ｙ）は、代表的には、ＳｉＨ4／Ｎ2Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
【００５５】
次に、下地膜５０２上に半導体膜５０３を形成する。半導体膜５０３は、下地膜５０２を形成した後、大気に曝さずに形成することが望ましい。半導体膜の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜５０３は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【００５６】
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4、Ｓｉ2Ｈ6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。
【００５７】
なおセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしており、またＸ線回折ではＳｉ（１１１）、（２２０）の結晶格子の回折ピークが観測される。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。
【００５８】
またＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲルマニウム化気体、Ｆ2などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【００５９】
例えば、ＳｉＨ4にＨ2を添加したガスを用いる場合、或いはＳｉＨ4にＦ2を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてＴＦＴを作製すると、該ＴＦＴのサブスレッショルド係数（Ｓ値）を０．３５Ｖ／ｓｅｃ以下、代表的には０．２５〜０．０９Ｖ／ｓｅｃとし、移動度を１０ｃｍ2／Ｖｓｅｃとすることができる。そして上記セミアモルファス半導体を用いたＴＦＴで、例えば１９段リングオシレータを形成した場合、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨｚから１００ＭＨｚあるいはそれ以上の特性を得ることができる。また電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ以下とすることができる。
【００６０】
そして図５（Ａ）に示すように、半導体膜５０３を、レーザを用いて結晶化する。或いは、触媒元素を用いる結晶化法と、レーザを用いたレーザ結晶化法とを組み合わせも良い。
【００６１】
レーザ結晶化の前に、レーザに対する半導体膜の耐性を高めるために、５００℃、１時間の熱アニールを該半導体膜に対して行なうのが望ましい。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
【００６２】
なおレーザは、公知の連続発振の気体レーザや固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、、ＧｄＶＯ4レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどの単結晶を用いたレーザがある。さらに、Ｙ2Ｏ3レーザなどの多結晶を用いたセラミックレーザも固体レーザとして挙げられる。
【００６３】
また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒の集合を形成することができる。該走査
方向に沿って長く延びた結晶軸が一方向に配向した結晶粒を形成することで、少なくともＴＦＴのチャネル長方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００６４】
上述した半導体膜へのレーザ光の照射により、結晶性がより高められた半導体膜が形成される。該半導体膜は、ビームスポットの中心領域とエッジ近傍とで、結晶性の異なる第１の領域５０４と、第２の領域５０５とに作り分けられる。第１の領域５０４は、走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒を含んでいる。一方第２の領域５０５は、位置と大きさがランダムであって、なおかつ粒径が０．２μｍ〜数μｍ程度の比較的小さい微結晶の結晶粒のみが形成されやすい。
【００６５】
次に、図５（Ｂ）に示すように、結晶化された半導体膜の第１の領域５０４と、第２の領域５０５とをパターニングし、第１の領域５０４から島状の半導体膜５０６、５０７を、第２の領域５０５から島状の半導体膜５０８を形成する。そして、島状の半導体膜５０６〜５０８を覆うように、ゲート絶縁膜５０９を形成する。ゲート絶縁膜５０９は、プラズマＣＶＤ法又はスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することができる。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。
【００６６】
なお、ゲート絶縁膜５０９を形成した後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状の半導体膜５０６〜５０８を水素化する工程を行なっても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また、後の工程において可撓性を有する第２の基板上に半導体素子を貼り合わせた後、第２の基板を曲げることにより半導体膜中に欠陥が形成されたとしても、水素化により半導体膜中の水素の濃度を、１×１０19〜１×１０22ａｔｏｍｓ／ｃｍ3好ましくは１×１０19〜５×１０20ａｔｏｍｓ／ｃｍ3とすることで、半導体膜に含まれている水素によって該欠陥を終端させることができる。また該欠陥を終端させるために、半導体膜中にハロゲンを含ませておいても良い。
【００６７】
次に図５（Ｃ）に示すように、ゲート電極５１０〜５１２を形成する。本実施の形態では、ＳｉとＷをスパッタ法で積層するように形成した後、レジスト５１３をマスクとしてエッチングを行なうことにより、ゲート電極５１０〜５１２を形成した。勿論、ゲート電極５１０〜５１２の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型を付与する不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
【００６８】
また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、パターニングしてＳｉＯｘ、ＳｉＯＮ等のマスク（ハードマスクと呼ばれる。）を形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極５１０〜５１２を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極５１０〜５１２を形成しても良い。
【００６９】
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
【００７０】
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ4、Ｃｌ2、Ｏ2の混合ガスやＣｌ2ガスを用いたが、これに限定されるものではない。
【００７１】
次に図５（Ｄ）に示すように、ｐチャネル型ＴＦＴとなる島状の半導体膜５０７をレジスト５１５で覆い、ゲート電極５１０、５１２をマスクとして、島状の半導体膜５０６、５０８に、ｎ型を付与する不純物元素（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０13〜６×１０13／ｃｍ2、加速電圧：５０〜７０ｋＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５０９を介してドーピングがなされ、島状の半導体膜５０６、５０８に、一対の低濃度不純物領域５１６、５１７が形成される。なお、第１のドーピング工程は、ｐチャネル型ＴＦＴとなる島状の半導体膜５０７をレジストで覆わずに行っても良い。
【００７２】
次に図５（Ｅ）に示すように、レジスト５１５をアッシング等により除去した後、ｎチャネル型ＴＦＴとなる島状の半導体膜５０６、５０８を覆うように、レジスト５１８を新たに形成し、ゲート電極５１１をマスクとして、島状の半導体膜５０７に、ｐ型を付与する不純物元素（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量：１×１０16〜３×１０16／ｃｍ2、加速電圧：２０〜４０ｋＶとして行なう。この第２のドーピング工程によって、ゲート絶縁膜５０９を介してドーピングがなされ、島状の半導体膜５０７に、一対のｐ型の高濃度不純物領域５２０が形成される。
【００７３】
次に図６（Ａ）に示すように、レジスト５１８をアッシング等により除去した後、ゲート絶縁膜５０９及びゲート電極５１０〜５１２を覆うように、絶縁膜５２１を形成する。本実施の形態では、膜厚１００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法によって形成した。
その後、エッチバック法により、絶縁膜５２１、ゲート絶縁膜５０９を部分的にエッチングし、図６（Ｂ）に示すように、ゲート電極５１０〜５１１の側壁に接するように、サイドウォール５２２〜５２４を自己整合的（セルフアライン）に形成する。エッチングガスとしては、ＣＨＦ3とＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
【００７４】
なお、絶縁膜５２１を形成した時に、基板の裏面にも絶縁膜が形成された場合には、サイドウォールを形成した後に基板表面にレジストを形成し、裏面に形成された絶縁膜をエッチングし、除去するようにしても良い。または、サイドウォールをエッチバック法で形成する際に、絶縁膜５２１とゲート絶縁膜５０９の一部と、基板裏面に形成された絶縁膜の全てを同時に除去するようにしても良い。
【００７５】
なおサイドウォール５２２、５２４は、後に高濃度のｎ型を付与する不純物をドーピングし、サイドウォール５２２、５２４の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものである。よって、低濃度不純物領域又はオフセット領域の幅を制御するには、サイドウォールを形成する際のエッチバック法の条件を適宜変更し、サイドウォールのサイズを調整すればよい。
【００７６】
次に図６（Ｃ）に示すように、ｐチャネル型ＴＦＴとなる島状の半導体膜５０７を覆うように、レジスト５２６を新たに形成し、ゲート電極５１０、５１２及びサイドウォール５２２、５２４をマスクとして、ｎ型を付与する不純物元素（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量：１×１０13〜５×１０15／ｃｍ2、加速電圧：６０〜１００ｋＶとして行なう。この第３のドーピング工程によって、ドーピングがなされ、島状の半導体膜５０６、５０８に、一対のｎ型の高濃度不純物領域５２７、５２８が形成される。
【００７７】
次に、レジスト５２６をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行なえばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行なうことにより、多結晶半導体膜の欠陥を修復することができる。これは、例えば、多結晶半導体膜中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。
【００７８】
上述した一連の工程により、ｎチャネル型ＴＦＴ５３０、ｐチャネル型ＴＦＴ５３１、ｎチャネル型ＴＦＴ５３２が形成される。上記作製工程において、エッチバック法の条件を適宜変更し、サイドウォールのサイズを調整することで、チャネル長０．２μｍ〜２μｍのＴＦＴを形成することができる。なお、本実施の形態では、ＴＦＴ５３０〜５３２をトップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。
【００７９】
さらに、この後、ＴＦＴ５３０〜５３２を保護するためのパッシベーション膜（図中では示していない）を形成しても良い。パッシベーション膜は、アルカリ金属やアルカリ土類金属のＴＦＴ５３０〜５３２への侵入を防ぐことができる、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。具体的には、例えば膜厚６００ｎｍ程度のＳｉＯＮ膜を、パッシベーション膜として用いることができる。この場合、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。他の例として、基板側から、ＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮの３層の絶縁膜が順次形成されてもよく、その構造や材料はこれらに限定されるものではない。上記構成を用いることで、ＴＦＴ５３０〜５３２が下地膜５０２とパッシベーション膜とで覆われるため、Ｎａなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられている半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのをより防ぐことができる。
【００８０】
次に図６（Ｄ）に示すように、ＴＦＴ５３０〜５３２を覆うように、第１の層間絶縁膜５３３を形成する。第１の層間絶縁膜５３３は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（low-k材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン樹脂と呼ぶ）等を用いることができる。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との骨格構造が構成される。置換基として少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または、置換基として少なくとも水素を含む有機基と、フルオロ基を用いても良い。第１の層間絶縁膜５３３の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第１の層間絶縁膜５３３を形成しても良い。
【００８１】
さらに本実施の形態では、第１の層間絶縁膜５３３上に、第２の層間絶縁膜５３４を形成する。第２の層間絶縁膜５３４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマＣＶＤ法等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。
【００８２】
なお、第１の層間絶縁膜５３３又は第２の層間絶縁膜５３４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第１の層間絶縁膜５３３又は第２の層間絶縁膜５３４の膜剥がれや割れが生じるのを防ぐために、第１の層間絶縁膜５３３又は第２の層間絶縁膜５３４中にフィラーを混入させておいても良い。
【００８３】
次に図６（Ｄ）に示すように、第１の層間絶縁膜５３３、第２の層間絶縁膜５３４にコンタクトホールを形成し、ＴＦＴ５３０〜５３２に接続する配線５３５〜５３９を形成する。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ3とＨｅの混合ガスを用いたが、これに限定されるものではない。本実施の形態では、配線５３５〜５３９を、基板側から、Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮに順次積層した５層構造とし、スパッタ法によって形成した後、パターニング形成した。
【００８４】
なお、Ａｌにおいて、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
【００８５】
なお、配線５３５、５３６はｎチャネル型ＴＦＴ５３０の高濃度不純物領域５２７に、配線５３６、５３７はｐチャネル型ＴＦＴ５３１の高濃度不純物領域５２０に、配線５３８、５３９はｎチャネル型ＴＦＴ５３２の高濃度不純物領域５２８に、それぞれ接続されている。さらに配線５３９は、ｎチャネル型ＴＦＴ５３２のゲート電極５１２にも接続されている。ｎチャネル型ＴＦＴ５３２は、乱数ＲＯＭのメモリ素子として用いることができる。
【００８６】
次に図６（Ｅ）に示すように、配線５３５〜５３９を覆うように、第２の層間絶縁膜５３４上に第３の層間絶縁膜５４１を形成する。第３の層間絶縁膜５４１は、配線５３５が一部露出する様な位置に開口部を有するように形成する。なお第３の層間絶縁膜５４１は、第１の層間絶縁膜５３３と同様の材料を用いて形成することが可能である。
【００８７】
次に、第３の層間絶縁膜５４１上にアンテナ５４２を形成する。アンテナ５４２は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｆｅ、Ｃｏ、Ｚｎ、Ｓｎ、Ｎｉなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。そしてアンテナ５４２は、配線５３５と接続されている。なお図６（Ｅ）では、アンテナ５４２が配線５３５と直接接続されているが、本発明のＩＤチップはこの構成に限定されない。例えば別途形成した配線を用いて、アンテナ５４２と配線５３５とを電気的に接続するようにしても良い。
【００８８】
アンテナ５４２は印刷法、フォトリソグラフィ法、蒸着法または液滴吐出法などを用いて形成することができる。本実施の形態では、アンテナ５４２が単層の導電膜で形成されているが、複数の導電膜が積層されたアンテナ５４２を形成することも可能である。例えば、Ｎｉなどで形成した配線に、Ｃｕを無電解めっきでコーティングして、アンテナ５４２を形成しても良い。
【００８９】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また印刷法にはスクリーン印刷法、オフセット印刷法などが含まれる。印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、アンテナ５４２を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、ＩＤチップの作製に費やされるコストを抑えることができる。
【００９０】
液滴吐出法または各種印刷法を用いる場合、例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いてアンテナ５４２を形成する場合、該アンテナ５４２の密着性が高まるような処理を、第３の層間絶縁膜５４１の表面に施すことが望ましい。
【００９１】
密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第３の層間絶縁膜５４１の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第３の層間絶縁膜５４１の表面に付着させる方法、第３の層間絶縁膜５４１の表面に大気圧下または減圧下においてプラズマ処理を施し、表面の密着性を改善する方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。
【００９２】
第３の層間絶縁膜５４１に付着させる金属または金属化合物が導電性を有する場合、アンテナの正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとしたり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第３の層間絶縁膜５４１の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
【００９３】
そして図７（Ａ）に示すように、アンテナ５４２を形成した後、アンテナ５４２を覆うように、第３の層間絶縁膜５４１上に保護層５４５を形成する。保護層５４５は、後に剥離層５０１をエッチングにより除去する際に、アンテナ５４２を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層５４５を形成することができる。
【００９４】
本実施の形態では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏側から２．５分、表側から１０分、合計１２．５分の露光を行って本硬化させて、保護層５４５を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第３の層間絶縁膜５４１と保護層５４５を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５４５の除去がスムーズに行なわれるように、第３の層間絶縁膜５４１を覆うように、無機絶縁膜（ＳｉＮX膜、ＳｉＮXＯY膜、ＡｌＮX膜、またはＡｌＮXＯY膜）を形成しておくことが好ましい。
【００９５】
次に図７（Ｂ）に示すように、ＩＤチップどうしを分離するために溝５４６を形成する。溝５４６は、剥離層５０１が露出する程度であれば良い。溝５４６の形成は、ダイシング、スクライビングなどを用いることができる。なお、第１の基板５００上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝５４６を形成する必要はない。
【００９６】
次に図７（Ｃ）に示すように、剥離層５０１をエッチングにより除去する。本実施の形態では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝５４６から導入する。本実施の形態では、例えばＣｌＦ3（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行なう。また、ＣｌＦ3ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ3等のフッ化ハロゲンを用いることで、剥離層５０１が選択的にエッチングされ、第１の基板５００をＴＦＴ５３０〜５３２から剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
【００９７】
次に図８（Ａ）に示すように、剥離されたＴＦＴ５３０〜５３２及びアンテナ５４２を、接着剤５５０を用いて第２の基板５５１に貼り合わせる。接着剤５５０は、第２の基板５５１と下地膜５０２とを貼り合わせることができる材料を用いる。接着剤５５０は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【００９８】
第２の基板５５１として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または第２の基板５５１として、フレキシブル無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第２の基板５５１は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する方が望ましい。
【００９９】
次に図８（Ｂ）に示すように、保護層５４５を除去した後、アンテナ５４２を覆うように接着剤５５２を第３の層間絶縁膜５４１上に塗布し、カバー材５５３を貼り合わせる。カバー材５５３は第２の基板５５１と同様に、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。接着剤５５２の厚さは、例えば１０〜２００μｍとすれば良い。
【０１００】
また接着剤５５２は、カバー材５５３と第３の層間絶縁膜５４１及びアンテナ５４２とを貼り合わせることができる材料を用いる。接着剤５５２は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０１０１】
上述した各工程を経て、ＩＤチップが完成する。上記作製方法によって、トータルの膜厚０．３μｍ以上３μｍ以下、代表的には２μm程度の飛躍的に薄い集積回路を第２の基板５５１とカバー材５５３との間に形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、接着剤５５０と接着剤５５２間に形成された各種絶縁膜及び層間絶縁膜の厚さを含めるものとする。またＩＤチップが有する集積回路の占める面積を、５ｍｍ四方（２５ｍｍ2）以下、より望ましくは０．３ｍｍ四方（０．０９ｍｍ2）〜４ｍｍ四方（１６ｍｍ2）程度とすることができる。
【０１０２】
なお集積回路を、第２の基板５５１とカバー材５５３の間のより中央に位置させることで、ＩＤチップの機械的強度を高めることができる。具体的には、第２の基板５５１とカバー材５５３の間の距離をｄとすると、第２の基板５５１と、集積回路の厚さ方向における中心との距離ｘが、以下の数１を満たすように、接着剤５５０、接着剤５５２の厚さを制御することが望ましい。
【０１０３】
【数１】
0004718863.tif 000002
【０１０４】
また好ましくは、以下の数２を満たすように、接着剤５５０、接着剤５５２の厚さを制御する。
【０１０５】
【数２】
0004718863.tif 000003
【０１０６】
また、図１９に示すように、集積回路におけるＴＦＴの島状の半導体膜の下面から下部の下地膜の下面までの距離（ｔunder）と、島状の半導体膜下面から上部の第３の層間絶縁膜５４１の上面までの距離（ｔover）が、等しく又は概略等しくなるように、下地膜５０２、第１の層間絶縁膜５３３、第２の層間絶縁膜５３４または第３の層間絶縁膜５４１の厚さを調整しても良い。このようにして、島状の半導体膜を集積回路の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を抑制することができる。
【０１０７】
なお図８（Ｂ）では、カバー材５５３を用いる例を示しているが、本発明はこの構成に限定されない。例えば図８（Ａ）に示した工程までで終了としても良い。
【０１０８】
なお本実施の形態では、耐熱性の高い第１の基板５００と集積回路の間に剥離層を設け、エッチングにより第１の基板と集積回路とを剥離する方法について示したが、本発明のＩＤチップの作製方法は、この構成に限定されない。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離しても良い。或いは、耐熱性の高い基板と集積回路の間に、水素を含む非晶質半導体膜を用いた剥離層を設け、レーザ光の照射により該剥離層を除去しても良い。或いは、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離しても良い。
【０１０９】
またＩＤチップの可撓性を確保するために、下地膜５０２に接する接着剤５５０に有機樹脂を用いる場合、下地膜５０２として窒化珪素膜または窒化酸化珪素膜を用いることで、有機樹脂からＮａなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。
【０１１０】
またＩＤチップを貼り付ける対象物の表面が曲面を有しており、それにより該曲面に貼り合わされたＩＤチップの第２の基板５５１が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴ５３０〜５３２のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第２の基板５５１が曲がっても、それによってＴＦＴ５３０〜５３２の特性が変わるのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、第２の基板５５１が曲がっても、それによってＴＦＴ５３０〜５３２の特性が変わるのをより抑えることができる。
【０１１１】
なお本実施の形態では、アンテナを集積回路と同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。別の基板上に形成したアンテナと集積回路とを、後に貼り合わせることで、電気的に接続するようにしても良い。
【０１１２】
なお一般的にＩＤチップで用いられている電波の周波数は、１３．５６ＭＨｚ、２．４５ＧＨｚが多く、該周波数の電波を検波できるようにＩＤチップを形成することが、汎用性を高める上で非常に重要である。
【０１１３】
また本実施の形態のＩＤチップでは、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。また、半導体基板を用いずに済むので、ＩＤチップのコストを大幅に低くすることができる。例えば、直径１２インチのシリコン基板を用いた場合と、７３０×９２０ｍｍ2のガラス基板を用いた場合とを比較する。前者のシリコン基板の面積は約７３０００ｍｍ2であるが、後者のガラス基板の面積は約６７２０００ｍｍ2であり、ガラス基板はシリコン基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ2では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数はシリコン基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３０×９２０ｍｍ2のガラス基板を用いた場合の方が直径１２インチのシリコン基板を用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができる。さらに本発明では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填したり、ガラス基板の表面を清浄化したりする費用を踏まえても、シリコン基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、７３０×９２０ｍｍ2のガラス基板の値段は、直径１２インチのシリコン基板の半分程度で済むので、ＩＤチップのコストを大幅に低くすることができることがわかる。
【０１１４】
従って、７３０×９２０ｍｍ2のガラス基板を用いた場合、直径１２インチのシリコン基板を用いた場合よりも、ＩＤチップの値段を約３０分の１程度に抑えることができることがわかる。ＩＤチップは、使い捨てを前提とした用途も期待されているので、コストを大幅に低くすることができる本発明のＩＤチップは上記用途に非常に有用である。
【０１１５】
なお本実施の形態では、集積回路を剥離して、可撓性を有する基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板上の集積回路をＩＤチップとして用いてもよい。
【実施例１】
【０１１６】
本実施例では、乱数ＲＯＭに用いられる読み出し回路の一形態について説明する。図９に、乱数ＲＯＭが有するメモリセルアレイ８０１と、読み出し回路８０２の一形態を示す。なお図９では、メモリセルアレイ８０１が有するメモリセル８０３の一つと、メモリセル８０３に対応する読み出し回路８０２の一部とを、例示している。
【０１１７】
読み出し回路８０２は参照用メモリセル８０４、差動増幅回路８０５、ラッチ回路８０６を有している。ワード線８０７が選択されると、メモリセル８０３によって、ビット線８０８を介して差動増幅回路８０５に電圧Ｖｂｉｔが供給される。一方、参照用メモリセル８０４からは参照電圧Ｖｒｅｆが出力され、差動増幅回路８０５に供給される。この２つの電圧Ｖｂｉｔと電圧Ｖｒｅｆの差が、差動増幅回路８０５において増幅され、ラッチ回路８０６に格納される。
【０１１８】
なお、参照電圧Ｖｒｅｆは、複数のメモリセルによって供給されるビット線８０８の電圧Ｖｂｉｔの平均値に近いことが好ましい。そうすることで、メモリセルアレイ８０１が有する複数のメモリセルは、ほぼ１／２の確率で格納されているデータが０もしくは１に割り当てることができる。例えば、参照用メモリセル８０４が有するＴＦＴ８１０のチャネル幅を、メモリセル８０３が有するＴＦＴ８１１のチャネル幅よりも、大きくすることで、参照電圧Ｖｒｅｆを電圧Ｖｂｉｔの平均値に近づけることができる。
【０１１９】
以上のようにして、参照用メモリセル８０４が有するＴＦＴ８１０の閾値電圧と、選択されたメモリセル８０３が有するＴＦＴ８１１の閾値電圧の差に基づいて、１ビットのデータが決定され、ラッチ回路８０６に格納される。より正確には、データは、メモリセル８０３が有するＴＦＴ８１１の閾値電圧のばらつきのみならず、差動増幅回路８０５が有するＴＦＴ８１０の閾値電圧のばらつきも含めて決定されていると言える。こうして、同じ作製工程を用いて形成しても、ＩＤチップごとに固有のデータを格納する乱数ＲＯＭを形成することができる。
【０１２０】
なお、上述した乱数ＲＯＭは、通常のＴＦＴの作製技術を用いることで作製することが可能であり、他の集積回路を作製する作製工程と同じ工程で、作製することが可能である。従って、乱数ＲＯＭの作製に伴うコストの上昇は抑えられ、フラッシュメモリを作製する場合と比較してコストを低く抑えることが可能である。
【０１２１】
なお、異なるＩＤチップにおいて、乱数ＲＯＭに格納されるデータが一致する確率は、必ずしも０ではない。しかしながら、例えば、１２８ビット程度の容量を考えても、存在し得る乱数は２128個あり、データが一致する確率は実質的に０と見なすことができる。
【０１２２】
上述したような乱数ＲＯＭを用い、そのデータをＩＤチップに固有のデータとして使用することで、マスクＲＯＭを作製する場合のフォトマスクの使い捨てを回避し、かつ、コストの上昇を伴わない、低コストのＩＤチップを作製することが可能となる。
【実施例２】
【０１２３】
本実施例では、図９とは異なる乱数ＲＯＭの構成について、図１０を用いて説明する。図９では、各メモリセルを参照用メモリセルと比較することによってデータを決定する乱数ＲＯＭについて示したが、本実施例では、隣り合うメモリセル間の電圧の比較によって、データを決定する乱数ＲＯＭの例を示す。
【０１２４】
図１０では、メモリセルアレイ８２０が有する二つのメモリセル８２１、８２２と、メモリセル８２１、８２２に対応する読み出し回路８２３の一部とを、例示している。メモリセルアレイ８２０内のメモリセル８２１、８２２が選択されると、各メモリセル８２１、８２２がそれぞれ有するＴＦＴ８２４、８２５の閾値電圧に見合った電圧が、対応するビット線８２６、８２７に供給される。読み出し回路８２３が有する差動増幅回路８２８は、両ビット線８２６、８２７の電圧の差を増幅し、読み出し回路８２３が有するラッチ回路８２９に格納する。
【０１２５】
なおＴＦＴの特性は、結晶粒界の位置以外の要因、例えばゲート絶縁膜の膜厚の分布、ドーピングされる不純物元素の濃度の分布などによってもばらつくことがある。結晶粒界の位置以外の要因でＴＦＴの特性がばらつく場合、近い位置にレイアウトされているＴＦＴどうしの特性は比較的一致しているが、位置が離れているＴＦＴどうしの特性はばらついているということが、往々にして起こる。この場合、メモリセルアレイ全体で見たときに、ＴＦＴの特性のばらつきに規則性が生じてしまい、好ましくない。しかし本実施例の乱数ＲＯＭの場合、図９に示した乱数ＲＯＭと異なり、比較するメモリセルどうしが隣り合う位置にレイアウトされている。したがって、各メモリセルのＴＦＴが、メモリセルの位置に依存するようなマクロな特性のばらつきに影響されにくく、結晶粒界の位置に依存する特性のばらつきに影響されやすい。その結果、特性の分布の偏りが少ないデータが格納された、乱数ＲＯＭを得ることができる。
【実施例３】
【０１２６】
識別可能な程度の固有のデータをＩＤチップが保有するためには、ＩＤチップは小容量のデータを格納することができる乱数ＲＯＭを有していれば良い。例えば、乱数ＲＯＭの容量は、１２８ビットもあればＩＤチップを識別するデータを格納するのに十分である。小容量の乱数ＲＯＭの場合、フリップフロップ回路を用いていても良い。
【０１２７】
図１１に、本実施例の乱数ＲＯＭの一例を示す。図１１に示すように、本実施例の乱数ＲＯＭが有する読み出し回路８４０は、シフトレジスタ８４１と、スイッチング素子８４２とを有している。またシフトレジスタ８４１は、フリップフロップ回路８４３を有している。
【０１２８】
乱数ＲＯＭが有するメモリセルアレイ８４４において、ロード信号によりスイッチング素子８４２が選択されると、メモリセル８４５、８４６からのデータがシフトレジスタ８４１に入力される。シフトレジスタ８４１では、メモリセル８４５、８４６からデータが入力されると、該データをクロック信号（ＣＬＫ）に従って、シリアルに出力する。
【０１２９】
シフトレジスタ８４１の動作についてより詳しく説明すると、まずロード信号がアサートされると、シフトレジスタ８４１の電源電位が接地され、フリップフロップ８４３に格納された情報が消去されると共に、メモリセル８４５、８４６からは閾値電圧のばらつきに依存する電圧が、スイッチング素子８４２を介して、フリップフロップ８４３に与えられる。その後、ロード信号がデアサートされると、スイッチング素子８４２がオフになり、フリップフロップ８４３とメモリセル８４５、８４６は切り離される。それと並行して、フリップフロップ８４３にはメモリセル８４５、８４６によって供給された電圧を初期値としたデータが格納される。その後、クロック信号を入力させることにより、フリップフロップ８４３に格納された固有のデータが、シリアルに出力される。
【０１３０】
なお本実施例では、１つのフリップフロップ回路８４３に、対になった２つのメモリセル８４５、８４６が対応している例を示しているが、本発明はこの構成に限定されない。例えば、対になった２つのメモリセルが、複数組、１つのフリップフロップ回路８４３に対応していても良い。この場合、対になった複数組のメモリセルのいずれかを選択するための回路を乱数ＲＯＭに設ければ良い。
【実施例４】
【０１３１】
本実施例では、別の基板上に形成したアンテナと集積回路とを電気的に接続する、ＩＤチップの構成について説明する。
【０１３２】
図１２（Ａ）に、本実施例のＩＤチップの断面図を示す。図１２（Ａ）では、ＴＦＴ１２０１に電気的に接続された配線１２０２を覆うように、接着剤１２０３が第３の層間絶縁膜１２０４上に塗布されている。そして、接着剤１２０３により、カバー材１２０５が第３の層間絶縁膜１２０４に貼り合わされている。
【０１３３】
カバー材１２０５には、アンテナ１２０６が予め形成されている。そして本実施例では、接着剤１２０３に異方導電性樹脂を用いることで、アンテナ１２０６と配線１２０２とが電気的に接続されている。
【０１３４】
異方導電性樹脂は、樹脂中に導電材料を分散させた材料である。樹脂として、例えばエポキシ系、ウレタン系、アクリル系などの熱硬化性を有するもの、ポリエチレン系、ポリプロピレン系などの熱可塑性を有するもの、シロキサン系樹脂などを用いることができる。また導電材料として、例えばポリスチレン、エポキシなどのプラスチック製の粒子にＮｉ、Ａｕなどをめっきしたもの、Ｎｉ、Ａｕ、Ａｇ、はんだなどの金属粒子、粒子状または繊維状のカーボン、繊維状のＮｉにＡｕをめっきしたものなどを用いることができる。導電材料のサイズは、アンテナ１２０６と配線１２０２のピッチに合わせて決めることが望ましい。
【０１３５】
またアンテナ１２０６と配線１２０２の間において、異方導電性樹脂に超音波を加えながら圧着させても良いし、紫外線の照射で硬化させながら圧着させても良い。
【０１３６】
なお本実施例では、異方導電性樹脂を用いた接着剤１２０３でアンテナ１２０６と配線１２０２とを電気的に接続する例を示しているが、本発明はこの構成に限定されない。接着剤１２０３の代わりに、異方導電性フィルムを圧着することで、アンテナ１２０６と配線１２０２とを電気的に接続しても良い。
【０１３７】
また本実施例では、剥離された集積回路を、別途用意した基板に貼り合わせることで形成されたＩＤチップを、例に挙げて説明したが、本発明はこの構成に限定されない。例えばガラス基板上の集積回路をＩＤチップとして用いてもよい。図１２（Ｂ）に、ガラス基板を用いて形成された、ＩＤチップの一形態を、断面図で示す。
【０１３８】
図１２（Ｂ）に示すＩＤチップでは、基板１２１０としてガラス基板を用いており、集積回路に用いられるＴＦＴ１２１１〜１２１３と基板１２１０との間に、接着剤を間に挟まずに、下地膜１２１４が基板とＴＦＴとに接するように形成されている。
【実施例５】
【０１３９】
図１３（Ａ）を用いて、１つの導電膜をパターニングすることで、ＴＦＴに接続されている配線と、アンテナとを共に形成する場合の、ＩＤチップの構成について説明する。図１３（Ａ）に、本実施例のＩＤチップの断面図を示す。
【０１４０】
図１３（Ａ）において、１４０１はＴＦＴに相当する。ＴＦＴ１４０１は、島状の半導体膜１４０２と、島状の半導体膜１４０２に接しているゲート絶縁膜１４０３と、ゲート絶縁膜１４０３を間に挟んで島状の半導体膜１４０２と重なっているゲート電極１４０４とを有している。またＴＦＴ１４０１は、第１の層間絶縁膜１４０５及び第２の層間絶縁膜１４０６に覆われている。そして第２の層間絶縁膜１４０６上に形成された配線１４０７は、第１の層間絶縁膜１４０５及び第２の層間絶縁膜１４０６に形成されたコンタクトホールを介して、島状の半導体膜１４０２に接続されている。
【０１４１】
また第２の層間絶縁膜１４０６上には、アンテナ１４０８が形成されている。配線１４０７とアンテナ１４０８は、第２の層間絶縁膜１４０６上に導電膜を形成し、該導電膜をパターニングすることで形成することができる。アンテナ１４０８を配線１４０７と共に形成することで、ＩＤチップの作製工程数を抑えることができる。
【０１４２】
次に図１３（Ｂ）を用いて、導電膜をパターニングすることで、ＴＦＴのゲート電極と、アンテナとを共に形成する場合の、ＩＤチップの構成について説明する。図１３（Ｂ）に、本実施例のＩＤチップの断面図を示す。
【０１４３】
図１３（Ｂ）において、１４１１はＴＦＴに相当する。ＴＦＴ１４１１は、島状の半導体膜１４１２と、島状の半導体膜１４１２と重なっているゲート絶縁膜１４１３と、ゲート絶縁膜１４１３を間に挟んで島状の半導体膜１４１２と重なっているゲート電極１４１４とを有している。またゲート絶縁膜１４１３上には、アンテナ１４１８が形成されている。ゲート電極１４１４とアンテナ１４１８は、ゲート絶縁膜１４１３上に導電膜を形成し、該導電膜をパターニングすることで形成することができる。アンテナ１４１８をゲート電極１４１４と共に形成することで、ＩＤチップの作製工程数を抑えることができる。
【０１４４】
なお本実例では、集積回路を剥離して、別途用意した基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板上の集積回路をＩＤチップとして用いてもよい。
【実施例６】
【０１４５】
本実施例では、本発明のＩＤチップに用いられるＴＦＴの構成について説明する。
【０１４６】
図１４（Ａ）に、本実施例のＴＦＴの断面図を示す。７０１はｎチャネル型ＴＦＴ、７０２はｐチャネル型ＴＦＴに相当する。ｎチャネル型ＴＦＴ７０１を例に挙げて、より詳しい構成について説明する。
【０１４７】
ｎチャネル型ＴＦＴ７０１は活性層として用いる島状の半導体膜７０５を有しており、該島状の半導体膜７０５は、ソース領域またはドレイン領域として用いる２つの不純物領域７０３と、該２つの不純物領域７０３の間に挟まれているチャネル形成領域７０４と、２つの不純物領域７０３とチャネル形成領域７０４の間に挟まれている２つのＬＤＤ（Light Doped Drain）領域７１０とを有している。またｎチャネル型ＴＦＴ７０１は、島状の半導体膜７０５を覆っているゲート絶縁膜７０６と、ゲート電極７０７と、絶縁膜で形成された２つのサイドウォール７０８、７０９とを有している。
【０１４８】
なお本実施例ではゲート電極７０７が、２層の導電膜７０７ａ、７０７ｂを有しているが、本発明はこの構成に限定されない。ゲート電極７０７は１層の導電膜で形成されていても良いし、２層以上の導電膜で形成されていても良い。ゲート電極７０７は、ゲート絶縁膜７０６を間に挟んで、島状の半導体膜７０５が有するチャネル形成領域７０４と重なっている。またサイドウォール７０８、７０９は、ゲート絶縁膜７０６を間に挟んで、島状の半導体膜７０５が有する２つのＬＤＤ領域７１０と重なっている。
【０１４９】
サイドウォール７０８は、例えば膜厚１００ｎｍの酸化珪素膜をエッチングすることで、サイドウォール７０９は、例えば膜厚２００ｎｍのＬＴＯ膜（Low Temperature Oxide、低温酸化膜）をエッチングすることで形成することができる。本実施例では、サイドウォール７０８に用いられる酸化珪素膜をプラズマＣＶＤ法で形成し、サイドウォール７０９に用いられるＬＴＯ膜、ここでは酸化珪素膜を減圧ＣＶＤ法で形成する。なお酸化珪素膜には、窒素が含まれていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
【０１５０】
不純物領域７０３及びＬＤＤ領域７１０は、ゲート電極７０７をマスクにして島状の半導体膜７０５にｎ型の不純物をドーピングした後、サイドウォール７０８、７０９を形成し、該サイドウォール７０８、７０９をマスクとして島状の半導体膜７０５にｎ型の不純物をドーピングすることで、作り分けることができる。
【０１５１】
なおｐチャネル型ＴＦＴ７０２は、ｎチャネル型ＴＦＴ７０１と構成はほとんど同じであるが、ｐチャネル型ＴＦＴ７０２が有する島状の半導体膜７１１の構成のみ異なっている。島状の半導体膜７１１はＬＤＤ領域を有しておらず、２つの不純物領域７１２と、該２つの不純物領域７１２に挟まれているチャネル形成領域７１３とを有している。そして、不純物領域７１２には、ｐ型の不純物がドーピングされている。なお図１４（Ａ）では、ｐチャネル型ＴＦＴ７０２がＬＤＤ領域を有していない例を示しているが、本発明はこの構成に限定されない。ｐチャネル型ＴＦＴ７０２がＬＤＤ領域を有していても良い。
【０１５２】
図１４（Ｂ）に、図１４（Ａ）に示したＴＦＴにおいて、サイドウォールが１つである場合を示す。図１４（Ｂ）に示すｎチャネル型ＴＦＴ７２１と、ｐチャネル型ＴＦＴ７２２は、それぞれ１つのサイドウォール７２８、７２９を有している。サイドウォール７２８、７２９は、例えば膜厚１００ｎｍの酸化珪素膜をエッチングすることで形成することができる。本実施例では、サイドウォール７２８、７２９に用いられる酸化珪素膜をプラズマＣＶＤ法で形成する。なお酸化珪素膜には、窒素が含まれていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
【０１５３】
次に図１４（Ｃ）に、ボトムゲート型のＴＦＴの構成を示す。７４１はｎチャネル型ＴＦＴ、７４２はｐチャネル型ＴＦＴに相当する。ｎチャネル型ＴＦＴ７４１を例に挙げて、より詳しい構成について説明する。
【０１５４】
図１４（Ｃ）において、ｎチャネル型ＴＦＴ７４１は島状の半導体膜７４５を有しており、該島状の半導体膜７４５は、ソース領域またはドレイン領域として用いる２つの不純物領域７４３と、該２つの不純物領域７４３の間に挟まれているチャネル形成領域７４４と、２つの不純物領域７４３とチャネル形成領域７４４の間に挟まれている２つのＬＤＤ（Light Doped Drain）領域７５０とを有している。またｎチャネル型ＴＦＴ７４１は、
ゲート絶縁膜７４６と、ゲート電極７４７と、絶縁膜で形成された保護膜７４８を有している。
【０１５５】
ゲート電極７４７は、ゲート絶縁膜７４６を間に挟んで、島状の半導体膜７４５が有するチャネル形成領域７４４と重なっている。ゲート絶縁膜７４６は、ゲート電極７４７が形成された後に形成されており、島状の半導体膜７４５はゲート絶縁膜７４６が形成された後に形成されている。また保護膜７４８は、チャネル形成領域７４４を間に挟んでゲート絶縁膜７４６と重なっている。
【０１５６】
保護膜７４８は、例えば膜厚１００ｎｍの酸化珪素膜をエッチングすることで形成することができる。本実施例では、保護膜７４８に用いられる酸化珪素膜をプラズマＣＶＤ法で形成する。なお酸化珪素膜には、窒素が含まれていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
【０１５７】
不純物領域７４３及びＬＤＤ領域７５０は、島状の半導体膜７４５上に保護膜７４８を形成し、該保護膜を覆うようにレジストで形成したマスクを用いて島状の半導体膜７４５にｎ型の不純物をドーピングした後、該レジストを除去し、該保護膜７４８をマスクとして島状の半導体膜７４５にｎ型の不純物をドーピングすることで、作り分けることができる。
【０１５８】
なおｐチャネル型ＴＦＴ７４２は、ｎチャネル型ＴＦＴ７４１と構成はほとんど同じであるが、ｐチャネル型ＴＦＴ７４２が有する島状の半導体膜７５１の構成のみ異なっている。島状の半導体膜７５１はＬＤＤ領域を有しておらず、２つの不純物領域７５２と、該２つの不純物領域７５２に挟まれているチャネル形成領域７５３とを有している。そして、不純物領域７５２には、ｐ型の不純物がドーピングされている。なお図１４（Ａ）では、ｐチャネル型ＴＦＴ７４２がＬＤＤ領域を有していない例を示しているが、本発明はこの構成に限定されない。ｐチャネル型ＴＦＴ７４２がＬＤＤ領域を有していても良い。
【０１５９】
本実施例は、実施例１〜実施例５の構成と組み合わせて実施することが可能である。
【実施例７】
【０１６０】
本実施例では、チップを剥離し、他の基板に貼り付ける方法について説明する。
【０１６１】
まず、耐熱性を有する基板上に集積回路３０１及びアンテナ３０２を形成した後、剥離し、図１５（Ａ）に示すように、別途用意した基板３０３上に、接着剤３０４を用いて貼り合わせる。なお図１５（Ａ）では、集積回路３０１及びアンテナ３０２を一組づつ基板３０３上に貼り合わせている様子を示しているが、本発明はこの構成に限定されない。集積回路３０１及びアンテナ３０２の組を、互いに繋がった状態で剥離し、一度に基板３０３上に貼り合わせるようにしても良い。
【０１６２】
次に図１５（Ｂ）に示すように、間に集積回路３０１及びアンテナ３０２を挟むように、基板３０３にカバー材３０５を貼り合わせる。このとき、集積回路３０１及びアンテナ３０２を覆うように、基板３０３上に接着剤３０６を塗布しておく。カバー材３０５を基板３０３に貼り合わせることで、図１５（Ｃ）に示す状態が得られる。なお、図１５（Ｃ）では、集積回路３０１及びアンテナ３０２の位置を明確にするために、カバー材３０５を通して透けて見えるように、集積回路３０１及びアンテナ３０２を図示している。
【０１６３】
次に図１５（Ｄ）に示すように、ダイシングまたはスクライブにより、集積回路３０１及びアンテナ３０２を互いに分離することで、ＩＤチップ３０７を完成させる。
【０１６４】
なお本実施例では、アンテナ３０２を集積回路３０１と共に剥離する例を示しているが、本実施例はこの構成に限定されない。予め基板３０３上にアンテナを形成しておき、集積回路３０１を貼り合わせる際に、集積回路３０１とアンテナを電気的に接続しても良い。或いは、集積回路３０１を基板３０３に貼り合わせた後、集積回路３０１に電気的に接続するようにアンテナを貼り合わせても良い。或いは、予めカバー材３０５上にアンテナを形成しておき、カバー材３０５を基板３０３に貼り合わせる際に、集積回路３０１とアンテナを電気的に接続しても良い。
【０１６５】
なお、基板３０３とカバー材３０５とがフレキシブルである場合、応力を加えた状態でＩＤチップ３０７を使用することも可能である。本発明では、応力緩和膜によりＩＤチップ３０７に加えられる応力をある程度緩和するこができる。またバリア膜を複数設けることで、バリア膜１枚あたりの応力を抑えることができるので、応力により、或いはアルカリ金属、アルカリ土類金属または水分の半導体膜中への拡散により、半導体素子の特性に悪影響が出るのを防ぐことができる。
【０１６６】
なお、ガラス基板を用いたＩＤチップをＩＤＧチップ（Identification Glass Chip）、フレキシブルな基板を用いたＩＤチップをＩＤＦチップ（Identification Flexible Chip）と呼ぶことができる。
【０１６７】
本実施例は、実施例１〜実施例６と組み合わせて実施することが可能である。
【実施例８】
【０１６８】
本実施例では、１つの基板上に形成された複数の集積回路を剥離する際、形成される溝の形状について説明する。図１６（Ａ）に、溝６０１が形成された基板６０３の上面図を示す。また図１６（Ｂ）に、図１６（Ａ）のＡ−Ａ'における断面図を示す。
【０１６９】
集積回路６０２は、剥離層６０４上に形成されており、剥離層６０４は基板６０３上に形成されている。溝６０１は各集積回路６０２の間に形成されており、なおかつ剥離層６０４が露出する程度の深さを有している。また本実施例では、複数の集積回路６０２は溝６０１によって完全にではなく部分的に分離されている。
【０１７０】
次に図１６（Ａ）、図１６（Ｂ）に示した溝６０１にエッチングガスを流し込み、剥離層６０４をエッチングにより除去した後の様子を、図１６（Ｃ）、図１６（Ｄ）に示す。図１６（Ｃ）は、基板６０３の上面図に相当し、図１６（Ｄ）は、図１６（Ｃ）のＡ−Ａ'における断面図に相当する。エッチングにより溝６０１から破線６０５に示す領域まで、剥離層６０４のエッチングが進んだものとする。図１６（Ｃ）、図１６（Ｄ）に示すように、複数の集積回路６０２が、完全にではなく互いに一部繋がった状態で溝６０１により分離されていることで、剥離層６０４をエッチングした後に各集積回路６０２が支えをなくして移動してしまうのを防ぐことができる。
【０１７１】
図１６（Ｃ）、図１６（Ｄ）に示した状態まで形成したら、接着剤が付着したテープを集積回路６０２に貼り付け、それを剥がすことによって集積回路６０２を基板６０３から剥離する。そして剥離された複数の集積回路６０２は、互いに分断される前またはされた後に、別途用意された基板に貼り合わせられる。
【０１７２】
なお本実施例では、ＩＤチップの作製方法の一例を示しており、本発明のＩＤチップの作製方法は本実施例で示した構成に限定されない。
【０１７３】
本実施例は、実施例１〜実施例７と組み合わせて実施することが可能である。
【実施例９】
【０１７４】
本実施例では、本発明のＩＤチップの利用について説明する。
【０１７５】
本発明のＩＤチップは、フレキシブルな基板を用いている場合、可撓性を有する対象物、或いは曲面を有する対象物に、貼り合わせるのに好適である。また本発明のＩＤチップが有する乱数ＲＯＭにより、ＩＤチップが取り付けられた対象物の偽造を防止することができる。また例えば、産地、生産者などによって商品価値が大きく左右される食料品に、本発明のＩＤチップを用いることは、産地、生産者などの偽装を低いコストで防止するのに有用である。
【０１７６】
具体的に本発明のＩＤチップは、例えば、荷札、値札、名札など、対象物の情報を有するタグに取り付けて用いることができる。或いは、本発明のＩＤチップ自体をタグとして用いても良い。また例えば、戸籍謄本、住民票、パスポート、免許証、身分証、会員証、鑑定書、クレジットカード、キャッシュカード、プリペイドカード、診察券、定期券など、事実を証明する文書に相当する証書に取り付けても良い。また例えば、手形、小切手、貨物引換証、船貨証券、倉庫証券、株券、債券、商品券、抵当証券など、私法上の財産権を表示する証券に相当する有価証券に取り付けても良い。
【０１７７】
図１７（Ａ）に、本発明のＩＤチップ１３０２を取り付けた小切手１３０１の一例を示す。図１７（Ａ）では、ＩＤチップ１３０２が小切手１３０１の内部に取り付けられているが、表に露出させておいても良い。
【０１７８】
図１７（Ｂ）に、本発明のＩＤチップ１３０３を取り付けたパスポート１３０４の一例を示す。図１７（Ｂ）では、ＩＤチップ１３０３がパスポート１３０４の表紙に取り付けられているが、パスポート１３０４が有する他のページに取り付けられていても良い。
【０１７９】
図１７（Ｃ）に、本発明のＩＤチップ１３０５を取り付けた、商品券１３０６の一例を示す。なおＩＤチップ１３０５は商品券１３０６の内部に形成しても良いし、商品券１３０６の表面に露出させるように形成しても良い。
【０１８０】
またＴＦＴを有する集積回路を用いたＩＤチップは、安価、かつ薄型である。そのため本発明のＩＤチップは、最終的に消費者によって使い捨てられるような用途に向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品に用いる場合、本発明の安価でかつ薄型のＩＤチップを有する包装材は、非常に有用である。包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。
【０１８１】
図１８（Ａ）に、本発明のＩＤチップ１３０７が取り付けられた包装材１３０８で、販売用のお弁当１３０９を包装している様子を示す。ＩＤチップ１３０７内に商品の価格などを記録しておくことで、リーダ／ライタとしての機能を有するレジスターでお弁当１３０９の代金を清算することができる。
【０１８２】
また例えば、商品のラベルに本発明のＩＤチップを付けておき、該ＩＤチップを用いて商品の流通を管理するような利用の仕方も可能である。
【０１８３】
図１８（Ｂ）に示すように、裏面が粘着性を有する商品のラベル１３１０などの支持体に、本発明のＩＤチップ１３１１を取り付ける。そして、ＩＤチップ１３１１が取り付けられたラベル１３１０を、商品１３１２に装着する。商品１３１２に関する識別情報は、ラベル１３１０に貼り合わされたＩＤチップ１３１１から、無線で読み取ることが可能である。よってＩＤチップ１３１１により、流通の過程において、商品の管理が容易になる。
【０１８４】
例えば、ＩＤチップ１３１１内の集積回路が有するメモリとして、書き込みが可能な不揮発性メモリを用いている場合、商品１３１２の流通のプロセスを記録することができる。また商品の生産段階におけるプロセスを記録しておくことで、卸売業者、小売業者、消費者が、産地、生産者、製造年月日、加工方法などを把握することが容易になる。
【０１８５】
本実施例は、実施例１〜実施例８の構成と組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１８６】
【図１】レーザのビームスポットと、結晶化された半導体膜の上面図。
【図２】乱数ＲＯＭの構成を示すブロック図と、各メモリセルの回路図と、メモリセルの分布を示す図。
【図３】本発明のＩＤチップの、機能的な構成の一形態を示すブロック図。
【図４】集積回路のレイアウトと、レーザ光の照射によって形成される第１の領域及び第２の領域のレイアウトを示す図。
【図５】本発明のＩＤチップの作製方法を示す図。
【図６】本発明のＩＤチップの作製方法を示す図。
【図７】本発明のＩＤチップの作製方法を示す図。
【図８】本発明のＩＤチップの作製方法を示す図。
【図９】乱数ＲＯＭが有するメモリセルアレイと、読み出し回路の構成を示す図。
【図１０】乱数ＲＯＭが有するメモリセルアレイと、読み出し回路の構成を示す図。
【図１１】乱数ＲＯＭが有するメモリセルアレイと、読み出し回路の構成を示す図。
【図１２】本発明のＩＤチップの断面図。
【図１３】本発明のＩＤチップの断面図。
【図１４】本発明のＩＤチップに用いられるＴＦＴの断面図。
【図１５】大型の基板を用いて、本発明のＩＤチップを複数作製する方法を示す図。
【図１６】１つの基板上に形成された複数の集積回路を剥離する際、形成される溝の形状を示す図。
【図１７】本発明のＩＤチップの利用方法について示す図。
【図１８】本発明のＩＤチップの利用方法について示す図。
【図１９】本発明のＩＤチップの断面図。
【図２０】第１の領域のＳＥＭ像。
【図２１】第２の領域のＳＥＭ像。
【符号の説明】
【０１８７】
101    ビームスポット
102    領域
103    領域
104    活性層
105    活性層
【図１】
0004718863.tif 000004
【図２】
0004718863.tif 000005
【図３】
0004718863.tif 000006
【図４】
0004718863.tif 000007
【図５】
0004718863.tif 000008
【図６】
0004718863.tif 000009
【図７】
0004718863.tif 000010
【図８】
0004718863.tif 000011
【図９】
0004718863.tif 000012
【図１０】
0004718863.tif 000013
【図１１】
0004718863.tif 000014
【図１２】
0004718863.tif 000015
【図１３】
0004718863.tif 000016
【図１４】
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【図１５】
0004718863.tif 000018
【図１６】
0004718863.tif 000019
【図１７】
0004718863.tif 000020
【図１８】
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【図１９】
0004718863.tif 000022
【図２０】
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【図２１】
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