(57)【特許請求の範囲】
【請求項１】
ゲートドライバＩＣに内蔵されたシフトレジスタに信号を印加するための液晶表示装置
の駆動回路において、
ゲートクロック信号とスタートパルスとを入力とし、ゲートドライバＩＣのクロック信号である第１クロック信号と前記第１クロック信号の反転信号である第２クロック信号及びスタートパルス入力信号を出力するクロック発生部と、
前記クロック発生部から出力される前記第１、第２クロック信号及びスタートパルス入力信号を増幅する信号増幅部と、
前記第１、第２クロック信号及びスタートパルス入力信号のＤＣ及びＡＣレベルを調整
した後、増幅して前記シフトレジスタに出力するＤＣ及びＡＣレベル調整部を含み、
前記ＤＣ及びＡＣレベル調整部において、ＤＣレベル調整部によりレベル調整された前記第１、第２クロック信号及びスタートパルス入力信号は増幅部のそれぞれのノンインバート端子に入力され、増幅部のそれぞれのＯＵＴ Ａ端子から出力された前記第１、第２クロック信号及びスタートパルス入力信号は前記ＡＣレベル調整部によりレベル調整され、
増幅部のインバート端子は抵抗Ｒ０を通じてＧＮＤに連結され、ノンインバート端子に入力される信号と端子ＯＵＴ＿Ａから出力される信号間の増幅度において、前記抵抗Ｒ０は利得関数として作用し、
前記ＤＣ及びＡＣレベル調整部は、ゲートオンプルアップ及びゲートオフプルダウン電圧を可変抵抗で利得調整することによりＤＣレベルを調整するＤＣレベル調整部と、
可変抵抗を用いた利得調整を通じて前記ＤＣレベルが調整された前記第１、第２クロッ
ク信号及びスタートパルス入力信号のＡＣレベルを調整するＡＣレベル調整部と、
差動増幅器を用いて、前記ＤＣ及びＡＣレベルが調整された前記第１、第２クロック信
号及びスタートパルス入力信号をバッファリングする前記バッファ部を含んでなることを特徴とする液晶表示装置の駆動回路。
【請求項２】
前記クロック発生部は、前記第２クロック信号を反転させて第１クロック信号に出力するインバータと、
前記インバータの出力信号及びハイレベルを入力とし、スタートパルスを選択信号とするＭＵＸと、
前記ＭＵＸの出力信号が入力端子に入力され、垂直同期信号である前記ゲートクロック信号をクロック信号として前記第２クロック信号を出力する第１フリップフロップと、
前記スタートパルスが入力端子に入力され、前記ゲートクロック信号をクロック信号として前記スタートパルス入力信号を出力する第２フリップフロップを含んでなることを特徴とする請求項１記載の液晶表示装置の駆動回路。
【請求項３】
前記クロック発生部に入力される前記ゲートクロック信号及び前記スタートパルスと比べて、前記レベル調整部に入力される前記第１、第２クロック信号及び前記スタートパルス入力信号は２倍の周期になることを特徴とする請求項１記載の液晶表示装置の駆動回路。
【請求項４】
前記ＤＣレベルは、前記ゲートオン電圧とゲートオフ電圧との間のレベルに調整される
ことを特徴とする請求項１記載の液晶表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特にコンパクトな設計と費用の低減のために、液晶パネル上にドライバＩＣを集積化することにより、パネル特性に合う信号レベルを自由に調整することができる液晶表示装置の駆動回路に関する。
【背景技術】
【０００２】
一般に、ディスプレイ装置中の１つであるＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）は、テレビを始めとして各種計測機器、情報端末機等のモニタに主に用いられて来たが、ＣＲＴ自分の重量と大きさにより電子製品のコンパクト化、軽量化の要求に積極対応することができなかった。
【０００３】
ここで、ＣＲＴに取り替えるために、軽薄、短小化の長所を有している液晶表示装置が活発に開発されて来て、近来には平板形表示装置としての役目を十分遂行できる程度で開発されて、その需要が増加している傾向にある。
【０００４】
このような液晶表示装置は、２枚のガラス基板とその間に封入された液晶層からなる平板形ディスプレイ装置であって、下部基板には画素領域を定義するゲートラインとデータラインとが相互交叉配置され、各画素領域には画素電極と前記ゲートラインの駆動信号によりスイッチングされ、データラインの信号を画素電極に印加する薄膜トランジスタが配置され、上部基板には画素電極を除いた領域に光が透過されることを遮断するためのブラックマトリックスが形成され、前記ブラックマトリックスを介して各画素領域毎にカラーフィルタ層が形成され、全面には共通電極が形成される。
【０００５】
図１は、液晶表示装置の基本構成を示す構成図であって、複数のゲートラインとデータラインとが交叉配置され、各ゲートラインとデータラインとが交叉する部位に薄膜トランジスタが配置され、画像をディスプレイする液晶パネル１１と、前記液晶パネル１１のデータラインを駆動するための駆動電圧を印加するソースドライバＩＣ１３と、前記液晶パネル１１のゲートラインを駆動するための駆動電圧を印加するゲートドライバＩＣ１５とからなる。
【０００６】
そして、図示してはいないが、前記ソースドライバＩＣ１３及びゲートドライバＩＣ１５に各種コントロール信号を提供する周辺回路を含むが、前記周辺回路にはＬＶＤＳ部、タイミングコントローラー等がある。
【０００７】
前記ゲートドライバＩＣ１５の動作は図２のようなタイミング図で説明することができる。
即ち、図２に示すように、ゲートドライバＩＣにはクロック（Ｃｌｏｃｋ）として作用する３．３ＶレベルのＣＰＶ信号が入力され、このようなレベルのスタートパルス（Ｓｔａｒｔ  Ｐｕｌｓｅ）として作用するＳＴＶ信号が入力されると、前記ＳＴＶ信号がハイレベルである時、前記ＣＰＶ信号が立ち上がる（Ｒｉｓｉｎｇ）時点で出力１（Ｏｕｔ１）が選択され、次のラインにシフト（Ｓｈｉｆｔ）され、これが次のラインのスタートパルスとして作用して前記ＣＰＶ信号が立ち上がる時点で出力が選択される構造で動作する。
【０００８】
このように、次のラインにシフトされながら選択されたゲート出力は図３に示すように、チップの内部のシフトレジスタ部１５ａ、レベルシフト部１５ｂ及びバッファ１５ｃを経て液晶パネル１１に印加される。その際、前記液晶パネル１１に印加される電圧は液晶を駆動するための電圧であるゲートオン／オフ電圧レベルである。
【０００９】
しかし、前記のような液晶表示装置は、ＩＣ単一チップからなる、外部回路で液晶セルが駆動することができる電圧を作って印加するので、液晶表示装置の見掛け仕様の自由度が劣る短所があった。
【００１０】
ここで、前記の短所を補うため、図４のようなシフトレジスタと図５のようなレベルシフタが提案されたところがある（特許文献１）。
即ち、図４に示すシフトレジスタは、ｍ×ｎ画素アレイ（Ｐｉｘｅｌ  Ａｒｒａｙ）を駆動するために、スタートパルス入力ラインに従属接続されたｎ個のステージ等１２１ないし１２ｎと、ｎ個のステージ等の出力ライン等と従属されたｎ個のレベルシフタ等１３１ないし１３ｎとを備える。これらのｎ個のレベルシフタ等１３１ないし１３ｎと出力ライン等１４１ないし１４ｎは、画素アレイに含まれたｎ個のローライン等ＲＯＷ１ないしＲＯＷｎに各々接続される。
【００１１】
第１ステージ１２１はスタートパルスＳＰ及び４個のクロック信号Ｃ１ないしＣ４の中、２つのクロック信号により制御され、１つのクロック信号を次のステージ１２２及び第１レベルシフタ１３１に出力し、第１レベルシフタ１３１は第１ステージ１２１から出力される４個のクロック信号の中、第１ステージに入力されない１つのクロック信号が入力される。次に、第１レベルシフタ１３１は入力されるクロック信号により制御され画素列に接続されたローライン等ＲＯＷｉを選択することになる。
【００１２】
一方、図５に図示されたレベルシフタは、各ステージ等１２１ないし１２ｎは以前のステージ１２ｉ−１の第４ノードＰ４ｉ及びステージ１２ｉの第１ノードＰ１との間に接続された第１ＮＭＯＳトランジスタＴ１と、第１ノードＰ１、第２ノードＰ２及び基底電圧ライン１０間に接続された第２ＮＭＯＳトランジスタＴ２と、供給ライン８、第２クロック信号ライン６ｃ及び第２ノードＰ２間に接続された第３ＮＭＯＳトランジスタＴ３と、第２ノードＰ２及び基底電圧ライン１０間に接続された第４ＮＭＯＳトランジスタＴ４と、第３ノードＰ３及び基底電圧ライン１０間に接続された第１キャパシタＣｇｄと、第１ノードＰ１、第１クロック信号ライン６ａ及び第３ノードＰ３間に接続された第５ＮＭＯＳトランジスタＴ５と、第２ノードＰ２、第３ノードＰ３及び基底電圧ライン１０間に接続された第６ＮＭＯＳトランジスタＴ６を備える。
【００１３】
そして、各レベルシフタは、第２クロック信号ライン６ｂ、第５ノードＰ５及び第６ノードＰ６間に接続された第７ＮＭＯＳトランジスタＴ７と、第５ノードＰ５、ハイ供給電圧ライン１１及び第６ノードＰ６間に接続された第８ＮＭＯＳトランジスタＴ８と、第６ノードＰ６及び出力ライン１４ｉ間に接続された第２キャパシタＣＬＳと、出力ライン１４ｉ、ハイ供給ライン１１及び第８ＮＭＯＳトランジスタＴ８のソース電極間に接続された第９ＮＭＯＳトランジスタＴ９と、出力ライン１４ｉ、基底電圧ライン１０及び第７ＮＭＯＳトランジスタＴ７のゲート電極間に接続された第１０ＮＭＯＳトランジスタＴ１０とを備える。
【００１４】
しかし、前記のような構造のレベルシフタを内蔵すると、内部ゲートラインの遅延に対する対策がなく、前記レベルシフタを液晶パネルに内蔵することにより正確なレベルの調整が困難であるのみならず、それによって、シフトレジスタが駆動できない問題があった。
【００１５】
【特許文献１】特開２００２−３１１９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、前記の従来の技術の問題を解決するために案出したものであって、液晶パネルにはシフトレジスタを内蔵し、その外部にＤＣレベルは勿論、ＡＣレベル調整可能なインタフェース回路を構成して前記レベル調整された信号をシフトレジスタに入力することにより、素子による損失補償と共に、内蔵されたシフトレジスタの抵抗素子による損失を補償することができる液晶表示装置の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的の達成のための本発明に係る液晶表示装置の駆動回路は、ゲートドライバＩＣに内蔵されたシフトレジスタに信号を印加するための液晶表示装置の駆動回路において、
ゲートクロック信号とスタートパルスとを入力とし、ゲートドライバＩＣのクロック信号である第１クロック信号と前記第１クロック信号の反転信号である第２クロック信号及びスタートパルス入力信号を出力するクロック発生部と、
前記クロック発生部から出力される前記第１、第２クロック信号及びスタートパルス入力信号を増幅する信号増幅部と、前記第１、第２クロック信号及びスタートパルス入力信号のＤＣ及びＡＣレベルを調整した後、増幅して前記シフトレジスタに出力するＤＣ及びＡＣレベル調整部を含み、前記ＤＣ及びＡＣレベル調整部において、ＤＣレベル調整部によりレベル調整された前記第１、第２クロック信号及びスタートパルス入力信号は増幅部のそれぞれのノンインバート端子に入力され、増幅部のそれぞれのＯＵＴ Ａ端子から出力された前記第１、第２クロック信号及びスタートパルス入力信号は前記ＡＣレベル調整部によりレベル調整され、増幅部のインバート端子は抵抗Ｒ０を通じてＧＮＤに連結され、ノンインバート端子に入力される信号と端子ＯＵＴ＿Ａから出力される信号間の増幅度において、前記抵抗Ｒ０は利得関数として作用し、前記ＤＣ及びＡＣレベル調整部は、ゲートオンプルアップ及びゲートオフプルダウン電圧を可変抵抗で利得調整することによりＤＣレベルを調整するＤＣレベル調整部と、可変抵抗を用いた利得調整を通じて前記ＤＣレベルが調整された前記第１、第２クロック信号及びスタートパルス入力信号のＡＣレベルを調整するＡＣレベル調整部と、差動増幅器を用いて、前記ＤＣ及びＡＣレベルが調整された前記第１、第２クロック信号及びスタートパルス入力信号をバッファリングする前記バッファ部を含んでなることを特徴とする。
【００１８】
ここで、前記クロック発生部は、前記第２クロック信号を反転させて第１クロック信号に出力するインバータと、前記インバータの出力信号及びハイレベルを入力とし、スタートパルスを選択信号とするＭＵＸと、前記ＭＵＸの出力信号が入力端子に入力され、垂直同期信号である前記ゲートクロック信号をクロック信号として前記第２クロック信号を出力する第１フリップフロップと、前記スタートパルスが入力端子に入力され、前記ゲートクロック信号をクロック信号として前記スタートパルス入力信号を出力する第２フリップフロップを含んでなる。
その際、前記クロック発生部に入力される前記ゲートクロック信号及び前記スタートパルスと比べて、前記レベル調整部に入力される前記第１、第２クロック信号及び前記スタートパルス入力信号は２倍の周期になることを特徴とする。
【００１９】
また、前記ＤＣ及びＡＣレベル調整部における、前記ＤＣレベルは、前記ゲートオン電圧とゲートオフ電圧との間のレベルに調整されることが望ましい。
【発明の効果】
【００２０】
本発明によれば、液晶表示装置の駆動回路は、次のような効果が得られる。
シフトレジスタを内蔵した液晶表示装置の駆動回路において、前記シフトレジスタに入力される信号はＤＣレベルのみならず、ＡＣレベルが調整された値が入力されるので、素子による損失を補償することができ、液晶表示装置に内蔵されたシフトレジスタの抵抗素子による損失をも補償することができ、外部回路に対する自由度が増加する効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明による液晶表示装置の駆動回路を実施するための最良の形態について図を参照して説明する。
【００２２】
図６は、本発明の実施の形態に係る液晶表示装置の構成ブロック図であり、図７ないし図８は、図６の部分的回路構成図である。参考に、図７は図６に図示されたクロック発生部の回路構成図であり、図８は図６に図示されたＤＡ及びＡＣレベル調整部及びバッファ部の回路的構成図である。
【００２３】
先ず、図６に示すように、本発明に係る液晶表示装置の駆動回路は、ＣＰＶ信号とＳＴＶ信号とを入力としてゲートドライバＩＣのクロック信号である第１クロック信号ＣＬＫ１と、前記第１クロック信号ＣＬＫ１の反転信号である第２クロック信号ＣＬＫ２及びスタートパルス入力信号ＩＮＰＵＴを出力するクロック発生部６１と、前記クロック発生部６１から出力される信号を増幅する信号増幅部６３と、前記信号増幅部６３から出力される信号のＤＣレベル及びＡＣレベルを調整するＤＣ／ＡＣレベル調整部６５と、前記レベルが調整された信号をバッファリングした後、シフトレジスタ部に出力するバッファ部６７とからなる。
【００２４】
このような駆動回路は、ＤＣ及びＡＣレベルが調整された信号がシフトレジスタに入力されてゲートにシフトされることにより、ゲートラインを順次駆動するための回路であって、前記クロック発生部６１は図７に示すように、インバータ６１ａと、ＭＵＸ６１ｂと、第１、第２フリップフロップ６１ｃ、６１ｄとからなる。
その際、前記第１、第２フリップフロップ６１ｃ、６１ｄは、Ｄフリップフロップ（Ｆｌｉｐ／Ｆｌｏｐ）からなることが望ましい。
【００２５】
以下、図７のように構成されたクロック発生部の動作を説明する。
第２クロック信号ＣＬＫ２がインバータ６１ａを通過することになると、反転されて第１クロック信号ＣＬＫ１となり、前記インバータ６１ａから出力される第１クロック信号ＣＬＫ１は選択信号をＳＴＶ信号とするＭＵＸ６１ｂに入力される。
【００２６】
前記ＭＵＸ６１ｂの出力信号は、クロック信号としてＣＰＶ信号が入力される第１フリップフロップ６１ｃのＤ端子に入力され、前記第１フリップフロップ６１ｃはクロック発生部６１の出力信号となる第２クロック信号ＣＬＫ２を出力することになる。
【００２７】
一方、クロック信号としてＣＰＶ信号が入力される第２フリップフロップ６１ｄのＤ端子にはＳＴＶ信号が入力され、前記第２フリップフロップ６１ｄは前記クロック発生部６１の出力信号となるスタートパルス入力信号ＩＮＰＵＴを出力することになる。
その際、クロック発生部６１から出力される第１クロック信号ＣＬＫ１は前記インバータ６１ａから出力される信号となる。
【００２８】
このような過程を通じてクロック発生部６１から出力される第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２及びスタートパルス入力信号ＩＮＰＵＴは、ＤＣ／ＡＣレベルが調整された後、シフトレジスタに入力される。
これを図８を参照して、より具体的に説明する。参考に、説明の理解を容易にするために、信号増幅部に入力される第１クロック信号をＳＬＫ１とし、第２クロック信号をＳＣＬＫ２とし、スタートパルス入力信号をＳＩＮＰＵＴと定義して説明する。そして、前記ＳＣＬＫ１、ＳＣＬＫ２及びＳＩＮＰＵＴの各々は、ＣＬＫ１、ＣＬＫ２及びＩＮＰＵＴと波形は同じであるが、レベルが０Ｖから３．３Ｖの信号である。
【００２９】
即ち、図８に示すように、ＳＣＬＫ１が増幅部のノンインバート（Ｎｏｎ−ｉｎｖｅｒｔ）端子（＋ＩＮ＿Ａ）に入力され、インバート（−ＩＮ＿Ａ）は抵抗Ｒ０を通じてＧＮＤに連結されるが、前記抵抗Ｒ０は増幅度の利得関数として作用する。
【００３０】
また、電源として、＋端子（Ｖ＋）にはゲートオン電圧であるＶＯＮが入力され、−端子（Ｖ−）にはゲートオフ電圧であるＶＳＳが入力される。また、ＶＯＮ電圧とＶＳＳ電圧をプル−アップ、プル−ダウン電圧に連結し、その入力をＳＣＬＫ１に連結するとＤＣレベル調整部“Ａ”が構成される。
【００３１】
前記ＤＣレベル調整部“Ａ”から出力されるＣＬＫ０１は、バッファを通じて最終的にＣＬＫ１に出力される。
このような方法で、ＳＣＬＫ２を入力すると、最終的にＣＬＫ２が出力され、ＳＩＮＰＵＴを入力すると、最終的にＩＮＰＵＴが出力される。
【００３２】
このように、第１フリップフロップ６１ｃのＤ端子にＭＵＸ６１ｂの出力信号が入力され、前記第１フリップフロップ６１ｃのクロック信号でＣＰＶ信号が入力されるが、前記ＭＵＸ６１ｂの出力信号がハイレベルの場合は、ＣＰＶ信号の立ち上がりの際、ハイに出力し、その他の場合はその出力のインバージング信号が出力されるが、その出力は図９のＣＬＫ２のような波形であるＳＣＬＫ２が出力される。これは、図９において、ＣＰＶ信号入力の２分周された波形で出力されることが分る。
【００３３】
また、前記ＳＣＬＫ２がインバータを通過してその波形がＳＣＬＫ２と反対の波形を有するＳＣＬＫ１が出力されるが、これは図９のＣＬＫ１とは波形が同じ、レベルのみ異なるＳＣＬＫ１が出力される。
また、第２フリップフロップ６１ｄは、クロック信号にＣＰＶ信号を使用し、入力端子であるＤ端子にはＳＴＶ信号が入力され、ＣＰＶ信号の立ち上がりエッジでハイレベルとなり、その以外にはローレベルに出力されるＳＩＮＰＵＴとなるが、これは、図９のＩＮＰＵＴの波形と同じ、レベルのみ異なる出力となる。
【００３４】
前記のＳＩＮＰＵＴ、ＳＣＬＫ１及びＳＣＬＫ２のレベルは上述べのように、一例として３．３Ｖの波形であり、図９のＩＮＰＵＴ、ＣＬＫ１及びＣＬＫ２とレベルのみ異なり、周波数は同じ波形である。
【００３５】
従って、ＳＣＬＫ１が増幅部のノンインバート端子（＋ＩＮ＿Ａ）に入り、この入力端子からＶＯＮのプル−アップ、ＶＳＳにプル−ダウンに接続されたＳＣＬＫ１はＶＲ３０１によりそのＤＣレベルが調整される。このレベルの調整範囲はＶＯＮが＋１８Ｖ、ＶＳＳが−１５Ｖの場合、前記のＶＯＮとＶＳＳレベルとの間でＤＣレベルの調整が可能となる。
このような過程を通じて、ＤＣレベルが調整された信号は増幅部でＡＣレベル調整部“Ｂ”のセッティング値により増幅することになる。その際、図８において、ＡＣレベル調整部はＶＲ３００により利得（Ｇａｉｎ）が調整されて増幅がなされる。
【００３６】
このように、ＤＣレベルとＡＣレベルとが調整された信号は図９に示すＣＬＫ１、ＣＬＫ２及びＩＮＰＵＴのように出力され、前記増幅された信号はＩＣ３００を通じてバッファを経てシフトレジスタに入力される。
【００３７】
以上で本発明に関する好ましい実施例を説明したが、本発明は前記実施例に限定されず、その技術的範囲内において、本発明の実施例から当該発明が属する技術分野で通常の知識を有する者により容易に変更され得るであろう。
【図面の簡単な説明】
【００３８】
【図１】液晶表示装置の基本構成を示す構成図である。
【図２】従来のゲートドライバＩＣの動作タイミング図である。
【図３】従来のゲートドライバＩＣの構成図である。
【図４】従来の技術に係るシフトレジスタの構成図である。
【図５】従来の技術に係るレベルシフタの構成図である。
【図６】本発明の液晶表示装置の駆動回路のブロック構成図である。
【図７】図６のクロック発生部のブロック構成図である。
【図８】図６のＤＣ及びＡＣレベル調整部とバッファ部の回路的構成図である。
【図９】本発明の液晶表示装置の駆動回路の動作タイミング図である。
【符号の説明】
【００３９】
６１    クロック発生部
６１ａ    インバータ
６１ｂ    ＭＵＸ
６１ｃ、６１ｄ    第１、第２フリップフロップ
６３    信号増幅部
６５    ＤＣ及びＡＣレベル調整部
６７    バッファ部
【図１】
0004730727.tif 000002
【図２】
0004730727.tif 000003
【図３】
0004730727.tif 000004
【図４】
0004730727.tif 000005
【図５】
0004730727.tif 000006
【図６】
0004730727.tif 000007
【図７】
0004730727.tif 000008
【図８】
0004730727.tif 000009
【図９】
0004730727.tif 000010