(57)【特許請求の範囲】
【請求項１】
第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、
前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、
前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、
を備え、
前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、
前記減算回路から出力される前記第４アナログ信号が、前記第３アナログ信号に対応する出力信号として出力されることを特徴とするエコー防止回路。
【請求項２】
請求項１に記載のエコー防止回路であって、
前記第４アナログ信号又は第５アナログ信号を選択的に出力可能なスイッチ回路を更に備え、
前記スイッチ回路は、前記第１及び第２ＦＩＲフィルタのそれぞれにフィルタ係数が設定される際には、前記第４アナログ信号を前記ＡＤコンバータに出力し、
前記第３アナログ信号に対応する前記出力信号が出力される際には、前記ＡＤコンバータに前記第５アナログ信号をデジタル変換して前記第１デジタル信号を生成させるために、前記第５アナログ信号を前記ＡＤコンバータに出力すること、
を特徴とするエコー防止回路。
【請求項３】
第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、
前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、
前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、
を備え、
前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、
前記ＡＤコンバータから出力される前記第４デジタル信号が、前記第３アナログ信号に対応する出力信号として出力されることを特徴とするエコー防止回路。
【請求項４】
請求項３に記載のエコー防止回路であって、
前記第１アナログ信号を前記入出力端子及び前記減算回路に出力するか、前記第１アナログ信号を出力信号として出力するかを選択可能な第１スイッチ回路と、
前記第４アナログ信号又は第６アナログ信号を選択的に出力可能な第２スイッチ回路と、
を更に備え、
前記フィルタ回路は、前記第１アナログ信号を音声に変換して出力するとともに、入力される音声を前記第３アナログ信号に変換して出力するイヤホンマイクが前記入出力端子に接続されている場合は、前記第１ＦＩＲフィルタで変換された前記第２デジタル信号を前記第１ＤＡコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１デジタル信号を前記第２デジタル信号として前記第１ＤＡコンバータに出力する第３スイッチ回路を更に含み、
前記第１スイッチ回路は、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１アナログ信号を前記入出力端子及び前記減算回路に出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１アナログ信号を出力信号として出力し、
前記第２スイッチ回路は、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第４アナログ信号を前記ＡＤコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記ＡＤコンバータに前記第６アナログ信号を変換して前記第４デジタル信号を生成させるために、前記第６アナログ信号を前記ＡＤコンバータに出力すること、
を特徴とするエコー防止回路。
【請求項５】
請求項４に記載のエコー防止回路であって、
前記イヤホンマイクの前記入出力端子への接続状態を検出して検出信号を出力する検出回路を更に備え、
前記第３スイッチ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１ＦＩＲフィルタで変換された前記第２デジタル信号を前記第１ＤＡコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１デジタル信号を前記第２デジタル信号として前記第１ＤＡコンバータに出力し、
前記第１スイッチ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１アナログ信号を前記入出力端子及び前記減算回路に出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１アナログ信号を出力信号として出力し、
前記第２スイッチ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第４アナログ信号を前記ＡＤコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記ＡＤコンバータに前記第６アナログ信号を変換して前記第４デジタル信号を生成させるために、前記第６アナログ信号を前記ＡＤコンバータに出力すること、
を特徴とするエコー防止回路。
【請求項６】
第１デジタル信号が入力される第１入力端子と、
前記第１入力端子からの前記第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力される第１出力端子と、
前記第２アナログ信号が出力される第２出力端子と、
入出力信号共用ライン上において前記第１出力端子からの前記第１アナログ信号と第３アナログ信号とを合わせた信号から、前記第２出力端子からの前記第２アナログ信号を減算した第４アナログ信号が入力される第２入力端子と、
前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、
前記第４デジタル信号が出力される第３出力端子と、
を備え、
前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、
前記第３出力端子から出力される前記第４デジタル信号が、前記第３アナログ信号に対応する出力信号として出力されることを特徴とするデジタル信号処理回路。
【請求項７】
請求項６に記載のデジタル信号処理回路であって、
前記第１アナログ信号を音声に変換して出力するとともに、入力される音声を前記第３アナログ信号に変換して出力するイヤホンマイクの前記入出力端子への接続状態を示す検出信号が入力される第３入力端子を更に備え、
前記フィルタ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１ＦＩＲフィルタで変換された前記第２デジタル信号を前記第１ＤＡコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１デジタル信号を前記第２デジタル信号として前記第１ＤＡコンバータに出力するスイッチ回路を更に含むこと、
を特徴とするデジタル信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エコー防止回路及びデジタル信号処理回路に関する。
【背景技術】
【０００２】
近年、例えばイヤホンマイクが接続される携帯電話機やハンズフリー電話機などの通信機器においては、スピーカからマイクに回り込む音響結合や回路上の電気的反射等によって生じるエコーを防止するためのエコー防止回路が組み込まれているものがある。例えば、特許文献１では、入力信号と逆位相で振幅レベルが等しい信号を用いて入力信号を打ち消すことによってエコーを防止する回路が開示されている。しかし、特許文献１に開示された構成では、エコーを高精度にキャンセルするためには各回路素子の回路定数を高精度に設定する必要であるが、このような設定は容易ではなく、高精度にエコーをキャンセルすることができなかった。
【０００３】
そこで、デジタル処理を用いてエコーを高精度にキャンセルする方法が検討されている。図５０は、ＤＳＰ４００を用いたエコー防止回路の一例を示す図である。図に示すように、携帯電話等で相手側から送信されてきた音声を示すアナログ信号は、ＡＤコンバータ４０１に入力される。そして、ＡＤコンバータ４０１によってデジタル変換された信号は、ＤＳＰ４００内のＦＩＲフィルタ４０２，４０３で、夫々のフィルタ係数に基づいて畳み込み処理が施されて出力される。ＦＩＲフィルタ４０２から出力される信号は、ＤＡコンバータ４０４に入力される。そして、ＤＡコンバータ４０４によってアナログ変換された信号は、入出力端子４０５を介してイヤホンマイクに出力されるとともに、差動増幅回路４０６の一方の端子に入力される。また、ＦＩＲフィルタ４０３から出力される信号は、ＤＡコンバータ４０７に入力される。そして、ＤＡコンバータ４０７から出力される信号は、差動増幅回路４０６の他方の端子に入力される。
【０００４】
そして、差動増幅回路４０６から出力される信号は、ＡＤコンバータ４０８でデジタル信号に変換されてＤＳＰ４００に入力される。そして、このデジタル信号は、ＤＳＰ４００から出力された後に、ＤＡコンバータ４０９でアナログ信号に変換されて、エコー防止回路の出力信号として出力される。
【０００５】
ここで、ＤＳＰ４００は、ＤＡコンバータ４０４にインパルスを出力した際のＡＤコンバータ４０８の出力により、ＤＡコンバータ４０４からＡＤコンバータ４０８までのインパルス応答を取得する。また、ＤＳＰ４００は、ＤＡコンバータ４０７にインパルスを出力した際のＡＤコンバータ４０８の出力により、ＤＡコンバータ４０７からＡＤコンバータ４０８までのインパルス応答を取得する。そして、これらのインパルス応答に基づいてＦＩＲフィルタ４０２，４０３のフィルタ係数を適切に設定することにより、エコーを高精度にキャンセルすることができる。
【特許文献１】特許第３２９３０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図５０に示した構成では、エコーを高精度にキャンセルすることができるものの、ＡＤコンバータが２つ、ＤＡコンバータが３つ必要であり、コストおよび消費電力の増加を招いていた。
【０００７】
そこで、本発明は、効果的にエコーを防止するとともに、コスト削減及び消費電力低減が可能なエコー防止回路及びデジタル信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明のエコー防止回路は、第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、を備え、前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、前記減算回路から出力される前記第４アナログ信号が、前記第３アナログ信号に対応する出力信号として出力されることとすることができる。
【０００９】
そして、前記エコー防止回路は、前記第４アナログ信号又は第５アナログ信号を選択的に出力可能なスイッチ回路を更に備え、前記スイッチ回路は、前記第１及び第２ＦＩＲフィルタのそれぞれにフィルタ係数が設定される際には、前記第４アナログ信号を前記ＡＤコンバータに出力し、前記第３アナログ信号に対応する前記出力信号が出力される際には、前記ＡＤコンバータに前記第５アナログ信号をデジタル変換して前記第１デジタル信号を生成させるために、前記第５アナログ信号を前記ＡＤコンバータに出力することとしてもよい。
【００１０】
また、本発明のエコー防止回路は、第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、を備え、前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、前記ＡＤコンバータから出力される前記第４デジタル信号が、前記第３アナログ信号に対応する出力信号として出力されることとすることができる。
【００１１】
そして、前記エコー防止回路は、前記第１アナログ信号を音声に変換して出力するとともに、入力される音声を前記第３アナログ信号に変換して出力するイヤホンマイクの前記入出力端子への接続状態を検出して検出信号を出力する検出回路を更に備えることとしてもよい。
【００１２】
そして、前記エコー防止回路は、前記第１アナログ信号を前記入出力端子及び前記減算回路に出力するか、前記第１アナログ信号を出力信号として出力するかを選択可能な第１スイッチ回路と、前記第４アナログ信号又は第６アナログ信号を選択的に出力可能な第２スイッチ回路と、を更に備え、前記フィルタ回路は、前記第１アナログ信号を音声に変換して出力するとともに、入力される音声を前記第３アナログ信号に変換して出力するイヤホンマイクが前記入出力端子に接続されている場合は、前記第１ＦＩＲフィルタで変換された前記第２デジタル信号を前記第１ＤＡコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１デジタル信号を前記第２デジタル信号として前記第１ＤＡコンバータに出力する第３スイッチ回路を更に含み、前記第１スイッチ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１アナログ信号を前記入出力端子及び前記減算回路に出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１アナログ信号を出力信号として出力し、前記第２スイッチ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第４アナログ信号を前記ＡＤコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記ＡＤコンバータに前記第６アナログ信号を変換して前記第４デジタル信号を生成させるために、前記第６アナログ信号を前記ＡＤコンバータに出力することとしてもよい。
【００１３】
また、本発明のデジタル信号処理回路は、第１デジタル信号が入力される第１入力端子と、前記第１入力端子からの前記第１デジタル信号が入力され第２デジタル信号を出力する第１ＦＩＲフィルタと、前記第１デジタル信号が入力され第３デジタル信号を出力する第２ＦＩＲフィルタと、を含むフィルタ回路と、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力される第１出力端子と、前記第２アナログ信号が出力される第２出力端子と、入出力信号共用ライン上において前記第１出力端子からの前記第１アナログ信号と第３アナログ信号とを合わせた信号から、前記第２出力端子からの前記第２アナログ信号を減算した第４アナログ信号が入力される第２入力端子と、前記第４アナログ信号を第４デジタル信号に変換して出力するＡＤコンバータと、前記第４デジタル信号が出力される第３出力端子と、を備え、前記第１及び第２ＦＩＲフィルタのそれぞれには、前記第１デジタル信号及び前記第３アナログ信号が無信号状態において前記第１及び第２ＤＡコンバータにインパルス信号が入力された際に前記ＡＤコンバータから出力される前記第４デジタル信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数が設定され、前記第３出力端子から出力される前記第４デジタル信号が、前記第３アナログ信号に対応する出力信号として出力されることとすることができる。
【００１４】
そして、前記デジタル信号処理回路は、前記第１アナログ信号を音声に変換して出力するとともに、入力される音声を前記第３アナログ信号に変換して出力するイヤホンマイクの前記入出力端子への接続状態を示す検出信号が入力される第３入力端子を更に備え、前記フィルタ回路は、前記検出信号に基づいて、前記イヤホンマイクが前記入出力端子に接続されている場合は、前記第１ＦＩＲフィルタで変換された前記第２デジタル信号を前記第１ＤＡコンバータに出力し、前記イヤホンマイクが前記入出力端子に接続されていない場合は、前記第１デジタル信号を前記第２デジタル信号として前記第１ＤＡコンバータに出力するスイッチ回路を更に含むこととしてもよい。
【発明の効果】
【００１５】
効果的にエコーを防止するとともに、コスト削減及び消費電力低減が可能なエコー防止回路及びデジタル信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
＜＜第１の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１を参照しつつ本発明に係るエコー防止回路、デジタル信号処理回路について説明する。図１は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ（Digital Signal Processor）２）の一例を示すブロック図である。
【００１７】
エコー防止回路は、ＣＰＵ（Central Processing Unit）１、ＤＳＰ２、ＡＤコンバータ３、ＤＡコンバータ５（第１ＤＡコンバータ）、増幅回路６、入出力端子７、差動増幅回路９（減算回路）、増幅回路１０、ＡＤコンバータ１４、ＤＡコンバータ１２（第２ＤＡコンバータ）、増幅回路１３を有している。なお、本実施形態においてはＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。
【００１８】
さらに、ＤＳＰ２は、入力端子３０、ＦＩＲ（Finite Impulse Response）フィルタ４、出力端子３１、ＦＩＲフィルタ１１、出力端子３２、入力端子３３を有している。なお、ＦＩＲフィルタ４，１１が本発明のフィルタ回路に相当する。
【００１９】
ＡＤコンバータ３には、例えば音声信号が入力される。そして、ＡＤコンバータ３は、音声信号に対してアナログ・デジタル変換処理したデジタル信号（第１デジタル信号）を、入力端子３０を介してＤＳＰ２に入力する。
【００２０】
ＤＳＰ２に入力されたデジタル信号は、ＦＩＲフィルタ４、１１にそれぞれ入力される。ＦＩＲフィルタ４は入力されるデジタル信号に対して、当該ＦＩＲフィルタ４のフィルタ係数に基づいて後述する畳み込み演算処理を施したデジタル信号（第２デジタル信号）を出力端子３１に出力する。また同時に、ＦＩＲフィルタ１１は入力されるデジタル信号に対して、当該ＦＩＲフィルタ１１のフィルタ係数に基づいて後述する畳み込み演算処理を施したデジタル信号（第３デジタル信号）を出力端子３２に出力する。
【００２１】
ＤＡコンバータ５には、出力端子３１を介して、ＦＩＲフィルタ４からの出力信号が入力される。そして、ＤＡコンバータ５は、ＦＩＲフィルタ４からの出力信号に対してデジタル・アナログ変換処理したアナログ信号（第１アナログ信号）を増幅回路６に出力する。増幅回路６は、所定の増幅率にてアナログ信号を増幅して出力する。
【００２２】
入出力端子７には、例えばアナログ信号に基づいて音声を発生させる機器（例えばイヤホンマイク、スピーカなど）が接続される。そして、入出力端子７を介して、増幅回路６からのアナログ信号が接続された機器に対して出力される。また、入出力端子７には、例えば音声を音声信号に変換して出力する機器（例えばイヤホンマイク、マイクなど）が接続される。このため、入出力端子７には、接続された機器からの音声信号が入力される。そして、入出力端子７を介して、音声信号（第３アナログ信号）が差動増幅回路９の＋入力端子に入力される。さらに、入出力端子７を介して出力された信号は、接続された機器を介して反射されて入出力端子７から入力され、差動増幅回路９の＋入力端子に入力される。ここで、反射されてくる信号とは、例えば、イヤホンマイク等を通じて戻ってくる信号や、イヤホンマイクから出力された音が耳の中で反射し、その反射音がイヤホンマイクによって音声信号に変換された信号等である。なお、入出力端子７は、出力信号と入力信号が排他的に入出力されるものではない。例えば、入出力端子７は、出力信号と入力信号とが同時に入出力される場合もある。なお、入出力信号共用ラインとは、入出力端子７に接続されるラインである。
【００２３】
ＤＡコンバータ１２には、出力端子３２を介して、ＦＩＲフィルタ１１からの出力信号が入力される。そして、ＤＡコンバータ１２は、ＦＩＲフィルタ１１からの出力信号に対してデジタル・アナログ変換処理したアナログ信号（第２アナログ信号）を増幅回路１３に出力する。増幅回路１３は、所定の増幅率にてアナログ信号を増幅して差動増幅回路９の−入力端子に出力する。
【００２４】
差動増幅回路９は、入出力端子７からの音声信号を増幅回路１０に出力する。増幅回路１０は、音声信号を所定の増幅率にて増幅してＡＤコンバータ１４に出力する。また、差動増幅回路９の＋入力端子には、増幅回路６からのアナログ信号が入力される。そして、差動増幅回路９は、＋入力端子に入力された増幅回路６からのアナログ信号と、−入力端子に入力された増幅回路１３からのアナログ信号との差分を増幅した信号（第４アナログ信号）を出力する。また、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応する出力信号として出力される。
【００２５】
ＡＤコンバータ１４は、増幅回路１０からの音声信号に対してアナログ・デジタル変換処理したデジタル信号（第４デジタル信号）を、入力端子３３を介してＤＳＰ２に入力する。入力端子３３を介して入力されるデジタル信号は、ＦＩＲフィルタ４，１１のフィルタ係数を設定するために用いられる。
【００２６】
ＣＰＵ１は、エコー防止回路を統括制御する。ＣＰＵ１は、例えばエコー防止回路をリセットするためのリセット信号が入力されると、後述するインパルス応答取得処理を実行させるための指示信号をＤＳＰ２に出力する。さらに、ＣＰＵ１は、インパルス応答取得処理の初期動作として、例えば他方の論理値'０'をＤＳＰ２に出力する。なお、本実施形態においてＣＰＵ１は、リセット信号が入力されることによって、インパルス応答取得処理を実行させるための指示信号を出力しているがこれに限るものではない。例えば、エコー防止回路を動作させるための電源投入をＣＰＵ１が検出したときに、前述の指示信号をＤＳＰ２に出力するようにしてもよい。また、ＣＰＵ１は、アナログ回路の電気的変化（例えば増幅回路１０の出力の振幅変化）を検出したときに、前述の指示信号をＤＳＰ２に出力するようにしてもよい。
【００２７】
＝＝＝ＤＳＰ２及びＦＩＲフィルタ４、１１の構成の詳細＝＝＝
以下、図１〜図７を参照しつつＤＳＰ２及びＤＳＰ２の構成要件であるＦＩＲフィルタ４、１１の構成ついて詳述する。図２は、図１に示すエコー防止回路の経路Ａ、Ｂを示した図である。図３は、経路Ａにイヤホンマイク１８が含まれる場合を示した図である。図４(a)は、図２又は図３に示す経路Ａのインパルス応答ＩＲ１'(Ｚ)を示した図である。図４(b)は、図２又は図３に示す経路Ｂのインパルス応答ＩＲ２'(Ｚ)を示した図である。図５は、ＤＳＰ２の構成の一部を示すブロック図である。詳述すると、経路Ａのインパルス応答ＩＲ１'(Ｚ)に基づいてＦＩＲフィルタ１１のフィルタ係数を設定するための、ＤＳＰ２の構成の一部を示すブロック図である。図６は、ＤＳＰ２の他の構成の一部を示すブロック図である。詳述すると、経路Ｂのインパルス応答ＩＲ２'(Ｚ)に基づいてＦＩＲフィルタ４のフィルタ係数を設定するための、ＤＳＰ２の他の構成の一部を示すブロック図である。図７は、ＦＩＲフィルタ４、１１のその他の一例を示すブロック図である。
【００２８】
先ず、図５を参照しつつＤＳＰ２及びＦＩＲフィルタ１１の構成について詳述する。  
ＤＳＰ２は、図１に示すＦＩＲフィルタ１１等とともに、インパルス応答格納メモリ４３（フィルタ係数設定部）、インパルス用メモリ４４、４５、フィルタ係数格納メモリ４７、レジスタ４６、４８、４９、５０（フィルタ係数設定部）、スイッチ回路６０Ａ〜６０Ｅ、６０Ｇ〜６０Ｉ（フィルタ係数設定部）、６０Ｎ、６０Ｑを有している。
【００２９】
また、ＦＩＲフィルタ１１は、図５一点鎖線内に示すデジタル信号用メモリ４２、乗算回路５１、ＡＤＤ（加算器）５２、ＡＣＣ（Accumulator）５３、スイッチ回路６０Ｍを有している。  
レジスタ４８、４９には、ＣＰＵ１からの前述した他方の論理値'０'が入力される。
【００３０】
インパルス用メモリ４４、４５はそれぞれ、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、後述のインパルス応答取得処理において図２又は図３の実線で示す経路Ａのインパルス応答ＩＲ１'(Ｚ）を取得する場合、インパルス用メモリ４５のレジスタ０には、例えば一方の論理値'１'が記憶される。そして、インパルス用メモリ４５の他のレジスタ１〜Ｎ−１には、他方の論理値'０'が記憶される。また、レジスタ４６、インパルス用メモリ４４のレジスタ０〜Ｎ−１には、他方の論理値'０'が記憶される。
【００３１】
また、後述のインパルス応答取得処理において図２又は図３の実線で示す経路Ｂのインパルス応答ＩＲ２'(Ｚ）を取得する場合、インパルス用メモリ４４のレジスタ０には、例えば一方の論理値'１'が記憶される。そして、インパルス用メモリ４４の他のレジスタ１〜Ｎ−１には、他方の論理値'０'が記憶される。また、レジスタ４６、インパルス用メモリ４５のレジスタ０〜Ｎ−１には、他方の論理値'０'が記憶される。
【００３２】
インパルス応答格納メモリ４３は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１には、ＤＳＰ２がスイッチ回路６０Ｅを入力端子３３側に切替えることによって、入力端子３３を介して経路Ａにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が記憶される。例えば、先ず入力端子３３を介してインパルス応答ｉｍｐ(０)がレジスタＮ−１に記憶される。そして、次のインパルス応答ｉｍｐ(１)はレジスタＮ−１に記憶され、レジスタ０に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶される。そして、この処理が繰り返されることによって、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１には、インパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が記憶されることとなる。なお、サンプリング周期とは、図４(a)に示す各インパルス応答ｉｍｐ(０)〜(Ｎ−１)間の時間間隔である。また、インパルス応答格納メモリ４３は、ＤＳＰ２がスイッチ回路６０Ｈをレジスタ４９側に切替え、スイッチ６０Ｇをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４９に記憶された他方の論理値'０'によってクリアされる。
【００３３】
フィルタ係数格納メモリ４７は、Ｎ個のアドレス０〜Ｎ−１から構成されている。そして、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１には、スイッチ回路６０Ｇ、６０Ｉを順次切替えることによって、レジスタ５０を介したインパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次記憶される。この結果、ＦＩＲフィルタ１１のフィルタ係数に、経路Ａのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が設定されることとなる。なお、ＦＩＲフィルタ１１のフィルタ係数に、経路Ａにおけるインパルス応答ｉｍｐ(０)〜(Ｎ−１)を設定する理由については、後述のＦＩＲフィルタ４、１１のフィルタ係数において説明する。
【００３４】
レジスタ５０は、インパルス応答格納メモリ４３からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１に順次記憶されるべく、当該インパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。
【００３５】
デジタル信号用メモリ４２は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、デジタル信号用メモリ４２には、入力端子３０を介してＡＤコンバータ３からのデジタル信号が順次入力される。そして、レジスタ０〜Ｎ−１にデジタル信号が順次入力されることにより、デジタル信号は１サンプリング周期単位ずつ遅延されることとなる。例えばデジタル信号をＸｎとすると、レジスタ０はＸｎを１サンプリング周期遅延させたＸｎ−１をレジスタ１に出力し、レジスタＮ−２はＸｎ−（Ｎ−１）を出力する。また、デジタル信号用メモリ４２は、ＤＳＰ２がスイッチ回路６０Ｑをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４８に記憶された他方の論理値'０'によってクリアされる。
【００３６】
乗算回路５１は、ＤＳＰ２がスイッチ回路６０Ｍ、６０Ｎをそれぞれ、レジスタ０、アドレス０から順次切替えることによって、デジタル信号用メモリ４２からのデジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）と、フィルタ係数格納メモリ４７からのフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)が順次入力される。そして、乗算回路５１は、デジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）とフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。例えば、乗算回路５１は、デジタル信号用メモリ４２からのＸｎとフィルタ係数格納メモリ４７からのｉｍｐ(０)を乗算した乗算結果をＡＤＤ５２に出力する。次に、乗算回路５１は、デジタル信号用メモリ４２からのＸｎ−１とフィルタ係数格納メモリ４７からのｉｍｐ(１)を乗算した乗算結果をＡＤＤ５２に出力する。そして、この処理が繰り返されることによって、デジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）とフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)とが乗算されることとなる。
【００３７】
ＡＣＣ５３は、ＡＤＤ５２からの加算結果が入力されて、この加算結果を保持する。ＡＤＤ５２は、乗算回路５１からの乗算結果と、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果とを加算した結果をＡＣＣ５３に出力する。この結果、ＡＣＣ５３にはＸｎ・ｉｍｐ(０)＋・・＋Ｘｎ−（Ｎ−１）・ｉｍｐ(Ｎ−１)が記憶されることとなる。この結果、ＦＩＲフィルタ１１は、フィルタ係数格納メモリ４７に記憶されたフィルタ係数に基づき、デジタル信号に対して畳み込み演算処理を施したこととなる。そして、ＦＩＲフィルタ１１は、畳み込み演算処理を施したデジタル信号を、出力端子３２に出力する。
【００３８】
次に、図６を参照しつつＤＳＰ２及びＦＩＲフィルタ４の構成について説明する。なお、前述したＤＳＰ２及びＦＩＲフィルタ１１と同一の構成については、同一番号を付して説明を省略する。
【００３９】
ＤＳＰ２は、図１に示すＦＩＲフィルタ４等ともに、インパルス応答格納メモリ５５（フィルタ係数設定部）、インパルス用メモリ４４、４５、フィルタ係数格納メモリ５６、レジスタ４６、４８〜５０、５７（フィルタ係数設定部）、乗算回路５８（フィルタ係数設定部）、スイッチ回路６０Ａ〜６０Ｄ、６０Ｆ、６０Ｊ〜６０Ｌ（フィルタ係数設定部）、６０Ｐ、６０Ｒを有している。
【００４０】
また、ＦＩＲフィルタ４は、図６一点鎖線内に示すデジタル信号用メモリ５４、乗算回路５１、ＡＤＤ５２、ＡＣＣ５３、スイッチ回路６０Ｏを有している。なお、乗算回路５１、ＡＤＤ５２、ＡＣＣ５３は、ＦＩＲフィルタ４と共用して用いられる。
【００４１】
インパルス応答格納メモリ５５は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１には、ＤＳＰ２がスイッチ回路６０Ｆを入力端子３３側に切替えることによって、入力端子３３を介して経路Ｂにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ２'(Ｚ)）が記憶される。なお、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１へのインパルス応答ｉｍｐ(０)〜(Ｎ−１)の記憶は、前述したインパルス応答格納メモリ４３と同様である。また、インパルス応答格納メモリ５５は、ＤＳＰ２がスイッチ回路６０Ｋをレジスタ４９側に切替え、スイッチ６０Ｊをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４９に記憶された他方の論理値'０'によってクリアされる。
【００４２】
レジスタ５７には、インパルス応答格納メモリ５５に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を、乗算回路５８にて位相反転させるべく−１を示すバイナリデータが予め記憶されている。
【００４３】
乗算回路５８は、レジスタ５０の値とレジスタ５７の値とを乗算した乗算結果をインパルス応答格納メモリ５６に出力する。詳述すると、ＤＳＰ２がスイッチ回路６０Ｋをレジスタ５０側に切替え、スイッチ回路６０Ｊをレジスタ０から順次切替えることによって、レジスタ５０にインパルス応答格納メモリ５５のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次入力される。そして、乗算回路５８が、レジスタ５０の値とレジスタ５７の値とを順次乗算することによって、位相反転されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を示す乗算結果がフィルタ係数格納メモリ５６に出力されることとなる。
【００４４】
フィルタ係数格納メモリ５６は、Ｎ個のアドレス０〜Ｎ−１から構成されている。そして、フィルタ係数格納メモリ５６のアドレス０〜Ｎ−１には、スイッチ回路６０Ｌを順次切替えることによって、乗算回路５８にて位相反転されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次記憶される。この結果、ＦＩＲフィルタ４のフィルタ係数として、位相反転された経路Ｂのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ２'(Ｚ)）が設定されることとなる。なお、ＦＩＲフィルタ４のフィルタ係数に、位相反転した経路Ｂのインパルス応答ｉｍｐ(０)〜(Ｎ−１)を設定する理由については、後述のＦＩＲフィルタ４、１１のフィルタ係数において説明する。
【００４５】
デジタル信号用メモリ５４は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、デジタル信号用メモリ５４には、入力端子３０を介してＡＤコンバータ３からのデジタル信号が順次入力される。そして、レジスタ０〜Ｎ−１にデジタル信号が順次入力されることにより、デジタル信号は１サンプリング周期単位ずつ遅延されることとなる。例えばデジタル信号をＸｎとすると、レジスタ０はＸｎを１サンプリング周期遅延させたＸｎ−１をレジスタ１に出力し、レジスタＮ−２はＸｎ−（Ｎ−１）を出力する。また、デジタル信号用メモリ５４は、ＤＳＰ２がスイッチ回路６０Ｒをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４８に記憶された他方の論理値'０'によってクリアされる。
【００４６】
そして、前述したＦＩＲフィルタ１１と同様の乗算回路５１、ＡＤＤ５２による処理が行われる。この結果、ＦＩＲフィルタ４は、フィルタ係数格納メモリ５６に記憶されたフィルタ係数に基づき、デジタル信号に対して畳み込み演算処理を施したこととなる。そして、ＦＩＲフィルタ４は、畳み込み演算処理を施したデジタル信号を、出力端子３１に出力する。
【００４７】
なお、本実施形態においては、ＦＩＲフィルタ４、１１を前述した構成にて述べているがこれに限るものではない。例えば、図７に示す構成としても良い。この場合、デジタル信号用メモリ４２、５４に対応した遅延回路３５ａ１〜３５ａＮ−１、乗算回路５１に対応した乗算回路３６ａ０〜３６ａＮ−１、ＡＤＤ５２、ＡＣＣ５３に対応した加算回路３７を設けても良い。以下、例えばＦＩＲフィルタ４が図７に示す構成で設けられた場合について説明する。同図に示すように、ＦＩＲフィルタ４は、縦続接続されたＮ−１個の遅延回路３５a１〜３５aＮ−１と、入力されるデジタル信号をそれぞれ乗算するＮ個の乗算回路３６a０〜３６aＮ−１と、乗算回路３６a０〜３６aＮ−１からの出力を合算する加算回路３７とを有している。
【００４８】
遅延回路３５a１〜３５aＮ−１は、入力端子３０を介して入力されるデジタル信号Ｘｎを、サンプリングの周期単位ごとに遅延して出力する。例えば、遅延回路３５a１はデジタル信号Ｘｎを１サンプリング周期位相遅延させたデジタル信号Ｘｎ−１を出力し、遅延回路３５aＮ−１はデジタル信号Ｘｎ−（Ｎ−１）を出力する。
【００４９】
乗算回路３６a０〜３６aＮ−１は、スイッチ回路６０Ｐ、６０Ｓが順次切替わることにより、フィルタ係数格納メモリ５６に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。そして、乗算回路３６a０〜３６aＮ−１は、入力されるデジタル信号に対して設定された乗算係数で乗算した乗算結果を出力する。
【００５０】
加算回路３７は、乗算回路３６a０〜３６aＮ−１からの出力を合算する。この結果、前述したＦＩＲフィルタ４と同様の畳み込み演算を施すことが可能となる。
【００５１】
＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図２及び図３を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。なお、イヤホンマイク１８は入出力端子７に接続することができる。そして、入出力端子７から出力されるアナログ信号がイヤホンマイク１８に入力されると、イヤホンマイク１８はそのアナログ信号に基づいて振動板（不図示）を振動させることにより音声を出力する。また、イヤホンマイク１８は、イヤホンマイク１８を耳に装着している者が音声を発したときの鼓膜の振動を振動板でとらえることによりアナログ信号を生成して出力する。そして、イヤホンマイク１８から出力されるアナログ信号が入出力端子７から入力される。
【００５２】
前述したように増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、差動増幅回路９の＋入力端子にも入力される場合がある。つまり、差動増幅回路９の＋入力端子には、増幅回路６からのアナログ信号と、入出力端子７に入力された信号とを合わせた信号が入力される。そして、この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて差動増幅回路９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。
【００５３】
そこで、図２又は図３の破線で示す出力端子３１から差動増幅回路９の＋入力端子までのインパルス応答（伝達関数）をＩＲ１(Ｚ)とする。また、図２又は図３の破線で示す出力端子３２から差動増幅回路９の−入力端子までのインパルス応答（伝達関数）をＩＲ２(Ｚ)とする。また、図２又は図３の破線で示す差動増幅回路９における±入力端子の後段から入力端子３３までのインパルス応答（伝達関数）をＷ(Ｚ)とする。
【００５４】
この時、図２又は図３の実線で示す経路Ａのインパルス応答（伝達関数）ＩＲ１'(Ｚ)は、ＩＲ１'(Ｚ)＝ＩＲ１(Ｚ)・Ｗ(Ｚ)となる。また、図２又は図３の実線で示す経路Ｂのインパルス応答（伝達関数）ＩＲ２'(Ｚ)は、ＩＲ２'(Ｚ)＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)となる。なお、ＩＲ２(Ｚ)が位相反転しているのは、差動増幅回路９の−入力端子に入力されているためである。
【００５５】
今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝−ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)）・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。
【００５６】
つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ１'(Ｚ)と設定すればよいことがわかる。
【００５７】
あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝−ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝（−（ＩＲ１(Ｚ)・Ｗ(Ｚ)））・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・ＩＲ２(Ｚ)・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。
【００５８】
つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)と設定すればよいことがわかる。
【００５９】
そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、差動増幅回路９において経路Ａを伝達する信号を、経路Ｂを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。
【００６０】
そして、図３に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。
【００６１】
そして、本実施形態に示すエコー防止回路では、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ１４から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【００６２】
＝＝インパルス応答取得処理によるＦＩＲフィルタ４、１１のフィルタ係数設定＝＝
以下、図１〜図６、図８を参照しつつ本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路によるインパルス応答取得処理、ＦＩＲフィルタ４、１１のフィルタ係数設定の動作について説明する。図８は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の動作の一例を示すフローチャートである。
【００６３】
ＣＰＵ１は、例えば、エコー防止回路をリセットするためのリセット信号が入力されると、インパルス応答取得処理をＤＳＰ２にて実行させるべく指示信号を、ＤＳＰ２に出力する。また、ＣＰＵ１は、インパルス応答取得処理の初期動作として、他方の論理値'０'をＤＳＰ２出力する。ＤＳＰ２に入力された他方の論理値'０'は、レジスタ４８、４９に入力される。
【００６４】
ＤＳＰ２は、スイッチ回路６０Ｒをデジタル信号用メモリ５４のレジスタ０〜レジスタＮ−１へと順次切替える。この結果、レジスタ４８に記憶された他方の論理値'０'によって、デジタル信号用メモリ５４のレジスタ０〜Ｎ−１の内容がクリアされる（Ｓ１０１）。同様に、ＤＳＰ２は、スイッチ回路６０Ｑをデジタル信号用メモリ４２のレジスタ０〜レジスタＮ−１へと順次切替える。この結果、レジスタ４８に記憶された他方の論理値'０'によって、デジタル信号用メモリ４２のレジスタ０〜Ｎ−１がクリアされる（Ｓ１０２）。そして、ＤＳＰ２は、ＣＰＵ１からの前述の指示信号が入力されたか否かを判別する（Ｓ１０３）。
【００６５】
ＤＳＰ２は、ＣＰＵ１からの指示信号が入力されたと判別すると（Ｓ１０３・ＹＥＳ）、先ずスイッチ回路６０Ｈをレジスタ４９側に切替え、スイッチ回路６０Ｇをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ４９に記憶された他方の論理値'０'によって、インパルス応答格納メモリ４３のレジスタ０〜レジスタＮ−１の内容がクリアされる（Ｓ１０４）。以下、インパルス応答格納メモリ４３に記憶させるi番目のインパルス応答をｉｍｐ(ｉ)(ｉ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２は、インパルス応答格納メモリ４３のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくi＝０とし（Ｓ１０５）、入力端子３０をハイインピーダンスとした上で、以下の処理を実行する。
【００６６】
ＤＳＰ２は、図２又は図３に示した経路Ａのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ａへ出力端子３１からのインパルス出力が可能であるか否かを判別する（Ｓ１０６）。例えば、このＤＳＰ２による判別としては、出力端子３１からの信号の出力や入力端子３３への信号の入力がされている状態であるか否かを判別することによって行う。仮に、出力端子３１からの信号の出力や入力端子３３への信号の入力がされている状態でインパルスを出力すると、正確なインパルス応答ｉｍｐ(０)を取得できない可能性があるためである。
【００６７】
そして、ＤＳＰ２は、経路Ａへのインパルス出力が可能であると判別すると（Ｓ１０６・ＹＥＳ）、ｉ＝０であるか否かを判別する（Ｓ１０７）。Ｓ１０５においてｉ＝０であるため、ＤＳＰ２はi＝０であると判別することとなる（Ｓ１０７・ＹＥＳ）。そして、ＤＳＰ２は、インパルス用メモリ４５のレジスタ０に一方の論理値'１'を記憶させる。また、ＤＳＰ２は、インパルス用メモリ４５の他のレジスタ１〜Ｎ−１、レジスタ４６、インパルス用メモリ４４のレジスタ０〜Ｎ−１に、他方の論理値'０'を記憶させる。そして、ＤＳＰ２は、スイッチ回路６０Ｃをインパルス用メモリ４５側に切替え、スイッチ回路６０Ａをインパルス用メモリ４４側に切替え、スイッチ回路６０Ｔをレジスタ４６側に切替える。また、ＤＳＰ２は、スイッチ回路６０Ｅを入力端子３３側に切替える。次に、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ４５のレジスタ０に記憶された一方の論理値'１'によるインパルスが出力端子３１から出力されることとなる（Ｓ１０８）。出力端子３１から出力されたインパルスは、経路Ａを伝達して入力端子３３に入力される（Ｓ１０９）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図４(a)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ４３のレジスタＮ−１に記憶される。
【００６８】
次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２はiをインクリメントして、ｉ＝ｉ＋１＝１とする（Ｓ１１０）。そして、ＤＳＰ２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ１１１・ＮＯ）、前述したＳ１０６の処理を再び繰り返すこととなる。さらに、Ｓ１１０においてｉ＝１≠０となっているため（Ｓ１０７・ＮＯ）、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子３１からはインパルスが出力されない（Ｓ１１２）。そのため、入力端子３３には、Ｓ１０８において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ４３のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ１０６からＳ１１１の処理をｉ≧Ｎまで繰り返すことによって（Ｓ１１１・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。
【００６９】
ＤＳＰ２は、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１に記憶させるべく、スイッチ回路６０Ｈをレジスタ５０側に切替え、スイッチ回路６０Ｇ、６０Ｉをそれぞれレジスタ０、アドレス０から順次切替える。詳述すると、ＤＳＰ２は、先ずインパルス応答ｉｍｐ(０)をアドレス０に記憶させるべくｉ＝０とする（Ｓ１１３）。そして、ＤＳＰ２は、スイッチ回路６０Ｇをレジスタ０に切替え、スイッチ回路６０Ｉをアドレス０に切替える。この結果、フィルタ係数格納メモリ４７のアドレス０にインパルス応答ｉｍｐ(０)が記憶されることとなる（Ｓ１１４）。次に、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレス１にインパルス応答ｉｍｐ(１)を記憶させるべく、ｉ＝ｉ＋１＝１とする（Ｓ１１５）。そして、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレスＮ−１までインパルス応答が記憶されていないためi≧Ｎでないと判別し（Ｓ１１６・ＮＯ）、前述のＳ１１４の処理を再び繰り返すこととなる。つまり、ＤＳＰ２は、スイッチ回路６０Ｇをレジスタ１に切替え、スイッチ回路６０Ｉをアドレス１に切替える。この結果、アドレス１にインパルス応答ｉｍｐ(１)が記憶されることとなる（Ｓ１１４）。そして、前述のＳ１１４からＳ１１６の処理をｉ≧Ｎまで繰り返すことによって（Ｓ１１６・ＹＥＳ）、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１にインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されることとなる。つまり、ＦＩＲフィルタ１１のフィルタ係数が設定されることとなる。
【００７０】
次に、ＤＳＰ２は、スイッチ回路６０Ｋをレジスタ４９側に切替え、スイッチ回路６０Ｊをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ４９に記憶された他方の論理値'０'によって、インパルス応答格納メモリ５５のレジスタ０〜レジスタＮ−１がクリアされる（Ｓ１１７）。以下、インパルス応答格納メモリ５５に記憶させるｊ番目のインパルス応答をｉｍｐ(ｊ)(ｊ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２は、インパルス応答格納メモリ５５のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくｊ＝０とし（Ｓ１１８）、以下の処理を実行する。
【００７１】
ＤＳＰ２は、図２又は図３に示した経路Ｂのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｂへインパルス出力が可能であるか否かを判別する（Ｓ１１９）。このＤＳＰ２による判別は、前述したＳ１０６と同様である。
【００７２】
そして、ＤＳＰ２は、経路Ｂへのインパルス出力が可能であると判別すると（Ｓ１１９・ＹＥＳ）、ｊ＝０であるか否かを判別する（Ｓ１２０）。Ｓ１１８においてｊ＝０であるため、ＤＳＰ２はｊ＝０であると判別することとなる（Ｓ１２０・ＹＥＳ）。そして、ＤＳＰ２は、インパルス用メモリ４４のレジスタ０に一方の論理値'１'を記憶させる。また、ＤＳＰ２は、インパルス用メモリ４４の他のレジスタ１〜Ｎ−１、レジスタ４６、インパルス用メモリ４５のレジスタ０〜Ｎ−１に、他方の論理値'０'を記憶させる。そして、ＤＳＰ２は、スイッチ回路６０Ｆを入力端子３３側に切替える。次に、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ４４のレジスタ０に記憶された一方の論理値'１'によるインパルスが出力端子３２から出力されることとなる（Ｓ１２１）。出力端子３２から出力されたインパルスは、経路Ｂを伝達して入力端子３３に入力される（Ｓ１２２）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図４(ｂ)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ５５のレジスタＮ−１に記憶される。
【００７３】
次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２はｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ１２３）。そして、ＤＳＰ２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためｊ≧Ｎでないと判別し（Ｓ１２４・ＮＯ）、前述したＳ１１９の処理を再び繰り返すこととなる。さらに、Ｓ１２３においてｊ＝１≠０となっているため（Ｓ１２０・ＮＯ）、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子３２からはインパルスが出力されない（Ｓ１２５）。そのため、入力端子３３には、Ｓ１２１において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ５５のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ１１９からＳ１２４の処理をｊ≧Ｎまで繰り返すことによって（Ｓ１２４・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ２'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。
【００７４】
ＤＳＰ２は、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を、位相反転させてフィルタ係数格納メモリ５６のアドレス０〜Ｎ−１に記憶させるべく、スイッチ回路６０Ｋをレジスタ５０側に切替え、スイッチ回路６０Ｊ、６０Ｌをそれぞれレジスタ０、アドレス０から順次切替える。ＤＳＰ２は、先ず位相反転されたインパルス応答ｉｍｐ(０)をアドレス０に記憶させるべくｊ＝０とする（Ｓ１２６）。そして、ＤＳＰ２は、スイッチ回路６０Ｊをレジスタ０に切替え、スイッチ回路６０Ｌをアドレス０に切替える。このときレジスタ０からのｉｍｐ(０)は、乗算回路５８にてレジスタ５７の値と乗算されることによって位相反転される。この結果、フィルタ係数格納メモリ４７のアドレス０には、位相反転されたインパルス応答ｉｍｐ(０)を記憶されることとなる（Ｓ１２７）。次に、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレス１にインパルス応答ｉｍｐ(１)を記憶させるべく、ｊ＝ｊ＋１＝１とする（Ｓ１２８）。そして、ＤＳＰ２は、フィルタ係数格納メモリ５６のアドレスＮ−１までインパルス応答が記憶されていないためｊ≧Ｎでないと判別し（Ｓ１２９・ＮＯ）、前述のＳ１２７の処理を再び繰り返すこととなる。つまり、ＤＳＰ２は、スイッチ回路６０Ｊをレジスタ１に切替え、スイッチ回路６０Ｌをアドレス１に切替える。そして、レジスタ１からのｉｍｐ(１)は、乗算回路５８にてレジスタ５７の値と乗算されることによって位相反転される。この結果、アドレス１に位相反転されたインパルス応答ｉｍｐ(１)が記憶されることとなる（Ｓ１２７）。そして、前述のＳ１２７からＳ１２９の処理をｊ≧Ｎまで繰り返すことによって（Ｓ１２９・ＹＥＳ）、フィルタ係数格納メモリ５６のアドレス０〜Ｎ−１に、位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されることとなる。つまり、ＦＩＲフィルタ４のフィルタ係数が設定されることとなる。
【００７５】
なお、上述した実施形態によれば、前述した処理についてハードェア（例えばスイッチ回路６０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭ（Read Only Memory）などに予め記憶させておき、ＤＳＰ２が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。
【００７６】
＜＜第２の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図９は、第２の実施形態を示す図である。図９は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図９に示すエコー防止回路おいて、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１の実施形態の構成におけるＡＤコンバータ１４を備えず、かわりに、スイッチ回路ＳＷ１を備えている。
【００７７】
スイッチ回路ＳＷ１には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ１は、ＣＰＵ１等の制御により、これらの入力信号の何れか一方を選択してＡＤコンバータ３に出力する。
【００７８】
つまり、本実施形態においては、スイッチ回路ＳＷ１がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ３は、第１の実施形態におけるＡＤコンバータ１４を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ１がＡ側に切り替えられることとなる。
【００７９】
このような構成とすることにより、第１の実施形態において用いられていたＡＤコンバータ１４が不要となり、コスト及び消費電力を更に削減することができる。
【００８０】
＜＜第３の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１０は、第３の実施形態を示す図である。図１０は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１０に示すエコー防止回路おいて、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１の実施形態の構成におけるＡＤコンバータ３を備えていない。
【００８１】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子３０に入力される。また、相手側へ出力される信号は、ＡＤコンバータ１４から出力されるデジタル信号となっている。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【００８２】
＜＜第４の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１１は、第４の実施形態を示す図である。図１１は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１１に示すエコー防止回路おいて、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。
【００８３】
エコー防止回路は、ＣＰＵ１、ＤＳＰ２、ＡＤコンバータ３、ＤＡコンバータ５、増幅回路６、入出力端子７、加算回路６３、増幅回路１０、ＡＤコンバータ１４、ＤＡコンバータ１２、反転増幅回路６１（反転回路）、利得位相調整回路（Ｇ／Ｐ）７５を有している。
【００８４】
つまり、本実施形態は、第１の実施形態における差動増幅回路９、増幅回路１３に代えて、反転増幅回路６１、利得位相調整回路７５、加算回路６３を設けた構成となっている。なお、本実施形態においてもＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。  
さらに、ＤＳＰ２は、入力端子３０、ＦＩＲフィルタ４、出力端子３１、ＦＩＲフィルタ１１、出力端子３２、入力端子３３を有している。
【００８５】
反転増幅回路６１は、ＤＡコンバータ１２からのアナログ信号を、所定の増幅率にて反転増幅して利得位相調整回路７５に出力する。  
利得位相調整回路７５は、反転増幅回路６１からのアナログ信号に対して、利得および位相の調整を施して加算回路６３に出力する。なお、この利得位相調整回路７５によるアナログ信号の利得および位相の調整は、入力端子３０にデジタル信号が入力されたときのエコーを防止するため、増幅回路６からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。  
加算回路６３は、増幅回路６からのアナログ信号が入力される。そして、加算回路６３は、増幅回路６からのアナログ信号と、利得位相調整回路７５からのアナログ信号とを加算した加算結果を増幅回路１０に出力する。また、加算回路６３は、入出力端子７からの音声信号を増幅回路１０に出力する。
【００８６】
＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図１２を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図１２は、図１１に示すエコー防止回路の経路Ｃ、Ｄを示した図である。なお、経路Ｃは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【００８７】
増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、加算回路６３に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて加算回路６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。
【００８８】
そこで、図１２の破線で示す出力端子３１から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ３(Ｚ)とする。また、図１２の一点鎖線で示す出力端子３２から反転増幅回路６１の入力までのインパルス応答（伝達関数）をＩＲ４_１(Ｚ)とする。また、図１２の二点鎖線で示す反転増幅回路６１の入力から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ４_２(Ｚ)とする。また、図１２の破線で示す加算回路６３における各入力端子の後段から入力端子３３までのインパルス応答（伝達関数）をＷ２(Ｚ)とする。
【００８９】
この時、図１２の実線で示す経路Ｃのインパルス応答（伝達関数）ＩＲ３'(Ｚ)は、ＩＲ３'(Ｚ)＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)となる。また、図１２の実線で示す経路Ｄのインパルス応答（伝達関数）ＩＲ４'(Ｚ)は、ＩＲ４'(Ｚ)＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)となる。なお、ＩＲ４_１(Ｚ)が位相反転しているのは、反転増幅回路６１にて反転されるためである。
【００９０】
今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝−ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)））・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)）・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。
【００９１】
つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ３'(Ｚ)と設定すればよいことがわかる。
【００９２】
あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝−ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝−（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。
【００９３】
つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ４'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)と設定すればよいことがわかる。
【００９４】
そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、加算回路６３において経路Ｃを伝達する信号を、経路Ｄを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。
【００９５】
そして、本実施形態に示すエコー防止回路では、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ１４から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【００９６】
なお、このＦＩＲフィルタ４，１１のフィルタ係数を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。
【００９７】
＜＜第５の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１３は、第５の実施形態を示す図である。図１３は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１３に示すエコー防止回路おいて、前述した第４の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第４の実施形態の構成におけるＡＤコンバータ１４を備えず、かわりに、スイッチ回路ＳＷ１を備えている。
【００９８】
スイッチ回路ＳＷ１には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ１は、ＣＰＵ１等の制御により、これらの入力信号の何れか一方を選択してＡＤコンバータ３に出力する。
【００９９】
つまり、本実施形態においては、スイッチ回路ＳＷ１がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ３は、第４の実施形態におけるＡＤコンバータ１４を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ１がＡ側に切り替えられることとなる。
【０１００】
このような構成とすることにより、第４の実施形態において用いられていたＡＤコンバータ１４が不要となり、コスト及び消費電力を更に削減することができる。
【０１０１】
＜＜第６の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１４は、第６の実施形態を示す図である。図１４は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１４に示すエコー防止回路おいて、前述した第４の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第４の実施形態の構成におけるＡＤコンバータ３を備えていない。
【０１０２】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子３０に入力される。また、相手側へ出力される信号は、ＡＤコンバータ１４から出力されるデジタル信号となっている。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０１０３】
＜＜第７の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１５は、第７の実施形態を示す図である。図１５は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ６４）の一例を示すブロック図である。なお、図１５に示すエコー防止回路において、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。
【０１０４】
エコー防止回路は、ＣＰＵ１、ＤＳＰ６４、増幅回路６、入出力端子７、差動増幅回路９、増幅回路１０、増幅回路１３を有している。なお、本実施形態においてもＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。
【０１０５】
さらに、ＤＳＰ６４は、入力端子６５（第１入力端子）、ＡＤコンバータ６６、ＦＩＲフィルタ４、ＤＡコンバータ６７（第１ＤＡコンバータ）、出力端子６８（第１出力端子）、入力端子６９（第２入力端子）、ＡＤコンバータ７０、ＦＩＲフィルタ１１、ＤＡコンバータ７３（第２ＤＡコンバータ）、出力端子７４（第２出力端子）を有している。  
つまり、本実施形態は、第１の実施形態におけるＡＤコンバータ３、１４、ＤＡコンバータ５、１２がＤＳＰ６４内部に設けられた構成となっている。そして、第１の実施形態と同様に、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応する出力信号として出力される。
【０１０６】
ＡＤコンバータ６６には、入力端子６５を介して、例えば音声信号が入力される。そして、ＡＤコンバータ６６は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＦＩＲフィルタ４、１１に出力する。  
ＦＩＲフィルタ４はデジタル信号に対して、当該ＦＩＲフィルタ４のフィルタ係数に基づいて畳み込み演算処理を施してＤＡコンバータ６７に出力する。また同時に、ＦＩＲフィルタ１１はデジタル信号に対して、当該ＦＩＲフィルタ１１のフィルタ係数に基づいて畳み込み演算処理を施してＤＡコンバータ７３に出力する。  
ＤＡコンバータ６７は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子６８を介して出力させる。この結果、増幅回路６には、ＤＡコンバータ６７からのアナログ信号が入力される。  
ＤＡコンバータ７３は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子７４を介して出力させる。この結果、増幅回路１３には、ＤＡコンバータ７３からのアナログ信号が入力される。  
ＡＤコンバータ７０には、入力端子６９を介して、増幅回路１０からの音声信号が入力される。そして、ＡＤコンバータ７０は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子６９を介してＤＳＰ６４に入力する。入力端子６９を介して入力されるデジタル信号は、ＦＩＲフィルタ４，１１のフィルタ係数を設定するために用いられる。
【０１０７】
＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図１６を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図１６は、図１５に示すエコー防止回路の経路Ｅ、Ｆを示した図である。なお、経路Ｅは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０１０８】
増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、差動増幅回路９に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて差動増幅回路９に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。
【０１０９】
そこで、図１６の破線で示すＤＡコンバータ６７の入力から差動増幅回路９の＋入力端子までのインパルス応答（伝達関数）をＩＲ５(Ｚ)とする。また、図１６の破線で示すＤＡコンバータ７３の入力から差動増幅回路９の−入力端子までのインパルス応答（伝達関数）をＩＲ６(Ｚ)とする。また、図１６の破線で示す差動増幅回路９±入力端子の後段からＡＤコンバータ７０の出力までのインパルス応答（伝達関数）をＷ３(Ｚ)とする。
【０１１０】
この時、図１６の実線で示す経路Ｅのインパルス応答（伝達関数）ＩＲ５'(Ｚ)は、ＩＲ５'(Ｚ)＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)となる。また、図１６の実線で示す経路Ｆのインパルス応答（伝達関数）ＩＲ６'(Ｚ)は、ＩＲ６'(Ｚ)＝−ＩＲ６(Ｚ)・Ｗ３(Ｚ)となる。なお、ＩＲ６(Ｚ)が位相反転しているのは、差動増幅回路９の−入力端子に入力されているためである。
【０１１１】
今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ６'(Ｚ)を位相反転した−ＩＲ６'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_５(Ｚ)は、
ＩRall_５(Ｚ)＝−ＩＲ６'(Ｚ)・ＩＲ５'(Ｚ)
＝（−（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)））・（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ６(Ｚ)・Ｗ３(Ｚ)・ＩＲ５(Ｚ)・Ｗ３(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ５'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_６(Ｚ)は、
ＩRall_６(Ｚ)＝ＩＲ５'(Ｚ)・ＩＲ６'(Ｚ)
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・（−ＩＲ６(Ｚ)）・Ｗ３(Ｚ)
＝−ＩRall_５(Ｚ)
となる。
【０１１２】
つまり、経路Ｅの特性ＩRall_５(Ｚ)と経路Ｆの特性ＩRall_６(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)を位相反転した−ＩＲ６'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ５'(Ｚ)と設定すればよいことがわかる。
【０１１３】
あるいは、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_５(Ｚ)は、
ＩRall_５(Ｚ)＝ＩＲ６'(Ｚ)・ＩＲ５'(Ｚ)
＝（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）・（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）
＝−ＩＲ６(Ｚ)・Ｗ３(Ｚ)・ＩＲ５(Ｚ)・Ｗ３(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ５'(Ｚ)を位相反転した−ＩＲ５'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_６(Ｚ)は、
ＩRall_６(Ｚ)＝−ＩＲ５'(Ｚ)・ＩＲ６'(Ｚ)
＝（−（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）・（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・ＩＲ６(Ｚ)・Ｗ３(Ｚ)
＝−ＩRall_５(Ｚ)
となる。
【０１１４】
つまり、経路Ｅの特性ＩRall_５(Ｚ)と経路Ｆの特性ＩRall_６(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ５'(Ｚ)を位相反転した−ＩＲ５'(Ｚ)と設定すればよいことがわかる。
【０１１５】
そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、差動増幅回路９において経路Ｅを伝達する信号を、経路Ｆを伝達する信号で打ち消すことが可能となる。この結果、入力端子６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。
【０１１６】
そして、本実施形態に示すエコー防止回路では、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ７０から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０１１７】
なお、このＦＩＲフィルタ４，１１のフィルタ係数を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。
【０１１８】
＜＜第８の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１７は、第８の実施形態を示す図である。図１７は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１７に示すエコー防止回路おいて、前述した第７の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第７の実施形態の構成におけるＡＤコンバータ７０を備えず、かわりに、スイッチ回路ＳＷ１を備えている。
【０１１９】
スイッチ回路ＳＷ１には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ１は、ＣＰＵ１等の制御により、これらの入力信号の何れか一方を選択して入力端子６５を介してＡＤコンバータ６６に出力する。
【０１２０】
つまり、本実施形態においては、スイッチ回路ＳＷ１がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ６６は、第７の実施形態におけるＡＤコンバータ７０を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ１がＡ側に切り替えられることとなる。
【０１２１】
このような構成とすることにより、第７の実施形態において用いられていたＡＤコンバータ７０が不要となり、コスト及び消費電力を更に削減することができる。
【０１２２】
＜＜第９の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１８は、第９の実施形態を示す図である。図１８は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図１８に示すエコー防止回路おいて、前述した第７の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第７の実施形態の構成におけるＡＤコンバータ６６を備えていない。
【０１２３】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子９２に入力される。また、ＡＤコンバータ７０から出力されるデジタル信号が、出力端子９３を介して出力される構成となっている。そして、出力端子９３から出力されるデジタル信号が、入出力端子７からの音声信号に対応するデジタル出力信号として出力される。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０１２４】
＜＜第１０の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１９は、第１０の実施形態を示す図である。図１９は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ６４）の一例を示すブロック図である。  
なお、図１９に示すように第１０の実施形態におけるエコー防止回路は、前述した第４の実施形態（図１１）、第７の実施形態（図１５）を組み合わせた構成となっており、同一の構成要件については同一番号を付して説明を省略する。
【０１２５】
＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図２０を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図２０は、図１９に示すエコー防止回路の経路Ｇ、Ｈを示した図である。なお、経路Ｇは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０１２６】
増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、加算回路６３に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて加算回路６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。
【０１２７】
そこで、図２０の破線で示すＤＡコンバータ６７の入力から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ７(Ｚ)とする。また、図２０の一点鎖線で示すＤＡコンバータ７３の入力から反転増幅回路６１の入力までのインパルス応答（伝達関数）をＩＲ８_１(Ｚ)とする。また、図２０の二点鎖線で示す反転増幅回路６１の入力から加算回路６３入力端子までのインパルス応答（伝達関数）をＩＲ８_２(Ｚ)とする。また、図２０の破線で示す加算回路６３における各入力端子の後段からＡＤコンバータ７０の出力までのインパルス応答（伝達関数）をＷ４(Ｚ)とする。
【０１２８】
この時、図２０の実線で示す経路Ｇのインパルス応答（伝達関数）ＩＲ７'(Ｚ)は、ＩＲ７'(Ｚ)＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)となる。また、図２０の実線で示す経路Ｈのインパルス応答（伝達関数）ＩＲ８'(Ｚ)は、ＩＲ８'(Ｚ)＝−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)となる。なお、ＩＲ８_１(Ｚ)が位相反転しているのは、反転増幅回路６１にて反転されるためである。
【０１２９】
今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ８'(Ｚ)を位相反転した−ＩＲ８'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)は、
ＩRall_７(Ｚ)＝−ＩＲ８'(Ｚ)・ＩＲ７'(Ｚ)
＝（−（−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)））・
（ＩＲ７(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)・
ＩＲ７(Ｚ)・Ｗ４(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ７'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)は、
ＩRall_８(Ｚ)＝ＩＲ７'(Ｚ)・ＩＲ８'(Ｚ)
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・（−ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・（−ＩＲ８_１(Ｚ)）・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)
＝−ＩRall_７(Ｚ)
となる。
【０１３０】
つまり、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)と、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ８'(Ｚ)を位相反転した−ＩＲ８'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ７'(Ｚ)と設定すればよいことがわかる。
【０１３１】
あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ８'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)は、
ＩRall_７(Ｚ)＝ＩＲ８'(Ｚ)・ＩＲ７'(Ｚ)
＝（−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）・
（ＩＲ７(Ｚ)・Ｗ４(Ｚ)）
＝−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)・ＩＲ７(Ｚ)・Ｗ４(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ７'(Ｚ)を位相反転した−ＩＲ７'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)は、
ＩRall_８(Ｚ)＝−ＩＲ７'(Ｚ)・ＩＲ８'(Ｚ)
＝（−（ＩＲ７(Ｚ)・Ｗ４(Ｚ)））・（−ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)
＝−ＩRall_７(Ｚ)
となる。
【０１３２】
つまり、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)と、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ８'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ７'(Ｚ)を位相反転した−ＩＲ７'(Ｚ)と設定すればよいことがわかる。
【０１３３】
そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、加算回路６３において経路Ｇを伝達する信号を、経路Ｈを伝達する信号で打ち消すことが可能となる。この結果、入力端子６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。
【０１３４】
そして、本実施形態に示すエコー防止回路では、増幅回路１０から出力されるアナログ信号が、入出力端子７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ７０から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０１３５】
なお、ＦＩＲフィルタ４，１１のフィルタ係数を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。
【０１３６】
＜＜第１１の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図２１は、第１１の実施形態を示す図である。図２１は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図２１に示すエコー防止回路おいて、前述した第１０の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１０の実施形態の構成におけるＡＤコンバータ７０を備えず、かわりに、スイッチ回路ＳＷ１を備えている。
【０１３７】
スイッチ回路ＳＷ１には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ１は、ＣＰＵ１等の制御により、これらの入力信号の何れか一方を選択して入力端子６５を介してＡＤコンバータ６６に出力する。
【０１３８】
つまり、本実施形態においては、スイッチ回路ＳＷ１がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ６６は、第１０の実施形態におけるＡＤコンバータ７０を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ１がＡ側に切り替えられることとなる。
【０１３９】
このような構成とすることにより、第１０の実施形態において用いられていたＡＤコンバータ７０が不要となり、コスト及び消費電力を更に削減することができる。
【０１４０】
＜＜第１２の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図２２は、第１２の実施形態を示す図である。図２２は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図２２に示すエコー防止回路おいて、前述した第１０の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１０の実施形態の構成におけるＡＤコンバータ６６を備えていない。
【０１４１】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子９２に入力される。また、ＡＤコンバータ７０から出力されるデジタル信号が、出力端子９３を介して出力される構成となっている。そして、出力端子９３から出力されるデジタル信号が、入出力端子７からの音声信号に対応するデジタル出力信号として出力される。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０１４２】
＜＜第１３の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図２３は、第１３の実施形態を示す図である。図２３は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２０２）の一例を示すブロック図である。
【０１４３】
エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２０２、ＡＤコンバータ２０３、ＤＡコンバータ２０５、増幅回路２０６、入出力端子２０７、差動増幅回路２０９、増幅回路２１０、ＡＤコンバータ２１４、ＤＡコンバータ２１２、増幅回路２１３を有している。なお、本実施形態においてはＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。
【０１４４】
さらに、ＤＳＰ２０２は、入力端子２３０、出力端子２３１、デジタルフィルタ（ＡＲＭＡ：Auto-Regressive Moving Average)２１１（３００）（以下、デジタルフィルタ２１１という）２１１、出力端子２３２、入力端子２３３を有している。なお、デジタルフィルタ２１１が本発明のフィルタ回路に相当する。
【０１４５】
ＡＤコンバータ２０３には、例えば音声信号が入力される。そして、ＡＤコンバータ２０３は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子２３０を介してＤＳＰ２０２に入力する。
【０１４６】
ＤＳＰ２０２に入力されたデジタル信号は、出力端子２３１を介して出力されるとともに、デジタルフィルタ２１１に入力される。デジタルフィルタ２１１はデジタル信号に対して、当該デジタルフィルタ２１１のフィルタ係数に基づいてフィルタ処理を施して出力端子２３２に出力する。
【０１４７】
ＤＡコンバータ２０５は、出力端子２３１を介してＤＳＰ２０２からのデジタル信号が入力される。そして、ＤＡコンバータ２０５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路２０６に出力する。増幅回路２０６は、所定の増幅率にてアナログ信号を増幅して出力する。
【０１４８】
入出力端子２０７には、例えばアナログ信号に基づいて音声を発生させる機器（例えばイヤホンマイク、スピーカなど）が接続される。そして、入出力端子２０７を介して、増幅回路２０６からのアナログ信号が、接続された機器に対して出力される。また、入出力端子２０７には、例えば音声を音声信号に変換して出力する機器（例えばイヤホンマイク、マイクなど）が接続される。そして、入出力端子２０７には、接続された機器からの音声信号が入力される。この結果、入出力端子２０７を介して、音声信号が差動増幅回路２０９の＋入力端子に入力される。さらに、入出力端子２０７を介して出力された信号は、接続された機器を介して反射されて入出力端子７から入力され、差動増幅回路２０９の＋入力端子に入力される。ここで、反射されてくる信号とは、例えば、イヤホンマイク等を通じて戻ってくる信号や、イヤホンマイクから出力された音が耳の中で反射し、その反射音がイヤホンマイクによって音声信号に変換された信号等である。なお、入出力端子２０７は、出力信号（例えばアナログ信号）と入力信号（例えば音声信号）が排他的に入出力されるものではない。例えば、入出力端子２０７は、出力信号と入力信号とが同時に入出力される場合もある。なお、入出力信号共用ラインとは、入出力端子２０７に接続されるラインである。
【０１４９】
ＤＡコンバータ２１２は、出力端子２３２を介して、デジタルフィルタ２１１からの出力信号が入力される。そして、ＤＡコンバータ２１２は、デジタルフィルタ２１１からの出力信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路２１３に出力する。増幅回路２１３は、所定の増幅率にてアナログ信号を増幅して差動増幅回路２０９の−入力端子に出力する。
【０１５０】
差動増幅回路２０９は、入出力端子２０７からの音声信号を増幅回路２１０に出力する。増幅回路２１０は、音声信号を所定の増幅率にて増幅してＡＤコンバータ２１４に出力する。また、差動増幅回路２０９の＋入力端子には、増幅回路２０６からのアナログ信号が入力される。そして、差動増幅回路２０９は、＋入力端子に入力された増幅回路２０６からのアナログ信号と、−入力端子に入力された増幅回路２１３からのアナログ信号との差分を増幅して出力する。また、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応する出力信号として出力される。
【０１５１】
ＡＤコンバータ２１４は、増幅回路２１０からの音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子２３３を介してＤＳＰ２０２に入力する。入力端子２３３を介して入力されるデジタル信号は、デジタルフィルタ２１１のフィルタ係数を設定するために用いられる。
【０１５２】
ＣＰＵ２０１は、エコー防止回路を統括制御する。ＣＰＵ２０１は、例えばエコー防止回路をリセットするためのリセット信号が入力されると、後述するインパルス応答取得処理をＤＳＰ２０２にて実行させるべく指示信号を、ＤＳＰ２０２に出力する。さらに、ＣＰＵ２０１は、インパルス応答取得処理の初期動作として、例えば他方の論理値'０'をＤＳＰ２０２に出力する。なお、本実施形態においてＣＰＵ２０１は、リセット信号が入力されることによって、インパルス応答取得処理をＤＳＰ２０２にて実行させるための指示信号を出力しているがこれに限るものではない。例えば、エコー防止回路、ＤＳＰ２０２を動作させるための電源投入をＣＰＵ２０１が検出したとき、前述の指示信号をＤＳＰ２０２に出力するように設けても良い。また、ＣＰＵ２０１は、アナログ回路の電気的変化（例えば増幅回路２１０の出力の振幅変化）を検出したとき、前述の指示信号をＤＳＰ２０２に出力するように設けても良い。
【０１５３】
＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
以下、図２４を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図２４は、図２３に示すエコー防止回路の経路Ｉ、Ｊを示した図である。イヤホンマイク１８は、入出力端子２０７に接続することができる。そして、入出力端子２０７から出力されるアナログ信号がイヤホンマイク１８に入力されると、イヤホンマイク１８はそのアナログ信号に基づいて振動板（不図示）を振動させることにより音声を出力する。また、イヤホンマイク１８は、イヤホンマイク１８を耳に装着している者が音声を発したときの鼓膜の振動を振動板でとらえることによりアナログ信号を生成して出力する。そして、イヤホンマイク１８から出力されるアナログ信号が入出力端子２０７から入力される。なお、経路Ｉは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０１５４】
前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、差動増幅回路２０９の＋入力端子にも入力される場合がある。つまり、差動増幅回路２０９の＋入力端子には、増幅回路２０６からのアナログ信号と、入出力端子２０７に入力された信号とを合わせた信号が入力される。そして、この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて差動増幅回路２０９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。
【０１５５】
そこで、図２４の破線で示す出力端子２３１から差動増幅回路２０９の＋入力端子までのインパルス応答（伝達関数）をＩＲ９(Ｚ)とする。また、図２４の破線で示す出力端子２３２から差動増幅回路２０９の−入力端子までのインパルス応答（伝達関数）をＩＲ１０(Ｚ)とする。また、図２４の破線で示す差動増幅回路２０９における±入力端子の後段から入力端子２３３までのインパルス応答（伝達関数）をＷ５(Ｚ)とする。
【０１５６】
今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、差動増幅回路２０９の＋入力端子に入力される信号を−入力端子に入力される信号で打ち消すためには、
ＩＲ９(Ｚ)＝ＩＲ１０(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ９(Ｚ)／ＩＲ１０(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２０２が取得可能なインパルス応答は、図２４の実線で示す経路Ｉのインパルス応答（伝達関数）ＩＲ９'(Ｚ)（＝ＩＲ９(Ｚ)・Ｗ５(Ｚ))と、経路Ｊのインパルス応答（伝達関数）ＩＲ１０'(Ｚ)（＝−ＩＲ１０(Ｚ)・Ｗ５(Ｚ)）である。なお、ＩＲ１０(Ｚ)が位相反転されているのは、差動増幅回路２０９の−入力端子に入力されているためである。
【０１５７】
この場合、経路Ｉを伝達する信号と経路Ｊを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ９'(Ｚ)＝ＩＲ１０'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ９'(Ｚ)／ＩＲ１０'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、差動増幅回路２０９において経路Ｉを伝達する信号を、経路Ｊを伝達する信号で打ち消すことが可能となる。この結果、入力端子２３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。
【０１５８】
そして、本実施形態に示すエコー防止回路では、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ２１４から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０１５９】
そして、前述したフィルタ係数をデジタルフィルタ２１１に設定すべく、ＤＳＰ２０２、デジタルフィルタ２１１は下記の構成となっている。
【０１６０】
＝＝＝ＤＳＰ２０２及びデジタルフィルタ２１１の構成の詳細＝＝＝
以下、図２３〜図２７を参照しつつＤＳＰ２０２及びＤＳＰ２０２の構成要件であるデジタルフィルタ２１１の構成ついて詳述する。図２５(a)は、図２４に示す経路Ｉのインパルス応答ＩＲ９'(Ｚ)を示した図である。図２５(b)は、図２４に示す経路Ｊのインパルス応答ＩＲ１０'(Ｚ)を示した図である。図２６は、ＤＳＰ２０２の構成の一部を示すブロック図である。詳述すると、インパルス応答ＩＲ９'(Ｚ)、ＩＲ１０'(Ｚ)に基づいてデジタルフィルタ２１１のフィルタ係数を設定するための、ＤＳＰ２０２の構成の一部を示すブロック図である。図２７は、デジタルフィルタ２１１の一例として示すＡＲＭＡフィルタ３００の構成を示すブロック図である。詳述すると、ＡＲＭＡフィルタ３００は、ＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えた特性をもつフィルタの一例である。なお、本実施形態においては、ＡＲＭＡフィルタを用いているがこれに限るものではない。前述したフィルタ係数が設定可能なデジタルフィルタであれば良い。
【０１６１】
ＤＳＰ２０２は、図２６に示すようにインパルス応答格納メモリ２４３、２５５、インパルス用メモリ２４４、２４５、レジスタ２４６、２４９、２５０、２５７、スイッチ回路２６０Ａ〜２６０Ｋ、乗算回路２５８を有している。  
また、ＡＲＭＡフィルタ３００は、図２７に示すように遅延回路２３５ａ１〜２３５ａＮ−１、乗算回路２３６ａ０〜２３６ａＮ−１、３０１ｂ１〜３０１ｂＮ−１、加算回路２３７ａ０〜２３７ａＮ−１、３０２ｂ０〜３０２ｂＮ−１、スイッチ回路２６０Ｌ、２６０Ｍを有している。  
レジスタ２４９には、ＣＰＵ２０１からの前述した他方の論理値'０'が入力される。
【０１６２】
インパルス用メモリ２４４、２４５はそれぞれ、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、後述のインパルス応答取得処理において図２４の実線で示す経路Ｉのインパルス応答ＩＲ９'(Ｚ）を取得する場合、インパルス用メモリ２４５のレジスタ０には、例えば一方の論理値'１'が記憶される。そして、インパルス用メモリ２４５の他のレジスタ１〜Ｎ−１には、他方の論理値'０'が記憶される。また、レジスタ２４６、インパルス用メモリ２４４のレジスタ０〜Ｎ−１には、他方の論理値'０'が記憶される。
【０１６３】
また、後述のインパルス応答取得処理において図２４の実線で示す経路Ｊのインパルス応答ＩＲ１０'(Ｚ）を取得する場合、インパルス用メモリ２４４のレジスタ０には、例えば一方の論理値'１'が記憶される。そして、インパルス用メモリ２４４の他のレジスタ１〜Ｎ−１には、他方の論理値'０'が記憶される。また、レジスタ２４６、インパルス用メモリ２４５のレジスタ０〜Ｎ−１には、他方の論理値'０'が記憶される。
【０１６４】
インパルス応答格納メモリ２４３は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１には、ＤＳＰ２０２がスイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇを当該インパルス応答格納メモリ２４３側に切替えることによって、入力端子２３３を介して経路Ｉにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）が記憶される。例えば、先ず入力端子２３３を介してインパルス応答ｉｍｐ(０)がレジスタＮ−１に記憶される。そして、次のインパルス応答ｉｍｐ(１)はレジスタＮ−１に記憶され、レジスタ０に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶される。そして、この処理が繰り返されることによって、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１には、インパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）が記憶されることとなる。なお、サンプリング周期とは、図２５(a)に示す各インパルス応答ｉｍｐ(０)〜(Ｎ−１)間の時間間隔である。また、インパルス応答格納メモリ２４３は、ＤＳＰ２０２がスイッチ回路２６０Ｈをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ２４９に記憶された他方の論理値'０'によってクリアされる。
【０１６５】
また、インパルス応答格納メモリ２５５は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１には、ＤＳＰ２０２がスイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇを当該インパルス応答格納メモリ２５５側に切替えることによって、入力端子２３３を介して経路Ｊにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１０'(Ｚ)）が記憶される。なお、インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１へのインパルス応答ｉｍｐ(０)〜(Ｎ−１)の記憶は、前述したインパルス応答格納メモリ２４３と同様である。また、インパルス応答格納メモリ２５５は、ＤＳＰ２０２がスイッチ回路２６０Ｉをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ２４９に記憶された他方の論理値'０'によってクリアされる。
【０１６６】
レジスタ２５０には、インパルス応答格納メモリ２４３からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。また、レジスタ２５４には、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。
【０１６７】
レジスタ２５７には、インパルス応答格納メモリ２４３に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を、乗算回路２５８にて位相反転させるべく−１を示すバイナリデータが予め記憶されている。
【０１６８】
乗算回路２５８は、レジスタ２５０の値とレジスタ２５７の値とを乗算した乗算結果をＡＲＭＡフィルタ３００に出力する。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｋをレジスタ０から順次切替えることによって、レジスタ２５０にインパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次入力される。そして、乗算回路２５８が、レジスタ２５０の値とレジスタ２５７の値とを順次乗算することによって、インパルス応答ｉｍｐ(０)〜(Ｎ−１)が位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)がＡＲＭＡフィルタ３００に出力されることとなる。
【０１６９】
遅延回路２３５a１〜２３５aＮ−１は、入力端子２３０を介して入力されるデジタル信号Ｘｎを、サンプリングの周期単位ごとに遅延して出力する。例えば、遅延回路２３５a１はデジタル信号Ｘｎを１サンプリング周期位相遅延させたデジタル信号Ｘｎ−１を乗算回路２３６ａ１、３０１ｂ１、遅延回路２３５ａ２に出力する。また、遅延回路２３５aＮ−１はデジタル信号Ｘｎ−（Ｎ−１）を、乗算回路２３６ａＮ−１、３０１ａＮ−１に出力する。
【０１７０】
乗算回路３０１ｂ１〜３０１ｂＮ−１、減算回路３０２ｂ０〜３０２ｂＮ−１は、前述したＩＲ１０'(Ｚ)の逆フィルタを構成するものである。  
乗算回路３０１ｂ１〜３０１ｂＮ−１は、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１に保持されているインパルス応答ｉｍｐ(１)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｊをレジスタ１から順次切替え、スイッチ回路２６０Ｍを乗算回路３０１ｂ１から順次切替えることによって、インパルス応答ｉｍｐ(１)〜(Ｎ−１)が順次入力され、乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数が設定されることとなる。そして、乗算回路３０１ｂ１〜３０１ｂＮ−１は、遅延回路２３５a１〜２３５aＮ−１からのデジタル信号Ｘｎ−１〜Ｘｎ−（Ｎ−１）に対して設定された乗算係数で乗算し、乗算結果を減算回路３０２ｂ１〜３０２ｂＮ−１に出力する。
【０１７１】
減算回路３０２ｂ１〜３０２ｂＮ−１は、乗算回路３０１ｂ１〜３０１ｂＮ−１から入力されるデジタル信号を減算した減算結果を、図２７矢印に示す方向へ出力する。また、減算回路３０２ｂ０は、減算回路３０２ｂ１からの減算結果と入力端子２３０を介して入力されるデジタル信号とを減算する。この結果、減算回路３０２ｂ０の減算結果は、入力端子２３０を介して入力されるデジタル信号を、乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算結果で減算したものとなる。
【０１７２】
乗算回路２３６ａ０〜２３６ａＮ−１は、乗算回路２５８からの位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｌを乗算回路２３６ａ０から順次切替えることによって、位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が順次入力され、乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数が設定されることとなる。そして、乗算回路２３６ａ１〜２３６ａＮ−１は、遅延回路２３５a１〜２３５aＮ−１からのデジタル信号Ｘｎ−１〜Ｘｎ−（Ｎ−１）に対して設定された乗算係数で乗算し、乗算結果を加算回路２３７ａ１２３７ａＮ−１に出力する。また、乗算回路２３６ａ０には、前述した減算回路３０２ｂ０からの減算結果が入力され、当該減算結果に対して乗算係数（−ｉｍｐ(０)）で乗算した乗算結果を加算回路２３７ａ０に出力する。
【０１７３】
加算回路２３７ａ１〜２３７ａＮ−１は、乗算回路２３６ａ１〜２３６ａＮ−１から入力されるデジタル信号を加算した加算結果を、図２７矢印に示す方向へ出力する。また、加算回路２３７ａ０は、加算回路２３７ａ１からの加算結果と、乗算回路２３６ａ０からの乗算結果とを加算する。この結果、加算回路２３７ａ０の加算結果は、入力端子２３０にデジタル信号が入力されたときの、前述したフィルタ係数が設定されたＡＲＭＡフィルタ３００にてフィルタ処理がなされた結果となる。
【０１７４】
＝＝インパルス応答取得処理によるＡＲＭＡ３００のフィルタ係数設定＝＝
以下、図２３〜図２８を参照しつつエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路によるインパルス応答取得処理、ＡＲＭＡ３００のフィルタ係数設定の動作について説明する。なお、本実施形態においては、デジタルフィルタ２１１のフィルタ係数設定の一例として、前述したＡＲＭＡフィルタ３００の乗算回路２３６ａ０〜２３６ａＮ−１、３０１ｂ１〜３０１ｂＮ−１の乗算係数設定を用いて説明する。図２８は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の動作の一例を示すフローチャートである。
【０１７５】
ＣＰＵ２０１は、例えば、エコー防止回路をリセットするためのリセット信号が入力されると、インパルス応答取得処理をＤＳＰ２０２にて実行させるべく指示信号を、ＤＳＰ２０２に出力する。また、ＣＰＵ２０１は、インパルス応答取得処理の初期動作として、他方の論理値'０'をＤＳＰ２０２出力する。ＤＳＰ２０２に入力された他方の論理値'０'は、レジスタ２４９に入力される。
【０１７６】
ＤＳＰ２０２は、ＣＰＵ２０１からの前述の指示信号が入力されたか否かを判別する（Ｓ３０１）。そして、ＤＳＰ２０２は、ＣＰＵ２０１からの指示信号が入力されたと判別すると（Ｓ３０１・ＹＥＳ）、先ずスイッチ回路２６０Ｈをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ２４９に記憶された他方の論理値'０'によって、インパルス応答格納メモリ２４３のレジスタ０〜レジスタＮ−１の内容がクリアされる（Ｓ３０２）。以下、インパルス応答格納メモリ２４３に記憶させるi番目のインパルス応答をｉｍｐ(ｉ)(ｉ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２０２は、インパルス応答格納メモリ２４３のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくi＝０とし（Ｓ３０３）、入力端子２３０をハイインピーダンスとした上で、以下の処理を実行する。
【０１７７】
ＤＳＰ２０２は、図２４に示した経路Ｉのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｉへ出力端子２３１からのインパルス出力が可能であるか否かを判別する（Ｓ３０４）。例えば、このＤＳＰ２０２による判別としては、出力端子２３１からの信号の出力や入力端子２３３への信号の入力がされている状態であるか否かを判別することによって行う。仮に、出力端子２３１からの信号の出力や入力端子２３３への信号の入力がされている状態でインパルスを出力すると、正確なインパルス応答ｉｍｐ(０)を取得できない可能性があるためである。
【０１７８】
そして、ＤＳＰ２０２は、経路Ｉへのインパルス出力が可能であると判別すると（Ｓ３０４・ＹＥＳ）、ｉ＝０であるか否かを判別する（Ｓ３０５）。Ｓ３０３においてｉ＝０であるため、ＤＳＰ２０２はi＝０であると判別することとなる（Ｓ３０５・ＹＥＳ）。そして、ＤＳＰ２０２は、インパルス用メモリ２４５のレジスタ０に一方の論理値'１'を記憶させる。また、ＤＳＰ２０２は、インパルス用メモリ２４５の他のレジスタ１〜Ｎ−１、レジスタ２４６、インパルス用メモリ２４４のレジスタ０〜Ｎ−１に、他方の論理値'０'を記憶させる。そして、ＤＳＰ２０２は、スイッチ回路２６０Ｃをインパルス用メモリ２４５側に切替え、スイッチ回路２６０Ａをインパルス用メモリ２４４側に切替え、スイッチ回路２６０Ｅをレジスタ２４６側に切替える。また、ＤＳＰ２０２は、スイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇをインパルス応答格納メモリ２４３側に切替える。次に、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ２４５のレジスタ０に記憶された一方の論理値'１'によるインパルスが出力端子２３１から出力されることとなる（Ｓ３０６）。出力端子２３１から出力されたインパルスは、経路Ｉを伝達して入力端子２３３に入力される（Ｓ３０７）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図２４(a)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ２４３のレジスタＮ−１に記憶される。
【０１７９】
次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２０２はiをインクリメントして、ｉ＝ｉ＋１＝１とする（Ｓ３０８）。そして、ＤＳＰ２０２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ３０９・ＮＯ）、前述したＳ３０４の処理を再び繰り返すこととなる。さらに、Ｓ３０８においてｉ＝１≠０となっているため（Ｓ３０５・ＮＯ）、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子２３１からはインパルスが出力されない（Ｓ３１０）。そのため、入力端子２３３には、Ｓ３０６において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ２４３のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ３０４からＳ３０９の処理をｉ≧Ｎまで繰り返すことによって（Ｓ３０９・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ９'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。
【０１８０】
次に、ＤＳＰ２０２は、スイッチ回路２６０Ｉをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ２４９に記憶された他方の論理値'０'によって、インパルス応答格納メモリ２５５のレジスタ０〜レジスタＮ−１がクリアされる（Ｓ３１１）。以下、インパルス応答格納メモリ２５５に記憶させるｊ番目のインパルス応答をｉｍｐ(ｊ)(ｊ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２０２は、インパルス応答格納メモリ２５５のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくｊ＝０とし（Ｓ３１２）、以下の処理を実行する。
【０１８１】
ＤＳＰ２０２は、図２４に示した経路Ｊのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｊへインパルス出力が可能であるか否かを判別する（Ｓ３１３）。このＤＳＰ２０２による判別は、前述したＳ３０４と同様である。
【０１８２】
そして、ＤＳＰ２０２は、経路Ｊへのインパルス出力が可能であると判別すると（Ｓ３１３・ＹＥＳ）、ｊ＝０であるか否かを判別する（Ｓ３１４）。Ｓ３１２においてｊ＝０であるため、ＤＳＰ２０２はｊ＝０であると判別することとなる（Ｓ３１４・ＹＥＳ）。そして、ＤＳＰ２０２は、インパルス用メモリ２４４のレジスタ０に一方の論理値'１'を記憶させる。また、ＤＳＰ２０２は、インパルス用メモリ２４４の他のレジスタ１〜Ｎ−１、レジスタ２４６、インパルス用メモリ２４５のレジスタ０〜Ｎ−１に、他方の論理値'０'を記憶させる。そして、ＤＳＰ２０２は、スイッチ回路２６０Ｇをインパルス応答格納メモリ２５５側に切替える。次に、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ２４４のレジスタ０に記憶された一方の論理値'１'によるインパルスが出力端子２３２から出力されることとなる（Ｓ３１５）。出力端子２３２から出力されたインパルスは、経路Ｊを伝達して入力端子２３３に入力される（Ｓ３１６）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図２５(ｂ)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ２５５のレジスタＮ−１に記憶される。
【０１８３】
次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２０２はｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ３１７）。そして、ＤＳＰ２０２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためｊ≧Ｎでないと判別し（Ｓ３１８・ＮＯ）、前述したＳ３１３の処理を再び繰り返すこととなる。さらに、Ｓ３１７においてｊ＝１≠０となっているため（Ｓ３１４・ＮＯ）、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子２３２からはインパルスが出力されない（Ｓ３１９）。そのため、入力端子２３３には、Ｓ３１５において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ２５５のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ３１３からＳ３１８の処理をｊ≧Ｎまで繰り返すことによって（Ｓ３１８・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１０'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。
【０１８４】
ＤＳＰ２０２は、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を位相反転させるべく、スイッチ回路２６０Ｋをレジスタ０から順次切替える。この結果、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が、レジスタ２５０を介して順次乗算回路２５８に入力される。乗算回路２５８は、レジスタ２５０の値とレジスタ２５７の値とを順次乗算した乗算結果をＡＲＭＡフィルタ３００に出力する。この結果、インパルス応答ｉｍｐ(０)〜(Ｎ−１)が位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算回路２５８からＡＲＭＡフィルタ３００に順次出力されることとなる。
【０１８５】
そして、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(０)〜(Ｎ−１)を乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数に設定すべく以下の処理を行う。先ず、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(０)を乗算回路２６０ａ０の乗算係数に設定すべくi＝０とし（Ｓ３２０）、スイッチ回路２６０Ｌを乗算回路２３６ａ０側へ切替える。この結果、乗算回路２３６ａ０の乗算係数にインパルス応答−ｉｍｐ(０)が設定される（Ｓ３２１）。次に、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(１)を乗算回路２６０ａ１の乗算係数に設定すべくiをインクリメントして、i＝i＋１＝１とする（Ｓ３２２）。そして、ＤＳＰ２０２は、乗算回路２３６ａＮ−１まで乗算係数を設定していないためi≧Ｎでないと判別し（Ｓ３２３・ＮＯ）、スイッチ回路２６０Ｌを乗算回路２３６ａ１側へ切替える。この結果、乗算回路２３６ａ１の乗算係数にインパルス応答−ｉｍｐ(１)が設定される（Ｓ３２１）。このようにＳ３２１からＳ３２３の処理をi≧Ｎまで繰り返すことによって（Ｓ３２３・ＹＥＳ）、乗算回路２５８からのインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数に設定されることとなる。
【０１８６】
また、ＤＳＰ２０２は、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(１)〜(Ｎ−１)をＡＲＭＡフィルタ３００に出力させるべく、スイッチ回路２６０Ｊをレジスタ１から順次切替える。この結果、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)が、ＡＲＭＡフィルタ３００に順次出力されることとなる。
【０１８７】
そして、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)を乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数に設定すべく以下の処理を行う。先ず、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)を乗算回路３０１ｂ１の乗算係数に設定すべくｊ＝１とし（Ｓ３２４）、スイッチ回路２６０Ｍを乗算回路３０１ｂ１側へ切替える。この結果、乗算回路３０１ｂ１の乗算係数にインパルス応答ｉｍｐ(１)が設定される（Ｓ３２５）。次に、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(２)を乗算回路３０１ｂ２の乗算係数に設定すべくｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ３２６）。そして、ＤＳＰ２０２は、乗算回路３０１ｂＮ−１まで乗算係数を設定していないためｊ≧Ｎでないと判別し（Ｓ３２７・ＮＯ）、スイッチ回路２６０Ｍを乗算回路３０１ｂ２側へ切替える。この結果、乗算回路３０１ｂ２の乗算係数にインパルス応答ｉｍｐ(２)が設定される（Ｓ３２５）。このようにＳ３２５からＳ３２７の処理をｊ≧Ｎまで繰り返すことによって（Ｓ３２７・ＹＥＳ）、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)が乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数に設定されることとなる。
【０１８８】
なお、上述した実施形態によれば、前述した処理についてハードェア（例えばスイッチ回路２６０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭなどに予め記憶させておき、ＤＳＰ２０２が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。
【０１８９】
＜＜第１４の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図２９は、第１４の実施形態を示す図である。図２９は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図２９に示すエコー防止回路おいて、前述した第１３の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１３の実施形態の構成におけるＡＤコンバータ２１４を備えず、かわりに、スイッチ回路ＳＷ２を備えている。
【０１９０】
スイッチ回路ＳＷ２には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路２１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ２は、ＣＰＵ２０１等の制御により、これらの入力信号の何れか一方を選択してＡＤコンバータ２０３に出力する。
【０１９１】
つまり、本実施形態においては、スイッチ回路ＳＷ２がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ２０３は、第１３の実施形態におけるＡＤコンバータ２１４を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ２がＡ側に切り替えられることとなる。
【０１９２】
このような構成とすることにより、第１３の実施形態において用いられていたＡＤコンバータ２１４が不要となり、コスト及び消費電力を更に削減することができる。
【０１９３】
＜＜第１５の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３０は、第１５の実施形態を示す図である。図３０は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３０に示すエコー防止回路おいて、前述した第１３の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１３の実施形態の構成におけるＡＤコンバータ２０３を備えていない。
【０１９４】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子２３０に入力される。また、相手側へ出力される信号は、ＡＤコンバータ２１４から出力されるデジタル信号となっている。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０１９５】
＜＜第１６の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３１は、第１６の実施形態を示す図である。図３１は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３１に示すエコー防止回路おいて、前述した第１３の実施形態と同一の構成要件については、同一番号を付して説明を省略する。
【０１９６】
エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２０２、ＡＤコンバータ２０３、ＤＡコンバータ２０５、増幅回路２０６、入出力端子２０７、加算回路２６３、増幅回路２１０、ＡＤコンバータ２１４、ＤＡコンバータ２１２、反転増幅回路２６１、利得位相調整回路（Ｇ／Ｐ）２７５を有している。  
つまり、本実施形態は、第１３の実施形態における差動増幅回路２０９、増幅回路２１３に代えて、反転増幅回路２６１、利得位相調整回路２７５、加算回路２６３を設けた構成となっている。なお、本実施形態においてもＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。  
さらに、ＤＳＰ２０２は、入力端子２３０、出力端子２３１、デジタルフィルタ２１１、出力端子２３２、入力端子２３３を有している。  
反転増幅回路２６１は、ＤＡコンバータ２１２からのアナログ信号を、所定の増幅率にて反転増幅して利得位相調整回路２７５に出力する。
【０１９７】
利得位相調整回路２７５は、反転増幅回路２６１からのアナログ信号に対して、利得および位相の調整を施して加算回路２６３に出力する。なお、この利得位相調整回路２７５によるアナログ信号の利得および位相の調整は、入力端子２３０にデジタル信号が入力されたときのエコーを防止するため、増幅回路２０６からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。
【０１９８】
加算回路２６３には、増幅回路２０６からのアナログ信号が入力される。そして、加算回路２６３は、増幅回路２０６からのアナログ信号と、利得位相調整回路２７５からのアナログ信号とを加算した加算結果を増幅回路２１０に出力する。また、加算回路２６３は、入出力端子２０７からの音声信号を増幅回路２１０に出力する。
【０１９９】
＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
図３２を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図３２は、図３１に示すエコー防止回路の経路Ｋ、Ｌを示した図である。なお、経路Ｋは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０２００】
前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、加算回路２６３にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて加算回路２６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。
【０２０１】
そこで、図３２の破線で示す出力端子２３１から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１１(Ｚ)とする。また、図３２の一点鎖線で示す出力端子２３２から反転増幅回路２６１の入力までのインパルス応答（伝達関数）をＩＲ１２_１(Ｚ)とする。また、図３２の二点鎖線で示す反転増幅回路２６１の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１２_２(Ｚ)とする。そして、ＩＲ１２(Ｚ)＝−ＩＲ１２_１(Ｚ)・ＩＲ１２_２(Ｚ)とする。また、図３２の破線で示す加算回路２６３における各入力端子の後段から入力端子２３３までのインパルス応答（伝達関数）をＷ６(Ｚ)とする。
【０２０２】
今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、加算回路２６３において、増幅回路２０６からの信号を利得位相調整回路２７５からの信号で打ち消すためには、
ＩＲ１１(Ｚ)＝ＩＲ１２(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１１(Ｚ)／ＩＲ１２(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２０２が取得可能なインパルス応答は、図３２の実線で示す経路Ｋのインパルス応答（伝達関数）ＩＲ１１'(Ｚ)（＝ＩＲ１１(Ｚ)・Ｗ６(Ｚ))と、経路Ｌのインパルス応答（伝達関数）ＩＲ１２'(Ｚ)（＝−ＩＲ１２_１(Ｚ)・ＩＲ１２_２(Ｚ)・Ｗ６(Ｚ)）である。なお、ＩＲ１２_１(Ｚ)が位相反転されているのは、反転増幅回路２６１にて反転されるためである。
【０２０３】
この場合、経路Ｋを伝達する信号と経路Ｌを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１１'(Ｚ)＝ＩＲ１２'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１１'(Ｚ)／ＩＲ１２'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、加算回路２６３において経路Ｋを伝達する信号を、経路Ｌを伝達する信号で打ち消すことが可能となる。この結果、入力端子２３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。
【０２０４】
そして、本実施形態に示すエコー防止回路では、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ２１４から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０２０５】
なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第１３の実施形態と同様の処理を行うことによって可能となる。
【０２０６】
＜＜第１７の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３３は、第１７の実施形態を示す図である。図３３は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３３に示すエコー防止回路おいて、前述した第１６の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１６の実施形態の構成におけるＡＤコンバータ２１４を備えず、かわりに、スイッチ回路ＳＷ２を備えている。
【０２０７】
スイッチ回路ＳＷ２には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路２１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ２は、ＣＰＵ２０１等の制御により、これらの入力信号の何れか一方を選択してＡＤコンバータ２０３に出力する。
【０２０８】
つまり、本実施形態においては、スイッチ回路ＳＷ２がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ２０３は、第１６の実施形態におけるＡＤコンバータ２１４を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ２がＡ側に切り替えられることとなる。
【０２０９】
このような構成とすることにより、第１６の実施形態において用いられていたＡＤコンバータ２１４が不要となり、コスト及び消費電力を更に削減することができる。
【０２１０】
＜＜第１８の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３４は、第１８の実施形態を示す図である。図３４は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３４に示すエコー防止回路おいて、前述した第１６の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１６の実施形態の構成におけるＡＤコンバータ２０３を備えていない。
【０２１１】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子２３０に入力される。また、相手側へ出力される信号は、ＡＤコンバータ２１４から出力されるデジタル信号となっている。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０２１２】
＜＜第１９の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３５は、第１９の実施形態を示す図である。図３５は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２６４）の一例を示すブロック図である。なお、図３５に示すエコー防止回路において、前述した第１３の実施形態と同一の構成要件については、同一番号を付して説明を省略する。
【０２１３】
エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２６４、増幅回路２０６、入出力端子２０７、差動増幅回路２０９、増幅回路２１０、増幅回路２１３を有している。なお、本実施形態においてもＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。  
さらに、ＤＳＰ２６４は、入力端子２６５、ＡＤコンバータ２６６、ＤＡコンバータ２６７、出力端子２６８、入力端子２６９、ＡＤコンバータ２７０、デジタルフィルタ２１１、ＤＡコンバータ２７３、出力端子２７４を有している。  
つまり、本実施形態は、第１３の実施形態におけるＡＤコンバータ２０３、２１４、ＤＡコンバータ２０５、２１２がＤＳＰ２６４内部に設けられた構成となっている。そして、第１３の実施形態と同様に、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応する出力信号として出力される。
【０２１４】
ＡＤコンバータ２６６には、入力端子２６５を介して、例えば音声信号が入力される。そして、ＡＤコンバータ２６６は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＤＡコンバータ２６７、デジタルフィルタ２１１に出力する。  
デジタルフィルタ２１１はデジタル信号に対して、当該デジタルフィルタ２１１のフィルタ係数に基づいてフィルタ処理を施してＤＡコンバータ２７３に出力する。  
ＤＡコンバータ２６７は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子２６８を介して出力させる。この結果、増幅回路２０６には、ＤＡコンバータ２６７からのアナログ信号が入力される。  
ＤＡコンバータ２７３は、デジタルフィルタ２１１からのデジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子２７４を介して出力させる。この結果、増幅回路２１３には、ＤＡコンバータ２７３からのアナログ信号が入力される。
【０２１５】
ＡＤコンバータ２７０には、入力端子２６９を介して、増幅回路２１０からの音声信号が入力される。そして、ＡＤコンバータ２７０は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子２６９を介してＤＳＰ２６４に入力する。入力端子２６９を介して入力されるデジタル信号は、デジタルフィルタ２１１のフィルタ係数を設定するために用いられる。
【０２１６】
＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
図３６を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図３６は、図３５に示すエコー防止回路の経路Ｍ、Ｎを示した図である。なお、経路Ｍは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０２１７】
前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、差動増幅回路２０９の＋入力端子にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて差動増幅回路２０９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。
【０２１８】
そこで、図３６の破線で示すＤＡコンバータ２６７の入力から差動増幅回路２０９の＋入力端子までのインパルス応答（伝達関数）をＩＲ１３(Ｚ)とする。また、図３６の破線で示すＤＡコンバータ２７３の入力から差動増幅回路２０９の−入力端子までのインパルス応答（伝達関数）をＩＲ１４(Ｚ)とする。また、図３６の破線で示す差動増幅回路２０９の±入力端子の後段からＡＤコンバータ２７０の出力までのインパルス応答（伝達関数）をＷ７(Ｚ)とする。
【０２１９】
今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、差動増幅回路２０９において、増幅回路２０６からの信号を増幅回路２１３からの信号で打ち消すためには、
ＩＲ１３(Ｚ)＝ＩＲ１４(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１３(Ｚ)／ＩＲ１４(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２６４が取得可能なインパルス応答は、図３６の実線で示す経路Ｍのインパルス応答（伝達関数）ＩＲ１３'(Ｚ)（＝ＩＲ１３(Ｚ)・Ｗ７(Ｚ))と、経路Ｎのインパルス応答（伝達関数）ＩＲ１４'(Ｚ)（＝−ＩＲ１４(Ｚ)・Ｗ７(Ｚ)）である。なお、ＩＲ１４(Ｚ)が位相反転されているのは、差動増幅回路２０９の−入力端子に入力されているためである。
【０２２０】
この場合、経路Ｍを伝達する信号と経路Ｎを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１３'(Ｚ)＝ＩＲ１４'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１３'(Ｚ)／ＩＲ１４'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、差動増幅回路２０９において経路Ｍを伝達する信号を、経路Ｎを伝達する信号で打ち消すことが可能となる。この結果、入力端子２６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。
【０２２１】
そして、本実施形態に示すエコー防止回路では、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ２７０から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０２２２】
なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第１３の実施形態と同様の処理を行うことによって可能となる。
【０２２３】
＜＜第２０の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３７は、第２０の実施形態を示す図である。図３７は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３７に示すエコー防止回路おいて、前述した第１９の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１９の実施形態の構成におけるＡＤコンバータ２７０を備えず、かわりに、スイッチ回路ＳＷ２を備えている。
【０２２４】
スイッチ回路ＳＷ２には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路２１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ２は、ＣＰＵ２０１等の制御により、これらの入力信号の何れか一方を選択して入力端子２６５を介してＡＤコンバータ２６６に出力する。
【０２２５】
つまり、本実施形態においては、スイッチ回路ＳＷ２がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ２６６は、第１９の実施形態におけるＡＤコンバータ２７０を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ２がＡ側に切り替えられることとなる。
【０２２６】
このような構成とすることにより、第１９の実施形態において用いられていたＡＤコンバータ２７０が不要となり、コスト及び消費電力を更に削減することができる。
【０２２７】
＜＜第２１の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３８は、第２１の実施形態を示す図である。図３８は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３８に示すエコー防止回路おいて、前述した第１９の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第１９の実施形態の構成におけるＡＤコンバータ２６６を備えていない。
【０２２８】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子３２１に入力される。また、ＡＤコンバータ２７０から出力されるデジタル信号が、出力端子３２２を介して出力される構成となっている。そして、出力端子３２２から出力されるデジタル信号が、入出力端子２０７からの音声信号に対応するデジタル出力信号として出力される。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０２２９】
＜＜第２２の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３９は、第２２の実施形態を示す図である。図３９は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２６４）の一例を示すブロック図である。  
なお、図３９に示すように第２２の実施形態におけるエコー防止回路は、前述した第１６の実施形態（図３１）、第１９の実施形態（図３５）を組み合わせた構成となっており、同一の構成要件については同一番号を付して説明を省略する。
【０２３０】
＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
図４０を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図４０は、図３９に示すエコー防止回路の経路Ｏ、Ｐを示した図である。なお、経路Ｏは、第１の実施形態と同様に、イヤホンマイク１８を含んだものとすることができる。
【０２３１】
前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、加算回路２６３にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて加算回路２６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。
【０２３２】
そこで、図４０の破線で示すＤＡコンバータ２６７の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１５(Ｚ)とする。また、図４０の一点鎖線で示すＤＡコンバータ２７３の入力から反転増幅回路２６１の入力までのインパルス応答（伝達関数）をＩＲ１６_１(Ｚ)とする。また、図４０の二点鎖線で示す反転増幅回路２６１の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１６_２(Ｚ)とする。そして、ＩＲ１６(Ｚ)＝−ＩＲ１６_１(Ｚ)・ＩＲ１６_２(Ｚ)とする。また、図４０の破線で示す加算回路２６３の各入力端子の後段からＡＤコンバータ２７０の出力までのインパルス応答（伝達関数）をＷ８(Ｚ)とする。
【０２３３】
今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、加算回路２６３において、増幅回路２０６からの信号を利得位相調整回路２７５からの信号で打ち消すためには、
ＩＲ１５(Ｚ)＝ＩＲ１６(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１５(Ｚ)／ＩＲ１６(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２６４が取得可能なインパルス応答は、図４０の実線で示す経路Ｏのインパルス応答（伝達関数）ＩＲ１５'(Ｚ)（＝ＩＲ１５(Ｚ)・Ｗ８(Ｚ))と、経路Ｐのインパルス応答（伝達関数）ＩＲ１６'(Ｚ)（＝−ＩＲ１６_１(Ｚ)・ＩＲ１６_２(Ｚ)・Ｗ８(Ｚ)）である。なお、ＩＲ１６_１(Ｚ)が位相反転されているのは、反転増幅回路２６１にて反転されるためである。
【０２３４】
この場合、経路Ｏを伝達する信号と経路Ｐを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１５'(Ｚ)＝ＩＲ１６'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１５'(Ｚ)／ＩＲ１６'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、加算回路２６３において経路Ｏを伝達する信号を、経路Ｐを伝達する信号で打ち消すことが可能となる。この結果、入力端子２６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。
【０２３５】
そして、本実施形態に示すエコー防止回路では、増幅回路２１０から出力されるアナログ信号が、入出力端子２０７からの音声信号に対応するアナログ出力信号として出力される。したがって、ＡＤコンバータ２７０から出力されるデジタル信号を再度アナログ変換するためのＤＡコンバータが不要であり、コスト削減及び消費電力低減が可能となる。
【０２３６】
なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第１３の実施形態と同様の処理を行うことによって可能となる。
【０２３７】
＜＜第２３の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図４１は、第２３の実施形態を示す図である。図４１は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図４１に示すエコー防止回路おいて、前述した第２２の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第２２の実施形態の構成におけるＡＤコンバータ２７０を備えず、かわりに、スイッチ回路ＳＷ２を備えている。
【０２３８】
スイッチ回路ＳＷ２には、相手側から送信されてきた音声を示すアナログ信号（第５アナログ信号）と、増幅回路２１０から出力されるアナログ信号（第４アナログ信号）とが入力されている。そして、スイッチ回路ＳＷ２は、ＣＰＵ２０１等の制御により、これらの入力信号の何れか一方を選択して入力端子２６５を介してＡＤコンバータ２６６に出力する。
【０２３９】
つまり、本実施形態においては、スイッチ回路ＳＷ２がＢ側に切り替えられることにより、インパルス応答を取得することができる。このとき、ＡＤコンバータ２６６は、第２２の実施形態におけるＡＤコンバータ２７０を代替していることとなる。また、相手側から送信されてきた音声に対する処理を行う際には、スイッチ回路ＳＷ２がＡ側に切り替えられることとなる。
【０２４０】
このような構成とすることにより、第２２の実施形態において用いられていたＡＤコンバータ２７０が不要となり、コスト及び消費電力を更に削減することができる。
【０２４１】
＜＜第２４の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図４２は、第２４の実施形態を示す図である。図４２は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図４２に示すエコー防止回路おいて、前述した第２２の実施形態と同一の構成要件については、同一番号を付して説明を省略する。エコー防止回路は、第２２の実施形態の構成におけるＡＤコンバータ２６６を備えていない。
【０２４２】
本実施形態においては、相手側から送信されてきた音声を示す信号は、デジタル信号として入力端子３２１に入力される。また、ＡＤコンバータ２７０から出力されるデジタル信号が、出力端子３２２を介して出力される構成となっている。そして、出力端子３２２から出力されるデジタル信号が、入出力端子２０７からの音声信号に対応するデジタル出力信号として出力される。エコー防止回路をこのような構成とすることにより、エコー防止回路を適用する機器等とのインタフェース信号をデジタル信号とすることができる。つまり、デジタル信号を出力可能な機器にエコー防止回路を適用する際に、エコー防止回路とのインタフェースのためにＤＡコンバータでアナログ信号に変換する必要がなく、エコー防止回路からの出力信号をＡＤコンバータでデジタル信号に変換する必要もない。したがって、ＡＤコンバータ及びＤＡコンバータを削減することが可能となり、コスト削減及び消費電力低減を実現することができる。
【０２４３】
＜＜第１の適用例＞＞
次に、本発明に係るエコー防止回路の第１の適用例について説明する。本例では、例えば第１の実施形態や第２の実施形態等、相手側とのインタフェースがアナログ信号であるエコー防止回路４１ａを、図４３に示す携帯電話機１９に適用した場合における構成および動作について説明する。図４３は、エコー防止回路４１ａが適用される携帯電話機１９の模式図である。図４４は、図４３に示す携帯電話機１９の構成の一例を示すブロック図である。なお、携帯電話機１９には、図４３、図４４に示すようにイヤホンマイク１８が接続されている。このイヤホンマイク１８は、携帯電話機１９が受信した音声信号に基づいて、振動板（不図示）を振動させることにより音声を発生するスピーカ機能を有する。また、イヤホンマイク１８は、当該イヤホンマイク１８を装着している者が音声を発したときの鼓膜の振動を振動板の振動に換えることにより音声信号を生成して出力するマイク機能も有するものである。なお、このイヤホンマイク１８は周知の技術であり、例えば特開２００３−９２７２等に記載されている。また、イヤホンマイク１８と携帯電話機１９は接続されて有線通信するように設けられているが、無線通信（HomeRF(Radio Frequency)等）するように設けても良い。
【０２４４】
携帯電話機１９は、アンテナ２０、ＲＦ（Radio Frequency）部２１、ベースバンド処理部２２、ＣＰＵ２４、表示部２３、入力部２５、ＡＤコンバータ２６、ＤＡコンバータ２７、マイク２８、スピーカ２９、エコー防止回路４１ａを有する。なお、図４４に示す携帯電話機１９の構成は一例であり、エコー防止回路４１ａが適用される携帯電話機は、これらの構成からなる携帯電話機に限られるものではない。
【０２４５】
アンテナ２０は携帯電話機１９に対して送信される音声信号を受信する。また、アンテナ２０は、ＲＦ部２１からの音声信号を送信する。  
ＲＦ部２１は、アンテナ２０が受信した音声信号のうち、所定周波数帯域の音声信号に対する復調処理などのデコード処理を行う。また、ＲＦ部２１は、ベースバンド処理部２２からの音声信号に対する変調処理、例えばＴＤＭＡ方式（Time Division Multiplex Access）によるエンコード処理などを行う。  
ベースバンド処理部２２は、ＲＦ部２１にてベースバンド信号まで復調された音声信号について所定の信号処理を施して、ＣＰＵ２４に出力する。また、ベースバンド処理部２２は、ＣＰＵ２４からの音声信号に対して所定の信号処理を施してＲＦ部２１に出力する。
【０２４６】
ＣＰＵ２４は、携帯電話機１９を統括制御する。ＣＰＵ２４は、ベースバンド処理部２２からの音声信号に応じた音声をスピーカ２９或いはイヤホンマイク１８にて再生すべく、当該音声信号をＤＡコンバータ２７に出力する。また、ＣＰＵ２４は、ＡＤコンバータ２６からの、マイク２８或いはイヤホンマイク１８からの音声信号をベースバンド処理部２２に出力する。また、ＣＰＵ２４は、例えば携帯電話機１９がパケット通信を行っている場合、受信したパケットデータに基づく画像を表示すべく表示部２３に信号を出力する。また、ＣＰＵ２４は、入力部２５にて入力された入力データを表示部２３に表示させたり、パケット通信にて当該入力データを送信すべく所定の処理を施してベースバンド処理部２２に出力したりする。
【０２４７】
ＡＤコンバータ２６は、マイク２８或いはイヤホンマイク１８からの音声信号対しアナログ・デジタル変換処理したデジタル信号をＣＰＵ２４に出力する。ＤＡコンバータ２７は、ＣＰＵ２４からの音声信号に対しデジタル・アナログ変換処理したアナログ信号をスピーカ２９或いはエコー防止回路４１に出力する。なお、本例においては、イヤホンマイク１８が携帯電話機１９に接続されている場合、ＤＡコンバータ２７からのアナログ信号はエコー防止回路４１ａに入力されることとする。
【０２４８】
次に、エコー防止回路４１ａの動作について説明する。なお、本例においては、第１の実施形態において説明したとおりのＦＩＲフィルタ４、１１のフィルタ係数の設定が既に施されていることとする。
【０２４９】
アンテナ２０が受信した音声信号は、携帯電話機１９の各構成による前述した処理が行われてＤＡコンバータ２７からエコー防止回路４１ａのＡＤコンバータ３に出力される。
【０２５０】
ＡＤコンバータ３に入力された音声信号は、当該ＡＤコンバータ３にてアナログ・デジタル信号処理が施されてデジタル信号となり、入力端子３０を介して、ＦＩＲフィルタ４、１１に入力される。この結果、ＡＤコンバータ３からのデジタル信号は、ＦＩＲフィルタ４、１１を構成するデジタル信号用メモリ４２、５４に入力されることとなる。
【０２５１】
以下、先ずＦＩＲフィルタ４に入力されるデジタル信号について説明する。デジタル信号用メモリ５４に入力されたデジタル信号（Ｘｎと示す）は、レジスタ０〜Ｎ−１に順次入力されることによって、１サンプリング周期単位ずつ遅延される。そして、ＤＳＰ２がスイッチ回路６０Ｏをレジスタ０から順次切替えることによって、デジタル信号用メモリ５４からのデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）が、乗算回路５１に順次入力される。また、ＤＳＰ２がスイッチ回路６０Ｐをアドレス０から順次切替えることによって、フィルタ係数格納メモリ５６に記憶された位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝−ＩＲ２'(Ｚ)）が、乗算回路５１に順次入力される。乗算回路５１は、順次入力されるデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）と位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。
【０２５２】
ＡＤＤ５２に入力された乗算回路５１の乗算結果は、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果と加算されて、当該ＡＣＣ５３に出力される。この結果、フィルタ係数格納メモリ５６に記憶されている位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）との畳み込み演算が、ＦＩＲフィルタ４にて施されたこととなる。つまり、後述のＦＩＲフィルタ１１からの出力信号と差動増幅回路９にて互いに打ち消しあう信号がＦＩＲフィルタ４から出力されることとなる。
【０２５３】
ＦＩＲフィルタ４から出力される出力信号は、出力端子３１を介してＤＡコンバータ５に入力される。そして、出力信号は、ＤＡコンバータ５にてデジタル・アナログ変換処理が施されてアナログ信号となり増幅回路６に入力される。増幅回路６に入力されたアナログ信号は、所定の増幅率にて増幅されて出力される。増幅回路６からのアナログ信号は、入出力端子７を介してイヤホンマイク１８に出力される。この結果、イヤホンマイク１８のスピーカ機能により、振動板が振動して音声が発生する。しかしながら、増幅回路６からのアナログ信号が差動増幅回路９の＋入力端子に入力される場合がある。この差動増幅回路９の＋端子に入力されるアナログ信号を打ち消すべく以下の処理がなされる。
【０２５４】
ＦＩＲフィルタ１１のデジタル信号用メモリ４２に入力されるデジタル信号は、前述したようにＦＩＲフィルタ４と同様に、レジスタ０〜Ｎ−１に入力されることによって、１サンプリング周期単位ずつ遅延される。そして、ＤＳＰ２がスイッチ回路６０Ｍをレジスタ０から順次切替えることによって、デジタル信号用メモリ４２からのデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）が、乗算回路５１に順次入力される。また、ＤＳＰ２がスイッチ回路６０Ｎをアドレス０から順次切替えることによって、フィルタ係数格納メモリ４７に記憶されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１'(Ｚ)）が、乗算回路５１に順次入力される。乗算回路５１は、順次入力されるデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）とインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。
【０２５５】
ＡＤＤ５２に入力された乗算回路５１の乗算結果は、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果と加算されて、当該ＡＣＣ５３に出力される。この結果、フィルタ係数格納メモリ４７に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）との畳み込み演算が、ＦＩＲフィルタ１１にて施されたこととなる。つまり、前述のＦＩＲフィルタ４からの出力信号と差動増幅回路９にて互いに打ち消しあう信号がＦＩＲフィルタ１１から出力されることとなる。
【０２５６】
ＦＩＲフィルタ１１から出力される出力信号は、出力端子３２を介してＤＡコンバータ１２に入力される。そして、出力信号は、ＤＡコンバータ１２にてデジタル・アナログ変換処理が行われてアナログ信号となり増幅回路１３に入力される。増幅回路１３に入力されたアナログ信号は、所定の増幅率にて増幅されて、差動増幅回路９の−入力端子に入力される。
【０２５７】
よって、差動増幅回路９において、＋入力端子に入力された増幅回路６からのアナログ信号を、−入力端子に入力されることによって反転される増幅回路１３からのアナログ信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、エコーを防止することが可能となる。また、イヤホンマイク１８のマイク機能による音声信号と、増幅回路６からのアナログ信号とが重畳して差動増幅回路９の＋入力端子に入力された場合であっても、−入力端子にＦＩＲフィルタ１１からの信号が入力されることによって、重畳された信号からエコーの原因となる信号分（つまり、増幅回路６からのアナログ信号）のみを差し引くことが可能となる。
【０２５８】
そして、ＤＡコンバータが削減されたエコー防止回路４１ａを用いて携帯電話機１９を構成することにより、携帯電話機のコスト及び消費電力を削減することができる。
【０２５９】
なお、本例においては、第１の実施形態におけるエコー防止回路を適用した場合について説明したが、第２の実施形態等、アナログ信号をインタフェースとするエコー防止回路についても同様に適用することが可能である。
【０２６０】
＜＜第２の適用例＞＞
次に、本発明に係るエコー防止回路の第２の適用例について説明する。本例では、例えば第９の実施形態等、相手側とのインタフェースがデジタル信号であるエコー防止回路４１ｂを、図４３に示す携帯電話機１９に適用した場合における構成および動作について説明する。図４５は、図４３に示す携帯電話機１９の構成の一例を示すブロック図である。
【０２６１】
また、図４６は、エコー防止回路４１ｂの構成の一例を示すブロック図である。図４６に示すように、エコー防止回路４１ｂは、図９に示した構成に加えて、検出回路９４を備えている。検出回路９４は、入出力端子７にイヤホンマイク１８の接続状態を検出する。検出回路９４での検出結果は、検出信号として出力端子９５を介して出力される。
【０２６２】
携帯電話機１９は、図４４に示した構成に加えて、スイッチ回路ＳＷ３，ＳＷ４を備えている。スイッチ回路ＳＷ３には、ＡＤコンバータ２６から出力されるデジタル信号と、エコー防止回路４１ｂの出力端子９３から出力されるデジタル信号とが入力されている。そして、スイッチ回路ＳＷ３は、出力端子９５からの検出信号に基づいて、イヤホンマイク１８が入出力端子７に接続されていないときは、Ａ側に切り替えてＡＤコンバータ２６から出力されるデジタル信号をＣＰＵ２４に出力し、イヤホンマイク１８が入出力端子７に接続されているときは、Ｂ側に切り替えてエコー防止回路４１ｂから出力されるデジタル信号をＣＰＵ２４に出力する。また、スイッチ回路ＳＷ４は、ＣＰＵ２４から出力されるデジタル信号を、ＡＤコンバータ２７又はエコー防止回路４１ｂの入力端子９２に出力することができる。そして、スイッチ回路ＳＷ４は、出力端子９５からの検出信号に基づいて、イヤホンマイク１８が入出力端子７に接続されていないときは、Ａ側に切り替えてＣＰＵ２４から出力されるデジタル信号をＤＡコンバータ２７に出力し、イヤホンマイク１８が入出力端子７に接続されているときは、Ｂ側に切り替えてＣＰＵ２４から出力されるデジタル信号をエコー防止回路４１ｂに出力する。
【０２６３】
このように、第９の実施形態に示したようなデジタル信号をインタフェースとするエコー防止回路４１ｂを用いることにより、図４４に示したエコー防止回路４１ａで用いられるＡＤコンバータ３が不要となり、コスト及び消費電力を削減することができる。
【０２６４】
＜＜第３の適用例＞＞
次に、本発明に係るエコー防止回路の第３の適用例について説明する。図４７は、本例における携帯電話機１９の構成の一例を示すブロック図である。図に示すように、本例では、エコー防止回路４１ｃが用いられており、第２の適用例におけるＡＤコンバータ２６及びＤＡコンバータ２７が削減されている。そして、マイク２８から出力されるアナログ信号は、エコー防止回路４１ｃの入力端子３３１に入力され、エコー防止回路４１ｃの出力端子３３２から出力されるアナログ信号がスピーカ２９に入力されている。また、エコー防止回路４１ｃの出力端子９３から出力されるデジタル信号がＣＰＵ２４に入力され、ＣＰＵ２４から出力されるデジタル信号がエコー防止回路４１ｃの入力端子９２に入力されている。
【０２６５】
また、図４８は、エコー防止回路４１ｃの構成の一例を示すブロック図である。図４８に示すように、エコー防止回路４１ｃは、図４６に示した構成に加えて、スイッチ回路ＳＷ５，ＳＷ６，ＳＷ７を備えている。スイッチ回路ＳＷ５には、ＦＩＲフィルタ４からのデジタル信号と、入力端子９２からのデジタル信号とが入力されており、入力端子３４１から入力される検出信号に基づいて、何れか一方をＤＡコンバータ６７に出力することができる。また、スイッチ回路ＳＷ６（第１スイッチ回路）は、出力端子６８から出力されるアナログ信号を、検出回路９４からの検出信号に基づいて、増幅回路６又は出力端子３３２の何れか一方に出力することができる。また、スイッチ回路ＳＷ７（第２スイッチ回路）には、増幅回路１０からのアナログ信号と、入力端子３３１からのアナログ信号（第６アナログ信号）とが入力されており、検出回路９４からの検出信号に基づいて、何れか一方を入力端子６９に入力することができる。
【０２６６】
ここで、検出回路９４からの検出信号がイヤホンマイク１８が入出力端子７に接続されていないことを示している場合、スイッチ回路ＳＷ５，ＳＷ６，ＳＷ７は全てＡ側に切り替わる。この場合、マイク２８から出力されるアナログ信号は、入力端子３３１から入力され、ＡＤコンバータ７０によってデジタル信号に変換された後に、出力端子９３を介してＣＰＵ２４に入力される。また、ＣＰＵ２４から出力されるデジタル信号は、入力端子９２に入力され、ＤＡコンバータ６７によってアナログ信号に変換された後に、出力端子６８，３３２を介してスピーカ２９に入力される。
【０２６７】
一方、検出回路９４からの検出信号がイヤホンマイク１８が入出力端子７に接続されていることを示している場合、スイッチ回路ＳＷ５，ＳＷ６，ＳＷ７は全てＢ側に切り替わる。この場合、イヤホンマイク１８からの音声信号に対応するアナログ信号は、ＡＤコンバータ７０でデジタル信号に変換された後に、出力端子９３を介してＣＰＵ２４に入力される。また、ＣＰＵ２４から出力されるデジタル信号は、入力端子９２に入力され、ＦＩＲフィルタ４、ＤＡコンバータ６７を経て、増幅回路６に入力される。
【０２６８】
このように、エコー防止回路４１ｃを用いることにより、図４５に示した携帯電話機１９で用いられるＡＤコンバータ２６及びＤＡコンバータ２７が不要となり、コスト及び消費電力を削減することができる。なお、本例では、スイッチ回路ＳＷ５を用いてＤＡコンバータ６７に入力される信号を切り替えることとしたが、ＦＩＲフィルタ４のフィルタ係数を変更することによって切り替えることとしてもよい。つまり、イヤホンマイク１８が入出力端子７に接続されていない場合は、入力端子９２から入力されたデジタル信号がそのまま出力されるようにＦＩＲフィルタ４のフィルタ係数を設定することも可能である。
【０２６９】
＜＜その他の適用例＞＞
また、前述の例においては、エコー防止回路を携帯電話機１９に適用する場合について説明したがこれに限るものではない。前述したエコーが発生する可能性のあるものに対して、本発明に係るエコー防止回路は適用可能である。例えば、ＩＴ（Information Technology）通信機器（例えばＰＣ（Personal Computer）など）、通話機器（電話機、トランシーバー、車載機など）に適用することが可能である。
【０２７０】
図４９は、例えば第９の実施形態（図１８）に示したエコー防止回路４１ｄが適用されるＰＣ３５０の構成の一例を示すブロック図である。ＰＣ３５０は、ＣＰＵ３５１、表示部３５２、入力部３５３、通信処理部３５４、及びエコー防止回路４１ｄを含んで構成されている。
【０２７１】
ＣＰＵ３５１は、ＰＣ３５０全体を統括制御する。ＣＰＵ３５１は、通信処理部３５４からの音声信号に応じた音声をイヤホンマイク１８にて再生すべく、当該音声信号をエコー防止回路４１ｄの入力端子９２に出力する。また、ＣＰＵ３５１は、イヤホンマイク１８からの音声信号を通信処理部３５４に出力する。また、ＣＰＵ３５１は、例えばＰＣ３５０がパケット通信を行っている場合、受信したパケットデータに基づく画像を表示すべく表示部３５２に信号を出力する。また、ＣＰＵ３５１は、入力部３５３にて入力された入力データを表示部３５２に表示させたり、パケット通信にて当該入力データを送信すべく所定の処理を施して通信処理部３５４に出力したりする。  
通信処理部３５４は、インターネット等のネットワーク３６０を介して受信する信号をＣＰＵ３５１に出力する。また、通信処理部３５４は、ＣＰＵ３５１からの信号をネットワーク３６０に出力する。
【０２７２】
このように、本発明のエコー防止回路は、携帯電話機１９以外の通信機器にも適用し、コスト削減及び消費電力低減を実現することが可能である。
【０２７３】
以上、本発明のエコー防止回路の実施形態及び適用例について説明した。前述したように、増幅回路１０，２１０から出力される信号、つまり、減算回路９，２０９から出力されるアナログ信号をエコー防止回路の出力信号とすることにより、ＤＡコンバータを削減し、コスト及び消費電力を削減することができる。
【０２７４】
また、スイッチ回路ＳＷ１，ＳＷ２を用いることにより、ＡＤコンバータ１４，２１４を削減し、コスト及び消費電力を削減することができる。
【０２７５】
また、エコー防止回路のインタフェース信号をデジタル信号とすることにより、ＡＤコンバータ３，２０３を削減し、コスト及び消費電力を削減することができる。
【０２７６】
そして、イヤホンマイク１８の入出力端子７への接続状態を検出して検出信号を出力する検出回路を備えることにより、マイク２８及びスピーカ２９等と、イヤホンマイク１８との切り替え制御が可能となる。
【０２７７】
また、スイッチ回路ＳＷ５，ＳＷ６，ＳＷ７を用いることにより、例えば携帯電話機１９におけるＡＤコンバータ２６及びＤＡコンバータ２７等、通信機器側のＡＤコンバータ及びＤＡコンバータを削減し、コスト及び消費電力を削減することができる。
【０２７８】
なお、前述した実施形態及び適用例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【０２７９】
例えば、本実施形態では、インパルスを発生させることにより得られるインパルス応答をＦＩＲフィルタのフィルタ係数に設定することとしたが、フィルタ係数を設定するために用いる信号はインパルスに限られない。例えば、ステップ信号を発生させた際に得られる応答信号に基づいてＦＩＲフィルタのフィルタ係数を設定することとしてもよい。
【図面の簡単な説明】
【０２８０】
【図１】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１の実施形態を示すブロック図である。
【図２】図１に示すエコー防止回路の経路Ａ、Ｂを示す図である。
【図３】図２に示す経路Ａにイヤホンマイク１８が含まれる場合を示す図である。
【図４】図２又は図３に示す経路Ａ、Ｂのインパルス応答を示す図である。
【図５】ＤＳＰ２の構成の一部を示す図である。
【図６】ＤＳＰ２の構成の他の一部を示す図である。
【図７】ＦＩＲフィルタ４、１１のその他の一例を示す図である。
【図８】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作を示すフローチャートである。
【図９】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２の実施形態を示すブロック図である。
【図１０】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第３の実施形態を示すブロック図である。
【図１１】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第４の実施形態を示すブロック図である。
【図１２】図１１に示すエコー防止回路の経路Ｃ、Ｄを示す図である。
【図１３】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第５の実施形態を示すブロック図である。
【図１４】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第６の実施形態を示すブロック図である。
【図１５】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第７の実施形態を示すブロック図である。
【図１６】図１５に示すエコー防止回路の経路Ｅ、Ｆを示す図である。
【図１７】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第８の実施形態を示すブロック図である。
【図１８】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第９の実施形態を示すブロック図である。
【図１９】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１０の実施形態を示すブロック図である。
【図２０】図１９に示すエコー防止回路の経路Ｇ、Ｈを示す図である。
【図２１】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１１の実施形態を示すブロック図である。
【図２２】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１２の実施形態を示すブロック図である。
【図２３】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１３の実施形態を示すブロック図である。
【図２４】図２３に示すエコー防止回路の経路Ｉ、Ｊを示す図である。
【図２５】図２４に示す経路Ｉ、Ｊのインパルス応答を示す図である。
【図２６】ＤＳＰ２０２の構成の一部を示す図である。
【図２７】デジタルフィルタ２１１の一例として示すＡＲＭＡフィルタ３００の構成を示すブロック図である。
【図２８】第１３の実施形態における処理動作を示すフローチャートである。
【図２９】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１４の実施形態を示すブロック図である。
【図３０】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１５の実施形態を示すブロック図である。
【図３１】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１６の実施形態を示すブロック図である。
【図３２】図３１に示すエコー防止回路の経路Ｋ、Ｌを示す図である。
【図３３】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１７の実施形態を示すブロック図である。
【図３４】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１８の実施形態を示すブロック図である。
【図３５】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１９の実施形態を示すブロック図である。
【図３６】図３５に示すエコー防止回路の経路Ｍ、Ｎを示す図である。
【図３７】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２０の実施形態を示すブロック図である。
【図３８】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２１の実施形態を示すブロック図である。
【図３９】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２２の実施形態を示すブロック図である。
【図４０】図３９に示すエコー防止回路の経路Ｏ、Ｐを示す図である。
【図４１】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２３の実施形態を示すブロック図である。
【図４２】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２４の実施形態を示すブロック図である。
【図４３】本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路を適用する携帯電話機１９の模式図である。
【図４４】本発明に係るエコー防止回路の第１の適用例を示すブロック図である。
【図４５】本発明に係るエコー防止回路の第２の適用例を示すブロック図である。
【図４６】第２の適用例におけるエコー防止回路４１ｂの構成例を示すブロック図である。
【図４７】本発明に係るエコー防止回路の第３の適用例を示すブロック図である。
【図４８】第３の適用例におけるエコー防止回路４１ｃの構成例を示すブロック図である。
【図４９】本発明に係るエコー防止回路のその他の適用例を示すブロック図である。
【図５０】従来のエコー防止回路を示す図である。
【符号の説明】
【０２８１】
１，２４，２０１    ＣＰＵ
２，６４，８３，２０２，２６４，２８３，２９５    ＤＳＰ
３，１４，２６，６６，７０    ＡＤコンバータ
２０３，２１４，２６６，２７０    ＡＤコンバータ
４，１１，２８６，２８７，３０３    ＦＩＲフィルタ
５，１２，１５，２７，６７，７１，７３    ＤＡコンバータ
２０５，２１２，２１５，２６７，２７１，２７３    ＤＡコンバータ
６，１０，１３，１０１，１０５，２０６，２１０，２１３    増幅回路
７，２０７    入出力端子
９，２０９    差動増幅回路
１８    イヤホンマイク
１９    携帯電話機
２０    アンテナ
２１    ＲＦ部
２２    ベースバンド処理部
２３    表示部
２５    入力部
２８    マイク
２９    スピーカ
３０，３３，６５，６９，９２    入力端子
２３０，２３３，２６５，２６９，２９６，２９７，３２１    入力端子
３１，３２，３４，６８，７２，７４，９３，９５    出力端子
２３１，２３２，２３４，２６８，２７２，２７４，２９８，３２２    出力端子
３５，２３５，３３５    遅延回路
３６，５１，５８，２３６，２５１，２５８，３０１，３３６    乗算回路
３７，６３，２３７，２６３，３０２，３３７    加算回路
４１ａ，４１ｂ，４１ｃ，４１ｄ    エコー防止回路
４２，５４，２４２    デジタル信号用メモリ
４３，５５，２４３，２５５    インパルス応答格納メモリ
４４，４５，２４４，２４５    インパルス用メモリ
４６，４８，４９，５０，５７  レジスタ
２４６，２４８，２４９，２５０，２５７，２９４    レジスタ
４７，５６，２４７    フィルタ係数格納メモリ
５２，２５２    ＡＤＤ
５３，２５３    ＡＣＣ
６０，２６０    スイッチ回路
６１，１０７，２６１    反転増幅回路
７５，１０８，２７５    利得位相調整回路
７６，２７６，２８４    ＡＤＦ
７７，２７７，２８８    減算回路
７８，２７８，２８９    参照信号入出力部
７９，２７９，２９０    フィルタ係数部
８０，２８０，２９１    乗算部
８１，２８１，２９２    フィルタ係数更新部
８２，２８２，２９３    加算部
９４    検出回路
１０４    マイク
１０６    スピーカ
２１１    デジタルフィルタ
２８７    白色ノイズ生成回路
３００    ＡＲＭＡフィルタ
３５０    ＰＣ
３５１    ＣＰＵ
３５２    表示部
３５３    入力部
３５４    通信処理部
３６０    ネットワーク
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７  スイッチ回路
【図１】
0004771532.tif 000002
【図２】
0004771532.tif 000003
【図３】
0004771532.tif 000004
【図４】
0004771532.tif 000005
【図５】
0004771532.tif 000006
【図６】
0004771532.tif 000007
【図７】
0004771532.tif 000008
【図８】
0004771532.tif 000009
【図９】
0004771532.tif 000010
【図１０】
0004771532.tif 000011
【図１１】
0004771532.tif 000012
【図１２】
0004771532.tif 000013
【図１３】
0004771532.tif 000014
【図１４】
0004771532.tif 000015
【図１５】
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【図１６】
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【図１７】
0004771532.tif 000018
【図１８】
0004771532.tif 000019
【図１９】
0004771532.tif 000020
【図２０】
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【図２１】
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【図２２】
0004771532.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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