(57)【特許請求の範囲】
【請求項１】
半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、
前記半導体基材上に第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層の上に形成する工程と、
前記第１半導体層及び前記第２半導体層のうち支持体穴の領域に相当する部分を除去して前
記支持体穴を形成する工程と、
前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形
成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分の前記支持体形
成層、前記第２半導体層及び前記第１半導体層を第１のエッチングをすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を第２のエッチングをすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に第１空洞部を形成する工程と、
前記第１空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の
一部を取り除く工程と、を含み、
前記第２半導体層は、前記第１半導体層よりも前記第２のエッチングにより除去される速度が遅く、前記支持体穴を形成する工程は、前記素子分離層上の第１領域に前記支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法であって、
前記第１領域は、前記第１空洞部を形成する工程において前記素子領域にある前記第２
半導体の側面と前記支持体との間に第２空洞部を形成することが可能な領域であることを
特徴とする半導体基板の製造方法。
【請求項３】
請求項２に記載の半導体基板の製造方法であって、
前記第２空洞部は、前記埋め込み絶縁層を形成する工程において前記素子領域の前記第
２半導体層にかかる応力を緩和させることが可能な緩衝領域であることを特徴とする半導
体基板の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体基板の製造方法であって、
前記支持体穴を形成する工程は、前記埋め込み絶縁層を形成する工程において前記埋め
込み絶縁層を埋め込んだ際に、前記支持体と前記第２半導体層の側面との間に空隙が残る
位置に前記支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体基板の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
【請求項６】
請求項１に記載の半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジ
スタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋
め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成さ
れたＳＯＩ構造を有する半導体装置であって、
前記支持体をつくるための支持体穴が素子分離層上の第１領域に形成されていることを
特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
上記した半導体基板の製造方法は、例えば、非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いて、バルクシリコン基板上にＳＯＩ層を部分的に形成し、更にこのＳＯＩ層にＳＯＩトランジスタを形成する。ＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを例えば低コストで形成することが可能となっている。
【０００３】
次に、バルクシリコン基板上にＳＯＩ構造を形成する方法を説明する。まず、上記ＳＢＳＩ法にしたがって、バルクシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、ＳＯＩ層の素子領域に支持体を形成するための支持体穴を形成する。その上から酸化膜などを成膜した後、素子形成領域の形状を得るように周辺の酸化膜、シリコン層、シリコンゲルマニウム層をドライエッチングする。そして、図１０に示すように、シリコンゲルマニウム層（図示せず）をフッ硝酸で選択的にエッチングするとシリコン層１０１が支持体１０２に支持されシリコン層１０１の下側に空洞部１０３が形成される。そして、この空洞部１０３にＳｉＯ2などの絶縁層（図示せず）を埋め込むことでバルクシリコン基板１０４とシリコン層１０１との間にＢＯＸ（Buried Oxide）層を形成する。その後、バルクシリコン基板１０４の表面を平坦化処理してシリコン層１０１を表面に露出させることでバルクシリコン基板１０４上にＳＯＩ構造が形成される。
【０００４】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＢＯＸ層を熱酸化法によって形成する際に、支持体１０２に熱が加わり、支持体１０２が例えば矢印方向に膨張したり収縮したりする。これにより、支持体１０２によって支持されているシリコン層１０１に応力が加わり、その結果、トランジスタの特性（例えば移動度）にばらつきが生じるという問題があった。
【０００６】
本発明は、安定したトランジスタの特性を得ることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、前記半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第１半導体層及び第２半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に第１空洞部を形成する工程と、前記第１空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記素子分離層上の第１領域に前記支持体穴を形成する。
【０００８】
この方法によれば、素子分離層上の第１領域に支持体穴を形成するので、支持体穴に支持体形成層を形成して支持体を完成させることにより、支持体と半導体基材上に形成された単結晶の第２半導体層の側面との間に、素子分離層上に形成された多結晶の第１半導体層及び第２半導体層の一部を有する構造となる。よって、支持体の下にある第１半導体層をエッチングにより除去する際に、支持体の下方にある素子分離層上の多結晶の第１半導体層及び第２半導体層の一部を一緒に除去することが可能となり、支持体と単結晶の第２半導体層の側面との間に空隙をつくることができる。これにより、第１半導体層に代えて埋め込み絶縁層を埋め込むときに、支持体に加わった熱により支持体が伸縮して第２半導体層に応力が加わったとしても、空隙によって第２半導体層にかかる応力を開放させることができる。その結果、第２半導体層にかかる応力が緩和され、トランジスタの特性（特に移動度）がばらつくことを抑えることができる。
【０００９】
本発明に係る半導体基板の製造方法では、前記第１領域は、前記第１空洞部を形成する工程において前記素子領域にある前記第２半導体の側面と前記支持体との間に第２空洞部を形成することが可能な領域である。
【００１０】
この方法によれば、第２半導体層の側面と支持体との間に第２空洞部を形成することにより、第１半導体層に代えて埋め込み絶縁層を埋め込むときに、支持体に加わった熱により支持体が伸縮して第２半導体層に応力が加わったとしても、第２空洞部によって第２半導体層にかかった応力を緩和させることができる。その結果、第２半導体層に応力がかかることが抑えられ、トランジスタの特性がばらつくことを抑えることができる。
【００１１】
本発明に係る半導体基板の製造方法では、前記第２空洞部は、前記埋め込み絶縁層を形成する工程において前記素子領域の前記第２半導体層にかかる応力を緩和させることが可能な緩衝領域である。
【００１２】
この方法によれば、第２空洞部が第２半導体層に加わる応力を緩和させることが可能な緩衝領域であることから、支持体に熱が加えられたとしても、第２空洞部の中で第２半導体層にかかる応力を開放させることができる。
【００１３】
本発明に係る半導体基板の製造方法では、前記支持体穴を形成する工程は、前記埋め込み絶縁層を形成する工程において前記埋め込み絶縁層を埋め込んだ際に、前記支持体と前記第２半導体層の側面との間に空隙が残る位置に前記支持体穴を形成する。
【００１４】
この方法によれば、支持体穴を形成する工程において、第１空洞部に埋め込み絶縁層を埋め込んだ際に第２半導体層の側面と支持体との間に空隙が残る位置に支持体穴を形成するので、埋め込み絶縁層を形成する工程のあと、引き続き支持体に熱が加えられて支持体が伸縮したとしても、第２半導体層にかかる応力を緩衝させることができる。
【００１５】
本発明に係る半導体基板の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１６】
この方法によれば、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。加えて、素子分離層上に形成された多結晶のシリコンゲルマニウム層及びシリコン層を一緒に除去して、支持体とシリコン層の側面との間に空洞部を形成することができる。
【００１７】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有する。
【００１８】
この方法によれば、第２半導体層にかかる応力を緩和させることができ、トランジスタの特性にばらつきが生じることを抑えることができる半導体装置の製造方法を提供することができる。
【００１９】
上記目的を達成するために、本発明に係る半導体装置は、半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、前記支持体をつくるための支持体穴が素子分離層上の第１領域に形成されている。
【００２０】
この構成によれば、支持体穴が素子分離層上の第１領域に形成されているので、支持体と支持体の下方にある単結晶の第２半導体層の側面との間に、多結晶の第１半導体層及び第２半導体層の一部を有する構造となる。よって、単結晶の第１半導体層をエッチングにより除去する際に、多結晶の第２半導体層及び第１半導体層の一部を一緒に除去することができ、支持体と第２半導体層の側方との間に空洞部を形成することができる。これにより、第１半導体層に代えて埋め込み絶縁層を埋め込むとき、支持体に熱が加わり支持体が伸縮して第２半導体層に応力が加わったとしても、空洞部によって第２半導体層にかかる応力を緩和させることができる。その結果、トランジスタ特性（特に移動度）のばらつきが抑えられる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
【００２２】
図１〜図８は、半導体基板の製造方法を示す模式図である。図１〜図８の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図１〜図８を参照しながら説明する。
【００２３】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に素子分離層１２を形成する。素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜である。素子分離層１２は、ＳＯＩ構造のトランジスタが形成される素子領域としてのＳＯＩ素子形成領域１３と、バルク構造のトランジスタが形成されるバルク素子形成領域（図示せず）とを電気的に絶縁させるために形成される。以下、バルク素子形成領域の説明は省略する。まず、シリコン基板１１上全体に、図示しないシリコン酸化膜（ＳｉＯ2）を形成する。次に、ＳＯＩ素子形成領域１３のシリコン基板１１上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、他の領域としてのＳＯＩ素子形成領域１３以外の領域のシリコン基板１１を酸化させる。これにより、ＳＯＩ素子形成領域１３以外の領域のシリコン基板１１上に、素子分離層１２が形成される。
【００２４】
図２に示す工程では、シリコン基板１１上全体に、第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層１５と、第２半導体層としてのシリコン（Ｓｉ）層１６とを、順に形成する。まず、ＳＯＩ素子形成領域１３におけるシリコン基板１１上のシリコン酸化膜（図示せず）を、フォトリソグラフィ技術を用いて除去する。これにより、ＳＯＩ素子形成領域１３のみシリコン基板１１が露出する。
【００２５】
次に、エピタキシャル成長技術を用いて、シリコン基板１１上の全体に、犠牲層としてのシリコンゲルマニウム層１５と、ＳＯＩ素子をつくるためのシリコン層１６とを順にエピタキシャル成長させる。これにより、シリコン基板１１が露出した領域上には、シリコン基板１１の結晶性を引き継いで新たに成長した単結晶エピタキシャル膜１７が形成される。単結晶エピタキシャル膜１７は、単結晶として成長した第１シリコンゲルマニウム層１５ａ及び第１シリコン層１６ａである。一方、素子分離層１２上には、多結晶エピタキシャル膜１８が形成される。多結晶エピタキシャル膜１８は、多結晶として成長した第２シリコンゲルマニウム層１５ｂ及び第２シリコン層１６ｂである。
【００２６】
図３に示す工程では、素子分離層１２上に、第１支持体穴２１と第２支持体穴２２とを形成する。第１支持体穴２１及び第２支持体穴２２を形成する位置は、後工程で行う埋め込み絶縁層３１（図７参照）を形成する際に熱によって支持体２６（図７参照）が変形したとしても、第１シリコン層１６ａにかかる応力を緩和させることが可能な、素子分離層１２上の第１領域に形成する。
【００２７】
詳しくは、第１支持体穴２１及び第２支持体穴２２を素子分離層１２上に形成することにより、支持体２６（図５参照）を形成した際に、支持体２６と単結晶エピタキシャル膜１７の側面との間に、多結晶エピタキシャル膜１８の一部が介在する。これにより、第１空洞部２９（図６参照）をつくるために第１シリコンゲルマニウム層１５ａをエッチングにより除去する際、介在する多結晶エピタキシャル膜１８の一部を一緒に除去することにより、支持体２６と第１シリコン層１６ａの側面との間に緩衝領域である第２空洞部３０（図６参照）を形成し、この第２空洞部３０の中で第１シリコン層１６ａにかかる応力を開放させる。つまり、第１シリコン層１６ａにかかる応力を緩和させることが可能な第２空洞部３０が、第１シリコン層１６ａの側方にできるような素子分離層１２上の位置に、第１支持体穴２１及び第２支持体穴２２を形成する。
【００２８】
まず、第１支持体穴２１及び第２支持体穴２２に相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、それぞれの支持体穴２１，２２に相当する領域の、第２シリコン層１６ｂ、第２シリコンゲルマニウム層１５ｂ、素子分離層１２の一部をエッチングによって除去する。
【００２９】
以上により、素子分離層１２上に第１支持体穴２１と第２支持体穴２２とが形成される。また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、多結晶エピタキシャル膜１８の端面１８ａが露出するとともに、素子分離層１２の表面１２ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域における、単結晶エピタキシャル膜１７が形成された領域が素子形成領域２５となる。
【００３０】
図４に示す工程では、支持体穴２１，２２及びシリコン層１６を覆うように、シリコン基板１１上の全体に支持体２６（図５参照）をつくるための支持体形成層２７を形成する。支持体形成層２７は、例えばシリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜（ＳｉＯ2）などの支持体形成層２７を、第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、シリコン層１６を覆うようにシリコン基板１１上全体に形成する。
【００３１】
図５に示す工程では、支持体２６を形成する領域である支持体形成領域２８以外の支持体形成層２７の一部を除去して支持体２６を完成させる。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７の一部、多結晶エピタキシャル膜１８の一部を、エッチングにより除去する。
【００３２】
以上により、支持体形成層２７から支持体２６が形成され、支持体２６の第１側面２６ａ及び第２側面２６ｂ（共に図５ａ参照）が露出する。また、支持体２６と単結晶エピタキシャル膜１７との間に、多結晶エピタキシャル膜１８の一部１８ｂが介在する構造になっている。また、支持体２６の第１側面２６ａ及び第２側面２６ｂの下側にある単結晶エピタキシャル膜１７（第１シリコン層１６ａ、第１シリコンゲルマニウム層１５ａ）及び多結晶エピタキシャル膜１８の一部１８ｂ（第２シリコン層１６ｂ、第２シリコンゲルマニウム層１５ｂ）の側面は、露出した露出面となっている。
【００３３】
また、第１支持体穴２１及び第２支持体穴２２の形成において、素子分離層１２の上部に溝を形成することにより、素子分離層１２の表面１２ａ（図３参照）を露出させることが可能となり、支持体２６の基部２６ｃ，２６ｄと素子分離層１２とを確実に接触及び固定させることができる。これにより、支持体２６が素子分離層１２から剥がれることを防ぐことができる。
【００３４】
図６に示す工程では、支持体２６の下側にある第１シリコンゲルマニウム層１５ａ及び多結晶エピタキシャル膜１８の一部１８ｂ（共に図５参照）を、例えばウエットエッチングによって選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７及び多結晶エピタキシャル膜１８の一部１８ｂに、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７及び多結晶エピタキシャル膜１８が露出している部分（支持体２６の第１側面２６ａ及び第２側面２６ｂの下側の露出面）からエッチングされる。第１シリコン層１６ａは、第１シリコンゲルマニウム層１５ａよりエッチングの選択比が小さいことから、第１シリコン層１６ａを残して第１シリコンゲルマニウム層１５ａを選択的にエッチングして除去することが可能である。
【００３５】
加えて、支持体２６の下側にある多結晶エピタキシャル膜１８の一部１８ｂ（第２シリコン層１６ｂの一部、第２シリコンゲルマニウム層１５ｂの一部）が多結晶化されていることから、単結晶の第１シリコン層１６ａに比べてエッチングレートが高く一緒に除去される。以上により、シリコン基板１１と第１シリコン層１６ａとの間（第１シリコン層１６ａの下側）に中空の第１空洞部２９が形成されるとともに、支持体２６と第１シリコン層１６ａの側面との間（第１シリコン層１６ａの側方）に第２空洞部３０が形成される。なお、第１シリコン層１６ａは、支持体２６の下面２６ｇと密着していることにより支持されている。
【００３６】
図７に示す工程では、第１空洞部２９（図６参照）に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。
【００３７】
また、熱酸化を施すことにより支持体２６に熱が加わり、これにより、例えば支持体２６が伸縮して支持体２６に支持されている第１シリコン層１６ａに応力が加わる。しかしながら、第１シリコン層１６ａの側方と支持体２６との間に第２空洞部３０（図６参照）が形成されていることから、第１シリコン層１６ａにかかった応力（側面方向や平面方向など）を第２空洞部３０（緩衝領域）の中で緩和させることができる。また、熱酸化法によって、例えば第１空洞部２９に加えて第２空洞部３０に埋め込み絶縁層３１が形成される。
【００３８】
図８に示す工程では、半導体基板４１を完成させる。まず、ＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、素子分離層１２上の図示しない多結晶エピタキシャル膜１８をストッパー層として、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）研磨によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２及び支持体２６の一部が取り除かれる。そのあと更に、第１シリコン層１６ａの上面１６ｃまで、不用な支持体２６の一部、絶縁膜３２の一部、及び多結晶エピタキシャル膜１８を除去する。これにより、第１シリコン層１６ａの上面１６ｃが露出するとともに、シリコン基板１１上に第１シリコン層１６ａが埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００３９】
以上のように、この半導体基板４１の製造方法によれば、第１支持体穴２１及び第２支持体穴２２を素子分離層１２上に形成するので、支持体２６の基部２６ｃ，２６ｄと単結晶の第１シリコン層１６ａとの間に、多結晶エピタキシャル膜１８の一部１８ｂがある構造にすることができる。よって、第１シリコンゲルマニウム層１５ａをエッチングで除去するときに、多結晶エピタキシャル膜１８の一部１８ｂを一緒に除去することができる。これにより、第１空洞部２９に埋め込み絶縁層３１を埋め込むときに支持体２６に熱が加わり伸縮したとしても、第２空洞部３０によって第１シリコン層１６ａにかかる応力を緩和（開放）させることができる。
【００４０】
図９は、半導体装置の製造方法及び半導体装置の構造を示す模式図である。（ａ）は模式平面図であり、（ｂ）は同図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図９を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図８において説明した半導体基板の製造方法に引き続いて行われる。
【００４１】
図９に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、第１シリコン層１６ａの表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法によりゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００４２】
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、リン（Ｐ）、ボロン（Ｂ）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂを第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００４３】
そして、ゲート電極５３およびサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。
【００４４】
以上のように、第１シリコン層１６ａに応力がかかることが抑えられ、トランジスタの特性がばらつくことを抑えることができる、半導体装置の製造方法及び半導体装置を提供できる。
【００４５】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
【００４６】
（１）本実施形態によれば、第１支持体穴２１及び第２支持体穴２２を素子分離層１２上の領域に形成することにより、支持体２６の基部２６ｃ，２６ｄと第１シリコン層１６ａとの間に、多結晶エピタキシャル膜１８の一部１８ｂを介在させることが可能となる。よって、エッチングにより第１シリコンゲルマニウム層１５ａを除去する際に、多結晶エピタキシャル膜１８の一部１８ｂを一緒に除去することができ、第１シリコン層１６ａの側方に第２空洞部３０を形成することができる。これにより、第１シリコンゲルマニウム層１５ａに代えて埋め込み絶縁層３１を埋め込む際に、支持体２６に熱が加わり支持体２６が伸縮することで第１シリコン層１６ａに応力が加わったとしても、第２空洞部３０によって第１シリコン層１６ａにかかる応力を開放させることができる。その結果、第１シリコン層１６ａにかかる応力が緩和され、トランジスタの特性（特に移動度）にばらつきが生じることを抑えることができる。
【００４７】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４８】
（変形例１）上記したように、第１シリコンゲルマニウム層１５ａに代えて埋め込み絶縁層３１を埋め込むとともに、第１シリコン層１６ａの側方に同様の絶縁層３１を埋め込むことに代えて、第１シリコン層１６ａの側方に空隙を残すようにしてもよい。これにより、埋め込み絶縁層３１を形成したあと、引き続く工程で支持体２６に熱が加えられ支持体２６が伸縮したとしても、空隙によって第１シリコン層１６ａにかかった応力を緩和させることができる。
【００４９】
（変形例２）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００５０】
（変形例３）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図９】半導体装置の製造方法及び半導体装置の構造を示す模式図であり、（ａ）は模式平面図、（ｂ）は模式断面図。
【図１０】従来の半導体基板の製造方法を示す模式断面図。
【符号の説明】
【００５２】
１１…半導体基材としてのシリコン基板、１２…素子分離層、１２ａ…表面、１３…素子領域としてのＳＯＩ素子形成領域、１５…シリコンゲルマニウム層、１５ａ…第１半導体層としての第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２半導体層としての第１シリコン層、１６ｂ…第２シリコン層、１７…単結晶エピタキシャル膜、１８…多結晶エピタキシャル膜、１８ａ…端面、１８ｂ…一部、２１…第１支持体穴、２２…第２支持体穴、２５…素子形成領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２６ｃ…基部、２６ｄ…基部、２６ｇ…下面、２７…支持体形成層、２８…支持体形成領域、２９…第１空洞部、３０…第２空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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