(57)【特許請求の範囲】
【請求項１】
変調回路と、復調回路と、論理回路と、不揮発性メモリ回路と、アンテナ回路と、を有し、
前記アンテナ回路は、前記変調回路および前記復調回路に電気的に接続され、
前記復調回路は、前記論理回路に電気的に接続され、
前記論理回路は、前記不揮発性メモリ回路に電気的に接続され、
前記不揮発性メモリ回路は、前記論理回路から出力される信号を記憶し、
前記論理回路は、スイッチと、揮発性メモリ回路とを有し、
前記不揮発性メモリ回路の書き込み記憶ビットの初期値が前記揮発性メモリ回路に入力されると、前記揮発性メモリ回路は、前記初期値を記憶するとともに前記スイッチをオンする信号を出力し、
前記復調回路から入力された信号により、前記スイッチを介して前記不揮発性メモリ回路にデータの書き込みが行われ、前記不揮発性メモリ回路への書き込みが終了して前記書き込み記憶ビットが前記初期値とは異なる値に書き換えられ、前記書き込み記憶ビットの書き換え後の値が前記揮発性メモリ回路に入力されると、前記揮発性メモリ回路は、前記書き換え後の値を記憶するとともに前記スイッチをオフする信号を出力することを特徴とする半導体装置。
【請求項２】
変調回路と、復調回路と、論理回路と、不揮発性メモリ回路と、アンテナ回路と、を有し、
前記アンテナ回路は、前記変調回路および前記復調回路に電気的に接続され、
前記復調回路は、前記論理回路に電気的に接続され、
前記論理回路は、前記不揮発性メモリ回路に電気的に接続され、
前記不揮発性メモリ回路は、前記論理回路から出力される信号を記憶し、
前記論理回路は、スイッチと、ＥＥＰＲＯＭ回路とを有し、
前記ＥＥＰＲＯＭ回路の書き込み記憶ビットが初期値では、前記ＥＥＰＲＯＭ回路は、前記スイッチをオンする信号を出力し、
前記復調回路から入力された信号により、前記スイッチを介して前記不揮発性メモリ回路にデータの書き込みが行われ、前記不揮発性メモリ回路への書き込みが終了して前記書き込み記憶ビットが前記初期値とは異なる値に書き換えられると、前記ＥＥＰＲＯＭ回路は、前記スイッチをオフする信号を出力することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記不揮発性メモリ回路を構成する素子はフローティングゲートを有し、前記フローティングゲートに電荷を注入することにより書き込みが行われることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記不揮発性メモリ回路を構成する素子はゲート絶縁膜を有し、前記ゲート絶縁膜に電荷を注入することにより書き込みが行われることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記アンテナ回路から出力される信号を整流する整流回路と、前記整流回路で整流された電圧を安定化する安定化回路と、前記安定化回路で安定化された電圧を昇圧する昇圧電源回路と、を有し、
前記昇圧電源回路で昇圧された電圧を用いて前記不揮発性メモリ回路に書き込みが行われることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
外部高圧電源から出力される電圧を用いて前記不揮発性メモリ回路に書き込みが行われることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記変調回路、前記復調回路、前記論理回路および前記不揮発性メモリ回路のうち、少なくとも一つは薄膜トランジスタで構成されることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記アンテナ回路、前記変調回路、前記復調回路、前記論理回路および前記不揮発性メモリ回路は、同一の絶縁基板上に設けられていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項７のいずれか一項において、
前記変調回路、前記復調回路、前記論理回路および前記不揮発性メモリ回路は、第１の絶縁基板上に一体形成され、
前記アンテナ回路は、第２の絶縁基板上に設けられていることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第２の絶縁基板は、前記第１の絶縁基板上に設けられていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記アンテナ回路に入力される信号は無線信号であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項に記載された半導体装置を有するＩＣカード、ＩＣタグ、ＲＦＩＤ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ、衣類。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるＩＣチップ（以下「ＩＤチップ」ともいう。）として用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたＩＤチップとして用いる半導体装置に関する。
【背景技術】
【０００２】
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどではバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。
【０００３】
このような要望から、近年ＩＣを用いたＩＤチップが開発されている。ＩＤチップとはＩＣチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなＩＤチップの実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。
【０００４】
ＩＤチップを用いた個体認証システムの概要について図４を用いて説明する。図４はバッグの個体情報を非接触で得ることを目的とした固体認証システムの概要を示す図である。特定の固体情報を記憶したＩＤチップ４０１はバッグ４０４に貼り付けられている、もしくは埋め込まれている。このＩＤチップに対して質問器（リードライタともいう）４０３のアンテナユニット４０２より電磁波が発信される。その電磁波を受けるとＩＤチップ４０１はそのＩＤチップ４０１が持っている個体情報をアンテナユニット４０２に対して送り返す。アンテナユニット４０２は送り返された個体情報を質問器４０３に送り、質問器４０３は個体情報の判別を行う。このようにして、バッグ４０４の情報を質問器４０３は得ることが可能になる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。
【０００５】
このようなＩＤチップの技術としては例えば図２に示すようなものがある。ＩＤチップに用いる半導体装置２００はアンテナ回路２０１、整流回路２０２、安定電源回路２０３、アンプ２０８、復調回路２１３、論理回路２０９、メモリコントロール回路２１２、メモリ回路２１１、論理回路２０７、アンプ２０６、変調回路２０５によって構成される。また、アンテナ回路２０１はアンテナコイル３０１、同調容量３０２によって構成される（図３（Ａ））。また、整流回路２０２はダイオード３０３、３０４、平滑容量３０５によって構成される（図３（Ｂ））。
【０００６】
このようなＩＤチップの動作を以下に説明する。アンテナ回路２０１で受信した交流信号はダイオード３０３、３０４によって半波整流され、平滑容量３０５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源２０３で安定化され、安定化された後の電圧を復調回路２１３、アンプ２０６、論理回路２０７、アンプ２０８、論理回路２０９、メモリ回路２１１、メモリコントロール回路２１２に供給する。一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号として、論理回路２０９に入力される。また、アンテナ３０１から入力された信号は復調回路２１３で復調され、データとして論理回路２０９に入力される。
【０００７】
論理回路２０９において、入力されたデータはデコードされる。質問器がデータを変形ミラー符号、ＮＲＺ−Ｌ符号などでエンコードして送信するため、それを論理回路２０９はデコードする。デコードされたデータは、メモリコントロール回路２１２に送られ、それに従いメモリ回路２１１に記憶された記憶データが読み出される。メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、マスクＲＯＭなどが使用される。記憶される内容は、例えば１６バイトのデータ（図１２（Ａ）参照）であり、ＩＤチップの系列を示すファミリーコード４バイト、アプリケーションコード４バイト、使用者が設定するユーザーコード４バイトが２種類となっている。
【０００８】
送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。また、送受信の際の変調・復調方式も規格化されている。このようなＩＤチップの例として例えば特許文献１などがある。
【特許文献１】特開２００１−２５０３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上に述べた、従来のＩＤチップ用半導体装置は、以下のような課題があった。メモリ回路にマスクＲＯＭを用いた場合、チップ製造時以外では書き込みを行うことができない。従って、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップが求められている。
またメモリ回路にＥＥＰＲＯＭを用いた場合、ユーザーが自由に内容を書き換えられる反面、本来のユーザー以外の人が、認証用として書き換えられるべきでない情報を書き換えることが可能になり、偽造を行うことも可能である。従って、そのような偽造を防止するため１回のみの書き込みが可能なＩＤチップが求められている。
【００１０】
そこで本発明は、ＩＤチップに用いる半導体装置において、一回のみ書き換え可能なＩＤチップとして用いる半導体装置を提供することを課題とする。また、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップとして用いる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には前記論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路は電荷注入により保持を行う不揮発性メモリ回路であり、メモリ回路に１回のみの書き込みが可能である制御回路を有することを特徴とする。
【００１２】
また、本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路は電荷注入により保持を行う不揮発性メモリ回路であり、論理回路はメモリ回路に記憶されたデータによってメモリ回路の書き込みの可否を制御することを特徴とする。
【００１３】
また、その半導体装置において、不揮発性メモリ回路を構成する素子はフローティングゲートに電荷を注入することにより記憶動作を行うことを特徴とする。
【００１４】
また、その半導体装置において、不揮発性メモリ回路を構成する素子はゲート絶縁膜に電荷を注入することにより記憶動作を行うことを特徴とする。
【００１５】
また、その半導体装置において、不揮発性メモリ回路が記憶動作を行う場合の電源は前記アンテナ回路から出力される信号を整流および昇圧することにより得るものであることを特徴とする。
【００１６】
また、その半導体装置において、不揮発性メモリ回路が記憶動作を行う場合の電源は外部高圧電源より得るものであることを特徴とする。
【００１７】
また、その半導体装置において、変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とのうち、少なくとも一つは薄膜トランジスタ（以下「ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）」ともいう。）で構成されていることを特徴とする。
【００１８】
また、その半導体装置において、アンテナ回路および変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成されている、もしくは、変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成され、アンテナ回路は別の絶縁基板上に形成されていることを特徴とする。
【００１９】
また、その半導体装置において、絶縁基板はガラス、プラスチック、フィルム状の絶縁体から選ばれた一つであることを特徴とする。
【００２０】
また、その半導体装置において、アンテナ回路は前記変調回路と、復調回路と、論理回路と、メモリ回路とのうち、少なくとも一つの上方で形成されていることを特徴とする。
【００２１】
また、その半導体装置において、アンテナ回路に入る信号は無線信号であることを特徴とする。
【００２２】
本発明において、ＩＤチップとは個体認識に用いる半導体チップのことであり、ＩＣタグ、無線タグ、ＲＦＩＤ、ＩＣカード、トランスポンダなどに使用されるものとする。
【発明の効果】
【００２３】
以上に述べたように、本発明を用いることによって、ＩＤチップの中のメモリ回路に情報を１回のみ書き込むことが可能になる。このようにして、ＩＤチップのデータ偽造を防止することができ、セキュリティを確保したＩＤチップとして用いる半導体装置を構成することができる。また、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップとして用いる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
本発明の半導体装置について説明する。
図１において、ＩＤチップに用いる半導体装置１００はアンテナ回路１０１、整流回路１０２、安定電源回路１０３、昇圧電源回路１０４、変調回路１０５、アンプ１０６、論理回路１０７、アンプ１０８、論理回路１０９、レベルシフト回路１１０、不揮発性メモリ回路１１１、不揮発性メモリコントロール回路１１２、復調回路１１３によって構成されている。また、アンテナ回路１０１は従来例、図３（Ａ）に示したものと同様である。整流回路１０２は従来例、図３（Ｂ）に示したものと同様である。本実施形態において、アンテナ回路は半導体装置１００上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。
【００２６】
このようなＩＤチップの動作を以下に説明する。
アンテナ回路１０１で受信した交流信号は整流回路１０２によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定電源回路１０３で安定化され、安定化された後の電圧を昇圧電源回路１０４、アンプ１０６、論理回路１０７、アンプ１０８、論理回路１０９に供給する。
【００２７】
不揮発性メモリ回路１１１に書き込みを行う場合は、昇圧電源回路１０４によって、安定電源回路１０３の出力電圧を昇圧し、昇圧された電圧を用いて不揮発性メモリ回路１１１に書き込みを行う。昇圧電源回路１０４はチャージポンプ回路などが用いられるがチャージポンプ回路には限定されない。昇圧電源回路１０４を駆動するためのクロック信号はアンテナ回路１０１から入力された交流信号を用いて生成しても良いし、半導体装置１００の中に発振回路を設けて発生させても良い。
【００２８】
アンテナ回路１０１から入力された信号は論理回路１０９で論理演算された後、レベルシフト回路１１０に入力される。レベルシフト回路１１０は昇圧電源回路１０４によって昇圧された電圧で動作し、論理回路１０９の信号振幅を増幅する役割を有する。また、論理回路１０９は不揮発性メモリコントロール回路１１２に対して、書き込みの有無、アドレスなどを指定する。不揮発性メモリ回路１１１は不揮発性メモリコントロール回路１１２、レベルシフト回路１１０の指示によって、データ書き込みを行う。
【００２９】
不揮発性メモリ回路１１１に記憶されたデータを質問器が呼び出す場合は以下のように動作する。アンテナ回路１０１で受信した交流信号は整流回路１０２によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定電源回路１０３で安定化され、安定化された後の電圧を昇圧電源回路１０４、アンプ１０６、論理回路１０７、アンプ１０８、論理回路１０９に供給する。一方、アンテナ回路で受信された交流信号はアンプ１０８を通して論理回路１０９に入力され、論理演算が行われる。そして、論理回路１０９の信号を用いて、不揮発性メモリコントロール回路１１２を制御し、不揮発性メモリ回路１１１に記憶されているデータを呼び出す。次に不揮発性メモリ回路１１１に記憶されたデータを論理回路１０７で加工し、その出力で変調回路１０５を動作させる。データの加工はＩＳＯ１４４４３、ＩＳＯ１５６９３、ＩＳＯ１８０００などの規格に定められた方式に従い加工されるが、質問器との整合性が確保されれば、上記規格以外であっても構わない。
【００３０】
変調回路１０５が動作すると、アンテナ回路１０１のインピーダンスが変化する。これによって、アンテナ回路１０１で反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによって半導体装置１００の不揮発性メモリ回路１１１に記憶されたデータを知ることが可能になる。このような変調方式を負荷変調方式という。
【００３１】
以下、不揮発性メモリ回路の動作について、図５を用いて説明を行う。図５では不揮発性メモリ回路をＥＥＰＲＯＭ回路とした例である。図５のＥＥＰＲＯＭ回路は説明簡略化のため、４ビットのメモリ回路としているが、４ビットに限定されるものではない。図５に示すＥＥＰＲＯＭ回路は列デコーダー５０１、行デコーダー５０２、昇圧電源回路５０３、アンプ５０４、Ｐ型メモリトランジスタ５０５〜５０８、Ｐ型スイッチトランジスタ５０９〜５１２、ビット線５１７、５１８、電源線５１９、５２０、ワード線５１３〜５１６、出力配線５２５、メモリ負荷抵抗５２６、出力端子５２７、電源１、電源２によって構成されている。電源１はロウ電位を設定する電位であり、電源２はハイ電位を設定する電位である。但しトランジスタ５０５〜５１２をＮ型トランジスタとする場合においては、電源１はハイ電位を設定し、電源２はロウ電位を設定する。以下の説明ではトランジスタ５０５〜５１２はＰ型とし、電源１は０Ｖ、電源２は＋３Ｖとして進めるがこれに限定されるものではない。トランジスタ５０５〜５０８はフローティングゲートを有しており、フローティングゲートに電荷を注入することにより、記憶動作を行う。
以下、トランジスタ５０５、５０９によって構成されるメモリセル５００を代表として説明を行う。
【００３２】
まず、メモリセル５００にハイが出力されるような書き込みをする場合を考える。まず、行デコーダ５０２を動作させ、ワード線５１５をアクティブとする、それによってトランジスタ５０９、５１０はオンとなる。次に、列デコーダ５０１を動作させ、スイッチ５２１をオンさせる、それによってビット線５１７と出力配線５２５が接続される。このとき、スイッチ５２３はオフとし、スイッチ５２４はオンとする。スイッチ５２４がオンすると、出力配線５２５は昇圧電源回路５０３に接続され、高電圧が印加される。ここではその電圧を−１０Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。
【００３３】
次に、行デコーダ５０２を動作させ、ワード線５１３をアクティブにする。このときワード線５１３には＋２０Ｖの電圧を印加する。この電圧の値は素子の能力に合わせ適宜設定することができる。トランジスタ５０９がオンしているため、トランジスタ５０５のソース端子には＋３Ｖ、ゲート端子には＋２０Ｖ、ドレイン端子には−１０Ｖが印加される。ゲートに高電圧が印加されるため、電荷がフローティングゲートに注入され、トランジスタ５０５のしきい値は＋方向へ、変化する。
【００３４】
メモリセル５００にロウが出力されるような書き込みを行う場合には、行デコーダ５０２を動作させ、ワード線５１５をアクティブとする、それによってトランジスタ５０９、５１０はオンとなる。次に、列デコーダ５０１を動作させ、スイッチ５２１をオンさせる、それによってビット線５１７と出力配線５２５が接続される。このとき、スイッチ５２３はオフとし、スイッチ５２４はオンとする。スイッチ５２４がオンすると、出力配線５２５は昇圧電源回路５０３に接続され、高電圧が印加される。ここではその電圧を−１０Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。次に、行デコーダ５０２を動作させ、ワード線５１３をアクティブにする。このときワード線５１３には＋３Ｖの電圧を印加する。トランジスタ５０９がオンしているため、トランジスタ５０５のソース端子には＋３Ｖ、ゲート端子には＋３Ｖ、ドレイン端子には−１０Ｖが印加される。ゲートに高電圧がかからないため、電荷はフローティングゲートに注入されず、状態は初期のままである。
【００３５】
読み出しを行う場合について説明を行う。メモリセル５００のデータを読み出す場合は、行デコーダ５０２を動作させ、ワード線５１５をアクティブとする、それによってトランジスタ５０９、５１０はオンとなる。次に、列デコーダ５０１を動作させ、スイッチ５２１をオンさせる、それによってビット線５１７と出力配線５２５が接続される。さらにスイッチ５２３をオンさせ、出力配線５２５とメモリ負荷抵抗５２６、アンプ５０４を接続する。このとき、スイッチ５２４はオフとする。
【００３６】
行デコーダ５０２を動作させ、ワード線５１３をアクティブにする。このときワード線５１３の電位は＋３Ｖとする。トランジスタ５０９がオンしていると、トランジスタ５０５のソース電位は＋３Ｖ、ゲート電位は＋３Ｖ、ドレイン電位は＋３〜０Ｖとなる。
【００３７】
トランジスタ５０５のフローティングゲートに電荷が注入されている場合は、トランジスタ５０５はＶＧＳ＝０であってもオンしているので、トランジスタ５０５にはメモリ負荷抵抗５２６を通して電流が流れ、よってメモリセル５００の出力はハイになる。
【００３８】
トランジスタ５０５のフローティングゲートに電荷が注入されていない場合は、トランジスタ５０５はＶＧＳ＝０であればオフしているので、トランジスタ５０５にはメモリ負荷抵抗５２６を通して電流が流れない、よってメモリセル５００の出力はロウになる。
【００３９】
次に１回のみの書き込みを行う実施形態について説明を行う。本実施の形態では図１２（Ｂ）に示すように、本来メモリ回路が必要とするメモリエリア（図１２（Ｂ）では１６バイト）のあとに、書き込み状態を示すビットを追加している。この部分に書き込みがされたかどうかを示すデータを記憶する。
【００４０】
次にその動作について図１３を用いて説明する。図１３は論理回路１０９の内部ブロックを示す。論理回路１０９はデコード回路１３０１、ディレイ回路１３０２、スイッチ１３０３、揮発性メモリ回路１３０４より構成されている。初期時においては、図１２（Ｂ）に示した書き込み記憶ビットには、書き込みがされていない状態を示している。これをここではロウが記憶されているとする。（説明上、ロウ記憶とするがハイ記憶でもよい）。アンテナ回路１０１より信号が入力され、安定化電源が立ち上がると不揮発性メモリ回路１１１はこの値を論理回路１０９内部の揮発性メモリ回路１３０４に出力する。そして揮発性メモリ回路はこの値を記憶する。この揮発性メモリ回路１３０４はＤＲＡＭ、ＳＲＡＭ、レジスタなど記憶ができれば回路構成は問わない。
【００４１】
一方、復調回路１１３から入力された信号はデコード回路１３０１でデコードされ、ディレイ回路１３０２を経て、スイッチ１３０３に入力される。スイッチ１３０３は揮発性メモリ回路１３０４によって制御され、揮発性メモリ回路１３０４のデータが上記に示したようにロウであれば、スイッチ１３０３をオンするように動作する。スイッチ１３０３がオンしている場合、信号はレベルシフト回路１１０に出力され、レベルシフト回路１１０を介して、不揮発性メモリ回路１１１に書き込みが行われる。書き込みが終了すると、図１２（Ｂ）に示す書き込み記憶ビットにハイが記憶される（初期値がハイの場合にはロウを記憶）。ディレイ回路１３０２は安定化電源が立ち上がり、スイッチ１３０３の状態が確定する前に、データがスイッチ１３０３を通過して、レベルシフト回路に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止を行ってもよい。
【００４２】
図１２（Ｂ）に示す書き込み記憶ビットにハイが記憶されると、揮発性メモリ回路１３０４はスイッチ１３０３をオフにするように動作を行う。このようにして、１回目以降のデータはスイッチ１３０３を通過することができないため、メモリ回路への書き込みは１回に限定される。
【００４３】
次に図１３とは異なる１回書き込みの実施形態を図１４を用いて説明する。図１４は論理回路１０９の内部ブロックを示す。論理回路１０９はデコード回路１４０１、ディレイ回路１４０２、スイッチ１４０３、ＥＥＰＲＯＭ回路１４０４より構成されている。図１２（Ｂ）に示した書き込み記憶ビットはＥＥＰＲＯＭ１４０１に記憶され、初期状態では、書き込みがされていない状態を示している。これをここではロウが記憶されているとする。（説明上、ロウ記憶とするがハイ記憶でもよい）。アンテナ回路より信号が入力され、安定化電源が立ち上がるとデコード回路１４０１、ディレイ回路１４０２、スイッチ１４０３を介して、データはレベルシフト回路へ送られる。レベルシフト回路でレベルシフトされた後、書き込みを表すデータはＥＥＰＲＯＭ１４０４に送られ、記憶される。
【００４４】
一方、復調回路１１３から入力された信号はデコード回路１４０１でデコードされ、ディレイ回路１４０２を経て、スイッチ１４０３に入力される。スイッチ１４０３はＥＥＰＲＯＭ回路１４０４によって制御され、ＥＥＰＲＯＭ回路１４０４のデータが上記に示したようにロウであれば、スイッチ１４０３をオンするように動作する。スイッチ１４０３がオンしている場合、信号はレベルシフト回路１１０に出力され、レベルシフト回路１１０を介して、不揮発性メモリ回路１１１に書き込みがおこなわれる。書き込みが終了すると、図１２（Ｂ）に示す書き込み記憶ビット（ＥＥＰＲＯＭ回路１４０４）にハイが記憶される（初期値がハイの場合にはロウを記憶）。ディレイ回路１４０２は安定化電源が立ち上がり、スイッチ１４０３の状態が確定する前に、データがスイッチ１４０３を通過して、レベルシフト回路に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止をおこなってもよい。
【００４５】
図１２（Ｂ）に示す書き込み記憶ビットにハイが記憶されると、ＥＥＰＲＯＭ回路１４０４はスイッチ１４０３をオフにするように動作をおこなう。このようにして、１回目以降のデータはスイッチ１４０３を通過することができないため、メモリ回路への書き込みは１回に限定される。
【実施例１】
【００４６】
図６（Ａ）に示すのは薄膜トランジスタを用いたＥＥＰＲＯＭ素子の例である。この素子はトランジスタ６０１、６０２が直列に接続されており、絶縁基板６０３上に窒化膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化膜のいずれか、またはそれらを積層したものを下地膜６０４として用いている。この上にシリコン島状領域６０５を形成し、さらにその上に第１のゲート絶縁膜６０６、６０７を形成している。ゲート電極６０９はトランジスタ６０１のフローティングゲートであり、ゲート電極６０８はトランジスタ６０２の制御ゲート電極である。その上に第２のゲート絶縁膜６１０を形成し、トランジスタ６１１の制御ゲート電極を形成している。層間膜６１２を成膜し、ソースドレイン電極６１３、６１４を形成している。これらのＥＥＰＲＯＭ素子の製造方法は特開２００１−２９８１００に記載されている手法を用いればよい。
図６（Ｂ）に示すのは電荷注入を行った時と、行わない時のトランジスタ６０１の電流特性を示したもので、ＶＧＳ＝０のときに、電流が流れるか、流れないかで記憶の状態を判断できる。
【実施例２】
【００４７】
前記と異なる不揮発性メモリ回路の実施例を図７に示す。図７に示すのはＴＦＴをホットキャリア劣化させることでメモリ性を持たせるものであり、初期状態では通常のＴＦＴとして動作する。書き込みをされた後では、素子特性が劣化するため、ゲートにしきい値以上の電圧が印加されても、電流が流れにくくなることを利用している。
【００４８】
以下、ホットキャリア劣化を用いた不揮発性メモリ回路の動作について、図７を用いて説明を行う。図７の不揮発性メモリ回路は説明簡略化のため、４ビットのメモリ回路としているが、４ビットに限定されるものではない。図７に示す不揮発性メモリ回路は列デコーダー７０１、行デコーダー７０２、昇圧電源回路７０３、アンプ７０４、Ｎ型トランジスタ７０５〜７０８、ワード線７０９、７１０、ビット線７１１、７１２、電源線７１３、７１４、列スイッチ７１５、７１６、スイッチ７１７、７１８、出力配線７１９、負荷抵抗７２０、出力端子７２１、電源１、電源２によって構成されている。負荷抵抗７２０の代わりに定電流源を用いても良い。
【００４９】
電源１はハイ電位を設定するものであり、電源２はロウ電位を設定するものである。但しトランジスタ７０５〜７０８をＰ型トランジスタとする場合においては、電源１はロウ電位を設定し、電源２はハイ電位を設定する。以下の説明ではトランジスタ７０５〜７０８はＮ型とし、電源１は＋３Ｖ、電源２は０Ｖとするが適宜変えてもよい。また、トランジスタ７０５によって構成されるメモリセル７００を代表として説明を行う。
【００５０】
まず、メモリセル７００にハイが出力されるような書き込みをする場合を考える。まず、行デコーダ７０２を動作させ、ワード線７０９をアクティブとする、それによってトランジスタ７０５、７０６はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１５をオンさせる、それによってビット線７１１と出力配線７１９が接続される。このとき、スイッチ７１７はオフとし、スイッチ７１８はオンとする。スイッチ７１８がオンすると、出力配線７１９は昇圧電源回路７０３に接続され、高電圧が印加される。ここではその電圧を＋２０Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。
【００５１】
トランジスタ７０５のソース端子には０Ｖ、ゲート端子には＋３Ｖ、ドレイン端子には＋２０Ｖが印加される。ドレインに高電圧が印加されるため、電荷がトランジスタ７０５のゲート絶縁膜に注入され、トランジスタ７０５はホットキャリア劣化し、ドレイン電圧が低い場合は電流が流れにくくなる。
【００５２】
メモリセル７００にロウが出力されるような書き込みを行う場合には、行デコーダ７０２を動作させ、ワード線７０９をアクティブとする、それによってトランジスタ７０５、７０６はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１５をオンさせる、それによってビット線７１１と出力配線７１９が接続される。このとき、スイッチ７１７はオンとし、スイッチ７１８はオフとする。スイッチ７１７がオンすると、出力配線７１９は負荷抵抗７２０を介して電源１に接続され、電源電圧が印加される。ここではその電圧を＋３Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。トランジスタ７０５のソース端子には０Ｖ、ゲート端子には＋３Ｖ、ドレイン端子には０Ｖが印加される。ゲートおよびドレインに高電圧がかからないため、電荷はゲート絶縁膜に注入されず、状態は初期のままである。
【００５３】
読み出しを行う場合について説明を行う。メモリセル７００のデータを読み出す場合は、行デコーダ７０２を動作させ、ワード線７０９をアクティブとする、それによってトランジスタ７０５、７０６はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１５をオンさせる、それによってビット線７１１と出力配線７１９が接続される。さらにスイッチ７１７をオンさせ、出力配線７１９と負荷抵抗７２０、アンプ７０４を接続する。このとき、スイッチ７１８はオフとする。
【００５４】
行デコーダ７０２を動作させ、ワード線７０９をアクティブにする。このときワード線７０９の電位は＋３Ｖとする。トランジスタ７０５のソース電位は＋３Ｖ、ゲート電位は＋３Ｖ、ドレイン電位は０Ｖまたは＋３Ｖとなる。
【００５５】
トランジスタ７０５のゲート絶縁膜に電荷が注入されている場合は、トランジスタ７０５はＶＧＳ＝＋３Ｖであっても、電流が流れにくいので、トランジスタ７０５には負荷抵抗７２０を通して電流が流ない、よってメモリセル７００の出力はハイになる。
【００５６】
トランジスタ７０５のゲート絶縁膜に電荷が注入されていない場合は、トランジスタ７０５はＶＧＳ＝＋３Ｖであればオンし、電流は流れやすくなっているので、トランジスタ７０５には負荷抵抗７２０を通して電流が流れ、よってメモリセル７００の出力はロウになる。
【００５７】
図８（Ａ）にホットキャリア劣化をしたＴＦＴの断面図を示す。絶縁基板８０１上に下地膜８０２を成膜して、その上にＴＦＴを形成する。ＴＦＴはＮ型であることが望ましい。ＴＦＴのゲート電極８０７とソース電極８０４の間、およびドレイン電極８０５とソース電極８０４の間に電圧が印加され、特にドレイン電極８０５に高電圧が印加されるとホットエレクトロンが発生し、それがゲート絶縁膜８０６のドレイン端に注入される。ホットキャリアはマイナスの電荷であるため、チャネル領域８０３とゲート絶縁膜８０６の境界にプラスの電荷が引き寄せられる。チャネル領域８０３のドレイン端にプラスの電荷があるため、ドレイン電流が制限を受け、流れにくくなる。
図８（Ｂ）はホットキャリア劣化なしと、ホットキャリア劣化ありの場合のＴＦＴのドレイン電流を示している。図８（Ｂ）に示すように、ホットキャリア劣化がある場合には同じ電流を流した場合でも、ＶＤＳに差が生じるため、これを用いて、記憶動作を行うことができる。
【実施例３】
【００５８】
図９はアンテナからの入力信号を整流、安定化、昇圧して高電圧を発生させるのではなく、外部高圧電源９０３を用いることによって、フローティングゲートに電荷を注入する場合の例である。図９の例は図５に示したようなフローティングゲートに電荷を注入する方式のものであるが、図７に示したようなゲート絶縁膜に電荷を注入するような方式を用いても良い。このような外部高圧電源９０３を用いて書き込みを行うのは、チップの検査時にデータを書き込んでしまう場合適している。一般にＬＳＩのデスト装置には高電圧電源が準備されているので、その電源を用いて書き込みを行うことが可能である。チップの電気的検査が終了後、パッドに検査用プローブを介して外部高圧電源９０３を接続し、書き込みを行うことが可能である。以下その動作を説明する。
以下、不揮発性メモリ回路の動作について、図９を用いて説明を行う。外部高圧電源９０３以外の電圧の設定は実施形態で述べたものと同等である。以下、トランジスタ９０５、９０９によって構成されるメモリセル９００を代表として説明を行う。
【００５９】
まず、メモリセル９００にハイが出力されるような書き込みをする場合を考える。まず、行デコーダ９０２を動作させ、ワード線９１５をアクティブとする、それによってトランジスタ９０９、９１０はオンとなる。次に、列デコーダ９０１を動作させ、スイッチ９２１をオンさせる、それによってビット線９１７と出力配線９２５が接続される。このとき、スイッチ９２３はオフとし、スイッチ９２４はオンとする。スイッチ９２４がオンすると、出力配線９２５は外部高圧電源９０３に接続され、高電圧が印加される。ここではその電圧を−１０Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。
【００６０】
次に、行デコーダ９０２を動作させ、ワード線９１３をアクティブにする。このときワード線９１３には＋２０Ｖの電圧を印加する。この電圧の値は素子の能力に合わせ適宜設定することができる。トランジスタ９０９がオンしているため、トランジスタ９０５のソース端子には＋３Ｖ、ゲート端子には＋２０Ｖ、ドレイン端子には−１０Ｖが印加される。ゲートに高電圧が印加されるため、電荷がフローティングゲートに注入され、トランジスタ９０５のしきい値は＋方向へ、変化する。
【００６１】
メモリセル９００にロウが出力されるような書き込みを行う場合には、行デコーダ９０２を動作させ、ワード線９１５をアクティブとする、それによってトランジスタ９０９、９１０はオンとなる。次に、列デコーダ９０１を動作させ、スイッチ９２１をオンさせる、それによってビット線９１７と出力配線９２５が接続される。このとき、スイッチ９２３はオフとし、スイッチ９２４はオンとする。スイッチ９２４がオンすると、出力配線９２５は外部高圧電源９０３に接続され、高電圧が印加される。ここではその電圧を−１０Ｖとする。この値はメモリ素子の特性に合わせて適宜設定することが可能である。次に、行デコーダ９０２を動作させ、ワード線９１３をアクティブにする。このときワード線９１３には＋３Ｖの電圧を印加する。トランジスタ９０９がオンしているため、トランジスタ９０５のソース端子には＋３Ｖ、ゲート端子には＋３Ｖ、ドレイン端子には−１０Ｖが印加される。ゲートに高電圧がかからないため、電荷はフローティングゲートに注入されず、状態は初期のままである。
【００６２】
書き込みが終了した後は、外部高圧電源は使用しないため、半導体装置との接続を取り外す。
【００６３】
読み出しを行う場合について説明を行う。メモリセル９００のデータを読み出す場合は、行デコーダ９０２を動作させ、ワード線９１５をアクティブとする、それによってトランジスタ９０９、９１０はオンとなる。次に、列デコーダ９０１を動作させ、スイッチ９２１をオンさせる、それによってビット線９１７と出力配線９２５が接続される。さらにスイッチ９２３をオンさせ、出力配線９２５と抵抗９２６、アンプ９０４を接続する。このとき、スイッチ９２４はオフとする。
【００６４】
行デコーダ９０２を動作させ、ワード線９１３をアクティブにする。このときワード線９１３の電位は＋３Ｖとする。トランジスタ９０９がオンしていると、トランジスタ９０５のソース電位は＋３Ｖ、ゲート電位は＋３Ｖ、ドレイン電位は＋３〜０Ｖとなる。
【００６５】
トランジスタ９０５のフローティングゲートに電荷が注入されている場合は、トランジスタ９０５はＶＧＳ＝０であってもオンしているので、トランジスタ９０５には抵抗９２６を通して電流が流れ、よってメモリセル９００の出力はハイになる。
【００６６】
トランジスタ９０５のフローティングゲートに電荷が注入されていない場合は、トランジスタ９０５はＶＧＳ＝０であればオフしているので、トランジスタ９０５には抵抗９２６を通して電流が流れない、よってメモリセル９００の出力はロウになる。
【実施例４】
【００６７】
安定化電源回路の例について図２０を用いて説明する。安定化電源回路は基準電圧回路とバッファアンプで構成される。基準電圧回路は抵抗２２０１、ダイオード接続のトランジスタ２２０２、２２０３によって構成され、トランジスタのＶＧＳ２つ分の基準電圧を発生させる。バッファアンプはトランジスタ２２０５、２２０６で構成される差動回路、トランジスタ２２０７、２２０８によって構成されるカレントミラー回路、電流供給用抵抗２２０４、トランジスタ２２０９、抵抗２２１０によって構成されるソース接地アンプより構成される。
【００６８】
出力端子より流れる電流が大きいときはトランジスタ２２０９に流れる電流が少なくなり、また、出力端子より流れる電流が小さいときはトランジスタ２２０９に流れる電流が多くなり、抵抗２２１０に流れる電流はほぼ一定となるように動作する。また出力端子の電位は基準電圧回路とほぼ同じ値となる。ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。
【実施例５】
【００６９】
絶縁基板上に実施の形態で示したメモリ素子、およびデコーダーなどの論理回路部に用いるＴＦＴを同時に作製する方法について図１５を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するｎチャネル型の記憶素子、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
【００７０】
まず、ガラス等からなる基板３０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３００１及び３００２を形成する。例えば、下地膜３００１として酸化窒化シリコン膜を１０〜２００ｎｍ、下地膜３００２として酸化窒化水素化シリコン膜を５０〜２００ｎｍの厚さに順に積層形成する。
【００７１】
半導体層３００３〜３００５は、非晶質構造を有する半導体膜を公知のレーザ結晶化法や熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層３００３〜３００５の厚さは２５〜８０ｎｍの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７２】
ここで、記憶素子に用いるＴＦＴの半導体層３００３のソース領域またはドレイン領域の片側に電荷を引き抜くためのオーバーラップ領域を設ける為の処理を行ってもよい。
【００７３】
次いで、半導体層３００３〜３００５を覆うゲート絶縁膜３００６を形成する。ゲート絶縁膜３００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜８０ｎｍとしてシリコンを含む絶縁膜で形成する。特に、ＯＴＰタイプの不揮発性メモリではホットエレクトロン注入による書き込みと電荷保持が重要であるから、ゲート絶縁膜はトンネル電流の流れにくい４０〜８０ｎｍとすることが好ましい。
【００７４】
そして、ゲート絶縁膜３００６上に第１の導電層３００７〜３００９を形成し、後にフローティングゲート電極となる領域と通常のＴＦＴのゲート電極となる領域を含む領域を除いて、エッチングにより除去する。
【００７５】
次いで、第２のゲート絶縁膜３０１０を形成する。第２のゲート絶縁膜３０１０はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜８０ｎｍとしてシリコンを含む絶縁膜で形成する。第２のゲート絶縁膜３０１０は、記憶素子の存在する領域を除いて、エッチングにより除去する。
【００７６】
続いて第２の導電層３０１１〜３０１３を形成し、積層された第１の導電層３００７、第２のゲート絶縁膜３０１０、第２の導電層３０１１（記憶素子）あるいは、積層された第１の導電層３００８、第２の導電層３０１２と積層された第１の導電層３００９、第２の導電層３０１３（通常のＴＦＴ）を一括でエッチングを行い、記憶素子のフローティングゲート電極、コントロールゲート電極、および通常のＴＦＴのゲート電極を形成する。
【００７７】
本実施例では、第１の導電層３００７〜３００９をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の導電層３０１１〜３０１３をＷで１００〜３００ｎｍの厚さに形成したが、導電層の材料は特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。
【００７８】
続いて、記憶素子に用いるＴＦＴにｎ型を付与するドーピングを行い、第１の不純物領域３０１４、３０１５を形成する。次に論理回路部で用いるｐチャネル型ＴＦＴにｐ型を付与するドーピングを行い、第２の不純物領域３０１６、３０１７を形成する。続いて論理回路部で用いるｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与するドーピングを行い、第３の不純物領域３０１８、３０１９を形成する。その後、サイドウォール３０２０、３０２１を形成して、論理回路部で用いるｎチャネル型ＴＦＴにｎ型を付与するドーピングを行い第４の不純物領域３０２２、３０２３を形成する。これらのドーピング方法はイオンドープ法もしくはイオン注入法で行えば良い。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。
【００７９】
次に、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８０】
次いで、第１の層間絶縁膜３０２４を酸化窒化シリコン膜で形成する。第１の層間絶縁膜３０２４の膜厚は、ゲート絶縁膜と同程度の１０〜８０ｎｍとする。続いてアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０２５を形成する。また、第２の層間絶縁膜３０２５として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ2やプラズマＣＶＤ法で作製したＳｉＯ2（ＰＣＶＤ‐ＳｉＯ2）、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ；塗布珪素酸化膜）等が用いられる。２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
【００８１】
そして、メモリ部において島状半導体層のソース領域、ドレイン領域とコンタクトを取る電極３０２６、３０２７を形成する。また、論理回路部においても同様に、電極３０２８〜３０３０を形成する。
【００８２】
以上のようにして、フローティングゲートを有するｎチャネル型の記憶素子を有するメモリ部と、ＬＤＤ構造のｎチャネル型ＴＦＴおよびシングルドレイン構造のｐチャネル型ＴＦＴを有する論理回路部と、を同一の基板上に形成することができる（図１５参照）。
【実施例６】
【００８３】
本実施例では、メモリ部および論理回路部を形成し、フレキシブル基板へ転写するまでの作製方法について図１６、図１７を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するｎチャネル型の記憶素子、ｎチャネル型ＴＦＴ、およびｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
【００８４】
基板３０００上に剥離層４０００を形成する。剥離層４０００は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン（セミアモルファスシリコンを含む）等、シリコンを主成分とする層を用いることができる。剥離層４０００は、スパッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層４０００として用いる。続いて実施例２に示した作業工程に従い、図１５に示すようなメモリ部、論理回路部を形成する。
【００８５】
次に、第２の層間絶縁膜３０２５上に第３の層間絶縁膜４００１を形成し、パッド４００２〜４００５を形成する。パッド４００２〜４００５は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。
【００８６】
そしてパッド４００２〜４００５を覆うように、第３の層間絶縁膜４００１上に保護層４００６を形成する。保護層４００６は、後に剥離層４０００をエッチングにより除去する際に、パッド４００２〜４００５を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層４００６を形成することができる（図１６（Ａ））。
【００８７】
次に、剥離層４０００を分離するための溝４００７を形成する（図１６（Ｂ）参照）。溝４００７は、剥離層４０００が露出する程度であれば良い。溝４００７の形成は、エッチング、ダイシング、スクライビングなどを用いることができる。
【００８８】
次に、剥離層４０００をエッチングにより除去する（図１７（Ａ）参照）。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝４００７から導入する。本実施例では、例えばＣｌＦ3（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８×１０2Ｐａ（６Ｔｏｒｒ）、時間：３時間の条件で行う。また、ＣｌＦ3ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ3等のハロゲン化フッ素を用いることで、剥離層４０００が選択的にエッチングされ、基板３０００を剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。
【００８９】
次に、剥離されたメモリ部および論理回路部を、接着剤４００８を用いて支持体４００９に貼り合わせる（図１７（Ｂ）参照）。接着剤４００８は、支持体４００９と下地膜３００１とを貼り合わせることができる材料を用いる。接着剤４００８は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【００９０】
支持体４００９として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体４００９として、フレキシブル無機材料を用いていても良い。支持体４００９は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有するのが望ましい。
【００９１】
なおメモリ部および論理回路部の集積回路を基板３０００から剥離する方法は、本実施例で示したように珪素膜のエッチングを用いる方法に限定されず、他のさまざまな方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザ光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
【００９２】
また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのをより抑えることができる。本実施例は、上記の実施の形態や他の実施例と組み合わせて用いることが可能である。
【実施例７】
【００９３】
剥離プロセスを用いて、フレキシブルなＩＤタグを構成する場合の例について図２１を用いて説明する。ＩＤタグはフレキシブル保護層２３０１、２３０３、および剥離プロセスを用いて形成されたＩＤチップ２３０２より構成される。本実施例において、アンテナ２３０４はＩＤチップ２３０２上ではなく、フレキシブル保護層２３０３上に形成され、ＩＤチップ２３０２に電気的に接続されている。図２１（Ａ）ではフレキシブル保護層２３０３上にのみ形成されているが、フレキシブル保護層２３０１上にもアンテナを形成しても良い。アンテナは銀、銅、またはそれらでメッキされた金属であることが望ましい。ＩＤチップ２３０２とアンテナとの接続は異方性導電膜を用い、ＵＶ処理を行い接続を行うが、接続方法はこれに限定されない。
【００９４】
図２１（Ｂ）は図２１（Ａ）の断面を示したものである。ＩＤチップ２３０２の厚さは５μｍ以下であり、望ましくは０．１μｍ〜３μｍの厚さを有する。またフレキシブル保護層２３０１、２３０３の厚さは、フレキシブル保護層２３０１、２３０３を重ねたときの厚さをｄとしたとき、（ｄ／２）±３０μｍとなっていることが望ましく、とくに（ｄ／２）±１０μｍであれば最良である。フレキシブル保護層２３０１、２３０３の厚さは１０μｍ〜２００μｍであることが望ましい。ＩＤチップ２３０２の面積は５ｍｍ角以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角の面積を有する。
【００９５】
フレキシブル保護層２３０１、２３０３は有機樹脂材料で形成され折り曲げに対して強い構造をもっている。剥離プロセスを用いたＩＤチップ２３０２自体も単結晶半導体に比べて、折り曲げに対して強いため、フレキシブル保護層２３０１、２３０３と密着させることが可能である。このようなフレキシブル保護層２３０１、２３０３で囲われたＩＤチップをさらに他の個体物の表面または内部に配置しても良い。また、紙の中に埋め込んでも良い。
【実施例８】
【００９６】
ＩＤチップを曲面にはる場合、つまり、ＩＤチップが弧を描いている方向と垂直にＴＦＴを配置した例について図１９を用いて説明する。図１９のＩＤチップが含むＴＦＴは、電流が流れる方向、すなわち、ドレイン電極〜ゲート電極〜ソース電極の位置は直線状にあり、応力の影響が少なくなるような配置となっている。このような配置を行うことによって、ＴＦＴ特性の変動を抑えることができる。また、ＴＦＴを構成する結晶は電流の流れる方向にそろっており、これらをＣＷＬＣなどで形成することによって、Ｓ値を０．３５Ｖ／ｄｅｃ以下、（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度を１００ｃｍ２／Ｖｓ以上にすることができる。
このようなＴＦＴを用いて１９段リングオシレータを構成した場合において、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨ以上、好ましくは１００ＭＨｚ以上の特性を有する。電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下を有する。
【００９７】
また、応力に対して、ＴＦＴなどのアクティブ素子を破壊させないためには、ＴＦＴなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積が全体の面積に占める割合は、５％〜５０％であることが望ましい。
ＴＦＴなどのアクティブ素子の存在しない領域には下地絶縁材料、層間絶縁材料および配線材料が主として設けられている。ＴＦＴの活性領域以外の面積は全体の面積の６０％以上であることが望ましい。
アクティブ素子の活性領域の厚さは２０ｎｍ〜２００ｎｍ、代表的には４０〜１７０ｎｍ、好ましくは４５〜５５ｎｍ、１４５〜１５５ｎｍを有する。
【実施例９】
【００９８】
本実施例では本発明を用いた回路に外付けのアンテナを付けた例について図１０、図１１を用いて説明する。
【００９９】
図１０（Ａ）は回路の周りを一面のアンテナで覆ったものである。基板１０００状にアンテナ１００１を構成し、本発明を用いた回路１００２を接続する。図面では回路１００２の周りをアンテナ１００１で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路１００２を貼り付けるような構造を取っても良い。
【０１００】
図１０（Ｂ）は細いアンテナを回路の周りを回るように配置したものである。基板１００３状にアンテナ１００４を構成し、本発明を用いた回路１００５を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。
【０１０１】
図１０（Ｃ）は高周波数のアンテナである。基板１００６状にアンテナ１００７を構成し、本発明を用いた回路１００８を接続する。
【０１０２】
図１０（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９状にアンテナ１０１０を構成し、本発明を用いた回路１０１１を接続する。
【０１０３】
図１０（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２状にアンテナ１０１３を構成し、本発明を用いた回路１０１４を接続する。
【０１０４】
本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ  ｃｏｎｄｕｃｔｉｖｅ  ｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。
【０１０５】
アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにすると良いとされる。例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、約３０ｍｍ（１／４波長）とすれば良い。
【０１０６】
また、本発明の回路上に基板を取りつけ、さらにその上にアンテナを構成してもよい。図１１（Ａ）〜（Ｃ）にその一例として回路上に基板を取りつけ、らせん状のアンテナを配置したものの上面図および断面図を示す。
【０１０７】
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。この実施例は実施形態および上記の実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。
【実施例１０】
【０１０８】
本実施例では、図２２〜２４を参照して、ＴＦＴを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴを用いたＣＰＵとメモリ部分の断面構造を示すことによって、その作製方法について説明する。
【０１０９】
まず、基板６０上に、剥離層６１を形成する（図２２（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍ（５００Å）の膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成した。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。
【０１１０】
また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。
【０１１１】
次に、剥離層６１上に、保護膜５５（下地膜、下地絶縁膜と呼ぶこともある。）を形成する（図２２（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯＮ膜、膜厚５０ｎｍのＳｉＮＯ膜、膜厚１００ｎｍのＳｉＯＮ膜の３層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜（ＳｉＮ、Ｓｉ3Ｎ4等）を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【０１１２】
ここで、酸化珪素膜は、ＳｉＨ4トＯ2、ＴＥＯＳ（テトラエトキシシラン）とＯ2等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ4とＮＨ3の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ4／Ｎ2Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
【０１１３】
なお、剥離層６１及び島状半導体膜５７として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜５５としては、密着性確保の点から、ＳｉＯｘＮｙを用いてもよい。
【０１１４】
次に、保護膜５５上に、薄膜集積回路装置のＣＰＵやメモリを構成する薄膜トランジスタ（ＴＦＴ）を形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。
【０１１５】
ＴＦＴの作製方法として、まず、保護膜５５上に、島状半導体膜５７を形成する（図２２（Ｂ））。島状半導体膜５７は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。
【０１１６】
ここでは、７０ｎｍの膜厚のアモルファスシリコン膜を形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザ結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザ結晶化法、熱結晶化法、他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。
【０１１７】
また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい（この場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶又はＧｄＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓｅｃ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【０１１８】
また、パルス発振のレーザを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザを用いてもよい（この場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【０１１９】
なお、保護膜５５の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。
【０１２０】
上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０13／ｃｍ2オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜５７を形成した。
【０１２１】
なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ2Ｈ6）とフッ化ゲルマニウム（ＧｅＦ4）を原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ2Ｈ6／ＧｅＦ4＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。
【０１２２】
なお、ＴＦＴ内の特にチャネル領域には、１×１０19〜１×１０22ｃｍ-3、好ましくは１×１０19〜５×１０20ｃｍ-3の水素又はハロゲンが添加されているのがよい。ＳＡＳに関しては、１×１０19〜２×１０21ｃｍ-3とするのが望ましい。いずれにしても、ＩＣチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。
【０１２３】
次に、島状半導体膜５７上にゲート絶縁膜５８を形成する（図２２（Ｂ））。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。
【０１２４】
次に、ゲート電極５６を形成する（図２２（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト６２をマスクとしてエッチングを行うことにより、ゲート電極５６を形成した。勿論、ゲート電極５６の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
【０１２５】
また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（ハードマスクと呼ばれる。）をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト６２を用いずに、液滴吐出法を用いて選択的にゲート電極５６を形成しても良い。
【０１２６】
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
【０１２７】
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ4、Ｃｌ2、Ｏ2の混合ガスやＣｌ2ガスを用いたが、これに限定されるものではない。
【０１２８】
次に、ｐ型ＴＦＴ７０、７２となる部分をレジスト６３で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ６９、７１の島状半導体膜中に、ｎ型を付与する不純物元素６４（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程、図２２（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０13〜６×１０13／ｃｍ2、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５８を介してスルードープがなされ、一対の低濃度不純物領域６５が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジストで覆わずに、全面に行っても良い。
【０１２９】
次に、レジスト６３をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト６６を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ７０、７２の島状半導体膜中に、ｐ型を付与する不純物元素６７（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程、図２２（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０16〜３×１０16／ｃｍ2、加速電圧：２０〜４０ｋｅＶとしたがこれに限定されるものではない。この第２のドーピング工程によって、ゲート絶縁膜５８を介してスルードープがなされ、一対のｐ型の高濃度不純物領域６８が形成される。
【０１３０】
次に、レジスト６６をアッシング等により除去した後、基板表面に、絶縁膜７５を形成した（図２３（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法によって形成した。その後、エッチバック法により、絶縁膜７５、ゲート絶縁膜５８をエッチング除去し、サイドウォール（側壁）７６を自己整合的（セルフアライン）に形成した（図２３（Ｂ））。エッチングガスとしては、ＣＨＦ3とＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
【０１３１】
なお、絶縁膜７５形成時に基板の裏面にも絶縁膜が形成された場合には、基板全面を覆うレジストをマスクとして裏面の絶縁膜をエッチング除去する（裏面処理）。
【０１３２】
なお、サイドウォール７６の形成方法は上記に限定されるものではない。例えば、図２４に示した方法を用いることができる。図２４（Ａ）は、絶縁膜７５を二層又はそれ以上の積層構造とした例を示している。絶縁膜７５としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ、低温酸化膜）の２層構造とした。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ2膜を減圧ＣＶＤ法で形成した。その後、エッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール７６が形成される。
【０１３３】
また、図２４（Ｂ）は、エッチバック時に、ゲート絶縁膜５８を残すようにエッチングを行った例を示している。この場合の絶縁膜７５は、単層構造でも積層構造でも良い。
【０１３４】
上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール７６の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。
【０１３５】
次に、ｐ型ＴＦＴ領域を覆うレジスト７７を新たに形成し、ゲート電極５６及びサイドウォール７６をマスクとして、ｎ型を付与する不純物元素７８（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程、図２３（Ｃ））。第３のドーピング工程の条件は、ドーズ量：１×１０13〜５×１０15／ｃｍ2、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、一対のｎ型の高濃度不純物領域７９が形成される。
【０１３６】
なお、レジスト７７をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘ膜、ＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、ＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮの３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。
【０１３７】
次に、ＴＦＴ上に、層間膜５３を形成する（図２３（Ｄ））。層間膜５３としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜５３を形成しても良い。
【０１３８】
さらに、層間膜５３上に、保護膜５４を形成しても良い。保護膜５４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。
【０１３９】
なお、層間膜５３又は保護膜５４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜５３又は保護膜５４中にフィラーを混入させておいても良い。
【０１４０】
次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、ＴＦＴ同士を接続する配線５１及び外部アンテナと接続するための接続配線２１を形成する（図２３（Ｄ））。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ3とＨｅの混合ガスを用いたが、これに限定されるものではない。また、配線５１と接続配線２１は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、ＴＦＴと接続される配線５１は、Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮの５層構造とし、スパッタ法によって形成した後、パターニング形成した。
【０１４１】
なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
【０１４２】
なお、本実施例では、ＣＰＵ７３、メモリ７４等を構成するＴＦＴ領域とアンテナと接続する端子部８０のみを一体形成する場合について示したが、ＴＦＴ領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜５３又は保護膜５４上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｚｎ、Ｓｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ若しくはＴｉ、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、さらに好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。
【０１４３】
また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルから選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。
【０１４４】
以上の工程を経て、ＴＦＴからなる薄膜集積回路装置が完成する。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。これにより、ＩＤチップを曲げやすくし、ＩＤラベル等の完成品の取り扱いが容易となる。この場合、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、薄膜集積回路装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。
【０１４５】
また、図２３（Ｉ）に示すように、薄膜集積回路装置におけるＴＦＴの半導体層から下部の保護層までの距離（ｔunder）と、半導体層から上部の層間膜（保護層が形成されている場合には該保護層）までの距離（ｔover）が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。
【実施例１１】
【０１４６】
本発明の半導体装置は、ＩＣカード、ＩＣタグ、ＲＦＩＤ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類に用いることができる。本実施例では、ＩＣカード、ＩＤタグおよびＩＤチップなどの例について図１８を用いて説明する。
【０１４７】
図１８（Ａ）はＩＣカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ＩＣカード２０００の中に本発明を用いた回路部２００１を組み込んでいる。
【０１４８】
図１８（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ２０１０の中に本発明を用いた回路部２０１１を組み込んでいる。
【０１４９】
図１８（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＩＤチップ２０２２を商品２０２０に貼付した例である。本発明はＩＤチップ２０２２内の回路に適用される。このようにＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＩＤチップ２０２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０２１を用いているが、ＩＤチップ２０２２を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例２で挙げたフレキシブル基板を用いて作製すると好ましい。
【０１５０】
図１８（Ｄ）は商品製造時に識別用のＩＤチップを組み込んだ例である。図面では例としてディスプレイの筐体２０３０にＩＤチップ２０３１を組み込まれている。本発明はＩＤチップ２０３１内の回路に適用される。このような構造を取ることにより製造者の識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな電子機器、物品に対して適用することが可能である。
【０１５１】
図１８（Ｅ）は物品搬送用の荷札である。図面では荷札２０４０内にＩＤチップ２０４１が組み込まれている。本発明はＩＤチップ２０４１内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。
【０１５２】
図１８（Ｆ）は本２０５０にＩＤチップ２０５２が組み込まれたものである。本発明はＩＤチップ２０５２内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＩＤチップ２０５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０５１を用いているが、ＩＤチップ２０５２を接着剤を用いて直接貼付するような構造を取る、または本２０５０の表紙に埋め込む構造を取っていてもよい。
【０１５３】
図１８（Ｇ）は紙幣２０６０にＩＤチップ２０６１が組み込まれたものである。本発明はＩＤチップ２０６１内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ＩＤ２０６１チップが剥がれ落ちるのを防ぐために紙幣２０６０に埋め込むような構造を取るとより好ましい。本発明は紙幣に限らず、有価証券、パスポートなど紙を材質にしたものに適用可能である。
【０１５４】
図１８（Ｈ）は靴２０７０にＩＤチップ２０７２が組み込まれたものである。本発明はＲＦＩＤチップ２０７２内の回路に適用される。このような構造を取ることにより製造者の識別、商品の流通管理などを容易に行うことができる。図面ではＩＤチップ２０７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０７１を用いているが、ＩＤチップ２０７２を接着剤を用いて直接貼付するような構造を取る、または靴２０７０に埋め込む構造を取っていてもよい。本発明は靴に限らず、バッグ、衣類など身に付けるものに適用可能である。
【０１５５】
セキュリティ確保を目的として、多様な物品へＩＤチップを実装する場合を説明する。セキュリティ確保とは、盗難防止又は偽造防止の面から捉えることができる。
【０１５６】
盗難防止の例として、バッグにＩＤチップを実装する場合を説明する。図２５に示すように、バッグ２５０１にＩＤチップ２５０２を実装する。例えば、バッグ２５０１の底又は側面の一部等にＩＤチップ２５０２を実装することができる。ＩＤチップ２５０２は非常に薄型で小さいため、バッグ２５０１のデザイン性を低下させずに実装することができる。加えてＩＤチップ２５０２は透光性を有し、盗難者はＩＤ２５０２チップが実装されているかを判断しにくい。そのため、盗難者によってＩＤチップ２５０２が取り外される恐れがない。
【０１５７】
このようなＩＤチップ実装バッグが盗難された場合、例えばＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）を用いてバッグの現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。
【０１５８】
また盗難された物品以外にも忘れ物や落とし物を、ＧＰＳを用いて現在位置に関する情報を得ることができる。
【０１５９】
またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーにＩＤチップを実装することができる。
【０１６０】
次に偽造防止の例として、パスポートや免許証等にＩＤチップを実装する場合を説明する。
【０１６１】
図２６（Ａ）に、ＩＤチップを実装したパスポート２６０１を示す。図２６（Ａ）ではＩＤチップ２６０２がパスポート２６０１の表紙に実装されているが、その他のページに実装してもよく、ＩＤチップ２６０２は透光性を有するため表面に実装してもよい。またＩＤチップ２６０２を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。
【０１６２】
図２６（Ｂ）には、ＩＤチップを実装した免許証２６０３を示す。図２６（Ｂ）では、ＩＤチップ２６０４が免許証２６０３の内部に実装されている。またＩＤチップ２６０４は透光性を有するため、免許証２６０３の印刷面上に設けても構わない。例えば。ＩＤチップ２６０４は免許証２６０３の印字面上に実装し、フィルムで覆うことができる。またＩＤチップ２６０４を免許証２６０３の材料で挟み込むようにし、内部に実装することも可能である。
【０１６３】
以上のような物品にＩＤチップを実装することにより、偽造を防止することができる。また上述したバッグにＩＤチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいＩＤチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにＩＤチップは透光性を有するため、表面に実装しても構わない。
【０１６４】
またＩＤチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、ＩＤチップに保存することができるため、プライバシーを守ることができる。
【０１６５】
安全管理を行うため、食料品等の商品へＩＤＦチップを実装する場合を図２７を用いて説明する。
ＩＤチップ２７０３を実装したラベル２７０２と、当該ラベル２７０２が貼られた肉のパック２７０１を示す。ＩＤチップ２７０３はラベル２７０２の表面に実装していてもよいし、ラベル２７０２内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤチップを実装してもよい。
【０１６６】
ＩＤチップ２７０３には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、さらには商品を用いた調理例等の応用事項を記録することができる。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。またこのような応用事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
【０１６７】
また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にＩＤチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。
【０１６８】
またＩＤチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、ＩＤチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のＩＤチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。
【０１６９】
さらにＩＤチップの通信距離によっては、レジスタと商品との距離が遠くても、商品の精算を可能とすることができる。またＩＤチップは万引き防止にも役立つ。
【０１７０】
さらにＩＤチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、ＩＤチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはＩＤチップと異なり、情報の修正を簡便に行うことができるからである。
【０１７１】
このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【０１７２】
物流管理を行うため、ビール瓶等の商品へＩＤチップを実装する場合を説明する。図２８（Ａ）に示すように、ビール瓶にＩＤチップ２８０２を実装する。例えば、ラベル２８０１を用いてＩＤチップ２８０２を実装することができる。
【０１７３】
ＩＤチップには、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２８（Ｂ）に示すように、各ビール瓶２８０３がベルトコンベア２８０６により流れ、ライタ装置２８０５を通過するときに、ラベル２８０４に内蔵されたＩＤチップ２８０７に各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
【０１７４】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置２８０５又は当該ライタ装置２８０５を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０１７５】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０１７６】
このような複数の配達先が記録されうる飲料品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
【０１７７】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【０１７８】
製造管理を行うため、ＩＤチップを実装した製造品と、当該ＩＤチップの情報に基づき制御される製造装置（製造ロボット）について説明する。
【０１７９】
現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤＦチップを実装し、当該ＩＤチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。
ＩＤチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたＩＤチップの情報に基づき、個別に動作することができる。
【０１８０】
このようにＩＤチップはさまざまな場所で使用することができる。そしてＩＤチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。
【０１８１】
次に、本発明のＩＤチップを用いたＩＣカードを、電子マネーとして利用する形態について説明する。図２９に、ＩＣカード２９０１を用いて、決済を行っている様子を示す。ＩＣカード２９０１は、本発明のＩＤチップ２９０２を有している。ＩＣカード２９０１の利用の際には、レジスタ２９０３、リーダ／ライタ２９０４を用いる。ＩＤチップ２９０２には、ＩＣカード２９０１に入金されている金額の情報が保持されており、リーダ／ライタ２９０４は該金額の情報を非接触で読み取り、レジスタ２９０３に送信することができる。レジスタ２９０３では、ＩＣカード２９０１に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ／ライタ２９０４に決済後の残額の情報を送信する。リーダ／ライタ２９０４は該残額の情報を、ＩＣカード２９０１のＩＤチップ２９０２に書き込むことができる。
【０１８２】
なおリーダ／ライタ２９０４に、暗証番号などを入力することができるキー２９０５を付加し、第三者によってＩＣカード２９０１を用いた決済が無断で行なわれるのを制限できるようにしても良い。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０１８３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例１〜１０のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０１８４】
【図１】本発明の半導体装置の構成を示すブロック図。
【図２】従来の半導体装置の構成を示すブロック図。
【図３】従来の半導体装置の構成を示すブロック図。
【図４】ＲＦタグシステムの概要を示す図。
【図５】ＥＥＰＲＯＭの回路構成を示す図。
【図６】ＥＥＰＲＯＭの構成を示す図。
【図７】ホットキャリア劣化を用いた不揮発性メモリの回路構成を示す図。
【図８】ホットキャリア劣化素子の構成を示す図。
【図９】ＥＥＰＲＯＭの回路構成を示す図。
【図１０】本発明のアンテナの実施例を示す図。
【図１１】本発明のアンテナの実施例を示す図。
【図１２】メモリ回路に記憶されるデータの例を示す図。
【図１３】本発明の論理回路のブロック図。
【図１４】本発明の論理回路のブロック図。
【図１５】本発明の工程断面図。
【図１６】本発明の工程断面図。
【図１７】本発明の工程断面図。
【図１８】本発明の応用例を示す図。
【図１９】本発明におけるＴＦＴの配置を示す図。
【図２０】本発明の安定電源回路の例を示す図。
【図２１】本発明の半導体装置と保護層を組み合わせた図。
【図２２】本発明の工程断面図。
【図２３】本発明の工程断面図。
【図２４】本発明の工程断面図。
【図２５】本発明を用いたバッグを示す図。
【図２６】本発明を用いた証明書を示す図。
【図２７】本発明を用いた食料品管理を説明する図。
【図２８】本発明を用いた物流管理を説明する図。
【図２９】本発明を用いたＩＣカード決済を説明する図。
【符号の説明】
【０１８５】
１００
１０１  アンテナ回路
１０２  整流回路
１０３  安定電源回路
１０４  昇圧電源回路
１０５  変調回路
１０６  アンプ
１０７  論理回路
１０８  アンプ
１０９  論理回路
１１０  レベルシフト回路
１１１  不揮発性メモリ回路
１１２  不揮発性メモリコントロール回路
１１３  復調回路
【図１】
0004718850.tif 000002
【図２】
0004718850.tif 000003
【図３】
0004718850.tif 000004
【図４】
0004718850.tif 000005
【図５】
0004718850.tif 000006
【図６】
0004718850.tif 000007
【図７】
0004718850.tif 000008
【図８】
0004718850.tif 000009
【図９】
0004718850.tif 000010
【図１０】
0004718850.tif 000011
【図１１】
0004718850.tif 000012
【図１２】
0004718850.tif 000013
【図１３】
0004718850.tif 000014
【図１４】
0004718850.tif 000015
【図１５】
0004718850.tif 000016
【図１６】
0004718850.tif 000017
【図１７】
0004718850.tif 000018
【図１８】
0004718850.tif 000019
【図１９】
0004718850.tif 000020
【図２０】
0004718850.tif 000021
【図２１】
0004718850.tif 000022
【図２２】
0004718850.tif 000023
【図２３】
0004718850.tif 000024
【図２４】
0004718850.tif 000025
【図２５】
0004718850.tif 000026
【図２６】
0004718850.tif 000027
【図２７】
0004718850.tif 000028
【図２８】
0004718850.tif 000029
【図２９】
0004718850.tif 000030