(57)【特許請求の範囲】
【請求項１】
入力信号を信号処理部に供給して信号処理を行い、該信号処理した信号に応じて電源部から供給される電源電圧を増幅して出力信号として出力する信号増幅装置において、
上記入力信号の振幅に基づいて上記出力信号の低下を予測する出力低下予測手段と、
上記予測した出力信号の低下分に基づいて上記電源部の電源電圧を補正するための電源補正信号を生成する電源補正信号生成手段と、
上記電源補正信号を上記電源部の電源電圧のフィードフォワード制御に用いるフィードフォワード制御手段と、
上記電源部の上記電源補正信号による電圧変動補正処理と上記出力信号の出力とのタイミングを揃えるために、上記信号処理部で上記信号処理された信号及び上記電源補正信号をそれぞれ所定の遅延量で遅延する２つのディレイ回路と
を備えた信号増幅装置。
【請求項２】
上記入力信号が複数のチャンネルからなるとき、上記出力低下予測手段は上記電源部の電源電圧が供給されるすべてのチャンネルを加算した結果を上記入力信号とする請求項１に記載の信号増幅装置。
【請求項３】
上記出力低下予測手段は上記入力信号の発生する時間及び上記入力信号の振幅レベルに対応する上記出力信号の低下する時間及び上記出力信号の振幅レベルを予測する請求項１に記載の信号増幅装置。
【請求項４】
上記電源補正信号生成手段は上記入力信号の振幅の絶対値をとり、上記絶対値の符号を反転し、上記反転結果を上記低下分だけ増幅して上記電源補正信号を生成する請求項１に記載の信号増幅装置。
【請求項５】
上記出力低下予測手段は上記出力信号の低下をリアルタイムに予測して、上記電源補正信号生成手段は上記出力信号の低下分に比例して上記電源補正信号を生成する請求項１に記載の信号増幅装置。
【請求項６】
入力信号の信号処理を行うとともに、該信号処理した信号に応じて電源電圧を増幅して出力信号として出力する信号増幅方法において、
上記入力信号の振幅に基づいて上記出力信号の低下を予測する出力低下予測ステップと、
上記予測した出力信号の低下分に基づいて上記電源電圧を補正するための電源補正信号を生成する電源補正信号生成ステップと、
上記電源補正信号を上記電源電圧のフィードフォワード制御に用いるフィードフォワード制御ステップと
上記電源補正信号による電圧変動補正処理と上記出力信号の出力とのタイミングを揃えるために、上記信号処理された信号及び上記電源補正信号をそれぞれ所定の遅延量で遅延するステップと
を含む信号増幅方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、入力信号を信号処理し、電源電圧を信号処理後の信号に応じて増幅して出力信号を出力する信号増幅装置及び信号増幅方法に関する。
【背景技術】
【０００２】
図１４は、従来のデジタルアンプシステムのブロック図である。図１４において、アンプ信号処理ブロック１４１はアンプ入力１４５に対して所定の信号処理を施し、遅延器１４２は、出力タイミングを合わせるために、上記信号処理後の信号をシステム内の遅延量だけ遅延させ、電源ブロック１４４はフィードバック制御１４７により一定電源電圧を出力し、アンプパワーブロック１４３は遅延後の信号レベルに応じて電源電圧を増幅してアンプ出力１４６を出力する。
【０００３】
デジタルアンプシステムのアンプパワーブロック１４３は、電源ブロック１４４から供給される電源電圧をパワーMOS（metal oxide semiconductor）のスイッチング動作により切り取っている。この切り取られる電圧は安定している一定の電圧が望ましく、電圧変動がおきると、その変動がアンプ出力１４６などの音声出力に直接影響し歪を発生してしまう。一般的に電圧変動を抑える為には、電源ブロック１４４の出力を電源ブロック１４４自身にフィードバック１４７して出力電圧の変動を抑える処理が行われている。
【０００４】
図１２は電源変動による波形歪を示す図であり、図１２ＡはパワーMOS印加電圧（補正前）、図１２Ｂは理想的なパワーMOSスイッチングパルス、図１２Ｃは電源変動時のパワーMOSスイッチングパルスである。
ここで、遅延器１４２による遅延後の信号レベルが増大することによって、電源ブロック１４４から供給される電源電圧に低下変動が生じると、図１２Ａに示すパワーMOS印加電圧（補正前）は一定の電圧から電源電圧の変動分だけ低下する。すると、図１２Ｃに示す電源変動時のパワーMOSスイッチングパルスは、図１２Ｂに示す理想的なパワーMOSスイッチングパルスと比べて、電源の電圧変動分だけ低下することになる。
【０００５】
また、順次入力されるデジタル入力信号の振幅値に基づいてAC-DC変換部の直流出力値を決定するためのパルス変調信号を、パルス制御部によって決定するスイッチング電源であって、デジタル入力信号を遅延させた後、デジタル電力増幅部で電力増幅したオーディオ信号を出力することにより、デジタル入力信号の振幅の増加と同じタイミングで直流出力電圧を補正するオーディオ用スイッチング電源が提案されている（特許文献１参照）。
【０００６】
また、電力増幅器の電力増幅素子に供給する電源電圧を、入力信号に基づく信号レベルのエンベロープに応じて変化させる電力増幅器の電源供給回路も提案されている（特許文献２参照）。さらに、入力信号数応じて電力増幅回路へのバイアス電圧を変化させる多信号増幅器も既知であり（特許文献３参照）、また、入力と出力を検出して、アンプに供給される直流バイアスを動的に調節する動作点の動的な調節を伴う固体電力アンプも従来から提案されているものである（特許文献４参照）。
【特許文献１】特開平９−１４８８５１号公報
【特許文献２】特開昭５７−１１５０７号公報
【特許文献３】特開平３−２５０８０５号公報
【特許文献４】特開平４−２６２６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の電源装置では、フィードバック制御方式の電源ブロック１４４をデジタルアンプの電源に利用した場合に、アンプパワーブロック１４３による電圧変動に追従できず、結果として電源電圧変動による歪が発生していた。
【０００８】
また、特許文献１〜４に記載の技術は、いずれも信号レベルに応じた電源を供給するために信号レベルを一定区間で検出してパルス幅により電源のスイッチングを行っている。このため、これらの技術をもってしても、負荷の変動による電圧変動にリアルタイムで追従することができず、結果として電源電圧変動による歪が発生するという不都合があった。
【０００９】
そこで、本発明は、電源の電圧変動を予測してその電圧変動にリアルタイムで出力信号を追従させることにより、出力信号の歪を補正することができる信号増幅装置及び信号増幅方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記課題を解決し、本発明の目的を達成するため、本発明の信号増幅装置は、入力信号を信号処理部に供給して信号処理を行い、該信号処理した信号に応じて電源部から供給される電源電圧を増幅して出力信号として出力する信号増幅装置において、入力信号の振幅に基づいて上記出力信号の低下を予測する出力低下予測手段と、予測した出力信号の低下分に基づいて上記電源部の電源電圧を補正するための電源補正信号を生成する電源補正信号生成手段と、電源補正信号を電源部の電源電圧のフィードフォワード制御に用いるフィードフォワード制御手段と、を備えたことを特徴としている。
【００１１】
これにより、例えば、デジタルアンプの信号処理部において、全てのチャンネルの入力信号を加算し、その結果を電源部のフィードフォワード制御に用い電源電圧変動を抑制することにより、電源変動による音声出力の歪を抑える。なお、本発明は信号処理部の前段にアナログ／ディジタル変換器を持つ、アナログ入力方式のデジタルアンプにも適用できる。
【００１２】
電源電圧の変動は、全てのチャンネルの出力の合計に依存するため、電源部へのフィードフォワード信号は、全てのチャンネルの入力信号を加算信号から算出する。フィードフォワード信号はシングルエンド方式とBTL（Ｂ級トランジスタロジック）方式とで異なる。フィードフォワード信号の生成には、簡単なミックス処理と符号反転処理、ゲインを調整する乗算器で実現される。
【００１３】
また、電源部のフィードフォワード信号による電圧変動補正処理と、信号出力のタイミングを揃えるために、デジタルアンプの信号処理部出力と、電源部へのフィードフォワード出力の両者にディレイ回路を追加してもよい。
【発明の効果】
【００１４】
本発明によれば、電源の電圧変動を予測して、その電圧変動に対応するフィードフォワード信号を生成して電源部へのフィードフォワード制御を行うことにより、電源の電圧変動にリアルタイムで出力信号を追従させることができるので、電源電圧の変動による出力信号の歪を抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について、適宜、図面を参照しながら説明する。
図１は、本発明の実施の形態によるデジタルアンプシステムのブロック図である。
図１において、アンプ信号処理ブロック１はアンプ入力１１に対して所定の信号処理を施し、遅延器２は、出力タイミングを合わせるためにアンプ処理ブロック１で信号処理された後の信号をシステム内の遅延量だけ遅延させる。そして、電源ブロック５はフィードバック制御１４により一定電源電圧をアンプパワーブロック３に出力し、アンプパワーブロック３は遅延後の信号レベルに応じて電源電圧を増幅してアンプ出力１３を出力する。以上は、図１４に示した従来例と同じである。
【００１６】
ここで、デジタルアンプシステムのアンプパワーブロック３は、遅延器２で遅延された信号を積分して得られるパルスに基づいて、電源ブロック５から供給される電源電圧を、パワーMOSのスイッチング動作により切り取っている。このパワーMOSにより切り取られる電圧は安定している一定の電圧が望ましい。なぜなら、この電圧変動がおきると、その変動がアンプ出力１３などの音声出力に直接影響し歪を発生してしまうからである。
【００１７】
そこで、本発明の実施の形態においては、フィードフォワード信号生成部４が設けられている。このフィードフォワード信号生成部４は、アンプ信号処理ブロック１に入力される、全てのチャンネルのアンプ入力信号１１を加算し、このアンプ入力信号１１の振幅変化に基づいてアンプ出力信号１３の低下を予測する。すなわち、このアンプ出力信号１３の出力低下予測は、アンプ入力信号１１の発生する時間及び振幅レベルに対応するアンプ出力信号１３の低下する時間及びレベルを予測することによって行われる。
【００１８】
そして、フィードフォワード信号生成部４は、予測したアンプ出力信号１３の低下分を補正するための電源補正信号１２を生成し、これを電源ブロック５に供給する。この電源補正信号１２は、電源ブロック５の電源電圧を補正するために電源電圧フィードフォワード制御として用いられる。
【００１９】
このようにして、フィードフォワード信号生成部４は、電源補正信号１２を電源ブロック５のフィードフォワード制御に用いて電源電圧変動を抑制することにより、電源変動によるアンプ出力信号１３の歪を抑えることができる。
【００２０】
一般に、デジタルアンプは、複数チャンネルの信号を増幅して出力する場合に適用されることがほとんどであるため、以下に例えば左側Ｌチャンネル、右側Ｒチャンネル及びセンターＣチャンネルの３チャンネルの音声信号に適用する場合の具体的な例を説明する。
【００２１】
図２は、例えば３チャンネルの場合のデジタルアンプシステムのブロック図である。
図２において、アンプ信号処理ブロック２１−１、２１−２、２１−３は１チャンネル、２チャンネル及び３チャンネルのアンプ入力１１に対してそれぞれ所定の信号処理を施して、遅延器２２−１、２２−２、２２−３に信号処理された信号を供給する。遅延器２２−１、２２−２、２２−３は、出力タイミングを合わせるために、信号処理後の１チャンネル、２チャンネル及び３チャンネルの信号をシステム内の遅延量だけそれぞれ遅延させる。
【００２２】
また、電源ブロック２５は、フィードバック制御１４によりアンプパワーブロック２３−１、２３−２、２３−３に一定電源電圧を出力する。アンプパワーブロック２３−１、２３−２、２３−３は、電源ブロック２５からの出力信号を受け、遅延器２２−１、２２−２、２２−３からの遅延後の１チャンネル、２チャンネル及び３チャンネルの信号レベルに応じて各アンプパワーブロックに供給される電源電圧を増幅し、１チャンネル、２チャンネル及び３チャンネルのアンプ出力１３として出力する。
【００２３】
このようなデジタルアンプシステムにおいて、アンプパワーブロック２３−１、２３−２、２３−３は、電源ブロック２５から供給される電源電圧を、遅延器２２−１、２２−２、２２−３で遅延した後に１チャンネル、２チャンネル及び３チャンネルの信号を積分して得られるパルスに基づいて、パワーMOSスイッチング動作により切り取っている。図１のブロック図でも説明したように、アンプパワーブロック２３−１、２３−２、２３−３で切り取られる電源電圧は安定していることが望ましい。それは、仮に電源の電圧変動がおきると、その電圧変動がアンプ出力１３などの音声出力に直接影響し歪を発生するからである。
【００２４】
そこで、図２に示す３チャンネルのデジタルアンプシステムの実施形態においても、フィードフォワード信号生成部２４が設けられている。このフィードフォワード信号生成部２４は、アンプ信号処理ブロック２１−１、２１−２、２１−３に入力される、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルのアンプ入力信号１１を加算し、この１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルのアンプ入力信号１１の振幅変化に基づいてアンプ出力信号１３の低下を予測する。
【００２５】
このアンプ出力信号１３の出力低下予測は、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルのアンプ入力信号１１の発生する時間及び振幅レベルに対応する１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルのアンプ出力信号１３の低下する時間及びレベルを予測するものである。
【００２６】
そして、フィードフォワード信号生成部２４は、図１に示したフォワード信号生成部４と同様に、予測したアンプ出力信号１３の低下分を補正するための電源補正信号１２を生成し、これを電源ブロック２５に供給している。この電源補正信号１２は、電源ブロック２５の電源電圧を補正するために電源電圧フィードフォワード制御として用いられる。
【００２７】
このようにして、フィードフォワード信号生成部２４は、電源補正信号１２を電源ブロック２５のフィードフォワード制御に用いて電源電圧変動を抑制することにより、電源変動による１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルのアンプ出力信号１３の歪を抑えることができる。
【００２８】
図３は、電源ブロックがBTL（Ｂ級トランジスタロジック）方式の場合のフィードフォワード信号生成部のブロック図である。
図３において、電源の変動は、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルの出力の合計である全負荷信号３１に依存するため、電源ブロック２５へのフィードフォワード信号となる電源補正信号１２は、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルの入力信号を加算器３２で加算したものとなる。
【００２９】
この加算器３２による加算処理後の信号からアンプ出力１３の出力信号レベルの低下が予測される。このレベルの低下は、リアルタイムでアンプ入力１１の入力信号の振幅レベルとレベル変動が起こった時間を予測することにより検出される。フィードフォワード信号となる電源補正信号１２は、電源ブロック２５がシングルエンド方式とＢＴＬ方式とで異なる。
【００３０】
図５は、BTL方式のアンプパワーブロックの回路図である。
図５において、一方の、ｎMOS５２及びｐMOS５６のそれぞれをオンにするパルス（各チャンネルの信号を積分して得られるパルス）がそれぞれのゲートに入力されると、電源５１から供給される電源電圧による電流がｎMOS５２のソース・ドレイン間を流れて増幅され、ローパスフィルタ５４により波形成形された一方のアンプ出力信号となってスピーカ５８から音響出力される。このとき、ローパスフィルタ５７及びｐMOS５６を介して一方のアンプ出力信号はアースに流れる。
【００３１】
他方の、ｎMOS５５及びｐMOS５３のそれぞれをオンにするパルス（各チャンネルの信号を積分して得られるパルス）がそれぞれのゲートに入力されると、電源５１から供給される電源電圧による電流がｎMOS５５のソース・ドレイン間を流れて増幅され、ローパスフィルタ５７により波形成形された他方のアンプ出力信号となってスピーカ５８から音響出力される。このとき、ローパスフィルタ５４及びｐMOS５３を介して他方のアンプ出力信号はアースに流れる。
【００３２】
このように、BTL方式のアンプパワーブロックでは、一方のアンプ出力信号と他方のアンプ出力信号とがそれぞれ逆方向に流れるため、一方のアンプ出力信号と他方のアンプ出力信号のそれぞれの信号レベルの低下を予測するためには、絶対値回路３３を用いて加算器３２で算出した全負荷信号３１の絶対値を取る必要がある。
【００３３】
そして、絶対値回路３３による絶対値処理後の信号をインバータ３４で符号反転処理し、この符号反転処理した信号をアンプ３５により倍率ｋで増幅して電源補正信号１２を生成している。この倍率ｋは、予測したアンプ出力１３のレベル低下を補正する倍率となるように選定される。
【００３４】
以上説明したように、BTL方式の場合は、全チャンネルの音声信号を加算し、振幅がプラス側の信号のみを符号反転させた信号に電源電圧変動が等しくなるため、この信号を電源へフィードフォワードして、電源の変動を予測して補正を行うようにしている。フィードフォワード信号となる電源補正信号１２の生成は、簡単なミックス処理と符号反転処理、ゲインを調整する乗算器で実現することができる。
【００３５】
図４は、電源ブロックがシングルエンド方式の場合のフィードフォワード信号生成部のブロック図である。
図４において、電源の変動は、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルの出力の合計である全負荷信号４１に依存するため、電源ブロック２５へのフィードフォワード信号となる電源補正信号１２は、１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルの入力信号を加算器４２で算出する。加算器４２以降の電源補正信号１２を作成するための信号処理は、電源ブロック２５がシングルエンド方式の場合は上述した図３に示すBTL方式とは異なる。
【００３６】
以下、シングルエンド方式のアンプパワーブロックについて説明する。図６は、シングルエンド方式のアンプパワーブロックの回路図である。
図６において、ｎMOS６２をオンにする各チャンネルの信号を積分して得られるパルスがそれぞれのゲートに入力されると、電源６１から供給される電源電圧による電流がｎMOS６２のソース・ドレイン間を流れて増幅され、ローパスフィルタ６４により波形成形されたアンプ出力信号となってスピーカ６５から音響出力される。スピーカ６５から音響出力されないとき、ｐMOS６３を介してアンプ出力信号はアースに流れる。
【００３７】
このように、シングルエンド方式のアンプパワーブロックでは、アンプ出力信号が一方向に流れるため、アンプ出力信号の信号レベルの低下を予測するためには、加算器４２で算出した全負荷信号４１の絶対値を取る必要がない。このとき加算器４２による加算処理後の信号からアンプ出力１３のレベル低下が予測される。このアンプ出力１３のレベルの低下は、リアルタイムでアンプ入力１１の振幅レベルと振幅変化の時間を予測することにより検出される。
【００３８】
そして、加算処理後の信号をインバータ４３で符号反転処理し、符号反転処理後の信号をアンプ４４により倍率ｋで増幅して電源補正信号１２を生成する。この倍率ｋも、図３に示したアンプ３５の倍率と同様に、予測したアンプ出力１３のレベル低下を補正する倍率となるように選定されるものである。
【００３９】
このようにして、シングルエンド方式の場合は、全チャンネルの音声信号を加算し、符号を反転させ、あるゲインをかけたものが電源電圧変動にほぼ等しくなり、この信号をあらかじめ電源側にフィードフォワードしている。このため、フィードフォワード信号となる電源補正信号１２の生成は、簡単なミックス処理と符号反転処理、ゲインを調整する乗算器を用いるだけで実現することができる。
【００４０】
なお、シングルエンド方式の場合にも、図３に示したBTL方式と同様に、絶対値回路３３による絶対値処理を付加してもよい。この場合には、両方式で、フィードフォワード信号生成部２４の構成を共通化することができる。
また、電源ブロック２５へのフィードフォワード信号のゲインは、アンプの出力パワーにより最適値があるため、システム設計の際に最適な値に設定することが必要である。
【００４１】
また、フィードフォワード信号生成部２４による電源補正信号１２を用いた電源ブロック２５の電圧変動補正処理と、アンプパワーブロック２３−１、２３−２、２３−３からのアンプ出力１３のタイミングを揃えるために、アンプ信号処理ブロック２１−１、２１−２、２１−３とアンプパワーブロック２３−１、２３−２、２３−３との間に、遅延器２２−１、２２−２、２２−３が設けられている。これらの遅延器２２−１、２２−２、２２−３によるディレイ時間はシステム固有の一定値となるため、システム設計の際にディレイを測定し設定する必要がある。
【００４２】
次に、図７のフローチャートに基づいて、フィードフォワード信号生成部２４の動作を説明する。
図７において、まず、全付加信号を加算する（ステップＳ１）。具体的には、加算器３２で１チャンネル、２チャンネル及び３チャンネルの全てのチャンネルの出力の合計である全負荷信号３１を算出する。
【００４３】
次に、振幅による出力低下を予測する（ステップＳ２）。具体的には、加算処理後の信号からアンプ出力１３の出力レベルの低下が予測される。このアンプ出力１３の出力レベルの低下は、リアルタイムでアンプ入力１１の振幅レベルと振幅変化の時間を予測することにより検出される。
【００４４】
図８は、BTL方式の電源電圧変動(各チャンネルの変動が異なる波形例1)を示す図であり、図８Ａに示すチャンネル１スピーカ出力、図８Ｂに示すチャンネル２スピーカ出力、及び図８Ｃに示すチャンネルＸスピーカ出力を加算したものが、図８Ｄに示す全チャンネル加算信号である。そして図８Ｄに示されるような加算信号の場合に、図８Ｅに示す変動のないパワーMOS印加電圧に対して、パワーMOS印加電圧低下変動を予測した信号が図８Ｆに示した信号である。
【００４５】
また、図９は、BTL方式の電源電圧変動(各チャンネルの変動は同じで位相が異なる波形例２)を示す図であり、図９Ａに示すチャンネル１スピーカ出力、図９Ｂに示すチャンネル２スピーカ出力、及び図９Ｃに示すチャンネルＸスピーカ出力を加算したものが、図９Ｄに示す全チャンネル加算信号となる。そして図９Ｄに示されるような加算信号の場合に、図９Ｅに示す変動のないパワーMOS印加電圧に対して、パワーMOS印加電圧低下変動を予測した信号が図９Ｆに示したものとなる。
【００４６】
また、図１０は、シングルエンド方式の電源電圧変動(各チャンネルの変動が異なる波形例1)を示す図であり、図１０Ａに示すチャンネル１スピーカ出力、図１０Ｂに示すチャンネル２スピーカ出力、及び図１０Ｃに示すチャンネルＸスピーカ出力を加算したものが、図１０Ｄに示す全チャンネル加算信号となる。そして図１０Ｄに示されるような加算信号の場合に、図１０Ｅに示す変動のないパワーMOS印加電圧に対して、パワーMOS印加電圧低下変動を予測した信号が図１０Ｆに示したものとなる。
【００４７】
また、図１１は、シングルエンド方式の電源電圧変動(各チャンネルの変動は同じで位相が異なる波形例２)を示す図であり、図１１Ａに示すチャンネル１スピーカ出力、図１１Ｂに示すチャンネル２スピーカ出力、及び図１１Ｃに示すチャンネルＸスピーカ出力を加算したものが、図１１Ｄに示す全チャンネル加算信号となる。そして図１１Ｄに示されるような加算信号の場合に、図１１Ｅに示す変動のないパワーMOS印加電圧に対して、パワーMOS印加電圧低下変動を予測した信号が図１１Ｆに示したものである。
【００４８】
次に、図７のフローチャートに戻り、パワーブロックの方式がBTL方式かシングルエンド方式かを判断する（ステップＳ３）。ステップＳ３でパワーブロックの方式がBTL方式であるときは、絶対値を取る（ステップＳ４）。具体的には、加算器３２で算出した全負荷信号３１を絶対値回路３３で絶対値を取る。
【００４９】
そして、絶対値回路３３で絶対値を取った信号を、インバータ３４を用いて符号反転の処理を行う（ステップＳ５）。なお、ステップＳ３でパワーブロックの方式がシングルエンド方式であるときは、直接ステップＳ５へ進み、同様な符号反転の処理を行う。
【００５０】
次に、アンプ３５によりｋ倍の処理を行う（ステップＳ６）。このｋ倍の処理は、符号反転処理後の信号を予測したレベルの低下を補正する倍率ｋでアンプ３５により増幅することによって行われる。
そして、電源ブロック２５へ電源補正信号１２を入力する（ステップＳ７）。ここでは、フィードフォワード信号生成部２４で生成された電源補正信号１２を用いて電源ブロック２５の電源電圧のフィードフォワード制御をしている。
【００５１】
図１３は、電源変動補正後の無歪波形を示す図であり、図１３Ａに示すパワーMOS印加電圧（補正後）が電源電圧の低下分に対して増加されるため、図１３Ｃに示す電源補正時のパワーMOSのスイッチングパルスは低下分がなくなるように増加される。これは、図１３Ｂに示す理想的なパワーMOSのスイッチングパルスと略等しいものとなっている。
【００５２】
以上説明したように、本発明の信号処理によれば、電源電圧変動による出力音声の歪を抑えることができる。なお、本発明の実施の形態は信号処理部の前段にアナログ・ディジタル変換器を持つ、アナログ入力方式のデジタルアンプにも適用できる。
【００５３】
これにより、デジタルアンプにおいて、電源の変動により発生する歪を抑えることができる。本発明の実施の形態はデジタルアンプの信号処理部に簡単なミックス処理とゲイン調整処理、ディレイ回路を追加するだけで簡単に実現できる。大規模な回路変更を必要としないものである。
【００５４】
上述した本実施の形態に限らず、本発明の特許請求の範囲に記載した本発明の要旨を逸脱しない限り、適宜、その構成を変更しうることはいうまでもない。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態によるデジタルアンプシステムのブロック図である。
【図２】３チャンネルの場合のデジタルアンプシステムのブロック図である。
【図３】電源ブロックがBTL方式の場合のフィードフォワード信号生成部のブロック図である。
【図４】電源ブロックがシングルエンド方式の場合のフィードフォワード信号生成部のブロック図である。
【図５】BTL方式のアンプパワーブロックの回路図である。
【図６】シングルエンド方式のアンプパワーブロックの回路図である。
【図７】フィードフォワード信号生成動作を示すフローチャートである。
【図８】BTL方式の電源電圧変動(波形例1)を示す図であり、図８Ａはチャンネル１スピーカ出力、図８Ｂはチャンネル２スピーカ出力、図８ＣはチャンネルＸスピーカ出力、図８Ｄは全チャンネル加算信号、図８Ｅは変動のないパワーMOS印加電圧、図８ＦはパワーMOS印加電圧低下変動である。
【図９】BTL方式の電源電圧変動(波形例２)を示す図であり、図９Ａはチャンネル１スピーカ出力、図９Ｂはチャンネル２スピーカ出力、図９ＣはチャンネルＸスピーカ出力、図９Ｄは全チャンネル加算信号、図９Ｅは変動のないパワーMOS印加電圧、図９ＦはパワーMOS印加電圧低下変動である。
【図１０】シングルエンド方式の電源電圧変動(波形例1)を示す図であり、図１０Ａはチャンネル１スピーカ出力、図１０Ｂはチャンネル２スピーカ出力、図１０ＣはチャンネルＸスピーカ出力、図１０Ｄは全チャンネル加算信号、図１０Ｅは変動のないパワーMOS印加電圧、図１０ＦはパワーMOS印加電圧低下変動である。
【図１１】シングルエンド方式の電源電圧変動(波形例２)を示す図であり、図１１Ａはチャンネル１スピーカ出力、図１１Ｂはチャンネル２スピーカ出力、図１１ＣはチャンネルＸスピーカ出力、図１１Ｄは全チャンネル加算信号、図１１Ｅは変動のないパワーMOS印加電圧、図１１ＦはパワーMOS印加電圧低下変動である。
【図１２】電源変動による波形歪を示す図であり、図１２ＡはパワーMOS印加電圧（補正前）、図１２Ｂは理想的なパワーMOSのスイッチングパルス、図１２Ｃは電源変動時のパワーMOSのスイッチングパルスである。
【図１３】電源変動補正後の無歪波形を示す図であり、図１３ＡはパワーMOS印加電圧（補正後）、図１３Ｂは理想的なパワーMOSのスイッチングパルス、図１３Ｃは電源補正時のパワーMOSのスイッチングパルスである。
【図１４】従来のデジタルアンプシステムのブロック図である。
【符号の説明】
【００５６】
１…アンプ信号処理ブロック、２…地延器、３…アンプパワーブロック、４…フィードフォワード信号生成部、５…電源ブロック、１１…アンプ入力、１２…電源補正信号、１３…アンプ出力、１４…フィードバック、２１−１、２１−２、２１−３…アンプ信号処理ブロック、２２−１、２２−２、２２−３…遅延器、２３−１、２３−２、２３−３…アンプパワーブロック、２４…フィードフォワード信号生成部、２５…電源ブロック、３１…全負荷信号、３２…加算器、３３…絶対値回路、３４…インバータ、３５…アンプ、４１…全負荷信号、４２…加算器、４３…インバータ、４４…アンプ
【図１】
0004792855.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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