(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにおいて、
半導体基板（１）内に、第１の導電型にドーピングされたウエル（３）が設けられており、
前記ドーピングされたウエルの表面に、１０１７cm-３よりも少ないドーピング濃度を有するエピタキシャル層（５）が配設されており、
前記エピタキシャル層（５）内に、第１の導電型とは逆の第２の導電型にドーピングされたソース/ドレイン領域（８）と、チャネル領域が配設されており、
前記ソース/ドレイン領域（８）の深さは、前記エピタキシャル層（５）の厚さよりも小さいか同じであり、
前記エピタキシャル層（５）内のソース/ドレイン領域（８）の間に、第１の導電型にドーピングされた第１のドーピング層（１０）が設けられており、該第１のドーピング層の深さは前記ソース/ドレイン領域（８）の深さよりも小さく、かつその厚さはエピタキシャル層（５）の厚さよりも小さく形成されており、さらに、
前記エピタキシャル層（５）内において前記第１の導電型にドーピングされた第１のドーピング層（１０）の下方に、第１の導電型にドーピングされた第２の層（４）が配設されていることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記エピタキシャル層の厚さは、１００ｎｍ〜２００ｎｍの間である、請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記第１のドーピング層は、１０ｎｍ〜５０ｎｍの間の深さで配設されており、かつ１０ｎｍ〜５０ｎｍの間の厚さを有し、かつ５×１０１７〜５×１０１８ｃｍ-３の間のドーピング濃度を有している、請求項１または２記載のＭＯＳトランジスタ。
【請求項４】
前記第１の導電型にドーピングされた第２の層は、５０ｎｍ〜２００ｎｍの間の深さで配設されており、かつ１０ｎｍ〜５０ｎｍの間の厚さを有し、かつ５×１０１７〜５×１０１８ｃｍ-３の間のドーピング濃度を有している、請求項１から３いずれか１項記載のＭＯＳトランジスタ。
【請求項５】
ＭＯＳトランジスタの製造方法であって、
ａ）半導体基板（１）内に、第１の導電型にドーピングされるウエル（３）を形成し、
ｂ）前記ドーピングされたウエルの表面に、１０１７cm-３よりも少ないドーピング濃度を有するエピタキシャル層（５）を成長させ、
ｃ）前記エピタキシャル層（５）の表面にゲート誘電体を形成し、
ｄ）前記ゲート誘電体の表面にゲート電極を形成し、
ｅ）前記エピタキシャル層（５）内に、第１の導電型とは逆の第２の導電型にドーピングされるソース/ドレイン領域（８）を形成し、該ソース/ドレイン領域（８）の深さは、前記エピタキシャル層（５）の厚さよりも小さいか同じであり、
ｆ）前記エピタキシャル層（５）内のソース/ドレイン領域（８）の間に、第１の導電型にドーピングされた第１のドーピング層（１０）を形成し、該第１のドーピング層の深さは前記ソース/ドレイン領域（８）の深さよりも小さくかつその厚さはエピタキシャル層（５）の厚さよりも小さい形式の方法において、
前記ａ）のステップの後で、前記ｆ）のステップ中に形成された第１のドーピング層（１０）の下方領域に、第１の導電型にドーピングされた第２の層（４）が形成されるようにしたことを特徴とする方法。
【請求項６】
前記第１のドーピング層（１０）は、エピタキシャル層（５）の成長の際に元の位置でドーピングされる平行成長（insitu-dotierte Epitaxie）によって形成される、請求項５記載の方法。
【請求項７】
前記第１のドーピング層（１０）は、ゲート誘電体を貫通するインプランテーションによって形成される、請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ショートチャネルＭＯＳトランジスタの開発においては、ＶＴ−ロールオフ、ドレイン・インデュース・バリア・ロアリング、パンチスルー効果などのショートチャネル効果を抑制することと、同時にトランジスタの十分に高いしきい値電圧を保証することが必要な手段として求められる（ゲート誘電体の厚さはチャネル長と共に低減するので）。
【０００３】
例えば公知文献“Ｔ．Ｓｋｏｔｎｉｃｋｉ, Proc. ESSERTC 1996. P.505-514; T. Ohguro et al, IEDM Tech. Digest 1993, P.433-436; L. Risch et al, Proc. ESSDERC 196, P.321-324”からは、直流電流パラメータの改善、特にチャネル領域における電荷キャリア移動度の改善のために、従来のショートチャネルトランジスタの半導体基板上で、チャネル領域における縦方向の電界絶対値を低減することが提案されている。このチャネル領域における縦方向の電界は、電荷キャリア移動度の決定に強い影響を与えている。縦方向の電界を低減するためには、チャネル領域のドーピング濃度の低減が必要であるが、しかしながらこのことは、横方向のドレイン領域の影響をも高め、これは不所望なショートチャネル効果に結び付く。
【０００４】
それに対処する案として、ＭＯＳトランジスタを、約１０18ｃｍ-3のドーピング濃度でより高濃度にドーピングされた半導体基板上に実現し、チャネル領域にはドーピングされていない２０ｎｍ〜５０ｎｍの薄いエピタキシャル層を設けることが提案されている。しかしながらこの場合には、製造プロセスにおいて、高濃度のドーピング領域が半導体基板側からチャネル領域内へ拡散しないように注意を払わなければならない。ソース/ドレイン領域は、高濃度ドーピングされた基板内まで進入する。チャネル領域内のドーピング濃度の影響は、ゲート誘電体との間隔に伴ってしきい値電圧を強く低減させるので、ゲート電極材料としてポリシリコンを備えたこの提案では、十分に高いしきい値電圧は得られない。それ故に、新たなゲート材料（例えばSiGe）の投入が必要である。
【０００５】
さらにこの提案の別の欠点は、急峻なドーピング濃度勾配が構造部の縮小化に伴って十分なスケーリングを伴わないために、トランジスタのスイッチオン状態における電流の増加が常に低下し続ける。
【０００６】
これに代わる代替案として、ショートチャネルＭＯＳトランジスタをＳＯＩ基板において実現することが提案されており、この場合は支持基板上に絶縁層と単結晶シリコン層を有している。このトランジスタの活性領域は、単結晶シリコン層内で実現され、それによって、ソース/ドレイン領域のキャパシタンスは、基板に対して低減される。この代替案の欠点は、ＳＯＩ基板自体の価格が高いことと、このＳＯＩ基板による単結晶シリコン層の欠陥密度が高いことである。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、ショートチャネルＭＯＳトランジスタとしてＣＭＯＳ−ゲート走行時間が改善されかつ出力電流も改善されたＭＯＳトランジスタを提供すること、及びこのようなＭＯＳトランジスタの製造方法を提供することである。
【０００８】
上記課題は本発明により、半導体基板内に、第１の導電型にドーピングされたウエルが設けられており、
前記ドーピングされたウエルの表面に、１０１７cm-３よりも少ないドーピング濃度を有するエピタキシャル層が配設されており、
前記エピタキシャル層内に、第１の導電型とは逆の第２の導電型にドーピングされたソース/ドレイン領域と、チャネル領域が配設されており、
前記ソース/ドレイン領域の深さは、前記エピタキシャル層の厚さよりも小さいか同じであり、
前記エピタキシャル層内のソース/ドレイン領域の間に、第１の導電型にドーピングされた第１のドーピング層が設けられており、この第１のドーピング層の深さは前記ソース/ドレイン領域の深さよりも小さくかつその厚さはエピタキシャル層の厚さよりも小さく形成されており、さらに
前記エピタキシャル層内において前記第１の導電型にドーピングされた第１のドーピング層の下方に、第１の導電型にドーピングされた第２のドーピング層が配設されるように構成されて解決される。
【０００９】
【発明の実施の形態】
本発明の別の実施例は従属請求項に記載されている。
【００１０】
半導体基板においては、第１の導電形にドーピングされたウエルが設けられている。このドーピングウエルの表面にはエピタキシャル層が設けられており、このエピタキシャル層は、１０17ｃｍ-3よりも少ないドーピング濃度を有している。このエピタキシャル層内には、第１の導電形とは逆の第２の導電形にドーピングされたソース/ドレイン領域と、チャネル領域が設けられている。この場合このソース/ドレイン領域の深さは、エピタキシャル層の厚さと同じかまたは薄い。その際の深さとして、エピタキシャル層表面から、該エピタキシャル層表面に対して垂直方向の膨張度が表わされている。
【００１１】
当該ＭＯＳトランジスタでは、ソース/ドレイン領域が低濃度ドーピングされたエピタキシャル層内に配置されるので、ソース/ドレイン領域のキャパシタンスが著しく低減される。それ故にこのＭＯＳトランジスタは、０Ｖの駆動電圧のもとで改善されたゲート走行時間と改善された出力電流特性を示す。このＭＯＳトランジスタは、比較可能な基板接続のもとに速度に関して、ＳＯＩ基板の単結晶シリコン層内で実現されるＭＯＳトランジスタに匹敵するものである。
【００１２】
半導体基板としては特に単結晶シリコン基板が適している。
【００１３】
チャネル長が１３０ｎｍよりも短いＭＯＳトランジスタの製造に対して有利には、エピタキシャル層の厚さが１００ｎｍ〜２００ｎｍの間で選択される。
【００１４】
本発明の構成によれば、エピタキシャル層においてソース/ドレイン領域の間に次のようなドーピング層が設けられる。すなわちその深さがソース/ドレイン領域の深さよりも少なく、その厚さもエピタキシャル層の厚さよりも薄く、そして第１の導電形にドーピングされた層、つまり前述したドーピングウエルと同じ導電形にドーピングされた層が設けられる。このようにドーピングされた層の配設によって、ＭＯＳトランジスタのしきい値電圧は設定される。このようにして非常に薄いゲート誘電体のもとでも十分に高いしきい値電圧が得られるようになる。
【００１５】
ソース/ドレイン領域の深さとしては、エピタキシャル層表面と、該エピタキシャル層表面に対して垂直方向のエピタキシャル層材料に対するソース/ドレイン領域境界面との間の間隔が示される。
【００１６】
有利には、ドーピングされる層は、１０ｎｍ〜５０ｎｍの間の深さに配置される。この層は有利には１０ｎｍ〜５０ｎｍの間の厚さを有する。ドーピング濃度は有利には、５×１０17〜５×１０18ｃｍ-3の間である。ゲート誘電体の厚さは有利には、２ｎｍ〜４ｎｍの間である。
【００１７】
パンチスルー効果の抑圧に対して有利には、最初に述べたタイプでドーピングされた層の下方に、第１の導電形にドーピングされたさらなる層が配設される。その場合このさらなるドーピングされた層はエピタキシャル層内に配置されてもよいし、高濃度ドーピングされたウエルとエピタキシャル層の間の境界面に配置されてもよい。
【００１８】
さらなるドーピングされた層は有利には、５０ｎｍ〜２００ｎｍの間の深さで配設され、１０ｎｍ〜５０ｎｍの間の厚さを有している。このさらなるドーピング層のドーピング濃度は、有利には１０17から５×１０18ｃｍ-3である。
【００１９】
このようなＭＯＳトランジスタの製造に対しては、半導体基板中にまず第１の導電形にドーピングされたウエルが形成される。このドーピングされたウエルの表面にエピタキシャル層が成長される。このエピタキシャル層は有利にはドーピングなしで成長される。しかしながら通常は、エピタキシャル反応装置内に存在する不純物のためにこの成長されたエピタキシャル層は実際にはわずかだけドーピングされる。このエピタキシャル層は、１０17ｃｍ-3よりも少ないドーピング濃度を有する。
【００２０】
エピタキシャル層の表面にはゲート誘電体とゲート電極が形成される。エピタキシャル層内には第１の導電形とは逆の第２の導電形にドーピングされたソース/ドレイン領域が形成される。その深さは当該エピタキシャル層の厚さよりも少ない。シャープな境界のドーピング層を形成するために（専門分野ではデルタドーピング層とも称される）、有利には、このドーピング層がエピタキシャル層成長の際に元の位置でドーピングされる平行成長（insitu-dotierte Epitaxie）によって所望の深さで形成される。
【００２１】
代替的に前記ドーピングされる層は、ゲート誘電体による埋込みによって形成される。この利点は、ドーピングされた層のプロファイルが、ゲート誘電体の形成の際ではなく、通常の熱酸化の実施のもとでなされることである。
【００２２】
本発明の枠内では、前述したようにドーピングされた層の下方にさらなるドーピングされた層が形成される。この層は有利には、ドーピングウエルの製造の後で、非ドーピングエピタキシャル層の成長の前に埋込みによって形成される。
【００２３】
本発明による相補的なＭＯＳトランジスタの製造に対しては、まず第１のドーピングウエル（これは第１の導電形にドーピングされ第１のＭＯＳトランジスタの収容のために定められる）が形成され、そして第２のドーピングウエル（これは第２の導電形にドーピングされ、第１のＭＯＳトランジスタを補足する第２のＭＯＳトランジスタの収容のために定められる）が形成される。第１のドーピングウエルと第２のドーピングウエルの表面には、２つの相補的ＭＯＳトランジスタのための共通のエピタキシャル層が成長される。このエピタキシャル層は、１０17ｃｍ-3よりも少ないドーピング濃度を有している。このエピタキシャル層の表面には、ゲート誘電体が形成される。このエピタキシャル層とゲート誘電体の間の少ない表面粗度に関して最適化された境界層に対して有利には、ゲート誘電体がエピタキシャル層の成長直後に被着される。このゲート誘電体の表面には第１のゲート電極と第２のゲート電極が形成される。エピタキシャル層においては、第２の導電形にドーピングされた第１のソース/ドレイン領域と、第１の導電形にドーピングされ第２のソース/ドレイン領域が形成される。それらの厚さは、エピタキシャル層の厚さよりも薄いか同じである。
【００２４】
この相補的ＭＯＳトランジスタのしきい値電圧の相互に依存しない設定に対して有利には、第１のウエルの上方に、第１の導電形にドーピングされた第１のドーピング層が形成され、第２のウエルの上方に第２の導電形にドーピングされた第２のドーピング層が形成される。
【００２５】
パンチスルー効果の回避のために有利には、第１のドーピング層と第２のドーピング層の下方に、さらなるドーピング層が形成される。このさらなるドーピング層の導電形は、パンチスルー効果が第１のＭＯＳトランジスタのもとでも第２のＭＯＳトランジスタのもとでも生じないように調整される。
【００２６】
【実施例】
次に本発明を図面に基づき以下の明細書で詳細に説明する。
【００２７】
半導体基板１内には、ｐ形ドーピングされたウエル２とｎ形ドーピングされたウエル３が設けられる。この半導体基板１は、１０15〜１０17ｃｍ-3の範囲で基本ドーピングされた単結晶シリコン基板である。ｐ形ドーピングされたウエル２とｎ形ドーピングされたウエル３の上方領域には、ノンパンチスルー層４が配設されている。この層はｎ形ドーピングされており、例えば５×１０17ｃｍ-3のドーピング濃度を有している（図１参照）。
【００２８】
前記ｐ形ドーピングウエル２のドーピング濃度は、３×１０17ｃｍ-3Borである。また前記ｎ形ドーピングウエル３のドーピング濃度は、２×１０17ｃｍ-3 Phosphorである。
【００２９】
ノンパンチスルー層４の上方には、ドーピングされていないエピタキシャル層５が設けられる。ドーピングされていないエピタキシャル層５は、１０17ｃｍ-3よりも低いドーピング濃度を有している。
【００３０】
エピタキシャル層５の表面から半導体基板１内へ達している絶縁トレンチ６は、ｎ導電形のチャネル領域を有する第１のＭＯＳトランジスタと、ｐ導電形チャネル領域を有する第１のＭＯＳトランジスタに対する活性領域を定めている。
【００３１】
エピタキシャル層５内には、ｎ形ドーピングされたソース/ドレイン領域７が第１のＭＯＳトランジスタに対して設けられ、ｐ形ドーピングされたソース/ドレイン領域８は第２のＭＯＳトランジスタに対して設けられている。このｎ形ドーピングされたソース/ドレイン領域７とｐ形ドーピングされたソース/ドレイン領域８は、それぞれＬＤＤ(Lightly doped drain)プロファイルとＨＤＤ(Highly doped drain)プロファイルを有している。その際ｎ形ドーピングされたソース/ドレイン領域７におけるドーピング濃度は、ＬＤＤプロファイルに対して１０18〜１０19ｃｍ-3 Arsenであり、ＨＤＤプロファイルに対しては＞１０20ｃｍ-3 Arsenである。ｐ形ドーピングされたソース/ドレイン領域８におけるドーピング濃度は、ＬＤＤプロファイルに対しては１０18〜１０19ｃｍ-3 BF2であり、ＨＤＤプロファイルに対しては＞１０20ｃｍ-3 Borである。
【００３２】
第１のＭＯＳトランジスタの領域では、ｎ形ドーピングされたソース/ドレイン領域７の間に、ｐ形ドーピングされた層９が設けられている。このｐ形ドーピング層９は１０18ｃｍ-3 Bor のドーピング濃度を有している。
【００３３】
第２のＭＯＳトランジスタの領域では、ｐ形ドーピングされたソース/ドレイン領域８の間に、ｎ形ドーピングされた層１０が設けられている。このｎ形ドーピング層１０は１０18ｃｍ-3 Arsen のドーピング濃度を有している。ｎ形ドーピングされたソース/ドレイン領域７とｐ形ドーピングされたソース/ドレイン領域８の間では、エピタキシャル層５の表面にゲート誘電体１が配設されている。このゲート誘電体は、２ｎｍ〜４ｎｍの層厚さの窒化処理されたＳｉＯ2を含んでいる。第１のＭＯＳトランジスタの領域には、ゲート誘電体１１の上方にゲート電極１２が設けられており、このゲート電極１２は、ｎ+形ドーピングされたポリシリコンとチタンケイ化物を含んでいる。第２のＭＯＳトランジスタの領域には、ゲート誘電体１１の上方に、ゲート電極１３が設けられており、このゲート電極１３は、ｐ+ドーピングされたポリシリコンとチタンケイ化物を含んでいる。
【００３４】
ｐ形ドーピングされた層９は、ゲート誘電体１１とエピタキシャル層５の間の境界面から１０ｎｍ〜５０ｎｍの間隔をおいて設けられており、１０ｎｍ〜５０ｎｍの厚さを有している。ｎ形ドーピングされた層１０は、ゲート誘電体１１とエピタキシャル層５の間の境界面から１０ｎｍ〜５０ｎｍの間隔をおいて設けられており、これも１０ｎｍ〜５０ｎｍの厚さを有している。
【００３５】
図２には、第１のＭＯＳトランジスタのドーピング濃度プロファイルが示されており、図３には第２のＭＯＳトランジスタのドーピング濃度プロファイルが示されている。それぞれドーピング濃度Ｃは、深さＴ、すなわちゲート誘電体１１とエピタキシャル層５の間の境界面の間の垂直方向の間隔の関数として示されている。このグラフ上方には、ドーピングされないエピタキシャル層５の膨張度と半導体基板１の膨張度が双方向の矢印でプロットされている。これらのドーピングプロファイルは、それぞれ所属のトランジスタ領域の符号で表わされている。
【００３６】
ＭＯＳトランジスタの製造に対しては、半導体基板１においてホウ素を用いたマスキングインプランテーションにおいて、１２０ｋｅＶのエネルギと１０13ｃｍ-3の供与量によってｐ形ドーピングされたウエル２が形成される。このｐ形ドーピングされたウエル２のインプランテーションの際には、当該ｐ形ドーピングされるウエル２以外の領域を覆うマスクが用いられる。ｎ形ドーピングされるウエル３のインプランテーションの際には、当該ｎ形ドーピングされるウエル３以外の領域を覆うマスクが用いられる。
【００３７】
以下では、マスキングなしのヒ素インプランテーションにおいて、１０ｋｅＶのエネルギと３×１０12ｃｍ-3の供与量によってノンパンチスルー層４の形成される過程を説明する。
【００３８】
この場合インプラントされるドープ剤は迅速な温度ステップ（ＲＴＡ）において活性化される。
【００３９】
半導体基板１の表面の洗浄の後では、ドーピングされないエピタキシャル層５が１００ｎｍの層厚さでＣＶＤ反応装置において成長される（図５参照）。
【００４０】
アイソレーショントレンチ６の形成に対しては、エピタキシャル層５内においてトレンチがエッチングによって形成され、絶縁材料、例えば二酸化シリコンによって充填される（図６参照）。このアイソレーショントレンチ６は、ｐ形ドーピングされたウエル２とｎ形ドーピングされたウエル３の領域内まで達している。これによりこのアイソレーショントレンチ６は、エピタキシャル層５とノンパンチスルー層４を貫通分離させている。
【００４１】
この構造体の表面には、ゲート誘電体１１とポリシリコン層１４が被着される。ｐ形ドーピングされたウエル２以外の領域がマスクによって覆われる、マスキングインプランテーションによって、ｐ形ドーピングされたウエル２の上方に、ｐ形ドーピングされた層９が形成される。このインプランテーションは、ホウ素を用いて２０ｋｅＶのエネルギと１０13ｃｍ-3の供与量によって行われる。それに続いてｎ形ドーピングされたウエル３以外の領域がマスクによって覆われる、マスキングインプランテーションによって、ｎ形ドーピングされたウエル３上方のエピタキシャル層５内に、ｎ形ドーピングされた層１０が形成される。このインプランテーションは、ヒ素を用いて１８０ｋｅＶのエネルギと１０13ｃｍ-3の供与量によって行われる。
【００４２】
ポリシリコン層１４とゲート誘電体１１の構造化と、ｎ形ドーピングされたソース/ドレイン領域７とｐ形ドーピングされたソース/ドレイン領域８の製造のためのマスキングされたインプランテーションによって、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが完成される。ソース/ドレインインプランテーションの場合、ゲート電極１２はｎ+ドーピングされ、ゲート電極１３はｐ+ドーピングされる。
【図面の簡単な説明】
【図１】第１のＭＯＳトランジスタとそれに対して相補的な第２のＭＯＳトランジスタを備えた半導体基板の断面図である。
【図２】第１のＭＯＳトランジスタにおけるドーピングプロフィルを表わした図である。
【図３】第２のＭＯＳトランジスタにおけるドーピングプロフィルを表わした図である。
【図４】第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの製造過程の製造ステップを示した図である。
【図５】第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの製造過程の製造ステップを示した図である。
【図６】第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの製造過程の製造ステップを示した図である。
【符号の説明】
１      半導体基板
２      ｐ形ウエル
３      ｎ形ウエル
４      ノンパンチスルー層
５      エピタキシャル層
６      アイソレーショントレンチ
７      ｎ形ソース/ドレイン領域
８      ｐ形ソース/ドレイン領域
１１    ゲート誘電体
１２    ゲート電極
【図１】
0004723061.tif 000002
【図２】
0004723061.tif 000003
【図３】
0004723061.tif 000004
【図４】
0004723061.tif 000005
【図５】
0004723061.tif 000006
【図６】
0004723061.tif 000007