(57)【特許請求の範囲】
【請求項１】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項２】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、
一方が接地に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗値）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項３】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、
差動入力信号の各電圧レベルおよび前記基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、
前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、
前記基準電圧に対応する電流と同一の第１の電流を生成するコモン側電流ミラー手段と、
前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第１の電流と同一の第２の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の１／２の第３の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗が、常に一定になるように当該ＭＯＳトランジスタのバイアス電圧を調整するミラー回路手段と、
前記抵抗素子とＭＯＳトランジスタのＯＮ抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項４】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項５】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が接地に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗値）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項６】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
差動入力信号の各電圧レベルおよび外部から供給される基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、
前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、
前記基準電圧に対応する電流と同一の第１の電流を生成するコモン側電流ミラー手段と、
前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第１の電流と同一の第２の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の１／２の第３の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗が、常に一定になるように当該ＭＯＳトランジスタのバイアス電圧を調整するミラー回路手段と、
前記抵抗素子とＭＯＳトランジスタのＯＮ抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項７】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗をＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項８】
受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗をＭＯＳトランジスタのＯＮ抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。
【請求項９】
終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を接続する端子を有し、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記インピーダンス調整回路は、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とする半導体装置。
【請求項１０】
終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、
伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を接続する端子を有し、
前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、
前記インピーダンス調整回路は、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、
前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のデータ伝送チャネルを有するデータ伝送システムのデータ受信側において、入力インピーダンスを調整可能なインピーダンス調整回路および半導体装置に関するものであり、特に、ＴＭＤＳ（Transition Minimized Differential Signaling）等の差動出力回路に利用されることが多いインピーダンス調整回路および半導体装置に関するものである。
【０００２】
【従来の技術】
以下、データ受信側において入力インピーダンスを調整する従来のデータ伝送システムの構成について説明する。図１０は、従来のデータ伝送システムの構成を示す図である。一般的に、伝送線路の伝搬遅延時間が信号の立ち上がりまたは立ち下がりよりも長い場合は、その伝送線路を分布定数線路として扱い、反射等を要因として発生するノイズの影響を考慮する必要がある。
【０００３】
また、図１１は、上記反射を抑制したデータ伝送システムの構成を示す図である。インピーダンス整合を得るためには、たとえば、図示のように終端抵抗を用いる。送信側デバイスの出力インピーダンス（Ｚ１）、伝送線路の特性インピーダンス（Ｚ０）、終端抵抗（ＺＬ）の整合がとられている場合、基本的に反射は発生しない。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記、従来のデータ伝送システムにおいては、送信側デバイスおよび受信側デバイスのデータバスが、８ビット，１６ビット等のような多ビットバスで構成されていることが多い。そのため、受信側デバイスのすべての入力端子に終端抵抗を付加することは、基板上における素子数を増加させ、システムのコストアップおよび基板実装面積の増加を招く、という問題があった。
【０００５】
一方、上記問題点を解決するために終端抵抗を受信側デバイスに内蔵すると、一般的にデバイスに内蔵する抵抗は製造ばらつきが大きいため、この製造ばらつきを要因としたインピーダンス不整合が発生してしまう、という問題があった。また、この場合には、抵抗値がある特定の値になってしまうため、伝送線路の特性インピーダンスが異なるシステムに対しては、このデバイスを使用することができない、という問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、終端抵抗を受信側デバイスに内蔵した場合であっても、内部抵抗の製造ばらつきを吸収し、最適なインピーダンスマッチングを実現可能なインピーダンス調整回路および半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【０００８】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、一方が接地に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗値）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【０００９】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、差動入力信号の各電圧レベルおよび前記基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、前記基準電圧に対応する電流と同一の第１の電流を生成するコモン側電流ミラー手段と、前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第１の電流と同一の第２の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の１／２の第３の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗が、常に一定になるように当該ＭＯＳトランジスタのバイアス電圧を調整するミラー回路手段と、前記抵抗素子とＭＯＳトランジスタのＯＮ抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、を備えることを特徴とする。
【００１０】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【００１１】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が接地に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗値）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【００１２】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、差動入力信号の各電圧レベルおよび外部から供給される基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、前記基準電圧に対応する電流と同一の第１の電流を生成するコモン側電流ミラー手段と、前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第１の電流と同一の第２の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の１／２の第３の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗が、常に一定になるように当該ＭＯＳトランジスタのバイアス電圧を調整するミラー回路手段と、前記抵抗素子とＭＯＳトランジスタのＯＮ抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、を備えることを特徴とする。
【００１３】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗をＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【００１４】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗をＭＯＳトランジスタのＯＮ抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
つぎの発明にかかる半導体装置にあっては、終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を接続する端子を有し、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記インピーダンス調整回路は、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧／降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
つぎの発明にかかる半導体装置にあっては、終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、伝送線路のインピーダンス値に比例した第１の抵抗値を有するリファレンス抵抗を接続する端子を有し、前記終端抵抗を、第２の抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成し、前記インピーダンス調整回路は、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第２の抵抗値を有する抵抗素子と線形領域にバイアスされたＭＯＳトランジスタのＯＮ抵抗の合成抵抗（＝リファレンス抵抗）を用いて、前記基準電流と同一の第１の電流を生成する第１のミラー回路手段と、前記ＭＯＳトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第１の基準電流と同一の第２の電流を生成する第２のミラー回路手段と、を備えることを特徴とする。
【００１５】
【発明の実施の形態】
以下に、本発明にかかるインピーダンス調整回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１６】
実施の形態１．
図１は、本発明にかかるインピーダンス調整回路の概念を説明するための図である。図１において、１は半導体デバイスに外付けされたリファレンス抵抗であり、２は半導体デバイスに内蔵されたＭＯＳトランジスタであり、３は半導体デバイスに内蔵された抵抗素子である。
【００１７】
一般的に、終端抵抗を半導体デバイスに内蔵させると、その製造ばらつきにより抵抗値がばらつき、それに伴って特性インピーダンスの不整合が発生してしまう。また、送信側半導体デバイスの出力インピーダンス、伝送線路の特性インピーダンス（Ｚ０）、および受信側半導体デバイスの終端抵抗の整合がとれている場合であっても、伝送線路の特性インピーダンスに変化があった場合には、この半導体デバイスを使用することができない。
【００１８】
そこで、本発明においては、伝送線路のインピーダンス値に比例した抵抗値Ｒｒｅｆを有するリファレンス抵抗１を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗１と内部の終端抵抗とをマッチングする。
【００１９】
また、抵抗素子３のばらつきを抑えるために、終端抵抗は、抵抗値ＲＡを有する抵抗素子３とＭＯＳトランジスタ２のＯＮ抵抗（抵抗値Ｒｏｎ）で構成することとした。すなわち、抵抗素子３だけで終端抵抗を構成すると、抵抗値の製造ばらつきが大きいため、そのばらつきをＭＯＳトランジスタ２のＯＮ抵抗で吸収するように構成する。
【００２０】
図２は、本発明にかかるインピーダンス調整回路の実施の形態１の構成を示す図である。図２において、１１は基準電圧生成部であり、１２は昇圧回路部であり、１３は外部抵抗接続部であり、１４は第１のミラー回路部であり、１５は第２のミラー回路部である。
【００２１】
ここで、上記インピーダンス調整回路の動作について説明する。基準電圧生成部１１では、電源電圧変動，温度変動，製造ばらつきが発生した場合であっても、ほぼ一定のリファレンス電圧Ｖｒｅｆが得られるように動作する。一般的には、バンドギャップリファレンス回路が適用される。
【００２２】
昇圧回路部１２では、基準電圧生成部１１出力のリファレンス電圧Ｖｒｅｆを用いて、基準電圧Ｖｃ（＞Ｖｒｅｆ）を生成する。ここでは、昇圧された基準電圧Ｖｃが、たとえば、伝送信号振幅の中心電圧（差動信号であればコモン電位）となるように設定する。具体的にいうと、オペアンプの負帰還の原理により、抵抗値Ｒ（１）を有する抵抗素子と抵抗値Ｒ（２）を有する抵抗素子との接点電圧は、リファレンス電圧Ｖｒｅｆに等しくなるため、ＭＯＳトランジスタＭ（１）に流れる電流をＩ（１）とすると、基準電圧Ｖｃは式（１）のように表すことができる。
0004676646.tif 000002
なお、本実施の形態は、伝送信号振幅の中心電圧がリファレンス電圧Ｖｒｅｆよりも高い場合の一例を示している。
【００２３】
このように、基準電圧Ｖｃは、リファレンス電圧Ｖｒｅｆと抵抗値Ｒ（１）と抵抗値Ｒ（２）の比で求めることができる。また、半導体デバイスでは、内部に隣接配置された同一形状の素子がほぼ同じ特性を示すため、基準電圧Ｖｃは、（１）式からわかるように、電源電圧変動，温度変動，製造ばらつきの影響を受けずに、リファレンス電圧Ｖｒｅｆと同様、精度よく決定できる。
【００２４】
外部抵抗接続部１３では、オペアンプの負帰還の原理により、ＰＡＤ（１）端子を基準電圧Ｖｃにバイアスする。したがって、ＭＯＳトランジスタＭ（２）に流れる電流Ｉ（２）は、（２）式のように表すことができる。
Ｉ（２）＝（Ｖｃｃ−Ｖｃ）／Ｒｒｅｆ                  ・・・（２）
ただし、Ｖｃｃは電源電圧を示す。また、抵抗値Ｒｒｅｆ＝Ｚ０（リファレンス抵抗１）は、上述したように、伝送線路のインピーダンス値に比例した値を示す。
【００２５】
第１のミラー回路部１４では、ＭＯＳトランジスタＭ（２）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタＭ（３）のゲート電圧とし、ＭＯＳトランジスタＭ（３）を飽和領域にバイアスすることで、ＭＯＳトランジスタＭ（３）に流れる電流Ｉ（３）と電流Ｉ（２）とを等しくする。
【００２６】
また、ＭＯＳトランジスタＭ（３）のドレイン電圧がオペアンプの負帰還の原理により電圧Ｖｃと等しくなり、さらに、電源電圧ＶｃｃとＭＯＳトランジスタＭ（３）のドレイン電圧との間の抵抗値ＲＢが、
ＲＢ＝Ｒ（３）＋Ｒ（４）                        ・・・（３）
となるため、（２）式より、
0004676646.tif 000003
が成立する。すなわち、
Ｒｒｅｆ＝Ｒ（３）＋Ｒ（４）                    ・・・（５）
が成立する。ただし、抵抗値Ｒ（４）はＭＯＳトランジスタＭ（４）のＯＮ抵抗とする。
【００２７】
第２のミラー回路部１５では、上記ＭＯＳトランジスタＭ（４）および抵抗値Ｒ（３）を有する抵抗素子の組み合わせと同一形状の構成（ＭＯＳトランジスタ２および抵抗値ＲＡを有する抵抗素子３の組み合わせ）を、第１のミラー回路部１４に隣接して配置する。また、ＭＯＳトランジスタＭ（４）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタ２のゲート電圧とする。なお、ＰＡＤ（２）は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧（差動信号であればコモン電位）で決まるＡＣ電位となる。
【００２８】
また、ＭＯＳトランジスタＭ（４）およびＭＯＳトランジスタ２は、線形領域にバイアスされる必要がある。線形領域においては、ＭＯＳトランジスタ２のＯＮ抵抗Ｒｏｎは、（６）式で与えられる。
Ｒｏｎ＝１／（ΔＩｄｓ／ΔＶｄｓ）＝ｒｄｓ          ・・・（６）
なお、ｄはドレインを、ｓはソースを、ｇはゲートを表す。
【００２９】
このように、本実施の形態の終端抵抗値（ＲＡ＋Ｒｏｎ）は、ＭＯＳトランジスタＭ（４）と抵抗素子Ｒ（３）の総抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値（ＲＡ＋Ｒｏｎ＝Ｚ０）とリファレンス抵抗Ｒｒｅｆ（＝Ｚ０）を等しくすることができる。
【００３０】
以上、本実施の形態においては、半導体デバイス内に終端抵抗を内蔵させる構成としたため、システム全体のコストダウンおよび基板実装面積の削減を実現できる。また、ＭＯＳトランジスタのＯＮ抵抗を用いて終端抵抗値のばらつきを吸収する構成としたため、システムのインピーダンスマッチングを、外部抵抗を使用した従来技術と比較して、同程度に保つことができる。また、伝送線路の特性インピーダンスに比例したリファレンス抵抗を１本だけ外付けする構成としたため、データバス上のすべての信号に対応する終端抵抗を、伝送線路の特性インピーダンスに等しくなるように、調整することができる。また、伝送線路の特性インピーダンスが異なるシステムであっても、半導体デバイスを再設計する必要がなく、リファレンス抵抗の値を変えるだけで対応できる。
【００３１】
実施の形態２．
前述の実施の形態１においては、プルアップ抵抗により終端抵抗を実現する場合について説明した。これに対し、実施の形態２では、プルダウン抵抗により終端抵抗を実現する。
【００３２】
図３は、本発明にかかるインピーダンス調整回路の実施の形態２の構成を示す図である。図３において、１３ａは外部抵抗接続部であり、１４ａは第１のミラー回路部であり、１５ａは第２のミラー回路部である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００３３】
ここで、上記インピーダンス調整回路の動作について説明する。外部抵抗接続部１３ａでは、オペアンプの負帰還の原理により、ＰＡＤ（１）端子を基準電圧Ｖｃにバイアスする。したがって、ＭＯＳトランジスタＭ（２）に流れる電流Ｉ（２）は、（７）式のように表すことができる。
Ｉ（２）＝Ｖｃ／Ｒｒｅｆ                  ・・・（７）
ただし、抵抗値Ｒｒｅｆ＝Ｚ０は、伝送線路のインピーダンス値に比例した値を示す。
【００３４】
第１のミラー回路部１４ａでは、ＭＯＳトランジスタＭ（２）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタＭ（３）のゲート電圧とし、ＭＯＳトランジスタＭ（３）を飽和領域にバイアスすることで、ＭＯＳトランジスタＭ（３）に流れる電流Ｉ（３）と電流Ｉ（２）とを等しくする。
【００３５】
また、ＭＯＳトランジスタＭ（３）のドレイン電圧がオペアンプの負帰還の原理により基準電圧Ｖｃと等しくなり、さらに、電源電圧ＶｃｃとＭＯＳトランジスタＭ（３）のドレイン電圧との間の抵抗値ＲＢが、
ＲＢ＝Ｒ（３）＋Ｒ（４）                        ・・・（８）
となるため、
0004676646.tif 000004
が成立する。すなわち、
Ｒｒｅｆ＝Ｒ（３）＋Ｒ（４）                    ・・・（１０）
が成立する。ただし、抵抗値Ｒ（４）はＭＯＳトランジスタＭ（４）のＯＮ抵抗とする。
【００３６】
第２のミラー回路部１５ａでは、上記ＭＯＳトランジスタＭ（４）および抵抗値Ｒ（３）を有する抵抗素子の組み合わせと同一形状の構成（ＭＯＳトランジスタ２ａおよび抵抗値ＲＡを有する抵抗素子３ａの組み合わせ）を、第１のミラー回路部１４ａに隣接して配置する。また、ＭＯＳトランジスタＭ（４）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタ２ａのゲート電圧とする。なお、ＰＡＤ（２）は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧（差動信号であればコモン電位）で決まるＡＣ電位となる。
【００３７】
また、ＭＯＳトランジスタＭ（４）およびＭＯＳトランジスタ２ａは、線形領域にバイアスされる必要がある。線形領域においては、ＭＯＳトランジスタ２ａのＯＮ抵抗Ｒｏｎは、前述の実施の形態１と同様、（６）式で与えられる。
【００３８】
このように、本実施の形態の終端抵抗値（ＲＡ＋Ｒｏｎ）は、ＭＯＳトランジスタＭ（４）と抵抗素子Ｒ（３）の総抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値（ＲＡ＋Ｒｏｎ＝Ｚ０）とリファレンス抵抗Ｒｒｅｆ（＝Ｚ０）を等しくすることができる。
【００３９】
以上、本実施の形態においては、前述の実施の形態１と同様の効果が得られるとともに、さらに、プルダウン抵抗により終端抵抗を実現できる。
【００４０】
実施の形態３．
実施の形態３では、プルアップ抵抗により終端抵抗を実現し、さらに、入力信号の振幅値（コモン電位）が変動する場合であっても、入力インピーダンスＺｉｎを一定に保つ。
【００４１】
図４は、本発明にかかるインピーダンス調整回路の実施の形態３の構成を示す図である。図４において、２１は第１のソースフォロア型アンプ部であり、２２は第２のソースフォロア型アンプ部であり、２３は差動コモン電位検出部であり、２４は差動回路部であり、２５はコモン側電流ミラー部であり、２６はＺ０検出部であり、２７はミラー回路部であり、２８は入力インピーダンス部である。なお、先に説明した実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００４２】
ここで、上記インピーダンス調整回路の動作について説明する。本実施の形態では、信号入力を差動とし、差動のコモン電位を検出することにより、入力インピーダンスのバイアス電圧を調整する。
【００４３】
第１のソースフォロア型アンプ部２１では、差動入力信号の電圧レベルを、後述する差動回路部２４の入力レンジにあうように、それぞれ電圧Ｖ（１），Ｖ（２）にシフトする。また、第２のソースフォロア型アンプ部２２では、昇圧回路部１２から受け取った基準電圧Ｖｃを、後述する差動回路部２４の入力レンジにあうように、電圧Ｖ（４）にシフトする。なお、差動入力信号がｔｙｐ条件の場合、「Ｖ（４）＝Ｖｃ」となるように、基準電圧Ｖｃの値を設定しておく。
【００４４】
差動コモン電位検出部２３では、差動入力信号の振幅レベルを検知するために、上記電圧Ｖ（１），Ｖ（２）からコモン電位Ｖ（３）を抽出する。ここでは、等しい抵抗値Ｒ（３）を有する２個の抵抗素子による分圧値を、コモン電位Ｖ（３）とする。
【００４５】
Ｚ０検出部２６では、伝送線路のインピーダンス値Ｚ０を検出するとともに、伝送線路のインピーダンス値に比例した外部抵抗素子（インピーダンス値Ｚ０を有する）を用いて、この回路の基準電流Ｉ（４）を生成する。具体的にいうと、ＭＯＳトランジスタＭ（７）のソース電圧は、オペアンプの負帰還の原理により基準電圧Ｖｃと等しくなる。したがって、ＭＯＳトランジスタＭ（５）に流れる基準電流Ｉ（４）は、（１１）式のように表すことができる。
Ｉ（４）＝（Ｖｃｃ−Ｖｃ）／Ｚ０                    …（１１）
【００４６】
差動回路部２４では、コモン電位Ｖ（３）と基準電圧Ｖｃ（Ｖ（４）に相当）との比較を行い、その差分に対応した電流値を抽出する。すなわち、コモン電位Ｖ（３）に対応する電流値Ｉ（２）と、基準電圧Ｖｃに対応する電流値Ｉ（３）と、を抽出する。具体的にいうと、ＭＯＳトランジスタＭ（５）とＭ（５）´のサイズを等しくすることで、「Ｉ（４）＝Ｉ（４）´」となるため、（１２）式が成立する。
Ｉ（４）´＝Ｉ（２）＋Ｉ（３）                      …（１２）
【００４７】
図５は、コモン電位Ｖ（３）と基準電位Ｖｃの関係を示す図である。ここでは、たとえば、
（Ｉ）「Ｖ（３）＝Ｖｃ」の場合に「Ｉ（２）＝Ｉ（３）」
（ＩＩ）「Ｖ（３）＞Ｖｃ」の場合に「Ｉ（２）＞Ｉ（３）」
（ＩＩＩ）「Ｖ（３）＜Ｖｃ」の場合に「Ｉ（２）＜Ｉ（３）」
がそれぞれ成立する。
【００４８】
なお、ここでは、コモン電位Ｖ（３）と基準電圧Ｖｃとの差電圧ΔＶｉｎと、電流値Ｉ（２）と電流値Ｉ（３）との差電流ΔＩｉｎと、の間で、（１３）式に示す関係が成立する。
ΔＶｉｎ  ∝  ΔＩｉｎ                              …（１３）
【００４９】
コモン側電流ミラー部２５では、ＭＯＳトランジスタＭ（３）とＭ（３）´のサイズを等しくすることで、ＭＯＳトランジスタＭ（３）´に、基準電圧Ｖｃに対応する電流値Ｉ（３）と同一の電流値Ｉ（３）´を流す。
【００５０】
ミラー回路部２７では、ＭＯＳトランジスタＭ（６）とＭ（６）´のサイズを等しくすることで、ＭＯＳトランジスタＭ（６）´に、基準電圧Ｖｃに対応する電流値Ｉ（３）および電流値Ｉ（３）´と同一の電流値Ｉ（３）´´を流し、コモン電位の変動を反映する。また、ＭＯＳトランジスタＭ（５）´´のサイズをＭ（５）の１／２とすることで、ＭＯＳトランジスタＭ（５）´´に、基準電流Ｉ（４）の２／１の電流値Ｉ（４）／２を流し、伝送線路のインピーダンス値の変動を反映する。
【００５１】
したがって、ミラー回路部２７においてＭＯＳトランジスタＭ（８）に流れる電流値Ｉ（５）は、（１４）式のように表すことができる。
Ｉ（５）＝Ｉ（３）´´＋Ｉ（４）／２                …（１４）
【００５２】
ここで、図５を用いて、ミラー回路部２７におけるコモン電位Ｖ（３）と基準電位Ｖｃの関係を示すと、たとえば、
（Ｉ）「Ｖ（３）＝Ｖｃ」の場合に「Ｉ（３）´´＝Ｉ（４）／２」
（ＩＩ）「Ｖ（３）＞Ｖｃ」の場合に「Ｉ（３）´´＜Ｉ（４）／２」
（ＩＩＩ）「Ｖ（３）＜Ｖｃ」の場合に「Ｉ（３）´´＞Ｉ（４）／２」
がそれぞれ成立する。
【００５３】
また、差動信号入力の振幅、すなわち、コモン電圧が変動すると、ＭＯＳトランジスタＭ（８）の電圧Ｖｄｓが変動する。ＭＯＳトランジスタＭ（８）を抵抗（抵抗値ｒｄｓを有するＯｎ抵抗）として使用する場合は、線形領域にバイアスすることが必要であるが、ＭＯＳは２次特性になるため、線形領域内であっても、抵抗値ｒｄｓは電圧Ｖｄｓの変動の影響を受けてしまう。そのため、ミラー回路部２７においては、常にＭＯＳトランジスタＭ（８）の抵抗値ｒｄｓが一定になるように、バイアス電圧Ｖ（８）を調整する必要がある。
【００５４】
具体的にいうと、ミラー回路部２７では、抵抗値Ｒ（４）を有する抵抗素子とＭＯＳトランジスタＭ（６）´の接点電圧が、オペアンプの負帰還の原理により基準電圧Ｖｃと等しくなることを利用して、バイアス電圧Ｖ（８）を調整する。たとえば、電源電圧Ｖｃｃと基準電圧Ｖｃとの間の抵抗ＲＡを「ＲＡ＝Ｒｏｎ＋Ｒ（４）」とした場合に、
（Ｉ）「Ｖ（３）＝Ｖｃ」の場合に「ＲＡ＝Ｚｉｎ」となるようにＶ（８）を決定する。
（ＩＩ）「Ｖ（３）＞Ｖｃ」の場合に「ＲＡ＞Ｚｉｎ」となるようにＶ（８）を上げる。
（ＩＩＩ）「Ｖ（３）＜Ｖｃ」の場合に「ＲＡ＜Ｚｉｎ」となるようにＶ（８）を下げる。
【００５５】
図６は、バイアス電圧Ｖ（８）の変動の様子を示す図である。図６では、ＭＯＳトランジスタＭ（８）の電圧Ｖｄｓが変動した分だけ、バイアス電圧Ｖ（８）の変動によりＭＯＳトランジスタＭ（８）のゲート電圧を変動させて、常に一定の抵抗値ｒｄｓになるようにしている。
【００５６】
入力インピーダンス部２８では、上記ＭＯＳトランジスタＭ（８）および抵抗値Ｒ（４）を有する抵抗素子の組み合わせと同一形状の構成を、ＰＡＤ（１）およびＰＡＤ（２）にそれぞれ配置する。また、各ＭＯＳトランジスタＭ（８）のゲート電圧を同一にする。
【００５７】
このように、本実施の形態では、先に説明した実施の形態１と同様の効果が得られるとともに、さらに、差動信号入力の振幅、すなわち、コモン電圧が変動した場合であっても、リファレンス抵抗Ｒｒｅｆにリンクして入力インピーダンスＺｉｎ（終端抵抗値）を一定に保つことができる。特に、差動信号を用いた伝送システムにおいて、正確に入力インピーダンスを調整できる。
【００５８】
実施の形態４．
図７は、本発明にかかるインピーダンス調整回路の概念を説明するための図である。実施の形態４では、ＭＯＳトランジスタ２で終端抵抗を実現する。
【００５９】
図８は、本発明にかかるインピーダンス調整回路の実施の形態４の構成を示す図である。図８において、１４ｂは第１のミラー回路部であり、１５ｂは第２のミラー回路部である。なお、先に説明した実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００６０】
ここで、上記インピーダンス調整回路の動作について説明する。なお、ここでは、先に説明した実施の形態１と異なる動作についてのみ説明する。第１のミラー回路部１４ｂでは、ＭＯＳトランジスタＭ（２）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタＭ（３）のゲート電圧とし、ＭＯＳトランジスタＭ（３）を飽和領域にバイアスすることで、ＭＯＳトランジスタＭ（３）に流れる電流Ｉ（３）と電流Ｉ（２）とを等しくする。
【００６１】
また、ＭＯＳトランジスタＭ（３）のドレイン電圧がオペアンプの負帰還の原理により基準電圧Ｖｃと等しくなり、さらに、電源電圧ＶｃｃとＭＯＳトランジスタＭ（３）のドレイン電圧との間の抵抗値、すなわち、ＭＯＳトランジスタＭ（４）のＯＮ抵抗の抵抗値がＲ（４）であるため、
0004676646.tif 000005
が成立する。
【００６２】
第２のミラー回路部１５ｂでは、上記ＭＯＳトランジスタＭ（４）と同一形状のＭＯＳトランジスタ２を、第１のミラー回路部１４ｂに隣接して配置する。また、ＭＯＳトランジスタＭ（４）のゲート電圧と同一の電圧値を、ＭＯＳトランジスタ２のゲート電圧とする。なお、ＰＡＤ（２）は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧（差動信号であればコモン電位）で決まるＡＣ電位となる。
【００６３】
このように、本実施の形態の終端抵抗値（Ｒｏｎ）は、ＭＯＳトランジスタＭ（４）のＯＮ抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値（Ｒｏｎ＝Ｚ０）とリファレンス抵抗Ｒｒｅｆ（＝Ｚ０）を等しくすることができる。
【００６４】
以上、本実施の形態においては、先に説明した実施の形態１と同様の効果が得られるとともに、さらに、入力インピーダンスを構成する抵抗がＭＯＳトランジスタのＯＮ抵抗のみであるため、半導体デバイスの実装面積を削減することができる。
【００６５】
実施の形態５．
実施の形態５では、伝送信号振幅の中心電圧がＶｒｅｆよりも低い場合を示す。なお、本実施の形態においては、説明の便宜上、実施の形態１の応用例として説明するが、この構成は、実施の形態２〜４においても適用可能である。
【００６６】
図９は、本発明にかかるインピーダンス調整回路の実施の形態５の構成を示す図である。図９において、３１は降圧回路部である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００６７】
ここで、上記インピーダンス調整回路の動作について説明する。なお、ここでは、先に説明した実施の形態１と異なる動作についてのみ説明する。昇圧回路部３１では、基準電圧生成部１１の出力電圧Ｖｒｅｆを用いて、基準電圧Ｖｃ（＜Ｖｒｅｆ）を生成する。具体的にいうと、基準電圧Ｖｃは式（１６）のように表すことができる。
Ｖｃ＝Ｖｒｅｆ／（Ｒ（１）＋Ｒ（２））×Ｒ（１）        ・・・（１６）
【００６８】
このように、基準電圧Ｖｃは、リファレンス電圧Ｖｒｅｆと抵抗値Ｒ（１）と抵抗値Ｒ（２）の比で求めることができる。また、半導体デバイスでは、内部に隣接配置された同一形状の素子がほぼ同じ特性を示すため、電圧Ｖｃは、（１）式からわかるように、電源電圧変動，温度変動，製造ばらつきの影響を受けずに、リファレンス電圧Ｖｒｅｆと同様、精度よく決定できる。
【００６９】
以上、本実施の形態においては、先に説明した実施の形態１と同様の効果が得られるとともに、さらに、送信される信号の振幅が小さい場合であっても、正確に入力インピーダンスを調整できる。
【００７０】
なお、上記実施の形態１〜５においては、基準電圧Ｖｃの電位を伝送信号振幅の中心電圧（差動信号であればコモン電位）に設定し、さらに、この中心電圧と基準電圧生成部の出力電圧に基づいて、昇圧回路部または降圧回路部のいずれかを用いる構成としたが、これに限らず、たとえば、外部から「Ｖｒｅｆ＝Ｖｃ」を満たす電圧を与えることとしてもよい。これにより、基準電圧発生回路部、および降圧回路部（または昇圧回路部）が不要となるため、回路規模を大幅に削減することができる。
【００７１】
【発明の効果】
以上、説明したとおり、本発明によれば、伝送線路のインピーダンス値に比例した抵抗値を有するリファレンス抵抗を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗と内部の終端抵抗とをマッチングする。また、抵抗素子の製造ばらつきを抑えるために、終端抵抗は、抵抗値を有する抵抗素子とＭＯＳトランジスタのＯＮ抵抗で構成することとした。すなわち、抵抗素子だけで終端抵抗を構成すると、抵抗値の製造ばらつきが大きいため、そのばらつきをＭＯＳトランジスタのＯＮ抵抗で吸収するように構成する。これにより、終端抵抗を受信側デバイスに内蔵した場合であっても、内部抵抗の製造ばらつきを吸収し、最適なインピーダンスマッチングを実現できる、という効果を奏する。
【００７２】
つぎの発明によれば、半導体デバイス内に終端抵抗を内蔵させる構成としたため、システム全体のコストダウンおよび基板実装面積の削減を実現できる、という効果を奏する。また、ＭＯＳトランジスタのＯＮ抵抗を用いて終端抵抗値のばらつきを吸収する構成としたため、システムのインピーダンスマッチングを、外部抵抗を使用した従来技術と比較して、同程度に保つことができる、という効果を奏する。また、伝送線路の特性インピーダンスに比例したリファレンス抵抗を１本だけ外付けする構成としたため、データバス上のすべての信号に対応する終端抵抗を、伝送線路の特性インピーダンスに等しくなるように、調整することができる、という効果を奏する。また、伝送線路の特性インピーダンスが異なるシステムであっても、半導体デバイスを再設計する必要がなく、リファレンス抵抗の値を変えるだけで対応できる、という効果を奏する。
【００７３】
つぎの発明によれば、さらに、プルダウン抵抗により終端抵抗を実現できる、という効果を奏する。
【００７４】
つぎの発明によれば、さらに、差動信号入力の振幅、すなわち、コモン電圧が変動した場合であっても、リファレンス抵抗にリンクして入力インピーダンス（終端抵抗値）を一定に保つことができる、という効果を奏する。特に、差動信号を用いた伝送システムにおいて、正確に入力インピーダンスを調整できる、という効果を奏する。
【００７５】
つぎの発明によれば、リファレンス電圧生成手段および昇圧／降圧手段が不要となるため、回路規模を大幅に削減することができる、という効果を奏する。
【００７６】
つぎの発明によれば、伝送線路のインピーダンス値に比例した抵抗値を有するリファレンス抵抗を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗と内部の終端抵抗とをマッチングする。また、抵抗素子の製造ばらつきを抑えるために、終端抵抗は、ＭＯＳトランジスタのＯＮ抵抗で構成することとした。これにより、終端抵抗を受信側デバイスに内蔵した場合であっても、最適なインピーダンスマッチングを実現できる、という効果を奏する。
【００７７】
つぎの発明によれば、さらに、入力インピーダンスを構成する抵抗がＭＯＳトランジスタのＯＮ抵抗のみであるため、半導体デバイスの実装面積を大幅に削減することができる、という効果を奏する。
【００７８】
つぎの発明によれば、リファレンス電圧生成手段および昇圧／降圧手段が不要となるため、回路規模を大幅に削減することができる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明にかかるインピーダンス調整回路の概念を説明するための図である。
【図２】  本発明にかかるインピーダンス調整回路の実施の形態１の構成を示す図である。
【図３】  本発明にかかるインピーダンス調整回路の実施の形態２の構成を示す図である。
【図４】  本発明にかかるインピーダンス調整回路の実施の形態３の構成を示す図である。
【図５】  コモン電位Ｖ（３）と基準電位Ｖｃの関係を示す図である。
【図６】  バイアス電圧Ｖ（８）の変動の様子を示す図である。
【図７】  本発明にかかるインピーダンス調整回路の概念を説明するための図である。
【図８】  本発明にかかるインピーダンス調整回路の実施の形態４の構成を示す図である。
【図９】  本発明にかかるインピーダンス調整回路の実施の形態５の構成を示す図である。
【図１０】  従来のデータ伝送システムの構成を示す図である。
【図１１】  反射を抑制した従来のデータ伝送システムの構成を示す図である。
【符号の説明】
１  リファレンス抵抗、２  ＭＯＳトランジスタ、３  抵抗素子、１１  基準電圧生成部、１２  昇圧回路部、１３，１３ａ  外部抵抗接続部、１４，１４ａ，１４ｂ  第１のミラー回路部、１５，１５ａ，１５ｂ  第２のミラー回路部、２１  第１のソースフォロア型アンプ部、２２  第２のソースフォロア型アンプ部、２３  差動コモン電位検出部、２４  差動回路部、２５  コモン側電流ミラー部、２６  Ｚ０検出部、２７  ミラー回路部、２８  入力インピーダンス部、３１  降圧回路部。
【図１】
0004676646.tif 000006
【図２】
0004676646.tif 000007
【図３】
0004676646.tif 000008
【図４】
0004676646.tif 000009
【図５】
0004676646.tif 000010
【図６】
0004676646.tif 000011
【図７】
0004676646.tif 000012
【図８】
0004676646.tif 000013
【図９】
0004676646.tif 000014
【図１０】
0004676646.tif 000015
【図１１】
0004676646.tif 000016