(57)【特許請求の範囲】
【請求項１】
半導体基板が提供される段階と、
前記半導体基板上に、第１間隔及び前記第１間隔よりも狭い第２間隔でそれぞれ配列された複数のゲートラインを形成する段階と、
前記第１間隔を持つゲートライン相互間の前記半導体基板上には第１接合領域を形成し、前記第２間隔を持つゲートライン相互間の前記半導体基板上には第２接合領域を形成する段階と、
前記第１接合領域の一部は露出され、前記第２接合領域は露出されないように前記ゲートラインの側壁に絶縁膜スペーサを形成する段階と、
前記第１接合領域の露出幅を増加させるために、前記絶縁膜スペーサをエッチングする段階と、
前記ゲートラインを含んだ全体構造上に層間絶縁膜を形成する段階と、
を含む半導体素子の製造方法。
【請求項２】
前記絶縁膜スペーサがシリコン酸化膜で形成される請求項１記載の半導体素子の製造方法。
【請求項３】
前記エッチング工程がウェットエッチング工程で行われる請求項１記載の半導体素子の製造方法。
【請求項４】
前記ウェットエッチング工程の際に、希釈されたフッ酸溶液又はＢＯＥが使用される請求項３記載の半導体素子の製造方法。
【請求項５】
前記エッチング工程の進行時間は、前記絶縁膜スペーサのエッチング率を考慮して前記絶縁膜スペーサの厚さが目標の厚さとなるように調節する請求項１記載の半導体素子の製造方法。
【請求項６】
前記エッチング工程は、前記絶縁膜スペーサとしての機能を発揮しながら前記接合領域の露出幅が最大となれるように、前記絶縁膜スペーサをエッチングする請求項１記載の半導体素子の製造方法。
【請求項７】
前記エッチング工程は、前記接合領域の露出幅が１０ｎｍ〜１０００ｎｍ増加するように、前記絶縁膜スペーサをエッチングする請求項１記載の半導体素子の製造方法。
【請求項８】
前記層間絶縁膜を形成する前に、前記ゲートラインを含んだ全体構造上にボーダレスコンタクトを形成するための窒化膜を形成する段階をさらに含む請求項１記載の半導体素子の製造方法。
【請求項９】
前記層間絶縁膜がＢＰＳＧで形成される請求項１記載の半導体素子の製造方法。
【請求項１０】
前記ＢＰＳＧに含まれたボロンとリンの割合がそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下である請求項９記載の半導体素子の製造方法。
【請求項１１】
前記層間絶縁膜を形成した後に、前記層間絶縁膜の流動性を増加させるために急速熱処理を行う段階をさらに含む請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、絶縁膜の埋め込み特性を向上させることが可能な半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度を高めるためにデザインルールが減少するにつれて、ゲートチャネル長さ（Gate channel length）が減少しゲート間隔（Gate Pitch）も減少する。ゲート間隔が狭くなると、ゲート間の空間のアスペクト比（Aspect ratio）が増加する。
【０００３】
このようにゲート間の空間のアスペクト比が高くなると、層間絶縁膜を形成するための絶縁膜蒸着時にゲート間への埋め込み特性が低下するという問題点が生ずる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明は、半導体基板上に形成されたゲートラインの側壁に絶縁膜スペーサを目標の厚さより厚く形成した後、ウェットエッチング工程で絶縁膜スペーサの厚さを調節してゲートライン間の空間のアスペクト比を低めながら接合領域の露出幅を調節することにより、ゲートライン間の区間で絶縁膜の埋め込み特性を向上させ、接合領域の開放幅を自由に調節して工程の信頼性及び素子の電気的特性を向上させることが可能な半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明に係る半導体素子の製造方法は、半導体基板が提供される段階と、前記半導体基板上に、第１間隔及び前記第１間隔よりも狭い第２間隔でそれぞれ配列された複数のゲートラインを形成する段階と、前記第１間隔を持つゲートライン相互間の前記半導体基板上には第１接合領域を形成し、前記第２間隔を持つゲートライン相互間の前記半導体基板上には第２接合領域を形成する段階と、前記第１接合領域の一部は露出され、前記第２接合領域は露出されないように前記ゲートラインの側壁に絶縁膜スペーサを形成する段階と、前記第１接合領域の露出幅を増加させるために、前記絶縁膜スペーサをエッチングする段階と、前記ゲートラインを含んだ全体構造上に層間絶縁膜を形成する段階とを含むことを特徴とする。
【０００６】
前記において、絶縁膜スペーサはシリコン酸化膜で形成される。
【０００７】
エッチング工程は、ウェットエッチング工程で行われることが好ましく、ウェットエッチング工程の際には、希釈されたフッ酸領域又はＢＯＥ（Buffered Oxide Etchant）が使用できる。
【０００８】
エッチング工程の進行時間は、絶縁膜スペーサのエッチング率を考慮して絶縁膜スペーサの厚さが目標の厚さとなるように調節することが好ましく、エッチング工程は、絶縁膜スペーサとしての機能を発揮しながら接合領域の露出幅が最大となれるように、絶縁膜スペーサをエッチングする。この際、エッチング工程は、接合領域の露出幅が１０ｎｍ〜１０００ｎｍ増加するように、絶縁膜スペーサをエッチングすることができる。
【０００９】
層間絶縁膜を形成する前に、ゲートラインを含んだ全体構造上にボーダレスコンタクト（Borderless contact）を形成するための窒化膜を形成する段階をさらに含むことができる。
【００１０】
層間絶縁膜はＢＰＳＧ（Boron Phosphorous Silicate Glass）で形成することが好ましく、ＢＰＳＧに含まれたボロンとリンの割合をそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下にすることが一般的である。
【００１１】
層間絶縁膜を形成した後に、層間絶縁膜の流動性を増加させるために急速熱処理を行う段階をさらに含むことができる。
【発明の効果】
【００１２】
本発明は、半導体基板上に形成されたゲートラインの側壁に絶縁膜スペーサを目標の厚さより厚く形成した後、ウェットエッチング工程で絶縁膜スペーサの厚さを調節してゲートライン間の空間のアスペクト比を低めながら接合領域の露出幅を調節することにより、ゲートライン間の空間で絶縁膜の埋め込め特性を向上させ、接合領域の開放幅を自由に調節して工程の信頼性及び素子の電気的特性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１４】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
【００１５】
図１及び図２は本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図、図３は絶縁膜スペーサをエッチングしていない状態の断面ＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真、図４は絶縁膜スペーサを所定の厚さだけエッチングした状態の断面ＳＥＭ写真、図５及び図６は絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
【００１６】
図１（ａ）及び図３を参照すると、半導体基板１０１上に所定のパターンでゲートライン１０２を形成する。ゲートライン１０２は、ゲート酸化膜１０２ａ、ポリシリコン層１０２ｂ、シリサイド層１０２ｃ及びハードマスク１０２ｄが積層された構造で形成することができる。
【００１７】
次に、半導体基板１０１の所定の領域に接合領域１０３を形成する。接合領域１０３はイオン注入工程で形成することができ、トランジスタ又はメモリセルのソース／ドレインの役割を果たす。
【００１８】
その後、ゲートライン１０２の側壁に絶縁膜スペーサ１０４を形成する。この際、絶縁膜スペーサ１０４はシリコン酸化膜で形成し、後続の工程でエッチングされることを考慮して目標の厚さより厚く形成する。
【００１９】
このようにゲートライン１０２の幅ＧＷは一定であるが、絶縁膜スペーサ１０４の厚さＳＷが厚いため、接合領域１０３の露出幅ＪＷは相対的に狭くなる。
【００２０】
図１（ｂ）及び図４を参照すると、絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるように、エッチング工程で絶縁膜スペーサ１０４を所定の厚さだけエッチングする。
【００２１】
エッチング工程はウェットエッチング工程で行うことが好ましく、エッチング溶液として、希釈されたフッ酸溶液を使用することが好ましい。この際、希釈されたフッ酸溶液はフッ酸溶液とＤＩウォータ（Deionized Water）を混合して１０倍〜１００倍程度薄く希釈した溶液を使用する。一方、エッチング溶液としてＢＯＥ（Buffered Oxide Etchant）を使用することもできる。また、絶縁膜スペーサ１０４のエッチング率を考慮して、絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるようにエッチング工程時間（進行時間）を調節することが好ましい。例えば、ゲートライン１０２の幅ＧＷは一定であるため、絶縁膜スペーサ１０４の厚さＳＷが減少すると、接合領域１０３の露出幅ＪＷは増加する。したがって、絶縁膜スペーサ１０４としての機能を発揮しながら接合領域１０３の露出幅ＪＷが最大となるように絶縁膜スペーサ１０４の目標厚さを設定し、これにより絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるようにエッチング工程時間を調節する。この際、接合領域１０３の露出幅ＪＷが１０ｎｍ〜１０００ｎｍ程度増加するように絶縁膜スペーサ１０４のエッチング量を調節することができる。このため、ゲートライン１０２間の空間のアスペクト比が減少する。
【００２２】
図１（ｃ）を参照すると、ボーダレスコンタクトを形成するために、ゲートライン１０２を含んだ全体構造上に窒化膜１０５を形成する。
【００２３】
図２を参照すると、ゲートライン１０２を含んだ全体構造上に層間絶縁膜１０６を形成する。層間絶縁膜１０６はゲートライン１０２間の空間のアスペクト比が減少した状態で形成されるため、ゲートライン１０２の間でボイドが発生することを防止することができる。
【００２４】
前記において、層間絶縁膜１０６は、高密度プラズマ酸化物（High Density Plasma Oxide）又はＢＰＳＧ（Boron Phosphorous Silicate Glass）で形成することができ、流動性の良いＢＰＳＧで形成することが好ましい。この際、ＢＰＳＧはボロンＢとリンＰの割合をそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下に調節することが好ましい。これは、ボロンの割合があまり増加すると、蒸着時にパーティクル（Particle）又は欠陥（Defect）の増加を誘発し、リンの割合が増加すると、コンタクト形成後伝導物質の埋め込み時に侵食（Corrosion）の可能性があるためである。
【００２５】
層間絶縁膜１０６を形成した後には、流動性を増加させ且つ埋め込み特性をよりさらに向上させるために、急速熱処理工程を行うことができる。
【００２６】
これにより、ゲートライン１０２の間にボイドが発生することを防止するとともに層間絶縁膜１０６を形成することができる。
【００２７】
図５及び図６は絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
【００２８】
図５を参照すると、絶縁膜スペーサ１０４をエッチングしないためゲートライン１０２間の空間を充分確保していない状態で層間絶縁膜１０６を形成する場合には、ゲートライン１０２間の空間にボイド１０６ａが発生することが分かる。
【００２９】
図６を参照すると、本発明のように絶縁膜スペーサ１０４を所定の厚さだけエッチングしてゲートライン１０２間の空間を広めた状態で層間絶縁膜１０６を形成する場合には、ゲートライン１０２間の空間に絶縁物質が良好に埋め込まれてボイドが発生しないことが分かる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図３】絶縁膜スペーサをエッチングしていない状態の断面ＳＥＭ写真である。
【図４】絶縁膜スペーサを所定の厚さだけエッチングした状態の断面ＳＥＭ写真である。
【図５】絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
【図６】絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
【符号の説明】
【００３１】
１０１    半導体基板
１０２    ゲートライン
１０２ａ    ゲート酸化膜
１０２ｂ    ポリシリコン層
１０２ｃ    シリサイド層
１０２ｄ    ハードマスク
１０３    接合領域
１０４    絶縁膜スペーサ
１０５    窒化膜
１０６    層間絶縁膜
１０６ａ    ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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