(57)【特許請求の範囲】
【請求項１】
電力用半導体スイッチング素子と、このスイッチング素子の駆動手段と、前記スイッチング素子または駆動手段の致命的異常及びその前段階の前兆的異常を検出する異常検出手段と、この異常検出手段による異常検出時に前記スイッチング素子の保護動作を行う保護手段と、前記異常検出手段による異常検出信号に基づく信号を外部に出力する異常出力手段と、を備えたインテリジェントパワーモジュールにおいて、
前記異常出力手段は、
前記異常検出手段により致命的異常が検出された場合にアラーム信号を出力する出力端子と、外部から入力された異常要因出力要求信号に同期して致命的異常及び前兆的異常を含む異常要因を示す異常要因識別信号を出力する出力端子と、
を有することを特徴とするインテリジェントパワーモジュール。
【請求項２】
請求項１に記載したインテリジェントパワーモジュールにおいて、
前記異常要因識別信号をシリアル信号として出力することを特徴とするインテリジェントパワーモジュール。
【請求項３】
請求項１または２に記載したインテリジェントパワーモジュールにおいて、前記アラーム信号を出力する出力端子と前記異常要因識別信号を出力する出力端子とが同一の端子であることを特徴とするインテリジェントパワーモジュール。
【請求項４】
請求項１，２または３に記載したインテリジェントパワーモジュールにおいて、
前記異常要因出力要求信号は一定時間の伝送準備信号を有し、この伝送準備信号により前記異常出力手段内のパラレルイン／シリアルアウトシフトレジスタに格納された異常要因識別信号を更新し、前記伝送準備信号に続く読み出しクロックにより前記シフトレジスタから異常要因識別信号を出力させることを特徴とするインテリジェントパワーモジュール。
【請求項５】
請求項１〜４のいずれか１項に記載したインテリジェントパワーモジュールにおいて、
前記致命的異常が発生した場合には前記異常要因出力要求信号の有無に関わらず前記異常出力手段からアラーム信号を出力し、前記前兆的異常が発生した場合には前記異常要因出力要求信号に同期させて前記異常出力手段から異常要因識別信号を時間的に分離して出力することを特徴とするインテリジェントパワーモジュール。
【請求項６】
請求項１〜５のいずれか１項に記載したインテリジェントパワーモジュールにおいて、
前記致命的異常が発生した場合には前記半導体スイッチング素子を自己遮断することを特徴とするインテリジェントパワーモジュール。
【請求項７】
請求項１〜６のいずれか１項に記載したインテリジェントパワーモジュールにおいて、
前記半導体スイッチング素子が単相ブリッジ構成されていることを特徴とするインテリジェントパワーモジュール。
【請求項８】
請求項１〜６のいずれか１項に記載したインテリジェントパワーモジュールにおいて、
前記半導体スイッチング素子が３相ブリッジ構成されていることを特徴とするインテリジェントパワーモジュール。
【請求項９】
請求項７または８に記載したインテリジェントパワーモジュールにおいて、
ブリッジ構成された上アームの半導体スイッチング素子に対応する前記異常検出手段からの異常検出信号を高耐圧レベルシフタを介して下アーム側に伝送することを特徴とするインテリジェントパワーモジュール。
【請求項１０】
請求項９に記載したインテリジェントパワーモジュールにおいて、
前記高耐圧レベルシフタが複数の異常検出信号をパラレル伝送することを特徴とするインテリジェントパワーモジュール。
【請求項１１】
請求項９に記載したインテリジェントパワーモジュールにおいて、
前記複数の異常検出信号をコード化して前記高耐圧レベルシフタによりパラレル伝送することを特徴とするインテリジェントパワーモジュール。
【請求項１２】
請求項９に記載したインテリジェントパワーモジュールにおいて、
前記複数の異常検出信号をシリアル信号に変換して高耐圧レベルシフタにシリアル伝送することを特徴とするインテリジェントパワーモジュール。
【請求項１３】
電力用半導体スイッチング素子と、このスイッチング素子の駆動手段と、前記スイッチング素子または駆動手段の致命的異常及びその前段階の前兆的異常を検出する異常検出手段と、この異常検出手段による異常検出時に前記スイッチング素子の保護動作を行う保護手段と、前記異常検出手段による異常検出信号に基づく信号を外部に出力する異常出力手段と、を備えたインテリジェントパワーモジュールにおいて、
前記異常出力手段は、前記異常検出手段により致命的異常が検出された場合にアラーム信号を出力する出力端子と、前記異常検出手段により前兆的異常が検出された場合にウォーニング信号を出力する別個の出力端子と、を備え、これらの各出力端子から出力されるアラーム信号及びウォーニング信号の論理の組み合わせによって異常要因を識別することを特徴とするインテリジェントパワーモジュール。
【請求項１４】
請求項１３に記載したインテリジェントパワーモジュールにおいて、
前記半導体スイッチング素子がブリッジ構成されており、上アームの半導体スイッチング素子に対応する前記異常検出手段からの致命的異常を示す異常検出信号と下アームの半導体スイッチング素子に対応する前記異常検出手段からの致命的異常を示す異常検出信号との論理和をとって前記アラーム信号を生成し、上アームの半導体スイッチング素子に対応する前記異常検出手段からの前兆的異常を示す異常検出信号と下アームの半導体スイッチング素子に対応する前記異常検出手段からの前兆的異常を示す異常検出信号との論理和をとって前記ウォーニング信号を生成することを特徴とするインテリジェントパワーモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＷＭインバータ、無停電電源などの電力変換装置に使用されるパワーモジュールであって、電力用半導体スイッチング素子とその駆動回路、保護回路を内蔵したインテリジェントパワーモジュール（Intelligent Power Module：以下、必要に応じてＩＰＭという）に関する。
【０００２】
【従来の技術】
図６は、従来のＩＰＭのブロック構成図である。なお、ＩＰＭは通常３相であるが、説明の便宜上、単相の場合を示している。
図６において、１１〜１４は例えばＰＷＭインバータを構成するブリッジ接続された半導体スイッチング素子としてのＩＧＢＴ、２１〜２４はこれらのＩＧＢＴ１１〜１４に逆並列接続されたフリーホイーリングダイオード（ＦＷＤ）、３１〜３４はＩＧＢＴ１１〜１４の駆動回路、６１〜６４はＩＧＢＴ駆動回路３１〜３４を制御する制御回路、４１１，４２１，４３１，４４１は上下アーム短絡や地絡時にＩＧＢＴ１１〜１４を流れる過電流を検出するための過電流検出回路、４１２，４２２，４３２，４４２はＩＧＢＴ１１〜１４の過熱検出回路、４１３，４２３，４３３，４４３はＩＧＢＴ１１〜１４を駆動するために必要な制御電源電圧の低下を検出する駆動電圧低下検出回路、５１〜５４は各検出回路からの異常検出信号が入力され、制御回路６１〜６４を経由して駆動回路３１〜３４に遮断信号を送出すると共に、外部にアラーム信号を出力するための異常検出ロジックである。また、インバータ主回路において、Ｐ，Ｎは直流入力端子、Ｕ，Ｖは交流出力端子を示す。
【０００３】
図６において、制御回路６１〜６４は、図示されていない光絶縁を行うフォトカプラ等の絶縁形信号伝送素子からの信号（制御入力）に基づき、ＩＧＢＴ駆動回路３１〜３４を介してＩＧＢＴ１１〜１４のオン、オフを制御する。
また、前述のように異常検出ロジック５１〜５４は、各検出回路からの各種異常検出信号の少なくとも一つを検出すると、致命的な異常（重故障）と判断してそれぞれＩＧＢＴ駆動回路３１〜３４を介しＩＧＢＴ１１〜１４を遮断する。ここで、一つの異常検出ロジックの出力信号によってすべてのＩＧＢＴ１１〜１４を遮断することもできる。
そして、異常検出ロジック５１〜５４は、異常が発生したことを外部に伝えるために、制御回路６１〜６４を介してアラーム信号をアラーム信号出力端子１３０から出力する。ここで、アラーム信号は安全上、フォトカプラ等により絶縁して外部に出力される。
【０００４】
なお、図６の例では、下アームの異常検出ロジック５１，５３のみからワイヤードオアによりアラーム信号が出力されるが、上アームの異常検出ロジック５２，５４からの異常検出信号もそれぞれ絶縁したうえでアラーム信号として出力させることが可能である。
【０００５】
また、他の従来技術として、特許第２８８６４９５号公報に記載されたＭＯＳゲートドライバ回路が知られている。この従来技術は、過電流検知、遮断及び報知出力を有する高電圧側スイッチング回路のためのＭＯＳゲートドライバ回路に関するものである。
【０００６】
【発明が解決しようとする課題】
図６に示した従来技術ではアラーム信号が１種類であるため、３相の場合には６個のＩＧＢＴまたはフリーホイーリングダイオードのうちどの相の素子でどのような異常が発生したのか、外部からは判断できない。異常発生の箇所（相や素子など）とその異常要因とを識別できればその要因を取り除くことが容易になるため、近年では異常発生箇所及び異常要因を信号としてＩＰＭの外部に出力することが要求されてきている。
【０００７】
また、致命的異常になる前の前兆的な異常現象を検出できればトリップレス運転（素子遮断を伴わない運転）を行うことが可能になり、このためにも異常要因を識別できることが要求されている。トリップレス運転は、例えばＩＧＢＴの過熱の場合には、ＩＧＢＴの温度が致命的になる前段階の前兆的異常として若干低いしきい値温度を超えた場合にウォーニング（警告）信号を出力させるようにし、このウォーニング信号が出力された場合には、素子を流れる電流の最大値を低く抑える、キャリア周波数を低減させるなどの制御を行うことにより実現される。これにより、そのまま放置すれば致命的異常に至るような温度上昇を抑制し、ＩＧＢＴを過熱から保護することができる。
【０００８】
しかしながら、異常要因を詳細に知るために各相の各種異常検出信号のそれぞれをアラーム出力させて異常要因を識別させるようにすると、アラーム信号の出力端子数が増加すると共に、安全面から使用される絶縁用のフォトカプラが多数必要になり、コストが増加する。
また、異常要因に応じて多種類のアラーム信号を出力可能なＩＰＭを、アラーム信号が１種類である従来のＩＰＭに対して互換性を持たせるためには、システムの構成を変更しなければならないという問題がある。
【０００９】
更に、特許第２８８６４９５号公報に記載されたＭＯＳゲートドライバ回路においては、もっぱら素子を流れる過電流の検出及びそのアラーム出力を目的としており、その他の異常要因や前兆的異常については考慮されていない。
【００１０】
そこで本発明は、異常要因の識別を必要としない従来のシステムに対しても互換性を持たせると共に、致命的異常や前兆的異常の各種異常要因を識別する要求が外部からあればこれに対応して各種異常要因を出力可能としたＩＰＭを提供することを目的とする。
また、本発明は、致命的異常が発生した場合のアラーム信号と前兆的異常が発生した場合のウォーニング信号とをそれぞれ別個の出力端子または同一の出力端子から出力させ、これらの出力信号の論理の組み合わせによって異常要因を識別可能としたＩＰＭを提供することを目的とする。
【００１１】
上記課題を解決するため、請求項１記載の発明は、電力用半導体スイッチング素子と、このスイッチング素子の駆動手段と、前記スイッチング素子または駆動手段の致命的異常及びその前段階の前兆的異常を検出する異常検出手段（後述の各実施形態における駆動電圧低下検出回路、駆動電圧低下ウォーニング回路、素子の過熱検出回路、過熱ウォーニング回路、過電流検出回路など）と、この異常検出手段による異常検出時に前記スイッチング素子の保護動作を行う保護手段（素子を遮断するための異常検出ロジックや素子駆動回路など）と、前記異常検出手段による異常検出信号に基づく信号を外部に出力する異常出力手段（伝送回路など）と、を備えたインテリジェントパワーモジュールにおいて、前記異常出力手段は、前記異常検出手段により致命的異常が検出された場合にアラーム信号を出力する出力端子と、外部から入力された読み出しクロックとしての異常要因出力要求信号に同期して致命的異常及び前兆的異常を含む異常要因を示す異常要因識別信号を出力する出力端子と、を有している。
【００１２】
請求項２に記載した発明は、請求項１に記載したインテリジェントパワーモジュールにおいて、前記異常要因識別信号をシリアル信号として出力するものである。
【００１３】
請求項３に記載した発明は、請求項１または２に記載したインテリジェントパワーモジュールにおいて、前記アラーム信号を出力する出力端子と前記異常要因識別信号を出力する出力端子とが同一の端子であることを特徴とする。これにより、アラーム信号に続けて異常要因識別信号をシリアル信号として出力させることができる。
【００１４】
請求項４に記載した発明は、請求項１，２または３に記載したインテリジェントパワーモジュールにおいて、前記異常要因出力要求信号は一定時間の伝送準備信号を有し、この伝送準備信号により前記異常出力手段内のパラレルイン／シリアルアウトシフトレジスタに格納された異常要因識別信号を更新し、前記伝送準備信号に続く読み出しクロックにより前記シフトレジスタから異常要因識別信号を出力させるものである。上記伝送準備信号によって伝送回路等の内部のパラレルイン／シリアルアウトシフトレジスタのデータ（異常要因識別信号）が更新され、その後の読み出しクロックによって異常要因識別信号がシリアル信号として順次出力される。
【００１５】
請求項５に記載した発明は、請求項１〜４のいずれか１項に記載したインテリジェントパワーモジュールにおいて、前記致命的異常が発生した場合には前記異常要因出力要求信号の有無に関わらず前記異常出力手段からアラーム信号を出力し、前記前兆的異常が発生した場合には前記異常要因出力要求信号に同期させて前記異常出力手段から異常要因識別信号を時間的に分離して出力するものである。すなわち、致命的異常によるアラーム信号は異常要因出力要求信号が入力されない場合にも出力され、前兆的異常が発生した場合には異常要因出力要求信号が入力されて初めて異常要因識別信号が出力される。
【００１６】
請求項６に記載した発明は、請求項１〜５のいずれか１項に記載したインテリジェントパワーモジュールにおいて、前記致命的異常が発生した場合には前記半導体スイッチング素子を自己遮断するものである。
【００１７】
請求項７に記載した発明は、請求項１〜６のいずれか１項に記載したインテリジェントパワーモジュールにおいて、前記半導体スイッチング素子が単相ブリッジ構成されていることを特徴とする。
【００１８】
請求項８に記載した発明は、請求項１〜６のいずれか１項に記載したインテリジェントパワーモジュールにおいて、前記半導体スイッチング素子が３相ブリッジ構成されていることを特徴とする。
【００１９】
請求項９に記載した発明は、請求項７または８に記載したインテリジェントパワーモジュールにおいて、ブリッジ構成された上アームの半導体スイッチング素子に対応する前記異常検出手段からの異常検出信号を高耐圧レベルシフタを介して下アーム側に伝送するものである。こうして下アーム側に伝送された異常検出信号は、下アーム側の異常検出信号と共に異常出力手段に送られたり、下アーム側の半導体スイッチング素子も同時に遮断するために用いられる。
【００２０】
請求項１０に記載した発明は、請求項９に記載したインテリジェントパワーモジュールにおいて、前記高耐圧レベルシフタが複数の異常検出信号をパラレル伝送するものである。
【００２１】
請求項１１に記載した発明は、請求項９に記載したインテリジェントパワーモジュールにおいて、前記複数の異常検出信号をコード化して前記高耐圧レベルシフタによりパラレル伝送するものである。
【００２２】
請求項１２に記載した発明は、請求項９に記載したインテリジェントパワーモジュールにおいて、前記複数の異常検出信号をシリアル信号に変換して高耐圧レベルシフタにシリアル伝送するものである。
【００２３】
請求項１３に記載した発明は、電力用半導体スイッチング素子と、このスイッチング素子の駆動手段と、前記スイッチング素子または駆動手段の致命的異常及びその前段階の前兆的異常を検出する異常検出手段と、この異常検出手段による異常検出時に前記スイッチング素子の保護動作を行う保護手段と、前記異常検出手段による異常検出信号に基づく信号を外部に出力する異常出力手段と、を備えたインテリジェントパワーモジュールにおいて、前記異常出力手段は、前記異常検出手段により致命的異常が検出された場合にアラーム信号を出力する出力端子と、前記異常検出手段により前兆的異常が検出された場合にウォーニング信号を出力する別個の出力端子と、を備え、これらの各出力端子から出力されるアラーム信号及びウォーニング信号の論理の組み合わせによって異常要因を識別するものである。
【００２４】
請求項１４に記載した発明は、請求項１３に記載したインテリジェントパワーモジュールにおいて、前記半導体スイッチング素子がブリッジ構成されており、上アームの半導体スイッチング素子に対応する前記異常検出手段からの致命的異常を示す異常検出信号と下アームの半導体スイッチング素子に対応する前記異常検出手段からの致命的異常を示す異常検出信号との論理和をとって前記アラーム信号を生成し、上アームの半導体スイッチング素子に対応する前記異常検出手段からの前兆的異常を示す異常検出信号と下アームの半導体スイッチング素子に対応する前記異常検出手段からの前兆的異常を示す異常検出信号との論理和をとって前記ウォーニング信号を生成するものである。これらのアラーム信号及びウォーニング信号の論理の組み合わせにより、駆動電源電圧低下や素子過熱などの異常要因を識別する。
【００２６】
【発明の実施形態】
以下、図に沿って本発明の実施形態を説明する。先ず、図１は本発明の第１実施形態を示す回路ブロック構成図であり、図６と同一の構成要素には同一の参照符号を付してある。また、図１以下の実施形態において、各ブロック間の信号伝送路を太線の矢印で表した部分は信号がパラレル伝送されることを示す。
【００２７】
この実施形態では、各相にそれぞれ単一の制御回路（下アーム制御回路）９１，９２が設けられている。これらの制御回路９１，９２から高耐圧ＩＣなどからなる高耐圧レベルシフタ７１，７２を介してＩＧＢＴ駆動回路３２，３４に制御信号が入力され、上アームのＩＧＢＴ１２，１４がオン、オフ制御される。下アームのＩＧＢＴ１１，１３は、制御回路９１，９２から直接、ＩＧＢＴ駆動回路３１，３３に制御信号が入力されてオン、オフ制御される。
【００２８】
上記構成により、上アームのＩＧＢＴ１２，１４には下アームのＩＧＢＴ１１，１３を基準とする制御信号（レベルシフト信号）が伝送されてＩＧＢＴ１２，１４のオン、オフを制御する。通常、この制御信号は、レベルシフタ７１，７２における損失を低減するために短いオンパルス及びオフパルスとして伝送され、レベルシフタ７１，７２内のＳＲ（セット・リセット）フリップフロップにより状態信号に再変換されてＩＧＢＴ駆動回路３２，３４に送られる。
【００２９】
また、本実施形態では、各ＩＧＢＴ１１〜１４に対応する検出回路として、図６に示した各種検出回路の他に、フリーホイーリングダイオード（ＦＷＤ）過熱検出回路４１４，４２４，４３４，４４４と、駆動電圧低下ウォーニング回路４１５，４２５，４３５，４４５と、ＩＧＢＴ過熱ウォーニング回路４１６，４２６，４３６，４４６とを備えている。ここで、駆動電圧低下ウォーニング回路４１５，４２５，４３５，４４５及びＩＧＢＴ過熱ウォーニング回路４１６，４２６，４３６，４４６は、駆動電圧低下やＩＧＢＴ温度が致命的異常と判断されるよりも低いしきい値（駆動電圧低下では高いしきい値）に達したときに前兆的異常と判断してウォーニング信号を出力するものである。
【００３０】
なお、この実施形態では、過電流検出回路４１１，４２１，４３１，４４１、過熱検出回路４１２，４２２，４３２，４４２、駆動電圧低下検出回路４１３，４２３，４３３，４４３、ＦＷＤ過熱検出回路４１４，４２４，４３４，４４４の出力信号をアラーム信号と呼び、駆動電圧低下ウォーニング回路４１５，４２５，４３５，４４５及びＩＧＢＴ過熱ウォーニング回路４１６，４２６，４３６，４４６の出力信号をウォーニング信号と呼ぶ。また、アラーム信号及びウォーニング信号の両者をまとめて異常検出信号と呼ぶことにする。
【００３１】
上アームの異常検出ロジック５２，５４の出力側には高耐圧ＩＣなどからなる高耐圧レベルシフタ８１，８２が設けられ、これらの出力信号は制御回路９１，９２に入力されている。これらのレベルシフタ８１，８２は、上アーム側（直流の高電位側）の異常検出信号のレベルを下アーム側（直流の低電位側）のレベルに変換するためのものである。
【００３２】
異常検出ロジック５１〜５４は、上アーム、下アーム何れの場合も、致命的異常が発生して少なくとも一つのアラーム信号が入力された場合にのみ駆動回路３１〜３４を介してＩＧＢＴ１１〜１４を一定期間遮断し、ウォーニング信号が入力された場合にはＩＧＢＴ１１〜１４を遮断しない。
すなわち、上アームの異常検出ロジック５２，５４にアラーム信号が入力された場合には、ＩＧＢＴ駆動回路３２，３４によりＩＧＢＴ１２，１４が一定期間遮断される。また、異常検出ロジック５２，５４に異常検出信号（アラーム信号またはウォーニング信号）が入力された場合には、これらの異常検出信号がレベルシフタ８１，８２を介して制御回路９１，９２に伝送され、ラッチされる。制御回路９１，９２では、アラーム信号がラッチされるとレベルシフタ７１，７２に向けて上アームのＩＧＢＴ１２，１４に対するオフ信号を出力すると共に、それ以後、上アームが再度オンすることを禁止する。
【００３３】
下アームについても、致命的な異常によりアラーム信号が異常検出ロジック５１，５３に入力された場合に、ＩＧＢＴ駆動回路３１，３３によりＩＧＢＴ１１，１３が一定期間遮断される。また、異常検出ロジック５１，５３に異常検出信号（アラーム信号またはウォーニング信号）が入力された場合には、これらの異常検出信号が制御回路９１，９２に伝送され、ラッチされる。そして、アラーム信号がラッチされるとＩＧＢＴ駆動回路３１，３３に向けてＩＧＢＴ１１，１３のオフ信号を出力すると共に、それ以後、ＩＧＢＴ１１，１３が再度オンすることを禁止する。
【００３４】
制御回路９１，９２によりラッチされた異常検出信号は、図示されていない電源オンリセット信号または外部からのリセット信号によってリセットされるまで保持される。
また、伝送回路１１０は、システム側からの異常要因出力要求信号が入力端子１２０から入力されると、制御回路９１，９２にラッチされている異常検出信号のうち後述する異常要因識別信号を読み出し、前記異常要因出力要求信号に同期してアラーム信号出力端子１３０から出力する。
【００３５】
次に、図２は、この実施形態における異常要因出力要求信号と異常要因識別／アラーム信号とのタイミングを示すタイミングチャートである。図２（ａ）は図１の入力端子１２０から入力される異常要因出力要求信号のタイミングチャートを、図２（ｂ）は図１の出力端子１３０から出力される異常要因識別／アラーム信号であってアラーム信号がない場合のタイミングチャートを、図２（ｃ）は同じくアラーム信号がある場合のタイミングチャートを示している。
【００３６】
図２において、異常要因出力要求信号の立ち下がりエッジで伝送回路１１０内のシリアル出力用のパラレルイン／シリアルアウトシフトレジスタに伝送するべき異常検出信号をシフトし、異常要因出力要求信号の立ち下がりエッジでシステム側から異常検出信号（異常要因識別信号）を読み出す。異常要因出力要求信号の最初には読み出し信号クロック周期（例えば１μｓ〜１００μｓ）よりも長い伝送準備信号（スタート信号）が付加され、一定時間（ｔd1：例えば２００μｓ）以上「High」レベル期間が継続するとシリアル伝送モードとなり、その後の異常要因出力要求信号の立ち下がりで制御回路９１，９２にラッチされていた異常要因識別信号が伝送回路１１０内のシフトレジスタに読み込まれる。このように、伝送直前にシフトレジスタ内のデータを更新するのは、異常要因出力要求信号がない期間にノイズによって異常要因出力要求信号ありと誤認した場合にシリアル信号のビットずれが発生するのを防止するためである。
【００３７】
また、図２において、異常要因出力要求信号の立ち下がりエッジを検出すると、伝送回路１１０内のパラレルイン／シリアルアウトシフトレジスタのデータは１ビットずつシフトし、アラーム信号出力端子１３０に異常要因識別信号として順に出力される。図示されていないシステム側では、異常要因出力要求信号の立ち上がりエッジでアラーム信号出力端子１３０の信号を読み出すことにより、どの相でどのような異常（アラーム信号による致命的異常またはウォーニング信号による前兆的異常）があったかという異常要因を識別することができる。
【００３８】
パラレルイン／シリアルアウトシフトレジスタのデータがすべて出力された場合、または異常要因出力要求信号が一定期間（ｔd2：例えば２００μｓ）以上「Low」レベル状態で保持されると、シリアル伝送モードが解除され、アラーム一括モードに変化する。ここで、アラーム一括モードとは、異常要因を区別せずに一括して１種類のアラーム信号を出力する従来のモードである。つまり、異常要因出力要求信号が入力されない限り、通常はアラーム一括モードになっているということができる。
【００３９】
このアラーム一括モードにおいて、アラーム信号出力端子１３０には制御回路９１，９２のラッチデータのうち致命的異常を示す少なくとも一つの異常検出信号（アラーム信号）があると「Low」レベルの信号が出力される。図２（ｃ）の例（アラームがある場合）は、異常要因出力要求信号が入力される以前にアラーム要因が発生し、それが継続した場合のものである。
すなわち、致命的異常を示すアラーム信号は異常要因出力要求信号の有無に関わらず出力され、アラーム信号及びウォーニング信号を含むすべての異常検出信号に関する異常要因識別信号は、異常要因出力要求信号が入力されて初めて出力されるようになっている。
【００４０】
本実施形態では以上の構成により、異常要因出力要求信号が入力されない場合やこの信号が一定時間以上継続しない場合には、アラーム一括モードとして従来のＩＰＭと同様の動作を行ない、異常要因出力要求信号が入力された場合には異常要因識別信号も出力することとなる。このため、アラーム信号の出力機能に関して従来のＩＰＭとの互換性を保つことができ、異常要因出力要求信号が入力されて一定時間以上継続した場合には、シリアル伝送モードとして異常要因識別信号をシステム側に伝送することができる。
なお、本実施形態では、アラーム信号出力端子１３０をアラーム信号の出力端子と異常要因識別信号の出力端子とに共用しているが、それぞれ別個の出力端子を使用することも可能である。
【００４１】
次に、図３は本発明の第２実施形態を示しており、この実施形態では、上アームの異常検出ロジック５２，５４とレベルシフタ８１ａ，８２ａとの間にエンコーダ１４１，１４２が設けられている以外は、図１と同一の構成である。
この実施形態では、異常検出ロジック５２，５４からの異常検出信号がエンコーダ１４１，１４２によりコード化されてレベルシフタ８１ａ，８２ａに送られ、更にレベルシフタ８１ａ，８２ａから制御回路９１，９２にそれぞれパラレルに伝送されるようになっている。なお、図示されていないが、制御回路９１，９２または伝送回路１１０内にはデコーダが設けられている。
【００４２】
図１の実施形態では各異常要因ごとの異常検出信号が異常検出ロジック５２，５４を介してそれぞれ個別にレベルシフタ８１，８２に送られるため、レベルシフタ８１，８２内の構成も異常検出信号の数に対応した構成が必要になるが、本実施形態では種々の異常検出信号をエンコーダ１４１，１４２によりコード化してレベルシフタ８１ａ，８２ａに送り、これをパラレル信号に変換して送出する構成であるため、レベルシフタ８１ａ，８２ａの回路構成を図１よりも簡略化することができる。
【００４３】
次いで、図４は本発明の第３実施形態を示すものである。この実施形態では、上アームの異常検出ロジック５２，５４とレベルシフタ８１ｂ，８２ｂとの間にパラレルイン／シリアルアウトシフトレジスタ１０１，１０２が設けられている以外は、図１と同一の構成である。
この実施形態では、上アームの異常検出信号がシフトレジスタ１０１，１０２によりパラレル／シリアル変換され、レベルシフタ８１ｂ，８２ｂ内のシリアルイン／パラレルアウトシフトレジスタによりパラレル信号に再度変換されて制御回路９１，９２に送られ、ラッチされるようになっている。
【００４４】
本実施形態によれば、パラレルイン／シリアルアウトシフトレジスタ１０１，１０２によって異常検出信号をシリアル信号に変換してレベルシフタ８１ｂ，８２ｂに入力することにより、図１の実施形態に比べてレベルシフタ８１ｂ，８２ｂの構成を簡略化することができ、特に異常検出信号の数が多い場合に有効である。
また、シフトレジスタ１０１，１０２における異常検出信号のシフトクロックは、上アームに発振回路を設けてそのクロックパルスを用いても良いが、ＩＧＢＴ１２，１４のオンパルスまたはオフパルスに同期したパルスを制御回路９１，９２により作成し、レベルシフタ８１ｂ，８２ｂを介してシフトレジスタ１０１，１０２に伝送しても良い。
【００４５】
以下に、オフパルスに同期した場合について説明する。通常、レベルシフト信号は、損失を低減するために図７のようにオン信号とオフ信号に変換して伝送され、ラッチにより状態信号に再変換される。このため、図８に示すようにオフ信号（あるいはオン信号）が来ない限り再変換信号に違いはない。従って、図８のようにオフ信号に伝送すべき異常要因識別信号の数だけ（図８では４信号）のパルスを送出し、これをシフトレジスタ１０１，１０２のシフトクロックとして利用することができる。この場合には、下アーム側でシフトクロックのタイミングが明確になっているため、下アームでの読み出しを容易にすることが可能となる。
オフパルス送出中にオンパルスが来た場合には、オフパルスの送出を中止して上アームからの異常要因読み出し信号を無効にすることにより、上アームでの再変換信号を正常に保つと共に誤った異常要因の読み出しが発生するのを防止することができる。
以上の場合にも、上アームからの異常要因読み出し信号をパルス化して損失を低減することは有効である。
【００４６】
上述のように第１〜第３実施形態によれば、１種類のアラーム信号しか出力しない従来のシステムとの互換性を保ちつつ、必要に応じて異常要因識別信号を出力可能なＩＰＭを実現することができ、致命的異常や前兆的異常の発生時にそれらの異常要因に適切かつ迅速に対応して素子等を保護することができる。特に、前兆的異常の要因を出力可能とすることで、運転停止を極力防止するシステムを構築することができる。
また、副次的な効果として、駆動電圧低下ウォーニング回路を設けることで電源電圧の時間変動などによる誤動作を防ぐと共に、ローパスフィルタなどによるレベルシフト信号の送れ時間を短縮することが可能となる。更に、レベルシフタの構成の簡略化により、レベルシフタにおける消費電力の節減も可能である。
【００４７】
次に、図５は本発明の第４実施形態を示している。
上述した第１〜第３実施形態によれば、伝送回路１１０の一つのアラーム信号出力端子１３０からアラーム信号及び異常要因識別信号をシリアル伝送することが可能であるが、信号をシリアルに伝送する回路は構成が複雑であり、また、そのシリアル信号を受信してデコードする回路も複雑になってトータルコストが高くなりやすい。そこで本実施形態では、アラーム信号と各種ウォーニング信号とを分離して個別に出力させ、それらの出力信号の組み合わせによって異常要因を識別することとした。
【００４８】
すなわち、図５において、第１〜第３実施形態と同一の構成要素には同一の参照符号を付してある。なお、図５では一相分の上アーム及び下アームについて示してあるが、他相のアームについても同一の構成である。
このインテリジェントパワーモジュールＩＰＭにおいて、４１７は駆動電圧低下検出回路であり、第１〜第３実施形態における駆動電圧低下検出回路４１３及び駆動電圧低下ウォーニング回路４１５の機能を併せ持つものである。同様に、駆動電圧低下検出回路４２７も第１〜第３実施形態における駆動電圧低下検出回路４２３及び駆動電圧低下ウォーニング回路４２５の機能を併せ持っている。
また、４１８はＩＧＢＴ過熱検出回路であり、第１〜第３実施形態におけるＩＧＢＴ過熱検出回路４１２及びＩＧＢＴ過熱ウォーニング回路４１６の機能を併せ持つものである。同様に、ＩＧＢＴ過熱検出回路４２８も第１〜第３実施形態におけるＩＧＢＴ過熱検出回路４２２及びＩＧＢＴ過熱ウォーニング回路４２６の機能を併せ持っている。
【００４９】
上アームに設けられたＯＲゲート４２９には、上アームの過電流検出回路４２１からの過電流アラーム信号と、ＩＧＢＴ過熱検出回路４２８からのＩＧＢＴ過熱アラーム信号と、駆動電圧低下検出回路４２７からの電圧低下アラーム信号とが入力され、その出力信号はＩＧＢＴ駆動回路３２に加えられていると共に、高耐圧レベルシフタ８１ｃを介してＯＲゲート４５１の一方の入力端子に加えられている。
同様にして下アームに設けられたＯＲゲート４１９には、下アームの過電流検出回路４１１からの過電流アラーム信号と、ＩＧＢＴ過熱検出回路４１８からのＩＧＢＴ過熱アラーム信号と、駆動電圧低下検出回路４１７からの電圧低下アラーム信号とが入力され、その出力信号はＩＧＢＴ駆動回路３１に加えられていると共に前記ＯＲゲート４５１の他方の入力端子に加えられている。
なお、ＩＧＢＴ駆動回路３１，３２にはそれぞれ外部の制御回路から端子ＩＮＮ，ＩＮＰを介して制御信号が入力されている。
【００５０】
上アームの駆動電圧低下検出回路４２７から出力される電圧低下ウォーニング信号はレベルシフタ８１ｃを介してＯＲゲート４５２の一方の入力端子に加えられ、下アームの駆動電圧低下検出回路４１７から出力される電圧低下ウォーニング信号はＯＲゲート４５２の他方の入力端子に加えられている。
また、上アームのＩＧＢＴ過熱検出回路４２８から出力されるＩＧＢＴ過熱ウォーニング信号はレベルシフタ８１ｃを介してＯＲゲート４５３の一方の入力端子に加えられ、下アームのＩＧＢＴ過熱検出回路４１８から出力されるＩＧＢＴ過熱ウォーニング信号はＯＲゲート４５３の他方の入力端子に加えられている。
【００５１】
ＯＲゲート４５２の出力信号は電圧低下ウォーニング信号として出力端子ＬＶＷから出力され、ＯＲゲート４５３の出力信号はＩＧＢＴ過熱ウォーニング信号として出力端子ＯＨＪＷから出力される。
ここで、ウォーニング信号とは、前述のように駆動電圧低下やＩＧＢＴの過熱が致命的異常に至る前段階でＩＧＢＴ１１，１２を遮断（自己トリップ）することなく前兆的異常として外部に伝送し、システムに対して負荷（交流電動機等）の運転停止を促すための信号である。
【００５２】
このように本実施形態では、出力端子ＡＬＭ，ＬＶＷ，ＯＨＪＷから３種類の信号（アラーム信号が１種類、ウォーニング信号が２種類）が出力され、各信号の論理「１」，「０」の組み合わせ（８通り）から、表１に示すような故障解析を行う。
なお、論理「１」は異常あり、論理「０」は異常なしをそれぞれ意味する。
【００５３】
【表１】
0004792655.tif 000002
【００５４】
例えば、表１において、出力信号の論理が出力端子ＡＬＭ，ＬＶＷ，ＯＨＪＷの順に「１，０，１」である場合には、アラーム信号とＩＧＢＴ過熱ウォーニング信号とが同時に発生したことから、上アームまたは下アームのＩＧＢＴ１２，１１の何れかが過熱により自己トリップしたと推定することができる。また、出力信号の論理が「１，０，０」である場合には、駆動電圧低下ウォーニング信号とＩＧＢＴ過熱ウォーニング信号の両方がないことから、上アームまたは下アームのＩＧＢＴ１２，１１の何れかが過電流により自己トリップしたと推定することができる。なお、これらは何れも致命的異常が発生した場合である。
他の論理の組み合わせについても、同様にして表１に記載するような解析を行うことが可能である。特に、アラーム信号が「０」であって何れかのウォーニング信号が「１」である場合には、現状では致命的異常ではないが放置しておくと致命的異常に至る前兆的な異常要因を推定することができ、素子等の保護対策をとるうえで極めて有効である。
【００５５】
この第４実施形態によれば、第１〜第３実施形態のように単一の出力端子からアラーム信号と異常要因識別信号とをシリアルに出力させる方法ではなく、複数の出力端子からアラーム信号とウォーニング信号とをそれぞれ出力させてそれらの論理の組み合わせにより異常要因まで識別することができる。このため、第１〜第３実施形態のように信号をシリアルに出力させるための回路構成が不要になり、比較的簡単な回路構成によって前兆的異常の段階で適切な保護対策をとることができる。
なお、図５におけるレベルシフタ８１ｃやＯＲゲート４５１〜４５３は本発明に必須の構成要素ではない。つまり、上アームまたは下アームだけでそれぞれアラーム信号、電圧低下ウォーニング信号、ＩＧＢＴ過熱ウォーニング信号を生成し、それらの信号の論理の組み合わせによって故障解析すなわち異常要因の識別を行っても良い。
【００５６】
【発明の効果】
以上説明したように本発明によれば、致命的異常によるアラーム信号ばかりでなく、必要に応じて前兆的異常を含む異常要因の識別が可能になるため、従来のシステムとの互換性を持たせることができると共に、素子や駆動回路等に対するきめ細かい保護対策をとることができる。
また、出力端子を多数設けなくても異常要因を識別できるため、フォトカプラのような絶縁形信号伝送素子の数も少なくて済み、低コストのＩＰＭを提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すブロック構成図である。
【図２】第１実施形態の動作を示すタイミングチャートである。
【図３】本発明の第２実施形態を示すブロック構成図である。
【図４】本発明の第３実施形態を示すブロック構成図である。
【図５】本発明の第４実施形態を示すブロック構成図である。
【図６】従来技術を示すブロック構成図である。
【図７】レベルシフト信号の説明図である。
【図８】レベルシフト信号の説明図である。
【符号の説明】
１１〜１４  ＩＧＢＴ
２１〜２４  フリーホイーリングダイオード
３１〜３４  ＩＧＢＴ駆動回路
５１〜５４  異常検出ロジック
７１，７２，８１，８１ａ，８１ｂ，８２，８２ａ，８２ｂ  レベルシフタ
８１ｃ  レベルシフタ
９１，９２  制御回路
１０１，１０２  シフトレジスタ
１１０  伝送回路
１２０  異常要因出力要求信号入力端子
１３０  アラーム信号出力端子
１４１，１４２  エンコーダ
４１１，４２１，４３１，４４１  過電流検出回路
４１２，４２２，４３２，４４２  ＩＧＢＴ過熱検出回路
４１８，４２８  ＩＧＢＴ過熱検出回路
４１３，４２３，４３３，４４３  駆動電圧低下検出回路
４１７，４２７  駆動電圧低下検出回路
４１４，４２４，４３４，４４４  フリーホイーリングダイオード過熱検出回路
４１５，４２５，４３５，４４５  駆動電圧低下ウォーニング回路
４１６，４２６，４３６，４４６  ＩＧＢＴ過熱ウォーニング回路
４１９，４２９，４５１，４５２，４５３  ＯＲゲート
Ｐ，Ｎ  直流入力端子
Ｕ，Ｖ  交流出力端子
【図１】
0004792655.tif 000003
【図２】
0004792655.tif 000004
【図３】
0004792655.tif 000005
【図４】
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【図５】
0004792655.tif 000007
【図６】
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【図７】
0004792655.tif 000009
【図８】
0004792655.tif 000010