(57)【特許請求の範囲】
【請求項１】
アナログ信号をデジタル値に変換するアナログデジタル変換器であって、
入力アナログ電圧を複数の異なるしきい値電圧と比較する複数の比較回路と、
前記複数の異なるしきい値電圧として前記複数の比較回路に入力される電圧を選択するしきい値電圧選択回路と、
前記しきい値電圧選択回路による電圧の選択を補正する場合に前記複数の比較回路に入力されるべき補正用基準アナログ電圧を出力する基準電圧出力回路と、
前記補正用基準アナログ電圧の前記複数の比較回路への入力と遮断を切り換える補正切換回路と、
前記入力アナログ電圧を一時的に保持して前記複数の比較回路に入力するトラックホールド回路と、を備え、
前記補正用基準アナログ電圧が前記複数の比較回路へ入力されるときに、前記トラックホールド回路への前記入力アナログ電圧の入力を遮断させることを特徴とするアナログデジタル変換器。
【請求項２】
前記しきい値電圧選択回路による前記選択の対象として、複数の値の異なる定電圧を出力する定電圧源をさらに備え、
前記しきい値電圧選択回路は、前記補正用基準アナログ電圧が前記複数の比較回路に入力されるとき、前記複数の比較回路の少なくともいずれかに入力されるしきい値として複数の値の異なる電圧の間で昇順または降順で前記選択を順次切り換えるスイッチ群を含むことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記しきい値電圧選択回路は、前記しきい値として、複数の値の異なる電圧の間で昇順または降順で電圧が選択されるよう前記スイッチ群を動作させるシフトレジスタをさらに含むことを特徴とする請求項２に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換（以下、「ＡＤ変換」という。）技術に関し、特に、基準電圧の大きさとアナログ信号の大きさとを比較する複数のコンパレータの並列接続を有するアナログデジタル変換器（以下、「ＡＤ変換器」という。）に関する。
【背景技術】
【０００２】
ＡＤ変換器において、基準電圧の大きさとアナログ信号の大きさとを比較するために、コンパレータが用いられる。ＡＤ変換器の量子化の幅、すなわち、１ビット表現される電圧の幅が小さい場合、コンパレータのオフセットが問題となる。特許文献１は、通常のアナログデジタル変換動作とは別にオフセット補償動作を設けたコンパレータ・オフセット補償コンバータを開示する。
【０００３】
特許文献１において、オフセット補償動作時にコンパレータの第２の入力に対し、ＡＤ変換の対象となるアナログ入力の代わりに公称電圧を入力するためのスイッチがコンパレータごとに設けられる。
【特許文献１】特開平８−２７９７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１のようにスイッチがコンパレータごとに設けられる場合、アナログ信号の経路にスイッチの容量および抵抗が付加されることになり、周波数特性が悪化し、波形の歪みにつながる。ひいては、ＡＤ変換の信頼性も損なわれる。
【０００５】
本発明はこうした状況を認識してなされたものであり、その目的は、周波数特性が良好で、波形歪みが生じにくいＡＤ変換が可能なアナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、アナログ信号をデジタル値に変換するアナログデジタル変換器であって、入力アナログ電圧を複数の異なるしきい値電圧と比較する複数の比較回路と、複数の異なるしきい値電圧として複数の比較回路に入力される電圧を選択するしきい値電圧選択回路と、しきい値電圧選択回路による電圧の選択を補正する場合に複数の比較回路に入力されるべき補正用基準アナログ電圧を出力する基準電圧出力回路と、補正用基準アナログ電圧の複数の比較回路への入力と遮断を切り換える補正切換回路と、入力アナログ電圧を一時的に保持して複数の比較回路に入力するトラックホールド回路と、を備え、補正用基準アナログ電圧が複数の比較回路へ入力されるときに、トラックホールド回路への入力アナログ電圧の入力を遮断させる。
【０００７】
この態様によると、複数の比較回路への入力アナログ電圧の入力を個別にオンオフする必要がないため、入力アナログ電圧に対する周波数特性を改善できる。これにより入力アナログ電圧の波形歪みを低減できる。また、複数のコンパレータに入力される入力アナログ電圧は、トラックホールド回路のスイッチにより一括的にオンオフされるので、入力アナログ電圧の複数のコンパレータへの入力の制御が簡単になる。
【０００８】
トラックホールド回路は、入力アナログ電圧を一時的に保持する間、複数の比較回路への入力アナログ電圧の入力を一括して遮断してもよい。トラックホールド回路は、複数の比較回路のそれぞれに対し、個別のスイッチを介さずに入力アナログ電圧を入力してもよい。
【０００９】
しきい値電圧選択回路による選択の対象として、複数の値の異なる定電圧を出力する定電圧源をさらに備えてもよい。しきい値電圧選択回路は、補正用基準アナログ電圧が複数の比較回路に入力されるとき、複数の比較回路の少なくともいずれかに入力されるしきい値として複数の値の異なる電圧の間で昇順または降順で選択を順次切り換えるスイッチ群を含んでもよい。この場合、昇順または降順で選択を順次切り換えることにより、複数のコンパレータにおけるしきい値となる電圧の選択が容易になる。
【００１０】
しきい値電圧選択回路は、しきい値として、複数の値の異なる電圧の間で昇順または降順で電圧が選択されるようスイッチ群を動作させるシフトレジスタをさらに含んでもよい。シフトレジスタを用いることで、簡単な構成により、スイッチ群に対し、昇順または降順で電圧を選択させることができる。
【００１１】
本発明の別の態様は、しきい値補正方法である。この方法は、アナログデジタル変換器に含まれる比較器に入力されるべきしきい値を補正する方法であって、複数の比較回路へ入力される電圧を、統一的なスイッチを切り換えることにより、変換対象である入力アナログ電圧から補正用基準アナログ電圧に統一的に切り換えるステップと、補正用基準アナログ電圧を複数の比較回路へ入力するステップと、複数の比較回路へ入力されるしきい値を複数の異なる電圧で順次切り換えるステップと、複数の比較回路のうち少なくともいずれかの出力が反転したときに、その反転した比較回路に対応するしきい値の入力を固定するステップと、を含む。
【００１２】
この態様によると、複数のコンパレータへの入力を変換対象である入力アナログ電圧から補正用基準アナログ電圧に切り換える動作が、統一的なスイッチの切り換えによりなされるので、スイッチの数を減らすことができ、変換対象である入力アナログ電圧に対する周波数特性を改善できる。これにより、変換対象である入力アナログ電圧の波形歪みを低減できる。
【００１３】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、周波数特性が良好で、波形歪みが生じにくいＡＤ変換が可能となる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
第１の実施の形態は、アナログ信号を３ビットのデジタル信号に変換するＡＤ変換器に関する。
【００１６】
図１は、第１の実施の形態にかかるＡＤ変換器１００の構成を示す。
ＡＤ変換器１００は、トラックホールド回路１２と、定電圧源１４と、しきい値電圧選択回路１６と、コンパレータ群１８と、エンコーダ２２と、基準電圧出力回路２４とを備える。ＡＤ変換器１００は、ＡＤ変換を実行する変換モードおよびコンパレータのオフセットを補正する補正モードの２つの動作モードを有する。
【００１７】
コンパレータ群１８は、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７を含む。第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子は、トラックホールド回路１２の出力端子に接続される。第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７のそれぞれの反転入力端子は、しきい値電圧選択回路１６の各出力端子に接続される。第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の出力端子は、エンコーダ２２に接続される。第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の出力端子の電圧は、第１比較出力Ｖｃｍｐ１〜第７比較出力Ｖｃｍｐ７と表記される。
【００１８】
トラックホールド回路１２は、トラックホールドスイッチＳＷ−ＴＨと、補正切替スイッチＳＷ−ＣＡＬと、キャパシタＣと、トランジスタＭと、定電流源２６とを含む。トランジスタＭは、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１９】
トラックホールドスイッチＳＷ−ＴＨは、アナログ電圧Ｖｉｎが入力される経路に設けられる。トラックホールドスイッチＳＷ−ＴＨは、補正モード信号Ｓｉｇ−ＣＡＬがハイレベルのときは、オフされる。一方、トラックホールドスイッチＳＷ−ＴＨは、補正モード信号Ｓｉｇ−ＣＡＬがローレベルのときは、図示しないトラックホールド制御信号により周期的にオンオフされる。
【００２０】
補正切替スイッチＳＷ−ＣＡＬは、基準電圧出力回路２４の出力の経路に設けられる。補正切替スイッチＳＷ−ＣＡＬは、補正モード信号Ｓｉｇ−ＣＡＬがハイレベルのとき、オンされる。一方、補正切替スイッチＳＷ−ＣＡＬは、補正モード信号Ｓｉｇ−ＣＡＬがローレベルのとき、オフされる。
【００２１】
トラックホールドスイッチＳＷ−ＴＨおよび補正切替スイッチＳＷ−ＣＡＬは、それぞれトランジスタＭの制御端子としてのゲート端子に接続される。キャパシタＣは、トランジスタＭのゲート端子と接地との間に設けられる。定電流源２６およびトランジスタＭは、電源ラインＶｄｄと接地との間に直列接続され、ソースフォロワを構成する。トランジスタＭのソース端子の電圧は、トラックホールド回路１２の出力となる。
【００２２】
定電圧源１４は、高電圧端子３６および低電圧端子３８の間に直列接続された第１抵抗Ｒ１〜第１６抵抗Ｒ１６を含む。第１抵抗Ｒ１〜第１６抵抗Ｒ１６の抵抗値のそれぞれは、同じ大きさであってもよい。高電圧端子３６の電圧ＶＨと、低電圧端子３８の電圧ＶＬと、第１抵抗Ｒ１〜第１６抵抗Ｒ１６により分圧された電圧Ｖ１〜Ｖ１５とが、定電圧源１４の出力となる。
【００２３】
しきい値電圧選択回路１６は、第１選択回路３２〜第７選択回路３４を含む。なお、図１において、第２選択回路〜第６選択回路の図示は省略している。第１選択回路３２〜第７選択回路３４は、それぞれ第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７と対応づけられる。
【００２４】
第１選択回路３２は、スイッチＳＷ１０〜ＳＷ１５と、第１制御回路４２とを含む。スイッチＳＷ１０〜ＳＷ１５の一端は、第１コンパレータＣＭＰ１の反転入力端子に接続される。スイッチＳＷ１０〜ＳＷ１５の他端のそれぞれは、接地、低電圧端子３８、第１抵抗Ｒ１および第２抵抗Ｒ２の接続点、第２抵抗Ｒ２および第３抵抗Ｒ３の接続点、第３抵抗Ｒ３および第４抵抗Ｒ４の接続点、第４抵抗Ｒ４および第５抵抗Ｒ５の接続点、にそれぞれ接続される。
【００２５】
第１制御回路４２は、スイッチＳＷ１０〜ＳＷ１５のうちのいずれか１つをオンし、それ以外をオフする。オンされたスイッチを経由して、第１コンパレータＣＭＰ１の反転入力端子に第１しきい値電圧Ｖｔｈ１が提供される。すなわち、第１制御回路４２は、接地電位、電圧ＶＬ、およびＶ１〜Ｖ４のいずれかを第１しきい値電圧Ｖｔｈ１として第１コンパレータＣＭＰ１の反転入力端子に提供する。第１制御回路４２は、補正モード信号Ｓｉｇ−ＣＡＬがローレベルのときは、オンするスイッチの選択を固定する。第１制御回路４２の詳細な構成および動作については後述する。
【００２６】
第７選択回路３４は、スイッチＳＷ７０〜ＳＷ７５と、第７制御回路４４とを含む。スイッチＳＷ７０〜ＳＷ７５の一端は、第７コンパレータＣＭＰ７の反転入力端子に接続される。スイッチＳＷ７０〜ＳＷ７５の他端のそれぞれは、接地、第１２抵抗Ｒ１２および第１３抵抗Ｒ１３の接続点、第１３抵抗Ｒ１３および第１４抵抗Ｒ１４の接続点、第１４抵抗Ｒ１４および第１５抵抗Ｒ１５の接続点、第１５抵抗Ｒ１５および第１６抵抗Ｒ１６の接続点、高電圧端子３６、にそれぞれ接続される。
【００２７】
第７制御回路４４は、スイッチＳＷ７０〜ＳＷ７５のうちのいずれか１つをオンし、それ以外をオフする。オンされたスイッチを経由して、第７コンパレータＣＭＰ７の反転入力端子に第７しきい値電圧Ｖｔｈ７が提供される。すなわち、第７制御回路４４は、接地電位、電圧Ｖ１２〜Ｖ１５、およびＶＨのいずれかを第７しきい値電圧Ｖｔｈ７として第７コンパレータＣＭＰ７の反転入力端子に提供する。第７制御回路４４は、補正モード信号Ｓｉｇ−ＣＡＬがローレベルのときは、オンするスイッチの選択を固定する。
【００２８】
第２選択回路〜第６選択回路は、第１選択回路３２および第７選択回路３４と同様の構成である。第２選択回路は、接地電位および電圧Ｖ２〜Ｖ６のいずれかを第２しきい値電圧Ｖｔｈ２として第２コンパレータＣＭＰ２の反転入力端子に提供する。第３選択回路は、接地電位および電圧Ｖ４〜Ｖ８のいずれかを第３しきい値電圧Ｖｔｈ３として第３コンパレータＣＭＰ３の反転入力端子に提供する。第４選択回路は、接地電位および電圧Ｖ６〜Ｖ１０のいずれかを第４しきい値電圧Ｖｔｈ４として第４コンパレータＣＭＰ４の反転入力端子に提供する。第５選択回路は、接地電位および電圧Ｖ８〜Ｖ１２のいずれかを第５しきい値電圧Ｖｔｈ５として第５コンパレータＣＭＰ５の反転入力端子に提供する。第６選択回路は、接地電位および電圧Ｖ１０〜Ｖ１４のいずれかを第６しきい値電圧Ｖｔｈ６として第６コンパレータＣＭＰ６の反転入力端子に提供する。
【００２９】
基準電圧出力回路２４は、スイッチＳＷ０〜ＳＷ７と、出力制御回路４６とを含む。スイッチＳＷ０〜ＳＷ７の一端は、トラックホールド回路１２の補正切替スイッチＳＷ−ＣＡＬに接続される。スイッチＳＷ０〜ＳＷ７の他端のそれぞれは、電源ラインＶｄｄ、第２抵抗Ｒ２および第３抵抗Ｒ３の接続点、第４抵抗Ｒ４および第５抵抗Ｒ５の接続点、第６抵抗Ｒ６および第７抵抗Ｒ７の接続点、第８抵抗Ｒ８および第９抵抗Ｒ９の接続点、第１０抵抗Ｒ１０および第１１抵抗Ｒ１１の接続点、第１２抵抗Ｒ１２および第１３抵抗Ｒ１３の接続点、第１４抵抗Ｒ１４および第１５抵抗Ｒ１５の接続点、にそれぞれ接続される。
【００３０】
出力制御回路４６は、ＳＷ０〜ＳＷ７のうちのいずれか１つをオンし、それ以外をオフする。オンされたスイッチおよびトラックホールド回路１２を経由して、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子に補正用基準電圧Ｖｃａｌが入力される。すなわち、基準電圧出力回路２４は、電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４、および電源ラインＶｄｄの電圧のいずれかを、補正用基準電圧Ｖｃａｌとして出力する。ここで、電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、およびＶ１４は、アナログ電圧Ｖｉｎを３ビットのデジタル値に変換する際の量子化レベルの電圧に相当する。出力制御回路４６の詳細な構成および動作については後述する。
【００３１】
図１に示されたＡＤ変換器１００の動作を説明する。ＡＤ変換器１００は、ＡＤ変換を実行する変換モードおよびコンパレータのオフセットを補正する補正モードの２つの動作モードを有する。
【００３２】
まず、変換モードから説明する。
変換モードでは、補正モード信号Ｓｉｇ−ＣＡＬはローレベルである。これにより、補正切替スイッチＳＷ−ＣＡＬはオフされる。また、トラックホールドスイッチＳＷ−ＴＨは、図示しないトラックホールド制御信号により周期的にオンオフされる状態である。また、第１選択回路３２〜第７選択回路３４に含まれる各スイッチのオンオフの状態は、Ｓｉｇ−ＣＡＬがローレベルである期間は固定される。各スイッチのオンオフの状態は、現在の変換モードの前に実行された補正モードにより設定される。
【００３３】
キャパシタＣは、トラックホールドスイッチＳＷ−ＴＨがオンされている期間に充電または放電され、トラックホールドスイッチＳＷ−ＴＨがオフされた後、その期間におけるアナログ電圧Ｖｉｎを保持する。保持されたアナログ電圧Ｖｉｎは、定電流源２６およびトランジスタＭを含んで構成されたソースフォロワ回路を経由して第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子に出力される。すなわち、トラックホールド回路１２は、入力されたアナログ電圧Ｖｉｎを一時的に保持し、保持したアナログ電圧Ｖｉｎを第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子に提供する。
【００３４】
定電圧源１４は、定電圧として、高電圧端子３６の電圧ＶＨと、低電圧端子３８の電圧ＶＬと、第１抵抗Ｒ１〜第１６抵抗Ｒ１６により分圧された電圧Ｖ１〜Ｖ１５とをしきい値電圧選択回路１６に出力する。しきい値電圧選択回路１６の第１選択回路３２〜第７選択回路３４は、定電圧源１４の出力の中から選択された第１しきい値電圧Ｖｔｈ１〜第７しきい値電圧Ｖｔｈ７を第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の反転入力端子に出力する。変換モードにおける第１しきい値電圧Ｖｔｈ１〜第７しきい値電圧Ｖｔｈ７は、この変換モードの前に実行された補正モードにより設定されている。すなわち、変換モードにおける第１しきい値電圧Ｖｔｈ１〜第７しきい値電圧Ｖｔｈ７は、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７のオフセットを考慮して補正されている。
【００３５】
第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７は、トラックホールド回路１２から入力されたアナログ電圧Ｖｉｎと、しきい値電圧選択回路１６から入力された第１しきい値電圧Ｖｔｈ１〜第７しきい値電圧Ｖｔｈ７のそれぞれとを比較する。第１コンパレータＣＭＰ１は、アナログ電圧Ｖｉｎが第１しきい値電圧Ｖｔｈ１より大きければ、ハイレベルの第１比較出力Ｖｃｍｐ１をエンコーダ２２に出力する。一方、第１コンパレータＣＭＰ１は、アナログ電圧Ｖｉｎが第１しきい値電圧Ｖｔｈ１より小さければローレベルの第１比較出力Ｖｃｍｐ１をエンコーダ２２に出力する。第２コンパレータＣＭＰ２〜第７コンパレータＣＭＰ７も同様にして、第２比較出力Ｖｃｍｐ２〜第７比較出力Ｖｃｍｐ７をエンコーダ２２に出力する。
【００３６】
エンコーダ２２は、第１比較出力Ｖｃｍｐ１〜第７比較出力Ｖｃｍｐ７にもとづき、「０」または「１」で表される符号Ｖｄｇ０〜Ｖｄｇ２を出力する。符号Ｖｄｇ０〜Ｖｄｇ２は、３ビットのデジタル値を構成する。
【００３７】
次に、補正モードを説明する。
補正モードは、補正モード信号Ｓｉｇ−ＣＡＬがローレベルからハイレベルに遷移することによりスタートする。補正モード信号Ｓｉｇ−ＣＡＬがハイレベルになると、トラックホールドスイッチＳＷ−ＴＨはオフされる。これにより、アナログ電圧Ｖｉｎの入力は遮断される。
【００３８】
一方、補正モード信号Ｓｉｇ−ＣＡＬがハイレベルになると、補正切替スイッチＳＷ−ＣＡＬ、基準電圧出力回路２４のスイッチＳＷ０、第１選択回路３２のスイッチＳＷ１０、および第７選択回路３４のスイッチＳＷ７０がオンされる。また、ＳＷ１０と対応する第２選択回路〜第６選択回路のスイッチもオンされる。これにより、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子には、電源ラインＶｄｄの電圧が入力される。また、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の反転入力端子には、接地電位が入力される。したがって、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の出力は、ハイレベルにリセットされる。
【００３９】
第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の出力がリセットされた後、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２、・・・、第７コンパレータＣＭＰ７の順にオフセットが補正される。
【００４０】
基準電圧出力回路２４は、第１コンパレータＣＭＰ１のオフセットを補正する際にはスイッチＳＷ１をオンし、他のスイッチはオフする。また、第２コンパレータＣＭＰ２のオフセットを補正する際にはスイッチＳＷ２をオンし、他のスイッチはオフする。第３コンパレータＣＭＰ３〜第７コンパレータＣＭＰ７のオフセットを補正する際にも、同様にスイッチのオンオフを制御する。これらのスイッチのオンオフは、出力制御回路４６により制御される。オフセットを補正する動作の詳細は、後述する。
【００４１】
第７比較出力Ｖｃｍｐ７のオフセットが補正されたとき、すなわち、すべてのコンパレータのオフセットが補正されたとき、補正モードは終了される。すなわち、補正モード信号Ｓｉｇ−ＣＡＬは、ハイレベルからローレベルに遷移する。補正モード信号Ｓｉｇ−ＣＡＬがローレベルになると、ＡＤ変換器１００は、既述した変換モードにもどる。
【００４２】
図２は、図１の第１選択回路３２の構成を示す。図２において、図１の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
第１選択回路３２に含まれる第１制御回路４２は、第１遅延回路５４と、第２インバータ５６と、第１ＮＡＮＤゲート５８と、クロックゲート回路６０と、第１インバータ６８と、第１Ｄ−ＦＦ７０〜第６Ｄ−ＦＦ８０と、第２ＡＮＤゲート８２〜第６ＡＮＤゲート９０とを含む。クロックゲート回路６０は、第２ＮＡＮＤゲート６２と、第３ＮＡＮＤゲート６４と、第１ＡＮＤゲート６６とを含む。
【００４３】
第１遅延回路５４および第２インバータ５６は、補正モード信号Ｓｉｇ−ＣＡＬの入力端子と、第１ＮＡＮＤゲート５８の一方の端子との間に直列接続される。第１ＮＡＮＤゲート５８の他方の端子には、補正モード信号Ｓｉｇ−ＣＡＬが入力される。第１ＮＡＮＤゲート５８の出力端子は、第１インバータ６８を介して第１Ｄ−ＦＦ７０の入力に接続される。また、第１ＮＡＮＤゲート５８の出力端子は、第２ＡＮＤゲート８２〜第６ＡＮＤゲート９０の一方の入力端子を介して第２Ｄ−ＦＦ７２〜第６Ｄ−ＦＦ８０の入力に接続される。第２ＡＮＤゲート８２〜第６ＡＮＤゲート９０の他方の入力端子は、第１Ｄ−ＦＦ７０〜第５Ｄ−ＦＦ７８の出力端子に接続される。第１Ｄ−ＦＦ７０〜第６Ｄ−ＦＦ８０の出力端子は、スイッチＳＷ１０〜ＳＷ１５に接続される。
【００４４】
第２ＮＡＮＤゲート６２は、クロックＣＫ、第１比較出力Ｖｃｍｐ１および電源ラインＶｄｄの電圧を入力として受ける。第２ＮＡＮＤゲート６２の出力端子は、第３ＮＡＮＤゲート６４の一方の入力端子に接続される。第３ＮＡＮＤゲート６４の他方の入力端子には、第１ＮＡＮＤゲート５８の出力端子が接続される。第３ＮＡＮＤゲート６４の出力端子は、第１ＡＮＤゲート６６の一方の入力端子に接続される。第１ＡＮＤゲート６６の他方の入力端子には、補正モード信号Ｓｉｇ−ＣＡＬの入力端子が接続される。第１ＡＮＤゲート６６の出力端子は、第１Ｄ−ＦＦ７０〜第６Ｄ−ＦＦ８０のクロック端子に接続される。
【００４５】
図３は、図２の第１制御回路４２の動作、すなわち、第１コンパレータＣＭＰ１のオフセットを補正する動作を示すタイムチャートである。図３のタイムチャートは、下から順に、クロックＣＫ、補正モード信号Ｓｉｇ−ＣＡＬ、リセット電圧Ｖｒｓｔ、反転リセット電圧＊Ｖｒｓｔ、入力クロックＶｃｋ、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、および第１比較出力Ｖｃｍｐ１の状態を示す。図３において、スイッチは、ハイレベルの状態においてオンされるものとする。また、第１コンパレータＣＭＰ１の非反転入力端子には、第１コンパレータＣＭＰ１において本来しきい値とされるべき電圧Ｖ２が入力されている。また、第１比較出力Ｖｃｍｐ１の初期状態をローレベルと仮定している。
【００４６】
時刻Ｔ１において、補正モード信号Ｓｉｇ−ＣＡＬがローレベルからハイレベルに遷移する。すると、第１遅延回路５４、第２インバータ５６および第１ＮＡＮＤゲート５８の作用により、リセット電圧Ｖｒｓｔは、時刻Ｔ１からＴ２に至るまでの期間、ローレベルとなるパルスを示す。すなわち、リセット電圧Ｖｒｓｔは、時刻Ｔ１においてハイレベルからローレベルに遷移し、時刻Ｔ２においてローレベルからハイレベルに遷移する。リセット電圧Ｖｒｓｔが示すパルスの幅、時刻Ｔ１からＴ２に至るまでの期間は、第１遅延回路５４による遅延時間により定まる。
【００４７】
時刻Ｔ１においてリセット電圧Ｖｒｓｔがハイレベルからローレベルに遷移すると、第１インバータ６８による反転作用により、第１Ｄ−ＦＦ７０への入力は、ローレベルからハイレベルに遷移する。第１Ｄ−ＦＦ７０への入力は、図３において、反転リセット電圧＊Ｖｒｓｔで示される。また、第３ＮＡＮＤゲート６４および第１ＡＮＤゲート６６の作用により、リセット電圧Ｖｒｓｔがハイレベルからローレベルに遷移すると、入力クロックＶｃｋはローレベルからハイレベルに遷移する。すなわち、第１Ｄ−ＦＦ７０のクロック入力はローレベルからハイレベルに遷移する。このときの立ち上がりエッジにより、ローレベルからハイレベルに遷移した第１Ｄ−ＦＦ７０への入力が出力に伝達される。つまり、第１Ｄ−ＦＦ７０の出力がローレベルからハイレベルに遷移する。これにより、スイッチＳＷ１０がオンされる。
【００４８】
スイッチＳＷ１０がオンされると、図１の第１コンパレータＣＭＰ１の反転入力端子には接地電位が入力される。したがって、第１コンパレータＣＭＰ１の出力である第１比較出力Ｖｃｍｐ１は、ハイレベルにリセットされる。スイッチＳＷ１０がオンされた後、クロックの立ち上がりのつど、ハイレベルに遷移した第１Ｄ−ＦＦ７０の出力が、第２Ｄ−ＦＦ７２の出力、第３Ｄ−ＦＦ７４の出力へとシフトする。
【００４９】
図３のタイムチャートでは、ハイレベルに遷移した第１Ｄ−ＦＦ７０の出力が第３Ｄ−ＦＦ７４の出力へとシフトしたとき、つまり、スイッチＳＷ１３がオンされたとき、第１比較出力Ｖｃｍｐ１がハイレベルからローレベルに遷移する。第１比較出力Ｖｃｍｐ１がローレベルになると、クロックゲート回路６０の作用により、クロックＣＫは遮断される。すなわち、第１比較出力Ｖｃｍｐ１がローレベルになると、入力クロックＶｃｋは、ローレベルに固定される。したがって、第３Ｄ−ＦＦ７４の出力がハイレベルである状態が維持されることになり、スイッチＳＷ１３はオンに固定される。以上で第１コンパレータＣＭＰ１のオフセットの補正が終了される。なお、第１比較出力Ｖｃｍｐ１の出力がハイレベルからローレベルに遷移すると、第２コンパレータＣＭＰ２のオフセットの補正が開始される。
【００５０】
第２選択回路〜第６選択回路、および第７選択回路３４も、図２と同様に構成できる。また、第２コンパレータＣＭＰ２〜第７コンパレータＣＭＰ７のオフセットも、図３に示したタイムチャートと同様の動作により補正される。ただし、第２選択回路〜第６選択回路、および第７選択回路３４においては、図２の第２ＮＡＮＤゲート６２への入力に対応する入力が相違する。すなわち、第１選択回路３２の場合、第１制御回路４２の第２ＮＡＮＤゲート６２は、クロックＣＫ、第１比較出力Ｖｃｍｐ１、および電源ラインＶｄｄの電圧を入力とした。これに対し、第２選択回路〜第６選択回路、および第７選択回路３４の場合、第２ＮＡＮＤゲート６２に対応するＮＡＮＤゲートは、電源ラインＶｄｄの電圧に代えて、補正対象のコンパレータの１つ前のコンパレータの出力を反転させた電圧を入力とする。また、第７コンパレータＣＭＰ７のオフセットの補正が終了したとき、すなわち、第７比較出力Ｖｃｍｐ７がハイレベルからローレベルに遷移すると、補正モード信号Ｓｉｇ−ＣＡＬもハイレベルからローレベルに遷移して、補正モードが終了される。
【００５１】
図４は、図１の基準電圧出力回路２４の構成を示す。図４において、図１の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
基準電圧出力回路２４に含まれる出力制御回路４６は、第２遅延回路９２と、第３インバータ９４と、第７ＡＮＤゲート９６と、第４インバータ９８〜第１０インバータ１１４と、第８ＡＮＤゲート１１６〜第１４ＡＮＤゲート１３２とを含む。
【００５２】
第２遅延回路９２および第３インバータ９４は、補正モード信号Ｓｉｇ−ＣＡＬの入力端子と、第７ＡＮＤゲート９６の第１入力端子との間に直列接続される。第７ＡＮＤゲート９６の第２入力端子および第３入力端子には、クロックＣＫおよび補正モード信号Ｓｉｇ−ＣＡＬが入力される。第７ＡＮＤゲート９６の出力は、スイッチＳＷ０に提供される。また、第７ＡＮＤゲート９６の出力端子は、第４インバータ９８を介して第８ＡＮＤゲート１１６の一方の入力に接続される。第８ＡＮＤゲート１１６の他方の入力端子には、第１比較出力Ｖｃｍｐ１が入力される。第８ＡＮＤゲート１１６の出力は、スイッチＳＷ１に提供される。
【００５３】
第１比較出力Ｖｃｍｐ１は、第５インバータ１０２を介して第９ＡＮＤゲート１１８の一方の入力に提供される。第９ＡＮＤゲート１１８の他方の入力端子には、第２比較出力Ｖｃｍｐ２が入力される。すなわち、第９ＡＮＤゲート１１８は、反転された第１比較出力Ｖｃｍｐ１と、第２比較出力Ｖｃｍｐ２とを入力として受ける。第９ＡＮＤゲート１１８の出力は、スイッチＳＷ２に提供される。第１０ＡＮＤゲート１２２も同様に、反転された第２比較出力Ｖｃｍｐ２と、第３比較出力Ｖｃｍｐ３とを入力として受け、出力をスイッチＳＷ３に提供する。第１１ＡＮＤゲート１２４〜第１４ＡＮＤゲート１３２についても同様なので、ここでは説明を省略する。
【００５４】
図５は、図４の出力制御回路４６の動作を示すタイムチャートである。図５のタイムチャートは、下から順に、クロックＣＫ、補正モード信号Ｓｉｇ−ＣＡＬ、スイッチＳＷ０、第１比較出力Ｖｃｍｐ１、スイッチＳＷ１、第２比較出力Ｖｃｍｐ２、スイッチＳＷ２、第３比較出力Ｖｃｍｐ３、スイッチＳＷ３の状態を示す。なお、図５において、スイッチ第４比較出力Ｖｃｍｐ４〜第７比較出力Ｖｃｍｐ７およびＳＷ４〜ＳＷ７の状態は省略している。
【００５５】
時刻Ｔ１において、補正モード信号Ｓｉｇ−ＣＡＬがローレベルからハイレベルに遷移する。このとき、第２遅延回路９２、第３インバータ９４および第７ＡＮＤゲート９６の作用によりスイッチＳＷ０には時刻Ｔ１からＴ３に至るまでの期間ハイレベルとなるパルスが入力される。この期間は、第２遅延回路９２による遅延時間またはクロックＣＫにより定まる。スイッチＳＷ０は、時刻Ｔ１からＴ３に至るまでの期間ハイレベルとなるパルスの入力を受け、その期間においてオンされる。これにより、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子には電源ラインＶｄｄの電圧が入力されるので、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の出力である第１比較出力Ｖｃｍｐ１〜第７比較出力Ｖｃｍｐ７は、ハイレベルにリセットされる。
【００５６】
既述したように、補正モード信号Ｓｉｇ−ＣＡＬがハイレベルに遷移した場合、まず、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の反転入力端子には接地電位が入力される。これによっても第１比較出力Ｖｃｍｐ１〜第７比較出力Ｖｃｍｐ７は、ハイレベルにリセットされる。したがって、補正モード信号Ｓｉｇ−ＣＡＬがハイレベルに遷移した場合、補正動作に入る前に、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７の非反転入力端子には電源ラインＶｄｄの電圧が入力され、反転入力端子には接地電位が入力されることとなり、第１比較出力Ｖｃｍｐ１〜第７比較出力Ｖｃｍｐ７のリセットが確実になされる。
【００５７】
スイッチＳＷ０は、時刻Ｔ３においてクロックＣＫがハイレベルからローレベルに遷移することにより、オフされる。スイッチＳＷ０がオフされると同時に、第８ＡＮＤゲート１１６の出力はハイレベルに遷移し、スイッチＳＷ１がオンされる。時刻Ｔ４において、第１コンパレータＣＭＰ１の補正が終了し、第１比較出力Ｖｃｍｐ１がハイレベルからローレベルに遷移する。第１比較出力Ｖｃｍｐ１がローレベルに遷移すると、第８ＡＮＤゲート１１６の出力がハイレベルからローレベルに遷移し、スイッチＳＷ１がオフされる。また、第１比較出力Ｖｃｍｐ１がローレベルに遷移すると、第９ＡＮＤゲート１１８の出力がローレベルからハイレベルに遷移し、スイッチＳＷ２がオンされる。時刻Ｔ５において、第２コンパレータＣＭＰ２のオフセットの補正が終了し、第２比較出力Ｖｃｍｐ２がハイレベルからローレベルに遷移する。第２比較出力Ｖｃｍｐ２がローレベルに遷移すると、第９ＡＮＤゲート１１８の出力がハイレベルからローレベルに遷移し、スイッチＳＷ２は、オフされる。第２比較出力Ｖｃｍｐ２がローレベルに遷移すると、第１０ＡＮＤゲート１２２の出力がローレベルからハイレベルに遷移し、スイッチＳＷ３がオンされる。時刻Ｔ６において、第３コンパレータＣＭＰ３のオフセットの補正が終了し、第３比較出力Ｖｃｍｐ３がハイレベルからローレベルに遷移する。第３比較出力Ｖｃｍｐ３がローレベルに遷移すると、第１０ＡＮＤゲート１２２の出力がハイレベルからローレベルに遷移し、スイッチＳＷ３はオフされる。以後、同様にしてスイッチＳＷ４〜ＳＷ７が順次オンオフされる。
【００５８】
第１実施の形態による作用効果を以下に例示する。
ＡＤ変換器１００は、補正モードにおいて、トラックホールドスイッチＳＷ−ＴＨによりアナログ電圧Ｖｉｎの入力を遮断する。これにより、コンパレータ群１８に対してアナログ電圧Ｖｉｎの代わりに基準電圧出力回路２４の出力を提供する場合に、アナログ電圧Ｖｉｎを遮断するために別のスイッチを設ける必要がなくなるので、ＡＤ変換器１００の回路規模を抑えることができる。
【００５９】
また、アナログ電圧Ｖｉｎを遮断するためにトラックホールドスイッチＳＷ−ＴＨとは別のスイッチを設ける場合に予想される不具合、すなわち、スイッチの負荷抵抗および負荷容量による周波数特性の悪化を軽減できる。したがって、アナログ電圧Ｖｉｎの波形の歪みを抑えることができる。ひいては、ＡＤ変換の精度が高められる。
【００６０】
また、基準電圧出力回路２４の出力端子は、補正切替スイッチＳＷ−ＣＡＬを介してキャパシタＣおよびトランジスタＭの制御端子に接続される。これにより、補正モードにおいて補正切替スイッチＳＷ−ＣＡＬがオンされた場合、キャパシタＣの電圧は、基準電圧出力回路２４の出力する補正用基準電圧Ｖｃａｌと一致する。したがって、補正モードにおいて、変換モード時にキャパシタＣに保持された電圧がコンパレータ群１８に入力される不都合を容易に解消できる。つまり、補正モードにおいて、変換モード時にキャパシタＣに保持された電圧をリセットするために別の手段を設ける必要がなくなり、ＡＤ変換器１００の回路規模を抑えることができる。
【００６１】
また、補正モードにおいて、第１選択回路３２は、第１コンパレータＣＭＰ１に入力する定電圧の選択するためのスイッチＳＷ１０〜ＳＷ１５を、フリップフロップを用いたシフトレジスタにより順次オンオフする。これにより、単純な構成により、第１コンパレータＣＭＰ１のオフセットを補正できる。
【００６２】
（第２の実施の形態）
第２の実施の形態では、アナログ電圧が差動入力される場合を説明する。図６は、第２の実施の形態にかかるＡＤ変換器３００の構成を示す。正相アナログ電圧ＶｉｎＡと逆相アナログ電圧ＶｉｎＢは、たとえば１．０Ｖを共通電位として互いに位相が逆である。
【００６３】
第１トラックホールド回路１２Ａおよび第２トラックホールド回路１２Ｂは、図１のトラックホールド回路１２と同様に構成でき、その動作も図１のトラックホールド回路１２と同様である。第１定電圧源１４Ａおよび第２定電圧源１４Ｂは、図１の定電圧源１４と同様に構成でき、その動作も図１の定電圧源１４と同様である。第１しきい値電圧選択回路１６Ａおよび第２しきい値電圧選択回路１６Ｂは、図１のしきい値電圧選択回路１６と同様に構成でき、その動作も図１のしきい値電圧選択回路１６と同様である。第１基準電圧出力回路２４Ａおよび第２基準電圧出力回路２４Ｂは、図１の基準電圧出力回路２４と同様に構成でき、その動作も図１の基準電圧出力回路２４と同様である。
【００６４】
変換モードについて第１の実施の形態と異なる部分を中心に説明する。
第１比較回路３０２は、入力として、正相アナログ電圧ＶｉｎＡ、正相側第１しきい値電圧Ｖｔｈ１Ａ、逆相アナログ電圧ＶｉｎＢ、および逆相側第１しきい値電圧Ｖｔｈ１Ｂを受ける。第１比較回路３０２は、これらの４入力が、次の関係を満たすとき、ハイレベルの第１比較出力Ｖｃｍｐ１を出力する。
（ＶｉｎＡ−Ｖｔｈ１Ａ）＋（Ｖｔｈ１Ｂ−ＶｉｎＢ）＞０
逆に、上記の４入力が、
（ＶｉｎＡ−Ｖｔｈ１Ａ）＋（Ｖｔｈ１Ｂ−ＶｉｎＢ）＜０
の関係にある場合、ローレベルの第１比較出力Ｖｃｍｐ１を出力する。図示を省略した第２比較回路〜第７比較回路も同様である。
【００６５】
補正モードについて第１の実施形態と異なる部分を中心に説明する。
第１比較回路３０２のオフセットを補正する場合、まず、第１の実施の形態と同様に第１比較回路３０２の出力である第１比較出力Ｖｃｍｐ１は、ハイレベルにリセットされる。第２しきい値電圧選択回路１６Ｂは、スイッチＳＷ１１Ｂ、ＳＷ１３Ｂ、ＳＷ１５Ｂを順次オンする。そして、第１比較出力Ｖｃｍｐ１がハイレベルからローレベルに遷移したときにオンしたスイッチを次の変換モードにおいてオンするスイッチとして設定する。第１の実施の形態では、しきい値電圧選択回路１６は、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５を順次オンした。これに対し、第２の実施の形態では、第２しきい値電圧選択回路１６Ｂは、スイッチＳＷ１１Ｂ、ＳＷ１３Ｂ、ＳＷ１５Ｂを順次オンする。したがって、第２しきい値電圧選択回路１６Ｂによる補正動作は、第１の実施の形態におけるしきい値電圧選択回路１６による補正動作と比較して、スピードが早いが粗いものとなる。
【００６６】
第２しきい値電圧選択回路１６Ｂによる補正動作が終了すると、第１比較出力Ｖｃｍｐ１は、再度ハイレベルにリセットされる。第１しきい値電圧選択回路１６Ａは、スイッチＳＷ１２Ａ、ＳＷ１３Ａ、ＳＷ１４Ａを順次オンする。そして、第１比較出力Ｖｃｍｐ１がハイレベルからローレベルに遷移したときにオンしたスイッチを次の変換モードにおいてオンするスイッチとして設定する。既述のように、第１の実施の形態では、しきい値電圧選択回路１６は、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５を順次オンした。これに対し、第２の実施の形態では、第１しきい値電圧選択回路１６Ａは、スイッチＳＷ１２Ａ、ＳＷ１３Ａ、ＳＷ１４Ａを順次オンする。したがって、第１しきい値電圧選択回路１６Ａによる補正動作は、第１の実施の形態におけるしきい値電圧選択回路１６による補正動作と比較して、入力する定電圧の大きさの範囲が狭い。しかし、第２しきい値電圧選択回路１６Ｂにより、第１比較回路３０２のオフセットが粗く補正された後なので、第１比較回路３０２に入力する定電圧の範囲が狭くても、第１比較回路３０２のオフセットを適切に補正できる。なお、図示を省略した第２比較回路〜第７比較回路のオフセットについても、同様に補正される。
【００６７】
第２の実施の形態によるＡＤ変換器３００も、第１の実施の形態のＡＤ変換器１００と同様の作用効果を奏する。さらに、第２の実施の形態によれば、第１比較回路３０２のオフセットを、第２しきい値電圧選択回路１６Ｂにより粗く補正した後で第１しきい値電圧選択回路１６Ａにより細かく補正する。これにより、第１比較回路３０２のオフセットを、短い時間で精度のよく実行できる。また、アナログ電圧の入力を差動入力としたので、同相の雑音に強くなる。
【００６８】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６９】
第１の実施の形態のＡＤ変換器１００の補正モードでは、第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７は、出力がハイレベルにリセットされたが、ローレベルにリセットされてもよい。また、第１制御回路４２は、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５を順次オンしたが、オンするスイッチの順番はこれには限定されない。スイッチＳＷ１５からスイッチＳＷ１１に向かって順次オンされてもよい。この場合、ＡＤ変換器１００の設計の自由度が増す。また、第１の実施の形態において、補正用基準電圧Ｖｃａｌは、高電圧ＶＨと低電圧ＶＬとを第１抵抗Ｒ１〜第１６抵抗Ｒ１６で分圧した電圧を用いたが、補正用基準電圧Ｖｃａｌは、定電圧源１４とは別の回路により生成されてもよい。この場合、ＡＤ変換器１００の設計の自由度が増す。また、第１の実施の形態では、アナログ電圧Ｖｉｎは３ビットのデジタル値に変換されたが、これに限定されない。アナログ電圧Ｖｉｎを何ビットのデジタル値に変換するかは、要求される精度などにより適宜決められる。また、第１の実施の形態では、並列比較型のＡＤ変換器１００を例に説明したが、ＡＤ変換器１００は、並列型ＡＤ変換器を搭載したパイプライン形のＡＤ変換器などに応用されてもよい。この場合、ＡＤ変換器１００の適用範囲が広がる。
【００７０】
第２の実施の形態においては、第１しきい値電圧選択回路１６Ａおよび第２しきい値電圧選択回路１６Ｂの双方が比較回路のオフセットの補正動作を実行したが、比較回路のオフセットの補正動作は、第１しきい値電圧選択回路１６Ａまたは第２しきい値電圧選択回路１６Ｂのいずれかにより実行されてもよい。また、第２の実施の形態では、第２しきい値電圧選択回路１６Ｂにより比較回路のオフセットを粗く補正したあとで第１しきい値電圧選択回路１６Ａにより比較回路のオフセットを細かく補正したが、これに限定されることはない。第１しきい値電圧選択回路１６Ａにより比較回路のオフセットを粗く補正したあとで第２しきい値電圧選択回路１６Ｂにより比較回路のオフセットを細かく補正してもよい。この場合、ＡＤ変換器３００の設計の自由度が増す。
【００７１】
なお、各実施の形態においては、アナログ電圧Ｖｉｎと補正用基準電圧Ｖｃａｌとを同じ電流源である定電流源２６を用いて第１コンパレータＣＭＰ１〜第７コンパレータＣＭＰ７に入力した。変形例においては、それぞれ別の電流源を用いて入力するとともに、変換モードと補正モードとで電流源をオンオフすることによって、入力電圧を切り換えてもよい。この場合もまた、アナログ電圧Ｖｉｎの入力経路にスイッチを設けることなくモード切換を実現できるので、周波数特性を良好に保つことができる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【図２】図１の第１選択回路の構成を示す回路図である。
【図３】図２の第１制御回路の動作、すなわち、第１コンパレータＣＭＰのオフセットを補正する動作を示すタイムチャートである。
【図４】図１の基準電圧出力回路の構成を示す回路図である。
【図５】図４の出力制御回路の動作を示すタイムチャートである。
【図６】第２の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【符号の説明】
【００７３】
１２  トラックホールド回路、  １４  定電圧源、  １６  しきい値電圧選択回路、  １８  コンパレータ群、  ２２  エンコーダ、  ２４  基準電圧出力回路、  ２６  定電流源、  ３２  第１選択回路、  ３４  第７選択回路、  ３６  高電圧端子、  ３８  低電圧端子、  ４２  第１制御回路、  ４４  第７制御回路、  ４６  出力制御回路、  ＣＭＰ１  第１コンパレータ、  ＣＭＰ２  第２コンパレータ、  ＣＭＰ３  第３コンパレータ、  ＣＭＰ４  第４コンパレータ、  ＣＭＰ５  第５コンパレータ、  ＣＭＰ６  第６コンパレータ、  ＣＭＰ７  第７コンパレータ、  Ｖｉｎ  アナログ電圧、  Ｖｃａｌ  補正用基準電圧、  Ｖｔｈ１  第１しきい値電圧、  Ｖｃｍｐ１  第１比較出力、  Ｒ１  第１抵抗、  ＳＷ−ＴＨ  トラックホールドスイッチ、  ＳＷ−ＣＡＬ  補正切替スイッチ、  Ｓｉｇ−ＣＡＬ  補正モード信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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