(57)【特許請求の範囲】
【請求項１】
ＣＣＤ型固体撮像素子の複数段のソース・フォロア回路で構成される出力回路において、
前記複数段のうち初段の前記ソース・フォロア回路を構成する負荷用トランジスタのソース端子とアースとの間に抵抗手段を接続すると共に該抵抗手段にノイズ低減用キャパシタを並列接続し、且つ、該ソース端子を該負荷用トランジスタのゲート端子に接続し、更に該初段のソース・フォロア回路で用いる電源を高電圧電源とし、
前記複数段のうち最終段の前記ソース・フォロア回路で用いる電源を前記高電圧電源とは別の低電圧電源にし、且つ、該最終段の前記ソース・フォロア回路を構成する負荷用トランジスタのソース端子をアース及び該負荷用トランジスタのゲート端子に接続する構成としたことを特徴とするＣＣＤ型固体撮像素子の出力回路。
【請求項２】
前記抵抗手段が、トランジスタで構成されることを特徴とする請求項１に記載のＣＣＤ型固体撮像素子の出力回路。
【請求項３】
請求項１又は請求項２に記載の出力回路が設けられたことを特徴とするＣＣＤ型固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＣＤ（Charge Coupled Devices：電荷結合素子）型固体撮像素子に係り、特に、その出力回路に関する。
【背景技術】
【０００２】
図４は、ＣＣＤ型固体撮像素子の出力段に設けられる従来のソース・フォロア型出力回路の回路図である。図示する例の出力回路では、直列接続された駆動用トランジスタ（Ｄｒ）及び負荷用トランジスタ（Ｌｄ）の組が３段並列に設けられ、各駆動用トランジスタＤr1，Ｄr2，Ｄr3のドレイン端子に共通に電源電圧（１２Ｖ）が接続され、各負荷用トランジスタＬd1，Ｌd2，Ｌd3のソース端子に共通に抵抗Ｒssが接続され、抵抗Ｒssの他端がアースに接続される。抵抗Ｒssには並列にキャパシタＣssが接続される。
【０００３】
初段の駆動用トランジスタＤr1と負荷用トランジスタＬd1との接続点が第２段の駆動用トランジスタＤr2のゲート端子に接続され、第２段の駆動用トランジスタＤr2と負荷用トランジスタＬd2の接続点が第３段の駆動用トランジスタＤr3のゲート端子に接続され、初段の駆動用トランジスタＤr1のゲート端子が図示しないＣＣＤ型固体撮像素子の出力段ＦＤ（フローティングディフュージョン）に接続される。このＦＤと電源との間にリセットトランジスタＲＳが接続され、リセットトランジスタＲＳのゲートにリセット信号が印加される。
【０００４】
また、電源電圧とアースとの間は直列接続された抵抗Ｒg1，Ｒg2が接続され、抵抗Ｒg1，Ｒg2によって抵抗分割された電圧Ｖggが各負荷用トランジスタＬd1，Ｌd2，Ｌd3のゲート端子に共通に供給され、第３段の駆動用トランジスタＤr3と負荷用トランジスタＬd3との接続点が信号出力端子（ＯＳ）となり、固体撮像素子の検出信号が画像信号として出力される。
【０００５】
ソース・フォロア型の出力回路で抵抗Ｒssを設けるのは、負荷用トランジスタＬｄのソース端子電圧を４Ｖ程度に上昇させるためである。この抵抗Ｒssを設けることによって、負荷用トランジスタＬｄのソース・ドレイン間の電圧を低減でき、ホットエレクトロンやパンチスルーの発生を抑制し、出力回路の高信頼性化，高性能化を図ることが可能となる。
【０００６】
しかし、抵抗Ｒssを設けると、抵抗Ｒssで発生する熱ノイズが各負荷用トランジスタＬｄのソース電位に影響を与え、出力回路全体のノイズを増加させることになってしまう。そこで、図４に示す出力回路ではキャパシタＣssを抵抗Ｒssに並列に接続し、ノイズ低減を図っている。このキャパシタＣssの容量は、ある程度以上の大きなものが必要となる。
【０００７】
尚、上記の抵抗Ｒssを備えた出力回路を開示する従来例として、例えば下記の非特許文献１や特許文献１記載のものがある。
【０００８】
【非特許文献１】「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」米本著、ＣＱ出版、第６３頁
【特許文献１】特開２００２―３３５４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図４に示す従来の出力回路では、各負荷用トランジスタＬｄのゲートに印加する電圧を生成するために、抵抗Ｒg1，Ｒg2で構成されるバイアス回路を設け、このバイアス回路で４Ｖ程度の電圧を生成している。
【００１０】
しかし、この抵抗Ｒg1，Ｒg2は、抵抗Ｒssと同様に熱ノイズの発生源となり、この熱ノイズが各負荷用トランジスタＬｄのゲート電圧に乗り、結果として、信号出力端子ＯＳでのノイズ増大を引き起こす。
【００１１】
本発明の目的は、ノイズの低減を図ることができるＣＣＤ型固体撮像素子及びその出力回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の出力回路は、ＣＣＤ型固体撮像素子の複数段のソース・フォロア回路で構成される出力回路において、前記複数段のうち初段の前記ソース・フォロア回路を構成する負荷用トランジスタのソース端子とアースとの間に抵抗手段を接続すると共に該抵抗手段にノイズ低減用キャパシタを並列接続し、且つ、該ソース端子を該負荷用トランジスタのゲート端子に接続し、更に該初段のソース・フォロア回路で用いる電源を高電圧電源とし、前記複数段のうち最終段の前記ソース・フォロア回路で用いる電源を前記高電圧電源とは別の低電圧電源にし、且つ、該最終段の前記ソース・フォロア回路を構成する負荷用トランジスタのソース端子をアース及び該負荷用トランジスタのゲート端子に接続する構成としたことを特徴とする。
【００１３】
本発明の出力回路の前記抵抗手段が、トランジスタで構成されることを特徴とする。
【００１６】
本発明のＣＣＤ型固体撮像素子は、上記のいずれかに記載の出力回路が設けられたことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、負荷用トランジスタのゲートに印加する電圧生成用のバイアス回路が不要となり、また、負荷用トランジスタのソース端子に接続された抵抗手段で発生した熱ノイズはこの負荷用トランジスタのゲート端子にも入力されて相殺されるため、低ノイズ化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係るソース・フォロア型の出力回路の回路図である。図示する出力回路は、直列接続された駆動用ＭＯＳトランジスタ（Ｄｒ）及び負荷用ＭＯＳトランジスタ（Ｌｄ）でなるソース・フォロア回路が３段並列に設けられる。
【００２０】
初段の駆動用ＭＯＳトランジスタＤr1のドレイン端子が第１電源電圧（１２．５Ｖ）に接続され、そのソース端子が初段の負荷用ＭＯＳトランジスタＬd1のドレイン端子に接続される。
【００２１】
駆動用ＭＯＳトランジスタＤr1のゲート端子が図示しないＣＣＤ型固体撮像素子の出力段のＦＤ端子に接続され、ＦＤ端子と第１電源との間がリセットトランジスタＲＳが接続され、リセットトランジスタＲＳのゲート端子にリセット信号が印加される。
【００２２】
負荷用ＭＯＳトランジスタＬd1は、そのソース端子が自身のゲート端子に接続されると共に、ソース端子とアースとの間に、ソース電位を４Ｖ程度に上昇させる抵抗Ｒssとノイズ低減用のキャパシタＣssとが並列に接続される。
【００２３】
第２段の駆動用ＭＯＳトランジスタＤr2は、そのドレイン端子が抵抗Ｒを介して第１電源電圧（１２．５Ｖ）に接続され、そのゲート端子が初段の駆動用ＭＯＳトランジスタＤr1のソース端子（＝負荷用ＭＯＳトランジスタＬd1のドレイン端子）に接続される。
【００２４】
第２段の負荷用ＭＯＳトランジスタＬd2は、そのドレイン端子が駆動用ＭＯＳトランジスタＤr2のソース端子に接続され、そのソース端子は自身のゲート端子に接続されると共にアースに接続される。このソース端子とアースとの間に、初段と同様に抵抗Ｒss，キャパシタＣssを入れても良い。
【００２５】
第３段の駆動用ＭＯＳトランジスタＤr3は、そのドレイン端子が、低圧の第２電源電圧（５Ｖ）に接続され、そのゲート端子は、第２段の駆動用ＭＯＳトランジスタＤr2のソース端子に接続される。
【００２６】
第３段の負荷用ＭＯＳトランジスタＬd3は、そのドレイン端子が駆動用ＭＯＳトランジスタＤr3のソース端子に接続され、そのソース端子は自身のゲート端子に接続されると共にアースに接続される。負荷用ＭＯＳトランジスタＬd3のドレイン端子（＝駆動用ＭＯＳトランジスタＤr3のソース端子）に信号出力端子ＯＳが接続される。
【００２７】
上述した構成の出力回路を用いたＣＣＤ型固体撮像素子では、リセット信号がリセットトランジスタＲＳに印加されてＣＣＤ型固体撮像素子の出力段ＦＤの信号電荷が第１電源側に廃棄された後、次の信号電荷がＦＤに転送されてくると、この信号電荷が初段の駆動用ＭＯＳトランジスタＤr1のゲート端子に印加される。
【００２８】
これにより、初段の駆動用ＭＯＳトランジスタＤr1が導通し、負荷用トランジスタＬd1，抵抗Ｒssを通して第１電源からアースまで電流が流れ、トランジスタＤr1のソース端子（＝トランジスタＬd1のドレイン端子）に信号電荷量に応じた電圧値信号が発生する。
【００２９】
この電圧値信号が第２段の駆動用ＭＯＳトランジスタＤr2のゲート端子に印加され、同様に駆動用ＭＯＳトランジスタＤr2のソース端子に電圧値信号が発生し、これが第３段の駆動用ＭＯＳトランジスタＤr3を導通させ、信号出力端子ＯＳに信号電荷量に応じた電圧値信号が出力される。
【００３０】
本実施形態における出力回路では、最終段のソース・フォロア回路のドレイン電圧が５Ｖに低電圧化されているため、消費電力の低減を図ることができる。また、ドレイン電圧が５Ｖのため、負荷用ＭＯＳトランジスタＬd3のソース端子に抵抗Ｒssを接続しなくても、トランジスタＬd3でホットエレクトロンやパンチスルーは発生しない。
【００３１】
また、初段のソース・フォロア回路では、負荷用ＭＯＳトランジスタＬd1へのゲート印加電圧を発生させる図４に示す抵抗Ｒg1，Ｒg2によるバイアス回路を設けていないため、抵抗Ｒg1，Ｒg2による熱雑音の発生がなく、ノイズ低減を図ることができる。また、抵抗Ｒg1，Ｒg2で消費される電力が節約できるため省電力化を図ることもでき、抵抗Ｒg1，Ｒg2を設けるスペースが不要となり、そのスペースを他の回路の特性向上や特性改善用回路の付加に利用することも可能となる。
【００３２】
本実施形態の初段のソース・フォロア回路では、トランジスタＬd1のソース端子に抵抗Ｒssを接続してソース端子電圧を約４Ｖ程度に持ち上げているため、トランジスタＬd1のドレイン・ソース間電圧が減り、ホットエレクトロンやパンチスルーの発生が防止される。
【００３３】
しかも、トランジスタＬd1の抵抗Ｒssに接続されるソース端子をトランジスタＬd1のゲート端子にも接続しているため、抵抗Ｒssで発生した熱ノイズ電圧がトランジスタＬd1のソース部及びゲート部の両方に同時且つ同電圧で印加され、熱ノイズが互いにキャンセルされる。
【００３４】
このため、抵抗Ｒssに起因する熱ノイズが信号出力端子ＯＳにまで現れることは殆ど無くなる。また、抵抗Ｒssに起因する熱ノイズが互いにキャンセルするため、ノイズ抑制用に設けるキャパシタＣssの容量を小さく或いは無くすことができ、これによりキャパシタＣss用の面積削減を図ることが可能となる。
【００３５】
この様に本実施形態によれば、初段のソース・フォロア回路に抵抗Ｒssを接続して負荷用ＭＯＳトランジスタＬd1のソース・ドレイン間電圧の低減を図り、しかも、バイアス回路を不要とし、且つ、トランジスタＬd1のソース端子に接続された抵抗Ｒssの発生ノイズをトランジスタＬd1のゲート端子に戻してキャンセルする構成としたため、省電力化と低雑音化を図ることが可能となる。
【００３６】
更に、高電圧の第１電源の他に、最終段のソース・フォロア回路用電源として低電圧の第２電源を設けたため、更なる省消費電力化を図ることが可能となる。
【００３７】
（第２実施形態）
図２は、本発明の第２実施形態に係る出力回路の回路図である。本実施形態の出力回路は、直列接続された駆動用ＭＯＳトランジスタ（Ｄｒ）及び負荷用ＭＯＳトランジスタ（Ｌｄ）でなるソース・フォロア回路が３段並列に設けられ、各駆動用ＭＯＳトランジスタＤr1，Ｄr2，Ｄr3のドレイン端子に共通に電源電圧（１２Ｖ）が接続され、各負荷用ＭＯＳトランジスタＬd1，Ｌd2，Ｌd3のソース端子に共通に抵抗Ｒssが接続され、抵抗Ｒssの他端がアースに接続される。抵抗Ｒssには並列にキャパシタＣssが接続される。
【００３８】
初段の駆動用ＭＯＳトランジスタＤr1と負荷用ＭＯＳトランジスタＬd1との接続点が第２段の駆動用ＭＯＳトランジスタＤr2のゲート端子に接続され、第２段の駆動用ＭＯＳトランジスタＤr2と負荷用ＭＯＳトランジスタＬd2の接続点が第３段の駆動用ＭＯＳトランジスタＤr3のゲート端子に接続され、初段の駆動用ＭＯＳトランジスタＤr1のゲート端子が図示しないＣＣＤ型固体撮像素子の出力段ＦＤに接続される。ＦＤ端子と電源との間にリセットトランジスタＲＳが接続され、リセットトランジスタＲＳのゲート端子にリセット信号が印加される。
【００３９】
本実施形態の出力回路では、各負荷用ＭＯＳトランジスタＬd1，Ｌd2，Ｌd3のソース端子が共通に各トランジスタＬd1，Ｌd2，Ｌd3のゲート端子に接続され、第３段の駆動用ＭＯＳトランジスタＤr3のソース端子（＝負荷用ＭＯＳトランジスタＬd3のドレイン端子）が信号出力端子ＯＳに接続される。
【００４０】
本実施形態の出力回路は、第１実施形態の出力回路に比べ、電源が１２Ｖの１つの電源だけ用いるため、設計が容易になるという利点があり、第１実施形態と同様に、負荷用ＭＯＳトランジスタＬd1，Ｌd2，Ｌd3のゲート電圧発生用としてのバイアス回路が不要なためバイアス回路で発生する熱雑音が無くなり、省消費電力化を図ることも可能となる。
【００４１】
また、第１実施形態と同様に、抵抗Ｒssで発生した熱雑音は、各トランジスタＬd1，Ｌd2，Ｌd3でキャンセルされ、出力端子ＯＳに現れることは殆どなくなり、ノイズ抑制用のキャパシタＣssも小容量で済み、或いは不要とすることも可能となる。
【００４２】
（第３実施形態）
図３は、本発明の第３実施形態に係る出力回路の回路図である。第１，第２実施形態で説明した抵抗Ｒssは、通常は、ポリシリコン配線や不純物拡散層で形成されるが、抵抗Ｒssは必ずしもその様なものである必要はなく、負荷用ＭＯＳトランジスタＬｄのソース電位をある程度大きくできるものであればよい。
【００４３】
そこで、本実施形態では、第２実施形態の抵抗Ｒssの代わりに、ＭＯＳトランジスタＴｒ．ssをトランジスタＬｄのソース端子とアースとの間に接続して抵抗手段とし、ＭＯＳトランジスタＴｒ．ssのゲート端子をトランジスタＬｄのソース端子に接続している。
【００４４】
この構成でも、負荷用ＭＯＳトランジスタＬｄのソース電位を４Ｖ程度にすることができ、負荷用ＭＯＳトランジスタＬｄのホットエレクトロンやパンチスルーの発生を抑制することができる。
【００４５】
尚、第２実施形態の抵抗Ｒssの別実施形態を図３に示したが、第１実施形態の抵抗Ｒssの代わりに図２のトランジスタＴｒ．ssを用いることができるのはいうまでもない。
【産業上の利用可能性】
【００４６】
本発明に係る出力回路は、低ノイズで低消費電力であるため、ＣＣＤ型固体撮像素子の高性能化を図ることができるという効果を奏し、デジタルカメラ等に搭載するＣＣＤ型固体撮像素子に適用すると有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態に係るＣＣＤ型固体撮像素子の出力回路図である。
【図２】本発明の第２実施形態に係るＣＣＤ型固体撮像素子の出力回路図である。
【図３】本発明の第３実施形態に係るＣＣＤ型固体撮像素子の出力回路図である。
【図４】従来のＣＣＤ型固体撮像素子の出力回路図である。
【符号の説明】
【００４８】
Ｄr1，Ｄr2，Ｄr3  駆動用ＭＯＳトランジスタ
Ｌd1，Ｌd2，Ｌd3  負荷用ＭＯＳトランジスタ
ＲＳ  リセットトランジスタ
Ｒss  抵抗
Ｃss  キャパシタ
Ｔｒ．ss  抵抗用のトランジスタ
ＯＳ  信号出力端子
【図１】
0004792334.tif 000002
【図２】
0004792334.tif 000003
【図３】
0004792334.tif 000004
【図４】
0004792334.tif 000005