(57)【特許請求の範囲】
【請求項１】
半導体基板または基板に支持された半導体層と、
当該半導体基板または半導体層に形成され互いに離間する２つのソース・ドレイン領域と、
当該２つのソース・ドレイン領域の間のチャネル形成領域の上に形成され、基板側から電荷が注入される電荷蓄積層を内部に含む積層絶縁膜と、
当該積層絶縁膜上の制御電極と
を有し、
上記積層絶縁膜が、
上記２つのソース・ドレイン領域および上記チャネル形成領域の上に形成され、基板側下面から、上記チャネル形成領域の上方の部分が電荷蓄積層に接する上面までに窒素濃度が単一の極大値をもち、かつ、当該単一の極大値のピークが膜厚方向の中心よりも基板側に偏在するボトム絶縁膜と、
上記２つのソース・ドレイン領域および上記チャネル形成領域の上方に位置して上記ボトム絶縁膜の上に形成された、上記電荷蓄積層としての窒化膜と、
上記窒化膜と上記制御電極との間に介在するトップ絶縁膜と、
を有する不揮発性半導体記憶装置。
【請求項２】
上記ボトム絶縁膜は、窒化珪素ＳｉＮx(x＞0)，酸化窒化珪素ＳｉＯxＮy(x,y＞0)の何れかを主構成物質とする
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記電荷蓄積層を中心とした絶縁膜内領域に、上記半導体基板または半導体層の表面に対向した面内および膜厚方向に離散化された記憶電荷の蓄積手段として、電荷トラップが分布している
請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
上記電荷蓄積層は、Frenkel-Pool伝導特性を示す絶縁膜を含む
請求項３記載の不揮発性半導体記憶装置。
【請求項５】
上記電荷蓄積層は、窒化珪素ＳｉＮx(x＞0)，酸化窒化珪素ＳｉＯxＮy(x,y＞0)，酸化アルミニウムＡｌＯx(x＞0)，酸化タンタルＴａＯx(x＞0)の何れかからなる膜を含む
請求項４記載の不揮発性半導体記憶装置。
【請求項６】
上記電荷蓄積層が窒化珪素ＳｉＮx(x＞0)からなり、その上記制御電極側の上方領域に、上記基板側の下方領域より高い密度の珪素−水素結合基を含有する
請求項５記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板または基板に支持された半導体層と、当該半導体基板または半導体層に形成され互いに離間する２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域の間のチャネル形成領域の上に形成され、基板側から電荷が注入される電荷蓄積層を内部に含む積層絶縁膜と、当該積層絶縁膜上の制御電極とを有し、上記積層絶縁膜が、ボトム絶縁膜と、上記電荷蓄積層としての窒化膜と、トップ絶縁膜とを基板側から順に積層させてなる不揮発性半導体記憶装置の製造方法であって、
窒素原子を含むプラズマに上記半導体基板または半導体層の表面を曝し、当該半導体表面を直接、窒化する処理により、基板側下面から電荷蓄積層に接する上面までに窒素濃度が単一の極大値をもち、かつ、当該単一の極大値のピークが膜厚方向の中心よりも基板側に偏在する上記ボトム絶縁膜を成膜するステップと、
上記窒化膜と上記トップ絶縁膜を、上記ボトム絶縁膜上に成膜し、続いて上記制御電極となる膜を成膜するステップと、
上記制御電極となる膜とその下の上記トップ絶縁膜とを一括してパターニングすることで、上記２つのソース・ドレイン領域となる領域および上記チャネル形成領域となる領域の上に上記ボトム絶縁膜と上記窒化膜を残すステップと、
を含む不揮発性半導体記憶装置の製造方法。
【請求項８】
上記ボトム絶縁膜として窒化珪素膜を形成するに際し、窒素Ｎ２またはアンモニアＮＨ３の原料ガスを導入しながら上記プラズマに上記半導体基板または半導体層を曝す
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
上記ボトム絶縁膜として酸化窒化珪素膜を形成するに際し、窒素Ｎ２またはアンモニアＮＨ３と、酸化窒素ＮＯまたはＮ２Ｏとの混合ガスを原料ガスとして導入しながら上記プラズマに上記半導体基板または半導体層を曝す
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
５ＭＨｚから５ＧＨｚまでの周波数範囲内の交流電磁場中で上記プラズマを生成し、当該交流電磁場中のプラズマに上記半導体基板または半導体層を曝す
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
プラズマを生成し、生成したプラズマを空間的に離れた場所に誘導し、当該誘導により荷電イオンの数が減少したプラズマに上記半導体基板または半導体層を曝す
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
上記プラズマを生成した後にグリッド電極を透過させ、当該グリッド電極の透過により荷電イオンの数が減少したプラズマに上記半導体基板または半導体層を曝す
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
形成したボトム絶縁膜上に、上記電荷蓄積層として窒化珪素膜を形成する場合、珪素−水素結合基を相対的に少なくする条件で窒化珪素膜を形成し始め、その後、形成途中で珪素−水素結合基を相対的に多くする条件に切り換える
請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
上記成膜条件の切り換えでは、複数の原料ガスの混合比を変える
請求項１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
上記成膜条件の切り換えでは、混合する原料ガスの種類を変える
請求項１３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリなどＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory) を構成する不揮発性メモリ素子において、基板側の半導体表面領域と電荷蓄積層との間に介在しエネルギー障壁として機能するボトム絶縁膜の膜質を改善した不揮発性半導体記憶装置と、その製造方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されている。その記憶素子である不揮発性メモリトランジスタは、基板側の半導体表面領域（チャネル形成領域）上に、内部に電荷蓄積層を含む絶縁膜（ゲート絶縁膜）とゲート電極を積層した構造を有する。電荷蓄積層としては、単一のポリシリコンからなるフローティングゲート、あるいは、多数のキャリアトラップを形成するため、たとえば酸化膜との界面でトラップ密度が大きくできる窒化膜などがある。
【０００３】
不揮発性半導体メモリでは、高速の書き込み動作または消去動作のために１０ＭｅＶ／ｃｍオーダー以上の高電界をゲート絶縁膜の最下層の膜（以下、ボトム絶縁膜という）に印加して、電荷蓄積層への電荷（電子または正孔）の注入・放出を行う。電荷蓄積層に電荷が蓄積されると、メモリトランジスタのしきい値電圧が変化し、これにより情報が記録される。消去時には、電荷を基板側に引き抜くか、逆極性の電荷を電荷蓄積層に注入する。一方、情報の読み出し時には、そのしきい値電圧変化をチャネルの導電性の違いまたはチャネルのオン／オフによるドレイン電位変化に変換して読み出す。
【０００４】
このように動作する不揮発性メモリトランジスタにおいて、電荷の注入・放出を行う基板側と電荷蓄積層との間に介在するボトム絶縁膜の材料、膜厚、膜質および形成法は、書き込みおよび消去特性、あるいは電荷保持特性を大きく左右するため重要である。
従来、このボトム絶縁膜として、伝導チャネルと絶縁膜との界面密度を最小限に抑制し、かつ実用に耐える１００万回程度の書き込み／消去を可能にするために、Ｓｉ基板を熱酸化することによって形成したＳｉＯ2 膜が用いられてきた。
【０００５】
【発明が解決しようとする課題】
従来のフラッシュメモリあるいはＥＥＰＲＯＭでは、書き換え・消去動作を何度も繰り返すと、熱酸化シリコン膜（ボトム絶縁膜）中に電子または正孔が捕獲され、しきい値電圧の変動が生じることが知られていた。これに関しては、例えば（遠藤，舛岡，電子情報通信学会誌 C-III,vol.J79-C-II,No.7 p.333) で論じられている。
【０００６】
このようにして生じたトンネル酸化膜中のダメージ、およびそれに伴うトラップ数の増大は、繰り返し動作後のしきい値電圧変動、すなわちリテンション特性の劣化の要因となるだけでなく、ボトム絶縁膜を介するリーク電流を大きくする。その結果、メモリトランジスタの電荷保持特性が劣化してしまうことが知られている（例えば，S.Sato et al., Proc. IEEE 1995 Int. Conference on Microelectronic Test Structures, 8, 97(1995)) 。
【０００７】
一方、電荷保持特性を上げるには、一般に、ボトム絶縁膜の膜厚を厚くすればよいが、それでは電荷の注入効率が低下し、低電圧動作が困難となる。
【０００８】
本発明の目的は、書き込み・消去動作を繰り返した後のしきい値電圧の変動および電荷保持特性の劣化が小さく、あるいは電荷保持に必要なエネルギー障壁は維持しながら電荷注入効率を上げることができる不揮発性半導体記憶装置と、その製造方法とを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置は、半導体基板または基板に支持された半導体層と、当該半導体基板または半導体層に形成され互いに離間する２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域の間のチャネル形成領域の上に形成され、基板側から電荷が注入される電荷蓄積層を内部に含む積層絶縁膜と、当該積層絶縁膜上の制御電極とを有し、上記積層絶縁膜が、上記２つのソース・ドレイン領域および上記チャネル形成領域の上に形成され、基板側下面から、上記チャネル形成領域の上方の部分が電荷蓄積層に接する上面までに窒素濃度が単一の極大値をもち、かつ、当該単一の極大値のピークが膜厚方向の中心よりも基板側に偏在するボトム絶縁膜と、上記２つのソース・ドレイン領域および上記チャネル形成領域の上方に位置して上記ボトム絶縁膜の上に形成された、上記電荷蓄積層としての窒化膜と、上記窒化膜と上記制御電極との間に介在するトップ絶縁膜と、を有する不揮発性半導体記憶装置。
上記ボトム絶縁膜は、窒化珪素ＳｉＮx(x＞0)，酸化窒化珪素ＳｉＯxＮy(x,y＞0)の何れかを主構成物質とする。
【００１１】
この不揮発性半導体記憶装置では、書き込みおよび消去時に、たとえば、チャネルホットエレクトロン注入、ダイレクトトンネリングによるエレクトロン注入、バンド間トンネル電流を用いたホットエレクトロンまたはホットホールの注入、ＦＮトンネリングを用いたチャネル全面からのエレクトロン注入などが用いられる。
本発明の不揮発性半導体記憶装置では、その動作の際に電荷が通過する記憶素子のボトム絶縁膜が上記特徴の窒素濃度分布を有するため、以下のように、特性および信頼性が向上する。
【００１２】
すなわち、第１および第２の特徴と関連することとして、電荷蓄積層側のエネルギー障壁を維持しながら基板側のエネルギー障壁が低減される。窒素濃度が高まるとエネルギー障壁が低下するためである。したがって、電荷保持特性を低下させずに電荷注入効率を高めることができる。また、ボトム絶縁膜を厚くしても必要な電荷注入効率が確保できるため、その分、電荷保持特性が向上する。
【００１３】
その一方、本発明者らは、このような窒素濃度分布にするとリーク電流が大幅に低減することを実験的に確かめた。これは、ボトム絶縁膜を窒化珪素膜または酸化窒化珪素膜とした場合、耐電流ストレス性に優れた珪素−窒素結合基を含むためである。したがって、ボトム絶縁膜の膜厚方向でほぼ一様な窒素濃度分布とした従来の場合に比べ、リーク電流に関しては大幅な向上が達成されている。また、書き込み消去を繰り返した後のしきい値電圧変動に関するリテンション特性が向上する。
【００１４】
また、第１および第３の特徴と関連することとして、窒素原子が基板との界面付近に余り存在しないため、基板界面準位、および界面における窒素原子散乱の発生が低く押さえらている。このことが、リーク低減のほかに、メモリ素子のトランスコンダクタンスの変動およびしきい値電圧の変動が小さい要因となっている。
【００１６】
とくに、窒化珪素系および他の絶縁膜を電荷蓄積層とする不揮発性半導体記憶装置では、上記電荷蓄積層を中心とした絶縁膜内領域に、上記半導体基板または半導体層の表面に対向した面内および膜厚方向に離散化された記憶電荷の蓄積手段として、電荷トラップが分布している。
また、上記電荷蓄積層は、Frenkel-Pool伝導特性を示す絶縁膜、たとえば窒化珪素ＳｉＮx (x＞0)，酸化窒化珪素ＳｉＯx Ｎy (x,y＞0)，酸化アルミニウムＡｌＯx (x＞0)，酸化タンタルＴａＯx (x＞0)の何れかからなる膜を含む。とくに電荷蓄積層が窒化珪素ＳｉＮx (x＞0)からなる場合、好ましくは、その上記制御電極側の上方領域に、上記基板側の下方領域より高い密度の珪素−水素結合基を含有する。電荷トラップ中心は基板からの距離が遠いほうが電荷保持のためには好ましいからである。
【００１７】
本発明の第２の観点に係る不揮発性半導体記憶装置の製造方法は、半導体基板または基板に支持された半導体層と、当該半導体基板または半導体層に形成され互いに離間する２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域の間のチャネル形成領域の上に形成され、基板側から電荷が注入される電荷蓄積層を内部に含む積層絶縁膜と、当該積層絶縁膜上の制御電極とを有し、上記積層絶縁膜が、ボトム絶縁膜と、上記電荷蓄積層としての窒化膜と、トップ絶縁膜とを基板側から順に積層させてなる不揮発性半導体記憶装置の製造方法であって、窒素原子を含むプラズマに上記半導体基板または半導体層の表面を曝し、当該半導体表面を直接、窒化する処理により、基板側下面から電荷蓄積層に接する上面までに窒素濃度が単一の極大値をもち、かつ、当該単一の極大値のピークが膜厚方向の中心よりも基板側に偏在する上記ボトム絶縁膜を成膜するステップと、上記窒化膜と上記トップ絶縁膜を、上記ボトム絶縁膜上に成膜し、続いて上記制御電極となる膜を成膜するステップと、上記制御電極となる膜とその下の上記トップ絶縁膜とを一括してパターニングすることで、上記２つのソース・ドレイン領域となる領域および上記チャネル形成領域となる領域の上に上記ボトム絶縁膜と上記窒化膜を残すステップと、を含む。
【００１８】
上記ボトム絶縁膜として窒化珪素膜を形成するに際し、好適に、窒素Ｎ2 またはアンモニアＮＨ3 の原料ガスを導入しながら上記プラズマに上記半導体基板または半導体層を曝す。
また、上記ボトム絶縁膜として酸化窒化珪素膜を形成するに際し、好適に、窒素Ｎ2 またはアンモニアＮＨ3 と、酸化窒素ＮＯまたはＮ2 Ｏとの混合ガスを原料ガスとして導入しながら上記プラズマに上記半導体基板または半導体層を曝す。
【００１９】
これらボトム絶縁膜の形成において、好適に、５ＭＨｚから５ＧＨｚまでの周波数範囲内の交流電磁場中で上記プラズマを生成し、当該交流電磁場中のプラズマに上記半導体基板または半導体層を曝す。
その際、本発明では、好適に、プラズマを生成し、生成したプラズマを空間的に離れた場所に誘導し、当該誘導により荷電イオンの数が減少したプラズマに上記半導体基板または半導体層を曝すとよい。この方法は、いわゆるリモートプラズマ法であり、当該不揮発性半導体記憶装置を形成するウエハに到達するプラズマ流内で荷電イオンの数が減少するため、基板へのダメージが低減する。
同じ作用をもたらす他の方法として、上記プラズマを生成した後にグリッド電極を透過させ、当該グリッド電極の透過により荷電イオンの数が減少したプラズマに上記半導体基板または半導体層を曝してもよい。
【００２０】
一方、形成したボトム絶縁膜上に、上記電荷蓄積層として窒化珪素膜を形成する際に、好適に、珪素−水素結合基を相対的に少なくする条件で窒化珪素膜を形成し始め、その後、形成途中で珪素−水素結合基を相対的に多くする条件に切り換えるとよい。たとえば、この成膜条件の切り換えでは、複数の原料ガスの混合比を変える。あるいは、混合する原料ガスの種類を変えることで、上記成膜条件を切り換える。
【００２１】
このような本発明に係る不揮発性半導体記憶装置の製造方法では、前記した特徴の窒素濃度分布を有するボトム絶縁膜が容易に形成される。また、電荷蓄積層内の電荷トラップが上方側に密集して形成され、電荷保持特性が向上する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、記憶素子としてｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐチャネル型のメモリトランジスタは、以下の説明で不純物導電型を逆にすることで実現される。
【００２３】
第１実施形態
本実施形態は、いわゆるＦＧ(Floating Gate) 型メモリトランジスタを有する不揮発性半導体メモリ装置に関する。
図１に、第１実施形態に係る不揮発性メモリトランジスタの断面構造を示す。
【００２４】
このメモリトランジスタは、たとえばｐ型シリコンウエハなどの半導体基板、半導体基板内表面に形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ型シリコン層（以下、単に基板ＳＵＢという）に形成されている。基板ＳＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)法またはＳＴＩ(Shallow Trench Isolation)法などから形成された素子分離絶縁層ＩＳＯが形成されている。この素子分離絶縁層ＩＳＯが形成されていない基板表面部分が当該メモリトランジスタを含む能動素子が形成される活性領域となる。
【００２５】
活性領域上に、いわゆるゲート絶縁膜（本発明では、便宜上、ボトム絶縁膜ＢＴＭという）、フローティングゲートＦＧ、ゲート間絶縁膜ＩＮＴＧ、およびコントロールゲートＣＧからなるゲート積層膜構造が形成されている。このコントロールゲートＣＧ自身、あるいは、コントロールゲートＣＧに接続された上層配線層により、メモリセルアレイのワード線が構成される。
【００２６】
ボトム絶縁層ＢＴＭは、たとえば１ｎｍ〜２０ｎｍ程度の膜厚を有する窒化珪素ＳｉＮx (x＞0)または酸化窒化珪素ＳｉＯx Ｎy (x,y＞0)の膜からなる。このボトム絶縁膜ＢＴＭの形成は、詳細は後述するが、窒素Ｎ2 またはアンモニアＮＨ3 、あるいは、これに酸化窒素Ｎ2 ＯまたはＮＯを付加したガスの電離気体（プラズマ）にＳｉ活性領域を曝すことにより、Ｓｉ活性領域表面を直接、窒化または酸化窒化して形成する。
電荷蓄積層としてのフローティングゲートＦＧは、ｐ型またはｎ型の不純物を導入して導電化した多結晶珪素の膜よりなる。
ゲート間絶縁膜ＩＮＴＧは、たとえばＯＮＯ(Oxide-Nitride-Oxide) 膜あるいは単層の酸化珪素膜からなり、その膜厚は３ｎｍ〜２０ｎｍ程度とする。
コントロールゲートＣＧは、ＣＶＤ法により形成し高濃度に不純物がドーピングされた多結晶珪素、または、多結晶珪素とその上のＷＳｉ2,ＴｉＮ，ＴａＳｉ2,ＴｉＳｉ2,Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との積層膜からなる。
【００２７】
ゲート積層構造の両側のシリコン活性領域内表面に、いわゆるＬＤＤ(Lightly Doped Drain) 構造を有した２つのソース・ドレイン不純物領域Ｓ／Ｄが離れて形成されている。動作時の電圧印加方向に応じて、この２つのソース・ドレイン不純物領域Ｓ／Ｄの一方がソース、他方がドレインとして機能する。
また、ゲート積層膜構造の両側面には、いわゆるサイドウォールＳＷと称せられる絶縁層が形成されている。サイドウォールＳＷ直下に位置する活性領域に、ｎ型不純物が比較的低濃度で浅く導入されることにより、ソース・ドレイン不純物領域Ｓ／Ｄのｎ- 不純物領域（ＬＤＤ領域）が形成されている。また、サイドウォールＳＷを自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース・ドレイン不純物領域Ｓ／Ｄの主体をなすｎ+ 不純物領域が形成されている。
なお、２つのソース・ドレイン不純物領域Ｓ／Ｄの間の活性領域部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
【００２８】
本実施形態におけるメモリトランジスタは、前記したボトム絶縁膜ＢＴＭの窒素濃度分布に特徴を有する。図２は、このボトム絶縁膜ＢＴＭを中心とした、基板に垂直方向の窒素濃度分布を示すグラフである。
この図示例のボトム絶縁膜ＢＴＭは、その膜厚方向に窒素濃度ＣN の単一の極大値を有する。すなわち、チャネル形成領域との界面側は極めて窒素濃度が低く抑えられ、ボトム絶縁膜ＢＴＭ内に向かって急激に窒素濃度が増加し、ピーク点Ｐに達すると以後はフローティングゲートＦＧ側に窒素濃度が減少する。このような窒素濃度分布は、その膜形成法に強く依存する。
【００２９】
以下、このボトム絶縁膜の形成法を含むメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図３〜図６は、第１実施形態に係るメモリトランジスタの製造途中の断面図である。
図３に示すように、基板ＳＵＢ上にＬＯＣＯＳ法またはＳＴＩ法により素子分離絶縁層ＩＳＯを形成する。また、必要に応じて、メモリトランジスタのしきい値電圧を調整するための不純物ドーピングを、たとえばイオン注入法により行う。
【００３０】
図４に示すように、少なくともＳｉ活性領域上にボトム絶縁膜ＢＴＭを形成する。
このボトム絶縁膜ＢＴＭの形成では、Ｓｉ活性領域の表面を窒素原子、または酸素原子と窒素原子を共に含むプラズマに曝すことにより、Ｓｉ活性領域表面を直接、窒化または酸化窒化する。このとき、Ｓｉ活性領域にプラズマダメージが多少なりとも導入される。このプラズマダメージは、後のアニーリングにより回復可能であるが、膜形成時にプラズマダメージの導入を可能な限り抑制することが望ましい。
【００３１】
このようにプラズマダメージの導入を抑えながらボトム絶縁膜ＢＴＭを形成するには、たとえばＥＣＲ(Electron Cyclotron Resonance)による交流電磁場（５ＭＨｚ〜５ＧＨｚ）内でプラズマを生成するプラズマ生成室とウエハを処理する処理室を空間的に分離し、プラズマ生成室からのプラズマ流を電磁誘導により処理室に導いてウエハ上に照射する方法が好適である。この方法はリモートプラズマ法と称され、生成時のプラズマに多く含まれる荷電イオンＮ+ ，Ｏ+ が誘導過程で低減し、ウエハ上に到達するときには中性活性原子Ｎ，Ｏの比率が増大する。したがって、この方法では、極度に高い照射エネルギーの原子による基板損傷が有効に抑制できる。
【００３２】
また、プラズマダメージの導入を抑えながらボトム絶縁膜ＢＴＭを形成する他の方法としては、生成したプラズマを電極グリッドを透過させて荷電イオンをある程度中性化した後、ウエハ処理に用いる方法がある。この方法でも、極度に高い照射エネルギーの原子が低減し、これによる基板損傷が有効に抑制できる。
【００３３】
ところで、リモートプラズマ法によりシリコン基板上に酸化窒化膜あるいは窒化膜を形成する場合、その膜中に極大値を有する窒素濃度分布が得られること自体は、既に知られている（E. Ploura et al., Applied Physics Letters, 49,97(1996)) 。このような窒素濃度分布となるのは、Ｓｉ中の窒素の拡散係数がＳｉ中の窒素濃度の上昇に伴い減少するためであると考えられている。
【００３４】
本発明者は、このような窒素濃度分布を有する窒化膜または酸化窒化膜を、メモリトランジスタにおいて電荷がトンネリングするボトム絶縁膜に適用すると、特性および品質（寿命）が大幅に改善できることを実験により見いだした。
この実験では、ｐ型シリコンウエハ（不純物濃度１．５×１０16ｃｍ-3）の（１００）面を、ＥＣＲプラズマ装置で処理した。このとき、導入ガスとしてＮ2Ｏを流量５０ｓｃｃｍを処理室（チャンバ）に流し、チャンバ内圧力は０．８ｍＴｏｒｒに設定した。そして、周波数２．４５ＧＨｚ，パワー３００Ｗの交流電磁場中で窒素原子および酸素原子を含むプラズマを生成し、このプラズマに基板温度１５０℃に保ったシリコンウエハを曝して、酸化窒化珪素膜を形成した。
【００３５】
酸化窒化珪素膜を形成後、図１の構造のメモリトランジスタを形成し、電流−電圧特性を測定した。
その電流−電圧特性結果から得られた Fowler-Nordheim（Ｆ−Ｎ）プロットを図７に示す。図７の縦軸はｌｏｇ（Ｊ／Ｅ2 ）、横軸は−１／Ｅである。ここでＪは電流密度，Ｅは熱酸化珪素膜中あるいは酸化窒化珪素膜中の電界強度を表す。ここでの、酸化窒化珪素膜厚は分光エリプソメトリ法により３．５ｎｍと求められた。また、図７には、上述の酸化窒化膜形成に用いた基板と同様の基板表面を熱酸化（常圧、基板温度８５０℃）して作製した二酸化珪素膜（膜厚６．７ｍｍ）の電流電圧特性のＦ−Ｎプロットを併記した。
図７より、酸化窒化珪素膜のほうが膜厚が薄いにもかかわらず、同じ電界において酸化窒化珪素膜を流れる電流は二酸化珪素膜を流れる電流の１／１０程度であることが分かる。
また、この実験を含め種々の実験により、このリーク電流の低減は、図２のような極大値をもつ窒素濃度分布と強い相関があることが判明した。
【００３６】
この実験結果を前提に、図４においては一つの好ましい実施例として、リモートプラズマ法により、酸化窒化窒素を、Ｎ2 Ｏ，ＮＯまたはＮ2 のガスを用い交流電磁場（１３．５６ＭＨｚ）内で膜厚１ｎｍ〜２０ｎｍ程度形成する。なお、従来のように熱酸化シリコン膜をトンネル膜として用いたＦＧ型メモリトランジスタでは、そのトンネル膜厚は電荷保持特性等から８ｎｍ程度が限界とされていたが、本実施形態では、ボトム絶縁膜ＢＴＭを８ｎｍより薄膜化できる利点がある。
【００３７】
つぎに、図５に示すように、ボトム絶縁膜ＢＴＭ上に、順次、フローティングゲートＦＧとなる導電層、ゲート間絶縁膜ＩＮＴＧおよびコントロールゲートＣＧとなる導電層を形成する。
フローティングゲートＦＧとなる導電層（多結晶シリコン）の形成では、モノシラン（ＳｉＨ4 ），ジクロロシラン（ＳｉＣｌ2 Ｈ2 ），テトラクロロシラン（ＳｉＣｌ4 ）などのシリコン原子を含むガスを原料としたＣＶＤ法、または、多結晶シリコンをターゲットとしたスパッタリング法（ＰＣＤ）を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶シリコンを、たとえば５０ｎｍ〜２００ｎｍ程度堆積する。この膜形成過程あるいは成膜後のイオン注入により多結晶シリコンに不純物を導入し導電化する。
つぎに、ゲート間絶縁膜ＩＮＴＧとして３ｎｍ〜２０ｎｍ程度の膜厚の二酸化珪素膜を、フローティングゲートＦＧとなる多結晶シリコン上に堆積した。この堆積は、ＳｉＨ4 ，ＳｉＣｌ2 Ｈ2 ，トリクロロシラン（ＳｉＣｌ3 Ｈ），ＳｉＣｌ4 などシリコン原子を含むガス、および酸化窒素Ｎ2 Ｏ，酸素Ｏ2 などを含むガスを用いた基板温度６００〜８００℃のＣＶＤ法を用いる。
そして、コントロールゲートＣＧとなる導電膜として、多結晶シリコン膜と、その上の金属、高融点金属、その金属シリサイドを含む合金などからなる低抵抗化層との積層膜を形成する。低抵抗化層の材料としては、銅（Ｃｕ），アルミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ2 ），タンタルシリサイド（ＴａＳｉ2 ），チタンナイトライド（ＴｉＮ）などを用いる。このコントロールゲートＣＧとなる導電膜は、ＣＶＤ法またはＰＶＤ法により、厚さ５０ｎｍ〜２００ｎｍ程度形成する。
【００３８】
とくに図示しないが、ドライエッチング耐性の優れた絶縁膜（例えば、ＳｉＯ2 ）をＣＶＤにより堆積し、この絶縁膜をゲート電極パターンに加工する。この絶縁膜をマスクとして異方性のあるエッチング、たとえばＲＩＥ(Reactive IonEtching)を行って、図６に示すように、コントロールゲートＣＧ，ゲート間絶縁膜ＩＮＴＧ，フローティングゲートＦＧ，ボトム絶縁膜ＢＴＭからなるゲート積層膜を形成する。
つぎに、ゲート積層膜を自己整合マスクとして、上記エッチングにより表出したＳｉ活性領域の表面にｎ型不純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ領域，図ではｎ- で示す）を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ+ ）を１〜５×１０13ｃｍ-2個ほどドーピングする。
【００３９】
その後は、全面にＣＶＤによりＳｉＯ2 膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、図１に示すように、ゲート積層膜の側面にサイドウォールＳＷが形成される。この状態で、サイドウォールＳＷ外側のＳｉ活性領域にｎ型不純物を高濃度でイオン注入し、ソース・ドレイン不純物領域Ｓ／Ｄを形成する。このイオン注入では、たとえば、ゲート積層膜およびサイドウォールＳＷをマスクとして自己整合的にＡｓ+ を１〜５×１０15ｃｍ-2個ほどドーピングする。
その後、層間絶縁膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００４０】
本発明ではメモリセルアレイ方式に限定はない。図８および図９は、メモリトランジスタのメモリセルアレイ内におけるセル間接続例を示す回路図である。
図８は、いわゆるＮＯＲ型のメモリセルアレイの基本的構成を示している。ここでは２メモリトランジスタしか示していないが、図示しない行方向（図の横方向）に配列されたメモリトランジスタのゲート電極（コントロールゲートＣＧ）がワード線ＷＬｉ−１，ＷＬｉまたはＷＬｉ＋１によって行方向に共通接続されている。また、ソース・ドレイン不純物領域Ｓ／ＤのうちソースＳとして機能する一方がソース線ＳＬによって列方向（図の縦方向）に共通接続されて、ドレインＤとして機能する一方がビット線ＢＬによって列方向に共通接続されている。
このようなトランジスタ接続を基本とするメモリセルアレイとしては、ソース線が各列ごとに設けられたＮＯＲ型が最もよく知られている。そのほか、ソース線が２列間で共通化されたＨｉＣＲ（高容量結合）型、ソース線またはビット線として切り換えて使用させる不純物拡散層が行方向でチャネル形成領域と交互に配置され素子分離絶縁層が不要なＶＧ（仮想接地）型、ソース線とビット線がそれぞれ列方向の所定数のセルごとに階層化され、選択トランジスタを介して下層配線が上層配線と接続されたＡＮＤ型、ビット線のみが階層化されたＤＩＮＯＲ（分割ＮＯＲ）型がある。
【００４１】
図９は、いわゆるＮＡＮＤ型のメモリセルアレイの基本的構成を示している。
ここでは１つのＮＡＮＤ列しか示していないが、図示しない行方向（図の縦方向）に配列された複数のＮＡＮＤ列間で、メモリトランジスタのゲート電極（コントロールゲートＣＧ）がワード線ＷＬ１，…，ＷＬｎ−２，ＷＬｎ−１，ＷＬｎによって行方向に共通接続されている。また、ＮＡＮＤ列内のメモリトランジスタは直列接続され、その一方端のドレインＤが、図示を省略した選択トランジスタを介してビット線ＢＬに接続されている。また、ＮＡＮＤ列の他端のソースＳが、図示を省略した選択トランジスタを介してソース線ＳＬに接続されている。
【００４２】
つぎに、メモリトランジスタの動作について説明する。
本発明では、メモリトランジスタの書き込み方法、読み出し方法および消去方法に限定はない。ここでは先ず第１の動作例として、チャネル全面からのＦＮトンネリング注入による書き込み、読み出し、およびチャネル全面ＦＮトンネリングによる消去を、ＮＯＲ型メモリセルアレイ（図８）を前提として述べる。
【００４３】
書き込み時には、基板電位を基準にしてソースＳ、ドレインＤを全て０Ｖにし、ゲートＧに正の電位、たとえば１８Ｖを印加する。このゲート電圧印加により、チャネル形成領域表面に少数キャリア（電子）が誘起され反転層（チャネル）が形成される。その電子の一部はトンネル効果によりボトム絶縁膜ＢＴＭ内を伝導し、電荷蓄積層（フローティングゲートＦＧ）に達するとフォノン散乱によりエネルギーを失い蓄積される。これにより、メモリトランジスタのしきい値電圧が上昇し、たとえば書き込み状態“１”となる。書き込み状態“０”、すなわち消去状態を維持させるメモリトランジスタに対しては、ソースＳ，Ｄに所定の正の電圧を印加するか、ゲート電圧１０Ｖが印加されないので、チャネルが形成されずトンネル注入は起こらない。
【００４４】
読み出し時には、基板電位を基準としてソースに０Ｖ，ドレインＤに例えば１．５Ｖ印加する。また、このドレイン電圧の条件下で書き込み状態“０”のメモリトランジスタが十分オンする状態、またはオン状態に近いチャネル伝導度が得られる程度に、ゲートに正の電圧、たとえば２Ｖ印加する。一方、書き込み状態“１”のメモリトランジスタは、しきい値電圧が高いため、同じバイアス電圧条件下では、有効なまでチャネル伝導度は上昇しない。何れの場合も、この条件下では、ボトム絶縁膜ＢＴＭを介した電荷の移動が殆どなく電荷蓄積層内の電子数に有効な変化を与えない。
このチャネル伝導度の変化の違いが読み出し電流の差となり、ドレイン電圧Ｄに電位変化が生じる。この電位変化を検出回路（センスアンプ）で増幅して記憶情報“１”と“０”を読み出す。
【００４５】
消去時には、基板電位を基準にしてソース、ドレインを全て０Ｖにし、ゲートＧに負の電位、たとえば−１５Ｖを印加する。このとき、書き込み状態“１”のメモリトランジスタにおいて、フローティングゲートＦＧに蓄積された電子はボトム絶縁膜ＢＴＭをトンネルすることによりＳｉ活性領域（チャネル形成領域）に戻される。したがって、全てのメモリトランジスタが消去状態（書き込み状態“０”）に揃えられる。
【００４６】
次に第２の動作例として、チャネルホットエレクトロン（ＣＨＥ）注入により書き込みを行い、バンド−バント間トンネル電流に起因したホットホール注入により消去する場合を述べる。
【００４７】
書き込み時には、基板電位を基準にしてソースＳを０Ｖ、ドレインＤを５Ｖにし、ゲートＧに正の電圧、たとえば１０Ｖを印加する。このバイアス条件下では、ドレイン電圧が５Ｖと第１の動作例より高く、チャネル内を電子が加速されてドレイン端で高エネルギー電子（ホットエレクトロン）となる。そのホットエレクトロンの一部がボトム絶縁層ＢＴＭのエネルギー障壁よりも高いエネルギーを持つと、それらの電子は散乱過程によりボトム絶縁膜ＢＴＭのエネルギー障壁を越え、フローティングゲートＦＧに注入され、そこでフォノン散乱によりエネルギーを失い蓄積される。消去状態（書き込み状態“０”）を維持するメモリトランジスタは、ドレイン電圧５Ｖまたはゲート電圧１０Ｖが印加されないので、このようなＣＨＥ注入は起こらない。
【００４８】
読み出しは、第１動作例と同様にして行う。
【００４９】
消去は、第１の動作例と同様にして行うことも可能であるが、ここでは、基板電位を基準にして、ソースＳに０Ｖ、ドレインＤに５Ｖ、ゲートＧに−５Ｖ印加し、ドレイン端とゲート間のみ高電界とする。これにより、ドレイン端表面が深い空乏化状態となり電子が基板側に流れ、これに起因してホールが発生する。発生したホールはチャネル形成領域側にドリフトして、ここでゲート電圧により加速され、その一部がホットホールとなる。このバンド−バンド間トンネリングにより生じたホットホールはフローティングゲートＦＧに注入され、蓄積される。
これにより、フローティングゲートＦＧの電位が上昇し、全てのメモリトランジスタのしきい値電圧が低下して消去状態となる。
【００５０】
なお、図９のＮＡＮＤ型では、通常、前記第１の動作例と同様の原理で、チャネル全面トンネル注入により書き込みおよび消去が行われる。
【００５１】
第２実施形態
第２実施形態は、ＭＯＮＯＳ型メモリトランジスタに関する。
【００５２】
図１０に、このＭＯＮＯＳ型メモリトランジスタの断面構造を示す。
このメモリトランジスタは、電荷蓄積層として第１実施形態のフローティングゲートＦＧに代えて窒化珪素ＳｉＮx の膜を用いたものである。この電荷蓄積層を中心とした領域に形成された電荷トラップが離散化された電荷蓄積手段として機能する。トップ絶縁膜ＴＯＰは、３．５ｎｍ〜５ｎｍ程度の酸化珪素膜を用いる。
ＭＯＮＯＳ型では電荷蓄積層が絶縁膜であるため、図１０のように、電荷蓄積層ＳＩＮと、その下のボトム絶縁膜ＢＴＭをゲート電圧Ｇと一括してパターンニングせずに、全面に残すことができる。もちろん、第１実施形態と同様な形状にパターンニングしてもよい。
【００５３】
このメモリトランジスタの形成では、第１実施形態と同様の方法でボトム絶縁膜ＢＴＭの形成までを行う。ただし、ＭＯＮＯＳ型メモリトランジスタの電荷蓄積層は離散化されて導電性が極めて低いため電荷保持特性に優れ、その結果、ボトム絶縁膜ＢＴＭは、第１実施形態のＦＧ型より薄くできる。
【００５４】
電荷蓄積層ＳＩＮの形成では、モノシラン（ＳｉＨ4 ），ジクロロシラン（ＳｉＣｌ2 Ｈ2 ），トリクロロシラン（ＳｉＣｌ3 Ｈ），テトラクロロシラン（ＳｉＣｌ4 ）などＳｉを含むガス、および、Ｎ2 またはＮＨ3 など窒素原子を含むガスを原料としたＣＶＤ法によりＳｉＮx を１ｎｍから２０ｎｍ堆積する。
【００５５】
このＳｉＮx 成膜時に、たとえば、基板に近い層はＮＨ3 ／ＳｉＣｌ2 Ｈ2 の分圧比が小さい条件でＣＶＤし、その後、ＮＨ3 ／ＳｉＣｌ2 Ｈ2 の分圧比が大きな条件でＣＶＤすることが望ましい。これにより、チャネル形成領域ＣＨに近い領域ではＳｉ−Ｈボンド密度を低く抑え、チャネル形成領域ＣＨから遠いトップ絶縁膜ＴＯＰ側にＳｉ−Ｈボンドを高密度とすることができる。
Ｓｉ−Ｈボンドは水素が置換されるとＳｉダングリングボンドを形成するため、その密度が電荷トラップの分布に関与する。したがって、このようにして形成されたＳｉＮx はトップ絶縁膜ＴＯＰ形成後にチャネル形成領域ＣＨに遠い側に高密度の電荷トラップが形成されやすい。したがって、電荷トラップに一旦捕獲された電荷は基板側に戻り難く、その分、電荷保持特性が向上する。
【００５６】
同様の効果を得るための、他の望ましいＣＶＤ条件の切り換え方法としては、ＳｉＮx 成膜時に、基板に近い層はＮＨ3 ／ＳｉＣｌ4 の混合ガスによりＣＶＤし、その後、ＮＨ3 ／ＳｉＣｌ2 Ｈ2 の混合ガスに切り換えてＣＶＤする。この方法によっても、チャネル形成領域ＣＨに近い領域にＳｉ−Ｈボンド数が少なく、チャネル形成領域ＣＨから遠い領域にＳｉ−Ｈボンド数が多くなり、その結果、電荷保持特性が向上する。
【００５７】
以後のメモリトランジスタの形成工程は、第１実施形態と同様であるが、図１０の構造とするには、ゲート電極Ｇをマスクにトップ絶縁膜ＴＯＰをＲＩＥによりエッチングした後、電荷蓄積層ＳＩＮおよびボトム絶縁膜ＢＴＭのエッチングは行わない。
【００５８】
このメモリトランジスタ構造が適用可能なメモリセルアレイ方式に限定はなく、第１実施形態と同様、図８および図９に示す説明した各種メモリセルアレイ方式が採用できる。
また、第１実施形態で説明した第１および第２の動作例も、本実施形態で適用可能である。
【００５９】
以下、本実施形態に代表される電荷蓄積手段（電荷トラップ）が離散化されたメモリトランジスタに特有であり、１メモリトランジスタ内に多値化せずに２ビット情報を書き込んで有効に読み出すことができる方法について説明する。なお、この方法は図８に示すＮＯＲ型メモリセルアレイで実施できる。
この方法は、ＣＨＥ注入により電荷蓄積層ＳＩＮのドレイン端側から電荷注入することでは、前記した第２の動作例と共通する。ただし、本実施形態では電荷蓄積手段が離散化されているため横方向の導電性が極めて低く、したがって、注入電荷は電荷蓄積層ＳＩＮのドレイン端に局部的に蓄積される。このことを利用して、ドレイン電圧の印加方法を逆にして２回目の電荷注入を行うと、１回目の電荷注入時のソース端に局部的に電荷が蓄積できる。
また、読み出し時のしきい値電圧はソース側の電荷蓄積量に支配されるため、読み出しドレイン電圧の印加方向を入れ換えた２度の読み出し動作により、電荷蓄積層ＳＩＮの両端部にそれぞれ独立に書き込みされた情報を、独立に読み出すことができる。
【００６０】
具体的には、第１の２値情報の書き込み時には、たとえば、基板電位を基準にしてソース線ＳＬ（ソースＳ）を０Ｖ、ビット線ＢＬ（ドレインＤ）を４．５Ｖにし、ゲートＧに正の電圧、たとえば９Ｖを印加する。このとき、ソース線ＳＬ側から供給された電子が形成されたチャネル内で加速されホットエレクトロンとなり、その一部がドレインＤ側から電荷蓄積層ＳＩＮ内に捕獲され、局所的に蓄積される。
この第１の２値情報の読み出し時には、基板電位を基準としてビット線ＢＬ（図ではＤで示すが、実際には、ここがソースとなる）に０Ｖ、ソース線ＳＬ（図ではＳで示すが、実際には、ここがドレインとなる）に、たとえば１．５Ｖ印加し、ゲート電極Ｇに、たとえば２Ｖを印加する。メモリトランジスタは、主にソース側の蓄積電荷の有無に応じてしきい値電圧が変化する。したがって、図ではＤで示すソース側端の電荷の有無、または蓄積電荷量に応じて読み出し電流が流れ、または読み出し電流量が決まり、ソース線ＳＬに電位変化が生じる。このソース線の電位変化をセンスアンプ等で増幅することで、第１の２値情報の読み出しが可能となる。
【００６１】
これに対し、第２の２値情報の書き込みおよび読み出しは、上記した第１の２情報の場合とソース線とビット線に印加する電圧を入れ換えることで可能である。
すなわち、第２の２値情報の書き込み時には、たとえば、基板電位を基準にしてビット線ＳＬ（図に示すドレインＤ）を０Ｖ、ソース線ＳＬ（図に示すソースＳ）を４．５Ｖにし、ゲートＧに正の電圧、たとえば９Ｖを印加する。このとき、ビット線側から供給された電子が形成されたチャネル内で加速されホットエレクトロンとなり、その一部が、図ではＳで示すドレイン側から電荷蓄積層ＳＩＮ内に捕獲され、局所的に蓄積される。
この第２の２値情報の読み出し時には、基板電位を基準としてソース線ＳＬ（ソースＳ）に０Ｖ、ビット線ＢＬ（ドレインＤ）に、たとえば１．５Ｖ印加し、ゲート電極Ｇに、たとえば２Ｖを印加する。メモリトランジスタは、主にソース側の蓄積電荷の有無に応じてしきい値電圧が変化する。したがって、ソースＳ側端の電荷の有無、または蓄積電荷量に応じて読み出し電流が流れ、または読み出し電流量が決まり、ビット線ＢＬに電位変化が生じる。このビット線の電位変化をセンスアンプ等で増幅することで、第２の２値情報の読み出しが可能となる。
【００６２】
消去時は、第２の動作例と同様、電位を基準にしてソース、ドレインを全て０Ｖにし、ゲートＧに負の電圧、たとえば−１０Ｖを印加する。このとき、電荷蓄積層ＳＩＮに蓄積された電子はボトム絶縁膜ＢＴＭをトンネルすることによりチャネル形成領域ＣＨに戻される。
【００６３】
第３実施形態
第１，第２実施形態においては、ボトム絶縁層ＢＴＭの形成時に、Ｎ2 Ｏ，ＮＯ，ＮＨ3 またはＮ2 を５ＭＨｚ〜５ＧＨｚ（例えば、１３．５６ＭＨｚ）の交流電磁場によって電離した電離気体にＳｉ活性領域を曝すことによって、酸化窒化珪素膜あるいは窒化珪素膜を形成していた。
これに対し、第３実施形態では、それぞれの原料ガスを電離させずに、この原料ガスに１０００°Ｃ程度加熱した基板を曝露させる。このとき、Ｓｉ中の窒素濃度が高い領域では窒素原子が拡散しにくいので、窒素はＳｉ／窒化膜界面側に偏析する傾向がある。したがって、第１，第２実施形態と同様な窒素濃度分布のボトム絶縁膜ＢＴＭが形成できる。
【００６４】
第４実施形態
第４実施形態におけるボトム絶縁膜ＢＴＭの形成では、まず、チャネル形成領域ＣＨを含むＳｉ活性領域表面を熱酸化して酸化珪素膜を形成する。そして、形成した酸化珪素膜を、第１，第２実施形態と同様な方法によって電離気体に曝すことにより、酸化窒化珪素膜あるいは窒化珪素膜を形成する。
あるいは、第３実施形態と同様に、それぞれの原料ガスを電離させずに、この原料ガスに、熱酸化により酸化珪素膜を形成した基板を１０００℃程度に加熱して曝露させることにより、ボトム絶縁膜ＢＴＭとして酸化窒化珪素膜あるいは窒化珪素膜を形成する。
【００６５】
第５実施形態
本実施形態では、ボトム絶縁膜ＢＴＭとして酸化窒化珪素膜を形成する場合、モノシラン（ＳｉＨ4 ），ジクロロシラン（ＳｉＣｌ2 Ｈ2 ），トリクロロシラン（ＳｉＣｌ3 Ｈ），テトラクロロシラン（ＳｉＣｌ4 ）などＳｉを含むガスと、ＮＯ，Ｎ2 Ｏなど酸素−窒素結合を含む原子よりなるガスを原料とするＣＶＤにより、Ｓｉ活性領域上に酸化窒化珪素膜を形成する。
あるいは、上記Ｓｉを含むガスと、ＮＯとＮ2 、またはＯ2 とＮ2 などの酸素を含むガスと窒素を含むガスの混合ガスとを原料としてＣＶＤすることで、Ｓｉ活性領域上に酸化窒化珪素膜を形成する。
これらＣＶＤの最中にＳｉＨ4 ，ＳｉＣｌ2 Ｈ2 ，ＳｉＣｌ3 Ｈ，ＳｉＣｌ4と、ＮＯ，Ｎ2 Ｏとのガス流量比を変化させることにより、図２のような窒素濃度分布が得られる。
【００６６】
変形例
本発明の実施形態は上記第１〜第５実施形態に限定されず、種々の変更が可能である。
まず、本発明では、ＭＯＮＯＳ型における電荷蓄積層ＳＩＮに代えて、酸化アルミニウムＡｌＯx ，酸化タンタルＴａＯx など、電荷トラップを含有する絶縁物質からなる膜とすることができる。
【００６７】
ＡｌＯx 膜を、たとえば、ＡｌＣｌ3 ，ＣＯ2 およびＨ2 を含む原料ガスを用いたＣＶＤ法により形成する。あるいは、アルミニウムアルコシド（Ａｌ（Ｃ2Ｈ5 Ｏ）3,Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 など）を熱分解により堆積する方法によって、ＡｌＯx 膜を形成する。
また、ＴａＯx 膜を、たとえば、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を原料ガスとしたＣＶＤ法により形成する。あるいは、ＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7Ｏ2 またはＴａ（ＯＣ2 Ｈ5 ）5 などの熱分解により堆積する方法によって、ＴａＯx 膜を形成する。
【００６８】
また、電荷蓄積手段として、多結晶シリコンまたは金属などからなる小粒径導電体から構成することもできる。この場合、電荷蓄積層としては、たとえばボトム絶縁膜ＢＴＭ上に分散して形成された小粒径導電体と、その小粒径導電体間のスペースを埋める絶縁膜とからなる。なお、この場合、ＭＯＮＯＳ型などのようにトップ絶縁膜は不要となる。
また、ＭＯＮＯＳ型のトップ絶縁膜を省略して窒化膜を厚く堆積した、いわゆるＭＮＯＳ型に対しても本発明が適用できる。
【００６９】
たとえば、小粒径導電体としてＳｉx Ｇｅ1-x の微結晶を形成する場合、モノシラン（ＳｉＨ4 ），ジクロロシラン（ＳｉＣｌ2 Ｈ2 ），トリクロロシラン（ＳｉＣｌ3 Ｈ），テトラクロロシラン（ＳｉＣｌ4 ）などＳｉを含むガスに、Ｇｅを添加するためにはゲルマン（ＧｅＨ4 ）を加えたガスを原料ガスとして、たとえば基板温度６５０°ＣでＣＶＤを行う。そして、成長の初期過程に生じる島状成長の過程でＣＶＤを止めと、ボトム絶縁膜ＢＴＭ上に無数のＳｉx Ｇｅ1-x微結晶を分散して形成することができる。その後は、たとえば酸化珪素膜をＣＶＤにより堆積する。
【００７０】
また、多結晶珪素を堆積して、この膜をＥＢ描画などの微細加工技術を用いて微細ポリシリコントッドを形成し、これを酸化珪素膜による埋め込んだものを、離散化された小粒径導電体を含む電荷蓄積層として用いてもよい。
【００７１】
以上述べてきた本発明の実施形態では、前記したように、ボトム絶縁膜ＢＴＭが、たとえば図２に示すような窒素濃度分布を有することから、ボトム絶縁膜ＢＴＭ内のリーク電流特性が大幅に改善され、これにより電荷保持特性が向上した。
【００７２】
また、図２のグラフのように、窒素濃度分布中心がボトム絶縁膜ＢＴＭの膜厚中心よりチャネル形成領域ＣＨに偏在している。このため、ボトム絶縁膜ＢＴＭは、電荷蓄積層側のエネルギー障壁を維持しながら基板側のエネルギー障壁が低減される。窒素濃度が高まるとエネルギー障壁が低下するためである。したがって、電荷保持特性を低下させずに電荷注入効率を高めることができる。また、ボトム絶縁膜を厚くしても必要な電荷注入効率が確保できるため、その分、電荷保持特性が向上した。
【００７３】
さらに、ボトム絶縁膜ＢＴＭの窒素濃度は基板側で極めて低く、チャネル形成領域ＣＨとの界面付近からボトム絶縁膜内側に向かって窒素濃度が急激に増加する。このような窒素濃度分布では、窒素原子が基板との界面付近に余り存在しないため、基板界面準位、および界面における窒素原子散乱の発生が低く押さえらる。このことが、リーク低減のほかに、メモリ素子のトランスコンダクタンスの変動およびしきい値電圧の変動が小さい要因となっている。また、その結果として、書き込み消去を繰り返した後のしきい値電圧変動に関するリテンション特性が向上した。
【００７４】
【発明の効果】
本発明では、このようなボトム絶縁膜の窒素濃度分布の改善により、不揮発性メモリトランジスタのボトム絶縁膜として好ましい方向に膜質が改善し、その結果、データ保持特性および繰り返し書き換え後のしきい値電圧変動（リテンション特性）が向上し、さらに書き込みおよび消去効率が向上した。
【図面の簡単な説明】
【図１】第１実施形態に係るメモリトランジスタの断面図である。
【図２】実施形態に係るメモリトランジスタにおいて、ボトム絶縁膜を中心とした基板に垂直な方向の窒素濃度分布を示すグラフである。
【図３】第１実施形態に係るメモリトランジスタの製造において、素子分離絶縁層の形成後の断面図である。
【図４】第１実施形態に係るメモリトランジスタの製造において、ボトム絶縁膜の形成後の断面図である。
【図５】第１実施形態に係るメモリトランジスタの製造において、コントロールゲートとなる導電膜の形成後の断面図である。
【図６】第１実施形態に係るメモリトランジスタの製造において、ＬＤＤ領域の形成後の断面図である。
【図７】本発明の前提となる実験から得られた、電流−電圧特性のＦ−Ｎプロットを示すグラフである。
【図８】実施形態に係るメモリトランジスタのメモリセルアレイ内での第１の接続関係を示す回路図である。
【図９】実施形態に係るメモリトランジスタのメモリセルアレイ内での第２の接続関係を示す回路図である。
【図１０】第２実施形態に係るメモリトランジスタの断面図である。
【符号の説明】
ＳＵＢ…半導体基板，ウエルまたは半導体層、ＩＳＯ…素子分離絶縁層、Ｓ／Ｄ…ソース・ドレイン不純物領域、ＣＨ…チャネル形成領域、ＢＴＭ…ボトム絶縁膜、ＦＧ…フローティングゲート（電荷蓄積層）、ＳＩＮ…電荷蓄積層、ＩＮＴＧ…ゲート間絶縁膜、ＴＯＰ…トップ絶縁膜、ＣＧ…コントロールゲート、ＳＷ…サイドウォール、Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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