(57)【特許請求の範囲】
【請求項１】
（ａ）被エッチング層を有する半導体基板上に第１ポリシリコン膜とバッファ酸化膜を順次形成し、前記バッファ酸化膜の所定の領域上に第２ポリシリコン膜、研磨停止膜及び第１酸化膜が積層された構造のハードマスクを形成する段階と、
（ｂ）前記ハードマスクの側面に窒化膜スペーサを形成し、前記全体構造物上に第２酸化膜を形成する段階と、
（ｃ）前記研磨停止膜が露出されるように前記第２酸化膜、前記窒化膜スペーサ及び前記第１酸化膜を研磨し、前記研磨停止膜と前記窒化膜スペーサを除去する段階と、
（ｄ）前記第２ポリシリコン膜と前記第２酸化膜をマスクとして前記バッファ酸化膜をエッチングし、前記第２酸化膜を除去する段階と、
（ｅ）前記第２ポリシリコン膜と前記バッファ酸化膜をマスクとして第１ポリシリコン膜をエッチングし、前記第２ポリシリコン膜を除去する段階と、
（ｆ）前記バッファ酸化膜と前記第１ポリシリコン膜をマスクとして前記被エッチング層をエッチングする段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項２】
前記（ｄ）段階と前記（ｅ）段階との間に、パターン形成を所望しない部分に形成された前記バッファ酸化膜の所定の部分を除去する（ｇ）段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３】
前記（ｇ）段階は、全体構造物上に第２反射防止膜と第２フォトレジストを順次形成する段階と、
パターン形成を所望しない部分に形成されたバッファ酸化膜上の第２反射防止膜が露出されるように前記第２フォトレジストをパターニングする段階と、
前記パターニングされた第２フォトレジストをマスクとして前記第２反射防止膜と前記バッファ酸化膜をエッチングする段階と、
前記第２フォトレジストと前記第２反射防止膜を除去する段階とを含むことを特徴とする、請求項２に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記第１ポリシリコン膜を形成する前に、下部の被エッチングを保護するための保護層を形成する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記保護層を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成することを特徴とする、請求項４に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記保護層を形成する前に、第１アモルファスカーボン膜を形成する段階をさらに含むことを特徴とする、請求項４に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記第１アモルファスカーボン膜を１５００〜２５００Åの厚さに形成することを特徴とする、請求項６に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記第１ポリシリコン膜を５００〜６００Åの厚さに形成し、前記第２ポリシリコン膜を５００〜７００Åの厚さに形成することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項９】
前記バッファ酸化膜を４００〜５００Åの厚さに形成し、前記第１酸化膜を８００〜１０００Åの厚さに形成することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１０】
前記研磨停止膜を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記ハードマスクは、
前記バッファ酸化膜の全面に前記第２ポリシリコン膜、前記研磨停止膜及び前記第１酸化膜を順次形成する段階と、
前記第１酸化膜上に第２アモルファスカーボン膜を形成する段階と、
前記第２アモルファスカーボン膜上に第１フォトレジストを塗布しパターニングする段階と、
前記パターニングされた第１フォトレジストをマスクとして前記第２アモルファスカーボン膜、前記第１酸化膜、前記研磨停止膜及び前記第２ポリシリコン膜をエッチングする段階と、
前記エッチング工程の後に残留する第１フォトレジスト及び前記第２アモルファスカーボン膜を除去する段階とを用いて形成することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記第２アモルファスカーボン膜を１５００〜２５００Åの厚さに形成することを特徴とする、請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記第１フォトレジストを塗布する前に、第２保護層と反射防止膜を順次形成する段階をさらに含むことを特徴とする、請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１４】
前記第２保護層を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成し、前記反射防止膜を２００〜４００Åの厚さに形成することを特徴とする、請求項１３に記載の半導体素子の微細パターン形成方法。
【請求項１５】
前記（ｃ）段階において、前記研磨停止膜を、過度な研磨工程を用いて除去した後、前記窒化膜スペーサを除去することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１６】
前記（ｃ）段階において、前記研磨停止膜を前記窒化膜スペーサと共に除去することを特徴とする、請求項１に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子製造方法に係り、特に露光装備の解像能力以下のピッチ(pitch)を持つ微細パターンを形成するための半導体素子の微細パターン形成方法に関する。
【背景技術】
【０００２】
半導体素子の製造工程中、光を用いるフォト工程で形成されるパターンの最小ピッチは、露光装置に使用される露光光の波長によって決定される。したがって、半導体装置の高集積化が加速化される現状況でさらに小さいピッチのパターンを形成するためには、現在使用される光より波長の短い光を使用しなければならない。このために、Ｘ線(X-ray)または電子ビーム(E-beam)を使用することが好ましいが、技術的な問題と生産性などによって未だ実験室の水準に止まっている実情である。そこで、二重露光エッチング技術(DoubleExposure and Etch Technology：ＤＥＥＴ)が提案された。
【０００３】
図１ａ〜図１ｃは、二重露光エッチング技術を説明するためのための断面図である。図１ａに示すように、被エッチング層１１を有する半導体基板１０上に第１フォトレジストＰＲ１を塗布し、露光及び現像工程によって第１フォトレジストＰＲ１をパターニングした後、パターニングされた第１フォトレジストＰＲ１をマスクとして被エッチング層１１をエッチングする。エッチングされた被エッチング層１１のライン幅は１５０ｎｍであり、スペース幅は５０ｎｍである。
【０００４】
次いで、第１フォトレジストＰＲ１を除去し、全体構造物上に第２フォトレジストＰＲ２を塗布した後、図１ｂに示すように、被エッチング層１１の一部分が露出されるように露光及び現像工程によって前記第２フォトレジストＰＲ２をパターニングする。
【０００５】
その後、図１ｃに示すように、パターニングされた第２フォトレジストＰＲ２をマスクとして被エッチング層１１を再エッチングし、ライン及びスペース幅５０ｎｍの最終パターンを形成した後、前記第２フォトレジストＰＲ２を除去する。
【０００６】
前述した二重露光エッチング技術において、第２フォトレジストＰＲ２露光工程の際に重ね合わせ精度(overlay accuracy)は、最終パターンのＣＤ(Critical Dimension)変異(variation)に直結される。実際、露光装備の重ね合わせ精度は、１０ｎｍ以下に制御することが難しくて最終パターンのＣＤ変異を減らし難い実情であり、この中でも露光による回路分離によってＯＰＣ(OpticalProximity Correction)の制御にも難しさがある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、このような従来の技術の問題点を解決するためのもので、パターンのＣＤ変異を減らすことが可能な半導体素子の微細パターン形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体素子の微細パターン形成方法は、（ａ）被エッチング層を有する半導体基板上に第１ポリシリコン膜とバッファ酸化膜を順次形成し、前記バッファ酸化膜の所定の領域上に第２ポリシリコン膜、研磨停止膜及び第１酸化膜が積層された構造のハードマスクを形成する段階と、（ｂ）前記ハードマスクの側面に窒化膜スペーサを形成し、前記全体構造物上に第２酸化膜を形成する段階と、（ｃ）前記研磨停止膜が露出されるように前記第２酸化膜、前記窒化膜スペーサ及び前記第１酸化膜を研磨し、前記研磨停止膜と窒化膜スペーサを除去する段階と、（ｄ）前記第２ポリシリコン膜と前記第２酸化膜をマスクとして前記バッファ酸化膜をエッチングし、前記第２酸化膜を除去する段階と、（ｅ）前記第２ポリシリコン膜と前記バッファ酸化膜をマスクとして第１ポリシリコン膜をエッチングし、前記第２ポリシリコン膜を除去する段階と、（ｆ）前記バッファ酸化膜と前記第１ポリシリコン膜をマスクとして前記被エッチング層をエッチングする段階とを含むことを特徴とする。
【０００９】
前記（ｄ）段階と前記（ｅ）段階との間に、パターン形成を所望しない部分に形成された前記バッファ酸化膜の所定の部分を除去する（ｇ）段階をさらに含む。
【００１０】
前記（ｇ）段階は、全体構造物上に第２反射防止膜と第２フォトレジストを順次形成する段階と、パターン形成を所望しない部分に形成されたバッファ酸化膜上の第２反射防止膜が露出されるように前記第２フォトレジストをパターニングする段階と、前記パターニングされた第２フォトレジストをマスクとして前記第２反射防止膜と前記バッファ酸化膜をエッチングする段階と、前記第２フォトレジストをマスクとして前記第２反射防止膜と前記バッファ酸化膜をエッチングする段階と、前記第２フォトレジストと前記第２反射防止膜を除去する段階とを含む。
【００１１】
前記第１ポリシリコン膜を形成する前に、下部の被エッチングを保護するための保護層を形成する段階をさらに含み、前記保護層を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成する。
【００１２】
前記保護層を形成する前に、第１アモルファスカーボン膜を形成する段階をさらに含み、前記第１アモルファスカーボン膜を１５００〜２５００Åの厚さに形成する。
【００１３】
前記第１ポリシリコン膜を５００〜６００Åの厚さに形成し、前記第２ポリシリコン膜を５００〜７００Åの厚さに形成し、前記バッファ酸化膜を４００〜５００Åの厚さに形成し、前記第１酸化膜を８００〜１０００Åの厚さに形成する。また、前記研磨停止膜を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成する。
【００１４】
前記ハードマスクは、前記バッファ酸化膜の全面に前記第２ポリシリコン膜、前記研磨停止膜、及び前記第１酸化膜を順次形成する段階と、前記第１酸化膜上に第２アモルファスカーボン膜を形成する段階と、前記第２アモルファスカーボン膜上に第１フォトレジストを塗布しパターニングする段階と、前記パターニングされた第１フォトレジストをマスクとして前記第２アモルファスカーボン膜、前記第１酸化膜、前記研磨停止膜及び前記第２ポリシリコン膜をエッチングする段階と、前記エッチング工程の後に残留する第１フォトレジスト及び前記第２アモルファスカーボン膜を除去する段階とによって形成する。
【００１５】
前記第１フォトレジストを塗布する前に、第２保護層と反射防止膜を順次形成する段階をさらに含む。
【００１６】
前記第２保護層を厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成し、前記反射防止膜を２００〜４００Åの厚さに形成する。
【００１７】
前記（ｃ）段階において、前記研磨停止膜は、過度な研磨工程を用いて除去するが、前記窒化膜スペーサと共に除去する。
【発明の効果】
【００１８】
上述したように、本発明は次の効果がある。
１）研磨停止膜によってＣＭＰ工程が停止し、ＣＭＰ工程の均一度が向上するので、ＣＭＰ工程の不均一性によるパターン不良を防止することができる。
【００１９】
２）第２ポリシリコン膜、窒化膜スペーサ及び第１酸化膜を用いて露光装備解像力以下のピッチを有するマスクを形成し、ウェットエッチング工程によってマスクの幅を減らすことができるので、露光装備の解像力の半分以下のピッチを有するパターンを形成可能である。
【００２０】
３）パターン密度が稠密であって重ね合わせ精度に敏感なセルパターンを二重露光工程ではなく１回の露光工程によってパターンを形成することができるので、二重露光工程の重ね合わせマージンの不足に起因したパターンサイズ変異を防止することができる。
【００２１】
４）酸化膜とポリシリコン膜のエッチング比差を用いて、パターン形成の不要な部分に形成されたバッファ酸化膜を除去するので、２次露光の際にバッファ酸化膜だけでなくこれに隣り合ったポリシリコン膜を露出させても構わない。したがって、２次露光の際に重ね合わせマージンが向上する。
【００２２】
５）アモルファスカーボン膜を用いてエッチングマージンを向上させることができるので、フォトレジストのエッチングマージン不足による下部層のアタックを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２４】
図２ａ〜図２ｋは、本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図であって、本発明をフラッシュメモリ素子のゲートエッチング工程に適用した場合である。
【００２５】
図２ａを参照すると、メモリセルトランジスタが形成されるメモリセル領域と、ＤＳＬ(Drain Selective Line)及びＳＳＬ(Source Selective Line)が形成されるＤＳＬ／ＳＳＬ領域と、周辺回路の形成されるペリ領域が定義された半導体基板２０上に被エッチング層、すなわちトンネル酸化膜２１、浮遊ゲート用導電膜２２、誘電体膜２３、制御ゲート用導電膜２４及びハードマスク窒化膜２５を順次形成する。ハードマスク窒化膜２５は、セルフアラインコンタクト(self aligned contact)工程のためのもので、２０００〜３０００Åの厚さに形成することが好ましい。前記ＤＳＬ／ＳＳＬ領域及びペリ領域では、浮遊ゲート用導電膜２２と制御ゲート用導電膜２４が単一ゲートとして動作できるようにするために、前記制御ゲート用導電膜２４を形成する前に、ＤＳＬ／ＳＳＬ領域及びペリ領域に形成された誘電体膜２３を除去する。
【００２６】
次いで、全体構造物上に第１ポリシリコン膜２８とバッファ酸化膜２９を順次形成する。前記第１ポリシリコン膜２８は５００〜６００Åの厚さに形成し、前記バッファ酸化膜２９は厚さ４００〜５００ÅのＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜を用いて形成することが好ましい。
【００２７】
ここで、前記第１ポリシリコン膜２８を形成する前に、第１アモルファスカーボン膜(Amorphous-carbon)２６と第１保護層２７をさらに形成することが良い。前記第１アモルファスカーボン膜２６は、以後にハードマスク窒化膜２５のエッチングの際にエッチングマージンの不足を補完するためのもので、１５００〜２５００Åの厚さに形成することが良い。前記第１保護層２７は、上部層に対するエッチング工程の際に下部層を保護するためのもので、厚さ２００〜４００ÅのＳｉＯＮを用いて形成することが好ましい。
【００２８】
その次、前記バッファ酸化膜２９上に第２ポリシリコン膜３０、研磨停止膜３１及び第１酸化膜３２を順次形成する。この際、第２ポリシリコン膜３０は５００〜７００Åの厚さに形成し、研磨停止膜３１は厚さ２００〜４００ÅのＳｉＯＮ膜を用いて形成し、前記第１酸化膜３２は厚さ８００〜１０００ÅのＴＥＯＳ酸化膜を用いて形成することが良い。その後、前記第１酸化膜３２上に第２アモルファスカーボン膜３３と第２保護層３４を順次形成し、前記第２保護層３４上に第１フォトレジストＰＲ１を塗布する。前記第２アモルファスカーボン膜３３は、前記第１酸化膜３２、研磨停止膜３１及び第２ポリシリコン膜３０のエッチングの際に前記第１フォトレジストＰＲ１のマージン不足を補完するためにさらに形成する膜であり、前記第２保護層３４は、厚さ２００〜４００ÅのＳｉＯＮ膜で形成し、前記フォトレジストＰＲは、約１８００Åの厚さに形成する。
【００２９】
一方、図示してはいないが、前記第１フォトレジストＰＲ１を塗布する前に、前記第２保護層３４上に厚さ２００〜４００Åの反射防止膜をさらに形成することが良い。
【００３０】
その後、露光及び現像工程によって第１フォトレジストＰＲ１をパターニングする。この際、メモリセル領域に形成される第１フォトレジストＰＲ１のラインＣＤは６５〜７５ｎｍ、スペーサＣＤは１１５〜１２５ｎｍとなるように、前記パターニング工程をコントロールする。
【００３１】
次いで、図２ｂに示すように、パターニングされた第１フォトレジストＰＲ１をマスクとして第２保護層３４、第２アモルファスカーボン膜３３、第１酸化膜３２、研磨停止膜３１及び第２ポリシリコン膜３０をエッチングするが、ラインＣＤ(Critical Dimension)バイアスを５〜１５ｎｍに設定し、エッチングされた第２ポリシリコン膜３０、研磨停止膜３１及び第１酸化膜３２のＣＤが前記第１フォトレジストＰＲ１のＣＤに比べて５〜１５ｎｍ程度減少されるようにする。
【００３２】
このように工程を行うと、第１フォトレジストＰＲ１を露光装備の解像能力以内のサイズにパターニングしても、露光装備の解像能力以下のサイズを持つパターンを形成することができる。
【００３３】
前記第２アモルファスカーボン膜３３の厚さが薄ければ、前記エッチング工程の際にラインＣＤバイアスを確保することが難しいので、第２アモルファスカーボン膜３３が一定の厚さ以上でなければならない。好ましくは、前記第２アモルファスカーボン膜３３を１５００〜２５００Åの厚さに形成する。一方、前記エッチング工程の際に第１フォトレジストＰＲ１も共に除去されるが、第１フォトレジストＰＲ１が完全に除去されても下部の第２アモルファスカーボン膜３３が第１酸化膜３２、研磨停止膜３１及び第２ポリシリコン膜３０に対するエッチングマスクとしての役割をするので、第１フォトレジストＰＲ１の下部にある第１酸化膜３２に対するアタックが防止される。
【００３４】
その後、第２アモルファスカーボン膜３３を含んで第１酸化膜３２上に残留する膜を除去し、図２ｃに示すように、全体構造物上に厚さ４０〜５０Åの窒化膜を蒸着した後エッチバックして、前記エッチングされた第２ポリシリコン膜３０、研磨停止膜３１及び第１酸化膜３２の側面に窒化膜スペーサ３５を形成し、全体構造物上に第２酸化膜３６を蒸着する。前記第２酸化膜３６としては、高密度プラズマ(High Density Plasma：ＨＤＰ)酸化膜またはＳＯＧ(Spin On Glass)酸化膜のいずれか一つを使用することが好ましい。
【００３５】
次いで、図２ｄに示すように、研磨停止膜３１をＣＭＰストッパー(stopper)として全面をＣＭＰ(Chemical Mechanical Polishing)して第２酸化膜３６と第１酸化膜３２を平坦除去し、オーバー(over)ＣＭＰ工程を施して研磨停止膜３１を除去する。これにより、窒化膜スペーサ３５を介して分離される第２酸化膜３６と第２ポリシリコン膜３０が残る。この際、研磨停止膜３１を除去しないままで後続工程を行っても、研磨停止膜３１は以後に実施される窒化膜スペーサ３５除去工程の際に除去可能なので、前述したオーバーＣＭＰ工程は省略可能である。
【００３６】
一方、ＣＭＰ工程の際に丸い弧状の窒化膜スペーサ３５上の肩(shoulder)部が除去されるので、ＣＭＰ工程の後に残留する窒化膜スペーサ３５、第２酸化膜３６及び第２ポリシリコン膜３０は、高さによるＣＤ変異を殆ど有しない。
【００３７】
その後、図２ｅに示すように、ウェットエッチング工程で前記窒化膜スペーサ３５を除去し、ウェットエッチング工程を施して前記第２酸化膜３６と第２ポリシリコン膜３０の幅を調整する。
【００３８】
その後、図２ｆに示すように、前記第２酸化膜３６と第２ポリシリコン膜３０をエッチングバリアとして下部のバッファ酸化膜２９をエッチングする。この際、バッファ酸化膜２９とエッチング選択比の同じ第２酸化膜３６も共にエッチングされ、バッファ酸化膜２９とエッチング選択比の異なる第２ポリシリコン膜３０のバッファ酸化膜２９上に残留する。
【００３９】
次いで、パターン形成を所望しない領域に形成されたバッファ酸化膜２９を除去しなければならない。
【００４０】
このために、図２ｇに示すように、全体構造物上に第２反射防止膜３７と第２フォトレジストＰＲ２を順次形成し、パターン形成を所望しない部分に形成されたバッファ酸化膜２９上の第２反射防止膜３７が露出されるように前記第２フォトレジストＰＲ２をパターニングした後、図２ｈに示すように、パターニングされた第２フォトレジストＰＲ２をマスクとして第２反射防止膜３７とバッファ酸化膜２９をエッチングした後、前記第２フォトレジストＰＲ２と第２反射防止膜３７を除去する。
【００４１】
前記バッファ酸化膜２９のエッチングの際に第１ポリシリコン膜２８によってエッチングが停止するので、下部層に対するアタック(attack)が防止される。また、第２ポリシリコン膜３０とバッファ酸化膜２９は、エッチング選択比が異なるので、第２フォトレジストＰＲ２によってバッファ酸化膜２９だけでなくこれに隣接した第２ポリシリコン膜３０の上部がオープンしても、第２ポリシリコン膜３０の大きい損失なしにバッファ酸化膜２９を除去することができるので、第２フォトレジストＰＲ２の露光工程の際に、重ね合わせマージンは十分確保される。
【００４２】
次いで、図２ｉに示すように、第２ポリシリコン膜３０とバッファ酸化膜２９をエッチングバリアとして第１ポリシリコン膜２８をエッチングする。この際、前記第１ポリシリコン膜２８とエッチング選択比の同じ第２ポリシリコン膜３０は除去され、第１ポリシリコン膜２８とエッチング選択比の異なるバッファ酸化膜２９は第１ポリシリコン膜２８上に残留する。一方、前記第１ポリシリコン膜２８のエッチングの際に第１保護層２７によって下部層に対するアタックが防止される。
【００４３】
その後、図２ｊに示すように、残留するバッファ酸化膜２９及び第１ポリシリコン膜２８をエッチングバリアとして前記第１保護層２７、第１アモルファスカーボン膜２６及びハードマスク窒化膜２５をエッチングする。この際、バッファ酸化膜２９とその下部の第１ポリシリコン膜２８と第１保護層２７と第１アモルファスカーボン膜２６の一部が共に除去されるので、ハードマスク窒化膜２５上には所定の厚さの第１アモルファスカーボン膜２６のみが残留する。
【００４４】
その後、残留する第１アモルファスカーボン膜２６を除去した後、図２ｋに示すように、パターニングされたハードマスク窒化膜２５をエッチングバリアとして制御ゲート用導電膜２４、誘電体膜２３及び浮遊ゲート用導電膜２２をパターニングして最終ゲートパターンを形成する。
【００４５】
以上、本発明をフラッシュメモリ素子のゲートエッチング工程を適用した場合を例として説明したが、本発明は、ＤＲＡＭ、ＳＲＡＭなどの全ての半導体素子のゲートエッチング工程、素子分離トレンチエッチング工程及びコンタクトエッチング工程などの半導体素子に必要な全てのエッチング工程に適用可能であることを明かしておく。
【図面の簡単な説明】
【００４６】
【図１】(a)から(c)は、従来の技術に係る二重露光エッチング技術を説明するための図である。
【図２ａｂ】本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図である。
【図２ｃｄ】本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図である。
【図２ｅｆ】本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図である。
【図２ｇｈ】本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図である。
【図２ｉｊｋ】本発明の実施例に係る半導体素子の微細パターン形成工程を示す断面図である。
【符号の説明】
【００４７】
２０ 半導体基板
２１ トンネル酸化膜
２２ 浮遊ゲート用導電膜
２３ 誘電体膜
２４ 制御ゲート用導電膜２４
２５ ハードマスク窒化膜
２７ 第１保護層
２８ 第１ポリシリコン膜
２９ バッファ酸化膜
３０ 第２ポリシリコン膜
３１ 研磨停止膜
３２ 第１酸化膜
３３ 第２アモルファスカーボン膜
３４ 第２保護層
３５ 窒化膜スペーサ
３６ 第２酸化膜
３７ 第２反射防止膜
【図１】
0004724017.tif 000002
【図２ａｂ】
0004724017.tif 000003
【図２ｃｄ】
0004724017.tif 000004
【図２ｅｆ】
0004724017.tif 000005
【図２ｇｈ】
0004724017.tif 000006
【図２ｉｊｋ】
0004724017.tif 000007