(57)【特許請求の範囲】
【請求項１】
負極性の第１電圧を制御ゲートに印加するステップと、
正極性の第２電圧をバルク領域に印加するステップと、
正極性の第３電圧をソース領域に印加するステップとを含み、
前記第２電圧と前記第３電圧とを実質的に同時に印加するために、前記ソース領域に所定の電圧を印加する整合素子を備え、
前記第２電圧の大きさと前記第３電圧の大きさとが実質的に同じであることを特徴とするソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項２】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．６ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項３】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．３ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項４】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．１ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項５】
前記第１電圧が約−８ボルトであり、前記第２電圧が約８ボルトであり、前記第３電圧が約８ボルトであることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項６】
前記チャネル及びソース領域が、前記不揮発性メモリセルを消去するために用いられることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項７】
前記不揮発性メモリセルが、フラッシュメモリセルであることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項８】
前記バルク領域が、シリコン基板であることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項９】
前記バルク領域が、Ｎ−ウェル領域内に形成されたＰ−ウェル領域であることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の不揮発性メモリに関し、特に、セルグループを一括して消去できる電気的に消去可能な不揮発性メモリに関する。
【０００２】
【従来の技術】
現在、種々の半導体集積回路のメモリが知られており、その製造工程も種々のものが公知である。集積回路メモリの一つとして不揮発性メモリがある。不揮発性メモリがそう呼ばれる理由は、メモリへの電源の供給が停止された場合であっても、そのメモリに記憶された情報が消失しないためである。不揮発性メモリは電源の供給が遮断され得る製品に多く応用されている。例えば、不揮発性メモリを用いる周知の製品の一つとしてPCカードなどがある。PCカードはコンピュータプログラム、または他の情報が記憶される不揮発性メモリを備えているクレジットカードサイズの小型パッケージ装置である。この装置は、メモリ内に記憶されたプログラムを失わずに、ユーザによって、コンピュータまたはその他の電子装置から分離され、また、それらの装置に接続され得る。
【０００３】
不揮発性メモリ装置には、ROM(read only memory)、PROM(programmable read only memory)、EEPROM(electrically erasable and programmable read only memory)及びその他の形態のメモリが含まれる。電気的に消去可能であり、プログラム可能なメモリ分野における一つのメモリ装置として、フラッシュメモリ、またはフラッシュEEPROMが知られている。このようなメモリは、選択的にプログラム及び消去可能であり、通常、セルグループを一括して消去できる。
【０００４】
従来のフラッシュメモリにおいて、各々のメモリセルはソース、ドレイン、制御ゲート及び浮遊ゲートを備えたトランジスタから構成される。浮遊ゲートは制御ゲートと基板との間に形成される。浮遊ゲート上にトラップされた(trapped)電荷の有無は、メモリセルの内容(contents)を表示するために用いられる。浮遊ゲート上にトラップされた電荷はトランジスタのしきい電圧を変化させて、2進状態として検出され得る。
【０００５】
多くのフラッシュメモリにおいては、メモリの内容を読み出すための正常的な動作条件外の条件下でメモリを動作させることにより、浮遊ゲート上に電荷を蓄積するか、または浮遊ゲートから電荷を抜き出す。例えば、ゲートとソース、ドレインまたはチャネル領域間の相対的な電圧を調節することにより、電子の形態となった電荷を浮遊ゲート上にインプラントしたり、または浮遊ゲートから移動させることができる。浮遊ゲート上の負極性電圧は、メモリセルの「1」、または「0」の存在を表すために利用できる。
【０００６】
図1Aは、基板302上に形成された従来のフラッシュメモリセル300を示す概略断面図であり、従来の消去方法において印加される電圧をも示している。基板302はウェーハ、またはウェーハから切り取られたダイ(die)である。後述するように、基板302上には複数のメモリセルが形成され、メモリ装置を構成する。フラッシュメモリセル（または、メモリ装置）300は基板上に形成された浮遊ゲート304を備えている。基板302と浮遊ゲート304とを互いに電気的に分離させるため、それらの間にゲート酸化膜（図示せず）が配置される。制御信号、または電圧を印加するために、浮遊ゲート304上に制御ゲート306が形成される。浮遊ゲート304と制御ゲート306とを互いに電気的に分離させるために、それらの間にはONO層、またはインターポリ層(interpoly layer)（図示せず）が配置される。ソース領域308とドレイン領域310とは、浮遊ゲート304を挟んで浮遊ゲート304のエッジに隣接して形成される。浮遊ゲート304の下部のソース領域308とドレイン領域310との間の領域312はチャネルと呼ばれ、ソース及びドレイン領域308、310の間の電流経路となる。
【０００７】
通常、図示されたフラッシュメモリセル300は、より大きいメモリ、例えば、数百万ビットを有するフラッシュメモリの集積回路チップ、またはフラッシュメモリ装置において、一つのビットを提供する。集積回路上の各々のトランジスタは、ビットラインとワードラインとが直交して配列されたマトリックス形状に構成される。通常、ドレイン領域310はビットラインに接続され、制御ゲート306はワードラインに接続される。これによって、マトリックスアドレッシングが実現される。
【０００８】
フラッシュメモリセルは、いくつの相異なるモード、すなわち、プログラム、消去、又は読み出しモードで動作できる。プログラム動作では、本技術分野でよく知られているように、熱電子注入方法を利用してゲート酸化膜を介して浮遊ゲート内への電子注入を行う。読み出し動作では、本技術分野でよく知られているように、浮遊ゲート内の電子の有無を判断するために、ビットラインに所定の電圧を印加する。
【０００９】
図1Aには、消去モードにおいて各端子に印加される電圧を示している。消去されるように選択されたセルグループの制御ゲート306に通常-8Vの大きい負極性電圧が印加される。このとき、ビットライン、またはドレインとソースはフローティング（図1AにおいてFと表す）状態である。基板302には通常8Vの大きい正極性電圧が印加される。基板302上の正極性電圧と制御ゲート306上の負極性電圧によって、浮遊ゲート304内の電子がチャネル領域312を介して基板302内に移動し、それによって浮遊ゲート304が放電してメモリセルが消去される。
【００１０】
【発明が解決しようとする課題】
上記した従来のメモリセルでは、消去及びプログラム動作によってゲート酸化膜を介して電子が繰り返しトンネリングし、ゲート酸化膜が損傷し、これによってメモリセルの消去動作がメモリ装置の劣化を誘発することとなる。ゲート酸化膜の損傷の大部分は、熱電子注入方法を用いるプログラム動作に起因する。消去しきい電圧劣化(以下、消去Vt劣化と記す)は、図1Bに示すように酸化膜損傷に起因する。消去Vt劣化は、プログラムされた状態のしきい電圧を消去状態の目標しきい電圧に復帰させるために、より多くの時間が必要となる現象をいう。メモリセルは、各々のサイクルを繰り返した後、徐々により高い消去しきい電圧Vtに留まるようになる。図1Bにおいて、横軸はプログラム/消去動作の回数を表し、縦軸は各回数でのプログラム/消去状態におけるしきい電圧Vtを表す。消去Vt劣化は図1BにおいてδVと表されており、これは105サイクル以降に明確となる。
【００１１】
メモリセルのサイズが小さくなり、消去動作のための面積がより小さくなることによって、酸化膜損傷、及びその結果として生じる消去Vt劣化は、より一層深刻になる。例えば、0.2μｍ、またはそれ以下のチャネル長と0.3μｍのチャネル幅のメモリセルのサイズにおいては、ドレイン領域周辺のホットスポット(hot spot)が総チャネルの面積、すなわち消去面積のより大きい割合を占めるため、酸化膜損傷及びその結果として生じる消去Vt劣化が無視できなくなる。
【００１２】
したがって、本発明の目的は、不揮発性メモリに劣化を生じることなく、不揮発性メモリのセルグループを一括消去できる不揮発性メモリの消去方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る第１の不揮発性メモリの消去方法は、負極性の第１電圧を制御ゲートに印加するステップと、正極性の第２電圧をバルク領域に印加するステップと、正極性の第３電圧をソース領域に印加するステップとを含み、前記第２電圧と前記第３電圧とを実質的に同時に印加するために、前記ソース領域に所定の電圧を印加する整合素子を備え、前記第２電圧の大きさと前記第３電圧の大きさとが実質的に同じであることを特徴としている。
【００１７】
【発明の実施の形態】
以下、図2A〜図31を参照しながら、本発明に係るソース及びチャネル領域を用いた不揮発性メモリセルの消去方法の実施の形態を説明する。一般に、フラッシュメモリ装置は、数百万個のメモリセルが形成されているダイを有する半導体装置をいう。しかし、本明細書では、単一のメモリセルに対しても「メモリ装置」の用語を使用し、また、メモリ装置に対して「メモリセル」の用語を使用する場合がある。
【００１８】
図2Aは、本発明の実施の形態に係るフラッシュメモリ装置400における消去方法を説明するために用いられるフラッシュメモリ装置400の断面図である。フラッシュメモリ装置400は基板402上に形成され、基板402上に形成された浮遊ゲート404を備えている。基板402は、本実施の形態においてはP型基板である。基板402と浮遊ゲート404とを互いに電気的に分離させるため、それらの間にゲート酸化膜（図示せず）が形成される。制御信号、または電圧を印加するために、浮遊ゲート404上に制御ゲート406が形成される。浮遊ゲート404と制御ゲート406とを互いに電気的に分離させるために、それらの間にONO層、またはインターポリ層（図示せず）が形成される。
【００１９】
ソース領域408とドレイン領域410は、浮遊ゲート404を挟んで浮遊ゲート404のエッジに隣接して形成される。本実施の形態において、ソース及びドレイン領域408、410はN型である。浮遊ゲート404の下部のソース領域408とドレイン領域410との間の領域412はチャネルと呼ばれ、ソース及びドレイン領域408、410間の電流経路となる。消去動作の間にソース領域408に消去電圧の印加を容易にするために、また基板402とソース領域408との間でRC定数を整合(matching)させるために、ソース領域408に整合素子414が接続される。例えば、整合素子414はソース領域408に直列に接続された抵抗416及びキャパシタ418を備えている。また、抵抗416を形成するために例えば拡散ウェル（diffusion well）が用いられる。
【００２０】
本発明の実施の形態に係る消去方法は、約12Vないし約20Vの総電位差を必要とする。ソース領域408には、約6Vないし約10Vの電圧が印加される。制御ゲート406には、約-6Vないし約-10Vの電圧が印加される。基板402には、約6Vないし約10Vの電位が印加される。ドレイン領域410は、フローティング状態にされる。
【００２１】
一つの特定の消去動作において、消去対象として選択されたメモリグループの制御ゲート406には、例えば、-8Vの大きい負極性電圧が印加される。ビットライン、またはドレイン領域410はフローティング状態にされ、これに対してソース領域408には、例えば、8Vの大きい正極性電圧が印加される。基板402にも、例えば、約8Vの大きい正極性電圧が印加される。基板402及びソース408上の正極性電圧と制御ゲート406上の負極性電圧とは、浮遊ゲート404内の電子をチャネル412とソース領域408とを介して基板402内に再び移動させる。ソース領域408に印加される電圧は、基板402に印加される電圧と実質的に同一であればよく、例えば、相互に約1V、または0.6V以内の差にある。また、別の実施の形態では、基板402とソース領域408に印加される電圧は、相互に約0.2Vまたは0.1V以内の差にある。さらに別の実施の形態では、基板402とソース408に印加される電圧は、相互に約0.5V、0.4V、または0.3V以内の差にある。
【００２２】
本実施の形態では、メモリ装置に永久的な損傷を与える、P型基板402からN型ソース408への過度(transient)の順方向バイアス状態と、ソース領域408から基板402までの瞬間的な接合破壊(breakdown)を防止するために、ソース領域408及び基板402に印加する電位は、実質的に同時に印加される。本発明の実施の形態において電圧が実質的に同時に印加されることを保障するために、整合素子414が用いられる。本発明の別の実施の形態においては、この目的のために、別の方法またはメカニズムが用いられ得る。
【００２３】
上述した消去方法は、従来の消去方法よりも改善されたメモリ装置の信頼性、及びより速い消去時間を実現するが、その理由は、メモリ装置が縮小しても、逆に消去動作には大きい面積が用いられるためである。浮遊ゲート404から電子を移動させるため、ソース領域408上に形成されたゲート酸化膜（図示せず）及びチャネル領域412上に形成されたゲート酸化膜が用いられる。一般に、ソース領域408上に形成されたゲート酸化膜は、その無欠性（integrity）をより長く保持するが、その理由は、それがドレイン領域410から遠く離れており、プログラミング動作の間に損傷される可能性が低いためである。その結果、上記した消去方法においては消去Vt劣化の影響が減少する。また、浮遊ゲート404から電子を移動させるための面積が追加されるため、消去動作がより一層速く行われる。
【００２４】
図2Bは、本発明の消去方法による消去速度の改善度を示している。グラフ420は、メモリ装置を消去するためにチャネル412及びソース領域408の二つを用いた消去方法における消去速度のシミュレート結果を示したものである。グラフ422は、メモリ装置を消去するためにチャネル領域のみを用いた従来の消去方法における消去速度のシミュレート結果を示したものである。
【００２５】
図2Cは、本発明の実施の形態に係る消去方法（チャネル及びソース領域を使用する消去方法）と従来の方法（チャネル領域のみ使用する消去方法）における消去Vt劣化を比較したものである。実験は、0.2μｍのチャネル長と0.3μｍのチャネル幅とを有するメモリセルに関して行われたものである。プログラム時間は5マイクロ秒であり、消去時間は10マイクロ秒である。以下の表1はその結果をまとめたものであり、示された数字は複数の実験の平均値である。表1に示すように、消去動作にチャネル及びソース領域の両方を用いた場合、消去速度は約19%改善された。また、消去動作にチャネル及びソース領域の両方を用いた場合、消去Vt劣化は12.5%改善された。図2Cは、これらの実験結果を示したものである。
【００２６】
【表１】
0004807926.tif 000002
【００２７】
図2Dは、上記した本発明の実施の形態に係る消去方法と同様の消去方法（すなわち、チャネル及びソース領域を用いた消去方法）が適用され得る他のフラッシュメモリセル10の断面図を示している。このフラッシュメモリセル10は、好ましくはシリコン基板20に形成される。基板20はP導電型シリコンであり、基板20にはN導電型シリコンウェル（以下、N-ウェルと記す）22が形成される(図2A及び図2Dに示された構造を製造する工程については後述する)。N-ウェル22は、図2Dに示されたようにフラッシュメモリセル10を含んでおり、通常数百個または数千個のこのようなメモリセル10を含むように十分に大きい。一般に、一つのブロック消去動作で消去される対象の多くのセルがN-ウェル22内に形成される。ソース領域27及びドレイン領域26は、P-ウェル24に電気的コンタクト（contact）を形成するために追加的にドープされた領域28と共にP-ウェル24内に形成される。浮遊ゲート29と制御ゲート21も図示されている。N-ウェル22のバイアスを可能にするために、N-ウェル22に対するコンタクトが提供される。P-ウェル24とソース領域27との間でRC定数を整合させるため、ソース領域27に整合素子12が形成される。
【００２８】
図2Dに示されたメモリ装置は、図2Dに示された電圧の印加条件を用いて消去できる。図2Dに示すように、メモリセル10を消去するために、制御ゲート21には約-6Vないし約-10Vの間、好ましくは約-8Vの負極性電圧が印加され、P-ウェル24とN-ウェル22には、約6Vないし約10Vの間、好ましくは約8Vの正極性電圧が印加される。これらのN及びP-ウェル22、24並びにソース領域27上の正極性電圧は、制御ゲート21上の負極性電圧と共に、浮遊ゲート29上の電子がチャネル及びソース領域27上に形成されたゲート酸化膜（図示せず）を介して基板20内に引き出されることを可能にし、それによりメモリ装置を消去することを可能にする。
【００２９】
図3ないし図31は、本発明の実施の形態に係るソース及びチャネル領域を用いた消去方法が適用されるフラッシュメモリセル10の製造工程の好ましい実施の形態を示している。本発明を十分に説明するために、図3ないし図31に基づいて後述される工程は、5つの異なる形態のトランジスタを形成する工程を含む。図3及び図9の上部には、本発明の工程により異なる形態のトランジスタが形成される５つの領域が示されている。特に、本製造工程は、P-チャネル及びN-チャネルのフラッシュメモリセルを周辺CMOS回路と共に製造することを可能にする。特定のフラッシュメモリ製品においては、P-チャネル及びN-チャネルの両方のトランジスタが必ずしも必要でない場合もあるが、ここでは、これら二形態を全て示した。
【００３０】
図3の上部に示すように、図3ないし図31の各々の図面の５つの領域の左端を参照して、薄い酸化膜(thin oxide)N-チャネルトランジスタを形成する上で必要なステップを説明する。このようなN-チャネルトランジスタは、+5V程度の電圧で動作する。薄い酸化膜N-チャネルトランジスタ製造工程を示す左端の領域に隣接して、厚い酸化膜(thick oxide)N-チャネルトランジスタの製造工程が示されている。厚い酸化膜N-チャネルトランジスタは、より高い電圧応用のための周辺回路に用いられる。例えば、このようなメモリ装置は、通常最大+9V程度の電圧が印加されるプログラミング及び消去モードを処理するために用いられる。
【００３１】
図3ないし図31の中央部分には、フラッシュメモリセルを形成する工程を説明する図が示されている。上述したように、フラッシュメモリセルはトリプル(triple)ウェル構造で形成され、N-ウェルはP基板に形成され、メモリセルはN-ウェル内のP-ウェルに形成される。図面に示されていないが、N-チャネルトランジスタがP-ウェルに形成されてもよい。これらN-チャネルトランジスタはメモリセルとは異なって、浮遊ゲートを備えていない。
【００３２】
図3ないし図31のメモリセルの右側に隣接して、薄い酸化膜P-チャネルトランジスタを形成する工程が示されている。薄い酸化膜P-チャネルトランジスタは、例えば、最大約+5Vの低い電位を処理するための周辺回路に用いられる。薄い酸化膜P-チャネルトの右側に隣接して、厚い酸化膜P-チャネルトランジスタを形成するための工程が示されている。厚い酸化膜P-チャネルトランジスタは、それに隣接して形成された薄い酸化膜P-チャネル装置よりも高電圧で動作する。厚い酸化膜N-チャネルトランジスタと共に、厚い酸化膜P-チャネルトランジスタもフラッシュメモリセルのプログラミング及び消去に必要な高い電位を発生し分配するための回路に用いられる。
【００３３】
図3において、基板30は、8〜10Ωcm（オウムセンチメートル：ohm centimeter）の抵抗及び<100>結晶方位のP導電型シリコン基板であることが好ましい。公知の工程を用いて、シリコン二酸化膜31の薄い層を形成するために、基板30が酸化される。シリコン二酸化膜31の上部表面には、好ましくはフォトレジストでマスク32が形成される。周知の技術を利用して、N-ウェル22（図2D参照）を形成する予定の領域からマスク32を除去するために、マスク32が露光され、現像される。次いで、周知の技術を用いて、N-ウェルをドープするために、シリコンの表面内に例えば、燐（phosphorus）のようなN導電型不純物がインプラントされる（implanted）。好ましくは、このようなインプラントは2.2 meVのエネルギーと1cm2当たり6×1012の不純物濃度で行われる。このようなインプラントの結果により、図3に示すような構造が形成される。図3では、周辺回路トランジスタとメモリセル（フラッシュ）が形成される概略的な位置に表記を付している。多くの集積回路における表面の大部分はメモリセルから構成される。
【００３４】
次に、図4に示すように、フォトレジスト32が除去され、N-ウェルドーパントをドライブ（拡散）し、N-ウェル40を形成するために、アニーリング(annealing)工程が行われる。そして、集積回路の上部表面に新しい層のフォトレジスト41が塗布され、次いでP-ウェルを形成する予定の領域を露出させるためにマスキングされ、現像される。次いで、例えば、1cm2当たり5×1013の濃度と100keVのエネルギーでホウ素(boron)、または他のP導電型不純物を用いてP-ウェルインプラントが行われる。
【００３５】
N-ウェル40はチップのメモリセル領域を取り囲んでいる。これは所望より少ないか、または所望より多くのメモリセルを取り囲むことができ、他のグループのメモリセルは他のN-ウェルに形成される。N-ウェル40を用いることは、小さなブロック、例えば、単一のワードラインが接続されたブロックの消去を可能とし、消去ブロックに対するブロックサイズの選択を任意にできるようにする。これは従来技術のソース消去と比較して、トリプルウェル構造により必要となる電位がより低くなるからである。従来技術のメモリ装置においては、消去ブロックのサイズが電流限界により決定されていた。従って、従来技術では、用いられる高い電力を処理するために、大きいデコーディングトランジスタが必要となり、これらのトランジスタは過度なチップ面積を占めることになっていた。本発明においては、N-ウェル40を用いることにより、大きいデコーディングトランジスタは必要でなく、メモリセルの任意のグループが同時に消去できるようになる。また、上述したように、チャネル消去を用いることにより、消去がより一層均一になる。図4は、P型不純物のインプラント後の構造を示している。
【００３６】
フォトレジスト41は除去され、図5に示すように、熱的アニーリング工程を利用してP-ウェルドーパントがドライブされる。次いで、例えば、アッシドディップ(acid dip：酸浸漬)、またはプラズマエッチング工程を用いて上部表面上のシリコン二酸化膜31が全て除去される。次いで、200オングストローム（Å）のシリコン二酸化膜51を形成するために、例えば、熱工程を用いて集積回路の上部表面に新しい層のシリコン二酸化膜51が形成される。そして、シリコン二酸化膜51の上部表面には、例えば、化学気相蒸着法（CVD）のような周知の技術を利用して、好ましくは約400オングストロームの厚さに多結晶シリコン層53が形成される。この多結晶シリコン(ポリシリコン)53の機能はストレス解除層として作用することである。多結晶シリコン層53の上部には、化学気相蒸着法を用いてシリコン窒化膜54が通常2000オングストロームの厚さに蒸着される。このシリコン窒化膜54の上部には別のフォトレジスト層55が形成される。このフォトレジスト層55は以下の周知の技術を用いて露光され、現像される。このフォトレジスト層55は、フィールド酸化膜領域が形成される予定の領域ごとに除去される。次いで、フォトレジスト層55の島(islands)の間の露出されたシリコン窒化膜54領域を除去するために、プラズマまたは反応性イオンエッチング（reactive ion etching）が行われる。このようなエッチングはこの技術分野でよく知られている。本製造工程において、これらのステップが行われた後の構造が図5に示されている。
【００３７】
本製造工程の次のステップを、図6を参照して説明する。先ず、この構造の上部表面からフォトレジスト層55が除去され、図6にFOXと表示されたフィールド酸化膜領域61を形成するために、高温で酸化が行われる。フィールド酸化膜領域61は、集積回路の種々の部分を互いに電気的に分離する作用をする。例えば、フィールド酸化膜は0.5μｍの厚さであり、1150℃の温度で300分間基板30を加熱することにより形成されることが好ましい。このようなフィールド酸化膜領域61は本技術分野で周知である。
【００３８】
フィールド酸化膜領域61の形成以後に、例えば、高温のH2PO4溶液(燐酸)に浸すディップ処理を用いて、この構造の表面からシリコン窒化膜54が除去される。次に、その下部の多結晶シリコン53が除去され、また、多結晶シリコン53下部のシリコン二酸化膜51も除去される。次に、この構造の上部表面に新しいシリコン二酸化膜63が形成される。このシリコン二酸化膜63の形成は、シリコンを加熱することによって行われるのが好ましい。シリコン酸化膜63は後に除去されるので、犠牲酸化膜と呼ばれる。犠牲酸化膜（シリコン酸化膜）63を形成した後の構造が図6に示されている。
【００３９】
次に、この構造の上部表面にフォトレジスト層71が形成され、その次にフィールドインプラントが要求される領域を露出させるために、マスキングされ、現像される。フィールドインプラントは、P-型領域内にインプラントされる。このようなN-チャネルフィールドインプラントは、アクティブN-チャネルトランジスタが後に形成される領域内でのディープ(deep)インプラントである。この様子が図7に示されている。N-チャネルインプラントは、165keVのエネルギーと1cm2当たり5×1012のホウ素不純物濃度を利用してインプラントされるのが好ましい。
【００４０】
図8は、本製造工程の次のステップを示している。図8に示すように、集積回路表面の所望領域に周知のフォトリソグラフ技術を用いて、新しいフォトレジストマスキング層81が形成される。このフォトレジストマスキング層81は、後にメモリセルが形成される領域から除去され、その次にこれらの領域でしきい電圧調整インプラント（N-チャネルVtインプラント）が行われる。
【００４１】
次に、図9に示すように、新しいフォトレジストマスク83が形成され、周辺トランジスタを調整するためのP-チャネルしきい電圧インプラント（P-チャネルVtインプラント）が行われる。次いで、フォトレジストマスク83が除去され、この構造の露出された部分の表面から犠牲酸化膜63を除去するためのエッチングが行われる。
【００４２】
次に、図10に示すように、この構造上に新しいシリコン二酸化膜92が形成される。この新しいシリコン二酸化膜92は、周辺回路の厚い酸化膜P-チャネル及びN-チャネルトランジスタのための厚いゲート酸化膜となる。次に、図11に示すように、メモリセルしきい電圧インプラントがなされる領域96（図12参照）を露出させるために、新しいフォトレジストマスク94が塗布される。セルインプラント、好ましくはホウ素であるP-型不純物は、1cm2当たり3×1013の不純物濃度と40keVのエネルギーとを用いてインプラントされる。
【００４３】
セルインプラントの後、同じフォトレジストマスク94が厚いゲート酸化膜(シリコン二酸化膜)92を除去するため用いられる。次に、露出されたシリコン二酸化膜92がエッチングされ(図12参照)、やはり周知の技術を用いて新しいゲート酸化膜98が形成される。この新しいゲート酸化膜98は、メモリセルのプログラミング及び消去の間、電子がトンネリングされるトンネル酸化膜となる。好ましくは、トンネル酸化膜（ゲート酸化膜）98は85オングストロームの厚さであり、スチーム(steam)で45分間、850℃の温度でこの構造を加熱し、N2で30分間、900℃の温度でアニーリングすることによって形成される。
【００４４】
ゲート酸化膜98の形成の後、約1000オングストローム厚さの層を形成するために、この構造の上部表面上に、例えば、化学気相蒸着法を用いて多結晶シリコン層95（ポリ1）が蒸着される。次いで、この多結晶シリコン層95は、導電性になるように、燐不純物でドープされる。この多結晶シリコン層95は、メモリセルの浮遊ゲートとなり、また周辺回路のトランジスタのための制御ゲートとなる。
【００４５】
次に、図14に示すように、この構造上において保持したい多結晶シリコン95の領域をマスキングするために、この構造上に他のマスク99、好ましくはフォトレジストのマスク99が形成される。次に、周知のプラズマエッチング、または不等方性エッチング工程を用いて、この構造の表面から露出された多結晶シリコン95がエッチングされる。エッチングが完了した後の構造が図14に示されている。
【００４６】
図15は、製造工程の次のステップを示している。まず、フォトレジスト層99が除去され、次に、多結晶シリコン層95が形成された領域では多結晶シリコン層95の上部に、そしてこの構造の他の領域では厚いゲート酸化膜(シリコン二酸化膜)92の上部に「ONOサンドイッチ」合成絶縁層（以下、ONO層と記す）102を形成するために、シリコン二酸化膜、シリコン窒化膜、シリコン二酸化膜が順次蒸着される。ONO層102は化学気相蒸着法を用いて蒸着されるのが好ましいが、他の周知技術を使用してもよい。ONO層102は、50オングストロームの下部シリコン二酸化膜、60オングストロームの中間シリコン窒化膜、及び50オングストロームの上部シリコン二酸化膜を備えていることが好ましい。ONO層102の形成後、新しいマスク層107が蒸着され、多結晶シリコン層95が残っている領域を保護するために境界を画定する。
【００４７】
マスク107の形成後、図16に示すように、従来のエッチング手段を用いてONO層102の露出された領域が除去される。このステップでは、露出されたONO層102を除去し、また、露出された領域内の厚いゲート酸化膜(シリコン二酸化膜)92を除去する。次いで、フォトレジスト(マスク層)107が除去され、新しいゲート酸化膜128が形成される。この新しいゲート酸化膜128はより薄く(約110オングストローム)、低いパワーのP-チャネル及びN-チャネルトランジスタが形成される領域に形成される。
【００４８】
次に、図17に示すように、この構造の表面に第2多結晶シリコン層132が蒸着される。好ましくは、この多結晶シリコン132は1000オングストロームの厚さであり、従来の化学気相蒸着法を用いて蒸着される。第2多結晶シリコン層132は蒸着された後、POCL3工程を用いて燐不純物でドープされる。この第2多結晶シリコン層132は、回路の相互接続ラインとなる。第2多結晶シリコン層132は、回路の周辺領域内の第1ポリシリコン層95に対する相互接続ラインとして利用できる。これは、キャパシタとして利用することもでき、また、メモリセル領域内の他の接続のためにも利用され得る。次に、第2多結晶シリコン層132を選択的に保護するために、マスク135が形成される。次に、図18に示すように、第2多結晶シリコン層132は、エッチングされて構造上の所望しない位置から除去される。次に、第2多結晶シリコン層132の上部表面にタングステンシリサイド層133が蒸着される。タングステンシリサイド層133の上部表面上に、無反射コーティング(antireflective coating)（図示せず）が蒸着され、タングステンシリサイド層132の上部表面からの反射を最小化することにより、より正確なマスキングを可能にする。最後に、第2多結晶シリコン層132を残す領域を画定するために、この構造の上部表面にマスク139が形成される。図18に示された断面図において、これらはゲート電極が形成される領域である。マスク139を用いて、第2多結晶シリコン層132がエッチングされる。次に、エッチングされた部分を保護するために新しいマスク140(図19参照)が形成され、ポリ1（多結晶シリコン層）95(図19参照)の領域に制御及び浮遊ゲートを画定する。
【００４９】
従来の工程技術を再び利用して第2多結晶シリコン層132がエッチングされる。第2多結晶シリコン層132をエッチングした後、ONOサンドイッチ合成絶縁層102の露出された領域の除去を可能にするために、第2多結晶シリコン層132がマスクとして用いられる。その後、ONOサンドイッチ合成絶縁層102は、第1レベルの多結晶シリコン層95のエッチングのためのマスクとして機能する。この結果、図20に示すように、メモリセルのゲートが形成される。エッチング後、この構造はシリコンの露出された領域上に保護酸化膜層を再形成するために再加熱される。メモリセルトランジスタは浮遊ゲート及び制御ゲートを備えるが、周辺回路で用いられる他のトランジスタはそうでないことに注目すべきである。
【００５０】
図21は、本製造工程における次のステップを示している。メモリセルトランジスタのソース領域以外の領域を保護するために、この構造の表面にマスク161が形成される。次いで、ダブル(二重)インプラントが行われるが、第1インプラントは、N導電形不純物を用いて、比較的低い1cm2当たり3×1014の不純物投与(dose)量及び50keVのエネルギーレベルで行われ、第1インプラント後により高い濃度で第2インプラントが行われる（HV N+S/Dインプラント）。このようなインプラントはメモリセルに対して二重拡散されたソース領域181（図22参照）を画定する。
【００５１】
図22に示すように、全てのフォトレジスト（マスク161）が除去され、新しいマスク171が形成されるが、これはメモリセルのドレイン領域のみを露出させる。1cm2当たり3.5×1015の濃度及び50keVのエネルギーで、砒素不純物を用いてインプラントが行われる（セルドレインインプラント）。図22には、その結果インプラントされて生成されたドレイン領域182を示している。
【００５２】
図23は、他のトランジスタのソース及びドレインを形成するための、マスク175を介した類似のインプラント（HV P+S/Dインプラント）を示している。ソースドレインインプラント後にアニーリングするためにフォトレジスト175の一部が除去され、この構造は900℃の温度で25分間加熱される。これによって、メモリセル周辺にソース及びドレイン領域が形成される。また、アニーリングによってポリシリコン上にシリコン二酸化膜層（図23に図示せず）が形成される。その後、このシリコン二酸化膜層の大部分は全面エッチングを用いて除去される。シリコン二酸化膜の全てが除去される前にエッチングを止めることにより、多結晶シリコンゲートの側壁にシリコン二酸化膜のスペーサ領域184が残る（図24参照）。これによって低濃度ドープされたドレインの形成が可能となる。次に、より高濃度ドープされたソース、ドレインが形成される周辺トランジスタを露出させるために新しいマスク179が形成され、その後、1cm2当たり3.5×1015の濃度でインプラント（LV N+S/Dインプラント）が図24に示すように行われる。同様に、新しいマスク180が形成され、インプラント（LV P+S/Dインプラント）が図25に示すように行われる。
【００５３】
図26に示すように、アニーリング後、この構造の上部表面にシリコン二酸化膜層が蒸着され、BPSG(boron phosphorous silicate glass)層186が形成される。その後、この構造はBPSG層186を平坦化するために加熱される。
【００５４】
この構造の表面に対するコンタクト位置及びそれ以外の領域を画定するために、BPSG層186の上部表面にマスク(図示せず)が形成され、図27に示すようにBPSG層186がエッチングされる。次いで、図28に示すように、例えば、チタニウム/チタニウム窒化膜などのバリア金属がBPSG層186に形成された開口部に蒸着され、その後第1層金属蒸着が行われる。第1層金属はアルミニウムが好ましい。アルミニウムの上部表面上に、チタニウム窒化膜層が蒸着されて、無反射コーティングを提供する。次いで、第1層金属がマスキングされ、フォトレジストが除去される。残る金属コンタクト188が図29に示されている。化学気相蒸着法を用いて、BPSG186の上部表面全体にわたって蒸着され、シリコン酸化膜物質のような金属間酸化層（IMO：inter-metal oxide）211が金属コンタクト188上に形成される。IMO層211が図29に示されている。IMO層211の上部に、スピン-オンガラスコーティング(SOG：spin-on glass coating)層212が蒸着され、また、その上部表面に異なる第2金属間酸化（IMO-2）層214が蒸着される。IMO層211は約1000オングストロームの厚さであり、IMO-2層214は約2000オングストロームの厚さであることが好ましい。次に、図示していないが、第2金属間酸化層214の上部表面全体にわたってマスクが形成される。SOG層212、IMO-2層214のエッチングのための開口部を生成するために、マスクが露光され、現像される。その後、この層はプラズマを用いてエッチングされて、第1金属層211に対するビア217のための開口部が形成される。フォトレジストが除去された後のこの構造の形状が図29に示されている。
【００５５】
次に、アルミニウムなどの他の金属層がチップの上部表面全面にわたって蒸着され、ビア217のための開口部を充填し、第2金属層を形成する。その上部表面上に無反射チタニウム窒化膜コーティングが蒸着され、次に、第2金属層がマスキングされてエッチングされ、フォトレジストが除去されて、図30に示された構造が生成される。
【００５６】
図31は、第2金属層221の上部表面上にパッシべーション層232を形成して完成された構造を示している。パッシべーション層232がマスキングされてエッチングされ、フォトレジストが除去された後、この構造は窒素アニーリングされて、ウェーハ内に最終の集積回路を生成するようになる。
【００５７】
このステップの後に、周知の半導体製造方法を用いて、生成された集積回路がテストされ、パッケージ化され、このパッケージに対するインターコネクションがなされ、その後カプセル化される。
【００５８】
以上、本発明に係るソース及びチャネル領域を用いた不揮発性メモリセルの消去方法、その消去方法が適用されるフラッシュメモリセル、及びその製造工程について説明した。ここで、種々の特定の時間、温度及び各工程の細部事項が提示されたが、本発明は、本実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で種々変更して実施することが可能である。
【００５９】
【発明の効果】
本発明によれば、メモリ劣化を生じることなく、フラッシュメモリのセルグループを一括消去することができる電気的消去可能な不揮発性メモリを提供できる。
【図面の簡単な説明】
【図１Ａ】  従来のフラッシュメモリセルにおける消去方法を説明するためのフラッシュメモリセルを示す断面図である。
【図１Ｂ】  図１Ａに示した従来の消去方法における消去Vt劣化を示す図である。
【図２Ａ】  本発明の実施の形態に係る不揮発性メモリ（フラッシュメモリ）セルの消去方法を説明するための不揮発性メモリ（フラッシュメモリ）セルを示す断面図である。
【図２Ｂ】  チャネル消去方法とチャネル及びソース消去方法とに関して消去速度のシミュレーション結果を示す図である。
【図２Ｃ】  チャネル消去方法とチャネル及びソース消去方法とに関して消去Vt劣化の実験結果を示す図である。
【図２Ｄ】  本発明の他の実施の形態に係るフラッシュメモリセルの消去方法を説明するためのフラッシュメモリセルを示す断面図である。
【図３】  図２Ｄに示したフラッシュメモリセルの製造方法の好ましい実施の形態を説明するためのフラッシュメモリセルを示す断面図である。
【図４】  図３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図５】  図４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図６】  図５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図７】  図６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図８】  図７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図９】  図８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１０】  図９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１１】  図１０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１２】  図１１に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１３】  図１２に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１４】  図１３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１５】  図１４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１６】  図１５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１７】  図１６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１８】  図１７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１９】  図１８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２０】  図１９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２１】  図２０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２２】  図２１に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２３】  図２２に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２４】  図２３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２５】  図２４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２６】  図２５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２７】  図２６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２８】  図２７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２９】  図２８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図３０】  図２９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図３１】  図３０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【符号の説明】
４０２    基板
４０４    浮遊ゲート
４０６    制御ゲート
４０８    ソース領域
４１０    ドレイン領域
４１２    チャネル領域
４１４    整合素子
４１６    抵抗
４１８    キャパシタ
【図１Ａ】
0004807926.tif 000003
【図１Ｂ】
0004807926.tif 000004
【図２Ａ】
0004807926.tif 000005
【図２Ｂ】
0004807926.tif 000006
【図２Ｃ】
0004807926.tif 000007
【図２Ｄ】
0004807926.tif 000008
【図３】
0004807926.tif 000009
【図４】
0004807926.tif 000010
【図５】
0004807926.tif 000011
【図６】
0004807926.tif 000012
【図７】
0004807926.tif 000013
【図８】
0004807926.tif 000014
【図９】
0004807926.tif 000015
【図１０】
0004807926.tif 000016
【図１１】
0004807926.tif 000017
【図１２】
0004807926.tif 000018
【図１３】
0004807926.tif 000019
【図１４】
0004807926.tif 000020
【図１５】
0004807926.tif 000021
【図１６】
0004807926.tif 000022
【図１７】
0004807926.tif 000023
【図１８】
0004807926.tif 000024
【図１９】
0004807926.tif 000025
【図２０】
0004807926.tif 000026
【図２１】
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【図２２】
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【図２３】
0004807926.tif 000029
【図２４】
0004807926.tif 000030
【図２５】
0004807926.tif 000031
【図２６】
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【図２７】
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【図２８】
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【図２９】
0004807926.tif 000035
【図３０】
0004807926.tif 000036
【図３１】
0004807926.tif 000037