(57)【特許請求の範囲】
【請求項１】
第１の電圧の供給を受けて動作し、外部クロックの入力を受けて第１の内部クロックを出力する第１のクロックバッファと、
第２の電圧の供給を受けて動作し、前記第１の内部クロックを受けて第２の内部クロックを出力する第２のクロックバッファと、
前記第２の電圧の供給を受けて動作し、前記第２の内部クロックに基いて、前記外部クロックと同期した内部クロックパルスを生成するための位相調整回路とを備える、同期型半導体記憶装置。
【請求項２】
前記第１の電圧の供給を受けて動作し、前記外部クロックの入力を受けて第１の内部クロックの反転信号である反転内部クロックを出力する第３のクロックバッファをさらに備え、
前記第２のクロックバッファは、前記第１の内部クロックおよび前記反転内部クロックの比較に応じて前記第２の内部クロックを出力する差動増幅器を含む、請求項１記載の同期型半導体記憶装置。
【請求項３】
前記第２のクロックバッファは、第１の内部クロックの反転信号を前記第２の内部クロックとして出力するインバータを含む、請求項１記載の同期型半導体記憶装置。
【請求項４】
内部回路と、
前記第１の電圧の供給を受けて動作し、前記第１の内部クロックを受けて前記第３の内部クロックを前記内部回路に出力する第３のクロックバッファとをさらに備える、請求項３記載の同期型半導体記憶装置。
【請求項５】
前記外部クロックを前記第１のクロックバッファに伝達するための第１の信号線と、
前記第２の内部クロックを前記位相調整回路に伝達するための第２の信号線とをさらに備え、
前記第２の信号線は、前記第１の信号線よりも配線距離が短い、請求項１記載の同期型半導体記憶装置。
【請求項６】
前記第１の電圧を受けて、前記第２の電圧を安定的に供給するためのレギュレータをさらに備える、請求項１記載の同期型半導体記憶装置。
【請求項７】
前記第２の電圧は、前記第１の電圧と異なる電源電圧である、請求項１記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より特定的には、外部から周期的に与えられるクロック信号に同期して外部信号の取込みを行なう同期型半導体記憶装置の入力バッファ回路の回路構成に関する。
【０００２】
【従来の技術】
主記憶として用いられているダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）は高速化されてきているものの、その動作速度は、依然マイクロプロセッサ（ＭＰＵ）の動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するおそれがある。そこで、近年では、高速ＭＰＵのための主記憶として相補クロック信号に同期して動作するダブルデータレートＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す）が提案されている。
【０００３】
ＤＤＲ−ＳＤＲＡＭにおいては、高速でアクセスするために、相補の外部クロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫに同期して、連続ビットに高速アクセスする仕様が一般的である。
【０００４】
図１１は、一般的なＤＤＲ−ＳＤＲＡＭにおける連続アクセス動作を示すタイミング図である。
【０００５】
図１１には、一例として、各データ端子において、連続して４ビットのデータを書込みまたは読出す動作が示される。連続して読出されるデータのビット数はバースト長と呼ばれ、ＤＤＲ−ＳＤＲＡＭでは、モードレジスタによってバースト長が調整されている。
【０００６】
ＤＤＲ−ＳＤＲＡＭにおいては、外部からの外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジに同期して外部からの制御信号であるロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳならびにアドレス信号ＡＤＤが取込まれる。
【０００７】
アドレス信号ＡＤＤは、行アドレス信号と列アドレス信号とが時分割的に多重化されて与えられる。
【０００８】
ロウアドレスストローブ信号／ＲＡＳが、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性化状態である「Ｌ」レベルであれば、そのときのアドレス信号ＡＤＤが行アドレス信号Ｘａとして取込まれる。
【０００９】
次いで、コラムアドレスストローブ信号／ＣＡＳが、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性化状態である「Ｌ」レベルであれば、そのときのアドレス信号ＡＤＤが列アドレス信号Ｙｂとして取込まれる。この取込まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＤＤＲ−ＳＤＲＡＭ内において行および列の選択動作が実行される。
【００１０】
メモリセルからの読出は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳが「Ｌ」レベルであり、かつライトイネーブル／ＷＥが「Ｈ」レベルであるときに実行される。ロウアドレスストローブ信号／ＲＡＳが、「Ｌ」レベルに立下がってから所定のクロック期間（図１１においては３．５クロックサイクル）が経過した後、４ビットのデータがデータ伝送を高速可能にするためのデータストローブ信号ＤＱＳ，／ＤＱＳと同期して出力される。
【００１１】
メモリセルへの書込は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥが「Ｌ」レベルであれば実行される。書込動作時においても、行アドレス信号Ｘｃの取込は、データ読出時と同様である。
【００１２】
次に、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥがともに活性化状態である「Ｌ」レベルであれば、列アドレス信号Ｙｄが取込まれるとともに、そのときに与えられていたデータｄ０が最初の書込データとして取込まれる。さらに、データストローブ信号ＤＱＳ，／ＤＱＳに同期して順次入力データｄ１〜ｄ３が取込まれ、順次メモリセルにこの入力データが書込まれる。
【００１３】
このような高速でデータを転送する同期型半導体記憶装置では、動作の高速化のため、外部クロック信号の立上がりエッジと立下がりエッジとの両方のタイミングにおいてデータを出力するため、半導体記憶装置の内部でデジタルＤＬＬ（Delay Locked Loop）を適用したクロックパルス発生回路（以下、単にＤＬＬ回路とも称する）を用いて、外部クロック信号と同期した内部クロックパルスを発生させる技術が知られている。かかる内部クロックパルスを生成する事によりデータストローブ信号ＤＱＳ，／ＤＱＳと同期した高速なデータ転送が可能となる。
【００１４】
図１２は、クロックバッファ１００および内部クロックパルスを生成するＤＬＬ回路１１０を示す図である。
【００１５】
クロックバッファ１００は、外部クロック信号ｅｘｔ．ＣＬＫの入力を受けて内部クロック信号ｉｎｔ．ＣＬＫを生成する回路であり、外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作する。すなわち内部クロック信号ｉｎｔ．ＣＬＫの振幅は外部電源電圧ｅｘｔ．ＶＣＣレベルとなる。
【００１６】
ＤＬＬ回路１１０は、クロックバッファ１００からの内部クロック信号ｉｎｔ．ＣＬＫの位相を遅らせることによって、外部クロック信号ｅｘｔ．ＣＬＫと同期した内部クロックパルスＣＬＫＰを生成する。
【００１７】
図１３は、ＤＬＬ回路１１０の内部回路の一部を示す図である。
図１３を参照して、ＤＬＬ回路１１０は、遅延段を構成する直列に接続された２Ｎ個（Ｎ：自然数）のインバータＩ（０）〜Ｉ（２Ｎ−１）と、セレクタ１３０とを含む。
【００１８】
インバータＩ（０）〜Ｉ（２Ｎ−１）の２個ずつは、各々が同一の遅延量を有するＮ個の遅延段を構成する。初段のインバータＩ（０）は、クロックバッファ１００からの内部クロック信号ｉｎｔ．ＣＬＫを受ける。
【００１９】
セレクタ１３０は、Ｎ個の遅延段のそれぞれの出力を受けて、いずれか１つの遅延段の出力を選択的に、内部クロックパルスｉｎｔ．ＣＬＫＰとして出力する。すなわち、セレクタ１３０は、遅延段で付加される遅延量を制御する。例えば、遅延段で付加される遅延量を外部クロック信号ｅｘｔ．ＣＬＫの周期のＫ倍（Ｋ:自然数）に制御することによって、セレクタ１３０から出力される内部クロックパルスｉｎｔ．ＣＬＫＰを内部クロック信号ｉｎｔ．ＣＬＫと、すなわち外部クロック信号ｅｘｔ．ＣＬＫと同期させることができる。
【００２０】
ＤＬＬ回路１１０内において、上述したような位相同期ループを安定的に形成するためには、各遅延段の遅延量の変動を抑制する必要がある。このため、各インバータの動作遅延時間を一定にするために、ＤＬＬ回路１１０は、外部電源電圧ｅｘｔ．ＶＣＣを直接供給されて動作するのではなく、レギュレータ等によって安定化された動作電源電圧ＶＣＣを受けて動作する構成とされるのが一般的である。なお、動作電源電圧ＶＣＣおよび外部電源電圧ｅｘｔ．ＶＣＣは、通常時において同一レベルに設定されるものとする。
【００２１】
【発明が解決しようとする課題】
ここで、外部電源電圧ｅｘｔ．ＶＣＣに電圧変動が生じた場合について考える。
【００２２】
図１４は、電源電圧の変動がＤＬＬ回路１１０の初段インバータＩ（０）の動作に与える影響を説明するための動作波形図である。
【００２３】
図１４（ａ）には、ＤＬＬ回路１１０の初段インバータＩ（０）の動作電源電圧がクロックバッファ１００と同様に、外部電源電圧ｅｘｔ．ＶＣＣである場合の動作が示される。この場合には、インバータＩ（０）の閾値電圧は、ｅｘｔ．ＶＣＣ／２である。したがって、外部電源電圧ｅｘｔ．ＶＣＣの変動に伴ってＤＬＬ回路の入力信号（ｉｎｔ．ＣＬＫ）の振幅が変動しても、インバータＩ（０）の閾値電圧も同様に変動するので、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因して生じる位相揺らぎ（ジッタ）ΔＴ０は、比較的小さい。
【００２４】
しかしながら、上述したように、ＤＬＬ回路１１０の動作電源電圧には、外部電源電圧ｅｘｔ．ＶＣＣが直接適用されず、より安定的な別の動作電源電圧ＶＣＣが適用される。図１４（ｂ）に示されるように、この場合には、インバータＩ（０）の閾値電圧は、ＶＣＣ／２である。すなわち、外部電源電圧ｅｘｔ．ＶＣＣの変動に伴って、ＤＬＬ回路１１０の入力信号（ｉｎｔ．ＣＬＫ）の振幅が変動しても、インバータＩ（０）の閾値電圧は、変化しない。
【００２５】
この結果、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因して生じる位相揺らぎ（ジッタ）ΔＴ１は、大きくなる。このように、位相揺らぎが大きくなると，内部クロックパルスｉｎｔ．ＣＬＫＰと外部クロック信号ｅｘｔ．ＣＬＫとを正確に同期させることが困難となるので、データ転送マージンの低下を招いてしまうおそれがある。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は，外部電源電圧ｅｘｔ．ＶＣＣの変動に起因する内部クロックパルスＣＬＫＰの位相揺らぎの発生を抑制して、データ転送を高速にする同期型半導体記憶装置の構成を提供することである。
【００２７】
【課題を解決するための手段】
本発明の同期型半導体記憶装置は、第１の電圧の供給を受けて動作し、外部クロックの入力を受けて第１の内部クロックを出力する第１のクロックバッファと、第２の電圧の供給を受けて動作し、第１の内部クロックを受けて第２の内部クロックを出力する第２のクロックバッファと、第２の電圧の供給を受けて動作し、第２の内部クロックに基いて、外部クロックと同期した内部クロックパルスを生成するための位相調整回路とを備える。
【００２８】
好ましくは、第１の電圧の供給を受けて動作し、外部クロックの入力を受けて第１の内部クロックの反転信号である反転内部クロックを出力する第３のクロックバッファをさらに備え、第２のクロックバッファは、第１の内部クロックおよび反転内部クロックの比較に応じて第２の内部クロックを出力する差動増幅器を含む。
【００２９】
好ましくは、第２のクロックバッファは、第１の内部クロックの反転信号を第２の内部クロックとして出力するインバータを含む。
【００３０】
特に、内部回路と、第１の電圧の供給を受けて動作し、第１の内部クロックを受けて第３の内部クロックを内部回路に出力する第３のクロックバッファとをさらに備える。
【００３１】
好ましくは、外部クロックを第１のクロックバッファに伝達するための第１の信号線と、第２の内部クロックを位相調整回路に伝達するための第２の信号線とをさらに備え、第２の信号線は、第１の信号線よりも配線距離が短い。
【００３２】
好ましくは、第１の電圧を受けて、第２の電圧を安定的に供給するためのレギュレータをさらに備える。
【００３３】
好ましくは、第２の電圧は、第１の電圧と異なる外部電源電圧である。
本発明の同期型半導体記憶装置は、第１の電圧の供給を受けて動作し、外部クロックの入力を受けて第１の内部クロックを出力する第１のクロックバッファと、第１の内部クロックの入力を受けて動作する内部回路と、第２の電圧の供給を受けて動作し、外部クロックの入力を受けて第２の内部クロックを出力する第２のクロックバッファと、第２の電圧の供給を受けて動作し、第２の内部クロックに基いて、外部クロックと同期した内部クロックパルスを生成するための位相調整回路とを備える。
【００３４】
好ましくは、第１の電圧を受けて、第２の電圧を安定的に供給するためのレギュレータをさらに備える。
【００３５】
好ましくは、第２の電圧は、第１の電圧と異なる外部電源電圧である。
好ましくは、外部クロックを第２のクロックバッファに伝達する第１の信号線と、第２の内部クロックを位相調整回路に伝達する第２の信号線とをさらに備え、第２の信号線は、第１の信号線よりも配線距離が短い。
【００３６】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００３７】
（実施の形態１）
図１は、本発明の同期型半導体記憶装置ＤＤＲ−ＳＤＲＡＭ１０００の全体構成を示す図である。
【００３８】
ＤＤＲ−ＳＤＲＡＭ１０００は、外部電源電圧ｅｘｔ．ＶＣＣの供給を受ける電源端子１と、外部との間でデータ信号ＤＱを授受するデータ入出力端子２と、相補のデータストローブ信号ＤＱＳおよび／ＤＱＳの入力を受けるデータストローブ端子３と、アドレス信号ＡＤＤの入力を受けるアドレス端子４と、相補の外部クロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫの入力を受けるクロック入力端子５と、制御信号であるロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥの入力を受ける制御信号端子６とを備える。
【００３９】
同期型半導体記憶装置１０００は、さらに、同期型半導体記憶装置全体の動作を制御するコントロール回路１２と、アドレス端子４からアドレス信号ＡＤＤの入力を受けてコントロール回路１２に対して、内部アドレスを出力するアドレスバッファ７と、制御信号端子６から制御信号の入力を受けてコントロール回路１２に内部制御信号を出力するコントロールバッファ８とを備える。
【００４０】
同期型半導体記憶装置１０００は、さらに電源端子１から外部電源電圧ｅｘｔ．ＶＣＣの入力を受けて電圧変動の少ない安定的な内部電源電圧ｉｎｔ．ＶＣＣを生成するレギュレータ２０を備える。
【００４１】
同期型半導体記憶装置１０００は、さらに、クロック入力端子５から外部クロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫの入力を受けて内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫを生成し、タイミング調整のために内部回路群であるアドレスバッファ７、コントロールバッファ８およびコントロール回路１２に出力するクロック入力バッファ１３と、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫの入力を受けてデータ入出力タイミングを規定するための内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰを生成するＤＬＬ回路１１とを備える。
【００４２】
同期型半導体記憶装置１０００は、さらに行および列状に配置された複数のメモリセルを有するメモリアレイ１０と、データの入出力を行なうデータ入出力バッファ９とを備える。データ入出力バッファ９は、コントロール回路１２からの制御信号、データストローブ信号ＤＱＳおよび内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰの入力を受けてデータ信号ＤＱの入出力を制御する。すなわち、データ入力時には、データ入出力バッファ９は、データ入出力端子２に入力されたデータ信号ＤＱをデータストローブ信号ＤＱＳおよび／ＤＱＳに応答して１ビットずつの書込データとして取り込む。取り込まれた書込データは、メモリアレイに対して書込まれる。一方、データ読出時には、メモリアレイ１０から読出された複数ビットの読出データは、データ入出力バッファ９によって、内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰに応答して１ビットずつデータ信号ＤＱとして、データ入出力端子２から出力される。また、データ入出力バッファ９は、内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰに基いたデータストローブ信号ＤＱＳおよび／ＤＱＳをデータストローブ端子３から出力する。
【００４３】
図２は、図１のクロック入力バッファ１３に含まれる内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫを生成するクロックバッファ２００と内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰを生成するＤＬＬ回路１１との構成を示す図である。
【００４４】
クロックバッファ２００は、差動アンプ１０ａ，１０ｂ，１０♯ａおよび１０＃ｂを含む。
【００４５】
図３は、差動アンプ１０ａの回路構成を示す図である。
差動アンプ１０ａは、ＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、ＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、インバータＩＶ０とを有する。
【００４６】
ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１は、ノードＮ１を介して、電源供給ノードＮ０およびノードＮ２の間に直列に接続される。ノードＮ２は、接地電圧ＧＮＤと接続される。ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２は、ノードＮ３を介して、電源供給ノードＮ０およびノードＮ２との間に直列に接続されている。
【００４７】
ＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２の各々のゲートは、ノードＮ１と接続されている。ＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２は、入力ノードＮ４およびＮ５とそれぞれ接続されている。インバータＩＶ０は、差動アンプ１０ａの最終段に配置され、ノードＮ３の電圧レベルを反転して内部クロック信号ｉｎｔ．ＣＬＫ♯を出力する。差動アンプ１０ａは、電源供給ノードＮ０に外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作する。また、入力ノードＮ４およびノードＮ５に外部クロック信号ｅｘｔ．／ＣＬＫおよびｅｘｔ．ＣＬＫの入力をそれぞれ受ける。
【００４８】
差動アンプ１０ａは、入力ノードＮ５に入力される外部クロック信号ｅｘｔ．ＣＬＫと、入力ノードＮ４に入力される外部クロック信号ｅｘｔ．／ＣＬＫとの比較に応じて動作する。具体的には、差動アンプ１０ａは、外部クロック信号ｅｘｔ．ＣＬＫよりも外部クロック信号ｅｘｔ．／ＣＬＫの電圧レベルが高い期間においては、内部クロック信号ｉｎｔ．ＣＬＫ♯を「Ｌ」レベルに設定する。一方、外部クロック信号ｅｘｔ．ＣＬＫの電圧レベルよりも外部クロック信号ｅｘｔ．／ＣＬＫの電圧レベルが低い期間においては、内部クロック信号ｉｎｔ．ＣＬＫ♯は、「Ｈ」レベルに設定される。
【００４９】
図４は、ＤＬＬ回路１１の回路構成を示す図である。
ＤＬＬ回路１１は、インバータＩ（０）〜Ｉ（２Ｎ−１）と、セレクタ１３０と、位相比較器１４０とを含む。
【００５０】
インバータＩ（０）〜Ｉ（２Ｎ−１）の２個ずつは、各々が同一の遅延量を有するＮ個の遅延段を構成する。初段のインバータＩ（０）は、クロックバッファ２００からの内部クロック信号ｉｎｔ．ＣＬＫを受ける。セレクタ１３０は、Ｎ個の遅延段のそれぞれの出力を受けて、いずれか１つの遅延段の出力を選択的に、内部クロックパルスｉｎｔ．ＣＬＫＰとして出力する。
【００５１】
位相比較器１４０は、セレクタ１３０から出力された内部クロックパルスｉｎｔ．ＣＬＫＰと、入力ノードＮＩＮに入力された内部クロック信号ｉｎｔ．ＣＬＫとの位相比較結果に基いて選択信号ＳＬを生成する。例えば、内部クロックパルスｉｎｔ．ＣＬＫＰが内部クロック信号ｉｎｔ．ＣＬＫの位相より早い場合は、選択信号ＳＬに応じて、通過する遅延段の個数を増加させることにより位相が調整される。一方、内部クロックパルスｉｎｔ．ＣＬＫＰが内部クロック信号ｉｎｔ．ＣＬＫの位相より遅い場合は、選択信号ＳＬに応じて、通過する遅延段の個数を減少させることにより位相が調整される。
【００５２】
また、インバータＩ（０）〜Ｉ（２Ｎ−１）は、電源供給ノードＮＶから電源供給を受けて動作する。電源供給ノードＮＶには、レギュレータ２０が生成した内部電源電圧ｉｎｔ．ＶＣＣが供給される。
【００５３】
なお、図示しないが、内部クロック信号ｉｎｔ．ＣＬＫを受けて内部クロックパルスｉｎｔ．ＣＬＫＰを生成する上述した構成と同様に内部クロック信号ｉｎｔ．／ＣＬＫを受けて内部クロックパルスｉｎｔ．／ＣＬＫＰを生成するＤＬＬループがＤＬＬ回路１１に含まれる。
【００５４】
従来は、差動アンプ１０ａによって生成された内部クロック信号ｉｎｔ．ＣＬＫをＤＬＬ回路１１にそのまま入力していた。このため、外部電源電圧ｅｘｔ．ＶＣＣの変動に伴って位相揺らぎがＤＬＬ回路１１内で発生していた。
【００５５】
そこで、本発明の実施の形態１では、外部電源電圧ｅｘｔ．ＶＣＣの電圧変動が生じた場合であっても、ＤＬＬ回路１１に入力される内部クロック信号ｉｎｔ．ＣＬＫが影響を受けない構成とすることを目的とする。
【００５６】
再び図２を参照して、本発明の実施の形態１に従うクロックバッファ２００の回路構成について説明する。
【００５７】
クロックバッファ２００における差動アンプ１０ａおよび１０ｂは、外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作し、内部クロック信号ｉｎｔ．ＣＬＫ＃および内部クロック信号ｉｎｔ．／ＣＬＫ＃をそれぞれ生成する。差動アンプ１０♯ａおよび１０＃ｂは、内部電源電圧ｉｎｔ．ＶＣＣの供給を受けて動作し、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫをそれぞれ生成して、ＤＬＬ回路１１に出力する。
【００５８】
差動アンプ１０ｂは、図３に示した差動アンプ１０ａの構成と比較して、入力ノードＮ４およびＮ５に外部クロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫをそれぞれ受けて内部クロック信号ｉｎｔ．／ＣＬＫ♯を生成する点が異なる。
【００５９】
差動アンプ１０＃ａは、図３に示した差動アンプ１０ａの構成と比較して、電源供給ノードＮ０に内部電源電圧ｉｎｔ．ＶＣＣが供給される点と、入力ノードＮ４およびＮ５に外部クロック信号ｉｎｔ．ＣＬＫ＃およびｉｎｔ．／ＣＬＫ＃がそれぞれ入力される点とが異なる。内部クロック信号ｉｎｔ．ＣＬＫの振幅は、内部電源電圧ｉｎｔ．ＶＣＣレベルとなる。
【００６０】
差動アンプ１０＃ｂは、図３に示した差動アンプ１０ａの構成と比較して、電源供給ノードＮ０に内部電源電圧ｉｎｔ．ＶＣＣが供給される点と、入力ノードＮ４およびＮ５に外部クロック信号ｉｎｔ．／ＣＬＫ＃およびｉｎｔ．ＣＬＫ＃がそれぞれ入力される点とが異なる。内部クロック信号ｉｎｔ．／ＣＬＫの振幅は、内部電源電圧ｉｎｔ．ＶＣＣレベルとなる。
【００６１】
差動アンプ１０＃ａおよび１０＃ｂの各々が共通の外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作する構成とすることにより、図１４（ａ）で説明したように、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因して発生する内部クロックｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫの振幅変動によって、ＤＬＬ回路１１内部で生じる位相揺らぎの発生を抑制できる。
【００６２】
特に、レギュレータ２０によって生成されてＤＬＬ回路１１に供給される内部電源電圧ｉｎｔ．ＶＣＣの安定度は高いので、内部クロック信号ｉｎｔ．ＶＣＣおよびｉｎｔ．／ＣＬＫの振幅変動は抑制される。この点からも、ＤＬＬ回路１１内部で生じる位相揺らぎの発生は、強力に阻止される。
【００６３】
さらに、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫの生成に悪影響を及ぼさない構成とすることができる。
【００６４】
図５は、外部電源電圧ｅｘｔ．ＶＣＣに電圧変動が生じた場合における差動アンプ１０＃ａの動作を説明するための動作波形図である。
【００６５】
図５を参照して、外部電源電圧ｅｘｔ．ＶＣＣ電圧が安定している通常時における内部クロック信号ｉｎｔ．ＣＬＫ♯およびｉｎｔ．／ＣＬＫ♯は、実線で示される。通常時において、差動アンプ１０＃ａおよび１０＃ｂは、内部クロック信号ｉｎｔ．ＣＬＫ♯およびｉｎｔ．／ＣＬＫ♯が交差するタイミングを検知して、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫを生成する。
【００６６】
この状態から、外部電源電圧ｅｘｔ．ＶＣＣの変動によって、内部クロック信号ｉｎｔ．ＣＬＫ＃およびｉｎｔ．／ＣＬＫ＃は、点線で示されるように振幅が変化する。しかし、このような場合でも、互いに相補の内部クロック信号ｉｎｔ．ＣＬＫ＃およびｉｎｔ．／ＣＬＫ＃が交差するタイミングの変化は小さい。したがって、差動アンプ１０＃ａおよび１０＃ｂを用いることによって、外部電源電圧ｅｘｔ．ＶＣＣが変動しても、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫに生じる位相揺らぎを抑制するとともに内部クロックパルスｉｎｔ．ＣＬＫＰの位相揺らぎを抑制する事ができる。
【００６７】
なお、内部クロック信号ｉｎｔ．／ＣＬＫについても内部クロック信号ｉｎｔ．ＣＬＫと同様である。
【００６８】
本発明の実施の形態１の構成により、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因する内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰの位相揺らぎの発生を抑制して、データ転送を高速にすることができる。
【００６９】
（実施の形態２）
本発明の実施の形態１では、差動アンプ１０＃ａおよび１０＃ｂを付加することにより、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．／ＣＬＫの振幅を制御する構成を示した。
【００７０】
本発明の実施の形態２では、より簡易な回路構成のもとで、ＤＬＬ回路１１に対して出力される内部クロック信号ｉｎｔ．ＣＬＫに位相揺らぎが生じる事を抑制する。
【００７１】
なお、以下の実施の形態については、図示を省略するが内部クロックパルスｉｎｔ．／ＣＬＫＰについても、内部クロックパルスｉｎｔ．ＣＬＫＰと同様の構成が配置されるものとする。
【００７２】
図６は、本発明の実施の形態２に従うクロックバッファ２１０の回路構成を示す図である。
【００７３】
すでに説明したように、ＤＬＬ回路１１においては、高速サイクル動作のトリガとなる内部クロックパルスｉｎｔ．ＣＬＫＰを生成するために精度の高い位相調整が必要とされる。そのため、安定的な電源電圧を供給するレギュレータ２０によって内部電源電圧ｉｎｔ．ＶＣＣがＤＬＬ回路１１の電源供給ノードＮＶに入力され、内部クロック信号ｉｎｔ．ＣＬＫが入力される。
【００７４】
本発明の実施の形態２では、クロックバッファ２１０において、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫと内部回路３０に出力する内部クロック信号ｉｎｔ．ＣＬＫ♯とを生成することを目的とする。
【００７５】
ここで、内部回路３０は、ＤＬＬ回路１１および内部クロックパルスｉｎｔ．ＣＬＫＰで動作する回路を除くものとする。
【００７６】
クロックバッファ２１０は、差動アンプ１０ａと、インバータＩＶ１とを含む。インバータＩＶ１は、差動アンプ１０ａのノードＮ３と接続された入力ノードを有する。インバータＩＶ１は、ノードＮ３からの入力信号を受けてレギュレータ２０によって生成された内部電源電圧ｉｎｔ．ＶＣＣの供給を受けて動作し、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【００７７】
また、最終段のインバータＩＶ０は、外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作して内部回路３０に内部クロック信号ｉｎｔ．ＣＬＫ♯を出力する。
【００７８】
すなわち、内部クロック信号ｉｎｔ．ＣＬＫを生成するインバータＩＶ１および内部クロックパルスｉｎｔ．ＣＬＫＰを生成するＤＬＬ回路１１が供給を受ける電圧は、同一の電源電圧とする。
【００７９】
かかる構成により、外部電源電圧ｅｘｔ．ＶＣＣの電圧変動が生じた場合においても、ＤＬＬ回路１１の入力信号であるｉｎｔ．ＣＬＫの振幅は、ＤＬＬ回路１１の動作電圧と共通であるためＤＬＬ回路１１内において位相揺らぎの発生を阻止することができる。
【００８０】
本発明の実施の形態２の構成においても、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因する内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰの位相揺らぎの発生を抑制して、データ転送を高速にすることができる。
【００８１】
また、本発明の実施の形態１で示したクロックバッファ２００の構成よりも、簡易にＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫを生成する回路を構成することができる。
【００８２】
また、クロックバッファ２１０は、内部回路３０に出力する内部クロック信号ｉｎｔ．ＣＬＫ＃を生成するクロックバッファと共通にすることができ部品点数を削減することができる。
【００８３】
（実施の形態２の変形例）
図７は、本発明の実施の形態２の変形例に従うクロックバッファ２２０の構成を示す図である。
【００８４】
本発明の実施の形態２の変形例に従う構成においては、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫと、内部回路３０に出力する内部クロック信号ｉｎｔ．ＣＬＫ♯を独立に生成する。
【００８５】
図７を参照して、クロックバッファ２２０は、差動アンプ１０＃ｃおよび１０ａを含む。
【００８６】
差動アンプ１０♯ｃは、図３の差動アンプ１０ａと比較して、電源供給ノードＮ０に内部電源電圧ｉｎｔ．ＶＣＣが供給される点と、入力ノードＮ４およびＮ５に外部クロック信号ｅｘｔ．／ＣＬＫおよびｅｘｔ．ＣＬＫをそれぞれ受けて内部クロック信号ｉｎｔ．ＣＬＫを生成する点が異なる。
【００８７】
差動アンプ１０＃ｃは、内部電源電圧ｉｎｔ．ＶＣＣの供給を受けて動作し、内部クロック信号ｉｎｔ．ＣＬＫをＤＬＬ回路１１に出力する。差動アンプ１０ａは、外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作し、内部クロック信号ｉｎｔ．ＣＬＫ♯を内部回路３０に出力する。
【００８８】
本構成においても実施の形態２と同様の効果を得ることができる。
（実施の形態３）
図８は、本発明の実施の形態３に従うクロックバッファ２３０の回路構成を示す図である。
【００８９】
図８を参照して、クロックバッファ２３０は差動アンプ１０ａおよびインバータＩＶ１を含む。インバータＩＶ１は、差動アンプ１０ａのノードＮ３と接続された入力ノードを有し、端子ＤＰから外部電源電圧ｅｘｔ．ＤＶＣＣの供給を受けて動作し、内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【００９０】
ここで、外部電源電圧ｅｘｔ．ＤＶＣＣは、外部電源電圧ｅｘｔ．ＶＣＣと異なる電圧レベルである。
【００９１】
例えば、端子ＤＰをＤＬＬ用の外部電源電圧ｅｘｔ．ＤＶＣＣを供給する専用の端子とすることも可能である。
【００９２】
本発明の実施の形態３は、実施の形態２と比較して、インバータＩＶ１およびＤＬＬ回路１１に供給される電源電圧が内部電源電圧ｉｎｔ．ＶＣＣから外部電源電圧ｅｘｔ．ＤＶＣＣに置換した点が異なる。
【００９３】
本発明の実施の形態３の構成においても、外部電源電圧ｅｘｔ．ＶＣＣの変動に起因する内部クロックパルスｉｎｔ．ＣＬＫＰおよびｉｎｔ．／ＣＬＫＰの位相揺らぎの発生を抑制して、データ転送を高速にすることができる。
【００９４】
また、かかる構成とすればＤＤＲ−ＳＤＲＡＭ１０００内にレギュレータ２０を設ける必要がなく、部品点数を削減することができる。
【００９５】
（実施の形態３の変形例）
図９は、本発明の実施の形態３の変形例に従うクロックバッファ２４０の回路構成を示す図である。
【００９６】
本発明の実施の形態３の変形例は、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫと、内部回路３０に出力する内部クロック信号ｉｎｔ．ＣＬＫ♯を独立に生成することを目的としている。
【００９７】
クロックバッファ２４０は、差動アンプ１０♯ｄと差動アンプ１０ａとを含む。
【００９８】
差動アンプ１０＃ｄは、外部電源電圧ｅｘｔ．ＤＶＣＣの供給を受けて動作し、外部クロック信号ｅｘｔ．／ＣＬＫおよびｅｘｔ．ＣＬＫの比較に応じて内部クロック信号ｉｎｔ．ＣＬＫを生成する。差動アンプ１０ａは、外部電源電圧ｅｘｔ．ＶＣＣの供給を受けて動作し、外部クロック信号ｅｘｔ．／ＣＬＫおよびｅｘｔ．ＣＬＫの比較に応じて内部クロック信号ｉｎｔ．ＣＬＫ♯を生成するものである。
【００９９】
差動アンプ１０♯ｄは、図３に示す差動アンプ１０ａと比較して、電源供給ノードＮ０に外部電源電圧ｅｘｔ．ＤＶＣＣを受ける点と、入力ノードＮ４およびＮ５にｅｘｔ．／ＣＬＫおよびｅｘｔ．ＣＬＫをそれぞれ受けて内部クロック信号ｉｎｔ．ＣＬＫを生成する点が異なる。
【０１００】
本構成においても、実施の形態３と同様の効果を得ることができる。
（実施の形態４）
上記実施の形態１〜３においては、ＤＬＬ回路１１に出力する内部クロック信号ｉｎｔ．ＣＬＫを生成するクロックバッファの構成について説明してきたが、内部クロック信号ｉｎｔ．ＣＬＫは電圧変動のみならず配線距離によってノイズの影響を大きく受ける。配線距離が長ければ配線の抵抗値と寄生容量が大きくなるため、信号波形の立上がりおよび立下がりが鈍ってしまうからである。
【０１０１】
本発明の実施の形態４では、ＤＬＬ回路１１に入力する内部クロック信号ｉｎｔ．ＣＬＫが受けるノイズの影響を減少させることを目的とする。
【０１０２】
図１０は、実施の形態３の変形例で説明した差動アンプ１０ａおよび１０＃ｄの配置を示す図である。
【０１０３】
差動アンプ１０ａは、パッドＰＡＤ０から外部クロックｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫの入力を受けて内部回路３０に内部クロック信号ｉｎｔ．ＣＬＫ＃を出力する。差動アンプ１０＃ｄは、パッドＰＡＤ１から外部クロックｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫの入力を受けてＤＬＬ回路１１に内部クロック信号ｉｎｔ．ＣＬＫを出力する。
【０１０４】
一般的に配線距離が長い方が配線抵抗および寄生容量の影響を大きく受けるので、ＤＬＬ回路１１および内部回路３０に伝達される内部クロック信号の信号線の配線距離は、差動アンプ１０＃ｄの方が差動アンプ１０ａよりも短くなるように設定する。
【０１０５】
例えば、パッドＰＡＤ１から差動アンプ１０＃ｄの配線距離をＬ０とし、差動アンプ１０＃ｄからＤＬＬ回路１１の配線距離をＬ１とすると、Ｌ０＞Ｌ１と設計する。これにより、ＤＬＬ回路１１に入力される内部クロック信号ｉｎｔ．ＣＬＫのノイズを減少させることができる。
【０１０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０７】
【発明の効果】
請求項１、２および７記載の同期型半導体記憶装置によれば、第２の内部クロックを出力する第２のクロックバッファおよび内部クロックパルスの位相を調整する位相調整回路を同一の第２の電圧で駆動することにより、第１の電圧において電圧変動が生じた場合でも位相調整回路において位相揺らぎの発生を阻止することができる。
【０１０８】
請求項３記載の同期型半導体記憶装置によれば、第２の内部クロックを生成する第２のクロックバッファをインバータで構成することにより簡易に第２のクロックバッファを構成することができる。
【０１０９】
請求項４記載の同期型半導体記憶装置によれば、第１のクロックバッファを共通に用いて内部回路に出力する第３の内部クロックを生成する事により内部回路用のクロックバッファに用いる部品点数を削減することができる。
【０１１０】
請求項５および９記載の同期型半導体記憶装置によれば、第２の信号線を第１の信号線よりも短くすることにより、第２の信号線が伝達する第２の内部クロックのノイズを軽減する事ができる。
【０１１１】
請求項６記載の同期型半導体記憶装置によれば、内部回路用の第１のクロックバッファと、位相調整回路用の第２のクロックバッファを別々に設け、第２のクロックバッファを第２の電圧で駆動することにより、第１の電圧において電圧変動が生じた場合でも位相調整回路において位相揺らぎの発生を阻止することができる。
【０１１２】
請求項８記載の同期型半導体記憶装置によれば、第２の電圧を第１の電圧と異なる外部電源電圧とすることによりレギュレータを設ける必要がなく回路の部品点数を削減することができる。
【図面の簡単な説明】
【図１】  本発明の同期型半導体記憶装置ＤＤＲ−ＳＤＲＡＭ１０００の全体構成を示す図である。
【図２】  ＤＬＬ回路１１およびクロックバッファ２００の構成を示す図である。
【図３】  差動アンプ１０ａの回路構成を示す図である。
【図４】  ＤＬＬ回路１１の回路構成を示す図である。
【図５】  外部電源電圧ｅｘｔ．ＶＣＣに電圧変動が生じた場合における差動アンプ１０＃ａの動作を説明するための動作波形図である。
【図６】  本発明の実施の形態２に従うクロックバッファ２１０の回路構成を示す図である。
【図７】  本発明の実施の形態２の変形例に従うクロックバッファ２２０の構成を示す図である。
【図８】  本発明の実施の形態３に従うクロックバッファ２３０の回路構成を示す図である。
【図９】  本発明の実施の形態３の変形例に従うクロックバッファ２４０の回路構成を示す図である。
【図１０】  実施の形態３の変形例で説明した差動アンプ１０ａおよび１０＃ｄの配置を示す図である。
【図１１】  一般的なＤＤＲ−ＳＤＲＡＭにおける連続アクセス動作を示すタイミング図である。
【図１２】  内部でクロック信号を発生するクロックバッファ１００と、ＤＬＬ回路１１０とを示す図である。
【図１３】  ＤＬＬ回路１１０の内部回路の一部を示す図である。
【図１４】  インバータＩ（０）の電圧変動による動作波形を示す図である。
【符号の説明】
１０００  ＤＤＲ−ＳＤＲＡＭ、１０ａ，１０ｂ，１０＃ａ，１０＃ｂ，１０＃ｃ，１０＃ｄ  差動アンプ、１１  ＤＬＬ回路、２０  レギュレータ、３０  内部回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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