(57)【特許請求の範囲】
【請求項１】
一対のビット線と、ワード線と、前記一対のビット線のうちの対応する一つに一端側がそれぞれ接続された一対のスピン注入磁化反転型記憶素子を有する記憶セルと、前記一対のスピン注入磁化反転型記憶素子の各他端側と前記ワード線との間に配設されたスイッチ回路とを備え、
前記スイッチ回路は、前記記憶セルへの情報の書き込み時には、前記一対のスピン注入磁化反転型記憶素子を介して前記一対のビット線を互いに接続することによって当該一対のビット線のうちの高電位のビット線から低電位のビット線への電流の流入を許容し、前記記憶セルからの前記情報の読み出し時には、前記一対のスピン注入磁化反転型記憶素子を介して前記ワード線と前記一対のビット線とを接続することによって当該ワード線から当該各ビット線への電流の流入を許容する磁気メモリデバイス。
【請求項２】
前記スイッチ回路は、ベース領域が前記ワード線に接続されると共にコレクタ領域が前記一対のスピン注入磁化反転型記憶素子の前記各他端側のうちの一方に接続され、かつエミッタ領域が前記一対のスピン注入磁化反転型記憶素子の前記各他端側のうちの他方に接続されている１つのトランジスタで構成されている請求項１記載の磁気メモリデバイス。
【請求項３】
前記エミッタ領域および前記コレクタ領域は、不純物濃度が互いに同等に規定されて構成されている請求項２記載の磁気メモリデバイス。
【請求項４】
前記エミッタ領域および前記コレクタ領域は、前記ベース領域に対する各接触面積が互いに同等に規定されて構成されている請求項２または３記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入磁化反転型記憶素子を含む記憶セルを備えて情報の記録および読出しが可能に構成された磁気メモリデバイスに関するものである。
【背景技術】
【０００２】
この種の磁気メモリデバイスとして、特開２００４−１７９４８３号公報に開示された不揮発性磁気メモリ（以下、磁気メモリデバイスともいう）が知られている。この磁気メモリデバイスは、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ」ともいう）であって、一例として、第１の強磁性層、非磁性層、第２の強磁性層、トンネルバリアおよび第３の強磁性層がこの順に積層された１つの積層体で構成されたメモリセル（以下、記憶セルともいう）を複数有している。また、磁気メモリデバイスは、並設された複数のビット線と、これらビット線に対して直交するように配設された複数のワード線とを備え、ビット線とワード線の各交差部分に上記した記憶セルが１つずつ配設されると共に、その積層方向の一端側でビット線に接続され、かつ他端側でワード線に接続されている。この場合、第１の強磁性層、非磁性層および第２の強磁性層は、巨大磁気抵抗効果素子を構成し、第２の強磁性層、トンネルバリアおよび第３の強磁性層は、トンネル型磁気抵抗効果素子を形成している。さらに、巨大磁気抵抗効果素子のうち、第１の強磁性層と非磁性層はスピン注入磁化反転層として機能し、第２の強磁性層は巨大磁気抵抗効果素子／トンネル型磁気抵抗効果素子の強磁性自由層として機能し、また第１の強磁性層は巨大磁気抵抗効果素子の固定層、第３の強磁性層はトンネル型磁気抵抗効果素子の自由層として機能する。
【０００３】
この磁気メモリデバイスでは、ビット線およびワード線を介して記憶セルに流す書込電流の方向により、第２の強磁性層（自由層）の磁化方向を、第３の強磁性層（固定層）の磁化方向に対して平行（同一方向）および反平行（逆方向）の一方に任意に配置することで、記憶セルに情報（「０」または「１」の１ビットの情報）を記憶する。一方、記憶セルに記憶されている情報を読み出すときには、ビット線およびワード線を介して記憶セルに所定電圧を印加したときに流れる電流の大きさを検出する。記憶セルは、その抵抗値が第３の強磁性層（固定層）の磁化方向に対する第２の強磁性層（自由層）の磁化方向によって変化する。したがって、第３の強磁性層（固定層）の磁化方向に対する第２の強磁性層（自由層）の磁化方向によって記憶セルに流れる電流の大きさも変化するため、この電流の大きさを検出することで、記憶セルに記憶されている情報を読み出すことが可能となっている。
【特許文献１】特開２００４−１７９４８３号公報（第５−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記の磁気メモリデバイスには、以下のような改善すべき点が存在している。すなわち、この種の磁気メモリデバイスでは、自由層の磁化方向の反転によって変化する積層体の抵抗値が一般的にばらつくが、記憶されている情報を確実に読み出すようにするためには、この抵抗値のばらつきを少なくするのが好ましい。この点について種々の研究がなされているが、積層体の抵抗値のばらつきの低減についてはその限界に近づきつつあり、このため、１つの積層体で１つの記憶セルを構成する上記の磁気メモリデバイスでは、さらなる情報の読み出しの確実化を図りにくくなっているという課題が存在している。
【０００５】
本発明は、かかる課題を解決すべくなされたものであり、スピン注入磁化反転型記憶素子を記憶セルに使用しつつ情報の確実な読み出し動作を確保し得る磁気メモリデバイスを提供することを主目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく本発明に係る磁気メモリデバイスは、一対のビット線と、ワード線と、前記一対のビット線のうちの対応する一つに一端側がそれぞれ接続された一対のスピン注入磁化反転型記憶素子を有する記憶セルと、前記一対のスピン注入磁化反転型記憶素子の各他端側と前記ワード線との間に配設されたスイッチ回路とを備え、前記スイッチ回路は、前記記憶セルへの情報の書き込み時には、前記一対のスピン注入磁化反転型記憶素子を介して前記一対のビット線を互いに接続することによって当該一対のビット線のうちの高電位のビット線から低電位のビット線への電流の流入を許容し、前記記憶セルからの前記情報の読み出し時には、前記一対のスピン注入磁化反転型記憶素子を介して前記ワード線と前記一対のビット線とを接続することによって当該ワード線から当該各ビット線への電流の流入を許容する。
【０００７】
この場合、前記スイッチ回路は、ベース領域が前記ワード線に接続されると共にコレクタ領域が前記一対のスピン注入磁化反転型記憶素子の前記各他端側のうちの一方に接続され、かつエミッタ領域が前記一対のスピン注入磁化反転型記憶素子の前記各他端側のうちの他方に接続されている１つのトランジスタで構成されている。
【０００８】
また、前記エミッタ領域および前記コレクタ領域は、不純物濃度が互いに同等に規定されて構成されている。
【０００９】
さらに、前記エミッタ領域および前記コレクタ領域は、前記ベース領域に対する各接触面積が互いに同等に規定されて構成されている。
【発明の効果】
【００１０】
本発明に係る磁気メモリデバイスでは、一対のスピン注入磁化反転型記憶素子を使用して記憶セルを構成している。このため、この磁気メモリデバイスによれば、定電流回路を備えた差動方式型の読出回路を用いて、一方のスピン注入磁化反転型記憶素子に流れる電流と他方のスピン注入磁化反転型記憶素子に流れる電流との差分に基づいて記憶セルから情報を読み出すことで、一対のスピン注入磁化反転型記憶素子の抵抗値のばらつきに起因して各スピン注入磁化反転型記憶素子に流れる電流に発生するオフセット成分や、読出回路と記憶セルとを接続するビット線に発生する雑音を除去することができる。したがって、各記憶セルに記憶されている情報をより確実に読み出すことができる。また、記憶セルへの情報の書き込み時には、一対のスピン注入磁化反転型記憶素子を介して一対のビット線を互いに接続することによって一対のビット線のうちの高電位のビット線から低電位のビット線への電流の流入を許容し、記憶セルからの情報の読み出し時には、一対のスピン注入磁化反転型記憶素子を介してワード線と一対のビット線とを接続することによってワード線から各ビット線への電流の流入を許容するスイッチ回路を用いたことにより、一対のスピン注入磁化反転型記憶素子で１つの記憶セルを構成しつつワード線の共有化を図ることができるため、一対のスピン注入磁化反転型記憶素子で１つの記憶セルを構成する磁気メモリデバイスにおいても十分に小型化を図ることができる。
【００１１】
また、本発明に係る磁気メモリデバイスによれば、ベース領域がワード線に接続され、かつコレクタ領域が一対のスピン注入磁化反転型記憶素子の各他端側のうちの一方に接続され、かつエミッタ領域が一対のスピン注入磁化反転型記憶素子の各他端側のうちの他方に接続されている１つのトランジスタでスイッチ回路を構成したことにより、スイッチ回路の構造、ひいては各記憶セルの構造を簡略化できるため、磁気メモリデバイスを一層小型化できると共に、安価に製造することができる。
【００１２】
また、本発明に係る磁気メモリデバイスによれば、トランジスタにおけるエミッタ領域およびコレクタ領域の各不純物濃度を同等に設定したことにより、各記憶セルに含まれているスイッチ回路としてのトランジスタが順方向と同様にして逆方向にも十分な電流（書込電流）を供給できるため、一対のスピン注入磁化反転型記憶素子に情報（「１」および「０」）を確実に記憶させることができる。また、ベース領域からエミッタ領域に向かって順方向に電流が流れたときのベース領域とエミッタ領域との間の順方向電圧と、ベース領域からコレクタ領域に向かって順方向に電流が流れたときのベース領域とコレクタ領域との間の順方向電圧とをほぼ同一にすることができるため、情報の読み出し時においてトランジスタを介して一対のスピン注入磁化反転型記憶素子にそれぞれ印加する電圧をほぼ同一にすることができる。このため、この印加する電圧のばらつきに起因して一対のスピン注入磁化反転型記憶素子に流れる電流がばらつく事態を確実に回避できるため、高い精度で情報を読み出すことができる。
【００１３】
さらに、本発明に係る磁気メモリデバイスによれば、トランジスタにおけるエミッタ領域の面積を広くして、ベース領域に対するエミッタ領域の接触面積をベース領域に対するコレクタ領域の接触面積に可能な限り近づけて、ベース領域に対する各接触面積を互いに同等に規定したことにより、各記憶セルに含まれているトランジスタが順方向と同様にして逆方向にもさらに十分な電流（書込電流）を供給できるため、一対のスピン注入磁化反転型記憶素子に情報（「１」および「０」）を一層確実に記憶させることができる。また、ベース領域からエミッタ領域に向かって順方向に電流が流れたときのベース領域とエミッタ領域との間の順方向電圧と、ベース領域からコレクタ領域に向かって順方向に電流が流れたときのベース領域とコレクタ領域との間の順方向電圧との差を一層少なくできるため、一層高い精度での情報の読み出しを可能とすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。
【００１５】
最初に、図１〜図６を参照して、本発明に係る磁気メモリデバイスＭの構成について説明する。
【００１６】
図１に示すように、磁気メモリデバイスＭは、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４、Ｘ方向アドレスデコーダ回路１５、Ｙ方向アドレスデコーダ回路１６、読出回路群１７および書込回路群１８を備えている。本例では、この磁気メモリデバイスＭは、記憶セル群１４、書込回路群１８および読出回路群１７については、データ（データバッファ１２を介して入力するデータ）のビット数（一例として８つ）と同じ数だけ備えている。また、磁気メモリデバイスＭは、アドレスバッファ１１を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「１」か「０」）を、各ビットに対応する記憶セル群１４におけるこの所定のアドレスの１つの記憶セル１にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスＭに含まれている各構成要素は、電源端子ＰＷとグランド端子ＧＮＤとの間に直流電圧源から供給される直流電圧Ｖｃｃによって作動する。
【００１７】
アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号（例えばアドレス信号のうちの上位のアドレス信号）をＹ方向アドレスバス１９を介してＹ方向アドレスデコーダ回路１６に出力すると共に、アドレス信号（例えばアドレス信号のうちの下位のアドレス信号）をＸ方向アドレスバス２０を介してＸ方向アドレスデコーダ回路１５に出力する。
【００１８】
データバッファ１２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ１２ａおよび出力バッファ１２ｂを備えている。また、データバッファ１２は、制御信号線１３ａを介して制御ロジック部１３に接続されている。この場合、入力バッファ１２ａは、書込用データバス２１を介して各書込回路群１８に接続されている。また、入力バッファ１２ａは、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を８つの記憶セル群１４のうちの各ビットに対応する記憶セル群１４に記憶させるために、各ビットに対応する各書込回路群１８に各ビットの情報をそれぞれ出力する。
【００１９】
具体的には、入力バッファ１２ａは、外部データ端子Ｄｋ（ｋは０〜７の整数）を介して入力した情報（本例ではこの情報をｋビット目の情報という）を、図１に示すように書込用データバス２１を構成するデータ線Ｄｗ０〜Ｄｗ７のうちのデータ線Ｄｗｋ（図２参照）を介してｋビット目の情報が記憶される記憶セル群１４ｋに接続されている書込回路群１８（具体的には後述する書込データ方向制御回路６３）に出力する。一方、出力バッファ１２ｂは、読出用データバス２２を介して各記憶セル群１４ｋの読出回路群１７に接続されている。また、出力バッファ１２ｂは、各記憶セル群１４ｋの読出回路群１７によって読み出された各ビットの情報を読出用データバス２２を介して入力すると共に、入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。また、入力バッファ１２ａおよび出力バッファ１２ｂは、制御信号線１３ａを介して制御ロジック部１３から入力した制御信号に従って作動する。
【００２０】
制御ロジック部１３は、図１に示すように、入力端子ＣＳおよび入力端子ＯＥを備え、データバッファ１２、読出回路群１７および書込回路群１８の動作を制御する。具体的には、制御ロジック部１３は、入力端子ＣＳを介してチップセレクト信号を入力し、かつ入力端子ＯＥを介して出力許可信号を入力しているときには、制御信号線１３ａを介してデータバッファ１２に出力バッファ１２ｂを作動させるための制御信号を出力すると共に、制御信号線１３ｂを介して読出回路群１７を作動させるための制御信号を出力する。また、制御ロジック部１３は、入力端子ＣＳを介してチップセレクト信号を入力し、かつ出力許可信号が入力されていないときには、制御信号線１３ａを介してデータバッファ１２に入力バッファ１２ａを作動させるための制御信号を出力すると共に、制御信号線１３ｂを介して書込回路群１８を作動させるための制御信号を出力する。また、制御ロジック部１３は、入力端子ＣＳを介してチップセレクト信号を入力していないときには、非作動状態とするための制御信号を制御信号線１３ａ，１３ｂを介してデータバッファ１２、読出回路群１７および書込回路群１８にそれぞれ出力する。
【００２１】
各記憶セル群１４（一例として１４ｋ）は、図２に示すように、図１中のＸ方向の向きで並設された複数（ｊ本。ｊは２以上の整数）のビット線２（図２では２ｎ）と、各ビット線２とそれぞれ交差すると共に図１中のＹ方向の向きで並設された複数（ｉ本。ｉは２以上の整数）のワードデコード線Ｘ（図２ではＸｍ。本発明におけるワード線）と、ビット線２およびワードデコード線Ｘの各交差部分に配設されることによって二次元状に配列（一例としてｉ行ｊ列のマトリクス状で配列）された複数（（ｉ×ｊ）個）の記憶セル（磁気記憶セル）１とを備えて構成されている。この場合、各ビット線２は、互いに並設された一対のビット線２ａ，２ｂで構成されている。なお、図２では、説明の理解を容易にするため、一例としてｍ行ｎ列の位置に配設された１つの記憶セル１およびこの記憶セル１に関連する構成要素のみを示している。ここで、ｍは１以上ｉ以下の整数であり、ｎは１以上ｊ以下の整数である。以下、記憶セル１およびこの記憶セル１に関連する構成の説明においては、ｍ行ｎ列の位置に配設された１つの記憶セル１およびこの記憶セル１に関連する構成要素を例に挙げて説明する。
【００２２】
記憶セル１は、図２に示すように、一対の記憶素子３ａ，３ｂおよび１つのトランジスタ４を備えて構成されている。この場合、各記憶素子３ａ，３ｂは、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用して構成された磁気抵抗効果発現体をそれぞれ含む積層体として構成されている。本例では、一例として、記憶素子３ａ，３ｂは、図５に示すように、第１の強磁性層３１、非磁性層３２、第２の強磁性層３３、トンネルバリア層３４および第３の強磁性層３５がこの順に積層されて、第２の強磁性層３３、トンネルバリア層３４および第３の強磁性層３５で構成されるＴＭＲを利用した磁気抵抗効果発現体５ａを含んでいる。また、記憶素子３ａ，３ｂは、第１の強磁性層３１、非磁性層３２および第２の強磁性層３３で構成されるスピン注入磁化反転層５ｂも含んでいる。これにより、記憶素子３ａ，３ｂは、スピン注入磁化反転型記憶素子としてそれぞれ構成されている。
【００２３】
トランジスタ４は、本発明におけるスイッチ回路を構成し、図２に示すように、記憶素子３ａ，３ｂの各他端側（同図中の上端側）とワードデコード線Ｘとの間に配設されている。また、トランジスタ４は、図３に示すように、シリコン基板（サブストレート）４１上に積層されたｎ型半導体４２（以下、「コレクタ領域」ともいう）、ｐ型半導体４３（以下、「ベース領域」ともいう）およびｎ型半導体４４（以下、「エミッタ領域」ともいう）により、ＮＰＮ型トランジスタとして構成されている。また、トランジスタ４では、順方向（コレクタ領域からエミッタ領域に向かう方向）の電流増幅率に、逆方向（エミッタ領域からコレクタ領域に向かう方向）の電流増幅率を近づけるべく、コレクタ領域４２およびエミッタ領域４４は、不純物濃度が互いに同等に規定されて構成されると共に、図３に示すように、一般的なＮＰＮ型トランジスタと比較して、エミッタ領域４４の面積が広く確保されて、ベース領域４３に対するエミッタ領域４４の接触面積がベース領域４３に対するコレクタ領域４２の接触面積に可能な限り近づくように（好ましくは、ベース領域４３に対するコレクタ領域４２およびエミッタ領域４４の各接触面積が互いに同等となるように）設定されている。さらに、トランジスタ４は、不純物濃度が上記のように規定され、かつエミッタ領域４４の面積が上記のように設定されているため、図４に示すように、ベース領域４３からエミッタ領域４４に向かって順方向に電流が流れたときのＰＮ障壁電圧Ｖｂｅ（ベース領域４３とエミッタ領域４４との間の順方向電圧）と、ベース領域４３からコレクタ領域４２に向かって順方向に電流が流れたときのＰＮ障壁電圧Ｖｂｃ（ベース領域４３とコレクタ領域４２との間の順方向電圧）とがほぼ同一となるように構成されている。
【００２４】
このように構成されたトランジスタ４は、図３に示すように、ベース領域４３がビア（導電部）４５（ベース端子としての導電部）を介してワードデコード線Ｘｍに接続されている。また、トランジスタ４は、エミッタ領域４４がビア（導電部）４６（エミッタ端子としての導電部）を介して記憶素子３ａの他端側（同図中の下端側）に接続され、コレクタ領域４２がビア（導電部）４７（コレクタ端子としての導電部）を介して記憶素子３ｂの他端側（同図中の下端側）に接続されている。また、記憶素子３ａの一端側（同図中の上端側）は、ビア（導電部）４８を介してビット線２ａに接続され、記憶素子３ｂの一端側（同図中の上端側）は、ビア（導電部）４９を介してビット線２ｂに接続されている。
【００２５】
このため、トランジスタ４は、ワードデコード線Ｘを介して規定電圧以上の電圧がベース領域４３に印加されている状態（以下、「作動状態」ともいう）において、双方向に十分な電流値の電流をコレクタ領域４２とエミッタ領域４４との間に流すことが可能に構成されて、一対のビット線２ａ，２ｂを互いに接続する。具体的には、トランジスタ４は、コレクタ領域４２がエミッタ領域４４よりも高電位（ビット線２ｂがビット線２ａよりも高電位）のときにはフォワード方向に電流を流し（ビット線２ｂからビット線２ａへの電流の流入を許容し）、逆に、コレクタ領域４２がエミッタ領域４４よりも低電位（ビット線２ｂがビット線２ａよりも低電位）のときにはリバース方向に電流を流すように（ビット線２ａからビット線２ｂへの電流の流入を許容するように）構成されている。つまり、トランジスタ４は、いわゆる双方向性トランジスタとして構成されている。また、トランジスタ４は、ワードデコード線Ｘを介して規定電圧以上の電圧がベース領域４３に印加されている状態において、ベース領域４３に対してエミッタ領域４４およびコレクタ領域４２が低電位のときには、ワードデコード線Ｘから各ビット線２ａ，２ｂへの電流の流入を許容する。また、このトランジスタ４は、一例として図３に示すようにバーチカル型構造で構成したが、ラテラル型構造で構成することもできる。
【００２６】
Ｙ方向アドレスデコーダ回路１６は、Ｙ方向アドレスバス１９を介して入力したアドレス信号に基づいて、読出回路群１７に含まれているｊ個の読出回路５１および書込回路群１８に含まれているｊ個の書込回路６１にそれぞれ接続されているｊ本のビットデコード線Ｙ１，・・，Ｙｎ，・・，Ｙｊのうちの１つ（ビットデコード線Ｙｎ）を選択すると共に、選択したビットデコード線Ｙｎに規定電圧を供給（印加）する。この場合、読出回路群１７に含まれているｊ個の読出回路５１のうちのビットデコード線Ｙｎに接続されている読出回路５１ｎ（図２参照）と、書込回路群１８に含まれているｊ個の書込回路６１のうちのビットデコード線Ｙｎに接続されている書込回路６１ｎ（図２参照）との一方が作動可能な状態になる。
【００２７】
各読出回路５１（一例として読出回路５１ｎを例に挙げて説明する）は、図２に示すように、前段回路（電流供給回路）５２、後段回路（差動増幅回路）５３、定電流回路５４およびスイッチ回路５５を備えて構成されて、記憶セル群１４のｎ列目に含まれているｉ個の記憶セル１のうちの選択された１つの記憶セル１中の各記憶素子３ａ，３ｂに流れている電流Ｉａ１，Ｉａ２の差分を差動方式で検出することにより、この記憶セル１から情報を読み出し可能に構成されている。具体的には、前段回路５２は、電流電圧変換用の抵抗Ｒ１，Ｒ２（この場合、両抵抗Ｒ１，Ｒ２の抵抗値は等しく規定されている）と、２つのトランジスタＱ１，Ｑ２と、このトランジスタＱ１，Ｑ２に直列に接続された２つのトランジスタＱ３，Ｑ４とを備えて構成されている。なお、本例では、各トランジスタＱ１からＱ４は、一例としてＮＰＮ型バイポーラトランジスタで構成されている。
【００２８】
スイッチ回路５５は、制御信号線１３ｂからの制御信号によって切り換えられる３つのスイッチＳＷ１，ＳＷ２，ＳＷ３を備えて構成されている。この場合、各スイッチＳＷ１，ＳＷ２，ＳＷ３はトランジスタなどの半導体素子で構成されている。これらスイッチのうちのスイッチＳＷ１は、各トランジスタＱ１，Ｑ２のベース端子に接続されている。このスイッチＳＷ１は、制御信号線１３ｂからの制御信号により、図６に示すように、読出動作時には各トランジスタＱ１，Ｑ２のベース端子にＨｉｇｈレベルを印加し、非読出動作時には各トランジスタＱ１，Ｑ２のベース端子にＬｏｗレベルを印加する。各トランジスタＱ１，Ｑ２は、スイッチＳＷ１からＨｉｇｈレベルが印加されたときに作動して、各エミッタ端子に接続されている各ビット線２ａ，２ｂに電流（情報を読み出すための読出電流）Ｉｂ１，Ｉｂ２を供給する。一方、スイッチＳＷ２，ＳＷ３は、各トランジスタＱ３，Ｑ４のエミッタ端子に接続されている。これらスイッチＳＷ２，ＳＷ３は、制御信号線１３ｂからの制御信号により、図６に示すように、読出動作時にはＯＦＦ状態にそれぞれ移行して、各トランジスタＱ３，Ｑ４のエミッタ端子への直流電圧Ｖｃｃの印加を停止し、非読出動作時にはＯＮ状態に移行して、各トランジスタＱ３，Ｑ４のエミッタ端子に直流電圧Ｖｃｃを印加する。各トランジスタＱ３，Ｑ４は、スイッチＳＷ２，ＳＷ３から各々のエミッタ端子に直流電圧Ｖｃｃが印加されたときには、常に（たとえ、ビットデコード線Ｙｎを介して規定電圧がベース端子に供給されている状態のときでも）ＯＦＦ状態に移行して、定電流回路５４を各ビット線２ａ，２ｂから切り離す。他方、各トランジスタＱ３，Ｑ４は、スイッチＳＷ２，ＳＷ３を介してそれぞれのエミッタ端子に直流電圧Ｖｃｃが印加されていないときには、ビットデコード線Ｙｎへの規定電圧の印加時にＯＮ状態に移行して、定電流回路５４を各ビット線２ａ，２ｂに接続する。
【００２９】
後段回路５３は、図２に示すように、差動増幅回路として構成されて、作動時に各電流Ｉｂ１，Ｉｂ２の差分値、具体的には各電流Ｉｂ１，Ｉｂ２に起因して各抵抗Ｒ１，Ｒ２の両端にそれぞれ発生する各電圧の電位差を検出して増幅する。後段回路５３は、Ｙ方向アドレスデコーダ回路１６によって選択されているビットデコード線Ｙｎから規定電圧が供給されているときに作動する。また、前段回路５２は、ビットデコード線Ｙｎから規定電圧が供給され、かつ上記したようにスイッチＳＷ２，ＳＷ３を介してエミッタ端子に直流電圧Ｖｃｃが印加されていないときに作動する。
【００３０】
定電流回路５４は、図２に示すように、抵抗（同一の抵抗値）を介してエミッタ端子がそれぞれ接地された一対のトランジスタＱ５，Ｑ６を備え、常時、電流値の同じ定電流Ｉｃ１，Ｉｃ２を引き込むように構成されている。この場合、各トランジスタＱ３，Ｑ４がＯＮ状態に移行して、定電流回路５４が各ビット線２ａ，２ｂに接続されているときには、トランジスタＱ５に流れる電流Ｉｃ１は、図２に示すように、前段回路５２のトランジスタＱ１を介してビット線２ａに供給される電流Ｉｂ１、および選択されたワードデコード線Ｘｍから記憶セル１を介してビット線２ａに供給される電流Ｉａ１の合計電流となる。同様にして、トランジスタＱ６に流れる電流Ｉｃ２は、図２に示すように、前段回路５２のトランジスタＱ２を介してビット線２ｂに供給される電流Ｉｂ２、および選択されたワードデコード線Ｘｍから記憶セル１を介してビット線２ｂに供給される電流Ｉａ２の合計電流となる。すなわち、電流Ｉｂ１および電流Ｉａ１の合計電流値（合計値）と、電流Ｉｂ２および電流Ｉａ２の合計電流値（合計値）は、定電流回路５４により、一定となるように制御される。
【００３１】
各書込回路６１（一例として書込回路６１ｎを例に挙げて説明する）は、図２に示すように、カレントドライブ回路６２、書込データ方向制御回路６３、定電流回路６４およびスイッチ回路６５を備えて構成されて、記憶セル群１４のｎ列目に含まれているｉ個の記憶セル１のうちの選択された１つの記憶セル１中の各記憶素子３ａ，３ｂに書込電流Ｉｄを供給することにより、この記憶セル１に情報を書き込み可能に構成されている。
【００３２】
カレントドライブ回路６２は、図２に示すように接続された６個のトランジスタＱ７〜Ｑ１２および抵抗Ｒ３，Ｒ４を備えて構成されている。具体的には、トランジスタＱ７，Ｑ８および抵抗Ｒ３，Ｒ４が直流電圧Ｖｃｃにそれぞれ接続され、さらにトランジスタＱ７にはトランジスタＱ９が、また抵抗Ｒ３にはトランジスタＱ１１が、また抵抗Ｒ４にはトランジスタＱ１２が、またトランジスタＱ８にはトランジスタＱ１０がそれぞれ直列に接続されている。また、トランジスタＱ７のベース端子がトランジスタＱ１２のコレクタ端子に、トランジスタＱ８のベース端子がトランジスタＱ１１のコレクタ端子にそれぞれ接続されている。また、トランジスタＱ７のエミッタ端子にはビット線２ａが、トランジスタＱ８のエミッタ端子にはビット線２ｂがそれぞれ接続されている。なお、本例では、各トランジスタＱ７からＱ１２は、一例としてＮＰＮ型バイポーラトランジスタで構成されている。
【００３３】
定電流回路６４は、図２に示すように、抵抗を介してエミッタ端子がそれぞれ接地されると共にベース端子に定電圧が印加された４個のトランジスタＱ１３〜Ｑ１６を備えている。この場合、トランジスタＱ１３〜Ｑ１６の各コレクタ端子は、カレントドライブ回路６２のトランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１２の各エミッタ端子にそれぞれ接続されている。また、トランジスタＱ１３，Ｑ１４の各エミッタ端子に接続されている各抵抗は同一抵抗値に設定され、トランジスタＱ１５，Ｑ１６の各エミッタ端子に接続されている各抵抗は同一抵抗値に設定されている。上記の構成により、トランジスタＱ１３〜Ｑ１６は定電流源として常時動作し、特にトランジスタＱ１３，Ｑ１４については書込電流Ｉｄとほぼ同じ電流値の電流を引き込むように構成されている。なお、本例では、各トランジスタＱ１３からＱ１６は、一例としてＮＰＮ型バイポーラトランジスタで構成されている。
【００３４】
書込データ方向制御回路６３は、１本のデータ線Ｄｗｋを介してｋビット目の情報を入力すると共に制御信号線１３ｂを介して制御信号を入力し、書込回路６１ｎを作動させる制御信号を入力しているときには、データ線Ｄｗｋを介して入力した情報の内容に基づいてスイッチ回路６５に対する制御信号Ｓ１を生成して出力する。スイッチ回路６５は、制御信号Ｓ１によって切り換えられる４つのスイッチＳＷ４〜ＳＷ７を備えて構成されている。この場合、各スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７は、トランジスタなどの半導体素子で構成されて、カレントドライブ回路６２内のトランジスタＱ１１，Ｑ１２，Ｑ１０，Ｑ９の各エミッタ端子にそれぞれ接続されている。スイッチＳＷ４〜ＳＷ７は、制御信号Ｓ１によってＯＮ状態に移行したときには、各トランジスタＱ１１，Ｑ１２，Ｑ１０，Ｑ９のエミッタ端子に直流電圧Ｖｃｃを印加し、ＯＦＦ状態に移行したときには各トランジスタＱ１１，Ｑ１２，Ｑ１０，Ｑ９のエミッタ端子への直流電圧Ｖｃｃの印加を停止する。各トランジスタＱ１１，Ｑ１２，Ｑ１０，Ｑ９は、それぞれのエミッタ端子に直流電圧Ｖｃｃが印加されている状態のときには、それぞれのエミッタ端子の電位がそれぞれのベース端子の電位よりも高電位になるため、常にＯＦＦ状態に移行する。したがって、カレントドライブ回路６２は、それぞれのエミッタ端子に直流電圧Ｖｃｃが印加されている状態のときには、定電流回路６４から切り離された状態となる。
【００３５】
具体的には、スイッチ回路６５のスイッチＳＷ４〜ＳＷ７は、図６に示すように、情報読出時のような非書込動作時には、制御信号Ｓ１により、スイッチＳＷ４，ＳＷ５がＯＦＦ状態に、スイッチＳＷ６，ＳＷ７がＯＮ状態に移行する。他方、スイッチＳＷ４〜ＳＷ７は、書込動作時において、記憶セル１に例えば情報「０」を書き込むときには、スイッチＳＷ４，ＳＷ６がＯＮ状態に、スイッチＳＷ５，ＳＷ７がＯＦＦ状態に移行し、情報「１」を書き込むときには、スイッチＳＷ４，ＳＷ６がＯＦＦ状態に、スイッチＳＷ５，ＳＷ７がＯＮ状態に移行する。
【００３６】
次に、磁気メモリデバイスＭにおける情報の書込動作について説明する。
【００３７】
まず、書込動作時には、入力端子ＣＳにはチップセレクト信号が入力されるが、入力端子ＯＥには出力許可信号は入力されない。このため、制御ロジック部１３は、制御信号線１３ａを介してデータバッファ１２に入力バッファ１２ａを作動させるための制御信号を出力すると共に、制御信号線１３ｂを介して書込回路群１８を作動させるための制御信号を出力する。また、アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｙ方向アドレスバス１９を介してＹ方向アドレスデコーダ回路１６に出力すると共に、Ｘ方向アドレスバス２０を介してＸ方向アドレスデコーダ回路１５に出力する。次いで、Ｙ方向アドレスデコーダ回路１６は、入力したアドレス信号に基づいて、ビットデコード線Ｙ１〜Ｙｊのうちの一つ（一例としてビットデコード線Ｙｎ）を選択する。これにより、ビットデコード線Ｙｎに接続されている各記憶セル群１４の読出回路５１ｎおよび書込回路６１ｎに規定電圧が供給される。また、Ｘ方向アドレスデコーダ回路１５は、入力したアドレス信号に基づいてワードデコード線Ｘ１〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。これにより、ワードデコード線Ｘｍに接続されている各記憶セル群１４の各記憶セル１に規定電圧が供給される。
【００３８】
入力バッファ１２ａは、制御ロジック部１３の制御信号線１３ａから出力される制御信号によって作動状態に移行して、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を、各ビットに対応する記憶セル群１４の各書込回路群１８に書込用データバス２１を介してそれぞれ出力する。なお、出力バッファ１２ｂは、非作動状態に維持されている。
【００３９】
次いで、ビットデコード線Ｙｎから規定電圧が供給されている読出回路５１ｎでは、制御信号線１３ｂを介して制御ロジック部１３から書込回路６１ｎを作動させるための制御信号を入力するため、スイッチ回路５５のスイッチＳＷ１は、各トランジスタＱ１，Ｑ２のベース端子にＬｏｗレベルを印加する。これにより、各トランジスタＱ１，Ｑ２はＯＦＦ状態に移行する。また、スイッチ回路５５のスイッチＳＷ２，ＳＷ３はＯＮ状態に移行して（図６参照）、各トランジスタＱ３，Ｑ４のエミッタ端子に直流電圧Ｖｃｃを印加する。これにより、各トランジスタＱ３，Ｑ４は、ビットデコード線Ｙｎを介して規定電圧がベース端子に供給されている状態であっても、ＯＦＦ状態にそれぞれ移行する。以上のようにして、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４がすべてＯＦＦ状態に移行するため、読出回路５１は、各ビット線２ａ，２ｂに対してフローティング状態で接続される（つまり、ビット線２ａ，２ｂから切り離される）。
【００４０】
また、ビットデコード線Ｙｎから規定電圧が供給されている書込回路６１ｎでは、書込データ方向制御回路６３が、制御信号線１３ｂを介して制御ロジック部１３から書込回路群１８を作動させるための制御信号を入力すると共に、データ線Ｄｗｋを介して記憶すべき情報を入力して、スイッチ回路６５に対する制御信号Ｓ１を生成して出力する。この場合、例えば、記憶すべき情報が「０」のときには、図６に示すように、書込データ方向制御回路６３は、スイッチＳＷ４，ＳＷ６をＯＮ状態に、スイッチＳＷ５，ＳＷ７をＯＦＦ状態にそれぞれ移行させる制御信号Ｓ１を出力する。これにより、カレントドライブ回路６２のトランジスタＱ１０，Ｑ１１のエミッタ端子には直流電圧Ｖｃｃが印加されて各トランジスタＱ１０，Ｑ１１がＯＦＦ状態に移行する。一方、トランジスタＱ９，Ｑ１２は、ビットデコード線Ｙｎから規定電圧がベース端子に供給され、かつエミッタ端子に直流電圧Ｖｃｃが印加されない状態となり、ＯＮ状態に移行する。この場合、トランジスタＱ１２は、定電流回路６４で規定される定電流を定電流回路６４に流出する。これにより、抵抗Ｒ４に定電流回路６４で規定されている定電流が流れて、抵抗Ｒ４での電圧降下が増大する。このため、トランジスタＱ７のベース端子に印加される電圧が低下してトランジスタＱ７がＯＦＦ状態に移行する。他方、トランジスタＱ１１がＯＦＦ状態となることにより、カレントドライブ回路６２のトランジスタＱ８のベース端子には抵抗Ｒ３を介して直流電圧Ｖｃｃが印加されて、トランジスタＱ８はＯＮ状態に移行する。
【００４１】
以上のように、トランジスタＱ８，Ｑ９がＯＮ状態に移行し、かつトランジスタＱ７，Ｑ１０がＯＦＦ状態に移行するため、カレントドライブ回路６２は、トランジスタＱ８を介してビット線２ｂとの接続ポイントＰ２に直流電圧Ｖｃｃを印加し、トランジスタＱ９を介してビット線２ａとの接続ポイントＰ１を定電流回路６４に接続する。記憶セル１では、トランジスタ４が、ワードデコード線Ｘｍからベース領域に規定電圧が印加されてＯＮ状態になり、フォワード方向に電流を流す結果、記憶セル１には、図２において実線で示す向きで書込電流Ｉｄが流れる。この際に、スピン注入磁化反転型記憶素子としてそれぞれ構成されている記憶セル１の各記憶素子３ａ，３ｂにはトランジスタ４を介して逆向きで書込電流Ｉｄが流れる。具体的には、記憶素子３ｂには、第３の強磁性層３５から第１の強磁性層３１に向けて書込電流Ｉｄが流れ、逆に、記憶素子３ａには、第１の強磁性層３１から第３の強磁性層３５に向けて書込電流Ｉｄが流れる。このため、記憶セル群１４ｋのｍ行ｎ列に配設されている記憶セル１の各記憶素子３ａ，３ｂの一方が高抵抗値に、他方が低抵抗値となる結果、データ線Ｄｗｋを介して入力された情報がこの記憶セル１に記憶される。同様にして、他の記憶セル群１４においても、ｍ行ｎ列に配設されている記憶セル１にデータ線Ｄｗ（データ線Ｄｗｋを除く他のデータ線）から入力された情報がそれぞれ記憶されるため、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報が各記憶セル群１４に記憶される。
【００４２】
また、記憶すべき情報が「１」のときには、図６に示すように、書込データ方向制御回路６３は、各スイッチＳＷ４〜ＳＷ７を、情報「０」を記憶させるときとは逆の状態に移行させる制御信号Ｓ１を出力する。これにより、カレントドライブ回路６２の各トランジスタＱ７〜Ｑ１２も、情報「０」を記憶させるときとは逆のＯＮ／ＯＦＦ状態に移行する。この結果、カレントドライブ回路６２は、トランジスタＱ７を介してビット線２ａとの接続ポイントＰ１に直流電圧Ｖｃｃを印加し、トランジスタＱ１０を介してビット線２ｂとの接続ポイントＰ２を定電流回路６４に接続する。また、記憶セル１では、トランジスタ４が、ワードデコード線Ｘｍからベース領域に規定電圧が印加されてＯＮ状態になり、リバース方向にも十分な電流を供給し得る状態になっている。このため、記憶セル１には、図２において破線で示す向き（情報「０」を記憶させるときとは逆向き）で書込電流Ｉｄが流れる。したがって、記憶セル群１４ｋのｍ行ｎ列に配設されている記憶セル１の各記憶素子３ａ，３ｂには、トランジスタ４を介して互いに逆向きで十分な書込電流Ｉｄが流れる。この結果、各記憶素子３ａ，３ｂの他方が高抵抗値に、一方が低抵抗値となり、データ線Ｄｗｋを介して入力された情報がこの記憶セル１に記憶される。同様にして、他の記憶セル群１４においても、ｍ行ｎ列に配設されている記憶セル１にデータ線Ｄｗから入力された情報がそれぞれ記憶されるため、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報が各記憶セル群１４に記憶される。
【００４３】
続いて、磁気メモリデバイスＭにおける情報の読出動作について説明する。
【００４４】
まず、読出動作時には、入力端子ＣＳにチップセレクト信号が入力され、かつ入力端子ＯＥに出力許可信号が入力される。このため、制御ロジック部１３は、制御信号線１３ａを介してデータバッファ１２に出力バッファ１２ｂを作動させるための制御信号を出力すると共に、制御信号線１３ｂを介して読出回路群１７を作動させるための制御信号を出力する。また、アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｙ方向アドレスバス１９を介してＹ方向アドレスデコーダ回路１６に出力すると共に、Ｘ方向アドレスバス２０を介してＸ方向アドレスデコーダ回路１５に出力する。次いで、Ｙ方向アドレスデコーダ回路１６は、入力したアドレス信号に基づいて、ビットデコード線Ｙ１〜Ｙｊのうちの一つ（一例としてビットデコード線Ｙｎ）を選択する。これにより、ビットデコード線Ｙｎに接続されている各記憶セル群１４の読出回路５１ｎおよび書込回路６１ｎに規定電圧が供給される。また、Ｘ方向アドレスデコーダ回路１５は、入力したアドレス信号に基づいてワードデコード線Ｘ１〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。これにより、ワードデコード線Ｘｍに接続されている各記憶セル群１４の各記憶セル１に規定電圧が供給される。
【００４５】
出力バッファ１２ｂは、制御ロジック部１３の制御信号線１３ａから出力される制御信号によって作動状態に移行して、読出用データバス２２を介して入力する各記憶セル群１４からの情報を外部データ端子Ｄ０〜Ｄ７に出力し得る状態になる。なお、入力バッファ１２ａは、非作動状態に維持されている。
【００４６】
次いで、ビットデコード線Ｙｎから規定電圧が供給されている書込回路６１ｎでは、書込データ方向制御回路６３が、制御信号線１３ｂを介して制御ロジック部１３から読出回路群１７を作動させるための制御信号を入力して、スイッチ回路６５に対する制御信号Ｓ１を生成して出力する。この場合（読出動作時には）、図６に示すように、書込データ方向制御回路６３は、スイッチＳＷ４，ＳＷ５をＯＦＦ状態に、スイッチＳＷ６，ＳＷ７をＯＮ状態にそれぞれ移行させる制御信号Ｓ１を出力する。これにより、カレントドライブ回路６２のトランジスタＱ９，Ｑ１０のエミッタ端子には直流電圧Ｖｃｃが印加されて各トランジスタＱ９，Ｑ１０がＯＦＦ状態に移行する。一方、トランジスタＱ１１，Ｑ１２は、エミッタ端子に直流電圧Ｖｃｃが印加されず、かつビットデコード線Ｙｎから規定電圧がベース端子に供給されている状態となってＯＮ状態に移行して、定電流回路６４で規定される定電流を定電流回路６４に流出する。これにより、抵抗Ｒ３，Ｒ４に定電流回路６４で規定されている定電流がそれぞれ流れて、抵抗Ｒ３，Ｒ４での電圧降下が増大する。このため、トランジスタＱ７，Ｑ８の各ベース端子に印加される電圧がそれぞれ低下してトランジスタＱ７，Ｑ８がＯＦＦ状態に移行する。以上のようにして、トランジスタＱ７，Ｑ８，Ｑ９，Ｑ１０がＯＦＦ状態に移行するため、書込回路６１ｎは、各ビット線２ａ，２ｂに対してフローティング状態で接続される（つまり、ビット線２ａ，２ｂから切り離される）。
【００４７】
また、ビットデコード線Ｙｎから規定電圧が供給されている読出回路５１ｎでは、制御信号線１３ｂを介して制御ロジック部１３から読出回路５１ｎを作動させるための制御信号を入力する。この際には、スイッチ回路５５のスイッチＳＷ１が、図６に示すように、各トランジスタＱ１，Ｑ２のベース端子にＨｉｇｈレベルを印加する。これにより、各トランジスタＱ１，Ｑ２はＯＮ状態に移行する。また、スイッチ回路５５のスイッチＳＷ２，ＳＷ３はＯＦＦ状態に移行して、各トランジスタＱ３，Ｑ４のエミッタ端子への直流電圧Ｖｃｃの印加が停止される。これにより、ビットデコード線Ｙｎからベース端子に規定電圧が供給されている各トランジスタＱ３，Ｑ４は、ＯＮ状態に移行して、定電流回路５４で規定される定電流Ｉｃ１，Ｉｃ２を定電流回路５４に流出する。
【００４８】
また、ワードデコード線Ｘｍによって選択された各トランジスタ４（各記憶セル群１４のｍ行目に位置する記憶セル１内のトランジスタ４）のベース端子には、規定電圧が供給（印加）されることにより、各トランジスタ４は、エミッタ領域およびコレクタ領域よりもベース領域が高電位な状態に移行する。これにより、図２に示すように、ワードデコード線Ｘｍからは、各トランジスタ４のベース領域、各トランジスタ４のエミッタ領域、およびこのエミッタ領域に接続されている記憶素子３ａを介する経路でビット線２ａに向けて電流Ｉａ１が流れると共に、各トランジスタ４のベース領域、各トランジスタ４のコレクタ領域、およびこのコレクタ領域に接続されている記憶素子３ｂを介する経路でビット線２ｂに向けて電流Ｉａ２が流れる。この場合、各記憶セル群１４のｍ行ｎ列に位置する記憶セル１に含まれている各記憶素子３ａ，３ｂは、記憶セル１に記憶されているビットの情報に応じて、いずれか一方が高抵抗状態にあり、他方が低抵抗状態にある。また、ビット線２ａが接続されているトランジスタＱ１のエミッタ端子は、そのベース端子にスイッチ回路５５のスイッチＳＷ１を介して供給されている電圧からダイオードの順方向電圧分だけ低下した電位となる。同様にして、ビット線２ｂが接続されているトランジスタＱ２のエミッタ端子は、そのベース端子にスイッチ回路５５のスイッチＳＷ１を介して供給されている電圧からダイオードの順方向電圧分だけ低下した電位であって、トランジスタＱ１のエミッタ端子の電位と同電位となる。このため、各記憶素子３ａ，３ｂに流れる各電流Ｉａ１，Ｉａ２の電流値は、記憶セル１に記憶されているビットの情報に応じて、つまり各記憶素子３ａ，３ｂの抵抗値に応じて、一方（低抵抗側）が大きく、他方（高抵抗側）が小さい値になる。また、電流Ｉｂ１および電流Ｉａ１の合計電流である電流Ｉｃ１と、電流Ｉｂ２および電流Ｉａ２の合計電流である電流Ｉｃ２とが、定電流回路５４ｎによって一定に制御されている。このため、それぞれ、一定かつ同一の電流値である各電流Ｉｃ１，Ｉｃ２から各電流Ｉａ１，Ｉａ２を差し引いた各電流Ｉｂ１，Ｉｂ２の電流値は、各電流Ｉａ１，Ｉａ２が増加したときには減少し、減少したときには増加する。
【００４９】
各読出回路５１ｎの後段回路５３は、各電流Ｉｂ１，Ｉｂ２に基づいて各抵抗Ｒ１，Ｒ２の両端に発生する各電圧の電圧差（各電流Ｉｂ１，Ｉｂ２の電流値の差分、つまり各電流Ｉａ１，Ｉａ２の電流値の差分でもある）を検出することにより、記憶セル１に記憶されている情報（２値情報）を取得して読出用データバス２２に出力する。次いで、出力バッファ１２ｂが、読出用データバス２２を介して入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。以上により、記憶セル１に記憶されているデータの読み取りが完了する。
【００５０】
このように、この磁気メモリデバイスＭでは、それぞれスピン注入磁化反転型記憶素子として構成された一対の記憶素子３ａ，３ｂを使用して記憶セル１を構成している。このため、この磁気メモリデバイスＭによれば、定電流回路５４を備えた差動方式型の読出回路５１ｎを用いて、一方の記憶素子３ａに流れる電流Ｉａ１と他方の記憶素子３ｂに流れる電流Ｉａ２との差分、具体的には、前段回路５２に流れる電流Ｉｂ１（読出電流）と前段回路５２に流れる電流Ｉｂ１（読出電流）との差分に基づいて、記憶セル１から情報を読み出すことができる。このため、記憶素子３ａ，３ｂの個々の抵抗値が若干ばらついたとしても、各記憶素子３ａ，３ｂの抵抗値のばらつきに起因して各電流電流Ｉａ１，Ｉａ２および各電流Ｉｂ１，Ｉｂ２に発生するオフセット成分や、各ビット線２ａ，２ｂに発生する雑音を除去することができる。したがって、各記憶セル１に記憶されている情報をより確実に読み出すことができる。また、記憶セル１への情報の書き込み時には、一対の記憶素子３ａ，３ｂを介して一対のビット線２ａ，２ｂを互いに接続することによって一対のビット線２ａ，２ｂのうちの高電位のビット線から低電位のビット線への電流の流入を許容し、記憶セル１からの情報の読み出し時には、一対の記憶素子３ａ，３ｂを介してワードデコード線Ｘと一対のビット線２ａ，２ｂとを接続することによってワードデコード線Ｘから各ビット線２ａ，２ｂへの電流の流入を許容するスイッチ回路（上記例ではトランジスタ４）を用いたことにより、一対の記憶素子３ａ，３ｂで１つの記憶セル１を構成しつつワードデコード線Ｘの共有化を図ることができるため、一対の記憶素子３ａ，３ｂで１つの記憶セル１を構成する磁気メモリデバイスＭにおいても十分に小型化を図ることができる。
【００５１】
また、ベース領域４３がワードデコード線Ｘに接続され、かつコレクタ領域４２が一対の記憶素子３ａ，３ｂの各他端側のうちの一方に接続され、かつエミッタ領域４４が一対の記憶素子３ａ，３ｂの各他端側のうちの他方に接続されている１つのトランジスタ４でスイッチ回路を構成したことにより、スイッチ回路の構造、ひいては各記憶セル１の構造を簡略化できるため、磁気メモリデバイスＭを一層小型化できると共に、安価に製造することができる。
【００５２】
さらに、この磁気メモリデバイスＭでは、トランジスタ４におけるエミッタ領域４４およびコレクタ領域４２の各不純物濃度を同等に設定し、さらにはエミッタ領域４４の面積を広くして、ベース領域４３に対するエミッタ領域４４の接触面積がベース領域４３に対するコレクタ領域４２の接触面積に可能な限り近づくように設定されている。したがって、この磁気メモリデバイスＭによれば、上記したように各記憶セル１に含まれているスイッチ回路としてのトランジスタ４が順方向と同様にして逆方向にも十分な電流（書込電流）Ｉｄを供給できるため、一対の記憶素子３ａ，３ｂに情報（「１」および「０」）を確実に記憶させることができる。また、トランジスタ４のベース領域４３からエミッタ領域４４に向かって順方向に電流が流れたときのＰＮ障壁電圧Ｖｂｅ（ベース領域４３とエミッタ領域４４との間の順方向電圧）と、ベース領域４３からコレクタ領域４２に向かって順方向に電流が流れたときのＰＮ障壁電圧Ｖｂｃ（ベース領域４３とコレクタ領域４２との間の順方向電圧）とをほぼ同一にすることができるため、情報の読み出し時においてトランジスタ４を介して一対の記憶素子３ａ，３ｂにそれぞれ印加する電圧をほぼ同一にすることができる。このため、この印加する電圧のばらつきに起因して一対の記憶素子３ａ，３ｂに流れる電流Ｉａ１，Ｉａ２がばらつく事態を確実に回避できるため、高い精度で情報を読み出すことができる。
【００５３】
なお、本発明は、上記した構成に限定されない。例えば、上記した記憶セル１では、コレクタ領域４２およびエミッタ領域４４の各不純物濃度を互いに同等に規定する構成（第１の構成）、およびベース領域４３に対するエミッタ領域４４の接触面積をベース領域４３に対するコレクタ領域４２の接触面積に可能な限り近づける構成（第２の構成）の双方を採用してトランジスタ４を構成したが、第１の構成および第２の構成のいずれか一方を採用するだけでも、順方向の電流増幅率に逆方向の電流増幅率を近づけることができ、かつＰＮ障壁電圧ＶｂｅとＰＮ障壁電圧Ｖｂｃとをほぼ同一にできる限り、この一方の構成のみを採用してトランジスタ４を構成することもできる。
【００５４】
また、上記した記憶セル１に代えて、図７に示すように、スイッチ回路７１を３つの半導体スイッチ素子（同図では一例として電界効果トランジスタ）７１ａ，７１ｂ，７１ｃで構成した記憶セル１Ａを採用することもできる。この場合、電界効果トランジスタ７１ａが一対の記憶素子３ａ，３ｂの各他端間に接続されている。また、電界効果トランジスタ７１ｂは記憶素子３ａの他端と直流電圧Ｖｃｃとの間に接続され、電界効果トランジスタ７１ｃは記憶素子３ｂの他端と直流電圧Ｖｃｃとの間に接続されている。また、この記憶セル１Ａを採用する場合、前述したＸ方向アドレスデコーダ回路１５に代えて、Ｘ方向アドレスデコーダ回路１５Ａを使用し、書込ワードデコード線Ｘｗ（同図ではｍ行目の書込ワードデコード線Ｘｗｍを示している）で電界効果トランジスタ７１ａのゲート端子とＸ方向アドレスデコーダ回路１５Ａとを接続すると共に、読出ワードデコード線Ｘｒ（同図ではｍ行目の書込ワードデコード線Ｘｗｒを示している）で電界効果トランジスタ７１ｂ，７１ｃの各ゲート端子とＸ方向アドレスデコーダ回路１５Ａとを接続する。このＸ方向アドレスデコーダ回路１５Ａは、Ｘ方向アドレスデコーダ回路１５と同様にしてＸ方向アドレスバス２０を介してアドレスバッファ１１に接続されると共に、さらに制御ロジック部１３と制御信号線１３ｂで接続される。また、Ｘ方向アドレスデコーダ回路１５Ａは、Ｘ方向アドレスバス２０を介して入力するアドレス信号と、制御信号線１３ｂを介して入力する制御信号とに基づいて、読出動作時には、読出ワードデコード線Ｘｒに規定電圧を供給し、書込動作時には、書込ワードデコード線Ｘｗに規定電圧を供給する。この構成においても、記憶素子３ａ，３ｂの個々の抵抗値が若干ばらついたとしても、記憶セル１と同様の回路構成で情報を読み出すことにより、各記憶素子３ａ，３ｂの抵抗値のばらつきに起因して各電流電流Ｉａ１，Ｉａ２および各電流Ｉｂ１，Ｉｂ２に発生するオフセット成分や、各ビット線２ａ，２ｂに発生する雑音を除去することができるため、記憶セル１Ａに記憶されている情報を確実に読み出すことができる。
【００５５】
また、各記憶素子３ａ，３ｂとして、図５に示す構成の記憶素子以外にも、さらに多くの磁性層や非磁性層を積層して構成した公知の記憶素子（例えば、特開２００４−１７９４８３号公報に開示されている記憶素子）を使用できるのは勿論である。また、読出回路５１や書込回路６１については、一例としてバイポーラトランジスタで構成した例を挙げて説明したが、電界効果トランジスタで構成してもよいのは勿論である。
【図面の簡単な説明】
【００５６】
【図１】磁気メモリデバイスＭの全体構成を示すブロック図である。
【図２】記憶セル１、読出回路５１ｎ、書込回路６１ｎ、ビット線２ｎ、ワードデコード線Ｘｍおよび記憶セル１の構成を示す回路図である。
【図３】記憶セル１およびトランジスタ４の断面図である。
【図４】トランジスタ４のＰＮ障壁電圧Ｖｂｅ，Ｖｂｃについての順方向電圧と電流との関係を示す特性図である。
【図５】記憶セル１の拡大断面図である。
【図６】書込動作時および読出動作時におけるスイッチ回路５５およびスイッチ回路６５の各スイッチＳＷ１〜ＳＷ７の切り換え状態を示す状態図である。
【図７】記憶セル１ＡおよびＸ方向アドレスデコーダ回路１５Ａの構成を示す回路図である。
【符号の説明】
【００５７】
１，１Ａ  記憶セル
２ａ，２ｂ  ビット線
３ａ，３ｂ  記憶素子
４  トランジスタ
７１ａ〜７１ｃ  電界効果トランジスタ
Ｉａ１，Ｉａ２，Ｉｄ  電流
Ｍ  磁気メモリデバイス
Ｘ  ワードデコード線
【図１】
0004770432.tif 000002
【図２】
0004770432.tif 000003
【図３】
0004770432.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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