(57)【特許請求の範囲】
【請求項１】
各半導体装置が複数の層で積層された積層型半導体装置を含むシステムインパッケージの金属電極形成方法において、
前記複数の層を貫通する貫通ホールを形成する段階と、
前記貫通ホールの下部を粘性の大きい可燃性素材でコーティングして密封する段階と、
前記貫通ホールの内部を銅で充填して貫通電極を形成する段階と、
を含むことを特徴とするシステムインパッケージの金属電極形成方法。
【請求項２】
前記貫通ホールの内部を銅で充填して貫通電極を形成する段階は、
前記貫通ホールの内壁を含む前記積層型半導体装置の全面に銅シード層を形成する段階と、
前記貫通ホール内部を銅で充填する段階と、
前記積層型半導体装置の上部に生成された銅を平坦化工程によって除去する段階と、
前記可燃性素材及び可燃性素材の下部にある銅を除去する段階と、
を含むことを特徴とする請求項１に記載のシステムインパッケージの金属電極形成方法。
【請求項３】
前記粘性の大きい可燃性素材は、有機ソルダー保存材（ＯＳＰ）であることを特徴とする請求項１に記載のシステムインパッケージの金属電極形成方法。
【請求項４】
前記貫通ホールの形成は、反応性イオンエッチング（ＲＩＥ）によることを特徴とする請求項１に記載のシステムインパッケージの金属電極形成方法。
【請求項５】
メッキ時に生成された前記積層型半導体装置の上部にある銅を平坦化する段階は、化学的機械的研磨（ＣＭＰ）工程で行うことを特徴とする請求項２に記載のシステムインパッケージの金属電極形成方法。
【請求項６】
前記銅シード層は、その厚さが５０Å乃至１５００Åであることを特徴とする請求項２に記載のシステムインパッケージの金属電極形成方法。
【請求項７】
前記銅シード層は、無電解メッキ法によって形成されることを特徴とする請求項２に記載のシステムインパッケージの金属電極形成方法。
【請求項８】
前記銅は、電解メッキ法によって前記貫通ホールの内部に充填されることを特徴とする請求項２に記載のシステムインパッケージの金属電極形成方法。
【請求項９】
前記可燃性素子及び前記可燃性素材の下部にある銅は、熱処理工程によって除去されることを特徴とする請求項２に記載のシステムインパッケージの金属電極形成方法。
【請求項１０】
前記熱処理工程は、１００℃乃至３００℃及び３０分乃至１００分間持続されるという条件で行われることを特徴とする請求項９に記載のシステムインパッケージの金属電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムインパッケージの金属電極形成方法に関するもので、より詳細には、各半導体装置が複数の層で積層された積層型半導体装置を含むシステムインパッケージにおいて、各層に定着されている半導体装置の共通電極になり、各層を貫通する金属電極の形成方法に関するものである。
【背景技術】
【０００２】
各種の電子装置が多機能化及び小型化されるにつれて、電子装置に挿入されるとともに、小型で多くの回路素子を内蔵可能な構造を有する積層型半導体装置が知られており、半導体装置（集積回路装置）の集積密度が増加している。
【０００３】
例えば、複数の段にかけて貫通電極を有するＬＳＩチップを積層・固定して高集積化を図る構造が提案されており、集積回路を形成した多数の半導体基板を積層した３次元の半導体装置が知られている。
【０００４】
電子機器の小型・軽量・薄型化を実現するキーテクノロジーの一つとして、半導体チップの高密度実装を実現するために、今まで半導体装置において多様なパッケージング技術が開発されてきた。
【０００５】
マザーボードへの実装に必要な面積を低減させるための半導体装置のパッケージ構造に関する技術として、ＤＩＰ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）などのピン挿入方式パッケージ、ＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）などの外周のリードによる表面実装パッケージ、または、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）などのパッケージの下面に格子形状で外部出力端子を配置したパッケージなどの技術が開発されてきた。
【０００６】
また、半導体チップに対するパッケージの面積比率を低減させることで高密度実装を実現する技術として、基板配線の微細化による外部出力端子のピッチが狭くなり、パッケージサイズの縮小化が図られてきた。
【０００７】
また、複数の半導体チップを集めて単一のパッケージ内に実装するマルチチップパッケージの技術が開発されており、マルチチップパッケージの中でも、より高密度の実装を実現するために、複数の半導体チップを積層・実装したチップスタックパッケージ（Ｃｈｉｐ  Ｓｔａｃｋｅｄ  Ｐａｃｋａｇｅ）などの技術が開発されてきた。
【０００８】
また、マルチチップパッケージの中でも、それぞれ異なる機能を有する複数の半導体チップを単一のパッケージに密封してシステム化を実現したものは、システムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ；以下、‘ＳＩＰ’という。）といい、それに対する開発が進行されてきた。
【０００９】
一方、電子機器の小型、軽量及び薄型化を実現する方法として、半導体チップの高密度パッケージング及び実装とは別途の方法が注目を受けている。この方法は、従来の互いに異なる半導体チップであったメモリ、ロジック、アナログなどの回路を混在させることで、単一のチップにシステム機能を集積させたシステムオンチップ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ；ＳＯＣ）を用いた方法である。
【００１０】
しかしながら、メモリ及びロジックなどの回路を一つのチップに集積させる場合、メモリ回路の低電圧化が困難であり、ロジック回路から発生するノイズに対する対策が必要になるという問題がある。また、従来のバイポーラで製造されたアナログ回路を混在させる場合、メモリ及びロジックと同一のＣＭＯＳで製作することが困難になる。
【００１１】
したがって、システムオンチップの代わりに、システムオンチップと同等な機能を短期間及び低費用で開発可能なＳＩＰが注目を受けている。
【００１２】
また、３次元の積層ＬＳＩ及びＳＩＰの製造に必ず必要な技術として、半導体基板に貫通電極を形成する技術がある。シリコン（Ｓｉ）ウェハーに貫通電極を形成する現在のプロセスにおいては、未だに工程数が多く、長い深さで貫通電極を形成することに困難さがある。
【００１３】
多様な素子を一つにパッケージングするためには、素子と素子とを連結可能な貫通電極を設けるべきである。そして、貫通電極を形成するためには、以前の工程でエッチングを通して形成された貫通ホールの内部に金属を充填し、電気が流れる伝導体を設けるべきである。
【００１４】
ＳＩＰは、各半導体装置が複数の層で積層された積層型半導体装置を含み、複数個の層で形成された積層型半導体装置の全体厚さだけ、貫通ホールは入口面積に比べて非常に大きい深さを有する。したがって、一般的な化学的気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）工程によってタングステンを貫通ホールに埋めて、貫通電極を確実に埋め立てることが不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記のような従来の問題点を解決するためのもので、その目的は、深い貫通電極を有する多層の積層型半導体装置を有するシステムインパッケージにおいて、貫通電極を安定的に形成することができるシステムインパッケージの金属電極形成方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記のような問題点を解決するために、各半導体装置が複数の層で積層された積層型半導体装置を含むシステムインパッケージの本発明に係る金属電極形成方法は、前記複数の層を貫通する貫通ホールを形成する段階と、前記貫通ホールの下部を粘性の大きい可燃性素材でコーティングして密封する段階と、前記貫通ホールの内部を銅で充填して貫通電極を形成する段階とを含む。
【００１７】
本発明の他の目的、特徴及び利点は、添付の図面を参照した各実施例の詳細な説明を通して明白になるだろう。
【発明の効果】
【００１８】
本発明に係るシステムインパッケージの金属電極形成方法においては、多数個の半導体装置を積層してパッケージングするシステムインパッケージにおいて、複数の層を貫通し、各半導体装置の共通電極になる、積層された各半導体装置の高さだけの長い貫通電極を効果的に形成できるという効果がある。
【００１９】
また、入口面積に比べて大きい深さを有する貫通ホールに銅をＯＳＰコーティング、無電解銅メッキ及び電解銅メッキ工程を通して確実に埋め立てることができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照して、本発明の実施例の構成及びその作用を説明する。図面に基づいて説明される本発明の構成及び作用は、少なくとも一つの実施例として説明されるもので、これによって本発明の技術的思想、その核心構成及び作用が制限されることはない。
【００２１】
図１Ａ乃至図１Ｆは、本発明の一実施例に係る積層型半導体装置を含むＳＩＰの貫通電極形成過程を示した工程フローチャートで、本発明においては、２層構造で積層された積層型半導体装置の貫通電極形成過程を一実施例とする。しかし、本発明は、これに限定されるものでなく、３層以上の構造で積層された半導体装置の貫通電極形成にも適用されうる。
【００２２】
図１Ａは、積層型半導体装置に貫通ホール１０２を形成する工程を示した図である。貫通ホール１０２は、導電体が埋め立てられて、貫通電極が形成される部分である。複数の半導体装置層を有するＳＩＰにおいて、各層の半導体装置の電源配線や各種の入出力信号の配線が互いに共通になるように、貫通電極は複数の層を貫通して形成される。
【００２３】
本発明の一実施例に係る積層型半導体装置は、図１Ｆに示すように、多層構造において一番下位層である第１層の各トランジスタ素子で構成された第１層のトランジスタ部１０４と、第１層の各メタルラインで構成された第１層のメタル部１０６と、第１層の各メタルラインを上位のメタル層と連結する第１層のビア部１０８と、第２層の各トランジスタ素子で構成された第２層のトランジスタ部１１０と、第２層の各メタルラインで構成された第２層のメタル部１１２と、第２層の各メタルラインを上位のメタル層と連結する第２層のビア部１１４と、第１層及び第２層の電源または各種の入出力信号の共通配線になる貫通電極部１２２とを含んで構成される。
【００２４】
ここで、第１層及び第２層の半導体装置の共通配線になる貫通電極部１２２を形成するために、まず、第１層と第２層を貫通する貫通ホール１０２を、図１Ａに示すように形成する。本発明の一実施例に係る前記貫通ホール１０２は、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）によって形成されることが好ましい。
【００２５】
図１Ｂは、次の工程として、貫通ホール１０２の下端を粘性の大きい可燃性素材でコーティングして密封する工程を示した図である。本発明の一実施例に係る前記粘性の大きい可燃性素材は、有機ソルダー保存材（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒ  Ｐｒｅｓｅｒｖａｔｉｖｅｓ；ＯＳＰ）であることが好ましい。
【００２６】
ＯＳＰは、主に印刷回路基板のパッド表面に有機物を塗布することで、空気と銅（Ｃｕ）表面との接触を遮断し、銅の酸化を防止する役割をする。パッドの表面に塗布される有機物は、フラックス（Ｆｌｕｘ）とほぼ類似した物質で、プリフラックス（Ｐｒｅｆｌｕｘ）処理法と呼ばれる方式で使用される粘性の大きい表面処理物質である。
【００２７】
具体的に説明すると、図１Ｂに示すように、有機ソルダー保存材１１６を貫通ホール１０２の下端にコーティングし、貫通ホール１０２の下端を密封する。有機ソルダー保存材１１６を形成して貫通ホール１０２の下端を密封する理由は、次回に行われる銅シード層の形成時、貫通ホール１０２の両側入口が穿孔されており、貫通ホール１０２の深さが非常に深いので、貫通ホール１０２の内部に銅を蒸着できず、一般的な物理気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いて銅シード層を形成することが不可能であるためである。したがって、貫通ホール１０２の下端を有機ソルダー保存材１１６で密封し、無電解銅メッキを通してシード層を形成するものとする。
【００２８】
また、次に電解銅メッキ（Ｅｌｅｃｔｒｏ  Ｃｕ  Ｐｌａｔｉｎｇ：ＥＣＰ）を行った後、積層型半導体装置の下端である貫通ホール１０２の下端に形成される銅層１２１を容易に除去するためである。詳しく説明すると、次に貫通電極部１２２を形成するために、タングステンＣＶＤを使用せずにＥＣＰを用いてメッキを行うので、貫通ホール１０２の下端にも銅層１２１がメッキされる。しかし、貫通ホール１０２の下端と銅層１２１との間に可燃性素材である有機ソルダー保存材１１６を形成すると、次の熱処理時に有機ソルダー保存材１１６が溶けながら、貫通ホール１０２の下端にある銅層１２１が容易に分離される。
【００２９】
また、有機ソルダー保存材１１６が大きい粘性を有するので、有機ソルダー保存材１１６のコーティング時、貫通ホール１０２の内部に有機ソルダー保存材が流入せず、次に銅シード層１１８が貫通ホール１０２の内壁に確実に形成される。
【００３０】
図１Ｃは、次の工程として、無電解銅メッキで銅シード層１１８を形成する工程を示した図である。ここで、銅シード層１１８は、無電解銅メッキを通して形成され、電解液が接触する全ての部位に銅がメッキされ始める。無電解メッキは、外部から電流を送ることなく、化学還元剤の作用で金属イオンを還元してメッキする方法で、化学メッキともいう。無電解メッキによる場合、物質の形状と関係なしに、均一でかつ緻密なメッキ層を得ることができ、非金属物質のメッキ、還元剤成分が含まれた合金メッキなどが可能であるという特徴がある。無電解銅メッキとは、銅（Ｃｕ）を用いる無電解メッキを意味する。
【００３１】
図１Ｃに示すように、有機ソルダー保存材１１６で密封された貫通ホール１０２の下部側でも銅がメッキされながら、貫通ホール１０２の内部に銅が付着され、銅シード層１１８が形成される。ここで、銅シード層１１８は、５０Å乃至１５００Åの厚さを有し、本発明においては、８００Åの厚さを有する場合を一実施例とする。
【００３２】
ここで、無電解銅メッキ方式では、銅層の形成速度が低いので、銅シード層１１８のみを形成し、次に電解銅メッキ方式で、ホール内部を銅で充填するようになる。
【００３３】
以下、無電解銅メッキで銅シード層１１８を形成する理由を説明する。本発明では、次回に貫通ホール１０２の入口面積に比べて大きい高さを有する貫通ホール１０２を銅で充填するために、一般的なタングステンＣＶＤでない電解銅メッキ（ＥＣＰ）方式を用いる。このとき、電解銅メッキは、電解メッキ方法であるので、それ以前の工程でシード層を形成する必要がある。また、一般的なＰＶＤを用いたシード層蒸着方法では、両側入口が穿孔されており、入口面積に比べて大きい高さを有する貫通ホール１０２の内部に確実にシード層を形成することが難しいので、無電解銅メッキ方式を使用する。
【００３４】
図１Ｄは、次の工程として、電解銅メッキ工程を進行し、貫通ホール１０２の内部を銅で充填する工程を示した図である。本発明は、貫通ホール１０２の内部を一般的なタングステンＣＶＤ方式でないボトム-アップフィル（ｂｏｔｔｏｍ−ｕｐ  ｆｉｌｌ）が可能な電解銅メッキ方式を用いて銅で充填し、銅層１２０を形成する。電解銅メッキ工程は、銅（Ｃｕ）を用いた電解メッキ工程を意味する。
【００３５】
ボトム-アップフィルは、メッキ液体に添加剤を注入し、電界を周期的に逆に印加することで、貫通ホール１０２の底から膜形成速度を増加させる技術である。貫通ホール１０２の底からの銅の成長速度は、貫通ホール１０２の側壁からの成長速度より速い。したがって、入口面積に比べて大きい深さを有する貫通ホール１０２を効果的に充填することができる。
【００３６】
電解銅メッキ工程で生成された銅層１２０及び１２１は、積層型半導体装置の全面に形成されるので、図１Ｄに示すように、貫通ホール１０２の内部のみならず、積層型半導体装置の上部である貫通ホール１０２の上端と、積層型半導体装置の下部である有機ソルダー保存材１１６の下端にも形成される。
【００３７】
図１Ｅは、次の工程として、積層型半導体装置の上部に形成された銅層１２０を平坦化する工程を示した図である。本発明は、積層型半導体装置の上端である貫通ホール１０２の上部を覆っている銅層１２０を化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ；ＣＭＰ）方法によって平坦化することを一実施例とする。
【００３８】
図１Ｆは、次の工程として、熱処理工程を通して、有機ソルダー保存材１１６と、以前のメッキ工程で有機ソルダー保存材１１６の下端に形成された銅層１２１を除去する工程を示している。このために、例えば、１００℃乃至３００℃、好ましくは１５０℃、及び３０分乃至１００分、好ましくは６０分間持続されるという条件で熱処理工程を行うことができる。
【００３９】
ここで、貫通ホール１０２の下端を密封している粘性の大きい可燃性素材である有機ソルダー保存材１１６は、熱を加えると溶けて除去されると同時に、下端に形成された銅層１２１まで一緒に容易に分離及び除去されることで、結果的に貫通電極部１２２が完成される。
【００４０】
以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることを理解できるものである。
【００４１】
したがって、本発明の技術的範囲は、実施例に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００４２】
【図１Ａ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【図１Ｂ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【図１Ｃ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【図１Ｄ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【図１Ｅ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【図１Ｆ】本発明の実施例に係る、積層型半導体装置を含むシステムインパッケージの貫通電極形成方法を説明するための工程断面図である。
【符号の説明】
【００４３】
１０２・・貫通ホール、１０４・・第１層のトランジスタ部、１０６・・第１層のメタル部、１０８・・第１層のビア部、１１０・・第２層のトランジスタ部、１１２・・第２層のメタル部、１１４・・第２層のビア部。
【図１Ａ】
0004839340.tif 000002
【図１Ｂ】
0004839340.tif 000003
【図１Ｃ】
0004839340.tif 000004
【図１Ｄ】
0004839340.tif 000005
【図１Ｅ】
0004839340.tif 000006
【図１Ｆ】
0004839340.tif 000007