(57)【特許請求の範囲】
【請求項１】
複数のチップ領域を形成されたウェハと、
前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、
前記ウェハ上の第２のチップ領域に、前記第１の面積率とは異なった第２の面積率で形成された複数の突出部よりなる第２の段差構造と、
前記ウェハ上に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなる半導体基板であって、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記ウェハ上のスクライブ領域には、前記層間絶縁膜により覆われて少なくとも第１および第２の膜厚モニタパターンを有し、
前記スクライブ領域には前記第１の膜厚モニタパターンを囲むように別の複数のパターンよりなる第１のパターン群が形成され、
前記スクライブ領域には前記第２の膜厚モニタパターンを囲むように別の複数のパターンよりなる第２のパターン群が形成され、
前記スクライブ領域において前記第１の膜厚モニタパターンおよび前記第１のパターン群は第３の面積率を有し、前記第２の膜厚モニタパターンおよび前記第２のパターン群は第４の面積率を有し、
前記第３の面積率は、前記第１の膜厚モニタパタ―ンおよび前記第１の膜厚モニタパタ―ンを囲む前記別のパタ―ンが、前記第１のパタ―ン群が形成される領域を占有する面積の割合を表し、
前記第４の面積率は、前記第２の膜厚モニタパタ―ンおよび前記第２の膜厚モニタパタ―ンを囲む前記別のパタ―ンが、前記第２のパタ―ン群が形成される領域を占有する面積の割合を表し、
前記第３の面積率と前記第４の面積率とは互いに異なり、
前記第３の面積率は前記第１の面積率に等しく設定され、前記第４の面積率は前記第２の面積率に等しく設定される半導体基板。
【請求項２】
複数のチップ領域を形成されたウェハと、
前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、
前記ウェハ上の第２のチップ領域に、前記第１の面積率とは異なった第２の面積率で形成された複数の突出部よりなる第２の段差構造と、
前記ウェハ上に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなる半導体基板であって、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記ウェハ上のスクライブ領域には、前記層間絶縁膜により覆われて少なくとも一つの膜厚モニタパターンを有し、
前記スクライブ領域には前記膜厚モニタパターンを囲むように複数のパターンよりなるパターン群が形成されており、
前記第２の面積率は、前記第１の面積率よりも大きく、
前記膜厚モニタパターンおよび前記複数のパターンは、前記膜厚モニタパターンおよび前記複数のパターンが形成されている領域を、前記第２の面積率に等しい割合で占有する半導体基板。
【請求項３】
複数のチップ領域を形成されたウェハと、
前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、
前記ウェハ上の第２のチップ領域に、第２の、前記第１の面積率とは異なった面積率で形成された複数の突出部よりなる第２の段差構造と、
前記ウェハ上に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなる半導体基板であって、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記ウェハ上のスクライブ領域には、前記層間絶縁膜により覆われて少なくとも一つの膜厚モニタパターンを有し、
前記スクライブ領域には前記膜厚モニタパターンを囲むように複数のパターンよりなるパターン群が形成されており、
前記第２の面積率は、前記第１の面積率よりも小さく、
前記膜厚モニタパターンおよび前記複数のパターンは、前記膜厚モニタパターンおよび前記複数のパターンが形成されている領域を、前記第１の面積率に等しい割合で占有する半導体基板。
【請求項４】
複数のチップ領域を形成されたウェハと、前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、前記ウェハ上の第２のチップ領域に、第２の、前記第１の面積率より大きな面積率で形成された複数の突出部よりなる第２の段差構造と、前記ウェハ上に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、表面上に、複数のパターンに囲まれて前記第１の面積率に等しい第３の面積率で形成された第１の膜厚モニタパターンと、前記表面上に、別の複数のパターンに囲まれて、前記第２の面積率に等しい第４の面積率で形成された第２の膜厚モニタパターンとを使って実行され、
前記第３の面積率は、前記第１の膜厚モニタパタ―ンおよび前記第１の膜厚モニタパタ―ンを囲む前記別のパタ―ンが、前記第１のパタ―ン群が形成される領域を占有する面積の割合を表し、
前記第４の面積率は、前記第２の膜厚モニタパタ―ンおよび前記第２の膜厚モニタパタ―ンを囲む前記別のパタ―ンが、前記第２のパタ―ン群が形成される領域を占有する面積の割合を表す半導体装置の製造方法。
【請求項５】
複数のチップ領域を形成されたウェハと、前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、前記ウェハ上の第２のチップ領域に、第２の、前記第１の面積率より大きな面積率で形成された複数の突出部よりなる第２の段差構造と、前記ウェハ上に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、前記ウェハ上には膜厚モニタパターンが、他のパターンとともに前記第２の面積率に等しい割合で形成されており、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記半導体装置の製造方法は、前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、前記膜厚モニタパターンを使って、前記膜厚モニタパターンにより求められた前記層間絶縁膜の膜厚が、許容膜厚上限値以下になるように実行され、
前記膜厚モニタパタ―ンの面積率は、前記膜厚モニタパタ―ンおよび前記他のパタ―ンが、前記膜厚モニタパタ―ンおよび前記他のパタ―ンが形成される領域を占有する割合を表す、半導体装置の製造方法。
【請求項６】
複数のチップ領域を形成されたウェハと、前記ウェハ上の第１のチップ領域に第１の面積率で形成された複数の突出部よりなる第１の段差構造と、前記ウェハ上の第２のチップ領域に、第２の、前記第１の面積率より大きな面積率で形成された複数の突出部よりなる第２の段差構造と、前記ウェハ上に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、前記ウェハ上には膜厚モニタパターンが、他のパターンとともに前記第１の面積率に等しい割合で形成されており、
前記第１および第２の面積率は、前記第１の段差構造の突出部および前記第２の段差構造の突出部が、それぞれのチップ領域において占有する面積の割合を表し、
前記半導体装置の製造方法は、前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、前記膜厚モニタパターンを使って、前記膜厚モニタパターンにより求められた前記層間絶縁膜の膜厚が、許容膜厚下限値を切らないように実行され、
前記膜厚モニタパタ―ンの面積率は、前記膜厚モニタパタ―ンおよび前記他のパタ―ンが、前記膜厚モニタパタ―ンおよび前記他のパタ―ンが形成される領域を占有する割合を表す、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は一般に半導体装置に係り、特に強誘電体膜を有する半導体装置に関する。
いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ３）、さらにはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ３）、ＳＢＴＮ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ３）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【背景技術】  図１は、従来のＦｅＲＡＭ２０の構成を示す。
図１を参照するに、ＦｅＲＡＭ２０はフィールド絶縁膜２２により画成されたｐ型ウェル２１Ａとｎ型ウェル２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板２１上に形成されており、前記ｐ型ウェル２１Ａ上にはポリサイド構造のゲート電極２４Ａが、ゲート絶縁膜２３Ａを介して形成されている。また前記ｎ型ウェル２１Ｂ上には、ポリサイド構造のゲート電極２４Ｂがゲート絶縁膜２３Ｂを介して形成されている。さらに前記ｐ型ウェル２１Ａ中には、前記ゲート電極２４Ａの両側にｎ型拡散領域２１ａ，２１ｂが形成されており、前記ｎ型ウェル２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型拡散領域２１ｃ，２１ｄが形成されている。前記ゲート電極２４Ａは活性領域の外ではフィールド酸化膜２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。
前記ゲート電極２４Ａ，２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板２１上に前記フィールド絶縁膜２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜２５により覆われている。
前記カバー膜２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ２層間絶縁膜２６により覆われており、前記層間絶縁膜２６の表面はＣＭＰ法により平坦化されている。
さらに前記層間絶縁膜２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）よりなる強誘電体キャパシタ絶縁膜２８と、前記強誘電体キャパシタ絶縁膜２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯｘよりなる上部電極２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｄｅｐｏｓｉｔｉｏｎ）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９）膜，ＢＴＯ（Ｂｉ４Ｔｉ２Ｏ１２）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）膜やＳＴＯ（ＳｒＴｉＯ３）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極２９を構成するＩｒＯｘ膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極２９としては、ＩｒＯｘ膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ３）膜を使うことも可能である。
ところで、このようにして形成された強誘電体キャパシタでは、半導体プロセスに伴う還元性雰囲気、特に水素に暴露されると前記強誘電体キャパシタ絶縁膜２８に容易に還元が生じてしまい、電気特性が著しく劣化する。このため前記強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ２Ｏ３よりなるエンキャップ層３３０Ａにより覆われており、さらに前記エンキャップ層３３０Ａは、前記層間絶縁膜２６上にスパッタリングにより約２０ｎｍの厚さに形成された別のＡｌ２Ｏ３エンキャップ層３３０により覆われている。ここで前記Ａｌ２Ｏ３エンキャップ層３３０は、水素の進入を阻止するバリア膜として機能する。
前記エンキャップ層３３０上には、ＳｉＯ２層間絶縁膜３０がＳｉＨ４、あるいはＳｉ２Ｆ６，Ｓｉ８Ｆ８，Ｓｉ２Ｆ３Ｃｌなどのポリシラン化合物、あるいはＳｉＦ４あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜３０中には前記上部電極２９および下部電極２７をそれぞれ露出するコンタクトホール３０Ａ，３０Ｂが、また前記層間絶縁膜２６中に延在し、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄを露出するコンタクトホール３０Ｃ，３０Ｄ，３０Ｅおよび３０Ｆが形成されている。また、前記層間絶縁膜３０中には、前記素子分離膜２２上に形成されたワード線パターンＷＬを露出するコンタクトホール３０Ｇが形成されている。
図１の従来のＦｅＲＡＭ２０では、前記コンタクトホール３０Ａおよび３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極２９あるいは下部電極２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜３１Ａあるいは３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール３０Ａにおいては前記ＴｉＮ密着膜３１Ａ上に、Ｗよりなる導体プラグ３２Ａが、また前記コンタクトホール３０Ｂにおいては前記ＴｉＮ密着膜３１Ｂ上に、Ｗよりなる導体プラグ３２Ｂが、ＷＦ６，ＡｒおよびＨ２の混合ガスを使ったＣＶＤ法により形成されている。
また前記ＦｅＲＡＭ２０では同様に、前記コンタクトホール３０Ｃ〜３０Ｇのそれぞれの内壁面上にＴｉ／ＴｉＮ密着層３１Ｃ〜３１Ｇが形成されており、前記Ｔｉ／ＴｉＮ密着層３１Ｃ〜３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ３２Ｃ〜３２Ｇが形成されている。
さらに前記層間絶縁膜３０上には、前記Ｗプラグ３２Ａ〜３２Ｇの各々に対応して、Ａｌよりなる配線パターン３３Ａ〜３３Ｆが形成されており、前記配線パターン３３Ａ〜３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ２膜よりなる次の層間絶縁膜３４により覆われている。前記層間絶縁膜３０と同様に、層間絶縁膜３４はＳｉＨ４、あるいはＳｉ２Ｆ６やＳｉ３Ｆ８、Ｓｉ２Ｆ３Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。
さらに前記層間絶縁膜３４上にはＳｉＯ２よりなる保護絶縁膜３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。
さらに前記保護絶縁膜３５中には前記層間絶縁膜３４を貫通して、前記配線パターン３３Ａおよび３３Ｆを露出するコンタクトホール３５Ａ，３５Ｂがそれぞれ形成され、前記コンタクトホール３５Ａ，３５Ｂの内壁面上には、ＴｉＮ密着層３６Ａ，３６Ｂをそれぞれ介してＷプラグ３７Ａ，３７Ｂが形成されている。
さらに前記保護絶縁膜３５上には、前記Ｗプラグ３７Ａ，３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン３８Ａ，３８Ｂが形成される。その際、前記配線パターン３８Ａあるいは３８Ｂと前記保護絶縁膜３５との間には、前記コンタクトホール３５Ａ，３５Ｂの内壁面を覆うＴｉＮ密着膜３６Ａ，３６Ｂが延在する。
さらに前記配線パターン３８Ａ，３８Ｂは、前記層間絶縁膜３０あるいは３４と同様にして形成された層間絶縁膜３９により覆われ、さらに前記保護絶縁膜３５と同様な保護絶縁膜４０により覆われた後、前記保護絶縁膜４０上にビット線（ＢＬ）パターンを含む配線パターン４１Ａ〜４１Ｅが形成される。
図１のＦｅＲＡＭ２０は、図２Ａ〜図２Ｆの工程により製造される。
図２Ａを参照するに、前記拡散領域２１ａ〜２１ｄを形成され前記ポリサイドゲート電極２４Ａ，２４Ｂを担持するＳｉ基板２１上には、前記ゲート電極２４Ａ，２４Ｂを覆うようにＳｉＯ２層間絶縁膜２６がＴＥＯＳを原料としたプラズマＣＶＤ法により約１μｍの厚さに形成されている。さらに前記層間絶縁膜２６をＣＭＰ法により平坦化した後、Ｔｉ膜とＰｔ膜とを順次、それぞれ２０ｎｍおよび１７５ｎｍの厚さに堆積し、その上にスパッタリングにより、先にも説明したように好ましくはＣａとＳｒとを添加されたＰＬＺＴなどの強誘電体膜を２４０ｎｍの厚さに形成する。このようにして形成されたＰＬＺＴ膜は、酸素雰囲気中、７２５°Ｃにて２０秒間、１２５°Ｃ／秒の昇温速度の急速熱処理工程により結晶化される。
さらに強誘電体膜の結晶化の後、前記強誘電体膜上にＩｒＯｘ膜をスパッタリング法により、２００ｎｍの厚さに形成する。
このようにして形成されたＩｒＯｘをレジストプロセスによりパターニングすることにより、前記上部電極２９が形成される。前記レジストプロセスの後、前記強誘電体膜は、再び酸素雰囲気中、６５０°Ｃで６０分間熱処理され、ＩｒＯｘ膜のスパッタリング工程およびパターニング工程の際に強誘電体膜中に導入された欠陥が補償される。
次に、前記上部電極２９を含むようにレジストパターンを形成し、かかるレジストパターンをマスクに前記強誘電体膜をパターニングし、前記強誘電体キャパシタ絶縁膜２８を形成する。前記強誘電体キャパシタ絶縁膜２８の形成の後、さらに窒素雰囲気中において熱処理を行うことにより、前記層間絶縁膜２６中の脱水を行う。
さらに前記Ｐｔ／Ｔｉ層上に、前記強誘電体キャパシタ絶縁膜２８および上部電極２９を覆うようにＡｌ２Ｏ３膜を常温でスパッタリングすることにより、前記強誘電体キャパシタ絶縁膜２８をＨ２から保護するエンキャップ層３３０Ａを形成する。前記エンキャップ層３３０Ａの形成後、酸素雰囲気中、５５０°Ｃで６０分間の熱処理を行い、エンキャップ層３３０Ａの膜質を向上させる。
さらにこのようにして形成されたエンキャップ層３３０Ａ上にレジストパターンを形成し、かかるレジストパターンをマスクに前記Ｐｔ／Ｔｉ層をパターニングし、下部電極２７を形成する。
さらに前記下部電極２７のパターニングの際に使ったレジストパターンを除去し、３５０°Ｃにて３０分間熱処理し、さらに前記層間絶縁膜２６上にＡｌ２Ｏ３膜をスパッタリングすることにより、第２のエンキャップ層３３０を、エンキャップ層３３０がその下のエンキャップ層３３０Ａを覆うように形成する。
さらに図２Ａの工程では、前記エンキャップ層３３０の形成の後、酸素雰囲気中、６５０°Ｃで３０分間の熱処理を行い、強誘電体キャパシタ絶縁膜２８中に導入されたダメージを解消する。さらに前記エンキャップ層３３０上に層間絶縁膜３０を、先にも説明したように、ＳｉＨ４、あるいはＳｉ２Ｆ６，Ｓｉ３Ｆ８やＳｉ２Ｆ３Ｃｌ等のポリシラン化合物、あるいはＳｉＦ４を原料としたプラズマＣＶＤ法により、約１２００ｎｍの厚さに形成する。前記層間絶縁膜３０は、ＴＥＯＳを原料として形成することも可能である。また、プラズマＣＶＤ法の他に、熱励起ＣＶＤ法やレーザ励起ＣＶＤ法を使うこともできる。前記層間絶縁膜３０は、形成された後、ＣＭＰ法により、上部電極２９の表面から測った厚さが約４００ｎｍになるまで研磨され、平坦化される。
次に図２Ｂの工程において前記層間絶縁膜３０の脱水処理を、Ｎ２プラズマあるいはＮ２Ｏプラズマを使って行った後、ＣＨＦ３およびＣＦ４とＡｒの混合ガスを使ったレジストプロセスにより、前記層間絶縁膜３０中に、前記エンキャップ層３３０および３３０Ａを貫通して、それぞれ前記上部電極２９および下部電極２７を露出するようにコンタクトホール３０Ａおよび３０Ｂを形成する。
さらに図２Ｂの工程では、このようにして形成された構造を酸素雰囲気中、５５０°Ｃで６０分間熱処理し、コンタクトホール３０Ａおよび３０Ｂの形成に伴って生じる強誘電体キャパシタ絶縁膜２８の膜質劣化を回復させる。
次に図２Ｃの工程において図２Ｂの構造上にコンタクトホール３０Ｃ〜３０Ｆに対応する開口部を有するレジストパターンＲを形成し、前記レジストパターンＲをマスクに前記層間絶縁膜３０および２６をパターニングし、拡散領域２１ａ〜２１ｄをそれぞれ露出するコンタクトホール３０Ｃ〜３０Ｆを形成する。図２Ｃおよび以下の説明では、図１に示したコンタクトホール３０Ｇの形成は、簡単のため省略して示している。
次に図２Ｄの工程において前記レジストパターンＲを除去し、Ａｒプラズマエッチングによる前処理を行った後、前記層間絶縁膜３０上にＴｉＮ膜３１をスパッタリングにより、約５０ｎｍの厚さに、前記ＴｉＮ膜３１が前記コンタクトホール３１Ａの内壁面および底面、また前記コンタクトホール３１Ｂの内壁面および底面を連続して覆うように形成する。このようにして形成されたＴｉＮ膜３１は、前記コンタクトホール３１Ａの底面において前記上部電極２９の露出部にコンタクトし、また前記コンタクトホール３１Ｂの底面において前記下部電極２７の露出部にコンタクトする。また前記ＴｉＮ膜３１は、コンタクトホール３０Ｃ〜３０Ｆにおいて、露出された拡散領域２１ａ〜２１ｄとコンタクトする。
次に図２Ｅの工程において、図２Ｄの構造上にＷＦ６とＡｒおよびＨ２を使ったＣＶＤ法により、Ｗ層３２を前記ＴｉＮ膜３１上に、前記コンタクトホール３０Ｃ〜３０Ｆの各々を充填するように堆積する。
図２Ｅの工程では、Ｗ層のＣＶＤ工程においてＨ２が使われるが、図２Ｅの構造では強誘電体膜２８を含む強誘電体キャパシタ全体がエンキャップ層３３０，３３０Ａおよび前記ＴｉＮ膜３１により連続的に覆われているため、Ｈ２が強誘電体膜２８に到達することはなく、還元による強誘電体キャパシタの特性劣化の問題が回避される。
次に図２Ｆの工程において、前記層間絶縁膜３０上のＷ層３２をＣＭＰ法により研磨・除去し、その結果、コンタクトホール３０Ａ〜３０Ｆ内に残留したＷ層部分により、Ｗプラグ３２Ａ〜３２Ｆがそれぞれ形成される。また、かかるＣＭＰ工程の結果、前記ＴｉＮ膜３１も平坦化され、各々のコンタクトホール３０Ａ〜３０Ｆに対応してＴｉＮパターン３１Ａ〜３１Ｆが形成される。
このようにして形成されたＷプラグ３２Ａ〜３２Ｆのうち、Ｗプラグ３２ＡはＩｒＯｘよりなる上部電極２９とＴｉＮパターン３１Ａを介してコンタクトするが、ＴｉＮパターン３１ＡはＩｒＯｘなどの導電性酸化物と反応することがなく、このためコンタクト抵抗の増大は生じない。
さらに、図２Ｆの構造上に通常の工程により多層配線構造を形成することにより、図１のＦｅＲＡＭ２０が得られる。
【特許文献１】  特開平１１−２１９９２２号公報
【発明の開示】
このようなＦｅＲＡＭ２０においては、前記下部電極２７および強誘電体キャパシタ絶縁膜２８が典型的には２００ｎｍ程度の膜厚に、また上部電極２９が２５０ｎｍ程度の膜厚に形成されるため、強誘電体キャパシタは前記層間絶縁膜２６上において６５０ｎｍ程度の高さを有することになる。このため、図２Ａに先立つ工程において前記強誘電体キャパシタを層間絶縁膜３０で覆う際に、層間絶縁膜３０の表面が可能な限り平坦化されるように前記層間絶縁膜３０を非常に大きな、典型的には２．６μｍ程度の厚さに形成することが行われている。
このような場合、図２Ａの状態に到達するためには、前記層間絶縁膜３０をＣＭＰ法により、１．６μｍも研磨する必要がある。
ところで図１のＦｅＲＡＭ２０を製造する場合、上記の化学機械研磨工程はＦｅＲＡＭ２０が半導体ウェハ２００中に形成されている状態で行われ、従って、かかる半導体ウェハ２００上には図３に示すように、各々前記ＦｅＲＡＭ２０を含む様々なＦｅＲＡＭチップ２０１〜２０Ｎが形成される。このような半導体ウェハ２００を個々のチップに、スクライブラインに沿ってダイシングすることにより、所望のＦｅＲＡＭが製造される。
このようなＦｅＲＡＭの製造工程においては、同一ウェハ上であってもチップ毎にＦｅＲＡＭ２０の集積密度が異なる場合があり、例えば図４に示すように、メモリセルの占有面積が３０％のチップと５０％のチップと８０％のチップとが、半導体ウェハ２００上において近接して、例えば同一のレチクルによる露光範囲に対応した領域に形成されることになる。
ところでこのように同一基板上に強誘電体キャパシタの面積率の異なる複数のＦｅＲＡＭチップが形成される構成では、図５に示すように強誘電体キャパシタＣの密度が低い、すなわち面積率が小さいチップ領域では、強誘電体キャパシタＣを覆うように層間絶縁膜３０を堆積した場合、層間絶縁膜３０は突出する強誘電体キャパシタＣの間の空間を充填して薄く形成されるのに対し、強誘電体キャパシタＣの密度が高いチップ領域では、前記層間絶縁膜３０は、強誘電体キャパシタＣの間の空間が少ないため、厚く形成されることになる。ただし図５において、強誘電体キャパシタＣは図１のものと同一の構成を有している。
そこでこのような構造に対してＣＭＰ法を適用し、膜厚モニタパターンの光学測定により前記層間絶縁膜３０の膜厚を所定の値まで減少させた場合、このような膜厚モニタパターンが、前記層間絶縁膜３０の膜厚が小さいチップの近傍に形成されている場合、前記層間絶縁膜３０の膜厚を所定値に管理したつもりでも、元々前記層間絶縁膜３０の膜厚値が大きい領域では、ＣＭＰ工程を行っても層間絶縁膜３０の膜厚は前記所定値よりも大きく、このため例えば図２Ｂの工程において前記上部電極２９あるいは下部電極２７を露出するドライエッチングを行った場合、形成される開口部３０Ａ，３０Ｂがこれらの電極に到達しない場合が生じうる。
また逆に、前記膜厚モニタパターンが前記層間絶縁膜３０の膜厚が大きいチップの近傍に形成されている場合にこのような膜厚モニタパターンによりＣＭＰ処理後の層間絶縁膜３０の膜厚を管理すると、層間絶縁膜３０の膜厚が薄い領域において研磨が過剰となってしまう恐れがある。
このような問題は、強誘電体キャパシタの形成密度すなわち面積率が異なる領域を含む基板の研磨を単一の膜厚モニタパターンで管理することに起因しており、高さの異なる膜厚モニタパターンを強誘電体キャパシタの形成密度に対応して複数設けることで対応できると考えられるが、一般にこのような高さの異なる膜厚モニタパターンは形成が困難で、また膜厚モニタパターンは半導体集積回路装置の設計時にスクライブライン上の適当な領域に自動的に配置されることが多く、強誘電体キャパシタの形成密度に対応して所望の箇所に形成することは困難である。
また膜厚測定を、モニタパターンを使わずに強誘電体キャパシタ自体を使って行うことも考えられるが、このような膜厚の光学測定にはある程度の平面が必要で、実際の強誘電体キャパシタを膜厚モニタパターンとして使うのは困難である。
本発明の一の観点によれば、
ウェハと、
前記ウェハ上の表面に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、
前記表面に第２の、異なった面積率で形成された複数の段差部よりなる第２の段差構造と、
前記表面に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなる半導体基板であって、
前記表面に、前記層間絶縁膜により覆われて少なくとも第１および第２の膜厚モニタパターンを有し、
前記表面には前記第１の膜厚モニタパターンを囲むように複数のパターンよりなる第１のパターン群が形成され、
前記表面には前記第２の膜厚モニタパターンを囲むように別の複数のパターンよりなる第２のパターン群が形成され、
前記表面において前記第１の膜厚モニタパターンおよび前記第１のパターン群は第３の面積率を有し、前記第２の膜厚モニタパターンおよび前記第２のパターン群は第４の面積率を有し、
前記第３の面積率と前記第４の面積率とは互いに異なる半導体基板が提供される。
本発明の他の観点によれば、
ウェハと、前記ウェハ上の表面に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、前記表面に第２の、より大きな面積率で形成された複数の段差部よりなる第２の段差構造と、前記表面に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、
前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、前記表面に、複数のパターンに囲まれて前記第１の面積率に実質的に等しい第３の面積率で形成された第１の膜厚モニタパターンと、前記表面に、別の複数のパターンに囲まれて、前記第２の面積率に実質的に等しい第４の面積率で形成された第２の膜厚モニタパターンとを使って実行される半導体装置の製造方法が提供される。
本発明によれば、異なった面積率を有する複数の段差構造を有する半導体装置の製造において、かかる段差構造を覆う層間絶縁膜をＣＭＰ法により研磨する際に、面積率の異なる少なくとも二つの膜厚モニタパターンを使うことにより、それぞれの膜厚モニタパターン上には、実際に前記複数の段差構造上に堆積したのと同じ厚さで層間絶縁膜が堆積するため、これらの膜厚モニタパターンを使って層間絶縁膜の膜厚測定を行うことにより、前記層間絶縁膜の研磨後の膜厚を所望の値に管理することが可能になる。
本発明のさらに他の観点によれば、
ウェハと、
前記ウェハ上の表面に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、
前記表面に第２の、異なった面積率で形成された複数の段差部よりなる第２の段差構造と、
前記表面に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなる半導体基板であって、
前記表面に、前記層間絶縁膜により覆われて少なくとも一つの膜厚モニタパターンを有し、
前記表面には前記膜厚モニタパターンを囲むように複数のパターンよりなるパターン群が形成されている半導体基板が提供される。
また本発明の他の観点によれば、
ウェハと、前記ウェハ上の表面に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、前記表面に第２の、より大きな面積率で形成された複数の段差部よりなる第２の段差構造と、前記表面に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、前記表面上には膜厚モニタパターンが、他のパターンとともに前記第２の面積率に実質的に等しい面積率で形成されており、
前記半導体装置の製造方法は、前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、前記膜厚モニタパターンを使って、前記膜厚モニタパターンにより求められた前記層間絶縁膜の膜厚が、許容膜厚上限値以下になるように実行される半導体装置の製造方法が提供される。
さらに本発明の他の観点によれば、
ウェハと、前記ウェハ上の表面に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、前記表面に第２の、より大きな面積率で形成された複数の段差部よりなる第２の段差構造と、前記表面に、前記第１および第２の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、前記表面には膜厚モニタパターンが、他のパターンとともに前記第１の面積率に実質的に等しい面積率で形成されており、
前記半導体装置の製造方法は、前記層間絶縁膜を、化学機械研磨法により研磨する工程を含み、
前記研磨工程は、前記膜厚モニタパターンを使って、前記膜厚モニタパターンにより求められた前記層間絶縁膜の膜厚が、許容膜厚下限値を切らないように実行される半導体装置の製造方法が提供される。
本発明によれば、膜厚モニタパターンを囲むように複数のパターンよりなるパターン群を形成することで、膜厚モニタパターンを含む領域の面積率を、前記段差構造のうち、層間絶縁膜の膜厚管理においてクリティカルとなる部分の面積率に対応させることができ、従って、かかる膜厚モニタパターン上に堆積した層間絶縁膜の膜厚を前記膜厚モニタパターンにより管理することにより、前記層間絶縁膜の膜厚を所望の範囲に収めることが可能になる。
本発明のその他の課題および特徴は、以下に図面を参照しながら行う本発明の詳細な説明より明らかとなろう。
【図面の簡単な説明】  図１は、従来のＦｅＲＡＭの構成を示す断面図；
図２Ａ〜２Ｆは、図１のＦｅＲＡＭの製造工程を示す図；
図３は、ＦｅＲＡＭのチップ領域を含む半導体ウェハを示す平面図；
図４は、本発明の課題を説明する図；
図５は、本発明の課題を説明する別の図；
図６は、本発明の第１実施例を説明する図；
図７は、図６中の膜厚モニタパターンを説明する断面図；
図８Ａ，８Ｂは、図６中の膜厚モニタパターンを説明する平面図；
図９は、本発明の第１実施例によるＣＭＰ工程の最適化を説明する図；
図１０は、図９の最適化プロセスを示すフローチャート；
図１１は、本発明の第２実施例によるＦｅＲＡＭの構成を示す断面図；
図１２Ａ〜１２Ｊは、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図である。
【発明を実施するための最良の形態】
【実施例】［第１実施例］
図６は、本発明の一実施例による半導体ウェハの１００一部を示す平面図である。
図６を参照するに、前記半導体ウェハ１００上にはスクライブライン１０１により複数のチップ領域１００Ａ，１００Ｂ，１００Ｃ・・・が形成されており、各々のチップ領域には図１に説明したのと同様なＦｅＲＡＭが多数形成されたメモリセル領域が含まれるが、図４の場合と同様に、前記ウェハ１００上には強誘電体キャパシタの面積率の異なるチップ領域が含まれている。図示の例では、面積率が３０％のチップ領域と５０％のチップ領域と８０％のチップ領域とが形成されている。ここで強誘電体キャパシタの面積率は、スクライブライン１０１により画成されたチップ領域中において形成された複数の強誘電体キャパシタが占有する面積と定義する。
このような半導体ウェハ１００において例えば図２Ａの工程に対応して強誘電体キャパシタを覆う層間絶縁膜をＣＭＰ法により研磨する場合、本発明では研磨後の層間絶縁膜の膜厚を管理するために少なくとも二種類の膜厚モニタパターンＡ，Ｂを前記スクライブライン１０１上に配置する。
図７は、膜厚モニタパターンＡ，Ｂの原理を示す断面図である。
図７を参照するに、膜厚モニタパターンＡ，Ｂは平坦な表面を有する好ましくは反射率の高い金属パターンよりなり、膜厚モニタパターンＡ，Ｂで反射された反射光と前記層間絶縁膜３０の表面で反射された反射光の干渉により、前記モニタパターン上に残留している層間絶縁膜３０の膜厚が測定される。典型的には、前記膜厚モニタパターンＡ，Ｂは、平面図上において矩形形状を有する。
先にも説明したように膜厚モニタパターンＡ，Ｂは、半導体装置の設計時にスクライブライン１０１上の適当な空き領域に自動的に配置されるが、本実施例では図８Ａ，８Ｂに示すように膜厚モニタパターンＡ，Ｂの周囲にダミーパターンＤを多数配列し、その際、パターンＡ，Ｂで前記周辺のダミーパターンを含めた面積率を変化させている。例えばモニタパターンＡについては図８Ａに示すように面積率を３０％に設定し、モニタパターンＢについては図８Ｂに示すように面積率を８０％に設定している。前記ダミーパターンＤの各々は前記膜厚モニタパターンＡあるいはＢよりも面積が小さく、所望の面積率を実現するためにスクライブライン１０１上に自在に配置することが可能である。また前記パターンＤをより大きな面積で形成することで、必要に応じてこれに機能を持たせることも可能である。
このような面積率の異なる２種類の膜厚モニタパターンを有する半導体基板をＣＭＰ法で研磨した場合、膜厚モニタパターンＡ上においては３０％の面積率に対応して残留層間絶縁膜の膜厚が小さくなり、一方膜厚の見たパターンＢ上においては８０％の面積率に対応して厚い層間絶縁膜が残留する。
そこで前記ウェハ１００上に形成される強誘電体キャパシタの面積率の最小値が３０％、最大値が８０％の場合、ＣＭＰ工程の際にこのように膜厚モニタパターンＡ，Ｂを使って層間絶縁膜３０の膜厚を測定することにより、図９に示すようにモニタパターンＡについてのみ層間絶縁膜３０の膜厚が許容範囲に入っている研磨不足の状態（状態Ｉ）あるいはモニタパターンＢについてのみ層間絶縁膜３０の膜厚が許容範囲に入っている過研磨状態（状態ＩＩＩ）を回避し、膜厚の中心地が０．９ミクロンでモニタパターンＡ，Ｂのいずれに対しても層間絶縁膜３０の膜厚が許容範囲内に収まっている状態（状態ＩＩ）を実現することが可能になる。
その際、本発明ではモニタパターンＡを面積率が３０％のチップ領域近傍に配置しモニタパターンＢを面積率が８０％のチップ領域近傍に配置する必要はなく、半導体装置設計に際して余計な制約が導入されることもない。
図１０は、図９に対応したＣＭＰ工程のフローチャートを示す。
図１０を参照するに、最初にステップ１で前記層間絶縁膜３０が研磨され、次にステップ２で前記膜厚モニタパターンＡを使って層間絶縁膜３０の膜厚ｔ１を測定する。
さらに次のステップ３で前記膜厚モニタパターンＢを使って層間絶縁膜３０の膜厚ｔ２（ｔ２＞ｔ１）を測定し、ステップ４において膜厚ｔ１が所定の上限膜厚ｔ上限を超えているか否かが判定される。
ステップ４の判定結果がＹＥＳであれば、層間絶縁膜３０の膜厚は最も薄い部分でも所望の上限膜厚に達しておらず、ステップＳ５において追加研磨がなされる。ステップ５の追加研磨の後、プロセスは再びステップ２に戻る。
一方、ステップ４の判定結果がＮＯであれば、層間絶縁膜３０の膜厚は少なくとも最も薄い部分において所望の上限膜厚以下となっており、従って次にステップ６において前記膜厚ｔ２が前記所望の上限膜厚を超えているか否かが判定される。
ステップ６の判定結果がＹＥＳであれば、ステップ５の追加研磨が行われ、プロセスはステップ２に戻る。一方ステップ６の判定結果がＮＯであれば、前記層間絶縁膜３０の膜厚の最大値が所望の上限膜厚以下となっていることを意味しており、次にステップ７において前記膜厚ｔ１が前記所望の下限膜厚ｔ下限以上であることが確認される。ステップ７の判定においてＹＥＳであればそのウェハについての研磨工程は終了する。
一方、ステップ７の判定結果がＮＯである場合には研磨は失敗したことになるが、本実施例では図９の許容範囲に対応して強誘電体キャパシタの面積率の範囲を半導体装置の設計時に適正に設定しておくことにより、ステップ７における研磨失敗は、実際上は回避できる。
図１０のような手順を採用することにより、図９において膜厚モニタパターンＡのみを用いて研磨を最適化した場合に生じる状態１のような研磨の失敗、あるいは膜厚モニタパターンＢのみを用いて研磨を最適化した場合に生じる状態ＩＩＩのような研磨の失敗を回避でき、半導体装置の製造歩留まりを向上させることが可能になる。
［第２実施例］
図１１は、本発明の第２実施例によるＦｅＲＡＭの素子領域４０１Ａ上における構成を示す断面図である。
図１１のＦｅＲＡＭは、図１のＦｅＲＡＭ２０と同様な構成を有しており、フィールド絶縁膜１２２により画成されたｐ型ウェル１２１Ａとｎ型ウェル１２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板１２１上に形成されており、前記ｐ型ウェル１２１Ａ上にはポリサイド構造のゲート電極１２４Ａが、ゲート絶縁膜１２３Ａを介して形成されている。また前記ｎ型ウェル１２１Ｂ上には、ポリサイド構造のゲート電極１２４Ｂがゲート絶縁膜１２３Ｂを介して形成されている。さらに前記ｐ型ウェル１２１Ａ中には、前記ゲート電極１２４Ａの両側にｎ型拡散領域１２１ａ，１２１ｂが形成されており、前記ｎ型ウェル１２１Ｂ中には前記ゲート電極１２４Ｂの両側にｐ型拡散領域１２１ｃ，１２１ｄが形成されている。前記ゲート電極１２４Ａは活性領域の外ではフィールド酸化膜１２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。
前記ゲート電極１２４Ａ，１２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板１２１上に前記フィールド絶縁膜１２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜１２５により覆われている。
前記カバー膜１２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ２層間絶縁膜１２６により覆われており、前記層間絶縁膜１２６の表面はＣＭＰ法により平坦化されている。
さらに前記層間絶縁膜１２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極１２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）よりなる強誘電体キャパシタ絶縁膜１２８と、前記強誘電体キャパシタ絶縁膜１２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯｘよりなる上部電極１２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜１２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜１２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｄｅｐｏｓｉｔｉｏｎ）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜１２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９）膜，ＢＴＯ（Ｂｉ４Ｔｉ２Ｏ１２）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜１２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）膜やＳＴＯ（ＳｒＴｉＯ３）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極１２９を構成するＩｒＯｘ膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極１２９としては、ＩｒＯｘ膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ３）膜を使うことも可能である。
ところで、このようにして形成された強誘電体キャパシタでは、半導体プロセスに伴う還元性雰囲気、特に水素に暴露されると前記強誘電体キャパシタ絶縁膜１２８に容易に還元が生じてしまい、電気特性が著しく劣化する。このため前記強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ２Ｏ３よりなるエンキャップ層４３０Ａにより覆われており、さらに前記エンキャップ層４３０Ａは、前記層間絶縁膜１２６上にスパッタリンクにより約１００ｎｍの厚さに形成された別のＡｌ２Ｏ３エンキャップ層４３０により覆われている。ここで前記Ａｌ２Ｏ３エンキャップ層４３０，４３０Ａは、水素の進入を阻止するバリア膜として機能する。
前記エンキャップ層４３０上には、ＳｉＯ２層間絶縁膜１３０がＳｉＨ４、あるいはＳｉ２Ｆ６，Ｓｉ３Ｆ８，Ｓｉ２Ｆ３Ｃｌなどのポリシラン化合物、あるいはＳｉＦ４あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極１２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜１３０中には前記上部電極１２９および下部電極１２７をそれぞれ露出するコンタクトホール１３０Ａ，１３０Ｂが、また前記層間絶縁膜１２６中に延在し、それぞれ前記拡散領域１２１ａ，１２１ｂ，１２１ｃおよび１２１ｄを露出するコンタクトホール１３０Ｃ，１３０Ｄ，１３０Ｅおよび１３０Ｆが形成されている。また、前記層間絶縁膜１３０中には、前記素子分離膜１２２上に形成されたワード線パターンＷＬを露出するコンタクトホール１３０Ｇが形成されている。
図１１のＦｅＲＡＭ１２０では、前記コンタクトホール１３０Ａおよび１３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極１２９あるいは下部電極１２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜１３１Ａあるいは１３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール１３０Ａにおいては前記ＴｉＮ密着膜１３１Ａ上に、Ｗよりなる導体プラグ１３２Ａが、また前記コンタクトホール１３０Ｂにおいては前記ＴｉＮ密着膜１３１Ｂ上に、Ｗよりなる導体プラグ１３２Ｂが、ＷＦ６，ＡｒおよびＨ２の混合ガスを使ったＣＶＤ法により形成されている。
また前記ＦｅＲＡＭ１２０では同様に、前記コンタクトホール１３０Ｃ〜１３０Ｇのそれぞれの内壁面上にＴｉ／ＴｉＮ密着層１３１Ｃ〜１３１Ｇが形成されており、前記ＴｉＮ密着層１３１Ｃ〜１３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ１３２Ｃ〜１３２Ｇが形成されている。
さらに前記層間絶縁膜１３０上には、前記Ｗプラグ１３２Ａ〜１３２Ｇの各々に対応して、Ａｌよりなる配線パターン１３３Ａ〜１３３Ｆが形成されており、前記配線パターン１３３Ａ〜１３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ２膜よりなる次の層間絶縁膜１３４により覆われている。前記層間絶縁膜１３０と同様に、層間絶縁膜１３４はＳｉＨ４、あるいはＳｉ２Ｆ６やＳｉ３Ｆ８、Ｓｉ２Ｆ３Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。
さらに前記層間絶縁膜１３４上にはＳｉＯ２よりなる保護絶縁膜１３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜１３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。
さらに前記保護絶縁膜１３５中には前記層間絶縁膜１３４を貫通して、前記配線パターン１３３Ａおよび１３３Ｆを露出するコンタクトホール１３５Ａ，１３５Ｂがそれぞれ形成され、前記コンタクトホール１３５Ａ，１３５Ｂの内壁面上には、ＴｉＮ密着層１３６Ａ，１３６Ｂをそれぞれ介してＷプラグ１３７Ａ，１３７Ｂが形成されている。
さらに前記保護絶縁膜１３５上には、前記Ｗプラグ１３７Ａ，１３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン１３８Ａ，１３８Ｂが形成される。その際、前記配線パターン１３８Ａあるいは１３８Ｂと前記保護絶縁膜１３５との間には、前記コンタクトホール１３５Ａ，１３５Ｂの内壁面を覆うＴｉＮ密着膜１３６Ａ，１３６Ｂが延在する。
さらに前記配線パターン１３８Ａ，１３８Ｂは、前記層間絶縁膜１３０あるいは１３４と同様にして形成された層間絶縁膜１３９により覆われ、さらに前記保護絶縁膜１３５と同様な保護絶縁膜１４０により覆われた後、前記保護絶縁膜１４０上にビット線（ＢＬ）パターンを含む配線パターン１４１Ａ〜１４１Ｅが形成される。
以下、図１１のＦｅＲＡＭの製造工程を、前記スクライブ領域４０１Ｂにおける膜厚モニタパターンの形成工程と合わせて、図１２Ａ〜図１２１を参照しながら説明する。
図１２Ａを参照するに、シリコン基板１２１上には層間絶縁膜１２６が形成されており、前記層間絶縁膜１２６上には、前記下部電極１２７を形成する導電膜１２７Ａと、前記強誘電体キャパシタ絶縁膜１２８を形成する強誘電体膜１２８Ａと、さらに前記上部電極を形成する導電膜１２９Ａとが、素子領域４０１Ａおよびスクライブ領域４０１Ｂを覆って一様に形成されている。
次に図１２Ｂの工程で前記導電膜１２９Ａおよびその下の強誘電体膜１２８Ａを順次パターニングすることにより、前記素子領域４０１Ａにおいて前記導電膜１２７Ａ上に多数の強誘電体キャパシタ絶縁膜１２８および上部電極１２９が、所定の面積率で形成される。その際、図６で説明したように、前記基板１２１上にはスクライブ領域４０１Ｂにより隔てられて、面積率の異なる複数のメモリセルアレイが形成される。
図１２Ｂの工程ではまた、前記スクライブ領域４０１Ｂにおいて、前記強誘電体膜１２９Ａのパターニングにより、前記上部電極１２９と同時に高反射率の導電パターン１２９Ｂが、前記上部電極１２９と同一の組成で同一の厚さに形成され、また前記強誘電体膜１２８Ａのパターニングにより、前記導体パターン１２９Ｂの下に強誘電体パターン１２８Ｂが、前記強誘電体キャパシタ絶縁膜１２８と同時に形成される。図１２Ｂの構造はさらに酸素雰囲気中で熱処理され、前記強誘電体キャパシタ絶縁膜１２８中に導入された酸素欠損が補償される。なお図１２Ｂの工程では、前記上部電極１２９と導電パターン１２９Ｂのパターニング、および強誘電体キャパシタ絶縁膜１２８と導電パターン１２８Ｂのパターニングは、それぞれ同一のマスクを使って行われる。
前記スクライブ領域４０１Ｂに形成された導体パターン１２９Ｂの周囲には、図示はしていないが図８Ａ，８ＢのダミーパターンＤに対応して同様なダミー導体パターンが、前記導体パターン１２９Ｂを含めた面積率が前記上部電極１２９の面積率と同じになるように形成されている。これにより、前記スクライブ領域４０１Ｂ上には、面積率の異なる２種類の膜厚モニタパターンが形成されることになる。
さらに図１２Ｃの工程において、図１２Ｂの構造上に前記エンキャップ層４３０Ａを形成するＡｌ２Ｏ３膜Ｎが、前記素子領域４０１Ａおよびスクライブ領域４０１Ｂを例えば５０ｎｍの膜厚で一様に覆うように形成され、図１２Ｄの工程で前記Ａｌ２Ｏ３膜４３０Ｎを前記強誘電体キャパシタが形成される領域にのみ残るようにパターニングすることにより、前記エンキャップ層４３０Ａが形成される。
さらに図１２Ｅの工程において前記導電膜１２７Ａがパターニングされて前記下部電極層１２７が形成され、これにより前記素子領域４０１Ａには、下部電極層１２７を有する強誘電体キャパシタＦＣが形成される。同時に前記スクライブ領域４０１Ｂにおいては導電パターン１２７Ａが形成され、前記導電パターン１２７Ａ，強誘電体パターン１２８Ｂおよび導電パターン１２９Ｂは、前記スクライブ領域４０１Ｂにおいて、膜厚モニタパターン１２７Ｍを形成する。前記下部電極１２７と前記導電パターン１２７Ｂのパターニングは、同一のマスクを使って行われる。先にも述べたように、前記膜厚モニタパターン１２７Ｍの近傍には、図８Ａ，８Ｂと同様に、多数のダミーパターンが、前記強誘電体キャパシタＦＣの面積率に対応した面積率に形成されている。これらのダミーパターンは、前記強誘電体キャパシタＦＣの形成と同時に形成されるのが好ましく、この場合には、各々のダミーパターンは前記強誘電体キャパシタＦＣと同一の層構造を有している。
次に図１２Ｆの工程において図１２Ｅの構造上には、前記エンキャップ層４３０に対応するＡｌ２Ｏ３膜４３０Ｍが、前記素子領域４０１Ａおよびスクライブ領域４０１Ｂを例えば１００ｎｍの膜厚で一様に覆うように形成され、図１２Ｇの工程においてこれをパターニングすることにより、前記強誘電体キャパシタＦＣを前記Ａｌ２Ｏ３エンキャップ層４３０Ａを介して覆う第２のエンキャップ層４３０が形成される。なお、図１２Ｇの工程の結果、前記スクライブ領域４０１Ｂにおいては前記図１２Ｆの工程では前記Ａｌ２Ｏ３膜４３０Ｍで覆われていた膜厚モニタパターン１２７Ｍが露出されている。
次に図１２Ｈの工程で、前記層間絶縁膜１２６上に次の層間絶縁膜１３０が例えば１．６μｍの厚さに形成され、さらに前記層間絶縁膜１３０の膜厚を、化学機械研磨により、０．９±０．１μｍの所望膜厚範囲まで減少させる。
本実施例においては、図１２ＨのＣＭＰ工程を、前記膜厚モニタパターン１２７Ｍとして面積率の異なる２種類のものを使い、図１０のフローチャートに従った最適化を行うことにより、層間絶縁膜１３０の研磨後の厚さを、基板１２１、すなわちウェハ全体にわたり、０．９±０．１μｍの範囲に設定する。
次に図１２１の工程においてフォトリソグラフィ工程およびドライエッチング工程を行うことにより、前記素子領域４０１Ａにおいては前記層間絶縁膜１３０中に、前記Ａｌ２Ｏ３エンキャップ層４３０，４３０Ａを貫通して前記上部電極１２９および前記下部電極１２７をそれぞれ露出するコンタクトホール１３０Ａ，１３０Ｂが形成され、さらに図１２Ｊの工程においてＴｉＮ膜を図１２１の構造上に、密着層としてスパッタリングにより堆積し、さらにその上にＷＦ６を気相原料としたＣＶＤ法によりＷ膜を堆積し、前記コンタクトホール１３０Ａ，１３０Ｂおよび位置合わせ開口部１３０ｍを、前記ＴｉＮ密着膜を介してＷ膜により充填し、さらに前記層間絶縁膜１３０上に残留している余計なＴｉＮ膜およびＷ膜をＣＭＰ法により除去することにより、図１２Ｊに示すように前記コンタクトホール１３０ＡがＴｉＮ密着膜１３１Ａを介してＷプラグ１３２Ａにより充填された構造が得られる。
以上、本発明を、強誘電体キャパシタを覆う層間絶縁膜をＣＭＰ法により平坦化する工程を含むＦｅＲＡＭの製造方法について説明したが、本発明はこれらに限定されるものではなく、段差部分を含む半導体装置あるいは電子装置の製造一般について適用可能である。すなわち本発明は、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
例えば図９の最適化工程において、膜厚モニタパターンＢを使って求められる層間絶縁膜の膜厚と膜厚モニタパターンＡを使って求められる層間絶縁膜の膜厚とが経験的に、あるいは理論的に既知である場合、状態ＩＩにおいて前記膜厚モニタパターンＢのみを使って層間絶縁膜の膜厚を所望の範囲に収めることも可能であり、本発明はかかる場合をも含むものである。この場合には、膜厚モニタパターンＢの周囲にダミーパターンを、基板上の最も強誘電体キャパシタが密に形成された領域の面積率に合わせて形成しておく必要がある。すると、前記膜厚モニタパターンＢにより求められた層間絶縁膜の膜厚が許容膜厚上限値に達した時点でＣＭＰ工程を停止することにより、基板全体において層間絶縁膜の膜厚を許容範囲に収めることが可能となる。
また図９の最適化工程において、状態ＩＩにおいて前記膜厚モニタパターンＡのみを使って層間絶縁膜の膜厚を所望の範囲に収めることも可能であり、本発明はかかる場合をも含むものである。この場合には、膜厚モニタパターンＡの周囲にダミーパターンを、基板上の最も強誘電体キャパシタが疎に形成された領域の面積率に合わせて形成しておく。すると、前記膜厚モニタパターンＡにより求められた層間絶縁膜の膜厚が許容膜厚下限値に達する直前にＣＭＰ工程を停止することにより、基板全体において層間絶縁膜の膜厚を許容範囲に収めることが可能となる。
【産業上の利用可能性】  本発明によれば、異なった面積率を有する複数の段差構造を有する半導体装置の製造において、かかる段差構造を覆う層間絶縁膜をＣＭＰ法により研磨する際に、面積率の異なる少なくとも二つの膜厚モニタパターンを使って膜厚測定を行うことにより、前記層間絶縁膜の研磨後の膜厚を所望の値に管理することが可能になる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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