(57)【特許請求の範囲】
【請求項１】
複数のプログラミング入力信号を受けて前記プログラミング入力信号がアクティブであるか否かを検出し、アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器と、
前記レベル検出器から出力された前記検出信号を受信し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する信号発生器と、
前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を含み、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。
【請求項２】
前記レベル検出器は、
前記それぞれのプログラミング入力信号をそれぞれ入力される複数の入力トランジスタと、
前記アクティブのプログラミング入力信号の個数によって固定された電圧の一部を複数のネットワークノードのそれぞれで出力するために、複数の入力トランジスタと連結されている第１抵抗ネットワークと、を含むことを特徴とする請求項１に記載のメモリ装置に使用される回路。
【請求項３】
前記複数のネットワークノードと連結されており、前記ネットワークノードの電圧を基準電圧と比較して、前記ネットワークノードの電圧によって多様なウェイトの前記検出信号を出力する比較器を更に含むことを特徴とする請求項２に記載のメモリ装置に使用される回路。
【請求項４】
前記信号発生器は、
バイアスソースによりバイアスされ、前記発生信号を出力するノードを備える第２抵抗ネットワークと連結されており、前記それぞれの検出信号を受ける複数のトランジスタを含むことを特徴とする請求項１に記載のメモリ装置に使用される回路。
【請求項５】
前記電圧昇圧器は、
前記発生信号の電圧レベルを基準電圧と比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力する比較器を含むことを特徴とする請求項１に記載のメモリ装置に使用される回路。
【請求項６】
前記メモリは、フラッシュメモリであることを特徴とする請求項１に記載のメモリ装置に使用される回路。
【請求項７】
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項６に記載のメモリ装置に使用される回路。
【請求項８】
前記バイアスソースは、
前記フラッシュメモリをプログラミングするために、電流の供給に使用されることを特徴とする請求項６に記載のメモリ装置に使用される回路。
【請求項９】
前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項１に記載のメモリ装置に使用される回路。
【請求項１０】
メモリ装置でバイアスソースを制御する方法において、
複数のプログラミング入力信号を受けるステップと、
アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を発生するステップと、
多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力するステップと、
前記発生信号によって前記バイアスソースの電圧レベルを制御するステップと、を備え、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするバイアスソースを制御する方法。
【請求項１１】
複数の入力トランジスタでそれぞれの複数のプログラミング入力信号を受けるステップを更に含み、前記複数の入力トランジスタは、前記アクティブであるプログラミング入力信号の個数に依存して、複数のネットワークノードのそれぞれで特定電圧の一部を出力する抵抗ネットワークと連結されていることを特徴とする請求項１０に記載のバイアスソースを制御する方法。
【請求項１２】
前記ネットワークノードでの電圧レベルを基準電圧と比較して、前記ネットワークノードでの電圧レベルによって多様なウェイトの前記検出信号を生成するステップを更に含むことを特徴とする請求項１１に記載のバイアスソースを制御する方法。
【請求項１３】
前記発生信号を出力するノードを備え、前記バイアスソースによってバイアスされる抵抗ネットワークに連結されている複数のトランジスタで前記それぞれの検出信号を受けるステップを更に含むことを特徴とする請求項１０に記載のバイアスソースを制御する方法。
【請求項１４】
前記バイアスソースの電圧レベルを制御するステップは、
前記発生信号の電圧レベルと基準電圧とを比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力するステップを含むことを特徴とする請求項１０に記載のバイアスソースを制御する方法。
【請求項１５】
前記メモリは、フラッシュメモリであることを特徴とする請求項１０に記載のバイアスソースを制御する方法。
【請求項１６】
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項１５に記載のバイアスソースを制御する方法。
【請求項１７】
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項１５に記載のバイアスソースを制御する方法。
【請求項１８】
前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項１０に記載のバイアスソースを制御する方法。
【請求項１９】
メモリ装置に使用される回路において、
複数のプログラミング入力信号を受け、アクティブである前記プログラミング入力信号を検出して、前記アクティブであるプログラミング入力信号の個数に依存する多様なウェイトの検出信号を出力する手段と、
前記検出信号を受信し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する手段と、
前記発生信号によってバイアスソースの電圧レベルを制御する手段と、を含み、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。
【請求項２０】
前記メモリは、フラッシュメモリであることを特徴とする請求項１９に記載のメモリ装置に使用される回路。
【請求項２１】
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項２０に記載のメモリ装置に使用される回路。
【請求項２２】
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項２０に記載のメモリ装置に使用される回路。
【請求項２３】
前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項１９に記載のメモリ装置に使用される回路。
【請求項２４】
メモリ装置に使用される回路において、
複数のプログラミング入力信号を受け、アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を出力し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する入力測定器と、
前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を備え、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。
【請求項２５】
前記メモリは、フラッシュメモリであることを特徴とする請求項２４に記載のメモリ装置に使用される回路。
【請求項２６】
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項２５に記載のメモリ装置に使用される回路。
【請求項２７】
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項２５に記載のメモリ装置に使用される回路。
【請求項２８】
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項２４に記載のメモリ装置に使用される回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特に、昇圧電圧を制御する回路及びその方法に関する。
【背景技術】
【０００２】
フラッシュメモリには、読み取り、プログラミング、消去の３つの動作モードがある。フラッシュメモリの類型によって各動作モードは、相異なるバイアス電圧を使用する。例えば、スプリットゲートセルタイプフラッシュメモリは、ソースサイドホットキャリアインジェクション方法によってプログラミングされる。ここで、ソースサイドホットキャリアインジェクションとは、ソース側からドレイン側にメモリセルにプログラミング電流を注入する方法をいう。昇圧電圧がプログラム電流の供給に使用される。ここで、昇圧電圧は、データの読み取り動作に要求される電圧より高いことが一般的である。その電圧差は、消去動作をさせるのに充分な電場の生成に利用される。
【０００３】
図１は、一般的なスプリットゲートフラッシュメモリのセルアレイを示す。フラッシュメモリのプログラミングされていないセルは、データ“１”値を有する。図１のＭ５でのように、メモリセルにデータ“０”をプログラムするために、ソースラインＳＬには昇圧電圧ＶＰＰが印加されており、ワードラインＷＬ２には、昇圧電圧よりやや低い電圧が印加されている。ビットラインＢＬ１は、論理“０”レベルに連結されており、Ａ１に活性化電圧を印加することでパストランジスタＰ１は動作する。前記で適用された電圧によってメモリセルＭ５は動作し、プログラミング電流ＩがソースＳＬ側からビットラインＢＬ１側に流れる。プログラミング電流Ｉによって発生したホットキャリアがスプリットゲートに注入され、メモリセルＭ５をプログラミングさせる。多くのセルを同時にデータ“０”にプログラミングしようとすれば、多くの数字のセルがソースラインに共通的に連結されるため、全体プログラミング電流を増加させねばならず、大きな負荷のためにソースラインＳＬの電圧レベルは低くなることがある。そのような条件を満足させるには、ソースラインＳＬに印加されている昇圧電圧ＶＰＰが大きくならなければならない。しかし、昇圧電圧ＶＰＰが大きくなれば、データ“０”とプログラミングされるメモリセルの数字が少ない状況でも、該当状況で必要とされるものより更に多量の注入電流が流れる。そのような場合には、プログラミングされるメモリセルは、高い昇圧電圧ＶＰＰとプログラミング電流とによって、多量のストレスを受ける。また、ストレスを受けたメモリセルの動作寿命も短くなる。
【０００４】
図２は、昇圧電圧ＶＰＰを供給する一般的な昇圧電圧発生回路を示す。昇圧電圧発生回路２００は電圧昇圧部２１を含んでいるが、電圧昇圧部２１は、オシレータ２１１とポンピング回路２１３とが順に連結されている構成である。ポンピング回路２１３は、オシレータ２１１によって振動される時に多様なレベルの昇圧電圧ＶＰＰを出力する。また、ポンピング回路２１３は、オシレータが駆動されず、ポンピング回路のチャージポンプが停止した時には、既に定められた電圧を出力する。レベル検出器２３を通じて、昇圧電圧ＶＰＰで検出される電圧がＶＤＥＴに出力される。検出されたＶＤＥＴが基準電圧ＶＲＥＴより高い電圧を有する場合、ＨＶＤＥＴは高いレベルになる。そして、オシレータ２１１のＯＳＣ出力が停止し、ＮＯＲゲート２１２の出力は論理“０”になる。ポンピング回路２１３でチャージポンピングは停止し、ＶＰＰは所定の高いレベルの出力となる。前記した一般的な昇圧電圧発生回路を使用すれば、粗雑に検出される昇圧電圧の一部のフィードバックに依存して、昇圧電圧についての制御が粗雑に行われる。そのような一般的な昇圧電圧発生回路では、セルアレイの間でデータ“０”とプログラミングされるセルの個数が異なると、メモリセルアレイのそれぞれのセルが高い注入電流から不要なストレスを受けやすい。
したがって、多様な量のセルをプログラムするに適したプログラミング電流を供給するために、昇圧電圧を制御できる回路及び方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、プログラム効率を向上させ、且つメモリセルストレスを減少させるメモリ装置の昇圧電圧発生回路を提供することにある。
本発明が達成しようとする他の技術的課題は、プログラム効率を向上させ、且つメモリセルストレスを減少させるメモリ装置の昇圧電圧発生方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明の実施例に係るメモリ装置に使用される回路は、複数のプログラミング入力信号を受けて、前記プログラミング入力信号がアクティブであるかを検出し、アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器と、前記レベル検出器から出力された前記検出信号を受けて、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する発生信号を出力する信号発生器と、前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を含む。
【０００７】
前記レベル検出器は、前記それぞれのプログラミング入力信号をそれぞれ入力される複数の入力トランジスタと、前記アクティブであるプログラミング入力信号の個数によって固定された電圧の一部を複数のネットワークノードのそれぞれで出力するために、複数の入力トランジスタと連結されている第１抵抗ネットワークとを含む。
前記メモリ装置に使用される回路は、前記複数のネットワークノードと連結されており、前記ネットワークノードの電圧を基準電圧と比較して、前記ネットワークノードの電圧によって多様なウェイトの前記検出信号を出力する比較器を更に含む。
【０００８】
前記信号発生器は、バイアスソースによりバイアスされ、前記発生信号を出力するノードを備える第２抵抗ネットワークと連結されており、前記それぞれの検出信号を受ける複数のトランジスタを含む。
前記電圧昇圧器は、前記発生信号の電圧レベルを基準電圧と比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力する比較器を含む。
前記メモリはフラッシュメモリである。
【０００９】
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、一つである。
前記バイアスソースは、前記フラッシュメモリをプログラムするために電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
【００１０】
前記他の技術的課題を達成するための本発明に係るメモリ装置においてバイアスソースを制御する方法は、複数のプログラミング入力信号を受けるステップと、アクティブのプログラミング入力信号の個数によって多様なウェイトの検出信号を発生するステップと、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する信号を発生するステップと、前記発生信号によって前記バイアスソースの電圧レベルを制御するステップと、を備える。
【００１１】
前記バイアスソースを制御する方法は、複数の入力トランジスタでそれぞれの複数のプログラミング入力信号を受けるステップを更に含み、前記複数の入力トランジスタは、前記アクティブのプログラミング入力信号の個数に依存して、複数のネットワークノードのそれぞれで特定電圧の一部を出力する抵抗ネットワークと連結される。
前記バイアスソースを制御する方法は、前記ネットワークノードでの電圧レベルを基準電圧と比較して、前記ネットワークノードでの電圧レベルによって多様なウェイトの前記検出信号を生成するステップを更に含む。
【００１２】
前記バイアスソースを制御する方法は、前記発生信号を出力するノードを備え、前記バイアスソースによってバイアスされる抵抗ネットワークに連結されている複数のトランジスタで、前記それぞれの検出信号を受けるステップを更に含む。
前記バイアスソースの電圧レベルを制御するステップは、前記発生信号の電圧レベルと基準電圧とを比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力するステップを含む。
【００１３】
前記バイアスソースを制御する方法で、前記メモリはフラッシュメモリである。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
【００１４】
前記他の技術的課題を達成するための本発明に係るメモリ装置に使用される回路は、複数のプログラミング入力信号を受けてアクティブのプログラミング入力信号を検出して、前記アクティブであるプログラミング入力信号の個数に依存する多様なウェイトの検出信号を出力する手段と、前記検出信号を受け、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する発生信号を出力する手段と、前記発生信号によってバイアスソースの電圧レベルを制御する手段と、を含む。
【００１５】
前記回路で、前記メモリはフラッシュメモリである。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
【００１６】
前記他の技術的課題を達成するための本発明に係るメモリ装置に使用される回路は、複数のプログラミング入力信号を受け、前記アクティブであるプログラミング入力信号について応答する多様な電圧レベルを有する発生信号を出力する入力測定器と、前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を含む。
前記回路で、前記メモリはフラッシュメモリである。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
【００１７】
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
【発明の効果】
【００１８】
本発明に係る昇圧電圧発生回路及びその方法は、プログラム効率を向上させ、且つメモリセルストレスを減少させうる。
【発明を実施するための最良の形態】
【００１９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するには、本発明の好ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００２０】
図３は、本発明の実施例に係る昇圧電圧発生回路を示す。昇圧電圧発生回路３００は、ポンプ制御回路３１と、昇圧電圧及びプログラム入力検出回路（以下、“検出回路”という）３３とを備える。ポンプ制御回路３１は、多様なレベルの昇圧電圧ＶＰＰを出力する役割を行うポンピング回路３１３に振動信号ＯＳＣを供給するオシレータ３１１を含む。オシレータ３１１の振動信号出力ＯＳＣは、演算増幅器３１４から出力されたＨＶＤＥＴの高いレベルによって、ＮＯＲゲート３１２で遮断される。増幅器３１４の入力は、基準電圧ＶＲＥＦ及び検出回路３３から出力される昇圧検出信号ＶＤＥＴである。
【００２１】
検出回路３３は、レベル検出器３３１と信号発生器３３３とを含む。レベル検出器３３１は、入力信号データＤＡＴＡ０ないしＤＡＴＡｎを受けて、ＤＥＴｘ信号を出力する。ここで、ＤＥＴｘ信号は、プログラムされたＤＡＴＡ０ないしＤＡＴＡｎの信号個数についてのウェイトを示す。信号発生器３３３は、ＤＥＴｘ信号を受けてＤＥＴｘ信号のウェイトと昇圧電圧ＶＰＰのレベルとに比例する昇圧検出信号ＶＤＥＴを出力する。ＶＤＥＴ信号がＶＲＥＦより高い場合、比較器３１４から出力されるＨＶＤＥＴ信号は、オシレータ３１１から出力されるＯＳＣ信号を遮断させるために高いレベルになる。そのような場合、ＮＯＲゲート２１２の出力は論理“０”になり、チャージポンピングは停止し、ＶＰＰは所定のポンピングされていないレベルに固定される。
【００２２】
図４は、図３のレベル検出器３３１のブロック図である。レベル検出器３３１は、検出電圧発生器４１と比較回路４３とを含む。検出電圧発生器４１は、ＮＭ０ないしＮＭｎのＮＭＯＳトランジスタを利用して、入力データＤＡＴＡ０ないしＤＡＴＡｎ（この実施例では、ｎ＝３１）を検出する。このＮＭＯＳトランジスタのゲートは、該当する入力ＤＡＴＡ０ないしＤＡＴＡｎと連結されており、ドレインはノードＮに共通的に連結されており、ソースはグラウンドまたはＶＳＳに連結されている。ゲート入力でアクティブ信号を受ければ、ＮＭ０ないしＮＭｎの各トランジスタは、グラウンドまたはＶＳＳについて低い抵抗を供給する。したがって、多くの数字のセルがプログラムされれば、ＮＭ０ないしＮＭｎのうちＭ多数のトランジスタは低い抵抗を供給し、ノードＮに並列に連結された抵抗は更に低くなり、０に近くなる。バイアス電圧ＶＤＤが直列に連結されている抵抗ＲＺ、ＲＹ、ＲＸ、ＲＷ、トランジスタＰＭ１を通じてノードＮと連結される。好ましいＲＺ、ＲＹ、ＲＸ、ＲＷの抵抗値は、それぞれ１Ｋ、１Ｋ、２Ｋ、１０Ｋオームである。前記のトランジスタと抵抗との連結で、検出電圧ＤＥＴ１、ＤＥＴ２、ＤＥＴ３が直列に連結された抵抗ＲＺ、ＲＹ、ＲＸ、ＲＷの間のノードで発生するが、この検出電圧は、ＤＡＴＡ０ないしＤＡＴＡｎのうち、アクティブ信号に依存して変化するウェイトを示す。例えば、次の通りである。ＤＡＴＡ“０”（Ｉｎｃ）＝＞ｏｆｆ ＮＭＯＳ（Ｉｎｃ）＝＞ＩＤＥＴ（Ｄｅｃ）＝＞ＤＥＴ１１〜ＤＥＴ１３（Ｉｎｃ）
【００２３】
比較回路４３は、増幅器４３１とレベルシフタ４３３とを含む。増幅器４３１は、ＤＥＴ１ないし３の検出電圧と基準電圧ＶＲＥＦとを比較してレベルシフタ４３３に出力する。レベルシフタ４３３でＶＰＰは、適当なシフティングと出力信号ＤＥＴＯ１ないしＤＥＴＯ３とについての基準としての役割を行う入力である。データ“０”（Ｉｎｃ）＝＞ＤＥＴＩ１〜ＤＥＴＩ３電圧＞ＶＲＥＦ＝＞論理ハイ出力（ＤＥＴＯ１〜ＤＥＴＯ３）。例えば、次の通りである。データ“０”（Ｄｅｃ）＝＞ＤＥＴＩ１〜ＤＥＴＩ３電圧＜ＶＲＥＦ＝＞論理ロー出力（ＤＥＴＯ１〜ＤＥＴＯ３）
【００２４】
図５は、本発明の実施例に係る典型的な信号発生器３３３の構造図を示す。信号発生器３３３は、それぞれレベル検出器３３１からの出力ＤＥＴＯ１、ＤＥＴＯ２、ＤＥＴＯ３を受けるＰＭＯＳトランジスタＰＭ２、ＰＭ３、ＰＭ４を含む。トランジスタＰＭ２からＰＭ４は、順に個別抵抗ＲＴａ、ＲＴｂ、ＲＴｃと連結されている。複数のＤＡＴＡが“０”とプログラムされる場合、複数のＮＭ０からＮＭｎトランジスタは動作せずに、ノードＮに高抵抗を供給する。その場合に、ＤＥＴＯ１、Ｏ２、Ｏ３は論理ハイレバルになり、ＰＭ２、３、４は動作せずに、電流は何れも抵抗を通じて流れる（ｐａｔｈ Ａ）。それにより、ＤＥＴはＶＳＳ、すなわち、低電圧レベルと同様になる。
【００２５】
少数のＤＡＴＡが“０”とプログラムされている場合、ＤＥＴＯ１、Ｏ２、Ｏ３は論理ローレベルになり、ＰＭ２、３、４は動作し、電流はトランジスタと抵抗ＲＴ、ＲＢとを通じて流れる（ｐａｔｈ Ｂ）。そして、ＶＤＥＴは昇圧電圧ＶＰＰ、すなわち、高電圧レベルと同様になる。
昇圧電圧ＶＰＰが一定の場合にも、電圧検出ＶＤＥＴは入力データＤＡＴＡ０からＤＡＴＡｎに比例して変化しうる。
【００２６】
図６は、“０”とプログラムされたデータの個数が３２個である時、検出回路３３の動作について示している。すべてのＮＭＯＳトランジスタＮＭ０ないしＮＭ３１は動作しない。あらゆる検出信号ＤＥＴＩ１、２、３はＶＲＥＦより高い。レベル検出器のあらゆる出力信号はハイになる。あらゆるＰＭＯＳトランジスタはＰＭ２、３、４は動作しない。電圧ＶＤＥＴは、次の通りに表現されうる。
｛ＲＢ／（ＲＴａ＋ＲＴｂ＋ＲＴｃ＋ＲＴ＋ＲＢ）｝
＊ＶＰＰ＝ＶＤＥＴ                                    （１）
【００２７】
ＶＤＥＴがＶＲＥＦより高ければ、チャージポンピングＥＮを中止する。昇圧電圧ＶＰＰは、次の通りに定められる。
｛ＲＢ／（ＲＴａ＋ＲＴｂ＋ＲＴｃ＋ＲＴ＋ＲＢ）｝＊ＶＰＰ
＝ＶＤＥＴ＞＝ＶＲＥＦ                                （２）
ＶＰＰ＝｛（ＲＴａ＋ＲＴｂ＋ＲＴｃ＋ＲＴ＋ＲＢ）／ＲＢ｝
＊ＶＲＥＦ                                            （３）
ここでの例題によれば、３２個のセルが何れもプログラムされた状態で多量のプログラム電流が要求され、高い昇圧電圧ＶＰＰが要求される。ここで、ＶＰＰは、最も高い昇圧レベルに合わされる。
【００２８】
図７は、“０”とプログラムされたデータの個数が２４個である時、検出回路３３の動作について示している。ＤＡＴＡ０ないしＤＡＴＡｎのうち、２４個がローレベルであり、それに対応する２４個のＮＭＯＳトランジスタ（ＮＭ０ないしＮＭｎのうち）は動作しない。８個のＮＭＯＳトランジスタ（ＮＭ０ないしＮＭｎのうち）は、Ｎノードに相対的に低い抵抗を供給した状態で残っている。ＤＥＴＩ１とＤＥＴＩ２とはＶＲＥＦより高く、ＤＥＴＩ３はＶＲＥＦより低い。ＤＥＴＯ１とＤＥＴＯ２とはハイレバルであり、ＤＥＴＯ３はローレベルである。一つのＰＭＯＳトランジスタＰ４のみが動作する。
【００２９】
電圧ＶＤＥＴは次の通りである。
｛ＲＢ／（ＲＴａ＋ＲＴｂ＋ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ    （４）
ＶＤＥＴがＶＲＥＦより高ければ、チャージポンピングは中止する。昇圧電圧ＶＰＰは、次の通りに定められる。
｛ＲＢ／（ＲＴａ＋ＲＴｂ＋ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ＞
＝ＶＲＥＦ                                                （５）
ＶＰＰ＝｛（ＲＴａ＋ＲＴｂ＋ＲＴ＋ＲＢ）／ＲＢ｝＊ＶＲＥＦ    （６）
ここでの例題によれば、２４個のセルがプログラムされた状態で、３２個のセルがプログラムされた状態よりは低いが、多少高い昇圧電圧ＶＰＰが要求される。ここで、ＶＰＰは、式（６）に記述されている電圧分配ネットワークによって供給される。
【００３０】
図８は、“０”とプログラムされたデータの個数が１６個である時、検出回路３３の動作について示している。１６個のＮＭＯＳトランジスタは動作せずに、１６個のＮＭＯＳトランジスタは動作する。ＤＥＴＩ１はＶＲＥＦより高く、ＤＥＴＩ２、ＤＥＴＩ３はＶＲＥＦより低い。ＤＥＴＯ１はハイレバルであり、ＤＥＴＯ２、ＤＥＴＯ３はローレベルである。一つのＰＭＯＳトランジスタＰ２のみが動作しない。
【００３１】
電圧ＶＤＥＴは次の通りである。
｛ＲＢ／（ＲＴａ＋ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ                （７）
｛ＲＢ／（ＲＴａ＋ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ＞＝ＶＲＥＦ    （８）
ＶＤＥＴがＶＲＥＦより高ければ、チャージポンピングは中止する。昇圧電圧ＶＰＰは、次の通りに定められる。
ＶＰＰ＝｛（ＲＴａ＋ＲＴ＋ＲＢ）／ＲＢ｝＊ＶＲＥＦ                （９）
１６個のセルがプログラムされた状態で、昇圧電圧は式（９）に記述されているように、最高と最低との電圧レベルの中間に位置する。
【００３２】
図９は、“０”とプログラムされたデータの個数が８個である時、検出回路３３の動作について示している。８個のＮＭＯＳトランジスタは動作せずに、２４個のＮＭＯＳトランジスタは動作する。あらゆる検出信号ＤＥＴＩ１、２、３はＶＲＥＦより低い。レベル検出器３３１の出力信号ＤＥＴＯ１ないしＤＥＴＯ３は、何れもローになる。あらゆるＰＭＯＳトランジスタＰＭ２、３、４は動作する。
【００３３】
電圧ＶＤＥＴは、次の通りに表現されうる。
｛ＲＢ／（ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ                      （１０）
ＶＤＥＴがＶＲＥＦより高ければ、チャージポンピングは中止する。
｛ＲＢ／（ＲＴ＋ＲＢ）｝＊ＶＰＰ＝ＶＤＥＴ＞＝ＶＲＥＦ          （１１）
【００３４】
昇圧電圧ＶＰＰは、次の通りに定められる。
ＶＰＰ＝｛（ＲＴ＋ＲＢ）／ＲＢ｝＊ＶＲＥＦ                      （１２）
ここでの発明の具現によれば、３２個のセルが何れもプログラムされた状態で多量のプログラム電流が要求され、高い昇圧電圧ＶＰＰが要求される。ここでは、８個のセルにプログラム電流を供給するために、ＶＰＰは低いレベルになる。
【００３５】
図１０は、一般的な構造の昇圧電圧ＶＰＰ１、一般的な構造のソースライン電圧ＶＳＬ１、本発明の回路により発生する昇圧電圧ＶＰＰ２、本発明の回路により発生するソースライン電圧ＶＳＬ２についてのシミュレーション結果を示す。一般的な昇圧回路では“０”とプログラムされたＤＡＴＡの個数と関係なく、昇圧電圧ＶＰＰはほぼ一定である。それに対し、“０”とプログラムされたＤＡＴＡの個数が多くなるにつれて、ソースライン電圧ＳＬ１は減少する。一方、本発明では、既存昇圧回路とは逆の現象を表す。“０”とプログラムされたＤＡＴＡの個数が多くなるにつれて、昇圧電圧ＶＰＰ２は増加するが、ソースライン電圧ＶＳＬ２は一定である。
【００３６】
以上のように、図面と明細書とで最良の実施例が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００３７】
本発明は、昇圧電圧を制御する回路に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００３８】
【図１】一般的なスプリットゲートフラッシュメモリのセルアレイを示す図である。
【図２】一般的な昇圧電圧発生回路を示す図である。
【図３】本発明の実施例に係る昇圧電圧発生回路を示す図である。
【図４】図３のレベル検出器３３１を示すブロック図である。
【図５】本発明の実施例に係る典型的な信号発生器３３３を示す構造図である。
【図６】“０”とプログラミングされているデータの個数が３２個である場合の検出回路３３の動作を示す図である。
【図７】“０”とプログラミングされているデータの個数が２４個である場合の検出回路３３の動作を示す図である。
【図８】“０”とプログラミングされているデータの個数が１６個である場合の検出回路３３の動作を示す図である。
【図９】“０”とプログラミングされているデータの個数が８個である場合の検出回路３３の動作を示す図である。
【図１０】一般的な構造の昇圧電圧ＶＰＰ１、一般的な構造のソースライン電圧ＶＳＬ１、本発明の回路により発生する昇圧電圧ＶＰＰ２、本発明の回路により発生するソースライン電圧ＶＳＬ２についてのシミュレーション結果を示す図である。
【符号の説明】
【００３９】
３１    ポンプ制御回路
３３    検出回路
３００    昇圧電圧発生回路
３１１    オシレータ
３１２    ＮＯＲゲート
３１３    ポンピング回路
３１４    演算増幅器
３３１    レベル検出器
３３３    信号発生器
ＶＰＰ    昇圧電圧
ＯＳＣ    振動信号出力
ＶＲＥＦ    基準電圧
ＶＤＥＴ    昇圧検出信号
ＶＰＰ    昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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