(57)【特許請求の範囲】
【請求項１】
第１の電源電位と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位によりオン状態、第２の電位によりオフ状態になる第１のトランジスタと、
前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、
前記第１の出力ノードと第２の電源電位との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、
前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、
前記第１の出力ノードと前記第２の出力ノードとの間に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、
第１の論理レベルと第２の論理レベルに変化する第１の入力信号と、前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づき、前記第２の入力信号が前記第２の論理レベルに変化すると前記第２の論理レベルに変化し、前記第１の入力信号が前記第１の論理レベルに変化すると前記第１の論理レベルに変化する前記第１の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記第１の論理レベルに変化し、前記第２の入力信号が前記第１の論理レベルに変化すると前記第２の論理レベルに変化する前記第２の信号と、前記第２の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になり、前記第１の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。
【請求項２】
第１の電源電位と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位によりオン状態、第２の電位によりオフ状態になる第１のトランジスタと、
前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、
前記第１の出力ノードと第２の電源電位との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、
前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、
前記第３のトランジスタと並列に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、
前記第４のトランジスタと並列に接続され、第４の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第６のトランジスタと、
第１の論理レベルと第２の論理レベルに変化する第１の入力信号と、前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づき、前記第２の入力信号が前記第２の論理レベルに変化すると前記第２の論理レベルに変化し、前記第１の入力信号が前記第１の論理レベルに変化すると前記第１の論理レベルに変化する前記第１の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記第１の論理レベルに変化し、前記第２の入力信号が前記第１の論理レベルに変化すると前記第２の論理レベルに変化する前記第２の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号と、前記第１の入力信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第４の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。
【請求項３】
第１の電源電位と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位によりオン状態、第２の電位によりオフ状態になる第１のトランジスタと、
前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、
前記第１の出力ノードと第２の電源電位との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、
前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、
前記第３のトランジスタと並列に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、
前記第４のトランジスタと並列に接続され、第４の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第６のトランジスタと、
第１の論理レベルと第２の論理レベルに変化する第１の入力信号と同様の前記第１の信号と、前記第１の信号に対して逆相の前記第２の信号と、前記第１の入力信号と前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づいて前記第１の入力信号が前記第２の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号と、前記第１の入力信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第４の信号とを生成する信号生成回路と、
を有することを特徴とするレベルシフト回路。
【請求項４】
前記第１及び第２のトランジスタは、相補的な第１導電型及び第２導電型の内の前記第１導電型のMOSトランジスタで構成し、前記第３、第４、第５のトランジスタは、前記第２導電型のMOSトランジスタで構成したことを特徴とする請求項１記載のレベルシフト回路。
【請求項５】
前記第１及び第２のトランジスタは、相補的な第１導電型及び第２導電型の内の前記第１導電型のMOSトランジスタで構成し、前記第３、第４、第５、第６のトランジスタは、前記第２導電型のMOSトランジスタで構成したことを特徴とする請求項２又は３記載のレベルシフト回路。
【請求項６】
前記第２の入力信号は、前記第１の入力信号を前記遅延時間だけ遅延する遅延素子により生成することを特徴とする請求項１〜５のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記第２の入力信号は、クロック信号に同期して前記第１の入力信号を取り込み、前記第１の入力信号を前記遅延時間遅延させて出力するフリップフロップ回路により生成することを特徴とする請求項１〜５のいずれか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のレベル（例えば、低電位）を他のレベル（例えば、高電位）にシフトするレベルシフト回路に関するものである。
【背景技術】
【０００２】
従来、レベルシフト回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平５−２８４００５号公報
【０００４】
図１５は、特許文献１に記載された従来のレベルシフト回路の一例を示す回路図である。
【０００５】
このレベルシフト回路は、グランド電位GND（０V)と電源電位VDD1（例えば、３V)の間で変化する入力信号INを入力するためのVDD1−GND系回路１と、このVDD1−GND系回路１から与えられる信号のレベルをシフトして、グランド電位GNDと電源電位VDD2（例えば、６２V）の間で変化する出力信号OUTを出力するためのVDD2−GND系回路１０とにより構成されている。VDD1−GND系回路１は、入力信号INを入力してこの逆相の信号を生成するインバータ２により構成されている。VDD2−GND系回路１０は、VDD2系のＰチャンネルMOSトランジスタ（以下「PMOS」という。）１１，１２及びVDD2系のＮチャンネルMOSトランジスタ（以下「NMOS」という。）１３，１４により構成されている。
【０００６】
即ち、入力信号INはNMOS１３のゲートに入力され、インバータ２によって作られた入力信号INと逆相の信号がNMOS１４のゲートに入力されている。NMOS１３，１４のソースは、グランド電位GNDに接続され、NMOS１３のドレインが、第１の出力ノードN11を介してPMOS１１のドレイン及びPMOS１２のゲートに接続されている。NMOS１４のドレインは、出力信号OUTを出力するための第２の出力ノードN12を介して、PMOS１２のドレイン、及びPMOS１１のゲートに接続されている。PMOS１１，１２のソースは、電源電位VDD2に接続されている。
【０００７】
図１６は、図１５のレベルシフト動作のシミュレーション結果を示す電圧波形図であり、横軸は時間（Time)、縦軸は電位（Voltages）である。
【０００８】
図１５のレベルシフト回路の動作を説明すると、入力信号INがグランド電位GNDの低レベル（以下「Ｌレベル」という。）の時、NMOS１３はオフ状態になり、NMOS１４はオン状態となる。NMOS１４がオン状態になるため、PMOS１１のゲート電位（出力ノードN12の電位）が下がり、PMOS１１がオン状態になる。PMOS１１がオン状態で、NMOS１３がオフ状態なので、PMOS１２のゲート電位（出力ノードN11の電位）は電源電位VDD2まで上がり、PMOS１２がオフ状態となる。ここで回路は安定し、出力ノードN12からグランド電位GNDの出力信号OUTが出力される。
【０００９】
入力信号INが電源電位VDD1の高レベル（以下「Ｈレベル」という。）になると、上述した動作と反対の動作が起こる。即ち、NMOS１３がオン状態、NMOS１４がオフ状態に変化するため、NMOS１３のドレインに接続されたPMOS１２のゲート電位（出力ノードN11の電位）が低下し、PMOS１２が徐々にオン状態になる。 PMOS１２がオン状態、NMOS１４がオフ状態になることで、PMOS１１のゲート電位（出力のノードN12の電位）は徐々に上がり、やがてPMOS１１がオフ状態になる。この結果、PMOS１２のゲート電位はグランド電位GNDまで下がり、完全なオン状態となる。そして、出力ノードN12から電源電位VDD2の出力信号OUTが出力されることになる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の図１５のレベルシフト回路では、次の（ａ）、（ｂ）のような課題があった。
【００１１】
（ａ）  図１５のレベルシフト回路では、低電位から高電位へのレベル変換を行う場合、高耐圧素子であるNMOS１３，１４へのゲート入力電位が低いために、NMOS１３，１４が低い能力でしか動作しない。このことはPMOS１１，１２に対してペアとなるNMOS１３，１４のサイズを大きくしなければならない、という問題を抱えている。
【００１２】
（ｂ）  図１６に示すように、低電位側の電源電位VDD1が低くなると、NMOS１３，１４の能力が低下するために、レベルシフト回路の切り替えに時間が掛かるようになり、PMOS１１とNMOS１３あるいはPMOS１２とNMOS１４が同時に開いている中間状態の時間が長く、電源電位VDD2からグランド電位GNDへ貫通電流が流れ続ける、という問題が存在する。
【００１３】
この（ａ）、（ｂ）のような問題を解決するために、前記特許文献１では、次の（１）、（２）のような手段を講じている。
【００１４】
（１）  図１５において、出力ノードN11とNMOS１３のドレインとの間に、電流遮断用の第１のNMOSを直列に接続すると共に、出力ノードN12とNMOS１４のドレインとの間に、電流遮断用の第２のNMOSを直列に接続している。そして、PMOS１１とNMOS１３、PMOS１２とNMOS１４が、同時にオン状態になる時に、短時間だけ第１、第２のNMOSをオフ状態にして、電源電位VDD2からグランド電位GNDへの電流経路を遮断し、貫通電流を低減している。
【００１５】
（２）  出力ノードN11及びN12に第１、第２の微分回路をそれぞれ接続し、この第１、第２の微分回路により、出力ノードN11及びN12の電位の立ち上がりを速め、PMOS１１，１２のオン状態からオフ状態への切り替え時間を短くしている。これにより、出力ノードN12から出力される出力信号OUTのＨレベルとＬレベルの遷移時間を短くし、入力信号INに対する出力信号OUTの応答速度を高速化している。
【００１６】
ところが、（１）の場合、出力ノードN11,N12とNMOS１３，１４との間に、電流遮断用の第１、第２のNMOSがそれぞれ直列に接続されているので、その第１、第２のNMOSが動作するために必要な時間だけ、応答速度が遅くなり、高速化の制限になっている。又、（２）の場合、第１、第２の微分回路がそれぞれ、例えばコンデンサ、抵抗及びNMOSにより構成されているので、コンデンサ及び抵抗の製造ばらつき、コンデンサ形成のための回路形成面積の増大等のため、信頼性及び回路規模の小型化の点で課題が残る。
【００１７】
本発明は、このような従来の課題を解決し、回路規模の小型化が可能で、信頼性が高く、応答速度が速く、貫通電流の少ないレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の内の請求項１、４、６、７に係る発明のレベルシフト回路は、第１の電源電位と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位によりオン状態、第２の電位によりオフ状態になる第１のトランジスタと、前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、前記第１の出力ノードと第２の電源電位との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、前記第１、第２、第３のトランジスタに与える前記第１、第２、第３の信号を生成する信号生成回路とを有している。
【００１９】
前記信号生成回路は、第１の論理レベルと第２の論理レベルに変化する第１の入力信号と、前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づき、前記第２の入力信号が前記第２の論理レベルに変化すると前記第２の論理レベルに変化し、前記第１の入力信号が前記第１の論理レベルに変化すると前記第１の論理レベルに変化する前記第１の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記第１の論理レベルに変化し、前記第２の入力信号が前記第１の論理レベルに変化すると前記第２の論理レベルに変化する前記第２の信号と、前記第２の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になり、前記第１の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号とを生成する回路である。
【００２０】
請求項２、５、６、７に係る発明のレベルシフト回路は、第１の電源電位と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位によりオン状態、第２の電位によりオフ状態になる第１のトランジスタと、前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、前記第１の出力ノードと第２の電源電位との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、前記第３のトランジスタと並列に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、前記第４のトランジスタと並列に接続され、第４の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第６のトランジスタと、信号生成回路とを有している。
【００２１】
前記信号生成回路は、第１の論理レベルと第２の論理レベルに変化する第１の入力信号と、前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づき、前記第２の入力信号が前記第２の論理レベルに変化すると前記第２の論理レベルに変化し、前記第１の入力信号が前記第１の論理レベルに変化すると前記第１の論理レベルに変化する前記第１の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記第１の論理レベルに変化し、前記第２の入力信号が前記第１の論理レベルに変化すると前記第２の論理レベルに変化する前記第２の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号と、前記第１の入力信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第４の信号とを生成する回路である。
【００２２】
請求項３、５、６、７に係る発明のレベルシフト回路は、請求項２と同様の第１、第２、第３、第４、第５、第６のトランジスタと、請求項２と異なる信号生成回路とを有している。
【００２３】
前記信号生成回路は、第１の論理レベルと第２の論理レベルに変化する第１の入力信号と同様の前記第１の信号と、前記第１の信号に対して逆相の前記第２の信号と、前記第１の入力信号と前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づいて前記第１の入力信号が前記第２の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号と、前記第１の入力信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第４の信号とを生成する回路である。
【発明の効果】
【００２４】
本発明の内の請求項１、４、６、７に係る発明によれば、従来のレベルシフト回路よりも早い応答速度で動作が可能となる。更に、第１、第２のトランジスタと第３、第４のトランジスタとが同時にオン状態になる期間が短いということから、貫通電流も抑えられる。信号生成回路は、第３の信号が第２の論理レベルの間ずっと貫通電流が流れるが、回路サイズを小さく設計することが出来、又、短い遅延時間のみの間であり、レベルシフト回路全体の動作に大きな影響を与えない。
【００２５】
請求項２、５、６、７に係る発明によれば、第３、第４のトランジスタを用いた直接的な電位の降下を実施しており、より高速な動作が可能となっている。更に、第１、第２のトランジスタは、例えば電位が完全に低下した後の電位維持のためだけに使用するため、従来のレベルシフト回路と比較してサイズを小型化出来る。
【発明を実施するための最良の形態】
【００２６】
発明のレベルシフト回路は、第１の電源電位（例えば、電源電位VDD2)と第１の出力ノードとの間に接続され、出力信号を出力する第２の出力ノードの第１の電位（例えば、Ｌレベル）によりオン状態、第２の電位（例えば、Ｈレベル）によりオフ状態になる第１のトランジスタと、前記第１の電源電位と前記第２のノードとの間に接続され、前記第１のノードの前記第１の電位によりオン状態、第２の電位によりオフ状態になる第２のトランジスタと、前記第１の出力ノードと第２の電源電位（例えば、グランド電位GND)との間に接続され、第１の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第３のトランジスタと、前記第２の出力ノードと前記第２の電源電位との間に接続され、第２の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第４のトランジスタと、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、第３の信号の前記第１の電位によりオフ状態、前記第２の電位によりオン状態になる第５のトランジスタと、前記第１、第２、第３のトランジスタに与える前記第１、第２、第３の信号を生成する信号生成回路とを有している。
【００２７】
前記信号生成回路は、第１の論理レベル（例えば、Ｌレベル）と第２の論理レベル（例えば、Ｈレベル）に変化する第１の入力信号と、前記第１の入力信号の変化から所定の遅延時間だけ遅延して前記第１の論理レベルと前記第２の論理レベルに変化する第２の入力信号とに基づき、前記第２の入力信号が前記第２の論理レベルに変化すると前記第２の論理レベルに変化し、前記第１の入力信号が前記第１の論理レベルに変化すると前記第１の論理レベルに変化する前記第１の信号と、前記第１の入力信号が前記第２の論理レベルに変化すると前記第１の論理レベルに変化し、前記第２の入力信号が前記第１の論理レベルに変化すると前記第２の論理レベルに変化する前記第２の信号と、前記第２の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になり、前記第１の信号が前記第１の論理レベルに変化すると前記遅延時間の間、前記第２の電位になる前記第３の信号とを生成する回路である。
【実施例１】
【００２８】
（実施例１の構成）
図１は、本発明の実施例１を示すレベルシフト回路の回路図である。
【００２９】
このレベルシフト回路は、第２の電源電位（たとえば、グランド電位GND（０V)）と電源電位VDD1（例えば、３V)の間で変化する第１の入力信号INを入力して主レベルシフト部５０を制御するための信号（第１、第２の信号A,B、相補的な信号C,CB)を生成するための信号生成回路であるVDD1−GND系回路２０と、信号C,CBを入力して主レベルシフト部５０を制御するための第３の信号C3を生成する信号生成回路であるVDD2−GND系回路３０の簡易レベルシフト部４０と、第１、第２、第３の信号A,B,C3に基づき、レベルがシフトされたグランド電位GNDと第１の電源電位VDD2（例えば、６２V）の間で変化する出力信号OUTを出力するためのVDD2−GND系回路３０の主レベルシフト部５０とにより構成されている。
【００３０】
VDD1−GND系回路２０は、入力信号INを所定の遅延時間τDだけ遅延して第２の入力信号IN2を出力する遅延手段（例えば、遅延素子）２１と、第１、第２の入力信号IN,IN2の論理積を求めて第１の信号Aを出力する２入力の論理積ゲート（以下「ANDゲート」という。）２２と、第１、第２の入力信号IN,IN2の負論理和を求めて第２の信号Bを出力する２入力の負論理和ゲート（以下「NORゲート」という。）２3と、第１、第２の信号A,Bの負論理和を求めて信号Cを出力する２入力のNORゲート２４と、信号Cを反転して信号CBを出力するインバータ２５とにより構成されている。
【００３１】
VDD2−GND系回路３０の簡易レベルシフト部４０は、電源電位VDD2とグランド電位GNDの間に直列に接続された高耐圧PMOS４１及び高耐圧NMOS４３と、電源電位VDD2とグランド電位GNDの間に直列に接続された高耐圧PMOS４２及び高耐圧NMOS４４とにより構成されている。PMOS４１及び４２のゲートは、該PMOS４１のドレイン及びNMOS４３のドレインに接続され、該NMOS４３のゲートに信号Cが入力されている。PMOS４２のドレインは、第３の信号C3を出力するノードN53を介してNMOS４４のドレインに接続され、該NMOS４４のゲートに信号CBが入力されている。
【００３２】
簡易レベルシフト部４０は、スイッチ動作は高速であるが信号CがＨレベルの間にPMOS４１及びNMOS４３を貫通電流が流れ続けるという欠点があるために、通常のレベルシフト回路では使用されていないものである。この簡易レベルシフト部４０のノードN53から出力される第３の信号C3が、VDD2−GND系回路３０の主レベルシフト部５０に供給されている。
【００３３】
主レベルシフト部５０は、VDD2系の第１、第２のトランジスタ（例えば、PMOS）５１，５２、VDD2系の第３、第４のトランジスタ（例えば、高耐圧NMOS）５３，５４、及び従来の図１５のレベルシフト回路に付加された第５のトランジスタ（例えば、耐圧NMOS）５５により構成されている。
【００３４】
即ち、VDD1−GND系回路２０から与えられる第１の信号Aは、NMOS５３のゲートに入力され、VDD1−GND系回路２０から与えられる第２の信号Bが、NMOS５４のゲートに入力されている。NMOS５３，５４のソースは、グランド電位GNDに接続され、NMOS５３のドレインが、第１の出力ノードN51を介してPMOS５１のドレイン及びPMOS５２のゲートに接続されている。NMOS５４のドレインは、出力信号OUTを出力するための第２の出力ノードN52を介して、PMOS５２のドレイン、及びPMOS５１のゲートに接続されている。PMOS５１，５２のソースは、電源電位VDD2に接続されている。新たに付加されたNMOS５５のソース・ドレインは、出力ノード５１及び５２の間に接続され、該NMOS５５のゲートがノードN53に接続されている。
【００３５】
（実施例１の動作）
図２は、図１のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル（電位）である。図３は、図１のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間（Time)、縦軸は電位（Voltages）である。
【００３６】
例えば、NMOS５３がオフ状態、NMOS５４がオン状態である初期状態から考える。 NMOS５３のドレイン側電位（出力ノードN51の電位）は電源電位VDD2、NMOS５４のドレイン側電位（出力ノードN52の電位）はグランド電位GNDのOVとなっている。
【００３７】
人力信号INが第１の論理レベル（例えば、Ｌレベル）から第２の論理レベル（例えば、Ｈレベル）になると、遅延素子２１により遅延時間τDだけ遅れた入力信号IN2が生成され、これらの入力信号IN,IN2がANDゲート２２及びNORゲート２３に与えられて信号A,BのＬレベルが生成され、遅延時間τDの間だけNMOS５３及び５４が同時にオフ状態になる。この間、信号A,BからNORゲート２４で生成された信号Ｃは、Ｈレベルになり、簡易レベルシフト部４０のノードN53から出力された信号C3がＨレベル（VDD2)へと変化し、NMOS５５がオン状態になる。
【００３８】
この結果、主レベルシフト部５０の両側の出力ノードN51,N52で電荷が移動し、NMOS５４のドレイン側電位（出力ノードN52の電位）が、第１の電位（例えば、Ｌレベル）から第２の電位（例えば、Ｈレベル）へ上昇し、NMOS５３のドレイン側電位（出力ノードN51の電位）が、第２の電位（例えば、Ｈレベル）から第１の電位（例えば、Ｌレベル）へ下降する。遅延時間τD後にNMOS５３がオン状態となった時、NMOS５４のドレイン側電位（出力ノードN52の電位）、即ちPMOS５１のゲート電位がある程度の電位まで上昇しているため、PMOS５１の能力は低下しており、速やかにNMOS５３のドレイン側電位（出力ノードN51の電位）がOVまで低下することになる。
【００３９】
（実施例１の効果）
本実施例１のレベルシフト回路によれば、従来の図１５のレベルシフト回路よりも早い応答速度で動作が可能となる。更に、中間電位の期間が短いということから、貫通電流も抑えられるという効果も得られる。簡易レベルシフト部４０は、信号CがＨレベルの間ずっと貫通電流が流れるが、回路サイズを小さく設計することが出来、又、短い遅延時間τDのみの間であり、レベルシフト回路全体の動作に大きな影響を与えない。
【００４０】
図４は、従来の図１５のレベルシフト回路と本実施例１のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図であり、横軸は時間(Time)、縦軸は電流（Currents)である。
【００４１】
図４から明らかなように、中間電位になっている時間を短縮させることで、トータルの貫通電流を減少させている。又、信号CがＨレベルの間に流れる簡易レベルシフト部４０の貫通電流も小さい。
【実施例２】
【００４２】
（実施例２の構成）
図５は、本発明の実施例２を示すレベルシフト回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４３】
本実施例２のレベルシフト回路は、第２の電源電位（たとえば、グランド電位GND（０V)）と電源電位VDD1（例えば、３V)の間で変化する第１の入力信号INを入力して主レベルシフト部５０−１を制御するための信号（第１、第２の信号A,B、相補的な信号C,CB、相補的な信号D,DB)を生成するための信号生成回路であるVDD1−GND系回路２０−１と、信号C,CBを入力して主レベルシフト部５０−１を制御するための第３の信号C3を生成する信号生成回路であるVDD2−GND系回路３０−１の簡易レベルシフト部４０と、信号D,DBを入力して主レベルシフト部５０−１を制御するための第４の信号D4を生成する信号生成回路であるVDD2−GND系回路３０−１の簡易レベルシフト部４０−１と、第１、第２、第３、第４の信号A,B,C3,D4に基づき、レベルがシフトされたグランド電位GNDと第１の電源電位VDD2（例えば、６２V）の間で変化する出力信号OUTを出力するためのVDD2−GND系回路３０−１の主レベルシフト部５０−１とにより構成されている。
【００４４】
VDD1−GND系回路２０−１は、入力信号INを所定の遅延時間τDだけ遅延して第２の入力信号IN2を出力する遅延手段（例えば、遅延素子）２１と、第１、第２の入力信号IN,IN2の論理積を求めて第１の信号Aを出力する２入力のANDゲート２２と、第１、第２の入力信号IN,IN2の負論理和を求めて第２の信号Bを出力する２入力のNORゲート２3と、第１の入力信号INを反転するインバータ２６−１と、第２の入力信号IN２を反転するインバータ２６−２と、インバータ２６−１の出力信号と第２の入力信号IN2の負論理和を求めて信号Cを出力する２入力のNORゲート２４と、信号Cを反転して信号CBを出力するインバータ２５と、第１の入力信号INとインバータ２６−２の出力信号の負論理和を求めて信号Dを出力する２入力のNORゲート２７と、信号Dを反転して信号DBを出力するインバータ２６−３とにより構成されている。
【００４５】
信号Cは入力信号INの立ち上がりから遅延時間τDの間だけＨレベルになる信号、信号Ｄは入力信号INの立ち下がりから遅延時間τDの間だけＨレベルになる信号である。
【００４６】
VDD2−GND系回路３０−１の簡易レベルシフト部４０は、実施例１の簡易レベルシフト部４０と同一の回路である。VDD2−GND系回路３０−１の簡易レベルシフト部４０−１は、簡易レベルシフト部４０を構成するPMOS４１，４２及びNMOS４３，４４と同様のPMOS４１−１，４２−１及びNMOS４３−１，４４−１により構成されている。この簡易レベルシフト部４０−１では、信号DがNMOS４３−１のゲートに入力され、信号DBがNMOS４４−１のゲートに入力され、PMOS４２−１のドレインとNMOS４４−１のソースとの間のノードN53-1から、第４の信号D4が出力される。
【００４７】
主レベルシフト部５０−１は、実施例１の主レベルシフト部５０中のNMOS５５に代えて、第５のトランジスタ（例えば、NMOS)５５−１、及び第６のトランジスタ（例えば、NMOS)５６が設けられ、そのNMOS５５−１がNMOS５３に並列に接続され、NMOS５６がNMOS５４に並列に接続されている。NMOS５５−１のゲートに第３の信号C3が入力され、NMOS５６のゲートに第４の信号D4が入力されている。
【００４８】
本実施例２のレベルシフト回路は、実施例１の主レベルシフト部５０では能力が低かったNMOS５３，５４に対して並列にNMOS５５−１，５６を接続して、このNMOS５５−１，５６のゲートに、簡易レベルシフト部４０，４０−１で生成した第３、第４の信号C3,D4を入力し、そのNMOS５５−１，５６によってスイッチ時の電位変化を高速化したものである。
【００４９】
（実施例２の動作）
図６は、図５のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル（電位）である。図７は、図５のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間（Time)、縦軸は電位（Voltages）である。
【００５０】
本実施例２のレベルシフト回路では、第１の信号ＡによってNMOS５３がオン状態になる前に、第３の信号C3によってNMOS５５−１をオン状態にすることで、NMOS５３及び５５−１のドレイン側電位（出力ノードN51の電位）を高速に低下させてスイッチ動作を高速化している。逆の変化では、第２の信号ＢによってNMOS５４がオン状態になる前に、第４の信号D4によってNMOS５６をオン状態にすることで、オン状態からオフ状態へのスイッチ動作を高速化している。
【００５１】
（実施例２の効果）
実施例１においては、主レベルシフト部５０の両側の出力ノードN51,N52の電荷を移動させることで電位低下のトリガとしたが、その後の電位の低下は従来の図１５のレベルシフト回路と同様に、NMOS５３及び５４を使ったものであった。これに対し、本実施例２では、NMOS５５−１，５６を用いた直接的な電位の降下を実施しており、より高速な動作が可能となっている。
【００５２】
更に、NMOS５３及び５４は電位が完全に低下した後の電位維持のためだけに使用するため、従来の図１５のレベルシフト回路と比較して非常に小さなサイズで済んでいる。シミュレーション例であるが、従来の図１５のレベルシフト回路では、ゲート幅が300μm必要であったNMOS１３，１４が、本実施例２のNMOS５３，５４では、10μm程度で済んでいる。
【００５３】
図８は、実施例１のレベルシフト回路と本実施例２のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図であり、横軸は時間(Time)、縦軸は電流（Currents)である。
【００５４】
この図８から明らかなように、本実施例２では、貫通電流のピークが増大しているが、切り替え時間が非常に短くなるため、積分した結果が実施例１と同程度となっている。
【実施例３】
【００５５】
（実施例３の構成）
図９は、本発明の実施例３を示すレベルシフト回路におけるVDD1−GND系回路の回路図であり、実施例２を示す図５中の要素と共通の要素には共通の符号が付されている。
【００５６】
本実施例３のレベルシフト回路では、実施例２のVDD1−GND系回路２０−１に代えて、構成の異なるVDD1−GND系回路２０−２を設けている。VDD1−GND系回路２０−２は、入力信号INをそのまま第１の信号Aとして出力する回路であり、第１の入力信号INを所定の遅延時間τDだけ遅延して第２の入力信号IN2を出力する遅延手段（例えば、遅延素子）２１と、第１の入力信号IN（第１の信号A）を反転して第２の信号Bを出力するインバータ２６−４と、第１の入力信号INを反転するインバータ２６−１と、第２の入力信号IN2を反転するインバータ２６−２と、インバータ２６−１の出力信号と第２の入力信号IN2の負論理和を求めて信号Cを出力する２入力のNORゲート２４と、信号Cを反転して信号CBを出力するインバータ２５と、第１の入力信号INとインバータ２６−２の出力信号の負論理和を求めて信号Dを出力する２入力のNORゲート２７と、信号Dを反転して信号DBを出力するインバータ２６−３とにより構成されている。
【００５７】
本実施例３では、第１、第２の信号A,Bのタイミングのみを変更したものであり、その他の構成は実施例２と同様である。
【００５８】
（実施例３の動作）
図１０は、図９のレベルシフト動作のタイムチャートの概略を示す図であり、横軸は時間、縦軸は論理レベル（電位）である。図１１は、図９のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図であり、横軸は時間（Time)、縦軸は電位（Voltages）である。
【００５９】
全体の動作は実施例２とほぼ同様であるが、実施例２のレベルシフト回路では、第１、第２の信号A,BによりNMOS５３，５４のオンするタイミングが遅延時間τDだけずらしてあったが、本実施例３のレベルシフト回路では、第３、第４の信号C3,D4によりNMOS５５−１，５６と同時にオンするように変化している。
【００６０】
（実施例３の効果）
図１２は、実施例２のレベルシフト回路と本実施例３のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図であり、横軸は時間(Time)、縦軸は電流（Currents)である。
【００６１】
この図１２から明らかなように、本実施例３では、入力信号INの立ち上がり、及び立ち下がりと同時にNMOS５３，５４がオンすることにより、実施例２と比べて貫通電流が僅かに増加するが、VDD1−GND系回路２０−２の信号生成回路において、図５のANDゲート２２、NORゲート２３から１つのインバータ２６−４へと減らすことが出来る。
【実施例４】
【００６２】
図１３は、本発明の実施例４を示すレベルシフト回路におけるVDD1−GND系回路の回路図であり、実施例２、３を示す図５、図９中の要素と共通の要素には共通の符号が付されている。
【００６３】
本実施例４のVDD1−GND系回路２０−３は、第１の入力信号INを所定の遅延時間τDだけ遅延して第２の入力信号IN2を出力する遅延手段（例えば、遅延素子）２１と、第１、第２の入力信号IN,IN2の論理積を求めて第１の信号Aを出力する２入力のANDゲート２２と、第１、第２の入力信号IN,IN2の負論理和を求めて第２の信号Bを出力する２入力のNORゲート２3と、第２の入力信号IN1を反転するインバータ２６−５と、第１の入力信号INを反転するインバータ２６−６と、第１の入力信号INとインバータ２６−５の出力信号との負論理積を求めて信号CBを出力する２入力のNANDゲート２８と、信号CBを反転して信号Cを出力するインバータ２６−７と、インバータ２６−６の出力信号と第２の入力信号IN1との負論理積を求めて信号DBを出力する２入力のNANDゲート２９と、信号DBを反転して信号Dを出力するインバータ２６−８とにより構成されている。
【００６４】
本実施例４では、実施例２、３において信号Ｃ及びＤを生成するNORゲート２４、２７とインバータ２５，２６−３の組み合わせ論理を、NANDゲート２８，２９とインバータ２６−７、２６−８の組み合わせ論理へ変更しており、これにより、実施例２、３とほぼ同様の作用効果が得られる。
【実施例５】
【００６５】
図１４（ａ）、（ｂ）は、本発明の実施例５を示すレベルシフト回路における遅延手段の構成図であり、同図（ａ）は遅延手段の回路図、及び同図（ｂ）は信号のタイムチャートの概略を示す図であって横軸は時間、縦軸は論理レベル（電位）である。
【００６６】
実施例１〜４では、第１の入力信号INに対する遅延時間τDの形成に遅延素子２１を用いているが、本実施例５では、他の遅延手段として、フリップフロップ回路（以下「FF」という。）２１−１を用いている。入力信号INがあるクロック信号CLKに付随して変化するような場合には、図１４（ｂ）に示すように、FF２１−１により、クロック信号CLKを１クロック分（或いは必要なクロック分）だけずらして遅延時間τDを形成することが可能である。
【００６７】
なお、本発明は、図示の実施例１〜５に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（Ａ）、（Ｂ）のようなものがある。
【００６８】
（Ａ）  レベルシフト回路を構成するトランジスタにおいて、NMOSをPMOSに、PMOSをNMOSにそれぞれ変更すると共に、電源電位の極性を逆にしても、実施例とほぼ同様の作用効果が得られる。例えば、図１の主レベルシフト部５０において、電源電位VDD2を負電源電位に、グランド電位GNDを正電源電位に、PMOS５１，５２をNMOSに、NMOS５３，５４をPMOSにそれぞれ置き換え、これに対応してVDD1-GND系回路２０、及び簡易レベルシフト部４０の電源極性やMOSトランジスタの導電型を変更しても、図１の回路とほぼ同様の作用効果が得られる。同様に、図５の主レベルシフト部５０−１において、電源電位VDD2を負電源電位に、グランド電位GNDを正電源電位に、PMOS５１，５２をNMOSに、NMOS５３，５４，５５−１，５６をPMOSにそれぞれ置き換え、これに対応してVDD1-GND系回路２０−１、及び簡易レベルシフト部４０の電源極性やMOSトランジスタの導電型を変更しても、図５の回路とほぼ同様の作用効果が得られる。
【００６９】
（Ｂ）  レベルシフト回路を構成するMOSトランジスタをバイポーラトランジスタ等の他のトランジスタに置き換えたり、或いは、信号生成回路を図示以外の他の回路構成に変更しても良い。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１を示すレベルシフト回路の回路図である。
【図２】図１のレベルシフト動作のタイムチャートの概略を示す図である。
【図３】図１のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図である。
【図４】従来の図１５のレベルシフト回路と本実施例１のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図である。
【図５】本発明の実施例２を示すレベルシフト回路の回路図である。
【図６】図５のレベルシフト動作のタイムチャートの概略を示す図である。
【図７】図５のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図である。
【図８】本発明の実施例１のレベルシフト回路と実施例２のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図である。
【図９】本発明の実施例３を示すレベルシフト回路におけるVDD1−GND系回路の回路図である。
【図１０】図９のレベルシフト動作のタイムチャートの概略を示す図である。
【図１１】図９のレベルシフト動作のシミュレーション結果の概略を示す電圧波形図である。
【図１２】本発明の実施例２のレベルシフト回路と本実施例３のレベルシフト回路とで貫通電流を比較したシミュレーション結果の概略を示す電流波形図である。
【図１３】本発明の実施例４を示すレベルシフト回路におけるVDD1−GND系回路の回路図である。
【図１４】本発明の実施例５を示すレベルシフト回路における遅延手段の構成図である。
【図１５】従来のレベルシフト回路の一例を示す回路図である。
【図１６】図１５のレベルシフト動作のシミュレーション結果を示す電圧波形図である。
【符号の説明】
【００７１】
２０，２０−１，２０−２，２０−３      VDD1−GND系回路
３０，３０−１      VDD2−GND系回路
４０，４０−１      簡易レベルシフト部
５０，５０−１      主レベルシフト部
５１，５２      PMOS
５３，５４，５５，５５−１，５６      NMOS
【図１】
0004724578.tif 000002
【図２】
0004724578.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004724578.tif 000008
【図８】
0004724578.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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