(57)【特許請求の範囲】
【請求項１】
相互に接続された第１の共通バルク端子を持つ第１のＭＯＳ差動対であって第１のトランジスタと第２のトランジスタからなる第１のＭＯＳ差動対により構成される駆動部と、相互に接続された第２の共通バルク端子を持つ第２のＭＯＳ差動対により構成されて前記第１のトランジスタにより駆動される入力部と、相互に接続された第３の共通バルク端子を持つ第３のＭＯＳ差動対により構成されて前記第２のトランジスタにより駆動される保持部であって前記第２のＭＯＳ差動対の出力の状態を保持する保持部を備えた差動ラッチ回路であって、
前記第１の共通バルク端子の電位が所定の電位に設定され且つ前記第２及び第３の共通バルク端子の電位が前記所定の電位に対し正の電源電圧により近い別の電位に設定されることで、前記第１のＭＯＳ差動対の閾値電圧が前記第２及び第３のＭＯＳ差動対の各閾値電圧より高いことを特徴とする差動ラッチ回路。
【請求項２】
請求項１に記載の差動ラッチ回路において、
前記第２のＭＯＳ差動対は、第１の信号がゲートに入力される第３のトランジスタと前記第１の信号の反転信号である第２の信号がゲートに入力される第４のトランジスタとからなり、
前記第３のＭＯＳ差動対は、前記第３のトランジスタのドレインにゲートが接続される第５のトランジスタと前記第４のトランジスタのドレインにドレインが接続される第６のトランジスタとからなり、
前記第１のＭＯＳ差動対の前記第１のトランジスタのゲートに第１のクロックが入力され、前記第１のＭＯＳ差動対の前記第２のトランジスタのゲートに前記第１のクロックの相補クロック信号である第２のクロックが入力され、
前記第２のＭＯＳ差動対の共通ソース端子に前記第１のトランジスタのドレインが接続され、
前記第３のＭＯＳ差動対の共通ソース端子に前記第２のトランジスタのドレインが接続され、
前記第３のトランジスタのドレインと前記第５のトランジスタのゲートと第６のトランジスタのドレインとが相互に接続された端子と前記正の電源電圧を供給する電源との間に第１のインピーダンス素子が接続され、
前記第４のトランジスタのドレインと前記第５のトランジスタのドレインと前記第６のトランジスタのゲートとが相互に接続された端子と前記電源との間に第２のインピーダンス素子が接続されたことを特徴とする差動ラッチ回路。
【請求項３】
請求項１または２に記載の差動ラッチ回路において、
前記第１，第２及び第３の共通バルク端子に、異なる複数の電圧を発生するバルク電位設定手段が接続され、該電圧に従って前記第１，第２及び第３の共通バルク端子の各電位が設定されることを特徴とする差動ラッチ回路。
【請求項４】
請求項１または２に記載の差動ラッチ回路において、
前記第１の共通バルク端子が所定のウエルを形成し且つ前記第２及び第３の共通バルク端子が前記所定のウエルとは別のウエルを形成し、前記所定のウエルの電位と前記別のウエルの電位が異なっていることで、前記第１，第２及び第３の共通バルク端子の各電位が設定されることを特徴とする差動ラッチ回路。
【請求項５】
請求項４に記載の差動ラッチ回路において、
前記別のウエルは独立した１つのウエルであることを特徴とする差動ラッチ回路。
【請求項６】
請求項４に記載の差動ラッチ回路において、
前記別のウエルは互いに独立した２つのウエルであることを特徴とする差動ラッチ回路。
【請求項７】
請求項６に記載の差動ラッチ回路において、
前記所定のウエルの電位が前記第１のＭＯＳ差動対の共通ソース電位と等電位に設定され、前記２つの別のウエルの一方の電位が前記第２のＭＯＳ差動対の共通ソース電位と等電位に設定され、前記２つの別のウエルの他方の電位が前記第３のＭＯＳ差動対の共通ソース電位と等電位に設定されることを特徴とする差動ラッチ回路。
【請求項８】
請求項１乃至７のいずれかに記載の差動ラッチ回路において、
前記第１および第２のトランジスタのチャネル幅対チャネル長の比を前記第２及び第３のＭＯＳ差動対を構成する各トランジスタのチャネル幅対チャネル長の比よりも小さくすることによって、前記第２および第３のＭＯＳ差動対の各共通ソース電位を、前記第１のＭＯＳ差動対の共通ソース電位より高くしたことを特徴とする差動ラッチ回路。
【請求項９】
請求項１乃至８のいずれかの差動ラッチ回路を縦続接続し、出力を反転させて入力にフィードバックさせた分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は動作安定化・動作高速化を可能にした差動ラッチ回路に関するものである。
【背景技術】
【０００２】
電子回路の動作速度が上昇するにつれて、差動ラッチの使用範囲は拡大の一途をたどっている。しかしながら高速動作環境においては、今迄見過ごされていたクロック・データの振幅に依存する不安定な動作の問題が顕在化し、これを解決する事が強く求められていた。
【０００３】
従来は特許文献１の様に、データレベルよりも高い論理レベルで動作するクロックレベルを供給する事で高速化の問題を解決している。
【０００４】
【特許文献１】特開２００４−５６８２９号公報
【非特許文献１】K. R. Laker and W. M.C. Sansen “Design of Analog Integrated Circuits and Systems”, McGraw-Hill, Inc. 1994, pp763
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、差動ラッチ回路と別にレベルシフト回路を必要とする為、回路規模が増大し、消費電流が増大するという欠点を有していた。
【０００６】
そこで本発明の目的は、以上のような問題を解消し、トランジスタの飽和領域での動作範囲を電流の増加無く拡大することによって回路動作の安定化を図る事及び、高速動作に適した回路構成を提供する事ができる差動ラッチ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は、前記課題を解決する為、トランジスタの閾値およびゲート・ソース間電圧が所定の関係を満たすことによって安定動作に寄与する事を見つけ出し、本発明をなすに至った。すなわち、本発明では、差動ラッチ中の縦積みトランジスタの閾値を複数個用いる事、すなわち縦積トランジスタ群のゲート・ソース間の電圧を正電源VDDに近い段ほど小さくする事で、正電源から遠いトランジスタの動作を線形領域から飽和領域に近づけ、トランジスタがスイッチング動作できる入力振幅の下限を拡大し、上記課題を消費電力を増やす事無く解決した。
【０００８】
本発明は、相互に接続された第１の共通バルク端子を持つ第１のＭＯＳ差動対であって第１のトランジスタと第２のトランジスタからなる第１のＭＯＳ差動対により構成される駆動部と、相互に接続された第２の共通バルク端子を持つ第２のＭＯＳ差動対により構成されて前記第１のトランジスタにより駆動される入力部と、相互に接続された第３の共通バルク端子を持つ第３のＭＯＳ差動対により構成されて前記第２のトランジスタにより駆動される保持部であって前記第２のＭＯＳ差動対の出力の状態を保持する保持部を備えた差動ラッチ回路であって、前記第１の共通バルク端子の電位が所定の電位に設定され且つ前記第２及び第３の共通バルク端子の電位が前記所定の電位に対し正の電源電圧により近い別の電位に設定されることで、前記第１のＭＯＳ差動対の閾値電圧が前記第２及び第３のＭＯＳ差動対の各閾値電圧より高いことを特徴とする。
【発明の効果】
【０００９】
本発明は、差動ラッチ回路においてデータ、クロックの振幅に関する安定動作範囲を拡大し、回路の動作をより安定・高速にすることができる。
【発明を実施するための最良の形態】
【００１０】
本発明について、以下具体的に説明する。
[実施例1]
本発明の第1の実施例を図4に示す。本実施例に係る差動ラッチ回路は、６個のトランジスタと２個の負荷抵抗とを有する。
【００１１】
すなわち、この差動ラッチ回路は、第1の信号（Ｓｉｇｎａｌ＿１）がゲートに入力される第1のトランジスタＭ１と、第1の信号の反転信号である第2の信号（Ｓｉｇｎａｌ＿２）がゲートに入力される第２のトランジスタＭ２と、第1のクロック（ＣＬＯＣＫ＿１）がゲートに入力される第３のトランジスタＭ３と、第1のクロックの反転クロックである、第2のクロック（ＣＬＯＣＫ＿２）がゲートに入力される第４のトランジスタＭ４と、第1のトランジスタＭ１のドレインにゲートが接続された第５のトランジスタＭ５と、第1のトランジスタＭ１のドレインにドレインが接続された第６のトランジスタＭ６と、第1のトランジスタＭ１のドレインと第５のトランジスタＭ５のゲートと第６のトランジスタＭ６のドレインとが相互に接続された端子と正電源との間に接続された第1の負荷抵抗と、第２のトランジスタＭ２のドレインと第５のトランジスタＭ５のドレインと第６のトランジスタＭ６のゲートとが相互に接続された端子と前記正電源との間に接続された第2の負荷抵抗とを有し、
第３のトランジスタＭ３および第４のトランジスタＭ４のソースは相互に接続されて第1の共通ソース端子を構成し、
第1のトランジスタＭ１と第２のトランジスタＭ２のソースは相互に接続されて第2の共通ソース端子を構成し、
第５のトランジスタＭ５および第６のトランジスタＭ６のソースは相互に接続されて第3の共通ソース端子を構成し、
第2の共通ソース端子には第３のトランジスタＭ３のドレインが接続され、
第3の共通ソース端子には第４のトランジスタＭ４のドレインが接続されている。
【００１２】
この差動ラッチ回路において、第3及び第４のトランジスタＭ３，Ｍ４の閾値電圧を前記の第1，第2，第5，及び第６のトランジスタＭ１，Ｍ２，Ｍ５およびＭ６の閾値電圧よりも高くしたことを特徴とする。
【００１３】
またこの差動ラッチ回路の第3及び第４のトランジスタＭ３，Ｍ４のドレイン電流の和を制限する為、およびグランドとの間に回路に流れる電流を制限し安定した動作状態を得る為、電流源Iを第１の共通ソース端子とグランドとの間に挿入しているが回路の本質には影響を与えない。すなわち、図１に示すように、電流源Ｉは無くてもよく、この場合、第１の共通ソース端子をグランドに直接接続する。また、負荷抵抗の代わりに、例えば、リニア領域のMOSでも、インダクタでも、更にはインダクタとCAPのパラレル(同調回路)を使用することもできる。つまり、インピーダンス素子であれば、負荷と成り得る。
【００１４】
本実施例において、トランジスタM1・M2・M3・M4・M5及びM6のバルク端子は図4中の最も低い電位GND（グランド）に接続している。
【００１５】
ここでＳｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２及び、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の直流電位は同じであると仮定する。この仮定は本差動ラッチ回路のような、負荷抵抗RL1、RL2に流れる電流をクロックによって振り分け状態を記憶するCurrent Mode Logic(CML)の縦続接続を考えた時、全てのブロックにおいて、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２・ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２を駆動する回路の直流バイアス電位が同じ事を意味するだけで、一般性を損なうものではない。
【００１６】
更に、以下の実施例では信号振幅・クロックの振幅は同じであると仮定する。特許文献1では、この仮定が崩されているものの、差動ラッチ回路の構成すなわち、信号電位の上限が電源電圧で制限される事、信号・クロックの直流電位が同じとした前述の仮定を考え合わせると、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２及び、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の振幅を同じとするこの仮定は、今までの1連の前提条件の延長線上にあると言える。
【００１７】
最初に、図5の入力・出力関係に従って、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２とＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の周波数・位相が揃っている場合について説明する。ここでは通常の回路の問題点を明らかにする為、トランジスタの設計パラメータである”(ゲート・ソース間電圧)−(閾値電圧)”は全てのトランジスタで等しいものとする。
【００１８】
図4のトランジスタM3のドレイン・ソース間には、トランジスタM1・M2の共通ソース端子の電圧V(CS2)と、トランジスタM3・M4の共通ソース端子の電圧V(CS1)との差が印加される。ここで、図5のようにＳｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２とＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の振幅・周波数・直流電位が同じであるという事を考慮すると、トランジスタM3のドレイン・ソース間電圧は、トランジスタM1のゲート・ソース間電圧とトランジスタM3のゲート・ソース電圧との差分に等しく、全てのトランジスタの（ゲート・ソース間電圧)−(閾値電圧)が等しい本例ではゼロになる。トランジスタM4のドレイン・ソース間電圧も同様にしてゼロになる。
【００１９】
従ってトランジスタM3・M4は飽和領域ではなく線形領域で動作する事になる。ここで、例えば、トランジスタM3が飽和領域で動作していれば、Ｖｄｓ（M3）＝０となる。しかし、トランジスタM3は、線形領域で動作するため、実際には、ｒｄｓ（M3）×Ｉｄｓ（M3）＝Ｖｄｓ（M3）となる。
（ただし、上式において
Ｖｄｓ（M3）＝トランジスタM３のドレイン−ソース間電圧
ｒｄｓ（M3）＝トランジスタM３の出力抵抗
Ｉｄｓ（M3）＝トランジスタM３のドレイン−ソース電流）
【００２０】
線形領域ではトランジスタは抵抗と同じ様に振舞うので、この差動ラッチはトランジスタM3とM4とに電流を振り分ける事が出来なくなり、本回路はもはやデータ保持機能を有さなくなってしまう。
【００２１】
次にこの原因が、データ・クロック周波数によるものか、それ以外かを解明する為に、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の周波数を、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２のそれに対して2倍にした場合（初期位相、振幅は同じであり、全てのトランジスタのサイズ、閾値電圧は等しいものとする）を考えてみる。
【００２２】
この場合の入力・出力の関係を図6に示す。ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の周波数を変えたところでトランジスタM3、M4が差動構成をとっている為その共通ソース端子の電圧V(CS1)には何ら変化を生じない。Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２も何ら変化が無いのでトランジスタM1・M2の共通ソース天使の電圧V(CS2)にも変化は生じない。従ってこの場合もトランジスタM3・M4は線形領域で動作し、データ保持機能を有さない。この例からトランジスタM3・M4の動作条件を決めるのはＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２及び、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の周波数ではなく、トランジスタM1~M6のゲート・ソース間電圧に由来する共通ソース端子の電圧V(CS1)・V(CS2)・V(CS3)に支配されている事がわかった。
【００２３】
続いてトランジスタM3・M4が飽和領域で動作する条件を求めてみる。これについては図7にその入力・出力関係を示す。ここでは、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２及び、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の位相及び振幅が同じであり、トランジスタＭ１，Ｍ２，Ｍ５およびＭ６の閾値電圧（Ｖｔｈ）＜トランジスタＭ３およびＭ４の閾値電圧（Ｖｔｈ）と仮定する。ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２及び、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の間の関係は図７の（Ａ）に示す。
【００２４】
仮定より
Ｖｔｈ（Ｍ１）＝Ｖｔｈ（Ｍ２）＜Ｖｔｈ（Ｍ３）
ΔＶｔｈ＝Ｖｔｈ（Ｍ３）−Ｖｔｈ（Ｍ１）とおくと、
Ｖｄｓ（Ｍ３）＝Ｖ（ＣＳ２）−Ｖ（ＣＳ１）
＝ΔＶｔｈ
である。このとき、トランジスタＭ３のゲート電圧Ｖｇａｔｅ（Ｍ３）は、図７の（Ｂ）に示す通りになる。
【００２５】
トランジスタの動作状態がわかりやすいように、Ｖｇａｔｅをゲートソース間電圧Ｖｇｓに書き直すと、図７の（Ｃ）のようになる。
【００２６】
図７の（Ｃ）に示すように、トランジスタＭ３がＯＮの時、飽和領域で動作するか、線形領域で動作するかは、Ｖｄｓ（Ｍ３）＝ΔＶｔｈがトランジスタのピンチオフ電圧より大きいか否かで決まる。
【００２７】
トランジスタM3のドレイン-ソース間電圧Vds3がMOSトランジスタが飽和領域で動作する為の最低のドレイン・ソース間電圧Vdsatより大きい時、図4の回路はトランジスタM1~M6が全て飽和領域で動作し、入力信号を出力端子に向かって通過させる状態と、入力信号のいかんに関わらず出力端子の状態を保持する状態の2状態を有する事が可能になる。
【００２８】
例えば、トランジスタＭ３およびトランジスタＭ４のチャネル幅対チャネル長の比をトランジスタＭ１、トランジスタＭ２、トランジスタＭ５及びトランジスタＭ６のチャネル幅対チャネル長の比よりも小さくすることによって、第2の共通ソース端子の電位及び前記第3の共通ソース端子の電位を、前記第1の共通ソース端子の電位より高くすることができる。
【００２９】
最後に本実施例1の回路の所望動作を、図4の回路に図8の入出力信号が印加された場合を例にとって説明する。この時、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２及び、Ｓｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の振幅が同じであり、トランジスタＭ１，Ｍ２，Ｍ５およびＭ６の閾値電圧（Ｖｔｈ）＜トランジスタＭ３およびＭ４の閾値電圧（Ｖｔｈ）と仮定する。
また、Vds3>Vdsatの条件は満たされており、トランジスタM1~M6全てのトランジスタは飽和領域と遮断領域との間で動作するものと仮定する。
【００３０】
ＣＬＯＣＫ＿１のクロックが立ち上がるとトランジスタM3は遮断から飽和へとその動作状態を変えドレイン電流が流れ始める。このＳｉｇｎａｌ＿１は既に立ち上がっているので電流は負荷抵抗RL1→M1→M3を流れ電流源Iに至る、この時Ｓｉｇｎａｌ＿２は低レベルであるためトランジスタM2には電流は流れない。このＳｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の状態はトランジスタM3が飽和領域で動作している為、Ｓｉｇｎａｌ＿１が高レベルの状態だと出力QPも高レベルの状態に至る様に、出力QP・QNに瞬時に反映される。すなわちこの期間はデータの通過期間と成っている。
【００３１】
次にＣＬＯＣＫ＿１の電位が低レベルに遷移し、その相補信号が加わるＣＬＯＣＫ＿２の電位が立ち上がるとトランジスタM3は飽和から遮断領域へと遷移し、その代わりトランジスタM4が遮断領域から飽和領域へとその動作状態を変化させる。トランジスタM3が遮断領域へ移る直前出力QNは低レベルの出力状態にある。従ってこの電位がゲートに導かれているトランジスタM5は遮断領域で動作し、出力QNの相補信号QPがゲートに導かれているトランジスタM6は飽和領域で動作する為電流はRL1→M6→M4を流れ電流源Iへと至る経路をたどる。このＳｉｇｎａｌ＿１・Ｓｉｇｎａｌ＿２の状態はトランジスタM3が遮断している為出力QP・QNに何ら影響を与えない。すなわちこの期間はデータの保持期間と成っている。
【００３２】
図4の差動ラッチ回路において、トランジスタM1・M2・M5及びM6の閾値電圧をトランジスタM3及びM4の閾値電圧よりも低く選び、トランジスタM3・M4が飽和領域で動作可能なように設計する事により、データ通過期間・データ保持期間の2状態を取る事が実現できた。
【００３３】
[実施例2]
本発明の第2の実施例を図9に示す。
【００３４】
本実施例は、実施例1で説明した図4のラッチ回路を縦続接続、フリップフロップ構成とし、更にその出力を反転させフリップフロップの入力とする事で、出力QP・QNの周波数が入力であるＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の半分の周波数となる2分周回路である。
【００３５】
この場合、出力QP・QNから得られる出力周波数は入力クロックであるＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の半分の周波数となるので、入力クロックの振幅が最終値に達していない高速な場合などは、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の振幅に比べて、出力QP・QNの振幅が大きくなりトランジスタM3・M4を飽和状態で動作させる事が更に困難になる。
【００３６】
以下では図9に示す実施例2を図10の入力・出力に従って説明する。図9の回路は図4の回路（Latch1およびLatch2で示す）を従属接続し、1段目の差動ラッチ回路Latch1に印加されるＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の逆相を、2段目の差動ラッチ回路Latch2に印加する点と、出力端子QP・QNがLatch1の入力にフィードバックされている事を特徴とする。これらの差動ラッチ回路を構成するトランジスタは、図４と同様にして符号を付してある。1段目の差動ラッチ回路Latch1を構成するトランジスタはＭ１Ａ〜Ｍ６Ａで示してあり、2段目の差動ラッチ回路Latch2を構成するトランジスタはＭ１Ｂ〜Ｍ６Ｂで示してある。ＲＬ１，ＲＬ２は1段目の差動ラッチ回路Latch1における負荷抵抗、ＲＬ３，ＲＬ４は２段目の差動ラッチ回路Latch２における負荷抵抗であり、Ｉ１は1段目の差動ラッチ回路Latch1における電流源、Ｉ２は２段目の差動ラッチ回路Latch２における電流源である。
【００３７】
出力QPの初期状態を高レベルの状態だと仮定して説明を始める。ＣＬＯＣＫ＿１が立ち上がるとまずトランジスタM3Aが飽和状態に遷移しQPがゲートに接続されているトランジスタM2Aを通じてドレイン電流が供給される。従って電流はRL2→M2A→M3A→I1の経路をたどり1段目の差動ラッチ回路Latch1の出力NOは高レベルに同出力POは低レベルになる。1段目の差動ラッチ回路Latch1における、この状態はＣＬＯＣＫ＿１が低レベルの時保持される事（データ保持期間）は実施例１で説明した通りである。
【００３８】
このＣＬＯＣＫ＿１が低レベルの時Latch2のトランジスタM3BのゲートにはＣＬＯＣＫ＿２が接続されており飽和状態で動作している。トランジスタM3Bのドレインにソースが接続されているトランジスタM1BのゲートにはPOが、同じくトランジスタM2BにはNOが接続されているので、トランジスタM3Bのドレイン電流はRL4→M2B→M3B→I2の経路をたどり出力QPは高レベル(仮定)から低レベルへと遷移する。Latch2におけるこの期間はデータ通過期間である。この状態はトランジスタM2Aへとフィードバックされる。次にＣＬＯＣＫ＿１が高レベルになると、Latch1の出力NOは低レベル、同出力ＰＯは高レベルになるが、Latch2の出力ＱＰおよび出力ＱＮは変化せず、そのまま保持される（データ保持期間）。その後の状態は図10に示した通りであり、Latch2のデータ通過期間は、Latch１がデータを保持しているため、本２分周回路は、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の相補クロックのエッジで出力ＱＰ，ＱＮを変化させる回路になっている。
【００３９】
以上のように、図9の回路はＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の半分の周波数をQP・QNから出力する回路である事がわかった。この回路においてもトランジスタM3・M4の動作状態を決定するのはその”(ドレイン−ソース間電圧)＞Vdsat”の条件を満足するか否かだけであり、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の振幅・直流電位が出力QP・QNのそれと等しいものであれば、残るパラメータはトランジスタM1A・M2A・M5A・M6Aの閾値電圧とトランジスタM3A・M4Aの閾値電圧との差、トランジスタM1B・M2B・M5B・M6Bの閾値電圧とトランジスタM3B・M4Bの閾値電圧との差のみとなる。
【００４０】
言い換えれば、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の振幅を大きく・直流電位を、出力QP・QNのそれに対して低く設計する事で本発明と同等の効果を得る事が出来るが、この場合クロックバッファを強力なものにしたり、レベルシフタを追加したりする必要があり、消費電流が増加してしまうと言う欠点を有する。
【００４１】
本実施例2のような差動ラッチ回路を応用した差動フリップフロップにおいても、本発明の有用性を確認できた。
【００４２】
[実施例3]
本発明の第3の実施例を図11に示す。
【００４３】
この実施例に係る回路は、第3のトランジスタＭ３、第４のトランジスタＭ４のバルクを相互に接続し、第1の独立したウエルを形成すると共に、第1のトランジスタＭ１、第2のトランジスタＭ２、第5のトランジスタＭ５そして第6のトランジスタＭ６のバルクを相互に接続し、第2の独立したウエルを形成したことを特徴とする。それ以外は、図４の構成と同一である。
【００４４】
そして、第1のウエルの電位を第2のウエルの電位よりも低く選ぶ事で、第3のトランジスタＭ３、第４のトランジスタＭ４の閾値電圧を第1のトランジスタＭ１、第2のトランジスタＭ２、第5のトランジスタＭ５そして第6のトランジスタＭ６の閾値電圧よりも高くする事を特徴とする。具体的には、第1のウエル（ＷＥＬＬ＿１）の電位を回路中で最も低いGNDに固定、第2のウエル（ＷＥＬＬ＿２）の電位をそれより高くする事で、トランジスタM1・M2・M5及びM6の閾値電圧を、トランジスタM3・M4の閾値電圧より低くする事が出来、”(トランジスタM1・M2・M5及びM6のゲート・ソース間電圧)−(トランジスタM3・M4のゲート・ソース間電圧)>Vdsat“に設計する事が出来る。これによりトランジスタM3,及びM4の飽和領域での動作を実現した。図２に示すように、電流源Ｉを省略して、第１の共通ソース端子をグランドに直接接続することもできる。
【００４５】
また本ラッチ回路に対して、図3に示すようにトランジスタM3、M4のバルクを共通化した第１のウェルWELL_1、トランジスタM1、M2のバルクを共通化した第２のウエルWELL_2、トランジスタM5、M6のバルクを共通化した第３のウエルWELL_3の3つの独立したウエルに関して、WELL_1の電位よりもWELL_2、WELL_3の電位を高くする事で、同様にトランジスタM3、M4の飽和領域での動作を実現した。図３において、第１の共通ソース端子は、電流源を介さずに、グランドに直接接続しても良い。
【００４６】
図３において、さらに進めて、WELL_1の電位をトランジスタM3・M4の共通ソース端子の電圧V(CS1)と等電位にし、WELL_2の電位をトランジスタM1・M2の共通ソース端子の電圧V(CS2)と等電位にし、WELL_3の電位をトランジスタM５・M６の共通ソース端子の電圧CS3の電位V(CS3)(又は、V(CS2))と等電位にすれば、MOSトランジスタの基板のバックバイアス効果を利用する事で、トランジスタM1・M2・M5及びM6の閾値電圧を、トランジスタM3・M4の閾値電圧より低くする事が出来る。この原理を利用する事で”トランジスタM1・M2・M5及びM6のゲート・ソース間電圧”−”トランジスタM3・M4のゲート・ソース間電圧”>Vdsatに設計する事が出来る。これによりトランジスタM3,及びM4の飽和領域での動作を実現した。
【００４７】
ここで、各実施例における差動ラッチ回路の高速化効果について非特許文献1を視覚化した図１２を用いて説明する。図１２の（Ａ）は、ＭＯＳトランジスタのＶｄｓ一定時のゲート容量とゲートソース間電圧Ｖｇｓとの関係を示し、図１２の（Ｂ）は、ＭＯＳトランジスタにおける寄生容量を図示したものである。ここで、
Ｃｇａｔｅ：ゲート方向から見たＭＯＳトランジスタの全容量
Ｃｏｘ：ゲート酸化膜の容量
Ｃｏｂｖ：ゲート・ドレイン（またはソース）間のオーバーラップ容量
である。図12を参考にすると、トランジスタの動作領域が線形領域から飽和領域に変わるだけで、ゲート容量が最大(Cov＝0の場合)で33%も減少する事がわかる。これによりＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の負荷が大幅に減少し、ＣＬＯＣＫ＿１・ＣＬＯＣＫ＿２の帯域幅が広がり回路の高速動作への貢献が期待できる。実際のSpiceシュミレーションにおいても、図11に示す実施例3の回路を用いV(CS1)をGNDに固定、V(CS2)をVds3がVdsatよりは低い100mVになるよう調整するだけで、約10%のゲート容量減少が確認できた。本発明では、このゲート容量低下の現象を利用する事で、回路の高速動作を容易にし、クロックを接続している線路の広帯域化を実現し、クロックバッファに必要な駆動能力を低減させて、低消費電流化を可能にした。
【図面の簡単な説明】
【００４８】
【図１】本発明を用いた差動ラッチ回路の一例を示す図である。
【図２】本発明を用いた差動ラッチ回路の他の一例を示す図である。
【図３】本発明を用いた差動ラッチ回路のさらに他の一例を示す図である。
【図４】本発明の適用例(実施例1)を示す図である。
【図５】図4の入力・出力信号例(信号・クロックの周波数・位相・振幅が同じ場合)を示す図である。
【図６】図4の入力・出力信号例(信号・クロックの位相・振幅が同じ場合)を示す図である。
【図７】図4の入力・出力信号例(信号・クロックの位相・振幅が同じ場合)を示す図である。
【図８】図4の入力・出力信号例(信号・クロックの振幅が同じ場合)を示す図である。
【図９】本発明の2分周回路への適用例(実施例2)を示す図である。
【図１０】図9の入力・出力信号例(クロック2分周応用時)を示す図である。
【図１１】本発明の高速データ保持回路への適用例(実施例3)を示す図である。
【図１２】ゲート容量参考図である。
【符号の説明】
【００４９】
Ｓｉｇｎａｌ＿１  第1の信号
Ｓｉｇｎａｌ＿２  第1の信号の相補信号である第２の信号
ＣＬＯＣＫ＿１   第1のクロック
ＣＬＯＣＫ＿２   第1のクロックの相補信号である第2のクロック
PO  従属接続された差動ラッチ1段目の第1の信号出力
NO  従属接続された差動ラッチ1段目の第2の信号出力（POとは相補）
QP  第1の出力
QN  第1の出力の相補信号である第2の出力
M1,M2,M3,M4,M5,M6          トランジスタ
M1A,M2A,M3A,M4A,M5A,M6A  トランジスタ
M1B,M2B,M3B,M4B,M5B,M6B  トランジスタ
VDD      正の電源電圧
GND     グランド端子
Vds3      トランジスタM3のドレイン−ソース間電圧
Vth1      トランジスタM1の閾値電圧
Vth3      トランジスタM3の閾値電圧
Vdsat      MOSトランジスタが飽和領域で動作する為に最低限必要な
ドレイン・ソース間電圧
RL1,RL1,RL3,RL4                負荷抵抗
I          電流源
I1,I2      電流源
CS1,CS2,CS3,CS4,CS5,CS6       共通ソース端子
V(CS1)    端子CS1の電位
V(CS2)    端子CS2の電位
V(CS3)    端子CS3の電位
V(CS4)    端子CS4の電位
V(CS5)    端子CS5の電位
V(CS6)    端子CS6の電位
WELL_1,WEL_2,WELL_3        ウェル
Cox        トランジスタゲート酸化膜容量
Cov        トランジスタ、ゲート-ドレイン(又はソース)オーバーラップ容量
CML        Current Mode Logic
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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