(57)【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のステージと、該第１〜第Ｎのステージから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記第１のステージは、前記アナログ信号を副デジタル信号に変換して前記エラー補正回路に与える第１のサブＡＤＣと、前記アナログ信号と前記第１のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を前記第２のステージに出力する第１のサブＤＡＣとを含み、
前記第２〜第Ｎ−１のステージの各々は、前段から与えられた副アナログ信号を副デジタル信号に変換して前記エラー補正回路に与える第２のサブＡＤＣと、前段のステージから与えられた副アナログ信号と前記第２のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を後段に出力する第２のサブＤＡＣとを含み、
前記第Ｎのステージは、前段から与えられた副アナログ信号を副デジタル信号に変換して前記エラー補正回路に与える第３のサブＡＤＣを含み、
前記第１のサブＤＡＣは、前記アナログ信号のレベルが予め定められた入力電圧範囲を超えた場合にのみ動作する第１のスイッチを含み、前記第１のスイッチが動作した場合に予め定められた出力電圧範囲内のレベルの副アナログ信号を出力するように構成されている、パイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記第１のステージは、さらに、前記アナログ信号のレベルが前記予め定められた入力電圧範囲を超えたことに応じてオーバーフロー検出信号を出力するオーバーフロー検出回路を含み、
前記第１のスイッチは、前記オーバーフロー検出信号に応答して動作し、
前記第１のサブＤＡＣは、前記第１のスイッチが動作した場合に、前記予め定められた出力電圧範囲内の一定レベルの副アナログ信号を出力する、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記オーバーフロー検出回路は、
第１の電圧を分圧して複数の第２の電圧を生成する分圧回路と、
前記アナログ信号に対応する第１のレベルと、前記第１の電圧に前記第２の電圧を加算したものに対応する第２のレベルとを比較し、前記第１のレベルが前記第２のレベルを超えたことに応じて前記オーバーフロー検出信号を出力するコンパレータとを含む、請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記第１のサブＡＤＣは、
第１および第２の電圧の差の電圧を分圧して第１〜第ｎ（ただし、ｎは２以上の整数である）の参照電圧を発生する参照電圧発生回路と、
前記アナログ信号のレベルと前記第１〜第ｎの参照電圧をそれぞれ比較する第１〜第ｎのコンパレータと、
前記第１〜第ｎのコンパレータの比較結果に基づいて副デジタル信号を出力するエンコーダとを含み、
前記第ｎの参照電圧は前記予め定められた入力電圧範囲の上限値であり、
前記第１のサブＤＡＣは前記アナログ信号のレベルと前記第１〜第ｎのコンパレータの比較結果とに基づいて副アナログ信号を出力し、
前記第１のステージの伝達関数はｎ個の折り返し点を有する、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
前記第１のサブＤＡＣは、
さらに、それぞれ前記第１〜第ｎのコンパレータに対応して設けられた第１〜第ｎのキャパシタと、
各キャパシタに対応して設けられ、第１の期間に前記アナログ信号を対応のキャパシタの一方端子に与える第２のスイッチと、
各キャパシタに対応して設けられ、第２の期間に対応のコンパレータの比較結果に基づいて前記第１および第２の電圧のうちのいずれか一方の電圧を対応のキャパシタの一方端子に選択的に与える第３のスイッチと、
その入力端子が前記第１〜第ｎのキャパシタの他方端子に接続され、前記第１のスイッチが動作していない場合は、前記アナログ信号と前記第１のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を出力し、前記第１のスイッチが動作した場合は、前記予め定められた出力電圧範囲内の一定レベルの副アナログ信号を出力する増幅器とを含む、請求項４に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項６】
前記第１のステージは、さらに、前記アナログ信号のレベルが前記第１〜第ｎの参照電圧よりも高い第ｎ＋１の参照電圧を超えたことに応じてオーバーフロー検出信号を出力するオーバーフロー検出回路を含み、
前記第１のスイッチは、前記オーバーフロー検出信号に応答して動作し、
前記第１のサブＤＡＣは、前記第１のスイッチが動作した場合に、前記予め定められた出力電圧範囲内の一定レベルの副アナログ信号を出力する、請求項４または請求項５に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項７】
前記オーバーフロー検出回路は、前記アナログ信号に対応する第１のレベルと、前記第１および第２の電圧と前記参照電圧発生回路の出力電圧とに基づいた第２のレベルとを比較し、前記第１のレベルが前記第２のレベルを超えたことに応じて前記オーバーフロー検出信号を出力するコンパレータを含む、請求項６に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項８】
前記ｎは８である、請求項４から請求項７までのいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項９】
前記ｎは４である、請求項４から請求項７までのいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１０】
前記第１のステージの伝達関数は、
前記第１のサブＡＤＣから出力される副デジタル信号のうちの２．７５ビットの信号を生成するための第１〜第６の参照電圧に対応する６つの第１の折り返し点と、
前記第１のサブＡＤＣから出力される副デジタル信号のうちの０．２５ビットの信号を生成するための前記第１〜第６の参照電圧よりも高い第７の参照電圧に対応する第２の折り返し点とを有する、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１１】
前記第１のステージの伝達関数は、
さらに、前記第７の参照電圧よりも高い第８の参照電圧に対応する第３の折り返し点を有し、
前記アナログ信号のレベルが前記第８の参照電圧よりも高い場合は前記第１のサブＤＡＣから出力される副アナログ信号を０レベルにする、請求項１０に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１２】
前記第１のステージの伝達関数は、
前記第１のサブＡＤＣから出力される副デジタル信号のうちの１．５ビットの信号を生成するための第１および第２の参照電圧に対応する２つの第１の折り返し点と、
前記第１のサブＡＤＣから出力される副デジタル信号のうちの０．５ビットの信号を生成するための前記第１および第２の参照電圧よりも高い第３の参照電圧に対応する第２の折り返し点とを有する、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１３】
前記第１のステージの伝達関数は、
さらに、前記第３の参照電圧よりも高い第４の参照電圧に対応する第３の折り返し点を有し、
前記アナログ信号のレベルが前記第４の参照電圧よりも高い場合は前記第１のサブＤＡＣから出力される副アナログ信号を０レベルにする、請求項１２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１４】
前記第２〜第Ｎ−１のステージの各々は、横型シェアードアンプ構成であって、さらに、前段から与えられた副アナログ信号を副デジタル信号に変換して前記エラー補正回路に与える第４のサブＡＤＣを含み、
前記第２のサブＤＡＣは、ある期間は、前段のステージから与えられた副アナログ信号と前記第２のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を後段に出力し、次の期間は、前段のステージから与えられた副アナログ信号と前記第４のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を後段に出力する、請求項１から請求項１３までのいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１５】
前記第２〜第Ｎ−１のステージの各々は、縦型シェアードアンプ構成であって、さらに、前記第２のサブＤＡＣから与えられた副アナログ信号を副デジタル信号に変換して前記エラー補正回路に与える第４のサブＡＤＣを含み、
前記第２のサブＤＡＣは、ある期間は、前段のステージから与えられた副アナログ信号と前記第２のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を前記第４のサブＡＤＣに出力し、次の期間は、生成した副アナログ信号と前記第４のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を後段に出力する、請求項１から請求項１３までのいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１６】
前記アナログ信号および前記副アナログ信号の各々は差動信号である、請求項１から請求項１５までのいずれかに記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はパイプライン型Ａ／Ｄコンバータに関し、特に、小ビットのＡ／Ｄ変換ステージ（以下、単に「ステージ」と称す）を複数段縦列接続し、各ステージで得られたデジタル信号に基づいて最終デジタル信号を得るパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
近年、システムＬＳＩ技術の発展により、大規模なシステムを１つのＬＳＩに搭載することが可能となった。データコンバータは、このようなシステムＬＳＩのアナログ信号の入出力には必要不可欠である。システムＬＳＩにはセンサや画像信号、無線の信号など様々な情報が入力されることが多くなったので、１つのシステムＬＳＩに複数のＡ／Ｄコンバータが搭載されることも珍しくない。こうした状況の中、パイプライン型Ａ／Ｄコンバータは、面積・消費電力の点で優れた回路として近年多く用いられている。しかし、面積・消費電力で優れたパイプラインＡ／Ｄコンバータについても、さらなる小面積化や低消費電力化が要求されている。こうした要求を満たす手法としてシェアードアンプ構成が提案されている（たとえば特許文献１参照）。
【０００３】
シェアードアンプ構成とは、一般のパイプライン型Ａ／Ｄコンバータのアンプが１周期中のうちの半分しか動作していないことに着目し、（１）隣接する２つのパイプラインステージ間などでアンプを共有したり、（２）容量を２組設け、インターリブ動作させることで、アンプを２つの容量組で共有するものである。
【０００４】
（１）の場合は、パイプラインステージで最も大きな面積が必要となるアンプを２つのステージで共有するので、面積を大幅に削減できるとともに、アンプの使用効率を２倍に上げることにより消費電力を低減することができる。また、（２）の場合は、容量を２組設ける必要があることから面積的には不利ではあるが、アンプの演算時間を２倍に拡張することができるので、アンプに要求されるセトリング時間が大幅に緩和され、アンプに必要とされる電力が大幅に減少するとともに、アンプの面積も縮小することができる。
【特許文献１】特開２００５−２５２３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような特徴をもつシェアードアンプ構成は今後さらに多く用いられる可能性があるが、シェアードアンプ構成を採用したパイプラインステージでは、アンプのリセット期間が無いために、アンプの差動入力端子間に過大入力されて発生した大きな電位差を複数サイクル引きずり、数サイクルにわたって演算に大きな誤差が生じてしまう。この現象は次のメカニズムで発生する。
【０００６】
パイプライン型Ａ／Ｄコンバータを構成するパイプラインステージはスイッチト・キャパシタ回路により構成されており、ネガティブフィードバックとアンプの仮想接地の働きにより、サンプリングしたアナログ信号Ｖｉｎを特定の倍率α（αは主に、２や４）倍し、アナログ信号Ｖｉｎのレベルに応じて選択された参照電圧Ｖｒ＝ｋ・Ｖｒｅｆ（ｋ＝０，±１，…±（α−１），Ｖｒｅｆは入力レンジを決定する参照電圧）を減算する（Ｖｏｕｔ＝ｋＶｉｎ−Ｖｒ）。
【０００７】
しかし、この演算を行う際に、Ｖｒｅｆを超える過大なレベルの信号Ｖｉｎが入力された場合、アンプの出力レンジは電源電圧Ｖｄｄにより制限されていることから、Ｖｏｕｔ＝ｋＶｉｎ−Ｖｒで表される電圧を出力できない場合がある。この場合、アンプは仮想接地の状態に推移することができず、アンプの差動入力端子間には大きな電位差が発生してしまう。
【０００８】
この問題を解決するため、入力電圧を制限するリミッタ回路を設けることが考えられる。リミッタ回路は主にコンパレータとスイッチにより構成されるが、コンパレータの精度や基準電位の微小なずれは、１段当たりに２倍や４倍されるため、数段経ることで入力レンジから大きく外れた値となり、再びオーバーフローの可能性が起こってしまう。このため、大きな誤差を出さないように多くのリミッタ回路が必要になる。安全性を期すると各段にリミッタ回路が必要となり、その面積は非常に大きなものとなる。また、信号経路内に遅延パスを挿入することになるため、リミッタ回路よりも前の回路の速度特性を向上させる必要があり、消費電流の増加を招く。
【０００９】
それゆえに、この発明の主たる目的は、面積が小さく、消費電力が低く、誤差が小さなパイプライン型Ａ／Ｄコンバータを提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るパイプライン型Ａ／Ｄコンバータは、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、縦列接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のステージと、該第１〜第Ｎのステージから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備える。第１のステージは、アナログ信号を副デジタル信号に変換してエラー補正回路に与える第１のサブＡＤＣと、アナログ信号と第１のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を第２のステージに出力する第１のサブＤＡＣとを含む。第２〜第Ｎ−１のステージの各々は、前段から与えられた副アナログ信号を副デジタル信号に変換してエラー補正回路に与える第２のサブＡＤＣと、前段のステージから与えられた副アナログ信号と第２のサブＡＤＣで生成された副デジタル信号とに応じたレベルの副アナログ信号を後段に出力する第２のサブＤＡＣとを含む。第Ｎのステージは、前段から与えられた副アナログ信号を副デジタル信号に変換してエラー補正回路に与える第３のサブＡＤＣを含む。第１のサブＤＡＣは、アナログ信号のレベルが予め定められた入力電圧範囲を超えた場合にのみ動作する第１のスイッチを含み、第１のスイッチが動作した場合に予め定められた出力電圧範囲内のレベルの副アナログ信号を出力するように構成されている。
【発明の効果】
【００１１】
この発明に係るパイプライン型Ａ／Ｄコンバータでは、第１のステージの第１のサブＤＡＣは、アナログ信号のレベルが予め定められた入力電圧範囲を超えた場合にのみ動作する第１のスイッチを含み、第１のスイッチが動作した場合に予め定められた出力電圧範囲内のレベルの副アナログ信号を出力するように構成されている。したがって、各ステージの入力側にリミッタ回路を設ける場合に比べ、面積が小さく、消費電力が低く、誤差が小さなパイプライン型Ａ／Ｄコンバータを実現することができる。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。図１において、このパイプライン型Ａ／Ｄコンバータは、縦列接続された８つのステージＳＴ１〜ＳＴ８と、エラー補正回路１とを備える。
【００１３】
初段のステージＳＴ１には、Ａ／Ｄ変換すべきアナログ信号ΔＶｉｎが入力される。ステージＳＴ１は、入力されたアナログ信号ΔＶｉｎに基づいて３．２５ビットのデジタル信号Ｄｏｕｔ（００００〜１０００のうちのいずれか）を生成し、生成したデジタル信号Ｄｏｕｔをエラー補正回路１に与える。また、ステージＳＴ１は、入力されたアナログ信号ΔＶｉｎと、生成したデジタル信号Ｄｏｕｔとに応じたレベルのアナログ信号ΔＶｏｕｔを生成し、生成したアナログ信号ΔＶｏｕｔを次段のステージＳＴ２に与える。また、ステージＳＴ１は、入力されたアナログ信号ΔＶｉｎのレベルが所定の入力電圧範囲を超えた場合でも、アナログ信号ΔＶｏｕｔを正常範囲内に維持するオーバーフロー対策回路を含む。
【００１４】
２段目のステージＳＴ２は、前段のステージＳＴ１からのアナログ信号ΔＶｏｕｔに基づいて１．５ビットのデジタル信号Ｄｏｕｔ１（００〜１０のうちのいずれか）を生成し、生成したデジタル信号Ｄｏｕｔ１をエラー補正回路１に与える。また、ステージＳＴ２は、入力されたアナログ信号ΔＶｏｕｔと、生成したデジタル信号Ｄｏｕｔ１とに応じたレベルのアナログ信号ΔＶｏｕｔ１を生成し、生成したアナログ信号ΔＶｏｕｔ１を次段のステージＳＴ３に与える。ステージＳＴ２は、いわゆる横型シェアードアンプ構成を採用している。３段目から７段目のステージＳＴ３〜ＳＴ７の各々は、ステージＳＴ２と同じ構成である。
【００１５】
終段のステージＳＴ８は、コンパレータを含み、前段のステージＳＴ７からのアナログ信号ΔＶｏｕｔ６に基づいて２ビットのデジタル信号Ｄｏｕｔ７（００〜１１のうちのいずれか）を生成し、生成したデジタル信号Ｄｏｕｔ７をエラー補正回路１に与える。エラー補正回路１は、ステージＳＴ１〜ＳＴ８から出力されたデジタル信号Ｄｏｕｔ〜Ｄｏｕｔ７に基づいて最終デジタル信号ＤＯＵＴを出力する。
【００１６】
図２は、初段のステージＳＴ１の構成を示すブロック図である。図２において、ステージＳＴ１は、オーバーフロー検出回路２、サブＡＤＣ（サブＡ／Ｄコンバータ）３、およびサブＤＡＣ（サブＤ／Ａコンバータ）４を含む。オーバーフロー検出回路２は、入力されたアナログ信号ΔＶｉｎのレベルが過大になった場合に、信号φ７を活性化レベルの「Ｈ」レベルにする。サブＡＤＣ３は、入力されたアナログ信号ΔＶｉｎを３．２５ビットのデジタル信号Ｄｏｕｔに変換してエラー補正回路１に与えるとともに、アナログ信号ΔＶｉｎのレベルに応じた切換信号をサブＤＡＣ４に与える。サブＤＡＣ４は、入力されたアナログ信号ＶｉｎとサブＡＤＣ３からの切換信号とに基づいてアナログ信号ΔＶｏｕｔを生成し、生成したアナログ信号ΔＶｏｕｔを次段のステージＳＴ２に与える。また、サブＤＡＣ４は、アナログ信号Ｖｉｎのレベルが過大になって信号φ７が「Ｈ」にされた場合は、アナログ信号ΔＶｏｕｔを０レベルにする。
【００１７】
図３は、オーバーフロー検出回路２の構成を示す回路ブロック図である。図３において、オーバーフロー検出回路２は、コンパレータ５，６、ＯＲゲート７、インバータ７ａ、および参照電圧発生回路８を含む。参照電圧発生回路８は、直列接続された１６個の抵抗素子８ａを含み、これらの抵抗素子８ａの抵抗値は等しいので、参照電圧ＶＲＴ−ＶＲＢを分圧して参照電圧ＶＡ＝（ＶＲＴ−ＶＲＢ）×９／１６，ＶＢ＝（ＶＲＴ−ＶＲＢ）×７／１６，ＶＣＭ＝（ＶＲＴ−ＶＲＢ）／２を生成する。
【００１８】
コンパレータ５は、入力されたアナログ信号ΔＶｉｎ＝Ｖｉｎ＋−Ｖｉｎ−と上限値である参照電圧ＶＲＴ−ＶＲＢ＋ＶＡ−ＶＢ＝（ＶＲＴ−ＶＲＢ）×９／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞（ＶＲＴ−ＶＲＢ）×９／８の場合は、信号φ５を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜（ＶＲＴ−ＶＲＢ）×９／８の場合は、信号φ５を「Ｌ」レベルにする。
【００１９】
コンパレータ６は、入力されたアナログ信号ΔＶｉｎ＝Ｖｉｎ＋−Ｖｉｎ−と下限値である参照電圧ＶＲＢ−ＶＲＴ＋ＶＢ−ＶＡ＝（ＶＲＢ−ＶＲＴ）×９／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＜（ＶＲＢ−ＶＲＴ）×９／８の場合は、信号φ６を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＞（ＶＲＢ−ＶＲＴ）×９／８の場合は、信号φ６を「Ｌ」レベルにする。
【００２０】
インバータ７ａは、コンパレータ６の出力信号φ６を受け、その反転信号／φ６を出力する。ＯＲゲート７は、コンパレータ５の出力信号φ５と、インバータ７ａの出力信号／φ６と、クロック信号φ１ｃとを受け、信号φ７を出力する。信号φ５と／φ６とφ１ｃのうちの少なくとも１つが「Ｈ」レベルの場合に、信号φ７が「Ｈ」レベルになる。
【００２１】
図４は、コンパレータ５の構成を示す回路ブロック図である。図４において、コンパレータ５は、スイッチ１１〜２２、キャパシタ２３〜２６、差動増幅器２７、ラッチ回路２８、およびＡＮＤゲート２９を含む。スイッチ１１〜１８の一方端子は、それぞれ電圧信号ＶＣＭ，ＶＡ，Ｖｉｎ＋，ＶＲＴ，ＶＲＢ，Ｖｉｎ−，ＶＢ，ＶＣＭを受ける。スイッチ１１，１３，１５，１７の他方端子は、それぞれキャパシタ２３〜２６の一方端子に接続される。スイッチ１２，１４，１６，１８の他方端子は、それぞれキャパシタ２３〜２６の一方端子に接続される。
【００２２】
キャパシタ２３，２４の他方端子は、ともに差動増幅器２７の＋側入力端子に接続される。キャパシタ２５，２６の他方端子は、ともに差動増幅器２７の−側入力端子に接続される。スイッチ１９は、差動増幅器２７の＋側入力端子と−側出力端子の間に接続される。スイッチ２０は、差動増幅器２７の−側入力端子と＋側出力端子の間に接続される。差動増幅器２７の＋側出力端子および−側出力端子は、それぞれスイッチ２１，２２を介してラッチ回路２８に接続される。ＡＮＤゲート２９は、クロック信号φ２とラッチ回路２８の出力信号との論理積信号をコンパレータ５の出力信号φ５として出力する。
【００２３】
クロック信号φ２が「Ｈ」レベルの期間（クロック信号／φ２が「Ｌ」レベルの期間）は、スイッチ１２，１４，１５，１７，１９，２０が導通するとともに、残りのスイッチ１１，１３，１６，１８，２１，２２が非導通になる。差動増幅器２７の＋側入力端子の電圧をＶｘ１とし、−側入力端子の電圧をＶｘ２とすると、このとき差動増幅器２７の入出力端子間がそれぞれスイッチ１９，２０を介してショートされているので、差動増幅器２７の入力電圧と出力電圧が一致するように動作し、Ｖｘ１＝Ｖｘ２＝ＶＡＺとなる。ＶＡＺは差動増幅器２７の入出力端子をショートしたときに得られるオートゼロ電位と呼ばれている。したがって、キャパシタ２３〜２６の各々の容量値をＣとすると、キャパシタ２３〜２６にはそれぞれＱ１＝Ｃ（ＶＡ−ＶＡＺ），Ｑ２＝Ｃ（ＶＲＴ−ＶＡＺ），Ｑ３＝Ｃ（ＶＲＢ−ＶＡＺ），Ｑ４＝Ｃ（ＶＢ−ＶＡＺ）の電荷が充電される。
【００２４】
クロック信号φ２が「Ｌ」レベルの期間（クロック信号／φ２が「Ｈ」レベルの期間）は、スイッチ１１，１３，１６，１８，２１，２２が導通するとともに、残りのスイッチ１２，１４，１５，１７，１９，２０が非導通になる。このとき、キャパシタ２３，２４の一方端子の電位は変化するがキャパシタ２３，２４の他方端子はハイインピーダンス状態になるので、キャパシタ２３，２４の電荷が保存され、Ｑ１＋Ｑ２＝Ｃ（ＶＣＭ−Ｖｘ１）＋Ｃ（Ｖｉｎ＋−Ｖｘ１）＝Ｃ（ＶＡ−ＶＡＺ）＋Ｃ（ＶＲＴ−ＶＡＺ）となる。同様にキャパシタ２５，２６の電荷が保存され、Ｑ３＋Ｑ４＝Ｃ（ＶＣＭ−Ｖｘ２）＋Ｃ（Ｖｉｎ−−Ｖｘ２）＝Ｃ（ＶＲＢ−ＶＡＺ）＋Ｃ（ＶＢ−ＶＡＺ）となる。これらの数式からＶｘ１＝{（Ｖｉｎ＋＋ＶＣＭ）−（ＶＲＴ＋ＶＡ）}／２＋ＶＡＺ，Ｖｘ２＝{（Ｖｉｎ−＋ＶＣＭ）−（ＶＲＢ＋ＶＢ）}／２＋ＶＡＺとなる。
【００２５】
ここで差動増幅器２７の＋側出力端子の電圧をＶｙ１とし、−側出力端子の電圧をＶｙ２とし、増幅率をＡとすると、Ｖｙ１−Ｖｙ２＝Ａ（Ｖｘ１−Ｖｘ２）＝Ａ{（Ｖｉｎ＋−Ｖｉｎ−）−（ＶＲＴ−ＶＲＢ＋ＶＡ−ＶＢ）}／２となる。したがって、（Ｖｉｎ＋−Ｖｉｎ−）と（ＶＲＴ−ＶＲＢ＋ＶＡ−ＶＢ）＝（ＶＲＴ−ＶＲＢ）×９／８の差が差動増幅器２７で増幅され、Ｖｙ１は「Ｈ」レベルまたは「Ｌ」レベルとなり、Ｖｙ２は「Ｌ」レベルまたは「Ｈ」レベルとなる。ラッチ回路２８は、クロック信号φ２が「Ｌ」レベルの期間にスイッチ２１を介して与えられた信号のレベルを取り込み、取り込んだ信号をクロック信号φ２が「Ｈ」レベルの期間に出力する。
【００２６】
結局、クロック信号φ２が「Ｈ」レベルであり、かつＶｉｎ＋−Ｖｉｎ−＞（ＶＲＴ−ＶＲＢ）×９／８の場合は、信号φ５は「Ｈ」レベルになる。クロック信号φ２が「Ｈ」レベルであり、かつＶｉｎ＋−Ｖｉｎ−＜（ＶＲＴ−ＶＲＢ）×９／８の場合は、信号φ５は「Ｌ」レベルになる。クロック信号φ２が「Ｌ」レベルの場合は、信号φ５は常に「Ｌ」レベルになる。
【００２７】
コンパレータ６もコンパレータ５と同様の構成である。ただし、スイッチ１２，１４，１５，１７の一方端子に、参照電圧ＶＡ，ＶＲＴ，ＶＲＢ，ＶＢの代わりに参照電圧ＶＢ，ＶＲＢ，ＶＲＴ，ＶＡが入力される。
【００２８】
図５は、サブＡＤＣ３の構成を示す回路ブロック図である。図５において、サブＡＤＣ３は、参照電圧発生回路３０、コンパレータ３１〜３８、およびエンコーダ３９を含む。参照電圧発生回路３０は、直列接続された１６個の抵抗素子３０ａを含み、参照電圧ＶＲＴ−ＶＲＢ＝ΔＶｒｅｆを分圧して参照電圧Ｖ１〜Ｖ８を生成する。１６個の抵抗素子３０ａの抵抗値は等しい。
【００２９】
コンパレータ３１〜３８は、クロック信号φ２が「Ｈ」レベルの場合に活性化される。コンパレータ３１は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ１−Ｖ８＝ΔＶｒｅｆ×７／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ×７／８の場合は信号φ２ａ，／φ２ａをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ×７／８の場合は信号φ２ａ，／φ２ａをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。コンパレータ３２は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ２−Ｖ７＝ΔＶｒｅｆ×５／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ×５／８の場合は信号φ２ｂ，／φ２ｂをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ×５／８の場合は信号φ２ｂ，／φ２ｂをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。
【００３０】
コンパレータ３３は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ３−Ｖ６＝ΔＶｒｅｆ×３／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ×３／８の場合は信号φ２ｃ，／φ２ｃをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ×３／８の場合は信号φ２ｃ，／φ２ｃをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。コンパレータ３４は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ４−Ｖ５＝ΔＶｒｅｆ／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ／８の場合は信号φ２ｄ，／φ２ｄをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ／８の場合は信号φ２ｄ，／φ２ｄをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。
【００３１】
コンパレータ３５は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ５−Ｖ４＝−ΔＶｒｅｆ／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ／８の場合は信号φ２ｅ，／φ２ｅをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ／８の場合は信号φ２ｅ，／φ２ｅをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。コンパレータ３６は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ６−Ｖ３＝−ΔＶｒｅｆ×３／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ×３／８の場合は信号φ２ｆ，／φ２ｆをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ×３／８の場合は信号φ２ｆ，／φ２ｆをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。
【００３２】
コンパレータ３７は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ７−Ｖ２＝−ΔＶｒｅｆ×５／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ×５／８の場合は信号φ２ｇ，／φ２ｇをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ×５／８の場合は信号φ２ｇ，／φ２ｇをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。コンパレータ３８は、アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ８−Ｖ１＝−ΔＶｒｅｆ×７／８とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ×７／８の場合は信号φ２ｈ，／φ２ｈをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ×７／８の場合は信号φ２ｈ，／φ２ｈをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。クロック信号φ２が「Ｌ」レベルの場合は、コンパレータ３１〜３８の出力信号φ２ａ〜φ２ｈ，／φ２ａ〜／φ２ｈは「Ｌ］レベルに固定される。エンコーダ３９は、コンパレータ３１〜３８の出力信号φ２ａ〜φ２ｈに基づいて３．２５ビットのデジタル信号Ｄｏｕｔを生成し、生成したデジタル信号Ｄｏｕｔをエラー補正回路１に出力する。
【００３３】
図６は、コンパレータ３１の構成を示す回路ブロック図である。図６において、コンパレータ３１は、スイッチ４１〜４８、キャパシタ４９，５０、差動増幅器５１、ラッチ回路５２、およびＡＮＤゲート５３，５４を含む。スイッチ４１〜４４の一方端子は、それぞれ電圧信号Ｖ１，Ｖｉｎ＋，Ｖｉｎ−，Ｖ８を受ける。スイッチ４１，４３の他方端子は、それぞれキャパシタ４９，５０の一方端子に接続される。スイッチ４２，４４の他方端子は、それぞれキャパシタ４９，５０の一方端子に接続される。
【００３４】
キャパシタ４９，５０の他方端子は、それぞれ差動増幅器５１の＋側入力端子および−側入力端子に接続される。スイッチ４５は、差動増幅器５１の＋側入力端子と−側出力端子の間に接続される。スイッチ４６は、差動増幅器５１の−側入力端子と＋側出力端子の間に接続される。差動増幅器５１の＋側出力端子および−側出力端子は、それぞれスイッチ４７，４８を介してラッチ回路５２に接続される。ＡＮＤゲート５３は、クロック信号φ２とラッチ回路５２の出力信号との論理積信号をコンパレータ３１の出力信号φ２ａとして出力する。ＡＮＤゲート５４は、クロック信号φ２とラッチ回路５２の反転出力信号との論理積信号をコンパレータ３１の出力信号／φ２ａとして出力する。
【００３５】
クロック信号φ２が「Ｈ」レベルの期間（クロック信号／φ２が「Ｌ」レベルの期間）は、スイッチ４１，４４〜４６が導通するとともに、残りのスイッチ４２，４３，４７，４８が非導通になる。差動増幅器５１の＋側入力端子の電圧をＶｘ１とし、−側入力端子の電圧をＶｘ２とすると、このとき差動増幅器５１の入出力端子間がそれぞれスイッチ４５，４６を介してショートされているので、差動増幅器５１の入力電圧と出力電圧が一致するように動作し、Ｖｘ１＝Ｖｘ２＝ＶＡＺとなる。ＶＡＺは差動増幅器５１の入出力端子をショートしたときに得られるオートゼロ電位と呼ばれている。したがって、キャパシタ４９，５０の各々の容量値をＣとすると、キャパシタ４９にはＱ１＝Ｃ（Ｖ１−ＶＡＺ）の電荷が充電され、キャパシタ５０にはＱ２＝Ｃ（Ｖ８−ＶＡＺ）の電荷が充電される。
【００３６】
クロック信号φ２が「Ｌ」レベルの期間（クロック信号／φ２が「Ｈ」レベルの期間）は、スイッチ４２，４３，４７，４８が導通するとともに、残りのスイッチ４１，４４〜４６が非導通になる。このとき、キャパシタ４９の一方端子の電位はＶ１からＶｉｎ＋に変化するがキャパシタ４９の他方端子はハイインピーダンス状態になるので、キャパシタ４９の電荷が保存され、Ｑ１＝Ｃ（Ｖｉｎ＋−Ｖｘ１）＝Ｃ（Ｖ１−ＶＡＺ）となる。同様にキャパシタ５０の電荷が保存され、Ｑ２＝Ｃ（Ｖｉｎ−−Ｖｘ２）＝Ｃ（Ｖ８−ＶＡＺ）となる。これらの数式からＶｘ１＝（Ｖｉｎ＋−Ｖ１）＋ＶＡＺ，Ｖｘ２＝（Ｖｉｎ−−Ｖ８）＋ＶＡＺとなる。
【００３７】
ここで差動増幅器５１の＋側出力端子の電圧をＶｙ１とし、−側出力端子の電圧をＶｙ２とし、増幅率をＡとすると、Ｖｙ１−Ｖｙ２＝Ａ（Ｖｘ１−Ｖｘ２）＝Ａ{（Ｖｉｎ＋−Ｖｉｎ−）−（Ｖ１−Ｖ８）}となる。したがって、（Ｖｉｎ＋−Ｖｉｎ−）と（Ｖ１−Ｖ８）の差が差動増幅器５１で増幅され、Ｖｙ１は「Ｈ」レベルまたは「Ｌ」レベルとなり、Ｖｙ２は「Ｌ」レベルまたは「Ｈ」レベルとなる。ラッチ回路５２は、クロック信号φ２が「Ｌ」レベルの期間にスイッチ４７，４８を介して与えられた信号のレベルを取り込み、取り込んだ信号をクロック信号φ２が「Ｈ」レベルの期間に出力する。
【００３８】
結局、クロック信号φ２が「Ｈ」レベルであり、かつＶｉｎ＋−Ｖｉｎ−＞Ｖ１−Ｖ８の場合は、信号φ２ａ，／φ２ａはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。クロック信号φ２が「Ｈ」レベルであり、かつＶｉｎ＋−Ｖｉｎ−＜Ｖ１−Ｖ８の場合は、信号φ２ａ，／φ２ａをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。クロック信号φ２が「Ｌ」レベルの場合は、信号φ２ａ，／φ２ａは常に「Ｌ」レベルになる。
【００３９】
コンパレータ３２〜３８の各々もコンパレータ３１と同様の構成である。ただし、コンパレータ３２〜３８では、スイッチ４１，４４の一方端子に、参照電圧Ｖ１，Ｖ８の代わりに参照電圧Ｖ２，Ｖ７；Ｖ３，Ｖ６；Ｖ４，Ｖ５；Ｖ５，Ｖ４；Ｖ６，Ｖ３；Ｖ７，Ｖ２；Ｖ８，Ｖ１がそれぞれ入力される。
【００４０】
図７は、サブＤＡＣ４の構成を示す回路図である。図７において、サブＤＡＣ４は、図５のコンパレータ３１〜３８の各々に対応して設けられたスイッチ６１〜６６およびキャパシタ６７，６８と、スイッチ６９〜７１、キャパシタ７２〜７５および差動増幅器７６を含む。
【００４１】
スイッチ６１〜６３の一方端子はそれぞれ電圧信号Ｖｉｎ＋，ＶＲＴ，ＶＲＢを受け、それらの他方端子はともにキャパシタ６７の一方端子に接続され、キャパシタ６７の他方端子は差動増幅器７６の＋側入力端子に接続される。スイッチ６１はクロック信号φ１が「Ｈ」レベルの期間に導通し、スイッチ６２，６３はそれぞれ対応のコンパレータ（たとえば３１）の出力信号（この場合はφ２ａ，／φ２ａ）が「Ｈ」レベルの場合に導通する。
【００４２】
スイッチ６４〜６６の一方端子はそれぞれ電圧信号Ｖｉｎ−，ＶＲＢ，ＶＲＴを受け、それらの他方端子はともにキャパシタ６８の一方端子に接続され、キャパシタ６８の他方端子は差動増幅器７６の−側入力端子に接続される。スイッチ６４はクロック信号φ１が「Ｈ」レベルの期間に導通し、スイッチ６５，６６はそれぞれ対応のコンパレータ（たとえば３１）の出力信号（この場合はφ２ａ，／φ２ａ）が「Ｈ」レベルの場合に導通する。
【００４３】
スイッチ６９，７０の一方端子はともに参照電圧ＶＣＭを受け、それらの他方端子はそれぞれ差動増幅器７６の＋側入力端子および−側入力端子に接続される。スイッチ７１は、差動増幅器７６の＋側出力端子と−側出力端子との間に接続される。スイッチ６９〜７１は、信号φ７が「Ｈ」レベルの期間に導通する。
【００４４】
キャパシタ７２と７３は、差動増幅器７６の＋側入力端子と−側出力端子の間に並列接続される。キャパシタ７４と７５は、差動増幅器７６の−側入力端子と＋側出力端子の間に並列接続される。キャパシタ６７，６８，７２〜７５の容量値は等しい。差動増幅器７６の−側出力端子および＋側出力端子から、それぞれアナログ信号Ｖｏｕｔ＋，Ｖｏｕｔ−が出力される。なお、ΔＶｏｕｔ＝Ｖｏｕｔ＋−Ｖｏｕｔ−である。
【００４５】
図８は、サブＤＡＣ４の動作を示すタイムチャートである。図８において、クロック信号φ１は、時刻ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６，ｔ７〜ｔ８，…で「Ｈ」レベルになり、ｔ２〜ｔ３，ｔ４〜ｔ５，ｔ６〜ｔ７，ｔ８〜ｔ９，…で「Ｌ」レベルになる。クロック信号φ１ｃは、クロック信号φ１の立下りを所定時間だけ早めた信号である。信号φ７は、オーバーフロー検出回路２の出力信号である。信号φ２ａ〜φ２ｈ，／φ２ａ〜／φ２ｈは、コンパレータ３１〜３８の出力信号である。
【００４６】
時刻ｔ１において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃ，φ７も「Ｈ」レベルに立ち上げられる。これにより、各スイッチ６１、各スイッチ６４、スイッチ６９〜７１が導通し、各キャパシタ６７が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、各キャパシタ６８が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ２において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ６１，６４が非導通になる。
【００４７】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−が正側にオーバーフローしたとすると、信号φ１ｃが「Ｌ」レベルになっても信号φ７は「Ｈ」レベルに維持され、信号φ２ａ〜φ２ｈが「Ｈ」レベルになり、信号／φ２ａ〜／φ２ｈが「Ｌ」レベルになる。これにより、各スイッチ６２、各スイッチ６５、スイッチ６９〜７１が導通し、差動増幅器７６の出力電圧Ｖｏｕｔ＋−Ｖｏｕｔ−は０Ｖになる。
【００４８】
次に時刻ｔ３において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃ，φ７も「Ｈ」レベルに立ち上げられる。これにより、各スイッチ６１、各スイッチ６４、スイッチ６９〜７１が導通し、各キャパシタ６７が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、各キャパシタ６８が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ４において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ６１，６４が非導通になる。
【００４９】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−がオーバーフローしていないものとすると、信号φ１ｃが「Ｌ」レベルになると、信号φ７が「Ｌ」レベルに立ち下げられ、入力信号Ｖｉｎ＋−Ｖｉｎ−のレベルに応じて信号φ２ａ〜φ２ｈ，／φ２ａ〜／φ２ｈの一部の信号が「Ｈ」レベルになり、残りの信号が「Ｌ」レベルになる（この状態を図８では＊１，＊２で示している）。これにより、スイッチ６９〜７１が非導通になり、信号φ２ａ〜φ２ｈ，／φ２ａ〜／φ２ｈのうちの「Ｈ」レベルの信号に対応するスイッチ６２，６３，６５，６６が導通する。これにより、入力信号Ｖｉｎ＋−Ｖｉｎ−のレベルに応じたレベルの電圧Ｖｏｕｔ＋−Ｖｏｕｔ−が出力される。
【００５０】
なお、Ｖｉｎ＋−Ｖｉｎ−をΔＶｉｎとし、Ｖｏｕｔ＋−Ｖｏｕｔ−をΔＶｙとし、ＶＲＴ−ＶＲＢをΔＶｒｅｆとすると、φ２ａ〜φ２ｈの全てが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ−４ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｂ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ−３ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｃ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ−２ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｄ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ−ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｅ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎとなる。
【００５１】
また、φ２ａ〜φ２ｈのうちφ２ｆ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ＋ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｇ〜φ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ＋２ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈのうちφ２ｈのみが「Ｈ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ＋３ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｈの全てが「Ｌ」レベルの場合、ΔＶｙ＝４ΔＶｉｎ＋４ΔＶｒｅｆとなる。
【００５２】
次に時刻ｔ７において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃ，φ７も「Ｈ」レベルに立ち上げられる。これにより、各スイッチ６１、各スイッチ６４、スイッチ６９〜７１が導通し、各キャパシタ６７が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、各キャパシタ６８が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ８において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ６１，６４が非導通になる。
【００５３】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−が負側にオーバーフローしたとすると、信号φ１ｃが「Ｌ」レベルになっても信号φ７は「Ｈ」レベルに維持され、信号φ２ａ〜φ２ｈが「Ｌ」レベルになり、信号／φ２ａ〜／φ２ｈが「Ｈ」レベルになる。これにより、各スイッチ６３、各スイッチ６６、スイッチ６９〜７１が導通し、差動増幅器７６の出力電圧Ｖｏｕｔ＋−Ｖｏｕｔ−は０Ｖになる。
【００５４】
図９は、ステージＳＴ１の伝達関数を示す図である。図９において、横軸はΔＶｉｎ＝Ｖｉｎ＋−Ｖｉｎ−であり、縦軸はΔＶｏｕｔ＝Ｖｏｕｔ＋−Ｖｏｕｔ−である。０＜ΔＶｉｎ＜ΔＶｒｅｆ／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４となる。ΔＶｒｅｆ／８＜ΔＶｉｎ＜ΔＶｒｅｆ×３／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４−ΔＶｒｅｆとなる。ΔＶｒｅｆ×３／８＜ΔＶｉｎ＜ΔＶｒｅｆ×５／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４−ΔＶｒｅｆ×２となる。ΔＶｒｅｆ×５／８＜ΔＶｉｎ＜ΔＶｒｅｆ×７／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４−ΔＶｒｅｆ×３となる。ΔＶｒｅｆ×７／８＜ΔＶｉｎ＜ΔＶｒｅｆ×９／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４−ΔＶｒｅｆ×４となる。ΔＶｒｅｆ×９／８＜ΔＶｉｎの区間では、ΔＶｏｕｔ＝０となる。
【００５５】
このように、伝達関数を示す曲線は、ΔＶｉｎがΔＶｒｅｆ／８，ΔＶｒｅｆ×３／８，ΔＶｒｅｆ×５／８，ΔＶｒｅｆ×７／８，ΔＶｒｅｆ×９／８の場合に正側から負側に折り返す。ΔＶｒｅｆ／８，ΔＶｒｅｆ×３／８，ΔＶｒｅｆ×５／８，ΔＶｒｅｆ×７／８はそれぞれコンパレータ３４，３３，３２，３１に対応し、ΔＶｒｅｆ×９／８はコンパレータ５に対応している。
【００５６】
また、０＞ΔＶｉｎ＞−ΔＶｒｅｆ／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４となる。−ΔＶｒｅｆ／８＞ΔＶｉｎ＞−ΔＶｒｅｆ×３／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４＋ΔＶｒｅｆとなる。−ΔＶｒｅｆ×３／８＞ΔＶｉｎ＞−ΔＶｒｅｆ×５／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４＋ΔＶｒｅｆ×２となる。−ΔＶｒｅｆ×５／８＞ΔＶｉｎ＞−ΔＶｒｅｆ×７／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４＋ΔＶｒｅｆ×３となる。−ΔＶｒｅｆ×７／８＞ΔＶｉｎ＞−ΔＶｒｅｆ×９／８の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×４＋ΔＶｒｅｆ×４となる。−ΔＶｒｅｆ×９／８＞ΔＶｉｎの区間では、ΔＶｏｕｔ＝０となる。
【００５７】
このように、伝達関数を示す曲線は、０から−ΔＶｒｅｆ方向に見て、ΔＶｉｎが−ΔＶｒｅｆ／８，−ΔＶｒｅｆ×３／８，−ΔＶｒｅｆ×５／８，−ΔＶｒｅｆ×７／８，−ΔＶｒｅｆ×９／８の場合に負側から正側に折り返す。−ΔＶｒｅｆ／８，−ΔＶｒｅｆ×３／８，−ΔＶｒｅｆ×５／８，−ΔＶｒｅｆ×７／８はそれぞれコンパレータ３５〜３８に対応し、−ΔＶｒｅｆ×９／８はコンパレータ６に対応している。
【００５８】
また、図９中の点線は、従来のパイプライン型Ａ／Ｄコンバータの第１ステージの伝達関数を示している。従来の第１ステージでは、−ΔＶｒｅｆ×５／８，−ΔＶｒｅｆ×３／８，−ΔＶｒｅｆ／８，ΔＶｒｅｆ／８，ΔＶｒｅｆ×３／８，ΔＶｒｅｆ×５／８を参照電圧とし、２．７５ビットのデジタル信号を生成していた。従来の第１ステージの伝達関数は、０＜ΔＶｉｎ＜ΔＶｒｅｆ×７／８の区間では、本実施の形態１のステージＳＴ１の伝達関数と同じであるが、ΔＶｉｎがΔＶｒｅｆ×７／８よりも高くなると、ΔＶｏｕｔはΔＶｉｎに比例して上昇し、電源電圧Ｖｄｄに到達する。また、従来の第１ステージの伝達関数は、０＞ΔＶｉｎ＞−ΔＶｒｅｆ×７／８の区間では、本実施の形態１のステージＳＴ１の伝達関数と同じであるが、ΔＶｉｎが−ΔＶｒｅｆ×７／８よりも低くなると、ΔＶｏｕｔはΔＶｉｎに比例して低下し、電源電圧−Ｖｄｄに到達する。つまり、従来の第１ステージでは、ΔＶｉｎがΔＶｒｅｆ×７／８よりも高くなったり、ΔＶｉｎが−ΔＶｒｅｆ×７／８よりも低くなると、ΔＶｏｕｔが正常な出力電圧範囲を超えてしまう。
【００５９】
これに対して実施の形態１のステージＳＴ１では、伝達関数の折り返し点を正側と負側で２つずつ増やし、さらに、ΔＶｉｎがΔＶｒｅｆ×９／８よりも高くなったり、ΔＶｉｎが−ΔＶｒｅｆ×９／８よりも低くなると、出力電圧ΔＶｏｕｔを０Ｖにするので、ΔＶｏｕｔは常に正常な出力電圧範囲に収められる。
【００６０】
また、図１０はコンパレータ５，６，３１〜３８において、製造上のばらつき等の要因により、比較の判定が＋ΔＶｒｅｆ／８の誤差を持った場合の伝達関数を示している。このような場合でも、ΔＶｏｕｔは常に正常な出力電圧範囲である−ΔＶｒｅｆ〜ΔＶｒｅｆの範囲に収められる。したがって、オーバーフローに起因する不具合が生じることはない。
【００６１】
図１１は、ステージＳＴ２の構成を示すブロック図である。図１１において、ステージＳＴ２は、サブＡＤＣ８１，８２、マルチプレクサ８３，８４、およびサブＤＡＣ８５を含む。サブＡＤＣ８１，８２は、所定時間ずつ交互に活性化され、前段のステージＳＴ１から与えられたアナログ信号ΔＶｉｎ１＝ΔＶｏｕｔを１．５ビットのデジタル信号Ｄｏｕｔ１に変換するとともに、アナログ信号ΔＶｉｎのレベルに応じた切換信号を出力する。マルチプレクサ８３は、サブＡＤＣ８１，８２で生成された切換信号をサブＤＡＣ８５に交互に与える。マルチプレクサ８４は、サブＡＤＣ８１，８２で生成されたデジタル信号Ｄｏｕｔ１をエラー補正回路１に交互に与える。サブＤＡＣ８５は、アナログ信号ΔＶｉｎ１のレベルと、サブＡＤＣ８１，８２から与えられた切換信号とに応じたレベルのアナログ信号ΔＶｏｕｔ１を出力する。
【００６２】
図１２は、サブＡＤＣ８１，８２の構成を示す回路ブロック図である。図１２において、サブＡＤＣ８１，８２に共通に参照電圧発生回路８６が設けられる。参照電圧発生回路８６は、直列接続された８個の抵抗素子８６ａを含み、これらの抵抗素子８６ａの抵抗値は等しいので、参照電圧ＶＲＴ−ＶＲＢを分圧して参照電圧ＶＣ＝（ＶＲＴ−ＶＲＢ）×５／８および参照電圧ＶＤ＝（ＶＲＴ−ＶＲＢ）×３／８を生成する。
【００６３】
サブＡＤＣ８１は、コンパレータ９０，９１、論理ゲート９２、インバータ９３、およびエンコーダ９４を含む。コンパレータ９０は、クロック信号φＡが「Ｈ」レベルの期間に活性化され、前段のステージＳＴ１から与えられたアナログ信号ＶｉｎＡ＋−ＶｉｎＡ−と参照電圧ＶＣ−ＶＤ＝（ＶＲＴ−ＶＲＢ）／４とを比較し、ＶｉｎＡ＋−ＶｉｎＡ−＞（ＶＲＴ−ＶＲＢ）／４の場合は信号φＡｔを「Ｈ」レベルにし、ＶｉｎＡ＋−ＶｉｎＡ−＜（ＶＲＴ−ＶＲＢ）／４の場合は信号φＡｔを「Ｌ」レベルにする。なお、アナログ信号ＶｉｎＡ＋−ＶｉｎＡ−は、クロック信号φＡが「Ｈ」レベルの期間における前段のステージＳＴ１の出力信号Ｖｏｕｔ＋−Ｖｏｕｔ−である。
【００６４】
コンパレータ９１は、クロック信号φＡが「Ｈ」レベルの期間に活性化され、前段のステージＳＴ１から与えられたアナログ信号ＶｉｎＡ＋−ＶｉｎＡ−と参照電圧ＶＤ−ＶＣ＝−（ＶＲＴ−ＶＲＢ）／４とを比較し、ＶｉｎＡ＋−ＶｉｎＡ−＞−（ＶＲＴ−ＶＲＢ）／４の場合は信号φ９１を「Ｈ」レベルにし、ＶｉｎＡ＋−ＶｉｎＡ−＜−（ＶＲＴ−ＶＲＢ）／４の場合は信号φ９１を「Ｌ」レベルにする。
【００６５】
論理ゲート９２は、信号φＡｔ，φ９１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合に信号φＡｍを「Ｈ」レベルにし、他の場合は信号φＡｍを「Ｌ」レベルにする。インバータ９３は、信号φ９１の反転信号である信号φＡｂを出力する。エンコーダ９４は、コンパレータ９０，９１の出力信号φＡｔ，φ９１に基づいて１．５ビットのデジタル信号Ｄｏｕｔ１Ａを出力する。
【００６６】
サブＡＤＣ８２は、コンパレータ９５，９６、論理ゲート９７、インバータ９８、およびエンコーダ９９を含む。コンパレータ９５は、クロック信号φＢが「Ｈ」レベルの期間に活性化され、前段のステージＳＴ１から与えられたアナログ信号ＶｉｎＢ＋−ＶｉｎＢ−と参照電圧ＶＣ−ＶＤ＝（ＶＲＴ−ＶＲＢ）／４とを比較し、ＶｉｎＢ＋−ＶｉｎＢ−＞（ＶＲＴ−ＶＲＢ）／４の場合は信号φＢｔを「Ｈ」レベルにし、ＶｉｎＢ＋−ＶｉｎＢ−＜（ＶＲＴ−ＶＲＢ）／４の場合は信号φＢｔを「Ｌ」レベルにする。なお、アナログ信号ＶｉｎＢ＋−ＶｉｎＢ−は、クロック信号φＢが「Ｈ」レベルの期間における前段のステージＳＴ１の出力信号Ｖｏｕｔ＋−Ｖｏｕｔ−である。
【００６７】
コンパレータ９６は、クロック信号φＢが「Ｈ」レベルの期間に活性化され、前段のステージＳＴ１から与えられたアナログ信号ＶｉｎＢ＋−ＶｉｎＢ−と参照電圧ＶＤ−ＶＣ＝−（ＶＲＴ−ＶＲＢ）／４とを比較し、ＶｉｎＢ＋−ＶｉｎＢ−＞−（ＶＲＴ−ＶＲＢ）／４の場合は信号φ９６を「Ｈ」レベルにし、ＶｉｎＢ＋−ＶｉｎＢ−＜−（ＶＲＴ−ＶＲＢ）／４の場合は信号φ９６を「Ｌ」レベルにする。
【００６８】
論理ゲート９７は、信号φＢｔ，φ９６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合に信号φＢｍを「Ｈ」レベルにし、他の場合は信号φＢｍを「Ｌ」レベルにする。インバータ９８は、信号φ９６の反転信号である信号φＢｂを出力する。エンコーダ９９は、コンパレータ９５，９６の出力信号φＢｔ，φ９６に基づいて１．５ビットのデジタル信号Ｄｏｕｔ１Ｂを出力する。
【００６９】
図１３はサブＤＡＣ８５の構成を示す回路図であり、図１４はその動作を示すタイムチャートである。図１３において、サブＤＡＣ８５は、信号φＡ，φＡｔ，φＡｍ，φＡｂ，φＡｃ，φＢ，φＢｔ，φＢｍ，φＢｂ，φＢｃによって導通／非導通が制御される複数のスイッチと、８つのキャパシタ１０１〜１０８と、差動増幅器１０９とを含む。キャパシタ１０１〜１０８の容量値は等しい。
【００７０】
図１４において、クロック信号ＣＬＫは、所定の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルになる。クロック信号φＡは、クロック信号ＣＬＫの２倍の周期を有し、クロック信号ＣＬＫの立ち上がりに応答して立ち上がる信号である。クロック信号φＡｃは、クロック信号φＡの立下りを若干早めた信号である。クロック信号φＢは、クロック信号ＣＬＫの２倍の周期を有し、クロック信号ＣＬＫの立ち上がりに応答して立ち下がる信号である。クロック信号φＢｃは、クロック信号φＢの立下りを若干早めた信号である。
【００７１】
時刻ｔ１において、信号ＣＬＫが「Ｈ」レベルに立ち上げられると、信号φＡ，φＡｃも「Ｈ」レベルに立ち上げられ、信号φＡ，φＡｃに対応するスイッチ群が導通する。これにより、キャパシタ１０１，１０３は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１＋と、参照電圧ＶＣＭとの差の電圧に充電される。
【００７２】
また、キャパシタ１０２，１０４は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１−と、参照電圧ＶＣＭとの差の電圧に充電される。一方、キャパシタ１０５，１０７の一方端子がともに差動増幅器１０９の＋側入力端子に接続されるとともに、キャパシタ１０７の他方端子が差動増幅器１０９の−側出力端子に接続される。さらに、キャパシタ１０５の他方端子には、サブＡＤＣ８１の出力信号φＡｔ，φＡｍ，φＡｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図１４では＊２で示している）、導通したスイッチを介して電圧ＶＲＴ，ＶＣＭ，またはＶＲＢが与えられる。
【００７３】
また、キャパシタ１０６，１０８の一方端子がともに差動増幅器１０９の−側入力端子に接続されるとともに、キャパシタ１０８の他方端子が差動増幅器１０９の＋側出力端子に接続される。さらに、キャパシタ１０６の他方端子には、サブＡＤＣ８１の出力信号φＡｔ，φＡｍ，φＡｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図１４では＊２で示している）、導通したスイッチを介して電圧ＶＲＢ，ＶＣＭ，またはＶＲＴが与えられる。このようにして、クロック信号ＣＬＫの立ち上がりエッジに同期してサブＡＤＣ８１の出力デジタル信号に応じたレベルのアナログ信号Ｖｏｕｔ１＋，Ｖｏｕｔ１−が差動増幅器１０９の−側出力端子、＋側出力端子からそれぞれ出力される。なお、アナログ信号Ｖｉｎ１＋，Ｖｉｎ１−は、前段のステージＳＴ１の出力信号Ｖｏｕｔ＋，Ｖｏｕｔ−である。
【００７４】
次に時刻ｔ２において、信号ＣＬＫが「Ｈ」レベルに立ち上げられると、信号φＢ，φＢｃも「Ｈ」レベルに立ち上げられ、信号φＢ，φＢｃに対応するスイッチ群が導通する。これにより、キャパシタ１０５，１０７は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１＋と、参照電圧ＶＣＭとの差の電圧に充電される。
【００７５】
また、キャパシタ１０６，１０８は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１−と、参照電圧ＶＣＭとの差の電圧に充電される。一方、キャパシタ１０１，１０３の一方端子がともに差動増幅器１０９の＋側入力端子に接続されるとともに、キャパシタ１０３の他方端子が差動増幅器１０９の−側出力端子に接続される。さらに、キャパシタ１０１の他方端子には、サブＡＤＣ８２の出力信号φＢｔ，φＢｍ，φＢｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図１４では＊１で示している）、導通したスイッチを介して電圧ＶＲＴ，ＶＣＭ，またはＶＲＢが与えられる。
【００７６】
また、キャパシタ１０２，１０４の一方端子がともに差動増幅器１０９の−側入力端子に接続されるとともに、キャパシタ１０４の他方端子が差動増幅器１０９の＋側出力端子に接続される。さらに、キャパシタ１０２の他方端子には、サブＡＤＣ８２の出力信号φＢｔ，φＢｍ，φＢｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図１４では＊１で示している）、導通したスイッチを介して電圧ＶＲＢ，ＶＣＭ，またはＶＲＴが与えられる。このようにして、クロック信号ＣＬＫの立ち上がりエッジに同期してサブＡＤＣ８２の出力デジタル信号に応じたレベルのアナログ信号Ｖｏｕｔ１＋，Ｖｏｕｔ１−が差動増幅器１０９の−側出力端子、＋側出力端子からそれぞれ出力される。
【００７７】
なお、Ｖｉｎ１＋−Ｖｉｎ１−をΔＶｉｎ１とし、Ｖｏｕｔ１＋−Ｖｏｕｔ１−をΔＶｙ１とし、ＶＲＴ−ＶＲＢをΔＶｒｅｆとすると、φＡ＝Ｌ，φＢ＝Ｈのとき、φＢｔ＝Ｈ，φＢｍ＝φＢｂ＝Ｌにされている場合、ΔＶｙ１＝２ΔＶｉｎ１−ΔＶｒｅｆとなる。また、φＡ＝Ｌ，φＢ＝Ｈのとき、φＢｍ＝Ｈ，φＢｔ＝φＢｂ＝Ｌにされている場合、ΔＶｙ１＝２ΔＶｉｎ１となる。また、φＡ＝Ｌ，φＢ＝Ｈのとき、φＢｂ＝Ｈ，φＢｔ＝φＢｂ＝Ｌにされている場合、ΔＶｙ１＝２ΔＶｉｎ１＋ΔＶｒｅｆとなる。
【００７８】
図１５は、ステージＳＴ２の伝達関数を示す図である。図１５において、横軸はΔＶｉｎ１＝Ｖｉｎ１＋−Ｖｉｎ１−であり、縦軸はΔＶｏｕｔ１＝Ｖｏｕｔ１＋−Ｖｏｕｔ１−である。０＜ΔＶｉｎ１＜ΔＶｒｅｆ／４の区間では、ΔＶｏｕｔ１＝ΔＶｉｎ×２となる。ΔＶｒｅｆ／４＜ΔＶｉｎ１の区間では、ΔＶｏｕｔ１＝ΔＶｉｎ１×２−ΔＶｒｅｆとなる。この区間では、ΔＶｏｕｔ１はΔＶｉｎ１に比例して上昇し、電源電圧Ｖｄｄに到達する。また、０＞ΔＶｉｎ１＞−ΔＶｒｅｆ／４の区間では、ΔＶｏｕｔ１＝ΔＶｉｎ×２となる。−ΔＶｒｅｆ／４＞ΔＶｉｎ１の区間では、ΔＶｏｕｔ１＝ΔＶｉｎ１×２＋ΔＶｒｅｆとなる。この区間では、ΔＶｏｕｔ１はΔＶｉｎ１の低下に従って低下し、電源電圧−Ｖｄｄに到達する。
【００７９】
このように、伝達関数を示す曲線は、０からΔＶｒｅｆの方向に見ていくと、ΔＶｉｎ１がΔＶｒｅｆ／４の場合に正側から負側に折り返し、０から−ΔＶｒｅｆの方向に見ていくと、ΔＶｉｎ１が−ΔＶｒｅｆ／４の場合に負側から正側に折り返す。ΔＶｒｅｆ／４，−ΔＶｒｅｆ／４はそれぞれコンパレータ９０，９１または９５，９６に対応している。なお、図９および図１０で示したように、ΔＶｏｕｔすなわちΔＶｉｎ１は−ΔＶｒｅｆ〜ΔＶｒｅｆの範囲を超えることはないので、ΔＶｏｕｔ１は−ΔＶｒｅｆ〜ΔＶｒｅｆの範囲を超えることはない。
【００８０】
図１６は、この実施の形態１の変更例を示す回路ブロック図であって、図４と対比される図である。図１６において、この変更例では、コンパレータ５にスイッチ１１１〜１１４およびキャパシタ１１５，１１６が追加される。スイッチ１１１〜１１４の一方端子は、それぞれ電圧信号Ｖｉｎ＋，ＶＲＴ，ＶＲＢ，Ｖｉｎ−を受ける。スイッチ１１１，１１２の他方端子は、ともにキャパシタ１１５の一方端子に接続される。スイッチ１１３，１１４の他方端子は、ともにキャパシタ１１６の一方端子に接続される。キャパシタ１１５，１１６の他方端子は、それぞれ差動増幅器２７の＋側入力端子および−側入力端子に接続される。スイッチ１１２，１１３は、クロック信号φ２が「Ｈ」レベルの期間（クロック信号／φ２が「Ｌ」レベルの期間）に導通する。スイッチ１１１，１１４は、クロック信号／φ２が「Ｈ」レベルの期間（クロック信号φ２が「Ｌ」レベルの期間）に導通する。
【００８１】
ここで差動増幅器２７の＋側出力端子の電圧をＶｙ１とし、−側出力端子の電圧をＶｙ２とし、増幅率をＡとすると、Ｖｙ１−Ｖｙ２＝Ａ[２（Ｖｉｎ＋−Ｖｉｎ−）−｛２（ＶＲＴ−ＶＲＢ）＋（ＶＡ−ＶＢ）}]／３となる。したがって、２（Ｖｉｎ＋−Ｖｉｎ−）／３と２｛（ＶＲＴ−ＶＲＢ）＋（ＶＡ−ＶＢ）｝／３の差が差動増幅器２７で増幅され、「Ｈ」レベルまたは「Ｌ」レベルとなる。
【００８２】
この構成でも、図４と同じ比較結果が得られる。ただし、図４のコンパレータ５は（Ｖｉｎ＋−Ｖｉｎ−）／２と｛（ＶＲＴ−ＶＲＢ）＋（ＶＡ−ＶＢ）}／２とを比較するのに対し、図１６のコンパレータ５では２（Ｖｉｎ＋−Ｖｉｎ−）／３と｛２（ＶＲＴ−ＶＲＢ）＋（ＶＲＴ−ＶＲＢ）＋（ＶＡ−ＶＢ）}／３とを比較する。つまり、図４のコンパレータ５は（Ｖｉｎ＋−Ｖｉｎ−）を１／２倍して比較するのに対し、図１６のコンパレータ５は（Ｖｉｎ＋−Ｖｉｎ−）を２／３倍して比較するので、図４のコンパレータ５に比べ、図１６のコンパレータ５の方が精度の高い比較結果を得ることができる。
【００８３】
コンパレータ６もコンパレータ５と同様の構成にすることができる。ただし、スイッチ１２，１４，１１２，１１３，１５，１７の一方端子に、参照電圧ＶＡ，ＶＲＴ，ＶＲＴ，ＶＲＢ，ＶＲＢ，ＶＢの代わりに参照電圧ＶＢ，ＶＲＢ，ＶＲＢ，ＶＲＴ，ＶＲＴ，ＶＡが入力される。
【００８４】
[実施の形態２]
図１７は、この発明の実施の形態２によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。図１７において、このパイプライン型Ａ／Ｄコンバータは、縦列接続された５つのステージＳＴ１，ＳＴ２３，ＳＴ４５，ＳＴ６７，ＳＴ８と、エラー補正回路１とを備える。
【００８５】
初段のステージＳＴ１には、Ａ／Ｄ変換すべきアナログ信号Ｖｉｎが入力される。ステージＳＴ１は、入力されたアナログ信号Ｖｉｎに基づいて３．２５ビットのデジタル信号Ｄｏｕｔを生成し、生成したデジタル信号Ｄｏｕｔをエラー補正回路１に与える。また、ステージＳＴ１は、入力されたアナログ信号Ｖｉｎと、生成したデジタル信号Ｄｏｕｔとに応じたレベルのアナログ信号ΔＶｏｕｔを生成し、生成したアナログ信号ΔＶｏｕｔを次段のステージＳＴ２３に与える。また、ステージＳＴ１は、入力されたアナログ信号Ｖｉｎのレベルが所定の入力電圧範囲を超えた場合でも、アナログ信号ΔＶｏｕｔのレベルを正常な出力電圧範囲内に維持するオーバーフロー対策回路を含む。ステージＳＴ１は、実施の形態１と同じ構成である。
【００８６】
２段目のステージＳＴ２３は、前段のステージＳＴ１からのアナログ信号ΔＶｏｕｔに基づいて１．５ビットのデジタル信号Ｄｏｕｔ１を生成し、生成したデジタル信号Ｄｏｕｔ１をエラー補正回路１に与える。また、ステージＳＴ２３は、入力されたアナログ信号ΔＶｏｕｔと、生成したデジタル信号Ｄｏｕｔ１とに応じたレベルのアナログ信号ΔＶｏｕｔ１を生成し、生成したアナログ信号ΔＶｏｕｔ１に基づいて１．５ビットのデジタル信号Ｄｏｕｔ２を生成し、生成したデジタル信号Ｄｏｕｔ２をエラー補正回路１に与える。また、ステージＳＴ２３は、生成したアナログ信号ΔＶｏｕｔ１と、生成したデジタル信号Ｄｏｕｔ２に基づいてアナログ信号ΔＶｏｕｔ２を生成し、生成したアナログ信号ΔＶｏｕｔ２を次段のステージＳＴ４５に与える。ステージＳＴ２３は、いわゆる縦型シェアードアンプ構成を採用しており、図１のステージＳＴ２，ＳＴ３の機能を有する。ステージＳＴ４５，ＳＴ６７の各々は、ステージＳＴ２３と同じ構成である。
【００８７】
終段のステージＳＴ８は、コンパレータを含み、前段のステージＳＴ６７からのアナログ信号ΔＶｏｕｔ６に基づいて２ビットのデジタル信号Ｄｏｕｔ７を生成し、生成したデジタル信号Ｄｏｕｔ７をエラー補正回路１に与える。エラー補正回路１は、ステージステージＳＴ１，ＳＴ２３，ＳＴ４５，ＳＴ６７，ＳＴ８から出力されたデジタル信号Ｄｏｕｔ〜Ｄｏｕｔ７に基づいて最終デジタル信号ＤＯＵＴを出力する。
【００８８】
図１８は、ステージＳＴ２３の構成を示すブロック図である。図１８において、ステージＳＴ２３は、サブＡＤＣ１２１，１２２、マルチプレクサ１２３，１２４、およびサブＤＡＣ１２５を含む。サブＡＤＣ１２１，１２２は、所定時間ずつ交互に活性化される。サブＡＤＣ１２１は、前段のステージＳＴ１から与えられたアナログ信号ΔＶｉｎ＝ΔＶｏｕｔを１．５ビットのデジタル信号Ｄｏｕｔ１に変換するとともに、アナログ信号Ｖｉｎに応じたレベルの切換信号を出力する。
【００８９】
サブＡＤＣ１２２は、サブＤＡＣ１２５から与えられたアナログ信号ΔＶｏｕｔ１を１．５ビットのデジタル信号Ｄｏｕｔ２に変換するとともに、アナログ信号ΔＶｏｕｔ１に応じたレベルの切換信号を出力する。マルチプレクサ１２３は、サブＡＤＣ１２１，１２２で生成された切換信号をサブＤＡＣ１２５に交互に与える。マルチプレクサ１２４は、サブＡＤＣ１２１，１２２で生成されたデジタル信号Ｄｏｕｔ１，Ｄｏｕｔ２をエラー補正回路１に交互に与える。サブＤＡＣ１２５は、アナログ信号ΔＶｉｎ１，ΔＶｏｕｔ１と、サブＡＤＣ１２１，１２２から与えられた切換信号とに応じたレベルのアナログ信号Ｖｏｕｔ１，Ｖｏｕｔ２を出力する。
【００９０】
図１９はサブＤＡＣ１２５の構成を示す回路図であり、図２０はその動作を示すタイムチャートである。図１９において、サブＤＡＣ１２５は、信号φＡ，φＡｔ，φＡｍ，φＡｂ，φＡｃ，φＢ，φＢｔ，φＢｍ，φＢｂ，φＢｃによって導通／非導通が制御される複数のスイッチと、８つのキャパシタ１０１〜１０８と、差動増幅器１０９とを含む。キャパシタ１０１〜１０８の容量値は等しい。
【００９１】
図２０において、クロック信号ＣＬＫは、所定の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルになる。クロック信号φＡは、クロック信号ＣＬＫと同じ周期を有し、クロック信号ＣＬＫの立ち上がりに応答して立ち上がる信号である。クロック信号φＡｃは、クロック信号φＡの立下りを若干早めた信号である。クロック信号φＢは、クロック信号ＣＬＫと同じ周期を有し、クロック信号ＣＬＫの立ち上がりに応答して立ち下がる信号である。クロック信号φＢｃは、クロック信号φＢの立下りを若干早めた信号である。
【００９２】
時刻ｔ１において、信号ＣＬＫが「Ｈ」レベルに立ち上げられると、信号φＡ，φＡｃも「Ｈ」レベルに立ち上げられ、信号φＡ，φＡｃに対応するスイッチ群が導通する。これにより、キャパシタ１０１，１０３は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１＋と参照電圧ＶＣＭとの差の電圧に充電される。
【００９３】
また、キャパシタ１０２，１０４は、前段のステージＳＴ１から与えられたアナログ信号Ｖｉｎ１−と参照電圧ＶＣＭとの差の電圧に充電される。一方、キャパシタ１０５，１０７の一方端子がともに差動増幅器１０９の＋側入力端子に接続されるとともに、キャパシタ１０７の他方端子が差動増幅器１０９の−側出力端子に接続される。さらに、キャパシタ１０５の他方端子には、サブＡＤＣ１２１の出力信号φＡｔ，φＡｍ，φＡｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図２０では＊２で示している）、導通したスイッチを介して電圧ＶＲＴ，ＶＣＭ，またはＶＲＢが与えられる。
【００９４】
また、キャパシタ１０６，１０８の一方端子がともに差動増幅器１０９の−側入力端子に接続されるとともに、キャパシタ１０８の他方端子が差動増幅器１０９の＋側出力端子に接続される。さらに、キャパシタ１０６の他方端子には、サブＡＤＣ１２１の出力信号φＡｔ，φＡｍ，φＡｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図２０では＊２で示している）、導通したスイッチを介して電圧ＶＲＢ，ＶＣＭ，またはＶＲＴが与えられる。このようにして、クロック信号ＣＬＫに同期してサブＡＤＣ１２１の出力デジタル信号に応じたレベルのアナログ信号Ｖｏｕｔ１＋，Ｖｏｕｔ１−が差動増幅器１０９の−側出力端子、＋側出力端子からそれぞれ出力される。なお、アナログ信号Ｖｉｎ１＋，Ｖｉｎ１−は、前段のステージＳＴ１の出力信号Ｖｏｕｔ＋，Ｖｏｕｔ−である。
【００９５】
次に時刻ｔ２において、信号ＣＬＫが「Ｌ」レベルに立ち下げられると、信号φＢ，φＢｃが「Ｈ」レベルに立ち上げられ、信号φＢ，φＢｃに対応するスイッチ群が導通する。これにより、キャパシタ１０５，１０７は、参照電圧ＶＣＭとの差の電圧に充電される。
【００９６】
また、キャパシタ１０６，１０８は、差動増幅器１０９から与えられたアナログ信号Ｖｏｕｔ１−と、参照電圧ＶＣＭとの差の電圧に充電される。一方、キャパシタ１０１，１０３の一方端子がともに差動増幅器１０９の＋側入力端子に接続されるとともに、キャパシタ１０３の他方端子が差動増幅器１０９の−側出力端子に接続される。さらに、キャパシタ１０１の他方端子には、サブＡＤＣ１２２の出力信号φＢｔ，φＢｍ，φＢｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図２０では＊１で示している）、導通したスイッチを介して電圧ＶＲＴ，ＶＣＭ，またはＶＲＢが与えられる。
【００９７】
また、キャパシタ１０２，１０４の一方端子がともに差動増幅器１０９の−側入力端子に接続されるとともに、キャパシタ１０４の他方端子が差動増幅器１０９の＋側出力端子に接続される。さらに、キャパシタ１０２の他方端子には、サブＡＤＣ１２２の出力信号φＢｔ，φＢｍ，φＢｂのうちのいずれか１つの信号が「Ｈ」レベルになり、その信号に対応するスイッチ群が導通し（この状態を図２０では＊１で示している）、導通したスイッチを介して電圧ＶＲＢ，ＶＣＭ，またはＶＲＴが与えられる。このようにして、クロック信号ＣＬＫに同期してサブＡＤＣ１２２の出力デジタル信号に応じたレベルのアナログ信号Ｖｏｕｔ２＋，Ｖｏｕｔ２−が差動増幅器１０９の−側出力端子、＋側出力端子からそれぞれ出力される。他の構成および動作は実施の形態１と同じであるので、その説明は繰り返さない。
【００９８】
この実施の形態２でも、実施の形態１と同じ効果が得られる。
[実施の形態３]
図２１は、この発明の実施の形態３によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。図２１において、このパイプライン型Ａ／Ｄコンバータが図１のパイプライン型Ａ／Ｄコンバータと異なる点は、３．２５ビットの初段ステージＳＴ１が２．５ビットの初段ステージＳＴ１１で置換されている点である。
【００９９】
初段のステージＳＴ１１には、Ａ／Ｄ変換すべきアナログ信号ΔＶｉｎが入力される。ステージＳＴ１１は、入力されたアナログ信号ΔＶｉｎに基づいて２．５ビットのデジタル信号Ｄｏｕｔ（０００〜１００のいずれか）を生成し、生成したデジタル信号Ｄｏｕｔをエラー補正回路１に与える。また、ステージＳＴ１１は、入力されたアナログ信号ΔＶｉｎと、生成したデジタル信号Ｄｏｕｔに応じたレベルのアナログ信号ΔＶｏｕｔを生成し、生成したアナログ信号ΔＶｏｕｔを次段のステージＳＴ２に与える。また、ステージＳＴ１１は、入力されたアナログ信号Ｖｉｎのレベルが所定の入力電圧範囲を超えた場合でも、アナログ信号ΔＶｏｕｔを正常な電圧出力範囲内に維持するオーバーフロー対策回路を含む。
【０１００】
２段目のステージＳＴ２は、前段のステージＳＴ１１からのアナログ信号ΔＶｏｕｔに基づいて１．５ビットのデジタル信号Ｄｏｕｔ１を生成し、生成したデジタル信号Ｄｏｕｔ１をエラー補正回路１に与える。また、ステージＳＴ２は、入力されたアナログ信号ΔＶｏｕｔと、生成したデジタル信号Ｄｏｕｔ１とに応じたレベルのアナログ信号ΔＶｏｕｔ１を生成し、生成したアナログ信号ΔＶｏｕｔ１を次段のステージＳＴ３に与える。ステージＳＴ２は、いわゆる横型シェアードアンプ構成を採用している。３段目から７段目のステージＳＴ３〜ＳＴ７の各々は、ステージＳＴ２と同じ構成である。
【０１０１】
終段のステージＳＴ８は、コンパレータを含み、前段のステージＳＴ７からのアナログ信号ΔＶｏｕｔ６に基づいて２ビットのデジタル信号Ｄｏｕｔ７を生成し、生成したデジタル信号Ｄｏｕｔ７をエラー補正回路１に与える。エラー補正回路１は、ステージＳＴ１〜ＳＴ８から出力されたデジタル信号Ｄｏｕｔ〜Ｄｏｕｔ７に基づいて最終デジタル信号ＤＯＵＴを出力する。
【０１０２】
図２２は、初段のステージＳＴ１１の構成を示すブロック図である。図２２において、ステージＳＴ１１は、オーバーフロー検出回路１３１、サブＡＤＣ１３２、およびサブＤＡＣ１３３を含む。オーバーフロー検出回路１３１は、入力されたアナログ信号ΔＶｉｎのレベルが所定の範囲を超えた場合に、信号φ７を活性化レベルの「Ｈ」レベルにする。サブＡＤＣ１３２は、入力されたアナログ信号ΔＶｉｎを２．５ビットのデジタル信号Ｄｏｕｔに変換してエラー補正回路１に与えるとともに、そのデジタル信号Ｄｏｕｔに応じた切換信号をサブＤＡＣ１３３に与える。サブＤＡＣ１３３は、入力されたアナログ信号ΔＶｉｎとサブＡＤＣ１３２からの切換信号とに基づいてアナログ信号ΔＶｏｕｔを生成し、生成したアナログ信号ΔＶｏｕｔを次段のステージＳＴ２に与える。また、サブＤＡＣ１３３は、信号φ７が「Ｈ」レベルにされた場合は、アナログ信号ΔＶｏｕｔを０レベルにする。
【０１０３】
図２３は、オーバーフロー検出回路１３１の構成を示す回路ブロック図である。図２３において、オーバーフロー検出回路１３１は、コンパレータ５，６、ＯＲゲート７、インバータ７ａ、および参照電圧発生回路１３４を含む。参照電圧発生回路１３４は、直列接続された８個の抵抗素子１３４ａを含み、これらの抵抗素子１３４ａの抵抗値は等しいので、参照電圧ＶＲＴ−ＶＲＢを分圧して参照電圧ＶＡ＝（ＶＲＴ−ＶＲＢ）×５／８，ＶＢ＝（ＶＲＴ−ＶＲＢ）×３／８，ＶＣＭ＝（ＶＲＴ−ＶＲＢ）／２を生成する。
【０１０４】
コンパレータ５は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と上限値である参照電圧ＶＲＴ−ＶＲＢ＋ＶＡ−ＶＢ＝（ＶＲＴ−ＶＲＢ）×５／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞（ＶＲＴ−ＶＲＢ）×５／４の場合は、信号φ５を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜（ＶＲＴ−ＶＲＢ）×５／４の場合は、信号φ５を「Ｌ」レベルにする。
【０１０５】
コンパレータ６は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と下限値である参照電圧ＶＲＢ−ＶＲＴ＋ＶＢ−ＶＡ＝（ＶＲＢ−ＶＲＴ）×５／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＜（ＶＲＢ−ＶＲＴ）×５／４の場合は、信号φ６を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＞（ＶＲＢ−ＶＲＴ）×５／４の場合は、信号φ６を「Ｌ」レベルにする。
【０１０６】
インバータ７ａは、コンパレータ６の出力信号φ６を受け、その反転信号／φ６を出力する。ＯＲゲート７は、コンパレータ５の出力信号φ５と、インバータ７ａの出力信号／φ６と、クロック信号φ１ｃとを受け、信号φ７を出力する。信号φ５と／φ６とφ１ｃのうちの少なくとも１つが「Ｈ」レベルの場合に、信号φ７が「Ｈ」レベルになる。
【０１０７】
図２４は、サブＡＤＣ１３２の構成を示す回路ブロック図である。図２４において、サブＡＤＣ１３２は、参照電圧発生回路１４０、コンパレータ１４１〜１４４、バッファ１４５、論理ゲート１４６〜１４８、インバータ１４９、およびエンコーダ１５０を含む。参照電圧発生回路１４０は、直列接続された８つの抵抗素子１４０ａを含み、参照電圧ＶＲＴ−ＶＲＢ＝ΔＶｒｅｆを分圧して参照電圧Ｖ１〜Ｖ４を生成する。８つの抵抗素子１４０ａの抵抗値は等しい。
【０１０８】
コンパレータ１４１〜１４４は、クロック信号φ２が「Ｈ」レベルの場合に活性化される。コンパレータ１４１は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ１−Ｖ４＝ΔＶｒｅｆ×３／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ×３／４の場合は信号φ１４１を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ×３／４の場合は信号φ１４１を「Ｌ」レベルにする。コンパレータ１４２は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ２−Ｖ３＝ΔＶｒｅｆ／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞ΔＶｒｅｆ／４の場合は信号φ１４２を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜ΔＶｒｅｆ／４の場合は信号φ１４２を「Ｌ」レベルにする。
【０１０９】
コンパレータ１４３は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ３−Ｖ２＝−ΔＶｒｅｆ／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ／４の場合は信号φ１４３を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ／４の場合は信号φ１４３を「Ｌ」レベルにする。コンパレータ１４４は、入力アナログ信号Ｖｉｎ＋−Ｖｉｎ−と参照電圧Ｖ４−Ｖ１＝−ΔＶｒｅｆ×３／４とを比較し、Ｖｉｎ＋−Ｖｉｎ−＞−ΔＶｒｅｆ×３／４の場合は信号φ１４４を「Ｈ」レベルにし、Ｖｉｎ＋−Ｖｉｎ−＜−ΔＶｒｅｆ×３／４の場合は信号φ１４４を「Ｌ」レベルにする。クロック信号φ２が「Ｌ」レベルの場合は、コンパレータ１４１〜１４４の出力信号φ１４１〜φ１４４は「Ｌ］レベルに固定される。
【０１１０】
バッファ１４５は、信号φ１４１を遅延させて信号φ２ａとして出力する。論理ゲート１４６は、信号φ１４１が「Ｌ」レベルになり、かつ信号φ１４２が「Ｈ」レベルの場合に信号φ２ｂを「Ｈ」レベルにする。論理ゲート１４７は、信号φ１４２が「Ｌ」レベルになり、かつ信号φ１４３が「Ｈ」レベルの場合に信号φ２ｃを「Ｈ」レベルにする。論理ゲート１４８は、信号φ１４３が「Ｌ」レベルになり、かつ信号φ１４４が「Ｈ」レベルの場合に信号φ２ｄを「Ｈ」レベルにする。インバータ１４９は、信号φ１４４を反転させて信号φ２ｅとして出力する。エンコーダ１５０は、コンパレータ１４１〜１４４の出力信号φ１４１〜φ１４４に基づいて２．５ビットのデジタル信号Ｄｏｕｔを生成し、生成したデジタル信号Ｄｏｕｔをエラー補正回路１に出力する。
【０１１１】
図２５は、サブＤＡＣ１３３の構成を示す回路図である。図２５において、サブＤＡＣ１３３は、スイッチ１５１〜１５９、４つのキャパシタ１６０〜１６３および差動増幅器１６４を含む。キャパシタ１６０〜１６３の容量値は等しい。
【０１１２】
スイッチ１５１は、６つの切換端子と１つの共通端子を有し、信号φ１，φ２ａ〜φ２ｅによって制御される。スイッチ１５１の６つの切換端子はそれぞれ電圧信号Ｖｉｎ＋，ＶＲＴ２，ＶＲＴ，ＶＣＭ，ＶＲＢ，ＶＲＢ２を受け、その共通端子はキャパシタ１６０の一方端子に接続され、キャパシタ１６０の他方端子は差動増幅器１６４の＋側入力端子に接続される。ここで、ＶＲＴ２＝ＶＣＭ＋ＶＲＴ−ＶＲＢであり、ＶＲＢ２＝ＶＣＭ＋ＶＲＢ−ＶＲＴである。しかるに、ＶＲＴ２−ＶＲＢ２＝２（ＶＲＴ−ＶＲＢ）＝２ΔＶｒｅｆとなる。信号φ１，φ２ａ〜φ２ｅが「Ｈ」レベルにされると、それぞれ電圧信号Ｖｉｎ＋，ＶＲＴ２，ＶＲＴ，ＶＣＭ，ＶＲＢ，ＶＲＢ２が共通端子を介してキャパシタ１６０の一方端子に与えられる。
【０１１３】
スイッチ１５２は、６つの切換端子と１つの共通端子を有し、信号φ１，φ２ａ〜φ２ｅによって制御される。スイッチ１５２の６つの切換端子はそれぞれ電圧信号Ｖｉｎ−，ＶＲＴ２，ＶＲＴ，ＶＣＭ，ＶＲＢ，ＶＲＢ２を受け、その共通端子はキャパシタ１６２の一方端子に接続され、キャパシタ１６２の他方端子は差動増幅器１６４の−側入力端子に接続される。信号φ１，φ２ａ〜φ２ｅが「Ｈ」レベルにされると、それぞれ電圧信号Ｖｉｎ−，ＶＲＢ２，ＶＲＢ，ＶＣＭ，ＶＲＴ，ＶＲＴ２が共通端子を介してキャパシタ１６２の一方端子に与えられる。
【０１１４】
スイッチ１５３の一方端子はアナログ信号Ｖｉｎ＋を受け、その他方端子はキャパシタ１６１の一方端子に接続される。キャパシタ１６１の他方端子は、差動増幅器１６４の＋側入力端子に接続される。スイッチ１５５は、キャパシタ１６１の一方端子と差動増幅器１６４の−側出力端子との間に接続される。スイッチ１５４の一方端子はアナログ信号Ｖｉｎ−を受け、その他方端子はキャパシタ１６３の一方端子に接続される。キャパシタ１６３の他方端子は、差動増幅器１６４の−側入力端子に接続される。スイッチ１５６は、キャパシタ１６３の一方端子と差動増幅器１６４の＋側出力端子との間に接続される。スイッチ１５７，１５８の一方端子はともに参照電圧ＶＣＭを受け、それらの他方端子はそれぞれ差動増幅器１６４の＋側入力端子および−側入力端子に接続される。スイッチ１５９は、差動増幅器１６４の＋側出力端子と−側出力端子との間に接続される。スイッチ１５３，１５４はクロック信号φ１が「Ｈ」レベルの期間に導通し、スイッチ１５５，１５６はクロック信号φ２が「Ｈ」レベルの期間に導通し、スイッチ１５７〜１５９は信号φ７が「Ｈ」レベルの期間に導通する。差動増幅器１６４の−側出力端子および＋側出力端子から、それぞれアナログ電圧信号Ｖｏｕｔ＋，Ｖｏｕｔ−が出力される。
【０１１５】
なお、Ｖｉｎ＋−Ｖｉｎ−をΔＶｉｎとし、Ｖｏｕｔ＋−Ｖｏｕｔ−をΔＶｙとし、ＶＲＴ−ＶＲＢをΔＶｒｅｆとすると、φ２ａ〜φ２ｅのうちφ２ａのみが「Ｈ」レベルの場合、ΔＶｙ＝２ΔＶｉｎ−２ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｅのうちφ２ｂのみが「Ｈ」レベルの場合、ΔＶｙ＝２ΔＶｉｎ−ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｅのうちφ２ｃのみが「Ｈ」レベルの場合、ΔＶｙ＝２ΔＶｉｎとなる。また、φ２ａ〜φ２ｅのうちφ２ｄのみが「Ｈ」レベルの場合、ΔＶｙ＝２ΔＶｉｎ＋ΔＶｒｅｆとなる。また、φ２ａ〜φ２ｅのうちφ２ｅのみが「Ｈ」レベルの場合、ΔＶｙ＝２ΔＶｉｎ＋２ΔＶｒｅｆとなる。
【０１１６】
図２６は、サブＤＡＣ１３３の動作を示すタイムチャートである。図２６において、クロック信号φ１は、時刻ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６，ｔ７〜ｔ８，…で「Ｈ」レベルになり、ｔ２〜ｔ３，ｔ４〜ｔ５，ｔ６〜ｔ７，ｔ８〜ｔ９，…で「Ｌ」レベルになる。クロック信号φ１ｃは、クロック信号φ１の立下りを所定時間だけ早めた信号である。信号φ７は、オーバーフロー検出回路１３１の出力信号である。信号φ２ａ〜φ２ｅは、サブＡＤＣ１３２の出力信号である。
【０１１７】
時刻ｔ１において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃ，φ７も「Ｈ」レベルに立ち上げられる。これにより、キャパシタ１６０，１６１が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、キャパシタ１６２，１６３が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ２において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ１５３，１５４が非導通になる。また、信号φ２が「Ｈ」レベルに立ち上げられ、スイッチ１５５，１５６が導通する。
【０１１８】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−が正側にオーバーフローしたとすると、信号φ１ｃが「Ｌ」レベルになっても信号φ７は「Ｈ」レベルに維持され、信号φ２ａが「Ｈ」レベルになり、信号φ２ｂ〜φ２ｅが「Ｌ」レベルになる。これにより、キャパシタ１６０，１６２の一方端子にそれぞれ参照電圧ＶＲＴ２，ＶＲＢ２が与えられるが、スイッチ１５７〜１５９が導通するため、差動増幅器１５７の出力電圧Ｖｏｕｔ＋−Ｖｏｕｔ−は０Ｖになる。
【０１１９】
次に時刻ｔ３において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃも「Ｈ」レベルに立ち上げられる。これにより、キャパシタ１６０，１６１が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、キャパシタ１６２，１６３が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ４において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ１５３，１５４が非導通になる。また、信号φ２が「Ｈ」レベルに立ち上げられ、スイッチ１５５，１５６が導通する。
【０１２０】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−がオーバーフローしていないものとすると、信号φ１ｃが「Ｌ」レベルになると、信号φ７が「Ｌ」レベルに立ち下げられ、入力信号Ｖｉｎ＋−Ｖｉｎ−のレベルに応じて信号φ２ｂ〜φ２ｄのうちのいずれか１つの信号が「Ｈ」レベルになり、残りの信号が「Ｌ」レベルになる（この状態を図２６では＊１で示している）。これにより、スイッチ１５７〜１５９が非導通になり、信号φ２ｂ〜φ２ｄのうちの「Ｈ」レベルの信号に対応する電圧がキャパシタ１６０，１６２の一方端子に与えられる。これにより、入力信号Ｖｉｎ＋−Ｖｉｎ−のレベルに応じたレベルの電圧Ｖｏｕｔ＋−Ｖｏｕｔ−が出力される。
【０１２１】
次に時刻ｔ７において、信号φ１が「Ｈ」レベルに立ち上げられると、信号φ１ｃ，φ７も「Ｈ」レベルに立ち上げられる。これにより、キャパシタ１６０，１６１が信号Ｖｉｎ＋と基準電圧ＶＣＭの差の電圧で充電されるとともに、キャパシタ１６２，１６３が信号Ｖｉｎ−と基準電圧ＶＣＭの差の電圧で充電される。次いで時刻ｔ８において、信号φ１が「Ｌ」レベルに立ち下げられると、スイッチ１５３，１５４が非導通になる。また、信号φ２が「Ｈ」レベルに立ち上げられ、スイッチ１５５，１５６が導通する。
【０１２２】
このとき入力信号Ｖｉｎ＋−Ｖｉｎ−が負側にオーバーフローしたとすると、信号φ１ｃが「Ｌ」レベルになっても信号φ７は「Ｈ」レベルに維持され、信号φ２ｅが「Ｈ」レベルになり、信号φ２ａ〜φ２ｄが「Ｌ」レベルになる。これにより、キャパシタ１６０，１６２の一方端子にそれぞれ参照電圧ＶＲＢ２，ＶＲＴ２が与えられるが、スイッチ１５７〜１５９が導通するため、差動増幅器１５７の出力電圧Ｖｏｕｔ＋−Ｖｏｕｔ−は０Ｖになる。
【０１２３】
図２７は、ステージＳＴ１１の伝達関数を示す図である。図２７において、横軸はΔＶｉｎ＝Ｖｉｎ＋−Ｖｉｎ−であり、縦軸はΔＶｏｕｔ＝Ｖｏｕｔ＋−Ｖｏｕｔ−である。０＜ΔＶｉｎ＜ΔＶｒｅｆ／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２となる。ΔＶｒｅｆ／４＜ΔＶｉｎ＜ΔＶｒｅｆ×３／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２−ΔＶｒｅｆとなる。ΔＶｒｅｆ×３／４＜ΔＶｉｎ＜ΔＶｒｅｆ×５／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２−ΔＶｒｅｆ×２となる。ΔＶｒｅｆ×５／４＜ΔＶｉｎの区間では、ΔＶｏｕｔ＝０となる。
【０１２４】
このように、伝達関数を示す曲線は、ΔＶｉｎがΔＶｒｅｆ／４，ΔＶｒｅｆ×３／４，ΔＶｒｅｆ×５／４の場合に正側から負側に折り返す。ΔＶｒｅｆ／４，ΔＶｒｅｆ×３／４はそれぞれコンパレータ１４２，１４１に対応し、ΔＶｒｅｆ×５／４はコンパレータ５に対応している。
【０１２５】
また、０＞ΔＶｉｎ＞−ΔＶｒｅｆ／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２となる。−ΔＶｒｅｆ／４＞ΔＶｉｎ＞−ΔＶｒｅｆ×３／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２＋ΔＶｒｅｆとなる。−ΔＶｒｅｆ×３／４＞ΔＶｉｎ＞−ΔＶｒｅｆ×５／４の区間では、ΔＶｏｕｔ＝ΔＶｉｎ×２＋ΔＶｒｅｆ×２となる。−ΔＶｒｅｆ×５／４＞ΔＶｉｎの区間では、ΔＶｏｕｔ＝０となる。
【０１２６】
このように、伝達関数を示す曲線は、０から−ΔＶｒｅｆ方向に見ていくと、ΔＶｉｎが−ΔＶｒｅｆ／４，−ΔＶｒｅｆ×３／４，−ΔＶｒｅｆ×５／４の場合に負側から正側に折り返す。−ΔＶｒｅｆ／４，−ΔＶｒｅｆ×３／４はそれぞれコンパレータ１４３，１４４に対応し、−ΔＶｒｅｆ×５／４はコンパレータ６に対応している。
【０１２７】
また、図２７中の点線は、従来のパイプライン型Ａ／Ｄコンバータの第１ステージの伝達関数を示している。従来の第１ステージでは、−ΔＶｒｅｆ／４，ΔＶｒｅｆ／４を参照電圧とし、１．５ビットのデジタル信号を生成していた。従来の第１ステージの伝達関数は、０＜ΔＶｉｎ＜ΔＶｒｅｆ×３／４の区間では、本実施の形態２のステージＳＴ１１の伝達関数と同じであるが、ΔＶｉｎがΔＶｒｅｆ×３／４よりも高くなると、ΔＶｏｕｔはΔＶｉｎに比例して上昇し、電源電圧Ｖｄｄに到達する。また、従来の第１ステージの伝達関数は、０＞ΔＶｉｎ＞−ΔＶｒｅｆ×３／４の区間では、本実施の形態２のステージＳＴ１１の伝達関数と同じであるが、ΔＶｉｎが−ΔＶｒｅｆ×３／４よりも低くなると、ΔＶｏｕｔはΔＶｉｎに比例して低下し、電源電圧−Ｖｄｄに到達する。つまり、従来の第１ステージでは、ΔＶｉｎがΔＶｒｅｆ×３／４よりも高くなったり、ΔＶｉｎが−ΔＶｒｅｆ×３／４よりも低くなると、ΔＶｏｕｔが正常な出力電圧範囲を超えてしまう。
【０１２８】
これに対して実施の形態３のステージＳＴ１１では、伝達関数の折り返し点を正側と負側で２つずつ増やし、さらに、ΔＶｉｎがΔＶｒｅｆ×５／４よりも高くなったり、ΔＶｉｎが−ΔＶｒｅｆ×５／４よりも低くなると、出力電圧ΔＶｏｕｔを０Ｖにするので、ΔＶｏｕｔは常に正常な出力電圧範囲に収められる。
【０１２９】
また、図２８はコンパレータ５，６，１４１〜１４４において、製造上のばらつき等の要因により、比較の判定が＋ΔＶｒｅｆ／４の誤差を持った場合の伝達関数を示す。このような場合でもΔＶｏｕｔは常に正常な出力電圧範囲である−ΔＶｒｅｆ〜ΔＶｒｅｆの範囲に収められる。したがって、オーバーフローに起因する不具合が生じることがない。
【０１３０】
なお、図２９に示すように、ステージＳＴ２〜ＳＴ７を横型シェアードアンプ構成が採用されたステージＳＴ２３，ＳＴ４５，ＳＴ６７で置換してもよいことは言うまでもない。
【０１３１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３２】
【図１】この発明の実施の形態１によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図２】図１に示したステージＳＴ１の構成を示すブロック図である。
【図３】図２に示したオーバーフロー検出回路の構成を示す回路ブロック図である。
【図４】図３に示したコンパレータの構成を示す回路ブロック図である。
【図５】図２に示したサブＡＤＣの構成を示す回路ブロック図である。
【図６】図５に示したコンパレータの構成を示す回路ブロック図である。
【図７】図２に示したサブＤＡＣの構成を示す回路ブロック図である。
【図８】図７に示したサブＤＡＣの動作を示すタイムチャートである。
【図９】図２〜図８に示したステージＳＴ１の伝達関数を示す図である。
【図１０】図２〜図８に示したステージＳＴ１の効果を説明するための図である。
【図１１】図１に示したステージＳＴ２の構成を示すブロック図である。
【図１２】図１１に示したサブＡＤＣの構成を示す回路ブロック図である。
【図１３】図１１に示したサブＤＡＣの構成を示す回路図である。
【図１４】図１３に示したサブＤＡＣの動作を示すタイムチャートである。
【図１５】図１１〜図１４に示したステージＳＴ２の伝達関数を示す図である。
【図１６】実施の形態１の変更例を示す回路ブロック図である。
【図１７】この発明の実施の形態２によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図１８】図１７に示したステージＳＴ２３の構成を示すブロック図である。
【図１９】図１８に示したサブＤＡＣの構成を示す回路図である。
【図２０】図１９に示したサブＤＡＣの動作を示すタイムチャートである。
【図２１】この発明の実施の形態３によるパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図２２】図２１に示したステージＳＴ１１の構成を示すブロック図である。
【図２３】図２２に示したオーバーフロー検出回路の構成を示す回路ブロック図である。
【図２４】図２２に示したサブＡＤＣの構成を示す回路ブロック図である。
【図２５】図２２に示したサブＤＡＣの構成を示す回路図である。
【図２６】図２５に示したサブＤＡＣの動作を示すタイムチャートである。
【図２７】図２２〜図２６に示したステージＳＴ１１の伝達関数を示す図である。
【図２８】図２２〜図２６に示したステージＳＴ１１の効果を説明するための図である。
【図２９】実施の形態３の変更例を示す回路ブロック図である。
【符号の説明】
【０１３３】
ＳＴ  ステージ、１  エラー補正回路、２，１３１  オーバーフロー検出回路、３，８１，８２，１２１，１２２，１３２  サブＡＤＣ、４，８５，１２５，１３３  サブＤＡＣ、５，６，３１〜３８，９０，９１，９５，９６，１４１〜１４４  コンパレータ、７  ＯＲゲート、８，３０，８６，１４０  参照電圧発生回路、８ａ，３０ａ，８６ａ，１４０ａ  抵抗素子、１１〜２２，４１〜４８，６１〜６３，６４〜６６，６９〜７１，１１１〜１１４，１５１〜１５６  スイッチ、２３〜２６，４９〜５０，６７，６８，７２〜７５，１０１〜１０８，１１５，１１６，１６０〜１６３  キャパシタ、２７，５１，７６，１０９，１６４  差動増幅器、２８，５２  ラッチ回路、２９，５３，５４  ＡＮＤゲート、３９，９４，９９，１５０  エンコーダ、８３，８４，１２３，１２４  マルチプレクサ、９２，９７，１４６〜１４８  論理ゲート、９３，９８，１４９  インバータ、１４５  バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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