(57)【特許請求の範囲】
【請求項１】
ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第１のオーディオデータを１サンプリング時間だけ遅延した第２のオーディオデータを生成するオーディオデータ生成手段と、
前記オーディオデータ生成手段からの前記第１のオーディオデータをＬチャンネルの第１オーディオデータとＲチャンネルの第１オーディオデータとに分離し、前記ビットクロックを用いて前記Ｌチャンネルの第１オーディオデータをビット毎にシリアルにＤＡ変換して第１のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Ｒチャンネルの第１オーディオデータをビット毎にシリアルにＤＡ変換して第２のアナログ信号を生成する第１のワンビットＤＡ変換手段と、
前記オーディオデータ生成手段からの前記第２のオーディオデータをＬチャンネルの第２オーディオデータとＲチャンネルの第２オーディオデータとに分離し、前記ビットクロックを用いて前記Ｌチャンネルの第２オーディオデータをビット毎にシリアルにＤＡ変換して第３のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Ｒチャンネルの第２オーディオデータをビット毎にシリアルにＤＡ変換して第４のアナログ信号を生成する第２のワンビットＤＡ変換手段と、
前記第１のワンビットＤＡ変換手段によって生成された第１のアナログ信号と、前記第２のワンビットＤＡ変換手段によって生成された第３のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Ｌチャンネルのアナログオーディオ信号として出力する第１のアナログ信号処理手段と、
前記第１のワンビットＤＡ変換手段によって生成された第２のアナログ信号と、前記第２のワンビットＤＡ変換手段によって生成された第４のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Ｒチャンネルのアナログオーディオ信号として出力する第２のアナログ信号処理手段と、
を備えたことを特徴とする、ＤＡ変換器。
【請求項２】
前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの１周期の時間だけ遅延させて前記第２のオーディオデータを生成する遅延回路を含む、請求項１に記載のＤＡ変換器。
【請求項３】
前記遅延回路は、シフトレジスタからなる、請求項２に記載のＤＡ変換器。
【請求項４】
前記第１のワンビットＤＡ変換手段及び前記第２のワンビットＤＡ変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、
前記第１のワンビットＤＡ変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第２のワンビットＤＡ変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装される、請求項１ないし３のいずれかに記載のＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、デジタル信号をアナログ信号に変換するＤＡ変換器（デジタル／アナログ変換器）に関する。
【背景技術】
【０００２】
デジタルオーディオ機器においては、デジタル化された音響信号をアナログ信号に変換するＤＡ変換器として、例えばラダー抵抗型ＤＡ変換器や積分型ＤＡ変換器等が知られ、使用されている。これら周知のＤＡ変換器は、離散的にサンプリングされてデジタル化されたデジタル信号の各サンプリング値（デジタル値）を単純にアナログ値に変換するものである。そのため、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含むものとなる。このため、一般に、ＤＡ変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去することにより、滑らかなアナログ信号を得るようにしている。
【０００３】
しかし、このＤＡ変換方式では、アナログローパスフィルタの位相特性により遅延が生じるとともに、オーバーシュート等の波形歪が発生し、これによって再生音の音質を低下させるという問題点があった。
【０００４】
この問題点に対して、従来、特許第３１３４４０３号公報に示されるように、１チャンネルのオーディオデータについて、リアルタイムでＤＡ変換した階段波状の第１のアナログ信号とこの第１のアナログ信号に対して１サンプリング時間だけ遅延させた階段波状の第２のアナログ信号とを生成し、各サンプリング期間において第１，第２のアナログ信号のレベル差を積分しながら第２のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号として出力する信号処理回路を含むＤＡ変換器が提案されている。
【０００５】
上記特許公報に記載のＤＡ変換器では、信号処理回路の前段にＤＡ変換回路が設けられ、このＤＡ変換回路にはデジタルフィルタ集積回路で上記第１のアナログ信号及び第２のアナログ信号を比較的容易に得ることができることからマルチビットＤＡＣが用いられている。しかしながら、このマルチビットＤＡＣは一般に単価が高いといった問題点があり、ＤＡ変換を行うオーディオデータのチャンネル数が多くなると、そのチャンネル数の２倍のマルチビットＤＡＣが必要となり、回路が大型化するとともにコストが増大するといった問題点があった。
【０００６】
そこで、本願出願人は、特許第３７７０２１９号公報において、マルチビットＤＡＣに代えて比較的単価の低いワンビットＤＡＣを採用し、回路の小型化及び低コスト化を実現したＤＡ変換器を提案した。
【０００７】
図１１は、特許第３７７０２１９号公報におけるワンビットＤＡＣを用いたＤＡ変換器の構成図である。同図によると、このＤＡ変換器５０は、シリアルデータフォーマット変換回路５１（以下、「ＳＤＦ変換回路５１」という。）、ワンビットＤＡ変換回路５２及びアナログ信号処理回路５３（以下、「ＡＳＰ回路５３」という。）を備えている。
【０００８】
ＳＤＦ変換回路５１は、ＣＤ（Compact Disc）等のデジタル音源からデジタル化されたシリアルデータフォーマットで入力されるデジタルオーディオ信号を、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離し、各チャンネルのオーディオデータをワンビットＤＡ変換回路５２でＤＡ変換可能なフォーマットのデータに変換するものである。
【０００９】
シリアルデータフォーマットで入力されるデジタルオーディオ信号には、例えばＩ２Ｓモードのデジタルオーディオ信号が挙げられる。Ｉ２Ｓモードのデジタルオーディオ信号は、図１２に示すように、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを混合したオーディオデータＤＡＴＡ（以下、ＤＡＴＡ信号という。）と、このＤＡＴＡ信号のワードデータを識別するためのワードクロックＬＲＣＫ（以下、ＬＲＣＫ信号という。）と、オーディオデータＤＡＴＡのビットデータを識別するためのビットクロックＢＣＬＫ（以下、ＢＣＬＫ信号という。）とで構成されている。
【００１０】
より具体的には、ＤＡＴＡ信号は、同一のサンプリング位置ｉのＬチャンネルのデータとＲチャンネルのデータＤＲｉとをペアにし、各ペアをサンプリング順に配列したシリアルのデータ（ＤＬ１／ＤＲ１，ＤＬ２／ＤＲ２，…ＤＬｍ／ＤＲｍ）である。なお、データＤＬｉ，ＤＲｉは、それぞれｎビットデータで構成され、このｎビットデータが１ワードデータに相当する。
【００１１】
ＬＲＣＫ信号は、ＤＡＴＡ信号の１ワードデータＤＬｉ／ＤＲｉを１周期とするクロックであり、図１２では、ＬＲＣＫ信号のＬレベルの期間がＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉに同期し、ＬＲＣＫ信号のＨレベルの期間がＤＡＴＡ信号のＲチャンネルのワードデータＤＲｉに同期している。ＢＣＬＫ信号は、ＤＡＴＡ信号のビットデータに同期したクロックである。
【００１２】
図１３は、ＳＤＦ変換回路５１の具体的な回路構成を示すブロック図である。ＳＤＦ変換回路５１は、２個のＡＮＤ回路６１，６２、２個の反転回路６３，６４、３個の遅延回路６５，６６，６７、２個のスイッチ回路６８，６９、３個のラッチ回路７０，７１，７２で構成されている。
【００１３】
ＳＤＦ変換回路５１は、上記構成により、Ｉ２Ｓモードのデジタルオーディオ信号のＬＲＣＫ信号によりＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉ（ｉ＝１，２，…ｍ）とＲチャンネルのワードデータＤＲｉ（ｉ＝１，２，…ｍ）とを分離し、両チャンネルについて、ワードデータ毎にＬＲＣＫ信号の１周期Ｔ（デジタル信号のサンプリング周期Ｔに相当）の１／２の時間だけ遅延したワードデータＤＬｉ’，ＤＲｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉとワードデータＤＬi+1との間に挿入して順次出力し、ワードデータＤＲｉ’をワードデータＤＲｉとワードデータＤＲi+1との間に挿入して順次出力する。
【００１４】
すなわち、ＳＤＦ変換回路５１は、ＬチャンネルのワードデータＤＬ１，ＤＬ２，…ＤＬｍを抽出する毎に、各ワードデータＤＬｉについてＴ／２だけ遅延したワードデータＤＬｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉの後に続けて出力する。ワードデータＤＬｉ’の内容はワードデータＤＬｉと同一であるから、ワードデータ列ＤＬ１’，ＤＬ２’，…ＤＬｍ’からなるデータは、元のワードデータ列ＤＬ１，ＤＬ２，…ＤＬｍからなるデータに対して位相がＴ／２だけ遅延したデータとなっている。したがって、ＳＤＦ変換回路５１のＬチャンネル出力端子ＯＵＴ１からはワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…からなるＤＡＴＡ’信号が出力される。同様に、ＳＤＦ変換回路５１のＲチャンネル出力端子ＯＵＴ２からはワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…からなるＤＡＴＡ’信号が出力される。
【００１５】
図１１に戻り、ワンビットＤＡ変換回路５２は、Ｌチャンネル及びＲチャンネルのＤＡＴＡ’信号（デジタル信号）をアナログ信号に変換するものであり、Ｌチャンネルのデジタル信号を変換するワンビットＤＡＣ５２ＬとＲチャンネルのデジタル信号を変換するワンビットＤＡＣ変換回路５２Ｒとを備えている。
【００１６】
より具体的には、ワンビットＤＡ変換回路５２は、ＳＤＦ変換回路５１から入力されるデジタル信号をビット毎にシリアルにアナログ信号に変換して出力する。ワンビットＤＡＣ５２Ｌには、ＳＤＦ変換回路５１からＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…，ＤＬｉ，ＤＬｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力され、ワンビットＤＡＣ５２Ｒには、ＳＤＦ変換回路５１からＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…，ＤＲｉ，ＤＲｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力される。
【００１７】
ワンビットＤＡＣ５２Ｌは、ＤＡＴＡ’信号から元のワードデータＤＬｉ列からなるオーディオデータＬ(T)とこのオーディオデータＬ(T)よりＴ／２だけ遅延したワードデータＤＬｉ’列からなるオーディオデータＬ(-T)とを分離し、各オーディオデータＬ(T)，Ｌ(-T)をビット毎にシリアルにアナログ信号Ｌ(t)，Ｌ(-t)に変換して、ＡＳＰ回路５３に出力する。ワンビットＤＡＣ５２Ｒも、ワンビットＤＡＣ５２Ｌと同様の構成を成し、オーディオデータＲ(T)，Ｒ(-T)をビット毎にシリアルにアナログ信号Ｒ(t)，Ｒ(-t)に変換してＡＳＰ回路５３に出力する。
【００１８】
ＡＳＰ回路５３は、ワンビットＤＡ変換回路５２の出力信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するものであり、ＡＳＰ回路５３Ｌは、ワンビットＤＡＣ５２ＬからのＬチャンネルのアナログ信号Ｌ(t)，Ｌ(-t)を処理し、ＡＳＰ回路５３Ｒは、Ｒチャンネルのアナログ信号Ｒ(t)，Ｒ(-t)を処理する。
【００１９】
ここで、上記の構成において、ＳＤＦ変換回路５１及びワンビットＤＡ変換回路５２は、メーカの設計便宜のため、内部の論理回路が変更可能な例えばＰＬＤ（Programmable Logic Device）によって構成されている。ＰＬＤは、論理回路を設計段階で変更することが可能なため設計コストを低減できるといった利点があるが、一般的な低コストの汎用ロジックＩＣ等に比べ、回路規模が大きくなったり部品コストが増大したりする等の問題点を有していた。
【００２０】
【特許文献１】特許第３１３４４０３号公報
【特許文献２】特許第３７７０２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本願発明は、上記した事情のもとで考え出されたものであって、従来のＤＡ変換器に比べさらなる回路構成の簡素化及び低コスト化を図ることができるＤＡ変換器を提供することを、その課題とする。
【課題を解決するための手段】
【００２２】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００２３】
本願発明によって提供されるＤＡ変換器は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなる配列データと、前記配列データのワードデータを識別するためのワードクロックと、前記配列データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号を入力し、前記入力された配列データとしての第１のオーディオデータを１サンプリング時間だけ遅延した第２のオーディオデータを生成するオーディオデータ生成手段と、前記オーディオデータ生成手段からの前記第１のオーディオデータをＬチャンネルの第１オーディオデータとＲチャンネルの第１オーディオデータとに分離し、前記ビットクロックを用いて前記Ｌチャンネルの第１オーディオデータをビット毎にシリアルにＤＡ変換して第１のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Ｒチャンネルの第１オーディオデータをビット毎にシリアルにＤＡ変換して第２のアナログ信号を生成する第１のワンビットＤＡ変換手段と、前記オーディオデータ生成手段からの前記第２のオーディオデータをＬチャンネルの第２オーディオデータとＲチャンネルの第２オーディオデータとに分離し、前記ビットクロックを用いて前記Ｌチャンネルの第２オーディオデータをビット毎にシリアルにＤＡ変換して第３のアナログ信号を生成するとともに、前記ビットクロックを用いて前記Ｒチャンネルの第２オーディオデータをビット毎にシリアルにＤＡ変換して第４のアナログ信号を生成する第２のワンビットＤＡ変換手段と、前記第１のワンビットＤＡ変換手段によって生成された第１のアナログ信号と、前記第２のワンビットＤＡ変換手段によって生成された第３のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Ｌチャンネルのアナログオーディオ信号として出力する第１のアナログ信号処理手段と、前記第１のワンビットＤＡ変換手段によって生成された第２のアナログ信号と、前記第２のワンビットＤＡ変換手段によって生成された第４のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、Ｒチャンネルのアナログオーディオ信号として出力する第２のアナログ信号処理手段と、を備えたことを特徴としている（請求項１）。
【００２４】
本願発明のＤＡ変換器において、前記オーディオデータ生成手段は、前記配列データを前記ワードクロックの１周期の時間だけ遅延させて前記第２のオーディオデータを生成する遅延回路を含むとよい（請求項２）。
【００２５】
本願発明のＤＡ変換器において、前記遅延回路は、シフトレジスタからなるとよい（請求項３）。
【００２６】
本願発明のＤＡ変換器において、前記第１のワンビットＤＡ変換手段及び前記第２のワンビットＤＡ変換手段は、それぞれ一の基板上に実装される一の集積回路によって構成され、前記第１のワンビットＤＡ変換手段を構成する集積回路は、前記基板のいずれか一方の面に実装され、前記第２のワンビットＤＡ変換手段を構成する集積回路は、前記基板のいずれか他方の面に実装されるとよい（請求項４）。
【発明の効果】
【００２７】
上記構成によれば、入力されるデジタルオーディオ信号の配列データは、オーディオデータ生成手段によって第１のオーディオデータとこの第１のオーディオデータより１サンプリング時間だけ遅延した第２のオーディオデータとが生成される。第１のオーディオデータは、第１のワンビットＤＡ変換手段によりＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにＤＡ変換され、第１のアナログ信号と第２のアナログ信号とが生成される。また、第２のオーディオデータは、第２のワンビットＤＡ変換手段によりＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離され、それらはそれぞれビット毎にシリアルにＤＡ変換され、第３のアナログ信号と第４のアナログ信号とが生成される。
【００２８】
そして、第１のアナログ信号処理手段により第１のアナログ信号と第３のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだＬチャンネルのアナログオーディオ信号が生成されて出力される。また、第２のアナログ信号処理手段により第２のアナログ信号と第４のアナログ信号とを用いて、サンプリング点間の信号レベルを結んだＲチャンネルのアナログオーディオ信号が生成されて出力される。
【００２９】
上記のように、第１のワンビットＤＡ変換手段及び第２のワンビットＤＡ変換手段は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとにそれぞれ分離し、それらはそれぞれビット毎にシリアルにＤＡ変換してアナログ信号を生成するので、前段のオーディオデータ生成手段は、第１のオーディオデータとこの第１のオーディオデータより１サンプリング時間だけ遅延する例えば遅延回路を含む構成とすることができる。したがって、オーディオデータ生成手段を、例えば汎用の安価なロジックＩＣで構成することができるので、ＰＤＬを用いていた従来のＳＤＦ変換回路（オーディオデータ生成手段に相当）に比べ、回路構成を簡素化することができ、コストの低減化が可能となる。
【００３０】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００３１】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００３２】
図１は、本願発明に係るＤＡ変換器のブロック構成図である。
【００３３】
このＤＡ変換器１は、オーディオデータ生成回路２、ワンビットＤＡ変換回路３及びアナログ信号処理回路４（以下、「ＡＳＰ回路４」という。）を備えている。
【００３４】
オーディオデータ生成回路２は、シリアルデータフォーマットで入力されるデジタルオーディオ信号（図１２参照）のＤＡＴＡ信号から第１のオーディオデータＡ(T)と、第１のオーディオデータＡ(T)を１サンプリング時間Ｔだけ遅延した第２のオーディオデータＡ(-T)とを生成し、これら第１及び第２のオーディオデータＡ(T)，Ａ(-T)をワンビットＤＡ変換回路３３に出力するものである。オーディオデータ生成回路２には、ＣＤ（Compact Disc）等のデジタル音源からデジタル化されたデジタルオーディオ信号がリアルデータフォーマットの例えばＩ２Ｓモードで伝送され、入力される。
【００３５】
ワンビットＤＡ変換回路３は、オーディオデータ生成回路２からのオーディオデータをＬチャンネルの信号とＲチャンネルの信号とに分離するとともにそれらをアナログ信号に変換するものである。ワンビットＤＡ変換回路３は、第１のオーディオデータＡ(T)のデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１Ａと、第２のオーディオデータＡ(-T)のデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１Ｂとを備えている。
【００３６】
ワンビットＤＡＣ３１Ａからは、第１のオーディオデータＡ(T)がＤＡ変換されて、Ｌチャンネル用のアナログ信号Ｌ(t)とＲチャンネル用のアナログ信号Ｒ(t)とが出力される。また、ワンビットＤＡＣ３１Ｂからは、第２のオーディオデータＡ(-T)がＤＡ変換されて、Ｌチャンネル用のアナログ信号Ｌ(t)を１サンプリング時間だけ遅延したＬチャンネル用のアナログ信号Ｌ(-t)と、Ｒチャンネル用のアナログ信号Ｒ(t) を１サンプリング時間だけ遅延したＲチャンネル用のアナログ信号Ｒ(-t)とが出力される。
【００３７】
ＡＳＰ回路４は、ワンビットＤＡ変換回路３からのＬチャンネル用のアナログ信号Ｌ(t)，Ｌ(-t)とＲチャンネル用のアナログ信号Ｒ(t)，Ｒ(-t)とをそれぞれ処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するものである。
【００３８】
ＡＳＰ回路４は、ワンビットＤＡＣ３１ＡからのＬチャンネルのアナログ信号Ｌ(t)とワンビットＤＡＣ３１ＢからのＬチャンネルのアナログ信号Ｌ(-t)とを処理してＬチャンネルのアナログオーディオ信号を出力するＡＳＰ回路４１Ｌと、ワンビットＤＡＣ３１ＡからのＲチャンネルのアナログ信号Ｒ(t)とワンビットＤＡＣ３１ＢからのＲチャンネルのアナログ信号Ｒ (-t)とを処理してＲチャンネルのアナログオーディオ信号を出力するＡＳＰ回路４１Ｒとを備えている。
【００３９】
このように、ＤＡ変換器１は、シリアルデータフォーマットで入力されるデジタルオーディオ信号のＤＡＴＡ信号から、Ｌチャンネルのアナログオーディオ信号とＲチャンネルのアナログオーディオ信号とを生成し出力するものである。本願発明では、オーディオデータ生成回路２の構成が、従来のＳＤＦ変換回路５１（オーディオデータ生成回路２に相当）の構成に比べより簡略化されている。以下、詳述する。
【００４０】
図２は、オーディオデータ生成回路２の具体的な回路構成を示すブロック図である。オーディオデータ生成回路２は、遅延回路２１と、３個の第１ないし第３ラッチ回路２２，２３，２４と、反転回路２５とで構成されている。
【００４１】
オーディオデータ生成回路２は、ＤＡＴＡ信号から第１のオーディオデータＡ(T)としての第１のワードデータＤＬｉ／ＤＲｉと、第１のワードデータＤＬｉ／ＤＲｉをＬＲＣＫ信号の１周期Ｔ（デジタル信号のサンプリング周期Ｔに相当）の時間だけ遅延させた第２のオーディオデータＡ(-T)としての第２のワードデータ列ＤＬｉ’ ／ＤＲｉ’とを生成し、それらをワンビットＤＡ変換回路３に出力する。
【００４２】
図２によると、オーディオデータ生成回路２のＩ２ＳモードのＤＡＴＡ入力端子ＩＮ１は、遅延回路２１に接続されるとともに第１ラッチ回路２２に接続されている。遅延回路２１の出力端は、第２ラッチ回路２３に接続されている。Ｉ２ＳモードのＬＲＣＫ入力端子ＩＮ２は、第３ラッチ回路２４に接続されている。
【００４３】
第１ラッチ回路２２の出力端は、第１出力端子ＯＵＴ１に接続され、第２ラッチ回路２３の出力端は、第２出力端子ＯＵＴ２に接続されている。また、第３ラッチ回路２４の出力端は、ＬＲＣＫ出力端子ＯＵＴ３に接続されている。Ｉ２ＳモードのＢＣＬＫ入力端子ＩＮ３は、反転回路２５を介してＢＣＬＫ出力端子ＯＵＴ４に接続されているとともに、データの出力タイミングを調整するために遅延回路２１、第１ないし第３ラッチ回路２２，２３，２４にそれぞれ接続されている。
【００４４】
図３は、オーディオデータ生成回路２でのＬＲＣＫ信号に基づく信号処理によって出力されるデータを示す図である。図３において、「Ｎｏ」は、ＬＲＣＫ信号の１サイクル毎に付した連続番号を示す。「ＬＲＣＫ」はＬＲＣＫ信号であり、「Ｌｏｗ」はＬレベル状態を示し、「Ｈｉｇｈ」はＨレベル状態を示す。「ＤＡＴＡ」はＤＡＴＡ信号を示す。また、「Ａ(T)」は第１出力端子ＯＵＴ１から出力される第１のオーディオデータ信号Ａ(T)を示し、「Ａ(-T)」は第２出力端子ＯＵＴ２から出力される第２のオーディオデータ信号Ａ(-T)を示す。
【００４５】
図２及び図３を参照してオーディオデータ生成回路２の動作を説明すると、ＤＡＴＡ入力端子ＩＮ１からＩ２Ｓモードで入力されるＤＡＴＡ信号は、第１ラッチ回路２２に入力されるとともに、遅延回路２１に入力される。遅延回路２１は、ＢＣＬＫ信号を用いてＤＡＴＡ信号としての第１のワードデータＤＬｉ／ＤＲｉを構成する各ビットデータをシフトさせることによって１Ｔだけ遅延した第２のワードデータＤＬｉ’ ／ＤＲｉ’を生成する。遅延回路２１は、具体的にはシフトレジスタで構成されており、例えば第１のワードデータＤＬｉ／ＤＲｉが６４ビットデータの場合、遅延回路２１は６４ビットシフトレジスタで構成される。
【００４６】
第１ないし第３ラッチ回路２２，２３，２４は、第１のワードデータＤＬｉ／ＤＲｉと、遅延回路２１を介して出力される第２のワードデータＤＬｉ’ ／ＤＲｉ’と、ＬＲＣＫ信号とを同期させてそれぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２及びＬＲＣＫ端子ＯＵＴ３から出力させる。第１ないし第３ラッチ回路２２，２３，２４にはそれぞれＢＣＬＫ信号が入力され、第１ないし第３ラッチ回路２２，２３，２４はＢＣＬＫ信号を用いてデータを構成する各ビットのラッチ処理を行う。この場合、図３に示すように、第２のワードデータＤＬｉ’ ／ＤＲｉ’は、第１のワードデータＤＬｉ／ＤＲｉに対して１サンプリング時間だけ遅延されたタイミングで出力される。
【００４７】
反転回路２５は、ＢＣＬＫ信号を反転させてＢＣＬＫ出力端子ＯＵＴ４から出力させることにより、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２及びＬＲＣＫ出力端子ＯＵＴ３からそれぞれ出力される第１のワードデータＤＬｉ／ＤＲｉ、第２のワードデータＤＬｉ’ ／ＤＲｉ’及びＬＲＣＫ信号に対するＢＣＬＫ信号のタイミングを調整する。
【００４８】
このように、オーディオデータ生成回路２では、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとが混合されたＤＡＴＡ信号（デジタルコンポジット信号）と、ＬＲＣＫ信号と、ＢＣＬＫ信号とからなるＩ２Ｓモードのデジタルオーディオ信号が、第１のワードデータ列ＤＬ１／ＤＲ１，ＤＬ２／ＤＲ２，…，ＤＬｉ／ＤＲｉ，…からなる第１のオーディオデータ信号Ａ(T)と、第２のワードデータ列ＤＬ１’ ／ＤＲ１’，ＤＬ２’ ／ＤＲ２’，…，ＤＬｉ’ ／ＤＲｉ’，…からなる第２オーディオデータ信号Ａ(-T)と、ＬＲＣＫ信号と、ＢＣＬＫ信号とからなるデジタルオーディオ信号に変換されて出力される。
【００４９】
図１に戻り、ワンビットＤＡ変換回路３のワンビットＤＡＣ３１Ａには、オーディオデータ生成回路２から第１のワードデータ列ＤＬ１／ＤＲ１，ＤＬ２／ＤＲ２，…，ＤＬｉ／ＤＲｉ，…からなる第１のオーディオデータ信号Ａ(T)とＬＲＣＫ信号とＢＣＬＫ信号とがそれぞれ入力される。ワンビットＤＡＣ３１Ｂには、オーディオデータ生成回路２から第１のオーディオデータ信号Ａ(T)より１サンプリング時間だけ遅延された第２のワードデータ列ＤＬ１’ ／ＤＲ１’，ＤＬ２’ ／ＤＲ２’，…，ＤＬｉ’ ／ＤＲｉ’，…からなる第２のオーディオデータ信号Ａ(-T)とＬＲＣＫ信号とＢＣＬＫ信号とがそれぞれ入力される。
【００５０】
ワンビットＤＡＣ３１Ａは、図４に示すように、第１のオーディオデータ信号Ａ(T)から、ＬチャンネルのワードデータＤＬｉからなるオーディオデータＬ(T)と、ＲチャンネルのワードデータＤＲｉからなるオーディオデータＲ(T)とを分離するデジタルフィルタ３１１と、各オーディオデータＬ(T)，Ｒ(T)をビット毎にシリアルにアナログ信号に変換するＤＡ変換回路３１２，３１３とから構成されている。
【００５１】
ワンビットＤＡＣ３１Ｂは、図５に示すように、第２のオーディオデータ信号Ａ(-T)から、ＬチャンネルのワードデータＤＬｉからなるオーディオデータＬ(T)より１サンプリング時間だけ遅延したワードデータＤＬｉ’からなるオーディオデータＬ(-T)と、ＲチャンネルのワードデータＤＲｉからなるオーディオデータＲ(T)より１サンプリング時間だけ遅延したワードデータＤＲｉ’からなるオーディオデータＲ(-T)とを分離するデジタルフィルタ３１４と、各オーディオデータＬ(-T)，Ｒ(-T)をビット毎にシリアルにアナログ信号に変換するＤＡ変換回路３１５，３１６とから構成されている。
【００５２】
したがって、ワンビットＤＡＣ３１Ａからは、ＬチャンネルのオーディオデータＬ(T)をＤＡ変換回路３１２でＤＡ変換したアナログ信号Ｌ(t)と、ＲチャンネルのオーディオデータＲ(T)をＤＡ変換回路３１３でＤＡ変換したアナログ信号Ｒ(t)とが出力される。また、ワンビットＤＡＣ３１Ｂからは、ＬチャンネルのオーディオデータＬ(-T)をＤＡ変換回路３１５でＤＡ変換したアナログ信号Ｌ(-t)と、ＲチャンネルのオーディオデータＲ(-T)をＤＡ変換回路３１６でＤＡ変換したアナログ信号Ｒ(-t)とが出力される。
【００５３】
ここで、図６は、オーディオデータ生成回路２及びワンビットＤＡ変換回路３の詳細回路図である。同図によると、遅延回路２１は、６４ビットシフトレジスタであるロジックＩＣによって構成され、第１ないし第３ラッチ回路２２，２３，２４は、３つのラッチ回路を含むロジックＩＣによって構成され、反転回路２５も、ロジックＩＣによって構成されている。さらに、それらの後段には、ワンビットＤＡＣ３１Ａ及びワンビットＤＡＣ３１ＢとしてのロジックＩＣが接続されている。なお、符号２６で示すロジックＩＣは、図２には示していないが、入力端子ＩＮ１に接続されてＤＡＴＡ信号を入力するバッファである。
【００５４】
このように、遅延回路２１、第１ないし第３ラッチ回路２２，２３，２４及び反転回路２５で構成されるオーディオデータ生成回路２は、図６に示すように、汎用の安価なロジックＩＣで構成することができるので、ＰＤＬを用いていた従来のＳＤＦ変換回路に比べ、オーディオデータ生成回路２の回路規模を小さくすることができるとともに、低コスト化を図ることができる。
【００５５】
また、図７は、オーディオデータ生成回路２及びワンビットＤＡ変換回路３が実装される回路基板の側面図である。オーディオデータ生成回路２及びワンビットＤＡ変換回路３は、図６に示したようにロジックＩＣ等によって構成され、それらのロジックＩＣは、図７に示すように１枚のプリント基板３３に実装されている。
【００５６】
この場合、ワンビットＤＡ変換回路３を構成するワンビットＤＡＣ３１ＡのロジックＩＣ及びワンビットＤＡＣ３１ＢのロジックＩＣも、それぞれプリント基板３３に実装されるのであるが、ワンビットＤＡＣ３１Ａを構成するロジックＩＣは、プリント基板３３の例えば部品実装面（表面）３３Ａ側に実装され、ワンビットＤＡＣ３１Ｂを構成するロジックＩＣは、プリント基板３３の裏面３３Ｂ側に実装される。
【００５７】
そして、ワンビットＤＡＣ３１ＡとワンビットＤＡＣ３１Ｂとを結ぶ信号線（パターン線）は、プリント基板３３の表裏面３３Ａ，３３Ｂ及びその表裏面３３Ａ，３３Ｂを貫通するスルーホール３４に配される。また、ワンビットＤＡＣ３１ＡからのＬチャンネルのアナログ信号Ｌ(t)とＲチャンネルのアナログ信号Ｒ(t)とが流れる信号線は、プリント基板３３の表面３３Ａ側に配され、ワンビットＤＡＣ３１ＢからのＬチャンネルのアナログ信号Ｌ(-t)とＲチャンネルのアナログ信号Ｒ(-t)とが流れる信号線は、プリント基板３３の裏面３３Ｂ側に配される。
【００５８】
このように、ワンビットＤＡＣ３１Ａを構成するロジックＩＣと、ワンビットＤＡＣ３１Ｂを構成するロジックＩＣとがプリント基板３３の表裏面に別々に実装され、それらから出力されるＬ，Ｒチャンネルのアナログ信号Ｌ(t)，Ｒ(t)と、１サンプリング時間だけ遅延されたＬ，Ｒチャンネルのアナログ信号Ｌ(-t)，Ｒ(-t)とが流れる信号線がプリント基板３３の表裏面に別々に配されるため、Ｌ，Ｒチャンネルのアナログ信号Ｌ(t)，Ｒ(t)とＬ，Ｒチャンネルのアナログ信号Ｌ(-t)，Ｒ(-t)とが互いに及ぼす影響（例えばクロストーク等）を抑制することができ、音質の向上を図ることができる。
【００５９】
図１に戻り、ワンビットＤＡＣ３１ＡからのＬチャンネルのアナログ信号Ｌ(t)は、ＡＳＰ回路４１Ｌに入力される。一方、ワンビットＤＡＣ３１ＡからのＲチャンネルのアナログ信号Ｒ(t)は、ＡＳＰ回路４１Ｒに入力される。また、ワンビットＤＡＣ３１ＢからのＬチャンネルのアナログ信号Ｌ(-t)は、ＡＳＰ回路４１Ｌに入力される。一方、ワンビットＤＡＣ３１ＢからのＲチャンネルのアナログ信号Ｒ(-t)は、ＡＳＰ回路４１Ｒに入力される。
【００６０】
すなわち、ＡＳＰ回路４１Ｌには、Ｌチャンネルのアナログ信号Ｌ(t)，Ｌ(-t)が入力され、Ｌチャンネルの信号に関する処理が行われる。ＡＳＰ回路４１Ｒには、Ｒチャンネルのアナログ信号Ｒ(t)，Ｒ(-t)が入力され、Ｒチャンネルの信号に関する処理が行われる。
【００６１】
ＡＳＰ回路４１Ｌは、Ｌチャンネルの第１のアナログ信号Ｌ(t)と第２のアナログ信号Ｌ(-t)とからＬチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｌ(t)’を生成し、ＤＡ変換信号として出力するものである。また、ＡＳＰ回路４１Ｒは、Ｒチャンネルの第１のアナログ信号Ｒ(t)と第２のアナログ信号Ｒ(-t)とからＲチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｒ(t)’を生成し、ＤＡ変換信号として出力するものである。
【００６２】
すなわち、ＡＳＰ回路４１Ｌは、入力される階段波状の波形を有する第１のアナログ信号Ｌ(t)とこのアナログ信号Ｌ(t)より１サンプリング時間だけ遅延した階段波状の波形を有する第２のアナログ信号Ｌ(-t)とのレベル差（差分電圧）を電流に変換し、この電流をコンデンサに充電し、その充電電圧を第２のアナログ信号Ｌ(-t)の信号レベルに加算することで、図８に示すように、各サンプリングレベルを滑らかに結んだアナログオーディオ信号Ｌ(t)’を生成し、ＤＡ変換信号として出力するものである。なお、ＡＳＰ回路４１Ｒも、ＡＳＰ回路４１Ｌと同様の構成を有している。
【００６３】
具体的には、ＡＳＰ回路４１Ｌは、例えば図９に示す回路で構成されている。ＡＳＰ回路４１Ｌは、オペアンプＯＰ１の−端子が抵抗ｒ１を介して第１のアナログ信号Ｌ(t)の入力端子ＩＮ１に接続され、オペアンプＯＰ１の＋端子がコンデンサＣ１及び抵抗ｒ３の直列回路を介して第２のアナログ信号Ｌ(-t)の入力端子ＩＮ２に接続されている。また、オペアンプＯＰ１の出力端子は抵抗ｒ２を介して−端子に接続されるとともに、抵抗ｒ６を介してＡＳＰ回路４１Ｌの出力端子ＯＵＴに接続されている。オペアンプＯＰ１の＋端子とグランドとの間には抵抗ｒ４が接続され、出力端子ＯＵＴとグランドとの間にはコンデンサＣ２が接続されている。さらに、抵抗ｒ３及びコンデンサＣ１の接続点と出力端子ＯＵＴとの間にオペアンプＯＰ２及び抵抗ｒ５の直列回路が接続されている。
【００６４】
オペアンプＯＰ１は負帰還差動アンプとして動作し、オペアンプＯＰ２は、オペアンプＯＰ１の出力信号の一部を抵抗ｒ５を介してオペアンプＯＰ１の＋端子に帰還させる際のバッファアンプとして動作するものである。コンデンサＣ１は、第１のアナログ信号Ｌ(t)と第２のアナログ信号Ｌ(-t)とが略同一となる定常時にオペアンプＯＰ１の＋端子への入力をカットし、ノイズの発生を抑制するものである。抵抗ｒ６及びコンデンサＣ２は積分回路ＳＣを構成し、オペアンプＯＰ１の出力（第１のアナログ信号Ｌ(t)と第２のアナログ信号Ｌ(-t)との差分）を積分した信号を生成するものである。
【００６５】
上記構成において、オペアンプＯＰ１の−端子と＋端子には、それぞれ各サンプリング点の第１のアナログ信号Ｌ(t)とこのアナログ信号Ｌ(t)より１サンプリング時間だけ遅延した第２のアナログ信号Ｌ(-t)とが入力され、オペアンプＯＰ１からは第２のアナログ信号Ｌ(-t)を基準電圧とした第１のアナログ信号Ｌ(t)の基準電圧に対する差分値の電圧が電流に変換されて出力される。そして、この電流により積分回路ＳＣのコンデンサＣ２が時定数Ｃ２・ｒ６で充電され、このコンデンサＣ２の充電電圧は、バッファアンプ及び抵抗ｒ５を介して次に入力される第２のアナログ信号Ｌ(-t)に加算される。
【００６６】
コンデンサＣ２の充電電圧の変化はサンプリング期間における先のサンプリング点と後のサンプリング点とのレベル差を結ぶ電圧ベクトルを示すものとなるから、図８に示すように、各サンプリング点ｔ１，ｔ２，…ｔｉで、第１のアナログ信号Ｌ(t)及び第２のアナログ信号Ｌ(-t)が入力されると、サンプリング点ｔiのＡＳＰ回路の出力レベルは第１のアナログ信号Ｌ(ti)もしくは第２のアナログ信号Ｌ(-ti)となるが、ｔi＜ｔ＜ｔi+1の期間では、サンプリング点ｔiの出力レベルとサンプリング点ｔi+1の出力レベルとのレベル差を結ぶ電圧ベクトルがコンデンサＣ２の充電電圧によって生成される。したがって、ＡＳＰ回路４１Ｌからは、各サンプリング点の電圧レベルを結んだアナログ信号Ｌ(t)’が出力される。
【００６７】
ＡＳＰ回路４１ＲもＡＳＰ回路４１Ｌと同様の構成であり、ＡＳＰ回路４１Ｒからは、各サンプリング点の電圧レベルを結んだアナログ信号Ｒ(t)’が出力される。
【００６８】
上記のように、本実施形態に係るＤＡ変換器１は、オーディオデータ生成回路２、ワンビットＤＡ変換回路３及びＡＳＰ回路４とによって構成され、入力されるデジタルオーディオ信号の配列データに基づいて、オーディオデータ生成回路２によって第１のオーディオデータＡ(T)とこの第１のオーディオデータＡ(T)より１サンプリング時間だけ遅延した第２のオーディオデータＡ(-T)とが生成される。
【００６９】
第１のオーディオデータＡ(T)は、ワンビットＤＡＣ３１ＡによってＬチャンネルのオーディオデータＬ(T)とＲチャンネルのオーディオデータＲ(T)とに分離されるとともにＤＡ変換されてアナログ信号Ｌ(t)，Ｒ(t)が生成される。また、ワンビットＤＡＣ３１Ｂによって第２のオーディオデータＡ(-T)は、ＬチャンネルのオーディオデータＬ(-T)とＲチャンネルのオーディオデータＲ(-T)とに分離されるとともにＤＡ変換されてアナログ信号Ｌ(-t)，Ｒ(-t)が生成される。
【００７０】
そして、ＡＳＰ回路４１ＬによりＬチャンネルのオーディオデータＬ(t)，Ｌ(-t)を用いて、サンプリング点間の信号レベルを結んだＬチャンネルのアナログオーディオ信号が生成されて出力される。また、ＡＳＰ回路４１ＲによりＲチャンネルのオーディオデータＲ(t)，Ｒ(-t)を用いて、サンプリング点間の信号レベルを結んだＲチャンネルのアナログオーディオ信号が生成されて出力される。
【００７１】
従来の構成では、本実施形態のオーディオデータ生成回路２に相当するＳＤＦ変換回路５１によって、入力されるオーディオデータがＬチャンネルのオーディオデータＬ(T)とＲチャンネルのオーディオデータＲ(T)とにそれぞれ分離されていたが、本実施形態では、ＬチャンネルのオーディオデータＬ(T)とＲチャンネルのオーディオデータＲ(T)との分離をワンビットＤＡＣ３１Ａ，３１Ｂで行うようにしたので、オーディオデータ生成回路２は、入力されるオーディオデータから第１のオーディオデータＡ(T)と、この第１のオーディオデータＡ(T)より１サンプリング時間だけ遅延した第２のオーディオデータＡ(-T)とを生成する回路のみで構成されることになり、その回路構成を簡素化することができる。
【００７２】
具体的には、オーディオデータ生成回路２は、図６に示したように、汎用の安価なロジックＩＣで構成することができるので、ＰＤＬを用いていた従来のＳＤＦ変換回路５１に比べ、オーディオデータ生成回路２の回路規模を小さくすることができ、低コスト化を図ることができる。
【００７３】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、上記実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。また、上記実施形態では、ＬチャンネルとＲチャンネルの両方について、上記したＤＡ変換器を構成する場合について説明したが、いずれか一方のチャンネルについて上記したＤＡ変換器を構成する場合にも本願発明を適用することができる。
【００７４】
また、上記実施形態では、入力されるデジタルオーディオ信号のシリアルデータフォーマットとしてＩ２Ｓモードの場合を説明したが、このモードに限るものではない。例えば図１０に示すように、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄ（右詰め）モード（同図（ａ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ（左詰め）モード（同図（ｂ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ ＤＳＰモード（同図（ｃ））、３２×Ｆｓ Ｐａｃｋｅｄモード（同図（ｄ））等の各種のモードにおいて本願発明を適用するようにしてもよい。
【図面の簡単な説明】
【００７５】
【図１】本願発明に係るＤＡ変換器のブロック構成図である。
【図２】オーディオデータ生成回路の回路構成を示すブロック図である。
【図３】オーディオデータ生成回路でのＬＲＣＫ信号に基づく信号処理によって出力されるデータを示す図である。
【図４】ワンビットＤＡＣの機能ブロック図である。
【図５】他のワンビットＤＡＣの機能ブロック図である。
【図６】オーディオデータ生成回路及びワンビットＤＡ変換回路の詳細回路図である。
【図７】オーディオデータ生成回路及びワンビットＤＡ変換回路が実装される回路基板の側面図である。
【図８】ＡＳＰ回路の回路構成を示す図である。
【図９】ＡＳＰ回路におけるアナログ信号処理により生成されるアナログ信号を説明するための波形図である。
【図１０】他のモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図１１】従来のＤＡ変換器の構成を示すブロック構成図である。
【図１２】Ｉ２Ｓモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図１３】従来のＳＤＦ変換回路の回路構成を示すブロック図である。
【符号の説明】
【００７６】
１  ＤＡ変換器
２  オーディオデータ生成回路（オーディオデータ生成手段）
３  ワンビットＤＡ変換回路（ワンビットＤＡ変換手段）
４  アナログ信号処理回路（アナログ信号処理手段）
２１  遅延回路
２２  第１ラッチ回路
２３  第２ラッチ回路
２４  第３ラッチ回路
２５  反転回路
３１Ａ  ワンビットＤＡＣ
３１Ｂ  ワンビットＤＡＣ
４１Ｌ  Ｌチャンネル用ＡＳＰ回路
４１Ｒ  Ｒチャンネル用ＡＳＰ回路
ＩＮ１，ＩＮ２，ＩＮ３  入力端子
ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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