(57)【特許請求の範囲】
【請求項１】
直流電圧を受ける２つの入力端子と、第１のトランス部と第２のトランス部による２つのトランス型として機能するトランスとを有し、
前記トランスは、一次側の第１の巻線と、当該一次側の第１の巻線と磁気結合されている２つの２次側の巻線と、前記第１の巻線が巻回するコアを共通にして巻回する一次側の第２の巻線と、からなり、前記２つの２次側の巻線は、前記第２の巻線とも磁気結合され、これによって、
前記第１のトランス部には一次側の２つのコイルと２次側のコイルが形成され、
前記第２のトランス部には一次側の２つのコイルと２次側のコイルが形成され、
前記第１のトランス部の一次側のうちの一つのコイルと前記第２のトランス部の一次側のうちの一つのコイルとは直列に接続されて第１のコイル群が形成され、
前記第１のトランス部の一次側のうちの他方のコイルと前記第２のトランス部の一次側のうちの他方のコイルとは直列に接続されて第２のコイル群が形成され、さらに、
前記第１のコイル群の一端は、前記入力端子の一端に接続され、
前記第１のコイル群の他端は、前記入力端子の他端に接続された第１のスイッチ素子と接続され、
前記第２のコイル群の一端は、第１のコンデンサを介して前記入力端子の他端と接続され、
前記第２のコイル群の他端は、前記第１のコイル群の他端に接続されているとともに、直列に接続された第２のスイッチ素子と第２のコンデンサを介して当該２のコイル群の一端に接続され、
前記第１のトランス部の２次側のコイルと前記第２のトランス部の２次側のコイルは同期整流回路に接続され、
前記第１のスイッチ素子のオフと前記第２のスイッチ素子のオンの状態と、前記第１のスイッチ素子のオンと前記第２のスイッチ素子のオフの状態を交互に繰り返すことで、前記同期整流回路の出力端子から直流電圧が出力される、スイッチング電源装置。
【請求項２】
前記同期整流回路は、一つの出力端子が前記第１のトランス部の２次側のコイルの一端と前記第２のトランス部の２次側のコイルの一端とが共通に接続され、他の出力端子を前記第１のトランス部の２次側のコイルの他端と前記第２のトランス部の２次側のコイルの他端とのいずれかに導通させるスイッチ素子から構成される、請求項１に記載のスイッチング電源装置。
【請求項３】
前記同期整流回路の出力端子の出力電圧を検出して前記第一のスイッチ素子と前記第二のスイッチ素子を交互にオン、オフ制御する制御回路とを有する、請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置の高効率化、小型経済化に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴを用いた同期整流型スイッチング電源装置において、高効率化を実現しようとする時に問題となるのはＭＯＳＦＥＴのソース、ドレイン間の電圧が高いものほどオン抵抗が大きく電力損失が大きいため電源の効率が低下するという問題がある。また同期整流回路を構成するＭＯＳＦＥＴを一次側スイッチのオフ期間の全期間にわたり駆動することが出来ずこの期間のスイッチング損失が発生することである。また、入力チョークコイル，出力フィルタを構成するチョークコイルを必要とするため、実装面積が増大することである。
【０００３】
本出願人は先に係わる問題を改善したスイッチング電源装置を考案した（特開平１１−２６２２６３号）。図５はこの回路例を示す。図５においてＶＩＮは、入力電源であり２ａ，２ｂは入力端子、Ｌ１はチョークコイル、Ｑ１，Ｑ２はスイッチ素子（ＭＯＳＦＥＴ）、Ｃ１，Ｃ２はコンデンサ、Ｔ，Ｎ１およびＮａ，Ｎｂは出力トランスとその一次巻き線および二次巻き線部分、Ｑ３，Ｑ４は同期整流ＭＯＳＦＥＴ、Ｌ、Ｃｏｕｔはそれぞれ出力フィルタを構成するチョークコイルおよびコンデンサ、１８ａ，１８ｂは出力端子、１８は制御回路である。
【０００４】
この回路の動作は、一次側スイッチ素子Ｑ１、Ｑ２が交互にオン、オフ（一方のスイッチ素子がオンの時他方のスイッチ素子がオフ）し、出力トランスＴを介して同期整流ＭＯＳＦＥＴＱ３，Ｑ４にゲート信号を与え、チョークコイルＬを介して負荷１７に給電する。又出力端子の電圧を検出し制御回路１８を通して一次側スイッチ素子Ｑ１，Ｑ２のオンオフ比を変えることにより出力電圧Ｖｏｕｔの定電圧制御をおこなう。
【０００５】
因みに上記回路は昇圧チョッパ回路として入力電源ＶＩＮからコンデンサＣ１，Ｃ２との直列回路に電力を送り、同時にハーフブリッジ回路の動作によりコンデンサＣ１，Ｃ２の直列回路から負荷に電力を供給する。
【０００６】
この従来回路は同期整流ＭＯＳＦＥＴＱ３，Ｑ４を短いオフ期間を除いて常に駆動することが可能なため、同期整流ＭＯＳＦＥＴとして耐圧が低くオン抵抗の小さいものが使用でき出力フィルタも小さくできるので高効率のスイッチング電源装置を提供できる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は入力部、および出力部のチョークコイルを不要にし、且つ高効率、小型経済化を図ったスイッチング電源装置を提供するものである。
【課題を解決するための手段】
【０００８】
上記の課題を達成するための本発明のスイッチング電源装置は、両方のセンターレグの周辺に巻回した第一の一次巻き線及び第二の一次巻き線と、一方の該センターレグの周辺に巻回した二次巻き線と、他方の該センターレグの周辺に巻回した二次巻き線を備えた出力トランスのコアを用いる。直流電圧を受ける入力端子と、第一の一次巻き線、第二の一次巻き線及び二次巻き線を有する出力トランスと、該入力端子間に接続される該第二の一次巻き線と第一のスイッチ素子との直列回路と、該スイッチ素子の端子間に接続される該出力トランスの該第一の一次巻き線とコンデンサとの直列回路と、該出力トランスの該第一の一次巻き線の端子間に接続されるスイッチ素子とコンデンサの直列回路と、同期整流ＭＯＳＦＥＴで構成され該出力トランスの該二次巻き線に接続される整流回路と、該整流回路に接続されるコンデンサと、出力端子と、該出力端子の出力電圧を検出して該第一のスイッチ素子と第二のスイッチ素子を交互にオン、オフ制御する制御回路を有し、入力チョークコイルおよび出力チョークコイルを不要とすることを特徴とする。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の一実施例回路図で従来例と同一符号は同等部分を示す。本発明に係る本実施例は出力トランスＴに第二の一次巻き線Ｎ２を設け、該一次巻き線Ｎ１，Ｎ２の励磁インダクタンスを利用することに大きな特徴を有する。
【００１０】
図１においてＶIＮは入力電源であり、２ａ，２ｂは入力端子であり、Ｑ１とＱ２はそれぞれ第一と第二のスイッチ素子であり、Ｃ１とＣ２はそれぞれ第一と第二のコンデンサであり、ＴとＮ１とＮ２とＮａとＮｂは、それぞれトランスとその第一の一次巻き線部分、第二の一次巻き線部分、第一の二次巻き線部分、第二の二次巻き線部分であり、Ｑ３とＱ４は、それぞれ第一の同期整流ＭＯＳＦＥＴ、第二の同期整流ＭＯＳＦＥＴであり、Ｃｏｕｔは出力平滑用の第三のコンデンサであり、１８ａ，１８ｂは出力端子であり、１７は負荷であり、１８は制御回路である。
【００１１】
次に、図１の回路動作を、その各部の電圧と電流の波形である図２を用いて説明する。図２においてＴ３１はスイッチ素子の動作周期、Ｔｏｎ３１は第一のスイッチ素子Ｑ１がオンの期間、Ｔｏｎ３２は第二のスイッチ素子がオンの期間、Ｔｏｆｆ３１とＴｏｆｆ３２は第一と第二のスイッチ素子の両方がオフの期間であるが、このＴｏｆｆ３１とＴｏｆｆ３２スイッチ素子Ｑ１とＱ２とが同時にオンして第一と第二のコンデンサＣ１とＣ２の直列回路が短絡するのを防ぐための期間であり、スイッチ素子Ｑ１とＱ２のスイッチング時の遅れ時間などを考慮して、必要最小限の値で良い。また、Ｖｇｓ(Ｑ１)とＶｇｓ(Ｑ２)は、それぞれスイッチ素子Ｑ１とＱ２のゲート駆動電圧波形である。これらの波形からわかるように、第一のスイッチ素子Ｑ１と第二のスイッチ素子Ｑ２は、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、一方がオンの期間に他方はオフし、他方がオンの期間に一方はオフするように制御し、動作周期Ｔ３１に対する一方のスイッチ素子のオン期間の比率（デューティサイクル）を変化させることによって、出力電圧Ｖｏｕｔの定電圧制御を行う。
【００１２】
次に図２において、Ｉ(Ｎ２)とＶ(Ｎ２)はトランスＴの第二の一次巻き線Ｎ２を流れる電流と、その端子間電圧であり、Ｉ(Ｎ１)とＶ(Ｎ１)はトランスＴの第一の一次巻き線Ｎ１を流れる電流と、その端子間電圧であり、Ｉ(Ｑ１)とＩ(Ｑ２)はそれぞれ第一と第二のスイッチ素子Ｑ１とＱ２を流れる電流であり、Ｖｄｓ(Ｑ３)とＶｄｓ(Ｑ４)はそれぞれ第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、Ｖ( Ｒ)はＲ点の電圧である。
【００１３】
次に、図２の各部の電圧電流波形について説明をする。まず、第一のスイッチ素子Ｑ１がオンの期間(Ｔｏｎ３１)において、トランスＴの第二の一次巻き線Ｎ２には、Ｉ(Ｎ２)で示すような電流が入力電源ＶIＮから第一のスイッチ素子Ｑ１に向かって流れている。この電流の傾きは、入力電源ＶIＮの電圧をＶａ、トランスＴの第二の一次巻き線Ｎ２のインダタンスをＬＮ２とすると、Ｖａ／ＬＮ２の値を持つ。一方トランスＴの第一の一次巻き線Ｎ１には、Ｉ(Ｎ１)で示すような電流が、第一のコンデンサＣ１から、第一のスイッチ素子Ｑ１に向かって流れている（この期間に流れる電流の向きをプラスとする。）。これらトランスＴの第一の一次巻き線Ｎ１と第二の一次巻き線Ｎ２をそれぞれ流れる電流の合計値は、負荷を流れる電流を、トランスＴの巻き数比でトランスの一次側に換算した値に、トランスＴの第一の一次巻き線Ｎ１と第二の一次巻き線Ｎ２それぞれの励磁電流を加えたものである。そこで第一のスイッチ素子Ｑ１には、トランスＴの第一の一次巻き線Ｎ１を流れる電流と、第二の一次巻き線Ｎ２を流れる電流の和が流れる。これは、図２のＩ(Ｑ１)に示すような電流波形になる。
【００１４】
次に、第二のスイッチ素子Ｑ２がオンの期間(Ｔｏｎ３２)には、トランスＴの第二の一次巻き線Ｎ２にＩ(Ｎ２)で示すような電流が入力電源ＶIＮから第二のスイッチ素子Ｑ２に向かって流れている。この電流の傾きは入力電源ＶIＮの電圧をＶａ、トランスＴの第二の一次巻き線Ｎ２のインダクタンスをＬＮ２、第一と第二のコンデンサＣ１とＣ２との直列回路の持つ電圧をＶｂとすると、（Ｖａ−Ｖｂ）／（ＬＮ２）の値を持つ。また、この時に、トランスＴの第二の一次巻き線Ｎ２を流れる電流は、第二のスイッチ素子Ｑ２を通り、第二のコンデンサＣ２、第一のコンデンサＣ１入力電源ＶIＮを通って、トランスＴの第二の一次巻き線Ｎ２に戻る経路で流れる。一方、この第二のスイッチ素子Ｑ２がオンの期間(Ｔｏｎ３２) には、トランスＴの第一の一次巻き線Ｎ１に、Ｉ(Ｎ１)で示すような電流が流れている。これは、第二のコンデンサＣ２から、第二のスイッチ素子Ｑ２を通り、トランスＴの第一の一次巻き線Ｎ１を通って、第二のコンデンサＣ２に戻る経路で流れている。このトランスＴの第一の一次巻き線Ｎ１を流れる電流の値は、第一のスイッチ素子Ｑ１がオンの期間(Ｔｏｎ３１)と同じように、出力フィルタのチョークコイルＬを流れる電流を、トランスＴの巻き数比でトランスの一次側に換算した電流に、トランスＴの第一の一次巻き線Ｎ１と第二の一次巻き線Ｎ２それぞれの励磁電流を加えたものである。そこで、第二のスイッチ素子Ｑ２がオンの期間には、トランスＴの第二の一次巻き線Ｎ２を流れる電流Ｉ(Ｎ２)は、第二のスイッチ素子Ｑ２のソースからドレイン端子に向かって流れ、トランスＴの第一の一次巻き線Ｎ１を流れる電流Ｉ(Ｎ１)は、前記のＩ(Ｎ２)と逆向きに、第二のスイッチ素子Ｑ２のドレイン端子からソース端子に向かって流れるので、第二のスイッチ素子Ｑ２には、前記のトランスＴの第二の一次巻き線Ｎ２を流れる電流Ｉ(Ｎ２)と、トランスＴの第一の一次巻き線Ｎ１を流れる電流Ｉ(Ｎ１)の差の電流が流れる。これは、図２のＩ(Ｑ２)に示すような電流波形となる。
【００１５】
次に、図２のＶ(Ｎ１)はトランスＴの第一の一次巻き線Ｎ１の端子間電圧を示しているが、この波形の、Ｔｏｎ３１の期間の電圧は、第一のスイッチ素子Ｑ１がオンしているので第一のコンデンサＣ１の端子間電圧に相当し、Ｔｏｎ３２の期間の電圧は第二のスイッチ素子Ｑ２がオンしているので第二のコンデンサＣ２の端子間電圧に相当する。Ｖｄｓ(Ｑ３) とＶｄｓ(Ｑ４)は、それぞれ図１に示す同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であり、これらの電圧は、それぞれ他方の同期整流ＭＯＳＦＥＴのゲート駆動電圧となっている。また、Ｖ(Ｒ)はＲ点の電圧波形である。また、これらのＶｄｓ(Ｑ３)とＶｄｓ(Ｑ４)の波形は、それぞれＴｏｎ３１の期間とＴｏｎ３２の期間のトランスＴの第一の一次巻き線Ｎ１の端子間電圧Ｖ(Ｎ１)と、第二の一次巻き線Ｎ３の端子間電圧Ｖ(Ｎ２)を、トランスＴの第一の一次巻き線Ｎ１、および第二の一次巻き線Ｎ２と第一の二次巻き線部分Ｎａ（または第二の二次巻き線部分Ｎｂ）の巻き数比で変換した電圧であり、Ｒ点の電圧Ｖ(Ｒ)は、前記Ｖｄｓ(Ｑ３)とＶｄｓ(Ｑ４)の電圧波形を加えた波形である。
【００１６】
Ｖ(Ｒ)の波形の中で、Ｖｏｕｔは出力端子（１８ａ、１８ｂ）での出力電圧を示しており、このＲ点の電圧Ｖ(Ｒ)と出力電圧Ｖｏｕｔが、この点を流れるリプル電流値と、出力フィルタの第三のコンデンサＣｏｕｔの等価直列抵抗との積で、およそ決定される値のリプル電圧が、出力電圧に発生する。
【００１７】
以上の説明から明らかなように、図１の実施例は、図２のＶｄｓ(Ｑ３)とＶｄｓ(Ｑ４)で示すところの、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧が、Ｔｏｎ３１とＴｏｎ３２の短い期間を除いて、常にどちらか一方に発生しているので、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４を駆動できない期間が長くなってしまうという問題が無い。また、Ｖｄｓ(Ｑ３)とＶｄｓ(Ｑ４)の波形からもわかるように、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４に印加される電圧波形は矩形波であるために、その電圧は異常に上昇することが無く、低耐圧でオン抵抗の小さい同期整流ＭＯＳＦＥＴを使うことができる。
【００１８】
次に、図３は、図１のデューティサイクル（主スイッチＱ１の動作周期に対するオン期間の比率）に対する出力電圧の特性について説明する。図１において、入力電源ＶIＮの電圧をＶａ、第一と第二のスイッチ素子、Ｑ１とＱ２のデューティサイクル（スイッチ素子の動作周期に対するオン期間の比率）をそれぞれＤ、１−Ｄとし、第一と第二のコンデンサＣ１とＣ２の端子間電圧をそれぞれＶ(Ｃ１)、Ｖ(Ｃ２)とし、トランスＴの第一の一次巻き線Ｎ１，第二の一次巻き線Ｎ２と第一の二次巻き線部Ｎａ（または第二の二次巻き線Ｎｂ）との巻き数比をＮ：１とし、第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のそれぞれのドレイン・ソース間電圧をＶｄｓ(Ｑ３)、Ｖｄｓ(Ｑ４)とし、出力端子（１８ａ、１８ｂ）での出力電圧をＶｏｕｔとすると、次式が成り立つ。
【００１９】
Ｖ(Ｃ１)＋Ｖ(Ｃ２)＝Ｖａ／（１−Ｄ）    …（１）
（ただし、これ以降の数値解析において、第一と第二のスイッチ素子Ｑ１，Ｑ２および、第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４での導通時の電圧降下と、第一と第二のスイッチ素子Ｑ１、Ｑ２がともにオフしているＴｏｆｆ３１とＴｏｆｆ３２の期間は、非常に小さいものとして無視する。）
【００２０】
また、トランスＴのコア（磁性体）の動作に関して、第一のスイッチ素子Ｑ１がオンの期間に励磁される量は、第二のスイッチ素子Ｑ２がオンの期間にリセットされる量と等しいので、次式が成り立つ。
【００２１】
Ｖ(Ｃ１)×Ｄ＝Ｖ(Ｃ２)×（１−Ｄ）    …（２）
上記式（１）と上記式（２）から次式が導かれる。
【００２２】
Ｖ(Ｃ１)＝Ｖａ    …（３）
【００２３】
Ｖ(Ｃ２)＝Ｖａ×Ｄ／（１−Ｄ）    …（４）
【００２４】
また、第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４の、オフしている時のドレイン・ソース間電圧は、それぞれ第一と第二のコンデンサＣ１とＣ２の端子電圧を、トランスＴの巻き数比で変換した電圧であるので次式が成り立つ。
【００２５】
Ｖｄｓ(Ｑ３)＝Ｖ(Ｃ１)／Ｎ＝Ｖａ／Ｎ    …（５）
【００２６】
Ｖｄｓ(Ｑ４)＝Ｖ(Ｃ２)／Ｎ＝Ｖａ×Ｄ／｛（１−Ｎ）×Ｎ｝    …（６）
【００２７】
また、出力端子（１８ａ、１８ｂ）での出力電圧は、Ｒ点の電圧を出力コンデンサＣｏｕｔで平均化した値であり、このＲ点の電圧は、前記の第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であるＶｄｓ(Ｑ３)とＶｄｓ(Ｑ４)とを加えた電圧であるので、スイッチング周期をＴｏとすると次式が成り立つ。
【００２８】
【数１】
0004689648.tif 000002
【００２９】
数１より、図１の回路においては、出力電圧Ｖｏｕｔは、デューティサイクルＤ（主スイッチＱ１の動作周期に対するオン期間の比率）に比例することがわかり、これを図示すると図３のようになる。
【００３０】
ここで、図３の出力特性は、比例特性となっているので、入出力が定格の条件でデューティサイクルを０．５に設定することが可能であり、この時、第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドレイン・ソース間電圧であるＶｄｓ(Ｑ３)とＶｄｓ(Ｑ４)は、上記式（５）と上記式（６）からもともにＶａ／Ｎになることがわかる。そこで、入出力条件の変化に対しても、矩形波のままで、この値を中心として変化するので、従来回路例のように、同期整流ＭＯＳＦＥＴとして特に耐圧が大きくオン抵抗の大きいものを使う必要がない。さらに、Ｖｄｓ(Ｑ３)とＶｄｓ(Ｑ４)の電圧が同じであるいうことは（実際にはトランスＴの巻き数が整数であるので若干ずれる）、Ｒ点での電圧Ｖ(Ｒ)の変化が非常に小さいということであり、Ｔｏｎ３１の期間の電圧と、Ｔｏｎ３２の期間の電圧が、同じか、または異なっていても、その差が非常に小さいために、その結果として、出力フィルタを小さくすることができる。以上の解析結果は、実験によっても、その妥当性が確認されている。
【００３１】
また、図２のＩ(Ｎ１)は、トランスＴの第一の一次巻き線Ｎ１を流れる電流を示しているが、一般的にトランスＴは漏れインダクタンスを持っているため、両方のスイッチ素子がオフしている期間であるＴｏｆｆ３１とＴｏｆｆ３２とを妥当に調整することによって、この漏れインダクタンスを流れていた電流が、一方のスイッチ素子がオフした後で、他方のスイッチ素子がオンする前に、この他方のスイッチ素子のドレイン・ソース間の寄生容量を放電させ、いわゆるＺＶＳの動作をさせることができる。その結果、スイッチ素子のドレイン・ソース間の寄生容量に蓄えられたエネルギーを回収することができて、スイッチング電源の効率を上げることができる。
【００３２】
図７および図８はトランスＴの構造図である。本実施例のトランスは、底板に４個の磁脚を並列に設け、これら４個の磁脚の一方の外側の磁脚と内側の磁脚との間隔とが等しくなるように第一のコアを立設し、この第一のコアの底板と略同一形状であって、第一のコアの４個の磁脚の端部に装着される平板状の第二のコアとを備えてある。内側２本の磁脚の周辺に第一の一次巻き線Ｎ１および第二の一次巻き線Ｎ２を巻回し、一方の内側の磁脚の周辺に第一の二次巻き線Ｎａを巻回し、他方の内側の磁脚の周辺に第二の二次巻き線Ｎｂを巻回してある。
【００３３】
図９は本提案方式におけるトランスＴの等価回路である。第一の一次巻き線Ｎ１、および第二の一次巻き線Ｎ２はそれぞれ等価的に２つの巻線を直列に接続した形で表すことができる。このトランス等価回路図で、図１の実施例回路図を描き換えると、図１０の等価回路図になる。この時のトランスＴの動作を、図１１に示すトランス等価回路動作図１を使って説明する。一次側電流が矢印の方向で流れる場合、第一の一次巻線Ｎ１には電流は流れず、励磁インダクタンスＬＮ１を充電する。一次側電流は第二の一次巻線Ｎ２に流れ、二次側巻線Ｎｂを通して負荷に電力を供給する。この時、励磁インダクタンスＬＮ１は出力チョークコイルと同等の役割を果たし、二次側に出力チョークコイルを不要にしている。一次側電流の向きが反転した時は図１２に示すトランス等価回路動作図２のように前段階と同様の動作を行う。この時、前段階で励磁インダクタンスＬＮ１に蓄積されたエネルギの放出を行う。本効果は本提案方式以外でも、トランスＴの一次側電流が一次側スイッチ素子のオンオフによってプラス方向，マイナス方向交互に流れるプッシュプル動作をする方式において得られる。
【００３４】
以上の説明から明らかなように、図１の回路においては、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４をＴｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常にどちらか一方を駆動しており（負荷を流れる電流が流れる側の同期整流ＭＯＳＦＥＴを駆動している）、それらのドレイン・ソース間電圧が低いので、耐圧が小さくオン抵抗が小さいものを使用できる。さらに、出力チョークコイルを削減できるので、ここでの電力損失も少ない。その結果として高効率のスイッチング電源装置を作ることができる。
【００３５】
また、図１の回路図において、第一と第二のスイッチ素子、Ｑ１とＱ２は、ＮチャネルＭＯＳＦＥＴを用いているが、これらはどちらか一方、または両方ともＰチャネルＭＯＳＦＥＴを用いた場合にも、回路動作は全く同じである。また、前記の第一と第二のスイッチ素子、Ｑ１とＱ２は、ＭＯＳＦＥＴに限定することなく、たとえばＩＧＢＴを用いても、回路動作は全く同じである。
【００３６】
更に、図１３に示す実施例においても、図１に示す実施例とほぼ同様の作用をする。図１３に示す実施例では、図１４に示すようなトランス、具体的には底板に４個の磁脚を並列に設け、これら４個の磁脚の一方の外側の磁脚と内側の磁脚との間隔とが等しくなるように第一のコアを立設し、第一のコアの底板と略同一形状であって、第一のコアの４個の磁脚の端部に装着される平板状の第二のコアを備え、内側２本の磁脚の周辺に一次巻き線Ｎ１を巻回し、一方の内側の磁脚の周辺に第一の二次巻き線Ｎａを巻回し、他方の内側の磁脚の周辺に第二の二次巻き線Ｎｂを巻回して構成したトランスを設けてある。さらに、一方の入力端子２ａおよびトランスＴの一次巻き線Ｎ１の一端にチョークコイルＬ１を接続してある。以上の構成より、出力チョークコイルの削減効果が得られる。
【００３７】
次に、図１の回路図において、第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４のドライブ方法について述べる。図１の回路図における第一と第二の同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４は、それぞれ他方の同期整流ＭＯＳＦＥＴのドレイン・ソース間電圧によってゲート端子を駆動しているが、このゲート端子の駆動方法は、図１に示した方法に限らず、トランスＴの巻き線から得られる電圧であれば、同様な効果が得られる。同期整流ＭＯＳＦＥＴの他の駆動方法の一例を図４に示す。ここで、同期整流ＭＯＳＦＥＴの駆動方法に関して、図５の回路動作は、図２の回路動作と、まったく等価である。
【００３８】
（発明の効果）
以上の説明から明らかなように、本発明回路においては、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４を、Ｔｏｆｆ３１とＴｏｆｆ３２の短い期間を除いて、常に駆動することが可能であり、同期整流ＭＯＳＦＥＴ、Ｑ３とＱ４としては耐圧が小さくすむので、オン抵抗が小さいものを使用できる。また、出力フィルタの出力チョークコイルＬを削減する事が可能になり、実装面積も小さくすることができる。その結果として高効率のスイッチング電源装置を作ることができる。これは、通信等で出力電圧が低く（たとえば３．３Ｖ出力以下）出力電流の大きい高効率なスイッチング電源を作る時に効果が大きい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例回路図
【図２】図１の各部電圧電流波形図
【図３】本発明実施例の出力電圧特性図
【図４】本発明の実施例に適用する駆動回路の他の実施例
【図５】従来回路図１
【図６】従来回路図２
【図７】トランス構造図１
【図８】トランス構造図２
【図９】トランス等価回路図
【図１０】実施例の等価回路図
【図１１】トランス等価回路動作図１
【図１２】トランス等価回路動作図２
【図１３】別の実施例の回路図
【図１４】図１３図示実施例のトランス構造図
【符号の説明】
【００４０】
ＶＩＮ  入力電源
Ｑ１，Ｑ２  スイッチ素子（ＭＯＳＦＥＴ）
Ｑ３，Ｑ４  同期整流ＭＯＳＦＥＴ
Ｃ１，Ｃ２  コンデンサ
Ｔ  トランス
Ｎ１  第一の一次巻線
Ｎ２  第二の一次巻線
Ｎａ  第一の二次巻線
Ｎｂ  第二の二次巻線
Ｌ  チョークコイル
Ｃｏｕｔ  コンデンサ
２ａ，２ｂ  入力端子
１７  負荷
１８  制御回路
１８ａ，１８ｂ  出力端子
【図１】
0004689648.tif 000003
【図２】
0004689648.tif 000004
【図３】
0004689648.tif 000005
【図４】
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【図５】
0004689648.tif 000007
【図６】
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【図７】
0004689648.tif 000009
【図８】
0004689648.tif 000010
【図９】
0004689648.tif 000011
【図１０】
0004689648.tif 000012
【図１１】
0004689648.tif 000013
【図１２】
0004689648.tif 000014
【図１３】
0004689648.tif 000015
【図１４】
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