(57)【特許請求の範囲】
【請求項１】
ＮＭＯＳからなる第１の素子領域とＰＭＯＳからなる第２の素子領域とを同一の基板に備え、前記基板は、前記第１の素子領域と前記第２の素子領域の表面側に設けられたゲート配線による段差を有するとともに、前記第１の素子領域と前記第２の素子領域の境界部の表面側に前記ゲート配線と同一層で設けられた配線による段差を有した半導体装置の製造方法であって、
前記第１の素子領域の前記基板上に引っ張り応力を有する第１絶縁膜を形成する第１工程と、
前記第１の素子領域と前記第２の素子領域の前記境界部上で前記第１絶縁膜に重なるように、前記第２の素子領域の前記基板上に圧縮応力を有する第２絶縁膜をパターニングする第２工程と、
前記第２絶縁膜上に表面高さが前記ゲート配線の高さと同程度とした第３絶縁膜を形成する第３工程と、
前記第１絶縁膜に重ねて設けられた前記第２絶縁膜の表面が露出するまで前記第３絶縁膜を研磨する第４工程と、
前記ゲート配線の表面が露出するまで前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を研磨する第５工程と、
前記第１絶縁膜上および前記第２絶縁膜上に、当該第１絶縁膜または当該第２絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、当該層間絶縁膜と、前記第１絶縁膜または前記第２絶縁膜とを貫通し、前記第１の素子領域、前記第２の素子領域および前記境界部の配線に達するコンタクトホールを同一工程で形成する第６工程とを有する半導体装置の製造方法。
【請求項２】
前記第３工程では、
前記第１絶縁膜上に前記第２絶縁膜が重ねて設けられたことによる凸状態が維持されるように、前記第３絶縁膜を形成する請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであって、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)トランジスタに関するものである。
【背景技術】
【０００２】
近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法として、ゲート電極形成後に高い応力を持った膜を形成し、チャネル領域にストレスを印加する方法や、ＰＭＯＳトランジスタのソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム膜をエピタキシャル成長させ、チャネル領域にストレスを印加するプロセスなどが挙げられる。
【０００３】
チャネル領域へのストレス印加は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれに逆方向のストレスを有するストレスライナー膜を作り分ける技術があり、一般的にデュアルストレスライナー（Dual Stress Liner）技術と呼ばれている。
【０００４】
デュアルストレスライナー技術では、ＮＭＯＳトランジスタにはプラズマＣＶＤ（Chemical Vapor Deposition)法やＬＰ（Low Pressure)−ＣＶＤ法により引っ張り応力を有するシリコン窒化膜を形成し、ＰＭＯＳトランジスタにはプラズマＣＶＤ法により圧縮応力を有するシリコン窒化膜を形成するのが一般的である（例えば、下記非特許文献１参照）。
【０００５】
ここで、従来のストレスライナー膜の作り分け方法について説明する。まず、ストレスライナー膜を作り分けるＣＭＯＳトランジスタは次のように構成されている。図７（ａ）に示すように、半導体基板（例えばシリコン基板）１１は、素子分離領域１２によって、ＮＭＯＳ領域（第１の素子領域）１１ＡとＰＭＯＳ領域（第２の素子領域）１１Ｂとに分離されており、ＮＭＯＳ領域１１ＡにはＮＭＯＳトランジスタ２０、ＰＭＯＳ領域１１ＢにはＰＭＯＳトランジスタ３０が設けられている。
【０００６】
上記半導体基板１１上には、ゲート配線１３がパターン形成されており、ＮＭＯＳ領域１１Ａにはゲート配線１３Ａが設けられ、ＰＭＯＳ領域１１Ｂにはゲート配線１３Ｂが設けられている。また、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとの境界部１１Ｃ上にもゲート配線１３Ｃが配置されている。上記ゲート配線１３の両側にはオフセット膜１４を介してサイドウォール１５が設けられている。
【０００７】
そして、ＮＭＯＳトランジスタ２０は、ゲート配線１３Ａの一部で構成されたゲート電極２１を備えており、このゲート電極２１の両側の半導体基板１１には、ＬＤＤ領域２２を介してソース・ドレイン領域（Ｎ+型拡散領域）２３が形成されている。このソース・ドレイン領域２３に挟まれた領域がチャネル領域２４となる。
【０００８】
一方、ＰＭＯＳトランジスタ３０は、ゲート配線１３Ｂの一部で構成されたゲート電極３１を備えており、このゲート電極３１の両側の半導体基板１１には、ＬＤＤ領域３２を介してソース・ドレイン領域（Ｐ+型拡散領域）３３が形成されている。このソース・ドレイン領域３３に挟まれた領域がチャネル領域３４となる。
【０００９】
また、上記ゲート配線１３の表面側およびソース・ドレイン領域２３、３３の表面側にはシリサイド層１６が設けられている。
【００１０】
上述したように形成されたＣＭＯＳトランジスタ１０に、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとでストレスライナー膜を作り分ける。まず、図７（ｂ）に示すように、ＮＭＯＳ領域１１Ａのゲート配線１３Ａと境界部１１Ｃ上のゲート配線１３Ｃの略中央部までを覆う状態で、半導体基板１１上に、引っ張り応力を有するシリコン窒化膜からなる第１のストレスライナー膜４１と第１のストレスライナー膜４１上に積層されたハードマスク４２とを形成する。
【００１１】
次に、図７（ｃ）に示すように、ゲート配線１３Ｂを覆う状態で、ＰＭＯＳ領域１１Ｂの半導体基板１１上に、第１のストレスライナー膜４１と同等の膜厚で、圧縮応力を有する窒化シリコン膜からなる第２のストレスライナー膜４３を形成する。この際、第２のストレスライナー膜４３が確実にＰＭＯＳ領域１１Ｂ上を覆うようにマージンを取るため、境界部１１Ｃのゲート配線１３Ｃ上の第１のストレスライナー膜４１およびハードマスク４２上に、第２のストレスライナー膜４３の一部が形成された重なり部分Ａが生じる。
【００１２】
続いて、図８（ｄ）に示すように、ハードマスク４２上および第２のストレスライナー膜４３上に、ノンドープトシリコンガラス（ＮＳＧ）からなる層間絶縁膜４４を成膜する。
【００１３】
次に、図８（ｅ）に示すように、層間絶縁膜４４上にコンタクトホールパターンが開口されたレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクに用い、オクタフルオロブタン（Ｃ4Ｆ8）やジフルオロメタン（ＣＨ2Ｆ2）等のガスを用いたシリコン酸化膜の選択性エッチングにより、上記重なり部分Ａに達するまで層間絶縁膜４４を除去することで、コンタクトホール４５を開口する。この際、ゲート配線１３Ａ、１３Ｂに接続されるコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂ、ゲート配線１３Ｃに接続されるコンタクトホール４５Ｃを同一工程で掘り込む。
【００１４】
次いで、図８（ｆ）に示すように、上記と同様のガスを用いたシリコン酸化膜の選択性エッチングにより、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１および第２のストレスライナー膜４３の単層構造の表面に達するまで、層間絶縁膜４４およびハードマスク４２を除去し、コンタクトホール４５Ａ、４５Ｂを掘り込む。この際、上記重なり部分Ａに達した状態のコンタクトホール４５Ｃは掘り込まれずに、そのままの状態で維持される。
【００１５】
続いて、図９（ｇ）に示すように、トリフルオロメタン（ＣＨＦ3）を用いた低選択比エッチングにより、重なり部分Ａ（前記図７（ｆ）参照）の第２のストレスライナー膜４３を除去して、コンタクトホール４５Ｃを掘り込む。この際、コンタクトホール４５Ａ、４５Ｂの底部の第１のストレスライナー膜４１または第２のストレスライナー膜４３は多少エッチングされてしまう。
【００１６】
その後、図９（ｈ）に示すように、シリコン窒化膜の高選択比エッチングにより、第１のストレスライナー膜４１または第２のストレスライナー膜４３をエッチングして、ゲート配線１３Ａ、１３Ｂに達するコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に達するコンタクトホール４５Ｂ、ゲート配線１３Ｃに達するコンタクトホール４５Ｃをそれぞれ完成させる。
【００１７】
【非特許文献１】C.D.Sheraw, Dual Stress Liner Enhancement in Hybrid Orientation Technology,「2005 Symposium on VLSI Technology Digest of Technical Papers」（米）2005年, p.12-13
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上述したような半導体装置の製造方法では、図７（ｃ）を用いて説明したように、境界部１１Ｃ上に配置されたゲート配線１３Ｃ上に、シリコン窒化膜からなる第１のストレスライナー膜４１と第２のストレスライナー膜４３の重なり部分Ａが形成されるため、ゲート配線１３Ｃに接続されるコンタクトホール４５Ｃは、第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われたゲート配線１３Ａ、１３Ｂおよび半導体基板１１に達するコンタクトホール４５Ａ、４５Ｂと比較してエッチングの進行が遅くなる。
【００１９】
このため、コンタクトホール４５Ｃを確実にゲート配線１３Ｃに達する状態で形成すると、図９（ｈ）の領域Ｂの拡大図である図１０に示すように、コンタクトホール４５Ａがゲート配線１３Ａの表面またはゲート配線１３Ｂの表面を掘り込んだ状態で形成されたり、ここでの図示は省略するが、コンタクトホール４５Ｂが半導体基板１１のソース・ドレイン領域２３、３３を掘り込んだ状態で形成されてしまう、という問題がある。
【００２０】
また、図９（ｈ）の領域Ｃの拡大図である図１１に示すように、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂに位置ずれが生じた場合には、シリコン酸化膜からなる素子分離領域１２をコンタクトホール４５Ｂが突き抜けて半導体基板１１が掘り込まれてしまう、という問題もある。
【００２１】
したがって、本発明は、ゲート配線および半導体基板に達するコンタクトホールを精度よく形成可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上述したような目的を達成するために、ＮＭＯＳからなる第１の素子領域とＰＭＯＳからなる第２の素子領域とを同一の基板に備え、前記基板は、前記第１の素子領域と前記第２の素子領域の表面側に設けられたゲート配線による段差を有するとともに、前記境界部の表面側に前記ゲート配線と同一層で設けられた配線による段差を有した半導体装置の製造方法であって、前記第１の素子領域の前記基板上に引っ張り応力を有する第１絶縁膜を形成する第１工程と、前記第１の素子領域と前記第２の素子領域の境界部上で前記第１絶縁膜に重なるように、前記第２の素子領域の前記基板上に圧縮応力を有する第２絶縁膜をパターニングする第２工程と、前記第２絶縁膜上に表面高さが前記ゲート配線の高さと同程度とした第３絶縁膜を形成する第３工程と、前記第１絶縁膜に重ねて設けられた前記第２絶縁膜の表面が露出するまで前記第３絶縁膜を研磨する第４工程と、前記ゲート配線の表面が露出するまで前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を研磨する第５工程と、前記第１絶縁膜上および前記第２絶縁膜上に、当該第１絶縁膜または当該第２絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、当該層間絶縁膜と、前記第１絶縁膜または前記第２絶縁膜とを貫通し、前記第１の素子領域、前記第２の素子領域および前記境界部の配線に達するコンタクトホールを同一工程で形成する第６工程とを有する半導体装置の製造方法とした。
【００２３】
このような半導体装置の製造方法によれば、境界部上で引っ張り応力を有する第１絶縁膜に重ねて設けられた圧縮応力を有する第２絶縁膜が除去されるため、基板上は第１絶縁膜または第２絶縁膜の単層構造で覆われた状態になる。これにより、第５工程の後に、第１絶縁膜上および第２絶縁膜上にこれらの絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、層間絶縁膜と第１絶縁膜または第２絶縁膜とを貫通し、第１の素子領域、第２の素子領域および境界部の基板に達するコンタクトホールをそれぞれ形成する工程を行うことで、第１絶縁膜と第２絶縁膜の重なり部分により、境界部の基板に達するコンタクトホールの形成の進行が遅くなることが防止される。また、基板上は第１絶縁膜または第２絶縁膜の単層構造で覆われた状態になることから、境界部のコンタクトホールを確実に基板に達する状態で形成したとしても、境界部以外のコンタクトホールで基板の表面が掘り込まれることが防止される。以上のことから、コンタクトホール形成の難易度が低減されるため、コンタクトホールの形成が安定して行えるようになる。よって、コンタクトホールが精度よく開口された半導体装置を製造することができる。
【発明の効果】
【００２４】
以上、説明したように、本発明における半導体装置の製造方法によれば、コンタクトホールが精度よく開口された半導体装置を製造することができるため、半導体装置の性能向上を図ることができ、半導体装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２５】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１の製造工程断面図を用いて説明する。本実施形態において、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
【００２６】
まず、図１（ａ）に示すように、半導体基板（例えばシリコン基板）１１は、素子分離領域１２によって、ＮＭＯＳ領域（第１の素子領域）１１ＡとＰＭＯＳ領域（第２の素子領域）１１Ｂとに分離されており、ＮＭＯＳ領域１１ＡにはＮＭＯＳトランジスタ２０、ＰＭＯＳ領域１１ＢにはＰＭＯＳトランジスタ３０が設けられている。
【００２７】
上記半導体基板１１上には、ゲート配線１３がパターン形成されており、ＮＭＯＳ領域１１Ａにはゲート配線１３Ａが設けられるとともに、ＰＭＯＳ領域１１Ｂにはゲート配線１３Ｂが設けられている。また、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとの境界部１１Ｃ上にもゲート配線１３Ｃが配置されている。なお、ここでは、境界部１１Ｃ上にもゲート配線１３Ｃが配置されていることとするが、ゲート配線に限定されることなく、ゲート配線１３Ａとゲート配線１３Ｂと同一層で形成された配線が境界部１１Ｃ上に配置されていればよい。上記ゲート配線１３の両側にはオフセット膜１４を介してサイドウォール１５が設けられている。
【００２８】
そして、ＮＭＯＳトランジスタ２０は、ゲート配線１３Ａの一部で構成されたゲート電極２１を備えており、このゲート電極２１の両側の半導体基板１１には、ＬＤＤ領域２２を介してソース・ドレイン領域（Ｎ+型拡散領域）２３が形成されている。このソース・ドレイン領域２３に挟まれた領域がチャネル領域２４となる。
【００２９】
一方、ＰＭＯＳトランジスタ３０は、ゲート配線１３Ｂの一部で構成されたゲート電極３１を備えており、このゲート電極３１の両側の半導体基板１１には、ＬＤＤ領域３２１を介してソース・ドレイン領域（Ｐ+型拡散領域）３３が形成されている。このソース・ドレイン領域３３に挟まれた領域がチャネル領域３４となる。
【００３０】
また、上記ゲート配線１３の表面側およびソース・ドレイン領域２３、３３の表面側にはシリサイド層１６が設けられている。ここまでの構成が請求項の基板に相当する。
【００３１】
まず、図１（ｂ）に示すように、ゲート配線１３を覆う状態で、半導体基板１１上に、引っ張り応力を有する例えばシリコン窒化膜からなる第１のストレスライナー膜（第１絶縁膜）４１を成膜した後、第１のストレスライナー膜４１上に、例えばシリコン酸化膜からなるハードマスク４２を成膜する。ここで、このハードマスク４２は、後述するレジストパターンとともに、第１のストレスライナー膜４１をエッチングするためのマスクとして用いられるが、レジストパターンのみで第１のストレスライナー膜４１をエッチング除去できる場合には、上記ハードマスク４２は必ずしも形成しなくてもよい。
【００３２】
次に、ハードマスク４２上にレジストを塗布して露光を行い、ＰＭＯＳ領域１１Ｂ上が開口されたレジストパターン（図示省略）を形成する。この際、境界部１１Ｃ上のゲート配線１３Ｃの略中央部上にレジストパターンの端部が配置された状態とする。続いて、このレジストパターンをマスクに用いたドライエッチングにより、ハードマスク４２を除去する。
【００３３】
次いで、上記レジストパターンおよびハードマスク４２をマスクとして用いたドライエッチングにより、ＰＭＯＳ領域１１Ｂ上の第１のストレスライナー膜４１を除去し、ゲート配線１３ＣのＰＭＯＳ領域１１Ｂ側を露出する。これにより、ＮＭＯＳ領域１１Ａ上には、第１のストレスライナー膜４１とハードマスク４２との積層構造が残存した状態となる。また、このエッチングにより、ＰＭＯＳ領域１１Ｂの半導体基板１１の表面側は若干掘り込まれ、ゲート配線１３Ｂの両側に設けられたサイドウォール１４を覆う状態で第１のストレスライナー膜４１が残存した状態となる。その後、上記レジストパターンを除去する。
【００３４】
次に、図１（ｃ）に示すように、ゲート配線１３Ｂおよびゲート配線１３ＣのＰＭＯＳ領域１１Ｂ側を覆う状態で、ＰＭＯＳ領域１１Ｂの半導体基板１１上およびＮＭＯＳ領域１１Ａのハードマスク４２上に、圧縮応力を有する例えばシリコン窒化膜からなる第２のストレスライナー膜（第２絶縁膜）４３を成膜する。ここで、第２のストレスライナー膜４３は第１のストレスライナー膜４１と同等の膜厚で形成されることとする。
【００３５】
次いで、第２のストレスライナー膜４３上にレジストを塗布して露光を行い、ＮＭＯＳ領域１１Ａ上が開口されたレジストパターン（図示省略）を形成する。この際、第２のストレスライナー膜４３が確実にＰＭＯＳ領域１１Ｂ上を覆うように、マージンを取ってレジストパターンを形成する。次いで、このレジストパターンをマスクに用いたドライエッチングにより、ＮＭＯＳ領域１１Ａ上の第２のストレスライナー膜４３を除去する。これにより、ＰＭＯＳ領域１１Ｂ上に第２のストレスライナー膜４３が残存した状態になるとともに、境界部１１Ｃ上のゲート配線１３Ｃ上には、第１のストレスライナー膜４１およびハードマスク４２上に第２のストレスライナー膜４３が設けられた重なり部分Ａが生じる。
【００３６】
なお、本実施形態では、第１のストレスライナー膜４１および第２のストレスライナー膜４３に、異なる応力を有するシリコン窒化膜を用い、これらを同等の膜厚で形成することとしたが、第１のストレスライナー膜４１または第２のストレスライナー膜４３の材質は特に限定されるものではない。ただし、後工程で、これらの上層に層間絶縁膜を形成し、ゲート配線１３および半導体基板１１に達するコンタクトホールを形成することから、第１のストレスライナー膜４１と第２のストレスライナー膜４３とが同一エッチング条件下において、同等のエッチングレートで除去されるように、材質および膜厚が調整されることとする。
【００３７】
次に、図２（ｄ）に示すように、準常圧化学的気相成長（Sub Atomospheric Chemical Vapor Deposition(ＳＡ−ＣＶＤ)）法により、重なり部分Ａを覆う状態で、ハードマスク４２上および第２のストレスライナー膜４３上に、例えばＮＳＧからなる第３絶縁膜５１を形成する。成膜条件は、一例として成膜温度を３５０℃〜４５０℃、成膜圧力を２６．６ｋＰａ〜５３．２ｋＰａに設定する。この第３絶縁膜５１は、後工程で、化学的機械的研磨法（Chemical Mechanical Polishing（ＣＭＰ））により研磨されるとともに、コンタクトホールが形成されることから、ＣＭＰ耐性を有し、エッチングされ易い材料であることが好ましい。ここでは、第３絶縁膜５１をＮＳＧで形成することとするが、ＮＳＧ以外のシリコン酸化膜であってもよく、他の絶縁膜であってもよい。
【００３８】
ここで、後工程で行う酸化セリウム系スラリーを用いたＣＭＰ工程では、凸部分が選択的に除去されるため、第３絶縁膜５１は、上記重なり部分Ａによる凸状態が維持される程度の膜厚で形成することが好ましい。そして、上記ＣＭＰ工程では、凸部分が除去された時点が研磨の終点となるため、第３絶縁膜５１の膜厚を制御することで、ＣＭＰ工程の終点を規定する。
【００３９】
本実施形態では、ゲート配線１３が設けられた領域以外の半導体基板１１表面からの第３絶縁膜５１の表面高さｈがゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面と同程度の高さとなるように、第３絶縁膜５１の膜厚を制御する。
【００４０】
なお、上記第３絶縁膜５１の表面高さｈがゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面高さよりも低くなるように、第３絶縁膜５１を形成し、後述するＣＭＰ工程で、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３を研磨して薄くしてもよい。この場合には、エッチングされ難い材質のシリコン窒化膜からなる第１のストレスライナー膜４１または第２のストレスライナー膜４３が薄くなるため、ゲート配線１３へのコンタクトホールの形成がさらに容易になる。さらに、第３絶縁膜５１の表面高さｈがゲート配線１３の高さと同程度となるように、第３絶縁膜５１の膜厚を制御し、ＣＭＰ法によりゲート配線１３の表面が露出するまで研磨してもよい。
【００４１】
次いで、図２（ｅ）に示すように、ＣＭＰ法により、第３絶縁膜５１で覆われた重なり部分Ａ（前記図２（ｄ）参照）の第２のストレスライナー膜４３を除去し、ゲート配線１３Ａ上の第１のストレスライナー膜４１、ゲート配線１３Ｂ上の第２のストレスライナー膜４３の表面が露出するまで研磨して、第３絶縁膜５１を平坦化する。これにより、ゲート配線１３（１３Ａ，１３Ｂ，１３Ｃ）上および半導体基板１１上は第１とストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となる。
【００４２】
この場合のＣＭＰ条件の一例としては、研磨パッドに、例えば、発砲ポリウレタン樹脂（例えばロデール社製  製品名ＩＣ１４００）を用い、スラリーに酸化セリウム系スラリー（セリアスラリー）〔流量：２００ｍｌ／ｍｉｎ〕を用いて、研磨圧力を３００ｈＰａ、研磨定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍ、研磨雰囲気の温度を２５℃〜３０℃に設定する。また、研磨時間については、トルクエンドポイントを使用し、トルク変化した時点から３０秒間のオーバーエッチングを行うこととする。
【００４３】
なお、ＣＭＰ条件は上記の一例に限定されることはないが、研磨圧力を５０ｈＰａ〜３００ｈＰａ、スラリーの流量を１００ｍｌ／ｍｉｎ〜３００ｍｌ／ｍｉｎ、研磨定盤の回転数を２０ｒｐｍ〜１２０ｒｐｍ、研磨ヘッドの回転数を２０ｒｐｍ〜１２０ｒｐｍの範囲で行うことが好ましい。
【００４４】
また、本実施形態では、スラリーとして、酸化セリウム系スラリーを用いることとしたが、シリカ系スラリーを用いてもよい。ただし、酸化セリウム系スラリーを用いることで、重なり部分Ａによる凸部を選択的に研磨し除去できるため、好ましい。
【００４５】
次いで、図２（ｆ）に示すように、例えばＳＡ−ＣＶＤ法により、第１のストレスライナー膜４１および第２のストレスライナー膜４３が露出した第３絶縁膜５１上に、例えばＮＳＧからなる層間絶縁膜４４を４００ｎｍ〜７００ｎｍの膜厚で形成する。なお、ここでは、層間絶縁膜４４をＮＳＧで形成することとするが、本発明はこれに限定されることなく、第３絶縁膜５１上にＳＡ−ＣＶＤ法によりＮＳＧ膜を形成した後、プラズマＣＶＤ法によりＮＳＧ膜上にＴＥＯＳ（Tetraethoxy Silane）膜を積層した層間絶縁膜４４を上記膜厚の範囲で形成してもよい。
【００４６】
続いて、図３（ｇ）に示すように、層間絶縁膜４４上にコンタクトホールパターンが開口されたレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクに用い、Ｃ4Ｆ8やＣＨ2Ｆ2等のガスを用いたシリコン酸化膜の選択性エッチング（エッチング選択比（シリコン酸化膜／シリコン窒化膜）＝３以上）により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面に達するまで、層間絶縁膜５２を除去してコンタクトホール４５を開口する。この際、ゲート配線１３Ａ、１３Ｂに接続されるコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂ、境界部１１Ｃ上のゲート配線１３Ｃに接続されるコンタクトホール４５Ｃを同一工程で掘り込む。
【００４７】
続いて、図３（ｈ）に示すように、シリコン窒化膜の選択性エッチングを行うことで、第１のストレスライナー膜４１および第２のストレスライナー膜４３を掘り込む。このエッチング条件の一例としては、例えばエッチングガスとしてＣＨＦ3、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量をＣＨＦ3／Ｏ2／Ａｒ＝５０／１０／５００（ｍｌ／ｍｉｎ）、ＲＦパワーを５００Ｗ、圧力を６．７Ｐａに設定する。これにより、ゲート配線１３Ａ、１３Ｂに達するコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に達するコンタクトホール４５Ｂ、ゲート配線１３Ｃに達するコンタクトホール４５Ｃを完成させる。
【００４８】
このような半導体装置の製造方法によれば、境界部１１Ｃ上でゲート配線１３Ｃ上の重なり部分Ａにおける第２のストレスライナー膜４３が除去されるため、ゲート配線１３上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となる。これにより、第３絶縁膜５１上に層間絶縁膜４４を形成し、コンタクトホール４５を形成する際、重なり部分Ａによりゲート配線１３Ｃに達するコンタクトホール４５Ｃの形成の進行が遅くなることが防止される。また、ゲート配線１３Ｃへのコンタクトホール１３Ｃを確実に開口したとしても、コンタクトホール４５Ａ、４５Ｂがゲート配線１３Ａ、１３Ｂの表面または半導体基板１１の表面を掘り込むことが防止される。よって、コンタクトホール４５Ａ、４５Ｂ、４５Ｃが精度よく開口された半導体装置を製造することができる。したがって、ＮＭＯＳトランジスタ２０およびＰＭＯＳトランジスタ３０の性能を向上させることができるとともに、これらを備えた半導体装置の歩留まりを向上させることができる。
【００４９】
（変形例１）
なお、上記実施形態では、酸化セリウム系スラリーを用いた１段階のＣＭＰ工程を行う例について説明したが、本発明はこれに限定されず、酸化セリウム系スラリーとシリカ系スラリーとを用いた２段階のＣＭＰ工程により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出するまで、第３絶縁膜５１を平坦化してもよい。
【００５０】
この場合には、図４（ａ）に示すように、図２（ｄ）を用いて説明した第３絶縁膜５１の表面高さｈがゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面よりも高くなるように、重なり部分Ａを覆う状態で、ハードマスク４２上および第２のストレスライナー膜４３上に第３絶縁膜５１を形成する。
【００５１】
次いで、図４（ｂ）に示すように、酸化セリウム系スラリーを用いて第３絶縁膜５１表面凸部を選択的に研磨する。この際、凸部が除去された時点が研磨の終点となる。
【００５２】
次に、図４（ｃ）に示すように、仕上げの研磨としてシリカ系スラリーを用いたＣＭＰ法により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出するまで、第３絶縁膜５１を平坦化する。この後の工程は、図２（ｆ）〜図３（ｈ）を用いて説明した工程と同様に行う。すなわち、第３絶縁膜５１上に層間絶縁膜４４を形成し、ゲート配線１３および半導体基板１１に達するコンタクトホール４５を形成する。
【００５３】
このような変形例１の半導体装置の製造方法であっても、ＣＭＰ法により重なり部分Ａの第２のストレスライナー膜４３を除去することで、ゲート配線１３上および半導体基板１１上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となることから、コンタクトホール４５を精度よく形成することができ、第１実施形態と同様の効果を奏することができる。
【００５４】
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を図５〜図６の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には、同一の番号を付して説明する。なお、第２のストレスライナー膜４３を形成する工程までは、第１実施形態と同様に行うこととする。
【００５５】
まず、図５（ａ）に示すように、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂに、第１のストレスライナー膜４１と第２のストレスライナー膜４３とが境界部１１Ｃ上に重なり部分Ａを有してそれぞれ作り分けられている。この状態の第１のストレスライナー膜４１の上層に設けられるハードマスク４２上と第２のストレスライナー膜４３上に、重なり部分Ａを覆う状態で、例えばＣＤＥ（Chemical Dry Etching)に用いられるレジストからなる第３絶縁膜５２を塗布形成する。このレジストは塗布形成されるため、第３絶縁膜５２の表面はほぼ平坦に設けられる。
【００５６】
次いで、図５（ｂ）に示すように、ＣＭＰ法により、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出されるまで、第３絶縁膜５２とともに重なり部分Ａ（前記図５（ａ）参照）の第２のストレスライナー膜４３を除去し、第３絶縁膜５２を平坦化する。
【００５７】
この場合のＣＭＰ条件の一例としては、研磨パッドに、例えば、発砲ポリウレタン樹脂（例えばロデール社製  製品名ＩＣ１４００）を用い、スラリーにシリカ系スラリー（例えばキャボット社製  製品名ＳＳ２５）〔流量：２００ｍｌ／ｍｉｎ〕を用いて、研磨圧力を３００ｈＰａ、研磨定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍ、研磨雰囲気の温度を２５℃〜３０℃に設定する。また、研磨時間については、トルクエンドポイントを使用し、トルク変化した時点から３０秒間のオーバーエッチングを行うこととする。
【００５８】
なお、ＣＭＰ条件は上記の一例に限定されることないが、研磨圧力を５０ｈＰａ〜３００ｈＰａ、スラリーの流量を１００ｍｌ／ｍｉｎ〜３００ｍｌ／ｍｉｎ、研磨定盤の回転数を２０ｒｐｍ〜１２０ｒｐｍ、研磨ヘッドの回転数を２０ｒｐｍ〜１２０ｒｐｍの範囲で行うことが好ましい。
【００５９】
次いで、図５（ｃ）に示すように、酸素ガスを用いてアッシングし、硫酸系やコリン系の薬液を用いて後洗浄を行うことで、レジストからなる第３絶縁膜５２（前記図５（ｂ）参照）を除去する。続いて、第１のストレスライナー膜４１が露出したハードマスク４２上および第２のストレスライナー膜４３上に、例えばＮＳＧからなる層間絶縁膜４４を４００ｎｍ〜７００ｎｍの膜厚で形成する。
【００６０】
この後の工程は、第１実施形態で図３（ｇ）〜図３（ｈ）を用いて説明した工程と同様に行うこととする。すなわち、図６に示すように、層間絶縁膜４４と第１のストレスライナー膜４１または第２のストレスライナー膜４３とを貫通し、ゲート配線１３（１３Ａ，１３Ｂ，１３Ｃ）および半導体基板１１に達するコンタクトホール４５（４５Ａ，４５Ｂ，４５Ｃ）を形成する。
【００６１】
このような半導体装置の製造方法によっても、ＣＭＰ法により重なり部分Ａの第２のストレスライナー膜４３を除去することで、ゲート配線１３上および半導体基板１１上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となることから、コンタクトホール４５を精度よく形成することができ、第１実施形態と同様の効果を奏することができる。
【００６２】
なお、上述した第１実施形態および第２実施形態では、ＣＭＰ法により、重なり部分Ａの第２のストレスライナー膜４３を除去する例について説明したが、本発明はこれに限定されず、層間絶縁膜４４を形成する前に、重なり部分Ａの第２のストレスライナー膜４３を除去し、ゲート配線１３上および半導体基板１１上が第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態にすることができればよい。例えば、ＣＭＰ法以外の研磨により重なり部分Ａの上記第２のストレスライナー膜４３を除去してもよく、エッチングにより除去してもよい。
【００６３】
特に、第２実施形態において図５（ａ）を用いて説明したように、ハードマスク４２上および第２のストレスライナー膜４３上に、レジストからなる第３絶縁膜５２を塗布形成した場合に、ドライエッチバックにより、重なり部分Ａの第２のストレスライナー膜４３とともに、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出されるまで第３絶縁膜５２を除去することは有効である。
【００６４】
また、上記実施形態では、第１の素子領域がＮＭＯＳ領域であり、第２の素子領域がＰＭＯＳ領域である例について説明したが、第１の素子領域がＰＭＯＳ領域であり、第２の素子領域がＮＭＯＳ領域であってもよい。この場合には、ＰＭＯＳ領域の半導体基板上に圧縮応力を有する第１のストレスライナー膜を形成した後、境界部のゲート配線上で、第１のストレスライナー膜に一部が重なるように、ＮＭＯＳ領域の半導体基板上に引っ張り応力を有する第２のストレスライナー膜を形成する。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態の変形例１を説明するための製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である（その１）。
【図６】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図７】従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。
【図８】従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。
【図９】従来の半導体装置の製造方法を説明するための製造工程断面図である（その３）。
【図１０】従来の半導体装置の製造方法における課題を説明するための断面図である（その１）。
【図１１】従来の半導体装置の製造方法における課題を説明するための断面図である（その２）。
【符号の説明】
【００６６】
１１…半導体基板、１１Ａ…ＮＭＯＳ領域、１１Ｂ…ＰＭＯＳ領域、１１Ｃ…境界部、１３（１３Ａ，１３Ｂ，１３Ｃ）…ゲート配線、４１…第１のストレスライナー膜（第１絶縁膜）、４３…第２のストレスライナー膜（第２絶縁膜）、４４…層間絶縁膜、５１，５２…第３絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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