(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、第１シリコン膜、中間膜、第２シリコン膜の積層膜からなるダミーゲートと、前記ダミーゲートの側面に側面絶縁膜とを形成する工程と、
前記ダミーゲート及び前記側面絶縁膜を形成する工程の後、半導体基板表面に不純物拡散層からなるソース・ドレインを形成する工程と、
前記ソース・ドレインを形成する工程の後、表面にレジスト膜を堆積し、前記レジスト膜に光を照射し、現像処理をおこなって、前記ダミーゲートの上部を露出し、かつ、それ以外の領域の表面をレジストで被覆する工程と、
前記レジストをマスクとして前記第２シリコン膜と中間膜を除去する工程と、
前記第２シリコン膜と前記中間膜を除去する工程の後、レジストを除去し、次いで、表面に金属膜を形成する工程と、
前記金属膜と露出した第１シリコン膜の全部、および、前記金属膜と不純物拡散層の一部のシリコンを反応させて金属シリサイドを選択的に形成する工程と、
を含み、
前記ダミーゲートの上部を露出し、かつ、それ以外の領域の表面をレジストで被覆する工程は、ダミーゲートの占める割合が小さい領域及び前記ダミーゲートの占める割合が大きい領域に堆積されたレジスト膜において、前記ダミーゲートの占める割合が大きい領域上に形成された厚いレジスト膜の領域に対して、前記ダミーゲートの占める割合が小さい領域上に形成された薄いレジスト膜の領域よりも光の照射と現像回数を多く行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体表面に絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路など半導体装置に用いられる半導体素子および配線は、微細加工技術の進歩に伴って寸法の縮小がはかられ、その結果、半導体集積回路の集積度は４倍／２年〜３年の割合で増加してきた。半導体集積回路において最も重要な素子は絶縁ゲート電界効果トランジスタであり、その集積度を向上させるために素子個々の部分の縮小化（スケーリング）が行われてきており、今後もスケーリングされると考えられる。また、素子の縮小にあわせて動作電圧も低下（スケーリング）され、その際に絶縁ゲート電界効果トランジスタの信頼性を維持しつつ性能が向上するような工夫がはかられてきた。絶縁ゲート電界効果トランジスタにおいて最も重要な部分はゲート電極のチヤネル長およびゲート絶縁膜の膜厚であり、チヤネル長の縮小に伴ってゲート絶縁膜の膜厚も薄膜化することでゲート容量の増大がはかられてきた。ゲート絶縁膜の膜厚には、物理的な膜厚と電気的な膜厚がある。物理的な膜厚とは、シリコン基板とゲート電極の間の絶縁膜厚である。絶縁ゲート電界効果トランジスタ性能として重要な電流駆動能力に対しては、電気的な膜厚が重要であり、３つの直接に接続された容量として理解されている。前述のシリコン基板とゲート電極の間の絶縁膜からなる容量は中央の絶縁膜容量であり、物理的な膜厚の薄膜化および絶縁膜の誘電率の増加が望まれている。前記絶縁膜容量の下には、絶縁ゲート電界効果トランジスタがオンする際の半導体表面に形成される反転層容量があり、スケーリングすることは難しい。前記絶縁膜容量の上部には、絶縁ゲート電界効果トランジスタがオンする際にゲート電極として一般的に用いられてきた半導体であるシリコン膜の空乏化によって生じる空乏層容量がある。
【０００３】
シリコンゲート電極の空乏化の課題を解決する方法として、ゲート電極を金属材料とし、空乏化を全く生じさせない方法がある。例えば、下記の非特許文献１において、ゲート電極をコバルトシリサイド（ＣｏＳｉ２）とする方法が示されている。また、下記の非特許文献２において、ゲート電極をニッケルシリサイド（ＮｉＳｉ）とする方法が示されている。
【０００４】
第１の従来例によるゲート電極全体がシリサイド層となる絶縁ゲート電界効果トランジスタの製造方法を図１８と図１９を用いて説明する。ｐ型シリコン基板３０１の表面に絶縁ゲート竜界効果トランジスタを形成する領域を画定するための素子分離領域３０２が形成される。ｐ型シリコン基板３０１の表面の所望の領域には、ゲート絶縁膜３０３とその上に膜厚１５０ｎｍの第１シリコン膜３０４からなるダミーゲート電極が形成されている。ダミーゲート電極の側面には、側面絶縁膜３２１が形成されている。ダミーゲート電極と側面絶縁膜３２１で被覆されていないｐ型シリコン基板３０１の表面にｎ型拡散層３１４が形成されている。表面に膜厚７０ｎｍのコバルト膜３１５を堆積する。この状態の断面図を図１８に示す。
【０００５】
次に、熱処理をおこなうことでｎ型拡散層３１４および第１シリコン膜３０４のシリコンとコバルトが反応してコバルトシリサイド層３１６が形成される。側面絶縁膜３２１および素子分離絶縁膜３０２の表面では反応がおこらず、未反応のコバルト膜３１５を選択的にエッチングする。ダミーゲートである第１シリコン膜３０４を全てコバルトシリサイド層３１５とするためにコバルト膜３１５を厚くしたために、ｎ型拡散層３１４の領域では、反応して形成されるコバルトシリサイド層３１６の厚さがｎ型拡散層３１４の厚さより厚くなる。この状態の断面図を図１９に示す。
【０００６】
第２の従来例によるゲート電極全体がシリサイド層となる絶縁ゲート電界効果トランジスタの製造方法を図２０から図２５を用いて説明する。Ｐ型シリコン基板４０１の表面に絶縁ゲート電界効果トランジスタを形成する領域を画定するための素子分離領域４０２が形成されている。ｐ型シリコン基板４０１の表面の所望の領域には、ゲート絶縁膜４０３とその上に膜厚１５０ｎｍの第１シリコン膜４０４からなるダミーゲート電極が形成されている。ダミーゲート電極の側面には、側面絶縁膜４２１が形成されている。ダミーゲート電極と側面絶縁膜４２１で被覆されていないｐ型シリコン基板４０１の表面にｎ型拡散層４１４が形成されている。表面に膜厚１０ｎｍの第１コバルト膜４２４を堆積する（図２０参照）。
【０００７】
次に、熱処理をおこなうことでｎ型拡散層４１４および第１シリコン膜４０４のシリコンとコバルトが反応して第１コバルトシリサイド層４２５が形成される。側面絶縁膜４２１および素子分離絶縁膜４０２の表面では反応がおこらず、未反応の第１コバルト膜４２５を選択的にエッチングする。ダミーゲートである第１シリコン膜４０４の上部には膜厚３０ｎｍ第１コバルトシリサイド層４２５が形成され、その下には未反応の第１シリコン膜４０４が残っている。ｎ型拡散層４１４の領域では、反応して形成される第１コバルトシリサイド層４２５の厚さがｎ型拡散層４１４の厚さより薄く形成されている（図２１参照）。
【０００８】
第１コバルトシリサイド層４２５を含む表面全体に膜厚５０ｎｍの層間シリコン窒化膜４３１と膜厚５００ｎｍの層間シリコン酸化膜４３２を堆積する（図２２参照）。ＣＭＰ（化学的機械的研磨）法により層間シリコン窒化膜４３１と層間シリコン酸化膜４３２を第１シリコン膜４０４上の第１コバルトシリサイド層４２５が露出するまで研磨する（図２３参照）。表面に膜厚６０ｎｍの第２コバルト膜４３２を堆積する（図２４参照）。熱処理をおこなうことで残っていた第１シリコン膜４０４のシリコンと第２コバルト膜４３２が反応して第２コバルトシリサイド層４３３が形成される。未反応の第２コバルト膜４３２を選択的にエッチングする（図２５参照）。
【０００９】
【非特許文献１】B.Tavel他“Totally Silicided（CoSi2）Polysilicon：a novel approach to very low-resistive gate（〜2Ω／口）without metal CMP nor etching”International Electoron Deviced Meeting Technical Digest, pp825-828,2001年
【非特許文献２】Qi  Xiang，他“Strained Silicon NMOS with Nickel Silisice Metal Gate”2003 Symposium on VLSI Technology Digest of Technical Papers, PP.101-102, 2003年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、第１の従来例では、ゲート電極が全てコバルトシリサイド層３１６になるものの、絶縁ゲート電界効果トランジスタのソース・ドレインとなるｎ型拡散層３１４の大部分がコバルトシリサイド層３１６となってしまう。その結果、ソース・ドレインと基板間のリーク電流が増加することになる。
【００１１】
第２の従来例では、第１の従来例の課題は生じないものの、コバルト膜（第１コバルト膜４２４、第２コバルト膜４３２）の堆積回数とシリサイド化反応（第１コバルトシリサイド層４２５、第２コバルトシリサイド層４３３）の回数が増えるために、製造コストが増加する。また、ＣＭＰ（化学的機械的研磨）工程でコバルトシリサイド層が露出するために装置がコバルトで汚染され、通常の層間絶縁膜のＣＭＰ工程と装置を共用して用いることが困難になり、設備コストが増加する。第２の従来例でシリコン膜４０４の膜厚を２０ｎｍと薄くすれば、一回のシリサイド反応でシリコン膜４０４が全てコバルトシリサイド層となる。しかし、シリコン膜をマスクに砒素などの不純物をイオン注入法により自己整合的に注入して、ｎ型拡散層を形成する場合、シリコン膜４０４の膜厚が薄くてマスクとならない問題がある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、半導体装置の製造方法にかかる第１の本発明は、半導体基板上にゲート絶縁膜、第１シリコン膜、中間膜、第２シリコン膜の積層膜からなるダミーゲートと、前記ダミーゲートの側面に側面絶縁膜とを形成する工程と、半導体基板表面に不純物拡散層からなるソース・ドレインを形成する工程と、前記ダミーゲートの上部は露出し、かつ、それ以外の領域の表面はレジストで被覆する工程と、前記レジストをマスクとして前記第２シリコン膜と中間膜を除去する工程と、レジストを除去した後、表面に金属膜を形成する工程と、前記金属膜と露出した第１シリコン膜の全部および前記金属膜と不純物拡散層の一部のシリコンを反応させて金属シリサイドを選択的に形成する工程を含むことを特徴とする半導体装置の製造方法である。
【００１３】
第２の発明は、第１の発明において、前記ソース・ドレインを形成する工程の後、表面にレジスト膜を堆積し、前記レジスト膜に光を照射し、現像処理をおこなって、前記ダミーゲートの上部を露出し、かつ、それ以外の領域の表面をレジストで被覆することを特徴とする半導体装置の製造方法である。
【００１４】
第３の発明は、半導体基板表面に塗布するレジスト膜の膜厚に差がある場合、厚いレジスト膜の領域に対して、光の照射と現像回数を多くすることを特徴とする半導体装置の製造方法である。
【００１５】
第４の発明は、ダミーゲートの側面の側面絶縁膜は、ダミーゲートを含む半導体表面をシリコン酸化膜とシリコン窒化膜で被覆し、ダミーゲートの第２シリコン膜とソース・ドレイン領域の表面が露出するようにエッチングして形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１６】
本発明は、ゲート電極の空乏化が抑制され、また、ソース・ドレインと基板間のリーク電流が抑制される半導体装置の製造方法を提供することができる。
【００１７】
また、本発明は、ニッケル膜の堆積回数とシリサイド化反応の回数が増えない半導体装置の製造方法を提供することができる。
【００１８】
また、本発明は、ＣＭＰ工程でニッケルシリサイド層が露出することがないために、通常の層間絶縁膜のＣＭＰ工程と他の工程の装置を共用でき、設備コストの増加を抑えることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置の製造方法は、まず、半導体基板上にゲート絶縁膜、第１シリコン膜、中間膜、第２シリコン膜の積層膜からなるダミーゲートと、そのダミーゲートの側面に側面絶縁膜を形成する。中間膜は、第１シリコン膜と第２シリコン膜の間に配置される膜であり、シリコン膜とエッチング特性の異なるものであり、例えば、シリコン酸化膜が使用できる。ダミーゲートは、半導体基板のゲート領域上に形成された種々の膜の積層からなり、第２シリコン膜の上に更にシリコン窒化膜などのマスク膜を有していてもよい。ダミーゲートは、ソース・ドレインの形成に際してマスクとして使用できる。次に、ダミーゲートの上部は露出し、それ以外の領域の表面は被覆されるようにレジストを形成する。レジストをマスクとして第２シリコン膜と中間膜を除去する。レジストを除去した後、表面に金属膜を堆積などで形成する。金属膜と、露出した第１シリコン膜の全部と不純物拡散層の一部のシリコンとを反応させて金属シリサイドを選択的に形成する。金属膜は、ニッケルやコバルトなどの金属シリサイドとなる金属を使用できる。
【００２０】
［第１実施の形態］
本発明の第１実施の形態の概要は、図１から図１１に示すように、まず、半導体表面１０１に素子分離絶縁膜１０２で画定された素子領域の表面にゲート絶縁膜１０３ａ、１０３ｂを形成する。次に、表面に、第１シリコン膜１０４、第１シリコン酸化膜１０５、第２シリコン膜１０６、第１シリコン窒化膜１０７を順次堆積する。第１シリコン膜１０４から第１シリコン窒化膜１０７の４層積層膜を加工してダミーゲートを形成する。ダミーゲートをマスクとして素子領域の表面に不純物をイオン注入する。次に、第２シリコン酸化膜１１０と第２シリコン窒化膜１１１を堆積した後、エッチバックすることでダミーゲートの側面に側面絶縁膜１２１を形成する。エッチバックしたときに第１リコン窒化膜１０７も除去されてダミーゲートの最上層は第２シリコン膜１０６となる。ダミーゲートと側面絶縁膜１２１をマスクとして前記素子領域の表面に不純物をイオン注入し、熱処理をおこなうことで不純物が活性化されてソース・ドレインとなる。次に、表面に第２レジスト膜１１４を堆積し、露光をおこなうことでダミーゲートの表面を露出させる。第２レジスト膜１１４をマスクに第２シリコン膜１０６と第一シリコン酸化膜１０５を除去し、第１シリコン膜１０４の表面を露出させる。第２レジスト膜１１４を除去した後、表面にニッケル膜１１５を堆積し、熱処理をおこなうことでニッケル膜１１５とシリコンが反応してニッケルシリサイド層１１６となる。ソース・ドレイン上では表面がニッケルシリサイド層１１６、１１６となり、ダミーゲートでは第１シリコン膜１０４が全てニッケルシリサイド層１１６に変化してゲート電極となる。
【００２１】
本発明の第１実施の形態である半導体装置の製造方法を順を追って詳しく説明する。半導体装置では、様々な構造の絶縁ゲート電界効果トランジスタが一基板上に形成される。ここでは、論理演算をおこなうロジック領域１５１と入出力信号を取り扱うＩ／Ｏ領域１５２を例として示す。Ｐ型シリコン基板１０１の表面に絶縁ゲート電界効果トランジスタを形成する領域を画定するための素子分離領域１０２が形成されている。ｐ型シリコン基板１０１の表面の所望の領域には、ゲート絶縁膜１０３ａ、１０３ｂを形成する（図１参照）。その上に膜厚２０ｎｍの第１シリコン膜１０４、膜厚３ｎｍの第１シリコン酸化膜１０５、膜厚１３０ｎｍの第２シリコン膜１０６、膜厚１５ｎｍの第１シリコン窒化膜１０７を堆積する（図２参照）。これら堆積方法は、ＣＶＤ法など種々の方法を使用する。
【００２２】
次に、リソグラフイー法により所望の領域に第１レジスト１０８からなるパターンを形成し、第１レジスト１０８をマスクに第１シリコン窒化膜１０７をエッチングする（図３参照）。第１レジスト１０８を除去し、第１シリコン窒化膜１０７からなるパターンをマスクとして、第２シリコン膜１０６、第１シリコン酸化膜１０５、第１シリコン膜１０４をエッチングして、ダミーゲートを形成し、ダミーゲートをマスクとして、砒素をイオン注入して第１ｎ型拡散層１０９を形成する（図４参照）。
【００２３】
次に、膜厚１０ｎｍの第２シリコン酸化膜１１０および膜厚８０ｎｍの第２シリコン窒化膜１１１を堆積する（図５参照）。第２シリコン窒化膜１１１、第２シリコン酸化膜１１０、ゲート絶縁膜１０３ａ、１０３ｂ、第１シリコン窒化膜１０７をエッチバックすると第２シリコン膜１０６と第１ｎ型拡散層１０９が露出する。ダミーゲートの側面に側面絶縁膜が形成される。砒素をイオン注入して第２ｎ型拡散層１１２を形成する（図６参照）。熱処理をおこなってイオン注入された不純物を活性化することで絶縁ゲート電界効果トランジスタのソース・ドレインとなるｎ型拡散層１１３が形成される。膜厚５００ｎｍの第２のレジスト１１４を塗布する（図７参照）。ロジック領域１５１およびＩ／Ｏ領域１５２では、ダミーゲートの占める割合が小さいために、ダミーゲートのない領域は第２レジスト１１４の膜厚は５００ｎｍとなるが、ダミーゲートの上の第２レジスト１１４の膜厚は３５０ｎｍ程度となる。レジストに光を適当な時間贈射して現像処理をおこない、第２レジスト１１４の残膜が１２０ｎｍとなる（図８参照）。このとき第２シリコン膜１０６の表面が露出する。図１２には、露光時間とレジスト残膜の関係を示してある。
【００２４】
残った第２レジスト１１４をマスクとして、第２シリコン膜１０６と第１シリコン酸化膜１０５を除去する（図９参照）。第１シリコン酸化膜１０５を除去するときに、ウェットエッチングを用いると第２シリコン酸化膜１１０も除去される。第２レジスト１１４を除去し、膜厚１２ｎｍのニッケル膜１１５を堆積する（図１０参照）。熱処理をおこなうことでｎ型拡散層１１３および第１シリコン膜１０４のシリコンとニッケル膜１１５が反応してニッケルシリサイド層１１６が形成される。未反応のニッケル膜１１５を選択的にエッチングする（図１１参照）。第１シリコン膜１０４は膜厚が薄いために全てニッケルシリサイド層１１６とある。ｎ型拡散層１１３の領域では、反応して形成されるニッケルシリサイド層１１６の厚さがｎ型拡散層１１３の厚さより薄くなる。この構成により、ゲート電極となる第１シリコン膜１０４を全てニッケルシリサイド層１１６となると共に、ソース・ドレインと基板間に流れるリーク電流を阻止することができる。
【００２５】
［第２実施の形態］
図１３から図１７は、本発明の第２実施の形態の半導体装置の製造方法を順を追って説明する断面図である。ここでは、論理演算をおこなうロジック領域２５１と情報を蓄積するメモリ領域２５２を例として示す。第１実施の形態とほぼ同じ工程の説明は省略する。膜厚５００ｎｍの第２レジスト２１４を塗布する（図１３参照）。図１３は、第１実施の形態の図７に対応する。ロジック領域２５１では、ダミーゲートの占める割合が小さいために、ダミーゲートのない領域は第２レジスト２１４の膜厚は５００ｎｍとなるが、ダミーゲートの上の第２レジスト２１４の膜厚は３５０ｎｍ程度となる。メモリ領域２５２では、ダミーゲートの占める割合が大きいために、ダミーゲートの上の第２レジスト２１４の膜厚は５００ｎｍ程度となる。ダミーゲートのない領域は第２レジスト２１４の膜厚は６５０ｎｍとなる。第２レジスト２１４全面に第１実施の形態と同様に光を適当な時間照射する。ここで現像処理をおこなうと、図１３の点線で示したようにロジック領域２５１はダミーゲートの上部が露出するが、メモリ領域２５２ではダミーゲートの上部が露出しない。そこで、現像をおこなう前にフォトマスクを用いてメモリ領域のみに適当な時間の露光をおこない、次に現像処理をおこなう（図１４参照）。第２実施の形態の図１４、１５、１６、１７は、各々、第１実施の形態の図８、９、１０、１１に対応する。このように、ゲート電極のパターン密度が高い領域を含む半導体装置においても、実施の形態１と同様の効果が得られる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施の形態にかかり、シリコン基板にゲート絶縁膜を形成した状態の図である。
【図２】図１の状態の次に積層膜を堆積した状態の図である。
【図３】図２の状態の次に第１レジストをマスクに第１シリコン窒化膜をエッチングした状態の図である。
【図４】図３の状態の次に、ダミーゲートを形成し、ダミーゲートをマスクとして、批素をイオン注入して第１のｎ型拡散層を形成した状態の図である。
【図５】図４の状態の次に、第２シリコン酸化膜と第２シリコン窒化膜を堆積した状態の図である。
【図６】図５の状態の次に、ダミーゲートの側面に側面絶縁膜を形成した状態の図である。
【図７】図６の状態の次に、ダミーゲートを含む半導体基板全面に第２レジストを塗布した状態の図である。
【図８】図７の状態の次に、レジストに光を照射し、現像処理をおこない、第２シリコン膜の表面を露出した状態の図である。
【図９】図８の状態の次に、レジストをマスクとして、第２シリコン膜と第１シリコン酸化膜を除去した状態の図である。
【図１０】図９の状態の次に、ニッケル膜を堆積した状態の図である。
【図１１】図１０の状態の次に、熱処理をおこなうことでｎ型拡散層および第１シリコン膜のシリコンとニッケル膜が反応してニッケルシリサイド層が形成され、未反応のニッケル膜を選択的にエッチングした状態の図である。
【図１２】露光時間とレジスト残膜の関係を示した図である。
【図１３】本発明の第２実施の形態にかかり、ダミーゲートを含む半導体基板全面に第２レジストを塗布した状態の図である。
【図１４】図１３の状態の次に、レジストに光を照射し、現像処理をおこない、第２シリコン膜の表面を露出した状態の図である。
【図１５】図１４の状態の次に、レジストをマスクとして、第２シリコン膜と第１シリコン酸化膜を除去した状態の図である。
【図１６】図１５の状態の次に、コバルト膜を堆積した状態の図である。
【図１７】図１６の状態の次に、熱処理をおこなうことでｎ型拡散層および第１シリコン膜のシリコンとコバルト膜が反応してコバルトシリサイド層が形成され、未反応のコバルト膜を選択的にエッチングした状態の図である。
【図１８】第１の従来例によるゲート電極全体がシリサイド層となる絶縁ゲート電界効果トランジスタの図である。
【図１９】図１８の状態の次に、未反応のコバルト膜を選択的にエッチングした状態の図である。
【図２０】第２の従来例によるゲート電極全体がシリサイド層となる絶縁ゲート電界効果トランジスタの図である。
【図２１】図２０の状態の次に、未反応のコバルト膜を選択的にエッチングした状態の図である。
【図２２】図２１の状態の次に、層間シリコン窒化膜と層問シリコン酸化膜を堆積した状態の図である。
【図２３】図２２の状態の次に、層間シリコン窒化膜と層間シリコン酸化膜を第１シリコン膜上の第１コバルトシリサイド層が露出するまで研磨した状態の図である。
【図２４】図２３の状態の次に、第２コバルト膜を堆積した状態の図である。
【図２５】図２４の状態の次に、第１シリコン膜と第２コバルト膜が反応して第２コバルトシリサイド層が形成した状態の図である。
【符号の説明】
【００２７】
１０１、３０１、４０１・・・ｐ型シリコン基板
１０２、３０２、４０２・・・素子分離領域
１０３ａ、１０３ｂ、３０３、４０３・・ゲート絶縁膜
１０４、２０４、３０４、４０４・・・第１シリコン膜
１０５、２０５・・・第１シリコン酸化膜
１０６、２０６・・・第２シリコン膜
１０７・・・第１シリコン窒化膜
１０８・・・第１レジスト
１０９・・・第１ｎ型拡散層
１１０・・・第２シリコン酸化膜
１１１・・・第２シリコン窒化膜
１１２・・・第２ｎ型拡散層
１１３、２１３、３１４、４１４・・・ｎ型拡散層
１１４、２１４・・・第２レジスト
１１５・・・ニッケル膜
１１６・・・ニッケルシリサイド層
１２１、３２１・・・側面絶縁膜
１５１、２５１・・・ロジック領域
１５２・・・Ｉ／Ｏ領域
２１５、３１５、４１５・・・コバルト膜
２１６、３１６、４１６・・・コバルトシリサイド層
２５２・・・メモリ領域
４２４・・・第１コバルト膜
４２５・・・第１コバルトシリサイド層
４３１・・・層間シリコン窒化膜
４３２・・・層間シリコン酸化膜
４３２・・・第２コバルト膜
４３３・・・第２コバルトシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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