(57)【特許請求の範囲】
【請求項１】
半導体デバイスを試験するための自動検査装置（２０）であって、前記自動検査装置は、コンピュータワークステーションと、前記半導体デバイスおよび前記コンピュータワークステーションの間に結合されるピン電子回路とを含み、前記ピン電子回路は複数のチャネル（ＣＨ１−ＣＨＮ）を含み、前記チャネルの各々は、所望のプログラミングされたタイミング情報に応答して動作するタイミング回路（２４）と、前記タイミング回路に結合され、周期Ｔでテスト波形を駆動して、ビート周期Ｔ＋／−Δｔで前記波形からデータをサンプリングするためのドライバ／コンパレータ回路（３０、３２）とを含む自動検査装置において、
前記ドライバ／コンパレータ回路（３０、３２）に結合され、前記サンプリングされたデータの相対的なタイミングを測定するためのタイミング測定ユニット（４０）を含み、前記タイミング測定ユニットはリアルタイム結果プロセッサ（５０）を含み、前記リアルタイム結果プロセッサは、
前記ビート周期Ｔ＋／−Δｔを有するビートクロックを受信するように適応されるクロック入力（４２）を有し、前記ビート周期で前記テスト波形からサンプリングされたデータのストリームを受信するための入力回路（５２）と、
前記入力回路に結合され、タイミングイベントを指示するデータを抽出するために、予めプログラミングされた判定基準に応答する論理（６６、６８、７０、７２）を含むデータフィルタ（６４）と、
前記ビートクロックに結合される入力を有し、前記データ値をカウントし、所定の基準カウントに対して前記抽出されたタイミングイベントのタイミングを表すカウントを生成するように動作するカウンタであって、前記カウンタは前記ビートクロック周期Ｔ＋／−Δｔと前記波形周期Ｔとが一致するレートで、前記カウンタをロールオーバするように設定されるロールオーバ入力を含む、カウンタ（８０）と、
前記カウントを格納するためのメモリ（７８）とを含み、
前記複数のチャネルは実質上リアルタイムでタイミング測定データを並列に生成するように協動することを特徴とする自動検査装置。
【請求項２】
伝送線路の長さを判定する方法において、
入射エッジおよび反射エッジの周期的なシーケンスを生成するために、所定の周期（Ｔ）で前記伝送線路に沿って所定の大きさの周期的な波形を駆動するステップと、
前記入射エッジを検出するために、コンパレータ検出閾値を所定のレベルに設定するステップと、
ストローブ周期（Ｔ＋／−Δｔ）で前記波形をストローブするステップであって、前記ストローブ周期と前記波形周期とはビート周期を定義するように協動するステップと、
前記波形上にタイミング基準点を確立するステップと、
第１のサーチにおいて入射エッジ検出点において前記入射エッジのうちの１つを検出し、前記タイミング基準点から前記入射エッジ検出点までのストローブ数のカウントを記録するステップと、
前記タイミング基準点を保持するために前記ビート周期レートで前記カウント値をリセットするステップと、
後続のサーチにおいて前記反射エッジを検出し、前記タイミング基準点から前記反射エッジ検出点までのストローブ数のカウントを記録するステップと、
前記伝送線路の長さを判定するために、前記入射エッジ検出点と前記反射エッジ検出点との間の相対的なカウントを算出するステップと、
を含む方法。
【請求項３】
請求項２に記載の方法において、前記検出するステップの各々は、
前記コンパレータストローブ周期によって生成される論理データ値のデータストリームを処理するステップと、
前記入射エッジ／反射エッジが存在する場所を表す前記データストリームのための統計的な判定基準を確立するステップと、
前記判定基準が満たされるときに前記エッジを識別するステップと、
を含む方法。
【請求項４】
請求項３に記載の方法において、前記処理するステップは前記論理データ値をフィルタリングするステップを含む方法。
【請求項５】
請求項３に記載の方法において、前記算出するステップは、前記入射エッジ検出点と前記反射エッジ検出点とを識別するために、複数のサーチをリアルタイムに平均するステップを含む方法。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般には自動検査（試験）装置に関し、より詳細にはタイミング情報を収集するためのタイミング測定ユニットおよび方法に関する。
発明の背景
自動検査装置によって、半導体デバイス製造業者は、市場において販売される個々のデバイスの機能性を大量に検査できるようになっている。その装置は、テスタ（試験機）と呼ばれることが多く、一般に被検査デバイス（ＤＵＴ：device-under-test）に信号をドライブ（駆動）し、被検査デバイスからの信号を検出するとともに、検出された結果を予測値に対して評価する。
【０００２】
最新の半導体デバイスは、多くの場合、種々の入力／出力信号を受信および送信する、数百ないし数千のピンを有する。その結果、テスタに対する基本的な課題の１つとして、複数のＤＵＴピンからの信号の印加および検出を比較的正確なタイミングで同期させることが必要になる。高速のテスト信号を同期させることは多くの場合に、各テスタチャネルに関連する種々の信号劣化要因を補償するために、いくつかの形態の較正技術を必要とする。タイミング較正を実行する、より一般的な方法に、時間領域反射率測定（ＴＤＲ）とバーニヤ線形性較正との２つが含まれる。
【０００３】
従来のＴＤＲ技術は一般に、伝送線路長を判定することと、その線路によって引き起こされる信号遅延を予測することが必要になる。その長さは多くの場合に、開放端線路に対してパルスを駆動し、その反射を検出し、そしてその２つの事象（イベント）間の相対的なタイミングを測定することによって計算される。従来技術のさらに完全な説明が、Ｏｔｓｕｊｉに付与された米国特許第５，３２１，６３２号に記載される。
【０００４】
バーニヤ線形性較正は、あらかじめ定義された遅延設定に応答して、タイミングバーニヤの実際のエッジタイミングを特徴付ける（特定する）ことに関連している。これは、従来、リレー、ＥＣＬゲート等の大規模な制御マトリクスを用いて、１つのチャネルずつ行われ、メインフレーム常駐のハードウエアによって中央制御された。特性を判定する処理において、各チャネルのためのデータ結果が１つずつハードウエアにフィードバックされた。そのような技術はその意図された応用形態の場合に良好に動作するが、デバイスのピン数（およびテスタチャネル数）が劇的に増加すると、そのような逐次的な方法は、較正処理時間および信頼性に関して望ましくないものになる。
【０００５】
必要とされてきたが、これまで実現できなかったものが、高速かつ正確にタイミング測定を実行するためのタイミング測定ユニットおよび方法である。ウォーキングストローブ較正装置および方法がこれらの必要性を満たすものである。
発明の概要
本発明のタイミング測定ユニットおよび関連する方法は、高精度テスタのタイミングデータの取得と、較正処理の時間を最小限に抑えるための較正の応用における特に有用な処理とを提供する。したがって、この結果として、半導体製造業者にとっては、テスタの精度がより高くなり、テスタの性能が改善され、さらにコストが削減される。
【０００６】
上記の利点を実現するために、本発明の一形態は半導体デバイスを試験するための自動検査装置を備え、その検査装置は、コンピュータワークステーションと、半導体デバイスとコンピュータとの間に結合されるピン電子回路とを含む。ピン電子回路は複数のチャネルを含み、各チャネルは、所望のプログラミングされたタイミング情報に応答して動作するタイミング回路と、タイミング回路に結合され、周期Ｔでテスト波形を駆動し、ビート周期Ｔ＋／−Δｔでその波形からデータをサンプリングするためのドライバ／コンパレータ回路と、タイミング測定ユニットとを有する。タイミング測定ユニットは、サンプリングされたデータの相対的なタイミングを測定するためにドライバ／コンパレータ回路に接続される。複数のチャネルは、ほぼリアルタイムでタイミング測定データを並列に生成するように協動する。
【０００７】
別の形態では、本発明は、半導体テスタによって生成される周期Ｔを有するテスト波形に関係する実際のタイミングデータを検出するために、半導体テスタのピン電子回路チャネル内に実装されるリアルタイム結果プロセッサを含む。リアルタイム結果プロセッサは、ビート周期でテスト波形からサンプリングされたデータ値のストリームを受信するためのクロック入力を有する入力回路を含む。また、プロセッサは、入力回路に結合され、タイミングイベントを示すデータを抽出するためにあらかじめプログラミングされた判定基準に応答する論理回路を有するデータフィルタを含む。カウンタが、データ値をカウントし、所定の基準カウント値に対する、抽出されたタイミングイベントデータのタイミングを表すカウント値を生成するように動作する。記憶回路がそのカウント値を格納する。
【０００８】
さらに別の形態では、本発明は伝送線路の長さを判定するための方法を含む。その方法は、最初に、所定の周期（Ｔ）で伝送線路に沿って所定の大きさ（振幅）の周期的な波形を駆動し、入射エッジおよび反射エッジの周期的なシーケンスを生成するステップを含む。その後、コンパレータ検出閾値が特定のレベルに設定され、入射エッジを検出する。波形は、ストローブ周期（Ｔ＋／−Δｔ）でストローブ、すなわちサンプリングされる。ストローブ周期および波形周期は、ビート周期を規定するように協動する。その後、波形上でタイミング基準点が確立される。一旦、タイミング基準点が確立された後、第１のサーチ時に、入射エッジのうちの１つが入射エッジ検出点において検出される。タイミング基準点から入射エッジ検出点までのストローブ回数のカウントが記録される。タイミング基準点を保持するために、そのカウント値はビート周期速度でリセットされる。その方法は、後続のサーチ時に反射エッジを検出し、タイミング基準点から反射エッジ検出点までのストローブ回数のカウントを記録することにより継続される。一旦、反射エッジに対するカウントが行われたら、その方法は、入射エッジ検出点と反射エッジ検出点との間の相対的なカウントを算出し、伝送線路の長さを判定することにより終了する。
【０００９】
本発明は、以下に記載されるさらに詳細な説明と添付の図面とを参照することにより良く理解されるであろう。
発明の詳細な説明
ここで図１を参照すると、本発明の一形態による自動検査装置２０は、テスタコンピュータワークステーション（図示せず）と複数の被検査デバイス（ＤＵＴ）ピン（図示せず）とのインターフェースを形成するための複数の半導体テスタチャネルＣＨ１、ＣＨ２およびＣＨ３を含む。各テスタチャネルは、当分野においてよく知られているように、タイミング回路２４にベクトルを供給するパターン発生回路２２と、障害結果プロセッサ２６と、データ発生器２８とを含む。各チャネル内のドライバ回路３０およびコンパレータ回路３２は、パターン発生およびタイミング回路からの正確にタイミング調節されたイベントにしたがって、伝送線路３４に沿ってＤＵＴに信号を印加し、ＤＵＴからの信号を検出する。データフォーマッタ２９は、データ発生器およびタイミング回路からのデータおよびタイミング情報に基づいて、ドライバ回路に対するドライバ入力波形を生成する。正確なタイミングが実際に許容範囲内に確実に入るようにするために、全体として４０で指示されるタイミング測定ユニット（ＴＭＵ）が各チャネルに実装され、複数のチャネルに対するデータ収集遅延を最小限に抑える。
【００１０】
図２および図３を参照すると、本発明の一形態によるタイミング測定ユニット４０は、テスタチャネルからタイミング測定信号を選択的に受信し、関連する伝送線路長を測定し、および／またはチャネルタイミング回路を線形化することができるハードウエアを含む。変数が変化するのに応答して伝送線路の長さおよび／またはタイミング回路の特性を高い精度で知ることにより、その線路に沿った遅延を、対応する高い精度と予測性とを用いて較正することができる。
【００１１】
図２をさらに参照すると、タイミング測定ユニット４０はコンパレータ回路３２と協動し、ＴＤＲデータあるいはタイミングバーニヤ特定データを選択的に取得するためのハードウエアを含む。明瞭に示すために、１つのコンパレータのみ（ハイ）が示されるが、一方がハイ、他方がローのデュアルコンパレータ構成が用いられることが好ましい。ＴＭＵの基本的な要素の１つは、たとえば１ピコ秒だけ測定された波形からわずかにオフセットされる「ビートクロック」４２を利用することを含み、結果として、ビートクロックはピコ秒の増分で一連のサイクルにわたって波形を「ウォーキング（walking）」する。
【００１２】
ＴＤＲの適用の場合、ＴＭＵハードウエアはさらに、コンパレータ３２のストローブ入力３１にビートクロック信号あるいはノーマル（標準）ストローブ信号のいずれかを通過させる第１のセレクタ４４を含む。第２のセレクタ４５は、サンプリングされたＴＤＲデータを、同じくビートクロック４２によってクロック（刻時）される出力フリップフロップ４６の「Ｄ」入力に通過させる。
【００１３】
タイミングバーニヤ線形化データ収集のために、バーニヤセレクタ４７を用いて、バーニヤ信号が第１の測定フリップフロップ４８のクロック入力に通過される。その出力においてパルスが形成されるように、固定された立ち上がりエッジ基準がそのフリップフロップのＳＥＴ入力に供給される。そのパルスは、さらにタイミングを安定させるために第２のフリップフロップ４９を通してクロックされ、出力フリップフロップ４６に通される。
【００１４】
ここで図３を参照すると、出力フリップフロップデータ（４６から）が、特に較正式データ処理に適したリアルタイム結果プロセッサ５０に供給される。概括的には、リアルタイム結果プロセッサは、データフィルタ６４に信号を供給する入力回路５２、カウンタ回路８０および複数のレジスタ７８を含む。入力回路はビート信号クロック４２によってクロックされる入力レジスタ５３を含む。そのレジスタからの出力は、データパスに沿って第１のマルチプレクサ５６を通ってデシメータ段５８に供給される。デシメータ段はプログラマブルデバイダ（分割器）６０によってクロックされ、そのプログラマブルデバイダ６０は、次に第２のマルチプレクサ６２からの選択されたクロック信号によってクロックされる。ローコンパレータ回路（図示せず）からのデータに対応する第２のレジスタ５７が示される。
【００１５】
さらに図３を参照すると、デシメータ５８の出力は、全体として先入れ先出しユニット（ＦＩＦＯ）６６および論理演算ユニット（ＡＬＵ）６８を備えるデータフィルタ６４に結合される。ＡＬＵは、「現在値」、デシメート処理後のデータ、および出力信号を受信するための複数の入力Ａ、ＢおよびＣを含む。ＡＬＵ６８の出力はアキュームレータ７０に供給される。ＡＬＵの制御は、コントロールレジスタ７４を駆動するプログラマブルコントローラ７２によって行われる。ＡＬＵは、等式、上限および下限命令を与えるようにコーディングされるコントロールレジスタ７２からの制御信号を受信する。コントローラ７２と、アキュームレータ７０の出力とは、出力レジスタ７６において「結果出力」を生成する。
【００１６】
データフィルタの出力、すなわち「結果出力」は、記憶レジスタ７８において選択的に記憶するために、レジスタ７７を通ってデータをクロックするための信号を与える。そのメモリのデータ入力は、プリセット基準からのビートクロックパルスの数をモニタするカウンタ回路８０の出力に結合される。カウンタは、ビート信号クロックと、ＴＤＲ測定の応用形態においてカウンタをリセットするためのメインフレームコンピュータからのプログラミングされた「ロールオーバ（rollover）」閾値とを受信する入力を含む。記憶レジスタは、実行中の合計値記憶位置（ロケーション）ＳＵＭと、それぞれ最小および最大値ロケーションＭＩＮおよびＭＡＸとを保持する、限定された深さ（depth）のカウントスタックの形をとる。
【００１７】
動作の際、１つの適用形態では、各チャネルのタイミング測定ユニットを用いて、時間領域反射率（ＴＤＲ）測定を実行し、非常に高い精度でチャネル伝送線路の長さを判定することができる。一般に、図１に示されるように、チャネル１ＣＨＮ１の場合、その測定技術は、第１のスイッチング経路（パス）９０に沿って、ドライバ３０の出力からコンパレータ３２に直接的に入射エッジを駆動することを伴う。またそのエッジは、伝送線路３４に沿ってドライバ出力から伝搬する。開放端線路によって、入射エッジは反射され、反射エッジとして第３のパス９４に沿ってコンパレータ３２に対する入力の１つに伝搬させる。上記の一般的なステップは当分野においてよく知られているが、本発明のタイミング測定ユニットがそのデータ収集を実行し、最小限の処理時間で高い精度のＴＤＲ測定を行う有利な方法をさらに詳細に以下に説明する。
【００１８】
図４は、所定の周期Ｔのドライバパルスの列と、結果として生成され、コンパレータを動作させる波形との関係を示す。ドライバ３０は上記の周期Ｔで「パルスを発射する」ように設定されるが、コンパレータ３２がデータを捕捉あるいはサンプリングできるようにするコンパレータストローブ信号の周期性（↑で示される）は、（Ｔ＋Δｔ）あるいは（Ｔ−Δｔ）にわずかにオフセットされる。こうして、後続の各ドライバパルスについて、ストローブ信号は、相対的な時間がわずかに異なる点において発生する。ある予測可能な持続時間にわたって、入射エッジおよびストローブは規則的な周期にわたって同時に発生し、その周期は一般に「ビート周期」として知られる周期を定義する。本発明者は、ビート周期速度でストローブカウンタ８０をリセットすることにより、高い精度のＴＤＲ測定を行うことができることを見いだした。
【００１９】
本発明のＴＤＲ方法をさらに例示するために、図５は、たとえば１００．０００ナノ秒の周期を有する１つのＴＤＲ波形を示す。図に示されるように、１００．０００５ｎｓのわずかにオフセットされた周期の、数サイクル相当のストローブが波形を「ウオークスルー（walk through）」する（ストローブ信号表示は正確なスケールではない）。カウントＡは２５％フルスケールのプログラミングされたコンパレータ閾値を有する、検出されたストローブカウントであり、一方、カウントＢは７５％フルスケールのコンパレータ閾値を有するストローブカウントである。しかし、２５％から７５％までコンパレータ閾値を移動させるのに、ある限られた時間を要するので、相対的なカウントは、同じ基準点に関係付けられる場合にのみ有用である。イベントを時間的に同じ点を基準とするのではなく、本発明者はイベントを各波形の同じ相対的な点を基準としており、カウンタは各波形サイクル上の同じ点においてロールオーバする。結果として、ＡとＢとの間のカウント値の差は、伝送線路長に起因する伝搬時間を指示する。この情報を用いる場合、テスタは、実際のデバイスの試験中に伝送線路の距離に起因する遅延を較正することができる。
【００２０】
動作中に、リアルタイム結果プロセッサ５０の動作によって、入射および反射エッジそれぞれのエッジ検出が行われる。一般的に、図５Ａおよび図５Ｂに示されるように、プロセッサは、たとえば１ピコ秒のみのインクリメントでＴＤＲ測定された波形からサンプリングされたデータを取得し、エッジが存在する場所をリアルタイムに統計解析できるようになる。たとえば、コンパレータ３２の設定時間に関連する準安定性、またはジッタに起因して、データ取得処理は、非常に精度の高いエッジ判定方法を提供する。ユーザは、たとえば（１ピコ秒インクリメントデータストリームから）１つの行内の４つの論理ハイのような、エッジの存在を統計的に指示する判定基準を定義する。その判定基準は、ＡＬＵ６８およびアキュームレータ出力７０をモニタするためにコントローラ７２によって用いられる。これは一般に、個々の「ウインドウ」においてＦＩＦＯ６６を通るデータストリームを観測することにより行われる。ＦＩＦＯが８位置の深度を有する場合、モニタするために８位置のインクリメント用ウインドウが利用可能である（図５Ｂに示される）。一旦、判定基準が満たされたなら、エッジが「検出された」と見なすことができる。
【００２１】
データ取得と同時に、基準点に対してエッジが時間的に存在する場所を指示するために、１ピコ秒インクリメントステップがストローブカウンタ８０によってカウントされる。その後、プロセッサ判定基準が満たされるとき（１つの行内のステップの所定の数＝論理ハイのとき）に、カウントが判定され、レジスタ７８に格納される。
【００２２】
検出されるエッジの精度を最大にし、さらにメモリを最小限に抑える目的で、カウントを平均化するために、エッジ位置の数回の「サーチ」が実行される。各サーチからの「カウント値」の動作中の合計が、ロケーションＭＩＮおよびＭＡＸそれぞれの最小カウントおよび最大カウントとともに、合計ロケーションＳＵＭに保持される。その後、高い値および低い値が破棄されて平均値が計算される。これは、リアルタイム結果プロセッサを用いて実装する場合の、エッジ位置を判定するために適した低オーバーヘッドアルゴリズムの一例にすぎない。
【００２３】
上記のＴＤＲ方法を実装するとき、入射波形（立ち上がりエッジ）を送出し、その波形が伝送線路の開放端から反射できるようにし、その反射を約１０往復まで整定（安定）させることにより達成される。その後、立ち下がりエッジを送出し、そのエッジを反射させる。再びエッジ反射時間が整定できるようにする。立ち下がりエッジを用いるＴＤＲが実行されない場合には、入射エッジのための整定時間が一度の往復に短縮される場合がある。
【００２４】
数千チャネル以上を用いる自動検査装置の場合、上記のＴＤＲ方法によって、多数のチャネルのためのタイミング測定データを並列にリアルタイムに処理できるようになる。これにより、データ取得時間が大幅に短縮され、それに応じて、タイミング較正を実行するための処理時間が短縮される。
【００２５】
ここで図７を参照すると、タイミング測定ユニット４０は、高い精度でタイミング線形性測定値を取得するためにも有用である。一般に、その方法は、複数のタイミングバーニヤステップからエッジデータを捕捉することと、遅延値の範囲にわたってバーニヤを特定するために各ステップ間の相対的な時間を判定することとを含む。
【００２６】
より詳細には、図２を参照すると、タイミングバーニヤ線形化方法のためのデータ取得は、バーニヤセレクタ４７を用いてバーニヤ設定値を選択し、第１のフリップフロップ４８にバーニヤ処理されたエッジを供給することにより実行される。固定された立ち上がりエッジとバーニヤ処理された立ち下がりエッジとの組み合わせが、第２のフリップフロップ４９に出力され、その後、線形化モード信号に応答して第２のセレクタ４５を通過する。そのパルスは、出力フリップフロップ４６を通して、リアルタイム結果プロセッサ５０の入力回路５２に供給される。
【００２７】
リアルタイム結果プロセッサは、ＴＤＲの応用形態と概ね同じようにしてバーニヤ処理されたエッジを検出し、固定された立ち上がりエッジ基準に対して実際のエッジタイミングを処理する。図７に示されるように、次の立ち下がりエッジがインクリメントバーニヤ設定値にしたがって生成され、上記の方法にしたがって測定され、格納される。その後そのデータはさらに、設定値が変化するのに応答して実際のバーニヤ遅延を特定するために解析される。その後、非線形性があれば、既知の較正手順を用いるテスタによって補償することができる。
【００２８】
当然、上記のタイミング線形性測定を実行するために、各テスタチャネルは自らのハードウエアを用いるので、テスタチャネルの全てが並列に線形化測定を実行することができ、データ収集時間が著しく短縮される。
【００２９】
当業者は本発明によってもたらされる数多くの利益および利点を理解することができるであろう。特に重要なのは、多数のチャネルに対するタイミング測定が同時に実行されるようにするリアルタイム並列処理能力である。さらに、「ビート周波数」理論を利用することにより、高い精度のデータ収集が実現され、高速、高精度の半導体検査動作の場合に得ることができる高い精度に大きく寄与している。
【図面の簡単な説明】
【図１】  本発明の一実施形態によるチャネルアーキテクチャの実装形態を概略的に示す上位ブロック図である。
【図２】  本発明の一実施形態によるタイミング測定ユニットハードウエアを概略的に示す部分ブロック図である。
【図３】  図１のタイミング測定ユニットに関連するリアルタイム結果プロセッサハードウエアを概略的に示すブロック図である。
【図４】  ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラフである。
【図５】  図５Ａおよび図５Ｂは、ＴＤＲ応用形態の場合のリアルタイム結果プロセッサのデータ収集および処理動作を示すさらに別のグラフである。
【図６】  ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラフである。
【図７】  バーニヤ線形化データ収集中のタイミング測定ユニットハードウエアの動作を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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