(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板の半導体層からなる第１活性部と第１通路部と第１コンタクト部からなる第１ＭＩＳＦＥＴ形成領域と、上記第１活性部の上及び上記第１通路部の一部上に設けられた第１ゲート電極と、上記第１活性部のうち上記第１ゲート電極の両側方に設けられた第１導電型の第１ソース・ドレイン領域と、上記第１活性部のうち上記第１ゲート電極の下方に位置する部分、上記第1通路部及び上記第１コンタクト部のうち上記第1通路部に隣接する部分に設けられた第２導電型の第１ウェル領域と、上記第１活性部のうち上記第１ウェル領域と上記第１ソース・ドレイン領域との間に設けられ、上記第１ウェル領域よりも高濃度の第２導電型不純物を含む第１ポケット領域と、上記第１コンタクト部のうち上記第1通路部に隣接する部分を除く領域に設けられ、上記第1ウェル領域につながる上記第１ウェル領域よりも高濃度の第２導電型不純物を含む第１ボディコンタクト領域とを有する第１ＭＩＳＦＥＴと、
上記ＳＯＩ基板の上記半導体層からなる第２活性部と第２通路部と第２コンタクト部からなる第２ＭＩＳＦＥＴ形成領域と、上記第２活性部の上及び上記第２通路部の一部上に設けられた第２ゲート電極と、上記第２活性部のうち上記第２ゲート電極の両側方に設けられた第２導電型の第２ソース・ドレイン領域と、上記第２活性部のうち上記第２ゲート電極の下方に位置する部分、上記第２通路部及び上記第２コンタクト部のうち上記第２通路部に隣接する部分に設けられた第１導電型の第２ウェル領域と、上記第２活性部のうち上記第２ウェル領域と上記第２ソース・ドレイン領域との間に設けられ、上記第２ウェル領域よりも高濃度の第１導電型不純物を含む第２ポケット領域と、上記第２コンタクト部のうち上記第２通路部に隣接する部分を除く領域に設けられ、上記第２ウェル領域につながる上記第２ウェル領域よりも高濃度の第１導電型不純物を含む第２ボディコンタクト領域とを有する第２ＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
第２導電型不純物イオンを注入して上記第１ＭＩＳＦＥＴの上記第１ポケット領域を形成する際には、上記第１ＭＩＳＦＥＴ形成領域の上記第１活性部と上記第１通路部のうち上記第１ゲート電極に覆われている部分のみに第１開口部を有し、上記第２ＭＩＳＦＥＴ形成領域の上記第２コンタクト部を覆う第１注入マスクを用い、
第１導電型不純物イオンを注入して上記第２ＭＩＳＦＥＴの上記第２ポケット領域を形成する際には、上記第２ＭＩＳＦＥＴ形成領域の上記第２活性部と上記第２通路部のうち上記第２ゲート電極に覆われている部分のみに第２開口部を有し、上記第１ＭＩＳＦＥＴ形成領域の上記第１コンタクト部を覆う第２注入マスクを用い、
第１ＭＩＳＦＥＴ形成領域は、広幅の上記第１活性部から狭幅の上記第１通路部が引き出され、上記第１通路部の先端に広幅の上記第１コンタクト部が形成されており、
第２ＭＩＳＦＥＴ形成領域は、広幅の上記第２活性部から狭幅の上記第２通路部が引き出され、上記第２通路部の先端に広幅の上記第２コンタクト部が形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記第１ゲート電極は、上記第１通路部の途中までを覆っており、
上記第２ゲート電極は、上記第２通路部の途中までを覆っており
上記第１ＭＩＳＦＥＴは、上記第１活性部のうち上記第１ソース・ドレイン領域に上記第１ゲート電極に近い側で隣接する上記第１ソース・ドレイン領域よりも低濃度の同導電型不純物を含む第１ＬＤＤ領域をさらに有しており、
上記第２ＭＩＳＦＥＴは、上記第２活性部のうち上記第２ソース・ドレイン領域に上記第２ゲート電極に近い側で隣接する上記第２ソース・ドレイン領域よりも低濃度の同導電型不純物を含む第２ＬＤＤ領域をさらに有しており、
上記第１注入マスクは、上記第１ＬＤＤ領域を形成するための不純物イオンの注入に兼用されるものであり、
上記第２注入マスクは、上記第２ＬＤＤ領域を形成するための不純物イオンの注入に兼用されるものであり、
上記第１注入マスクは、上記第１通路部のうち上記第１ゲート電極によって覆われていない部分を覆っており、
上記第２注入マスクは、上記第２通路部のうち上記第２ゲート電極によって覆われていない部分を覆っていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
第２導電型不純物イオンを注入して上記第１ＭＩＳＦＥＴの上記第１ボディコンタクト領域を形成する際には、上記第１コンタクト部のうち上記第１通路部に隣接する部分を覆う第３の注入マスクを用い、
第１導電型不純物イオンを注入して上記第２ＭＩＳＦＥＴの上記第２ボディコンタクト領域を形成する際には、上記第２コンタクト部のうち上記第２通路部に隣接する部分を覆う第４の注入マスクを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術】
本発明は、ＳＯＩ基板を利用した半導体装置の製造方法に係り、特に、基板電位固定機能の向上対策に関する。
【０００２】
【従来の技術】
近年、電子機器内に配置されるトランジスタ等の半導体装置の高速動作化、低消費電力化が強く要望されており、この要望に応えるためには、半導体装置の微細化や半導体装置の寄生容量の低減が効果的である。
【０００３】
ここで、半導体装置の微細化とは、主としてＭＯＳトランジスタのゲート長の短縮を意味する。ただし、ゲート長が短くなればなるほど、ＭＯＳトランジスタのショートチャンネル効果が顕著になる。その対策として、従来より、基板の垂直方向に対して４５°傾いた方向から、ソース・ドレイン領域の内側に位置する領域に、ソース・ドレイン領域中の不純物とは逆導電型の不純物を注入することにより、いわゆるポケット領域を設ける技術がある。
【０００４】
また、寄生容量の低減対策の１つとして、絶縁性基板の上に半導体層を設け、半導体層にトランジスタ等の半導体装置を形成したＳＯＩデバイスがある。ただし、ＳＯＩデバイスには、今までバルクの半導体基板を利用して培われてきた技術では、解決できない不具合も多く発生してきている。
【０００５】
以下、ポケット領域を有する従来のＣＭＯＳ型ＳＯＩデバイスについて説明する。図７は、従来のＳＯＩデバイスのチャネル方向（ゲート長方向）における断面図である。
【０００６】
図７に示すように、従来のＣＭＯＳ型ＳＯＩデバイスは、シリコン基板１０３と、シリコン基板１０３の主面からある深さだけ奥方に入り込んだ領域に設けられたＢＯＸ（Buried Oxide）層１０４と、シリコン基板１０３のうちＢＯＸ層１０４よりも上方に位置する半導体層１０５をｎＭＩＳＦＥＴ形成領域ＲntとｐＭＩＳＦＥＴ形成領域Ｒptとに区画するためのＳＴＩ（Shallow Trench Isolation）型の素子分離用酸化膜１０６と、半導体層１０５の上に設けられたシリコン酸化膜からなるゲート絶縁膜１０７と、ゲート絶縁膜１０７の上に設けられたゲート電極１０８と、ゲート電極１０８の上部に形成されたシリサイド層１０８ａと、ゲート電極１０８の側面上に設けられたシリコン酸化膜からなるサイドウォール１１０とを備えている。
【０００７】
さらに、ｎＭＩＳＦＥＴは、半導体層１０５内においてゲート電極１０８の両側方に設けられたｎ型ソース・ドレイン領域１１１と、ｎ型ソース・ドレイン領域１１１の上部に設けられたシリサイド層１１１ａと、ｎ型ソース・ドレイン領域１１１の内側に設けられたｎ型ＬＤＤ領域１１３と、ｎ型ＬＤＤ領域１１３の下方かつｎ型ソース・ドレイン領域１１１の内側に設けられたｐ型ポケット領域１１２と、半導体層１０５内においてゲート絶縁膜１０７の直下方に設けられ、ｎ型ＬＤＤ領域１１３同士によって挟まれるｐ型不純物を含むチャネル制御領域１１４と、チャネル制御領域１１４の下方に広がるｐ型ウェル領域１１５とを備えている。
【０００８】
また、ｐＭＩＳＦＥＴは、半導体層１０５内においてゲート電極１０８の両側方に設けられたｐ型ソース・ドレイン領域１１９と、ｐ型ソース・ドレイン領域１１９の上部に設けられたシリサイド層１１９ａと、ｐ型ソース・ドレイン領域１１９の内側に設けられたｐ型ＬＤＤ領域１２１と、ｐ型ＬＤＤ領域１２１の下方かつｐ型ソース・ドレイン領域１１９の内側に設けられたｎ型ポケット領域１２０と、半導体層１０５内においてゲート絶縁膜１０７の直下方に設けられ、ｐ型ＬＤＤ領域１２１同士によって挟まれるｎ型不純物を含むチャネル制御領域１２２と、チャネル制御領域１２２の下方に広がるｎ型ウェル領域１２３とを備えている。
【０００９】
ここで、ｎＭＩＳＦＥＴ形成領域Ｒntには、ｐ型ウェル領域１１５内において低濃度の不純物を含むｎ型ＬＤＤ領域１１３の空乏層が広がるのを抑制するためのｐ型ポケット領域１１２が形成されているので、ｎＭＩＳＦＥＴのショートチャネル効果が改善される。
【００１０】
同様に、ｐＭＩＳＦＥＴ形成領域Ｒptには、ｎ型ウェル領域１２３内において低濃度の不純物を含むｐ型ＬＤＤ領域１２１の空乏層が広がるのを抑制するためのｎ型ポケット領域１２０が形成されているので、ｐＭＩＳＦＥＴのショートチャネル効果が改善される。
【００１１】
ただし、ＳＯＩデバイスにおいては、ＢＯＸ層１０４及びＳＴＩ型の素子分離用酸化膜１０６により、半導体層１０５内の各ＭＩＳＦＥＴ形成領域が互いに分離されているために、ｎＭＩＳＦＥＴのチャネル制御領域１１４直下方におけるボディ電位と、ｐＭＩＳＦＥＴのチャネル制御領域１２２直下方におけるボディ電位とがバルクシリコン基板を用いたときのように、各ウェル領域１１５，１２３を介して固定できない。そのため、一般的には、以下に示すようなボディコンタクト領域を設けてボディ電位を固定するようになされている。
【００１２】
図８（ａ），（ｂ）は、図７に示すｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとによってインバータを構成したときのＣＭＩＳＦＥＴの平面図及びチャネル方向に直交する断面における断面図である。ただし、図８（ａ）においては、サイドウォール１１０の図示は省略されている。
【００１３】
図８（ａ），（ｂ）に示すように、ｎＭＩＳＦＥＴ形成領域Ｒntには、高濃度のｐ型不純物を含むｐ型ボディコンタクト領域１３１及びシリサイド膜１３１ａが設けられている。このｐ型ボディコンタクト領域１３１は、ｎＭＩＳＦＥＴのチャネル制御領域１１４直下方のｐ型ウェル領域１１５の電位を固定し、かつ抵抗を小さくするためのものである。また、ｐＭＩＳＦＥＴ形成領域Ｒptには、高濃度のｎ型不純物を含むｎ型ボディコンタクト領域１４１及びシリサイド膜１４１ａが設けられている。このｎ型ボディコンタクト領域１４１は、ｐＭＩＳＦＥＴのチャネル制御領域１２２直下方のｎ型ウェル領域１２３の電位を固定し、かつ抵抗を小さくするためのものである。
【００１４】
また、層間絶縁膜１２８を貫通してゲート電極１０８，ソース・ドレイン領域１１１，１１９及び各ボディコンタクト領域１３１，１４１に到達するプラグ１２９が設けられており、プラグ１２９から各部に電圧を供給するように構成されている。特に、各ボディコンタクト領域１３１，１４１に到達するプラグ１２９に電圧を与えることにより、各ボディコンタクト領域１３１，１４１とウェル領域１１５，１２３とを接続する通路部を介して各ＭＩＳＦＥＴのチャネル制御領域１１４，１２２直下方のウェル領域１１５，１２３の電位を固定するように構成されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＯＩデバイスにおいて、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴにおいて、プラグ１２９から各々のボディコンタクト領域１３１，１４１に電圧を印加しても、各ＭＩＳＦＥＴのチャネル制御領域１１４，１２２直下方の各ウェル領域１１５，１２３の電位が安定して固定されていないという不具合があった。
【００１６】
そこで、本発明者がその原因について調べたところ、以下のような現象が生じていることがわかった。
【００１７】
まず、各ＭＩＳＦＥＴのウェル領域１１５，１２３には、予め低濃度の不純物の導入が行なわれており、このときには、半導体層１０５のうちｎＭＩＳＦＥＴ形成領域Ｒntは低濃度のｐ型領域に、半導体層１０５のうちｐＭＩＳＦＥＴ形成領域Ｒptは低濃度のｎ型領域になっている。さらに、しきい値制御用不純物の導入（チャネルドープ）が行なわれて各ＭＩＳＦＥＴのチャネル制御領域１１４，１２２が形成される。
【００１８】
その後、ｎＭＩＳＦＥＴ形成領域Ｒntにおいて、ｐ型ボディコンタクト領域１３１への不純物イオンの注入は、ｐＭＩＳＦＥＴのソース・ドレイン領域１１９を形成するためのイオン注入と同時に行なわれる。すなわち、図８（ａ）の一点鎖線に示す注入マスクの第１開口部１５０ａ（ＮＷ開口部）からｎＭＩＳＦＥＴのｐ型ボディコンタクト領域１３１への不純物が注入され、第２開口部１５０ｂ（ＮＤ開口部）からｐＭＩＳＦＥＴのソース・ドレイン領域１１９への不純物が注入される。
【００１９】
同様に、ｐＭＩＳＦＥＴ形成領域Ｒptにおいて、ｎ型ボディコンタクト領域１４１への不純物イオンの注入は、ｎＭＩＳＦＥＴのソース・ドレイン領域１１１を形成するためのイオン注入と同時に行なわれる。すなわち、図８（ａ）の二点鎖線に示す注入マスクの第１開口部１６０ａ（ＰＷ開口部）からｐＭＩＳＦＥＴのｎ型ボディコンタクト領域１４１への不純物が注入され、第２開口部１６０ｂ（ＰＤ開口部）からｎＭＩＳＦＥＴのソース・ドレイン領域１１１への不純物が注入される。
【００２０】
この状態では、ｎＭＩＳＦＥＴ形成領域Ｒntにおいて、ｐ型ボディコンタクト領域１３１とｐ型ウェル領域１１５とは共通の導電型であるので、電気的に導通状態にあるはずである。同様に、ｐＭＩＳＦＥＴ形成領域Ｒptにおいて、ｎ型ボディコンタクト領域１４１とｎ型ウェル領域１２３とは共通の導電型であるので、電気的に導通状態にあるはずである。したがって、プラグ１２９から各ボディコンタクト領域１３１，１４１に電圧を印加することにより、各ＭＩＳＦＥＴのボディ電位を固定することができると考えられていた。
【００２１】
ところが、従来のＣＭＩＳＦＥＴの形成方法においては、ポケット領域形成のための不純物イオンの注入（ポケット注入）に際しても、ソース・ドレイン形成用の注入マスクを用いている。これは、フォトリソグラフィー工程をできるだけ少なくして製造コストを低減するためである。このとき、ｐＭＩＳＦＥＴのｎ型ポケット領域（図７に示す領域１２０）形成のために、基板面に垂直な方向に対して４５°傾いた方向から４ステップのｎ型不純物のイオン注入が行なわれる。
【００２２】
その際、図８（ｂ）に示すように、ｎＭＩＳＦＥＴ形成領域Ｒntにおいて、ｐＭＩＳＦＥＴのポケット注入の際に、第１開口部１５０ａから注入されるｎ型不純物がｐ型ウェル領域１１５とｐ型ボディコンタクト領域１３１とを接続する通路部に導入されて、通路部にｎ型領域１３２が形成されることがわかった。このとき注入されるｎ型不純物の濃度は、ｐ型ボディコンタクト領域１３１のｐ型不純物濃度に比べると低いが、ｐ型ウェル領域１１５の不純物濃度よりは高いからである。なお、図８（ａ）に示すｐＭＩＳＦＥＴのポケット注入によっては、図８（ｂ）に示すｎＭＩＳＦＥＴ形成領域Ｒntにｎ型領域１３２が形成されるわけではないが、図８（ａ）に示すゲート電極１０８に直交するゲート電極を有するｐＭＩＳＦＥＴのポケット注入の際に、図８（ｂ）に示すｎ型領域１３２が形成される。
【００２３】
同様に、ｎＭＩＳＦＥＴのポケット注入の際に、ｐＭＩＳＦＥＴ形成領域Ｒptにおいて、第１開口部１６０ａから注入されるｐ型不純物がｎ型ウェル領域１２３とｎ型ボディコンタクト領域１４１とを接続する通路部に導入されて、通路部にｐ型領域１４２が形成されることがわかった。
【００２４】
その結果、各ボディコンタクト領域１３１，１４１と、各ウェル領域１１５，１２３とを接続する通路部に、ボディコンタクト領域１３１，１４１とはそれぞれ逆導電型の領域が介在することになるので、ボディ電位の固定が確実に行なわれていないものと考えられる。
【００２５】
また、ｎＭＩＳＦＥＴのｎ型ＬＤＤ領域形成のための不純物注入の際に、ｎ型ボディコンタクト領域１４１とｎ型ウェル領域１２３とを接続する通路部の上部に、低濃度ｐ型領域１４３が形成され、ｐＭＩＳＦＥＴのｐ型ＬＤＤ領域形成のための不純物注入の際に、ｐ型ボディコンタクト領域１３１とｐ型ウェル領域１１５とを接続する通路部の上部に、低濃度ｎ型領域１３３が形成される。これにより、通路部の幅が狭くなって通路部の抵抗が増大するので、ボディ電位固定機能が低下するおそれがある。
【００２６】
本発明の目的は、ＭＩＳＦＥＴ形成領域のウェル領域とボディコンタクト領域とを接続する通路部への逆導電型不純物の注入を回避する手段を講ずることにより、微細化に対応しつつボディ電位の固定機能の高いＳＯＩデバイスの製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ＳＯＩ基板の半導体層の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型のソース・ドレイン領域と、上記半導体層のうち上記ゲート電極の下方に設けられた第２導電型のウェル領域と、上記半導体層のうち上記ウェル領域と上記ソース・ドレイン領域との間に設けられ、上記ウェル領域よりも高濃度の第２導電型不純物を含むポケット領域と、上記ウェル領域につながる高濃度の第２導電型不純物を含むボディコンタクト領域と、上記ウェル領域と上記ボディコンタクト領域とを接続する第２導電型不純物を含む通路部とを有する第１ＭＩＳＦＥＴと、ＳＯＩ基板の半導体層の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第２導電型のソース・ドレイン領域と、上記半導体層のうち上記ゲート電極の下方に設けられた第１導電型のウェル領域と、上記半導体層のうち上記ウェル領域と上記ソース・ドレイン領域との間に設けられ、上記ウェル領域よりも高濃度の第１導電型不純物を含むポケット領域と、上記ウェル領域につながる高濃度の第１導電型不純物を含むボディコンタクト領域と、上記ウェル領域と上記ボディコンタクト領域とを接続する第１導電型不純物を含む通路部とを有する第２ＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、上記第１ＭＩＳＦＥＴのポケット領域に第２導電型不純物イオンを注入する際には、上記第２ＭＩＳＦＥＴのボディコンタクト領域を覆う第１注入マスクを用い、上記第２ＭＩＳＦＥＴのポケット領域に第１導電型不純物イオンを注入する際には、上記第１ＭＩＳＦＥＴのボディコンタクト領域を覆う第２注入マスクを用いる方法である。
【００２８】
この方法により、第１ＭＩＳＦＥＴのボディコンタクト領域とウェル領域とを接続する通路部に、第２ＭＩＳＦＥＴのポケット領域を形成するための第１導電型不純物が導入されることはなく、第２ＭＩＳＦＥＴのボディコンタクト領域とウェル領域とを接続する通路部に、第１ＭＩＳＦＥＴのポケット領域を形成するための第２導電型不純物が導入されることはない。したがって、第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴにおいて、ボディコンタクト領域からウェル領域まで同じ導電型の不純物が注入されているので、ボディ電位を確実に固定することが可能になる。
【００２９】
上記ゲート電極は、上記ウェル領域の通路部の途中までを覆っており、上記第１及び第２ＭＩＳＦＥＴは、上記半導体層のうち上記ソース・ドレイン領域に上記ゲート電極に近い側で隣接する上記ソース・ドレイン領域よりも低濃度の同導電型不純物を含む第２のソース・ドレイン領域をさらに有しており、上記第１及び第２注入マスクは、上記第２のソース・ドレイン領域を形成するための不純物イオンの注入に兼用されるものである場合は、上記第１及び第２注入マスクが上記ウェル領域の通路部のうち上記ゲート電極によって覆われていない部分を覆っていることにより、各ＭＩＳＦＥＴの通路部に自己の第２のソース・ドレイン領域を形成するための逆導電型不純物が導入されるのを回避して、ボディ電位固定機能の低下を防止することができる。
【００３０】
上記第１ＭＩＳＦＥＴのボディコンタクト領域に第２導電型不純物イオンを注入する際には、上記ボディコンタクト領域のうち上記通路部に隣接する部分を覆う第３の注入マスクを用い、上記第２ＭＩＳＦＥＴのボディコンタクト領域に第１導電型不純物イオンを注入する際には、上記ボディコンタクト領域のうち上記通路部に隣接する部分を覆う第４の注入マスクを用いることにより、通路部の長さをできるだけ小さくすることができ、半導体装置の微細化を図ることができる。
【００３１】
【発明の実施の形態】
図１は、本発明の実施形態に係るＳＯＩデバイスのチャネル方向（ゲート長方向）における断面図である。
【００３２】
図１に示すように、本実施形態のＣＭＯＳ型ＳＯＩデバイスは、シリコン基板３と、シリコン基板３の主面からある深さだけ奥方に入り込んだ領域に設けられたＢＯＸ（Buried Oxide）層４と、シリコン基板３のうちＢＯＸ層４よりも上方に位置する半導体層５をｎＭＩＳＦＥＴ形成領域ＲntとｐＭＩＳＦＥＴ形成領域Ｒptとに区画するためのＳＴＩ（Shallow Trench Isolation）型の素子分離用酸化膜６と、半導体層５の上に設けられたシリコン酸化膜からなるゲート絶縁膜７と、ゲート絶縁膜７の上に設けられたゲート電極８と、ゲート電極８の上部に形成されたシリサイド層８ａと、ゲート電極８の側面上に設けられたシリコン酸化膜からなるサイドウォール１０とを備えている。
【００３３】
さらに、ｎＭＩＳＦＥＴは、半導体層５内においてゲート電極８の両側方に設けられたｎ型ソース・ドレイン領域１１と、ｎ型ソース・ドレイン領域１１の上部に設けられたシリサイド層１１ａと、ｎ型ソース・ドレイン領域１１の内側に設けられたｎ型ＬＤＤ領域１３と、ｎ型ＬＤＤ領域１３の下方かつｎ型ソース・ドレイン領域１１の内側に設けられたｐ型ポケット領域１２と、半導体層５内においてゲート絶縁膜７の直下方に設けられ、ｎ型ＬＤＤ領域１３同士によって挟まれるｐ型不純物を含むチャネル制御領域１４と、チャネル制御領域１４の下方に広がるｐ型ウェル領域１５とを備えている。
【００３４】
また、ｐＭＩＳＦＥＴは、半導体層５内においてゲート電極８の両側方に設けられたｐ型ソース・ドレイン領域１９と、ｐ型ソース・ドレイン領域１９の上部に設けられたシリサイド層１９ａと、ｐ型ソース・ドレイン領域１９の内側に設けられたｐ型ＬＤＤ領域２１と、ｐ型ＬＤＤ領域２１の下方かつｐ型ソース・ドレイン領域１９の内側に設けられたｎ型ポケット領域２０と、半導体層５内においてゲート絶縁膜７の直下方に設けられ、ｐ型ＬＤＤ領域２１同士によって挟まれるｎ型不純物を含むチャネル制御領域２２と、チャネル制御領域２２の下方に広がるｎ型ウェル領域２３とを備えている。
【００３５】
ここで、ｎＭＩＳＦＥＴ形成領域Ｒntには、ｐ型ウェル領域１５内において低濃度の不純物を含むｎ型ＬＤＤ領域１３の空乏層が広がるのを抑制するためのｐ型ポケット領域１２が形成されているので、ｎＭＩＳＦＥＴのショートチャネル効果が改善される。
【００３６】
同様に、ｐＭＩＳＦＥＴ形成領域Ｒptには、ｎ型ウェル領域２３内において低濃度の不純物を含むｐ型ＬＤＤ領域２１の空乏層が広がるのを抑制するためのｎ型ポケット領域２０が形成されているので、ｐＭＩＳＦＥＴのショートチャネル効果が改善される。
【００３７】
そして、本実施形態のＳＯＩデバイスにおいては、ＢＯＸ層４により、半導体層５が下地のシリコン基板３と電気的に絶縁されているので、電流の流れを遅くする寄生容量が極めて小さくなり、ＭＩＳＦＥＴの高速動作が実現する。
【００３８】
そして、本実施形態においては、従来のＳＯＩデバイスのようなボディコンタクト領域に逆導電型の領域が形成されるという不具合を防止するために、以下のような製造工程を行なう。
【００３９】
図２（ａ），（ｂ）〜図６（ａ），（ｂ）は、それぞれ、本実施形態のＳＯＩデバイスの製造工程の一部を示す平面図及び断面図である。ただし、図２（ａ），（ｂ）〜図６（ａ），（ｂ）は、図１に示すｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとによってインバータを構成したときのＣＭＩＳＦＥＴの平面図及びチャネル方向に直交する断面における断面図である。ただし、図５（ａ），図６（ａ）においては、サイドウォール１０の図示は省略されている。
【００４０】
まず、図２（ａ），（ｂ）に示す工程で、いわゆるＳＩＭＯＸ法により、シリコン基板３の表面からある深さの領域に酸素イオン（Ｏ+ ）を注入した後熱処理を行なって、ＢＯＸ層４を形成する。このＢＯＸ層４により、基板の表面部の半導体層５がシリコン基板３の本体部と電気的に切り離される。次に、半導体層５の表面部に保護酸化膜を形成した後、ＳＴＩ構造の素子分離用酸化膜６を形成する。この素子分離用酸化膜６により、半導体層５はｎＭＩＳＦＥＴ形成領域ＲntとｐＭＩＳＦＥＴ形成領域Ｒptとに区画される。そして、ｎＭＩＳＦＥＴ形成領域Ｒntは、ソース・ドレイン領域やチャネル領域が形成される広幅の活性部５ａと、活性部５ａから引き出される狭幅の通路部５ｂと、通路部５ｂの先端に位置してボディコンタクトが形成されるやや広幅のコンタクト部５ｃとからなっている。また、ｐＭＩＳＦＥＴ形成領域Ｒptは、ソース・ドレイン領域やチャネル領域が形成される広幅の活性部５ｄと、活性部５ｄから引き出される狭幅の通路部５ｅと、通路部５ｅの先端に位置してボディコンタクトが形成されるやや広幅のコンタクト部５ｆとからなっている。
【００４１】
その後、ｎＭＩＳＦＥＴ形成領域Ｒnt及びｐＭＩＳＦＥＴ形成領域Ｒptへのウェル注入を行なう。すなわち、図２（ａ）に示すようなｎＭＩＳＦＥＴ形成領域Ｒnt全体を包含する開口部５０を有する注入マスクを用いて、ｎＭＩＳＦＥＴ形成領域Ｒnt内にｐ型不純物イオン（例えばフッ化ボロンイオン）を、加速電圧６０ｋｅＶ，ドーズ量６．５×１０12ｃｍ-2の条件で注入し、ｐ型ウェル領域１５を形成するとともに、ｐ型不純物イオン（例えばフッ化ボロンイオン）を、加速電圧３０ｋｅＶ，ドーズ量１．１×１０13ｃｍ-2の低エネルギー条件で注入し、ｐ型ウェル領域１５の上に浅いチャネル制御領域１４を形成する。
【００４２】
また、図２（ａ）に示すようなｐＭＩＳＦＥＴ形成領域Ｒpt全体を包含する開口部６０を有する注入マスクを用いて、ｐＭＩＳＦＥＴ形成領域Ｒpt内にｎ型不純物イオン（例えばリンイオン）を、加速電圧８０ｋｅＶ，ドーズ量１．２×１０12ｃｍ-2の条件で注入し、ｎ型ウェル領域２３を形成するとともに、ｎ型不純物イオン（例えばリンイオン）を、加速電圧５０ｋｅＶ，ドーズ量６．０×１０12ｃｍ-2の低エネルギー条件で注入し、ｎ型ウェル領域２３の上に浅いチャネル制御領域２２を形成する。
【００４３】
次に、図３（ａ），（ｂ）に示す工程で、半導体層５上の保護酸化膜を除去した後、熱酸化法により、チャネル制御領域１４，２２の上にシリコン酸化膜を形成した後、基板上にポリシリコン膜を堆積する。そして、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート電極８及びゲート絶縁膜７を形成する。このとき、図３（ａ）に示すように、ゲート電極８は、素子分離用絶縁膜６のうちｎＭＩＳＦＥＴ形成領域ＲntとｐＭＩＳＦＥＴ形成領域Ｒptとの中間に位置する領域の上にコンタクト部を有し、かつ、半導体層５の活性部５ａ，５ｄではほぼ直線状に延びた後、通路部５ｂ，５ｅを覆うように拡大し、通路部５ｂ，５ｅの中間部分の上まで延びている。
【００４４】
次に、図４（ａ），（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒntにおいて、ｎＭＩＳＦＥＴ形成領域Ｒntの活性部５ａと通路部５ｂの一部（ゲート電極８によって覆われている部分のみ）とを開口した開口部５１を有する注入マスク（ＮＹマスク）を用い、ｎＭＩＳＦＥＴのｎ型ＬＤＤ領域１３（図１参照）及びポケット領域１２（図１参照）を形成するためのイオン注入を行なう。この工程で用いられる注入マスク（ＮＹマスク）は、ｐＭＩＳＦＥＴ形成領域Ｒptのコンタクト部５ｆを覆っている。また、注入マスク（ＮＹマスク）は、ゲート電極８のうちｎＭＩＳＦＥＴ形成領域Ｒntの通路部５ｂの上にある部分の端部をも覆っている。また、ＬＤＤ注入の際の条件は、イオン種：砒素イオン，加速電圧１０ｋｅＶ，ドーズ量４×１０14ｃｍ-2，傾き角ほぼ０°で、１ステップ注入を行なっている。ポケット注入の際の条件は、イオン種：フッ化ボロンイオン，加速電圧５０ｋｅＶ，ドーズ量２．７×１０13ｃｍ-2，傾き角２５°で、４ステップ注入を行なっている。
【００４５】
ここで、注入マスク（ＮＹマスク）がｐＭＩＳＦＥＴ形成領域Ｒptのコンタクト部５ｆを覆っているので、図８（ｂ）に示すようなｐ型領域１４２が通路部５ｅに形成されることはない。また、注入マスク（ＮＹマスク）がゲート電極８のうちｎＭＩＳＦＥＴ形成領域Ｒntの通路部５ｂの上にある部分の端部をも覆っていることにより、図８（ｂ）に示すような低濃度ｎ型領域１３３が通路部５ｂに形成されることはない。
【００４６】
また、注入マスク（ＮＹマスク）を除去した後、ｐＭＩＳＦＥＴ形成領域Ｒptにおいて、ｐＭＩＳＦＥＴ形成領域Ｒptの活性部５ｄと通路部５ｅの一部（ゲート電極８によって覆われている部分のみ）とを開口した開口部５１を有する注入マスク（ＰＹマスク）を用い、ｐＭＩＳＦＥＴのｐ型ＬＤＤ領域２１（図１参照）及びポケット領域２０（図１参照）を形成するためのイオン注入を行なう。この工程で用いられる注入マスク（ＰＹマスク）は、ｎＭＩＳＦＥＴ形成領域Ｒntのコンタクト部５ｃを覆っている。また、注入マスク（ＰＹマスク）は、ゲート電極８のうちｐＭＩＳＦＥＴ形成領域Ｒptの通路部５ｅの上にある部分の端部をも覆っている。また、ＬＤＤ注入の際の条件は、イオン種：フッ化ボロンイオン，加速電圧８ｋｅＶ，ドーズ量８×１０13ｃｍ-2，傾き角ほぼ０°で、１ステップ注入を行なっている。ポケット注入の際の条件は、イオン種：砒素イオン，加速電圧１４０ｋｅＶ，ドーズ量２．４×１０13ｃｍ-2，傾き角２５°で、４ステップ注入を行なっている。
【００４７】
そして、注入マスク（ＰＹマスク）がｎＭＩＳＦＥＴ形成領域Ｒntのコンタクト部５ｃを覆っていることにより、図８（ｂ）に示すようなｎ型領域１３２が通路部５ｂに形成されることはない。また、注入マスク（ＰＹマスク）がゲート電極８のうちｐＭＩＳＦＥＴ形成領域Ｒptの通路部５ｅの上にある部分の端部をも覆っていることにより、図８（ｂ）に示すような低濃度ｐ型領域１４３が通路部５ｅ形成されることはない。
【００４８】
次に、図５（ａ），（ｂ）に示す工程で、注入マスク（ＰＹマスク）を除去してから、基板上にシリコン酸化膜を堆積した後、シリコン酸化膜をエッチバックすることにより、ゲート電極８の側面上にサイドウォール１０を形成する。
【００４９】
そして、ｎＭＩＳＦＥＴ形成領域Ｒntにおいて、ｐＭＩＳＦＥＴ形成領域Ｒptのコンタクト部５ｆのうち通路部５ｅに隣接する部分を除く領域を開口した第１開口部５２ａと、ｎＭＩＳＦＥＴ形成領域Ｒntの活性部５ａと通路部５ｂの一部とを開口した第２開口部５２ｂとを有する注入マスク（ＮＤマスク）を用い、ｎＭＩＳＦＥＴのソース・ドレイン領域１１（図１参照）及びｐＭＩＳＦＥＴ形成領域Ｒptのｎ型ボディコンタクト４１（図５（ｂ）参照）を形成するためのイオン注入を行なう。この工程で用いられる注入マスク（ＮＤマスク）の第１開口部５２ａは、ｐＭＩＳＦＥＴ形成領域Ｒptのコンタクト部５ｆの大部分を開口しているが、通路部５ｅ及びこれにつながるコンタクト部５ｆの一部は注入マスク（ＮＤマスク）によって覆われている。そして、このときの注入条件は、イオン種：砒素イオン，加速電圧５０ｋｅＶ，ドーズ量３×１０15ｃｍ-2，傾き角７°で、１ステップ注入を行なっている。
【００５０】
ここで、注入マスク（ＮＤマスク）がｐＭＩＳＦＥＴ形成領域Ｒptの通路部５ｅ及びこれにつながるコンタクト部５ｆの一部を覆っていることにより、通路部ｅをできるだけ短くして半導体装置に微細化を図りうる利点がある。
【００５１】
また、注入マスク（ＮＤマスク）を除去した後、ｐＭＩＳＦＥＴ形成領域Ｒptにおいて、ｎＭＩＳＦＥＴ形成領域Ｒntのコンタクト部５ｃのうち通路部５ｂに隣接する部分を除く領域を開口した第１開口部６２ａと、ｐＭＩＳＦＥＴ形成領域Ｒptの活性部５ｄと通路部５ｅの一部とを開口した第２開口部６２ｂとを有する注入マスク（ＰＤマスク）を用い、ｐＭＩＳＦＥＴのソース・ドレイン領域１９（図１参照）及びｎＭＩＳＦＥＴ形成領域Ｒntのｐ型ボディコンタクト３１（図５（ｂ）参照）を形成するためのイオン注入を行なう。この工程で用いられる注入マスク（ＰＤマスク）の第１開口部６２ａは、ｎＭＩＳＦＥＴ形成領域Ｒntのコンタクト部５ｃの大部分を開口しているが、通路部５ｂ及びこれにつながるコンタクト部５ｃの一部は注入マスク（ＰＤマスク）によって覆われている。そして、このときの注入条件は、イオン種：ボロンイオン，加速電圧５ｋｅＶ，ドーズ量２×１０15ｃｍ-2，傾き角７°で、１ステップ注入を行なっている。
【００５２】
ここで、注入マスク（ＰＤマスク）がｎＭＩＳＦＥＴ形成領域Ｒntの通路部５ｂ及びこれにつながるコンタクト部５ｃの一部を覆っていることにより、通路部をできるだけ短くして半導体装置の微細化を図りうる利点がある。
【００５３】
次に、図６（ａ），（ｂ）に示す工程で、注入マスク（ＰＤマスク）を除去した後、基板上に露出しているシリコン層の上部にシリサイド膜８ａ，１１ａ，１９ａ，３１ａ，４１ａを形成する。さらに、基板上に、シリコン酸化膜からなる層間絶縁膜２８を形成する。さらに、層間絶縁膜２８を貫通してゲート電極８，ソース・ドレイン領域１１，１９及び各ボディコンタクト領域３１，４１に到達するプラグ２９を形成する。
【００５４】
そして、各ボディコンタクト領域３１，４１に到達するプラグ２９に電圧を与えることにより、各ＭＩＳＦＥＴのチャネル制御領域１４，２２直下方の各ウェル領域１５，２３の電位を固定するように構成されている。
【００５５】
本実施形態の製造方法によると、図４（ａ），（ｂ）に示す工程（ポケット注入及びＬＤＤ注入工程）において、ｎＭＩＳＦＥＴのポケット注入の際には、ｐＭＩＳＦＥＴのコンタクト部５ｆを覆う注入マスク（ＮＹマスク）を用い、ｐＭＩＳＦＥＴのポケット注入の際には、ｎＭＩＳＦＥＴのコンタクト部５ｃを覆う注入マスク（ＰＹマスク）を用いているので、各ＭＩＳＦＥＴの通路部５ｅ，５ｂにボディコンタクト領域の不純物とは逆導電型の不純物が導入されるのを確実に防止することができる。
【００５６】
また、各注入マスク（ＮＹマスク及びＰＹマスク）が通路部５ｂ，５ｅのうちゲート電極８によって覆われていない部分を覆っているので、ＬＤＤ注入の際に通路部５ｂ，５ｅにボディコンタクト領域とは逆導電型の不純物が導入されるのを回避して、ボディ電位固定機能の低下を防止することができる。
【００５７】
さらに、図５（ａ），（ｂ）に示す工程で、注入マスク（ＮＤマスク及びＰＤマスク）が通路部５ｅ，５ｂ及びこれにつながるコンタクト部５ｆ，５ｃの一部をそれぞれ覆っていることにより、通路部の長さをできるだけ短くすることができ、半導体装置の微細化を図りうる利点がある。
【００５８】
上記実施形態においては、ソース・ドレイン領域よりも低濃度の不純物を含む第２のソース・ドレイン領域として、いわゆるＬＤＤ領域が形成される場合を例に採ったが、本発明の第２のソース・ドレイン領域として比較的高濃度のエクステンション領域を形成してもよい。
【００５９】
【発明の効果】
本発明によれば、ＣＭＯＳ型のＳＯＩデバイスの製造方法において、ｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴのポケット注入を行なう際には、ｐＭＩＳＦＥＴ，ｎＭＩＳＦＥＴのボディコンタクト領域をそれぞれ覆う注入マスクを用いるようにしたので、ウェル領域とボディコンタクト領域とを接続する通路部にボディコンタクト領域とは逆導電型不純物が導入されるのを回避することができ、ボディ電位を確実に固定させることが可能になった。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＳＯＩデバイスのチャネル方向（ゲート長方向）における断面図である。
【図２】（ａ），（ｂ）は、それぞれ順に、本実施形態のＳＯＩデバイスの製造工程のうちウェル注入工程を示す平面図及び断面図である。
【図３】（ａ），（ｂ）は、それぞれ順に、本実施形態のＳＯＩデバイスの製造工程のうちゲート電極の形成工程を示す平面図及び断面図である。
【図４】（ａ），（ｂ）は、それぞれ順に、本実施形態のＳＯＩデバイスの製造工程のうちポケット注入工程及びＬＤＤ注入工程を示す平面図及び断面図である。
【図５】（ａ），（ｂ）は、それぞれ順に、本実施形態のＳＯＩデバイスの製造工程のうちソース・ドレイン及びボディコンタクト注入工程を示す平面図及び断面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、本実施形態のＳＯＩデバイスの製造工程のうち配線形成工程を示す平面図及び断面図である。
【図７】従来のＳＯＩデバイスのチャネル方向（ゲート長方向）における断面図である。
【図８】（ａ），（ｂ）は、従来のＣＭＯＳ型ＳＯＩデバイスの平面図及びチャネル方向に直交する断面における断面図である。
【符号の説明】
３    シリコン基板
４    ＢＯＸ層
５    半導体層
５ａ，５ｄ  活性部
５ｂ，５ｅ  通路部
５ｃ，５ｆ  コンタクト部
６    素子分離用酸化膜
７    ゲート酸化膜
８    ゲート電極
８ａ  シリサイド膜
１０  サイドウォール
１１  ｎ型ソース・ドレイン領域
１２  ｐ型ポケット領域
１３  ｎ型ＬＤＤ領域
１４  チャネル制御領域
１５  ｐ型ウェル領域
１９  ｐ型ソース・ドレイン領域
２０  ｎ型ポケット領域
２１  ｐ型ＬＤＤ領域
２２  チャネル制御領域
２３  ｎ型ウェル領域
２８  層間絶縁膜
２９  プラグ
３１  ｐ型ボディコンタクト領域
４１  ｎ型ボディコンタクト領域
５０，６０  開口部
５１，６１  開口部
５２ａ，６２ａ  第１開口部
５２ｂ，６２ｂ  第２開口部
Ｒnt  ｎＭＩＳＦＥＴ形成領域
Ｒpt  ｐＭＩＳＦＥＴ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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