(57)【特許請求の範囲】
【請求項１】
複数の通信速度のうちのいずれかの通信速度で、近接通信を行う通信装置において、
通信相手から送信されてくる信号を復調する１つの復調部を備え、
前記復調部は、
前記通信相手から送信されてくる信号のキャリアの周波数のクロックであるシステムクロックを生成するクロック検出回路と、
前記通信相手から送信されてくる信号を検波する検波回路と、
前記検波回路の出力を２値化し、２値化データを出力する２値化回路と、
異なる複数の通信速度それぞれに対応するデータを捕捉する複数のDPLL回路と、
前記複数のDPLL回路が出力するデータのうちの、前記通信相手から送信されてくるデータの通信速度に対応するデータを選択し、前記通信相手から送信されてくるデータを処理するデータ処理部に供給する選択部と
を有し、
前記複数のDPLL回路のうちのm番目のDPLL回路は、
前記システムクロックを、所定の整数Nを用いて表される分周比m/Nで分周することにより、データクロックを生成するNCOを有し、
前記データクロックに同期して、前記２値化データを捕捉し、
前記データクロックに同期して捕捉した前記２値化データから、同期をとるのに用いられる同期コードを検知し、前記同期コードが検知された場合に、その旨の検知信号を出力し、
前記選択部は、前記複数のDPLL回路のうちの、前記検知信号を出力したDPLL回路で捕捉された前記２値化データと、そのDPLL回路が有するNCOで生成されたデータクロックとを選択し、前記データ処理部に供給する
通信装置。
【請求項２】
複数の通信速度のうちのいずれかの通信速度で、近接通信を行う通信装置の通信方法において、
前記通信装置は、通信相手から送信されてくる信号を復調する１つの復調部を備え、
前記復調部は、
前記通信相手から送信されてくる信号のキャリアの周波数のクロックであるシステムクロックを生成するクロック検出回路と、
前記通信相手から送信されてくる信号を検波する検波回路と、
前記検波回路の出力を２値化し、２値化データを出力する２値化回路と、
異なる複数の通信速度それぞれに対応するデータを捕捉する複数のDPLL回路と、
前記複数のDPLL回路が出力するデータのうちの、前記通信相手から送信されてくるデータの通信速度に対応するデータを選択し、前記通信相手から送信されてくるデータを処理するデータ処理部に供給する選択部と
を有し、
前記複数のDPLL回路のうちのm番目のDPLL回路は、前記システムクロックを、所定の整数Nを用いて表される分周比m/Nで分周することにより、データクロックを生成するNCOを有し、
前記m番目のDPLL回路が、
前記データクロックに同期して、前記２値化データを捕捉し、
前記データクロックに同期して捕捉した前記２値化データから、同期をとるのに用いられる同期コードを検知し、前記同期コードが検知された場合に、その旨の検知信号を出力し、
前記選択部が、前記複数のDPLL回路のうちの、前記検知信号を出力したDPLL回路で捕捉された前記２値化データと、そのDPLL回路が有するNCOで生成されたデータクロックとを選択し、前記データ処理部に供給する
ステップを含む通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置および通信方法に関し、特に、所望の通信速度での近接通信を迅速に行うことができるようにする通信装置および通信方法に関する。
【背景技術】
【０００２】
近接通信を行うシステムとしては、例えば、IC(Integrated Circuit)カードシステムが広く知られている。ICカードシステムにおいては、リーダ／ライタ(Reader/Writer)が電磁波を発生することにより、いわゆるRF(Radio Frequency)フィールド（磁界）を形成する。そして、リーダ／ライタに、ICカードが近づくと、ICカードは、電磁誘導によって、電源の供給を受けるとともに、リーダ／ライタとの間でデータ伝送を行う。
【０００３】
図１は、従来のICカードシステム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一例の構成を示している。
【０００４】
図１において、ICカードシステムは、ホストコンピュータ１、リーダ／ライタ２、および（非接触）ICカード３から構成されている。
【０００５】
ホストコンピュータ１は、リーダ／ライタ２を制御する。リーダ／ライタ２は、アンテナ２Ａを有し、ホストコンピュータ１の制御にしたがい、アンテナ２Ａから電磁波を出力することで、リーダ／ライタ２に近接する位置にあるICカード３と近接通信を行う。
【０００６】
ICカード３は、アンテナ３Ａ、復調部１１、データ処理部１２、およびメモリ１３から構成されている。
【０００７】
アンテナ３Ａは、閉ループのコイルを構成しており、リーダ／ライタ２から送信されてくる信号を受信する。即ち、アンテナ３Ａが、リーダ／ライタ２に近づくと、リーダ／ライタ２のアンテナ２Ａが出力する電磁波による電磁誘導によって、アンテナ２Ａに電流が流れる。
【０００８】
復調部１１は、アンテナ３Ａで受信された信号（アンテナ３Ａに流れる電流）を、例えば、ASK(Amplitude Shift Keying)復調し、その結果得られる復調データとしての、例えばマンチェスタ符号を、データ処理部１２に供給する。即ち、リーダ／ライタ２は、例えば、データをマンチェスタ符号に符号化し、そのマンチェスタ符号によってキャリアをASK変調した信号を送信するようになっており、復調部１１は、そのようにしてリーダ／ライタ２から送信されてくる信号をASK復調することで、マンチェスタ符号を得て、データ処理部１２に供給する。
【０００９】
データ処理部１２は、復調部１１からのマンチェスタ符号を復号し、その結果得られるデータ（コマンドを含む）に基づき、データをメモリ１３に記憶させ、あるいは、メモリ１３からデータを読み出す等の所定の処理を行う。
【００１０】
メモリ１３は、例えば、不揮発性のメモリで、データ処理部１２の制御にしたがい、データを記憶する。
【００１１】
以上のように構成されるICカードシステムでは、リーダ／ライタ２は、ホストコンピュータ１の制御にしたがい、アンテナ２Ａから電磁波を出力することで、ポーリングのためのポーリングコマンドを送信している。
【００１２】
そして、ICカード３が、リーダ／ライタ２と近接した状態となると、リーダ／ライタ２のアンテナ２Ａから出力されている電磁波による電磁誘導によって、ICカード３のアンテナ３Ａに電流が流れる。アンテナ３Ａに電流が流れると、ICカード３では、図示せぬ電源回路が、アンテナ３Ａに流れる電流から電源を得て、ICカード３を構成する必要なブロックに供給する。これにより、ICカード３は、動作することが可能な状態となる。
【００１３】
そして、アンテナ３Ａに流れる電流としての信号は、復調部１１においてASK復調され、その結果得られるマンチェスタ符号が、データ処理部１２に供給される。データ処理部１２は、復調部１１からのマンチェスタ符号を復号し、その結果得られるデータを処理する。
【００１４】
なお、データ処理部１２は、例えば、データをメモリ１３に記憶させる処理、メモリ１３からデータを読み出す処理、マンチェスタ符号の符号化処理と復号処理、その他の各種の処理を行う。
【００１５】
また、ICカード３からリーダ／ライタ２にデータが送信される場合には、ICカードにおいて、リーダ／ライタ２に送信するデータ（を符号化したマンチェスタ符号）にしたがい、リーダ／ライタ２側から、ICカード３のアンテナ３Ａを見たときのインピーダンスを変化させる負荷変調が行われる。
【００１６】
次に、図２は、図１の復調部１１の構成例を示している。
【００１７】
復調部１１は、検波回路２１、２値化回路２２、およびDPLL(Digital Phase Lock Loop)回路２３から構成されている。
【００１８】
検波回路２１は、アンテナ３Ａに流れる電流を検波、即ち、ASK復調し、その結果得られる信号を、２値化回路２２に供給する。
【００１９】
２値化回路２２は、検波回路２１からの信号を２値化することにより、２値化データとしての、例えばマンチェスタ符号を得て、DPLL回路２３に供給する。
【００２０】
DPLL回路２３は、リーダ／ライタ２から送信されてくるデータの通信速度（伝送レート）に対応したクロックを生成し、そのクロックに同期して、２値化回路２２からのマンチェスタ符号を抽出（捕捉）して、その結果得られる、リーダ／ライタ２から送信されてきたデータの通信速度に対応するデータを、クロックとともに、データ処理部１２（図１）に供給する。
【００２１】
ここで、データ処理部１２は、DPLL回路２３から供給されるクロックに同期して動作し、DPLL回路２３から供給されるデータの処理等を行う。
【００２２】
以上のようなICカードシステムにおいて、リーダ／ライタ２とICカード３とは、以前は、ある固定の通信速度で通信を行うようになっていたが、最近では、通信速度を変更することが可能となっている。
【００２３】
図３および図４を参照して、リーダ／ライタ２とICカード３とが通信速度を変更して行う通信の処理について説明する。
【００２４】
リーダ／ライタ２は、図３のステップＳ１において、ポーリングのためのポーリングコマンドを、あらかじめ定められた通信速度であるX[bps(bit per seconds)]で送信している。
【００２５】
ICカード３は、X[bps]の通信速度で通信を開始するように設定されており、リーダ／ライタ２に近接すると、ステップＳ１１において、リーダ／ライタ２がX[bps]の通信速度で送信しているポーリングコマンドを受信する。
【００２６】
ICカード３は、X[bps]の通信速度で送信されたポーリングコマンドを受信すると、ステップＳ１２において、X[bps]の通信速度での通信が可能であることを表すメッセージACK(acknowledge)を、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ２において、ICカード３からのメッセージACKを受信する。
【００２７】
メッセージACKを受信したリーダ／ライタ２は、ステップＳ３において、通信速度をX[bps]から、そのX[bps]とは異なるY[bps]に変更することを指示するメッセージを、X[bps]の通信速度で送信し、ICカード３は、ステップＳ１３において、リーダ／ライタ２からの、通信速度を変更することを指示するメッセージを受信する。
【００２８】
ICカード３は、Y[bps]の通信速度での通信が可能であれば、ステップＳ１４において、通信速度の変更が可能であることを表すメッセージACKを、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ４において、ICカード３からのメッセージACKを受信する。
【００２９】
その後、リーダ／ライタ２とICカード３は、通信速度をX[bps]からY[bps]に変更する処理を行い、リーダ／ライタ２は、ステップＳ５において、ポーリングコマンドを、変更後の通信速度であるY[bps]で送信する。ICカード３は、ステップＳ１５において、リーダ／ライタ２がY[bps]の通信速度で送信したポーリングコマンドを受信し、ステップＳ１６において、Y[bps]の通信速度での通信が可能であることを表すメッセージACKを、Y[bps]の通信速度で送信する。
【００３０】
リーダ／ライタ２は、ステップＳ６において、ICカード３からのメッセージACKを受信し、その後、リーダ／ライタ２とICカード３とは、Y[bps]の通信速度で通信（必要なデータの変換）を行う。
【００３１】
以上のように、リーダ／ライタ２において、ステップＳ１乃至Ｓ６の処理が行われるとともに、ICカード３において、ステップＳ１１乃至Ｓ１６の処理が行われ、その後、リーダ／ライタ２とICカード３とは、Y[bps]の通信速度でのデータのやりとりを行うことが可能となる。
【００３２】
従って、リーダ／ライタ２とICカード３とにおいては、通信を開始するときの通信速度X[bps]をあらかじめ定めておく必要がある。さらに、リーダ／ライタ２とICカード３とにおいて、あらかじめ定められた通信速度X[bps]以外の通信速度Y[bps]で通信を行うには、あらかじめ定められた通信速度X[bps]で通信を開始してから、通信速度をY[bps]に変更する必要があり、通信速度Y[bps]での通信が可能となるまでに、ある程度の時間を要する。
【００３３】
そして、リーダ／ライタ２とICカード３とにおいて、あらかじめ定められた通信速度X[bps]以外の通信速度Y[bps]で通信を行う場合、通信速度をX[bps]からY[bps]に変更する手続中に通信エラー（通信不良）が生じると、図４に示すように、通信速度X[bps]で通信を開始してから、通信速度Y[bps]での通信が可能となるまでに、さらに時間を要することになる。
【００３４】
即ち、図４においては、リーダ／ライタ２は、ステップＳ２１において、図３のステップＳ１と同様に、ポーリングコマンドを、あらかじめ定められたX[bps]の通信速度で送信し、ICカード３は、ステップＳ３１において、リーダ／ライタ２がX[bps]の通信速度で送信しているポーリングコマンドを受信する。
【００３５】
ICカード３は、X[bps]の通信速度で送信されたポーリングコマンドを受信すると、ステップＳ３２において、X[bps]の通信速度での通信が可能であることを表すメッセージACKを、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ２２において、ICカード３からのメッセージACKを受信する。
【００３６】
メッセージACKを受信したリーダ／ライタ２は、ステップＳ２３において、通信速度をX[bps]から、そのX[bps]とは異なるY[bps]に変更することを指示するメッセージを、X[bps]の通信速度で送信し、ICカード３は、ステップＳ３３において、リーダ／ライタ２からの、通信速度を変更することを指示するメッセージを受信する。
【００３７】
ICカード３は、Y[bps]の通信速度での通信が可能であれば、ステップＳ３４において、通信速度の変更が可能であることを表すメッセージACKを、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ２４において、ICカード３からのメッセージACKを受信する。
【００３８】
ここで、例えば、リーダ／ライタ２による、ステップＳ２３の、通信速度を変更することを指示するメッセージの送信中に通信エラーが生じた場合、ICカード３は、ステップＳ３３において、リーダ／ライタ２からのメッセージを正常に受信することができない。
【００３９】
また、例えば、ICカード３による、ステップＳ３４のメッセージACKの送信中に通信エラーが生じた場合、リーダ／ライタ２は、ステップＳ２４において、ICカード３からのメッセージACKを正常に受信することができない。
【００４０】
いずれにしても、リーダ／ライタ２は、通信速度の変更が可能であることを表すメッセージACKを得ることができなため、ステップＳ２５において、再び、ポーリングコマンドを、あらかじめ定められたX[bps]の通信速度で送信し、ICカード３は、ステップＳ３５において、リーダ／ライタ２がX[bps]の通信速度で送信したポーリングコマンドを受信する。
【００４１】
ICカード３は、X[bps]の通信速度で送信されたポーリングコマンドを受信すると、ステップＳ３６において、X[bps]の通信速度での通信が可能であることを表すメッセージACKを、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ２６において、ICカード３からのメッセージACKを受信する。
【００４２】
メッセージACKを受信したリーダ／ライタ２は、ステップＳ２７において、通信速度をX[bps]から、そのX[bps]とは異なるY[bps]に変更することを指示するメッセージを、X[bps]の通信速度で送信し、ICカード３は、ステップＳ３７において、リーダ／ライタ２からの、通信速度を変更することを指示するメッセージを受信する。
【００４３】
ICカード３は、Y[bps]の通信速度での通信が可能であれば、ステップＳ３８において、通信速度の変更が可能であることを表すメッセージACKを、X[bps]の通信速度で送信し、リーダ／ライタ２は、ステップＳ２８において、ICカード３からのメッセージACKを受信する。
【００４４】
その後、リーダ／ライタ２とICカード３は、通信速度をX[bps]からY[bps]に変更する処理を行い、リーダ／ライタ２は、ステップＳ２９において、ポーリングコマンドを、変更後の通信速度であるY[bps]で送信する。ICカード３は、ステップＳ３９において、リーダ／ライタ２がY[bps]の通信速度で送信したポーリングコマンドを受信し、ステップＳ４０において、Y[bps]の通信速度での通信が可能であることを表すメッセージACKを、Y[bps]の通信速度で送信する。
【００４５】
リーダ／ライタ２は、ステップＳ３０において、ICカード３からのメッセージACKを受信し、その後、リーダ／ライタ２とICカード３とは、Y[bps]の通信速度で通信を行う。
【００４６】
以上のように、通信エラーが生じると、リーダ／ライタ２は、ポーリングコマンドを、あらかじめ定められたX[bps]の通信速度で送信することから処理をやり直すため、通信速度X[bps]で通信を開始してから、通信速度Y[bps]での通信が可能となるまでに、さらに時間を要することになる。
【００４７】
なお、特許文献１には、データ伝送の物理層特性を規定する伝送制御パラメータと、端末装置からの活性化要求に応答するための応答データとを記憶手段に記憶させておき、活性化要求に対して、記憶手段に記憶された応答データを、同じく記憶手段に記憶された伝送制御パラメータに基づく伝送速度で送信するICカードが開示されている。
【００４８】
【特許文献１】特許第3009075号
【発明の開示】
【発明が解決しようとする課題】
【００４９】
近年、ICカードシステムの普及が進んでおり、これに伴い、様々な通信速度での通信が可能なICカードやリーダ／ライタが登場することが予想される。また、今後は、通信時間の短縮等のために、通信速度がより高速のICカードやリーダ／ライタが登場することが予想される。
【００５０】
しかしながら、図３や図４で説明したように、高速な通信速度での通信を行うのに、まず最初に、あらかじめ定められた通信速度X[bps]で通信を開始し、その後、通信速度を変更するのでは、高速な通信速度での通信を開始するのに時間を要することになり、ある短い時間内にすべての処理が終了することが重要なアプリケーション、即ち、例えば、駅の自動改札機などに、ICカードシステムを適用することが困難となる。
【００５１】
本発明は、このような状況に鑑みてなされたものであり、所望の通信速度での近接通信を迅速に行うことができるようにするものである。
【課題を解決するための手段】
【００５２】
本発明の一側面の通信装置は、複数の通信速度のうちのいずれかの通信速度で、近接通信を行う通信装置において、通信相手から送信されてくる信号を復調する１つの復調部を備え、前記復調部は、前記通信相手から送信されてくる信号のキャリアの周波数のクロックであるシステムクロックを生成するクロック検出回路と、前記通信相手から送信されてくる信号を検波する検波回路と、前記検波回路の出力を２値化し、２値化データを出力する２値化回路と、異なる複数の通信速度それぞれに対応するデータを捕捉する複数のDPLL回路と、前記複数のDPLL回路が出力するデータのうちの、前記通信相手から送信されてくるデータの通信速度に対応するデータを選択し、前記通信相手から送信されてくるデータを処理するデータ処理部に供給する選択部とを有し、前記複数のDPLL回路のうちのm番目のDPLL回路は、前記システムクロックを、所定の整数Nを用いて表される分周比m/Nで分周することにより、データクロックを生成するNCOを有し、前記データクロックに同期して、前記２値化データを捕捉し、前記データクロックに同期して捕捉した前記２値化データから、同期をとるのに用いられる同期コードを検知し、前記同期コードが検知された場合に、その旨の検知信号を出力し、前記選択部は、前記複数のDPLL回路のうちの、前記検知信号を出力したDPLL回路で捕捉された前記２値化データと、そのDPLL回路が有するNCOで生成されたデータクロックとを選択し、前記データ処理部に供給する通信装置である。
【００５３】
本発明の一側面の通信方法は、複数の通信速度のうちのいずれかの通信速度で、近接通信を行う通信装置の通信方法において、前記通信装置は、通信相手から送信されてくる信号を復調する１つの復調部を備え、前記復調部は、前記通信相手から送信されてくる信号のキャリアの周波数のクロックであるシステムクロックを生成するクロック検出回路と、前記通信相手から送信されてくる信号を検波する検波回路と、前記検波回路の出力を２値化し、２値化データを出力する２値化回路と、異なる複数の通信速度それぞれに対応するデータを捕捉する複数のDPLL回路と、前記複数のDPLL回路が出力するデータのうちの、前記通信相手から送信されてくるデータの通信速度に対応するデータを選択し、前記通信相手から送信されてくるデータを処理するデータ処理部に供給する選択部とを有し、前記複数のDPLL回路のうちのm番目のDPLL回路は、前記システムクロックを、所定の整数Nを用いて表される分周比m/Nで分周することにより、データクロックを生成するNCOを有し、前記m番目のDPLL回路が、前記データクロックに同期して、前記２値化データを捕捉し、前記データクロックに同期して捕捉した前記２値化データから、同期をとるのに用いられる同期コードを検知し、前記同期コードが検知された場合に、その旨の検知信号を出力し、前記選択部が、前記複数のDPLL回路のうちの、前記検知信号を出力したDPLL回路で捕捉された前記２値化データと、そのDPLL回路が有するNCOで生成されたデータクロックとを選択し、前記データ処理部に供給するステップを含む通信方法である。
【００５４】
上記一側面の通信装置または通信方法においては、復調部において、前記通信相手から送信されてくる信号のキャリアの周波数のクロックであるシステムクロックが生成される。また、前記通信相手から送信されてくる信号が検波され、その検波結果が２値化されて、２値化データが出力される。そして、複数のDPLL回路において、異なる複数の通信速度それぞれに対応するデータが捕捉され、前記複数のDPLL回路が出力するデータのうちの、前記通信相手から送信されてくるデータの通信速度に対応するデータが選択されて、前記通信相手から送信されてくるデータを処理するデータ処理部に供給される。この場合に、m番目のDPLL回路では、前記システムクロックを、所定の整数Nを用いて表される分周比m/Nで分周することにより、データクロックが生成され、そのデータクロックに同期して、前記２値化データが捕捉される。そして、m番目のDPLL回路において、前記データクロックに同期して捕捉した前記２値化データから、同期をとるのに用いられる同期コードが検知され、前記同期コードが検知された場合に、その旨の検知信号が出力される。そして、前記複数のDPLL回路のうちの、前記検知信号を出力したDPLL回路で捕捉された前記２値化データと、そのDPLL回路が有するNCOで生成されたデータクロックとが選択され、前記データ処理部に供給される。
【発明の効果】
【００５５】
本発明によれば、近接通信を行うことができ、特に、所望の通信速度での近接通信を迅速に行うことができる。
【発明を実施するための最良の形態】
【００５９】
以下、図面を参照して、本発明の実施の形態について説明する。
【００６０】
図５は、本発明を適用したICカードシステムの一実施の形態の構成例を示している。なお、図中、図１のICカードシステムと対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００６１】
図５のICカードシステムは、ホストコンピュータ１、リーダ／ライタ２、およびICカード３を備える点で、図１のICカードシステムと共通する。さらに、図５のICカードシステムでは、ICカード３が、データ処理部１２とメモリ１３を備える点で、図１のICカード３と共通する。但し、図５のICカードシステムでは、ICカード３が、復調部１１に代えて、復調部５１を備える点で、図１のICカード３と相違する。
【００６２】
図６は、図５の復調部５１の構成例を示している。なお、図中、図２の復調部１１と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００６３】
図６の復調部５１は、検波回路２１および２値化回路２２を備える点で、図２の復調部１１と共通するが、DPLL回路２３に代えて、複数であるM個のDPLL回路６３1，６３2，・・・，６３Mが設けられ、かつ、クロック検出回路６１およびセレクタ６４が新たに設けられている点で、図２の復調部１１と相違する。なお、図６において、M個のDPLL回路６３1，６３2，・・・，６３Mは、それぞれ、NCO(Number ControlOscillator)６２1，６２2，・・・，６２Mを内蔵している。
【００６４】
クロック検出回路６１は、リーダ／ライタ２から信号（電磁波）が送信されてくることによりアンテナ３Ａに流れる電流（信号）から、リーダ／ライタ２からの信号のキャリアの周波数のクロックを生成し、DPLL回路６３1乃至６３Mそれぞれが内蔵するNCO６２1乃至６２Mに供給する。例えば、ソニー株式会社が開発したFeliCa（ソニー株式会社の登録商標）と呼ばれる技術方式では、リーダ／ライタ２からの信号のキャリアの周波数は、13.56MHzである。
【００６５】
ここで、以下、適宜、クロック検出回路６１が生成するクロックを、システムクロックという。
【００６６】
DPLL回路６３mが内蔵するNCO６２m（m=1,2,・・・,M)は、クロック検出回路６１から供給されるシステムクロックをｍ／Ｎの分周比で分周し、その結果得られるクロックを、DPLL回路６３m内部に出力する。ここで、分周比ｍ／Ｎの分母Nは整数である。また、以下、適宜、NCO６２mが出力するクロックを、基準クロックという。
【００６７】
DPLL回路６３mには、２値化回路２２から２値化データ（例えば、マンチェスタ符号）が供給される。DPLL回路６３mは、２値化回路２２からの２値化データと、NCO６２mが出力する基準クロックとに基づき、２値化回路２２の出力から２値化データを抽出する（捕捉する）ためのクロックとしてのデータクロックを生成し、２値化データとともに、セレクタ６４に出力する。
【００６８】
即ち、DPLL回路６３mは、２値化回路２２からの２値化データと、DPLL回路６３m自身が出力するデータクロックとの位相差を検出し、その位相差に応じて、NCO６２mで基準クロックの位相を調整する。さらに、DPLL回路６３mは、その位相の調整後の基準クロックを、データクロックとして、そのデータクロックに同期して、２値化回路２２からの２値化データを捕捉することにより、データクロックに対応するデータ（２値化データ）を抽出する。
【００６９】
ここで、ICカードシステムでは、ほとんどの場合、データの通信速度の逓倍（整数倍）がキャリアの周波数となる値が、データの通信速度として採用される。そこで、図５のICカードシステムにおいても、データの通信速度の逓倍がキャリアの周波数となる値が、データの通信速度として採用されていることとして、図６の実施の形態では、NCO６２mにおいて、キャリアの周波数のシステムクロックを分周することにより、データの通信速度に対応する基準クロックを得て、さらに、DPLL回路６３mにおいて、NCO６２mで得られた基準クロックを用いて、データの通信速度に対応するデータクロックを生成するようになっている。
【００７０】
例えば、いま、キャリアの周波数が、上述したように13.56MHzであり、NCO６２mの分周比m/Nの分母が６４であるとすると、DPLL回路６３1は、約211kbps（212kbps)≒13.56MHz/64の通信速度のデータにロックするDPLL回路となる。また、DPLL回路６３2は、約424kbps≒13.56MHz×2/64の通信速度のデータにロックするDPLL回路となる。以下、同様に、DPLL回路６３mは、13.56MHz×m/64の通信速度のデータにロックするDPLL回路となる。
【００７１】
DPLL回路６３mは、上述したように、NCO６２mが出力する基準クロックから得られるデータクロックに同期して抽出された２値化データ（データクロック（に対応する通信速度）に対応する２値化データ）を出力する他、さらに、その２値化データから、所定の同期コードを検知して、検知信号を出力する。即ち、リーダ／ライタ２から送信されてくるデータには、SYNCコードと呼ばれる、同期をとるのに用いられる同期コードが含まれている。DPLL回路６３mは、自身が生成（出力）するデータクロックに同期して抽出した２値化データを参照してSYNCコードを検知し、SYNCコードを検知することができた場合には、その旨を表す検知信号を、セレクタ６４に供給する。
【００７２】
セレクタ６４は、DPLL回路６３1乃至DPLL回路６３Mのうちの、ICカード３の通信相手であるリーダ／ライタ２から送信されてくるデータの通信速度に対応するDPLL回路６３mが出力するデータクロックと、そのDPLL回路６３mが出力する２値化データとを選択し、データ処理部１２に供給する。
【００７３】
即ち、セレクタ６４は、DPLL回路６３1乃至DPLL回路６３Mのうちの、検知信号をセレクタ６４に供給したDPLL回路６３mが出力するデータクロックおよび２値化データを選択し、データ処理部１２に供給する。
【００７４】
次に、リーダ／ライタ２とICカード３との間では、フレームと呼ばれる単位で、データがやりとりされる。
【００７５】
図７は、フレームのフォーマットの例を示している。
【００７６】
フレームは、その先頭から、プリアンブルフィールド、同期フィールド、ペイロードフィールド、CRC(Cyclic Redundancy Checking)フィールドが順次配置されて構成される。
【００７７】
プリアンブルフィールドは、例えば、６バイトの0x00がプリアンブルとして配置される。なお、0xは、その後に続く値が１６進数であることを表す。
【００７８】
同期フィールドには、例えば、２バイトの0xB24Dまたは0x4DB2がSYNCコードとして配置される。
【００７９】
ペイロードフィールドには、ペイロードとしての実データ（コマンドを含む）が配置される（含められる）。
【００８０】
CRCフィールドには、例えば、ペイロードフィールドに配置されたペイロードに対して計算されたCRCコードが配置される。
【００８１】
次に、図８を参照して、図５のICカードシステムの動作について説明する。
【００８２】
図５のICカードシステムにおいては、例えば、ホストコンピュータ１に、リーダ／ライタ２とICカード３との間の通信の通信速度が設定されており、ホストコンピュータ１は、その通信速度で、ポーリングコマンドを送信するように、リーダ／ライタ２を制御する。
【００８３】
従って、例えば、ホストコンピュータ１に、X[bps]の通信速度が設定されている場合、ホストコンピュータ１は、ポーリングコマンドを、通信速度X[bps]で送信するように、リーダ／ライタ２を制御し、これにより、リーダ／ライタ２は、図８のステップＳ６１において、ポーリングコマンドを図７のペイロードフィールドに含めたフレームを、通信速度X[bps]で送信する。
【００８４】
ポーリングコマンドを含むフレームを送信しているリーダ／ライタ２に対して、ICカード３が近接すると、ICカード３は、ステップＳ７１において、リーダ／ライタ２がX[bps]の通信速度で送信しているポーリングコマンドを含むフレームを受信する。
【００８５】
ICカード３は、X[bps]の通信速度で送信されたポーリングコマンドを含むフレームを受信すると、ステップＳ７２において、X[bps]の通信速度での通信が可能であることを表すメッセージACKを図７のペイロードに含むフレームを、X[bps]の通信速度で送信する。
【００８６】
リーダ／ライタ２は、ステップＳ６２において、ICカード３からのメッセージACKを含むフレームを受信し、その後、リーダ／ライタ２とICカード３とは、X[bps]の通信速度で通信を行う。
【００８７】
次に、図９および図１０を参照して、図５のICカード３の動作について説明する。
【００８８】
ICカード３がリーダ／ライタ２と近接した状態となると、リーダ／ライタ２のアンテナ２Ａから出力されている電磁波による電磁誘導によって、ICカード３のアンテナ３Ａに電流が流れる。アンテナ３Ａに電流が流れると、ICカード３では、図示せぬ電源回路が、アンテナ３Ａに流れる電流から電源を得て、ICカード３を構成する必要なブロックに供給する。これにより、ICカード３は、動作することが可能な状態となる。
【００８９】
ICカード３が動作することが可能な状態となると、復調部５１（図６）において、クロック検出回路６１は、アンテナ３Ａに流れる電流（信号）から、リーダ／ライタ２からの信号のキャリアの周波数のシステムクロックを生成し、M個のDPLL６３1乃至６３Mに供給する。
【００９０】
DPLL６３m内のNCO６２mは、クロック検出回路６１から供給されるシステムクロックをｍ／Ｎの分周比で分周し、その結果得られる基準クロック（システムクロックをｍ／Ｎの分周比で分周したクロック）を、DPLL回路６３m内部に出力する。
【００９１】
一方、復調部５１（図６）において、検波回路２１は、アンテナ３Ａに流れる電流（信号）を検波し、その結果得られる信号を、２値化回路２２に供給する。２値化回路２２は、検波回路２１からの信号を２値化することにより、２値化データとしての、例えばマンチェスタ符号を得て、DPLL回路６３1乃至６３Mに供給する。
【００９２】
DPLL回路６３mは、以上のように、NCO６２mによる基準クロックの出力と、２値化回路２２からの２値化データの供給とが開始されると、動作を開始する。
【００９３】
即ち、DPLL回路６３mは、図９のフローチャートに示すように、まず最初に、ステップＳ４１において、２値化回路２２からの２値化データと、NCO６２mからの基準クロックとに基づくデータクロックの生成と、そのデータクロックに同期した２値化データの抽出を開始する。
【００９４】
即ち、DPLL回路６３mは、２値化回路２２からの２値化データと、DPLL回路６３m自身が出力するデータクロックとの位相差を検出し、その位相差が０になるように、NCO６２mからの基準クロックの位相を調整する。さらに、DPLL回路６３mは、その位相の調整後の基準クロックを、データクロックとして、そのデータクロックに同期して、２値化回路２２の出力からデータクロックに同期した２値化データを抽出し、データクロックとともにセレクタ６４に出力する。
【００９５】
そして、ステップＳ４１からステップＳ４２に進み、DPLL回路６３mは、２値化回路２２の出力から抽出した２値化データから、SYNCコードを検知（捕捉）したかどうかを判定する。即ち、ステップＳ４１でデータクロックの生成と２値化データの抽出（捕捉）を開始したDPLL回路６３mは、ステップＳ４２において、その２値化データに、SYNCコードが存在するかどうかを判定する。
【００９６】
ステップＳ４２において、SYNCコードが検知されていないと判定された場合、ステップＳ４３をスキップして、ステップＳ４２に戻る。
【００９７】
また、ステップＳ４２において、SYNCコードが検知されたと判定された場合、即ち、DPLL回路６３mが生成しているデータクロックが、リーダ／ライタ２から送信されてきたデータの通信速度に対応し（一致し）、これにより、そのデータクロックに同期して抽出（サンプリング）された２値化データから、SYNCコードを捕捉することができた場合、ステップＳ４３に進み、DPLL回路６３mは、SYNCコードが検知されたことを表す検知信号を、セレクタ６４に出力して、ステップＳ４２に戻る。
【００９８】
次に、図１０のフローチャートを参照して、ICカード３の復調部５１（図６）を構成するセレクタ６４の動作と、データ処理部１２の動作とについて説明する。
【００９９】
なお、以下、適宜、DPLL回路６３mが出力するデータクロックを、データクロックRmと記載する。
【０１００】
セレクタ６４は、ステップＳ５１1において、DPLL回路６３1から検知信号の供給を受けたかどうか、即ち、DPLL回路６３1においてSYNCコードが検知されたかどうかを判定する。ステップＳ５１1において、DPLL回路６３1から検知信号の供給を受けたと判定された場合、ステップＳ５２1に進み、セレクタ４は、DPLL回路６３1が出力するデータクロックR1と２値化データとを選択し、データ処理部１２に供給して、ステップＳ５３に進む。
【０１０１】
また、ステップＳ５１1において、DPLL回路６３1から検知信号の供給を受けていないと判定された場合、ステップＳ５１2に進み、セレクタ６４は、DPLL回路６３2から検知信号の供給を受けたかどうか、即ち、DPLL回路６３2においてSYNCコードが検知されたかどうかを判定する。ステップＳ５１2において、DPLL回路６３2から検知信号の供給を受けたと判定された場合、ステップＳ５２2に進み、セレクタ４は、DPLL回路６３2が出力するデータクロックR2と２値化データとを選択し、データ処理部１２に供給して、ステップＳ５３に進む。
【０１０２】
以下、同様にして、セレクタ６４は、ステップＳ５１mにおいて、DPLL回路６３mから検知信号の供給を受けたかどうかを判定し、DPLL回路６３mから検知信号の供給を受けていないと判定した場合、ステップＳ５１m+1に進み、DPLL回路６３m+1から検知信号の供給を受けたかどうかを判定することを繰り返す。そして、ステップＳ５１Mにおいて、DPLL回路６３Mから検知信号の供給を受けていないと判定された場合、ステップＳ５１1に戻り、以下、同様の処理が繰り返される。
【０１０３】
一方、ステップＳ５１mにおいて、DPLL回路６３mから検知信号の供給を受けたと判定された場合、ステップＳ５２mに進み、セレクタ６４は、DPLL回路６３mが出力するデータクロックRmと２値化データとを選択し、データ処理部１２に供給して、ステップＳ５３に進む。
【０１０４】
ステップＳ５３では、データ処理部１２は、セレクタ６４から供給されるデータクロックRm、即ち、リーダ／ライタ２の通信速度に対応するデータクロックに同期して動作し、セレクタ６４から供給される２値化データの復号（例えば、マンチェスタ符号の復号）等の処理を行って、ステップＳ５１1に戻る。
【０１０５】
以上のように、ICカード３の復調部５１では、複数のDPLL回路６３1乃至６３Mにおいて、リーダ／ライタ２から送信されてくるデータから、複数の通信速度それぞれに対応する２値化データ（データクロックR1乃至RMそれぞれに同期した２値化データ）を抽出して出力し、セレクタ６４において、DPLL回路６３1乃至６３Mが出力する２値化データのうちの、リーダ／ライタ２から送信されてくるデータの通信速度に対応する２値化データ（リーダ／ライタ２から送信されてくるデータの通信速度に対応するデータクロックに同期して抽出された２値化データ）を選択し、リーダ／ライタ２から送信されてくるデータを処理するデータ処理部１２に供給するので、あらかじめ設定された通信速度で通信を開始し、その後、通信速度を、所望の通信速度に変更するといった手順を経ずに、所望の通信速度での近接通信を迅速に行う（即座に開始する）ことができる。
【０１０６】
即ち、例えば、図８の実施の形態では、ホストコンピュータ１に、X[bps]の通信速度が設定されており、ホストコンピュータ１が、リーダ／ライタ２を制御することにより、リーダ／ライタ２とICカード３との間で、通信速度がX[bps]での通信を開始することとしたが、リーダ／ライタ２とICカード３との間では、X[bps]の他、X[bps]と異なるY[bps]の通信速度で通信を開始することが可能である。
【０１０７】
具体的には、例えば、ホストコンピュータ１に、X[bps]と異なるY[bps]の通信速度が設定されている場合、ホストコンピュータ１は、ポーリングコマンドを、通信速度Y[bps]で送信するように、リーダ／ライタ２を制御する。
【０１０８】
この場合、リーダ／ライタ２とICカード３との間では、図１１に示すように、通信が行われる。
【０１０９】
即ち、リーダ／ライタ２は、ステップＳ８１において、ポーリングコマンドを図７のペイロードフィールドに含めたフレームを、通信速度Y[bps]で送信する。
【０１１０】
ポーリングコマンドを含むフレームを送信しているリーダ／ライタ２に対して、ICカード３が近接すると、ICカード３は、ステップＳ９１において、リーダ／ライタ２がY[bps]の通信速度で送信しているポーリングコマンドを含むフレームを受信する。即ち、ICカード３の復調部５１（図６）では、セレクタ６４が、通信速度Y[bps]に対応するデータクロックRmに同期して２値化データを抽出しているDPLL回路６３mが出力する２値化データを選択して、データ処理部１２に供給するので、ICカード３では、リーダ／ライタ２がY[bps]の通信速度で送信してくるポーリングコマンドを正常に処理することができる。
【０１１１】
ICカード３は、Y[bps]の通信速度で送信されたポーリングコマンドを含むフレームを受信すると、ステップＳ９２において、Y[bps]の通信速度での通信が可能であることを表すメッセージACKを図７のペイロードに含むフレームを、Y[bps]の通信速度で送信する。
【０１１２】
リーダ／ライタ２は、ステップＳ８２において、ICカード３からのメッセージACKを含むフレームを受信し、その後、リーダ／ライタ２とICカード３とは、Y[bps]の通信速度で通信を行う。
【０１１３】
以上のように、図５のICカードシステムによれば、所望の通信速度での近接通信を即座に開始することができるので、例えば、ある短い時間内にすべての処理が終了することが重要な、駅の自動改札機などのアプリケーションに容易に適用することができる。
【０１１４】
次に、図１２は、図５のICカード３を構成する復調部５１の他の構成例を示している。なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１１５】
図１２の復調部５１は、基本的には、図６の復調部５１と同様に構成されている。但し、図１２の復調部５１には、検知信号出力端子７１1および７１2、データ出力端子７２1および７２2、検知信号入力端子７３1，７３2，７３3、および７３4、並びに、データ入力端子７４1，７４2，７４3、および７４4が、外部に露出する形で、新たに設けられている。
【０１１６】
なお、図１２では、図が煩雑になるのを避けるために、M=2としてある。
【０１１７】
検知信号出力端子７１mには、DPLL回路６３mが出力する検知信号が供給されるようになっている。データ出力端子７２mには、DPLL回路６３mが出力するデータクロックRmと２値化データが供給されるようになっている。
【０１１８】
検知信号入力端子７３1乃至７３4と、データ入力端子７４1乃至７４4とは、セレクタ６４に接続されている。検知信号入力端子７３1乃至７３4には、外部から検知信号を入力することができ、データ入力端子７４1乃至７４4には、外部からデータクロックと２値化データを入力することができるようになっている。
【０１１９】
そして、図１２では、セレクタ６４は、復調部５１が内蔵するDPLL回路６３1と６３2それぞれが出力する２値化データ等の他、さらに、外部からデータ入力端子７４1乃至７４4それぞれを介して入力される２値化データ等を選択の対象として、それらの２値化データ等の中から、１つの２値化データ等を選択して、データ処理部１２に供給するようになっている。
【０１２０】
即ち、セレクタ６４は、復調部５１が内蔵するDPLL回路６３mから検知信号の供給を受けた場合、そのDPLL回路６３mが出力するデータクロックRmと２値化データを選択して、データ処理部１２に供給する。
【０１２１】
また、セレクタ６４は、外部から検知信号入力端子７３i(i=1,2,3,4)を介して検知信号の供給を受けた場合、外部からデータ入力端子７４iを介して入力されるデータクロックと２値化データを選択して、データ処理部１２に供給する。
【０１２２】
従って、図１２の復調部５１によれば、復調部５１自身で得られたデータクロックと２値化データのみならず、他の復調部で得られたデータクロックと２値化データを、データ処理部１２に供給して処理させることができる。
【０１２３】
即ち、図１２において、他の復調部である復調部９１は、復調部５１と同様に構成されており、アンテナ３Ａに対応するアンテナ９０、検知信号出力端子７１1と７１2に対応する検知信号出力端子８１1と８１2、データ出力端子７２1と７２2に対応するデータ出力端子８２1と８２2、検知信号入力端子７３1，７３2，７３3，７３4に対応する検知信号入力端子８３1，８３2，８３3，８３4、データ入力端子７４1，７４2，７４3，７４4に対応するデータ入力端子８４1，８４2，８４3，８４4を有している。
【０１２４】
いま、図１２において点線で示すように、復調部９１の検知信号出力端子８１1を、復調部５１の検知信号入力端子７３1に、復調部９１の検知信号出力端子８１2を、復調部５１の検知信号入力端子７３2に、それぞれ接続するとともに、復調部９１のデータ出力端子８２1を、復調部５１のデータ入力端子７４1に、復調部９１のデータ出力端子８２2を、復調部５１のデータ入力端子７４2に、それぞれ接続した場合、セレクタ６４には、復調部５１が内蔵するDPLL回路６３1が出力するデータクロックR1および２値化データと、復調部５１が内蔵するDPLL回路６３2が出力するデータクロックR2および２値化データとが供給されるとともに、復調部９１からも、DPLL回路６３1と同様に構成されるDPLL回路（図示せず）が出力するデータクロックR1および２値化データと、DPLL回路６３2と同様に構成されるDPLL回路（図示せず）が出力するデータクロックR2および２値化データとが供給される。
【０１２５】
即ち、セレクタ６４には、４セットのデータクロックおよび２値化データが供給される。
【０１２６】
そして、セレクタ６４は、４セットのデータクロックおよび２値化データのうちの、検知信号の供給があったデータクロックおよび２値化データを選択して、データ処理部１２に供給する。
【０１２７】
即ち、セレクタ６４は、復調部５１が内蔵するDPLL回路６３1から検知信号の供給があった場合、そのDPLL回路６３1が出力するデータクロックR1および２値化データを選択し、また、復調部５１が内蔵するDPLL回路６３2から検知信号の供給があった場合、そのDPLL回路６３2が出力するデータクロックR2および２値化データを選択する。さらに、セレクタ６４は、復調部９１の、DPLL回路６３1と同様に構成されるDPLL回路から検知信号の供給があった場合、そのDPLL回路が出力するデータクロックR1および２値化データを選択し、また、復調部９１の、DPLL回路６３2と同様に構成されるDPLL回路から検知信号の供給があった場合、そのDPLL回路が出力するデータクロックR2および２値化データを選択する。
【０１２８】
ここで、復調部９１は、上述したように、復調部５１と同様に構成されるので、アンテナ３Ａと９０とで同一の電磁波を受信したとしたならば、復調部５１と９１とでは、同一のデータクロックと２値化データを得ることができる。従って、復調部５１のセレクタ６４において、復調部５１自身で得られたデータクロックおよび２値化データと、復調部９１で得られたデータクロックおよび２値化データを対象として、データ処理部１２に供給するデータクロックと２値化データを選択することにより、いわゆるダイバシティ受信を実現することができる。
【０１２９】
即ち、近年においては、携帯電話機の高機能化が進み、ICカードの機能を内蔵する携帯電話機が普及しつつある。携帯電話機は、大雑把には、略平板形状をしているが、そのような平板形状の携帯電話機に、ICカードの機能を内蔵させる場合、一般に、平板形状の広い面内に、アンテナが設けられる。
【０１３０】
例えば、復調部５１（ひいては、データ処理部１２およびメモリ１３も）を１チップのICチップで構成し、携帯電話機に内蔵させた場合、携帯電話機の、アンテナ３Ａが設けられた面をリーダ／ライタ２に向けて、携帯電話機がリーダ／ライタ２に近づけられたときには、リーダ／ライタ２が出力する電磁波による電磁誘導によってアンテナ３Ａに電流が流れるので、ICチップは、リーダ／ライタ２との間で通信を行うことができる。
【０１３１】
一方、携帯電話機の、アンテナ３Ａが設けられた面と対向する面をリーダ／ライタ２に向けて、携帯電話機がリーダ／ライタ２に近づけられたときには、携帯電話機が有する多数の金属部品等の導電性がある部品によって、リーダ／ライタ２が出力する電磁波がシールドされ、その結果、アンテナ３Ａに電磁誘導による電流が（ほとんど）流れず、ICチップは、リーダ／ライタ２との間で通信を行うことができなくなることが生じうる。
【０１３２】
そこで、携帯電話機に、さらに、復調部９１としてのICチップを内蔵させ、そのアンテナ９０を、アンテナ３Ａが設けられた面に対向する面に設けるようにする。この場合、携帯電話機の、アンテナ３Ａが設けられた面と対向する面をリーダ／ライタ２に向けて、携帯電話機がリーダ／ライタ２に近づけられたときには、その面に設けられたアンテナ９０に、リーダ／ライタ２が出力する電磁波による電磁誘導によって電流が流れ、その結果、ICチップは、リーダ／ライタ２との間で通信を行うことができる。
【０１３３】
即ち、携帯電話機の、アンテナ３Ａが設けられた面をリーダ／ライタ２に向けて、携帯電話機がリーダ／ライタ２に近づけられたときには、復調部５１においてデータクロックと２値化データを得ることができ、データ処理部１２は、復調部５１において得られた２値化データの処理を行うことができる。一方、携帯電話機の、アンテナ３Ａが設けられた面と対向する面、つまり、アンテナ９０が設けられた面をリーダ／ライタ２に向けて、携帯電話機がリーダ／ライタ２に近づけられたときには、復調部９１においてデータクロックと２値化データを得ることができ、データ処理部１２は、復調部９１において得られた２値化データの処理を行うことができる。
【０１３４】
なお、図１２の実施の形態では、復調部５１には（復調部９１も同様）、復調部９１の他、復調部５１と同様に構成されるもう１つの他の復調部で得られるデータクロックと２値化データを入力することができるようになっており、即ち、最大で、２つの復調部を接続し、その２つの復調部のそれぞれで得られるデータクロックと２値化データを入力することができるようになっており、その中から、データ処理部１２に供給するデータクロックと２値化データを選択することができるようになっている。
【０１３５】
但し、復調部５１に接続する復調部の数は、２つに限定されるものではなく、３以上にすることが可能である。
【０１３６】
また、携帯電話機には、復調部５１と９１の両方ではなく、復調部５１のみを内蔵させ、復調部５１のアンテナ３Ａを、平板形状の携帯電話機の、広い第１の面と、その第１の面に対向する第２の面とに引き回すようにすることで、第１の面と第２の面のいずれの面がリーダ／ライタ２に向けられても、リーダ／ライタ２と携帯電話機との間で近接通信を行うことが可能とすることができる。しかしながら、アンテナ３Ａを流れる信号（電流）はアナログ信号であるから、アンテナ３Ａを第１と第２の２つの面に引き回しするにあたっては、いわばシビアな設計が要求される。
【０１３７】
これに対して、携帯電話機に、復調部５１と９１の両方を設け、復調部５１と復調部９１とを接続して、復調部９１で得られるデータクロックと２値化データを、復調部５１に供給する場合には、復調部５１のアンテナ３Ａを第１の面に設けるとともに、復調部９１のアンテナ９０を第２の面に設ければ良いので、上述の、アンテナ３Ａを第１の面と第２の面の両方に引き回す場合に比較して、それほどシビアな設計は要求されない。さらに、復調部９１から復調部５１に供給されるデータクロックと２値化データは、ディジタル信号であるから、復調部９１から復調部５１に対してデータクロックと２値化データを供給するための配線の引き回しにも、それほどシビアな設計は要求されない。
【０１３８】
次に、図１３は、図５のICカード３を構成する復調部５１のさらに他の構成例を示している。なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１３９】
図１３の復調部５１は、検波回路２１、２値化回路２２、およびクロック検出回路６１を備える点で、図６の復調部５１と共通するが、M個のDPLL回路６３1乃至６３Mとセレクタ６４に代えて、１つのDPLL回路１０１が設けられている点で、図６の復調部５１と相違する。
【０１４０】
DPLL回路１０１は、M個のNCO６２1乃至６２Mとセレクタ１０２を内蔵しており、NCO６２1乃至６２Mそれぞれが出力する基準クロックの中からセレクタ１０２で選択された基準クロックと、２値化回路２２が出力する２値化データとに基づき、データクロックを生成するとともに、そのデータクロックに同期して、２値化回路２２の出力から２値化データを抽出して、データクロックとともに、データ処理部１２に供給する
【０１４１】
即ち、セレクタ１０２には、NCO６２1乃至６２Mそれぞれから基準クロックが供給されるようになっている。セレクタ１０２は、NCO６２1乃至６２Mの中から１つのNCO６２mを選択し、そのNCO６２mが出力する、データクロックとなる基準クロックを出力する。そして、DPLL回路１０１は、２値化回路２２からの２値化データと、DPLL回路１０１自身が出力するデータクロックとの位相差を検出し、その位相差に応じて、セレクタ１０２で選択されたNCO６２mが出力する基準クロックの位相を調整する。さらに、DPLL回路１０１は、その位相の調整後の基準クロックを、データクロックとして、そのデータクロックに同期して、２値化回路２２の出力から２値化データを抽出し、データクロックとともに、データ処理部１２に出力する。
【０１４２】
図１３の復調部５１が、図５のICカード３に採用される場合、リーダ／ライタ２では、ポーリングコマンドをペイロードに含むフレームだけについては、図７のフォーマットのフレームに代えて、図１４のフォーマットのフレームが採用される。
【０１４３】
ここで、図７のフレームでは、１セットのプリアンブルフィールドと同期フィールドが設けられているのに対して、図１４のフレームでは、NCO６２1乃至６２Mの数に等しいMセットのプリアンブルフィールドと同期フィールドが設けられている。
【０１４４】
図１３の復調部５１において、セレクタ１０２は、２値化回路２２が出力する２値化データとしての図１４のフレームにおけるMセットのプリアンブルフィールドと同期フィールドのうちの、mセット目のプリアンブルフィールドと同期フィールドがDPLL回路１０２に供給されるタイミングで、NCO６２mが出力する基準クロックを選択する。
【０１４５】
そして、DPLL回路１０１は、セレクタ１０２が選択したNCO６２mからの基準クロックの位相を調整して得られるデータクロックRmに同期して、２値化回路２２の出力から２値化データを抽出し、その２値化データを対象として、同期フィールドのSYNCコードの検知を行う。
【０１４６】
DPLL回路１０１において、NCO６２mからの基準クロックを用いて得たデータクロックRmに同期して抽出された２値化データから、SYNCコードを検知することができなかった場合、セレクタ１０２は、２値化回路２２が出力する２値化データとしての図１４のフレームにおけるMセットのプリアンブルフィールドと同期フィールドのうちの、m＋１セット目のプリアンブルフィールドと同期フィールドがDPLL回路１０２に供給されるのを待って、NCO６２m+1が出力する基準クロックを選択し、以下、同様の処理を行う。
【０１４７】
一方、DPLL回路１０１において、NCO６２mからの基準クロックを用いて得たデータクロックRmに同期して抽出された２値化データから、SYNCコードを検知（捕捉）することができた場合、即ち、NCO６２mからの基準クロックを用いて得たデータクロックRmが、リーダ／ライタ２からのデータの通信速度に対応したデータクロックである場合、DPLL回路１０１は、NCO６２mからの基準クロックを用いて得たデータクロックRmと、そのデータクロックRmに同期して抽出された２値化データとの、データ処理部１２への出力を開始する。
【０１４８】
この場合、データ処理部１２は、DPLL回路１０１から供給されるデータクロックRm、即ち、リーダ／ライタ２の通信速度に対応するデータクロックRmに同期して動作し、DPLL回路１０１から供給される２値化データの復号（例えば、マンチェスタ符号の復号）等の処理を行う。
【０１４９】
従って、図１４の復調部５１を有するICカード３であっても、リーダ／ライタ２から送信されてくるデータの通信速度での近接通信を迅速に行う（即座に開始する）ことができる。
【０１５０】
ここで、本明細書においてフローチャートを参照して説明した処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、必要に応じて、並列的あるいは個別に実行することが可能である。
【０１５１】
また、本実施の形態では、本発明をICカードシステムに適用した場合について説明したが、本発明は、その他、例えば、ICカードの機能を有するICチップその他の近接通信を行う装置に適用可能である。
【０１５２】
さらに、本実施の形態では、変調方式として、ASKを採用したが、変調方式は、ASKに限定されるものではなく、例えば、PSK(Phase Shift Keying)変調やQAM(Quadrature Amplitude Modulation)変調その他であっても良い。
【０１５３】
また、データを符号化する符号も、マンチェスタ符号に限定されるものではなく、その他、例えば、モディファイドミラーや、NRZ(Non Return to Zero)等であっても良い。
【０１５４】
さらに、キャリアの周波数も、13.56MHzに限定されるものではない。
【０１５５】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１５６】
【図１】従来のICカードシステムの一例の構成を示す図である。
【図２】変調部１１の構成例を示すブロック図である。
【図３】従来のICカードシステムの動作を説明する図である。
【図４】従来のICカードシステムの動作を説明する図である。
【図５】本発明を適用したICカードシステムの一実施の形態の構成例を示す図である。
【図６】復調部５１の構成例を示すブロック図である。
【図７】フレームのフォーマットの例を示す図である。
【図８】ICカードシステムの動作を説明する図である。
【図９】DPLL回路６３mの動作を説明するフローチャートである。
【図１０】セレクタ６４とデータ処理装置１２の動作を説明するフローチャートである。
【図１１】ICカードシステムの動作を説明する図である。
【図１２】復調部５１の他の構成例を示すブロック図である。
【図１３】復調部５１のさらに他の構成例を示すブロック図である。
【図１４】フレームのフォーマットの例を示す図である。
【符号の説明】
【０１５７】
１  ホストコンピュータ，  ２  リーダ／ライタ，  ２Ａ  アンテナ，  ３  ICカード，  ３Ａ  アンテナ，  １２  データ処理部，  １３  メモリ，  ２１  検波回路，  ２２  ２値化回路，  ６１  クロック検出回路，  ６２1乃至６２M  NCO，  ６３1乃至６３M  DPLL回路，  ６４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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