(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に分離絶縁膜に囲まれて配設された第１導電型の半導体領域と、
前記半導体領域の主表面に所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域と、
前記第１のソース領域およびドレイン領域に挟まれる領域と対向するように前記半導体領域の主表面上にゲート絶縁膜を介在して形成された第１導電型のゲート電極と、
前記第１のソース領域およびドレイン領域に挟まれた前記半導体領域の主表面近傍内部に形成され、第１の濃度ピークを有する第１導電型の第１の不純物領域と、
前記第１の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に第２の濃度ピークを有する第２導電型の第２の不純物領域と、
前記第１のソース領域およびドレイン領域に挟まれる前記半導体領域の主表面に所定の距離を隔てて形成され、
前記第２の不純物濃度ピークよりも浅い前記半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第２のソースおよびドレイン領域とを備えた半導体装置。
【請求項２】
前記第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有する第２導電型の第３の不純物領域とを備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の主表面に分離絶縁膜を形成する工程と、
前記分離絶縁膜に取り囲まれた前記半導体基板の主表面に第１導電型の半導体領域を形成する工程と、
前記半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、
前記第１の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に第２の濃度ピークを有し、前記半導体基板の深さ方向に前記第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、
前記第２の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に第３の濃度ピークを有し、前記半導体基板の深さ方向に前記第１および第２の不純物領域と重なる第２導電型の第３の不純物領域を形成する工程と、
前記半導体領域の前記第１ないし第３の不純物領域が前記半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、
前記半導体領域の前記ゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第２導電型のソース領域およびドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【請求項４】
半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、
前記第１の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に第２の濃度ピークを有し、前記半導体基板の深さ方向に前記第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、
前記半導体領域の前記第１ないし第２の不純物領域が前記半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、
前記半導体領域の前記ゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てて配設され、前記第２の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第１のソース領域およびドレイン領域を形成する工程と、
前記半導体領域の前記ゲート電極と対向する領域および前記第１のソース領域およびドレイン領域を挟んだ主表面に所定の距離を隔てて配設され、前記第１の濃度ピークよりも深い前記半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第２のソース領域およびドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【請求項５】
ゲート電極を形成する工程の前に、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有し、半導体基板の深さ方向に第１の不純物領域および前記第２の不純物領域と重なる第２導電型の第３の不純物領域を形成する工程を備えたことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
第３の不純物濃度ピークが半導体領域主表面に位置することを特徴とする請求項３または請求項５に記載の半導体装置の製造方法。
【請求項７】
第３の不純物領域を、低エネルギーイオン注入または斜め回転イオン注入で形成することを特徴とする請求項３、請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
第１の導電型がｎ型で、第２の導電型がｐ型であり、
ゲート電極を形成する工程の前に、半導体基板の主表面に、分離絶縁膜を介して第１導電型の半導体領域に隣接する第２導電型の半導体領域を形成する工程と、
前記第２導電型の半導体領域の主表面近傍内部に第２導電型の不純物領域を形成する工程とを備え、
前記ゲート電極を形成する工程は、前記第１導電型の半導体領域主表面上にゲート絶縁膜を介して前記ゲート電極を形成するのと同時に、前記第２導電型の半導体領域主表面上に前記ゲート絶縁膜を介して前記ゲート電極を形成するものであり、
前記ゲート電極を形成する工程の後に、前記第２導電型の半導体領域の前記ゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第１導電型のソース領域およびドレイン領域を形成する工程とをさらに備えたことを特徴とする請求項３ないし請求項７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板の主表面に分離絶縁膜を形成する工程と、
前記分離絶縁膜に取り囲まれた前記半導体基板の主表面に第１導電型の半導体領域を形成する工程と、
前記半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、
前記第１の濃度ピークよりも浅い前記半導体領域の主表面近傍内部に第２の濃度ピークを有し、前記半導体基板の深さ方向に前記第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、
前記半導体領域の前記第１および第２の不純物領域が前記半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、
全面に絶縁膜を形成し、等方性エッチングでエッチバックして前記ゲート電極側表面上にサイドウォールスペーサーを形成する工程と、
全面に第２導電型の不純物をイオン注入して、前記半導体領域の前記ゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てたソース領域およびドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ（Metal Oxide Silicon）型半導体装置およびその製造方法に関し、特に、埋め込みチャネル型の半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、設計技術やプロセス技術の進歩により、従来は別々に製造されていた複数の集積回路を同一チップ内に搭載した高度な集積回路の製造が可能になってきており、集積回路の高集積化と同時に１チップ化による高速化が図られている。ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置も、ＭＰＵ（Micro Processing Unit）を始めとする高度な集積論理回路（ロジック回路）と同一チップ内に形成されるようになって来ており、このような集積回路を製造するためには、目的によって構造の異なる複数のＭＯＳ型の電界効果素子を一つのチップの中に作り込む必要がある。
【０００３】
ＭＯＳ型の電界効果素子には、電子がキャリアとなるｎＭＯＳＦＥＴ（negative Metal Oxide Silicon field Effect Transistor）と、正孔がキャリアとなるｐＭＯＳＦＥＴ（positive Metal Oxide Silicon field Effect Transistor）があり、これらのトランジスタの組み合わせで回路が構成されている。これらのトランジスタを同一チップ内に形成する際には、工程の簡略化を図るためにゲート電極に含まれる不純物をともにｎ型として、ｎＭＯＳＦＥＴは表面チャネル型にするとともに、ｐＭＯＳＦＥＴは埋め込みチャネル型として、ゲート電極からの垂直電界によってさらに正孔の移動度が低下するのを抑制している。このような埋め込みチャネル型のｐＭＯＳＦＥＴは例えば、特開平１−２１４，１６９号公報などに開示されており、２種類以上の不純物の注入によって、チャネル領域の不純物濃度分布が、表面へ行くほど高くなるように形成された半導体装置およびその製造方法が開示されている。
さらに、素子の微細化に伴って、ソース・ドレイン領域底部で、ソース領域からドレイン領域へと、ゲート電極で制御できない、パンチスルーと呼ばれる電流が発生するため、その抑制のために、ソース・ドレイン領域底部の半導体基板中に、半導体基板と同一導電型で高濃度の不純物領域を形成した半導体装置が例えば、特開平２−２０３，５６６号公報などに開示されている。また、パンチスルー抑制のために、半導体基板表面をソース・ドレイン領域と同一導電型で低濃度の不純物層としている半導体装置が特開平４−１９２，３６１号公報などに開示されている。
【０００４】
図２０は、従来の半導体装置を示す断面図であり、図において、１０１はｐ型半導体基板、１０２は分離酸化膜、１０３はゲート酸化膜、１０４はｎ型の不純物を含むゲート電極、１０５１はＮウェル、 １０５２はＰウェル、１０６１はｎ型の不純物を含むパンチスルーストッパ層、１０６２はｐ型の不純物を含むパンチスルーストッパ層、１０７はｐ型の不純物を含むカウンタードープ層、１０８１ないし１０８４はｐ型ソース・ドレイン領域、１０９１ないし１０９４はｎ型ソース・ドレイン領域、１０１０はサイドウォールスペーサー、１０１１および１０１４は層間絶縁膜、１０１２および１０１３は配線である。図を参照して、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極１０４には、ｎ型の不純物が導入されているため、ｐＭＯＳＦＥＴにボロンなどのｐ型の不純物をイオン注入することによってカウンタードープ層１０７を形成して、しきい値電圧の上昇を抑制している。
図２１は従来の半導体装置を示す断面図であり、図２０に示したｐＭＯＳ領域を拡大したものである。図を参照して、パンチスルーストッパ層１０６１は、ソース・ドレイン領域８１ないし８４底部（図中ａ点）でのパンチスルーを抑制するために形成されているが、半導体基板１の表面での濃度が高くなると、しきい値が上昇してしまうため、ソース・ドレイン領域底部近傍に不純物濃度ピークを持つように形成されている。ここでは、ＬＤＤ構造のトランジスタを例示しているが、ＬＤＤ構造でないトランジスタの場合も同様であり、ｎＭＯＳ領域のパンチスルーストッパ層１０６２についても同様の構造となっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、さらに微細化が進むにつれて、ソース・ドレイン間距離が短くなり、パンチスルーが発生しやすくなって来ており、パンチスルーストッパ層の不純物濃度を高くすることによってその抑制を図っているが、パンチスルーストッパ層の不純物濃度を高くすると、しきい値が上昇してしまうという問題点があった。
そして、このしきい値の上昇を抑えるためにカウンタードープ層１０７の濃度を高くすると、カウンタードープ層１０７を通って（図２１中ｂ点）、パンチスルーしてしまうという問題点があった。
【０００６】
本発明は、上記した課題を解決するためになされたもので、微細化されても、パンチスルーの発生が抑制されるとともに、しきい値の上昇も防止されて駆動能力の高い半導体装置およびその製造方法を得ることを目的とするものである。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板の主表面に分離絶縁膜に囲まれて配設された第１導電型の半導体領域と、半導体領域の主表面に所定の距離を隔てて形成された第２導電型のソース領域およびドレイン領域と、ソース領域およびドレイン領域に挟まれる領域と対向するように半導体領域の主表面上にゲート絶縁膜を介在して形成された第１導電型のゲート電極と、ソース領域およびドレイン領域に挟まれた半導体領域の主表面近傍内部に形成され、第１の濃度ピークを有する第１導電型の第１の不純物領域と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有する第２導電型の第２の不純物領域と、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有する第２導電型の第３の不純物領域とを備えたものであり、微細化されても、第１の不純物領域によってソース・ドレイン領域底部間でのパンチスルーを抑制できるとともに、第２および第３の不純物領域によって、第２の不純物領域内でのパンチスルーの発生も抑制することができる。
【０００８】
また、半導体基板の主表面に分離絶縁膜に囲まれて配設された第１導電型の半導体領域と、半導体領域の主表面に所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域と、第１のソース領域およびドレイン領域に挟まれる領域と対向するように半導体領域の主表面上にゲート絶縁膜を介在して形成された第１導電型のゲート電極と、第１のソース領域およびドレイン領域に挟まれた半導体領域の主表面近傍内部に形成され、第１の濃度ピークを有する第１導電型の第１の不純物領域と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有する第２導電型の第２の不純物領域と、第１のソース領域およびドレイン領域に挟まれる半導体領域の主表面に所定の距離を隔てて形成され、第２の不純物濃度ピークよりも浅い半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第２のソースおよびドレイン領域とを備えたものであり、第１のソース領域およびドレイン領域底部間でのパンチスルーは第１の不純物領域によって抑制されるとともに、第２のソース領域およびドレイン領域が第２の不純物領域よりも浅く形成されていることによって、この第２のソース領域およびドレイン領域底部間でのパンチスルーが抑制される。
【０００９】
さらに、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有する第２導電型の第３の不純物領域とを備えたことを特徴とするものであり、ゲート電極による制御性および駆動能力が向上する。
【００１０】
また、第３の濃度ピークが半導体領域主表面に位置することを特徴とするものであり、さらに駆動能力が向上する。
【００１１】
加えて、第１の導電型がｎ型で、第２の導電型がｐ型であり、半導体基板の主表面に配設され、分離絶縁膜を介して第１導電型の半導体領域に隣接する第２導電型の半導体領域と、第２導電型の半導体領域の主表面に所定の距離を隔てて形成された第１導電型のソース領域およびドレイン領域と、第１導電型のソース領域およびドレイン領域に挟まれる領域と対向するように第２導電型の半導体領域の主表面上にゲート絶縁膜を介在して形成された第１導電型のゲート電極と、第１導電型のソース領域およびドレイン領域に挟まれた第２導電型の半導体領域の主表面近傍内部に形成された第２導電型の不純物領域とをさらに備えたことを特徴とするものであり、しきい値の上昇とパンチスルーが抑制された埋め込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトランジスタに適用しているので、ｎＭＯＳトランジスタとともにゲート電極をｎ型にすることができ、簡単な工程で、しきい値の上昇およびパンチスルーが抑制されたＣＭＯＳトランジスタを得ることができる。
【００１２】
また、半導体基板の主表面に分離絶縁膜に囲まれて配設された第１導電型の半導体領域と、半導体領域の主表面に所定の距離を隔てて形成された第２導電型のソース領域およびドレイン領域と、ソース領域およびドレイン領域に挟まれる領域と対向するように半導体領域の主表面上にゲート絶縁膜を介在して形成された第１導電型のゲート電極と、ソース領域およびドレイン領域に挟まれた半導体領域の主表面近傍内部に形成され、第１の濃度ピークを有する第１導電型の第１の不純物領域と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有する第２導電型の第２の不純物領域と、ゲート電極の側表面上に形成され、半導体基板に対して水平方向および垂直方向にほぼ同一の膜厚を有するサイドウォールスペーサーとを備えたものであり、高さと幅の等しいサイドウォールスペーサーを使って自己整合的に形成されたソース・ドレイン領域は、ソース・ドレイン領域間で電界が最も強くなる下部端部が離れた構造となるため、パンチスルー耐圧が向上する。
【００１３】
また、この発明に係る半導体装置の製造方法は、半導体基板の主表面に分離絶縁膜を形成する工程と、分離絶縁膜に取り囲まれた半導体基板の主表面に第１導電型の半導体領域を形成する工程と、半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有し、半導体基板の深さ方向に第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有し、半導体基板の深さ方向に第１および第２の不純物領域と重なる第２導電型の第３の不純物領域を形成する工程と、半導体領域の第１ないし第３の不純物領域が半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、半導体領域のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第２導電型のソース領域およびドレイン領域を形成する工程とを備えたものであり、ソース領域およびドレイン領域底部間でのパンチスルーを抑制する第１の不純物領域と、第２および第３の不純物領域を形成することができる。
加えて、第１の不純物領域と、この第１の不純物領域に接する第２の不純物領域の界面が急峻なｐｎ接合となるように形成できるため、このｐｎ接合部分での空乏層の延びを抑制することができる。
【００１４】
また、半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有し、半導体基板の深さ方向に第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、半導体領域の第１ないし第３の不純物領域が半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、半導体領域のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てて配設され、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第１のソース領域およびドレイン領域を形成する工程と、半導体領域のゲート電極と対向する領域および第１のソース領域およびドレイン領域を挟んだ主表面に所定の距離を隔てて配設され、第１の濃度ピークよりも深い半導体領域の主表面近傍内部に濃度ピークを有する第２導電型の第２のソース領域およびドレイン領域を形成する工程とを備えたものであり、第２のソース領域およびドレイン領域底部間でのパンチスルーを抑制する第１の不純物領域を形成することができるとともに、第１のソース領域およびドレイン領域を第２の不純物領域よりも浅く形成できるため、このソース・ドレイン領域底部間でのパンチスルーも抑制される。
【００１５】
さらに、ゲート電極を形成する工程の前に、第２の濃度ピークよりも浅い半導体領域の主表面近傍内部に第３の濃度ピークを有し、半導体基板の深さ方向に第１の不純物領域および第２の不純物領域と重なる第２導電型の第３の不純物領域を形成する工程を備えたことを特徴とするものであり、ゲート電極による制御性がよく、駆動能力の高い半導体装置を製造することができる。
【００１６】
また、第３の不純物濃度ピークが半導体領域主表面に位置することを特徴とするものであり、より駆動能力の向上した半導体装置を得ることができる。
【００１７】
さらに、第３の不純物領域を、低エネルギーイオン注入または斜め回転イオン注入で形成することを特徴とするものであり、不純物濃度ピークが浅い位置にあっても制御性よく形成することができる。
【００１８】
加えて、第１の導電型がｎ型で、第２の導電型がｐ型であり、ゲート電極を形成する工程の前に、半導体基板の主表面に、分離絶縁膜を介して第１導電型の半導体領域に隣接する第２導電型の半導体領域を形成する工程と、第２導電型の半導体領域の主表面近傍内部に第２導電型の不純物領域を形成する工程とを備え、ゲート電極を形成する工程は、第１導電型の半導体領域主表面上にゲート絶縁膜を介してゲート電極を形成するのと同時に、第２導電型の半導体領域主表面上にゲート絶縁膜を介してゲート電極を形成するものであり、ゲート電極を形成する工程の後に、第２導電型の半導体領域のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第１導電型のソース領域およびドレイン領域を形成する工程とをさらに備えたことを特徴とするもので、しきい値の上昇とパンチスルーが抑制された埋め込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトランジスタに適用しているので、ｎＭＯＳトランジスタとともにｎ型のゲート電極を形成することができ、簡単な工程で、しきい値の上昇およびパンチスルーの抑制されたＣＭＯＳトランジスタを得ることができる。
【００１９】
また、半導体基板の主表面に分離絶縁膜を形成する工程と、分離絶縁膜に取り囲まれた半導体基板の主表面に第１導電型の半導体領域を形成する工程と、半導体領域の主表面近傍内部に第１の濃度ピークを有する第１導電型の第１の不純物領域を形成する工程と、第１の濃度ピークよりも浅い半導体領域の主表面近傍内部に第２の濃度ピークを有し、半導体基板の深さ方向に第１の不純物領域と重なる第２導電型の第２の不純物領域を形成する工程と、半導体領域の第１および第２の不純物領域が半導体基板の深さ方向に重なって形成された領域の主表面上に、ゲート絶縁膜を介して第１導電型のゲート電極を形成する工程と、全面に絶縁膜を形成し、等方性エッチングでエッチバックしてゲート電極側表面上にサイドウォールスペーサーを形成する工程と、全面に第２導電型の不純物をイオン注入して、半導体領域の前記ゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てたソース領域およびドレイン領域を形成する工程とを備えたものであり、等方性エッチングによって、高さと幅の等しいサイドウォールスペーサーを自己整合的に形成することができ、さらにこのサイドウォールスペーサーを使って自己整合的に形成されたソース・ドレイン領域間の電界が最も強くなる下部端部が離れた構造とすることができる。
【００２０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１に係る半導体装置の断面図であり、図１において、１は半導体基板、２は分離酸化膜、３はゲート絶縁膜、４はゲート電極、５１はＮウェル、５２はＰウェル、６１および６２はパンチスルーストッパ層、７および７１はカウンタードープ層、８１ないし８４はｐ型ソース・ドレイン領域、９１ないし９４はｎ型ソース・ドレイン領域、１０はサイドウォールスペーサー、１１および１４は層間絶縁膜、１２および１３は配線、１５および１５１はコンタクトホールである。
また、 Ｎウェル５１、 Ｐウェル５２、パンチスルーストッパ層６１および６２、カウンタードープ層７および７１、ｐ型ソース・ドレイン領域８１ないし８４、ｎ型ソース・ドレイン領域９１ないし９４は、半導体基板１に不純物を注入して形成されている。
【００２１】
図１を参照して、比抵抗で１０Ω・ｃｍ、濃度換算では１×１０15／ｃｍ3程度のｐ型またはｎ型の不純物を含んだ半導体基板１上に、トランジスタが形成されている。このようなトランジスタは、ロジック回路などに形成されて、センスアンプ（図示せず）を介してＤＲＡＭメモリセル（図示せず）に接続され、回路動作を制御している。一般的に配置は、ＤＲＡＭメモリセルとロジック回路が離れて形成され、その間にはセンスアンプなどが形成されている。
【００２２】
例えば、ゲート長Ｌ＝２００ｎｍ程度の場合、分離絶縁膜２の幅は２００ｎｍ〜５００ｎｍ程度であり、半導体基板１表面から１５０〜５００ｎｍ程度の深さまで形成されて、それぞれの活性領域を分離している。ただし、分離絶縁膜２によって形成される分離領域の幅は、回路配置などの都合で場所によって異なり、５０００ｎｍ程度になることもあるが、その場合は素子を形成しない部分も、間に半導体基板１を残す（ダミーパターン）などして幅を適度に調節し、分離絶縁膜の表面の凹凸が少なくなるようにする。分離絶縁膜２と半導体基板１との界面には、必要に応じて５〜３０ｎｍ程度の膜厚を有するシリコン酸化膜（図示せず）が形成されている場合もあるが、分離絶縁膜２を形成する工程などによって、半導体基板１に形成される欠陥が素子特性に及ぼす影響が十分に小さい場合には、なくてもかまわない。
そして、分離絶縁膜によって分離されたそれぞれの活性領域は、リンやヒ素などのｎ型の不純物を１×１０18／ｃｍ3程度含むＮウェル５１や、ボロンや弗化ボロンなどのｐ型の不純物を３×１０18／ｃｍ3程度含むＰウェル５２によって、その導電型が決定されている。
【００２３】
ゲート絶縁膜３は、２〜１５ｎｍ程度の膜厚を有するシリコン酸化膜などで形成され、その上にリンなどのｎ型の不純物を１〜５×１０20／ｃｍ3程度含み、２００ｎｍ〜３００ｎｍ程度の膜厚を有するポリシリコンからなるゲート電極４が形成されている。ゲート電極４を、ポリシリコンとその上に形成されるコバルトシリサイドなどの金属シリサイドの積層構造とする場合は、ポリシリコンの膜厚を１５０〜２５０ｎｍ程度とし、金属シリサイドの膜厚を４０〜６０ｎｍ程度となるようにする（図示せず）。
【００２４】
ｎ型ソース・ドレイン領域９１および９２はリンやヒ素を１×１０19／ｃｍ3程度含み、ｎ型ソース・ドレイン領域９３および９４は、リンやヒ素などの不純物を１×１０20／ｃｍ3程度含んでいる。また、ｐ型ソース・ドレイン領域８１および８２は、ボロンやフッ化ボロンなどの不純物を１×１０19／ｃｍ3程度含み、ｐ型ソース・ドレイン領域８３および８４は、ボロンなどの不純物を１×１０20／ｃｍ3程度含んでいる。そして、ｐ型ソース・ドレイン領域８１ないし８４、ｎ型ソース・ドレイン領域９１ないし９４は、それぞれＬＤＤ（Lightly Doped Drain）構造を構成している。
【００２５】
パンチスルーストッパ層６１はリンやヒ素などのｎ型の不純物を、その濃度ピークが１×１０17／ｃｍ3 以上、平均濃度が３×１０18／ｃｍ3以下となる程度に含み、パンチスルーストッパ層６２は、ボロンや弗化ボロンなどのｐ型の不純物を、その濃度ピークが１×１０17／ｃｍ3 以上、平均濃度が３×１０18／ｃｍ3以下となる程度に含む。また、カウンタードープ層７および７１は、それぞれボロンや弗化ボロンなどのｐ型の不純物を、その濃度ピークが１×１０17／ｃｍ3 以上、それぞれの領域での平均濃度が３×１０18／ｃｍ3以下となる程度に含んでいる。パンチスルーストッパ層６１およびカウンタードープ層７、７１は、不純物濃度ピークが同程度の濃度となるように形成され、それぞれの平均濃度がソース・ドレイン領域８１および８２を越えないように設定される。また、パンチスルーストッパ層６２も、その平均濃度がソース・ドレイン領域９１および９２を越えないように設定される。
【００２６】
図２は、この発明に係る半導体装置に含まれる不純物濃度の分布を示すグラフであり、図１に示したＡ−Ａ断面におけるカウンタードープ層７、７１、パンチスルーストッパ層６１および図１に示したＢ−Ｂ断面におけるソース・ドレイン領域８４、ソース・ドレイン領域８２の不純物濃度分布を示している。カウンタードープ層７１の不純物濃度ピークは半導体基板１表面から１０ｎｍ程度の深さに形成され、カウンタードープ層７の不純物濃度ピークは半導体基板１表面から３０ｎｍ程度の深さに形成され、ソース・ドレイン領域８２の不純物濃度ピークは半導体基板１表面から４０ｎｍ程度の深さに形成されているが、これらの濃度ピークの位置は、ソース・ドレイン領域８１および８２が形成される深さによって変動し、ソース・ドレイン領域８１および８２の深さが浅くなれば、カウンタードープ層７および７１の不純物濃度ピークの位置も浅くなる。
この図からわかるように、カウンタードープ層７とパンチスルーストッパ層６１の界面は、急峻なｐｎ接合を形成しているため、この接合部分で空乏層が延びることによって発生するパンチスルーの心配がなく、カウンタードープ層７１が表面に形成されて高濃度を保っているため、しきい値の上昇を抑制することができる。
【００２７】
また、ゲート電極に電圧を印加すると、チャネルはゲート電極下の半導体基板表面に形成されるので、図３に示したように、カウンタードープ層７１の不純物濃度ピークが、半導体基板１表面に位置するように形成された方が、より駆動能力が高くなるという効果を奏する。この時、カウンタードープ層７の不純物濃度ピークは、半導体基板１表面から２０ｎｍ程度の深さとなるように設定される。
【００２８】
そして、ＴＥＯＳ酸化膜（tetraethyl orthosilicate）などからなる層間絶縁膜１１に形成されたコンタクトホール１５を通ってソース・ドレイン領域９１および９３やソース・ドレイン領域８１および８３などに接続する配線１２が形成され、さらに、ＴＥＯＳ酸化膜などからなる層間絶縁膜１４に形成されたコンタクトホール１５１を通ってソース・ドレイン領域９２および９４やソース・ドレイン領域８２および８４などに接続する配線１３が形成されている。この実施の形態においては、配線１２および１３の配置についての一例を示しているが、回路の構成によって、トランジスタとの間に形成される層間絶縁膜の層数、配置などは異なるものである。
【００２９】
次に動作について説明する。ゲート電極４、ソース・ドレイン領域８１ないし８４およびソース・ドレイン領域９１ないし９４、半導体基板１（ウェル５１および５２）に電圧をかけることによって、ゲート電極４下の半導体基板１表面にチャネルが形成され、ソース・ドレイン領域の一方がソース、他方がドレインとなり、回路として動作する。例えばｎＭＯＳトランジスタの場合、各電極に印加する電圧は、ＶG＝１Ｖ、ＶD＝１Ｖ、ＶS＝０Ｖ、ＶB＝０Ｖ程度であり、ｐＭＯＳトランジスタの場合、各電極に印加する電圧は、ＶG＝０Ｖ、ＶD＝０Ｖ、ＶS＝１Ｖ、ＶB＝１Ｖ程度である。しかし、これらの電圧は一例であり、ゲート絶縁膜３の膜厚やゲート長によって変動するものである。
【００３０】
ここでは、ＣＭＯＳトランジスタを例に説明を行っているが、埋め込みチャネル型のｐＭＯＳトランジスタのみまたは、埋め込みチャネル型のｎＭＯＳトランジスタのみであってもかまわない。ｎＭＯＳトランジスタの場合は、半導体基板１の導電型を除くすべての導電型を、ｐＭＯＳトランジスタの場合と逆にすればよい。
また、ゲート電極の低抵抗化のために、ゲート電極４の材料としてタングステンなどの金属を用いる場合は、ｎＭＯＳ領域およびｐＭＯＳ領域の両方でしきい値電圧が上昇してしまうため、図４に示したように、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをともに埋め込み型チャネル構造とし、ｎＭＯＳトランジスタに、カウンタードープ層７および７１を形成する。このｎＭＯＳ領域でのカウンタードープ層７および７１は、それぞれリンやヒ素などのｎ型の不純物を、その濃度ピークが１×１０17／ｃｍ3 以上、それぞれの領域での平均濃度が３×１０18／ｃｍ3以下となる程度に含んでいる。
また、分離酸化膜２がトレンチ分離の例をあげているが、ＬＯＣＯＳ（Local Oxidation of Silicon）分離など、他の分離方法でもかまわない。
【００３１】
この実施の形態１に示した半導体装置によれば、埋め込み型チャネル構造の半導体装置において、微細化されても、パンチスルーストッパ層６１によってソース・ドレイン領域８３および８４底部間でのパンチスルーを抑制できるとともに、カウンタードープ層７１が形成されていることによって、カウンタードープ層７内でのパンチスルーを発生させることなく、しきい値の上昇を抑制することができるという効果を奏する。
さらに、ゲート電極に電圧を印加すると、チャネルはゲート電極下の半導体基板表面側から形成されるので、カウンタードープ層７１の不純物濃度ピークが、半導体基板１表面に位置するように形成された方が、より駆動能力が高くなるという効果を奏する。
【００３２】
次にこの発明の実施の形態１に係る半導体装置の製造方法について説明する。
図５〜図１０は、実施の形態１に係る半導体装置の製造方法の一工程を示す断面図であり、図５において、３１はシリコン酸化膜、３２はシリコン窒化膜、４１は溝である。図を参照して、半導体基板１の表面上に５〜３０ｎｍ程度の膜厚を有するシリコン酸化膜３１と、１００〜３００ｎｍ程度の膜厚を有するシリコン窒化膜３２を形成し、フォトレジストマスク（図示せず）を用いて分離領域上のシリコン窒化膜３２およびシリコン酸化膜３１を異方性エッチングにより選択的に除去する。そして、フォトレジストマスクを除去した後にシリコン窒化膜３２をマスクとして半導体基板１を異方性エッチングし半導体基板１の表面に、幅が２００ｎｍ〜５００ｎｍ程度であり、深さが１５０〜５００ｎｍ程度の溝４１を形成する。図５はこの工程が終わった段階での半導体装置の素子を示す断面図である。溝４１を形成した際に、素子に影響を及ぼすような欠陥が形成されてしまう場合は、この段階で熱酸化を行い、溝４１によって露出した半導体基板１の表面に熱酸化によってシリコン酸化膜（図示せず）を形成するが、欠陥が素子特性に及ぼす影響が十分に小さい場合には、なくてもかまわない。
【００３３】
次に減圧ＣＶＤ法により全面にシリコン酸化膜などの絶縁膜を３００ｎｍ〜８００ｎｍ程度の膜厚で形成してから（図示せず）、シリコン窒化膜３２をストッパーとしたＣＭＰ（Chemical Mechanical Polising）法によって、シリコン窒化膜３２表面上のシリコン酸化膜を除去し、溝４１とシリコン窒化膜３２からなる開口の内部のみにシリコン酸化膜を残す。その後、熱リン酸によるウェットエッチングでシリコン窒化膜３２を除去した後、シリコン酸化膜３１を除去して、分離絶縁膜２が形成される。図６はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００３４】
図７において、３０１はフォトレジストマスク、３３はシリコン酸化膜である。図を参照して、まず、半導体基板１の表面に熱酸化によって、３０ｎｍ程度の膜厚を有するシリコン酸化膜３３を形成する。そして、ｐＭＯＳ領域表面上に開口を有するフォトレジストマスク３０１を形成し、リンなどのｎ型の不純物を全面にイオン注入して、ｐＭＯＳ領域にＮウェル５１を形成する。そして、リンなどのｎ型の不純物を５０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面にイオン注入して、ｐＭＯＳ領域にパンチスルーストッパ層６１を形成する。その後、ボロンまたは弗化ボロンなどのｐ型の不純物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面にイオン注入してカウンタードープ層７をｐＭＯＳ領域に形成し、ボロンまたは弗化ボロンなどのｐ型の不純物を１５ＫｅＶ程度、１×１０12／ｃｍ2以上で全面にイオン注入してカウンタードープ層７１をｐＭＯＳ領域に形成する。カウンタードープ層７１の不純物濃度ピークが半導体基板１表面に位置するようにするためには、注入エネルギーを１０ＫｅＶ程度にすればよい。図７はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、フォトレジストマスク３０１を除去する。
【００３５】
また、カウンタードープ層７１の形成は、斜め回転イオン注入で行ってもよく、例えば、不純物濃度ピークを半導体基板表面に設定する場合には、シリコン酸化膜３３の膜厚を２０ｎｍ程度とした上で、１０ＫｅＶ、４５゜で、１×１０12／ｃｍ2以上のボロンを回転イオン注入する。このようにすると、ボロンを単結晶シリコンにイオン注入する場合の、垂直方向の飛程が２９．８ｎｍであることから、２９．８ｎｍ×ｓｉｎ４５゜＝２１ｎｍとなり、半導体基板１の表面に不純物濃度ピークが位置するようにすることができる。同様にして、カウンタードープ層７１の不純物濃度ピークが半導体基板１中にある場合も、その位置を設定することができる。
これらのイオン注入は、シリコン酸化膜３３などのように表面に形成されている膜の膜厚によって、不純物濃度ピークの深さが変動するので、必要に応じて調整する。
【００３６】
図８において、３０２はフォトレジストマスクである。図を参照して、ｎＭＯＳ領域表面上に開口を有するフォトレジストマスク３０２を形成し、ボロンや弗化ボロンなどのｐ型の不純物を全面にイオン注入して、ｎＭＯＳ領域にＰウェル５２を形成する。そして、ボロンや弗化ボロンなどのｐ型の不純物を５０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面にイオン注入して、ｎＭＯＳ領域にパンチスルーストッパ層６２を形成する。図８はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、フォトレジストマスク３０１およびシリコン酸化膜３３を除去する。シリコン酸化膜３３は、各イオン注入によるダメージから半導体基板１表面を保護するものである。
【００３７】
図９において、３４はシリコン酸化膜、３０３はフォトレジストマスクである。図を参照して、ゲート絶縁膜３として、例えば、シリコン酸化膜を２〜１５ｎｍ程度の膜厚で半導体基板１表面全体に熱酸化によって形成してから、リンをなどのｎ型の不純物を、１×１０20〜５×１０20／ｃｍ3程度含むポリシリコン層を、ＬＰＣＶＤ（減圧ＣＶＤ）法によって５０〜１５０ｎｍ程度全面に形成した後、シリコン酸化膜３４およびフォトレジストマスク（図示せず）を用いた異方性エッチングによってパターニングすることで、ゲート電極４を形成する。そして、このフォトレジストマスクを除去してから、新たにｎＭＯＳ領域を覆うフォトレジストマスク３０３を形成し、全面にボロンなどのｐ型の不純物を４０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入して、ソース・ドレイン領域８１および８２を形成する。この時、ｎ型の不純物を含むゲート電極４の表面上にはシリコン酸化膜３４が残っているので、ゲート電極４内やその下の半導体基板１中にボロンが注入されるのが防止される。図９はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、フォトレジストマスク３０３を除去してから、ｐＭＯＳ領域を覆うフォトレジストマスク（図示せず）を形成し、全面にリンやヒ素などのｎ型の不純物を４０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入して、ソース・ドレイン領域９１および９２を形成する。ソース・ドレイン領域をＬＤＤ構造としない場合は、ソース・ドレイン領域８１、８２、９１および９２を形成する際の注入条件を６０ＫｅＶ、５×１０14／ｃｍ2程度として、この後のソース・ドレイン領域８３、８４、９３および９４の形成を行わない。
【００３８】
そして、フォトレジストマスクおよびシリコン酸化膜３４を除去してから、全面にＣＶＤ法により、シリコン酸化膜などの絶縁膜を３０〜１００ｎｍ程度の膜厚で形成し、エッチバックすることによってサイドウォールスペーサー１０を形成した後、フォトレジストマスクを用いて（図示せず）、ｐＭＯＳ領域にボロンなどのｐ型の不純物、ｎＭＯＳ領域にはリンやヒ素などのｎ型の不純物を１００ＫｅＶ、１×１０15／ｃｍ2程度でイオン注入してソース・ドレイン領域８３、８４、９３および９５をそれぞれ形成する。図１０はこの工程が終わった段階での半導体装置の素子を示す素子を示す断面図である。
サイドウォールスペーサー１０は、シリコン酸化膜とシリコン窒化膜の積層膜でもよく、その場合は、シリコン酸化膜をＲＴＯ（Rapid Thermal Oxidation）で形成してからシリコン窒化膜をＣＶＤ法で堆積し、エッチバックして形成する。
また、イオン注入については、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場合もある。
【００３９】
ゲート電極４やソース・ドレイン領域８３、８４、９３および９４表面に金属シリサイド層を形成する場合は、この段階で、全面にコバルトを堆積してＲＴＡ（Rapid Thermal Anneal）処理すると、シリコンが露出した部分で反応し、金属シリサイド層が形成される。その後、未反応のまま残ったコバルトを除去する（図示せず）。
そして、減圧ＣＶＤ法によって、層間絶縁膜１１となるシリコン酸化膜を２００ｎｍ〜６００ｎｍ程度堆積してから、ソース・ドレイン領域８１、８３および９１、９３に到達するコンタクトホール１５をドライエッチング法で、０．１μｍ〜０．５μｍ径で開口し、その内部にＣＶＤ法によって配線材料を埋め込んだ後にパターニングし、配線１２を形成する。同様にして、層間絶縁膜１４を形成し、ソース・ドレイン領域８２、８４および９２、９４に到達するコンタクトホール１５１および配線１３を形成する。このようにして図１に示した半導体装置が形成される。
【００４０】
ここでは、配線の一例を示したが、それぞれのコンタクトホールおよび配線の接続関係は、回路配置によって変わり、その形成順序も必要に応じて変更可能である。また、さらに異なる層間絶縁膜を介して配線が上層に形成され、多層配線となる場合もある。配線材料としては、不純物が導入されたポリシリコンや金属などがあるが、金属が使われる場合は、各コンタクトホールの内壁に、ＴｉＮなどのバリアメタルを形成して、ソース・ドレイン領域へ金属が拡散するのを防止する。
【００４１】
この実施の形態１に示した半導体装置の製造方法によれば、埋め込み型チャネルを有する半導体装置において、微細化されても、ソース・ドレイン領域８３および８４底部間でのパンチスルーを抑制するパンチスルーストッパ層６１と、カウンタードープ層７に加えてカウンタードープ層７１を形成することができるので、カウンタードープ層７内でのパンチスルーを発生させることなく、しきい値の上昇が抑制された半導体装置の製造方法を得ることができるという効果を奏する。
加えて、パンチスルーストッパ層６１と、埋め込み型チャネルのカウンタードープ層７の界面が急峻なｐｎ接合となるように形成できるため、このｐｎ接合部分で空乏層が延びることによって発生するパンチスルーも抑制することができる。
さらに、カウンタードープ層７１の不純物濃度ピークが、半導体基板１表面に位置するように形成することができるので、より駆動能力の向上した半導体装置を得ることができる。
【００４２】
実施の形態２．
図１１は実施の形態２に係る半導体装置を示す断面図である。図を参照して、ｐＭＯＳ領域のソース・ドレイン領域８１および８２は、カウンタードープ層７よりも浅く形成されている。これ以外に実施の形態１に示した半導体装置と異なる点は、カウンタードープ層７１が形成されていないことであり、それ以外については、実施の形態１に示した半導体装置と同様の構造である。
図１２は、この発明に係る半導体装置に含まれる不純物濃度の分布を示すグラフであり、図１１に示したＣ−Ｃ断面におけるカウンタードープ層７、ソース・ドレイン領域８２、パンチスルーストッパ層６１および図１１に示したＤ−Ｄ断面におけるソース・ドレイン領域８４の不純物濃度分布を示している。カウンタードープ層７の不純物濃度ピークは半導体基板１表面から３０ｎｍ程度の深さに形成され、ソース・ドレイン領域８２の不純物濃度ピークは半導体基板１表面から２０ｎｍ程度の深さに形成されているが、これらの濃度ピークの位置は、ソース・ドレイン領域８３および８４が形成される深さによって変動するものであり、ソース・ドレイン領域８３および８４の形成される深さが浅くなると、ソース・ドレイン領域８１および８２や、カウンタードープ層７の不純物濃度ピークも浅くなる。
ゲート電極の低抵抗化のために、ゲート電極４の材料としてタングステンなどの金属を用いる場合は、ｎＭＯＳ領域およびｐＭＯＳ領域の両方でしきい値電圧が上昇してしまうため、実施の形態１と同様に、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタをともに埋め込み型チャネル構造とする。
【００４３】
この実施の形態２に示した半導体装置によれば、パンチスルーストッパ層６１によってソース・ドレイン領域８３および８４底部間でのパンチスルーが抑制されるとともに、ソース・ドレイン領域８１および８２がカウンタドープ層７よりも浅く形成されているため、このソース・ドレイン領域８１および８２底部間でのパンチスルーも抑制されるため、しきい値を上昇させることなく、パンチスルー耐性が向上するという効果を奏する。
【００４４】
図１３は、実施の形態２に係る別の半導体装置を示す断面図である。図を参照して、この半導体装置においては、実施の形態１と同様、カウンタードープ層７１をさらに備えたことを特徴としている。
図１４は、この発明に係る半導体装置に含まれる不純物濃度の分布を示すグラフであり、図１３に示したＥ−Ｅ断面におけるカウンタードープ層７１および７、ソース・ドレイン領域８２、パンチスルーストッパ層６１および図１３に示したＦ−Ｆ断面におけるソース・ドレイン領域８４の不純物濃度分布を示している。カウンタードープ層７１の不純物濃度ピークは実施の形態１同様、半導体基板１表面から１０ｎｍ程度の深さに形成され、カウンタードープ層７の不純物濃度ピークは、半導体基板１表面から３０ｎｍ程度の深さに形成され、ソース・ドレイン領域８２の不純物濃度ピークは半導体基板１表面から２０ｎｍ程度の深さに形成されているが、これらの濃度ピークの位置は、ソース・ドレイン領域８３および８４が形成される深さによって変動するものである。また、実施の形態１と同様、カウンタードープ層７１の不純物濃度ピークが半導体基板１の表面に形成されていてもかまわない。
【００４５】
この半導体装置によれば、パンチスルーストッパ層６１を備え、さらにソース・ドレイン領域８１および８２がカウンタドープ層７よりも浅く形成されているため、パンチスルー耐性が向上するという効果に加えて、半導体基板表面にカウンタードープ層７１を備えているため、ゲート電極による制御性がよく、駆動能力の高い半導体装置を得ることができる。
さらにカウンタードープ層７１の不純物濃度ピークが半導体基板１表面に位置する場合には、駆動能力およびゲート電極による制御性が更に向上することは言うまでもない。
【００４６】
次に、この発明の実施の形態２に係る半導体装置の製造方法について説明する。図１５および図１６は、実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
まず、実施の形態１と同様にして、分離絶縁膜２してから、ｐＭＯＳ領域表面上に開口を有するフォトレジストマスク（図示せず）を形成し、Ｎウェル５１およびパンチスルーストッパ層６１を形成する。その後、ボロンまたは弗化ボロンなどのｐ型の不純物を２０ＫｅＶ程度、１×１０12／ｃｍ2以上で全面にイオン注入してカウンタードープ層７をｐＭＯＳ領域に形成してから、フォトレジストマスクを除去する。図１５はこの工程が終わった段階での半導体装置の素子を示す断面図である。カウンタードープ層７１を形成する場合は、実施の形態１と同様、この段階で、同じ注入条件を用いて行う（図示せず）。注入方法については、低エネルギー注入でも斜め回転イオン注入でもよく、不純物濃度ピークが半導体基板１表面に来るように設定してもかまわない。
【００４７】
そして、実施の形態１と同様にして、Ｐウェル５２、パンチスルーストッパ層６２、ゲート電極４を形成してから、ｎＭＯＳ領域を覆うフォトレジストマスク３０３を形成し、全面にボロンなどのｐ型の不純物を１０ＫｅＶ、１×１０14／ｃｍ2程度でイオン注入して、ソース・ドレイン領域８１および８２を形成する。この時、ｎ型の不純物を含むゲート電極４の表面上にはシリコン酸化膜３４が残っているので、ゲート電極４内やその下の半導体基板１中にボロンが注入されるのが防止される。図１６はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、実施の形態１と同様にして、ソース・ドレイン領域９１および９２、サイドウォールスペーサー１０、ソース・ドレイン領域８３、８４、９３および９５をそれぞれ形成する。サイドウォールスペーサーは実施の形態１と同様、シリコン酸化膜とシリコン窒化膜の積層膜でもよい。
【００４８】
また、イオン注入についても実施の形態１と同様、ｎＭＯＳ領域とｐＭＯＳ領域が逆に行われる場合もあり、必要に応じて、ゲート電極４やソース・ドレイン領域８３、８４、９３および９４表面に金属シリサイド層を形成してもよい。
そして、実施の形態１と同様にして、層間絶縁膜１１、コンタクトホール１５、配線１２、層間絶縁膜１４、コンタクトホール１５１および配線１３を形成する。このようにして図１１に示した半導体装置が形成される。
【００４９】
この実施の形態２に示した半導体装置の製造方法によれば、パンチスルーストッパ層６１を形成することができるため、ソース・ドレイン領域８３および８４底部間でのパンチスルーが抑制されるとともに、ソース・ドレイン領域８１および８２をカウンタドープ層７よりも浅く形成することができるため、このソース・ドレイン領域８１および８２底部間でのパンチスルーが抑制され、しきい値が上昇することなく、パンチスルー耐性が向上した半導体装置の製造方法を得ることができるという効果を奏する。
さらにカウンタードープ層７１を形成することができるため、ゲート電極による制御性がよく、駆動能力の高い半導体装置を製造することができる。
【００５０】
実施の形態３．
図１７はこの実施の形態３に係る半導体装置を示す断面図であり、サイドウォールスペーサー１０の幅と高さが等しくなるように形成されている。図１８はこの実施の形態３に係る半導体装置を示す断面図であり、図１７に示した半導体装置のｐＭＯＳ領域を拡大したものである。この図からわかるように、サイドウォールスペーサー１０の幅と高さは等しくなるように形成されている（図中ｃ）。そして、ソース・ドレイン領域８３および８４は、このサイドウォールスペーサー１０形成後に自己整合的に形成されている。カウンタードープ層７１およびソース・ドレイン領域８１、８２が形成されていないこと以外は、実施の形態１と同様の構造となっている。また、ここでは図示しないが、実施の形態１または実施の形態２に示した半導体装置に適用してもよい。
【００５１】
この実施の形態３に係る半導体装置によれば、高さと幅の等しいサイドウォールスペーサー１０を使って自己整合的に形成されたソース・ドレイン領域８３および８４は、電界が最も強くなる下部端部（図中ｄ点）が離れた構造となるため、パンチスルー耐圧が向上するという効果を奏する。
【００５２】
図１９は、実施の形態２に係る半導体装置の製造方法の一工程を示す素子の断面図である。
図を参照して、実施の形態１と同様に、半導体基板１の表面に分離絶縁膜２、Ｎウェル５１、パンチスルーストッパ層６１、カウンタードープ層７、Ｐウェル５２、パンチスルーストッパ層６２、ゲート絶縁膜３、ゲート電極４を形成してから、全面にＣＶＤ法により、シリコン酸化膜などの絶縁膜を３０〜１００ｎｍ程度の膜厚で形成し、等方性エッチングでエッチバックすることによってサイドウォールスペーサー１０を形成する。
そして、実施の形態１と同様にして、ｐＭＯＳ領域にボロンなどのｐ型の不純物、ｎＭＯＳ領域にはリンやヒ素などのｎ型の不純物を１００ＫｅＶ、１×１０15／ｃｍ2程度でイオン注入してソース・ドレイン領域８３、８４、９３および９５をそれぞれ形成する。図１９はこの工程が終わった段階での半導体装置の素子を示す素子を示す断面図である。
【００５３】
この後、実施の形態１と同様にして、層間絶縁膜１１、コンタクトホール１５、配線１２、層間絶縁膜１４、コンタクトホール１５１および配線１３を形成する。このようにして図１７に示した半導体装置が形成される。
実施の形態１と同様、ゲート電極４やソース・ドレイン領域８３、８４、９３および９４表面に金属シリサイド層を形成してもよく、ソース・ドレイン領域８１、８２、９１および９２を形成してＬＤＤ構造としてもよい。
【００５４】
この実施の形態３に係る半導体装置の製造方法によれば、等方性エッチングによって、高さと幅の等しいサイドウォールスペーサー１０を自己整合的に形成することができ、さらにこのサイドウォールスペーサー１０を使って自己整合的に形成されたソース・ドレイン領域８３および８４の電界が最も強くなる下部端部（図中ｄ点）が離れた構造とすることができるため、パンチスルー耐圧が向上した半導体装置を得ることができるという効果を奏する。
【００５５】
【発明の効果】
本発明は、以上説明したように構成されているので、以下のような効果を奏する。
本発明は、埋め込み型チャネル構造の半導体装置において、微細化されてもパンチスルーストッパ層によって、ソース・ドレイン領域底部間でのパンチスルーを抑制できるとともに、カウンタードープ層が２層に形成されていることによって、カウンタードープ層内でのパンチスルーを発生させることなく、しきい値の上昇を抑制することができるという効果を奏する。
【００５６】
また、埋め込み型チャネル構造の半導体装置において、ＬＤＤ構造のソース・ドレイン領域のうち、高濃度ソース・ドレイン領域底部間でのパンチスルーはパンチスルーストッパ層によって抑制されるとともに、低濃度ソース・ドレイン領域がカウンタドープ層よりも浅く形成されていることによって、このソース・ドレイン領域底部間でのパンチスルーが抑制されるため、しきい値を上昇させることなく、パンチスルー耐性が向上するという効果を奏する。
【００５７】
加えて、半導体基板表面にさらに別のカウンタードープ層を備えているため、ゲート電極による制御性および駆動能力が向上する。
【００５８】
また、表面側に形成された方のカウンタードープ層の不純物濃度ピークが、半導体基板表面に位置するように形成されているので、さらに駆動能力が向上するという効果を奏する。
【００５９】
加えて、しきい値の上昇とパンチスルーが抑制された埋め込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトランジスタに適用しているので、ｎＭＯＳトランジスタとともにゲート電極をｎ型にすることができ、しきい値の上昇およびパンチスルーの抑制されたＣＭＯＳトランジスタを簡単な工程で得ることができる。
【００６０】
また、高さと幅の等しいサイドウォールスペーサーを使って自己整合的に形成されたソース・ドレイン領域は、ソース・ドレイン領域間で電界が最も強くなる下部端部が離れた構造となるため、パンチスルー耐圧が向上するという効果を奏する。
【００６１】
また、埋め込み型チャネルを有する半導体装置において、微細化されても、ソース・ドレイン領域底部間でのパンチスルーを抑制するパンチスルーストッパ層と、２層のカウンタードープ層を形成することができるので、カウンタードープ層内でのパンチスルーを発生させることなく、しきい値の上昇が抑制された半導体装置の製造方法を得ることができるという効果を奏する。
加えて、パンチスルーストッパ層と、このパンチスルーストッパ層に接するカウンタードープ層の界面が急峻なｐｎ接合となるように形成できるため、このｐｎ接合部分で空乏層が延びることによって発生するパンチスルーも抑制することができる。
【００６２】
また、ＬＤＤ構造のソース・ドレイン領域のうち、高濃度ソース・ドレイン領域底部間でのパンチスルーを抑制するパンチスルーストッパ層を形成することができるとともに、低濃度ソース・ドレイン領域をカウンタドープ層よりも浅く形成できるため、このソース・ドレイン領域底部間でのパンチスルーも抑制され、しきい値を上昇させることなく、パンチスルー耐性が向上した半導体装置を形成することができる。
【００６３】
さらに、半導体基板の表面にカウンタードープ層を形成することができるため、ゲート電極による制御性がよく、駆動能力の高い半導体装置を製造することができる。
【００６４】
また、半導体基板表面側のカウンタードープ層の不純物濃度ピークが、半導体基板表面に位置するように形成することができるので、より駆動能力の向上した半導体装置を得ることができる。
【００６５】
さらに、低エネルギーイオン注入または斜め回転イオン注入で、半導体基板表面側のカウンタードープ層を形成しているので、不純物濃度ピークが浅い位置にあっても制御性よく形成することができる。
【００６６】
加えて、しきい値の上昇とパンチスルーが抑制された埋め込みチャネル型のｐＭＯＳトランジスタをＣＭＯＳトランジスタに適用しているので、ｎＭＯＳトランジスタとともにｎ型のゲート電極を形成することができ、簡単な工程で、しきい値の上昇およびパンチスルーの抑制されたＣＭＯＳトランジスタを得ることができる。
【００６７】
また、等方性エッチングによって、高さと幅の等しいサイドウォールスペーサーを自己整合的に形成することができ、さらにこのサイドウォールスペーサーを使って自己整合的に形成されたソース・ドレイン領域間の電界が最も強くなる下部端部が離れた構造とすることができるため、パンチスルー耐圧が向上した半導体装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】  本発明の実施の形態１に係る半導体装置に含まれる不純物の濃度分布を示すグラフである。
【図３】  本発明の実施の形態１に係る半導体装置に含まれる不純物の濃度分布を示すグラフである。
【図４】  本発明の実施の形態１に係る半導体装置を示す断面図である。
【図５】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】  本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】  本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１２】  本発明の実施の形態２に係る半導体装置に含まれる不純物の濃度分布を示すグラフである。
【図１３】  本発明の実施の形態２に係る別の半導体装置を示す断面図である。
【図１４】  本発明の実施の形態２に係る半導体装置に含まれる不純物の濃度分布を示すグラフである。
【図１５】  本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】  本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】  本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１８】  本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１９】  本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】  従来の半導体装置を示す断面図である。
【図２１】  従来の半導体装置を示す断面図である。
【符号の説明】
４  ゲート電極、  ５１   Ｎウェル、   ５２   Ｐウェル、   ６１  パンチスルーストッパ層、  ６２  パンチスルーストッパ層、  ７  カウンタードープ層、  ７１  カウンタードープ層、  ８１  ソース・ドレイン領域、  ８２  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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