(57)【特許請求の範囲】
【請求項１】
化合物半導体基板と、
第１の高周波入出力端子と、第２の高周波入出力端子と、制御信号導入端子と、電源端子と、接地端子とを有し、
前記化合物半導体基板の活性領域の前記化合物半導体基板の一主面側に電界効果トランジスタが形成され、該電界効果トランジスタを含むスイッチ回路が構成され、
前記化合物半導体基板の他の主面側に絶縁部が配置され、
前記化合物半導体基板に、前記電源端子から所要の正電位の電圧を印加する基板電圧印加電極が設けられて成り、
前記正電位の電圧を印加する基板電圧印加電極が、前記化合物半導体基板の半導体回路素子の非形成部の非活性領域上に形成された
スイッチ回路を有する高周波装置。
【請求項２】
前記半導体基板に印加する前記正電位の電圧が、正の固定電位である請求項１に記載の高周波スイッチ回路を有する高周波装置。
【請求項３】
前記電源端子と、前記基板電圧印加電極との間に、抵抗が接続されて前記半導体基板に所要の正電位印加がされるようにした請求項１に記載の高周波スイッチ回路を有する高周波装置。
【請求項４】
前記化合物半導体基板の半導体回路素子の非形成部の非活性領域がイオン注入によって構成された請求項１に記載のスイッチ回路を有する高周波装置。
【請求項５】
前記化合物半導体基板の半導体回路素子の非形成部の非活性領域が、エッチングされた領域によって形成された請求項１に記載のスイッチ回路を有する高周波装置。
【請求項６】
前記正電位の電圧を印加する基板電圧印加電極が、前記化合物半導体基板の半導体回路素子の非形成部の非活性領域上に形成された前記電界効果トランジスタのチャンネルの導電型と同導電型の不純物導入領域上にコンタクトされた請求項１に記載のスイッチ回路を有する高周波回路装置。
【請求項７】
前記基板電圧印加電極が、前記化合物半導体基板の半導体回路素子の非形成部の非活性領域上に形成された前記電界効果トランジスタのゲートの導電型と同導電型の不純物導入領域上にコンタクトされた請求項１に記載のスイッチ回路を有する高周波回路装置。
【請求項８】
請求項１に記載のスイッチ回路を有する高周波装置にあって、
ＣＭＯＳロジック回路が形成されシリコン（Ｓｉ）半導体基板と、
前記ロジック回路への制御信号入力端子と、前記ロジック回路からの前記スイッチ回路への制御信号出力端子とを有するスイッチ回路を有する高周波装置。
【請求項９】
前記化合物半導体基板がＧａＡｓ系基板である請求項１に記載のスイッチ回路を有する高周波装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばセルラー方式の電話に適用される高周波スイッチ回路を有する高周波装置に関する。
【背景技術】
【０００２】
例えばセルラー方式の電話においては、８００ＭＨｚ〜２．３ＧＨｚの帯域の高周波信号を用いて通信を行っている。このように取り扱う周波数が比較的高い場合、送信電力を増幅するパワーアンプ（ＰＡ）や、受信信号を増幅するいわゆるローノイズアンプ（ＬＮＡ）、信号を切り替えるスイッチ回路は、高周波特性を重視して、一般的なＩＶ族半導体の例えばＳｉ半導体を用いるにかえて、電子移動度の高いＧａＡｓなどの化合物半導体が多く用いられるようになってきている。
このようなＧａＡｓなどの化合物半導体を用いた高周波集積回路装置は、一般に、低電圧駆動においてすぐれた高周波特性を有するものではあるが、さらに、いわゆる第３世代携帯電話（３Ｇ）対応の同時送受信のスイッチ回路にあっては、ますます低電圧化、高性能化の要求が高まっている昨今の状況下における高周波特性向上、特に低歪化の要求が、更にきびしくなっている。
【０００３】
例えばセルラー方式の電話におけるアンテナ切り替えなどのスイッチ回路としては、上述した理由から、ＧａＡｓ化合物半導体による電界効果トランジスタＦＥＴを用いたスイッチＭＭＩＣ（Monolithic Microwave Integrated Circuit）が多く用いられている。このアンテナスイッチ回路においては、低電圧駆動、例えば２．６Ｖ駆動で、低損失、低歪みなどの特性上の要求が厳しい。
スイッチＩＣとしては種々の提案がなされている（例えば非特許文献１参照）。
【０００４】
図１２は、例えばＧａＡｓ化合物半導体による接合ゲート型電界効果トランジスタ（Ｊ―ＦＥＴ）を用いた最も基本的なスイッチ回路の構成図である。この場合、共通のＧａＡｓ基板にそれぞれＪ−ＦＥＴによる第１および第２のＦＥＴ１およびＦＥＴ２を有し、これらが、これら第１および第２のＦＥＴ１およびＦＥＴ２のソースおよびドレイン間電流通路が従属的に接続され、第１のＦＥＴ１の電流通路の両端が第１および第２の入出力端子Ｉ／Ｏ１およびＩ／Ｏ２にコンデンサＣ１およびＣ２を介して接続され、第２のＦＥＴ２の電流通路の他端がコンデンサＣ３を介して接地端子ＧＮＤに接続されることによって、直流的に外部と遮断されている。
第１及び第２のＦＥＴ１およびＦＥＴ２のゲートは、それぞれ抵抗Ｒ１およびＲ２を介して、制御信号導入端子ＣＴＬ1およびＣＴＬ２に接続され、第１および第２のＦＥＴ１およびＦＥＴ２のソース・ドレイン間電流通路の接続中点が、抵抗Ｒ３を介して直流バイアス端子Ｂｉａｓに接続される。
【０００５】
このスイッチ回路１１において、ロジック回路から、例えば２Ｖのバイアス電圧が抵抗Ｒ３を介してスイッチ回路に印加される。このスイッチ回路をオンとするときは、例えば端子ＣＴＬ１から高い電圧例えば３Ｖを印加すると第１のＦＥＴ１のゲートバイアス（対ドレイン、ソース）は１Ｖとなり、ＦＥＴ１はオンとなる。一方、例えば端子ＣＴＬ２から低い電圧例えば０Ｖを印加するとて第２のＦＥＴ２のゲートバイアス（対ドレイン、ソース）は−２Ｖとなり、ＦＥＴ２はオフとなり、端子Ｉ／Ｏ１およびＩ／Ｏ２間がオン、すなわちスイッチ回路がオンとなる。
【０００６】
そして、逆に、例えば端子ＣＴＬ１を低電圧の例えば０Ｖとすると、第１のＦＥＴ１のゲートバイアス（対ドレイン、ソース）は−２Ｖとなり、ＦＥＴ１はオフとなる。一方、例えば端子ＣＴＬ２に高い電圧例えば３Ｖを印加すると、第２のＦＥＴ２のゲートバイアス（対ドレイン、ソース）は１Ｖとなり、ＦＥＴ２はオンなり、その結果、端子Ｉ／Ｏ１およびＩ／Ｏ２間がオープンとなり、高周波的に信号経路がショートされることにより、さらなるアイソレーションが確保される。
【０００７】
図１３は、上述したスイッチ回路を有する一般的なスイッチＭＭＩＣによる高周波装置の実装状態の概略断面図である。
この場合、導電性ダイパッド１０１上にスイッチＭＭＩＣ１０２がマウントされ、このＭＭＩＣ１０２の所要電極が、第１および第２の高周波入力または出力がなされる高周波入出力端子Ｉ／Ｏ１およびＩ／Ｏ２に、例えばリードワイヤ１０４によって接続され、そして、このスイッチＭＭＩＣ１０２、導電性ダイパッド１０１、高周波入出力端子Ｉ／Ｏ１およびＩ／Ｏ２を樹脂モールド１０５により覆われたパッケージＩＣを構成している。またこのパッケージICは配線基板１００上に配置され、導電性ダイパッド１０１、および入出力端子Ｉ／Ｏ１およびＩ／Ｏ２は、電気的に、配線基板１００上に接続されている。
ダイパッド１０１は、金属層によって構成された導電体であり、接地（ＧＮＤ）されている。
【０００８】
図１４は、スイッチＭＭＩＣ１０２を構成する例えばＧａＡｓによる接合ゲート型電界効果トランジスタＪ−ＦＥＴの要部の概略断面図で、この場合ＧａＡｓバルクによるＧａＡｓ基板１０６上にチャネル形成領域１０７を構成する低不純物濃度の半導体層が形成され、この半導体層のチャネル形成領域を挟んで例えばｎ型の高不純物濃度のソース領域１０８Ｓおよびドレイン領域１０８Ｄが形成される。Ｄ，ＳおよびＧはそれぞれドレイン、ソースおよびゲート領域上にオーミックに被着形成されたドレイン、ソースおよびゲート電極である。
【０００９】
このように、チャネル形成領域１０７の直下、すなわちゲート領域１０９とは反対側においては、半絶縁性のＧａＡｓ基板１０６が存在されることによって信号の漏洩を極力抑制する工夫がなされている。
【非特許文献１】IEEE GaAs IC Symposium 1995 pp132-135H Uda,“A Very High Isolation GaAs SPDT Switch IC Seald in an Ultra-compact Plastic Package”
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、携帯電話に代表されるコンシューマ用途等において、ＧａＡｓ系化合物半導体による高周波ＭＭＩＣが使用されることが多くなり、生産性も含めて、優れた高周波性能を有するＧａＡｓ高周波ＩＣの実現が望まれている。
ところが、この化合物半導体による高周波スイッチ回路において、上述した昨今要求される厳しい低歪化を安定して充分に達成することができない。
本発明は、このような不都合を回避した高周波スイッチ回路を有する高周波装置を提供するものである。
本発明は、このような不都合を回避したスイッチ回路を有する高周波装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明によるスイッチ回路を有する高周波装置は、化合物半導体基板と、第１の高周波入出力端子と、第２の高周波入出力端子と、制御信号導入端子と、電源端子と、接地端子とを有し、前記化合物半導体基板の活性領域の前記化合物半導体基板の一主面側に電界効果トランジスタが形成され、該電界効果トランジスタを含むスイッチ回路が構成され、前記化合物半導体基板の他の主面側に絶縁部が配置され、前記化合物半導体基板に、前記電源端子から所要の正電位の電圧を印加する基板電圧印加電極が設けられて成り、前記正電位の電圧を印加する基板電圧印加電極が、前記化合物半導体基板の半導体回路素子の非形成部の非活性領域上に形成されたことを特徴とする。
本発明は、上述したスイッチ回路を有する高周波回路にあって、前記半導体基板に印加する前記正電位の電圧が、正の固定電位であることを特徴とする。
【００１２】
上述の本発明装置によれば、スイッチ回路を構成する化合物半導体基板の裏面に絶縁部が配置されて、電気的に他と分離された状態で、正電位の電圧を印加したものであるから、電界効果トランジスタの下部における空乏領域の抑制、制御を安定させることができる。
【００１３】
また、本発明は、上述したスイッチ回路を有する高周波回路にあって、前記電源端子と、前記基板電圧印加電極との間に、抵抗が接続されて前記半導体基板に所要の正電位印加がされるようにしたことを特徴とする。
【００１４】
また、本発明は、上述したスイッチ回路を有する高周波回路にあって、前記化合物半導体基板と前記絶縁部との間に、金属板が介在されるように、該金属板に上記化合物半導体基板が取着され、前記金属板が、前記基板電圧印加電極とされたことを特徴とする。
【００１５】
また、本発明によるスイッチ回路を有する高周波装置は、ＣＭＯＳロジック回路が形成されシリコン（Ｓｉ）半導体基板と、前記ロジック回路への制御信号入力端子と、前記ロジック回路からの前記スイッチ回路への制御信号出力端子とを有することを特徴とする。
本発明によるスイッチ回路を有する高周波装置にあって、各前記化合物半導体基板がＧａＡｓ系基板であることを特徴とする。
【発明の効果】
【００１６】
上述した本発明構成においては、化合物半導体基板の裏面に絶縁部を配置し、基板に正の電位の電圧を印加したことにより、従来の正の電圧印加がなされない不安定なスイッチ回路に比して、製造工程における制御性のばらつきを補償することができ、歪みを格段に低減できた。
これは、次のようなことによるものと考えられる。
すなわち、化合物半導体によるスイッチ回路における低歪化の阻害は、現状の化合物半導体の製造技術では、例えば低いレベルの不純物濃度の制御や、材料組成プロファイル制御が充分になされないことから、この電界効果トランジスタの製造が、生産ロットごとに微妙に変化することにより、化合物半導体基板の電位が、実際にはＧＮＤ電位等のバイアス電位が与えられていない不安定状態では、チャネル直下の不要なトラップの残存や、空乏化領域の制御が困難であり、これが歪み発生の要因となっていると考えられる。
また、このトラップによる電荷の捕獲、または放出の時定数が大きい場合、高周波回路の高速な制御に支障を与えることになる。
また、空乏化領域は、不要な容量成分となり、高周波特性を劣化させる要因となる。
本発明においては、基板を絶縁部で電気的に分離し、積極的に電圧を印加したことにより、トラップの影響、空乏領域の抑制によって、歪みの低減化、高周波特性の向上を図ることができるものである。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するスイッチ回路を有する高周波装置の形態を例示するが、本発明はこの形態例に限定されるものではないことはいうまでもない。
図１は、本発明装置の一形態例の構成図で、図２はその要部の模式的断面図である。
本発明は、例えばＧａＡｓによる化合物半導体基板１に、例えばＨＥＭＴ（High Electron Mobility Transistor）、あるいは接合型電界効果トランジスタ等によるＦＥＴ１を含むスイッチ回路１１が形成される。この形態例においては、スイッチ回路１１と、これを制御するロジック回路１２が形成される。
ＧａＡｓ化合物半導体１の裏面すなわち電界効果トランジスタが形成された一主面とは反対側の他の主面に、絶縁部２が配置される。この実施の形態例えは、絶縁部２は、例えばガラス・エポキシ樹脂によるＦＲＴ４（Flame Retardant Type4）から成る絶縁性のパッケージ基板２０によって構成されている。
【００１８】
パッケージ基板２０には、例えばスイッチ回路１１の第１および第２の入出端子Ｉ／Ｏ１およびＩ／Ｏ２、接地端子ＧＮＤが形成され、ロジック回路１２に対する制御信号導入端子ＣＴＬ1およびＣＴＬ２と、電源端子Ｖｄｄが設けられる。
ＧａＡｓ半導体基板１には、例えば図１２で示したスイッチ回路と同様の回路構成によるスイッチ回路１１と、これを駆動するロジック回路１２とが形成された高周波装置が形成されている。
【００１９】
そして、本発明においては、化合物半導体基板１に、所要の正の電位の電圧印加を行う基板印加電極３０をコンタクトし、これに電源端子Ｖｄｄから所要の正の電位の電圧を印加する。この場合、好ましくは、電源端子Ｖｄｄと基板電圧印加電極３０との間に抵抗Ｒを介することによって交流成分を遮断して基板印加電極３０への電圧印加を行う。
この抵抗Ｒは、例えば化合物半導体基板１上に形成された表面絶縁層３４上に、電源接続端子３３を設け、これに電源端子Ｖｄｄをリードワイヤ等によって接続し、この電源接続端子３３と、基板電圧印加電極３０との間に、化合物半導体基板１に回路素子として形成した抵抗素子Ｒを介在させる構成とすることができる。
【００２０】
スイッチ回路１１は、前述したと同様に、共通の化合物半導体基板１、例えばＧａＡｓ基板にそれぞれ例えばＨＥＭＴ、あるいはＪ−ＦＥＴ等による第１および第２のＦＥＴ１およびＦＥＴ２を有する。これら第１および第２のＦＥＴ１およびＦＥＴ２は、これらのソースおよびドレイン間電流通路が接続され第１のＦＥＴ１の電流通路の両端が第１および第２の入出力端子Ｉ／Ｏ１およびＩ／Ｏ２にコンデンサＣ１およびＣ２を介して接続され、第２のＦＥＴ２の電流通路の他端がコンデンサＣ３を介して接地端子ＧＮＤに接続されることによって、直流的に外部と遮断されている。
第１及び第２のＦＥＴ１およびＦＥＴ２のゲートは、それぞれ抵抗Ｒ１およびＲ２を介して、ロジック回路１２から制御信号が供給される制御信号導入端子ＣＴＬ1およびＣＴＬ２に接続され、第１および第２のＦＥＴ１およびＦＥＴ２のソース・ドレイン間電流通路の接続中点が、抵抗Ｒ３を介して直流バイアス端子に接続される。
【００２１】
ロジック回路１２は、電源電圧が印加される電源端子Ｖｄｄから電圧供給がなされ、制御信号端子ＣＴＬａおよびＣＴＬｂから制御信号が印加され、スイッチ回路１１の、
制御信号導入端子ＣＴＬ1およびＣＴＬ２にそれぞれ所要の制御信号を供給し、バイアス端子Ｂｉａｓに所要のバイアス電圧を供給するようになされる。
【００２２】
上述したスイッチ回路１１およびロジック回路１２の各回路素子は、化合物半導体基板１の活性領域１ａの化合物半導体基板の一主面側に形成される。この活性領域１ａは、所要のイオン注入領域によって形成することができる。
電界効果トランジスタは、図２に第１の電界効果トランジスタＦＥＴ１を代表的に示すように、例えば低不純物濃度のチャネル形成領域４上に例えばｐ型のゲート領域５を例えばイオン注入して形成し、チャネル領域４を挟んでその両側にｎ型のソースないしドレイン３を同様に、例えばイオン注入によって形成する。
絶縁パッケージ基板２０上には、化合物半導体基板１等を覆って、樹脂モールドパッケージ４０が形成される。
【００２３】
この構成によるスイッチ回路１１は、ロジック回路１２からの信号によって制御されて図１２で説明したと同様の動作がなされる。
すなわち、ロジック回路１２から、例えば２Ｖのバイアス電圧が抵抗Ｒ３を介してスイッチ回路１１に印加される。このスイッチ回路１１をオンとするときは、例えば端子ＣＴＬ１から高い電圧例えば３Ｖを印加すると第１のＦＥＴ１のゲートバイアス（対ドレイン、ソース）は１Ｖとなり、ＦＥＴ１はオンとなる。一方、例えば端子ＣＴＬ２から低い電圧例えば０Ｖを印加するとて第２のＦＥＴ２のゲートバイアス（対ドレイン、ソース）は−２Ｖとなり、ＦＥＴ２はオフとなり、端子Ｉ／Ｏ１およびＩ／Ｏ２間がオン、すなわちスイッチ回路がオンとなる。
【００２４】
逆に、例えば端子ＣＴＬ１を低電圧の例えば０Ｖとすると、第１のＦＥＴ１のゲートバイアス（対ドレイン、ソース）は−２Ｖとなり、ＦＥＴ１はオフとなる。一方、例えば端子ＣＴＬ２に高い電圧例えば３Ｖを印加すると、第２のＦＥＴ２のゲートバイアス（対ドレイン、ソース）は１Ｖとなり、ＦＥＴ２はオンなり、その結果、端子Ｉ／Ｏ１およびＩ／Ｏ２間がオープンとなり、高周波的に信号経路がショートされることにより、さらなるアイソレーションが確保されるものである。
【００２５】
そして、本発明においては、上述したように、化合物半導体基板１に、基板電圧印加電極３０を設けてこの化合物半導体基板１に、例えば所定の正の電位のバイアス電圧を印加したことにより、歪みの改善が図られたスイッチ回路を有する高周波装置が構成される。
これは、電界効果トランジスタにおける空乏領域の低減化による容量の低下、例えばトラップによる不安定な電荷の捕獲、放出の改善によるものと考えられる。
【００２６】
図２で示した形態例では、基板電圧印加電極３０を、化合物半導体基板１のＦＥＴ等の回路素子が形成された主面側に配置した場合であるが、基板電圧印加電極３０を、例えば図３に本発明によるスイッチ回路を有する高周波装置の要部の模式的断面図を示すように、互いに電気的に接続される第１および第２の電極３１および３２によって構成することができる。
この場合、第１および第２の電極３１および３２間に抵抗Ｒを介在させるとか、第１の電極３１と電源接続端子３３との間に上述した抵抗Ｒを接続することができる。
【００２７】
第１の電極３１は、図３に示すように、化合物半導体基板１のＦＥＴ等の回路素子が形成された一主面側に配置し、これとは反対側の他の主面側に第２の電極３２を配置し、第２の電極３２によって、化合物半導体基板１に正の電位電圧を印加することができる。
これら第１および第２の電極３１および３２の電気的接続は、図３で示すように、化合物半導体基板１を貫通するビアホール５０を通じて電気的に接続することができる。
あるいは相互にリードワイヤによって接続することもできるものである。
図３の構成において、第２の電極３２は、化合物半導体基板１の少なくとも電界効果トランジスタＦＥＴ例えばＦＥＴ１およびＦＥＴ２の形成部下に相当する位置を含んで形成する。しかしながら、余りこの第２の電極３２の面積が大きくなると寄生容量が大きくなり、高周波特性への影響が生じるおそれがあることから、第２の電極３２の面積は、化合物半導体基板１の面積の５０％以下であることが望ましいことが分かった
【００２８】
また、図４は、本発明装置の他の形態例の模式的断面図で、この形態例においては、化合物半導体基板と絶縁部２との間に、金属板が介在されるようにした場合である。
この例では、リードフレームによる金属板６０を設け、そのダイパッド部６１上に、例えば図２で示した化合物半導体基板１の裏面を直接的に銀ペースト等の導電材６２によって電気的に結合し、樹脂モールドパッケージ４０を絶縁部２とした場合である。この場合において、ダイパッド６１、上述した抵抗Ｒを介してＶｄｄと接続する構成とすることができる。
なお、図３および図４において、図１および図２と対応する部分には同一符号を付して重複説明を省略する。
【００２９】
図５、図６、図７は、電界効果トランジスタ（ＦＥＴ）と基板電圧印加電圧３０との配置関係を例示した模式的断面図である。これらにおいては、ＦＥＴが接合ゲート型のｐＨＥＭＴである場合を例示している。すなわち、この場合、例えば半絶縁（ＳＩ）ＧａＡｓサブストレイト１Ｓ上にｐＨＥＭＴを構成する半導体層がエピタキシャル成長された化合物半導体基板１が構成される。
すなわち、この場合、図５、図６、図７で示すように、例えばサブストレイト１Ｓ上に、アンドープのＡｌＧａＡｓによるバッファ層７１、ｎ型の第１の不純物ドーピング層７２、チャネル層７３、ｎ型の第２の不純物ドーピング層７４低不純物濃度層７５が順次エピタキシャル成長されて成る。そして接合ゲートを構成するｐ型のゲート領域７６が、例えばZｎをイオン注入することによって形成される。
そして、このゲート領域７６を挟んでその両側にｎ型の高濃度の例えばＧａＡｓ層によるソースないしはドレインのコンタクト層７８が形成され、この上に電極７９がコンタクトされてＨＥＭＴによるＦＥＴが形成される。
【００３０】
そして、このＦＥＴ等の回路素子が形成される活性領域１ａ以外に、活性領域１ａを囲んであるいは複数の活性領域間を分離するようにこれら間に介在させる位置に例えばボロンＢのイオン注入を行って高抵抗化された非活性領域１ｂを形成する。
【００３１】
そして、図５あるいは図７で示すように、この非活性領域１ｂ上、もしくは図６に模式的断面図を示すように、例えば非活性領域１ｂによってＦＥＴが形成された活性領域１ａと分離された他の活性領域１ａ上に、基板電圧印加電極３０をコンタクトすることができる。
この基板電圧印加電極３０のコンタクト部には、チャネル（チャネル形成領域）と同導電型の不純物導入領域もしくはゲートと同導電型の不純物導入領域７７に基板電圧印加電極３０をコンタクトする。
【００３２】
この構成によるときは、より歪み特性、アイソレーションがより安定して良好になされることが確かめられた。これは、ＦＥＴの裏面側に正の電位の電圧が良好に印加されることによると考えられる。
これら不純物導入領域７７は、例えばＨＥＭＴ等のＦＥＴのゲート領域７６あるいはソースないしはドレインのコンタクト層７８の形成と同時に形成することができる。
【００３３】
上述した例では、イオン注入によって非活性領域１ｂを形成した場合であるが、例えばＦＥＴ構造によっては、高抵抗半導体層にイオン注入によって活性領域１ａを形成するようにすることもできる。
【００３４】
上述した各例では、スイッチ回路１１とロジック回路１２とを共通の化合物半導体１に形成した場合であるが、例えば図８に模式的平面図を示すように、例えばＧａＡｓ化合物半導体基板１にスイッチ回路１１のみを形成し、化合物半導体基板１とは、異なる例えばＩＶ族元素半導体のＳｉ基板を設け、これにロジック回路を形成し、これらを所要の関係にリードワイヤ等によって接続することによって、高周波装置を構成することもできる。図８において、図１と対応する部分には同一符号を付して重複説明を省略する。
【００３５】
図９は、図１の構成において、電界効果トランジスタＦＥＴ１をオフとしたときのオフ容量の化合物半導体基板１の基板印加電圧すなわち基板のバイアス印加電圧依存性の測定結果をプロットした図である。この場合、３Ｖの電圧印加によってオフ容量が１０％低減することができるものであることがわかる。
これは、スイッチ特性として、アイソレーションの改善が図られることになる。
【００３６】
また、図３で示した構成は、ＤＰＤＴ(Dual Pole Dual Throw)スイッチによる高周波装置であり、この場合、相互変調歪みＩＭＤ２，ＩＭＤ３で大きな改善が見られる。
いま、図１０に示すように、入出力端子Ｉ／Ｏ１およびＩ／Ｏ２間のＤＰ３Ｔ(Dual Pole 3 Throw)スイッチ回路に、高周波ＲＦ２，ＲＦ１の入力信号を導入した場合について、図１１に周波数に対する２次および３次混変調歪みを、基板印加電圧を印加した本発明例と、しない従来例と基板を対比して示した。これによれば本発明によるときは、相互変調歪みの改善が図られることが分かる。
上述したように、本発明によれば、例えば３Ｄ対応の高周波装置において、きわめてきびしく要求される高周波特性、とくに歪み低減を行うことができることがわかる・
なお、本発明は上述した例に限られるものではない。
【図面の簡単な説明】
【００３７】
【図１】本発明装置の一例の構成図である。
【図２】本発明装置の一例の要部の模式的断面図である。
【図３】本発明装置の他の例の要部の模式的断面図である。
【図４】本発明装置のさらに他の例の要部の模式的断面図である。
【図５】本発明装置の他の例の要部の模式的断面図である。
【図６】本発明装置の他の例の要部の模式的断面図である。
【図７】本発明装置の他の例の要部の模式的断面図である。
【図８】本発明装置のさらに他の例の模式的平面図である。
【図９】本発明装置による電界効果トランジスタのオフ容量の基板印加電圧の依存性を示す図である。
【図１０】本発明装置および従来装置の歪み測定の説明図である。
【図１１】本発明装置および従来装置の歪み測定結果を示す表図である。
【図１２】高周波スイッチ回路の回路図である。
【図１３】従来のスイッチＭＭＩＣの概略断面図である。
【図１４】従来のスイッチ回路を構成する電界効果トランジスタ部の概略断面図である。
【符号の説明】
【００３８】
１……化合物半導体基板、１Ｓ……サブストレイト、２……絶縁部、３……ソースないしドレイン領域、４……チャネル領域、５……ゲート領域、１１……スイッチ回路、１２……ロジック回路、２０……パッケージ基板、３０……基板電圧印加電極、３１……第１の電極、３２……第２の電極、３３……接続電極端子、３４……絶縁層、４０……樹脂モールドパッケージ、５０……ビアホール、６０……金属板（リードフレーム）、６１……ダイパッド、７１……バッファ層、７２……第１の不純物ドーピング層、７３……チャネル層、７４……第２の不純物ドーピング層、７５……低不純物濃度層、７６……ゲート領域、７７……不純物導入領域、７８……コンタクト層、７９……電極、１００……配線基板、１０１……導電性ダイパッド、１０２……スイッチＭＭＩＣ、１０３……端子、１０４……リードワイヤ、１０５……樹脂パッケージ、１０６……ＧａＡｓ化合物半導体基板、１０８Ｓ……ソース領域、１０８Ｄ……ドレイン領域、１０９……ゲート領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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