(57)【特許請求の範囲】
【請求項１】
位相同期回路において、
第１周波数を有する第１クロック信号とフィードバック信号の位相を比較し、前記２つの信号の位相差に対応する制御電圧を発生させる第１位相比較手段と、
第２周波数を有する第２クロック信号と出力信号の位相を比較し、前記２つの信号の位相差を出力する第２位相比較手段と、
この第２位相比較手段の差信号に応じてカウントデータをアップ/ダウンカウントするカウンタと、
このカウンタのカウントデータをNビット第３スイッチ制御データにデコーディングするデコーダと、
前記第１クロック信号を取り込んで前記制御電圧に対応する時間の間、遅延させた後、前記フィードバック信号として出力する電圧制御遅延手段とを含み、
前記電圧制御遅延手段は、
各々が第３スイッチ制御データの各ビットに対応し、直列に連結されたN個の遅延タップを含み、前記第３スイッチ制御データに対応する遅延タップから出力される信号を前記出力信号として出力することを特徴とする周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項２】
前記第１クロック信号の第１周波数はM種類のうち１種類であることを特徴とする請求項１に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項３】
前記遅延タップはＭ個のブロックに分けられ、
前記電圧制御遅延手段は、
前記第１クロック信号の周波数に対応する第２スイッチ制御データによって制御され、前記ブロックを互いに連結するためのＭ−１個の第２スイッチと、
前記第１クロック信号の周波数に対応する第１スイッチ制御データによって制御され、前記第１クロック信号の周波数に対応するブロックから出力される信号を前記フィードバック信号として出力するためのＭ個の第１スイッチのアレイとを含むことを特徴とする請求項２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項４】
前記電圧制御遅延手段は、
前記第３スイッチ制御データに対応するビットによって制御され、対応する遅延タップから出力される信号を前記出力信号として出力するためのＮ個の第３スイッチのアレイを含むことを特徴とする請求項１に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項５】
前記第３スイッチ制御データは前記カウントデータに対応するただ１つのビットだけが活性化されることを特徴とする請求項１に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項６】
前記第３スイッチのアレイのうち、前記第３スイッチ制御データの活性化されたビットに対応するスイッチがオンされ、オンされた第３スイッチに対応する遅延タップから出力される信号が前記出力信号として出力されることを特徴とする請求項４又は請求項５に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項７】
前記第１位相比較手段は、
前記第１クロック信号と前記フィードバック信号の位相を比較し、前記２つの信号の位相差を出力する位相検出器と、
前記差信号に対応するチャージポンプ信号を発生させるチャージポンプ回路を有するチャージポンプと、
前記チャージポンプ信号に対応する前記制御電圧を発生させるループフィルタとを含むことを特徴とする請求項１に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項８】
前記ループフィルタは、
一端が前記チャージポンプの出力端子と連結され、他端が接地電圧と連結されたキャパシタで構成されることを特徴とする請求項７に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項９】
前記チャージポンプは、
パワーアップされる時、前記キャパシタをプリチャージするためのプリチャージ回路をさらに含むことを特徴とする請求項８に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１０】
前記プリチャージ回路は、
所定レベルのプリチャージ電圧を発生させるプリチャージ電圧発生手段と、
外部から供給されるプリチャージ信号に応じて前記プリチャージ電圧又は前記チャージポンプ回路から供給されるチャージポンプ信号を前記キャパシタの一端に供給するスイッチング手段とを含むことを特徴とする請求項９に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１１】
前記プリチャージ回路は、
第１レベルの第１電圧を発生させる手段と、
前記第１レベルより低い第２レベルの第２電圧を発生させる手段と、
前記キャパシタの一端と連結された非反転入力端子と前記第２電圧と連結された反転入力端子とを含み、前記キャパシタの一端の電圧と前記第２電圧の差を出力する比較器と、
この比較器から出力される信号に応じて、前記第１レベルの第１電圧又は前記チャージポンプ回路から供給されるチャージポンプ信号を前記キャパシタに供給するスイッチング手段とを含むことを特徴とする請求項９に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１２】
前記第２位相比較手段は、
前記出力信号を所定時間遅延させて出力する遅延手段と、
前記第２クロック信号を取り込んで前記出力信号に同期させて出力する第１ラッチと、
前記第２クロック信号を取り込んで前記遅延手段から出力される信号に同期させて出力する第２ラッチと、
前記第１及び第２ラッチから出力される信号を取り込んで論理演算し、第１及び第２位相差検出信号を出力させるロジック回路とを含むことを特徴とする請求項１に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１３】
前記カウンタは、前記第１及び第２位相差検出信号に応じて前記カウントデータを１アップ/ダウンすることを特徴とする請求項１２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１４】
前記カウントデータの最上限は前記第１クロック信号の周波数に従って制限されることを特徴とする請求項２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１５】
前記遅延手段は、前記第１クロック信号の周波数に対応する所定時間の間、前記出力信号を遅延させて出力することを特徴とする請求項１２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１６】
前記遅延手段は、
各々が前記出力信号を取り込んで互いに異なる遅延時間の間、遅延させて出力するM個の遅延セルと、
前記第１クロック信号の現在周波数に対応する選択信号に応じて前記遅延セルのうち１つから出力される信号を出力するマルチプレクサとを含むことを特徴とする請求項１５に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１７】
前記出力信号が前記遅延手段で遅延された総時間は、前記遅延タップ１つの遅延時間より長く、２つの遅延タップの遅延時間より短いことを特徴とする請求項１６に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１８】
前記第１及び第２ラッチはDフリップフロップで構成されることを特徴とする請求項１２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項１９】
前記ロジック回路は、
前記第１及び第２ラッチから出力される信号を取り込んでNAND演算し、前記第１位相差検出信号を出力する第１NANDゲートと、
前記第１及び第２ラッチから出力される信号の反転された信号を取り込んでNAND演算し、前記第２位相差検出信号を出力する第２NANDゲートとを含むことを特徴とする請求項１２に記載の周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路。
【請求項２０】
第１周波数の第１クロック信号と第２周波数の第２クロック信号を同期化させる位相同期化方法において、
ａ：前記第１クロック信号を遅延させて前記第１クロック信号より１サイクル遅れたフィードバック信号を発生させる段階と、
ｂ：前記第１クロック信号の位相と前記第２クロック信号の位相を比較し、一致するかを判別する段階と、
ｃ：前記第１クロック信号と前記第２クロック信号の位相が一致しない場合、位相差に対応する差信号を発生させる段階と、
ｄ：前記差信号に応じてカウントデータをアップ/ダウンカウントする段階と、
ｅ：前記カウントデータを制御データにデコーディングする段階と、
ｆ：前記制御データに対応する時間だけ前記第１クロック信号を遅延させて出力信号として出力する段階とを含み、
前記第１クロック信号と前記第２クロック信号の位相が一致する時まで前記ｂ乃至ｆ段階を反復的に遂行することを特徴とする周波数が相違する第１及び第２クロック信号の位相を同期化させる位相同期化方法。
【請求項２１】
前記フィードバック信号を発生させる段階は、
ａ−１：前記第１クロック信号を取り込む段階と、
ａ−２：前記第１クロック信号の位相と前記フィードバック信号の位相が一致するかを判別する段階と、
ａ−３：前記第１クロック信号の位相と前記フィードバック信号の位相が一致しない場合、位相差信号を発生させる段階と、
ａ−４：前記位相差信号に対応する制御電圧を発生させる段階と、
ａ−５：前記制御電圧に対応する時間の間、前記第１クロック信号を遅延させ、前記フィードバック信号を発生させる段階とを含み、
前記第１クロック信号の位相と前記フィードバック信号の位相が一致する時まで、前記ａ−２乃至５段階を反復的に遂行することを特徴とする請求項２０に記載の周波数が相違する第１及び第２クロック信号の位相を同期化させる位相同期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２つのクロック信号を同期化させる回路および方法に関し、特に第１周波数の第１クロック信号を第２周波数の第２クロック信号に同期させて出力する位相同期回路および位相同期化方法に関する。
【０００２】
【従来の技術】
CMOSプロセス技術の発展に従って、１００MHz以上の周波数が幅広く使用されつつある。従来の低速同期化システムでクロックスキュー（skew）問題は重要に扱われなかったが、システムクロック速度が速くなるに従って、クロックスキューを減少させることが重要な問題になっている。
【０００３】
クロックスキュー問題を解決するためのデスキュー（deskew）又はクロック同期化方法が多く提案されている。例えば、D.E.Brueske and S.H.K.EmbabiによってIEEE Trans.on Components, Packaging, and Manufacturing Technology, Part B, vol.17,no.3 p.350〜361に発表された“A Dynamic Clock Synchronization Technique for Large Systems”及び１９９９年４月S.I.Liu等によってIEEE j.Solid State Circuit,Vol.34,no.4 p.554〜558に発表された“Low-Power Clock Deskew Buffer for High-Speed Digital Circuits ”等がある。しかし、これらの大部分の方法は同一の周波数間の同期化又はデスキュー問題に重点を置いている。
【０００４】
【発明が解決しようとする課題】
従って、相違する周波数を有する２つ以上のクロック信号を同期化させるための装置が要求されている。
【０００５】
従って、本発明は、前述した問題点を解決するためのものであり、第１周波数を有する第１クロック信号を第２周波数を有する第２クロック信号に同期させて出力する位相同期回路および位相同期化方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の位相同期回路は、第１周波数を有する第１クロック信号とフィードバック信号の位相を比較し、２つの信号の位相差に対応する制御電圧を発生させる第１位相比較手段と、第２周波数を有する第２クロック信号と出力信号の位相を比較し、２つの信号の位相差を出力する第２位相比較手段と、この第２位相比較手段の差信号に応じてカウンタデータをアップ/ダウンカウントするカウンタと、このカウンタのカウントデータをNビット第３スイッチ制御データにデコーディングするデコーダと、第１クロック信号を取り込んで制御電圧に対応する時間の間、遅延させた後、フィードバック信号として出力する電圧制御遅延手段とを含む。電圧制御遅延手段は、各々が第３スイッチ制御データの各ビットに対応し、直列に連結されたN個の遅延タップを含み、第３スイッチ制御データに対応する遅延タップから出力される信号を出力信号として出力する。
【０００７】
第１周波数の第１クロック信号と第２周波数の第２クロック信号を同期化させる本発明の位相同期化方法は、第１クロック信号を遅延させて第１クロック信号より１サイクル遅れたフィードバック信号を発生させる段階と、第１クロック信号の位相と第２クロック信号の位相を比較し、互いに一致するかを判別する段階と、第１クロック信号の位相と第２クロック信号の位相が一致しない場合、位相差に対応する差信号を発生させる段階と、差信号に応じてカウントデータをアップ/ダウンカウントする段階と、カウントデータを制御データにデコーディングする段階と、制御データに対応する時間だけ第１クロック信号を遅延させて出力信号として出力する段階とを含み、第１クロック信号と第２クロック信号の位相が一致する時まで位相比較段階から反復的に遂行される。
【０００８】
望ましい形態として、フィードバック信号を発生させる段階は、第１クロック信号を取り込む段階と、第１クロック信号の位相とフィードバック信号の位相が一致するかを判別する段階と、第１クロック信号の位相とフィードバック信号の位相が一致しない場合、位相差信号を発生させる段階と、位相差信号に対応する制御電圧を発生させる段階と、制御電圧に対応する時間だけ第１クロック信号を遅延させてフィードバック信号を発生させる段階とを含み、第１クロック信号の位相とフィードバック信号の位相が一致する時まで前記段階を反復的に遂行する。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を添付した図１乃至図１６を参照して詳細に説明する。
【００１０】
本発明の新規な位相同期回路は、第１周波数を有する第１クロック信号を遅延させて第１クロック信号より１サイクル遅れたフィードバック信号を発生させる。第１クロック信号とフィードバック信号の位相が同期した後、位相比較器は第１クロック信号と第２周波数を有する第２クロック信号の位相を比較し、位相差に対応する差信号を発生させる。アップ/ダウンカウンタは差信号に応じてカウントデータをアップ/ダウンカウントする。デコーダはカウントデータを制御データにデコーディングする。電圧制御遅延手段は制御データに対応する時間だけ第１クロック信号を遅延させて出力信号として出力する。第１クロック信号と第２クロック信号の位相が一致する場合、電圧制御遅延手段から出力される信号は第１周波数と同一の周波数を有し、第２クロック信号に同期した信号である。このような位相同期回路の動作によって相違する周波数を有する第１及び第２クロック信号を同期化させ得る。
【００１１】
図１は、本発明の望ましい実施形態による位相同期回路の全体回路構成を示す構成図である。
【００１２】
図１を参照すると、位相同期回路１０は、アナログ位相比較部１００、電圧制御遅延ライン（voltage controlled delay line:以下VCDLという）３００、位相比較器４００、アップ/ダウンカウンタ５００、そして、デコーダ６００を含む。
【００１３】
アナログ位相比較部１００は、位相及び周波数検出器１１０、チャージポンプ１２０、そして、ループフィルタ１３０を含む。位相及び周波数検出器１１０は、外部から入力される第１クロック信号FCLKの位相とVCDL３００から出力されるフィードバック信号FFDの位相を比較し、位相差に対応する第１アップ信号UP1及び第１ダウン信号DN1を出力する。この実施形態において、位相及び周波数検出器１１０は、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より前にずれる場合、第１アップ信号UP1を出力し、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より遅れる場合、第１ダウン信号DN1を出力する。チャージポンプ１２０は、位相及び周波数検出器１１０からの第１アップ信号UP1及び第１ダウン信号DN1に応じてチャージポンプ信号CPを発生させる。そして、ループフィルタ１３０は、チャージポンプ１２０からのチャージポンプ信号CPに応じて制御電圧VCTRLを発生させる。この実施形態において、ループフィルタ１３０は、チャージポンプ１２０の出力端子と接地電圧の間に連結されたキャパシタC1で構成される。
【００１４】
位相比較器４００は、基準クロック信号FREF（以下、第２クロック信号という）とVCDL３００から出力される出力信号FOUTの位相を比較し、2つの信号の位相差に対応する第２アップ信号UP２及び第２ダウン信号DN２を出力する。
【００１５】
アップ/ダウンカウンタ５００は、位相比較器４００から出力される第２アップ信号UP２及び第２ダウン信号DN２に応じて‘１’アップ又はダウンカウントを遂行し、６ビットのカウント信号CNT［5:0］を出力する。
【００１６】
デコーダ６００は、アップ/ダウンカウンタ５００から出力される６ビットのカウント信号CNT［5:0］をデコーディングして、６４ビットの第３スイッチ制御データSW3［63:0］を出力する。
【００１７】
VCDL３００は、アナログ位相比較部１００から出力される制御電圧VCTRLに対応する時間だけ第１クロック信号FCLKを遅延させてフィードバック信号FFDとして出力し、デコーダ６００から出力される第３スイッチ制御データSW3［63:0］に応じて出力信号FOUTを出力する。図１に示された各ブロックの詳細な回路構成及び動作を図２乃至図８を参照して説明する。
【００１８】
図２は、図１に示されたチャージポンプ１２０の詳細な回路構成を示す回路図である。
【００１９】
図２を参照すると、チャージポンプ１２０は、チャージポンプ回路２１０と、ループフィルタ１３０のキャパシタC1をプリチャージするためのプリチャージ回路２３０で構成される。チャージポンプ回路２１０は、PMOSトランジスタ２１２，２１８、NMOSトランジスタ２１４，２２０、そして、スイッチ２１６，２２２を含む。
【００２０】
PMOSトランジスタ２１２は、電源電圧VDDと接地電圧VSSの間に形成された電流通路及び接地電圧VSSと連結されたゲートを有する。PMOSトランジスタ２１８は、スイッチ２１６の一端と第１ノードN1の間に形成された電流通路及び接地電圧VSSと連結されたゲートを有する。
【００２１】
NMOSトランジスタ２１４は、電源電圧VDDと接地電圧VSSの間に形成された電流通路及び電源電圧VDDと連結されたゲートを有する。NMOSトランジスタ２２０は、スイッチ２２２の一端と第１ノードN1の間に形成された電流通路及び電源電圧VDDと連結されたゲートを有する。
【００２２】
スイッチ２１６は、電源電圧VDDとPMOSトランジスタ２１８のソース間に連結され、位相及び周波数検出器１１０から出力される第１アップ信号UP１によってオン/オフされる。スイッチ２２２は、NMOSトランジスタ２２０のドレインと接地電圧VSSの間に連結され、位相及び周波数検出器１１０から出力される第１ダウン信号DN1によってオン/オフされる。
【００２３】
第１クロック信号FCLKの位相がフィードバック信号FFDの位相より前にずれる場合、第１アップ信号UP１によってスイッチ２１６がオンされ、ノードN1は電源電圧VDDレベルにチャージされる。これに対して、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より遅れる場合、第１ダウン信号DN１によってスイッチ２２２がオンされ、ノードN1は接地電圧VSSレベルにディスチャージされる。
【００２４】
この実施形態において、スイッチ２１６，２２２は各々NMOSトランジスタで構成され、トランジスタのオン/オフの時、電荷流入(charge injection) によるノイズを防止するためにスイッチングトランジスタのドレイン端子とソース端子にダミートランジスタを連結する。
【００２５】
図２に示されたプリチャージ回路２３０の詳細な回路構成は図３に示されている。
【００２６】
図３を参照すると、プリチャージ回路２３０は、電源電圧VDDと接地電圧VSSの間に直列に連結されて電源電圧VDDを分圧する抵抗２３２，２３４、トランスミッションゲート２３６，２３８、そして、インバータ２４０，２４２，２４４で構成される。
【００２７】
システムはパワーアップされると、外部からローレベルのプリチャージ信号PREが供給される。その結果、抵抗２３２，２３４によって分圧された第２ノードN2の電荷がトランスミッションゲート２３８を通じてループフィルタ１３０に供給される。従って、ループフィルタ１３０内のキャパシタC1は所定レベルにプリチャージされる。システムがパワーアップされ、所定時間が経過した後、プリチャージ信号PREはハイレベルに遷移する。この時、第２ノードN2とループフィルタ１３０の間の電流パスは遮断され、トランスミッションゲート２３６を通じてチャージポンプ回路２１０の第１ノードN1とループフィルタ１３０の間に電流パスが形成されてチャージポンプ回路２１０からのチャージポンプ信号CPがループフィルタ１３０に供給される。
【００２８】
前述のように、パワーアップされる時、ループフィルタ１３０内のキャパシタC1を所定レベルにプリチャージさせることによって位相同期回路１０の安定した動作が保障される。
【００２９】
図４は、図２に示されたプリチャージ回路２３０の他の実施形態を示す回路図である。
【００３０】
図３に示されたプリチャージ回路２３０は、外部から供給されるプリチャージ信号PREに応じてプリチャージ動作を遂行するのに対して、図４に示されたプリチャージ回路２７０は比較器２８８の比較結果に従ってプリチャージ動作を遂行する。
【００３１】
図４を参照すると、プリチャージ回路２７０は、電源電圧VDDと接地電圧(VSS)の間に直列に順次に連結された抵抗２７２，２７４，２７６、トランスミッションゲート２７８，２８０、インバータ２８２，２８４，２８６、そして、比較器すなわち差動増幅器２８８で構成される。
【００３２】
初期に、トランスミッションゲート２７８，２８０の電流パスが形成されない状態で、差動増幅器２８８の反転入力端子（−）の電位は非反転入力端子（＋）の電位に比べて高い。従って、差動増幅器２８８はローレベルの信号を出力する。その結果、第３ノードN3の電荷がトランスミッションゲート２８０を通じてループフィルタ１３０のキャパシタC1に供給され、キャパシタC1は所定レベルにプリチャージされる。
【００３３】
所定時間の経過の後、第３ノードN3の電位が第４ノードN4の電位に比べて高くなると、差動増幅器２８８はハイレベルの信号を出力する。従って、トランスミッションゲート２７８を通じてチャージポンプ回路２１０の第１ノードN1とループフィルタ１３０の間に電流パスが形成されてチャージポンプ回路２１０からのチャージポンプ信号CPがループフィルタ１３０に供給される。
【００３４】
図１１は、図３及び図４に示されたプリチャージ回路２３０，２７０の動作を比較して示す特性図である。
【００３５】
図１１で、‘Ｘ’は図３に示されたプリチャージ回路２３０によってループフィルタ１３０に供給される電圧レベルを示す図であり、‘Ｙ’は図４に示されたプリチャージ回路２７０によってループフィルタ１３０に供給される電圧レベルを示す図である。先ず、図３に示されたプリチャージ回路２３０の場合、ローレベルのプリチャージ信号PREによって第２ノードN2の電圧がトランスミッションゲート２３８を通じてループフィルタ１３０に供給される。続いて、プリチャージ信号PREがハイレベルに遷移すると、チャージポンプ回路２１０から供給される電圧がトランスミッションゲート２３６を通じてループフィルタ１３０に供給される。この時、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より遅れる場合、ダウン信号DN１によってプリチャージされたノードN2の電圧レベルより低いレベルの電圧がループフィルタ１３０に供給される。
【００３６】
図４に示されたプリチャージ回路２７０の場合、差動増幅器２８８の初期出力はローレベルであるが、ループフィルタ１３０がチャージされ、差動増幅器２８８の出力がハイレベルに遷移する。この時、トランスミッションゲート２７８からのチャージ/ディスチャージ電流に従ってチャージポンプ回路２１０がチャージ/ディスチャージされる。
【００３７】
図１１に示されたように、システムがパワーアップされてから安定した電圧に固定（lock）される時まで所要される時間は、図４に示されたプリチャージ回路２７０が図３に示されたプリチャージ回路２３０に比べて速い。
【００３８】
図５は、図１に示された位相比較器４００の詳細な構成を示す構成図である。
【００３９】
図５を参照すると、位相比較器４００は、遅延部４１０、Dフリップフロップ４２０，４２２、そして、NANDゲート４２４，４２６で構成される。遅延部４１０は、４つの遅延セル４１１〜４１４とマルチプレクサ４１５で構成される。遅延セル４１１〜４１４は相違する遅延時間を有し、VCDL３００から出力される出力信号FOUTを取り込んで、既に設定された時間の間、遅延させた後、出力する。遅延セル４１１〜４１４に設定される時間は、入力できる第１クロック信号FCLKの周波数に各々対応する。例えば、入力できる第１クロック信号FCLKの周波数がA1,A2,A3,A4であると(但し、A1＞A2＞A3＞A4)、遅延セル４１１〜４１４に設定される遅延時間は各々B1,B2,B3,B4である(但し、B1＜B2＜B3＜B4)。
【００４０】
マルチプレクサ４１５は、外部から入力される選択信号SELに応じて、遅延セル４１１〜４１４から出力される信号のうち１つを出力する。この時、マルチプレクサ４１５から出力されるクロック信号MOUTは、VCDL３００の出力信号FOUTより所定時間遅延された信号であり、選択信号SELは第２クロック信号FREFの周波数に基づく。例えば、第２クロック信号FREFの周波数がA1なら、選択信号SELは遅延時間がB1である遅延セル４１１を選択するための信号である。
【００４１】
Dフリップフロップ４２０は、第２クロック信号FREFを取り込んでVCDL３００の出力信号FOUTに同期させて出力し、Dフリップフロップ４２２は第２クロック信号FREFを取り込んでマルチプレクサ４１５の出力信号MOUTに同期させて出力する。
【００４２】
NANDゲート４２４は、Dフリップフロップ４２０，４２２の非反転出力端子Ｑから出力される信号を取り込んでNAND演算し、第２ダウン信号DN2を出力する。NANDゲート４２６は、Dフリップフロップ４２０，４２２の反転出力端子QBから出力される信号を取り込んでNAND演算し、第２アップ信号UP2を出力する。
【００４３】
図６は、VCDL３００の出力信号FOUTと第２クロック信号FREFの関係に従って図５に示された位相比較器４００から出力される第２アップ信号UP2及び第２ダウン信号DN2の状態を示す図である。
【００４４】
図５及び図６を参照すると、VCDL３００から出力される信号FOUTがローレベルからハイレベルに遷移してから、マルチプレクサ４１５から出力される信号MOUTがローレベルからハイレベルに遷移する時までの時間を‘ウィンドウ（window）’という。例えば、第１クロック信号FCLKの周波数の範囲が１０乃至３２０MHzである場合、ウィンドウの範囲は５００ps乃至１．５nsである。
【００４５】
第２クロック信号FREFがローレベルからハイレベルに遷移する時点がウィンドウの左側又は右側に位置するか又はウィンドウ内に位置するかによって、NANDゲート４２４，４２６から出力される第２アップ信号UP2及び第２ダウン信号DN2の状態が決定される。
【００４６】
第２クロック信号FREFがローレベルからハイレベルに遷移する時点がウィンドウの右側に位置すると、NANDゲート４２４から出力される第２アップ信号UP2はローレベルに、NANDゲート４２６から出力される第２ダウン信号DN2はハイレベルになる。
【００４７】
第２クロック信号FREFがローレベルからハイレベルに遷移する時点がウィンドウの内に位置すると、NANDゲート４２４，４２６から出力される第２アップ信号UP2及び第２ダウン信号DN2は全部ハイレベルになる。
【００４８】
第２クロック信号FREFがローレベルからハイレベルに遷移する時点がウィンドウの左側に位置すると、NANDゲート４２４から出力される第２アップ信号UP2はハイレベルに、NANDゲート４２６から出力される第２ダウン信号DN2はローレベルになる。
【００４９】
図１を参照すると、アップ/ダウンカウンタ５００は６ビットカウンタであり、位相比較器４００のNANDゲート４２４，４２６から出力される第２アップ信号UP2及び第２ダウン信号DN2に応じてカンウト動作を遂行する。即ち、信号UP２，DN2のうち、第２アップ信号UP2がハイレベルであると、‘１’アップカウントを遂行し、第２ダウン信号DN2がハイレベルであると、‘１’ダウンカウントを遂行する。但し、信号UP２，DN2が全部ハイレベルであると、カウント動作を遂行しない。
【００５０】
デコーダ６００は、アップ/ダウンカウンタ５００から出力される６ビットカウントデータCNT［5:0］を取り込んで６４ビットの第３スイッチ制御データSW3［63:0］にデコーディングする。例えば、デコーダ６００によってデコーディングされた第３スイッチ制御データSW3［63:0］は、６４ビットのうちいずれか１ビットだけが‘１’であり、残りの６３ビットは‘０’である。
【００５１】
図７は、図１に示されたVCDL３００の詳細な回路構成を示す図である。
【００５２】
図７を参照すると、VCDL３００は、６４個の遅延タップ（delay taps）D0〜D63、第１スイッチアレイ３１０、３つのスイッチSB0〜SB2、そして、第３スイッチアレイ３２０で構成される。遅延タップD0〜D63は４つのブロックBLOCK1〜BLOCK4に分けられ、各々のブロックには遅延タップD0〜D7,D8〜D15,D16〜D31,D32〜D63が直列に連結される。ブロックBLOCK1〜BLOCK4はスイッチSB0,SB1,SB2によって互いに連結される。スイッチSB0,SB1,SB2は、外部から供給される第２スイッチ制御データSW2［2:0］の対応するビットによって各々制御される。
【００５３】
第１スイッチアレイ３１０は、外部から供給される第１スイッチ制御データSW1［3:0］に応じて、ブロックBLOCK1〜BLOCK4から出力される信号のうち１つをフィードバック信号FFDとして出力する。このようなブロック選択は、第１クロック信号FCLKの周波数に従って決定される。例えば、入力できる第１クロック信号FCLKの周波数がA1,A2,A3,A4MHzである時 (但し、A1＞A2＞A3＞A4)、第１スイッチアレイ３１０内のスイッチSA0〜SA3とスイッチSB0〜SB2のうち、スイッチオンされるスイッチと、出力信号がフィードバック信号として選択されるブロックは表１のとおりである。
【００５４】
【表１】
0004807909.tif 000002
【００５５】
第３スイッチアレイ３２０は、遅延タップD0〜D63のうち対応するタップの出力信号をVCDL３００の出力信号FOUTとして出力するための６４個のスイッチSC0〜SC63で構成される。スイッチSC0〜SC63は、デコーダ６００から供給される第３スイッチ制御データSW3［63:0］の対応するビットによって各々制御される。即ち、第３スイッチ制御データSW3［63:0］の６４ビットのうち‘１’に活性化されたビットに対応するスイッチだけがオンされ、残り６３個のスイッチはオフされる。従って、第３スイッチ制御データSW3［63:0］の活性化されたビットに対応するタップから出力される信号がVCDL３００の出力信号FOUTとして出力される。
【００５６】
例えば、第１クロック信号FCLKが１０MHzである場合、第１スイッチアレイ３１０に構成されたスイッチSA0〜SA3のうちスイッチSA3がオンされ、スイッチSB0〜SB2も全部オンされると仮定すると、VCDL３００内に構成された６４個の遅延タップD0〜D63は全部直列に連結される。この時、アナログ位相比較部１００は、第１クロック信号FCLKの位相と６３番目遅延タップD63から出力されるフィードバック信号FFDの位相が一致する時まで位相比較動作を遂行する。遅延タップD0〜D63の各々から出力される信号は、第１クロック信号FCLKと周波数は同一であるが、位相が少しずつ異なる信号である。第１クロック信号FCLKの位相と６３番目遅延タップD63から出力されるフィードバック信号FFDの位相が一致すると、位相比較器４００、アップ/ダウンカウンタ５００、そして、デコーダ６００が動作を開始する。
【００５７】
第３スイッチアレイ３２０のスイッチSC0〜SC63のうち２０番目スイッチSC20がオンされる場合、２０番目の遅延タップD20から出力される信号が出力信号FOUTとして出力され、位相比較器４００に供給される。第２クロック信号FREFの位相が出力信号FOUTの位相より前にずれると、アップ/ダウンカウンタ５００のカウント値が‘１’増加する。デコーダ６００から出力される第３スイッチ制御データSC３［0:63］は２１番目のビットだけがハイレベルになり、残りのビットはローレベルになる。その結果、２１番目遅延タップD21から出力される信号が出力信号FOUTとして出力される。前述のような動作は第２クロック信号FREFと出力信号FOUTの位相が一致する時まで反復的に遂行される。このような方法によって、第１クロック信号FCLKは第２クロック信号FREFに同期して出力される。
【００５８】
他の例として、第１クロック信号FCLKが３２０MHzである場合、第１スイッチアレイ３１０に構成されたスイッチSA0〜SA3のうちスイッチSA0がオンされ、スイッチSB0〜SB2は全部オフされると仮定すると、VCDL３００内に構成された６４個の遅延タップD0〜D63のうち８つの遅延タップD0〜D7だけが直列に連結される。この時、アナログ位相比較部１００は、第１クロック信号FCLKの位相と７番目の遅延タップD7から出力されるフィードバック信号FFDの位相が一致する時まで位相比較動作を遂行する。第１クロック信号FCLKの位相と７番目の遅延タップD7から出力されるフィードバック信号FFDの位相が一致すると、位相比較器４００、アップ/ダウンカウンタ５００、そして、デコーダ６００が動作を開始する。この時、アップ/ダウンカウンタ５００のカウントデータ範囲は‘０’乃至‘７’である。即ち、遅延タップD0〜D7から出力される信号のうち１つが出力信号FOUTとして出力され得る。
【００５９】
図５を参照すると、位相比較器４００の遅延部４１０で遅延される総時間（遅延セルの遅延時間＋マルチプレクサの遅延時間：即ち、ウィンドウの大きさ）は遅延タップ１つの遅延時間より長く、２つの遅延タップによって遅延される時間より短くなければならない。何故かというと、一サイクルの位相比較動作が遂行される時毎に出力信号FOUTは１つの遅延信号タップによって遅延される時間だけ遅延されたり、繰り上げられたりして出力されるためである。従って、位相比較動作が反復的に遂行される間、第２クロック信号FREFがウィンドウの内に含まれる場合が少なくとも１度以上存在する。
【００６０】
図８は、図７に示された遅延タップD0〜D63のうち１番目の遅延タップD0の詳細な回路構成を示す回路図である。
【００６１】
図８を参照すると、遅延タップD0は簡単なカレントミラースキーム（current mirror scheme）を利用したものであり、PMOSトランジスタ３３２，３３４，３４２，３４４，３５０とNMOSトランジスタ３３６，３３８，３４６，３４８，３５２で構成される。
【００６２】
ループフィルタ１３０から供給される制御電圧VCTRLはNMOSトランジスタ３３６のゲートを制御する。制御電圧VCTRLが上がると、PMOSトランジスタ３３２，３３４の共通ゲート端子の第５ノードN5の電位は下がり、NMOSトランジスタ３３８，３４８の共通ゲート端子の第６ノードN6の電位は上がる。従って、入力信号IN（ 即ち、第１クロック信号FCLK）に従ってPMOSトランジスタ３４２とNMOSトランジスタ３４８を通じて流れる電流の量が増加して、入力信号INが出力信号OUTとして現れる応答時間が早くなる。言い換えれば、遅延タップの遅延時間が減少する。これに対して、ループフィルタ１３０から供給される制御電圧VCTRLが下がると、遅延タップの遅延時間が増加する。
【００６３】
図７に示された残りの遅延タップD1〜D63の全部は図８に示されたブロック３４０と同一の回路構成を有する。従って、遅延タップD1〜D63の全部は制御電圧VCTRLに対応する同一の遅延時間を有する。例えば、第１クロック信号FCLKの周波数範囲が１０乃至３２０MHzである場合、遅延タップの遅延時間は０．３９乃至１．３nsである、第１クロック信号FCLKの周波数が３２０MHzである場合、位相誤差は０．３９ns以下である。
【００６４】
図９及び図１０は、図１に示された位相同期回路１０の動作手順を示すフローチャートである。図１に示されたアナログ位相比較部１００とVCDL３００は、第１クロック信号FCLKとフィードバック信号FFDの位相差に対応する制御電圧VCTRLに従って第１クロック信号FCLKを遅延させて出力する。このようなアナログ位相比較部１００とVCDL３００の動作をアナログ遅延固定ループ（analog delay lock loop:analog DLL）動作という。一方、図１に示された位相比較器４００、アップ/ダウンカウンタ５００、デコーダ６００、そして、VCDL３００は、第２クロック信号FREFと出力信号FOUTの位相差に従うカウントデータCNT［5:0］だけ遅延された第１クロック信号FCLKを出力信号FOUTとして出力する。このような位相比較器４００、アップ/ダウンカウンタ５００、デコーダ６００、そして、VCDL３００の動作をデジタル遅延固定ループ（digital DLL）動作という。
【００６５】
図１及び図９を参照してアナログDLL動作を説明する。アナログDLL動作が段階S700で開始されると、第１クロック信号FCLKが位相及び周波数検出器１１０とVCDL３００に入力される（段階S702）。
【００６６】
段階S704で、位相及び周波数検出器１１０は、第１クロック信号FCLKの位相とVCDL３００から出力されるフィードバック信号FFDの位相を比較して、位相が一致するかを判別する。判別の結果、信号FCLK  ，FFDの位相が一致しないと、制御は段階S706に進行する。
【００６７】
段階S706で、位相及び周波数検出器１１０は、第１クロック信号FCLKの位相が、VCDL３００から出力されるフィードバック信号FFDの位相より前にずれているかを判別する。判別の結果、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より前にずれていると、第１アップ信号UP1を発生させ（段階S708）、第１クロック信号FCLKの位相がフィードバック信号FFDの位相より遅れると、第１ダウン信号DN1を発生させる（段階S710）。
【００６８】
段階S712で、チャージポンプ１２０とループフィルタ１３０は、位相及び周波数検出器１１０からの第１アップ信号UP1又は第１ダウン信号DN1に応じて制御電圧VCTRLを発生させる。
【００６９】
段階S714で、VCDL３００が制御電圧VCTRLに対応する時間の間、第１クロック信号FCLKを遅延させてフィードバック信号FFDとして出力する。その次に、制御は段階S704にリターンする。
【００７０】
段階S704で、第１クロック信号FCLKの位相とVCDL３００から出力されるフィードバック信号FFDの位相が一致すると、制御は図１０の段階S720に進行して、デジタルDLL動作が開始される。
【００７１】
図１及び図１０を参照してデジタルDLL動作を説明する。デジタルDLL動作が段階S720で開始されると、第２クロック信号FREFが位相比較器４００に入力される（段階S722）。
【００７２】
段階S724で、位相比較器４００は、第２クロック信号FREFの位相とVCDL３００からの出力信号FOUTの位相が一致するかを判別する。２つの信号FREF  ，FOUTの位相が一致するかは、図６に示されたように、第２クロック信号FREFがローレベルからハイレベルに遷移する時点がウィンドウの中に含まれるかによって分かる。２つの信号FREF  ，FOUTの位相が一致しない場合、制御は段階S726に進行する。
【００７３】
段階S726で、位相比較器４００は、第２クロック信号FREFの位相がVCDL３００からの出力信号FOUTの位相より前にずれているかを判別する。判別の結果、第２クロック信号FREFの位相がVCDL３００からの出力信号FOUTの位相より前にずれていると、位相比較器４００はハイレベルの第２アップ信号UP2を出力する(段階S728)。これに対して、第２クロック信号FREFの位相がVCDL３００からの出力信号FOUTの位相より遅れると、第２ダウン信号DN2を出力する(段階S730)。
【００７４】
段階S732で、アップ/ダウンカウンタ５００は、位相比較器４００からの第２アップ信号UP2と第２ダウン信号DN2に応じてアップ/ダウンカウントを遂行する。
【００７５】
段階S734で、デコーダ６００は、アップ/ダウンカウンタ５００からの６ビットカウントデータCNT［5:0］を６４ビット第３スイッチ制御データSW3［63:0］にデコーディングする。例えば、デコーダ６００によってデコーディングされた第３スイッチ制御データSW3［63:0］は６４ビットのうちいずれか１つだけが‘１’であり、残り６３ビットは‘０’である。
【００７６】
段階S736で、VCDL３００は、デコーダ６００からの６４ビット第３スイッチ制御データSW3［63:0］の活性化されたビットに対応する遅延タップから出力される信号を出力信号FOUTとして出力する。その次に、制御は段階S724にリータンして、前述のようなデジタルDLL動作を反復する。
【００７７】
段階S724で、第２クロック信号FREFの位相と出力信号FOUTの位相が一致する場合、デジタルDLL動作は終了する。
【００７８】
図１２及び図１３は、本発明の望ましい実施形態による位相同期回路１０をHSPICEシミュレーションした時、位相比較器４００から出力される第２アップ信号UP2と第２ダウン信号DN2を各々示す図である。
【００７９】
第１クロック信号FCLKと第２クロック信号FREFの位相同期がなされていない領域では、第２アップ信号UP2と第２ダウン信号DN2がハイレベルとローレベルに反復的に現れ、第１クロック信号FCLKと第２クロック信号FREFの位相が同期されると、第２アップ信号UP2と第２ダウン信号DN2は全部ハイレベルに固定される。
【００８０】
図１４は８０MHzの第１クロック信号FCLKを示す図であり、図１５は４０MHzの第２クロック信号FREFを示す図である。そして、図１６は図１４に示された第１クロック信号FCLKが図１５に示された第２クロック信号FREFに同期したのを示す図である。
【００８１】
図１４乃至図１６に示されたように、VCDL３００から出力される信号FOUTは第１クロック信号FCLKと同一の周波数を有し、第２クロック信号FREFに同期した信号である。
【００８２】
以上、望ましい実施形態を使用して本発明を説明した。しかし、本発明の範囲は開示された実施形態に限られない。本発明の範囲は様々な変形例及びその類似した構成を含むように幅広く解釈されなければならない。
【００８３】
【発明の効果】
前述のような本発明によると、周波数が相違する第１クロック信号と第２クロック信号の位相を同期化させ得る。さらに、本発明の位相同期回路は入力できる第１クロック信号の周波数の範囲が広いので様々な分野に適用され得る。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態による位相同期回路の全体回路構成を示す構成図である。
【図２】図１に示されたチャージポンプの詳細な回路構成を示す回路図である。
【図３】図２に示されたプリチャージ回路の詳細な回路構成を示す図である。
【図４】図２に示されたプリチャージ回路の他の実施形態を示す回路図である。
【図５】図１に示された位相比較器の詳細な構成を示す構成図である。
【図６】  VCDLの出力信号と第２クロック信号の関係に従って図５に示された位相比較器から出力される第２アップ信号及び第２ダウン信号の状態を示す図である。
【図７】図１に示されたVCDLの詳細な回路構成を示す図である。
【図８】図７に示された遅延タップのうち１番目の遅延タップの詳細な回路構成を示す回路図である。
【図９】図１に示された位相同期回路の動作手順を示すフローチャートである。
【図１０】図１に示された位相同期回路の動作手順を示すフローチャートである。
【図１１】図３及び図４に示されたプリチャージ回路の動作を比較して示す特性図である。
【図１２】本発明の望ましい実施形態による位相同期回路をHSPICEシミュレーションした時、位相比較器から出力される第２アップ信号を示す図である。
【図１３】本発明の望ましい実施形態による位相同期回路をHSPICEシミュレーションした時、位相比較器から出力される第２ダウン信号を示す図である。
【図１４】８０MHzの第１クロック信号を示す図である。
【図１５】４０MHzの第２クロック信号を示す図である。
【図１６】  VCDLから出力される信号を示す図である。
【符号の説明】
１０  位相同期回路
１００  アナログ位相比較部
１１０  位相及び周波数検出器
１２０  チャージポンプ
１３０  ループフィルタ
２３０，２７０  プリチャージ回路
３００  電圧制御遅延ライン
４００  位相比較器
４１０  遅延部
５００  アップ/ダウンカウンタ
６００  デコーダ
【図１】
0004807909.tif 000003
【図２】
0004807909.tif 000004
【図３】
0004807909.tif 000005
【図４】
0004807909.tif 000006
【図５】
0004807909.tif 000007
【図６】
0004807909.tif 000008
【図７】
0004807909.tif 000009
【図８】
0004807909.tif 000010
【図９】
0004807909.tif 000011
【図１０】
0004807909.tif 000012
【図１１】
0004807909.tif 000013
【図１２】
0004807909.tif 000014
【図１３】
0004807909.tif 000015
【図１４】
0004807909.tif 000016
【図１５】
0004807909.tif 000017
【図１６】
0004807909.tif 000018