(57)【特許請求の範囲】
【請求項１】
システムバスと、
前記システムバスに接続され省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、
シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、
前記システムバス上の命令を監視して省電力モード移行命令を検出し、検出信号をシンクロナスＤＲＡＭコントローラにアサートする検出手段と、を有し、
前記シンクロナスＤＲＡＭコントローラは、前記検出手段が前記検出信号をアサートした場合に前記シンクロナスＤＲＡＭを省電力モードに移行させることを特徴とする情報処理装置。
【請求項２】
前記シンクロナスＤＲＡＭコントローラは、前記シンクロナスＤＲＡＭが省電力モードで動作中に前記検出手段が割り込みを検出し前記検出信号をネゲートした場合に前記シンクロナスＤＲＡＭを前記省電力モードから前記通常動作モードへ移行させることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記シンクロナスＤＲＡＭコントローラは、実行中のメモリ転送が終了すると、前記シンクロナスＤＲＡＭを省電力モードに移行させることを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、
前記システムバス上の命令を監視して前記中央処理装置が前記省電力モード移行命令を検出し、検出信号を前記シンクロナスＤＲＡＭコントローラにアサートする検出工程と、
前記検出信号がアサートされた場合に、前記シンクロナスＤＲＡＭコントローラが前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程とを有することを特徴とする省電力移行制御方法。
【請求項５】
システムバスと、
省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、
シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、
前記中央処理装置の指示に基づいて、所定の時間をカウントした後に前記シンクロナスＤＲＡＭを省電力モードに移行させる要求信号をアサートするカウンタと、
前記カウンタのアサートする要求信号に基づいて前記シンクロナスＤＲＡＭを省電力モードに移行させるシンクロナスＤＲＡＭコントローラと、を有し、
前記中央処理装置は、前記シンクロナスＤＲＡＭコントローラにより前記シンクロナスＤＲＡＭが省電力モードに移行される前に前記省電力モード移行命令を実行することを特徴とする情報処理装置。
【請求項６】
外部トリガに応じて前記中央処理装置と前記カウンタとに割り込みをアサートする割り込み制御手段を更に有し、前記カウンタは前記割り込み制御手段からの割り込みに応じて前記要求信号をネゲートし、前記シンクロナスＤＲＡＭコントローラは前記要求信号のネゲートに応じて前記シンクロナスＤＲＡＭを省電力モードから復帰させる制御をすることを特徴とする請求項５に記載の情報処理装置。
【請求項７】
前記カウンタは、前記シンクロナスＤＲＡＭを省電力モードへ移行するまでの所定の時間を示すカウント値を保持する第１レジスタと、前記第１レジスタの保持するカウント値に基づいてカウントする第２レジスタと、カウントダウンの開始を制御する第１の情報と割り込みの有無を示す第２の情報とを保持する第３レジスタとを備え、前記カウント値に基づいて前記所定の時間をカウントした後に前記要求信号をアサートすることを特徴とする請求項５又は６に記載の情報処理装置。
【請求項８】
前記第１レジスタと前記第２レジスタとは前記中央処理装置によってメモリマップされていることを特徴とする請求項７に記載の情報処理装置。
【請求項９】
前記シンクロナスＤＲＡＭコントローラは、前記シンクロナスＤＲＡＭに対して出力する信号について、CS信号、RAS信号、CAS信号、およびCKE信号を“０”にドライブし、WE信号を“１”にドライブすることで前記シンクロナスＤＲＡＭを省電力モードに移行させることを特徴とする請求項５乃至８のいずれか１項に記載の情報処理装置。
【請求項１０】
前記シンクロナスＤＲＡＭコントローラは、実行中のメモリ転送が終了すると、前記シンクロナスＤＲＡＭを省電力モードに移行させることを特徴とする請求項５乃至９のいずれか１項に記載の情報処理装置。
【請求項１１】
システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、
前記中央処理装置の指示に基づいて、所定の時間をカウントした後に前記シンクロナスＤＲＡＭを省電力モードに移行させる要求信号をアサートするカウント工程と、
前記シンクロナスＤＲＡＭコントローラが、前記要求信号に基づいて前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程と、
前記中央処理装置が、前記シンクロナスＤＲＡＭコントローラにより前記シンクロナスＤＲＡＭが省電力モードに移行される前に前記省電力モード移行命令を実行する実行工程とを有することを特徴とする省電力移行制御方法。
【請求項１２】
システムバスと、
省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、
シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、
前記中央処理装置が前記シンクロナスＤＲＡＭを通常動作モードから省電力モードに切り替えることを許可するための設定を行う設定手段と、
前記設定手段により前記シンクロナスＤＲＡＭを通常動作モードから省電力モードへ切り替えることが許可された後に前記中央処理装置が省電力モードに移行した場合、前記シンクロナスＤＲＡＭを省電力モードに移行するように制御するシンクロナスＤＲＡＭコントローラとを有することを特徴とする情報処理装置。
【請求項１３】
システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、
前記中央処理装置が前記シンクロナスＤＲＡＭを通常動作モードから省電力モードに切り替えることを許可するための設定を行う設定工程と、
前記設定工程により前記シンクロナスＤＲＡＭを通常動作モードから省電力モードへ切り替えることが許可された後に前記中央処理装置が省電力モードに移行した場合、前記シンクロナスＤＲＡＭコントローラが前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程とを有することを特徴とする省電力移行制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置及び省電力移行制御方法に関する。
【０００２】
【従来の技術】
従来より、省電力モードを備えた情報処理装置においては、省電力モード移行命令（ＷＡＩＴＩ命令）を実行することによって省電力モードに移行し、ハードウェア割り込みが入力されると通常動作モードに復帰するような省電力型のＣＰＵが広く利用されている。更に、装置全体の消費電力を低減するために、システムの構成要素それぞれに省電力モードを設けて、装置の動作モードによって使用していない構成要素を省電力モードに設定できるようになっている。
【０００３】
特に、ＣＰＵのプログラムやデータを格納する主記憶装置は、多くの電力を消費する構成要素であるため、様々な省電力機構が提案されている。例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）を用いた主記憶装置では、ＳＤＲＡＭに対してセルフリフレッシュエントリ命令（ＳＥＬＦ命令）を発行することにより、メモリを省電力モードに切り替えることが可能である。
【０００４】
通常、上記のような省電力モードの切り替えは、ＣＰＵの設定によって行われる。従って、装置全体を省電力モードに移行させるためには、先ずＣＰＵにより主記憶装置を省電力モードに移行するように設定し、その後にＣＰＵ自身が省電力モードに遷移する必要がある。しかしながら、ＣＰＵ自身が省電力モードに遷移するためにはＷＡＩＴＩ命令を実行する必要があるが、通常、ＷＡＩＴＩ命令自体が主記憶装置に存在するため、ＷＡＩＴＩ命令の命令フェッチ時には、主記憶装置は通常に動作している必要がある。
【０００５】
一方、ハードウェア割り込みにより省電力モードから通常動作モードに復帰する場合は、ＣＰＵは先ず主記憶装置を通常動作モードに復帰させるように設定する必要があるが、ＣＰＵは通常動作モードに復帰した直後に、割り込みハンドラの命令フェッチを主記憶装置から行うため、やはりこの時点で主記憶装置が通常に動作している必要がある。
【０００６】
以上のような要求を満たすために、従来は、主記憶装置を分割し、一方はＲＯＭやＳＲＡＭ等のスタティックで消費電力が少ない小容量メモリを備え、もう一方は大容量のＳＤＲＡＭを備えて、ＷＡＩＴＩ命令を実行するルーチンと割り込みハンドラは小容量メモリに常駐させるか、省電力モードへ移行する直前に転送するようにしている。
【０００７】
通常、情報処理装置では、電源投入直後にＣＰＵがリセットベクターアドレスの命令をフェッチする必要があるため、主記憶装置の一部として安価なＲＯＭ（ブートＲＯＭ）を備えている。そこで、このブートＲＯＭの一部に上記ＷＡＩＴＩ命令の実行ルーチン及び割り込みハンドラを予め固定的に書き込んでおくことにより、省電力モードに移行するためだけの専用のメモリを備えることなくシステムを構成している。或いは、命令キャッシュを備えるＣＰＵにおいては、上記ＷＡＩＴＩ命令の実行ルーチン及び割り込みハンドラを命令キャッシュにロックダウンした後に、省電力モードへ移行するようにしている。即ち、上記の専用のＳＲＡＭを備える代わりに、命令キャッシュを同様の目的に流用しているわけである。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来技術においては下記のような問題があった。即ち、通常、安価なＲＯＭは、ＲＡＭと比較してアクセス時間が長いため、ＲＯＭ上に存在する命令シーケンスの処理は、ＲＡＭ上に存在する命令シーケンスの処理と比較して遅い。そのため、割り込みハンドラをＲＯＭ上に固定的に配置する場合、省電力モードからの遷移に関わる割り込み処理のみならず、通常の割り込み処理までもが遅くなるという問題点がある。これは、特にリアルタイム処理を行う情報処理装置にとっては致命的な問題点である。
【０００９】
また、専用のＳＲＡＭを備える方式においては、高価なＳＲＡＭを使用するため、装置のコストが上昇するという問題点がある。
【００１０】
また、命令キャッシュを流用する方式においては、省電力モードに移行する度に、特殊なキャッシュ操作命令を用いて必要なルーチンやハンドラをキャッシュ内に格納しロックダウンするために、処理のオーバーヘッドが大きくなり、処理速度の低下を招くという問題点がある。また、キャッシュを操作するソフトウェアは複雑になりがちな上、デバッグが困難である。更に、キャッシュをロックダウンすることは、実質的にその他の命令を格納する領域が減少することを意味するので、キャッシュのヒット率の低下を招き、パフォーマンスが低下するという問題点がある。
【００１１】
本発明は、上述した点に鑑みなされたものであり、高価な専用のメモリを装備することなく且つ複雑なソフトウェアの処理を必要とすることなく、安価で高い割り込みパフォーマンスを持つ省電力型の情報処理装置を容易に構築可能とした情報処理装置及び省電力移行制御方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、システムバスと、前記システムバスに接続され省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、前記システムバス上の命令を監視して省電力モード移行命令を検出し、検出信号をシンクロナスＤＲＡＭコントローラにアサートする検出手段と、を有し、前記シンクロナスＤＲＡＭコントローラは、前記検出手段が前記検出信号をアサートした場合に前記シンクロナスＤＲＡＭを省電力モードに移行させることを特徴とする。
【００１３】
また、本発明は、システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、前記システムバス上の命令を監視して前記中央処理装置が前記省電力モード移行命令を検出し、検出信号を前記シンクロナスＤＲＡＭコントローラにアサートする検出工程と、前記検出信号がアサートされた場合に、前記シンクロナスＤＲＡＭコントローラが前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程とを有することを特徴とする。
【００１４】
また、本発明は、システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、前記中央処理装置の指示に基づいて、所定の時間をカウントした後に前記シンクロナスＤＲＡＭを省電力モードに移行させる要求信号をアサートするカウンタと、前記カウンタのアサートする要求信号に基づいて前記シンクロナスＤＲＡＭを省電力モードに移行させるシンクロナスＤＲＡＭコントローラと、を有し、前記中央処理装置は、前記シンクロナスＤＲＡＭコントローラにより前記シンクロナスＤＲＡＭが省電力モードに移行される前に前記省電力モード移行命令を実行することを特徴とする。
【００１５】
また、本発明は、システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、前記中央処理装置の指示に基づいて、所定の時間をカウントした後に前記シンクロナスＤＲＡＭを省電力モードに移行させる要求信号をアサートするカウント工程と、前記シンクロナスＤＲＡＭコントローラが、前記要求信号に基づいて前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程と、前記中央処理装置が、前記シンクロナスＤＲＡＭコントローラにより前記シンクロナスＤＲＡＭが省電力モードに移行される前に前記省電力モード移行命令を実行する実行工程とを有することを特徴とする。
【００１６】
また、本発明は、システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭと、前記中央処理装置が前記シンクロナスＤＲＡＭを通常動作モードから省電力モードに切り替えることを許可するための設定を行う設定手段と、前記設定手段により前記シンクロナスＤＲＡＭを通常動作モードから省電力モードへ切り替えることが許可された後に前記中央処理装置が省電力モードに移行した場合、前記シンクロナスＤＲＡＭを省電力モードに移行するように制御するシンクロナスＤＲＡＭコントローラとを有することを特徴とする。
【００１７】
また、本発明は、システムバスと、省電力モード移行命令の実行により通常動作モードから省電力モードへ移行する中央処理装置と、シンクロナスＤＲＡＭコントローラを介して前記システムバスに接続され省電力移行命令を保持しているシンクロナスＤＲＡＭとを具備してなる情報処理装置に適用される省電力移行制御方法であって、前記中央処理装置が前記シンクロナスＤＲＡＭを通常動作モードから省電力モードに切り替えることを許可するための設定を行う設定工程と、前記設定工程により前記シンクロナスＤＲＡＭを通常動作モードから省電力モードへ切り替えることが許可された後に前記中央処理装置が省電力モードに移行した場合、前記シンクロナスＤＲＡＭコントローラが前記シンクロナスＤＲＡＭを省電力モードに移行させる移行制御工程とを有することを特徴とする。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４１】
［第１の実施の形態］
図１は本発明の第１の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。本発明の第１の実施の形態に係る情報処理装置は、ＣＰＵ１（中央処理装置）、ＲＯＭ２、ＳＤＲＡＭ３、ＲＯＭコントローラ４、ＳＤＲＡＭコントローラ５、割り込みコントローラ６、ＷＡＩＴＩ命令フェッチ検出回路７（検出手段）、システムバス８を具備している。
【００４２】
上記構成を詳述すると、ＣＰＵ１は、省電力モード移行命令（ＷＡＩＴＩ命令）を実行することによって省電力モードに移行し、ハードウェア割り込みが入力されると通常動作モードに復帰するような省電力型の中央処理装置である。ＣＰＵ１が実行する命令は、ＲＯＭ２及びＳＤＲＡＭ３に格納されている。ＳＤＲＡＭ３には、ＣＰＵ１の命令実行に必要なデータも格納されている。ＣＰＵ１の命令フェッチ転送は、システムバス８上のトランザクションとして発生し、これを検知したＲＯＭコントローラ４及びＳＤＲＡＭコントローラ５により、それぞれのメモリアクセス転送に変換され、ＲＯＭ２及びＳＤＲＡＭ３よりシステムバス８上へ送られる。ＣＰＵ１のデータ転送も、同様にシステムバス８を介してＳＤＲＡＭコントローラ５により行われる。
【００４３】
割り込みコントローラ６は、情報処理装置のスイッチ押下等の外部トリガ入力を受けて、ＣＰＵ１及びＷＡＩＴＩ命令フェッチ検出回路７に対してハードウェア割り込み信号をアサートする。ＷＡＩＴＩ命令フェッチ検出回路７は、システムバス８上の命令フェッチ転送を監視し、システムバス８上の転送が命令フェッチ転送であり且つデータがＷＡＩＴＩ命令であることを検知すると、ＳＤＲＡＭコントローラ５に対してＷＡＩＴＩ命令検出信号をアサートし、ハードウェア割り込み信号がアサートされると、ＷＡＩＴＩ命令検出信号をネゲートする。
【００４４】
図２は上記図１に示した本発明の第１の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ５の省電力モードの設定に関わる部分を示すブロック図である。本発明の第１の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ５は、ＳＤＲＡＭ設定レジスタ５１（設定手段）と、ＡＮＤゲート５２と、ＳＤＲＡＭ制御シーケンサ５３とを具備している。
【００４５】
上記構成を詳述すると、ＳＤＲＡＭ設定レジスタ５１は、例えば１６ビットのレジスタであり、システムバス８の１６ビットデータ線に接続されている。このＳＤＲＡＭ設定レジスタ５１は、ＣＰＵ１から見るとメモリマップされており、例えば０ｘＦＦ１０００００番地にアサインされている。ＳＤＲＡＭコントローラ５は、システムバス８のアドレス線をデコード回路（図示略）によりデコードし、ＣＰＵ１が出力するトランザクションのアドレスが０ｘＦＦ１０００００番地であり且つ書き込みトランザクションである場合、システムバス８のデータ線上のデータをＳＤＲＡＭ設定レジスタ５１にラッチする。
【００４６】
ＳＤＲＡＭ設定レジスタ５１の最下位ビット（Ｂｉｔ０）の出力は、ＳＥＬＦ許可信号として２入力のＡＮＤゲート５２の一方の入力に接続されている。ＡＮＤゲート５２のもう一方の入力には、ＣＰＵ１がＷＡＩＴＩ命令をフェッチしたことを示す信号であるＷＡＩＴＩ命令検出信号が接続されている。ＡＮＤゲート５２の出力は、ＳＥＬＦ要求信号としてＳＤＲＡＭ制御シーケンサ５３に接続されている。
【００４７】
ＳＤＲＡＭ制御シーケンサ５３は、ＳＥＬＦ要求信号が“１”にアサートされると、現在実行中のメモリ転送が終了すると直ちにＳＤＲＡＭ３に対してＳＥＬＦコマンドを発行する。これは、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＣＫＥ信号を全て“０”にドライブし、ＷＥ信号を“１”にドライブすることで実行される。ＳＥＬＦコマンドが入力されると、ＳＤＲＡＭ３は省電力モードに遷移する。
【００４８】
次に、上記の如く構成された本発明の第１の実施の形態に係る情報処理装置の動作を図１及び図２を参照しながら詳細に説明する。下記の制御は、情報処理装置のＲＯＭ２に格納されたプログラムに基づきＣＰＵ１により実行される。
【００４９】
最初に、ＣＰＵ１がＣＰＵ自身とＳＤＲＡＭ３の両方を省電力モードに移行させる手順を説明する。先ず、ＣＰＵ１は、ＳＤＲＡＭコントローラ５のＳＤＲＡＭ設定レジスタ５１に書き込み転送を発生し、システムバス８のデータ線Ｂｉｔ０を“１”にドライブすることにより、ＳＥＬＦ許可信号を“１”に設定する。この時点では、ＳＤＲＡＭコントローラ５は直ちにはＳＥＬＦコマンドを発行しない。従って、ＣＰＵ１は、通常動作モードにおいて最後に実行される命令であるＷＡＩＴＩをＳＤＲＡＭ３よりフェッチすることが可能である。
【００５０】
ＣＰＵ１が、ＷＡＩＴＩ命令をフェッチするための命令フェッチ転送をシステムバス８上に発行すると、ＷＡＩＴＩ命令フェッチ検出回路７は、ＷＡＩＴＩ命令検出信号を“１”にアサートする。その結果、ＳＥＬＦ要求信号が“１”となり、ＳＤＲＡＭコントローラ５のＳＤＲＡＭ制御シーケンサ５３は、ＳＤＲＡＭ３に対してＳＥＬＦコマンドを発行し、ＳＤＲＡＭ３は省電力モードに移行する。
【００５１】
次に、省電力モードから通常動作モードに復帰する手順を説明する。情報処理装置のスイッチ等が押下され外部トリガが入力されると、割り込みコントローラ６は、ＣＰＵ１及びＷＡＩＴＩ命令フェッチ検出回路７に対してハードウェア割り込みをアサートする。割り込みが入力されると、ＣＰＵ１は通常動作モードに復帰し、また、ＷＡＩＴＩ命令フェッチ検出回路７はＷＡＩＴＩ命令検出信号を“０”にネゲートする。
【００５２】
その結果、ＳＤＲＡＭコントローラ５のＳＥＬＦ要求信号がネゲートされるので、ＳＤＲＡＭコントローラ５のＳＤＲＡＭ制御シーケンサ５３は、直ちにＳＥＬＦ  ＥＸＩＴコマンドをＳＤＲＡＭ３に対して発行する。これは、ＣＳ信号だけを“０”にドライブし、他の信号（ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＣＫＥ信号）を全て“１”にドライブすることによって行われる。これにより、ＳＤＲＡＭ３は通常動作モードに復帰する。
【００５３】
一方、通常動作モードに復帰したＣＰＵ１は、直ちに割り込みハンドラの命令をフェッチするために、割り込みベクターアドレスと共に命令フェッチサイクルをシステムバス８上に出力する。ＳＤＲＡＭコントローラ５は、ＳＤＲＡＭ３が既に通常動作モードに復帰しているので、直ちに要求された命令をＳＤＲＡＭ３から読み出してシステムバス８上に出力することが可能である。
【００５４】
以上説明したように、本発明の第１の実施の形態によれば、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＣＰＵ１と、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＳＤＲＡＭ３とを具備した情報処理装置において、ＳＤＲＡＭコントローラ５のＳＤＲＡＭ設定レジスタ５１がＳＤＲＡＭ３の通常動作モードから省電力モードへの切り替えを許可するＳＥＬＦ許可信号を出力した後、ＷＡＩＴＩ命令フェッチ検出回路７がＷＡＩＴＩ命令検出信号を出力した場合に、ＳＤＲＡＭ３を省電力モードに移行させ、ＳＤＲＡＭ３が省電力モードにある場合で、ＣＰＵ１が省電力モードから通常動作モードに復帰するための外部割り込みを検出した場合に、ＳＤＲＡＭ３をＳＤＲＡＭ設定レジスタ５１の設定に関わらず通常動作モードに復帰させる構成としているため、下記の効果を奏することができる。
【００５５】
ＣＰＵ１が確実に省電力モードに移行した後にＳＤＲＡＭ３を省電力モードへ移行させることで、高価な専用メモリを装備することなく且つ複雑なソフトウェアの処理を必要とすることなく、省電力モードへの遷移時のＷＡＩＴＩ命令フェッチ時に、ＳＤＲＡＭ３を正常に動作させることが可能となり、また、通常動作モードへの復帰時の割り込みハンドラの命令フェッチをＳＤＲＡＭ３から正しく行わせることが可能となる。また、キャッシュ領域等を無駄にすることなく、割り込みハンドラを高速なＲＡＭ上に常駐させることが可能であるため、高いパフォーマンスを保つことが可能であり、また、ソフトウェアによる複雑な操作が不要である。この結果、安価で高い割り込みパフォーマンスを持つ省電力型の情報処理装置を容易に構築することができる。
【００５６】
［第２の実施の形態］
図３は本発明の第２の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。本発明の第２の実施の形態に係る情報処理装置は、ＣＰＵ６１（中央処理装置）、ＲＯＭ６２、ＳＤＲＡＭ６３、ＲＯＭコントローラ６４、ＳＤＲＡＭコントローラ６５、割り込みコントローラ６６、システムバス６７を具備している。
【００５７】
上記構成を詳述すると、ＣＰＵ６１は、省電力モード移行命令（ＷＡＩＴＩ命令）を実行することによって省電力モードに移行し、ハードウェア割り込みが入力されると通常動作モードに復帰するような省電力型の中央処理装置である。ＣＰＵ６１が実行する命令は、ＲＯＭ６２及びＳＤＲＡＭ６３に格納されている。ＳＤＲＡＭ６３には、ＣＰＵ６１の命令実行に必要なデータも格納されている。
【００５８】
ＣＰＵ６１の命令フェッチ転送は、システムバス６７上のトランザクションとして発生し、これを検知したＲＯＭコントローラ６４及びＳＤＲＡＭコントローラ６５により、それぞれのメモリアクセス転送に変換され、ＲＯＭ６２及びＳＤＲＡＭ６３よりシステムバス６７上へ送られる。ＣＰＵ６１のデータ転送も、同様にシステムバス６７を介してＳＤＲＡＭコントローラ６５により行われる。割り込みコントローラ６６は、情報処理装置のスイッチ押下等の外部トリガ入力を受けて、ＣＰＵ６１とＳＤＲＡＭコントローラ６５に対してハードウェア割り込み信号をアサートする。
【００５９】
図４は上記図３に示した本発明の第２の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ６５の省電力モードの設定に関わる部分を示すブロック図である。本発明の第２の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ６５は、ＳＤＲＡＭコントロールレジスタ７１１、ＳＤＲＡＭカウンタレジスタ７１２、ＳＤＲＡＭカウンタワークレジスタ７１３を備えたＳＤＲＡＭカウンタ７１と、ＳＤＲＡＭ制御シーケンサ７２とを具備している。
【００６０】
上記構成を詳述すると、ＳＤＲＡＭコントロールレジスタ７１１、ＳＤＲＡＭカウンタレジスタ７１２、ＳＤＲＡＭカウンタワークレジスタ７１３は、例えば１６ビットのレジスタである。これらのうちＳＤＲＡＭコントロールレジスタ７１１及びＳＤＲＡＭカウンタレジスタ７１２は、システムバス６７の１６ビットデータ線に接続されており、ＣＰＵ６１から見るとメモリマップされている。例えばＳＤＲＡＭコントロールレジスタ７１１が０ｘＦＦ１０００００番地、ＳＤＲＡＭカウンタレジスタ７１２が０ｘＦＦ１００００４番地にアサインされている。
【００６１】
ＣＰＵ６１が出力するトランザクションが書き込みである場合、ＳＤＲＡＭコントローラ６５は、システムバス６７のアドレス線をデコード回路（図示略）によりデコードし、アドレスが０ｘＦＦ１０００００番地であればＳＤＲＡＭコントロールレジスタ７１１にラッチし、アドレスが０ｘＦＦ１００００４番地であればＳＤＲＡＭカウンタレジスタ７１２にラッチする。
【００６２】
ＳＤＲＡＭカウンタ７１は、ＳＤＲＡＭコントロールレジスタ７１１の最下位ビット（Ｂｉｔ０）に“１”が書き込まれると、ＳＤＲＡＭカウンタレジスタ７１２の内容をＳＤＲＡＭカウンタワークレジスタ７１３に転送し、クロック信号（図示略）によりＳＤＲＡＭカウンタワークレジスタ７１３の内容を、全ビットが“０”になるまでカウントダウンする。更に、ＳＤＲＡＭカウンタワークレジスタ７１３の全ビットが“０”且つＳＤＲＡＭコントロールレジスタ７１１の最下位ビット（Ｂｉｔ０）が“１”の場合にのみ、ＳＤＲＡＭ制御シーケンサ７２へ接続されているＳＥＬＦ要求信号を“１”にする。また、ハードウェア割り込み信号がアサートされた場合は、ＳＤＲＡＭコントロールレジスタ７１１の最下位ビット（Ｂｉｔ０）を“０”にリセットする。
【００６３】
ＳＤＲＡＭ制御シーケンサ７２は、ＳＥＬＦ要求信号が“１”にアサートされた場合、現在実行中のメモリ転送が終了後、直ちにＳＤＲＡＭ６３に対してＳＥＬＦコマンドを発行する。これは、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＣＫＥ信号を全て“０”にドライブし、ＷＥ信号を“１”にドライブすることで実行される。ＳＥＬＦコマンドが入力されると、ＳＤＲＡＭ６３は省電力モードに移行する。
【００６４】
ＳＥＬＦ要求信号が“０”にネゲートされた場合には、ＳＤＲＡＭ制御シーケンサ７２は、直ちにＳＥＬＦ  ＥＸＩＴコマンドをＳＤＲＡＭ６３に対して発行する。これは、ＣＳ信号だけを“０”にドライブし、他の信号（ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＣＫＥ信号）を全て“１”にドライブすることによって行われる。これにより、ＳＤＲＡＭ６３は通常動作モードに復帰する。
【００６５】
次に、上記の如く構成された本発明の第２の実施の形態に係る情報処理装置の動作を図３及び図４を参照しながら詳細に説明する。下記の制御は、情報処理装置のＲＯＭ６２に格納されたプログラムに基づきＣＰＵ６１により実行される。
【００６６】
最初に、ＣＰＵ６１がＣＰＵ自身とＳＤＲＡＭ６３の両方を省電力モードに移行させる手順を説明する。先ず、ＣＰＵ６１は、ＳＤＲＡＭコントローラ６５のＳＤＲＡＭカウンタレジスタ７１２にアサインされたアドレスに対して書き込み転送を発生することにより、ＳＤＲＡＭカウンタレジスタ７１２にカウントダウン開始から省電力モード移行までの時間を設定する。次に、ＣＰＵ６１は、ＳＤＲＡＭコントロールレジスタ７１１にアサインされたアドレスに対して書き込み転送を発生することにより、ＳＤＲＡＭコントロールレジスタ７１１の最下位ビット（Ｂｉｔ０）を“１”に設定する。これにより、ＳＤＲＡＭカウンタ７１は、ＳＤＲＡＭカウンタレジスタ７１２の内容をＳＤＲＡＭカウンタワークレジスタ７１３に転送し、そのカウントダウンを開始する。
【００６７】
ＳＤＲＡＭカウンタワークレジスタ７１３の全ビットが“０”になるまで、ＳＥＬＦ要求信号は“１”にアサートされないので、この時点ではまだＳＤＲＡＭ６３は通常モードで動作している。この間にＣＰＵ６１は、ＣＰＵ自身を省電力モードへ移行するためのＷＡＩＴＩ命令を実行し、省電力モードへ移行する。その後、ＳＤＲＡＭカウンタワークレジスタ７１３の全ビットが“０”になり次第、ＳＥＬＦ要求信号を“１”にアサートし、ＳＤＲＡＭ制御シーケンサ７２は、ＳＤＲＡＭ６３に対してＳＥＬＦコマンドを発行し、ＳＤＲＡＭ６３は、省電力モードへ移行する。
【００６８】
次に、省電力モードから通常動作モードに復帰する手順を説明する。情報処理装置のスイッチ等が押下され外部トリガが入力されると、割り込みコントローラ６６は、ハードウェア割り込みをアサートする。これにより、ＣＰＵ１は、直ちに通常動作モードに復帰し、ＳＤＲＡＭカウンタ７１は、ＳＤＲＡＭコントロールレジスタ７１１の最下位ビット（Ｂｉｔ０）を“０”にリセットし、ＳＥＬＦ要求信号を“０”にネゲートする。ＳＤＲＡＭ制御シーケンサ７２は、直ちにＳＥＬＦ  ＥＸＩＴコマンドをＳＤＲＡＭ６３に対して発行し、ＳＤＲＡＭ３は通常動作モードに復帰する。
【００６９】
一方、通常動作モードに復帰したＣＰＵ６１は、直ちに割り込みハンドラの命令をフェッチするために、割り込みベクターアドレスと共に命令フェッチサイクルをシステムバス６７上に出力する。ＳＤＲＡＭコントローラ６５は、ＳＤＲＡＭ６３が既に通常動作モードに復帰しているので、直ちに要求された命令をＳＤＲＡＭ６３から読み出してシステムバス６７上に出力することが可能である。
【００７０】
以上説明したように、本発明の第２の実施の形態によれば、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＣＰＵ６１と、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＳＤＲＡＭ６３とを具備した情報処理装置において、ＣＰＵ６１よりＳＤＲＡＭ６３に対して、通常動作モードから省電力モードへ移行するまでの時間を設定し、ＣＰＵ６１よりＳＤＲＡＭ６３に対して、設定時間後の省電力モードへの移行を指示し、ＳＤＲＡＭ６３が前記指示を受けた場合、ＳＤＲＡＭ６３を前記設定時間後に省電力モードに移行するように制御するため、下記の効果を奏することができる。
【００７１】
高価な専用メモリを装備することなく、省電力モードへの移行時のＷＡＩＴＩ命令フェッチ時に、ＳＤＲＡＭ６３を正常に動作させることが可能となり、また、通常動作モードへの復帰時の割り込みハンドラの命令フェッチをＳＤＲＡＭ６３から正しく行わせることが可能となる。また、ブート後に、ＲＯＭ６２上にある割り込みハンドラ等をより高速なＲＡＭであるＳＤＲＡＭ６３に転送し、キャッシュ領域等を無駄にすることなく、割り込みハンドラを高速に実行することが可能であり、また、ソフトウェアによる複雑な操作が不要である。この結果、安価で高い割り込みパフォーマンスを持つ省電力型の情報処理装置を容易に構築することができる。
【００７２】
［第３の実施の形態］
図５は本発明の第３の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。本発明の第３の実施の形態に係る情報処理装置は、ＣＰＵ８１（中央処理装置、設定手段）、ＲＯＭ８２、ＳＤＲＡＭ８３、ＲＯＭコントローラ８４、ＳＤＲＡＭコントローラ８５、割り込みコントローラ８６、システムバス８７を具備している。
【００７３】
上記構成を詳述すると、ＣＰＵ８１は、省電力モード移行命令（ＷＡＩＴＩ命令）を実行することによって省電力モードに移行し、ハードウェア割り込みが入力されると通常動作モードに復帰するような省電力型の中央処理装置である。ＣＰＵ８１が実行する命令は、ＲＯＭ８２及びＳＤＲＡＭ８３に格納されている。ＳＤＲＡＭ８３には、ＣＰＵ８１の命令実行に必要なデータも格納されている。
【００７４】
ＣＰＵ８１の命令フェッチ転送は、システムバス８７上のトランザクションとして発生し、これを検知したＲＯＭコントローラ８４及びＳＤＲＡＭコントローラ８５により、それぞれのメモリアクセス転送に変換され、ＲＯＭ８２及びＳＤＲＡＭ８３よりシステムバス８７上へ送られる。ＣＰＵ８１のデータ転送も、同様にシステムバス８７を介してＳＤＲＡＭコントローラ８５により行われる。割り込みコントローラ８６は、情報処理装置のスイッチ押下等の外部トリガ入力を受けて、ＣＰＵ８１に対してハードウェア割り込み信号をアサートする。
【００７５】
図６は上記図５に示した本発明の第３の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ８５の省電力モードの設定に関わる部分を示すブロック図である。本発明の第３の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラ８５は、ＳＤＲＡＭ設定レジスタ９１と、ＡＮＤゲート９２と、ＳＤＲＡＭ制御シーケンサ９３とを具備している。
【００７６】
上記構成を詳述すると、ＳＤＲＡＭ設定レジスタ９１は、例えば１６ビットのレジスタであり、システムバス８７の１６ビットデータ線に接続されている。このＳＤＲＡＭ設定レジスタ９１は、ＣＰＵ８１から見るとメモリマップされており、例えば０ｘＦＦ１０００００番地にアサインされている。ＳＤＲＡＭコントローラ８５は、システムバス８７のアドレス線をデコード回路（図示略）によりデコードし、ＣＰＵ８１が出力するトランザクションのアドレスが０ｘＦＦ１０００００番地であり且つ書き込みトランザクションである場合、システムバス８７のデータ線上のデータをＳＤＲＡＭ設定レジスタ９１にラッチする。
【００７７】
ＳＤＲＡＭ設定レジスタ９１の最下位ビット（Ｂｉｔ０）の出力は、ＳＥＬＦ許可信号として２入力のＡＮＤゲート９２の一方の入力に接続されている。ＡＮＤゲート９２のもう一方の入力には、ＣＰＵ８１が省電力モードに遷移した後であることを示す信号であるＷＡＩＴＩ信号が接続されている。ＡＮＤゲート９２の出力は、ＳＥＬＦ要求信号としてＳＤＲＡＭ制御シーケンサ９３に接続されている。
【００７８】
ＳＤＲＡＭ制御シーケンサ９３は、ＳＥＬＦ要求信号が“１”にアサートされると、現在実行中のメモリ転送が終了すると直ちにＳＤＲＡＭ８３に対してＳＥＬＦコマンドを発行する。これは、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＣＫＥ信号を全て“０”にドライブし、ＷＥ信号を“１”にドライブすることで実行される。ＳＥＬＦコマンドが入力されると、ＳＤＲＡＭ８３は省電力モードに遷移する。
【００７９】
次に、上記の如く構成された本発明の第３の実施の形態に係る情報処理装置の動作を図５及び図６を参照しながら詳細に説明する。下記の制御は、情報処理装置のＲＯＭ８２に格納されたプログラムに基づきＣＰＵ８１により実行される。
【００８０】
最初に、ＣＰＵ８１がＣＰＵ自身とＳＤＲＡＭ８３の両方を省電力モードに移行させる手順を説明する。先ず、ＣＰＵ８１は、ＳＤＲＡＭコントローラ８５のＳＤＲＡＭ設定レジスタ９１に書き込み転送を発生し、システムバス８７のデータ線Ｂｉｔ０を“１”にドライブすることにより、ＳＥＬＦ許可信号を“１”に設定する。この時点では、ＳＤＲＡＭコントローラ８５は直ちにはＳＥＬＦコマンドを発行しない。従って、ＣＰＵ８１は、通常動作モードにおいて最後に実行される命令であるＷＡＩＴＩをＳＤＲＡＭ８３よりフェッチすることが可能である。
【００８１】
ＣＰＵ８１がＷＡＩＴＩ命令を実行して省電力モードへの遷移が終了すると、省電力モード通知信号であるＷＡＩＴＩ信号が“１”にアサートされる。その結果、ＳＥＬＦ要求信号が“１”となり、ＳＤＲＡＭ制御シーケンサ９３は、ＳＤＲＡＭ８３に対してＳＥＬＦコマンドを発行し、ＳＤＲＡＭ８３は省電力モードに移行する。
【００８２】
次に、省電力モードから通常動作モードに復帰する手順を説明する。情報処理装置のスイッチ等が押下され外部トリガが入力されると、割り込みコントローラ８６は、ＣＰＵ８１に対してハードウェア割り込みをアサートする。割り込みが入力されると、ＣＰＵ８１は直ちに通常動作モードに復帰して、省電力モード通知信号（ＷＡＩＴＩ信号）を“０”にネゲートする。
【００８３】
その結果、ＳＤＲＡＭコントローラ８５のＳＥＬＦ要求信号がネゲートされるので、ＳＤＲＡＭコントローラ８５のＳＤＲＡＭ制御シーケンサ９３は、直ちにＳＥＬＦ  ＥＸＩＴコマンドをＳＤＲＡＭ８３に対して発行する。これは、ＣＳ信号だけを“０”にドライブし、他の信号（ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＣＫＥ信号）を全て“１”にドライブすることによって行われる。これにより、ＳＤＲＡＭ８３は通常動作モードに復帰する。
【００８４】
一方、通常動作モードに復帰したＣＰＵ８１は、直ちに割り込みハンドラの命令をフェッチするために、割り込みベクターアドレスと共に命令フェッチサイクルをシステムバス８７上に出力する。ＳＤＲＡＭコントローラ８５は、ＳＤＲＡＭ８３が既に通常動作モードに復帰しているので、直ちに要求された命令をＳＤＲＡＭ８３から読み出してシステムバス８７上に出力することが可能である。
【００８５】
以上説明したように、本発明の第３の実施の形態によれば、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＣＰＵ８１と、通常動作モードから省電力モードへの移行及び省電力モードから通常動作モードへの復帰が可能なＳＤＲＡＭ８３とを具備した情報処理装置において、ＣＰＵ８１が省電力モードに移行したことを通知し、ＣＰＵ８１がＳＤＲＡＭ８３を通常動作モードから省電力モードに切り替えることを許可するための設定を行い、ＳＤＲＡＭ８３の省電力モードへの切り替えが許可された後に前記通知手段からの通知を検知した場合、ＳＤＲＡＭ８３を省電力モードに移行するように制御するため、下記の効果を奏することができる。
【００８６】
高価な専用メモリを装備することなく、省電力モードへの遷移時のＷＡＩＴＩ命令フェッチ時に、ＳＤＲＡＭ８３を正常に動作させることが可能となり、また、通常動作モードへの復帰時の割り込みハンドラの命令フェッチをＳＤＲＡＭ８３から正しく行わせることが可能となる。また、キャッシュ領域等を無駄にすることなく、割り込みハンドラを高速なＲＡＭ上に常駐させることが可能であるため、高いパフォーマンスを保つことが可能であり、また、ソフトウェアによる複雑な操作が不要である。この結果、安価で高い割り込みパフォーマンスを持つ省電力型の情報処理装置を容易に構築することができる。
【００８７】
［他の実施の形態］
本発明の上記第１〜第３の実施の形態では、本発明が適用される情報処理装置の種類については特に言及しなかったが、本発明は、デスクトップ型パーソナルコンピュータ、ノート型パーソナルコンピュータ、携帯情報端末、ワークステーション等、種々の情報処理装置に適用可能である。
【００８８】
また、本発明の上記第１〜第３の実施の形態では、情報処理装置単体の場合を例に上げたが、本発明は、本発明が適用される情報処理装置と、複写機やプリンタ等の画像形成装置、スキャナ等の画像読取装置等をネットワーク等の通信媒体を介して接続したシステムにも適用可能である。
【００８９】
図８は本発明の省電力移行制御方法を実行するプログラム及び関連データが記憶媒体から装置に供給される概念例を示す説明図である。本発明の省電力移行制御方法を実行するプログラム及び関連データは、フロッピー（登録商標）ディスクやＣＤ−ＲＯＭ等の記憶媒体１１１をコンピュータ等の装置１１２に装備された記憶媒体ドライブ挿入口１１３に挿入することで供給される。その後、プログラム及び関連データを記憶媒体１１１から一旦ハードディスクにインストールしハードディスクからＲＡＭにロードするか、或いはハードディスクにインストールせずに直接ＲＡＭにロードすることで、プログラム及び関連データを実行することが可能となる。
【００９０】
この場合、本発明の第１〜第３の実施の形態に係る情報処理装置において、本発明の省電力移行制御方法を実行するプログラムを実行させる場合は、例えば上記図８を参照して説明したような手順で情報処理装置に当該プログラム及び関連データを供給するか、或いは情報処理装置に予め当該プログラム及び関連データを格納しておくことで、プログラム実行が可能となる。
【００９１】
図７は本発明の省電力移行制御方法を実行するプログラム及び関連データを記憶した記憶媒体の記憶内容の構成例を示す説明図である。記憶媒体は、例えばボリューム情報１０１、ディレクトリ情報１０２、プログラム実行ファイル１０３、プログラム関連データファイル１０４等の記憶内容で構成される。本発明の省電力移行制御方法を実行するプログラムは、本発明の第１〜第３の実施の形態の上述した制御手順に基づきプログラムコード化されたものである。
【００９２】
尚、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。上述した実施形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体等の媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。
【００９３】
この場合、記憶媒体等の媒体から読み出されたプログラムコード自体が上述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体等の媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体等の媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ、或いはネットワークを介したダウンロードなどを用いることができる。
【００９４】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳなどが実際の処理の一部または全部を行い、その処理によって上述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９５】
更に、記憶媒体等の媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって上述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９６】
【発明の効果】
以上説明したように、本発明によれば、高価な専用メモリを装備することなく且つ複雑なソフトウェアの処理を必要とすることなく、省電力移行命令を保持しているシンクロナスＤＲＡＭを中央処理装置の省電力移行に伴って効率良く省電力モードへ移行させることができる。
【００９７】
また、所定の時間をカウントした後にシンクロナスＤＲＡＭを省電力モードに移行させる要求に基づいて、シンクロナスＤＲＡＭコントローラによりシンクロナスＤＲＡＭが省電力モードに移行される前に省電力モード移行命令を実行することで、高価な専用メモリを装備することなく、省電力モードへの移行時の省電力モード移行の命令時に、シンクロナスＤＲＡＭを正常に動作させることが可能となる。また、ソフトウェアによる複雑な操作が不要である。
【００９８】
また、高価な専用メモリを装備することなく、中央処理装置を省電力モードへ移行する時に、シンクロナスＤＲＡＭを正常に動作させることが可能となる。また、ソフトウェアによる複雑な操作が不要である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラの内部構造を示すブロック図である。
【図３】本発明の第２の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。
【図４】本発明の第２の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラの内部構造を示すブロック図である。
【図５】本発明の第３の実施の形態に係る情報処理装置の電気的な構成を示すブロック図である。
【図６】本発明の第３の実施の形態に係る情報処理装置のＳＤＲＡＭコントローラの内部構造を示すブロック図である。
【図７】本発明の省電力モード移行制御方法を実行するプログラム及び関連データを記憶した記憶媒体の記憶内容の構成例を示す説明図である。
【図８】本発明の省電力モード移行制御方法を実行するプログラム及び関連データが記憶媒体から装置に供給される概念例を示す説明図である。
【符号の説明】
１、６１、８１  ＣＰＵ
２、６２、８２  ＲＯＭ
３、６３、８３  ＳＤＲＡＭ
４、６４、８４  ＲＯＭコントローラ
５、６５、８５  ＳＤＲＡＭコントローラ
６、６６、８６  割り込みコントローラ
７  ＷＡＩＴＩ命令フェッチ検出回路
５１、９１  ＳＤＲＡＭ設定レジスタ
５２、９２  ＡＮＤゲート
５３、９３  ＳＤＲＡＭ制御シーケンサ
７１  ＳＤＲＡＭカウンタ
７２  ＳＤＲＡＭ制御シーケンサ
７１１  ＳＤＲＡＭコントロールレジスタ
７１２  ＳＤＲＡＭカウンタレジスタ
７１３  ＳＤＲＡＭカウンタワークレジスタ
【図１】
0004689087.tif 000002
【図２】
0004689087.tif 000003
【図３】
0004689087.tif 000004
【図４】
0004689087.tif 000005
【図５】
0004689087.tif 000006
【図６】
0004689087.tif 000007
【図７】
0004689087.tif 000008
【図８】
0004689087.tif 000009