(57)【特許請求の範囲】
【請求項１】
差動出力ライン間に可変負性抵抗が接続された差動電流出力型回路の出力コンダクタンスを自動調整する出力コンダクタンス自動調整回路において、
前記差動電流出力型回路のレプリカと、
前記レプリカの差動出力ライン間に接続された可変負性抵抗と、
前記レプリカの差動出力ライン間の直流電位差を検出する検出器と、
前記検出器による検出結果に基づいて、前記差動電流出力型回路および前記レプリカの差動出力ライン間に接続された前記可変負性抵抗のコンダクタンスを制御する制御器とを有することを特徴とする、出力コンダクタンス自動調整回路。
【請求項２】
請求項１に記載の出力コンダクタンス自動調整回路において、
前記レプリカの差動出力ライン間の寄生コンダクタンスと前記可変負性抵抗のコンダクタンスとの和の絶対値は、予め設定された値以下で安定することを特徴とする、出力コンダクタンス自動調整回路。
【請求項３】
請求項１に記載の出力コンダクタンス自動調整回路において、
前記検出器は、前記レプリカの差動出力ライン間の直流電位差を２乗する回路を含むことを特徴とする、出力コンダクタンス自動調整回路。
【請求項４】
請求項１に記載の出力コンダクタンス自動調整回路において、
前記制御器は、前記可変負性抵抗のコンダクタンスを段階的に制御することを特徴とする、出力コンダクタンス自動調整回路。
【請求項５】
請求項４に記載の出力コンダクタンス自動調整回路において、
前記制御器は、前記可変負性抵抗のコンダクタンスの絶対値を、前記レプリカの差動出力ライン間の寄生コンダクタンスの絶対値を上回らないという条件下で、最大値に制御することを特徴とする、出力コンダクタンス自動調整回路。
【請求項６】
請求項４に記載の出力コンダクタンス自動調整回路において、
前記制御器は、前記検出器による検出結果を表す信号を外部クロックに同期して取り込み、取り込んだ信号のパターンに応じて、前記可変負性抵抗のコンダクタンスを制御する回路を含むことを特徴とする、出力コンダクタンス自動調整回路。
【請求項７】
請求項１に記載の出力コンダクタンス自動調整回路において、
前記レプリカの差動出力ライン間に接続され、当該差動出力ラインの各々の同相電圧を制御する同相電圧帰還回路をさらに有することを特徴とする、出力コンダクタンス自動調整回路。
【請求項８】
差動出力ライン間に可変負性抵抗が接続された差動電流出力型回路を有するフィルタ回路において、
前記差動電流出力型回路のレプリカと、
前記レプリカの差動出力ライン間に接続された可変負性抵抗と、
前記レプリカの差動出力ライン間の直流電位差を検出する検出器と、
前記検出器による検出結果に基づいて、前記差動電流出力型回路および前記レプリカの差動出力ライン間に接続された前記可変負性抵抗のコンダクタンスを制御する制御器とをさらに有することを特徴とする、フィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動電流出力型回路の出力コンダクタンスを、０値などの所望の値に高精度に自動で調整する出力コンダクタンス自動調整回路およびフィルタ回路に関する。
【背景技術】
【０００２】
無線機などに代表されるような、多種の回路ブロックをつなぎ合わせて構成する高機能デバイスがある。近年のプロセス技術の発展に伴い、このような高機能デバイスを、１チップＩＣ（Integrated  Circuit）として作成することが可能となっている。【０００３】
無線機を構成する回路ブロックの１つであるフィルタ回路は、不要な周波数帯の信号を除去し、所望の周波数帯の信号を通過させる役割を持つ。このため、フィルタ回路は、他の回路ブロックに比較して、より高精度な周波数特性を持つことが要求される。【０００４】
フィルタ回路のフィルタ機能として、２次以上の遮断特性を実現するためには、フィルタ本体に、アクティブ素子を用いたアクティブフィルタを用いる必要がある。アクティブフィルタとしては、小面積でかつ高速動作が可能なｇｍ−Ｃフィルタがよく用いられる。ｇｍ−Ｃフィルタは、アクティブ素子を用いた電圧電流変換回路および容量から構成される。また、ｇｍ−Ｃフィルタは、通常、製造プロセスのばらつきによる、設計値と実際の周波数特性のずれを調整する、自動調整回路を含む。自動調整回路では、カットオフ周波数調整（Ｆ−ｔｕｎｅ）と、Ｑ値調整（Ｑ−ｔｕｎｅ）との２つが行われる。【０００５】
Ｆ−ｔｕｎｅとは、次の補正技術をいう。フィルタ本体のカットオフ周波数は、フィルタ本体を構成する容量および電圧電流変換回路の、それぞれの容量値および変換利得のパラメータで決定される。しかし、製造プロセスのばらつきの影響を受け、これらのパラメータが設計値からずれてしまうと、カットオフ周波数の実際の値も設計値からずれてしまう。このずれを補正する技術がＦ−ｔｕｎｅである。【０００６】
一方、Ｑ−ｔｕｎｅとは、次の補正技術をいう。フィルタ本体を構成する容量および電圧電流変換回路は、シミュレーションでは十分に見積もることが困難な寄生的な抵抗成分を含む。この寄生抵抗は、フィルタ本体の利得を、特にカットオフ周波数近傍で、設計値から劣化させる。この利得の劣化分を補正する技術がＱ−ｔｕｎｅである。【０００７】
一般に、Ｆ−ｔｕｎｅはよく行われる。その一方で、Ｑ−ｔｕｎｅは、多くの通信方式のスペックを満たすことが可能な、次数が４以下の遮断特性の緩いフィルタ回路では、通常行われない。その理由は、遮断特性の緩いフィルタ回路においては、カットオフ周波数近傍の、寄生抵抗に対する利得の感度は小さく、利得劣化の影響をほとんど受けないためである。しかし、５次以上の急峻な遮断特性が要求されるフィルタ回路の場合には、カットオフ周波数近傍の、寄生抵抗に対する利得の感度は大きくなり、利得劣化の影響を受けやすくなる。このような場合は、Ｑ−ｔｕｎｅを行う必要がある。【０００８】
以下、２次低域通過フィルタ回路を例に挙げて、フィルタ本体の寄生抵抗が利得に与える影響について説明する。【０００９】
図１は、２次低域通過フィルタ回路内の、ｇｍ−Ｃフィルタを用いたフィルタ本体の構成を示すブロック図である。【００１０】
図１において、電圧電流変換回路（Ｇｍ１〜Ｇｍ４）４７〜５０は、入力電圧に応じた電流を出力する回路であり、その変換利得は、それぞれ、ｇｍ１〜ｇｍ４である。また、容量（Ｃ１，Ｃ２）５１，５２の容量値は、それぞれ、ｃ１，ｃ２である。また、各ノードに寄生的に付加される寄生抵抗（Ｇｐａｒ１，Ｇｐａｒ２）５３，５４の寄生コンダクタンスは、それぞれ、ｇｐａｒ１，ｇｐａｒ２である。【００１１】
通常、寄生抵抗の寄生コンダクタンスは、各ノードに接続されている電圧電流変換回路の出力コンダクタンスの和にほぼ等しい。寄生コンダクタンスの、フィルタ本体の利得への影響の程度は、次の数式１の伝達関数により明確となる。【００１２】
【数１】
0004730568.tif 000002
数式１は、寄生コンダクタンスが大きいほど、利得が劣化することを示している。【００１３】
また、カットオフ周波数ω０における利得劣化は、カットオフ周波数ω０における利得を表す次の数式２により明確となる。【００１４】
【数２】
0004730568.tif 000003
ただし、ω0は、次の数式３のように表される。【００１５】
【数３】
0004730568.tif 000004
ｇｍ２とｇｍ３、および、ｃ１とｃ２がほぼ等しく設計されている場合、数式２は、寄生コンダクタンス成分のｇｍ４に対する割合をαとおいて、次の数式４で表される。ただし、ｇｍ２は、ｇｐａｒ２よりも十分に大きいとして近似することにする。【００１６】
【数４】
0004730568.tif 000005
ただし、αは、次の数式５のように表される。【００１７】
【数５】
0004730568.tif 000006
数式４は、１＋αの増加割合と利得の減衰割合とが等しいことを示している。【００１８】
高次のフィルタ回路の伝達関数は、数式１に示した２次低減通過フィルタ回路の伝達関数を複数個、因数として含む。高次になるほど、上記伝達関数の各々のｇｍ４は、通常、小さくなる。よって、数式５に示したように、αの値は大きくなり、数式４に示したように、利得は著しく劣化する。【００１９】
Ｑ−ｔｕｎｅは、一般的には、フィルタ本体を構成する回路ブロックの一部で構成したレプリカの利得を補正することで実現される。すなわち、レプリカの利得を補正するために生成した補正信号をフィルタ本体にも与えることにより、フィルタ本体の利得を補正することが可能となる。また、チップレイアウト上で、フィルタ本体とレプリカとを十分に近接させておくことにより、製造プロセスのばらつきによる、フィルタ本体とレプリカとの利得のずれを最小限に抑えこむことが可能となる。【００２０】
レプリカおよびフィルタ本体においては、利得劣化を引き起こす寄生コンダクタンスは、ほぼ、レプリカおよびフィルタ本体を構成する各電圧電流変換回路の出力コンダクタンスから成る。【００２１】
レプリカにおいては、利得劣化を補正するために、レプリカ内部の各電圧電流変換回路の出力ノードに負性抵抗を接続する。そして、この負性抵抗と各電圧電流変換回路の出力コンダクタンスとの和が０となるように補正信号を生成し、負性抵抗に与える。【００２２】
フィルタ本体においては、レプリカで生成した補正信号を、フィルタ本体を構成する各電圧電流変換回路の出力ノードに接続された負性抵抗に与える。これにより、レプリカと同様に、負性抵抗と各電圧電流変換回路の出力コンダクタンスとの和を０に調整することができる。上記により、フィルタ本体の利得は補正される。【００２３】
レプリカの利得を補正する回路の構成としては、外部から交流信号が入力されるレプリカの出力振幅をピーク検出器等で検出し、検出した値が所望の値と等しくなるように負性抵抗を制御する方式が一般的である。【００２４】
また、特許文献１に開示されたフィルタ回路は、レプリカを用いず、上記の方式をフィルタ本体に直接盛り込んで利得を補正する構成となっている。特許文献１に開示されたフィルタ回路の構成を図２に示す。【００２５】
図２に示したフィルタ回路は、差動電流出力型の電圧電流変換回路５５，５６と、負荷抵抗（ＮＩＣ）５７と、ピーク検出器５８と、ディジタル・アナログコンバータ（ＤＡＣ）５９と、レジスタ６０とからなる。６１〜６３は基準電流を示している。【００２６】
図２に示したフィルタ回路においては、利得を補正する場合、外部から交流信号が入力される電圧電流変換回路５６の出力振幅をピーク検出器５８で検出し、その検出された振幅値と、レジスタ６０に予め設定された振幅値との比較結果に基づいて、負性抵抗５７を制御する。【００２７】
図３は、２次低域通過フィルタ回路の周波数特性を示す図であり、αの値が、正、０、および負の３つの状態について図示してある。【００２８】
ここで、所望のフィルタ特性は、αが０の曲線である。Ｑ−ｔｕｎｅにより負性抵抗が寄生コンダクタンスを打ち消すため、αの値は０値付近に調整され、フィルタ本体は所望の周波数特性に調整される。調整精度は、主に、出力振幅を検出するピーク検出器の検出精度に依存する。ピーク検出器の検出精度が低い場合は、αの値が０値から大きく外れた点で調整動作が完了してしまう。【００２９】
非特許文献１には、ピーク検出器を用いないフィルタ回路が開示されている。非特許文献１に開示されたフィルタ回路の構成を図４に示す。【００３０】
図４に示したフィルタ回路においては、レプリカ（Master  Biquad）６５に入力される参照信号（Reference  Signal）の振幅と、レプリカ６５から出力される交流信号の振幅との差分を検出し、その検出値が０となるような制御を行う。差分の検出は、差分器６６と乗算器６７とにより実現することができるため、ピーク検出器が不要となる。【００３１】
ピーク検出器は、精度よく作りこむことが困難であるので、図４のような方式を用いることで、高精度なＱ−ｔｕｎｅを実現することができる。【００３２】
上述したように従来のフィルタ回路においては、フィルタ本体もしくはそのレプリカに入力された信号の振幅を検出する必要がある。【００３３】
しかしながら、特許文献１にあるように、ピーク検出器を用いて交流信号の振幅を高精度に検出するには、ピーク検出器の回路動作の線形性を高める必要がある。一般に、線形性を高めるためには、線形性を補償するための複雑な回路を設ける必要があり、消費電力およびチップ占有面積の増大を招いてしまう。【００３４】
また、非特許文献１にあるように、ピーク検出器を用いず、差分器および乗算器を用いて交流信号の振幅を検出する方式においては、精度を高めるには、差分器および乗算器の回路動作の線形性を同様に高める必要がある。このことは、ピーク検出器の高精度化と同様、消費電力およびチップ占有面積の増大を招いてしまう。【００３５】
また、ピーク検出器に入力される交流信号成分が、フィルタ回路のＱ−ｔｕｎｅの制御信号ラインに漏れ出てしまうと、フィルタ回路の動作が不安定になる。フィルタ回路を安定に動作させる手法としては、制御信号ラインに漏れ出た交流信号成分を除去するための新たな回路を挿入する手法が考えられる。しかし、この手法もまた、消費電力およびチップ占有面積の増大を招いてしまう。【００３６】
このように、従来のフィルタ回路においては、低消費電力かつ小さなチップ占有面積で、高精度なＱ−ｔｕｎｅを実現することが困難であるという課題があった。【００３７】
この課題を解決するためには、フィルタ本体を構成する電圧電流変換回路の出力コンダクタンスを、低消費電力かつ小さなチップ占有面積で、高精度に調整することができる出力コンダクタンス自動調整回路が必須である。
【特許文献１】特開平６−３４２５６１号公報（図１）
【非特許文献１】Jan-Michael  Stevenson  and  Edgar  Sanchez-Sinencio,  “A  Practical  Quality  Factor  Tuning  Scheme  for  IF  and  High-Q  Continuous-Time  Filters”,  ISSCC  Dig.  Tech.  Papers,  Feb.,  1998,  pp.  218-219.
【発明の開示】
【００３８】
そこで、本発明の目的は、フィルタ回路のフィルタ本体を構成する電圧電流変換回路が差動電流出力型である場合において、差動電流出力型回路の出力コンダクタンスを、低消費電力かつ小さなチップ占有面積で、高精度に調整することができる出力コンダクタンス自動調整回路およびフィルタ回路を提供することにある。
【００３９】
上記目的を達成するため、本発明によれば、差動出力ライン間に可変負性抵抗が接続された差動電流出力型回路の出力コンダクタンスを自動調整する出力コンダクタンス自動調整回路であって、以下のことを特徴とする出力コンダクタンス自動調整回路が提供される。
【００４０】
すなわち、本発明の出力コンダクタンス自動調整回路は、
差動電流出力型回路のレプリカと、
レプリカの差動出力ライン間に接続された可変負性抵抗と、
レプリカの差動出力ライン間の直流電位差を検出する検出器と、
検出器による検出結果に基づいて、差動電流出力型回路およびレプリカの差動出力ライン間に接続された可変負性抵抗のコンダクタンスを制御する制御器とを有することを特徴とする。
【００４１】
本発明においては、差動電流出力型回路の差動出力ライン間に可変負性抵抗を接続しているため、差動電流出力型回路の出力コンダクタンスは、可変負性抵抗のコンダクタンスと差動電流出力型回路の差動出力ライン間の寄生コンダクタンスとの和で表される。
【００４２】
通常、可変負性抵抗のコンダクタンスは負の値をとり、差動電流出力型回路の寄生コンダクタンスは正の値をとる。
【００４３】
例えば、可変負性抵抗のコンダクタンスと差動電流出力型回路の寄生コンダクタンスとの和が正の場合、差動電流出力型回路への差動入力が０であれば、差動出力ライン間の直流電位差は０である。
【００４４】
一方、可変負性抵抗のコンダクタンスと差動電流出力型回路の寄生コンダクタンスとの和が負の場合、熱雑音などのわずかな電位変動が増幅されて、差動出力ライン間の直流電位差の絶対値は０よりも大きな値になる。
【００４５】
しかし、本発明においては、可変負性抵抗、検出器、および制御器により正帰還が構成されているため、差動出力ライン間の直流電位差が所望の値となるように可変負性抵抗を制御することが可能となる。例えば、差動出力ライン間の直流電位差の絶対値を０よりも大きなある値Ａとする場合、可変負性抵抗のコンダクタンスを差動電流出力型回路の寄生コンダクタンスよりも大きな値に制御する。このとき、Ａを０に十分近い値に設定することで、差動出力ライン間のコンダクタンスを０に高精度に調整することが可能となる。
【００４６】
また、本発明を、フィルタ本体を構成する差動電流出力型回路の出力コンダクタンス自動調整回路として用いることで、高精度なＱ−ｔｕｎｅを実現することが可能となる。
【００４７】
また、本発明においては、直流電圧・直流電流のみを取り扱うことから、回路構成が単純となるため、消費電力およびチップ占有面積を低減することも可能となる。
【図面の簡単な説明】
【００４８】
【図１】従来の２次低域通過フィルタ回路のフィルタ本体の一構成例を示す回路図である。
【図２】従来のフィルタ回路の他の構成例を示す回路図である。
【図３】一般的な２次低域通過フィルタ回路の周波数特性を示す図である。
【図４】従来のフィルタ回路のさらに他の構成例を示す回路図である。
【図５】本発明の第１の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。
【図６】図５に示したフィルタ本体の構成を示す回路図である。
【図７】図５に示した電圧電流変換回路の出力ノードにおける素子の接続状態を示す回路図である。
【図８】図５に示した電圧電流変換回路の一構成例を示す回路図である。
【図９】図５に示した可変負性抵抗の一構成例を示す回路図である。
【図１０】図５に示した検出器の一構成例を示す回路図である。
【図１１】図５に示した制御器の一構成例を示す回路図である。
【図１２】本発明の第２の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。
【図１３】図１２に示した論理回路の動作を説明する真理表である。
【図１４】図１２に示したレジスタの動作を説明する真理表である。
【図１５】本発明の第３の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。
【図１６】本発明の第４の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。
【図１７】図１６に示した同相電圧帰還回路の一構成例を示す回路図である。
【図１８】本発明の第５の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。
【発明を実施するための最良の形態】
【００４９】
以下に、本発明を実施するための最良の形態について図面を参照して説明する。【００５０】
（第１の実施形態）
図５は、本発明の第１の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。【００５１】
図５を参照すると、本実施形態の出力コンダクタンス自動調整回路は、フィルタ回路の内部に設けられており、フィルタ本体１内の差動電流出力型回路である差動電圧電流変換回路の出力コンダクタンスの自動調整を行う。【００５２】
本実施形態の出力コンダクタンス自動調整回路は、差動電圧電流変換回路２と、可変負性抵抗３と、検出器４と、制御器５とから構成される。【００５３】
フィルタ本体１は、図６を参照すると、差動電流出力型回路である差動電圧電流変換回路６〜９と、容量１４，１５とから構成されるｇｍ−Ｃフィルタである。各電圧電流変換回路６〜９の差動出力ライン間には、可変負性抵抗１０〜１３が接続されている。このうち可変負性抵抗１０，１２，１３は、同じノードに並列接続されているため、１つにまとめることも可能である。可変負性抵抗１０〜１３の制御端子は、Ｑ−ｔｕｎｅ端子に接続されている。【００５４】
差動電圧電流変換回路２は、フィルタ本体１を構成する差動電圧電流変換回路６〜９のレプリカである。差動電圧電流変換回路２の差動入力ライン間は短絡された後、直流電圧源４６（電圧値をＶｄｃとする）に接続される。差動電圧電流変換回路２の差動出力ライン間には可変負性抵抗３が接続されている。【００５５】
可変負性抵抗３は、制御器５からの制御信号が制御端子に入力され、入力された制御信号によってコンダクタンスが制御可能になっている。【００５６】
検出器４は、差動電圧電流変換回路２の差動出力ライン間の直流電位差の絶対値を検出し、検出した絶対値に比例もしくは１対１に対応した電圧信号を、制御器５に出力する。【００５７】
制御器５は、検出器４から出力された電圧信号と内部で保持する参考電圧との差電圧に比例もしくは１対１に対応した制御信号を生成し、可変負性抵抗３の制御端子およびフィルタ本体１のＱ−ｔｕｎｅ端子に出力する。【００５８】
差動電圧電流変換回路２の差動出力ライン間の直流電位差の値は、後に述べるように、可変負性抵抗３のコンダクタンスに依存する。具体的には、可変負性抵抗３のコンダクタンスを−ｇｎｅｇ（ただし、ｇｎｅｇは正の値）、差動電圧電流変換回路２の出力ノードにおける寄生抵抗の寄生コンダクタンスをｇｐａｒとすると、両者のコンダクタンスの和（ｇｐａｒ−ｇｎｅｇ）が正の値となった場合には、直流電位差はほぼ０になり、負となった場合には、その絶対値が大きいほど直流電位差は大きくなる。【００５９】
このように、可変負性抵抗３、検出器４、および制御器５からなる帰還構成により、上記直流電位差が所望の値となるように、可変負性抵抗３を制御することが可能となる。なお、帰還構成によって最終的に安定する直流電位差は、制御器５が内部に保持する参考電圧に設定される。直流電位差が、ある正の値Ａとなるように上記参考電圧を設定すると、ｇｎｅｇは、ｇｐａｒよりも大きな、ある値に調整される。Ａの値を０近くに設定するほど、ｇｎｅｇは、精度よくｇｐａｒの値に調整された状態になる。すなわち、上記帰還構成においては、差動電圧電流変換回路２の寄生コンダクタンスｇｐａｒと可変負性抵抗３のコンダクタンスｇｎｅｇとの和の絶対値は、予め設定された値（参考電圧）以下で安定する。【００６０】
また、可変負性抵抗３に入力される制御信号は、フィルタ本体１のＱ−ｔｕｎｅ端子にも入力されるため、フィルタ本体１のフィルタ特性を、図３のα＝０の、所望の周波数特性に近づけることができる。【００６１】
次に、差動電圧電流変換回路２の差動出力ライン間の直流電位差が、可変負性抵抗３の抵抗値に依存する原理について述べる。【００６２】
図７は、図５に示した差動電圧電流変換回路２の出力ノードにおける素子の接続状態を示す回路図である。【００６３】
図７を参照すると、差動電圧電流変換回路２の出力ノードには、差動電圧電流変換回路２の出力部の寄生抵抗１６と、可変負性抵抗３と、容量１８，１９とが接続されている。なお、寄生抵抗１６の寄生コンダクタンスはｇｐａｒであり、可変負性抵抗３のコンダクタンスは−ｇｎｅｇである。容量１８，１９は、次段の回路ブロックの入力部のＭＯＳトランジスタのゲート容量や、対基板容量など、寄生的な容量成分を総合した容量である。また、ノードＮ１を、寄生抵抗１６、可変負性抵抗３、および容量１８の一端が接続されるノードとし、ノードＮ２を、寄生抵抗１６、可変負性抵抗３、および容量１９の一端が接続されるノードとする。また、容量１８，１９の他方の端子は交流的に接地されているとする。【００６４】
熱雑音の効果で、ある瞬間、Ｎ１とＮ２の間に電位差Ｖｉｎｓｔが発生し、Ｎ１の電位がＮ２の電位よりも高い状態になったとする。この瞬間においては、容量１８のＮ１側端子には、プラスの電荷がたまり、容量１９のＮ２側端子には、マイナスの電荷がたまる。【００６５】
例えば、ｇｐａｒがｇｎｅｇよりも大きい場合、オームの法則により、Ｎ１からＮ２には、Ｖｉｎｓｔとｇｐａｒ−ｇｎｅｇとの積に等しい電流が流れる。そのため、容量１８に蓄積されたＮ１のプラス電荷はＮ２に移動し、容量１９に蓄積されたＮ２のマイナス電荷はＮ１に移動する。すなわち、容量１８のプラス電荷と、容量１９のマイナス電荷はお互いに打ち消し合う。それにより、容量１８，１９の電荷は減少し、その結果、Ｎ１とＮ２の電位差Ｖｉｎｓｔは、０に収束する。【００６６】
一方、ｇｐａｒがｇｎｅｇよりも小さい場合、逆に、電流はＮ２からＮ１に向かって流れる。よって、容量１８のＮ１側端子に蓄積されるプラス電荷、および、容量１９のＮ２側端子に蓄積されるマイナス電荷はそれぞれ増加する。よって、Ｎ１とＮ２の電位差Ｖｉｎｓｔは、時間の経過とともに一様に増加する。【００６７】
ここで、寄生抵抗１６の寄生コンダクタンスは、一般的に、電位差Ｖｉｎｓｔが大きくなると増加する。Ｎ１とＮ２の電位差Ｖｉｎｓｔは、一様に増加した後、ｇｐａｒとｇｎｅｇが等しくなる点で安定する。【００６８】
電位差Ｖｉｎｓｔが大きくなると、寄生抵抗１６の寄生コンダクタンスｇｐａｒが増加する理由は、以下の通りである。ここでは、差動電圧電流変換回路２が、図８に示した回路である場合を例に挙げて説明する。【００６９】
図８に示した差動電圧電流変換回路２においては、差動入力端子は、ｎ型ＭＯＳＦＥＴ  Ｍ３，Ｍ４のゲート端子であり、差動出力端子は、Ｍ３，Ｍ４のドレイン端子である。Ｍ３，Ｍ４のソース端子は、電流源Ｉ０に接続されているため、Ｍ３，Ｍ４のドレイン電流の和は、常に一定である。Ｍ３，Ｍ４のドレイン端子に接続されたｐ型ＭＯＳＦＥＴ  Ｍ１，Ｍ２は、飽和領域にバイアスされており、電流源として動作している。【００７０】
図８に示した差動電圧電流変換回路２においては、ｇｐａｒは、ほぼＭ１，Ｍ２のドレイン−ソース間のコンダクタンスの和に等しい。差動出力ラインの電位差が大きくなると、Ｍ１もしくはＭ２において、ドレイン−ソース間電圧は大きく減少し、動作点は、非飽和領域に入る。非飽和領域では、ドレイン−ソース間のコンダクタンスは、飽和領域に比較して著しく増加する。よって、寄生抵抗１６の寄生コンダクタンスは増加する。【００７１】
図９は、可変負性抵抗３の一例を示す回路図である。【００７２】
図９に示した可変負性抵抗３においては、２個のｎ型ＭＯＳトランジスタＭ５，Ｍ６において、一方のトランジスタのゲート端子を、他方のトランジスタのドレイン端子に、互いにクロスして接続した構成となっている。【００７３】
図９に示した可変負性抵抗３は、Ｍ５，Ｍ６の各々のドレイン端子のノードをＮ３，Ｎ４とし、Ｎ３に、Ｎ４よりも高い電圧が与えられた場合、以下のように動作する。【００７４】
この場合、Ｍ５のゲート電圧は、Ｍ６のゲート電圧よりも低くなるため、Ｍ５を流れる電流はＭ６を流れる電流よりも少ない。これは、差動モードでは、Ｎ４からＮ３の向きに電流が流れたことに相当する。電位はＮ４よりもＮ３が高いため、この動作は、負性抵抗動作となる。可変負性抵抗２０，２１は、一方の端子が各々Ｍ５，Ｍ６のソース端子に接続され、他方の端子が接地されている。この構成においては、可変負性抵抗２０，２１は、Ｍ５，Ｍ６に対してソースデジェネレーションの効果を与える。【００７５】
図９に示した可変負性抵抗３のコンダクタンスは、Ｍ５，Ｍ６のゲート電圧信号からドレイン電流への変換利得を決定するものであり、その変換利得ｇｍは、可変負性抵抗２０，２１の抵抗値Ｒを用いて、以下の数式６のように表される。【００７６】
【数６】
0004730568.tif 000007
ただし、ｇｍｍｏｓは、Ｍ５，Ｍ６の電圧電流変換利得である。【００７７】
数式６は、Ｒを制御することで、可変負性抵抗３のコンダクタンスを制御することが可能であることを示している。【００７８】
図１０は、検出器４の一例を示す回路図である。【００７９】
図１０に示した検出器４においては、ノードＮ５およびＮ６に入力された直流電圧信号の電位差は、差動入力・単層出力の電圧電流変換回路２２，２３によって、差動電流信号に変換される。差動電流信号は、電圧電流変換回路２４，２５のマイナス端子に入力される。電圧電流変換回路２４，２５は、マイナス端子と出力端子とが短絡された負帰還構成をとっており、プラス端子には、参照電圧源２７から固定電圧Ｖｃが与えられている。この構成においては、電圧電流変換回路２４，２５は、抵抗素子として働く。【００８０】
よって、電圧電流変換回路２４，２５のマイナス端子に入力された差動電流信号は、同相電圧がＶｃに固定された、差動電圧信号に変換される。差動電圧信号は、ｎ型ＭＯＳトランジスタＭ７，Ｍ８のゲート端子に入力される。Ｍ７，Ｍ８は、ゲート長・幅のパラメータが等しく、ソース端子は互いに接続され、電流源２６（電流値をＩ０とする）に接続されている。Ｍ７，Ｍ８のゲート端子に入力される差動電圧Ｖｄと、Ｍ７，Ｍ８のソース端子の電位Ｖｓとの間には、以下の数式７の関係が成り立つ。【００８１】
【数７】
0004730568.tif 000008
ただし、Ｖｔｈ、βは、それぞれ、Ｍ７，Ｍ８の閾値、βファクターである。【００８２】
数式７は、Ｖｄが０のとき、Ｖｓは最大値となり、Ｖｄが、正／負に限らず、絶対値が増加すると、Ｖｓは単調減少していくことを示している。【００８３】
よって、図１０に示した検出器４は、入力された直流電圧信号の電位差の絶対値に１：１に対応した電圧信号を出力することができる。【００８４】
図１１は、制御器５の一例を示す回路図である。【００８５】
図１１に示した制御器５においては、演算増幅器２８のマイナス端子に参考電圧源２９（電圧値をＶｒｅｆ１とする）が接続され、プラス端子に入力された電圧信号とＶｒｅｆ１との差電圧が増幅されて出力される。【００８６】
上述したように本実施形態においては、従来技術のように交流信号の振幅を検出するのではなく、直流電位差を検出し、この検出結果に基づいて差動電圧電流変換回路２の差動出力ライン間に接続された可変負性抵抗３を制御することにより、差動電圧電流変換回路２の出力コンダクタンスを自動調整している。【００８７】
ここで、差動電圧電流変換回路２の出力コンダクタンスは、可変負性抵抗３のコンダクタンスに依存する。そのため、可変負性抵抗３を制御することにより、出力コンダクタンスを高精度に調整することができるという効果が得られる。また、直流電圧・直流電流のみを取り扱うことから、回路構成が単純となるため、消費電力およびチップ占有面積を低減することができるという効果が得られる。【００８８】
（第２の実施形態）
図１２は、本発明の第２の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。【００８９】
図１２を参照すると、本実施形態の出力コンダクタンス自動調整回路は、図５に示した第１の実施形態と比較して、制御器５を、外部クロックに同期して動作するクロック同期制御器３０に置換した点が異なる。【００９０】
クロック同期制御器３０は、検出器４の出力を入力とし、外部クロック毎に、可変負性抵抗３への制御信号を更新する動作を行う。また、クロック同期制御器３０の出力レベルは段階的な値をとる。すなわち、可変負性抵抗３のコンダクタンスｇｎｅｇの絶対値を段階的に制御することができる。【００９１】
比較器３１は、検出器４から出力された出力電圧と参考電圧６９の電圧値Ｖｒｅｆ２との大小関係を判定する。Ｖｒｅｆ２は、ｇｎｅｇがｇｐａｒを上回る最小値のときの検出器４の出力と、下回る最大値のときの検出器４の出力との間の値に設定する。【００９２】
論理回路３２およびレジスタ３３は、比較器３１の出力を基にして、次に示すように、可変負性抵抗３への制御信号を生成する。ここでは、差動電圧電流変換回路２、可変負性抵抗３、および検出器４として、それぞれ、図８、図９、および図１０の回路を用いることにする。この場合、差動電圧電流変換回路２の出力ノードは、図７の回路モデルで表される。【００９３】
論理回路３２およびレジスタ３３は、初期状態では、可変負性抵抗３のコンダクタンスｇｎｅｇを最小値に設定する。この最小値は、ｇｐａｒよりも十分に小さい。最初のクロックにおいては、ｇｐａｒはｇｎｅｇよりも大きいため、差動電圧電流変換回路２の差動出力ライン間の電位差はほぼ０である。よって、検出器４の出力は最大値となる。比較器３１は、Ｖｒｅｆ２が入力信号よりも小さいため、ロー（以降、「Ｌ」と称す）の信号を出力する。この場合、論理回路３２およびレジスタ３３は、ｇｎｅｇのレベルを１段階上げるように、可変負性抵抗３への制御信号のレベルを更新する。以降のクロックにおいて、比較器３１での比較結果がＬであれば、可変負性抵抗３への制御信号のレベルを、同様に、１段階上げる。もし、比較結果がハイ（以降、「Ｈ」と称す）に変化した場合は、ｇｎｅｇがｇｐａｒを上回ったことを意味する。このときは、可変負性抵抗３への制御信号のレベルを一段階下げ、以降、この状態を保持する。【００９４】
以上により、ｇｎｅｇの絶対値を、ｇｐａｒを上回らないという条件下で最大値にすることができ、ｇｎｅｇとｇｐａｒとをほぼ等しい状態に調整することができる。【００９５】
本実施形態は、クロック同期制御器３０から出力される制御信号のレベルが段階的であることに特徴がある。制御信号のレベルが連続的である場合、可変負性抵抗３、検出器４、およびクロック同期制御器３０で構成した帰還回路が発振する可能性がある。本実施形態では、このような発振を回避することができる。【００９６】
ここで、論理回路３２およびレジスタ３３の動作について詳細に説明する。【００９７】
論理回路３２の入力部には、比較器３１から、検出器４の出力電圧と参考電圧６９の電圧Ｖｒｅｆ２との比較結果として、ＨまたはＬの２種類の信号のいずれかが入力される。また、論理回路３２は、クロック端子に入力される外部クロック信号のクロックに同期して、出力信号および保持信号を更新する。出力信号および保持信号は、レジスタ３３に入力される。【００９８】
レジスタ３３は、クロック端子に入力されるクロックに同期して、出力レベルを更新する。更新された出力レベルは、ＤＡＣ７０を通して出力される。ここで、レジスタ３３のクロック動作は、論理回路３２のクロック動作が完了した後に行われなければならないため、レジスタ３３に入力されるクロックは、論理回路３２のクロックよりも半クロック程度の遅延を持つ必要がある。この遅延は、レジスタ３３のクロック端子に対し、外部クロック信号を遅延器３４を通して入力することで実現される。【００９９】
ここで、論理回路３２において、入力信号をＤｎ、保持信号をＲｎ、出力信号をｏｕｔｎとし、レジスタ３３において、出力信号をｏｕｔｒｎとする。添え字のｎは、クロックナンバーであり、１クロック前の信号は、ｎ−１を添え字にして表す。すなわち、Ｄｎ−１は、１クロック前の入力信号を表している。【０１００】
論理回路３２においては、初期状態では、Ｒ０はＬである。Ｒｎ−１がＬであれば、ｏｕｔｎは、Ｄｎと等しい。ＤｎとＤｎ−１の状態が同じであれば、ＲｎはＬを維持する。ＤｎがＤｎ−１に対して反転状態となった場合、ＲｎはＨになる。一度ＲｎがＨになると、以降、ＲｎはＨを維持する。以上の動作を真理表として図１３にまとめた。【０１０１】
次段のレジスタ３３は、内部に多値の電圧情報をもっており、段階的な複数レベルの電圧信号をｏｕｔｒｎとして出力することができる。電圧信号の隣り合うレベルの電圧差は、直接的にＱ−ｔｕｎｅの調整精度を決定するため、スペックが要求する調整精度に応じて設定しておく必要がある。【０１０２】
レジスタ３３においては、ＲｎとしてＬが入力されると、ｏｕｔｎのＨ／Ｌに対して、ｏｕｔｒｎのレベルを１段階上昇／下降させる。ＲｎがＬからＨに変化すると、レベルを２クロック前の状態に戻す。以降、ＲｎにはＨが入力され続け、ｏｕｔｒｎは、直前のレベルを維持し続ける。以上の動作を真理表として図１４にまとめた。【０１０３】
上述したように本実施形態においては、第１の実施形態と同様の効果が得られる他、クロック同期制御器３０の出力レベルを段階的に制御する構成にしたことにより、帰還構成の発振を確実に回避することができるという効果が得られる。【０１０４】
（第３の実施形態）
図１５は、本発明の第３の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。【０１０５】
図１５を参照すると、本実施形態の出力コンダクタンス自動調整回路は、図１２に示した第２の実施形態と比較して、可変負性抵抗３を切り替え式負性抵抗３６に置換し、クロック同期制御器３０をクロック同期制御器３７に置換した点が異なる。ここでは、図６に示したフィルタ本体１内の可変負性抵抗１０〜１３も、切り替え式負性抵抗３６と同様の構成となっているものとする。【０１０６】
切り替え式負性抵抗３６は、コンダクタンスの異なる複数の負性抵抗要素が並列に配置された構成となっている。各負性抵抗要素は、独立して、切り替え信号に従ってＯＮ／ＯＦＦ制御される。負性抵抗要素１は、最小のコンダクタンス値ｇｎｅｇ１を持ち、負性抵抗要素２は、ｇｎｅｇ１を２倍した値を持つ。すなわち、負性抵抗要素ｎは、ｇｎｅｇ１を、２ｎ−１倍した値を持つものとする。【０１０７】
この構成により、切り替え式負性抵抗３６は、各負性抵抗要素のＯＮ／ＯＦＦ状態の組み合わせによって、最小値ｇｎｅｇ１から最大値（ｇｎｅｇ１×２ｎ−１）までのコンダクタンスの可変幅を実現している。なお、ｇｎｅｇ１およびｎは、それぞれ、Ｑ−ｔｕｎｅに必要な調整精度・可変幅から決定される。【０１０８】
クロック同期制御器３７は、図１２に示した第２の実施形態のクロック同期制御器３０と比較して、レジスタ３３およびＤＡＣ７０を選択器３５に置換した点が異なる。【０１０９】
選択器３５は、切り替え式負性抵抗３６内部のｎ個の負性抵抗要素を、独立にＯＮ／ＯＦＦする、ｎ本の切り替え信号を出力することができる。【０１１０】
選択器３５には、レジスタ３３と同様に、論理回路３２の出力信号ｏｕｔｎおよび保持信号Ｒｎが入力される。選択器３５の出力信号ｏｕｔｓｎは、クロックに同期して更新され、切り替え信号として切り替え式負性抵抗３６に入力される。【０１１１】
ここで、選択器３５の論理動作について以下に説明する。【０１１２】
選択器３５においては、ＲｎとしてＬが入力されている状態では、ｏｕｔｎのＨ／Ｌに対して、切り替え式負性抵抗３６のコンダクタンス値を１段階上昇／下降させる信号ｏｕｔｓｎを出力する。ＲｎがＬからＨに変化すると、ｏｕｔｓｎを２クロック前の状態に戻す。以降、ＲｎにはＨが入力され続け、ｏｕｔｓｎは、直前の状態を維持し続ける。【０１１３】
上述したように本実施形態においては、第２の実施形態と同様の効果が得られる他、負性抵抗を切り替え式にしたことにより、より幅の広い調整範囲を実現することができるという効果が得られる。【０１１４】
（第４の実施形態）
図１６は、本発明の第４の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。【０１１５】
図１６を参照すると、本実施形態の出力コンダクタンス自動調整回路は、図５に示した第１の実施形態と比較して、差動電圧電流変換回路２の差動出力ラインに接続された同相電圧帰還回路（ＣＭＦＢ）３８を追加した点が異なる。【０１１６】
第１の実施形態においては、差動電圧電流変換回路２の出力ノードの寄生コンダクタンスｇｐａｒと、可変負性抵抗３のコンダクタンス−ｇｎｅｇとの和が０値付近に調整された状態では、差動電圧電流変換回路２は、同相モードでは大きな利得を持つ。差動電圧電流変換回路２の差動入力ライン間に接続されている直流電圧源４６の電圧Ｖｄｃは、差動電圧電流変換回路２に対する同相入力信号に相当する。よって、製造プロセスのばらつきの影響により、Ｖｄｃがわずかに設計値からずれた場合、差動電圧電流変換回路２の差動出力ラインの同相電圧の動作点は、電源もしくはグランド電位に接近した点になる可能性がある。この動作点は、調整対象のフィルタ本体１の本来の動作点とは異なる。このことは、レプリカである差動電圧電流変換回路２が高精度に調整されても、フィルタ本体１は、正確に調整されないことを意味している。【０１１７】
これに対して、本実施形態においては、同相電圧帰還回路３８を用いることで、製造プロセスにばらつきが発生しても、差動電圧電流変換回路２の差動出力ラインの同相電圧を一定に保つことが可能となる。【０１１８】
同相電圧帰還回路３８は、差動電圧電流変換回路２の差動出力ラインの同相電圧が所望の電圧に調整されるように、差動出力ラインに電流を供給する。同相電圧帰還回路３８の構成の一例を図１７に示す。【０１１９】
図１７に示した同相電圧帰還回路３８においては、差動出力ラインの電圧信号は、入力電圧信号として、同じゲート長・幅のｐ型ＭＯＳトランジスタＭ９，Ｍ１０のゲート端子に入力される。Ｍ９，Ｍ１０のゲート端子に入力される電圧信号をそれぞれＶｃｍ＋Ｖｄｉｆｆ／２、Ｖｃｍ−Ｖｄｉｆｆ／２とすると、Ｖｃｍは同相電圧、Ｖｄｉｆｆは差動電圧に相当する。Ｍ９，Ｍ１０の電圧電流変換利得は等しく、ｇｍ９とすると、Ｍ９，Ｍ１０のドレイン電流は、それぞれ、ｇｍ９×（Ｖｃｍ＋Ｖｄｉｆｆ／２）、ｇｍ９×（Ｖｃｍ−Ｖｄｉｆｆ／２）となる。ｎ型ＭＯＳトランジスタＭ１１のドレイン電流は、Ｍ９，Ｍ１０のドレイン電流の和Ｉｓｕｍである。Ｉｓｕｍは、以下の数式８で表される。【０１２０】
【数８】
0004730568.tif 000009
数式８は、Ｉｓｕｍは、同相電圧信号のみに依存していることを示している。Ｍ１１、ｐ型ＭＯＳトランジスタＭ１２、およびｎ型ＭＯＳトランジスタＭ１３は、Ｍ１１のドレイン端子を入力端子、Ｍ１２のドレイン端子を出力端子とした、電流電圧変換回路４１を形成する。Ｍ１２，Ｍ１３のドレイン端子のコンダクタンスを、それぞれ、ｇ１２，ｇ１３とすると、変換利得ＲＶは、以下のように表される。【０１２１】
【数９】
0004730568.tif 000010
電流電圧変換回路４１の出力は、可変電流源３９の電流制御端子に入力される。可変電流源３９は、差動出力ラインに１つずつ接続されて、等しい電流を供給する。可変電流源３９の電流制御端子に入力される信号電圧が大きくなると、電流は増加し、一方、信号電圧が小さくなると、電流は減少する。【０１２２】
同相電圧帰還回路３８においては、Ｍ９，Ｍ１０，Ｍ１２のゲート長・幅を等しくし、Ｍ１１とＭ１３のゲート幅を２対１の比率とすることにより、差動出力ラインの同相電圧Ｖｃｍを、Ｍ１２のゲート端子に接続された参照同相電圧４０の電圧値Ｖｃｏｍに設定することができる。同相電圧帰還回路３８に入力される同相電圧ＶｃｍがＶｃｏｍよりも大きい場合、可変電流源３９から、差動出力ラインに出力される電流は減少する。電流が減少すると、差動出力ラインの同相電圧Ｖｃｍは小さくなる方向に補正される。逆に、ＶｃｍがＶｃｏｍよりも小さくなると、Ｖｃｍは高くなる方向に補正される。以上により、同相電圧帰還回路３８は、ＶｃｍがＶｃｏｍとなるように制御することができる。【０１２３】
上述したように本実施形態においては、第１の実施形態と同様の効果が得られる他、差動電圧電流変換回路２の差動出力ラインの同相電圧を一定に保つことができるという効果が得られる。これにより、同相電圧の変動によってＱ−ｔｕｎｅの精度が劣化することを回避することが可能となる。【０１２４】
（第５の実施形態）
図１８は、本発明の第５の実施形態の出力コンダクタンス自動調整回路の構成を示すブロック図である。【０１２５】
図１８を参照すると、本実施形態の出力コンダクタンス自動調整回路は、図５に示した第１の実施形態と比較して、差動電圧電流変換回路２の差動出力ラインに、抵抗４４および可変負性抵抗４５をさらに接続した点が異なる。【０１２６】
抵抗４４は、差動入出力端子を負帰還接続した電圧電流変換回路４３を用いて構成されている。ここで、電圧電流変換回路４３の変換利得をｇｍＲとすると、抵抗４４の抵抗値は、ｇｍＲの逆数で与えられる。可変負性抵抗４５の制御端子には、可変負性抵抗３に入力される制御信号と同じ信号が入力される。【０１２７】
本実施形態においては、差動電圧電流変換回路２の出力ノードの寄生コンダクタンスｇｐａｒと、可変負性抵抗３のコンダクタンス−ｇｎｅｇとの和が０値付近に調整された状態でも、差動電圧電流変換回路２（変換利得はｇｍである）の入出力間の同相モードでの電圧利得は、ｇｍ／ｇｍＲで与えられる。【０１２８】
第１の実施形態においては、ｇｐａｒとｇｎｅｇが等しい値に調整された状態では、差動電圧電流変換回路２は、同相モードで大きな利得を持つ。よって、差動電圧電流変換回路２の差動入力ラインの同相電圧がわずかに変化すると、差動電圧電流変換回路２の差動出力ラインの同相電圧の動作点は、電源もしくはグランド電位に接近した点になる可能性がある。【０１２９】
これに対して、本実施形態においては、ｇｍＲを、ｇｍと同等もしくはｇｍよりも十分に大きな値に設定することで、同相電圧の動作点の変動を最小限に抑えることができる。【０１３０】
電圧電流変換回路４３および可変負性抵抗４５の回路パラメータは、それぞれ、差動電圧電流変換回路２および可変負性抵抗３の回路パラメータをスケーリングして設計される。この設計により、差動電圧電流変換回路２の出力ノードの寄生コンダクタンスｇｐａｒが可変負性抵抗３のコンダクタンス−ｇｎｅｇと打ち消しあう条件では、電圧電流変換回路４３の出力ノードの寄生コンダクタンスｇｐａｒ４３は、可変負性抵抗４５のコンダクタンス−ｇｎｅｇ４５と打ち消しあう。よって、上記条件では、差動電圧電流変換回路２の出力ノードの総合的なコンダクタンスは、同様に０となる。このことは、Ｑ−ｔｕｎｅの収束点において、ｇｎｅｇは、ｇｐａｒと等しい値に制御されることを意味している。よって、本実施形態においても、第１の実施形態と同様に、差動電圧電流変換回路２の高精度な調整を実現することができる。【０１３１】
上述したように本実施形態においては、第１の実施形態と同様の効果が得られる他、差動電圧電流変換回路２の出力ノードの同相電圧の利得を最小限に抑えこむことができるという効果が得られる。これにより、同相電圧の変動によりＱ−ｔｕｎｅの精度が劣化することを回避することが可能となる。
【図１】
0004730568.tif 000011
【図２】
0004730568.tif 000012
【図３】
0004730568.tif 000013
【図４】
0004730568.tif 000014
【図５】
0004730568.tif 000015
【図６】
0004730568.tif 000016
【図７】
0004730568.tif 000017
【図８】
0004730568.tif 000018
【図９】
0004730568.tif 000019
【図１０】
0004730568.tif 000020
【図１１】
0004730568.tif 000021
【図１２】
0004730568.tif 000022
【図１３】
0004730568.tif 000023
【図１４】
0004730568.tif 000024
【図１５】
0004730568.tif 000025
【図１６】
0004730568.tif 000026
【図１７】
0004730568.tif 000027
【図１８】
0004730568.tif 000028