(57)【特許請求の範囲】
【請求項１】
互いに交差するように配置されたビット線およびワード線と、
前記ビット線および前記ワード線の交差する位置に配置されたメモリセルと
を備える、メモリであって、
選択メモリセルのデータを読み出す場合には、読み出し動作、第１再書込み動作および第２再書込み動作が行われ、前記メモリセルは、少なくとも第１データおよび第２データを含み、
前記読み出し動作は、前記選択メモリセルに第１電圧を印加することにより、前記選択メモリセルを読み出すことを含み、
前記第１再書込み動作は、前記選択メモリセルに第２電圧を印加することにより、前記選択メモリセル内の前記第１データを再書込みすることを含み、
前記第２再書込み動作は、前記選択メモリセルに第３電圧を印加することにより、前記選択メモリセル内の前記第２データを再書込みすることを含み、
前記第１電圧、前記第２電圧および前記第３電圧は、それぞれ、前記ビット線および前記ワード線に印加される電圧を変更することによって、前記選択メモリセルに印加されるビット線電圧とワード線電圧との差が前記第１電圧、前記第２電圧および前記第３電圧と同じになるように印加され、
前記読み出し動作が前記第１再書込み動作に移行する場合には、前記ビット線および前記ワード線に印加される電圧が、前記第２電圧を印加するように直接変更され、
前記第１再書込み動作が前記第２再書込み動作に移行する場合には、前記ビット線および前記ワード線に印加される電圧が、前記第３電圧を印加するように直接変更される、メモリ。
【請求項２】
前記メモリセルから前記ビット線に出力される読み出し電圧を保持するための保持部分をさらに備え、
前記読み出し電圧は、前記ビット線および前記ワード線に印加される電圧を前記メモリセルに前記第１電圧を印加するように変更することによって、前記メモリセルから前記ビット線に出力され、前記保持部分により保持された後に増幅され、
前記読み出し電圧を増幅する期間と並行して、前記ビット線および前記ワード線によって前記第２電圧および前記第３電圧が印加される、請求項１に記載のメモリ。
【請求項３】
前記ビット線によって前記第２電圧または前記第３電圧が印加される場合には、前記ビット線に出力される前記読み出し電圧が増幅された後に、増幅された前記読み出し電圧に基づいて、前記ビット線に印加される電圧が切り替えられる、請求項２に記載のメモリ。
【請求項４】
前記読み出し動作、前記第１再書込み動作および前記第２再書込み動作を通じて、非選択ワード線および選択ビット線に接続された非選択メモリセルに、前記非選択ワード線および前記選択ビット線を介して、第１方向の電界を与える第１電圧パルスと、前記第１方向とは逆方向の電界を与える第２電圧パルスとが印加される、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記第１電圧パルスおよび前記第２電圧パルスの１サイクルにおける印加回数は、少なくとも１回であり、前記第１電圧パルスおよび前記第２電圧パルスの１サイクルにおける印加回数の差は、１回以下である、請求項４に記載のメモリ。
【請求項６】
メモリを動作させる方法であって、
前記方法は、
ビット線とワード線との間に配置されたメモリセルに少なくとも第１データおよび第２データを格納することと、
選択メモリセルのデータを読み出す場合には、読み出し動作、第１再書込み動作および第２再書込み動作を行うことと
を含み、
前記読み出し動作は、前記選択メモリセルに第１電圧を印加することにより、前記選択メモリセルを読み出すことを含み、
前記第１再書込み動作は、前記選択メモリセルに第２電圧を印加することにより、前記選択メモリセル内の前記第１データを再書込みすることを含み、
前記第２再書込み動作は、前記選択メモリセルに第３電圧を印加することにより、前記選択メモリセル内の前記第２データを再書込みすることを含み、
前記第１電圧、前記第２電圧および前記第３電圧は、それぞれ、前記ビット線および前記ワード線に印加される電圧を変更することによって、前記選択メモリセルに印加されるビット線電圧とワード線電圧との差が前記第１電圧、前記第２電圧および前記第３電圧と同じになるように印加され、
前記読み出し動作が前記第１再書込み動作に移行する場合には、前記ビット線および前記ワード線に印加される電圧が、前記第２電圧を印加するように直接変更され、
前記第１再書込み動作が前記第２再書込み動作に移行する場合には、前記ビット線および前記ワード線に印加される電圧が、前記第３電圧を印加するように直接変更される、方法。
【請求項７】
前記ビット線によって前記第２電圧または前記第３電圧が印加される場合には、前記ビット線に出力される読み出し電圧が増幅された後に、増幅された前記読み出し電圧に基づいて、前記ビット線に印加される電圧が切り替えられる、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ビット線およびワード線を備えたメモリに関する。
【背景技術】
【０００２】
従来、互いに交差するように配置されたビット線およびワード線の交差位置に、強誘電体キャパシタを含むメモリセルが設けられたメモリ（強誘電体メモリ）が知られている（たとえば、特許文献１参照）。上記特許文献１には、メモリセルのデータを読み出す際に、読み出し動作が行われた後に、再書込み動作が行われる強誘電体メモリが開示されている。
【０００３】
図９は、上記特許文献１に開示された従来の強誘電体メモリの動作を説明するための電圧波形図である。なお、図９中のビット線（Ｈ）は、データ「Ｈ」に対応する読み出し電圧が出力されるビット線であり、図９中のビット線（Ｌ）は、データ「Ｌ」に対応する読み出し電圧が出力されるビット線である。図９を参照して、従来の強誘電体メモリの読み出し動作および再書込み動作としては、Ｔ１０１〜Ｔ１０３の期間（１サイクル）で行われる。
【０００４】
具体的には、Ｔ１０１の期間は、読み出し動作が行われる期間である。このＴ１０１の期間では、選択ワード線の電位をＶｃｃにするとともに、非選択ワード線の電位を０Ｖにする。また、ビット線（Ｈ）およびビット線（Ｌ）をフローティング状態にする。これにより、ビット線（Ｈ）には、データ「Ｈ」が読み出されるとともに、ビット線（Ｌ）には、データ「Ｌ」が読み出される。なお、読み出し動作によって、ビット線（Ｈ）およびビット線（Ｌ）に対応するメモリセルには、ともに、データ「Ｌ」が書き込まれた状態になる。また、Ｔ１０２の期間は、第１再書込み動作が行われる期間である。このＴ１０２の期間では、選択ワード線の電位をＶｃｃにするとともに、非選択ワード線の電位を１／３Ｖｃｃにする。また、ビット線（Ｈ）の電位を０Ｖにするとともに、ビット線（Ｌ）の電位を２／３Ｖｃｃにする。これにより、ビット線（Ｈ）に対応するメモリセルには、データ（Ｌ）が再書込みされるとともに、ビット線（Ｌ）に対応するメモリセルには、何も書き込まれない。また、Ｔ１０３の期間は、第２再書込み動作が行われる期間である。このＴ１０３の期間では、選択ワード線の電位を０Ｖにするとともに、非選択ワード線の電位を２／３Ｖｃｃにする。また、ビット線（Ｈ）の電位をＶｃｃにするとともに、ビット線（Ｌ）の電位を１／３Ｖｃｃにする。これにより、ビット線（Ｈ）に対応するメモリセルには、データ「Ｈ」が書き込まれるとともに、ビット線（Ｌ）に対応するメモリセルには、何も書き込まれない。
【０００５】
従来の強誘電体メモリでは、ビット線およびワード線の各々の電位を上記のように制御することによって、Ｔ１０１の期間においてデータの読み出しが行われるとともに、Ｔ１０２およびＴ１０３の期間においてデータの再書込みが行われる。
【０００６】
【特許文献１】特開２００５−３８５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に開示された従来の強誘電体メモリでは、図９に示すように、Ｔ１０１の期間（読み出し動作）とＴ１０２の期間（第１再書込み動作）との間に、読み出し動作および第１再書込み動作に応じた電圧以外の他の電圧（０Ｖ）を選択ワード線およびビット線（Ｌ）に対して印加する期間が設けられている。また、Ｔ１０２の期間（第１再書込み動作）とＴ１０３の期間（第２再書込み動作）との間に、第１再書込み動作および第２再書込み動作に応じた電圧以外の他の電圧（０Ｖ）を非選択ワード線およびビット線（Ｌ）に対して印加する期間が設けられている。このため、上記特許文献１では、読み出し動作、第１再書込み動作および第２再書込み動作を１回ずつ含む１サイクルに必要な時間が長くなるという不都合がある。その結果、強誘電体メモリを高速で動作させるのが困難になるという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、高速で動作させることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
上記目的を達成するために、この発明の一の局面によるメモリは、互いに交差するように配置されたビット線およびワード線と、ビット線およびワード線の交差する位置に配置されたメモリセルとを備えている。そして、メモリセルのデータを読み出す際には、読み出し動作および複数の動作からなる再書込み動作が行われ、メモリセルのデータを読み出す際に行われる読み出し動作および複数の動作からなる再書込み動作は、ビット線およびワード線に対する印加電圧を各動作に応じた印加電圧に遷移することにより開始され、メモリセルのデータを読み出す際に行われる各動作の移行時には、ビット線およびワード線に対する印加電圧を、移行前の動作に応じた印加電圧から移行後の動作に応じた印加電圧に直接遷移する。
【００１０】
この一の局面によるメモリでは、上記のように、メモリセルのデータを読み出す際に行われる各動作（読み出し動作および複数の動作からなる再書込み動作）の移行時に、ビット線およびワード線に対する印加電圧を、移行前の動作に応じた印加電圧から移行後の動作に応じた印加電圧に直接遷移することによって、移行前の動作に応じた電圧を印加する期間と移行後の動作に応じた電圧を印加する期間との間に、移行前および移行後の各々の動作に応じた電圧とは異なる他の電圧を印加する期間を設ける場合に比べて、読み出し動作および複数の動作からなる再書込み動作を含む１サイクルに必要な時間を短くすることができる。その結果、メモリを高速で動作させることができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、メモリセルからビット線に出力される読み出し電圧を保持するための保持手段をさらに備え、読み出し電圧は、ビット線およびワード線に対する印加電圧を読み出し動作に応じた印加電圧に遷移することにより、メモリセルからビット線に出力されるとともに、保持手段により保持された後に増幅され、読み出し電圧を増幅する期間と並行して、ビット線およびワード線に対して再書込み動作に応じた電圧を印加する。このように構成すれば、増幅された読み出し電圧に基づいた信号を外部に出力する動作と、再書込み動作とを並行して行うことができるので、メモリの動作をより高速化することができる。また、メモリセルからビット線に出力される読み出し電圧を保持するための保持手段を設けることによって、読み出し電圧を増幅する期間と並行してビット線に対して再書込み動作に応じた電圧を印加したとしても、ビット線に出力される読み出し電圧が保持手段により保持されているので、読み出し電圧が意図しない値になるのを抑制することができる。
【００１２】
この場合、好ましくは、ビット線に対して再書込み動作に応じた電圧を印加する際には、ビット線に出力される読み出し電圧が増幅された後に、増幅された読み出し電圧に基づいてビット線に対する印加電圧を切り替える。このように構成すれば、読み出し動作と並行して再書込み動作を行ったとしても、容易に、再書込み動作の際に、ビット線に対して読み出し電圧に応じた電圧の印加を行うことができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、メモリセルのデータを読み出す際に行われる読み出し動作および複数の動作からなる再書込み動作を通じて、少なくとも非選択のメモリセルに対して、第１方向の電界を与える第１電圧パルスと、第１方向とは逆方向の電界を与える第２電圧パルスとが印加される。このように構成すれば、読み出し動作および複数の動作からなる再書込み動作を通じて、非選択のメモリセルの分極状態の劣化および改善が交互に生じるので、非選択のメモリセルの分極状態が劣化するのを抑制することができる。
【００１４】
この場合、好ましくは、第１電圧パルスおよび第２電圧パルスの１サイクルにおける印加回数は、１回以上であり、かつ、第１電圧パルスおよび第２電圧パルスの１サイクルにおける印加回数の差は、１回以下である。このように構成すれば、容易に、非選択のメモリセルの分極状態が劣化するのを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの全体構成を説明するためのブロック図である。図２は、図１に示した第１実施形態による強誘電体メモリのセンスアンプの内部構成を示した回路図である。まず、図１および図２を参照して、第１実施形態による強誘電体メモリの構成について説明する。
【００１７】
第１実施形態による強誘電体メモリは、図１に示すように、メモリセルアレイ１と、センスアンプ２と、カラムデコーダ３と、ロウデコーダ４と、ビット線ソースドライバ５と、ワード線ソースドライバ６と、電圧生成回路７と、カラムアドレスバッファ８と、ロウアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、動作制御回路１４とを備えている。なお、センスアンプ２は、本発明の「保持手段」の一例である。
【００１８】
メモリセルアレイ１には、複数のビット線ＢＬと複数のワード線ＷＬとが交差するように配置されている。ビット線ＢＬは、センスアンプ２を介してカラムデコーダ３に接続されているとともに、ワード線ＷＬは、ロウデコーダ４に接続されている。また、複数のビット線ＢＬと複数のワード線ＷＬとの各交差位置には、強誘電体キャパシタ１５ａまたは１５ｂが設けられている。この強誘電体キャパシタ１５ａ（１５ｂ）は、ビット線ＢＬと、ワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に配置された強誘電体膜（図示せず）とによって構成されている。そして、第１実施形態では、２つの強誘電体キャパシタ１５ａおよび１５ｂによって、１つのメモリセル１６が構成されている。
【００１９】
なお、データ「Ｈ」が保持されたメモリセル１６には、一方の強誘電体キャパシタ１５ａにデータ「Ｈ」が保持されているとともに、他方の強誘電体キャパシタ１５ｂにデータ「Ｌ」が保持されている。その一方、データ「Ｌ」が保持されたメモリセル１６には、一方の強誘電体キャパシタ１５ａにデータ「Ｌ」が保持されているとともに、他方の強誘電体キャパシタ１５ｂにデータ「Ｈ」が保持されている。
【００２０】
また、ビット線ソースドライバ５およびワード線ソースドライバ６は、それぞれ、センスアンプ２およびロウデコーダ４に接続されている。また、ビット線ソースドライバ５およびワード線ソースドライバ６には、電圧生成回路７で生成される所定の電位（Ｖｃｃ、１／３Ｖｃｃおよび２／３Ｖｃｃ）を有する信号が供給されている。また、カラムアドレスバッファ８およびロウアドレスバッファ９は、それぞれ、カラムデコーダ３およびロウデコーダ４に接続されている。また、ライトアンプ１０およびリードアンプ１１は、センスアンプ２に接続されているとともに、入力バッファ１２および出力バッファ１３は、それぞれ、ライトアンプ１０およびリードアンプ１１に接続されている。また、動作制御回路１４は、カラムデコーダ３、ビット線ソースドライバ５、ワード線ソースドライバ６、カラムアドレスバッファ８、ロウアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。
【００２１】
また、図２に示すように、センスアンプ２は、ビット線ＢＬの電位を制御するためのビット線制御部１７と、メモリセル１６からビット線ＢＬに出力される読み出し電圧を保持および増幅するためのアンプ部１８とを含んでいる。なお、図２では、強誘電体キャパシタ１５ａに接続されたビット線ＢＬをビット線ＢＬＴとし、強誘電体キャパシタ１５ｂに接続されたビット線ＢＬをビット線ＢＬＢとしている。
【００２２】
ビット線制御部１７は、６つのｎチャネルトランジスタ２１〜２６と、４つのｐチャネルトランジスタ２７〜３０とを含んでいる。ｎチャネルトランジスタ２１および２２のソースは、ビット線ＢＬＴに接続されているとともに、ｎチャネルトランジスタ２３および２４のソースは、ビット線ＢＬＢに接続されている。また、ｎチャネルトランジスタ２１および２３のドレインには、ビット線ソースドライバ５（図１参照）からビット線ソース信号ＨＳＹＮが供給されているとともに、ｎチャネルトランジスタ２２および２４のドレインには、ビット線ソースドライバ５からビット線ソース信号ＬＳＹＮが供給されている。また、ｎチャネルトランジスタ２１および２４のゲートは、アンプ部１８のノードＳＮＴに接続されているとともに、ｎチャネルトランジスタ２２および２３のゲートは、アンプ部１８のノードＳＮＢに接続されている。
【００２３】
また、ｐチャネルトランジスタ２７および２８のドレインは、ビット線ＢＬＴに接続されているとともに、ｐチャネルトランジスタ２９および３０のドレインは、ビット線ＢＬＢに接続されている。また、ｐチャネルトランジスタ２７および２９のソースには、ビット線ソースドライバ５（図１参照）からビット線ソース信号ＨＳＹＰが供給されているとともに、ｐチャネルトランジスタ２８および３０のソースには、ビット線ソースドライバ５からビット線ソース信号ＬＳＹＰが供給されている。また、ｐチャネルトランジスタ２７および３０のゲートは、アンプ部１８のノードＳＮＢに接続されているとともに、ｐチャネルトランジスタ２８および２９のゲートは、アンプ部１８のノードＳＮＴに接続されている。
【００２４】
また、ｎチャネルトランジスタ２５のドレインは、ビット線ＢＬＴに接続されているとともに、ソースは、アンプ部１８のノードＳＮＴに接続されている。また、ｎチャネルトランジスタ２６のドレインは、ビット線ＢＬＢに接続されているとともに、ソースは、アンプ部１８のノードＳＮＢに接続されている。また、ｎチャネルトランジスタ２５および２６のゲートには、ビット線ソースドライバ５（図１参照）からラッチ信号ＢＬＴＧが供給されている。
【００２５】
また、アンプ部１８は、２つのインバータ回路３１および３２を含んでいる。インバータ回路３１は、ｐチャネルトランジスタ３１ａおよびｎチャネルトランジスタ３１ｂによって構成されているとともに、インバータ回路３２は、ｐチャネルトランジスタ３２ａおよびｎチャネルトランジスタ３２ｂによって構成されている。また、インバータ回路３１の出力端子（ノードＳＮＴ）には、インバータ回路３２の入力端子（ｐチャネルトランジスタ３２ａおよびｎチャネルトランジスタ３２ｂのゲート）が接続されている。また、インバータ回路３２の出力端子（ノードＳＮＢ）には、インバータ回路３１の入力端子（ｐチャネルトランジスタ３１ａおよびｎチャネルトランジスタ３１ｂのゲート）が接続されている。また、ｐチャネルトランジスタ３１ａおよび３２ａのソースには、ビット線ソースドライバ５（図１参照）から信号ＶＳＰが供給されているとともに、ｎチャネルトランジスタ３１ｂおよび３２ｂのソースには、ビット線ソースドライバ５から信号ＶＳＮが供給されている。なお、信号ＶＳＰ（信号ＶＳＮ）は、図示しないセンスアンプ活性化信号の電位がＶｃｃになることによりＶｃｃ（Ｖｓｓ）になるとともに、センスアンプ活性化信号がＶｓｓになることによりＶｓｓ（Ｖｃｃ）になる信号である。
【００２６】
図３および図４は、本発明の第１実施形態による強誘電体メモリの動作を説明するための電圧波形図である。次に、図１〜図４を参照して、第１実施形態による強誘電体メモリの読み出し動作および再書込み動作について説明する。なお、以下の動作説明では、選択されたメモリセル１６にデータ「Ｈ」が保持されているとする。すなわち、選択されたメモリセル１６を構成する強誘電体キャパシタ１５ａおよび１５ｂに、それぞれ、データ「Ｈ」およびデータ「Ｌ」が保持されているとする。また、以下の動作説明では、選択されたメモリセル１６を選択メモリセル１６というとともに、非選択のメモリセル１６を非選択メモリセル１６という。また、選択されたワード線ＷＬを選択ワード線ＷＬというとともに、非選択のワード線ＷＬを非選択ワード線ＷＬという。
【００２７】
第１実施形態による強誘電体メモリの読み出し動作および再書込み動作としては、図３に示すように、Ｔ１〜Ｔ６の期間（１サイクル）で行われる。この第１実施形態では、Ｔ１からＴ４の途中までの期間で読み出し動作が行われる。なお、第１実施形態の読み出し動作は、ビット線ＢＬに出力される読み出し電圧を保持する保持動作と、保持された読み出し電圧を増幅する増幅動作とを含んでいる。
【００２８】
また、Ｔ３およびＴ４の期間で第１再書込み動作が行われるとともに、Ｔ５およびＴ６の期間で第２再書込み動作が行われる。すなわち、第１実施形態では、読み出し動作が行われているＴ３の期間に、第１再書込み動作が開始される。なお、第１実施形態の第１再書込み動作（Ｔ３およびＴ４の期間）は、データの再書込みのための動作ではなく、非選択メモリセル１６におけるディスターブを抑制するための動作である。すなわち、第１実施形態では、データの再書込みは、第２再書込み動作（Ｔ５およびＴ６の期間）により行われる。以下に、Ｔ１〜Ｔ６の期間での各動作を具体的に説明する。
【００２９】
（Ｔ１の期間）
まず、図３に示すように、Ｔ１の期間（初期状態）では、選択ワード線ＷＬおよび非選択ワード線ＷＬに対する印加電圧がＶｓｓに保持されている。また、ビット線ＢＬＴおよびＢＬＢがフローティング状態に保持されている。また、ラッチ信号ＢＬＴＧの電位がＶｃｃに保持されている。また、センスアンプ活性化信号ＳＡの電位がＶｓｓに保持されているとともに、信号ＶＳＰおよびＶＳＮの各々の電位がＶｓｓおよびＶｃｃに保持されている。また、ビット線ソース信号ＨＳＹＰおよびＬＳＹＰの電位がＶｃｃに保持されているとともに、ビット線ソース信号ＨＳＹＮおよびＬＳＹＮの電位がＶｓｓに保持されている。また、Ｔ１の期間（初期状態）では、ラッチ信号ＢＬＴＧの電位がＶｃｃであることから、図２に示したビット線ＢＬＴとアンプ部１８（ノードＳＮＴ）とを繋ぐビット線制御部１７のｎチャネルトランジスタ２５がオン状態になっているとともに、ビット線ＢＬＢとアンプ部１８（ノードＳＮＢ）とを繋ぐビット線制御部１７のｎチャネルトランジスタ２６がオン状態になっている。
【００３０】
（Ｔ２の期間）
このＴ２の期間では、図３に示すように、選択ワード線ＷＬに対する印加電圧をＶｓｓからＶｃｃに遷移することによって、ビット線ＢＬＴおよびＢＬＢに読み出し電圧を発生させる。なお、ビット線ＢＬＴおよびＢＬＢに発生する読み出し電圧は、２／３Ｖｃｃよりも十分小さい。この際、図２に示すように、ビット線ＢＬＴに発生した読み出し電圧は、ビット線制御部１７のオン状態のｎチャネルトランジスタ２５を介して、アンプ部１８のノードＳＮＴに伝達される。また、ビット線ＢＬＢに発生した読み出し電圧は、ビット線制御部１７のオン状態のｎチャネルトランジスタ２６を介して、アンプ部１８のノードＳＮＢに伝達される。この後、ラッチ信号ＢＬＴＧをＶｃｃからＶｓｓに立ち下げる（図３参照）ことによって、ｎチャネルトランジスタ２５および２６をオフ状態にする。これにより、ビット線ＢＬＴおよびＢＬＢとアンプ部１８とが電気的に分離される。その結果、アンプ部１８のノードＳＮＴには、ビット線ＢＬＴに発生した読み出し電圧が保持されるとともに、アンプ部１８のノードＳＮＢには、ビット線ＢＬＢに発生した読み出し電圧が保持される。
【００３１】
また、ビット線ＢＬＴに発生した読み出し電圧は、アンプ部１８（ノードＳＮＴ）からビット線制御部１７のｎチャネルトランジスタ２１および２４のゲートとｐチャネルトランジスタ２８および２９のゲートとに供給される。また、ビット線ＢＬＢに発生した読み出し電圧は、アンプ部１８（ノードＳＮＢ）からビット線制御部１７のｎチャネルトランジスタ２２および２３のゲートとｐチャネルトランジスタ２７および３０のゲートとに供給される。
【００３２】
なお、上記した読み出し動作を行うことによって、選択メモリセル１６に含まれる強誘電体キャパシタ１５ａに保持されたデータ「Ｈ」が破壊される。具体的には、選択メモリセル１６に含まれる強誘電体キャパシタ１５ａにデータ「Ｌ」が書き込まれる。その一方、選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、データ「Ｌ」が書き込まれる。
【００３３】
（Ｔ３の期間）
このＴ３の期間では、図３に示すように、選択ワード線ＷＬに対する印加電圧を、読み出し動作に応じた印加電圧（Ｖｃｃ）から第１再書込み動作に応じた印加電圧（Ｖｃｃ）に直接遷移する。また、非選択ワード線ＷＬに対する印加電圧を、読み出し動作に応じた印加電圧（Ｖｓｓ）から第１再書込み動作に応じた印加電圧（１／３Ｖｃｃ）に直接遷移する。また、ビット線ソース信号ＨＳＹＰおよびＬＳＹＰの電位をＶｃｃから２／３Ｖｃｃに立ち下げるとともに、ビット線ソース信号ＨＳＹＮおよびＬＳＹＮの電位をＶｓｓから２／３Ｖｃｃに立ち上げる。
【００３４】
これにより、図２に示すように、ビット線制御部１７において、２／３Ｖｃｃのビット線ソース信号ＨＳＹＰおよびＬＳＹＰのいずれかがソースに供給されるｐチャネルトランジスタ２７〜３０では、ゲートに供給される読み出し電圧が２／３Ｖｃｃよりも十分小さいため、ゲート−ソース間電圧の絶対値がしきい値電圧の絶対値よりも大きくなる。このため、ｐチャネルトランジスタ２７〜３０がオン状態になる。したがって、オン状態のｐチャネルトランジスタ２７および２８を介して、２／３Ｖｃｃのビット線ソース信号ＨＳＹＰおよびＬＳＹＰがビット線ＢＬＴに供給される。また、オン状態のｐチャネルトランジスタ２９および３０を介して、２／３Ｖｃｃのビット線ソース信号ＨＳＹＰおよびＬＳＹＰがビット線ＢＬＢに供給される。この際、ビット線制御部１７のｎチャネルトランジスタ２１〜２４は、オフ状態になっている。その結果、図３に示すように、ビット線ＢＬＴおよびＢＬＢに対する印加電圧は、読み出し動作に応じた印加電圧（読み出し電圧）から第１再書込み動作に応じた印加電圧（２／３Ｖｃｃ）に直接遷移する。
【００３５】
また、Ｔ３の期間では、センスアンプ活性化信号ＳＡの電位をＶｓｓからＶｃｃに立ち上げる。これにより、図２に示すように、アンプ部１８のｐチャネルトランジスタ３１ａおよび３２ａのソースに供給される信号ＶＳＰ（図３参照）の電位がＶｓｓからＶｃｃに上昇する。また、アンプ部１８のｎチャネルトランジスタ３１ｂおよび３２ｂのソースに供給される信号ＶＳＮ（図３参照）の電位がＶｃｃからＶｓｓに低下する。この際、アンプ部１８において、ｐチャネルトランジスタ３１ａのゲート−ソース間電圧の絶対値がしきい値電圧の絶対値よりも大きくなるので、ｐチャネルトランジスタ３１ａがオン状態になる。また、ｎチャネルトランジスタ３２ｂのゲート−ソース間電圧の絶対値がしきい値電圧の絶対値よりも大きくなるので、ｎチャネルトランジスタ３２ｂがオン状態になる。すなわち、アンプ部１８が活性化される。
【００３６】
これにより、アンプ部１８のノードＳＮＴには、オン状態のｐチャネルトランジスタ３１ａを介してＶｃｃの信号ＶＳＰが供給されるとともに、アンプ部１８のノードＳＮＢには、オン状態のｎチャネルトランジスタ３２ｂを介してＶｓｓの信号ＶＳＮが供給される。その結果、アンプ部１８のノードＳＮＴに保持されたビット線ＢＬＴに対応する読み出し電圧がＶｃｃに上昇するとともに、アンプ部１８のノードＳＮＢに保持されたビット線ＢＬＢに対応する読み出し電圧がＶｓｓに低下する。すなわち、アンプ部１８において、ビット線ＢＬＴに対応する読み出し電圧とビット線ＢＬＢに対応する読み出し電圧との差が増幅される。このアンプ部１８における増幅動作は、Ｔ５の期間（図３参照）が終了するまで続けられる。そして、増幅された読み出し電圧に基づいてデータ判別が行われた後、図１に示したリードアンプ１１および出力バッファ１３を介して、読み出し電圧に対応する信号が外部に出力される。
【００３７】
また、図２に示すように、増幅されたビット線ＢＬＴに対応するＶｃｃの読み出し電圧は、アンプ部１８（ノードＳＮＴ）からビット線制御部１７のｎチャネルトランジスタ２１および２４のゲートとｐチャネルトランジスタ２８および２９のゲートとに供給される。また、増幅されたビット線ＢＬＢに対応するＶｓｓの読み出し電圧は、アンプ部１８（ノードＳＮＢ）からビット線制御部１７のｎチャネルトランジスタ２２および２３のゲートとｐチャネルトランジスタ２７および３０のゲートとに供給される。これにより、ｎチャネルトランジスタ２１および２４がオン状態になるとともに、ｎチャネルトランジスタ２２および２３がオフ状態になる。また、ｐチャネルトランジスタ２７および３０がオン状態になるとともに、ｐチャネルトランジスタ２８および２９がオフ状態になる。
【００３８】
また、上記したＴ３の期間では、図４に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）にも、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂにも、−１／３Ｖｃｃの電圧が印加される。
【００３９】
（Ｔ４の期間）
このＴ４の期間では、図３に示すように、ビット線ソース信号ＨＳＹＰおよびＨＳＹＮの電位を２／３ＶｃｃからＶｓｓに立ち下げるとともに、ビット線ソース信号ＬＳＹＰおよびＬＳＹＮの電位を２／３Ｖｃｃに保持する。
【００４０】
この場合には、図２に示すように、ビット線制御部１７において、オン状態のｎチャネルトランジスタ２１を介して、Ｖｓｓのビット線ソース信号ＨＳＹＮがビット線ＢＬＴに供給されるとともに、オン状態のｎチャネルトランジスタ２４を介して、２／３Ｖｃｃのビット線ソース信号ＬＳＹＮがビット線ＢＬＢに供給される。なお、ビット線ＢＬＴには、オン状態のｐチャネルトランジスタ２７を介して、Ｖｓｓのビット線ソース信号ＨＹＳＰも供給されるとともに、ビット線ＢＬＢには、オン状態のｐチャネルトランジスタ３０を介して、２／３Ｖｃｃのビット線ソース信号ＬＳＹＰも供給される。その結果、図３に示すように、ビット線ＢＬＴに対する印加電圧が２／３ＶｃｃからＶｓｓに遷移するとともに、ビット線ＢＬＢに対する印加電圧が２／３Ｖｃｃに保持される。
【００４１】
なお、上記したＴ４の期間では、選択メモリセル１６に含まれる強誘電体キャパシタ１５ａにデータ「Ｌ」が再書込みされる。その一方、選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、何も書き込まれない。
【００４２】
また、上記したＴ４の期間では、図４に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、＋Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）には、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、−１／３Ｖｃｃの電圧が印加される。
【００４３】
（Ｔ５の期間）
このＴ５の期間では、図３に示すように、選択ワード線ＷＬに対する印加電圧を、第１再書込み動作に応じた印加電圧（Ｖｃｃ）から第２再書込み動作に応じた印加電圧（Ｖｓｓ）に直接遷移する。また、非選択ワード線ＷＬに対する印加電圧を、第１再書込み動作に応じた印加電圧（１／３Ｖｃｃ）から第２再書込み動作に応じた印加電圧（２／３Ｖｃｃ）に直接遷移する。また、ビット線ソース信号ＨＳＹＰおよびＨＳＹＮの電位をＶｓｓからＶｃｃに立ち上げるとともに、ビット線ソース信号ＬＳＹＰおよびＬＳＹＮの電位を２／３Ｖｃｃから１／３Ｖｃｃに立ち下げる。
【００４４】
この場合には、図２に示すように、ビット線制御部１７において、オン状態のｎチャネルトランジスタ２１を介して、Ｖｃｃのビット線ソース信号ＨＳＹＮがビット線ＢＬＴに供給されるとともに、オン状態のｐチャネルトランジスタ２７を介して、Ｖｃｃのビット線ソース信号ＨＳＹＰがビット線ＢＬＴに供給される。また、オン状態のｎチャネルトランジスタ２４を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＮがビット線ＢＬＢに供給されるとともに、オン状態のｐチャネルトランジスタ３０を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＰがビット線ＢＬＢに供給される。その結果、図３に示すように、ビット線ＢＬＴに対する印加電圧は、第１再書込み動作に応じた印加電圧（Ｖｓｓ）から第２再書込み動作に応じた印加電圧（Ｖｃｃ）に直接遷移する。また、ビット線ＢＬＢに対する印加電圧は、第１再書込み動作に応じた印加電圧（２／３Ｖｃｃ）から第２再書込み動作に応じた印加電圧（１／３Ｖｃｃ）に直接遷移する。
【００４５】
また、Ｔ５の期間では、センスアンプ活性化信号ＳＡをＶｃｃからＶｓｓに立ち下げる。これにより、図２に示すように、アンプ部１８のｐチャネルトランジスタ３１ａおよび３２ａのソースに供給される信号ＶＳＰ（図３参照）の電位がＶｃｃからＶｓｓに低下する。また、アンプ部１８のｎチャネルトランジスタ３１ｂおよび３２ｂのソースに供給される信号ＶＳＮ（図３参照）がＶｓｓからＶｃｃに上昇する。これにより、アンプ部１８に含まれる全てのトランジスタがオフ状態になるので、アンプ部１８が不活性状態になる。したがって、アンプ部１８による読み出し電圧の増幅動作が終了する。
【００４６】
また、上記したＴ５の期間では、図４に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、−Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）には、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、＋１／３Ｖｃｃの電圧が印加される。
【００４７】
（Ｔ６の期間）
このＴ６の期間では、図３に示すように、非選択ワード線ＷＬに対する印加電圧を２／３ＶｃｃからＶｓｓに遷移する。また、ビット線ソース信号ＨＳＹＰ、ＬＳＹＰ、ＨＳＹＮおよびＬＳＹＮの各々の電位を初期状態に戻す。すなわち、ビット線ソース信号ＨＳＹＰの電位をＶｃｃに保持するとともに、ビット線ソース信号ＬＳＹＰの電位を１／３ＶｃｃからＶｃｃに立ち上げる。また、ビット線ソース信号ＨＳＹＮの電位をＶｃｃからＶｓｓに立ち下げるとともに、ビット線ソース信号ＬＳＹＮの電位を１／３ＶｃｃからＶｓｓに立ち下げる。また、ラッチ信号ＢＬＴＧをＶｓｓからＶｃｃに立ち上げることによって、ビット線制御部１７のｎチャネルトランジスタ２５および２６（図２参照）をオン状態にする。この状態で、図示しないプリチャージ回路により、ビット線ＢＬＴおよびＢＬＢ（アンプ部１８のノードＳＮＴおよびＳＮＢ）の電位をＶｓｓにプリチャージする。
【００４８】
また、上記したＴ６の期間では、図４に示すように、選択メモリセル１６および非選択メモリセル１６に含まれる全ての強誘電体キャパシタ１５ａおよび１５ｂ（図２参照）に対する印加電圧が０Ｖになる。これにより、選択メモリセル１６に含まれる強誘電体キャパシタ１５ａに、上記した読み出し動作により破壊されたデータ「Ｈ」が書き込まれる。その一方、選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、何も書き込まれない。
【００４９】
なお、第１実施形態では、読み出し動作および再書込み動作が行われるＴ１〜Ｔ６の期間（１サイクル）を通じて、ビット線ＢＬおよび非選択ワード線ＷＬに対する印加電圧を上記のように制御することによって、１サイクルの期間に、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ａに対して、−１／３Ｖｃｃの電圧（第１電圧パルス）が２回印加されるとともに、＋１／３Ｖｃｃの電圧（第２電圧パルス）が１回印加される。また、非選択メモリセル１６のデータ「Ｌ」が保持された強誘電体キャパシタ１５ｂに対しては、−１／３Ｖｃｃの電圧（第１電圧パルス）および＋１／３Ｖｃｃの電圧（第２電圧パルス）が同じ回数（１回）ずつ印加される。
【００５０】
第１実施形態では、上記のように、選択メモリセル１６のデータを読み出す際に行われる各動作（読み出し動作、第１再書込み動作および第２再書込み動作）の移行時に、ビット線ＢＬおよびワード線ＷＬに対する印加電圧を、移行前の動作に応じた印加電圧から移行後の動作に応じた印加電圧に直接遷移することによって、移行前の動作に応じた電圧を印加する期間と移行後の動作に応じた電圧を印加する期間との間に、移行前および移行後の各々の動作に応じた電圧とは異なる他の電圧を印加する期間を設ける場合に比べて、１サイクル（読み出し動作、第１再書込み動作および第２再書込み動作が１回ずつ行われる期間）に必要な時間を短くすることができる。その結果、強誘電体メモリを高速で動作させることができる。
【００５１】
また、第１実施形態では、上記のように、ビット線ＢＬに出力された読み出し電圧を増幅する期間と並行して、ビット線ＢＬおよびワード線ＷＬに対して再書込み動作（第１再書込み動作および第２再書込み動作）に応じた電圧を印加することによって、増幅された読み出し電圧に基づいた信号を外部に出力する動作と、第１再書込み動作および第２再書込み動作とを並行して行うことができるので、強誘電体メモリの動作をより高速化することができる。また、選択メモリセル１６からビット線ＢＬに出力される読み出し電圧を保持するためのセンスアンプ２を設けることによって、読み出し電圧を増幅する期間と並行してビット線ＢＬに対して再書込み動作（第１再書込み動作および第２再書込み動作）に応じた電圧を印加したとしても、ビット線ＢＬに出力される読み出し電圧がセンスアンプ２により保持されているので、読み出し電圧が意図しない値になるのを抑制することができる。
【００５２】
また、第１実施形態では、上記のように、ビット線ＢＬに対して再書込み動作に応じた電圧を印加する際に、ビット線ＢＬに出力される読み出し電圧が増幅された後に、増幅された読み出し電圧に基づいてビット線ＢＬに対する印加電圧を切り替えることによって、読み出し動作と並行して再書込み動作を行ったとしても、容易に、再書込み動作の際に、ビット線ＢＬに対して読み出し電圧に応じた電圧の印加を行うことができる。
【００５３】
また、第１実施形態では、上記のように、第１再書込み動作の時に、第２再書込み動作の時に印加される電圧とは逆極性の電圧が非選択メモリセル１６（データ「Ｈ」が保持された強誘電体キャパシタ１５ａ）に対して印加されるように、その非選択メモリセル１６に接続されたビット線ＢＬＴに対する印加電圧を切り替えることによって、非選択メモリセル１６（データ「Ｈ」が保持された強誘電体キャパシタ１５ａ）の分極状態の劣化および改善が交互に生じるので、その非選択メモリセル１６の分極状態が劣化するのを抑制することができる。また、ビット線ＢＬＴに対する第１再書込み動作に応じた印加電圧を、ビット線ＢＬＴに出力される読み出し電圧が増幅された後に切り替えることによって、容易に、ビット線ＢＬＴに出力される読み出し電圧の種類を判別することができる。
【００５４】
また、第１実施形態では、上記のように、１サイクル（Ｔ１〜Ｔ６の期間）を通じて、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ａに対して、−１／３Ｖｃｃの電圧（第１電圧パルス）を２回印加するとともに、＋１／３Ｖｃｃの電圧（第２電圧パルス）を１回印加することによって、容易に、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ａの分極状態が劣化するのを抑制することができる。なお、非選択メモリセル１６のデータ「Ｌ」が保持された強誘電体キャパシタ１５ｂについては、−１／３Ｖｃｃの電圧パルス（第１電圧パルス）および＋１／３Ｖｃｃの電圧パルス（第２電圧パルス）が同じ回数（１回）ずつ印加されるので、分極状態が劣化するのをより抑制することができる。
【００５５】
図５は、第１実施形態の効果を確認するために行った実験を説明するための電圧波形図である。図６は、第１実施形態の効果を確認するために行った実験の測定結果（分極反転電荷量の変化）を示したグラフである。次に、図５および図６を参照して、上記した第１実施形態の非選択メモリセルの分極状態に関する効果を確認するために行った実験について説明する。
【００５６】
この確認実験では、まず、図１および図２に示した第１実施形態と同様の構成を有する強誘電体メモリを準備した。そして、図５に示すように、所定のメモリセルに対して、−３Ｖ（−Ｖｃｃ）の電圧パルスおよび＋３Ｖ（Ｖｃｃ）の電圧パルスを１回ずつ印加することによってデータの書込みを行った。その後、所定のメモリセルに対して、パルス列Ａを印加した場合の分極反転電荷量と、パルス列Ｂを印加した場合の分極反転電荷量と、パルス列Ｃを印加した場合の分極反転電荷量とを測定した。
【００５７】
なお、パルス列Ａは、−１Ｖ（−１／３Ｖｃｃ）の第１電圧パルスと＋１Ｖ（＋１／３Ｖｃｃ）の第２電圧パルスとを１つずつ含んでいる。すなわち、パルス列Ａでは、第１電圧パルスおよび第２電圧パルスの印加回数の差が０である。また、パルス列Ｂは、２つの第１電圧パルス（−１Ｖ）と１つの第２電圧パルス（＋１Ｖ）とを含んでいる。すなわち、パルス列Ｂでは、第１電圧パルスおよび第２電圧パルスの印加回数の差が１である。また、パルス列Ｃでは、第１電圧パルス（−１Ｖ）を１つのみ含んでいる。上記したパルス列ＢおよびＣは、メモリセルに含まれる強誘電体キャパシタにデータ「Ｌ」が保持されている場合に用いるパルス列であり、メモリセルに含まれる強誘電体キャパシタにデータ「Ｈ」が保持されている場合には、１つの第１電圧パルス（−１Ｖ）と２つの第２電圧パルス（＋１Ｖ）とを含むパルス列Ｂと、第２電圧パルス（＋１Ｖ）を１つのみ含むパルス列Ｃとを用いる。
【００５８】
また、所定のメモリセルに対するパルス列Ａ〜Ｃの印加回数は、１０００００００回（１０７回）とした。なお、この確認実験では、パルス列Ａ〜Ｃをメモリセルに対して１回印加する期間を、１サイクルとした。また、第１電圧パルスおよび第２電圧パルスのパルス幅は、５０ｎｓとした。また、上記のようにして測定した分極反転電荷量は、印加回数が１回の時の分極反転電荷量を「１」として規格化を行った。
【００５９】
そして、パルス列Ａ〜Ｃが１０００００００回ずつ印加された各メモリセルの分極反転電荷量は、図６に示すように変化することが判明した。具体的には、第１電圧パルス（−１Ｖ）と第２電圧パルス（＋１Ｖ）とが１つずつ含まれるパルス列Ａが印加されたメモリセルでは、他のパルス列ＢおよびＣが印加されたメモリセルに比べて、分極反転電荷量の減少が抑制されることが判明した。これにより、メモリセルに対して互いに極性の異なる第１電圧パルス（−１Ｖ）および第２電圧パルス（＋１Ｖ）が同じ回数ずつ印加される場合には、メモリセルの分極状態の劣化および改善がそれぞれ同じ回数ずつ行われるので、分極状態が劣化するのが抑制されると考えられる。
【００６０】
また、２つの第１電圧パルス（−１Ｖ）と１つの第２電圧パルス（＋１Ｖ）とが含まれるパルス列Ｂが印加されたメモリセルでは、第１電圧パルス（−１Ｖ）と第２電圧パルス（＋１Ｖ）とが１つずつ含まれるパルス列Ａが印加されたメモリセルと比較した場合には、分極反転電荷量の減少率が若干高くなることが判明した。その一方、第１電圧パルス（−１Ｖ）が１つのみ含まれるパルス列Ｃが印加されたメモリセルと比較した場合には、分極反転電荷量の減少が抑制されることが判明した。これにより、１サイクルの期間に、メモリセルに対して互いに極性の異なる第１電圧パルス（−１Ｖ）および第２電圧パルス（＋１Ｖ）が１回以上印加されており、かつ、その第１電圧パルス（−１Ｖ）および第２電圧パルス（＋１Ｖ）の印加回数の差が１回以下であれば、メモリセルに対して互いに極性の異なる第１電圧パルス（−１Ｖ）および第２電圧パルス（＋１Ｖ）が同じ回数ずつ印加されていなかったとしても、分極状態が劣化するのを抑制することができると考えられる。
【００６１】
この結果から、上記した第１実施形態では、１サイクルの期間に、ビット線ＢＬＴに接続された非選択メモリセル１６の強誘電体キャパシタ１５ａに対して、−１／３Ｖｃｃの電圧（第１電圧パルス）が２回印加されるとともに、＋１／３Ｖｃｃの電圧（第２電圧パルス）が１回印加されるので、非選択メモリセル１６（強誘電体キャパシタ１５ａ）の分極状態が劣化するのが抑制されるといえる。なお、ビット線ＢＬＢに接続された非選択メモリセル１６の強誘電体キャパシタ１５ｂについては、−１／３Ｖｃｃの電圧（第１電圧パルス）および＋１／３Ｖｃｃの電圧（第２電圧パルス）が同じ回数（１回）ずつ印加されるので、分極状態の劣化をより抑制することができるといえる。
【００６２】
（第２実施形態）
図７および図８は、本発明の第２実施形態による強誘電体メモリの動作を説明するための電圧波形図である。図２、図７および図８を参照して、この第２実施形態では、上記第１実施形態の強誘電体メモリの構成において、１サイクルの期間に、非選択メモリセルに対して、−１／３Ｖｃｃの電圧（第１電圧パルス）および＋１／３Ｖｃｃの電圧（第２電圧パルス）を同じ回数ずつ印加する場合について説明する。なお、以下の動作説明では、選択メモリセル１６にデータ「Ｌ」が保持されているとする。すなわち、選択メモリセル１６を構成する強誘電体キャパシタ１５ａおよび１５ｂに、それぞれ、データ「Ｌ」およびデータ「Ｈ」が保持されているとする。
【００６３】
第２実施形態による強誘電体メモリの読み出し動作および再書込み動作としては、図７に示すように、Ｔ１１〜Ｔ１７の期間（１サイクル）で行われる。この第２実施形態では、Ｔ１１からＴ１４の途中までの期間で読み出し動作が行われる。また、Ｔ１３およびＴ１４の期間で第１再書込み動作が行われるとともに、Ｔ１５〜Ｔ１７の期間で第２再書込み動作が行われる。すなわち、第２実施形態では、読み出し動作が行われるＴ１３の期間に、第１再書込み動作が開始される。以下に、Ｔ１１〜Ｔ１７の期間での各動作を具体的に説明する。
【００６４】
（Ｔ１１の期間）
まず、図７に示すように、Ｔ１１の期間（初期状態）では、上記第１実施形態のＴ１の期間（初期状態）と同様、選択ワード線ＷＬおよび非選択ワード線ＷＬに対する印加電圧がＶｓｓに保持されているとともに、ビット線ＢＬＴおよびＢＬＢがフローティング状態に保持されている。また、各信号は、上記第１実施形態のＴ１の期間（初期状態）における各信号の電位と同じ電位に保持されている。
【００６５】
（Ｔ１２の期間）
図７に示したＴ１２の期間では、上記第１実施形態のＴ２の期間で行われる動作と同様の動作が行われる。すなわち、Ｔ１２の期間では、図２に示すように、ビット線制御部１７のオン状態のｎチャネルトランジスタ２５を介して、ビット線ＢＬＴに発生する読み出し電圧がアンプ部１８のノードＳＮＴに伝達される。また、ビット線制御部１７のオン状態のｎチャネルトランジスタ２６を介して、ビット線ＢＬＢに発生する読み出し電圧がアンプ部１８のノードＳＮＢに伝達される。この後、ｎチャネルトランジスタ２５および２６がオフ状態になることにより、アンプ部１８のノードＳＮＴにビット線ＢＬＴに発生した読み出し電圧が保持されるとともに、アンプ部１８のノードＳＮＢにビット線ＢＬＢに発生した読み出し電圧が保持される。
【００６６】
（Ｔ１３の期間）
図７に示したＴ１３の期間では、上記第１実施形態のＴ３の期間で行われる動作と同様の動作が行われる。すなわち、Ｔ１３の期間では、図２に示すように、オン状態のｐチャネルトランジスタ２７および２８を介して、２／３Ｖｃｃのビット線ソース信号ＨＳＹＰおよびＬＳＹＰがビット線ＢＬＴに供給される。また、オン状態のｐチャネルトランジスタ２９および３０を介して、２／３Ｖｃｃのビット線ソース信号ＨＳＹＰおよびＬＳＹＰがビット線ＢＬＢに供給される。その結果、図７に示すように、ビット線ＢＬＴおよびＢＬＢに対する印加電圧は、読み出し動作に応じた印加電圧（読み出し電圧）から第１再書込み動作に応じた印加電圧（２／３Ｖｃｃ）に直接遷移する。
【００６７】
また、Ｔ１３の期間では、アンプ部１８（図２参照）が活性化されることにより、アンプ部１８による増幅動作が開始される。なお、第２実施形態では、図２に示すように、ｎチャネルトランジスタ３１ｂおよびｐチャネルトランジスタ３２ａがオン状態になることにより、アンプ部１８が活性化される。これにより、第２実施形態では、アンプ部１８のノードＳＮＴに保持されたビット線ＢＬＴに対応する読み出し電圧がＶｓｓに低下するとともに、アンプ部１８のノードＳＮＢに保持されたビット線ＢＬＢに対応する読み出し電圧がＶｃｃに上昇することによって、ビット線ＢＬＴに対応する読み出し電圧とビット線ＢＬＢに対応する読み出し電圧との差が増幅される。このアンプ部１８における増幅動作は、Ｔ１６の期間（図７参照）が終了するまで続けられる。この後、上記第１実施形態と同様の動作が行われることにより、増幅された読み出し電圧に基づいた信号が外部に出力される。
【００６８】
また、図２に示すように、増幅されたビット線ＢＬＴに対応するＶｓｓの読み出し電圧は、アンプ部１８（ノードＳＮＴ）からビット線制御部１７のｎチャネルトランジスタ２１および２４のゲートとｐチャネルトランジスタ２８および２９のゲートとに供給される。また、増幅されたビット線ＢＬＢに対応するＶｃｃの読み出し電圧は、アンプ部１８（ノードＳＮＢ）からビット線制御部１７のｎチャネルトランジスタ２２および２３のゲートとｐチャネルトランジスタ２７および３０のゲートとに供給される。これにより、ｎチャネルトランジスタ２１および２４がオフ状態になるとともに、ｎチャネルトランジスタ２２および２３がオン状態になる。また、ｐチャネルトランジスタ２７および３０がオフ状態になるとともに、ｐチャネルトランジスタ２８および２９がオン状態になる。
【００６９】
また、上記したＴ１３の期間では、図８に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）にも、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂにも、−１／３Ｖｃｃの電圧が印加される。
【００７０】
（Ｔ１４の期間）
このＴ１４の期間では、図７に示すように、ビット線ソース信号ＨＳＹＰおよびＨＳＹＮの電位を２／３ＶｃｃからＶｓｓに立ち下げるとともに、ビット線ソース信号ＬＳＹＰおよびＬＳＹＮの電位を２／３Ｖｃｃに保持する。
【００７１】
この場合には、図２に示すように、ビット線制御部１７において、オン状態のｎチャネルトランジスタ２２を介して、２／３Ｖｃｃのビット線ソース信号ＬＳＹＮがビット線ＢＬＴに供給されるとともに、オン状態のｎチャネルトランジスタ２３を介して、Ｖｓｓのビット線ソース信号ＨＳＹＮがビット線ＢＬＢに供給される。なお、ビット線ＢＬＴには、オン状態のｐチャネルトランジスタ２８を介して、２／３Ｖｃｃのビット線ソース信号ＬＹＳＰも供給されるとともに、ビット線ＢＬＢには、オン状態のｐチャネルトランジスタ２９を介して、Ｖｓｓのビット線ソース信号ＨＳＹＰも供給される。その結果、図７に示すように、ビット線ＢＬＴに対する印加電圧が２／３Ｖｃｃに保持されるとともに、ビット線ＢＬＢに対する印加電圧が２／３ＶｃｃからＶｓｓに遷移する。
【００７２】
また、上記したＴ１４の期間では、図８に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）には、＋Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、＋１／３Ｖｃｃの電圧が印加される。
【００７３】
（Ｔ１５の期間）
このＴ１５の期間では、図７に示すように、選択ワード線ＷＬに対する印加電圧を、第１再書込み動作に応じた印加電圧（Ｖｃｃ）から第２再書込み動作に応じた印加電圧（Ｖｓｓ）に直接遷移する。また、非選択ワード線ＷＬに対する印加電圧を、第１再書込み動作に応じた印加電圧（１／３Ｖｃｃ）から第２再書込み動作に応じた印加電圧（２／３Ｖｃｃ）に直接遷移する。また、ビット線ソース信号ＨＳＹＰおよびＨＳＹＮの電位をＶｓｓからＶｃｃに立ち上げるとともに、ビット線ソース信号ＬＳＹＰおよびＬＳＹＮの電位を２／３Ｖｃｃから１／３Ｖｃｃに立ち下げる。
【００７４】
この場合には、図２に示すように、ビット線制御部１７において、オン状態のｎチャネルトランジスタ２２を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＮがビット線ＢＬＴに供給されるとともに、オン状態のｐチャネルトランジスタ２８を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＰがビット線ＢＬＴに供給される。また、オン状態のｎチャネルトランジスタ２３を介して、Ｖｃｃのビット線ソース信号ＨＳＹＮがビット線ＢＬＢに供給されるとともに、オン状態のｐチャネルトランジスタ２９を介して、Ｖｃｃのビット線ソース信号ＨＳＹＰがビット線ＢＬＢに供給される。その結果、図７に示すように、ビット線ＢＬＴに対する印加電圧は、第１再書込み動作に応じた印加電圧（２／３Ｖｃｃ）から第２再書込み動作に応じた印加電圧（１／３Ｖｃｃ）に直接遷移する。また、ビット線ＢＬＢに対する印加電圧は、第１再書込み動作に応じた印加電圧（Ｖｓｓ）から第２再書込み動作に応じた印加電圧（Ｖｃｃ）に直接遷移する。
【００７５】
また、上記したＴ１５の期間では、図８に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）には、−Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂには、−１／３Ｖｃｃの電圧が印加される。
【００７６】
（Ｔ１６の期間）
このＴ１６の期間では、図７に示すように、ビット線ソース信号ＨＳＹＰの電位をＶｃｃから１／３Ｖｃｃに立ち下げるとともに、ビット線ソース信号ＬＳＹＰの電位を１／３Ｖｃｃに保持する。また、ビット線ソース信号ＨＳＹＮの電位をＶｃｃから１／３Ｖｃｃに立ち下げるとともに、ビット線ソース信号ＬＳＹＮの電位を１／３Ｖｃｃに保持する。
【００７７】
この場合には、図２に示すように、ビット線制御部１７において、オン状態のｎチャネルトランジスタ２２を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＮがビット線ＢＬＴに供給されるとともに、オン状態のｐチャネルトランジスタ２８を介して、１／３Ｖｃｃのビット線ソース信号ＬＳＹＰがビット線ＢＬＴに供給される。また、オン状態のｎチャネルトランジスタ２３を介して、１／３Ｖｃｃのビット線ソース信号ＨＳＹＮがビット線ＢＬＢに供給されるとともに、オン状態のｐチャネルトランジスタ２９を介して、１／３Ｖｃｃのビット線ソース信号ＨＳＹＰがビット線ＢＬＢに供給される。その結果、図７に示すように、ビット線ＢＬＴに対する印加電圧が１／３Ｖｃｃに保持されるとともに、ビット線ＢＬＢに対する印加電圧がＶｃｃから１／３Ｖｃｃに遷移する。
【００７８】
また、Ｔ１６の期間では、センスアンプ活性化信号ＳＡをＶｃｃからＶｓｓに立ち下げることによって、アンプ部１８（図２参照）を不活性な状態にする。これにより、アンプ部１８による読み出し電圧の増幅動作が終了する。
【００７９】
また、上記したＴ１６の期間では、図８に示すように、ビット線ＢＬＴに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ａ（図２参照）に、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂ（図２参照）にも、−１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＴに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ａには、＋１／３Ｖｃｃの電圧が印加される。また、ビット線ＢＬＢに接続された非選択メモリセル１６に含まれる強誘電体キャパシタ１５ｂにも、＋１／３Ｖｃｃの電圧が印加される。
【００８０】
（Ｔ１７の期間）
このＴ１７の期間では、図７に示すように、非選択ワード線ＷＬに対する印加電圧を２／３ＶｃｃからＶｓｓに遷移する。また、ビット線ソース信号ＨＳＹＰ、ＬＳＹＰ、ＨＳＹＮおよびＬＳＹＮの各々の電位を初期状態に戻す。すなわち、ビット線ソース信号ＨＳＹＰおよびＬＳＹＰの電位を１／３ＶｃｃからＶｃｃに立ち上げる。また、ビット線ソース信号ＨＳＹＮおよびＬＳＹＮの電位を１／３ＶｃｃからＶｓｓに立ち下げる。また、ラッチ信号ＢＬＴＧをＶｓｓからＶｃｃに立ち上げることによって、ビット線制御部１７のｎチャネルトランジスタ２５および２６（図２参照）をオン状態にする。この状態で、図示しないプリチャージ回路により、ビット線ＢＬＴおよびＢＬＢ（アンプ部１８のノードＳＮＴおよびＳＮＢ）の電位をＶｓｓにプリチャージする。
【００８１】
また、上記したＴ１７の期間では、図８に示すように、選択メモリセル１６および非選択メモリセル１６に含まれる全ての強誘電体キャパシタ１５ａおよび１５ｂ（図２参照）に対する印加電圧が０Ｖになる。
【００８２】
なお、第２実施形態では、読み出し動作および再書込み動作が行われるＴ１１〜Ｔ１７の期間（１サイクル）を通じて、ビット線ＢＬおよび非選択ワード線ＷＬに対する印加電圧を上記のように制御することによって、１サイクルの期間に、データ「Ｈ」が保持された非選択メモリセル１６の強誘電体キャパシタ１５ｂに対して、−１／３Ｖｃｃの電圧（第１電圧パルス）および＋１／３Ｖｃｃの電圧（第２電圧パルス）が同じ回数（２回）ずつ印加される。また、データ「Ｌ」が保持された非選択メモリセル１６の強誘電体キャパシタ１５ａに対しても、−１／３Ｖｃｃの電圧（第１電圧パルス）および＋１／３Ｖｃｃの電圧（第２電圧パルス）が同じ回数（１回）ずつ印加される。
【００８３】
第２実施形態では、上記のように、１サイクル（Ｔ１１〜Ｔ１７の期間）を通じて、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ｂに対して、−１／３Ｖｃｃの電圧パルス（第１電圧パルス）および＋１／３Ｖｃｃの電圧パルス（第２電圧パルス）を同じ回数（２回）ずつ印加することによって、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ｂの分極状態の劣化および改善が同じ回数（２回）ずつ生じるので、非選択メモリセル１６のデータ「Ｈ」が保持された強誘電体キャパシタ１５ｂの分極状態が劣化するのをより抑制することができる。
【００８４】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００８５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８６】
たとえば、上記第１および第２実施形態では、本発明を強誘電体メモリに適用する例を説明したが、本発明はこれに限らず、強誘電体メモリ以外の不揮発性メモリにも適用可能である。
【００８７】
また、上記第１および第２実施形態では、読み出し動作が行われている期間に再書込み動作が開始されるように構成したが、本発明はこれに限らず、読み出し動作が終了した後に、ビット線およびワード線に対する印加電圧を、読み出し動作に応じた印加電圧から再書込み動作に応じた印加電圧に直接遷移してもよい。
【００８８】
また、上記第１実施形態では、１サイクルの期間に、非選択メモリセルのデータ「Ｈ」が保持された強誘電体キャパシタに対して、第１電圧パルス（−１／３Ｖｃｃ）を２回印加するとともに、第２電圧パルス（＋１／３Ｖｃｃ）を１回印加したが、本発明はこれに限らず、第１電圧パルスの１サイクルにおける印加回数を３回以上にしてもよいし、第２電圧パルスの１サイクルにおける印加回数を２回以上にしてもよい。この場合、第１電圧パルスおよび第２電圧パルスの１サイクルにおける印加回数の差が２回以上であってもよい。また、第１電圧パスルの１サイクルにおける印加回数を第２電圧パルスの１サイクルにおける印加回数よりも少なくしてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を説明するためのブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリのセンスアンプの内部構成を示した回路図である。
【図３】本発明の第１実施形態による強誘電体メモリの動作を説明するための電圧波形図である。
【図４】本発明の第１実施形態による強誘電体メモリの動作を説明するための電圧波形図である。
【図５】第１実施形態の効果を確認するために行った実験を説明するための電圧波形図である。
【図６】第１実施形態の効果を確認するために行った実験の測定結果（分極反転電荷量の変化）を示したグラフである。
【図７】本発明の第２実施形態による強誘電体メモリの動作を説明するための電圧波形図である。
【図８】本発明の第２実施形態による強誘電体メモリの動作を説明するための電圧波形図である。
【図９】従来の強誘電体メモリの動作を説明するための電圧波形図である。
【符号の説明】
【００９０】
２  センスアンプ（保持手段）
１６  メモリセル
ＢＬ、ＢＬＴ、ＢＬＢ  ビット線
ＷＬ  ワード線
【図１】
0004718354.tif 000002
【図２】
0004718354.tif 000003
【図３】
0004718354.tif 000004
【図４】
0004718354.tif 000005
【図５】
0004718354.tif 000006
【図６】
0004718354.tif 000007
【図７】
0004718354.tif 000008
【図８】
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【図９】
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