(57)【特許請求の範囲】
【請求項１】
半導体チップに実装用回路部を結合した半導体装置であって、
前記半導体チップは入力用パッド電極、出力用パッド電極、第１パッド電極、第２パッド電極、およびクロック同期回路を含み、
前記実装用回路部は、前記半導体チップの各パッド電極に接続する配線と、複数の実装用端子と、前記半導体チップの第１パッド電極から出力される信号を受けて前記半導体チップの第２パッド電極に信号を伝達する第1信号経路とを有し、
前記第１信号経路は、前記実装用回路部の所定の実装用端子から前記半導体チップを経由して前記実装用回路部の他の実装用端子に至る第２信号経路における、前記所定の実装用端子から前記入力用パッド電極に至る第１部分経路の遅延と、前記出力用パッド電極から前記他の実装用端子に至る第２部経路の遅延との和に等しくなるような遅延要素を有し、
前記半導体装置は、前記第２信号経路からの出力信号位相を前記第２信号経路への入力信号位相に同期化するための位相比較用のフィードバック経路を有し、
前記フィードバック経路は、前記第１信号経路と前記クロック同期回路とを経路に含むことを特徴とする半導体装置。
【請求項２】
前記第１信号経路は、前記第１部分経路の遅延要素と、前記第２部分経路の遅延要素との和の遅延量が等しくなるような遅延を生じるレプリカ回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記クロック同期回路は、前記第１部分経路、第２部分経路及び第１信号経路に夫々接続され、第１部分経路の実装用端子に受けたクロック信号に対して第２部分経路の実装用端子から出力されるクロック信号の位相を所定周期遅延させて位相同期させることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、
前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層を有し、前記実装用端子は前記導電層に結合するバンプ電極とされ、フリップチップとして構成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１信号経路は、所定の電極パッドと他の電極パッドを接続する所定の導電層から成り、前記導電層の一部にバンプ電極用のランドが形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、
前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、前記導電層に形成されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し前記実装用端子とされるボール状電極とを有することを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１信号経路は、所定の導電層、前記所定の導電層に接続するバンプ電極、前記バンプ電極に接続する単層又は複層配線及びスルーホールで構成され、前記単層又は複層配線の一部にボール状電極用のランドが形成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
信号の位相を比較する位相比較器を有する半導体チップと、実装用の外部接続端子を備え外部接続端子を前記半導体チップの対応端子に接続する配線経路が形成された実装用回路部とを有し、
前記実装用回路部は、前記外部接続端子から信号を受けず、前記外部接続端子に信号を出力せず、前記半導体チップから信号を受け前記半導体チップに信号を出力する遅延経路を有し、
前記遅延経路は、所定の外部接続端子からの出力信号位相を他の所定の外部接続端子への入力信号位相に同期化するための位相比較用のフィードバック経路に配置され、
前記位相比較用のフィードバック経路には、前記半導体チップの前記位相比較器が設けられていることを特徴とする半導体装置。
【請求項９】
前記遅延経路は、実装用回路部上の所定の信号経路の遅延特性に等しいダミー信号経路であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記ダミー信号経路は、外部接続端子としてのクロック入力端子から半導体チップへの第１クロック伝播経路と、半導体チップから外部接続端子としてのクロック出力端子までの第２クロック伝播経路との和の遅延に等しい遅延を有することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記半導体装置は、前記ダミー信号経路と前記第１および第２クロック伝播経路とに接続する遅延ロックループ回路を有し、
前記遅延ロックループ回路は前記位相比較器を含み、一の外部接続端子に受けたクロック信号に対して他の外部接続端子から出力されるクロック信号の位相を所定周期遅延させる位相同期を行なうことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記実装用回路部は、前記半導体チップのパッド電極に接続され半導体チップ上に延在する導電層と、前記導電層に接続されたバンプ電極とを有し、前記バンプ電極を外部接続端子とすることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記実装用回路部は、前記半導体チップのパッド電極に接続され半導体チップ上に延在する導電層と、前記導電層に接続されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し前記外部接続端子とされるボール状電極とを有することを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部信号に対する同期化のためのフィードバックループを有する半導体装置、特にそのフィードバックループにおける遅延設定に関し、例えばＤＬＬ（遅延ロックループ）回路に代表されるクロック同期化回路におけるフィードバックループの遅延時間設定、更には、入力クロックの位相を再生して出力クロックの位相とするクロック再生に適用して有効な技術に関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭなどのクロック同期メモリはＤＬＬ回路を有する。ＤＬＬ回路は外部クロックを所定周期遅延させることにより、入力クロックの位相を再生して出力クロックの位相とする。これを利用してリードデータの出力タイミングをその出力クロックの位相に同期させる。ＤＬＬ回路はクロックの位相制御用にフィードバックループを有する。入力クロックの位相を再生して出力クロックの位相とする場合、フィードバックループには、チップ上の回路構成で生じる遅延とチップパッケージによる遅延とをモデル化した遅延回路とを設けた上で、フィードバックループによるフィードバッククロックと参照クロックとの位相差をフィードバック制御すればよい。出力クロックに入力クロックの位相を再生するにはボンディングパッド、ワイヤ、バンプ電極、リード等のインダクタンス成分および静電容量成分により生じる遅延成分との整合性についても考慮することが必要になる。これら遅延成分をモデル化した回路では半導体プロセス技術の変動、素子の温度変化の影響によって実際の遅延量と誤差を生ずることが考えられる。特許文献１にはフィードバックループにオフチップドライバ、クロックレシーバ及び配線を配置してクロック系の遅延を模擬する技術が示される。
【０００３】
【特許文献１】特開２０００−２３１４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、通信向け用途としての高速ＳＲＡＭでは、高速動作を実現するためにＳＲＡＭ内部にＤＬＬ回路を搭載することが主流になってきており、市場の要求する高速動作を実現するためにはＤＬＬ回路の精度をより高くする必要があり、そのために、ＤＬＬ回路による高精度の遅延制御を行うためにＤＬＬ回路のフィードバックループについて検討した。これによれば、ＤＬＬ回路のフィードバックループの遅延と、クロック入力用外部端子からクロック出力用外部端子までの遅延とを高精度に整合させることの重要性を見出した。特許文献１はその点が明確ではない。
【０００５】
本発明の目的は、フィードバック経路の遅延と、クロック入力用外部端子からクロック出力用外部端子までの遅延とを高精度に整合させることができる半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１０】
〔１〕第1の観点による本発明は、半導体チップに実装用回路部を結合した半導体装置であって、前記半導体チップは複数のパッド電極を有し、前記実装用回路部は、前記半導体チップのパッド電極に接続する配線と、複数の実装用端子と、所定のパッド電極から出力される信号を受けて他のパッド電極に信号を伝達する第１信号経路とを有する。前記第１信号経路は、所定の実装用端子から半導体チップを経由して他の実装用端子に至る第２信号経路における、前記所定の実装用田端子から半導体チップの入力用パッド電極に至る第１部分経路の遅延と、半導体チップの出力用パッド電極から前記他の実装用端子に至る第２部経路の遅延とに匹敵する遅延要素を有し、前記第２信号経路からの出力信号位相を第２信号経路への入力信号位相に同期化するための位相比較用のフィードバック経路に配置される。
【００１１】
上記した手段によれば、フィードバック経路は、所定の実装用端子から半導体チップを経由して他の実装用端子に至る第２信号経路における、前記所定の実装用端子から半導体チップの入力用パッド電極に至る第１部分経路の遅延と、半導体チップの出力用パッド電極から前記他の実装用端子に至る第２部経路の遅延とに匹敵する遅延要素を有するから、プロセスばらつきや温度変化に対しても、他の実装用端子からの出力クロックの位相として一の実装用端子への入力クロックの位相を再生する事が可能になる。換言すれば、フィードバック経路の遅延と、クロック入力を行う実装用端子からクロック出力を行う実装用端子までの遅延とを高精度に整合させることが可能になる。
【００１２】
本発明の具体的な形態として、前記第１信号経路は、前記第１部分経路の遅延要素と、前記第２部分経路の遅延要素とを模写するレプリカ回路である。また、前記半導体チップは前記第１部分経路、第２部分経路及び第１信号経路に夫々接続するクロック同期回路を有し、前記クロック同期回路は、第１部分経路の実装用端子に受けたクロック信号に対して第２部分経路の実装用端子から出力されるクロック信号の位相を所定周期遅延させて位相同期させる。
【００１３】
フリップチップのような形態の導体装置を想定すると、前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層を有し、前記実装用端子は前記導電層に結合するバンプ電極とされる。このとき、前記第１信号経路は、所定の電極パッドと他の電極パッドを接続する所定の導電層から成り、前記導電層の一部にバンプ電極用のランドが形成されている。
【００１４】
単層又は多層配線基板にフリップチップを搭載したような形態の半導体装置を想定すると、前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、前記導電層に形成されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し前記実装用端子とされるボール状電極とを有する。このとき、前記第１信号経路は、所定の導電層、前記所定の導電層に接続するバンプ電極、前記バンプ電極に接続する単層又は複層配線及びスルーホールで構され、前記単層又は複層配線の一部にボール状電極用のランドが形成されている。
【００１５】
〔２〕第２の観点による本発明の半導体装置は、半導体チップと、実装用の外部接続端子を備え外部接続端子を半導体チップの対応端子に接続する配線経路が形成された実装用回路部とを有し、前記実装用回路部は、外部接続端子から信号を受けず、外部接続端子に信号を出力せず、前記半導体チップから信号を受け前記半導体チップに信号を出力する特定遅延経路を有し、前記特定遅延経路は、所定の外部接続端子からの出力信号位相を他の所定の外部接続端子への入力信号位相に同期化するための位相比較用のフィードバック経路に配置される。
【００１６】
上記した手段によれば、前記特定遅延経路に、実装用回路部の外部接続端子と半導体チップ間の所定の信号伝播遅延を模擬させることにより、この特定遅延経路を位相比較用のフィードバック経路が含むことになるので、前記所定の外部接続端子からの出力信号位相を他の所定の外部接続端子への入力信号位相に同期化するとき、プロセスばらつきや温度変化による前記所定の伝播遅延の変動に対して前記特定遅延経路の特性も追従変化し、フィードバック経路の遅延と、クロック入力を行う実装用端子からクロック出力を行う実装用端子までの遅延とを高精度に整合させることが可能になり、以って、前記所定の外部接続端子からの出力信号位相を他の所定の外部接続端子への入力信号位相に高精度に同期化する事が可能になる。
【００１７】
本発明の具体的な形態として、前記特定遅延経路は、実装用回路部上の所定の信号経路の遅延特性を模擬するダミー信号経路である。前記ダミー信号経路は、外部接続端子としてのクロック入力端子から半導体チップへのクロック伝播経路と、半導体チップから外部接続端子としてのクロック出力端子までのクロック伝播経路とを模擬する。前記ダミー信号経路と前記双方のクロック伝播経路とに接続する遅延ロックループ回路を有し、前記遅延ロックループ回路は一の外部接続端子に受けたクロック信号に対して他の外部接続端子から出力されるクロック信号の位相を所定周期遅延させる位相同期を行なう。
【００１８】
フリップチップのような形態の導体装置を想定すると、前記実装用回路部は、前記半導体チップのパッド電極に接続され半導体チップ上に延在する導電層と、前記導電層に接続されたバンプ電極とを有し、前記バンプ電極を外部接続端子とする。
【００１９】
単層又は多層配線基板にフリップチップを搭載したような形態の半導体装置を想定すると、前記実装用回路部は、前記半導体チップのパッド電極に接続され半導体チップ上に延在する導電層と、前記導電層に接続されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し前記外部接続端子とされるボール状電極とを有する。
【００２０】
〔３〕遅延ロックループ回路に特化した観点では、半導体装置は、半導体基板に形成された遅延ロックループ回路を有する半導体チップと、実装用の外部接続端子を備え半導体チップの端子を対応する外部接続端子に接続する配線経路が形成された実装用回路部とを有し、前記遅延ロックループ回路は、一の外部接続端子から供給される入力クロックとこれを遅延回路で遅延させた遅延クロックとの位相比較に基づいて、前記入力クロックの位相を再生して他の外部接続端子から出力する出力クロックの位相とし、前記遅延回路は、実装用回路部に形成され、クロック信号を受ける一の外部接続端子から半導体チップまでの遅延成分と半導体チップからクロック信号を出力する他の外部接続端子までの遅延成分とを模擬するレプリカ回路を有する。
【発明を実施するための最良の形態】
【００２１】
図２には本発明の半導体装置の一例であるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）１を用いたデータ処理システムが例示される。同図に示されるデータ処理システムは、代表的に示されたＳＲＡＭ１、例えばルータの一部を構成する通信コントローラ（ＴＣＴＲＬ）２、及びＣＰＵ（セントラル・プロセッシング・ユニット＝中央処理装置）３を有し、それらはシステムバス（ＳＢＵＳ）４に共通接続される。
ＳＲＡＭ１は入力クロックの位相を再生して出力クロックの位相とするクロック再生機能を備える。入力クロックは例えばＣＰＵ３から出力されるシステムクロック信号のようなクロック信号Ｃ＿ＣＬＫであり、出力クロックはクロック信号ＣＱ＿ＣＬＫとされる。クロック信号ＣＱ＿ＣＬＫはＣＰＵ３及びＴＣＴＲＬ２に供給される。ＳＲＡＭ１はクロック信号Ｃ＿ＣＬＫに同期動作される。ＣＰＵ３及びＴＣＴＲＬ２はクロック信号ＣＱ＿ＣＬＫの変化に同期してシステムバス４上のリードデータの確定若しくはシステムバス４へのリードデータの出力を知ることができる。ＳＲＡＭ１はクロック再生機能を実現するためにＤＬＬ回路を備える。
【００２２】
図１にはＤＬＬ回路を主体としたＳＲＡＭ１の構成が例示される。特に制限されないが、ＳＲＡＭ１は、半導体チップ（ペレット）としてのＳＲＡＭチップ１１と、ＳＲＡＭチップ１１に結合される実装用回路部（以下パッケージとも称する）１０とから成る。パッケージ１０の詳細は後で説明するが、ここではフェースダウン実装のための構成を想定している。ＳＲＡＭチップ１１は外部端子として代表的に示された複数のパッド電極１３Ａ〜１３Ｊを有する。パッケージ１０は、ＳＲＡＭ１を実装基板（図示せず）に実装するための複数の実装用端子としての外部接続端子１４Ａ〜１４Ｈを有する。外部接続端子１４Ａ〜１４Ｇに夫々示されたＤはデータ入力端子、Ｋ，／Ｋはデータ入力用クロック端子、Ｃ，／Ｃはデータ出力用クロック端子、Ｑはデータ出力端子、ＣＱ，／ＣＱはクロック出力端子であることを意味する。尚、記号／はそれが付された信号が反転信号であることを意味する。
【００２３】
ＳＲＡＭチップ１１には代表的に示されたメモリアレイ２０、ＤＬＬ回路２１、入力バッファ２２Ａ〜２２Ｅ，２２Ｊ及び出力バッファ２３Ｆ〜２３Ｉなどが形成されている。
【００２４】
特に図示は省略するが、メモリアレイ２０はマトリクス配置された多数のスタティック型のメモリセルを有し、メモリセルの選択端子は対応するワード線に、データ入出力端子は対応するビット線に接続される。ビット線はカラムスイッチ回路を介して選択的に共通データ線に導通可能にされる。共通データ線にはセンスアンプとライトアンプが接続され、センスアンプはメモリセルから読み出されたデータをセンスして出力バッファ２３Ｆに供給する。書込みデータは入力バッファ２２Ａからライトアンプに供給される。ワード線の選択やカラムスイッチの選択は図示を省略するアドレス入力バッファに入力されるアドレス信号のデコード信号を用いて行なわれる。チップセレクトなどのストローブ信号及びアドレス信号の入力経路は図示を省略している。読み出しや書込みの動作制御は図示を省略するタイミングコントローラで生成されるタイミング信号に基づいて行なわれる。ＤＬＬ回路２１は、ここでは、前記図示を省略するタイミングコントローラによる読み出し動作制御におけるデータ出力タイミングを規定する。
【００２５】
ＤＬＬ回路２１は、代表的に示された可変遅延回路（ＶＣＤ）２５，２６と位相比較器２７を有する。一方の可変遅延回路２５は外部接続端子１４ＤからのクロックＣ＿ＣＬＫが伝達され、これを位相比較器２７による比較結果信号Ｓｃｍｐに従って遅延させ、遅延されたクロックは外部接続端子１４Ｈに伝達されてクロックＣＱ＿ＣＬＫとして出力される。外部接続端子１４Ｄから外部接続端子１４Ｈに至る信号経路は第２信号経路とされる。位相比較器２７は参照クロックｒｅｆ＿ＣＬＫに対するフィードバッククロックＦＢ＿ＣＬＫの位相差を検出する。参照クロックｒｅｆ＿ＣＬＫは可変遅延回路（ＶＣＤ）２５の入力ノードＮＤのクロックとされる。フィードバッククロックＦＢ＿ＣＬＫは前記入力ノードＮＤからフィードバック経路ＦＢＲ１，ＦＢＲ２，ＦＢＲ３を伝播する。フィードバック経路ＦＢＲ１は前記入力ノードＮＤからパッド電極１３Ｉまでの経路、フィードバック経路ＦＢＲ２はパッド電極１３Ｉからパッド電極１３Ｊの経路、フィードバック経路ＦＢＲ３はパッド電極１３Ｊから可変遅延回路（ＶＣＤ）２６を経由して位相比較器２７の入力に至る経路を意味する。フィードバック経路ＦＢＲ２は第１信号経路として位置付けられる。
【００２６】
前記フィードバック経路ＦＢＲ１及びＦＢＲ３はＳＲＡＭチップ１１の内部におけるパッド電極１３ＤからＶＣＤ２５を経由してパッド電極１３Ｈに至る経路の遅延要素もしくは遅延成分を模擬するチップ内レプリカ回路（オン・チップ・レプリカ回路）として構成される。要するに、バッファ２３Ｉはバッファ２３Ｈに対応されるレプリカバッファ、バッファ２２Ｊはバッファ２２Ｄに対応されるレプリカバッファとして位置付けられる。ＶＣＤ２６はＶＣＤ２５と同じ回路構成を有し、比較結果信号ＳｃｍｐによってＶＣＤ２５と同じ可変遅延制御を受けるレプリカ回路として位置付けられる。フィードバック経路ＦＢＲ１及びＦＢＲ３の配線抵抗、配線の寄生容量、配線のインダクタンス成分などはパッド電極１３ＤからＶＣＤ２５を経由してパッド電極１３Ｈに至る経路のそれに匹敵するように設定されている。
【００２７】
前記フィードバック経路ＦＢＲ２は、パッケージ１０上における外部接続端子１４Ｄからパッド電極１３Ｄに至る経路（第２信号経路の第１部分経路）の遅延要素もしくは遅延成分と、パッド電極１３Ｈから外部接続端子１４Ｈに至る経路（第２信号経路の第２部分経路）の遅延要素若しくは遅延成分とを模擬するパッケージ上のレプリカ回路（オン・パッケージ・レプリカ回路）として構成される。遅延要素もしくは遅延成分とは、配線抵抗、配線の寄生容量、及び配線のインダクタンス成分などを総称する。外部接続端子１４Ｄからパッド電極１３Ｄに至る経路（第２信号経路の第１部分経路）の遅延要素による遅延時間をｔｄ１、パッド電極１３Ｈから外部接続端子１４Ｈに至る経路（第２信号経路の第２部分経路）の遅延要素による遅延時間をｔｄ２とすると、フィードバック経路（第１信号経路）ＦＢＲ２による遅延時間ｔｄ３は、ｔｄ３＝ｔｄ１＋ｔｄ２となる。
【００２８】
フィードバッククロックＦＢ＿ＣＬＫに、前記フィードバックループＦＢＲ１及びＦＢＲ３のオン・チップ・レプリカ回路による遅延時間と前記フィードバック経路ＦＢＲ２のオン・パッケージ・レプリカ回路による遅延時間とが与えられることにより、リファレンスクロックｒｅｆ＿ＣＬＫの位相がフィードバッククロックＦＢ＿ＣＬＫの位相に合わせられることにより、外部接続端子１４Ｈの出力クロックＣＱ＿ＣＬＫには外部接続端子１４Ｄの入力クロックＣ＿ＣＬＫの位相が再生され、クロックＣ＿ＣＬＫの立ち上がりタイミングとクロックＣＱ＿ＣＬＫの立ち上がりタイミングが一致若しくはほぼ一致されるようになる。リファレンスクロックｒｅｆ＿ＣＬＫの位相がフィードバック経路ＦＢ＿ＣＬＫの位相に一致したとき可変遅延回路２５，２６による遅延をクロックＣ＿ＣＬＫの何サイクル分とするかにより、クロックＣ＿ＣＬＫが入力されてからクロックＣＱ＿ＣＬＫが再生されるまでのクロックサイクル数が決まる。例えば、外部接続端子１４ＤにクロックＣ＿ＣＬＫが入力されたとき、当該クロックＣ＿ＣＬＫの２サイクル後に外部接続端子１４ＨにクロックＣＱ＿ＣＬＫが現れる。出力バッファ２３Ｈの入力は出力バッファ２３Ｆの出力制御に用いられ、出力バッファ２３Ｆから出力されるデータはパッド１３Ｈから出力されるＯＵＴ＿ＣＬＫと同じタイミングでパッド１３Ｆから出力される。パッド電極１３Ｆから外部接続電極１４Ｆまでの遅延要素による遅延時間は大凡ｔｄ２とされ、外部接続端子１４Ｆのデータ出力の変化は外部接続端子１４Ｈのクロック変化のタイミングと同期して生ずることになる。
【００２９】
図３にはＤＬＬ回路によるクロック再生動作若しくはクロック同期化の動作タイミングが例示される。時刻ｔ０に外部接続端子１４ＤでクロックＣ＿ＣＬＫが立ち上がり変化されると、遅延時間ｔｄ１経過後にパッド電極１３ＤでクロックＩＮ１＿ＣＬＫが立ち上がり変化される。その後、順次遅延されて、クロック出力系では、リファレンスクロックｒｅｆ＿ＣＬＫが立ち上がり変化され、パッド電極１３ＨでクロックＯＵＴ＿ＣＬＫが立ち上がり変化され、外部接続端子１４ＨでクロックＣＱ＿ＣＬＫが立ち上り変化される。フィードバック経路では、パッド電極１３ＩでクロックＤＬＬｏ＿ＣＬＫが立ち上がり変化され、パッド電極１３ＪでクロックＤＬＬｉ＿ＣＬＫが立ち上がり変化され、フィードバック経路ＦＢ＿ＣＬＫが立ち上がり変化される。当初、リファレンスクロックｒｅｆ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相は合っていない。前記位相の相違を減らす方向に可変遅延回路２５，２６による遅延時間が制御され、フィードバッククロックＦＢ＿ＣＬＫの位相がリファレンスクロックｒｅｆ＿ＣＬＫに合わせられる。この状態において、フィードバッククロックＦＢ＿ＣＬＫはレファレンスクロックｒｅｆ＿ＣＬＫに対してフィードバック経路ＦＢＲ１，ＦＢＲ２，ＦＢＲ３上の遅延を有しており、その遅延はオン・チップ・レプリカ回路による遅延とオン・パッケージ・レプリカ回路による遅延との和なり、この和の遅延時間は、外部接続端子１４Ｄのクロック変化が外部接続端子１４Ｈに伝播するのに要する遅延時間に相当する。したがって、外部接続端子１４Ｈから出力されるクロックＣＱ＿ＣＬＫには外部接続端子１４Ｄに入力されるクロックＣ＿ＣＬＫの位相が再生される。同様に、１４ＦからＣ＿ＣＬＫと同位相のリードデータが出力される。
【００３０】
上述の如く、クロックＣ＿ＣＬＫの入力端子１４ＤからクロックＣＱ＿ＣＬＫの出力端子１４Ｈまでの経路とフィードバック経路ＦＢＲ１，ＦＢＲ２，ＦＢＲ３の遅延時間を近付けるために、ＳＲＡＭチップ１１上の回路構成で生じる遅延にはほぼ同じ回路構成のオン・チップ・レプリカ回路を用い、パッケージ１０上で生じる遅延にはダミー配線等のオン・パッケージ・レプリカ回路を作り込んでいる。ここで、オン・パッケージ・レプリカ回路の一例を以下に説明する。
【００３１】
図４にはＳＲＡＭチップ１１のパッド電極面の平面的な構成がフリップチップのような構造で示される。１３Ｈ等の前記パッド電極は小さな四角形状で図示されチップの中央部に配置されている。ＳＲＡＭチップ11の表面にはパッド電極（参照符号１３はパッド電極を総称する）を露出させて絶縁膜で覆われ、その上に、比較的大きな多数のバンプ電極（参照符号３４はバンプ電極を総称する）が広範囲に配置され、対応するパッド電極１３とバンプ電極３４が再配置配線（参照符号３２は再配置配線を総称する）で接続されるというフリップチップ構造が形成されている。同心円で示される記号の内側の小円はバンプ電極３４を意味し、外側の大円は再配置配線３２の端部に形成されたバンプ電極３４載置用のバンプランド（参照符号３３はバンプランドを総称する）である。ＣＱが付された黒丸はパッド電極１３Ｈに接続するバンプ電極、／ＣＱが付された黒丸はパッド電極１３Ｇに接続するバンプ電極、ＤＬＬｏが付された黒丸はパッド電極１３Ｉに接続するバンプ電極、ＤＬＬｉが付された黒丸はパッド電極１３Ｊに接続するバンプ電極、Ｃが付された黒丸はパッド電極１３Ｄに接続するバンプ電極、／Ｃが付された黒丸はパッド電極１３Ｅに接続するバンプ電極を意味する。
【００３２】
図５にはクロック同期経路を示すようにＳＲＡＭの縦断面構造が例示される。図５の断面の向きは大凡図４のＡ方向から見た向きとされる。ＳＲＡＭチップ１１に対してパッケージ１０はフリップチップのフェースダウン実装用構造１０Ａと多層配線基板と１０Ｂから成る。
【００３３】
ＳＲＡＭチップ１１は単結晶シリコンのような半導体基板にＳＲＡＭを構成するための回路素子が形成され、回路素子に接続するパッド電極１３が表面に露出されている。パッド電極１３はボンディングパッドのように小面積で高密度に配置されている。パッド電極１３には再配置配線３２の一端が結合されその他端部がチップ上に分散され、再配置配線３２の他端のバンプランド３３にバンプ電極３４がアレイ状に配置され（エリアアレイ状に配置し）、エリアアレイ状に配置されたバンプ電極３４が絶縁膜３５から露出させて構成される。これにより、パッド電極１３よりも大きな間隔でバンプ電極３４が配置され、フェースダウン実装が容易になる。
【００３４】
多層配線基板１０Ｂは相互に絶縁されたＬ１〜Ｌ４の４層の導電層を有する。導電層Ｌ３は電源電圧ＶＤＤが供給される電源プレーンを構成し、導電層Ｌ２は回路の接地電位ＶＳＳが供給されるグランドプレーンを構成する。導電層Ｌ１，Ｌ４が配線層として利用される。導電層Ｌ１とＬ４の接続はスルーホール４０を介して行なわれる。導電層Ｌ１はバンプランド４１を介して所定のバンプ電極３４等に接続される。導電層Ｌ４はボールランド４２を介して所定のボール状電極４３等に接続される。
【００３５】
図５の例ではボール状電極４３が前記外部接続電極１４Ｄ等の外部接続電極（参照符号１４は外部接続電極を総称する）を構成する。図５において、ＣＱが付されたボール状電極４３は外部接続端子１４Ｈを構成し、Ｃが付されたボール状電極４３は外部接続端子１４Ｄを構成し、／Ｃが付されたボール状電極４３は外部接続端子１４Ｅを構成する。ＣＱが付されたパッド電極１３はパッド電極１３Ｅを構成し、Ｃが付されたパッド電極１３はパッド電極１３Ｄを構成する。
【００３６】
図５では、クロック同期経路として、外部接続端子１４Ｄ（Ｃが付されたボール状電極４３）からパッド電極１３Ｄ（Ｃが付されたパッド電極１３）至る経路（第２信号経路の第１部分経路）ＣＲ１、パッド電極１３Ｈ（ＣＱが付されたパッド電極１３）から外部接続端子１４Ｈ（ＣＱが付されたボール状電極４３）に至る経路（第２信号経路の第２部分経路）ＣＲ２が示される。
【００３７】
図６にはフィードバック経路ＦＢＲ２を示すようにＳＲＡＭの縦断面構造が例示される。図６の断面の向きは大凡図４のＢ方向から見た向きとされる。同図においてフィードバック経路ＦＢＲ２は、パッド電極１３Ｉ（ＤＬＬｏが付されたパッド電極１３）からパッド電極１３Ｊ（ＤＬＬｉが付されたパッド電極１３）に至る経路（第１信号経路）ＤＲ３とされる。
【００３８】
図６の経路ＤＲ３（ＦＢＲ２）は図５の経路ＣＲ１とＣＲ２との和の経路を模擬するレプリカ回路になっており、配線長や配線要素は極力経路ＣＲ１とＣＲ２に等しくなるように工夫されている。経路ＤＲ３（ＦＢＲ２）はボール状電極４３に接続されないが、ダミーランド４２Ｄを通るようにされている。
【００３９】
図７は図４の向きに対応する導電層Ｌ１内部の配線経路を例示する。図８は同じく図４の向きに対応する導電層Ｌ４内部の配線経路を例示する。例えば、図４に示されるＣのパッド電極は、図７のＣで示されるバンプ電極から、経路ＣＲ１を構成する導電層Ｌ４に導通され、スルーホールにて図８の経路ＣＲ１を構成する導電層Ｌ１に導通され、Ｃ  ＢＡＬＬが付されたボール電極に接続する。図９には経路ＣＲ１、ＣＲ２，ＤＲ３の配置が平面的に示される。同図より、配線長についても経路ＤＲ３が経路ＣＲ１と経路ＣＲ２の和に匹敵するように模擬されて形成されている様子が理解されるであろう。尚、図９においてＣＱ０−ＢＡＬＬ、Ｃ―ＢＡＬＬはボール電極４３、ＣＱ―ＰＡＤ、Ｃ―ＰＡＤ、ＤＬＬｏ―ＰＡＤ、ＤＬＬｉ−ＰＡＤはパッド電極１３、ＷＰＰ−ＢＭＰはバンプ電極３４を意味する。
【００４０】
図１０にはパッケージ１０をフリップチップのフェースダウン実装用構造１０Ａだけで構成したときのデバイス縦断面構造が例示される。要するに、図１０のＳＲＡＭ１はフリップチップとして構成される。この例ではバンプ電極１３が図１の外部接続端子１４に対応され、実装用端子として用いられる。図１０において、外部接続端子１４Ｄからパッド電極１３Ｄに至るクロック入力経路は、バンプ電極３４ａ、バンプランド３３ａ、及びｄ再配置配線３２ａを通る経路とされる。パッド電極１３Ｈから外部接続端子１４Ｈに至るクロック出力経路は、再配置配線３２ｂ、バンプランド３３ｂ及びバンプ電極３４ｂを通る経路とされる。図１０において図１のフィードバック経路ＦＢＲ２は、パッド電極１３Ｉから再配置配線３２ｃ、バンプランド３３ｃ、再配置配線３２ｄを経由してパッド電極１３Ｊに至る経路とされ、この経路は前記クロック入力経路及びクロック出力経路の遅延要素を模擬する。フィードバック経路ＦＢＲ２はバンプ電極３４ａ、３４ｂを模擬するのに、比較的長いバンプランド３３ｃを用いている。図１０の構成では多層配線基板によるパッケージ遅延は考えなくてよいので、その分遅延ずれが更に少なくなる。
【００４１】
以上説明したＳＲＡＭ１によれば、オン・パッケージ・レプリカ回路により、導電層Ｌ１，Ｌ４、バンプ電極１３、及び再配置配線による抵抗成分、インダクタンス成分、及び静電容量成分によって生じるパッケージ遅延成分との整合性の良好なクロック同期用のフィードバック経路ＦＢＲ３を構成できるので、プロセスばらつきや温度変化などに対してクロック同期化ずれの少ない高精度なＤＬＬ回路２１を実現することができる。
【００４２】
上記より、ＳＲＡＭにＤＬＬ回路２１を採用することにより、ＳＲＡＭの高速クロック同期動作が可能になり、高速アクセスに容易に対応することができるようになる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば半導体装置はＳＲＡＭに限定されず、シンクロなるＤＲＡＭなど他のクロック同期メモリであってもよい。更にマイクロコンピュータやその他システムオンチップのデータ処理ＬＳＩであってもよい。パッケージに用いる配線基板は多層配線基板に限定されず単層配線基板であってもよい。また、半導体装置に搭載される半導体集積回路は１個に限定されず、マルチチップ構造であってもよい。本発明の半導体装置はルータのような通信システム以外の種々のデータ処理システムに適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る半導体装置の一例であるＳＲＡＭの構成をＤＬＬ回路を主体に例示した構成図である。
【図２】図１のＳＲＡＭを用いたデータ処理システムを示すブロック図である。
【図３】ＤＬＬ回路によるクロック再生動作若しくはクロック同期化の動作タイミングを例示するタイミングチャートである。
【図４】ＳＲＡＭチップのパッド電極面の平面的構成をフリップチップのような構造で示す平面図である。
【図５】ＳＲＡＭのクロック同期経路等の縦断面構造を例示する断面図である。
【図６】ＳＲＡＭのフィードバック経路ＦＢＲ２等の縦断面構造を例示する断面図である。
【図７】図４の向きに対応する導電層Ｌ１内部の配線経路を例示する平面図である。
【図８】図４の向きに対応する導電層Ｌ４内部の配線経路を例示する平面図である。
【図９】経路ＣＲ１、ＣＲ２，ＤＲ３の配置を平面的に示す説明図である。
【図１０】フリップチップとして構成したＳＲＡＭの縦断面図である。
【符号の説明】
【００４６】
１  ＳＲＡＭ
３  ＣＰＵ
Ｃ＿ＣＬＫ  入力クロック
ＣＱ＿ＣＬＫＪ  出力クロック
１０  実装用回路部（パッケージ）
１０Ａ  フリップチップのフェースダウン実装用構造
１０Ｂ  多層配線基板
１１  ＳＲＡＭチップ
１３、１３Ａ〜１３Ｊ  パッド電極
１４、１４Ａ〜１４Ｈ  外部接続電極
２０  メモリアレイ
２１  ＤＬＬ回路
２２Ａ〜２２Ｅ、２２Ｊ  入力バッファ
２３Ｆ〜２３Ｊ  出力バッファ
２５，２６  可変遅延回路
２７  位相比較器
ＦＢ＿ＣＬＫ  フィードバッククロック
ｒｅｆ＿ＣＬＫ  参照クロック
ＦＢＲ１、ＦＢＲ２  フィードバック経路
ＦＢＲ３  第１信号経路（フィードバック経路）
ＣＲ１  第２信号経路の第１部分経路
ＣＲ２  第２信号経路の第２部分経路
３２  再配置配線
３３  バンプランド
３４  バンプ電極
Ｌ１〜Ｌ４  導電層
４０スルーホール
４１  バンプランド
４２  ボールランド
４３  ボール状電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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