(57)【特許請求の範囲】
【請求項１】
基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、
前記基板は、樹脂を含むコア基板を有し、該コア基板には、キャビティが形成されていて、該キャビティには、半導体素子が２個以上収容されており、
該半導体素子のダイパッド上部には、前記バイアホールと接続させるための仲介層が形成されており、
前記仲介層の径は、前記ダイパッドの径よりも大きいことを特徴とするプリント配線板。
【請求項２】
前記半導体素子は、少なくとも１個は、演算機能（ＣＰＵ）を有する半導体素子であり、少なくとも１個は、記憶機能（メモリー）を有する半導体素子である請求項１に記載のプリント配線板。
【請求項３】
前記キャビティには、半導体素子および抵抗、コンデンサもしくインダクタンスを接合させる接着剤がある請求項１もしくは２に記載のプリント配線板。
【請求項４】
前記仲介層は、少なくとも２層以上である請求項１〜３のいずれか１に記載のプリント配線板。
【請求項５】
前記仲介層の最下層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層される請求項１〜４のいずれか１に記載のプリント配線板。
【請求項６】
前記仲介層の最上層は、ニッケル、銅、金、銀の中から選ばれる請求項１〜５のいずれかに１に記載のプリント配線板。
【請求項７】
前記仲介層は、第１薄膜層、第２薄膜層、厚付け層で形成されている請求項１〜６のいずれか１に記載のプリント配線板。
【請求項８】
前記仲介層の第１薄膜層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層される請求項７に記載のプリント配線板。
【請求項９】
前記仲介層の第２薄膜層は、ニッケル、銅、金、銀の中から選ばれる請求項７に記載のプリント配線板。
【請求項１０】
前記キャビティには、接着剤層が充填されている請求項１〜９のいずれか１に記載のプリント配線板。
【請求項１１】
基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、
前記基板は、放熱板と、該放熱板に積層され、樹脂を含み、キャビティが形成されたコア基板と、該キャビティ内において、前記放熱板にそれぞれ接着剤を介して載置され、少なくとも１つは厚みの異なる複数の半導体素子と、を有し、
前記接着剤は、前記複数の半導体素子と前記基板の上面が互いに平坦になるように、前記半導体素子が薄いほど厚く、前記半導体素子が厚いほど薄いことを特徴とするプリント配線板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層プリント配線板に関するのもである。
【０００２】
【従来の技術】
現在、フリップチップ実装はビルドアッププリント配線板を用いられている。ビルドアップ多層プリント配線板は、例えば、特開平９−１３００５０号などに開示される方法にて製造されている。
すなわち、基板上の導体回路の表面に無電解めっきやエッチングにより、粗化層を形成させて、樹脂層を施して、層間導通のためのバイアホール開口部を形成させて、層間樹脂絶縁層を形成する。さらに、その層間絶縁層に酸や酸化剤などにより粗化処理を施した粗化面にパラジウムなどの触媒を付け、無電解めっき膜を形成し、そのめっき膜上にレジストにてパターンを形成し、電解めっきで厚付けしたのち、現像液でレジストを剥離除去し、エッチングして導体回路を作り出させる。これを繰り返すことにより、ビルドアップ多層プリント配線板が得られる。表層には、半田バンプが形成されて、半導体素子とフリップチップ実装によって接続が取られている。
【０００３】
さらに高密度化、高機能化を有するプリント配線板が要望されている。それに対応すべくプリント配線板の構造を提案する必要があった。
【０００４】
また、従来の実装方法では、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行なっている。それらのリード部品は、切断、腐食しやすいので、ＩＣチップとの接続が途絶えたり、誤作動の原因になることもあった。それに、それぞれに実装方法は、ＩＣチップを保護するためにエポキシ樹脂などのより封止を行なっているが、その際気泡などが含有すると、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。それらを回避する意味でもリード部品を介さないでＩＣチップと直接電気的接続し得るプリント配線板の構造を提案する必要があった。
【０００５】
上記課題に対応する構造として、基板に半導体素子を埋め込んで、該素子上に配線層を形成して、半導体素子と外部との接続を取ることを提案する。
【０００６】
半導体素子を基板に収容、収納、内蔵もしくは埋め込む従来技術としては、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などがある。それぞれは、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る。
【０００７】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００８】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００９】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【００１０】
本願発明は、半導体素子の収容を安定化して、リード部品を介さないで、ＩＣチップと直接電気的接続し得るプリント配線板を提案することにある。
【００１１】
【課題を解決するための手段】
発明者らが鋭意研究した結果、以下の発明により、半導体素子を収容したプリント配線板を得ることができることを創出した。
【００１２】
請求項１の発明では、基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、前記基板は、樹脂を含むコア基板を有し、該コア基板には、キャビティが形成されていて、該キャビティには、仲介層を有する半導体素子が２個以上収容されている。それにより、複数の半導体素子を備えることを特徴とする。半導体素子を複数個を有するので、実装密度が高くなり、さらなる高密度化が達成される。
【００１３】
また、半導体素子が埋め込まされている構造のため、従来のフリップチップ実装したプリント配線板よりも外部基板、外部端子までの配線長を短くすることができる。それに、半導体同士の接続も不要な配線を配設することなくなる。よって、高速化された信号の遅延や誤作動も低減されるし、ループインダクタンスもより低減される。さらに、半導体素子を含めたトータルの厚みを従来のフリップチップよりも薄くすることができる。そのため、筐体を薄くする必要を有する製品、例えばノートパソコン、携帯電話、モーバイル製品、通信装置等の種々の電子機器に用いられるものとして最適である。
【００１４】
キャビティが形成されるプリント配線板としては、樹脂を主成分としてものがよい。ガラスエポキシ、心材などの補強材が含浸されたもの、銅張り積層板、種々のプリプレグなどを積層した基材などを用いることができる。具体例としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ＢＴ樹脂、ポリエステル樹脂などがある。
【００１５】
セラミック基板やそれらを主となる基板（ＡＬＮ、ムライト、窒化珪素、アルミナなどの高温焼結を必要とする材料）などを用いることも検討されたが、外形加工性が悪く、また、層間絶縁層との熱膨脹率の差が大きいために、用いることは不可能であった。
【００１７】
また、ダイパッドと層間絶縁層のバイアホールとの間に仲介層が設けられている。
仲介層を形成しないでダイパッド上に直接、バイアホールを形成させると、層間絶縁層を感光性樹脂などを用いた場合、露光、現像を経て、バイアホールを形成させると、ダイパッド上の表層に樹脂残りやすかった。それに現像液の付着によりダイパッドの変色を引き起こした。また、レーザによってバイアホールを形成させた場合は、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション膜（ＩＣ保護膜）がレーザによって破壊された。
半導体素子のダイパッド上に仲介層を設けることにより、それらを防止することができた。
【００１８】
また、ダイパッドが仲介層で覆われている。そのために、種々の工程を経る、酸や酸化剤のあるいはエッチング液に浸積させたり、アニール工程や熱硬化を経てもダイパッドの変色、溶解が発生しない。また、ダイパッドの酸化膜を形成することがない。そのため、パッドとバイアホールとの接続性や信頼性を向上させる。
【００１９】
仲介層の形成は、半導体素子に予め形成した後、プリント配線板に収容してもよく、プリント配線板に埋め込んだ後、形成させてもよい。
【００２０】
請求項２の発明では、半導体素子は、少なくとも１個は、演算機能（ＣＰＵ）を有する半導体素子であり、少なくとも１個は、記憶機能（メモリー）を有する半導体素子である。
【００２１】
１つの半導体素子で演算機能（ＣＰＵ）と記憶機能（メモリー）を有するものを実装させてもよいが、そのために半導体素子が大きくなるために、埋め込む際に傾きやすいのと、小さいもので別々に作成した方が廉価になるし、それぞれ半導体素子は近傍の位置にあることから、伝達遅延や誤作動を引き起こすこともない。また、プリント配線板の設計変更があった場合でも半導体素子自体の設計変更も要らなく、形成の自由度を高められるという効果も有する。
【００２２】
請求項３の発明では、前記キャビティには、抵抗、コンデンサあるいはインダクタンスの中から選ばれる１種以上が収容されている。
【００２３】
半導体素子以外にも抵抗、コンデンサあるいはインダクタンスが配設されているので、電気特性、特に初期動作における作動が遅延や誤作動なく行なうことを可能としている。また、半導体素子から、抵抗、コンデンサあるいはインダクタンスとの距離を短くすることもできるので、ループインダクタンスも確実に低減させることができる。
【００２４】
抵抗、コンデンサあるいはインダクタンスの端子の表面には、めっき（特に銅めっき）を施すことが好適である。めっき（特に銅めっき）により形成するバイアホールとの密着性が高められるからである。
【００２５】
請求項４の発明では、半導体素子の仲介層は、少なくとも２層以上であることが望ましい。
少なくともダイパッド上に形成される金属とバイアホール上に形成される金属とは、別々の金属で形成されるのがよい。より望ましいのは、ダイパッドと接続する金属は、スパッタ、蒸着、電着によって形成された薄くて硬い金属で形成されるのがよい。該金属とダイパッドと強固に接合される。又、バイアホールと接続される金属は、電解めっきによって形成される。電解めっき膜は、柔らかく展性に富んでいる。そのため、該仲介層近傍に応力が加わったとしても緩和することができる。上記の組み合わせで形成されているので、ダイパッド付近は強固であるが、バイアホール付近は、柔らかいので、ヒートサイクル条件下においても信頼性が向上させることができる。
【００２６】
請求項５の発明では、半導体素子の仲介層の最下層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層されている。
【００２７】
ダイパッド上に形成される金属は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかがよい。形成方法には、スパッタ、蒸着、電着、めっきのいすれかで行われる、特に、クロム、チタン、ニッケルで形成されることが望ましい。それらの金属は、ダイパッドとの間で、化学反応や電極反応を引き起こさないでことと、その上層に形成される金属（特にめっきで形成される金属）との相性がよい。また、電気伝達性も低下させないからである。界面から湿分の侵入がなく、金属密着性に優れるからである。
【００２８】
請求項６の発明では、半導体素子の仲介層の最上層は、ニッケル、銅、金、銀の中から選ばれるのがよい。
該仲介層を成し、バイアホールと接続させる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。形成方法には、無電解めっき、電解めっきによって行われる。特に、銀、銅のいずれかで形成されることが望ましい。銀は、電気特性がよいからであり、銅は、電気特性もよく、廉価で形成することができるからである。それに、バイアホールの配線は、銅を主として形成されているので、同一金属のために金属内での剥離やクラックを引き起こさないからでもある。
【００２９】
請求項７の発明では、半導体素子の仲介層は、第１薄膜層、第２薄膜層、厚付け層で形成されている。
半導体素子のダイパッド上に第１薄膜層、第２薄膜層、厚付け層の順で形成されるのがよい。第１薄膜層は、スパッタ、蒸着、電着によって形成されるのがよい。厚みは、０．００１〜２．０μｍの範囲で形成される。特に、０．０１〜１．０μｍで形成されることが望ましい。その理由として、ダイパッドを完全に覆うことができ、該仲介層の電気特性の劣化を引き起こさないからである。第２薄膜層は、スパッタ、蒸着、電着、めっきによって形成されるのがよい。厚みは、０．０１〜５．０μｍの範囲で形成される。特に、０．１〜３．０μｍで形成されることが望ましい。その理由は、第１薄膜層と同様である。厚付け層は、無電解めっき、電解めっきで形成されることがよい。厚みは、１〜２０μｍの範囲で形成される。特に望ましいのは、５〜１５μｍで形成されることが望ましい。バイアホール形成の際の影響を受け難いのとヒートサイクル時の応力緩和がされやすいからである。
【００３０】
請求項８の発明では、半導体素子の仲介層の第１薄膜層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから選ばれるものがよい。
【００３１】
請求項９の発明では、半導体素子の仲介層の第２薄膜層は、ニッケル、銅、金、銀の中から選ばれることがよい。
【００３２】
請求項１０の発明では、キャビティには、接着剤層が充填されている。該キャビティの半導体素子および抵抗、コンデンサもしくインダクタンスを接合させることができ、ヒートサイクル時やバイアホール形成時の熱履歴を経ても接着剤が半導体素子などの挙動を抑え、平滑性が保たれる。そのために、バイアホールとの接続部分における剥離や断線、もしくは層間絶縁層のクラックを引き起こさない。それに信頼性をも向上さえることができる。
【００３３】
請求項１１の発明では、接着剤は、半導体素子が厚いほど薄く、半導体素子が薄いほど厚い。それによって、基板の上面に凹凸がなくなり、層間絶縁層を形成させてもうねりがないので、バイアホールの形成が所望の大きさ、形状になるために確実に半導体素子、その他の端子と接続される。故に、接続性、信頼性をも向上させることができる。
【００３４】
本発明で定義される仲介層について説明する。
仲介層は、従来のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのＩＣチップの収容を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係る多層プリント配線板の構成について、多層プリント配線板１０の断面を示す図７を参照して説明する。
【００３６】
図７に示すように多層プリント配線板１０は、ＩＣチップ（ＣＰＵ）２０Ａ及びＩＣチップ（キャッシュメモリ）２０Ｂを収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００３７】
ＩＣチップ２０Ａ、２０Ｂには、パッシベーション膜２４が被覆され、該パッシベーション膜２４の開口内に入出力端子を構成するダイパッド２２が配設されている。アルミニウム製のダイパッド２２の上には、仲介層３８が形成されている。該仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。
【００３８】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するためのＢＧＡ７６が設けられている。
【００３９】
本実施形態の多層プリント配線板１０では、コア基板３０にＩＣチップ２０Ａ、２０Ｂを予め内蔵させて、該ＩＣチップ２０Ａ、２０Ｂのダイパッド２２には仲介層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分に仲介層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、仲介層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００４０】
更に、ダイパッド２２上に銅製の仲介層３８を設けることで、ダイパッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ前後の径のダイパッド２２上に６０μｍ径以上の仲介層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００４１】
本実施形態では、ＣＰＵ用ＩＣチップ２０Ａとキャッシュメモリ用ＩＣチップ２０Ｂとを２個別々にプリント配線板に埋め込んである。ＩＣチップは、別々に作成した方が廉価になり、それぞれＩＣチップは近傍の位置にあることから、伝達遅延や誤作動を引き起こすこともない。また、プリント配線板の設計変更があった場合でもＩＣチップ自体の設計変更も要らなく、形成の自由度を高められる。
【００４２】
本実施形態のプリント配線板の凹部３２には、接着剤層３４が充填されている。該凹部３２のＩＣチップ２０Ａ、２０Ｂを接合させることができ、ヒートサイクル時やバイアホール形成時の熱履歴を経ても接着剤３４がＩＣチップ２０Ａ、２０Ｂの挙動を抑え、平滑性が保たれる。そのために、バイアホールとの接続部分における剥離や断線、もしくは層間絶縁層５０、１５０のクラックを引き起こさない。それに信頼性をも向上さえることができる。
【００４３】
引き続き、図７を参照して上述した多層プリント配線板の製造方法について、図１〜図６を参照して説明する。
【００４４】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図１（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００４５】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂを接着材料３４上に載置する（図１（Ｃ）参照）。
【００４６】
（３）そして、ＩＣチップ２０Ａ、２０Ｂの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２（Ａ）参照）。これにより、コア基板３０を平滑にすることができる。
【００４７】
（４）その後、ＩＣチップ２０Ａ、２０Ｂを収容させたコア基板３０に蒸着、スパッタリングなどを行い、全面に導電性の第１薄膜層３３を形成させる（図２（Ｂ））。その金属としては、ニッケル、亜鉛、クロム、コバルト、チタン、金、銅、スズ、鉄などがよい。特に、ニッケル、クロム、チタンを用いることが、膜形成上と電気特性上でふさわしい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。クロムの場合には０．１μｍの厚みが望ましい。
【００４８】
第１薄膜層３３により、ダイパッド２２の被覆を行い、仲介層とＩＣチップにダイパッド２２との界面の密着性を高めることができる。また、これら金属でダイパッド２２を被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層３３によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。ここで、クロム、チタンを用いることが、界面への湿分の侵入を防ぐために望ましい。
【００４９】
（５）第１薄膜層３３上に、スパッタ、蒸着、又は、無電解めっきにより、第２薄膜層３６を形成させる（図２（Ｃ））。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。
【００５０】
第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができないためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。
【００５１】
（６）その後、レジストを塗布し、露光、現像してＩＣチップのダイパッドの上部に開口を設けるようにメッキレジスト３５を設け、以下の条件で電解めっきを施し、電解めっき膜（厚付け膜）３７を設ける（図３（Ａ））。
【００５２】
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【００５３】
メッキレジスト３５を除去した後、メッキレジスト３５下の無電解第２薄膜層３６、第１薄膜層３３をエッチングで除去することで、ＩＣチップのダイパッド２２上に仲介層３８を形成する（図３（Ｂ））。ここでは、メッキレジストによりトランジション層を形成したが、無電解第２薄膜層３６の上に電解めっき膜を均一に形成した後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上に仲介層を形成させることも可能である。電解めっき膜の厚みは１〜２０μｍの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【００５４】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ｃ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。
【００５５】
（８）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図４（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００５６】
（９）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径８０μｍのバイアホール用開口４８を設ける（図４（Ｂ）参照）。クロム酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製の仲介層３８を設けることで、ダイパッド２２上の樹脂残りを防ぐことができ、これにより、ダイパッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径前後のダイパッド２２上に６０μｍ以上の径の仲介層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。なお、ここでは、レーザで開口４８を形成しているが、露光・現像処理により開口を形成することも可能である。
【００５７】
（１０）次に、酸又は酸化剤で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図４（Ｃ）参照）。粗面は、平均粗度１〜５μｍの範囲で形成されるのがよい。
【００５８】
（１１）次に、粗化面５０αが形成された層間樹脂絶縁層５０上に無電解めっき膜５２を設ける（図５（Ａ）参照）。無電解めっきとしては、銅、ニッケルを用いることができる。その厚みとしては、０．３μｍ〜１．２μｍの範囲がよい。０．３μｍ未満では、層間樹脂絶縁層上に金属膜を形成することができないことがある。１．２μｍを越えると、エッチングによって金属膜が残存してしまい、導体間の短絡を引き起こしやすくなるからである。以下のめっき液及びめっき条件でめっき膜を形成させた。
〔無電解めっき水溶液〕
ＮｉＳＯ4                  ０．００３  ｍｏｌ／ｌ
酒石酸                    ０．２００  ｍｏｌ／ｌ
硫酸銅                    ０．０３０  ｍｏｌ／ｌ
ＨＣＨＯ                  ０．０５０  ｍｏｌ／ｌ
ＮａＯＨ                  ０．１００  ｍｏｌ／ｌ
α、α′−ビピルジル          １００  ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）      ０．１０  ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分間浸漬させた。
【００５９】
上記以外でも上述したプラズマ処理と同じ装置を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２を層間樹脂絶縁層５０の表面に形成する。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００６０】
（１２）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、クロムガラスマスクを載置して、４０ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ２５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１８μｍの電解めっき膜５６を形成する（図５（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００６１】
0004771608.tif 000003
【００６２】
（１３）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下のめっき膜層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、めっき膜層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図５（Ｃ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００６３】
（１４）次いで、上記（９）〜（１３）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図６（Ａ）参照）。
【００６４】
（１５）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００６５】
（１６）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、開口径４６０μｍの開口７１を形成する（図６（Ｂ）参照）。
【００６６】
（１７）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図６（Ｃ）参照）。
【００６７】
（１８）この後、ソルダーレジスト層７０の開口部７１に、半田ペーストを印刷して、２００℃でリフローすることにより、ＢＧＡ７６を形成する。これにより、ＩＣチップ２０Ａ、２０Ｂを内蔵し、ＢＧＡ７６を有する多層プリント配線板１０を得ることができる（図７参照）。ＢＧＡの代わりにＰＧＡ（導電性接続ピン）を用いてもよい。
【００６８】
上述した実施形態では、層間樹脂絶縁層５０、１５０に熱硬化型エポキシ系樹脂シートを用いた。このエポキシ系樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００６９】
本発明の製造方法において使用するエポキシ系樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００７０】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００７１】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００７２】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００７３】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００７４】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００７５】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００７６】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００７７】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００７８】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂シートの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂シートからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００７９】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００８０】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００８１】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００８２】
本発明で用いる樹脂シートにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂シートにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂シートを用いてもよい。それによって、樹脂シートの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００８３】
上記樹脂シートにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂シートに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂シートの深部まで溶解してしまい、樹脂シートからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００８４】
上記樹脂シートは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００８５】
上記硬化剤の含有量は、樹脂シートに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂シートの硬化が不十分であるため、酸や酸化剤が樹脂シートに侵入する度合いが大きくなり、樹脂シートの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００８６】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【００８７】
また、上記樹脂シートは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【００８８】
[第２実施形態]
引き続き、本発明の第２実施形態に係るプリント配線板について、図８及び図９を参照して説明する。
図９に示すように、第２実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。ここで、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの端子１９ａには、銅めっき膜１９ｂが被覆されている。これにより、銅めっきからなるバイアホール６０との接続性が改善されている。
【００８９】
第２実施形態のプリント配線板の製造方法について、図８を参照して説明する。
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図８（Ａ）参照）。
【００９０】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃを接着材料３４上に載置する（図８（Ｂ）参照）。
【００９１】
（３）そして、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図８（Ｃ）参照）。これにより、コア基板３０を平滑にすることができる。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【００９２】
[第３実施形態]
引き続き、第３実施形態に係るプリント配線板について、図１０を参照して説明する。
図１０（Ｂ）に示すように、第３実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。この第３実施形態では、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１が配設されている。
【００９３】
第３実施形態のプリント配線板の製造方法について、図１０（Ａ）を参照して説明する。
（１）ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１を配設し、コア基板３０の凹部３２に収容する。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【００９４】
[第４実施形態]
引き続き、第４実施形態に係るプリント配線板について、図１１〜図２１を参照して説明する。
図２１は、第４実施形態のプリント配線板を示している。第４実施形態のプリント配線板は、図７を参照して上述した第１実施形態のプリント配線板と同様である。但し、上述した第１実施形態では、コア基板３０にＩＣチップを収容してから仲介層３８を形成した。これに対して、第４実施形態では、ＩＣチップに仲介層３８を形成してからコア基板に収容する。このため、先ず、ＩＣチップへの仲介層３８の構成方法について説明する。
【００９５】
Ａ．半導体素子の製造方法
先ず、本発明の第４実施形態に係る半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図１３（Ａ）、及び、平面図を示す図１４（Ｂ）を参照して説明する。
【００９６】
図１３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、パッシベーション膜２４が被覆され、該ダイパッド２２には、パッシベーション膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなる仲介層３８が形成されている。仲介層３８は、薄膜層３３と電解めっき膜３７とからなる。
【００９７】
[第１の製造方法]
引き続き、図１３（Ｂ）を参照して上述した半導体素子の製造方法について、図１１〜図１４を参照して説明する。
【００９８】
（１）先ず、図１１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１１（Ｂ）及び図１１（Ｂ）の平面図を示す図１４（Ａ）参照、なお、図１１（Ｂ）は、図１４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、パッシベーション膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１１（Ｃ））。
【００９９】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図１２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１の製造方法では、薄膜層３３は、クロムにより形成される。
【０１００】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。仲介層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、メッキレジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図１２（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【０１０１】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１２（Ｃ））。
【０１０２】
（６）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図１３（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【０１０３】
（７）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図１３（Ｂ）及び図１３（Ｂ）の平面図である図１４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きな仲介層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【０１０４】
[第２の製造方法]
第２の製造方法に係る半導体素子２０について、図１７（Ｂ）を参照して説明する。図１３（Ｂ）を参照して上述した第１の製造方法に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第２の製造方法では、図１７（Ｂ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【０１０５】
引き続き、図１７（Ｂ）を参照して上述した第２の製造方法に係る半導体素子の製造方法について、図１５〜図１７を参照して説明する。
【０１０６】
（１）先ず、図１５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図１５（Ｂ））。
（２）次に、ダイパッド２２及び配線の上に、パッシベーション膜２４を形成する（図１５（Ｃ））。
【０１０７】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図１５（Ｄ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２の製造方法では、第１薄膜層３３は、クロムにより形成される。
【０１０８】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって無電解めっき層（第２薄膜層）３６を積層する（図１６（Ａ））。厚みは、０．０１〜５μｍがよく、特に、０．１〜３．０μｍが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【０１０９】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、メッキレジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図１６（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２の製造方法では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【０１１０】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の無電解めっき膜３６、金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１６（Ｃ））。
【０１１１】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図１７（Ａ）参照）。
【０１１２】
（８）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図１７（Ｂ））。
【０１１３】
[第３の製造方法]
第３の製造方法に係る半導体素子２０の製造方法について図１８を参照して説明する。第３の製造方法の半導体素子の構成は、図１３（Ｂ）を参照して上述した第１の製造方法とほぼ同様である。但し、第１の製造方法では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することで仲介層３８を形成した。これに対して、第３の製造方法では、フルアディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することで仲介層３８を形成する。
【０１１４】
この第３の製造方法の製造方法について図１８を参照して説明する。
（１）第１の製造方法で図１２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜３３を形成させる（図１８（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第３の製造方法では、薄膜層３３は、クロムにより形成される。
【０１１５】
（２）電解メッキを施して薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図１８（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【０１１６】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図１８（Ｃ））。
【０１１７】
（４）メッキレジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、メッキレジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１８（Ｄ））。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【０１１８】
[第４の製造方法]
第４の製造方法に係る半導体素子２０の製造方法について、図１９を参照して説明する。図１８を参照して上述した第３の製造方法に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第４の製造方法では、図１９（Ｄ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【０１１９】
この第４の製造方法の製造方法について図１９を参照して説明する。
（１）第１の製造方法で図１６（Ａ）を参照して上述した第２の製造方法と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図１９（Ａ））。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【０１２０】
（２）電解メッキを施して第２薄膜層３６の上に厚付け層（電解めっき膜）３７を均一に設ける（図１９（Ｂ））。
【０１２１】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図１９（Ｃ））。
【０１２２】
（４）メッキレジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、メッキレジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１９（Ｄ））。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【０１２３】
Ｂ．半導体素子を内蔵する多層プリント配線板
引き続き、上述した第１〜第４の製造方法の半導体素子（ＩＣチップ）２０をコア基板の通孔に収容させてなる図２１に示す第４実施形態に係る多層プリント配線板の製造方法について図２０を参照して説明する。
【０１２４】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図２０（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図２０（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【０１２５】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂを接着材料３４上に載置する（図２０（Ｃ）参照）。
【０１２６】
（３）そして、ＩＣチップ２０Ａ、２０Ｂの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２０（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。以降の工程は、図４〜図６を参照して上述した第１実施形態と同様であるため説明を省略する。
【０１２７】
[第５実施形態]
引き続き、本発明の第５実施形態に係るプリント配線板について、図２３を参照して説明する。
図２３に示すように、第５実施形態では、コア基板３０の凹部３２内に、予め仲介層３８の形成されたＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。
【０１２８】
第５実施形態のプリント配線板の製造方法について、図２２を参照して説明する。
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図２２（Ａ）参照）。
【０１２９】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃを接着材料３４上に載置する（図２２（Ｂ）参照）。
【０１３０】
（３）そして、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２２（Ｃ）参照）。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【０１３１】
[第６実施形態]
引き続き、第６実施形態に係るプリント配線板について、図２４を参照して説明する。
図２４（Ｂ）に示すように、第６実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。この第６実施形態では、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１が配設されている。
【０１３２】
第６実施形態のプリント配線板の製造方法について、図１０（Ａ）を参照して説明する。
（１）予め仲介層３８の形成されたＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１を配設し、コア基板３０の凹部３２に収容する。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【０１３３】
[第７実施形態]
引き続き、第７実施形態に係るプリント配線板について、図２５〜図２７を参照して説明する。
上述した第１〜第６実施形態では、凹部内にＩＣチップ等を収容した。これに対して、第７実施形態では、図２７に示すように通孔３２を形成した樹脂基板にＩＣチップを収容してなる。
【０１３４】
この第７実施形態のプリント配線板の製造方法について、図２５及び図２６を参照して説明する。
（１）ガラスクロス等の心材にＢＴ（ビスマレイミドトリアジン）樹脂、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．５mmの絶縁樹脂基板３０Ａを出発材料とする（図２５（Ａ））。先ず、絶縁樹脂基板３０ＡにＩＣチップ収容用の通孔３２を形成する（図２５（Ｂ））。該通孔３２に、上述した第１〜第４の製造方法のＩＣチップ２０Ａ、２０Ｂを収容する（図２５（Ｃ）参照）。
【０１３５】
（３）そして、ＩＣチップ２０Ａ、２０Ｂを収容する絶縁樹脂基板３０Ａと、同じく、ガラスクロス等の心材にまたはＢＴ、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．２mmの絶縁樹脂基板（コア基板）３０Ｂとを、ガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ３０Ｃ（厚さ０．１mm）を介在させて積層する（図２６（Ａ））。ここでは、心材に樹脂を含浸させた樹脂基板３０Ｂを用いているが、心材を備えない樹脂基板を用いることもできる。また、プリプレグの代わりに、種々の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸させたシートを用いることができる。
【０１３６】
（４）ステンレス（ＳＵＳ）プレス板１００Ａ、１００Ｂで、上述した積層体を上下方向から加圧する。この際に、プリプレグ３０Ｃからエポキシ樹脂３０αがしみ出し、通孔３２とＩＣチップ２０Ａ、２０Ｂとの間の空間を充填すると共に、ＩＣチップ２０Ａ、２０Ｂの上面を覆う。これにより、ＩＣチップ２０Ａ、２０Ｂと、絶縁樹脂基板３０Ａとの上面が完全に平坦になる。（図２６（Ｂ））。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【０１３７】
（５）この後、加熱して、未硬化のエポキシ樹脂３０αを硬化させることでＩＣチップ２０Ａ、２０Ｂを収容するコア基板３０を形成する（図２６（Ｃ））。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【０１３８】
[第８実施形態]
引き続き、第８実施形態に係るプリント配線板について、図２８及び図２９を参照して説明する。
上述した第１〜第６実施形態では、凹部内にＩＣチップ等を収容した。これに対して、第８実施形態では、図２９に示すように放熱板３０Ｄ上にＩＣチップ２０Ａ、２０Ｂを載置してなる。
【０１３９】
この第８実施形態のプリント配線板の製造方法について説明する。
（１）アルミニウム、ステンレス等の金属又はセラミックからなる放熱板３０Ｄ（図２８（Ａ））の上に、熱伝導性接着剤２９を印刷する（図２８（Ｂ））。ここで、厚みの薄い電子部品、半導体素子等を搭載する位置（ここでは、チップコンデンサの位置）には、熱伝導性接着剤２９を厚く印刷する。一方、厚い電子部品、半導体素子を搭載する位置（ここでは、ＩＣチップ２０Ａ、２０Ｂの位置）には、熱伝導性接着剤２９を薄く印刷する。なお、熱伝導性接着剤としては、平均粒子径２〜５μｍの銅粒子を含有するペーストを用いることができる。
【０１４０】
（２）次に、熱伝導性接着剤２９の上に、仲介層３８を形成したＩＣチップ２０Ａ、２０Ｂ、及び、チップコンデンサ１９を搭載する（図２８（Ｃ））。なお、チップコンデンサ１９の端子にも仲介層を形成することも可能である。
【０１４１】
（３）そして、放熱板３０Ｄと、ＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容する開口３２を設けた絶縁樹脂基板３０Ａとを、ＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容する開口３０ｈを設けたガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ３０Ｃ（厚さ０．１mm）を介在させて積層する（図２９（Ａ））。そして、ステンレス（ＳＵＳ）プレス板１００Ａ、１００Ｂで、上述した積層体を上下方向から加圧する。この際に、プリプレグ３０Ｃからエポキシ樹脂３０αがしみ出し、通孔３２とＩＣチップ２０Ａ、２０Ｂとの間の空間を充填すると共に、ＩＣチップ２０Ａ、２０Ｂの上面を覆う。これにより、ＩＣチップ２０Ａ、２０Ｂと、絶縁樹脂基板３０Ａとの上面が完全に平坦になる。（図２９（Ｂ））。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【０１４２】
（４）この後、加熱して、未硬化のエポキシ樹脂３０αを硬化させることでＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容するコア基板３０を形成する。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【０１４３】
上述した実施形態で製造されたプリント配線板では、電気伝達性が安定して、特に、ダイパッドとバイアホールの間の未接続による断線などを引き起こさない。また、キャビティ内の接着剤層が半導体素子、その他の電子部品の載置を安定化するために、ヒートサイクル時においても挙動が少なくなり、半導体素子、その他の電子部品がプリント配線板のキャビティからはみ出すこともなくなり、層間絶縁層の剥離やクラックあるいは、端子との接続部における断線やクラックの発生することがなくなった。
【０１４４】
【発明の効果】
プリント配線板に、半導体素子が収容されているので、トータルの厚みを薄くすることができるために、筐体の薄くなった電子機器に収容することが可能となった。
また、複数個の半導体素子を有しているのが、接続する配線長が短くなっているので、高機能化、高密度化されたプリント配線板となる。
半導体素子に仲介層を形成させているので、層間絶縁層のバイアホールの形成が安定するので、電気接続性が向上できた。また、リード部品を介さないので、種々の不具合の発生も低減された。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図４】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図７】本発明の第１実施形態に係る多層プリント配線板の断面図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施形態に係る多層プリント配線板の製造工程図である。
【図９】本発明の第２実施形態に係る多層プリント配線板の断面図である。
【図１０】（Ａ）は、本発明の第３実施形態に係る多層プリント配線板の製造工程図であり、（Ｂ）は、多層プリント配線板の断面図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１３】（Ａ）、（Ｂ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１４】（Ａ）は、本発明の第４実施形態に係るシリコンウエハーの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１７】（Ａ）、（Ｂ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第４実施形態の第３製造方法に係る半導体素子の製造工程図である。
【図１９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第４実施形態の第４製造方法に係る半導体素子の製造工程図である。
【図２０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、本発明の第４実施形態に係る多層プリント配線板の製造工程図である。
【図２１】第４実施形態に係る多層プリント配線板の断面図である。
【図２２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第５実施形態に係る多層プリント配線板の製造工程図である。
【図２３】第５実施形態に係る多層プリント配線板の断面図である。
【図２４】（Ａ）は第６実施形態に係る多層プリント配線板の製造工程図であり、（Ｂ）は、断面図である。
【図２５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第７実施形態に係る多層プリント配線板の製造工程図である。
【図２６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第７実施形態に係る多層プリント配線板の製造工程図である。
【図２７】本発明の第７実施形態に係る多層プリント配線板の断面図である。
【図２８】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第８実施形態に係る多層プリント配線板の製造工程図である。
【図２９】（Ａ）、（Ｂ）は、本発明の第８実施形態に係る多層プリント配線板の製造工程図である。
【符号の説明】
２０Ａ  ＩＣチップ（ＣＰＵ）
２０Ｂ  ＩＣチップ（キャッシュメモリ）
２２  ダイパッド
２４  パッシベーション膜
３０  コア基板
３２  通孔
３６  樹脂層
３８  仲介層
５０  層間樹脂絶縁層
５８  導体回路
６０  バイアホール
７０  ソルダーレジスト層
７６  半田バンプ
９０  ドータボード
９６  導電性接続ピン
９７  導電性接着剤
１２０  ＩＣチップ
１５０  層間樹脂絶縁層
１５８  導体回路
１６０  バイアホール
【図１】
0004771608.tif 000004
【図２】
0004771608.tif 000005
【図３】
0004771608.tif 000006
【図４】
0004771608.tif 000007
【図５】
0004771608.tif 000008
【図６】
0004771608.tif 000009
【図７】
0004771608.tif 000010
【図８】
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【図９】
0004771608.tif 000012
【図１０】
0004771608.tif 000013
【図１１】
0004771608.tif 000014
【図１２】
0004771608.tif 000015
【図１３】
0004771608.tif 000016
【図１４】
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【図１５】
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【図１６】
0004771608.tif 000019
【図１７】
0004771608.tif 000020
【図１８】
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【図１９】
0004771608.tif 000022
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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