(57)【特許請求の範囲】
【請求項１】
電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを２０個以上直列に接続してなる経時変化回路と、この経時変化回路の出力信号を参照信号と比較するセンス回路とを具備してなり、
前記経時変化デバイスの出力信号が所定のレベルに達するまでの時間を該経時変化デバイスの寿命と定義し、前記経時変化回路の出力信号が前記参照信号に達するまでの時間を該経時変化回路の寿命と定義し、前記経時変化デバイスの寿命の平均値よりも前記経時変化回路の寿命の方が長くなるように前記参照信号のレベルを設定したことを特徴とする半導体集積回路。
【請求項２】
前記参照信号のレベルは、前記経時変化回路の出力信号が時間の経過により最大となる値よりも所定のオフセット量だけ小さい値、又は前記経時変化回路の出力信号が時間の経過により最小となる値よりも所定のオフセット量だけ大きい値に設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記参照信号を記憶するメモリを備え、該メモリに記憶する参照信号のレベルを調整することで前記経時変化回路の寿命を制御可能にしたことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記経時変化デバイスは、電源と切断された状態でリーク現象を伴う電荷蓄積層を有するＥＥＰＲＯＭと同様の構造であることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記経時変化回路は、前記経時変化デバイスが２０個以上直列接続された直列回路を更に２０個以上並列接続してなることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に減少する経時変化デバイスを２０個以上並列接続してなる第１の経時変化回路と、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に増大する経時変化デバイスを２０個以上直列接続してなる第２の経時変化回路とを具備してなり、
第１及び第２の経時変化回路は直列接続され、各々の経時変化回路の出力信号が所定のレベルに達するまでの時間を該経時変化回路の寿命と定義したとき、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする半導体集積回路。
【請求項７】
電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に減少する経時変化デバイスを２０個以上並列接続してなる第１の経時変化回路と、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に増大する経時変化デバイスを２０個以上直列接続してなる第２の経時変化回路とを具備してなり、
第１及び第２の経時変化回路は並列接続され、各々の経時変化回路の出力信号が所定のレベルに達するまでの時間を該経時変化回路の寿命と定義したとき、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも短いことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッテリー不要の電子タイマーを搭載した半導体集積回路に係わり、特に時間と共に出力の変化する経時変化デバイス（エージングデバイス）で構成された半導体集積回路に関する。より具体的には、バッテリーと切断されたオフライン状態で正確に稼働する集積可能な電子タイマーに関する。
【背景技術】
【０００２】
従来、時間の経過と共に出力が変化するエージングデバイスの応用例として、メモリの保持時間を制御するものが提案されている（例えば、特許文献１参照）。これは、メモリという特定の機能を失わせることを目的とするものである。
【０００３】
バッテリーの要らない電子タイマーを実現する手段として、不揮発性メモリセルを用いることが考えられる。浮遊ゲートと制御ゲートの２層ゲート構造のＥＥＰＲＯＭは、一般に１０年程度の電荷保持機能を有するが、基板と浮遊ゲートとの間のトンネル酸化膜を薄く形成することにより電荷保持期間を短くでき、これを用いることにより電子タイマーを実現することが可能となる。
【０００４】
しかしながら、この種のＥＥＰＲＯＭでは、トンネル酸化膜の膜厚に製造ばらつきがあると寿命に大きなばらつきが出てしまう。例えば、トンネル酸化膜の膜厚６ｎｍを狙ったプロセスで、全ビットの膜厚を±５％の誤差内に収めたとしよう。このとき、図４０に示すように、エージングデバイスの寿命を決定するゲートリーク電流は−５％で２０倍大きく、＋５％で２０分の１と小さくなる。このようなリーク電流の大きな変動は、タイマー時間の大きなずれを招き、電子タイマーとして許容できるものではない。
【０００５】
また、ＥＥＰＲＯＭに限らず、他の電子デバイスを用いた場合も、ウェル，ＨＡＬＯ（チャネル端に高濃度分布を有する構造），ｐｎ接合やゲートポリ等の不純物濃度，ゲート面積，ゲート端形状，ｐｎ接合及びショットキー接合等の接合面積など、セルの構造パラメータの製造ばらつきが寿命のばらつきを引き起こすことが、エージングデバイス製造上の問題点である。さらに、エージングデバイスのセルに不良が発生した場合、エージングデバイスを用いた半導体集積回路の信頼性を著しく損なう恐れがある。
【特許文献１】特開平１０−１８９７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、時間の経過と共に出力の変化するエージングデバイスを用いてバッテリーの要らない電子タイマーを実現しようとすると、エージングデバイスの製造ばらつきがタイマー時間に影響を与えるため、正確な動作時間を設定することは困難であった。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不良ビットの混入や、エージングデバイスの構造パラメータ（トンネル絶縁膜厚，不純物濃度，接合面積，ゲート端形状等）の製造ばらつきが、エージングデバイスの寿命に与える影響を抑制することができ、電子タイマー時間の制御性を高めることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち本発明は、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを２０個以上直列に接続してなる経時変化回路と、この経時変化回路の出力信号を参照信号と比較して該回路の寿命を検知するセンス回路とを具備してなる半導体集積回路であって、前記経時変化デバイスの出力信号が所定のレベルに達するまでの時間を該経時変化デバイスの寿命と定義し、前記経時変化回路の出力信号が所定のレベルに達するまでの時間を該経時変化回路の寿命と定義し、前記経時変化デバイスの寿命の平均値よりも前記経時変化回路の寿命の方が長くなるように前記参照信号のレベルを設定したことを特徴とする。
【００１０】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１１】
(1) 参照信号のレベルは、経時変化回路の出力信号が時間の経過により最大となる値よりも所定のオフセット量だけ小さい値に設定されること。
【００１２】
(2) 参照信号のレベルは、経時変化回路の出力信号が時間の経過により最小となる値よりも所定のオフセット量だけ大きい値に設定されること。
【００１３】
(3) 参照信号を記憶するメモリを備え、該メモリに記憶する参照信号のレベルを調整することで前記経時変化回路の寿命を制御可能にしたこと。
【００１４】
(4) 経時変化デバイスは、電源と接続された状態でリーク現象を伴う電荷蓄積層を有するＭＯＳトランジスタ構造であること。
【００１５】
また本発明は、出力信号が時間と共に減少する経時変化デバイスを２０個以上並列接続してなる第１の経時変化回路と、出力信号が時間と共に増大する経時変化デバイスを２０個以上直列接続してなる第２の経時変化回路とを具備してなる半導体集積回路であって、第１及び第２の経時変化回路は直列接続され、各々の経時変化回路の出力信号が所定のレベルに達するまでの時間を該経時変化回路の寿命と定義したとき、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする。
【００１６】
また本発明は、出力信号が時間と共に減少する経時変化デバイスを２０個以上並列接続してなる第１の経時変化回路と、出力信号が時間と共に増大する経時変化デバイスを２０個以上直列接続してなる第２の経時変化回路とを具備してなる半導体集積回路であって、第１及び第２の経時変化回路は並列接続され、各々の経時変化回路の出力信号が所定のレベルに達するまでの時間を該経時変化回路の寿命と定義したとき、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも短いことを特徴とする。
【００２５】
（作用）
本発明によれば、単一の経時変化デバイスではなく、複数の経時変化デバイス（エージングデバイス）を並列に接続し、寿命の長いセル（但し、最長寿命を除く）が経時変化回路の寿命を決定するよう設計することにより、単一のエージングデバイスを用いた場合のようなばらつきを抑制することができ、しかも不良ビットによるばらつきを防止することができる。従って、不良ビットの混入や、エージングデバイスの構造パラメータ（トンネル絶縁膜厚，不純物濃度，接合面積，ゲート端形状等）の製造ばらつきが、エージングデバイスの寿命に与える影響を抑制することができ、電子タイマー時間の制御性を高めることが可能となる。
【発明の効果】
【００２６】
本発明によれば、エージングデバイスを用いることにより、集積化が可能でバッテリーの要らない電子タイマーを実現することができ、しかも複数のエージングデバイスを並列接続して用いることにより、不良ビットの混入や構造パラメータのばらつきが寿命に与える影響を抑制することができ、トリミングすることによって寿命の制御性を更に向上し、オフライン状態且つバッテリーレス状態で稼働する電子タイマー時間の制御性を高めることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２８】
まず、発明の実施形態を説明する前に、エージングデバイスについて説明しておく。
【００２９】
図１は、エージングデバイスの基本構成を示す図である。エージングデバイスの中心部は、経時変化する機能領域１１と、この経時変化をセンスする機能変化センス部１２である。機能変化センス部１２には、入力部１３から入力信号が入力され、その入力信号に応じて出力部１４から出力信号が出力される。集積回路では、この経時変化する機能領域として、電源と切断した状態でリーク現象を伴う電荷蓄積層を用いるのが望ましい。また、センス部としては電界効果を電気抵抗に変換するチャネル等が望ましい。
【００３０】
図２は、このエージングデバイスの基本構成を実現する第１の具体例である。Ｓｉ基板２０の表面部分にソース領域２１とドレイン領域２２が離間して設けられ、ソース領域２１とドレイン領域２２との間のチャネル２３上にトンネル絶縁膜（第１のゲート絶縁膜）２４を介してフローティングゲート２５が形成され、その上に絶縁膜（第２のゲート絶縁膜）２６を挟んで制御ゲート２７が形成されている。ソース領域２１及びドレイン領域２２には、それぞれソース電極２８とドレイン電極２９が設けられている。
【００３１】
この構成は、基本的には２層ゲート構造のＥＥＰＲＯＭと同様であるが、一般的なメモリセルに比してトンネル絶縁膜２４の膜厚が薄くなっている。具体的には、一般的なメモリセルのトンネル絶縁膜の膜厚が約１０ｎｍ程度であるのに対し、エージングデバイスに用いるメモリセルのトンネル絶縁膜は約１〜６ｎｍと薄くなっている。
【００３２】
ここで、経時変化する機能領域はフローティングゲート２５が対応し、経時変化センス部はチャネル２３が対応し、入力部はソース電極２８とドレイン電極２９が対応し、入力信号はソース領域２１とドレイン領域２２と間の電位差が対応し、出力部はドレイン電極２９が対応し、出力信号はドレイン電流が対応している。
【００３３】
図３は、図２で示した具体例がエージングデバイスとしての機能を有することを説明する図である。前処理として、制御ゲートから基板界面とフローティングゲートの間に高電界を印加し、ＦＮトンネリングによって電子をチャネルからフローティングゲートに注入しておく。このとき、基板界面は反転して正孔が集中し、（ａ）のように基板界面にチャネルが開く。
【００３４】
この状態から、時間の経過と共にフローティングゲートの電子が基板界面に直接トンネルし、チャネル電界を減少させる。本来、このような直接トンネリングによる電界の減少は電子の電荷が小さいため連続的に行われるが、説明を簡単にするため、時刻ｔ1 に不連続に電界の減少が生じるものとすると、（ｂ）及び（ｃ）のグラフで示すように、ドレイン電流として現れる出力信号の時間変化は不連続になる。
【００３５】
その後、（ｄ）に示すように時刻ｔ2 で再び直接トンネリングが生じ、（ｅ）のような状態になる。さらに、時刻ｔ3 で直接トンネリングが起こると、（ｆ）に示すようにフローティングゲートに注入されていた電子が全て抜け、チャネルが消失して時刻ｔ3 以降出力信号が流れなくなる。この例では、エージングデバイスの寿命とは蓄積された電荷が抜ける寿命なのである。従って、後述するノーマリーオン型エージングデバイスで出力信号が増大してくる時間も寿命と呼ぶことができる。
【００３６】
この説明は、上述したとおり、説明の簡単を期したため不連続な出力信号の時間変化を導き出したが、実際には、図４に示すように出力信号の変化は連続的になっている。時刻ｔａからｔｂの間に直接トンネリングが生じ、最後にはチャネルが消失してノイズレベルまで出力信号が低下する。エージングデバイスは、時刻ｔａからｔｂの間の、この経時変化を利用するものである。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、詳細は省略する。
【００３７】
図５は、エージングデバイスの基本構成を実現する第２の具体例である。ｎ型Ｓｉ基板５０の表面部にｐ+ 型ソース領域５１とｐ+ 型ドレイン領域５２とが離間して設けられ、これらのソース領域５１とドレイン領域５２との間のチャネル５３上にトンネル絶縁膜５４を介してゲート５５が形成され、その上にリーク電流を制御するためのｐｎ接合５６を有している。ソース領域５１及びドレイン領域５２には、それぞれソース電極５８とドレイン電極５９が設けられている。
【００３８】
ここで、経時変化する機能領域はゲート５５とｐｎ接合５６が対応し、経時変化センス部はチャネル５３が対応し、入力部はソース電極５８とドレイン電極５９が対応し、入力信号はソース領域５１とドレイン領域５２との間の電位差が対応し、出力部はドレイン電極５９が対応し、出力信号はドレイン電流が対応している。
【００３９】
経時変化の機能の説明は、直接トンネリングをｐｎ接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００４０】
図６は、エージングデバイスの基本構成を実現する第３の具体例である。図５に示した第２の具体例と異なるのは、ｐｎ接合５６の代わりにショットキー接合５７を設けたことである。この場合、経時変化する機能領域はゲート５５とショットキー接合５７が対応することになる。また、経時変化の機能の説明は、直接トンネリングをショットキー接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００４１】
このように、上記の何れのエージングデバイスにおいても、電源と切断した状態で経時変化を起こし、読み出し時にセンスする出力信号が時間と共に変化することになる。以下、この種のエージングデバイスを用いた半導体集積回路の実施形態を説明する。
【００４２】
（第１の実施形態）
前記図２に示すようなエージングデバイスにおいては、図７に示すように、チップ上のトンネル絶縁膜（例えば酸化膜）の膜厚は半値幅の狭い正規分布をしていると考えられる。この分布関数をビット数密度（Ｚ(Ｔox)）とすると、Ｚ(Ｔox)・δＴoxは、トンネル酸化膜の膜厚（Ｔox）が、［Ｔox−δＴox／２，Ｔox＋δＴox／２］の間にあるチップ上の全ビット数となる。
【００４３】
このようなトンネル膜厚分布を持ったＮ個のエージングデバイスの端子（この例ではドレイン層）を、図８に示すように並列に接続する。図中の８１はエージングデバイス、８２はソース、８３はドレインである。このとき、全ドレイン電流ＩD は、各エージングデバイスのドレイン電流ＩD’の和で定義でき、次式（１）と書くことができる。
【００４４】
ＩD ＝Ｎ・∫ｄＴox・Ｚ（Ｔox）・ＩD’（Ｔox，τ）…（１）
ここで、τは時間を表すパラメータである。フローティングゲートに蓄えた電荷が時間τと共に抜けることによって、このＩD はτと共に低下することになる。図９に示すように、このＩD が、全体のドレインリークやノイズレベルより高い位置に設定した参照信号Ｉ0 まで低下したときのτを全体の寿命τAGと見なす。これは、Ｉ0 の設定によってノイズやオフリークの影響を取り除けることを意味している。
【００４５】
Ｎ個の並列したエージングデバイスのうち、寿命が短いものからＩD へ寄与できなくなるので、寿命最長のものがτAGを決定することを意味する。即ち、所望のτAGを得るためには、図７に示したトンネル膜厚分布（Ｚ）の右側の裾野にくるエージングデバイスの寿命がτAGに一致するよう、製膜プロセスを調整すればよい。
【００４６】
これを実現する工程を、図１０に示す。まず、プロセスを調整し、所望のＺを得る（ステップＳ１）。次に、デバイスシミュレーション若しくは実測から、各エージングデバイスのゲート電流を求める（ステップＳ２）。勿論、これは膜厚毎に得るものとする。また、並列するセルは一列である必要はなく、例えば図１１に示すように、チップ上全域に広がって分布していても良い。なお、図中の１１０はチップ、１１１はセル、１１２はセル１１の出力信号を合算するデコーダを示している。このように、並列するセルの個数やチップ上の分布をデザインによって決定する（ステップＳ３）。
【００４７】
こうして、数式（１）を用いて、全体のドレイン電流ＩD を予想することができる。このＩD が参照信号Ｉ0 と等しくなる方程式を解くことによって（ステップＳ４）、全体の寿命τAGをＮ，Ｚ，Ｉ0 の関数として求めることができる（ステップＳ５）。
【００４８】
以上チップ内の膜厚分布からτAGを決定する方法を説明したが、現実には、チップ同士で分布の平均値や分散等が若干異なることが考えられる。このとき、Ｉ0 を限りなく低くして最長寿命のセルが全体の寿命τAGを決定するようにしておくと、分布Ｚの右側裾野にはチップ毎のばらつきがあるので、かえってτAGにばらつきが混入してしまう。
【００４９】
逆に言えば、チップ間のバラツキを無視できるほど小さくした製造プロセスを開発すれば、並列されたエージングデバイスのうち最長寿命のものが全体の寿命τAGを決定できることを意味している。しかしながら、チップ間のバラツキのない製造プロセスを開発することは難しく、現実的ではない。本発明では、チップ内のバラツキだけでなく、チップ間の製造バラツキも許容し得る寿命の決定方法を提案する。
【００５０】
具体的には、ノイズレベルと参照信号レベルＩ0 の間に所定オフセットを設け、エージングデバイスの出力信号ＩD が、参照信号レベルＩ0 に到達するまでの時間を全体の寿命τAGと定義する。こうして定義されたτAGは、チップ内最大膜厚の寿命（最長寿命）より短くなる。さらに、最長寿命がチップ毎にばらつくので、最長寿命が最も短いチップにおいても、Ｉ0 で定義されたτAGが当該するチップの最長寿命より短くなるようＩ0 を選択しなければならない。また、製造プロセスも、このチップ毎の最長寿命のバラツキが一定範囲内に収まるように調整する必要がある。このような事情を踏まえた上でＩ0 を設定し、改めて図１０に示した工程を実行することになる。
【００５１】
実際のデバイス構成としては、図３５に示すように、エージングデバイスの並列回路（エージング回路）の後段に、参照信号Ｉ0 を記憶するメモリと、複数のエージングデバイスの出力信号の合算出力と参照信号Ｉ0 とを比較するセンス回路を設け、センス回路の比較からエージング回路の寿命を判定するようにすればよい。
【００５２】
ところで、寿命に影響する構造パラメータはトンネル絶縁膜厚ばかりではない。図１２に示すように、基板濃度も重要である。また、ウェル，ＨＡＬＯ，拡散層，ゲートポリ等の不純物濃度も寿命に影響を及ぼすことが判っている。上述した方法は、トンネル絶縁膜厚を例にとって説明したものであり、トンネル絶縁膜厚をウェル，ＨＡＬＯ，拡散層，ゲートポリ等の不純物濃度に置き換えても同じである。
【００５３】
同様に、ゲート面積やゲート端形状に置き換えても同じである。さらに、上述した手法は、特にセル構造が不揮発性メモリ型である場合を例にとって説明したものであり、ＭＯＳＦＥＴのゲートにｐｎ接合やショットキー接合を接続したり、或いは、作り込んだりしたセル構造でも同様である。即ち、接合の不純物濃度や、接合面積等も寿命に影響を与える構造パラメータとなる。また、単一電子トランジスタでも同様である。
【００５４】
以上で取り上げた寿命に影響を及ぼす構造パラメータは、考慮に入れるべき全ての構造パラメータのうちの一部でしかない。本発明による手法は、対応する構造パラメータに最も適した形に変形して用いることができる。このことは、以下で説明するトリミング法でも同じである。
【００５５】
次に、本発明が不良ビットに対処できることを示す。図１３に示すように、複数のエージングデバイスを直列に接続した場合を考えよう。この場合、直列に接続したＮ個のセルのうち１個の寿命が切れると、一番右端のドレイン電流は流れなくなり、システムにより全体として寿命がきたと判断される。これは、並列型と反対に、寿命が最も短いエージングデバイスが全体の寿命τAGを決定していることを意味している。しかしながら、このＮ個のエージングデバイスのうち１個でも、何等かの理由により不良が生じ、本来設定されている寿命より早く信号が切れると、全体の寿命がそれに応じて早められてしまう。
【００５６】
一方、本実施形態のような並列型では、全体の寿命を決定しているのが、寿命の長いビットの集まりである。即ち、少なくとも不良ビットではないものによって決定されているので、このような不良ビットによる寿命の最小化は起こらない。不良ビットが存在する場合、前記図７に示す膜厚度数分布（Ｚ）の左側の裾野（寿命の短い方）が広がるだけである。
【００５７】
不良ビットの原因は、一般に様々である。寿命を決定する構造パラメータとしてトンネル絶縁膜に注目すれば、ＳＩＬＣ（Stress-induced Leakage Current）や欠陥など、不揮発性メモリの不良ビットと同じ原因が考えられる。また、ｐｎ接合やショットキー接合に注目すれば、トラップなどが考えられる。セルを並列にすることで、上述したような簡単な処方箋によって、こうした様々な不良の原因に同時に対処することが可能である。
【００５８】
上述した処方箋を実現するには、ビット数密度Ｚが十分正規分布で近似できるほど並列するセルの数Ｎを多くしなければならない。このＮは、以下で説明するように２０以上である。正規分布の妥当性は、一般にスターリングの公式：
Ｎ！＝（２π）1/2・ＮN+1/2・ｅ-N  …（２）
が成り立つ程度で保証される。図１４は、スターリングの公式の左辺と右辺の相対誤差を自然数ｎに対してプロットしたものである。２０以上でほぼスターリングの公式が成り立っていることが分かる。
【００５９】
このように本実施形態によれば、図２のようなエージングデバイスを用いることにより、半導体基板上に集積化できる、バッテリーの要らない電子タイマーを実現することができる。そしてこの場合、複数のエージングデバイスを並列に接続し、寿命の長いセル（但し、最長寿命を除く）の集団で寿命を決定するよう設計することにより、エージングデバイスの製造ばらつきが寿命に与える影響を取り除くことが可能となる。このとき、合算ドレイン電流が参照信号Ｉ0 に等しくなる時間で定義されるエージング回路の寿命は、並列されるエージングデバイスの寿命の平均値より長くなり、並列されるエージングデバイスの最長寿命より短くなる。さらに、不良ビットの影響も取り除くことが可能となる。
【００６０】
（第２の実施形態）
以上の説明は、寿命が来ると信号（ＩD ）が消滅するノーマリーオフ型エージングデバイスを例にとって行った。逆に、寿命が来ると信号（ＩD ）発生するノーマリーオン型エージングデバイスでも、本発明を用いて同様に、不良ビットによる寿命の最小化や、製造ばらつきの寿命への影響を取り除くことができる。
【００６１】
ここで、ノーマリーオン型とノーマリーオフ型の分類を下記の（表１）にまとめておく。
【００６２】
【表１】
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【００６３】
ノーマリーオフ型は、ゲートに電荷が注入される前はオフ状態である。ここに電荷を注入し、オン状態にしておく。リーク電流によってゲートに注入した電荷が抜けていき、出力信号（ＩD ）が時間と共に減少する。図１５（ａ）のグラフにその様子が示してある。時間τ1 でチャネルが反転し、信号が減少する様子が表されている。ゲートに注入するのは、ｐＭＯＳＦＥＴタイプなら電子、ｎＭＯＳＦＥＴタイプなら正孔である。これは、「寿命τ1 で忘れる」という機能を実現する。
【００６４】
ところで、この説明は１ビットを想定しているのでチャネル反転により寿命τ1 を定義している。実際には、τ1 のバラツキを避けるため、上述したように複数のビットを並列して使用する。このとき、寿命τ1 は上述した方法で参照信号Ｉ0 を用いて改めて決定することになる。
【００６５】
ノーマリーオン型は、予めチャネルに不純物を拡散し、ゲートに電荷が注入される前でもオン状態である。ここに電荷を注入し、オフ状態にしておく。リーク電流によってゲートに注入した電荷が抜けていき、出力信号（ＩD ）が時間と共に増大する。図１５（ｂ）のグラフにその様子が示してある。時間τ2 でチャネルが反転し、信号が急激に増大する様子が表されている。ゲートに注入するのは、ｐＭＯＳＦＥＴタイプなら正孔、ｎＭＯＳＦＥＴタイプなら電子である。これは、「寿命τ2 で思い出す」という機能を実現する。
【００６６】
ところで、この説明は１ビットを想定しているので、チャネル反転により寿命τ2 を定義している。実際には、τ2 のバラツキを避けるため、上述したように複数のビットを並列して使用する。このとき、寿命τ2 は上述した方法で参照信号Ｉ0 を用いて改めて決定することになる。
【００６７】
続いて、ノーマリーオン型とノーマリーオフ型を直列接続してみよう。例えば、図１６にその断面図を示す。図中の１６１はＳＴＩ（Shallow Trench Isolation），１６２はソース・ドレイン領域、１６３はフローティングゲート、１６４は制御ゲート、１６５は層間絶縁膜、１６６はＡｌ配線を示している。
【００６８】
中央Ａｌ等の配線でつないだＳＴＩの左側に寿命τ2 のノーマリーオン型のエージングデバイスを配置し、右側に寿命τ1 のノーマリーオフ型のエージングデバイスを配置する。図に示すように、ＳＴＩを跨ぐ配線で両デバイスは直列接続されている。τ2 ＜τ1 という条件を満たすとき、図１５（ｃ）のグラフに示すように出力信号の時間変化が凸型になる。
【００６９】
ところで、この説明で用いたτ1，τ2 のばらつきを避けるため、実際には上述したように並列したセルと参照信号Ｉ0 の組合せによってτ1，τ2 を決定する。具体的には、図１７に示したように、ノーマリーオン型のセルを並列接続してτ2 を決定し、ノーマリーオフ型のセルを並列接続してτ1 を決定し、両者を直列接続することによって実現する。なお、図中の１７１はノーマリーオン型のセル、１７２はノーマリーオフ型のセル、１７３はＳＴＩ、１７４は配線、１７５は共通ソース、１７６は共通ドレインを示している。
【００７０】
次に、ノーマリーオン型とノーマリーオフ型を並列接続してみよう。基本構成は前記図８と同様であり、図１８に示すように、ノーマリーオン型のエージングデバイス１８１のＮ個と、ノーマリーオフ型のエージングデバイス１８２のＭ個が並列接続される。上述した並列と参照信号から寿命を決定し、それぞれノーマリーオン型の寿命をτ2 、ノーマリーオフ型の寿命をτ1 と記述すると、τ1 ＜τ2 という条件を満たすとき、図１５（ｄ）のグラフに示すように出力信号の時間変化が凹型になる。
【００７１】
このように本実施形態によれば、第１の実施形態と同様の効果が得られるのは勿論のこと、ノーマリーオン型とノーマリーオフ型のエージングデバイスを組み合わせることによって、スタートから一定時間経過後にＯＮし、ＯＮしてから一定時間経過後にＯＦＦ、又はその逆の動作を実現することができる。即ち、信号を出力する期限を設けたり、信号を出力させない期限を設けたりすることができる。
【００７２】
（第３の実施形態）
次に、電子タイマーの実現方法について、二つの方法を説明する。
【００７３】
電子タイマーの第１の実現方法は、前記図８及び図１１に示すように、並列接続されたセルの出力信号（ＩD ）が時間と共に変化する性質を利用する。出力信号を読み取るにはセンスアンプを動かす必要があり、このときだけ電源に接続する必要がある。読み取りをしない間は、リーク電流によってゲートに注入した電荷が徐々に失われるので、時刻τ1 で読み取りをしたときの出力信号Ｉ1 と、その後時刻τ2 で読み取りをしたときの出力信号Ｉ2 は異なっている。
【００７４】
ノーマリーオフ型の場合、Ｉ1 はＩ2 より大きく、信号が時間と共に減少することになる。反対に、ノーマリーオン型の場合、Ｉ1 はＩ2 より小さく、信号が時間と共に増大することになる。このように、読み取る度に観測される出力信号の時間変化から時間を測定すればよい。読み取りを行わない間は電源を必要としないので、電源の要らない集積化できる電子タイマーが実現できる。
【００７５】
電子タイマーの第２の実現方法は、特開平１０−２６１７８６号公報に開示されている周波数カウンター装置の周波数を時間に置き換えるだけで実現できる。図１９を用いて具体的に説明する。まず、寿命τ1，τ2，…，τn を持つノーマリーオフ型エージングデバイスをＮ個準備する。τ1，τ2，…，τn の各々のばらつきを抑えるため、上述した並列方式と参照信号Ｉ0 を用いる。即ち、図１９に示したエージングデバイスは、並列化された複数のセルから構成する。
【００７６】
次に、τ1＜τ2＜…＜τn を満たすものとする。ここで、１番目のエージングデバイスからｍ番目のエージングデバイスまでがオン状態であり、ｍ＋１番目のエージングデバイスからＮ番目のエージングデバイスまでがオフ状態であるとき、この電子タイマーはτm とτm+1 の間の時刻を指すことになる。
【００７７】
このような方法は、集積化できるエージングデバイスによって初めて実現できる。また、ノーマリーオン型を用いた場合、オンとオフを入れ替えれば同様である。
【００７８】
並列化されたエージングデバイス（経時変化回路）の各出力信号を検知するためにはセンス回路が必要であるが、例えば経時変化回路毎にセンス回路を設けておき、各々の経時変化回路の出力信号を同じ信号レベルと比較するようにすればよい。ここで、各センス回路においては、経時変化回路の各出力信号を異なる信号レベルと比較することも可能である。特に、Ｎ個の経時変化回路の最短寿命と最長寿命の差をＮ等分した時間間隔で時刻を刻むような場合、各々の経時変化回路の寿命を厳密に制御することが難しく、これを補正するために比較する信号のレベルを調整すればよい。これらのセンス回路や信号レベルを記録するメモリはデコーダに内蔵されており、上述した処理は全てデコーダの中で行われる。
【００７９】
また、電子タイマーの最も簡便な利用方法は、エージングフラッグを立てることである。これは、センスアンプで出力信号を読み取ったとき、参照信号Ｉ0 より大きいか小さいかによってフラッグを立てるようにすればよい。
【００８０】
構成方法は、図２０に示した通りであり、並列化したエージングデバイスを用いればよい。図中の２０１はエージングデバイス、２０５は共通ソース、２０６は共通ドレイン、２１１はセンスアンプ、２１２はファーム、２１３はＣＰＵを示している。このように、バッテリーの要らない集積化できる構成でエージングフラッグを立てることができる。
【００８１】
具体的には、複数のエージングデバイス２０１の合算出力をセンスアンプ２１１で検出し、合算出力が所定レベルとなった時点でセンスアンプ２１１からフラグを出力する。そして、このフラグに応じてファーム２１２を動作させることにより、ＣＰＵ２１３に電子タイマーによる設定時間が経過したことを知らせることができる。なお、ファーム２１２は必ずしも必要ではなく、センスアンプ２１１の出力を直接ＣＰＵ２１３に与えるようにしても良い。
【００８２】
（第４の実施形態）
チップ間の製造ばらつきは、同一ロット内より異なるロット間の場合大きくなることが予想される。同一ロット内で参照信号Ｉ0 を低くすることによって制御することができても、ロットが異なる場合はそれができない可能性がある。
【００８３】
図２２（ａ）は、チップ間の製造誤差によるビット毎のドレイン電流に対する度数分布を表している。図２２（ｂ）は、このような分布を持つビットを合算したドレイン電流の時間変化を表している。図２２（ｂ）中の破線は（ａ）の高電流側（右）にシフトした分布に対応し、実線は（ａ）の低電流側（左）にシフトした分布に対応している。時間が経ち電流レベルが減少するに従い、破線と実線が近づいている。両分布の平均値のずれが小さければ、Ｉ0 を十分低く取ることによって寿命を制御することが可能だが、両分布の平均値のずれが大きいとき高精度の寿命制御を要求するとＩ0 をノイズレベルまで下げねばならず、実現不可能となる。
【００８４】
このような厳しい条件をクリアするためには、もう一段の工夫が必要である。図２３（ａ）（ｂ）を用いてトリミングの考え方を説明する。（ａ）はドレイン電流とビット数との関係を示す図、（ｂ）は（ａ）の一部を拡大して示す図である。まず、ビット毎のドレイン電流の２つの分布から、両者の平均値で囲まれた部分に対応するビットのドレイン電流のみ合算する。このとき、ドレイン電流のばらつきの原因がトンネル絶縁膜厚のみであると仮定すると、トリミングしたときビット毎のドレイン電流が低い左側のエッジは、厚膜エッジに対応する。逆に右側は薄膜エッジに対応している。厚膜エッジ付近に平均値を持つ分布が実線で、薄膜エッジ付近に平均値を持つ分布が破線になっている。
【００８５】
図２４（ａ）（ｂ）は、トリミング前後の合算ドレイン電流の時間変化を比較したもので、（ａ）はトリミング前、（ｂ）はトリミング後を示している。トリミング後は、高ドレイン電流側の裾野を削り取ってある影響で両分布とも初期電流レベルが低下している。時間の経過と共に薄膜エッジから先に電流が流れなくなり、合算ドレイン電流が急激に減少してくる。この減少の傾きは、薄膜エッジでのビット数に比例しているので、破線の方が急峻である。従って、この減少が始まった後薄膜エッジ側の分布と厚膜エッジ側の分布の合算電流レベルが逆転する。
【００８６】
このような逆転は、トリミング前にはノイズレベル程度にまで電流が低下しないと起こらないので、現実的には殆ど生じないと考えて差し支えない。また、トリミング前に電流レベルの減少が緩やかに始まったのは、ビット数の少ない薄膜側の裾野の寿命切れが原因である。更に時間が経過すると、厚膜エッジが寿命切れとなり、両分布とも合算ドレイン電流がノイズレベルまで一気に低下する。これを全体の寿命切れとして定義すれば分布毎のばらつきを更に正確に制御することが可能となる。このとき、参照信号Ｉ0 は、厚膜エッジでの破線の合算電流レベル（ＩA に厚膜エッジでの破線分布のビット数を掛けたもの）より低く、ノイズレベルより高く設定しておけばよい。
【００８７】
このようなトリミングを並列化回路の中に実装する方法を、図２５に示す。図中の一点鎖線で囲った部分がトリミング回路である。一方、破線円で囲った部分は合算回路である。エージングデバイスのビットを合算する前に、フラッシュメモリと演算回路に直列している。なお、図中の２５０はトリミング回路、２５１はエージングデバイス、２５２はフローティングゲート制御ゲートを有する２層ゲート構成のフラッシュメモリ（トリミング用トランジスタ）、２５３は演算回路、２５４はＩA ，ＩB を記憶したメモリ、２５５はセンス回路、２５６は参照信号Ｉ0 を記憶したメモリである。
【００８８】
なお、演算回路２５３は４つの端子を備えており、第１の端子はトリミング用トランジスタ２５２の拡散層と電気的に接続され、第２の端子はトリミング用トランジスタ２５２の制御ゲートと電気的に接続され、第３の端子はメモリ２５４と電気的に接続され、第４の端子は合算回路と接続されている。
【００８９】
まず、フラッシュメモリ２５２に電荷を注入し、オン状態にしておく。実際には、オン状態にする方法は、このフラッシュメモリがノーマリーオン型であるかノーマリーオフ型であるのか、或いはソース・ドレイン領域がｎ型であるかｐ型であるのかということによって異なり、その型に応じて電荷（電子や正孔）を注入したり、或いは放出したりして実現する。ここでは、簡単のため、「電荷を注入してオン状態になる」場合のみを用いて説明するが、「電荷を放出してオン状態になる」場合でも本発明の本質は変わらない。勿論、このフラッシュメモリの電荷保持特性はエージングデバイスの寿命より十分長くなければならない。
【００９０】
続いて、この演算回路２５３を用いてエージングデバイス２５１にドレイン電圧を印加する。そのドレイン電流を演算回路２５３でセンスし、予め設定しておいた電流レベルＩA ，ＩB と比較する。このＩA ，ＩB は、それぞれ図２３で示した厚膜エッジと薄膜エッジの電流レベルである。ここでセンスしたドレイン電流がＩA とＩB の間になければフラッシュメモリ２５２の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、フラッシュメモリのしきい値の書き換えによってトリミングを実行するのである。
【００９１】
一方、ここでセンスしたドレイン電流がＩA とＩB の間にあれば、そのまま合算する。合算したものを図２５右側のセンス回路２５５でセンスし、参照信号Ｉ0 と比較する。
【００９２】
このトリミング結果の情報を新たに用意したメモリ（磁気メモリ，ＭＲＡＭ，不揮発性メモリ，ＲＯＭ等）に記憶し、後に合算電流を読み出す際にこの情報を参照するようにしてやれば、トリミング用トランジスタのしきい値の書き換えは必ずしも必要ではない。また、このメモリはトリミング回路内の演算回路に内蔵するかアクセス可能となるように配置することが望ましい。このとき、トリミング用トランジスタは通常のＭＯＳＦＥＴでも代用できる。
【００９３】
トリミング結果を記憶するメモリを内蔵した場合の回路図を、図２６に示す。図２５に比べ、フラッシュメモリ２５２が通常のＭＯＳＦＥＴ２６２に代わっているだけで、他は見かけ上全く同様である。トリミング結果を記憶するメモリ２６３をアクセス可能となるよう配置した回路図を、図２７に示す。ここで、トリミング用トランジスタはバイポーラトランジスタで代用しても差し支えない。この場合、図４１（ａ）（ｂ）で示すように、エミッタ（Ｅ）とコレクタ（Ｃ）をエージングデバイス２５１の出力端子及び演算回路２５３の第１の端子に接続し、ベース（Ｂ）を演算回路２５３の第２の端子に接続することが望ましい。勿論、エミッタとコレクタを逆にしても良い。
【００９４】
また、しきい値を書き換える代わりに、トリミング回路２５０内の演算回路２５３の電気的接続を切断しても同様の効果が得られる。切断するところは、主に３箇所である。第１の切断個所は、図２８に示すように、トリミング用トランジスタ２６２のゲート（バイポーラトランジスタの場合はベース）と演算回路２５３の第２の端子との間の接続である。第２の切断個所は、図２９に示すように、トリミング用トランジスタ２６２の出力端子（バイポーラトランジスタの場合はエミッタ若しくはコレクタ）と演算回路２５３の第１の端子との間の切断である。第３の切断個所は、図３０に示すように、演算回路２５３の第４の端子と出力を合算する合算回路までの間である。前記３つの切断箇所のうち、何れか一つでも良いし、２つでも良いし、更には３つでも良い。図３０では、他の回路図（図２５〜２９）と同様に、単純に並列した部分が合算回路を構成している。図２８〜３０において、切断箇所は抵抗２６５で表記した。
【００９５】
切断された抵抗２６５を破線円で囲うと、図２８から図３０で示した切断は、図面上一番上の演算回路２５３のみであるが、実際には、図面上のどの演算回路２５３に関して切断されるのか、又は、その切断される演算回路２５３の個数に関してはトリミング結果に応じて決定する。また、これらの切断には、エレクトロマイグレーションや、出荷前にレーザで焼き切る方法を用いることができる。エレクトロマイグレーションの場合、図２８、２９、３０において抵抗２６５は極細線を用いることが望ましい。また、切断する場合、トリミング用トランジスタを省略することもできる。この場合、切断箇所は、図４２に示すように２箇所である。実際に切断するのはいずれか一方でも良いし、両方でも良い。
【００９６】
また、図４３に示すように、エージングデバイス２５１の拡散層とトリミング用トランジスタの拡散層はそれぞれ共有することが望ましい。また、エージングデバイス２５１とトリミング用トランジスタの両方としてフラッシュメモリ型の２層ゲートトランジスタを使用した場合、エージングデバイス２５１のトンネル絶縁膜厚がトリミング用トランジスタのトンネル絶縁膜厚より薄いことが望ましい。
【００９７】
また、ＩA とＩB は、必ずしも、それぞれの分布の平均値である必要はなく、本発明の効果が得られる限り必要に応じＩA とＩB を調整して経時変化特性を制御することができる。特に、トリミングされた合算ドレイン電流がノイズレベルまで一気に低下する時間、即ちエージング回路の寿命は、ＩA を用いて調整することができる。このとき、エージング回路の寿命を並列されたエージングデバイスの寿命の平均値より短くすることもできる。これもトリミングの効果の一つである。
【００９８】
さて、トリミングを使った寿命制御に重要なものは厚膜エッジであり、薄膜エッジは必ずしも必要ではない。以下では、薄膜エッジを省略したトリミングの方法について図面を用いて説明する。
【００９９】
まず、図３１に薄膜エッジを無視したトリミングの概念を示してある。（ａ）はビット毎のドレイン電流に対する度数分布を示し、（ｂ）は（ａ）の一部を拡大して示している。左側に平均値がシフトした分布（実線）の平均値のところを厚膜エッジとし、右側に平均値がシフトした分布を破線で示してある。
【０１００】
この場合のトリミング前後における合算ドレイン電流の時間変化を比較した結果を図３２（ａ）（ｂ）に示す。（ａ）がトリミング前、（ｂ）がトリミング後である。薄膜エッジがないため、高電流側の裾野が合算されており、初期電流レベルはトリミング前と殆ど変わらない。時間と共に緩やかに電流レベルの減少が始まるが、これも高電流側の裾野の影響である。更に時間が経ち、厚膜エッジが寿命切れを起こした瞬間一気に合算電流がノイズレベルまで低下する。ここでは薄膜エッジを用いたときのような電流レベルの反転は起こらない。このとき全体の寿命が来たと定義する。
【０１０１】
このような、薄膜エッジを省略したトリミング回路の実装方法を図３３に示す。図中の２９０はトリミング回路、２９１はエージングデバイス、２９２はフラッシュメモリ（トリミング用トランジスタ）、２９３は演算回路、２９４はＩA を記憶したメモリ、２９５はセンス回路、２９６はＩ0 を記憶したメモリである。メモリ２９４にＩB がない以外は図２５と同様であるので、動作についての詳しい説明は省略する。
【０１０２】
更に、前記図２６、２７と同様に、トリミング結果の情報を新たに用意したメモリ（磁気メモリ，ＭＲＡＭ，不揮発性メモリ，ＲＯＭ等）に記憶し、後に合算電流を読み出す際にその情報を参照するようにしてやれば、トリミング用トランジスタのしきい値の書き換えは必ずしも必要ではない。また、このメモリはトリミング回路内の演算回路に内蔵するかアクセス可能となるように配置することが望ましい。このとき、トリミング用トランジスタは通常のＭＯＳＦＥＴ、若しくはバイポーラトランジスタでも代用できる。また、しきい値を書き換える代わりに、前記図２８〜３０のようにトリミング用トランジスタとトリミング回路内の演算回路の電気的接続を切断しても同様の効果が得られる。この切断には、エレクトロマイグレーションや、出荷前にレーザで焼き切る方法を用いることができる。また、この切断を用いる場合、図４２のように、トリミング用トランジスタを省略することもできる。
【０１０３】
トリミング結果を記憶するメモリを内蔵した場合の回路図を、図３４に示す。図３３に比べ、フラッシュメモリ２９２が通常のＭＯＳＦＥＴ３０２に代わっているだけで、他は見かけ上全く同様である。また、図２６と比べても、メモリ２５４からＩB を削除してメモリ２９４に変更しただけである。従って、図２７〜３０の対応するメモリ（２５４）からもＩB を取り除いたのと同じ実施例が可能である。また、それぞれについて、図４１に示したバイポーラトランジスタを用いることが可能である。これらについては説明が重複するので省略する。
【０１０４】
最後に、参照信号Ｉ0 及び厚膜エッジＩA 、薄膜エッジＩB を調整する方法（チューニング法）について述べる。以下ではＩ0 を例にとって述べるが、ＩA ，ＩB でも同様である。図３５にその構成を示す。図中の３１１はエージングデバイス、３１２はセンス回路、３１３はメモリを示している。センス回路３１２で入力信号をセンスし、それがＩ0 より高ければ１を出力し、Ｉ0 より低ければ０を出力するというのがＩ0 の利用方法であり、Ｉ0 をどのように記憶するかが問題である。
【０１０５】
最も簡単なものはＲＯＭを使ったものであるが、これでは製造後にチューニングができない。ここで、メモリ３１３としてフラッシュメモリを使用すれば、製造後もチューニングができるようになる。フラッシュメモリを用いたチューニングの方法を図３６に示す。これは、フローティングゲート（ＦＧ）に注入した電荷量でチャネル抵抗を調節するものである。勿論、このフラッシュメモリの電荷保持特性はエージングデバイスの寿命より十分長くなければならない。
【０１０６】
しかしながら、この方法ではエージングデバイスとしてフラッシュメモリ型のセルを採用した場合、エージングデバイスのトンネル酸化膜とフラッシュメモリのトンネル酸化膜の両方を作り分けねばならず、コストが割高になる。そこで、図３７に示すような並列微細線を用いた方法も実用的である。まず、センス回路３１２を用いて電圧Ｖを印加すると、センス回路３１２でセンスされる電流Ｉ0 は以下の式で表される。但し、ｒ1 〜ｒN は抵抗値である。
【０１０７】
Ｉ0 ＝Ｖ／ｒ1 ＋Ｖ／ｒ2 ＋…＋Ｖ／ｒN 
製造後、エレクトロマイグレーションやレーザで細線のうちどれかを焼き切る。例えば、それをＮ番目の細線だとすると、電流Ｉ0 は以下の式で表されるように変化する。
【０１０８】
Ｉ0 ＝Ｖ／ｒ1 ＋Ｖ／ｒ2 ＋…＋Ｖ／ｒN-1 
このようにして、製造後にＩ0 をチューニングすることができる。
【０１０９】
そのほか、製造前にチューニングする方法として、図３８に示した拡散層を用いる方法や、図３９に示したゲートクランプを応用する方法もある。拡散層を用いた例（図３８）では、拡散層濃度でチューニングする。ゲートクランプを用いた例（図３９）では、チャネル抵抗でチューニングすることができる。
【０１１０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。上述したエージングデバイスを構成要素にした全ての実施形態は、ビット毎の寿命のばらつきを正確に制御できる製造プロセスがあれば、１ビットのエージングデバイスを構成要素に置き換えて実現できるものである。現状の製造技術では極めて困難であるが、将来においては実現できる可能性が残っている。
【０１１１】
本発明で主張するエージングデバイスとは、信号をセンスするときのみ電源と接続するが、それ以外は電源と切断された状態で出力信号が経時変化する性質を用いたものであり、この特質のため、オフライン状態で稼働する経時変化デバイスであり、そのような性質を持つ集積可能な半導体装置全般である。また、本発明は、このようなエージングデバイスの経時変化特性のばらつきを制御する半導体集積回路に関するものである。
【０１１２】
また、第１，第４の実施形態においては、主にノーマリーオフ型のエージングデバイスを用いて説明してきたが、ノーマリーオン型のエージングデバイスを用いても同様の効果が得られる。
【０１１３】
また、第１の実施形態においては、エージングデバイスを並列接続したが、並列のみに限らず図２１に示すように接続することも可能である。即ち、複数のエージングデバイスを直列接続し、この直列接続の複数個を並列接続している。直列接続部が１個のみでは、不良セル等の影響でばらつきが生じるが、直列接続部を複数個並列接続することにより、ばらつきを抑制することが可能となる。このとき、エージング回路の寿命が、回路を構成するエージングデバイスの寿命の平均値より短くなる傾向がある。また、そのように参照信号Ｉ0 を調節することが望ましい。勿論、直列部を１個のエージングデバイスと見なすこともできる。また、上述したトリミング法を用いた場合、ＩA の調節具合によっては反対にエージング回路の寿命を、回路を構成するエージングデバイスの寿命の平均値よりも長くすることも可能である。
【０１１４】
また、エージングデバイスの構成は、２層ゲート構成のＥＥＰＲＯＭに限るものではなく、図５，図６に示したものは勿論のこと、電源と切断された状態で出力信号が時間と共に変化するデバイスであれば何でも用いることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１１５】
【図１】エージングデバイスの基本構成を示す図。
【図２】エージングデバイスの基本構成を実現する第１の具体例を示す図。
【図３】図２の構成がエージングデバイスとしての機能を有することを説明するための模式図。
【図４】図２のエージングデバイスの出力信号の経時変化を示す図。
【図５】エージングデバイスの基本構成を満たす第２の具体例を示す図。
【図６】エージングデバイスの基本構成を満たす第３の具体例を示す図。
【図７】膜厚ばらつきのビット数密度を示す図。
【図８】エージングデバイスを並列に接続した構成を示す図。
【図９】ドレイン電流特性と寿命との関係を示す図。
【図１０】全体の寿命を決定する工程を示す図。
【図１１】並列接続されたエージングデバイスを分散配置した例を示す図。
【図１２】不純物濃度がゲートリーク電流に影響を及ぼすことを示す図。
【図１３】エージングデバイスを直列接続した場合に不良ビットが寿命を支配することを示す図。
【図１４】スターリングの公式が成り立つＮの値を示す図。
【図１５】各種のエージングデバイスの出力信号を示す図。
【図１６】所定の時間のみオン状態となるエージングデバイスのセル断面を示す図。
【図１７】所定の時間のみオン状態となるエージングデバイスを上から見た図。
【図１８】所定の時間のみオフ状態となるエージングデバイスを上から見た図。
【図１９】エージングデバイスによる電子タイマーの第２の実現例を示す図。
【図２０】エージングフラッグの実現方法を示す図。
【図２１】エージングデバイスの直列接続を並列に接続した様子を示す図。
【図２２】チップ間の製造誤差によるビット毎のドレイン電流に対する度数分布と、このような分布を持つビットを合算したドレイン電流の時間変化を示す図。
【図２３】トリミングの概念を示す図。
【図２４】トリミング前後の合算ドレイン電流の時間変化を比較して示す図。
【図２５】トリミングを並列化回路の中に実装した回路構成を示す図。
【図２６】トリミングを並列化回路の中に実装した回路構成の別の例を示す図。
【図２７】図２６の改良で、トリミング結果を記憶するメモリをアクセス可能となるように配置した例を示す図。
【図２８】図２６の改良で、トリミング結果に応じて切断されるヒューズ（抵抗）を備えた例を示す図。
【図２９】図２６の改良で、トリミング結果に応じて切断されるヒューズ（抵抗）を備えた例を示す図。
【図３０】図２６の改良で、トリミング結果に応じて切断されるヒューズ（抵抗）を備えた例を示す図。
【図３１】薄膜エッジを無視したトリミングの概念を示す図。
【図３２】トリミング前後における合算ドレイン電流の時間変化を比較して示す図。
【図３３】薄膜エッジを省略したトリミング回路の実装例を示す図。
【図３４】薄膜エッジを省略したトリミング回路の別の実装例を示す図。
【図３５】参照信号の利用方法を説明するための回路構成を示す図。
【図３６】フラッシュメモリを用いたチューニングの方法を示す図。
【図３７】並列微細線を用いたチューニングの方法を示す図。
【図３８】拡散層を用いたチューニングの方法を示す図。
【図３９】ゲートクランプを用いたチューニングの方法を示す図。
【図４０】トンネル絶縁膜厚ばらつきがゲートリーク電流に与える影響を示す図。
【図４１】トリミング用トランジスタとしてバイポーラトランジスタを用いた例を示す図。
【図４２】トリミングのためのヒューズ（抵抗）を２箇所に設けた例を示す図。
【図４３】エージングデバイスの拡散層とトリミング用トランジスタの拡散層を共有化した例を示す図。
【符号の説明】
【０１１６】
１１…機能領域
１２…機能変化センス部
１３…入力部
１４…出力部
２０，５０…Ｓｉ基板
２１，５１…ソース領域
２２，５２…ドレイン領域
２３，５３…チャネル
２４，５４…トンネル絶縁膜
２５…浮遊ゲート
２６…絶縁膜
２７，５５…制御ゲート
２８，５８…ソース電極
２９，５９…ドレイン電極
５６…ｐｎ接合
５７…ショットキー接合
８１，１１１，２０１…エージングデバイス
８２，１７５，２０５…共通ソース
８３，１７６，２０６…共通ドレイン
１１０…チップ
１１２…デコーダ
１６１，１７３…ＳＴＩ
１６２…ソース・ドレイン領域
１６３…フローティングゲート
１６４…制御ゲート
１６５…層間絶縁膜
１６６，１７４…Ａｌ配線
１７１，１８１…ノーマリーオン型のセル
１７２，１８２…ノーマリーオフ型のセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004724102.tif 000030
【図２９】
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【図３０】
0004724102.tif 000032
【図３１】
0004724102.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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