(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数の正規メモリセルと、前記複数の正規メモリセルの行および列のいずれか一方を共有して配置され、前記複数の正規メモリセルからのデータ読出し時に読出しデータ判定の比較対象となる複数のリファレンスセルとを含む複数の抵抗性メモリセルであって、各々が直列に接続されたアクセストランジスタと抵抗素子を含み前記抵抗素子の抵抗値の変化に応じたデータを記憶する、前記複数の抵抗性メモリセル、
前記複数の抵抗性メモリセルの列に対応して設けられる複数のビット線、
前記複数のビット線と前記抵抗性メモリセルを介して接続される複数のソース線、
通常動作時に、前記複数のソース線のうち前記複数のリファレンスセルに接続される第１のソース線を、前記複数の正規メモリセルに接続される第２のソース線と電気的に接続し、試験モード時に、前記第１のソース線と前記第２のソース線とを電気的に切り離すとともに、前記第１のソース線を、リファレンス電流を印加するための試験リファレンス電流印加部に接続するスイッチ回路を備え、
前記試験リファレンス電流印加部は、前記スイッチ回路と接地電圧との間に設けられている半導体記憶装置。
【請求項２】
前記抵抗素子が磁気抵抗素子であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記抵抗素子がカルコゲナイド材料の相変化素子であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記試験リファレンス電流印加部は、当該半導体記憶装置内部に設けられ、一端が前記スイッチ回路に接続され、他端が前記接地電圧に接続されたリファレンス抵抗であり、試験モード時に、前記スイッチ回路によって前記第１のソース線に接続されることを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁気記憶装置に関するもので、特に、正規の磁気メモリセルおよびリファレンスセルヘのアクセスの比較に基づいてデータを読出する半導体記憶装置に関する。
【背景技術】
【０００２】
磁気ランダムアクセス記憶装置（ＭＲＡＭデバイス）は、トンネル磁気抵抗（ＴＭＲ）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備えている。
【０００３】
前記トンネル磁気抵抗素子は、磁気トンネル接合構造を有し、磁化方向が固定された第１の磁性体薄膜と、外部からの印加磁界によって磁化方向が書替え可能な第２の磁性体薄膜と、当該第１および第２の磁性体薄膜に挾まれたトンネル絶縁膜とで構成される。
【０００４】
トンネル磁気抵抗素子は、上記第１および第２の磁性体薄膜の磁気モーメントの向きが平行な状態および反平行な状態で、抵抗がそれぞれ最小値Ｒｍｉｎおよび最大値Ｒｍａｘとなる特徴を有する。
【０００５】
したがって、トンネル磁気抵抗素子を有する磁気メモリセル(以下、「ＭＴJメモリセル」とも称する）では、トンネル磁気抵抗素子中の磁気モーメントとの平行状態および反平行状態が、記憶データの論理レベル“０”および“１”とそれぞれ対応付けられる。
【０００６】
ＭＴＪメモリセルの記憶データは、磁性体薄膜の磁化方向を反転可能なしきい値レベルを越えるデータ書込磁界の印加によって書替えられるまで、不揮発的に保持される。一般的にＭＲＡＭデバイスにおいては、ＭＴＪメモリセルの行に対応して設けられた書込選択線であるディジット線および読出選択線であるワード線と、ＭＴＪメモリセルの列に対応して設けられたデータ線であるビット線とによって、ランダムアクセスが実現される。すなわち、ＭＴＪメモリセルは、ビット線およびワード線／ディジット線の交差部分に対応して配列されることになる。
【０００７】
データ読出時には、ワード線選択に応じて、選択されたＭＴＪメモリセル（以下、「選択メモリセル」と称する）のトンネル磁気抵抗素子が対応するビット線とソース線との間に電気的に接続される。その状態で、ビット線およびソース線間に電位差を与えることによって生じるＭＴＪメモリセルの通過電流（以下、「メモリセル電流」と称する）、すなわちビット線通過電流を検知して、選択メモリセルの記憶データが読出される。
【０００８】
具体的には、メモリセル電流が、抵抗Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍｉｎと、抵抗Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルの通過電流をＩｍａｘとのいずれであるかを検知する必要がある。
【０００９】
この際に、当該ＭＴＪメモリセルの通過電流との比較対象となる基準電流を、トンネル磁気抵抗素子を用いて構成されたリファレンスセルによって生成する技術が開示されている（たとえば、特許文献1）。
【００１０】
基準電流は、上述した２種類のメモリセル電流ＩｍａｘおよびＩｍｉｎの中間値となるように設定される必要がある。したがって、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子を用いて基準電流を生成することにより、基準電流を適切なレベルに設定しやすくなるという効果がある。
【００１１】
また、相変化メモリはカルコゲナイド材料を利用した素子をメモリセルとして備え、この素子は温度プロファイルにより結晶質と非晶質での相変化が生しる。この各相では低抵抗値（Ｒｍｉｎ）の状態と高抵抗値（Ｒｍａｘ）の状態を持ち、それぞれが記憶データの論理レベルの“０”と“１”に対応付けられる。この相変化メモリは図３のようなメモリセル構成となる。
【００１２】
磁気メモリと異なる点は、書込み方法が電流磁界ではなくメモリ素子内に流れる電流による温度変化を用いるという点である。一方、読み出しにおいてはセルの抵抗値の高低を検知するという点で相変化メモリと磁気メモリは同じであるため、上述のリファレンスセルを用いた読み出し回路構成は同じ構成となる。以下において特に記述が無い限り、磁気メモリと相変化メモリの両方に適用されるものとする。
【００１３】
【特許文献１】特開２００２−２２２５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、ＲｍｉｎとＲｍａｘを用いたリファレンス電流生成方法を用いた場合、予めＲｍｉｎとＲｍａｘの状態をセルに書き込む必要がある。例えば、ウエハプロセス後の初期状態において全てのセルがＲｍｉｎにあったとき、リファレンスセルにＲｍａｘを書き込む必要がある。
【００１５】
しかし、書き込みに必要な電流というのはデバイスによって異なるため、リファレンスセルヘの書き込みの前に書き込み電流のチューニングが必要である。書き込み電流のチューニングにおいては、あるセルに所定の電流で書き込みを行いセルの状態がＲｍｉｎかＲｍａｘかを判定する必要があるが、リファレンスセルが書き込み前に行っているためその判定が困難であるという問題がある。
【００１６】
本発明の目的は、リファレンスセルヘの書き込み前の試験において正規のリファレンス電流発生方式とは異なるリファレンス電流を発生させるテストモードを備えた抵抗性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明に係る半導体記憶装置は、行列状に配置された複数の正規メモリセルと、前記複数の正規メモリセルの行および列のいずれか一方を共有して配置され、前記複数の正規メモリセルからのデータ読出し時に読出しデータ判定の比較対象となる複数のリファレンスセルとを含む複数の抵抗性メモリセルであって、各々が直列に接続されたアクセストランジスタと抵抗素子を含み前記抵抗素子の抵抗値の変化に応じたデータを記憶する、前記複数の抵抗性メモリセル、
前記複数の抵抗性メモリセルの列に対応して設けられる複数のビット線、
前記複数のビット線と前記抵抗性メモリセルを介して接続される複数のソース線、
通常動作時に、前記複数のソース線のうち前記複数のリファレンスセルに接続される第１のソース線を、前記複数の正規メモリセルに接続される第２のソース線と電気的に接続し、試験モード時に、前記第１のソース線と前記第２のソース線とを電気的に切り離すとともに、前記第１のソース線を、リファレンス電流を印加するための試験リファレンス電流印加部に接続するスイッチ回路を備え、
前記試験リファレンス電流印加部は、前記スイッチ回路と接地電圧との間に設けられている。
【００１８】
本発明において、前記抵抗素子が、磁気抵抗素子または、カルコゲナイド材料の相変化素子であることが好ましい。
また本発明において、前記試験リファレンス電流印加部は、当該半導体記憶装置内部に設けられ、一端が前記スイッチ回路に接続され、他端が前記接地電圧に接続されたリファレンス抵抗であり、試験モード時に、前記スイッチ回路によって前記第１のソース線に接続されることが好ましい。
【発明の効果】
【００２３】
書き込みを行ったセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込み前の試験において、書き込みをせずにリファレンス電流を発生させることができる。また、書き込みでＲｍｉｎとＲｍａｘセル抵抗を作り、これらのセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込みが正常に行えたかどうかを試験することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
ここでは、磁気メモリのメモリ構成を例にとって説明する。図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示すブロック図である。
【００２５】
図１を参照して、本発明１の実施の形態に従うＭＲＡＭデバイス１は、メモリセルアレイ１０と、行選択部３０と、列選択部４０と、プログラム回路４１と、ライトディジット線電流制御部（ＷＤＬ電流制御部）６０と、ビット線電流制御回路（ＢＬ電流制御回路）７０ａ、７０ｂと、ビット線セレクタ（ＢＬセレクタ）８０と、データ読出アンプ９０とを備える。
【００２６】
メモリセルアレイ１０は、ロウアドレス信号ＲＡｄｄおよびコラムアドレス信号ＣＡｄｄによって選択される複数のＭＴＪメモリセル２０（以下、「正規メモリセル」とも称する）からなる。後ほど詳細に説明するように、メモリセルアレイ１０には、基準電流Ｉｒｅｆを生成するための複数のリファレンスセルおよび当該複数のリファレンスセルを置換するためのスペアセルがさらに配置されている。
【００２７】
前記各正規メモリセル２０は、トンネル磁気抵抗素子２２を含む。トンネル磁気抵抗素子２２は、磁気的に書込まれたデータに応じて抵抗が変化する。ＭＴＪメモリセルの抵抗は、記憶データに応じて、ＲｍｉｎまたはＲｍａｘとなる。なお以下では、抵抗ＲｍａｘおよびＲｍｉｎの差を、抵抗差ΔＲ（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）とも表記する。
【００２８】
ＭＴＪメモリセルの行に対応して、行選択線４５が配置される。行選択線４５は、デー夕読出のためのワード線ＷＬおよびデータ書込のためのライトディジット線ＷＤＬを総括的に表記したものである。さらに、ＭＴＪメモリセル２０の列に対応してビット線が配置される。隣接する２本ずつのビット線ＢＬは、ビット線対ＢＬＰを構成する。以下においては、同一のビット線対ＢＬＰを構成する２本のビット線を、それぞれビット線ＢＬおよび／ＢＬとも称することとする。
【００２９】
各メモリセル行において、正規メモリセル２０は、ビット線ＢＬおよび／ＢＬの一方と、1行おきに接続される。たとえば、偶数行の正規メモリセル２０は、ビット線／ＢＬと接続され、奇数行の正規メモリセル２０は、ビット線ＢＬと接続されている。
【００３０】
この結果、正規メモリセル２０は、行選択線４５とビット線ＢＬ、／ＢＬとの交点に交互配置される。各正規メモリセル２０は、対応のビット線ＢＬまたは／ＢＬと、ソース線ＳＬの間に接続される。ソース線ＳＬは、固定電圧（たとえば接地電圧ＧＮＤ）を伝達する。
【００３１】
行選択部３０は、制御信号ＲＤＥ、ＷＴＥを受けるとともに、入力されたロウアドレス信号に応じて、行選択を実行する。なお、以下では、（ｍ＋１）ビット（ｍ：自然数）のアドレスビットＲＡｄｄ（０）〜ＲＡｄｄ（ｍ）で構成される
【００３２】
ロウアドレスをロウアドレス信号ＲＡｄｄ（０：ｍ）とも表記する。制御信号ＲＤＥは、データ読出サイクルに活性状態に設定され、制御信号ＷＴＥは、データ書込サイクルに活性状態に限定される。
【００３３】
行選択部３０は、各ライトディジット線ＷＤＬのドライバ機能を含み、データ書込時には、各ライトディジット線ＷＤＬの一端側を、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じた電圧で駆動する。
【００３４】
行選択部３０は、各ワード線ＷＬのドライバ機能を含み、データ読出時には、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じて、各ワード線ＷＬの電圧を駆動ずる。一方ＷＤＬ電流制御部６０は、各ライトディジット線ＷＤＬの他端側をアドレス選択結果にかかわらず接地電圧ＧＮＤと接続する。
【００３５】
具体的には、ワード線ＷＬは、データ読出時に選択行において、電源電圧Ｖｃｃで駆動され、論理ハイレベル（以下、単に「Ｈレベル」と称する)に設定される。それ以下では、非選択とされて、接地電圧ＧＮＤで駆動されて論理ローレベル（以下、単に「Ｌレベル」と称する）に設定される。
【００３６】
同様に、ライトディジット線ＷＤＬは、データ書込時に選択行において、選択状態（Ｈレベル）に設定されて電源電圧Ｖｃｃで駆動され、それ以外では、非選択状態（Ｌレベル）に設定されて接地電圧ＧＮＤで駆動される。
【００３７】
この結果、データ書込時において、選択行のライトディジット線ＷＤＬには、行選択部３０からＷＤＬ電流制御部６０へ向かう方向ヘデータ書込電流が供給される。これに対して非選択行のライトディジット線ＷＤＬにはデータ書込電流は流されない。
【００３８】
一方、データ読出時においては、選択行に対応するワード線ＷＬが選択状態（Ｈレベル）に設定される一方で非選択行のワード線ＷＬは非選択状態（Ｌレベル）に維持される。ＢＬ電流制御回路７０ａ、７０ｂは、制御信号ＷＤＥと、列選択部４０によって示される列選択結果と、書込データＷＤＡＴとに応じて、データ書込時にビット線ＢＬ、／ＢＬの両端の電圧を駆動する。具体的には、非選択列のビット線ＢＬの両端が接地電圧ＧＮＤで駆動される一方で、選択列のビット線ＢＬは、その一端および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつでそれぞれ駆動される。
【００３９】
これにより、書込データＷＤＡＴのレベルに応じて、ＢＬ電流制御回路７０ａから７０ｂへ向かう方向、あるいはＢＬ電流制御回路７０ｂから７０ａへ向かう方向にデータ書込電流が供給される。データ書込時以外には、ＢＬ電流制御回路７０ａおよび7０ｂの各々は、各ビット線ＢＬ、／ＢＬの両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれにも駆動しない。
【００４０】
デー夕書込時に、選択メモリセルにおいては、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）の両方にデータ書込電流が供給されるので、対応のビット線ＢＬ（または／ＢＬ）のデータ書込電流に応じた方向にトンネル磁気抵抗素子２２が磁化されてデータ書込が実行される。
【００４１】
ＢＬセレクタ８０は、制御信号ＲＤＥおよび列選択部４０によって示される列選択結果に基づいて、データ読出時に選択列のビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬをデータ読出アンプ９０と接続する。前記データ読出アンブ９０は、選択列のビット線対ＢＬＰを構成ずるビット線ＢＬおよび／ＢＬの通過電流に基づいて、選択メモリセルからの読出データＲＤＡＴを生成する。
【００４２】
ＭＲＡＭデバイス１では、ブロック１００に示される、選択されたビット線対ＢＬＰ、ＢＬセレクタ８０およびデータ読出アンブ９０によってデータ読出が実行される。
【００４３】
次に、リファレンスセルの配置について説明する。リファレンスセルの配置としては、上記特許文献に示したようにリファレンスセル列を構成する配置と、リファレンスセルと正規メモリセルとの間でビット線ＢＬ、／ＢＬを共有するように、リファレンスセル行を構成する配置とが知られている。以下本明細書においては、リファレンスセル行構成について説明していく。
【００４４】
図２は、一般的なリファレンスセル行配置におけるメモリセルアレイ構成およびデータ読出を説明する回路図である。図２には、図１中に示したブロック１００の詳細な構成、すなわち、各ビット線対ＢＬＰに対応するデータ読出構成が示されている。
【００４５】
図２を参照して、図１でも説明したように、奇数行のワード線ＷＬ１、ＷＬ３、・・・に対応する正規メモリセル２０は、ビット線ＢＬと接続されており、偶数行のワード線、ＷＬ０、ＷＬ２、・・・に対応ずる正規メモリセル２０は、ビット線／ＢＬと接続される。
【００４６】
図３は、各正規メモリセル２０の構成を示す回路図である。図３を参照して、正規メモリセル２０は、対応のビット線ＢＬ（または／ＢＬ）と接地電圧ＧＮＤとの間に直列に接続されたトンネル磁気抵抗素子２２およびアクセストランジスタ２４と、を有する。
【００４７】
アクセススイッチとして設けられるアクセストランジスタ２４は、代表的には、Ｎ‐ＭＯＳトランジスタで構成され、そのゲートは対応のワード線ＷＬと接続されている。データ読出時には、対応のワード線ＷＬが選択状態（Ｈレベル）に設定されるのに応答してアクセストランジスタ２４がターンオンして、ビット線ＢＬ（または／ＢＬ）から接地電圧ＧＮＤに至る経路に、トンネル磁気抵抗素子の抵抗値（ＲｍａｘまたはＲｍｉｎ）に応じたメモリセル電流ＩｍｉｎまたはＩｍａｘが生じる。
【００４８】
データ書込時には、ワード線ＷＬの非選択状態（Ｌレベル）に応答してアクセストランジスタ２４がターンオフされた状態で、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）に、データ書込電流が供給される。ことによりデータ書込が実行される。
【００４９】
再び図２を参照して、ビット線ＢＬおよび／ＢＬには、さらにリファレンスセル２１が接続されている。リファレンスセル２１は正規メモリセル２０と同じセルである。リファレンスセル２１は、２つのリファレンスセル行を形成ずるように配置され、２つのリファレンスセル行のそれぞれに対応して、ダミーワード線ＤＷＬ０およびＤＷＬ１が配置される。
【００５０】
ダミーワード線ＤＷＬ０に対応するリファレンスセル２１は一方のビット線／ＢＬと接続され、ダミーワード線ＤＷＬＩに対応するリファレンスセル２１は、もう一方のビット線ＢＬと接続される。リファレンスセル２１は、各ビット線対ＢＬＰに対応して、同様に設けられている。したがって、リファレンスセル２１は、ダミーワード線ＤＷＬ０、ＤＷＬ１とビット線ＢＬ、／ＢＬとの交点に交互配置される。
【００５１】
図４は、図1に示した行選択部３０中の、ダミーワード線ＤＷＬ０およびＤＷＬ１の制御部分の構成を示す回路図である。
【００５２】
図４を参照して、行選択部３０中に設けられるダミーワード線制御部３１は、インバータ１０１と、論理ゲート１０３および１０５とを有する。インバータ１０１は、ロウアドレスの最下位ビットＲＡｄｄ（０）を反転して出力する。アドレスビットＲＡｄｄ（０）は、偶数行選択時には“０”（Ｌレベル）に設定され、奇数行選択時には１（Ｈレベル）に設定される。
【００５３】
論理ゲート１０３は、インバータ１０１の出力および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ１の電圧を駆動する。同様に、論理ゲート１０５は、アドレスビットＲＡｄｄ（０）および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ０の電圧を駆動する。
【００５４】
この結果、偶数行、すなわちワード線ＷＬ０、ＷＬ２、・・・が選択されたデータ読出時にはダミーワード線ＤＷＬ１が選択状態（Ｈレベル）へ設定され、かつ、ダミーワード線ＤＷＬ０が非選択状態（Ｌレベル）に設定される。これにより、各ビット線対ＢＬＰにおいて、ビット線／ＢＬに正規メモリセル２０が接続される一方で、ビット線ＢＬに対してリファレンスセル２１が接続される。
【００５５】
反対に、奇数行、すなわちワード線ＷＬ１、ＷＬ３、・・・が選択されたデータ読出時には、ダミーワード線ＤＷＬ０およびＤＷＬ１の選択および非選択が偶数行選択時と入れ換えられる。これにより、各ビット線対ＢＬＰにおいて、ビット線ＢＬに正規メモリセル２０が接続される一方で、ビット線／ＢＬに対してリファレンスセル２１が接続される。
【００５６】
図２を参照して、データ読み出し時にはビット線対ＢＬＰ０を構成するＢＬ、／ＢＬの一方にメモリセル電流ＩｍａｘまたはＩｍｉｎが生じ、ビット線ＢＬ、／ＢＬの他方にはリファレンス電流Ｉｍｉｎが生じる。ビット線対ＢＬＰ１を構成するＢＬ、／ＢＬの一方にメモリセル電流Ｉｍａｘまたはｌｍｉｎが生じ、ビット線ＢＬ、／ＢＬの他方にはリファレンス電流Ｉｍａｘが生じる。データ線接続トランジスタＴ０およびＴ１のゲートは、ＲＡｄｄ（０）および／ＲＡｄｄ（０）により制御されており、リファレンスセルが接続された２つのデータ線をイコライズする。
【００５７】
さらに、センスアンプは２組用意されており２組のデータ線を同時に読み出す構成となっている。リファレンス線はそれぞれのデータ読み出しアンプに接続され、且つイコライズされているため、リファレンス電流Ｉｒｅｆは平均化されＩｒｅｆ１＝（Ｉｍａｘ＋Ｉｍｉｎ）／２となる。これにより、データ読み出しアンプは、ＢＬもしくは／ＢＬの通過電流に基づいて読み出しデータＲＤＡＴを生成することができる。
【００５８】
図５は実施の形態1に従うリファレンス電流発生テストモードに関する構成図である。正規メモリセルに接続されたソース線（ＳＬ０、ＳＬ１、・・・）はメモリアレイの外で１本のソース線（ＧＳＬ）に接続されている。一方リファレンスセルのソース線（ＲＳＬ０、ＲＳＬ１）はメモリアレイの外部で1本のリファレンスソース線（ＧＲＳＬ）に接続されている。
【００５９】
ＧＳＬはＧｎｄに接地され、ＧＲＳＬとＧＳＬは選択スイッチを介して接続されている。選択スイッチはＧＲＳＬとＧＳＬの接続とＧＲＳＬとリファレンス抵抗Ｒｒｅｆとの接続のどちらかを選択する。
【００６０】
通常動作時（ＭＳ１＝Ｌレベル）はＧＲＳＬとＧＳＬの接続が選択され、テストモード時（ＭＳ１＝Ｈレベル）において、ＧＲＳＬはＲｒｅｆと接続される。このとき、リファレンスセルは低抵抗状態であるため、ＩｒｅｆはＲｍｉｎ＋Ｒｒｅｆで決まるリファレンス抵抗に応じた値となる。すなわち、ＩｍａｘとＩｍｉｎの平均電流を用いたリファレンス発生方式のアレイ構成を持つメモリにおいて、Ｒｍａｘの書き込みをせずに中間電流Ｉｒｅｆを発生させることができる。
【００６１】
なお、Ｒｒｅｆはメモリデバイス内に作成された抵抗または試験時にメモリデバイス外で用意された抵抗のどちらでも良い。また、Ｒｒｅｆの代わりに外部に低電流源を接続しても良い。書き込みを行ったセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込み前の試験において、書き込みをせずにリファレンス電流を発生させることができる。
【００６２】
実施の形態２．
実施の形態２を図６に示す。実施の形態１においては１つのブロックで２本のＷＬを用いて隣接するＢＬペアからデータとリファレンス電流を取り出した。本実施例では、異なる２つのブロックからデータＢＬとリファレンスＢＬを選択し、読み出し回路へ入力していることが第１の実施例とは異なる点である。
【００６３】
第１の実施形態と同様にして正規のソース線とリファレンスソース線をスイッチ回路で分離し、試験モード時にはリファレンスソース線に抵抗を付加することができる。書き込みを行ったセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込み前の試験において、書き込みをせずにリファレンス電流を発生させることができる。
【００６４】
実施の形態３．
実施の形態３を図７に示す。通常動作では、いずれかのワード線ＷＬとダミーワード線（ＤＷＬ）を同時に活性化し、ノーマルセルと複数のリファレンスセルにより発生する平均電流とを比較することで読み出しを行う。図８にこのノーマル動作の信号表を示す。
【００６５】
本発明による試験モードにおいては（図９）、ＷＬは活性化させずノーマルセルに電流を流さない。ダミーＷＬは活性化しリファレンス電流は流れるようにする。センスアンプのノーマルセル側の入力はセル電流の代わりにＲＤＢ信号線の端に設けられたトランジスタ（Ｔ２〜Ｔ５のいずれか）、ダミーＢＬ、ダミーアクセスＴｒ、電流源を介してダミー電流が入力される。
【００６６】
例えば、図１０に示した本テストモードの時に、ＤＷＬ０が活性化され、ＣＳＬ０が選択された場合、ＲＤＢ１とＲＤＢ３にＣＳＬ０のゲートＴｒを介してリファレンスセルの電流が流れる。この場合それぞれのリファレンス電流が平均化されないためにＴ０とＴ１は共にオフとする。ノーマル動作ではＴ０とＴ１はどちらかがオンしている。センスアンプの反対側の入力はＲＤＢ０とＲＤＢ２であるが、ＣＳＬ０と同じタイミングでＤＣＳＬを活性化することでトランジスタＴ２とＴ４を介してリファレンス電流が流れることになる。
【００６７】
リファレンス電流はデバイス外部からの電流供給である。なお、ダミーＢＬに接続されているＴ２〜Ｔ５はノーマルＢＬにおけるＣＳＬがゲートに入力された選択ゲートと同じサイズのＴｒである。また、ダミーアクセスＴｒ、ダミーＢＬはアレイ内のものと同じＴｒ、同じ抵抗値を持つダミーである。また、ＤＣＳＬのタイミングはノーマルＣＳＬと同じタイミングで活性化される。
【００６８】
なお、リファレンス電流は外部印加、もしくはデバイス内部の電流源のどちらでもよい。書き込みでＲｍｉｎとＲｍａｘセル抵抗を作り、これらのセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込みが正常に行えたかどうかを試験することができる。
【００６９】
実施の形態４．
実施の形態４を図１１に示す。本実施例は、ノーマルワード線の端にリファレンスビット線を配置し、コラム方向にリファレンスセルを配置したダミーコラム配置である。図１２に示すように通常動作（Ｔｅｓｔ＝Ｌ）では、ワード線（ＷＬ０）とコラム選択線（ＣＳＬ０）を活性化することで、読み出すセルを選択しそれぞれのセンスアンプの一方の入力にビット線電流を入力する。リファレンス側にはリファレンスビット線（ＲＢＬ）と各ワード線の端に接続されたリファレンスセルの電流が入力される。ＲＢＬ０はＲＤＢ２にＲＢＬ１はＲＤＢ３に接続される。
【００７０】
例えばＲＢＬ０に接続されたセルが高抵抗（Ｒｍａｘ）、ＲＢＬ１に接続されたセルは低抵抗状態（Ｒｍｉｎ）とすると、センスアンプに入力される電流値はトランジスタＴ０により平均化されて中間の電流値となり、これをリファレンスとして読み出す。
【００７１】
試験モード（Ｔｅｓｔ＝Ｈ）では、ワード線（ＷＬ０）とリファレンスコラム選択線（ＲＣＳＬ）を活性化するがコラム選択線（ＣＳＬ）は活性化しない。その代わりにＤＣＳＬを活性化し、試験用のダミービット線をノーマル側のデータバス（ＲＤＢ０、ＲＤＢ１）に接続する。このとき、トランジスタＴ０は非導通状態とする。
【００７２】
このような選択方法により、リファレンスセルとダミービット線間の電流差で読み出しを行うことができる。ここで、リファレンス電流は外部印加、もしくはデバイス内部の電流源のどちらでも良い。書き込みでＲｍｉｎとＲｍａｘセル抵抗を作り、これらのセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込みが正常に行えたかどうかを試験することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明による実施の形態に従うＭＲＡＭデバイス１の全体構成を示すブロック図。
【図２】一般的なリファレンスセル行配置におけるメモリセルアレイ構成およびデータ読出を説明する回路図。
【図３】各正規メモリセルの構成を示す回路図。
【図４】図1に示した行選択部３０中の、ダミーワード線ＤＷＬ０およびＤＷＬ１の制御部分の構成を示す回路図。
【図５】本発明による実施の形態1に従うリファレンス電流発生テストモードに関する構成図。
【図６】本発明による実施の形態２に従うリファレンス電流発生テストモードに関する構成図。
【図７】本発明による実施の形態３に従うリファレンス電流発生テストモードに関する構成図。
【図８】本発明による実施の形態３のノーマル動作の信号表。
【図９】本発明による実施の形態３の試験モードの信号表。
【図１０】本発明による実施の形態３の書き込み、読出し動作を示すタイミングチャート。
【図１１】本発明による実施の形態４に従うリファレンス電流発生テストモードに関する構成図。
【図１２】本発明による実施の形態４の書き込み、読出し動作を示すタイミングチャート。
【符号の説明】
【００７４】
１  ＭＲＡＭデバイス、  １０  メモリセルアレイ、  ２０  正規メモリセル、  ２１  リファレンスセル、  ２２  トンネル磁気抵抗素子、  ２４  アクセストランジスタ、  ３０  行選択部、  ３１  ダミーワード線制御部、  ４０  列選択部、  ４１  プログラム回路、  ４５  行選択線、  ６０  ライトディジット線電流制御部（ＷＤＬ電流制御部）、  ７０ａ、７０ｂ  ビット線電流制御回路（ＢＬ電流制御回路）、  ８０  ビット線セレクタ（ＢＬセレクタ）、  ９０  データ読出アンプ  １０１  インバータ、  １０３、１０５  論理ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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