(57)【特許請求の範囲】
【請求項１】
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ有するスイッチング用ＴＦＴおよび電流制御用ＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極および第２のゲート電極は、端部における断面の形状がテーパーであり、
前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記電流制御用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを有することを特徴とする半導体表示装置。
【請求項２】
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ有する第１のＴＦＴおよび第２のＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極および第２のゲート電極は、端部における断面の形状がテーパーであり、
前記第１のＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記第２のＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを有し、
前記第１のＴＦＴのソースまたはドレインの一方は、前記第２のＴＦＴのゲートに電気的に接続されていることを特徴とする半導体表示装置。
【請求項３】
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ有するスイッチング用ＴＦＴ、駆動回路用ＴＦＴ、および電流制御用ＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極および第２のゲート電極は、端部における断面の形状がテーパーであり、
前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを有し、
前記電流制御用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第４のＬＤＤ領域と、該第４のＬＤＤ領域と接するソース領域またはドレイン領域とを有することを特徴とする半導体表示装置。
【請求項４】
請求項３において、前記第１のＬＤＤ領域における不純物濃度は、少なくとも１×１０１７〜１×１０１８／ｃｍ３の範囲で濃度勾配を有する領域を有し、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴とする半導体表示装置。
【請求項５】
請求項３または請求項４において、前記第３のＬＤＤ領域における不純物濃度は、少なくとも１×１０１７〜１×１０１８／ｃｍ３の範囲で濃度勾配を有する領域を有し、前記チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴とする半導体表示装置。
【請求項６】
請求項３乃至請求項５のいずれか一項において、前記第１のＬＤＤ領域、前記第３のＬＤＤ領域、および前記第４のＬＤＤ領域は、前記第２のゲート電極をマスクとして前記半導体層に前記不純物を添加することにより、自己整合的に形成されていることを特徴とする半導体表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子（半導体薄膜を用いた素子）を用いた半導体表示装置に関する。また該半導体表示装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を形成する技術が注目されている。薄膜トランジスタはＩＣや半導体表示装置のような電子デバイスに広く応用され、特に液晶表示装置、ＥＬ表示装置のスイッチング素子として開発が急がれている。
【０００３】
ＥＬ表示装置は有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００４】
ＥＬ表示装置は自発光型である。ＥＬ素子は一対の電極（陽極と陰極）間に有機化合物を含む層（以下、ＥＬ層と記す）が挟まれた構造となっているが、ＥＬ層は通常積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究開発が進められているＥＬ表示装置は殆どこの構造を採用している。
【０００５】
ＥＬ素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られると、陽極層と、ＥＬ層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明のＥＬ表示装置は、どちらの発光を用いていても良い。
【０００６】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００７】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。
【０００８】
なお本明細書においてＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０００９】
アクティブマトリクス型ＥＬ表示装置は、画素部が有する複数の画素にそれぞれＴＦＴとＥＬ素子とを有している。そしてＥＬ素子に流れる電流をＴＦＴによって制御することで画素部に画像が表示される。
【００１０】
特に結晶構造を有する半導体膜を活性層として用いたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能である。
【００１１】
本明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【００１２】
アクティブマトリクス型ＥＬ表示装置を構成するためには、画素マトリクス回路（以下画素部と記す）だけでも１００〜２００万個の結晶質ＴＦＴが必要となり、さらに周辺に設けられる機能回路を付加するとそれ以上の結晶質ＴＦＴが必要であった。ＥＬ表示装置に要求される仕様は厳しく、画像表示を安定して行うためには、個々の結晶質ＴＦＴの信頼性を確保することが必要であった。
【００１３】
ＴＦＴの特性はオン状態とオフ状態の２つの状態に分けて考えることができる。オン状態の特性からは、オン電流、移動度、Ｓ値、しきい値などの特性を知ることができ、オフ状態の特性ではオフ電流が重視されている。
【００１４】
しかし、結晶質ＴＦＴはオフ電流が高くなりやすいという問題点があった。
【００１５】
また、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴを連続駆動させると移動度やオン電流（ＴＦＴがオン状態にある時に流れる電流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流れる電流）の増加といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられた。
【００１６】
ＭＯＳトランジスタでは、オフ電流を下げ、ドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域の外側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【００１７】
特にＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる構造（ＧＯＬＤ（Gate-drain  Overlapped  LDD）構造）を有している場合、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。なお本明細書においてＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域（第１のＬＤＤ領域）と呼ぶ。
【００１８】
なおＧＯＬＤ（Gate-drain  Overlapped  LDD）構造は、ＬＡＴＩＤ（Large-tilt-angle  implanted drain）構造、または、ＩＴＬＤＤ（Inverse T  LDD）構造等としても知られている。そして、例えば、「Mutsuko Hatano,Hajime  Akimoto and  Takeshi Sakai,IEDM97 TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１９】
なお本明細書においてＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ領域（第２のＬＤＤ領域）と呼ぶ。
【００２０】
Ｌｏｆｆ領域とＬｏｖ領域を併せ持つＴＦＴの作製方法はすでにいくつか提案されている。Ｌｏｖ領域とＬｏｆｆ領域とを形成する方法としては、マスクを用いる方法と、互いに幅の異なる２層のゲート電極及びゲート絶縁膜を用いてセルフアラインで形成する方法とが挙げられる。
【００２１】
しかしマスクを用いる場合、Ｌｏｖ領域とＬｏｆｆ領域を形成するのに２枚のマスクが必要となり、工程数が増加してしまう。一方セルフアラインによってＬｏｖ領域とＬｏｆｆ領域を形成する場合、マスクの数を増やさなくても良いので、工程数を抑えることは可能である。しかしゲート電極の幅とゲート絶縁膜の厚さはそのままＬｏｖ領域とＬｏｆｆ領域の形成される位置に影響を与える。ゲート電極とゲート絶縁膜のエッチングレートは異なっており、エッチングによって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせを制御するのが難しい。
【００２２】
【発明が解決しようとする課題】
本発明は上記のことに鑑み、Ｌｏｖ領域及びＬｏｆｆ領域を形成する際にマスクの数を抑え、またＬｏｖ領域とＬｏｆｆ領域を所望の位置に容易に形成することを課題とする。またオン状態とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴを実現することを課題とする。そして、そのような結晶質ＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体表示装置を実現することを課題とする。
【００２３】
【課題を解決するための手段】
本発明は、ゲート電極を用いたセルフアラインとマスクとを用いて半導体層に不純物を添加し、Ｌｏｖ領域とＬｏｆｆ領域を形成した。ゲート電極は２層の導電膜から形成されており、より半導体層に近い層（第１のゲート電極）は遠い層（第２のゲート電極）よりも、チャネル長方向において長くなっている。
【００２４】
なお本明細書においてチャネル長方向とは、ソース領域とドレイン領域の間をキャリアが移動する方向である。
【００２５】
本発明では、第１のゲート電極と第２のゲート電極のチャネル長方向（キャリアが移動する方向）の長さ（以下、単にゲート電極の幅と呼ぶ）が異なっている。そのため、第１及び第２のゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第２のゲート電極の下に位置する半導体層中のイオン濃度を、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度より低くすることが可能である。そしてさらに、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【００２６】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することも容易になった。
【００２７】
以下に本発明の構成を示す。
【００２８】
本発明は、
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置である。
【００２９】
本発明は、
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっていることを特徴とする半導体表示装置である。
【００３０】
本発明は、
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、ＥＬ素子とを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極との間に設けられたＥＬ層とを有しており、
前記ドレイン領域は、前記陽極もしくは前記陰極と電気的に接続されていることを特徴とする半導体表示装置である。
【００３１】
本発明は、
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とを含むＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極は、端部における断面の形状がテーパーであり、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっていることを特徴とする半導体表示装置である。
【００３２】
本発明は、前記ＬＤＤ領域が前記第２のゲート電極をマスクとして前記半導体層に前記不純物を添加することにより、自己整合的に形成されていることを特徴としていても良い。
【００３３】
本発明は、前記ＬＤＤ領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３４】
本発明は、
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ含むスイッチング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを含むことを特徴とする半導体表示装置である。
【００３５】
本発明は、
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ含むスイッチング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極は、端部における断面の形状がテーパーであり、
前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを含むことを特徴とする半導体表示装置である。
【００３６】
本発明は、前記第１のＬＤＤ領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３７】
本発明は、前記第３のＬＤＤ領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３８】
本発明は、前記第１のＬＤＤ領域または前記第３のＬＤＤ領域が、前記第２のゲート電極をマスクとして前記半導体層に前記不純物を添加することにより、自己整合的に形成されていることを特徴としていても良い。
【００３９】
本発明は、
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線とを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられたコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記コンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なることを特徴とする半導体表示装置である。
【００４０】
本発明は、
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、ＥＬ素子とを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられた第１のコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記第１のコンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記中間配線は、前記ゲート絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２のコンタクトホールを介して前記ソース領域に接続されており、
前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極との間に設けられたＥＬ層とを有しており、
前記ドレイン領域は、前記陽極もしくは前記陰極と電気的に接続されていることを特徴とする半導体表示装置である。
【００４１】
本発明は、
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜とを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられたコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記コンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮蔽膜は前記中間配線と同じ導電膜から形成されており、
前記遮蔽膜は前記チャネル形成領域と重なるように前記第２の層間絶縁膜上に形成されていることを特徴とする半導体表示装置である。
【００４２】
本発明は、
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜と、ＥＬ素子とを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられた第１のコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記第１のコンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記中間配線は、前記ゲート絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２のコンタクトホールを介して前記ソース領域に接続されており、
前記遮蔽膜は前記中間配線と同じ導電膜から形成されており、
前記遮蔽膜は前記チャネル形成領域と重なるように前記第２の層間絶縁膜上に形成されており、
前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極との間に設けられたＥＬ層とを有しており、
前記ドレイン領域は、前記陽極もしくは前記陰極と電気的に接続されていることを特徴とする半導体表示装置である。
【００４３】
本発明は、
基板上に形成された遮蔽膜と、前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮蔽膜は前記絶縁膜を介して前記チャネル形成領域と重なることを特徴とする半導体表示装置である。
【００４４】
本発明は、
基板上に形成された遮蔽膜と、前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、ＥＬ素子とを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮蔽膜は前記絶縁膜を介して前記チャネル形成領域と重なっており、
前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極との間に設けられたＥＬ層とを有しており、
前記ドレイン領域は、前記陽極もしくは前記陰極と電気的に接続されていることを特徴とする半導体表示装置である。
【００４５】
本発明は、前記絶縁膜がＣＭＰ研磨によって平坦化されていることを特徴としていても良い。
【００４６】
本発明は、前記半導体表示装置を用いることを特徴とするビデオカメラ、画像再生装置、ヘッドマウントディスプレイまたはパーソナルコンピュータであっても良い。
【００４７】
本発明は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層を覆って前記絶縁表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第１の導電膜と前記第２の導電膜をパターニングして第１のゲート電極と第２のゲート電極とを形成する工程と、
前記半導体層の前記第１及び第２のゲート電極が形成されている方から前記半導体層に第１の不純物を添加する工程と、
前記第１のゲート電極と前記第２のゲート電極とを覆って前記半導体層上にマスクを形成し、前記半導体層の前記マスクが形成されている方から前記第１の不純物と同じ導電型を有する第２の不純物を添加することで、前記半導体層中にチャネル形成領域と、前記チャネル形成領域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを形成する工程と、
を有する半導体表示装置の作製方法であって、
チャネル長方向において、前記第１のゲート電極は前記第２のゲート電極よりも長く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置の作製方法が提供される。
【００４８】
本発明は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層を覆って前記絶縁表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第１の導電膜と前記第２の導電膜をパターニングして第１のゲート電極と第２のゲート電極とを形成する工程と、
前記半導体層の前記第１及び第２のゲート電極の形成されている方から前記半導体層に第１の不純物を添加する工程と、
前記第１のゲート電極と前記第２のゲート電極とを覆って前記半導体層上にマスクを形成し、前記半導体層の前記マスクが形成されている方から前記第１の不純物と同じ導電型を有する第２の不純物を添加することで、前記半導体層中にチャネル形成領域と、前記チャネル形成領域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを形成する工程と、
を有する半導体表示装置の作製方法であって、
チャネル長方向において、前記第１のゲート電極は前記第２のゲート電極よりも長く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置の作製方法が提供される。
【００４９】
本発明は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層上に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するように第１のゲート電極と第１の形状の第２のゲート電極を形成する工程と、
前記第１のゲート電極、前記第１の形状の第２のゲート電極をエッチングして、テーパー部を有する第１のゲート電極と、第２の形状の第２のゲート電極を形成する工程と、
前記ゲート絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、第２のＬＤＤ領域を形成すると同時に、前記第１のゲート電極のテーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記半導体層の端部に向かって不純物濃度が増加する第１のＬＤＤ領域を形成する工程と、
前記テーパー部を有する第１のゲート電極と第２の形状の第２のゲート電極をマスクとして一導電型を付与する不純物元素を添加してソース領域またはドレイン領域を形成する工程と、
を有する半導体表示装置の作製方法が提供される。
【００５０】
【発明の実施の形態】
図１に本発明の薄膜トランジスタの構造およびその作製方法を示す。
【００５１】
基板３００上に下地膜３０１を形成する。下地膜３０１は形成しなくとも良いが、下地膜３０１を形成することは基板３００から半導体層への不純物拡散を防ぐのに有効である。そして下地膜３０１上に公知の方法で形成された結晶質半導体膜からなる半導体層３０２、３０３を形成する。
【００５２】
半導体層３０２、３０３を覆うようにゲート絶縁膜３０４を形成する。そしてゲート絶縁膜３０４上にゲート電極を形成するための第１の導電３０５と第２の導電膜３０６とを形成する。なお第１の導電膜３０５と第２の導電膜３０６は、エッチングで選択比の取れる導電性材料であることが必要である。（図１（Ａ））
【００５３】
次に、半導体層３０２、３０３上にレジストによるマスク３０７、３０８を形成する。そしてマスク３０７、３０８を用いて第１の導電膜３０５と第２の導電膜３０６をエッチングする（第１のエッチング処理）ことで第１の形状の導電層３０９、３１０（第１の導電層３０９ａ、３１０ａ、第２の導電層３０９ｂ、３１０ｂ）が形成される。（図１（Ｂ））
【００５４】
ここで図２（Ａ）に図１（Ｂ）における第１の形状の導電層３０９、３１０の拡大図を示す。図２（Ａ）示すように第１の導電層３０９ａ、３１０ａ及び第２の導電層３０９ｂ、３１０ｂの端部はテーパーになっている。またゲート絶縁膜３０４は、上記エッチングによって第１の形状の導電層３０９、３１０で覆われない領域がエッチングされ薄くなり、第１の形状のゲート絶縁膜３０４ａとなる。
【００５５】
次に、図１（Ｃ）に示すように第２のエッチング処理を行う。第１の形状の第２の導電層３０９ｂ、３１０ｂを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層３０９ａ、３１０ａを異方性エッチングし、第２の形状の導電層３１３、３１４（第１の導電層３１３ａ、３１４ａと第２の導電層３１３ｂ、３１４ｂ）を形成する。
【００５６】
ここで、図２（Ｂ）に図１（Ｃ）における第２の形状の導電層３１３、３１４の拡大図を示す。図２（Ｂ）示すように、第２のエッチング処理により第２の導電層３１３ｂ、３１４ｂは第１の導電層３１３ａ、３１４ａよりもよりたくさんエッチングされている。また、マスク３０７、３０８は第２のエッチング処理によってエッチングされ、マスク３１１、３１２となっている。また、第１の形状のゲート絶縁膜３０４ａは、上記エッチングによって第２の形状の導電層３１３、３１４で覆われない領域がさらにエッチングされ薄くなり、第２の形状のゲート絶縁膜３０４ｂとなる。
【００５７】
マスク３１１、３１２を除去し、図１（Ｄ）に示すように半導体層３０２、３０３に第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングは、第２の形状の導電層３１３、３１４を不純物元素に対するマスクとして用い、第２の形状の第２の導電層３１３ａ、３１４ａの下側の領域にも不純物元素が添加されるようにドーピングする。
【００５８】
こうして、第２の導電層３１３ａ、３１４ａと重なる第１の不純物領域３１５、３１６と、第１の不純物領域よりも不純物の濃度が高い第２の不純物領域３１７、３１８とが形成される。なお本実施例ではマスク３１１、３１２を除去してからｎ型を付与する不純物元素を添加したが、本発明はこれに限定されない。図１（Ｄ）の工程においてｎ型を付与する不純物元素を添加してからマスク３１１、３１２を除去しても良い。
【００５９】
次に第２の形状の導電層３１４を覆うように半導体層３０３上にレジストからなるマスク３１９を形成する。マスク３１９は第２の形状のゲート絶縁膜３０４ｂを間に挟んで第２の不純物領域３１８と一部重なっている。そして第２のドーピング処理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。第２のドーピング処理によって、チャネル形成領域３２４及びＬｏｖ領域３２３の他に、自己整合的にソース領域３２０、ドレイン領域３２１、Ｌｏｆｆ領域３２２が半導体層３０３に形成される。また第２の形状の第１の導電層３１３ａをマスクとした第２のドーピング処理によって、半導体層３０２に第３の不純物領域３２５が形成される。（図１（Ｅ））
【００６０】
本発明はマスク３１９のサイズを制御することで、Ｌｏｆｆ領域３２２のサイズを自由に設定することが可能である。
【００６１】
そして、図１（Ｆ）に示すように、ｎチャネル型ＴＦＴを形成する半導体層３０３はレジストマスク３２６で全面を被覆する。そして第２の形状の導電層３１３を不純物元素に対するマスクとして用いた第３のドーピング処理によって、ｐチャネル型ＴＦＴを形成する半導体層３０２にｐ型を付与する不純物元素を有するソース領域３２７、ドレイン領域３２８及びＬｏｖ領域３２９とチャネル形成領域３３０を自己整合的に形成する。
【００６２】
ソース領域３２７、ドレイン領域３２８及びＬｏｖ領域３２９にはそれぞれ異なる濃度でｎ型を付与する不純物が添加されているが、ｐ型を付与する不純物元素の濃度がｎ型を付与する不純物元素の濃度よりも十分に高くなるようにすることで、ソース領域３２７、ドレイン領域３２８及びＬｏｖ領域３２９の導電型をｐ型とした。
【００６３】
以上までの工程でそれぞれの半導体層３０２、３０３に不純物領域（ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層３０２、３０３と重なる第２の形状の導電層３１３、３１４がゲート電極として機能する。第２の形状の第１の導電層３１３ａ、３１４ａを第１のゲート電極、第２の形状の第２の導電層３１３ｂ、３１４ｂを第２のゲート電極と呼ぶ。
【００６４】
次に導電型の制御を目的として、それぞれの半導体層に添加された不純物元素を活性化する工程を行う。ただし、３０５、３０６に用いた導電性の材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。なお、子の活性化は、レーザー光の照射や、赤外光の照射で行なっても良い。
【００６５】
さらに、３〜１００％の水素を含む雰囲気中で熱処理を行い、半導体層３０２、３０３を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６６】
以上の工程が終了すると、ｐチャネル型ＴＦＴ３４１、ｎチャネル型ＴＦＴ３４２が完成する。
【００６７】
なお図１及び図２では、チャネル長方向における第２のゲート電極３１３ｂ、３１４ｂの長さと比べ、第２の形状の第１のゲート電極３１３ａ、３１４ａのほうが長くなっている領域の表面が平坦であるように図示されているが、実際は非常に小さいテーパー角を有するテーパーとなっている。なお、エッチング条件によっては、平坦にすることも可能である。
【００６８】
上述したように、本発明では、第１のゲート電極と第２のゲート電極のチャネル長方向（キャリアが移動する方向）の長さ（以下単にゲート電極の幅と呼ぶ）が異なっている。そのため、第１及び第２のゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第２のゲート電極の下に位置する半導体層中のイオン濃度を、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度より低くすることが可能である。そしてさらに、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【００６９】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することが容易になった。
【００７０】
なお、本発明の上記構成は、ＥＬ表示装置のみならず、液晶表示装置にも用いることが可能である。
【００７１】
【実施例】
以下、本発明の実施例について説明する。
【００７２】
（実施例１）
本実施例では、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。なお本明細書において駆動回路とは、ソース信号線駆動回路と、ゲート信号線駆動回路とを含む。そして本明細書において駆動回路のＴＦＴを駆動回路用ＴＦＴと呼ぶ。
【００７３】
まず、図３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス、または石英基板から成る基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。なお図３（Ａ）では１つの層で示した。本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７４】
半導体層１０２〜１０５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７５】
公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法、触媒金属を用いた結晶化法がある。
【００７６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７８】
そして、ゲート絶縁膜１０６上にゲート電極を形成するための第１の導電膜１０７と第２の導電膜１０８とを形成する。本実施例では、第１の導電膜１０７をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜１０８をＷで１００〜３００ｎｍの厚さに形成する。
【００７９】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００８０】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００８１】
なお、本実施例では、第１の導電膜１０７をＴａ、第２の導電膜１０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。（図３（Ｂ））
【００８２】
次に、レジストによるマスク１０９〜１１３を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００８３】
なお図３（Ｃ）では図示しなかったが、上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパーとなる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。また図３（Ｃ）では図示しなかったが、ゲート絶縁膜１０６は、上記エッチングによって第１の形状の導電層１１４〜１１８で覆われない領域が２０〜５０nm程度エッチングされ薄くなった。
【００８４】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１４〜１１８（第１の導電層１１４ａ〜１１８ａと第２の導電層１１４ｂ〜１１８ｂ）を形成する。
【００８５】
次に、図３（Ｄ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層１１９〜１２３（第１の導電層１１９ａ〜１２３ａと第２の導電層１１９ｂ〜１２３ｂ）を形成する。また図３（Ｄ）では図示しなかったが、ゲート絶縁膜１０６は、上記エッチングによって第２の形状の導電層１１９〜１２３で覆われない領域がさらに２０〜５０nm程度エッチングされ薄くなった。また、マスク１０９〜１１３は第２のエッチング処理によってエッチングされ、マスク１０９ａ〜１１３ａとなっている。
【００８６】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８７】
そして、マスク１０９ａ〜マスク１１３ａを除去し、図４（Ａ）に示すように第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行う。ドーピングは、第２の形状の導電層１１９〜１２３を不純物元素に対するマスクとして用い、第２の導電層１１９ａ〜１２３ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層１１９ａ〜１２３ａと重なる第１の不純物領域１２５〜１２８と、第１の不純物領域よりも不純物の濃度が高い第２の不純物領域１２９〜１３２とが形成される。なお本実施例ではマスク１０９ａ〜マスク１１３ａを除去してからｎ型を付与する不純物元素を添加したが、本発明はこれに限定されない。図４（Ａ）の工程においてｎ型を付与する不純物元素を添加してからマスク１０９ａ〜マスク１１３ａを除去しても良い。
【００８８】
次に第２の導電層１２１ａ、１２１ｂを覆うように半導体層１０４上にレジストからなるマスク１３３を形成する。マスク１３３はゲート絶縁膜１０６を間に挟んで第２の不純物領域１３１と一部重なっている。そして第２のドーピング処理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。（図４（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第２の形状の導電層１１９〜１２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にソース領域１３４〜１３７、ドレイン領域１３８〜１４１、Ｌｏｖ領域１４２〜１４５が形成される。またマスク１３３によってＬｏｆｆ領域１４６が形成される。ソース領域１３４〜１３７、ドレイン領域１３８〜１４１には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８９】
本発明はマスク１３３のサイズを制御することで、Ｌｏｆｆ領域１４６の、キャリアが移動する方向における長さを自由に設定することが可能である。
【００９０】
ｎ型を付与する不純物元素は、Ｌｏｆｆ領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、Ｌｏｖ領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【００９１】
そして、図４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層１０２、１０５に一導電型とは逆の導電型の不純物元素が添加されたソース領域１４７、１４８と、ドレイン領域１４９、１５０と、Ｌｏｖ領域１５１、１５２を形成する。第２の形状を有する第２の導電層１１９ｂ、１２３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層１０２、１０３はレジストマスク１５３で全面を被覆しておく。ソース領域１４７、１４８及びドレイン領域１４９、１５０と、Ｌｏｖ領域１５１、１５２とにはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。実際には、ソース領域１４７、１４８と、ドレイン領域１４９、１５０と、Ｌｏｖ領域１５１、１５２に含まれるボロンは、第２のドーピング処理と同様に半導体層上に位置する、端部の断面がテーパーとなっている導電層や絶縁膜の膜厚による影響を受け、不純物元素の濃度も変化している。
【００９２】
以上までの工程でそれぞれの半導体層１０２〜１０５に不純物領域（ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層と重なる第２の形状の導電層１１９〜１２１、１２３がゲート電極として機能する。また、第２の形状の導電層１２２は容量配線として機能する。
【００９３】
こうして導電型の制御を目的として、それぞれの半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、１１９〜１２３に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９５】
次いで、第１の層間絶縁膜１５５は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜１５６を形成する。
【００９６】
そして第２の層間絶縁膜１５６の容量配線１２２上と、ソース領域１４８上とにコンタクトホールを形成し、前記第１の層間絶縁膜の一部を露出させる。次に中間配線（電源供給線）１５７を容量配線１２２上のコンタクトホールを介して第１の層間絶縁膜１５５に接するように形成した。（図５（Ａ））
【００９７】
次に第２の層間絶縁膜１５６上に、有機絶縁物材料から成る第３の層間絶縁膜１５８を形成する。
【００９８】
そして、ゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２の層間絶縁膜１５６にコンタクトホールを形成し、該コンタクトホールを介して、ソース領域１４７、１３５、１３６、１４８と接するようにソース配線１５９〜１６２を形成した。また同様に、ドレイン領域１４９、１３９、１４０、１５０と接するドレイン配線１６３〜１６５を形成する（図５（Ｂ））。ドレイン領域１４０と容量配線１２２とは、ドレイン配線１６４によって電気的に接続される。また電源供給線（中間配線）１５７とソース領域１４８とは、ソース配線１６２によって電気的に接続される。
【００９９】
なお、ゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２の層間絶縁膜１５６がＳｉＯ2膜またはＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッチングでコンタクトホールを形成するのが好ましい。またゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２の層間絶縁膜１５６が有機樹脂膜の場合、ＣＨＦ3を用いたドライエッチング、またはＢＨＦ（緩衝フッ酸：ＨＦ＋ＮＨ4Ｆ）でコンタクトホールを形成するのが好ましい。またゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２の層間絶縁膜１５６が異なる材料で形成されている場合、膜ごとにエッチングの方法及び用いるエッチャントやエッチングガスの種類を変えることが好ましいが。エッチングの方法及び用いるエッチャントやエッチングガスを全て同じにしてコンタクトホールを形成しても良い。
【０１００】
容量配線１２２と電源供給線１５７との間に第１の層間絶縁膜１５５が接して設けられている部分に、保持容量１６６が形成される。
【０１０１】
次に、有機樹脂からなる第４層間絶縁膜１６７を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第４層間絶縁膜１６７は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１０２】
次に第４層間絶縁膜１６７に、ドレイン配線１６５に達するコンタクトホールを形成し、画素電極１６８を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極１６８を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極１６８がＥＬ素子の陽極となる。（図５（Ｃ））
【０１０３】
次に、樹脂材料でなる第１バンク１６９及び第２バンク１７０を形成する。第１バンク１６９及び第２バンク１７０は後に形成されるＥＬ層及び陰極を隣り合う画素間で分離するために設けられる。よって第１バンク１６９よりも第２バンク１７０の方が横に張り出している構成にすることが望ましい。なお第１バンク１６９と第２バンク１７０とを合わせた厚さは１〜２μm程度であることが好ましいが、後に形成されるＥＬ層及び陰極を隣り合う画素間で分離することができるならこの厚さに限らない。また第１バンク１６９及び第２バンク１７０は絶縁膜で形成されることが必要であり、例えば酸化物、樹脂等で形成することが可能である。そして第１バンク１６９と第２バンク１７０は互いに同じ材料で形成されていても、異なる材料で形成されていてもどちらでも良い。第１バンク１６９及び第２バンク１７０は画素と画素との間にストライプ状に形成される。第１バンク１６９及び第２バンク１７０はソース配線（ソース信号線）上に沿って形成しても良いし、ゲート配線（ゲート信号線）上に沿って形成しても良い。なお第１バンク１６９及び第２バンク１７０を樹脂に顔料等を混ぜたもので形成しても良い。（図６（Ａ））
【０１０４】
次に、ＥＬ層１７１及び陰極（ＭｇＡｇ電極）１７２を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層１７１の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極１７２の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。なお、本実施例では一画素しか図示されていないが、このとき同時に赤色に発光するＥＬ層、緑色に発光するＥＬ層及び青色に発光するＥＬ層が形成される。
【０１０５】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層１７１を形成する。但し、ＥＬ層１７１は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層１７１を形成するのが好ましい。
【０１０６】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層を形成するまで真空を破らずに処理することが好ましい。
【０１０７】
なお、本実施例ではＥＬ層１７１を発光層のみからなる単層構造とするが、ＥＬ層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。ＥＬ層１７１としては公知の材料を用いることができる。公知の材料としては、ＥＬ駆動電圧を考慮すると有機材料を用いるのが好ましい。
【０１０８】
次にＥＬ素子の陰極１７２を形成する、本実施例では、陰極１７２としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いることが可能である。
【０１０９】
こうして図６（Ｂ）に示すような構造のＥＬパネルが完成する。なお、第１バンク１６９と第２バンク１７０を形成した後、陰極１７２を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。
【０１１０】
本実施例において、スイッチング用ＴＦＴ２０１の半導体層は、ソース領域２０４、ドレイン領域２０５、Ｌｏｆｆ領域２０６、Ｌｏｖ領域２０７、チャネル形成領域２０８を含んでいる。Ｌｏｆｆ領域２０６はゲート絶縁膜１０６を介してゲート電極１１６と重ならないように設けられている。またＬｏｖ領域２０７はゲート絶縁膜１０６を介してゲート電極１２１と重なるように設けられている。このような構造はオフ電流を低減する上で非常に効果的である。
【０１１１】
また、本実施例ではスイッチング用ＴＦＴ２０１はシングルゲート構造としているが、本発明ではスイッチング用ＴＦＴはダブルゲート構造やその他のマルチゲート構造を有していても良い。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流をさらに低減することができるという利点がある。
【０１１２】
また本実施例ではスイッチング用ＴＦＴ２０１はｎチャネル型ＴＦＴであるが、ｐチャネル型ＴＦＴであってもかまわない。
【０１１３】
電流制御用ＴＦＴ２０２の半導体層は、ソース領域２１０、ドレイン領域２１１、Ｌｏｖ領域２１２、チャネル形成領域２１３を含んでいる。Ｌｏｖ領域２１２はゲート絶縁膜１０６を介してゲート電極１２３と重なるように設けられている。なお本実施例において電流制御用ＴＦＴ２０２はＬｏｆｆ領域を有していないが、Ｌｏｆｆ領域を有する構成にしても良い。
【０１１４】
また本実施例では電流制御用ＴＦＴ２０２はｐチャネル型ＴＦＴであるが、ｎチャネル型ＴＦＴであってもかまわない。
【０１１５】
なお、本実施例のＥＬパネルは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。
【０１１６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ２０３として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、サンプリング回路（サンプル及びホールド回路）などが含まれる。デジタル駆動を行う場合には、Ｄ／Ａコンバータなどの信号変換回路も含まれ得る。
【０１１７】
本実施例の場合、ＣＭＯＳ回路のｎチャネル型ＴＦＴ２０３の半導体層は、ソース領域２２１、ドレイン領域２２２、Ｌｏｖ領域２２３及びチャネル形成領域２２４を含んでいる。
【０１１８】
また、このｎチャネル型ＴＦＴ２０３はオフ電流をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ゲート絶縁膜１０６を介してゲート電極１２０に重なっているＬｏｖ領域２２３を設けることは、抵抗成分を極力少なくするので動作速度を向上させるのに有効である。
【０１１９】
また本実施例の場合、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０４の半導体層は、ソース領域２３１、ドレイン領域２３２、Ｌｏｖ領域２３３及びチャネル形成領域２３４を含んでいる。
【０１２０】
なお、実際には図６（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できるまでした状態を本明細書中ではＥＬ表示装置という。
【０１２２】
上述したように本発明では、ゲート電極の幅が異なっているため、ゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【０１２３】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することも容易になった。
【０１２４】
また従来ゲート信号線またはソース信号線と同じ膜から形成されていた電源供給線を第２の層間絶縁膜と第３の層間絶縁膜の間に設けている。そのために電源供給線をゲート信号線と重ねて設けることができるので、開口率を上げることができる。
【０１２５】
なお本実施例ではＥＬ層から発せられる光が基板側に向いている例について説明したが、本発明はこれに限定されず、ＥＬ層から発せられる光が基板の上に向いているような構成であっても良い。この場合ＥＬ素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０１２６】
（実施例２）
本実施例では、薄膜トランジスタを２つ有するＥＬ表示装置の画素の上面図について説明する。
【０１２７】
図７（Ａ）に本実施例のＥＬ表示装置の上面図を示す。また図７（Ｂ）は本実施例のＥＬ表示装置の画素の回路図である。５０１はソース信号線、５０２はゲート信号線である。ゲート信号線５０２上に設けられている配線５０３は電源供給線であり、ゲート信号線５０２と重なっている。
【０１２８】
５０４はスイッチング用ＴＦＴであり、半導体層５０５を有している。半導体層５０５上にゲート信号線５０２の一部がゲート電極として設けられている。そして半導体層５０５のソース領域とドレイン領域は、一方はソース信号線５０１に、もう一方はドレイン配線５１０によって容量配線５１１に接続されている。電源供給線５０３は、５１２で示す部分で第１の層間絶縁膜（図示せず）と接しており、電源供給線５０３と第１の層間絶縁膜と容量配線５１１とで保持容量を形成している。
【０１２９】
容量配線５１１は電流制御用ＴＦＴ５０７のゲート電極５０６と接続されている。電流制御用ＴＦＴ５０７は半導体層５０８を有しており、半導体層５０８が有するソース領域はソース配線５３１を介して電源供給線５０３に接続されており、ドレイン領域は画素電極５０９に接続されている。
【０１３０】
本発明は電源供給線５０３を第２の層間絶縁膜と第３の層間絶縁膜の間に設けている。そのために電源供給線をゲート信号線と重ねて設けることができるので、開口率を上げることができる。
【０１３１】
（実施例３）
本実施例では、保持容量を、容量配線と第１の層間絶縁膜と電源供給線とで形成する構成に加え、容量配線とゲート絶縁膜と半導体層とで形成した例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１３２】
図８に本実施例のＥＬ表示装置の断面図を示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥＬ表示装置と、半導体層６００を有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例のＥＬ表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１３３】
半導体層６００はゲート絶縁膜１０６を間に挟んで第１の容量配線１２２ａ及び第２の容量配線１２２ｂと重なっている。半導体層６００はチャネル形成領域６０３と、チャネル形成領域６０３の端部に接するように設けられた第１の不純物領域６０２と、第１の不純物領域６０２に接するように設けられた第２の不純物領域６０１とを有している。第１の不純物領域６０２における不純物の濃度は第２の不純物領域６０１における不純物の濃度よりも低い。また第１の不純物領域６０２は第１の容量配線１２２ａと、ゲート絶縁膜１０６を間に挟んで重なっている。
【０１３４】
なお本実施例のように電流制御用ＴＦＴ２０２がｐチャネル型ＴＦＴの場合、第１の不純物領域６０２と第２の不純物領域６０１には、ｐ型の不純物が添加されていることが望ましい。逆に電流制御用ＴＦＴ２０２がｎチャネル型ＴＦＴの場合、第１の不純物領域６０２と第２の不純物領域６０１には、ｎ型の不純物が添加されていることが望ましい。
【０１３５】
第２の容量配線１２２ｂはドレイン配線１６４によってスイッチング用ＴＦＴ２０１のドレイン領域２０５と電気的に接続されている。また電源供給線１５７は第２の層間絶縁膜１５６に形成されたコンタクトホールを介して第２の容量配線１２２ｂ上の第１の層間絶縁膜１５５と接している。またさらに、電源供給線１５７はソース配線１６２に接続されており、ソース配線１６２は、ゲート絶縁膜１０６と第１の層間絶縁膜１５５と、第２の層間絶縁膜１５６とに設けられたコンタクトホールを介して電流制御用ＴＦＴ２０２のソース領域１４８に接続されている。
【０１３６】
本実施例の構成によって、保持容量の容量値を高くすることができる。なお本実施例の場合、ＥＬ層から発せられる光は基板側に向いているために、保持容量の面積を大きくすると開口率の低下によってＥＬ表示装置の輝度が低くなってしまっていたが、本実施例の構成では、容量配線１２２とゲート絶縁膜１０６と半導体層６００とで形成される保持容量が、電源供給線１５７と第１の層間絶縁膜１５５と容量配線１２２とで形成される保持容量とが重なっているために、開口率を低下させることなく保持容量の容量値を高くすることができる。
【０１３７】
なお本実施例ではＥＬ層から発せられる光が基板側に向いている例について説明したが、本発明はこれに限定されず、ＥＬ層から発せられる光が基板の上に向いているような構成であっても良い。この場合ＥＬ素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０１３８】
（実施例４）
本実施例では、電源供給線と遮蔽膜（ブラックマトリクス）とを同時に形成する例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１３９】
図９に本実施例のＥＬ表示装置の断面図を示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥＬ表示装置と、遮蔽膜１５７ａ〜ｇを有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例のＥＬ表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１４０】
電源供給線１５７は第２の層間絶縁膜１５６に形成されたコンタクトホールを介して第２の容量配線１２２ｂ上の第１の層間絶縁膜１５５と接している。さらに電源供給線１５７はソース配線１６２に接続されており、ソース配線１６２は、ゲート絶縁膜１０６と第１の層間絶縁膜１５５と、第２の層間絶縁膜１５６とに設けられたコンタクトホールを介して電流制御用ＴＦＴ２０２のソース領域１４８に接続されている。
【０１４１】
遮蔽膜１５７ａ〜ｇは第２の層間絶縁膜上に電源供給線１５７と同時に形成される。遮蔽膜１５７ａ〜ｇを設けることによって、ＥＬ表示装置の外部からの光とＥＬ素子の発する光とがＴＦＴのチャネル形成領域に入射することによってオフ電流が増加するのを防ぐことができる。
【０１４２】
また本実施例の遮蔽膜１５７ａ〜ｇは電源供給線１５７と同時に形成することが可能であるため、工程数を増やす必要がない。
【０１４３】
なお本実施例の場合、遮蔽膜１５７ａ〜ｇと電源供給線１５７とを光を透過しにくい材料で形成することが重要である。
【０１４４】
なお本実施例ではＥＬ層から発せられる光が基板側に向いている例について説明したが、本発明はこれに限定されず、ＥＬ層から発せられる光が基板の上に向いているような構成であっても良い。この場合ＥＬ素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０１４５】
なお本実施例は実施例３と組み合わせて実施することが可能である。
【０１４６】
（実施例５）
本実施例では、遮蔽膜を基板とＴＦＴの半導体層との間に設ける例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１４７】
図１０に本実施例のＥＬ表示装置の断面図を示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥＬ表示装置と、遮蔽膜８０１、８０２を有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例のＥＬ表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１４８】
本実施例のＥＬ表示装置は、スイッチング用ＴＦＴの半導体層１０４と電流制御用ＴＦＴの半導体層１０５の下に遮蔽膜８０１と８０２とを設けている。遮蔽膜８０１、８０２は、スイッチング用ＴＦＴの半導体層１０４のチャネル形成領域２０８と、電流制御用ＴＦＴの半導体層１０５のチャネル形成領域２１３と絶縁膜（本実施例では酸化膜）８０３を間に挟んで重なっている。
【０１４９】
遮蔽膜８０１、８０２は光を遮蔽することができ、遮蔽膜が形成された後の工程における加熱処理の温度に耐えうる材料ならば、いずれの材料でも用いることが可能であり、光を透過しにくい金属、シリコン、等を用いることが可能である。本実施例ではＷを用いた。なお遮蔽膜８０１、８０２の厚さは０．１μｍ〜０．５μｍ程度であることが好ましい。また酸化膜８０３の厚さは０．５μｍ〜１．５μｍ程度であることが好ましい。さらに遮蔽膜８０１、８０２と半導体層１０４、１０５との間の距離は０．１μｍ〜０．５μｍ程度であることが好ましい。
【０１５０】
なお本実施例では遮蔽膜を画素部に設けられたＴＦＴの下側にのみ設けたが、本実施例はこれに限定されない。同様に駆動回路用のＴＦＴの下に遮蔽膜を設けてもかまわない。
【０１５１】
本実施例は上記構成によって、基板の下側から入射する光がチャネル形成領域に入射することによってＴＦＴのオフ電流が上がるのを防いでいる。
【０１５２】
酸化膜８０３の表面が平坦化されていないと、その上に形成された半導体層を結晶化させる際に、半導体層が均一に結晶化されないという問題が起こってしまう。よって、酸化膜８０３上には半導体層を直に形成するので、半導体層を形成する前に酸化膜８０３の表面を平坦化しておくことが好ましい。
【０１５３】
例えば、ＣＭＰ（ケミカルメカニカルポリッシング）を用いて酸化膜８０３を平坦化しても良い。ＣＭＰは公知の方法を用いて行うことができる。
【０１５４】
本実施例ではシリカゾルと電解溶液とを混合したものを用いて研磨を行う。電解溶液中において、１００ｋｇ／ｃｍ2の圧力を研磨パッドから加えて研磨を行う。この研磨の際の圧力は５０ｋｇ／ｃｍ2〜１５０ｋｇ／ｃｍ2程度の範囲から選択することができる。また研磨を行う表面と研磨パッドとの隙間は０．１μｍとして研磨を行う。
【０１５５】
上記構成によって、ＴＦＴのオフ電流を抑えることができ、なおかつ半導体層の結晶性が不均一になるのを防ぐことができる。
【０１５６】
なお本実施例ではＥＬ層から発せられる光が基板側に向いている例について説明したが、本発明はこれに限定されず、ＥＬ層から発せられる光が基板の上に向いているような構成であっても良い。この場合ＥＬ素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０１５７】
なお本実施例は実施例３、実施例４と組み合わせて実施することが可能である。
【０１５８】
（実施例６）
本実施例は、ソース信号線を形成した後にゲート信号線を形成する例について説明する。
【０１５９】
図１１（Ａ）に本実施例のＥＬ表示装置の上面図を示す。なお図１１（Ｂ）は図１１（Ａ）のＡ−Ａ’における断面図である。９０１はソース信号線、９０２はゲート信号線である。ゲート信号線９０２の下に設けられている配線９０３は電源供給線であり、絶縁膜を間に挟んでゲート信号線９０２と重なっている。
【０１６０】
９０４はスイッチング用ＴＦＴであり、半導体層９０５を有している。半導体層９０５上にゲート信号線９０２に接続されたゲート電極９２０が設けられている。そして半導体層９０５のソース領域とドレイン領域は、一方はソース配線９２１によってソース信号線９０１に、もう一方はドレイン配線９１０によって容量配線９１１に接続されている。電源供給線９０３は、９１２で示す部分で第１の層間絶縁膜９２３と接しており、電源供給線９０３と第１の層間絶縁膜９２３と容量配線９１１とで保持容量を形成している。
【０１６１】
容量配線９１１は電流制御用ＴＦＴ９０７のゲート電極９０６と接続されている。電流制御用ＴＦＴ９０７は半導体層９０８を有しており、半導体層９０８が有するソース領域はソース配線９３１を介して電源供給線９０３に接続されており、ドレイン領域は画素電極９０９に接続されている。
【０１６２】
本発明は電源供給線９０３を第２の層間絶縁膜９２４と第３の層間絶縁膜９２５の間に設けている。そのために電源供給線をゲート信号線と重ねて設けることができるので、開口率を上げることができる。
【０１６３】
（実施例７）
本実施例では、実施の形態において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１６４】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図１２に示す。まず基板１２０１に酸化シリコン膜１２０２を設け、その上に非晶質シリコン膜１２０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２０４を形成した。（図１２（Ａ））
【０１６５】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２０５を形成した。こうして得られた結晶質シリコン膜１２０５は非常に優れた結晶質を有した。（図１２（Ｂ））
【０１６６】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について、図１３で説明する。
【０１６７】
まず、ガラス基板１３０１に酸化シリコン膜１３０２を設け、その上に非晶質シリコン膜１３０３、酸化シリコン膜１３０４を連続的に形成した。この時、酸化シリコン膜１３０４の厚さは１５０ｎｍとした。
【０１６８】
次に酸化シリコン膜１３０４をパターニングして、選択的に開孔部１３０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０６が形成され、ニッケル含有層１３０６は開孔部１３０５の底部のみで非晶質シリコン膜１３０２と接触した。（図１３（Ａ））
【０１６９】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１３（Ｂ）)
【０１７０】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１７１】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１７２】
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜から、前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１７３】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１７４】
本実施例の構成について図１４を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図１４（Ａ）では、実施例４で示した結晶化の技術を用いて、下地１４０２、結晶質シリコン膜１４０３が形成された状態を示している。そして、結晶質シリコン膜１４０３の表面にマスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０５が設けられた。
【０１７５】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０５がゲッタリングサイトとして働き、結晶質シリコン膜１４０３に残存していた触媒元素はリンが添加された領域１４０５に偏析させることができた。
【０１７６】
そして、マスク用の酸化シリコン膜１４０４と、リンが添加された領域１４０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施の形態で示した本発明のＴＦＴの半導体層として使用することができた。
【０１７７】
（実施例８）
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１５（Ａ）は本発明のＥＬ表示装置の上面図であり、図１５（Ｂ）はその断面図である。
【０１７８】
図１５（Ａ）、（Ｂ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１７９】
このとき、画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１８０】
図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース信号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０１８１】
本実施例では、駆動回路用ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０１８２】
駆動回路用ＴＦＴ４２０１及び電流制御用ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に電流制御用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１８３】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１８４】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１８５】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１８６】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０１８７】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３と共に封入されている。
【０１８８】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１８９】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１９０】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０１９１】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０１９２】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０１９３】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１５（Ｂ）の断面構造を有するＥＬ表示装置となる。
【０１９４】
（実施例９）
本発明のＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、一つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。
【０１９５】
（実施例１０）
【０１９６】
本実施例では、本発明のＥＬ表示装置の駆動部について、図１８を用いて説明する。
【０１９７】
図１８に本発明のＥＬ表示装置のブロック図の一例を示す。図１８のＥＬ表示装置は、基板上に形成されたＴＦＴによって画素部１６０１、画素部の周辺に配置されたソース信号線駆動回路１６０２、ゲート信号線駆動回路１６０３を有している。なお、本実施例でＥＬ表示装置はソース信号線駆動回路とゲート信号線駆動回路とを１つづつ有しているが、本発明においてソース信号線駆動回路とゲート信号線駆動回路の数はこれに限定されない。
【０１９８】
ソース信号線駆動回路１６０２は基本的にシフトレジスタ１６０２ａ、ラッチ（Ａ）１６０２ｂ、ラッチ（Ｂ）１６０２ｃを有している。
【０１９９】
ソース信号線駆動回路１６０２において、シフトレジスタ１６０２ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１６０２ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０２００】
シフトレジスタ１６０２ａからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【０２０１】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）１６０２ｂに供給される。ラッチ（Ａ）１６０２ｂは、画像情報を有するデジタルデータ信号（digital data signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１６０２ｂは、前記タイミング信号が入力されると、基板の外部から供給されるデジタルデータ信号を順次取り込み、保持する。
【０２０２】
なお、ラッチ（Ａ）１６０２ｂにデジタルデータ信号を取り込む際に、ラッチ（Ａ）１６０２ｂが有する複数のステージのラッチに、順にデジタルデータ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１６０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルデータ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２０３】
ラッチ（Ａ）１６０２ｂの全てのステージのラッチにデジタルデータ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１６０２ｂ中で一番左側のステージのラッチにデジタルデータ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルデータ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２０４】
１ライン期間が終了すると、ラッチ（Ｂ）１６０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１６０２ｂに書き込まれ保持されているデジタルデータ信号は、ラッチ（Ｂ）１６０２ｃに一斉に送出され、ラッチ（Ｂ）１６０２ｃの全ステージのラッチに書き込まれ、保持される。
【０２０５】
デジタルデータ信号をラッチ（Ｂ）１６０２ｃに送出し終えたラッチ（Ａ）１６０２ｂには、シフトレジスタ１６０２ａからのタイミング信号に基づき、再びデジタルデータ信号の書き込みが順次行われる。
【０２０６】
この２順目の１ライン期間中には、ラッチ（Ｂ）１６０２ｂに書き込まれ、保持されているデジタルデータ信号がソース信号線に入力される。
【０２０７】
ソース信号線に入力されたデジタルデータ信号によって、画素部に画像が表示される。
【０２０８】
（実施例１１）
実施例１では、第１の形状の導電層を形成する第１のエッチング処理を１回のエッチング条件で行ったが、ゲート絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で第１の形状の導電層を形成する例を示す。
【０２０９】
また、本発明は、導電層の両側がテーパーになるように形成され、チャネル形成領域の両側にＬＤＤ領域が形成されるが、本実施例は、駆動回路用ｎチャネル型いＴＦＴにおける導電層近傍の片側の断面拡大図である図１９を用い、作製工程に従って説明する。なお、簡略化のため、下地膜と基板は図示していない。
【０２１０】
まず、実施例１に従って、図３（Ｂ）と同じ状態を得る。ただし、実施例１では第１の導電膜としてＴａを用いたが、本実施例では第１の導電膜として非常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電膜を積層形成した。
【０２１１】
次いで、レジストからなる第１の形状のマスク１５０５ａを形成し、ＩＣＰ法によりエッチングを行って第１の形状の第２の導電層１５０４ａを形成する。ここでは、ＴａＮと選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、図１９（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第２の導電層（Ｗ）のテーパー角との関係を示す。
【０２１２】
【表１】
0004836339.tif 000002
【０２１３】
なお、本明細書においてテーパー角とは、図１９（Ａ）の右上図に示したように、水平面と材料層の側面とがなす角を指している。また、本明細書中では便宜上、テーパー角を有している形状を側面をテーパーになっているとし、テーパーを有している部分をテーパー部と呼ぶ。
【０２１４】
また、水平面と第２の導電層（Ｗ）の側面とがなす角（テーパー角α１）は、第１のエッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定すればよい。
【０２１５】
また、図１９（Ａ）において、１５０１は半導体層、１５０２はゲート絶縁膜、１５０３は第１の導電膜である。
【０２１６】
次いで、マスク１５０５ａをそのままにした状態で、第２のエッチング条件とし、エッチングを行って、第１の形状の第１の導電層１５０３ａを形成する。なお、第２のエッチング条件でのエッチングの際、ゲート絶縁膜１５０２も若干エッチングされて第１の形状のゲート絶縁膜１５０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4とＣｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング条件で行うことによって、ゲート絶縁膜１５０２の膜減りを抑えることができる。（図１９（Ｂ））
【０２１７】
なお、図１９（Ｂ）では、第２のエッチング条件のエッチングを行った際、第１の形状の第２の導電層１５０４ａも若干、エッチングされるが微小（約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度）であるため図１９（Ａ）と同一形状として図示した。
【０２１８】
次いで、マスク１５０５ａをそのままにした状態で、第２のエッチング処理を行い、図１９（Ｃ）に示した第２の形状の導電層を得る。本実施例では、第２のエッチング処理として、ＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたエッチング条件でエッチングを行った。ここでのエッチング条件は、表１中の条件４〜１５のいずれか一条件を用い、エッチング時間を適宜設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に設定することができる。この第２のエッチング処理によって、第２の形状のマスク１５０５ｂ、第２の形状の第１の導電層１５０３ｂ、第２の形状の第２の導電層１５０４ｂ、及び第２の形状のゲート絶縁膜１５０２ｂが形成される。
【０２１９】
なお本実施例では、第２の形状の第１の導電層１５０３ｂが第１のゲート電極、第２の形状の第２の導電層１５０４ｂが第２のゲート電極に相当する。
【０２２０】
第２の形状の第２の導電層１５０４ｂは、テーパー角α１よりも大きいテーパー角α２を形成し、第２の形状の第１の導電層１５０３ｂは非常に小さいテーパー角βを形成する。
【０２２１】
次いで、マスク１５０５ｂをそのままの状態としたまま、第１のドーピング処理を行う。（図１９（Ｃ））ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層１５０４ｂをマスクとして半導体層１５０１に添加する。また、ここではマスク１５０５ｂをそのままの状態としたまま第１のドーピング処理を行ったが、マスク１５０５ｂを除去した後に第１のドーピング処理を行ってもよい。
【０２２２】
この第１のドーピング処理により不純物領域１５０１ａ、１５０１ｂが形成される。また、ゲート絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１５０１ａ、１５０１ｂが左右対称に形成される。
【０２２３】
また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほどイオンの注入される深さが浅くなる。従って、ゲート絶縁膜を挟んで第１の導電層と重なる不純物領域１５０１ａ、即ち第１のＬＤＤ領域（Ｌov領域）は、テーパー角βの側面を有するテーパーの部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度が増加している。
【０２２４】
また、第２のエッチング処理の際、エッチングの条件によってはゲート絶縁膜にテーパーの部分が形成される場合もある。その場合もテーパーの部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変化する。
【０２２５】
一方、第１の導電層と重ならない不純物領域１５０１ｂ、第２のＬＤＤ領域（Ｌoff領域）において、ゲート絶縁膜の膜厚は、ほぼ一定であるので不純物濃度もほぼ一定となる。
【０２２６】
次いで、図示しないが、スイッチング用ＴＦＴの一部を覆うレジストマスクを形成する。スイッチング用ＴＦＴにおいては、ここでのレジストマスクのサイズを制御することでＬoff領域の長さが決定する。
【０２２７】
次いで、第２のドーピング処理を行う。半導体に一導電型を付与する不純物元素、ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第１の導電層１５０３ｂ及び第２の形状の第２の導電層１５０４ｂをマスクとして半導体層１５０１に添加する。第２のドーピング処理は、第１のドーピング処理よりも高濃度のドーピングを行い、不純物領域１５０１ｃ、１５０１ｄを形成する。
【０２２８】
不純物領域１５０１ｄ、即ちソース領域またはドレイン領域は、第１のドーピング処理により添加された不純物濃度に加え、さらに第２のドーピング処理により高濃度となる。
【０２２９】
また、第１の導電層と重なっているため不純物領域１５０１ｃにはドーピングされず、不純物領域１５０１ａと同一の濃度分布を有する。従って、不純物領域１５０１ｃも第１のＬＤＤ領域である。ただし、ドーピング条件によっては、さらに高濃度となる。その場合には、第２のドーピング処理においても第１のドーピング処理と同様にテーパー角βの側面を有するテーパーの部分の影響を受けて、半導体層中に添加される。
【０２３０】
一方、スイッチング用ＴＦＴにおいては、レジストマスクで覆われなかった領域のみにドーピングされてソース領域またはドレイン領域が形成される。また、レジストマスクで覆われ、且つ導電層と重ならない第２のＬＤＤ領域１５０１ｂはそのままの状態である。
【０２３１】
次いで、スイッチング用ＴＦＴのレジストマスクを除去する。
【０２３２】
以降の工程は、実施例１の図４（Ｃ）以降の工程に従って図６（Ｂ）に示すＥＬパネルを作製すればよい。
【０２３３】
上記方法により駆動回路用ｎチャネルＴＦＴと、スイッチング用ＴＦＴとが作り分けられる。
【０２３４】
駆動回路用ｎチャネルＴＦＴは、ゲート絶縁膜を間に挟んで第２の導電層と重なるチャネル形成領域と、該チャネル形成領域の両側に第１のＬＤＤ領域と、該第１のＬＤＤ領域に接するソース領域またはドレイン領域とを備え、スイッチング用ＴＦＴは、ゲート絶縁膜を間に挟んで第２の導電層と重なるチャネル形成領域と、該チャネル形成領域の両側に第１のＬＤＤ領域と、該第１のＬＤＤ領域に接する第２のＬＤＤ領域と、該第２のＬＤＤ領域に接するソース領域またはドレイン領域を備える。
【０２３５】
また、ゲート絶縁膜を間に挟んで第１の導電層と重なる第１のＬＤＤ領域は、チャネル形成領域からの距離が増大するとともに不純物濃度が増加する濃度分布を備えている。なお、第１のＬＤＤ領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでいる。このようにＬＤＤ領域において連続的な濃度勾配を有していれば、オフ電流の低減に効果がある。また、第１のＬＤＤ領域におけるチャネル長方向の長さが長ければ長いほど信頼性が向上する。
【０２３６】
また、電流制御用ＴＦＴにボロンをドーピングする工程（図４（Ｃ）において、実際には、１４９〜１５２に含まれるボロンは、第１のドーピング処理と同様に半導体層上に位置するテーパーとなっている第１の導電層の膜厚による影響を受け、不純物領域中に添加される不純物元素の濃度は変化している。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度が増加している。
【０２３７】
また、本実施例は、実施例１〜１０のいずれか一と自由に組み合わせることができる。
【０２３８】
また、本実施例のエッチングガス用ガス（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた場合、ゲート絶縁膜１５０２との選択比が非常に高いのでさらに膜減りを抑えることができる。
【０２３９】
（実施例１２）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２４０】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２４１】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２４２】
【化１】
0004836339.tif 000003
【０２４３】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２４４】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２４５】
【化２】
0004836339.tif 000004
【０２４６】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２４７】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２４８】
【化３】
0004836339.tif 000005
【０２４９】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２５０】
なお、本実施例の構成は、実施例１〜実施例１１のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２５１】
（実施例１３）
本発明を実施して形成されたＥＬ表示装置は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部に用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬ表示装置（ＥＬパネルを筐体に組み込んだ表示装置）の表示部として本発明のＥＬ表示装置を用いるとよい。
【０２５２】
なお、ＥＬ表示装置には、パソコン用ディスプレイ、ＴＶ放送受信用ディスプレイ、広告表示用ディスプレイ等の全ての情報表示用ディスプレイが含まれる。また、その他にも様々な電子機器の表示部として本発明のＥＬ表示装置を用いることができる。
【０２５３】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬ表示装置を用いることが望ましい。それら電子機器の具体例を図１６、図１７に示す。
【０２５４】
図１６（Ａ）はＥＬ画像表示装置であり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明のＥＬ表示装置は表示部２００３に用いることができる。ＥＬ表示装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【０２５５】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明のＥＬ表示装置は表示部２１０２に用いることができる。
【０２５６】
図１６（Ｃ）は頭部取り付け型の表示装置の一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明のＥＬ表示装置は表示部２２０６に用いることができる。
【０２５７】
図１６（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明のＥＬ表示装置はこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２５８】
図１６（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本発明のＥＬ表示装置は表示部２４０２に用いることができる。
【０２５９】
図１６（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等を含む。本発明のＥＬ表示装置は表示部２５０３に用いることができる。
【０２６０】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２６１】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬ表示装置は動画表示に好ましい。
【０２６２】
また、ＥＬ表示装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬ表示装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２６３】
ここで図１７（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本発明のＥＬ表示装置は表示部２６０４に用いることができる。なお、表示部２６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２６４】
また、図１７（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本発明のＥＬ表示装置は表示部２７０２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部２７０２は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２６５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１２に示したいずれの構成のＥＬ表示装置を用いても良い。
【０２６６】
（実施例１４）
実施例１１に記述したようにエッチング条件によって第２の形状の第１のゲート電極（ＴａＮ）は様々な形状となる。本実施例では、図２０（Ａ）の形状Ａと図２０（Ｂ）の形状Ｂとでシミュレーションを行い、比較を行った。
【０２６７】
図２０（Ａ）に実施例１１に示した形状Ａを示した。図２０（Ａ）は、図１９（Ｄ）と同一であるので同じ符号を用いた。図２１は、図２０（Ａ）において第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍとし、Ｌov長（Ｌov領域のチャネル長方向の長さ）を０．４μｍ、０．８μｍ、１．５μｍとした場合における電子温度との関係を示すグラフである。なお、チャネル長方向における不純物元素の濃度分布（半導体層表面から深さ１０ｎｍの濃度分布）は、図２４に示したものを用いてシミュレーションを行った。ただし、第１のゲート電極側面の一部でテーパー角が変化しており、その変化している箇所は、断面から見てゲート絶縁膜から１０ｎｍの膜厚の位置であり、かつ、上面からみて第１のゲート電極の端部から０．１３μｍ離れた位置としてシミュレーションを行った。
【０２６８】
また、図２０（Ｂ）に本実施例の形状Ｂを示す。図２０（Ｂ）は、図２０（Ａ）とは異なっており、側面の一部でテーパー角が変化している箇所はなく、テーパー角γが形成されている。
【０２６９】
図２０（Ｂ）に示した第１のゲート電極１７００においても同様にシミュレーションを行い、第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍとし、Ｌov長を０．４μｍ、０．８μｍ、１．５μｍとした場合における電子温度との関係を図２２に示す。なお、チャネル長方向における不純物元素の濃度分布は、図２４に示したものを用いてシミュレーションを行った。
【０２７０】
また、図２０（Ｂ）に示した第１のゲート電極１７００、即ちＴａＮ膜厚が３０ｎｍの時、図２３にチャネル長方向の電界強度とＬov長との関係と、Ｌov長と電子温度との関係を示した。図２３において、電界強度と電子温度の示す傾向が、近似している。従って、電子温度が低ければ、それだけＴＦＴの劣化の程度が小さくなる傾向を示すと言える。
【０２７１】
図２２と図２１を比較した場合、図２２に示した図２０（Ｂ）の形状のほうが低い電子温度を示している。即ち、ＴＦＴの劣化の点から見れば、図２０（Ｂ）の形状とすると、電子温度を低下させることができるため望ましい。
【０２７２】
また、１．５μｍのＬov長である時に電子温度が低いことから、Ｌov長は長いほうがよいことが読み取れる。
【０２７３】
本実施例は実施例１〜１３と自由に組み合わせて実施することが可能である。
【０２７４】
【発明の効果】
上述したように本発明では、ゲート電極のチャネル長方向の長さ（以下単にゲート電極の幅と呼ぶ）が異なっているため、ゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【０２７５】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することも容易になった。
【０２７６】
また従来ゲート信号線またはソース信号線と同じ膜から形成されていた電源供給線を第２の層間絶縁膜と第３の層間絶縁膜の間に設けている。そのために電源供給線をゲート信号線と重ねて設けることができるので、開口率を上げることができる。
【図面の簡単な説明】
【図１】    本発明のＥＬ表示装置の作製行程を示す図。
【図２】    ＴＦＴゲート電極の拡大図。
【図３】    本発明のＥＬ表示装置の作製行程を示す図。
【図４】    本発明のＥＬ表示装置の作製行程を示す図。
【図５】    本発明のＥＬ表示装置の作製行程を示す図。
【図６】    本発明のＥＬ表示装置の作製行程を示す図。
【図７】    本発明のＥＬ表示装置の画素の上面図及び回路図。
【図８】    本発明のＥＬ表示装置の断面図。
【図９】    本発明のＥＬ表示装置の断面図。
【図１０】  本発明のＥＬ表示装置の断面図。
【図１１】  本発明のＥＬ表示装置の画素の上面図及び断面図。
【図１２】  半導体層の結晶化方法を示す図。
【図１３】  半導体層の結晶化方法を示す図。
【図１４】  半導体層の結晶化方法を示す図。
【図１５】  本発明のＥＬ表示装置の外観図及び断面図。
【図１６】  本発明のＥＬ表示装置を用いた電子機器。
【図１７】  本発明のＥＬ表示装置を用いた電子機器。
【図１８】  本発明のＥＬ表示装置のブロック図。
【図１９】  ＴＦＴゲート電極の拡大図。
【図２０】  ＴＦＴゲート電極の拡大図。
【図２１】  形状ＡにおけるＴａＮ膜厚と電子温度の関係を示すグラフ。
【図２２】  形状ＢにおけるＴａＮ厚と電子温度の関係を示すグラフ。
【図２３】  形状Ｂにおける電子温度と横方向電界強度との比較。
【図２４】  形状Ａ及び形状Ｂにおけるリンの濃度分布を示す図。
【符号の説明】
５０１ソース信号線
５０２  ゲート信号線
５０３  電源供給線
５０４  スイッチング用ＴＦＴ
５０５  スイッチング用ＴＦＴの半導体層
５０６  電流制御用ＴＦＴのゲート電極
５０７  電流制御用ＴＦＴ
５０８  電流制御用ＴＦＴの半導体層
５０９  画素電極
５１０  ドレイン配線
５１１  容量配線
５１２  保持容量
【図１】
0004836339.tif 000006
【図２】
0004836339.tif 000007
【図３】
0004836339.tif 000008
【図４】
0004836339.tif 000009
【図５】
0004836339.tif 000010
【図６】
0004836339.tif 000011
【図７】
0004836339.tif 000012
【図８】
0004836339.tif 000013
【図９】
0004836339.tif 000014
【図１０】
0004836339.tif 000015
【図１１】
0004836339.tif 000016
【図１２】
0004836339.tif 000017
【図１３】
0004836339.tif 000018
【図１４】
0004836339.tif 000019
【図１５】
0004836339.tif 000020
【図１６】
0004836339.tif 000021
【図１７】
0004836339.tif 000022
【図１８】
0004836339.tif 000023
【図１９】
0004836339.tif 000024
【図２０】
0004836339.tif 000025
【図２１】
0004836339.tif 000026
【図２２】
0004836339.tif 000027
【図２３】
0004836339.tif 000028
【図２４】
0004836339.tif 000029