(57)【特許請求の範囲】
【請求項１】
制御信号に応じて第１電流か前記第１電流よりも小さい第２電流を発生する電流信号発生回路と、
前記電流信号発生回路で発生した電流を転写するカレントミラー回路と、
電流源によって発生した第３電流から前記カレントミラー回路で転写された電流を減算した第４電流が供給されるロジック部とを有し、
前記ロジック部は、
前記電流信号発生回路が前記第２電流を発生した際に、前記第２電流を反映した前記第４電流によって活性状態となり、
前記電流信号発生回路が前記第１電流を発生した際に、前記第１電流を反映した前記第４電流によって非活性状態となり、
前記活性状態時に、論理入力データを処理して論理出力データを発生することを特徴とする論理回路。
【請求項２】
請求項１記載の論理回路において、
前記カレントミラー回路は、ＭＯＳトランジスタで構成され、
前記第２電流は、前記ＭＯＳトランジスタのＶｇｓ−Ｉｄｓ特性が線形領域となる範囲の電流値に設定されることを特徴とする論理回路。
【請求項３】
請求項１記載の論理回路において、
前記電流信号発生回路は、
前記カレントミラー回路に接続され、前記第２電流を発生する第１電流源と、
前記カレントミラー回路に一端が接続され、前記制御信号に応じてオン／オフとなるスイッチ素子と、
前記スイッチ素子の他端に接続され、第５電流を発生する第２電流源とを有し、
前記第２電流と前記第５電流を加えた電流が前記第１電流となることを特徴とする論理回路。
【請求項４】
請求項２記載の論理回路において、
前記ロジック部は、差動対となるトランジスタを含んだ差動アンプを備え、
前記差動対となるトランジスタの共通ノードが、前記第４電流によって駆動されることを特徴とする論理回路。
【請求項５】
クロック信号が入力され、前記クロック信号の第１電圧レベルに応じて第１電流を発生し、第２電圧レベルに応じて前記第１電流よりも小さい第２電流を発生する第１電流信号発生回路と、
第１転写元ノードと第１転写先ノードを備え、前記第１電流信号発生回路に前記第１転写元ノードが接続された第１カレントミラー回路と、
前記第１カレントミラー回路の前記第１転写先ノードに接続され、第３電流を発生する第１電流源と、
前記クロック信号の反転信号となる反転クロック信号が入力され、前記反転クロック信号の前記第１電圧レベルに応じて前記第１電流を発生し、前記第２電圧レベルに応じて前記第２電流を発生する第２電流信号発生回路と、
第２転写元ノードと第２転写先ノードを備え、前記第２電流信号発生回路に前記第２転写元ノードが接続された第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２転写先ノードに接続され、前記第３電流を発生する第２電流源と、
データ取り込み回路およびデータラッチ回路を含むフリップフロップブロックとを備え、
前記データ取り込み回路は、
ゲートに相補信号となる論理データがそれぞれ入力され、差動対を構成する第１および第２トランジスタと、
前記第１トランジスタのドレインに接続された第１負荷素子と、
前記第２トランジスタのドレインに接続された第２負荷素子とを有し、
前記データラッチ回路は、
ドレインが前記第１トランジスタのドレインに接続された第３トランジスタと、
ドレインが前記第２トランジスタのドレインに接続された第４トランジスタとを含み、
前記第１および前記第２トランジスタのソースが、前記第１カレントミラー回路と前記第１電流源の接続ノードに接続され、
前記第３および前記第４トランジスタのソースが、前記第２カレントミラー回路と前記第２電流源の接続ノードに接続されることを特徴とする論理回路。
【請求項６】
請求項５記載の論理回路において、
前記第１カレントミラー回路は、
ドレインが前記第１電流信号発生回路に接続され、ゲートがドレインと共通に接続された第５トランジスタと、
ドレインが前記第１電流源に接続され、ゲートが前記第５トランジスタのゲートに接続された第６トランジスタとを備え、
前記第２カレントミラー回路は、
ドレインが前記第２電流信号発生回路に接続され、ゲートがドレインと共通に接続された第７トランジスタと、
ドレインが前記第２電流源に接続され、ゲートが前記第７トランジスタのゲートに接続された第８トランジスタとを備え、
前記第２電流は、前記第６および前記８トランジスタのＶｇｓ−Ｉｄｓ特性が線形領域となる範囲の電流値に設定され、
前記第３電流は、前記第１電流を前記第１カレントミラー回路および／または前記第２カレントミラー回路で転写した先の電流値にほぼ等しく設定されることを特徴とする論理回路。
【請求項７】
請求項６記載の論理回路において、
前記第３トランジスタのゲートは、前記第２トランジスタのドレインに接続され、
前記第４トランジスタのゲートは、前記第１トランジスタのドレインに接続されることを特徴とする論理回路。
【請求項８】
請求項６記載の論理回路において、
前記第１電流信号発生回路は、
前記第５トランジスタのドレインに接続され、前記第２電流を発生する第３電流源と、
ドレインが前記第５トランジスタのドレインに接続され、ゲートに前記クロック信号が入力された第９トランジスタとを含み、
前記第２電流信号発生回路は、
前記第７トランジスタのドレインに接続され、前記第２電流を発生する第４電流源と、
ドレインが前記第７トランジスタのドレインに接続され、ゲートに前記反転クロック信号が入力された第１０トランジスタとを含み、
前記第９トランジスタと前記第１０トランジスタのソースが、第４電流を発生する第５電流源に共通に接続され、
前記第２電流と前記第４電流を加えた値が前記第１電流となることを特徴とする論理回路。
【請求項９】
第１制御信号が入力され、前記第１制御信号の第１電圧レベルに応じて第１電流を発生し、第２電圧レベルに応じて前記第１電流よりも小さい第２電流を発生する第１電流信号発生回路と、
第１転写元ノードと第１転写先ノードを備え、前記第１電流信号発生回路に前記第１転写元ノードが接続された第１カレントミラー回路と、
前記第１カレントミラー回路の前記第１転写先ノードに接続され、第３電流を発生する第１電流源と、
第２制御信号が入力され、前記第２制御信号の前記第１電圧レベルに応じて前記第１電流を発生し、前記第２電圧レベルに応じて前記第２電流を発生する第２電流信号発生回路と、
第２転写元ノードと第２転写先ノードを備え、前記第２電流信号発生回路に前記第２転写元ノードが接続された第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２転写先ノードに接続され、前記第３電流を発生する第２電流源と、
第１セレクタロジック部および第２セレクタロジック部を含むセレクタブロックとを備え、
前記第１セレクタロジック部は、
ゲートに第１論理データが入力された第１トランジスタと、
ゲートに前記第１論理データの反転信号となる第１反転論理データが入力された第２トランジスタと、
前記第１トランジスタのドレインに接続された第１負荷素子と、
前記第２トランジスタのドレインに接続された第２負荷素子とを有し、
前記第２セレクタロジック部は、
ゲートに第２論理データが入力され、ドレインが前記第１トランジスタのドレインに接続された第３トランジスタと、
ゲートに前記第２論理データの反転信号となる第２反転論理データが入力され、ドレインが前記第２トランジスタのドレインに接続された第４トランジスタとを有し、
前記第１および前記第２トランジスタのソースが、前記第１カレントミラー回路と前記第１電流源の接続ノードに接続され、
前記第３および前記第４トランジスタのソースが、前記第２カレントミラー回路と前記第２電流源の接続ノードに接続されることを特徴とする論理回路。
【請求項１０】
請求項９記載の論理回路において、
前記第１カレントミラー回路は、
ドレインが前記第１電流信号発生回路に接続され、ゲートがドレインと共通に接続された第５トランジスタと、
ドレインが前記第１電流源に接続され、ゲートが前記第５トランジスタのゲートに接続された第６トランジスタとを備え、
前記第２カレントミラー回路は、
ドレインが前記第２電流信号発生回路に接続され、ゲートがドレインと共通に接続された第７トランジスタと、
ドレインが前記第２電流源に接続され、ゲートが前記第７トランジスタのゲートに接続された第８トランジスタとを備え、
前記第２電流は、前記第６および前記８トランジスタのＶｇｓ−Ｉｄｓ特性が線形領域となる範囲の電流値に設定され、
前記第３電流は、前記第１電流を前記第１カレントミラー回路および／または前記第２カレントミラー回路で転写した先の電流値にほぼ等しく設定されることを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路に関し、特に高速性が要求されるフリップフロップ回路などの論理回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、ＥＣＬと同様の差動切り替え方式を採用したラッチ回路が記載されている。このラッチ回路の構成要素となる差動アンプは、高電位電源から低電位電源に向けて、データ入力のバイポーラトランジスタと電流源とが接続された２段積みの構成となっている。更に、このバイポーラトランジスタと並列に別のバイポーラトランジスタが設けられ、この別のバイポーラトランジスタをクロック信号に応じて制御することで、データ入力のバイポーラトランジスタの活性化および非活性化（カットオフ）を切り替え可能となっている。このような構成を用いると、データ入力のバイポーラトランジスタの活性化／非活性化の切り替えがスムーズとなり、この切り替えに伴うミッドポイントノイズを低減することが可能となる。
【０００３】
また、特許文献２には、差動アンプとその一方の出力を入力とするソースホロワ回路を含み、ソースホロワ回路のソースが、差動アンプ回路の他方の出力を入力とするＭＯＳトランジスタを介して電流源に接続されたフリップフロップ回路が記載されている。この差動アンプは、高電位電源から低電位電源に向けて、データ入力のＭＯＳトランジスタとクロック入力のＭＯＳトランジスタと電流源とが接続された３段積みの構成となっている。このような構成を用いると、ソースホロワ回路の出力電流を十分確保でき、高速動作が可能となる。
【特許文献１】特開平５−２５９８３０号公報
【特許文献２】特開２００３−２８３３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図９は、本発明の前提として検討したフリップフロップ回路の構成例を示す回路図である。図９に示すフリップフロップ回路は、例えば、クロックバッファ部ＣＫＢＦと、フリップフロップ論理部ＤＦＦを含んでいる。クロックバッファ部ＣＫＢＦは、インバータ回路ＩＮＶ１〜３を含み、相補のクロック信号ＣＫ，／ＣＫをフリップフロップ論理部ＤＦＦに向けて出力する。
【０００５】
ＤＦＦは、差動アンプ回路部ＡＭＰとラッチ回路部ＬＴとを備えている。ＡＭＰは、相補のデータ入力信号Ｄｉｎが入力されるＭＯＳトランジスタＭ１，Ｍ２と、負荷抵抗Ｒ１，Ｒ２と、Ｍ１，Ｍ２の共通ソースにドレインが接続されるＭＯＳトランジスタＭ５と、Ｍ５のソースに接続されるＭＯＳトランジスタＭ７から構成される。Ｍ５のゲートには、クロック信号ＣＫが入力される。Ｍ７は、電流源として機能し、そのゲートには定電圧信号ＶＣＳが入力される。すなわち、ＡＭＰは、前述した特許文献２と同様に、Ｍ１，Ｍ２とＭ５とＭ７からなる３段積みの構成となっている。
【０００６】
ラッチ回路部ＬＴは、ＡＭＰの一方の出力をゲート入力とし、他方の出力をドレイン入力とするＭＯＳトランジスタＭ３と、これとは逆の接続関係を備えたＭＯＳトランジスタＭ４と、Ｍ３，Ｍ４の共通ソースにドレインが接続されるＭＯＳトランジスタＭ６を含んでいる。さらに、ＬＴは、前述した電流源として機能するＭ７を含み、Ｍ７はＭ５のソースと共にＭ６のソースにも接続されている。そして、Ｍ６のゲートには、クロック信号／ＣＫが入力される。
【０００７】
このような構成では、クロック信号ＣＫが‘Ｈ’レベルの時は、Ｍ５の導通によってＡＭＰ側が活性化し、クロック信号ＣＫが‘Ｌ’レベルの時は、Ｍ６の導通によってＬＴが活性化する。すなわち、ＣＫが‘Ｈ’レベル間にＡＭＰによってデータ入力信号Ｄｉｎを取り込み、ＣＫが‘Ｌ’レベルとなった際に、この取り込んだＤｉｎをＬＴによってラッチする。
【０００８】
しかしながら、図９の構成では、ＡＭＰが３段積みの構成となっているため、これらに伴う直列抵抗や容量といった負荷が増大し、高速動作が困難となっている。そこで、特許文献１に記載されているように、ＡＭＰを２段積みにする方式が考えられる。特許文献１の技術を活用すると、そのＡＭＰの模式的な構成は、図９に示すＭ５を、Ｍ１，Ｍ２のソースと電源電圧ノードＶＤＤの間に接続し、Ｍ１，Ｍ２のソースを電流源となるＭ７に接続したような構成となる。この場合、例えば、Ｍ５のゲートにクロック信号ＣＫの‘Ｌ’レベルが入力された際に、ＡＭＰが活性状態となり、逆に‘Ｈ’レベルが入力された際に、Ｍ５によってＭ１，Ｍ２がカットオフ状態となり、ＡＭＰが非活性状態となる。
【０００９】
ところが、このような技術では、クロック信号ＣＫの‘Ｈ’レベルおよび‘Ｌ’レベルの電圧レベルを適切に調整するのが容易ではない。特許文献１では、この電圧レベルに関する明確な記載はないが、クロック信号ＣＫの電圧レベルが変動すると、ＡＭＰの活性状態／非活性状態の切り替えが十分に行えない場合が予想される。そこで、この切り替えを十分に行うためには、クロック信号ＣＫの電圧レベルの振幅を大きくし、十分にＭ５がオン／オフするように調整すればよいが、そうするとＭ５のスイッチング速度が遅くなり、高速性が損なわれる。
【００１０】
また、図９の構成を用いると、その回路面積が大きくなってしまう。図１０は、図９のフリップフロップ回路において、そのレイアウト構成の一例を示す概略図である。図１０では、クロックバッファ部ＣＫＢＦ内のＩＮＶに含まれるＰＭＯＳおよびＮＭＯＳトランジスタの各素子サイズを、例えば、Ｌｇ＝０．０８μｍ、Ｗ＝８μｍとする。また、フリップフロップ論理部ＤＦＦ内のＭ１〜Ｍ４の各素子サイズを、それぞれ、例えば、Ｌｇ＝０．０８μｍ、Ｗ＝８μｍとする。さらに、ＤＦＦ内のＭ５およびＭ６の各素子サイズをＬｇ＝０．０８μｍ、Ｗ＝１６μｍとし、Ｍ７の素子サイズを、Ｌｇ＝０．８μｍ、Ｗ＝１６μｍとする。なお、Ｒ１，Ｒ２にはＰＭＯＳトランジスタを用いるものとし、各抵抗値を４００Ωに設定する。
【００１１】
図１０では、縦方向にＰＭＯＳ領域、ＮＭＯＳ領域、ＮＭＯＳ領域、ＰＭＯＳ領域が順に形成され、このような領域を用いて横方向にＣＫＢＦの領域とＤＦＦの領域が形成されている。ＣＫＢＦの領域には、インバータ回路ＩＮＶ１〜３が含まれ、各インバータ回路は、Ｌｇ＝０．０８μｍでＷ＝２μｍのゲートを４列並べてＷ＝８μｍとしたＰＭＯＳ列およびＮＭＯＳ列で構成される。これによって、ＣＫＢＦの領域の面積は、例えば１０．８μｍ×４．２μｍとなる。
【００１２】
ＤＦＦの領域では、Ｍ１〜Ｍ４が、Ｌｇ＝０．０８μｍでＷ＝２μｍのゲートを４列並べたＮＭＯＳ列によって形成され、Ｍ５およびＭ６がＬｇ＝０．０８μｍでＷ＝２μｍのゲートを８列並べたＮＭＯＳ列によって形成される。さらに、Ｍ７は、Ｌｇ＝０．８μｍでＷ＝２μｍのゲートを８列並べたＮＭＯＳ列によって形成される。これによって、ＤＦＦの領域の面積は、例えば１０．８μｍ×１６．８μｍとなる。このように、図９のような３段積みの回路構成を用いると、図１０に示すようにそのレイアウト面積が比較的大きくなってしまう。
【００１３】
そこで、本発明の目的は、フリップフロップ回路を一例とする各種論理回路の高速化を実現することにある。また、本発明の他の目的は、フリップフロップ回路を一例とする各種論理回路の小面積化を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の論理回路は、制御信号に応じて第１電流かそれよりも小さい第２電流を発生する電流信号発生回路と、この回路で発生した電流を転写するカレントミラー回路と、電流源によって発生した第３電流からカレントミラー回路で転写された電流を減算した第４電流が供給されるロジック部とを有するものとなっている。ここで、このロジック部は、電流信号発生回路が第２電流を発生した際に、この電流を反映した第４電流によって活性状態となり、電流信号発生回路が第１電流を発生した際に、この電流を反映した第４電流によって非活性状態となる。また、ロジック部は、活性状態時に、論理入力データを処理して論理出力データを発生する。
【００１６】
すなわち、このような構成は、例えば、ロジック部への電流供給有無の切り替えを、スイッチのオン／オフに基づく一般的な電圧制御方式ではなく、電流の減算量を制御することによる電流制御方式によって行う。具体的には、電流制御方式を用いた場合、例えば、ロジック部と電流源の間に分岐ノードを設け、この分岐ノードの電流量の制御によって、ロジック部への電流供給有無を切り替えることができる。一方、電圧制御方式を用いた場合、例えば、ロジック部と電流源の間にスイッチ素子を挿入する必要があり、このスイッチ素子のオン／オフによって電流供給有無を切り替えることになる。したがって、電流制御方式を用いると、電圧制御方式の場合のスイッチ素子を削減できるため、段数が減り、高速化を実現できる。また、スイッチ素子の削減によって、回路面積の低減が実現可能となる。
【００１７】
また、前述したカレントミラー回路を、例えば、ＭＯＳトランジスタで構成した場合、前述した第２電流を、このＭＯＳトランジスタのＶＧＳ−ＩＤＳ特性が線形領域となる範囲の電流値に設定するとよい。すなわち、カレントミラー回路のＭＯＳトランジスタの電流ＩＤＳは、第２電流とそれよりも大きい第１電流の間の範囲で推移するが、この範囲をΔＩＤＳ／ΔＶＧＳの傾きが大きい線形領域の範囲に設定することで、ＭＯＳトランジスタの電圧振幅を小さくすることができ、高速化が実現できる。
【００１８】
なお、前述したロジック部としては、例えば、差動対となるトランジスタを備えた差動アンプを含むものが挙げられる。この場合、この差動対となるトランジスタの共通ノード（テールノード）が、前述した電流制御方式による制御を受けた第４電流によって駆動されることになる。このような差動アンプを含むロジック部の具体例としては、例えば、フリップフロップ回路や、セレクタ回路などが挙げられる。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、論理回路の高速化が実現可能となる。また、論理回路の回路面積の低減が実現可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２１】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２２】
図１は、本発明の一実施の形態による論理回路において、その構成の一例を示す模式図である。図１に示す論理回路ＩＣＬＣは、例えば、‘Ｈ’レベル／‘Ｌ’レベルの制御信号（制御信号ノード）ＣＳを受けて、各レベルに応じた異なる電流を生成する制御信号バッファ部ＣＳＢＦと、ＣＳＢＦで生成した電流を利用して、論理動作を行う論理ブロックＬＣＢとを備えている。
【００２３】
ＣＳＢＦには、例えば、制御信号ＣＳに応じて異なる電流を生成する電流源ＣＣ１と、このＣＣ１に接続されるＰＭＯＳトランジスタＭ１とが備わっている。ＣＣ１は、一端がＭ１のドレインに、他端が接地電圧ノードＧＮＤに接続され、制御信号ＣＳが‘Ｈ’レベルの際に電流「Ｉ０＋Ｉ」を生成し、ＣＳが‘Ｌ’レベルの際に電流「Ｉ０」を生成する。Ｍ１は、ソースが電源電圧ノードＶＤＤに接続され、ゲートがドレインと共通に接続されている。すなわち、Ｍ１はダイオード接続となっており、カレントミラー回路の一方となる。
【００２４】
ＬＣＢには、カレントミラー回路の他方を形成するＰＭＯＳトランジスタＭ２と、Ｍ２に接続された電流源ＣＣ２と、Ｍ２とＣＣ２の接続点から分岐したノードＣＯＭＮに接続されたロジック部ＬＣとが備わっている。Ｍ２は、例えばＭ１と同一素子サイズを備え、ソースがＶＤＤに接続され、ゲートがＭ１のゲートに接続され、ドレインがＣＣ２の一端に接続される。ＣＣ２は、電流「Ｉ０＋Ｉ」を流し、一端がＭ２に、他端がＧＮＤに接続されている。ＬＣは、データ入力ノード（データ入力信号）Ｄｉｎとデータ出力ノード（データ出力信号）Ｄｏｕｔを含み、ＶＤＤとＣＯＭＮに接続されている。
【００２５】
このような構成において、制御信号ＣＳに‘Ｈ’レベル信号が入力されると、ＣＣ１によって生成した電流「Ｉ０＋Ｉ」がＭ１，Ｍ２のカレントミラー回路を介して、Ｍ２のドレインに転写される。しかしながら、Ｍ２のドレインには、電流「Ｉ０＋Ｉ」を流す電流源ＣＣ２が接続されているため、ノードＣＯＭＮに流れる電流は０である。一方、制御信号ＣＳに‘Ｌ’レベル信号が入力されると、ＣＣ１によって生成した電流「Ｉ０」がＭ１，Ｍ２のカレントミラー回路を介して、Ｍ２のドレインに転写される。したがって、ノードＣＯＭＮには、ＣＣ２の電流「Ｉ０＋Ｉ」から電流「Ｉ０」を差し引いた電流「Ｉ」が流れる。
【００２６】
ここで、ロジック部ＬＣとして適用される回路は、例えば、制御信号ＣＳに応じて活性状態（アクティブ状態）／非活性状態（非アクティブ状態）が選択される内部回路を含み、この内部回路が、ＣＳの選択による活性状態時にＤｉｎを信号処理してＤｏｕｔを出力する機能を備えたものとなる。すなわち、制御信号ＣＳに応じて、この内部回路のＶＤＤからＧＮＤに向けた駆動電流の大きさを制御することで、内部回路の活性状態／非活性状態を切り替えるものとなっている。図１の例では、ＣＳに‘Ｈ’レベル信号が入力された場合、ＣＯＭＮの電流「０」によってＬＣが非活性状態となり、ＣＳに‘Ｌ’レベル信号が入力された場合、ＣＯＭＮの電流「Ｉ」によってＬＣが活性状態となる。
【００２７】
このような構成を用いると、このロジック部ＬＣ内の内部回路の活性状態／非活性状態を、図２に示すように高速に切り替えることが可能となる。図２は、図１の論理回路を用いた際の高速化について説明する図であり、（ａ）は、図１のカレントミラー回路の動作特性の一例を示す図、（ｂ）は、（ａ）の比較対象として別の動作特性の一例を示す図である。
【００２８】
図２（ａ）では、図１のカレントミラー回路を構成するＭＯＳトランジスタＭ１，Ｍ２に関し、そのゲート−ソース間電圧｜Ｖｇｓ｜とソース−ドレイン間電流Ｉｄｓの関係を示している。この図に示すように、図１の構成例では、電流源ＣＣ１が制御信号ＣＳに応じて「Ｉ０」と「Ｉ０＋Ｉ」を切り替えるため、これに応じて、Ｍ１，Ｍ２の｜Ｖｇｓ｜は、電圧Ｖ０と電圧Ｖ１の間の振幅Ａ１で推移する。この際に、このＶ０とＶ１（「Ｉ０」と「Ｉ０＋Ｉ」）の範囲は、しきい値電圧Ｖｔｈよりも大きい範囲で、Ｍ１，Ｍ２のコンダクタンスｇｍの値が大きくなる線形領域に設定されている。したがって、この振幅Ａ１は小振幅となり、高速な推移が可能となる。
【００２９】
一方、図２（ｂ）では、仮に図１の電流源ＣＣ１が制御信号ＣＳに応じて「０」と「Ｉ」を切り替える構成を想定し、この場合におけるＭ１，Ｍ２のＩｄｓ−｜Ｖｇｓ｜特性を示している。前述した特許文献１の技術を活用した場合も、この図２（ｂ）と同様の動作になる。このような構成では、Ｍ１，Ｍ２の電流が０の場合、｜Ｖｇｓ｜はしきい値電圧Ｖｔｈ以下まで低下し、Ｍ１，Ｍ２の電流がＩの場合、｜Ｖｇｓ｜は電圧Ｖ１’となる。しかしながら、｜Ｖｇｓ｜がＶｔｈ以下まで低下することにより、Ｍ１，Ｍ２の｜Ｖｇｓ｜の振幅Ａ２は、前述した振幅Ａ１よりも大振幅となるため、高速な推移が困難となる。
【００３０】
なお、特許文献１の技術では、いわば図１のＰＭＯＳトランジスタＭ２の代わりにＮＭＯＳトランジスタを用い、このＮＭＯＳトランジスタのゲートに対して直接的に制御信号ＣＳを与え、そのゲート電圧を制御するような構成が示されている。このようなＮＭＯＳトランジスタ構成では、図２（ａ）のような小振幅動作を実現することは困難である。ただし、仮にＰＭＯＳトランジスタを用いたとすると、ＣＳの‘Ｈ’レベル電圧がＶ１、‘Ｌ’レベル電圧がＶ０となるように調整することによって、理論的には図２（ａ）のような小振幅動作を実現することができる。
【００３１】
しかしながら、実使用上は、ＣＳの電圧レベルが変動することが予想されるため、このような電圧制御では図２（ａ）の小振幅動作を確実に実現することは困難である。すなわち、現実的には、ＣＳの電圧レベルにマージンを持たせる必要があり、図２（ｂ）のような大振幅動作になってしまう。そこで、このような電圧制御ではなく、図１の構成例のように、カレントミラー回路を用いた電流制御を行うと、図２（ａ）の小振幅動作を確実に実現することができる。
【００３２】
また、図１，図２では、Ｍ１とＭ２が同一の素子サイズとして説明を行ったが、例えば、Ｍ１をＭ２よりも小さい素子サイズにしてもよい。例えば素子サイズの比を、Ｍ１：Ｍ２＝１：Ｎとした場合は、ＣＣ１の発生電流となる「Ｉ０＋Ｉ」または「Ｉ０」を「（Ｉ０＋Ｉ）／Ｎ」または「Ｉ０／Ｎ」に変更する。そうすると、ＣＳＢＦを構成する各回路素子を小さくでき、小面積化を図ることが可能となる。さらに、各回路素子の抵抗および容量負荷が小さくなるため、場合によっては、ＣＳに応じた電流の切り替え速度を向上させることが可能となる。
【００３３】
以上、図１の構成例のように、バイアス電流「Ｉ０」を用いて、ＭＯＳトランジスタＭ２がカットオフ状態に達しない線形領域で動作するように構成することで、Ｍ２のスイッチング速度が向上し、これに伴いノードＣＯＭＮの電流を高速に切り替えることが可能となる。これにより、ロジック部ＬＣ内の回路であり、ノードＣＯＭＮによって制御される内部回路の活性状態／非活性状態を高速に切り替えることが可能になるため、論理回路ＩＣＬＣの高速化を実現できる。なお、図１では、ノードＣＯＭＮの電流を「Ｉ」または「０」として、これに応じて内部回路の活性状態または非活性状態を切り替えることとしたが、非活性状態にするための電流は、必ずしも「０」である必要性はなく、「０」に近い値でよい場合もある。つまり、例えば、電流源ＣＣ２は、必ずしも「Ｉ０＋Ｉ」である必要性はなく、これに近い値であってもよい。
【００３４】
図３は、図１の論理回路をセレクタ回路に適用した場合の構成例を示す回路図である。図３のセレクタ回路ＳＥＬは、図１と同様の制御信号バッファ部ＣＳＢＦと、セレクタ論理ブロックＳＬＢから構成される。ＣＳＢＦでは、ｎ本（ｎ≧２）のセレクタ制御信号（セレクタ制御ノード）Ｓ１〜Ｓｎ毎に、個別のバッファ回路が設けられている。すなわち、例えばＳ１に対応して、カレントミラー回路の一方となるＰＭＯＳトランジスタＭｐＢ１と電流源ＣＣＢ１が設けられ、Ｓｎに対応して、カレントミラー回路の一方となるＰＭＯＳトランジスタＭｐＢｎと電流源ＣＣＢｎが設けられる。
【００３５】
ＭｐＢ１は、ソースが電源電圧ノードＶＤＤに、ゲートおよびドレインが、ＣＣＢ１と後述するカレントミラー回路の他方となるＰＭＯＳトランジスタＭｐＬ１のゲートに接続される。ＣＣＢ１は、ＭｐＢ１と接地電圧ノードＧＮＤとの間に設けられ、例えば、Ｓ１が‘Ｈ’レベルの際には電流「Ｉ０＋Ｉ」を発生し、‘Ｌ’レベルの際には電流「Ｉ０」を発生する。ＭｐＢｎも同様に、ソースがＶＤＤに、ゲートおよびドレインが、ＣＣＢｎと後述するカレントミラー回路の他方となるＰＭＯＳトランジスタＭｐＬｎのゲートに接続される。ＣＣＢｎは、ＭｐＢｎとＧＮＤとの間に設けられ、例えば、Ｓｎが‘Ｈ’レベルの際には電流「Ｉ０＋Ｉ」を発生し、‘Ｌ’レベルの際には電流「Ｉ０」を発生する。
【００３６】
セレクタ論理ブロックＳＬＢでは、前述したＳ１に対応して、ＰＭＯＳトランジスタＭｐＬ１と、電流源ＣＣＬ１とロジック部ＬＣ１が設けられ、前述したＳｎに対応して、ＰＭＯＳトランジスタＭｐＬｎと、電流源ＣＣＬｎとロジック部ＬＣｎが設けられる。Ｓ１に対応するＭｐＬ１は、カレントミラー回路の他方となり、ソースがＶＤＤに、ゲートがＭｐＢ１のゲートに、ドレインがＣＣＬ１に接続される。ＣＣＬ１は、ＭｐＬ１とＧＮＤの間に設けられ、電流「Ｉ０＋Ｉ」を生成する。ここで、ＭｐＬ１とＣＣＬ１の接続点から分岐してノードＣＯＭＮ１が設けられる。
【００３７】
ロジック部ＬＣ１には、差動対となるＮＭＯＳトランジスタＭｎＬ１１，ＭｎＬ１２が含まれ、ＭｎＬ１１とＭｎＬ１２のソースが共通にノードＣＯＭＮ１に接続されている。ＭｎＬ１１のゲートはデータ入力ノード（データ入力信号）Ｄ１に接続され、ＭｎＬ１２のゲートはＤ１の相補信号に対応するデータ入力ノード（／Ｄ１）に接続される。ＭｎＬ１１のドレインは、抵抗素子（負荷素子）Ｒ１を介してＶＤＤに接続され、ＭｎＬ１２のドレインも抵抗素子Ｒ２を介してＶＤＤに接続される。更に、ＭｎＬ１１のドレインは、データ出力ノード（データ出力信号）（／Ｄｏｕｔ）に接続され、ＭｎＬ１２のドレインは、／Ｄｏｕｔの相補信号に対応するデータ出力ノードＤｏｕｔに接続される。
【００３８】
一方、Ｓｎに対応するＭｐＬｎは、カレントミラー回路の他方となり、ソースがＶＤＤに、ゲートがＭｐＢｎのゲートに、ドレインがＣＣＬｎに接続される。ＣＣＬｎは、ＭｐＬｎとＧＮＤの間に設けられ、電流「Ｉ０＋Ｉ」を生成する。ここで、ＭｐＬｎとＣＣＬｎの接続点から分岐してノードＣＯＭＮｎが設けられる。
【００３９】
ロジック部ＬＣｎには、差動対となるＮＭＯＳトランジスタＭｎＬｎ１，ＭｎＬｎ２が含まれ、ＭｎＬｎ１とＭｎＬｎ２のソースが共通にノードＣＯＭＮｎに接続されている。ＭｎＬｎ１のゲートはデータ入力ノードＤｎに接続され、ＭｎＬｎ２のゲートはＤｎの相補信号に対応するデータ入力ノード（／Ｄｎ）に接続される。ＭｎＬｎ１のドレインは、ＭｎＬ１１と共通にデータ出力ノード（／Ｄｏｕｔ）に接続され、ＭｎＬｎ２のドレインは、ＭｎＬ１２と共通にデータ出力ノードＤｏｕｔに接続される。なお、差動対となるＭｎＬｎ１，ＭｎＬｎ２の負荷素子は、ＭｎＬ１１，ＭｎＬ１２と共通に抵抗素子Ｒ１，Ｒ２を用いる。
【００４０】
このような構成において、セレクタ制御信号Ｓ１〜Ｓｎのいずれか１本を‘Ｌ’レベルに、残りを‘Ｈ’レベルにすると、この‘Ｌ’レベルに対応するデータ入力信号Ｄ１〜Ｄｎ（／Ｄ１〜／Ｄｎ）のいずれかがデータ出力信号Ｄｏｕｔ（／Ｄｏｕｔ）として取り出される。例えば、Ｓ１を‘Ｌ’レベル、Ｓｎを‘Ｈ’レベルと選択すると、ロジック部ＬＣ１のテールノードＣＯＭＮ１に流れる電流は「Ｉ」となり、ロジック部ＬＣｎのテールノードＣＯＭＮｎに流れる電流は「０」となる。したがって、ＬＣ１が活性状態、ＬＣｎが非活性状態となる。
【００４１】
活性状態となったＬＣ１では、Ｄ１，／Ｄ１がＭｎＬ１１，ＭｎＬ１２およびＲ１，Ｒ２からなる差動アンプによって取り込まれ、Ｄｏｕｔ，／Ｄｏｕｔとして出力される。一方、非活性状態となるＬＣｎでは、ＣＯＭＮｎの電位が上昇し、ＭｎＬｎ１，ＭｎＬｎ２の内の少なくとも一方はカットオフ状態となるため、Ｄｏｕｔ，／Ｄｏｕｔには影響を及ぼさない。
【００４２】
以上、図３に示すようなセレクタ回路を用いると、差動アンプの２段積み構成（例えばＭｎＬ１１，１２の段＋ＣＣＬ１の段）を実現でき、図１および図２で述べたようにカレントミラー回路によるロジック部ＬＣ１〜ＬＣｎの選択動作（活性状態／非活性状態の切り替え動作）を高速で行うことが可能になる。したがって、セレクタ回路の高速化が実現可能となる。なお、図３では、差動アンプの負荷素子として抵抗素子Ｒ１，Ｒ２を示しているが、勿論、抵抗素子に限らず、ＭＯＳトランジスタ等で負荷素子を形成することも可能である。
【００４３】
図４は、図１の論理回路をフリップフロップ回路に適用した場合の構成例を示す回路図である。図４のフリップフロップ回路ＩＣＤＦＦは、図１と同様の制御信号バッファ部ＣＳＢＦと、フリップフロップ論理ブロックＤＦＦＬＢから構成される。ＣＳＢＦでは、クロック信号（クロック信号ノード）ＣＫ，／ＣＫに対応して、２系統のバッファ回路が設けられている。すなわち、ＣＫに対応して、カレントミラー回路の一方となるＰＭＯＳトランジスタＭｐＢ１１と、電流源ＣＣＢ１２と、ＮＭＯＳトランジスタＭｎＢ１１と、２系統で共通に使用する電流源ＣＣＢ１１が設けられる。また、／ＣＫに対応して、カレントミラー回路の一方となるＰＭＯＳトランジスタＭｐＢ１２と、電流源ＣＣＢ１３と、ＮＭＯＳトランジスタＭｎＢ１２と、２系統で共通に使用する電流源ＣＣＢ１１が設けられる。
【００４４】
ＭｐＢ１１は、ソースが電源電圧ノードＶＤＤに、ゲートおよびドレインが、ＣＣＢ１２と、ＭｎＢ１１のドレインと、後述するカレントミラー回路の他方となるＰＭＯＳトランジスタＭｐＬ１１のゲートに接続される。ＣＣＢ１２は、ＭｐＢ１１のドレインと接地電圧ノードＧＮＤとの間に設けられ、電流「Ｉ０」を発生する。ＭｎＢ１１は、ソースがＣＣＢ１１の一端に、ゲートがＣＫに、ドレインがＭｐＢ１１に接続される。ＣＣＢ１１は、一端がＭｎＢ１１に、他端がＧＮＤに接続され、電流「Ｉ」を発生する。
【００４５】
また、ＭｐＢ１２は、ソースが電源電圧ノードＶＤＤに、ゲートおよびドレインが、ＣＣＢ１３と、ＭｎＢ１２のドレインと、後述するカレントミラー回路の他方となるＰＭＯＳトランジスタＭｐＬ１２のゲートに接続される。ＣＣＢ１３は、ＭｐＢ１２のドレインと接地電圧ノードＧＮＤとの間に設けられ、電流「Ｉ０」を発生する。ＭｎＢ１２は、ソースがＭｎＢ１１と共通にＣＣＢ１１の一端に接続され、ゲートが／ＣＫに、ドレインがＭｐＢ１２に接続される。
【００４６】
フリップフロップ論理ブロックＤＦＦＬＢでは、前述したＣＫに対応して、ＰＭＯＳトランジスタＭｐＬ１１と、電流源ＣＣＬ１１とロジック部ＬＣ１１が設けられ、前述した／ＣＫに対応して、ＰＭＯＳトランジスタＭｐＬ１２と、電流源ＣＣＬ１２とロジック部ＬＣ１２が設けられる。ＣＫに対応するＭｐＬ１１は、カレントミラー回路の他方となり、ソースがＶＤＤに、ゲートがＭｐＢ１１のゲートに、ドレインがＣＣＬ１１に接続される。ＣＣＬ１１は、ＭｐＬ１１とＧＮＤの間に設けられ、電流「Ｉ０＋Ｉ」を生成する。ここで、ＭｐＬ１１とＣＣＬ１１の接続点から分岐してノードＣＯＭＮ１１が設けられる。
【００４７】
ロジック部ＬＣ１１には、差動対となるＮＭＯＳトランジスタＭｎＬ１，ＭｎＬ２が含まれ、ＭｎＬ１とＭｎＬ２のソースが共通にノードＣＯＭＮ１１に接続されている。ＭｎＬ１のゲートはデータ入力ノード（データ入力信号）Ｄ１に接続され、ＭｎＬ２のゲートはＤ１の相補信号に対応するデータ入力ノード（／Ｄ１）に接続される。ＭｎＬ１のドレインは、抵抗素子（負荷素子）Ｒ１１を介してＶＤＤに接続され、ＭｎＬ２のドレインも抵抗素子Ｒ１２を介してＶＤＤに接続される。更に、ＭｎＬ１のドレインは、データ出力ノード（データ出力信号）（／Ｄｏｕｔ）に接続され、ＭｎＬ２のドレインは、／Ｄｏｕｔの相補信号に対応するデータ出力ノードＤｏｕｔに接続される。このようなロジック部ＬＣ１１は、フリップフロップ回路におけるデータの取り込み回路として機能する。
【００４８】
一方、／ＣＫに対応するＭｐＬ１２は、カレントミラー回路の他方となり、ソースがＶＤＤに、ゲートがＭｐＢ１２のゲートに、ドレインがＣＣＬ１２に接続される。ＣＣＬ１２は、ＭｐＬ１２とＧＮＤの間に設けられ、電流「Ｉ０＋Ｉ」を生成する。ここで、ＭｐＬ１２とＣＣＬ１２の接続点から分岐してノードＣＯＭＮ１２が設けられる。
【００４９】
ロジック部ＬＣ１２には、差動対となるＮＭＯＳトランジスタＭｎＬ３，ＭｎＬ４が含まれ、ＭｎＬ３とＭｎＬ４のソースが共通にノードＣＯＭＮ１２に接続されている。ＭｎＬ３のゲートはデータ出力ノードＤｏｕｔに接続され、ＭｎＬ４のゲートはデータ出力ノード（／Ｄｏｕｔ）に接続される。また、このゲートとは反対の接続関係で、ＭｎＬ３のドレインは、／Ｄｏｕｔに接続され、ＭｎＬ４のドレインは、Ｄｏｕｔに接続される。なお、差動対となるＭｎＬ３，ＭｎＬ４の負荷素子は、ＭｎＬ１，ＭｎＬ２と共通に抵抗素子Ｒ１１，Ｒ１２を用いる。そして、このようなロジック部ＬＣ１２は、フリップフロップ回路におけるデータのラッチ回路として機能する。
【００５０】
このような構成において、クロック信号ＣＫが‘Ｌ’レベル（／ＣＫが‘Ｈ’レベル）になると、ＭｎＢ１１がオフとなり、図１等と同様に、カレントミラー回路ＭｐＢ１１，ＭｐＬ１１に電流「Ｉ０」が流れ、これに伴いノードＣＯＭＮ１１に電流「Ｉ」が流れる。これとは反対に、ＭｎＢ１２はオンとなり、カレントミラー回路ＭｐＢ１２，ＭｐＬ１２には電流「Ｉ０＋Ｉ」が流れ、これに伴いノードＣＯＭＮ１２の電流は「０」となる。すなわち、ＣＫが‘Ｌ’レベルの間は、データの取り込み回路となるＬＣ１１が活性状態となり、データのラッチ回路となるＬＣ１２が非活性状態となる。
【００５１】
活性状態となったＬＣ１１では、Ｄ１，／Ｄ１がＭｎＬ１，ＭｎＬ２およびＲ１１，Ｒ１２からなる差動アンプによって取り込まれ、Ｄｏｕｔ，／Ｄｏｕｔとして出力される。例えば、Ｄ１が‘Ｈ’レベル（／Ｄ１が‘Ｌ’レベル）の場合は、Ｄｏｕｔに‘Ｈ’レベル（／Ｄｏｕｔが‘Ｌ’レベル）が出力される。一方、非活性状態となるＬＣ１２では、ＣＯＭＮ１２の電位が上昇し、ＭｎＬ３，ＭｎＬ４の内の少なくとも一方はカットオフ状態となるため、Ｄｏｕｔ，／Ｄｏｕｔには影響を及ぼさない。
【００５２】
その後、クロック信号が切り替わり、ＣＫが‘Ｈ’レベル（／ＣＫが‘Ｌ’レベル）になると、ＭｎＢ１１がオンとなり、カレントミラー回路ＭｐＢ１１，ＭｐＬ１１に電流「Ｉ０＋Ｉ」が流れ、これに伴いノードＣＯＭＮ１１の電流が「０」となる。これとは反対に、ＭｎＢ１２はオフとなり、カレントミラー回路ＭｐＢ１２，ＭｐＬ１２には電流「Ｉ０」が流れ、これに伴いノードＣＯＭＮ１２の電流は「Ｉ」となる。すなわち、ＣＫが‘Ｈ’レベルの間は、データの取り込み回路となるＬＣ１１が非活性状態となり、データのラッチ回路となるＬＣ１２が活性状態となる。
【００５３】
活性状態となったＬＣ１２では、前述したＣＫが‘Ｌ’レベルの間のデータ出力信号Ｄｏｕｔ，／ＤｏｕｔがＭｎＬ３，ＭｎＬ４、Ｒ１１，Ｒ１２およびＣＣＬ１２からなる差動アンプによって取り込まれ、Ｄｏｕｔ，／Ｄｏｕｔの状態を維持（ラッチ）する。すなわち、ＬＣ１２では、差動対となる一方のトランジスタ（例えばＭｎＬ３）の反転出力（ドレイン出力）が他方のトランジスタ（例えばＭｎＬ４）のゲート入力となるラッチ接続を備えているため、Ｄｏｕｔ，／Ｄｏｕｔのラッチが可能となっている。一方、非活性状態となるＬＣ１１では、ＣＯＭＮ１１の電位が上昇し、ＭｎＬ１，ＭｎＬ２の内の少なくとも一方はカットオフ状態となるため、Ｄｏｕｔ，／Ｄｏｕｔには影響を及ぼさない。
【００５４】
図５は、図４のフリップフロップ回路において、その電流源をトランジスタで構成した場合の一例を示す回路図である。図５では、図４のＣＣＢ１１，ＣＣＢ１２，ＣＣＢ１３が、それぞれ定電圧信号（定電圧ノード）ＶＣＳをゲート入力とするＮＭＯＳトランジスタＭｎｃ１，Ｍｎｃ２，Ｍｎｃ３で構成されている。また、図４のＣＣＬ１１，ＣＣＬ１２がそれぞれＶＣＳをゲート入力とするＮＭＯＳトランジスタＭｎｃ４，Ｍｎｃ５で構成されている。
【００５５】
ここで、Ｍｎｃ２，Ｍｎｃ３の電流は「Ｉ０」、Ｍｎｃ１の電流は「Ｉ」、Ｍｎｃ４，Ｍｎｃ５の電流は「Ｉ０＋Ｉ」であり、通常、Ｉ０＜Ｉとなるため、この電流の大きさに応じて、各トランジスタＭｎｃ１〜５の素子サイズを調整する。この素子サイズの関係は、通常、Ｍｎｃ２＝Ｍｎｃ３、Ｍｎｃ４＝Ｍｎｃ５、Ｍｎｃ２＜Ｍｎｃ１＜Ｍｎｃ４となる。これ以外の構成および動作については図４と同様であるため説明は省略する。
【００５６】
以上、図４，図５に示すようなフリップフロップ回路を用いることで、差動アンプの２段積み構成（例えばＭｎＬ１，２の段＋ＣＣＬ１１の段）を実現でき、更に、カレントミラー回路によるロジック部ＬＣ１１，ＬＣ１２の活性状態／非活性状態の切り替え（データの取り込みとラッチの切り替え）を高速で行うことが可能になる。したがって、フリップフロップ回路の高速化を実現できる。なお、図４，図５に示すフリップフロップ回路は、ラッチ回路と呼ばれることもあり、これに対比して、クロックのエッジトリガで動作するものをフリップフロップ回路と呼ぶ場合がある。このエッジトリガのフリップフロップ回路は、図４，図５に示す構成例を２段分設け、一方をマスタ、他方をスレーブとすれば容易に実現可能である。
【００５７】
また、図４，図５に示すようなフリップフロップ回路を用いることで、図６に示すように回路面積の低減が実現可能となる。図６は、図５のフリップフロップ回路において、そのレイアウト構成の一例を示す概略図である。
【００５８】
図６では、制御信号バッファ部ＣＳＢＦ内に含まれるＰＭＯＳトランジスタＭｐＢ１１，ＭｐＢ１２およびＮＭＯＳトランジスタＭｎＢ１１，ＭｎＢ１２の各素子サイズを、例えば、Ｌｇ＝０．０８μｍ、Ｗ＝８μｍとする。また、ＣＳＢＦ内に含まれる電流源となるＮＭＯＳトランジスタＭｎｃ１の素子サイズを、例えば、Ｌｇ＝０．８μｍ、Ｗ＝８μｍとする。Ｍｎｃ１の電流「Ｉ」は、例えば、１ｍＡであり、Ｍｎｃ２，Ｍｎｃ３の電流「Ｉ０」は０．１ｍＡである。この場合、Ｍｎｃ２，Ｍｎｃ３の素子サイズは、Ｍｎｃ１の１／１０程度となるが、Ｍｎｃ１に対して無視できる大きさであるため図６では記載を省略している。
【００５９】
また、フリップフロップ論理ブロックＤＦＦＬＢ内のＰＭＯＳトランジスタＭｐＬ１１，ＭｐＬ１２およびＮＭＯＳトランジスタＭｎＬ１〜４の各素子サイズを、それぞれ、例えば、Ｌｇ＝０．０８μｍ、Ｗ＝８μｍとする。さらに、ＤＦＦＬＢ内の電流源となるＮＭＯＳトランジスタＭｎｃ４，Ｍｎｃ５の各素子サイズをＬｇ＝０．８μｍ、Ｗ＝８μｍとする。なお、Ｒ１１，Ｒ１２にはＰＭＯＳトランジスタを用いるものとし、各抵抗値を４００Ωに設定する。
【００６０】
図６では、縦方向にＰＭＯＳ領域、ＮＭＯＳ領域、ＮＭＯＳ領域、ＰＭＯＳ領域が順に形成され、このような領域を用いて横方向にＣＳＢＦの領域とＤＦＦＬＢの領域が形成されている。ＣＳＢＦの領域で、縦方向の上側２行（ＰＭＯＳ領域、ＮＭＯＳ領域）の領域には、トランジスタＭｐＢ１１，ＭｐＢ１２，ＭｎＢ１１，ＭｎＢ１２が形成される。各トランジスタは、Ｌｇ＝０．０８μｍでＷ＝２μｍのゲートを４列並べてＷ＝８μｍとしたＰＭＯＳ列およびＮＭＯＳ列で構成される。また、ＣＳＢＦの領域で、縦方向の上から３行目（ＮＭＯＳ領域）の領域には、トランジスタＭｎｃ１が形成される。Ｍｎｃ１は、Ｌｇ＝０．８μｍでＷ＝２μｍのゲートを４列並べてＷ＝８μｍとしたＮＭＯＳ列で構成される。このようなレイアウト構成によって、ＣＳＢＦの領域の面積は、例えば１０．８μｍ×４．２μｍとなる。
【００６１】
一方、ＤＦＦＬＢの領域で、縦方向の上側２行（ＰＭＯＳ領域、ＮＭＯＳ領域）の領域には、ＭｐＬ１１，ＭｐＬ１２，ＭｎＬ１〜４とＲ１１，Ｒ１２が、それぞれＬｇ＝０．０８μｍでＷ＝２μｍのゲートを４列並べたＰＭＯＳ列およびＮＭＯＳ列によって形成される。また、ＤＦＦＬＢの領域で、縦方向の上から３行目（ＮＭＯＳ領域）の領域には、Ｍｎｃ４およびＭｎｃ５が、それぞれＬｇ＝０．８μｍでＷ＝２μｍのゲートを４列並べたＮＭＯＳ列によって形成される。このようなレイアウト構成によって、ＤＦＦＬＢの領域の面積は、例えば１０．８μｍ×８．４μｍとなる。
【００６２】
このように、図５のような２段積みの差動アンプを用いることで、前述した図１０のようなＮＭＯＳトランジスタを３段積みにした差動アンプのレイアウト構成から１段分を削減でき、その分の面積を低減することが可能となる。例えば、図１０のレイアウト構成では、フリップフロップ論理部ＤＦＦの面積が１０．８μｍ×１６．８μｍであるのに対して、図６のレイアウト構成では、フリップフロップ論理ブロックＤＦＦＬＢの面積が１０．８μｍ×８．４μｍとなり、ＤＦＦの１／２程度となっている。
【００６３】
図７は、図４のフリップフロップ回路を用いたシミュレーション結果の一例を示す図であり、（ａ）は、その際の回路構成図、（ｂ）はその際の動作波形図である。図７（ａ）では、図４のフリップフロップ回路ＩＣＤＦＦによる２段接続が行われ、その前段と後段に逆位相のクロック信号ＣＫを供給され、後段のデータ出力ノードから前段のデータ入力ノードに帰還された構成が示されている。なお、後段のデータ出力ノードには、ＩＣＤＦＦが更にもう１段接続されているが、これは、入出力容量を含めてシミュレーションの精度を高めるために設けてある。
【００６４】
このような構成では、前述した２段接続のＩＣＤＦＦが、前段をマスタ、後段をスレーブとするエッジトリガのフリップフロップ回路として機能する。そして、このエッジトリガのフリップフロップ回路のデータ出力ノード（反転側）をデータ入力ノードに帰還しているため、分周回路として機能する。
【００６５】
そして、この回路構成に対して、図７（ｂ）に示すように、１０ＧＨｚのクロック信号ＣＫを入力した結果、分周回路のデータ出力信号ＯＵＴとして、出力振幅０．４Ｖで５ＧＨｚの出力信号が得られた。したがって、図４に示すフリップフロップ回路を用いると、少なくとも１０ＧＨｚ以上のクロック信号を用いた高速動作にも対応可能となる。
【００６６】
図８は、本発明の一実施の形態による論理回路を用いたネットワーク装置の構成例を示すブロック図である。図８に示すネットワーク装置は、例えば、高速通信用のサーバ／ルータ／ストレージといったものであり、内部に複数のボードＢＤ１，…，ＢＤｎを含んでいる。各ボード間のデータ転送は、例えば１０ＧＨｚのシリアル転送で行われる。各ボード内には、インタフェースＩＣが含まれ、インタフェースＩＣは、例えば、シリアルパラレル変換回路と、入出力回路と、クロックリカバリ回路ＣＤＲなどが含まれる。
【００６７】
ＣＤＲは、例えば、位相比較部ＰＤ、クロック制御部ＣＬＫ＿ＣＴＬおよびクロック生成部ＣＬＫ＿ＧＥＮなどを備え、このＰＤ内に、例えば図４，図５で示したようなフリップフロップ回路ＩＣＤＦＦが含まれている。ＣＤＲでは、１０ＧＨｚのシリアルデータ入力を受け、このシリアルデータをもとに基準クロック信号の生成やデータの復元などが行われる。この際に、シリアルデータ入力とＣＬＫ＿ＧＥＮで生成したクロック信号とがＰＤで位相比較され、ＣＬＫ＿ＣＴＬが、その比較結果を受けて最適な位相（周波数）となるようにＣＬＫ＿ＧＥＮを制御する。また、復元されたシリアルデータは、シリアルパラレル変換回路によってパラレルデータに変換され、基準クロック信号と共にボード内の他の処理回路で用いられる。
【００６８】
このように、ネットワーク装置などでは、その通信速度が近年飛躍的に向上しており、ＩＣの高速化が強く求められている。こうした中、これまでに説明したような論理回路を用いることで、このような要求を満たすことが可能となる。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７０】
本発明の論理回路は、特に、高速通信用のＬＳＩに用いられるフリップフロップ回路などに適用して特に有益な技術であり、これに限らず、高速性が求められるフリップフロップ回路やセレクタ回路などの各種論理回路に対して広く適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態による論理回路において、その構成の一例を示す模式図である。
【図２】図１の論理回路を用いた際の高速化について説明する図であり、（ａ）は、図１のカレントミラー回路の動作特性の一例を示す図、（ｂ）は、（ａ）の比較対象として別の動作特性の一例を示す図である。
【図３】図１の論理回路をセレクタ回路に適用した場合の構成例を示す回路図である。
【図４】図１の論理回路をフリップフロップ回路に適用した場合の構成例を示す回路図である。
【図５】図４のフリップフロップ回路において、その電流源をトランジスタで構成した場合の一例を示す回路図である。
【図６】図５のフリップフロップ回路において、そのレイアウト構成の一例を示す概略図である。
【図７】図４のフリップフロップ回路を用いたシミュレーション結果の一例を示す図であり、（ａ）は、その際の回路構成図、（ｂ）はその際の動作波形図である。
【図８】本発明の一実施の形態による論理回路を用いたネットワーク装置の構成例を示すブロック図である。
【図９】本発明の前提として検討したフリップフロップ回路の構成例を示す回路図である。
【図１０】図９のフリップフロップ回路において、そのレイアウト構成の一例を示す概略図である。
【符号の説明】
【００７２】
ＶＤＤ  電源電圧ノード
ＶＳＳ  接地電圧ノード
ＣＳ  制御信号
ＣＣ，ＣＣＬ，ＣＣＢ  電流源
Ｍ  ＭＯＳトランジスタ
ＭｎＢ，ＭｎＬ，Ｍｎｃ  ＮＭＯＳトランジスタ
ＭｐＢ，ＭｐＬ  ＰＭＯＳトランジスタ
ＣＯＭＮ  ノード
Ｄｉｎ，Ｄ，／Ｄ  データ入力信号
Ｄｏｕｔ，／Ｄｏｕｔ  データ出力信号
ＬＣ  ロジック部
ＣＳＢＦ  制御信号バッファ部
ＬＣＢ  論理ブロック
ＩＣＬＣ  論理回路
ＳＥＬ  セレクタ回路
ＳＬＢ  セレクタ論理ブロック
Ｓ  セレクタ制御信号
ＩＣＤＦＦ  フリップフロップ回路
ＤＦＦＬＢ  フリップフロップ論理ブロック
ＣＫ，／ＣＫ  クロック信号
Ｒ  抵抗素子
ＶＣＳ  定電圧信号
ＢＦ  バッファ回路
ＯＵＴ  出力信号
ＩＮＶ  インバータ回路
ＤＦＦ  フリップフロップ論理部
ＣＫＢＦ  クロックバッファ部
ＢＤ  ボード
ＣＤＲ  クロックリカバリ回路
ＰＤ  位相比較部
ＣＬＫ＿ＣＴＬ  クロック制御部
ＣＬＫ＿ＧＥＮ  クロック生成部
ＡＭＰ  差動アンプ回路部
ＬＴ  ラッチ回路部
【図１】
0004724514.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図８】
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【図１０】
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