(57)【特許請求の範囲】
【請求項１】
相変化メモリセルを備えた相変化メモリ装置におけるライト動作に関する回路であって、
ライト電流の強さがライトデータの論理状態に従って決定されて前記相変化メモリセルに提供される場合に、前記相変化メモリセルの状態に対応して前記ライト電流の強さが増加または減少されるようにする補償プログラム部を前記相変化メモリ装置内に備え、
前記補償プログラム部は、前記ライト電流の強さが増加または減少されるようにするためにカッティング可能なヒューズを含む
ことを特徴とする回路。
【請求項２】
前記相変化メモリセルが相対的に高抵抗状態を有するようにする場合に印加される前記ライト電流の強さは、前記相変化メモリセルが相対的に低抵抗状態を有するようにする場合に印加される電流の強さよりも大きい
ことを特徴とする請求項１に記載の回路。
【請求項３】
前記高抵抗状態がデータ”１”に設定される場合に、前記低抵抗状態はデータ”０”に設定される
ことを特徴とする請求項２に記載の回路。
【請求項４】
第１または第２抵抗状態を有する相変化メモリセルが複数のワードラインとビットが交差するインターセクションごとに連結されたマトリックス形態のメモリセルアレイを備えた相変化メモリ装置におけるライト動作のためのライトドライバ回路であって、
前記相変化メモリセルの抵抗状態を変化させるために印加される第１及び第２状態パルス中の一つを印加されるライトデータの論理状態に応じて選択し、第１または第２選択パルス信号として出力するパルス選択部と、
前記第１選択パルス信号が印加される場合に、プログラムされた第１電流パスを形成して調節された第１レベルの電圧を出力し、前記第２選択パルス信号が印加される場合に、プログラムされた第２電流パスを形成して調節された第２レベルの電圧を出力するライト電流制御部と、
前記ライト電流制御部の出力電圧に応じてライト電流を生成する電流駆動部と、を備える
ことを特徴とする回路。
【請求項５】
前記パルス選択部は、前記第１及び第２状態パルス入力端にそれぞれ受信し、前記ライトデータを制御端で共通に受信する第１、第２伝送ゲートを含む
ことを特徴とする請求項４に記載の回路。
【請求項６】
前記ライト電流制御部は、前記第１選択パルス信号に応じて前記第１電流パスを形成し、前記第１電流パスを通じて流れる電流がヒューズプログラムにより減少されるようにするリセット電流調節部と、
前記第２選択パルス信号に応じて前記第２電流パスを形成し、前記第２電流パスを通じて流れる電流がヒューズプログラムにより減少されるようにするセット電流調節部と、
前記第１、第２電流パスの電流供給端に電圧出力ノードが連結され、ヒューズプログラムにより前記電圧出力ノードの電圧レベルが減少されるようにし、前記第１または第２電流パスを通じて流れる電流量に従って調節された前記第１または第２レベルの電圧を前記電圧出力ノードを通じて出力する出力電圧調節部と、を含む
ことを特徴とする請求項４または５に記載の回路。
【請求項７】
前記電流駆動部は、前記出力電圧調節部の前記電圧出力ノードにゲート端子が連結され、ソース端子で電源電圧を受信し、ドレイン端子で前記ライト電流を出力するＰ型ＭＯＳトランジスタから構成される
ことを特徴とする請求項６に記載の回路。
【請求項８】
第１または第２抵抗状態を有する相変化メモリセルが複数のワードラインとビットラインが交差するインターセクションごとに連結されたマトリックス形態のメモリセルアレイを備えた相変化メモリ装置におけるライト動作のためのライトドライバ回路であって、
前記相変化メモリセルの抵抗状態を変化させるために印加される第１及び第２状態パルスのうち一つを印加されるライトデータの論理状態に応じて選択し、第１または第２選択パルス信号として出力するパルス選択部と、
前記第１選択パルス信号が印加される場合に、増加プログラムされた第１電流パスを形成して電流出力シフトまたは前記相変化メモリセルの相変化特性シフトに従って調節された第１レベルの電圧を出力し、前記第２選択パルス信号が印加される場合に、増加プログラムされた第２電流パスを形成して電流出力シフトまたは前記相変化メモリセルの相変化特性シフトに従い調節された第２レベルの電圧を出力するライト電流制御部と、
前記ライト電流制御部の出力電圧に応じてライト電流を生成する電流駆動部と、を備える
ことを特徴とする回路。
【請求項９】
前記パルス選択部は、前記第１及び第２状態パルスを入力端でそれぞれ受信し、前記ライトデータを制御端で共通に受信する第１、第２伝送ゲートを含む
ことを特徴とする請求項８に記載の回路。
【請求項１０】
前記ライト電流制御部は、前記第１選択パルス信号に応じて前記第１電流パスを形成し、前記第１電流パスを通じて流れる電流がヒューズプログラムに応答したダミー電流パスにより増加されるようにするリセット電流調節部と、
前記第２選択パルス信号に応じて前記第２電流パスを形成し、前記第２電流パスを通じて流れる電流がヒューズプログラムに応答したダミー電流パスにより増加されるようにするセット電流調節部と、
前記第１、第２電流パスの電流供給端に電圧出力ノードが連結され、ヒューズプログラムに応答したダミー電圧供給パスにより前記電圧出力ノードの電圧レベルが増加されるようにし、前記第１または第２電流パスを通じて流れる電流量に従って調節された前記第１または第２レベルの電圧を前記電圧出力ノードを通じて出力する出力電圧調節部と、を含む
ことを特徴とする請求項８または９に記載の回路。
【請求項１１】
前記電流駆動部は、前記出力電圧調節部の前記電圧出力ノードにゲート端子が連結され、ソース端子で電源電圧を受信し、ドレイン端子で前記ライト電流を出力するＰ型ＭＯＳトランジスタから構成される
ことを特徴とする請求項１０に記載の回路。
【請求項１２】
第１または第２抵抗状態を有する相変化メモリセルが複数のワードラインとビットラインが交差するインターセクションごとに連結されたマトリックス形態のメモリセルアレイを備えた相変化メモリ装置におけるライト動作のためのライトドライバ回路であって、
前記相変化メモリセルの抵抗状態を変化させるために印加される第１及び第２状態パルスのうち一つを印加されるライトデータの論理状態に応じて選択し、第１または第２選択パルス信号として出力するパルス選択部と、
前記第１選択パルス信号が印加される場合に、増加または減少プログラムされた第１電流パスを形成して調節された第１レベルの電圧を出力し、前記第２選択パルス信号が印加される場合に、増加または減少プログラムされた第２電流パスを形成して調節された第２レベルの電圧を出力するライト電流制御部と、
前記ライト電流制御部の出力電圧に応じてライト電流を生成する電流駆動部と、を備える
ことを特徴とする回路。
【請求項１３】
前記パルス選択部は、前記第１及び第２状態パルスを入力端でそれぞれ受信し、前記ライトデータを制御端で共通に受信する第１、第２伝送ゲートを含む
ことを特徴とする請求項１２に記載の回路。
【請求項１４】
前記ライト電流制御部は、前記第１選択パルス信号に応じて前記第１電流パスを形成し、前記第１電流パスを通じて流れる電流がヒューズプログラムに応答したダミー電流パスにより増加または減少されるようにするリセット電流調節部と、
前記第２選択パルス信号に応じて前記第２電流パスを形成し、前記第２電流パスを通じて流れる電流がヒューズプログラムに応答したダミー電流パスにより増加または減少されるようにするセット電流調節部と、
前記第１、第２電流パスの電流供給端に電圧出力ノードが連結され、前記第１または第２電流パスを通じて流れる電流量に従って調節された前記第１または第２レベルの電圧を前記電圧出力ノードを通じて出力する出力電圧調節部と、を含む
ことを特徴とする請求項１３に記載の回路。
【請求項１５】
前記電流駆動部は、前記出力電圧調節部の前記電圧出力ノードにゲート端子が連結され、ソース端子で電源電圧を受信し、ドレイン端子で前記ライト電流を出力するＰ型ＭＯＳトランジスタから構成される
ことを特徴とする請求項１４に記載の回路。
【請求項１６】
前記ダミー電流パスは、ＤＣ出力回路のプログラムされた出力電圧に応じて前記電流供給端に印加される電流を通過させる
ことを特徴とする請求項１５に記載の回路。
【請求項１７】
相変化メモリセルを備えた相変化メモリ装置におけるライト電流印加方法であって、前記相変化メモリセルをライト動作モードに進入させる段階と、
ライト電流の強さをライトデータの論理状態に従って決定して前記相変化メモリセルに提供するときに、前記ライト電流の強さを設定されたプログラムにより前記相変化メモリセルの状態に対応して増加または減少的に調節する段階と、を含み、
ライト電流の強さがライトデータの論理状態に従って決定されて前記相変化メモリセルに提供される場合に、前記相変化メモリセルの状態に対応して前記ライト電流の強さが増加または減少されるようにする補償プログラム部を前記相変化メモリ装置内に備え、前記補償プログラム部は、前記ライト電流の強さが増加または減少されるようにするためにカッティング可能なヒューズを含む
ことを特徴とするライト電流の提供方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係るもので、特に相変化メモリ装置におけるライトドライバ回路及びライト電流印加方法に関する。
【背景技術】
【０００２】
通常、RAMは、コンピューターシステム、通信用機器などのような電子的システム内でデータを保持するための素子として用いられる。
【０００３】
特別なRAMメモリセルは相変化物質を含む。相変化物質を二つの物理的状態中の一つにセッティングすることにより、相変化物質から構成された相変化メモリセル内にデータが保持することができる。例えば、相変化物質の第１物理的状態は高抵抗状態を含み、第２物理的状態は低抵抗状態を含むことができる。ここで、前記高抵抗状態がバイナリ１を表現し、前記低抵抗状態はバイナリ０を表現するようになる。
【０００４】
複数の相変化メモリセルを有するメモリセルアレイを含む相変化メモリ装置は、DRAMの代用として電子的システム内に採用されることになる。
【０００５】
図９は、通常の相変化メモリ素子の適用例を示した携帯用電子システムの回路ブロック図である。バスラインL3を通じてマイクロプロセッサ４に連結された相変化メモリ装置１０は、携帯用電子システムのメインメモリとして機能する。バッテリ２は、電源ラインL４を通じてマイクロプロセッサ４、I/O（入出力部）６及び相変化メモリ装置１０に電力を供給する。受信データがラインL１を通じてI/O６に提供される場合、マイクロプロセッサ４は、ラインL２を通じてその受信データを受信し処理した後に、バスラインL３を通じて相変化メモリ装置１０に受信または処理されたデータを印加する。相変化メモリ装置１０は、バスラインL３を通じてそのデータをメモリセルに格納する。また、メモリセルに格納されたデータは、マイクロプロセッサ４によりリードされてI/O６を通じて外部に出力されう。
【０００６】
バッテリ２の電力が電源ラインL４に供給されていない場合でも、相変化メモリ装置１０のメモリセルに格納されたデータは、相変化物質の特性により、消失しないで保持される。即ち、相変化メモリ装置１０は、DRAMとは異なって不揮発性メモリである。さらに、高速動作及び低消費電力特性は、相変化メモリ装置１０が有する他の長所である。  図１０は、図９の相変化メモリ装置１０の概略的回路ブロック図である。図示したように、相変化メモリセル５２の他は、通常のDRAMが有する回路機能ブロック、例えば、アドレスバッファと信号発生回路２０、ローデコーダー３０、コラムパスとコラムデコーダー４０、ライトドライバ回路１００、リード増幅回路６０、及びデータ入出力バッファ７０が示される。しかし、このような回路機能ブロックの細部的構成及び動作は、相変化メモリセル５２のリード及びライト動作特性に基因してDRAMの対応するブロックとは少し異なる。
【０００７】
図１０において、メモリセルアレイ及びセンスアンプ５０内でメモリセルアレイを構成する単位メモリセル５２は、一つのアクセストランジスタNTと一つの可変抵抗体GSTで構成される。可変抵抗体GSTは、相変化物質に相当する。アクセストランジスタNTのゲートは、メモリセルアレイの行を構成するワードラインWLと連結され、可変抵抗体GSTの一端はメモリセルアレイの列を構成するビットラインBLと連結される。可変抵抗体GSTは、他の方式においては、DRAMセルを構成するキャパシタの位置にも連結されうる。
【０００８】
可変抵抗体GSTとして機能する相変化物質は、図１１に示すような状態変化を有する。図１０の相変化メモリセル５２内の相変化物質に対応する状態変化を示す図１１を参照すると、上部電極５６と下部電極５４との間に挟まれた相変化物質膜５５が示される。相変化物質膜５５は、温度及びヒーティング時間に従って相が結晶化または非晶質化されることにより、抵抗値が変化する相変化物質、例えばGexSbyTez（以下、GST）などで構成されうる。
【０００９】
図１２は、図１１の相変化物質についての時間対温度に対する相変化の特性を示す。図面において横軸は時間を示し、縦軸は温度Tを示す。相変化物質GSTの非晶質化状態は、グラフ中の参照符号１２、１０、１４で示されるように、相変化物質GSTを溶融点Tｍ以上に加熱した後、急速に冷却させることにより達成される。また、結晶化状態はグラフ符号２２、２０、２４で示されるように、相変化物質を一定時間の間に結晶化温度Tx以上に加熱した後、冷却させることにより達成される。図１１の符号ST1、ST2で示されるように、相変化物質GSTの状態が非晶質化状態から結晶化状態に変わる場合をセット（SET）と定義し、結晶化状態から非晶質化状態に再度変わる場合をリセット（RESET）と定義する。相変化物質GSTが非晶質化状態として存在する場合、抵抗値は結晶化状態として存在する場合の抵抗値に比べ顕著に大きい。
【００１０】
図１１の相変化物質膜５５を加熱する方法は、レーザービームを用いる方法と電流を用いる方法などがあり、メモリチップの実現容易性の側面から電流を用いる方法の方が有利である。電流を用いる方法を適用する際、相変化物質膜５５は、電流の強さ及び電流の印加時間に従い発生するジュール熱（joule heating）によりセットまたはリセット状態にすることができる。
【００１１】
図１３は、図１１の相変化物質をジュール熱により第１、第２状態に変化させるための電流パルスの波形を示す図である。図１２と同様に、横軸は時間Tを示し、縦軸は電流Iを示す。図１３において電流の強さを示す電流レベルを比較すると、リセットパルスG１のレベルはセットパルスG２のレベルよりも高い。電流の印加時間を比較すると、セットパルスG２の印加時間はリセットパルスG１の印加時間よりも長い。つまり、ここで、図１３のリセットパルスG１とセットパルスG２は、ライト動作モードでバイナリ１またはバイナリ０を格納するためにメモリセルに印加されるべきライト電流を意味する。
【００１２】
以下、より具体的な例を例供するために、図１０ないし図１３を参照して相変化メモリセル５２にデータを格納する動作、即ち、ライト動作（あるいは、プログラム動作）を概略的に説明し、次いで、格納されたデータを感知して外部に出力するリード動作を説明する。
【００１３】
図９のメモリセルアレイ及びセンスアンプ５０内の第1ワードラインWL１と第１ビットラインBL１との間に連結された相変化メモリセル５２にライトデータWDATAを格納する場合と仮定すると、ローデコーダー３０のアドレスデコーディング動作により第１ワードラインWL1が活性化される。一方、コラムパス及びコラムデコーダー４０のデコーディング動作により第１ビットラインBL１が選択される。データ入出力バッファ７０を通じて印加されるライトデータWDATAは、ライトドライバ回路１００に印加される。ライトドライバ回路１００は、ライトデータWDATAが論理１である場合、図１３に示されるリセットパルスG1をシングルデータラインSDLにライト電流として印加する。ライトドライバ回路１００は、ライトデータWDATAが論理０である場合、図１３に示されるようなセットパルスG２をシングルデータラインSDLにライト電流として印加する。リセットパルスG１が第1ビットラインBL１に印加されると、選択された相変化メモリセル５２の相変化物質膜５５は、図１２の温度グラフ１０のような温度に加熱されてから冷却されるため、図１１のメモリセル５２−１のようにリセットされる。つまり、リセットされたメモリセル５２は高抵抗状態を有するため、データ１を保持するメモリセルとして機能する。一方、セットパルスG１が第1ビットラインBL１に印加されると、選択された相変化メモリセル５２の相変化物質膜５５は、図１２の温度グラフ２０のような温度に加熱されてから冷却されるため、図１１のメモリセル５２−２のようにセットされる。つまり、セットされたメモリセル５２は、相対的に低抵抗状態を有するため、データ０を保持するメモリセルとして機能する。
【００１４】
データ１または０としてメモリセル５２に保持されたデータは、第1ワードラインWL１と第1ビットラインBL１が選択される場合に、第1ビットラインBL１を通じてリードされる。データ１が保持された場合には、メモリセル５２は高抵抗状態であるため、ビットラインBL１から接地へ流れるセル貫通電流のレベルは相対的に低い。また、データ０が保持された場合には、メモリセル５２は低抵抗状態であるため、セル貫通電流のレベルは相対的に高い。従って、セル貫通電流による電流変化を感知する電流センスアンプをビットラインに連結して駆動させるか、または、セル貫通電流による電圧変化を感知する電圧センスアンプを前記ビットラインに連結して駆動させることにより、メモリセル５２に保持されたデータが１であるか０であるかを判読することができる。１または０としてリードされたデータは、コラムパス及びコラムデコーダー４０、並びにリード増幅回路６０を経てデータ入出力バッファ７０に出力される。ここで、リード増幅回路６０は、ビットラインセンスアンプから出力されたデータを再度増幅する役割を果たす回路である。
【００１５】
相変化メモリセルからデータをリードする回路についての技術が、特許文献１（Lowrey等に２００３年８月１９日付で付与された米国特許第６，６０８，７７３号）に開示されている。
【００１６】
また、相変化メモリセルを形成する回路についての技術が、特許文献２（Heon  Lee等に２００３年８月１２日付で付与された米国特許第６，６０５，８２１号）に開示されている。
【００１７】
そして、相変化メモリ素子においてライト動作を行う技術の例が、特許文献３（Lowrey等に２００３年４月８日付で付与された米国特許第６，５４５，９０７号）に開示されている。特許文献３には、ライト電流としてのリセットパルスとセットパルスによりライト動作を行う方法が開示されているが、ライトドライバ回路などのようなライト電流生成回路において電流出力シフトが発生するか、または相変化物質を有する相変化メモリセルが外部要因及び工程変化に基因して相変化特性シフトを有する場合におけるライト電流の出力調節に対する対策が不足している。
【００１８】
即ち、外部要因及び工程変化に基因してライトドライバ回路などのようなライト電流生成回路の電流出力が規定した値で発生しない場合に、リセットパルス及びセットパルスの電流レベルも規定した値で生成しないため、ライト動作の信頼性が低下することになる。また、相変化物質を有する相変化メモリセルが外部要因及び工程変化に基因して相変化特性シフトを有する場合に、リセットまたはセットパルスの電流レベルが規定した値に印加されるとしてもライト動作の信頼性は保障されにくい。ライト動作の信頼性が低い場合、相変化メモリ装置の製造収率は低下しうる。
【００１９】
従って、ライトドライバ回路から出力されるライト電流をメモリセルアレイブロック別にまたはメモリチップ別に調節してライト動作をより正確に行い得る技術が必要とされる。
【特許文献１】米国特許第６，６０８，７７３号公報
【特許文献２】米国特許第６，６０５，８２１号公報
【特許文献３】米国特許第６，５４５，９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、本発明の第１の目的は、このような従来の問題点を解決することができる相変化メモリ装置におけるライトドライバ回路及びライト電流印加方法を提供することにある。
【００２１】
本発明の第２の目的は、ライト電流生成回路で電流出力シフトが発生する場合においてもライト動作の信頼性を保障または最大化し得る相変化メモリ装置におけるライトドライバ回路及びライト電流印加方法を提供することにある。
【００２２】
本発明の第３の目的は、相変化物質を有する相変化メモリセルが外部要因及び工程変化に基因して相変化特性シフトを有する場合にライト電流の出力を調節することができる相変化メモリ素子におけるライトドライバ回路及びライト電流印加方法を提供することにある。
【００２３】
本発明の第４の目的は、相変化メモリセルをリセットまたはセットするためのライト電流の強さを調節することができるライトドライバ回路を提供することにある。
【００２４】
本発明の第５の目的は、製造工程及び外部要因により出力シフトされたセット電流及びリセット電流を補正し得る相変化メモリ装置におけるライトドライバ回路及びライト電流印加方法を提供することにある。
【００２５】
本発明の第６の目的は、セット電流とリセット電流のレベルをヒューズプログラムにより増減出力することができるライトドライバ回路を提供することにある。
【課題を解決するための手段】
【００２６】
このような目的を達成するため、本発明の実施形態に従うライトドライバ回路は、第１または第２抵抗状態を有する相変化メモリセルが複数のワードラインとビットラインとの交差するインターセクションごとに連結されたマトリックス形態のメモリセルアレイを備えた相変化メモリ装置におけるライト動作のための回路に係り、前記相変化メモリセルの抵抗状態を変化させるために印加される第１及び第２状態パルスのうち一つを印加されるライトデータの論理状態に応じて選択し、第１または第２選択パルスとして出力するパルス選択部と、前記第１選択パルス信号が印加される場合は、プログラムされた第１電流パスを形成して電流出力シフト及び相変化特性シフトに従って調節された第１レベルの電圧を出力し、前記第２選択パルス信号が印加される場合は、プログラムされた第２電流パスを形成して電流出力シフト及び相変化特性シフトに従って調節された第２レベルの電圧を出力するライト電流制御部と、前記ライト電流制御部の出力電圧に応じてライト電流を生成する電流駆動部と、を備える。
【００２７】
好ましくは、前記ライト電流制御部は、前記第１選択パルス信号に応じて前記第１電流パスを形成し、前記第１電流パスを通じて流れる電流がヒューズプログラムにより減少されるようにするリセット電流調節部と、前記第２選択パルス信号に応じて前記第２電流パスを形成し、前記第２電流パスを通じて流れる電流がヒューズプログラムにより減少されるようにするセット電流調節部と、前記第１、第２電流パスの電流供給端に電圧出力ノードが連結され、ヒューズプログラムにより前記電圧出力ノードの電圧レベルが減少されるようにし、前記第１または第２電流パスを通じて流れる電流量に従って調節された前記第１または第２レベルの電圧を前記電圧出力ノードを通じて出力する出力電圧調節部と、を含む。
【００２８】
また、本発明による相変化メモリセルを備える相変化メモリ装置におけるライト電流印加方法は、前記相変化メモリセルをライト動作モードに進入させる段階と、ライト電流の強さをライトデータの論理状態に従って決定して前記相変化メモリセルに提供するときに、電流出力シフト及び前記相変化メモリセルに対する相変化特性シフトが補償されるようにするため、前記ライト電流の強さを設定されたプログラムにより増加または減少的に調節する段階と、を含む。
【発明の効果】
【００２９】
上記のような本発明の相変化メモリ装置におけるライトドライバ回路及びライト電流印加方法によると、ライト電流生成回路に電流出力シフトが存在するか、または相変化物質を有する相変化メモリセルが外部要因及び工程変化に起因して相変化特性シフトを有する場合においても、ライト動作がより正確に行われるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照しながら本発明の望ましい実施形態を詳しく説明する。図面において同一または類似した機能を有する構成要素には、同一または類似した参照符号が付されている。以下では、本発明の望ましい実施形態として多くの具体例が図面とともに説明されているが、これは本分野の通常の知識を有するものに本発明の理解を助けることを目的とするものであり、本発明を限定することを意図したものではない。
【００３１】
図１は、本発明の望ましい実施形態のライトドライバ回路のブロック図である。図１示すライトドライバ回路１００は、パルス選択部１１０、ライト電流制御部１５０、及び電流駆動部１６０を含む。ライト電流制御部１５０は、リセット電流調節部１２０、セット電流調節部１３０及び出力電圧調節部１４０を含む。
【００３２】
パルス選択部１１０は、相変化メモリセルの抵抗状態を変化させるために印加される第１、第２状態パルスP_RESET、P_SETのうち一つを印加されるライトデータWDATAの論理状態に応じて選択し、第１または第２選択パルス信号PRESET、PSETとして出力する。
【００３３】
ライト電流制御部１５０は、第１選択パルス信号PRESETが印加された場合には、プログラムされた第１電流パスを形成して、調節された第１レベルの電圧を電圧出力端V０に出力し、第２選択パルス信号PSETが印加された場合には、プログラムされた第２電流パスを形成して、調節された第２レベルの電圧を電圧出力端V０に出力する。
【００３４】
電流駆動部１６０は、ライト電流制御部１５０の出力電圧に応答してライト電流を発生しラインSDLに印加する。
【００３５】
図２は、図１のパルス選択部１１０の構成例である。図示に示す構成では、パルス選択部１１０は、第１伝送ゲート１１２、第２伝送ゲート１１３及びインバーター１１４を含んで構成される。インバーター１１４は、ライトデータWDATAの論理状態を反転するために連結されたものである。第１伝送ゲート１１２、第２伝送ゲート１１３は、第１及び第２状態パルスP_RESET、P_SETを入力端でそれぞれ受信し、ライトデータを制御端で受信する。従って、ライトデータWDATAの論理状態がハイである場合、第１伝送ゲート１１２がイネーブルされて第１選択パルス信号PRESETが活性化される。反対に、ライトデータWDATAの論理状態がローである場合、第２伝送ゲート１１３がイネーブルされて第２選択パルス信号PSETが活性化される。
【００３６】
図３は、図１のライト電流制御部及び電流駆動部の第１構成例を示した回路図である。図３に示すように、リセット電流調節部１２０は、第１〜第４N型MOSトランジスタ１２１〜１２４と、第１〜第３ヒューズ１２５〜１２７とから構成される。ドレイン−ソースチャンネルが直列連結された第１〜第４N型MOSトランジスタ１２１〜１２４は、それぞれのゲート端子を通じて第１選択パルス信号PRESETを共通に受信する。第１〜第３ヒューズ１２５〜１２７は、第２〜第４N型MOSトランジスタ１２２〜１２４にそれぞれ対応して連結される。例えば、第１ヒューズ１２５がカッティングされた場合は、第１N型MOSトランジスタ１２１のソースに流れる電流は、第２N型MOSトランジスタ１２２を通じてのみ流れる。しかし、第１ヒューズ１２５がカッティングされなかった場合は、第１N型MOSトランジスタ１２１のソースに流れる電流は、第２N型MOSトランジスタ１２２を通過しなくても前記第３N型MOSトランジスタ１２３のドレインに流れることができる。
【００３７】
同様に、セット電流調節部１３０も第１〜第４N型MOSトランジスタ１３１〜１３４と、第１〜第３ヒューズ１３５〜１３７とから構成される。ドレイン−ソースチャンネルが直列連結された第１〜第４N型MOSトランジスタ１３１〜１３４は、それぞれのゲート端子を通じて第２選択パルス信号PSETを共通に受信する。第１〜第３ヒューズ１３５〜１３７は、第２〜第４N型MOSトランジスタ１３２〜１３４にそれぞれ対応して連結される。例えば、第１ヒューズ１３５がカッティングされた場合は、第１N型MOSトランジスタ１３１のソースに流れる電流は、第２N型MOSトランジスタ１３２を通じてのみ接地へ流れる。しかし、第１ヒューズ１３５がカッティングされなかった場合は、第１N型MOSトランジスタ１３１のソースに流れる電流は、第２N型MOSトランジスタ１３２を通過しなくても第３N型MOSトランジスタ１３３のドレインに流れることができる。ノードN０１は電流供給端に相当する。
【００３８】
出力電圧調節部１４０は、第１〜第４P型MOSトランジスタ１４１〜１４４と、第１〜第３ヒューズ１４５〜１４７とから構成される。第１〜第４P型MOSトランジスタ１４１〜１４４のソース端子は共通に電源電圧VDDに連結され、ゲート端子は共通に電圧出力端VOに連結される。第２〜第４P型MOSトランジスタ１４２〜１４４のドレイン端子はそれぞれ対応する第１〜第３ヒューズ１４５〜１４７を通じて電圧出力端VOに共通に連結される。第１P型MOSトランジスタ１４１のドレイン端子は、電圧出力端VOに連結される。例えば、第１ヒューズ１４５がカッティングされた場合は、第２P型MOSトランジスタ１４２のドレイン端子は、電圧出力端VOと電気的に分離された状態であるため、第２P型MOSトランジスタ１４２による駆動電流はなくなる。つまり、第２P型MOSトランジスタ１４２が電流駆動を担わなくなるので、ノードN０１の電圧レベルは、その分だけ低くなる。
【００３９】
図３において、電流駆動部１６０は、P型MOSトランジスタMPDから構成される。P型MOSトランジスタMPDのライト電流の出力レベル、即ち、ライト電流の大きさは、ノードN０１に現れる電圧レベルに依存する。
【００４０】
図４は、図１のライトドライバ回路のライト電流出力に係る動作タイミング図である。図４に示すように、ライトデータWDATAが論理ハイ（１）として印加されるタイム区間内で第１選択パルス信号PRESETが図２の第１伝送ゲート１１２を通じて出力される。第１選択パルス信号PRESETは、図４のタイミング図において矢印符号A1として表示されたように、第１状態パルスP_RESETのライジングエッジに応じて生成される。
【００４１】
一方、ライトデータWDATAが論理ロー（０）として印加されるタイム区間内では、第２選択パルス信号PSETが図２の第２伝送ゲート１１３を通じて出力される。第２選択パルス信号PSETは、図４のタイミング図において矢印符号A2として表示されたように、第２状態パルスP_SETのライジングエッジに応じて生成される。
【００４２】
ライトデータWDATAの論理状態に従ってパルス選択部１１０が第１選択パルス信号PRESETまたは第２選択パルス信号PSETを出力すると、ライト電流制御部１５０内のリセット電流調節部１２０またはセット電流調節部１３０が出力電圧調節部１４０により生成された電圧を接地を通じて一定レベルに放電し始める。このとき、接地を通じて流れる電流量に従って出力電圧調節部１４０の出力電圧V０のレベルが決定される。出力電圧調節部１４０の出力電圧V０のレベルが高い場合は、図３のP型MOSトランジスタMPDの電流ドライビング能力が減少されて、出力ラインSDLに現われるライト電流の出力レベルは低くなる。一方、出力電圧調節部１４０の出力電圧V０のレベルが低い場合は、図５のP型MOSトランジスタMPDの電流ドライビング能力が増加されて、出力ラインSDLに現われるライト電流の出力レベルは高くなる。
【００４３】
図４の波形SDLに示されるように、リセット電流のレベルが参照符号H２のレベルとして出力される場合には、リセット電流のレベルを低くする必要がある。このような場合において、図３のリセット電流調節部１２０内の第１〜第３ヒューズ１２５〜１２７がカッティングの対象となる。例えば、第１ヒューズ１２５をレーザービームなどの光源でカッティングする場合、第１及び第２N型MOSトランジスタ１２１、１２２と、第２及び第３ヒューズ１２６、１２７を通じて電流パスが形成される。このとき、第２N型MOSトランジスタ１２２のターンオン抵抗が電流の流れを妨げるため、接地VSSを通じて流れる電流量は減り、その結果としてノードNO１の電圧レベルは第１ヒューズ１２５がカッティングされなかった場合に比べて高くなる。よって、図５のP型MOSトランジスタMPDの電流ドライビング能力が減少されて、出力ラインSDLに表われるライト電流の出力レベルは、参照符号H１のレベルに低くなる。もし、参照符号H３のレベルまでリセット電流のレベルを低くしなければならない場合は、第２ヒューズ１２６及び第３ヒューズ１２７が追加的にカッティングされる。従って、第１〜第３ヒューズ１２５〜１２７が全てカッティングされた場合、第１〜第４N型MOSトランジスタ１２１〜１２４のドレイン−ソースチャンネルを通じてのみ電流パスが形成されるため、放電電流量は一層減少される。その結果として、P型MOSトランジスタMPDのゲート端子の電圧レベルは以前の場合に比べて高くなり、出力ラインSDLに現われるライト電流の出力レベルは参照符号H３のレベルに低くなることができる。
【００４４】
一方、図４の波形SDLに示されるように、リセット電流のレベルが参照符号H３のレベルとして出力される場合は、リセット電流のレベルを高くする必要がある。そのような場合に図３の出力電圧調節部１４０内の第１〜第３ヒューズ１４５〜１４７がカッティングの対象となる。例えば、第１ヒューズ１４５をレーザービームなどの光源でカッティングする場合は、第２P型MOSトランジスタ１４２は、電源電圧VDDのドライビング動作に寄与しなくなる。よって、ノードNO１の電圧レベルは、第１ヒューズ１４５がカッティングされなかった場合に比べて低くなるため、P型MOSトランジスタMPDの電流ドライビング能力が増加して出力ラインSDLに現われるライト電流の出力レベルは参照符号H１のレベルに上昇する。また、参照符号H２のレベルまでリセット電流のレベルを高くする場合は、第２及び第３ヒューズ１４６、１４７が追加的にカッティングされることができる。よって、第１〜第３ヒューズ１４５〜１４７が全てカッティングされた場合は、第１P型MOSトランジスタ１４１のソース−ドレインチャンネルを通じてのみ電流がドライビングされるため、P型MOSトランジスタMPDのゲート端子の電圧レベルは以前の場合に比べて低くなる。従って、出力ラインSDLに現われるリセット電流の出力レベルは参照符号H２のレベルに上昇されることができる。
【００４５】
続いて、セット電流の調節動作を説明する。図４の波形SDLから示されるように、セット電流のレベルが参照符号H２０のレベルとして出力される場合には、セット電流のレベルを低める必要がある。この場合は、図３のセット電流調節部１３０内の第１〜第３ヒューズ１３５〜１３７がカッティングの対象となる。例えば、第１ヒューズ１３５をレーザービームなどの光源でカッティングする場合は、第１及び第２N型MOSトランジスタ１３１、１３２と、第2及び第３ヒューズ１３６、１３７を通じて電流パスが形成される。このとき、第２N型MOSトランジスタ１３２のターンオン抵抗が電流の流れを妨げるように作用するため、接地VSSを通じて流れる電流量が減り、その結果としてノードN０１の電圧レベルは、第１ヒューズ１３５がノーカッティングされた場合に比べて高くなる。よって、図５のP型MOSトランジスタMPDの電流ドライビング能力が減少されて出力ラインSDLに現われるセット電流の出力レベルは、参照符号H１０のレベルに低くなる。もし、参照符号H３０のレベルまでセット電流のレベルを低める場合は、第２及び第３ヒューズ１３６、１３７が追加的にカッティングされる。従って、第１ヒューズ１３５〜第３ヒューズ１３７が全てカッティングされた場合は、第１N型MOSトランジスタ１３１〜第４N型MOSトランジスタ１３４のドレイン−ソースチャンネルを通じてのみ電流パスが形成されるため、放電電流量は一層減少される。その結果として、P型MOSトランジスタMPDのゲート端子の電圧レベルは以前の場合に比べ高くなり、出力ラインSDLに表われるセット電流の出力レベルは参照符号H３０のレベルまで低くなることができる。一方、セット電流のレベルが参照符号H３０のレベルとして出力される場合には、セット電流のレベルを高くする必要がある。このような場合において、図３の出力電圧調節部１４０内の第１ヒューズ１４５〜第３ヒューズ１４７がカッティングの対象になることができる。例えば、第１ヒューズ１４５をカッティングする場合は、第２P型MOSトランジスタ１４２が電源電圧VDDのドライビング動作に寄与しないため、ノードNO１の電圧レベルは第１ヒューズ１４５がカッティングされなかった場合に比べて低くなる。従って、P型MOSトランジスタMPDの電流ドライビング能力が増加されて、出力ラインSDLに現われるセット電流の出力レベルは参照符号H１０のレベルに上昇する。
【００４６】
上述のように、ライト電流生成回路に電流出力シフトが存在し、または相変化物質を有する相変化メモリセルが外部要因及び工程変化に基因して相変化特性シフトを有する場合においても、増加または減少によって補償されたリセットまたはセット電流をヒューズプログラムにより出力することができる。カッティングの可能なヒューズは、ライト電流の強さがライトデータの論理状態に従って決定されて相変化メモリセルに提供される場合において、ライト電流の強さが増加または減少されるようにする補償プログラム部として機能する。
【００４７】
図５は、図４のライト電流制御部及び電流駆動部の第２構成例を示した回路図である。図５に示すように、リセット電流調節部１２０−１は、第１N型MOSトランジスタ１２１〜第４N型MOSトランジスタ１２４と、第５及び第６N型トランジスタ１２８、１２９とから構成される。ドレイン−ソースチャンネルが直列連結された第１N型MOSトランジスタ１２１〜第４N型トランジスタ１２４は、それぞれのゲート端子を通じて第１選択パルス信号PRESETを共通に受信する。第５N型MOSトランジスタ１２８は、第１及び第２N型MOSトランジスタ１２１、１２２に対応して並列に連結され、第６N型MOSトランジスタ１２９は、第３及び第４N型MOSトランジスタ１２３、１２４に対応して並列に連結される。例えば、第５N型MOSトランジスタ１２８がターンオンされる場合は、第１N型MOSトランジスタ１２１のドレインに現われる電流は、第５N型MOSトランジスタ１２８のドレイン−ソースチャンネルを通じても流れることになる。第５及び第６N型MOSトランジスタ１２８、１２９のゲート端子には、それぞれ対応する制御信号C、Dが印加される。
【００４８】
同様に、セット電流調節部１３０−１も、第１N型MOSトランジスタ１３１〜第４N型MOSトランジスタ１３４と、第５及び第６N型MOSトランジスタ１３８、１３９とから構成される。ドレイン−ソースチャンネルが直列連結された第１N型MOSトランジスタ１３１〜第４N型MOSトランジスタ１３４は、それぞれのゲート端子を通じて第２選択パルス信号PSETを共通に受信する。第５N型MOSトランジスタ１３８は、第１N型MOSトランジスタ１３１及び第２N型MOSトランジスタ１３２に対応して並列に連結され、第６N型MOSトランジスタ１３９は、第３及び第４N型MOSトランジスタ１３３、１３４に対応して並列に連結される。第５及び第６N型MOSトランジスタ１３８、１３９のゲート端子には、それぞれ対応する制御信号C、Dが印加される。第５N型MOSトランジスタ１３８がターンオンされる場合、第１N型MOSトランジスタ１３１のドレインに現われる電流は、第５N型MOSトランジスタ１３８のドレイン−ソースチャンネルを通じても流れることになる。
【００４９】
出力電圧調節部１４０−１は、第１P型MOSトランジスタ１４１〜第４P型MOSトランジスタ１４４と、第５P型MOSトランジスタ１４５〜第７P型MOSトランジスタ１４７とから構成される。第１及び第５〜７P型MOSトランジスタ１４１、１４５〜１４７のソース端子は、共通に電源電圧VDDに連結され、第１〜第４P型MOSトランジスタ１４１〜１４４のゲート端子は、共通に電圧出力端VOに連結される。第５P型MOSトランジスタ１４５〜第７P型MOSトランジスタ１４７のゲート端子には、それぞれ対応する制御信号E、F、Gが印加される。例えば、第５P型MOSトランジスタ１４５がターンオンされる場合、第２P型MOSトランジスタ１４２もターンオンされる。従って、第１P型MOSトランジスタ１４１のターンオン動作と第５P型MOSトランジスタ１４５及び第２P型MOSトランジスタ１４２のターンオン動作に従ってノードNO１の電圧レベルがその分だけ高くなる。
【００５０】
図５において、電流駆動部１６０は、図３の場合と同様にP型MOSトランジスタMPDから構成される。
【００５１】
図５において、リセット電流調節部１２０−１内の第１N型MOSトランジスタ１２１〜第４N型MOSトランジスタ１２４は第１電流パスを動作的に形成し、第５及び第６N型MOSトランジスタ１２８、１２９はダミー電流パスを動作的に形成する。前記ダミー電流パスは、ヒューズプログラムに応答した制御信号A、Bにより制御される。従って、リセット電流調節部１２０−１は、図３のリセット電流調節部１２０の役割とは反対に、リセット電流を増加させる。即ち、前記ダミー電流パスの形成によりノードNO１の電圧レベルは低くなるため、MOSトランジスタMPDの電流ドライビング能力を増加させる。
【００５２】
また、セット電流調節部１３０−１内の第１N型MOSトランジスタ１３１〜第４N型MOSトランジスタ１３４は第１電流パスを動作的に形成し、第５及び第６N型MOSトランジスタ１３８、１３９はダミー電流パスを動作的に形成する。前記ダミー電流パスは、ヒューズプログラムに応答した制御信号C、Dにより制御される。従って、セット電流調節部１３０−１は、図３のセット電流調節部１３０の役割とは反対に、セット電流を増加させる。即ち、前記ダミー電流パスの形成によりノードNO１の電圧レベルは低くなるため、P型MOSトランジスタMPDの電流ドライビング能力を増加させる。
【００５３】
一方、図５において、出力電圧調節部１４０−１内の第５P型MOSトランジスタ１４５〜第７P型MOSトランジスタ１４７は、ダミー電圧供給パスを動作的に形成する。前記ダミー電圧供給パスの遮断または連結は、ヒューズプログラムに応答した制御信号E、F、Gにより制御される。従って、出力電圧調節部１４０−１は、図３の出力電圧調節部１４０の役割とは反対に、電圧出力ノードVOの電圧レベルを増加させる。出力電圧調節部１４０−１のダミー電圧供給パスの動作的連結によりP型MOSトランジスタMPDのゲート端子に印加される電圧レベルは高くなるため、ライト電流としてのリセット電流またはセット電流の出力レベルは低くなる。
【００５４】
図６は、図５の制御信号A、B〜Gを生成するための制御信号発生部の構成例を示した回路図である。図６において、符号１１aは、出力電圧調節部１４０−１に印加される制御信号E、F、Gを生成するための回路で、符号１１ｂは、リセット電流調節部１２０−１及びセット電流調節部１３０−１に印加される制御信号A、B、C、Dを生成するための回路である。
【００５５】
制御信号E、F、Gのうち一つを生成するための回路１１aは、ヒューズFU１、FU２と、互いに従属接続されたダイオード機能のN型MOSトランジスタNM1〜NM４と、インバーターIN１、IN２とから構成される。例えば、制御信号Eを論理ローとして生成する場合、即ち、リセット電流またはセット電流の出力レベルを低める必要がある場合は、ヒューズFU１、FU２がカッティングされる。従って、電源電圧VDDがインバーターIN１の入力ノードに提供されないため、インバーターIN２の出力は論理ローとなる。
【００５６】
制御信号A、B、C、Dのうち一つを生成するための回路１１ｂは、ヒューズFU1、FU2と、互いに従属接続されたダイオード機能のN型MOSトランジスタNM1〜NM4と、インバーターIN１〜IN３とからなる。例えば、制御信号Aを論理ハイとして生成する場合、即ち、リセット電流の出力レベルを高める必要がある場合には、ヒューズFU1、FU2がカッティングされる。従って、電源電圧VDDがインバーターIN１の入力ノードに提供されないため、インバーターIN３の出力は論理ハイとなる。
【００５７】
図７は、図１のライト電流制御部及び電流駆動部の第３構成例を示した回路図である。図７に示すように、リセット電流調節部１２０−２は、第１〜第４N型MOSトランジスタ１２１〜１２４と、第５及び第６N型MOSトランジスタ１２７、１２８と、から構成される。ドレイン−ソースチャンネルが直列連結された第１〜第５N型MOSトランジスタ１２１〜１２４、１２７は、それぞれのゲート端子を通じて第１選択パルス信号PRESETを共通に受信する。第６N型MOSトランジスタ１２８のソース端子は接地に連結され、ドレイン端子は第５N型MOSトランジスタ１２７のソース端子に連結され、ゲート端子は増減制御信号DC-RESETに連結される。例えば、第６N型MOSトランジスタ１２８のゲート端子に印加される増減制御信号DC-RESETの電圧レベルに従って第６N型MOSトランジスタ１２８のドレイン−ソースチャンネルを通じて流れる電流量が増加または減少的に調節される。リセット電流調節部１２０−２内の第１〜第４N型MOSトランジスタ１２１〜１２４は第１電流パスを動作的に形成し、第５及び第６N型MOSトランジスタ１２７、１２８はダミー電流パスを動作的に形成する。前記ダミー電流パスは、ヒューズプログラムに応答した増減制御信号DC-RESETにより制御される。従って、リセット電流調節部１２０−２は、リセット電流を増加または減少させる機能を有する。即ち、前記ダミー電流パスの形成によりノードNO１の電圧レベルは高くなるか又は低くなるため、P型MOSトランジスタMPDの電流ドライビング能力は減少または増加される。
【００５８】
同様に、セット電流調節部１３０−２も、第１〜第４N型MOSトランジスタ１３１〜１３４と、第５及び第６N型MOSトランジスタ１３７、１３８とから構成される。ドレイン−ソースチャンネルが直列連結された第１〜第５N型MOSトランジスタ１３１〜１３４、１３７は、それぞれのゲート端子を通じて第２選択パルス信号PSETを共通に受信する。第６N型MOSトランジスタ１３８のソース端子は接地に連結され、ドレイン端子は第５N型MOSトランジスタ１３７のソース端子に連結され、ゲート端子は増減制御信号DC-SETに連結される。例えば、第６N型MOSトランジスタ１３８のゲート端子に印加される増減制御信号DC-SETの電圧レベルに従って第６N型MOSトランジスタ１３８のドレイン−ソースチャンネルを通じて流れる電流量が増加または減少的に調節される。ここで、リセット電流調節部１３０−２内の第１〜第４N型MOSトランジスタ１３１〜１３４は第１電流パスを動作的に形成し、第５及び第６N型MOSトランジスタ１３７、１３８はダミー電流パスを動作的に形成する。前記ダミー電流パスは、ヒューズプログラムに応答した増減制御信号DC-SETにより制御される。従って、セット電流調節部１３０−２は、セット電流を増加または減少させる機能を有する。即ち、前記ダミー電流パスの形成によりノードNO１の電圧レベルは高くなるか低くなるため、P型MOSトランジスタMPDのドレイン端子を通じて出力されるセット電流のレベルは減少または増加される。
【００５９】
図７において、出力電圧調節部１４０−２は、一つのP型MOSトランジスタ１４１から構成される。P型MOSトランジスタ１４１のソース端子は、電源電圧VDDに連結され、ゲート端子及びドレイン端子は共通に電圧出力端VOに連結される。従って、P型MOSトランジスタ１４１は、ノーマリーターンオンされて、設定された駆動能力に従った電圧をノードNO１に提供する。
【００６０】
図７の電流駆動部１６０は、図３の場合と同様に、P型MOSトランジスタMPDから構成されている。
【００６１】
図８は、図５の増減制御信号を生成するための増減制御信号発生部の構成例を示した回路図である。図８において、符号１３aは、リセット電流調節部１２０−２に印加される増減制御信号DC-RESETを生成するための回路で、符号１３ｂは、セット電流調節部１３０−２に印加される増減制御信号DC-SETを生成するための回路である。
【００６２】
増減制御信号DC-RESETを生成するための回路１３aは、直列に連結された抵抗R1〜R4と、直流電圧の増減をプログラムするためのヒューズF1〜F4と、互いに従属接続されたN型MOSトランジスタNM1〜NM4と、P型MOSトランジスタPM1と、からなる。ここで、レベルダウン部LD内のヒューズF1、F2がカッティングされる場合は、抵抗R3、R4がノードND1から接地VSSに流れる電流を妨げるように作用するため、P型MOSトランジスタPM1のゲート端子に印加される電圧が低くなる。これにより、P型MOSトランジスタPM1はノードND１の電圧を、ヒューズがカッティングされる以前の場合に比べて、低くする役割をする。従って、増減制御信号DC-RESETの直流レベルは低くなる。増減制御信号DC-RESETの直流レベルが低くなる場合は、リセット電流調節部１２０−２内のダミー電流パスを通じて流れる電流が減少されるため、ライト動作のためのリセット電流は減少される。
【００６３】
一方、レベル増加部LU内のヒューズF３、F４がカッティングされる場合は、N型MOSトランジスタNM２、NM３が抵抗を増加させるため、P型MOSトランジスタPM１のゲート端子に印加される電圧は高くなる。よって、P型MOSトランジスタPM１がノードND１の電圧をヒューズF３、F４がカッティングされる以前の場合に比べて弱くターンオンさせるため、増減制御信号DC-RESETの直流レベルが高くなる。増減制御信号DC-RESETの直流レベルが高くなる場合は、リセット電流調節部１２０−２内のダミー電流パスを通じて流れる電流が増加され、ライト動作のためのリセット電流が増加されるようになる。
【００６４】
同様に、増減制御信号DC-SETを生成するための回路１３ｂは、直列に連結された抵抗R１〜R４と、直流電圧の増減をプログラムするためのヒューズF１〜F４と、互いに従属されたN型MOSトランジスタNM１〜NM４と、P型MOSトランジスタPM１と、からなる。ここで、レベルダウン部LD内のヒューズF１、F２がカッティングされる場合は、抵抗R３、R４がノードND１から接地VSSへ流れる電流を妨げるように作用するため、P型MOSトランジスタPM１のゲート端子に印加される電圧が低くなる。それで、P型MOSトランジスタPM１はノードND１の電圧を、ヒューズがカッティングされる以前の場合に比べて低くする役割をする。従って、増減制御信号DC-SETの直流レベルは低くなる。増減制御信号DC-SETの直流レベルが低くなった場合は、セット電流調節部１３０−２内のダミー電流パスを通じて流れる電流が減少するため、ライト動作のためのセット電流が減少される。
【００６５】
一方、レベル増加部LU内のヒューズF３、F４がカッティングされる場合、N型MOSトランジスタNM２、NM３が抵抗を増加させるため、P型MOSトランジスタPM１のゲート端子に印加される電圧は高くなる。従って、P型MOSトランジスタPM１は、ノードND１の電圧を、ヒューズF３、F４がカッティングされる以前の場合に比べて弱くターンオンさせるため、増減制御信号DC-SETの直流レベルが高くなる。増減制御信号DC-SETの直流レベルが高くなる場合、セット電流調節部１３０−２内のダミー電流パスを通じて流れる電流が増加され、ライト動作のためのセット電流が増加されるようになる。
【００６６】
図８の回路から発生する増減制御信号DC-RESET、DC-SETの直流レベルは、リセット電流とセット電流の生成特性に基因して互いに異なる。その場合、前記回路内の抵抗値の適切な調節が行われる必要がある。
【００６７】
上述のような実施形態の説明を通じて明らかに分かるように、ライト電流生成回路が製造要因及び微弱な欠陥により規定されたリセット電流とセット電流を出力できなくて若干の電流出力シフトを有する場合において、上記のようなヒューズプログラムを通じてライト電流の出力レベルをアップまたはダウンに調節して正確に出力することができるようになる。また、相変化物質を有する相変化メモリセルが外部要因及び工程変化に基因して相変化特性シフトを有する場合においても、増加または減少によって補償されたライト電流が本発明のライトドライバ回路を通じて生成されることができる。
【００６８】
以上の説明では、本発明の実施形態に基づき図面を用いて例示的に説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できることは本発明が属する分野の当業者には明白なものである。例えば、思案の異なった場合にライトドライバ回路内の回路構成及びヒューズの個数と結線関係を本発明の技術的思想を逸脱しない範囲で多様な形態に変更できるのは勿論のことである。そして、相変化メモリ装置の適用先は、携帯用電子機器に限定されず、電子的システムに幅広く採用されることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態によるライトドライバ回路のブロック図である。
【図２】図１のパルス選択部の構成例を示した回路図である。
【図３】図１のライト電流制御部及び電流駆動部の第１構成例を示した回路図である。
【図４】図１のライトドライバ回路のライト電流出力に係る動作タイミング図である。
【図５】図１のライト電流制御部及び電流駆動部の第２構成例を示した回路図である。
【図６】図５の制御信号を生成する制御信号発生部の構成例を示した回路図である。
【図７】図１のライト電流制御部及び電流駆動部の第３構成例を示した回路図である。
【図８】図５の増減制御信号を生成する増減制御信号発生部の構成例を示した回路図である。
【図９】通常の相変化メモリ装置の適用例を示した携帯用電子システムの回路ブロック図である。
【図１０】図９の相変化メモリ装置の概略的回路ブロック図である。
【図１１】図１０の相変化メモリセル内の相変化物質に対する状態変化を示した図である。
【図１２】図１１の相変化物質の時間対温度に従う相変化特性を示す図である。
【図１３】図１１の相変化物質を第１、第２状態に変化させるための電流パルスの波形を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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