(57)【特許請求の範囲】
【請求項１】
半導体パッケージであって、
半導体基板の第1の面に回路素子が設けられた半導体素子と、
前記半導体基板の第２の面に設けられた外部配線領域と、
前記半導体基板の第１の面に配置された支持基板と、
前記半導体基板の第１の面に配置された電極パッドと、
前記半導体基板の第２の面から前記電極パッドが露出するように、前記電極パッド直下の該半導体基板内に開けられた貫通孔と、
前記半導体基板の第２の面と前記貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜と、
前記電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、前記電極パッドと電気的に接続された貫通電極と、
該貫通電極と前記外部配線領域とを接続するための外部配線と、
前記外部配線領域に外部端子と接続するための接続部と、
前記半導体基板の第２の面側において、前記接続部以外の部分を全て被覆する保護膜と、を有する。
【請求項２】
請求項１に記載の半導体パッケージであって、
前記半導体基板の第１の面に接着層が設けられ、該接着層によって前記半導体基板の第１の面と前記支持基板とが接着、固定されている。
【請求項３】
請求項１又は２に記載の半導体パッケージであって、
前記支持基板は光透過性を有する材料からなる。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体パッケージであって、
前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されている。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体パッケージであって、
前記半導体基板が２層以上積層されている。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体パッケージであって、
前記電極パッドは、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されている。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体パッケージであって、
前記外部配線領域は、外部端子と対向するように配置されている。
【請求項８】
請求項２乃至７のいずれか１項に記載の半導体パッケージであって、
前記接着層は、少なくとも前記半導体基板の第１の面のうち、前記電極パッドの存する領域に設けられている。
【請求項９】
半導体基板の第１の面に回路素子が設けられた半導体素子と、前記半導体基板の第２の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、
前記半導体基板の第１の面に支持基板を接着固定する工程Ａと、
前記半導体基板の第２の面を薄化する工程Ｂと、
前記半導体基板の第１の面に配置された電極パッドが露出するように開けられた貫通孔を、前記半導体基板の第２の面から形成する工程Ｃと、
前記半導体基板の第２の面と前記貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、前記電極パッドと電気的に接続された貫通電極と、該貫通電極と前記外部配線領域とを接続するための外部配線とを形成する工程Ｄと、
前記半導体基板の第２の面側において、後工程で形成する接続部以外の部分を全て保護膜により被覆する工程Ｅと、
前記外部配線領域に外部端子と接続するための接続部を形成する工程Ｆと、
を有する。
【請求項１０】
請求項９に記載の半導体パッケージの製造方法であって、
前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成する。
【請求項１１】
請求項９又は１０に記載の半導体パッケージの製造方法であって、
前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止する。
【請求項１２】
請求項９乃至１１のいずれか１項に記載の半導体パッケージの製造方法であって、
前記工程Ａにおいて、半導体素子を備えたウエハ状の半導体基板を用意し、
前記工程Ｆの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｇを有する。
【請求項１３】
請求項９乃至１２のいずれか１項に記載の半導体パッケージの製造方法であって、
前記半導体基板として、前記電極パッドが、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されている半導体基板を用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として半導体集積回路、特にはＣＣＤ、ＣＭＯＳなどの固体撮像素子を備えたチップサイズの半導体パッケージおよびその製造方法に関する。
本願は、２００３年８月２８日に出願された日本国特許出願２００３−３０４８４８と、２００３年１２月１７日に出願された日本国特許出願２００３−４１９６１３に対し優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
従来、半導体集積回路、特にＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの固体撮像素子を実装する方法としては、図１３に示す方法が一般的である。すなわち、この実装方法は、固体撮像素子１００１をセラミックあるいは樹脂などからなる容器１００２に搭載し、図示しないリードフレームの間に電気接続用のワイヤボンディング１００３を行った後に、気密封止用のガラスリッド１００４を接着する方法である。なお、符号１００５は外部リードを示している。
【０００３】
近年、携帯機器を中心として小型化が進んでおり、それに伴って、その筺体および内部回路基板においてもさらなる小型化が求められている。このような小型化の要求は、当然に回路基板を構成する実装部品の一つである半導体素子に対しても同様に要求される。また、半導体素子の一つである固体撮像素子についても同様に小型化が要求される。このような小型化の要求を、図１３に示すような従来の半導体パッケージで実現することは困難であった。
【０００４】
半導体素子の小型化の要求を実現するために、チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以下「ＣＳＰ」と言う。）の研究開発が盛んである。中でも、近年、さらなる小型軽薄化を目的とするウエハレベルＣＳＰの開発が盛んである。
ウエハレベルＣＳＰは、特許文献１に記載されているように、一般的にはシリコンウエハ素子表面に樹脂および再配線を有し、かつ半田接続のためのポスト金属あるいは半田ボールなどもシリコンウエハ素子表面の任意個所に配置されている。
【０００５】
しかしながら、上記ウエハレベルＣＳＰをそのまま固体撮像素子に適用することは困難である。なぜならば、固体撮像素子の製造工程に一般的なＣＳＰの製造工程を適用した場合、形成された再配線あるいはポスト金属などにより受光領域を確保することができず、その結果として満足する素子機能が得られないからである。
【０００６】
上記課題を解決するために、特許文献２では、再配線あるいは半田ボールなどが、半導体基板の半導体素子形成面とは反対の面に配置されてなるＣＳＰが提案されている。しかしながら、特許文献２の技術では、固体撮像素子の受光領域表面側から行う非貫通深孔エッチング、あるいは導電層を形成する際のプラズマ照射によるダメージが懸念される。また、それに続いて、裏面から薄形化エッチングを行う工程では、導電層を均一に露出させるためには高精度なエッチング技術が要求される。このため、特殊な製造装置を必要とするなど製造コストの上昇を招く。さらには、エッチングされたシリコン表面と露出した導電層との電気絶縁を確実なものとするために追加工程が必要となる。
【０００７】
また、上記課題を解決する別の方法が、特許文献３に提案されている。特許文献３の技術では、シリコン基板に設けた部分的な切込部を利用することによって、素子形成面側に設けられた電極パッドからの金属配線を、素子形成面とは反対側の面に配置することが可能となる。しかしながら、このタイプのＣＳＰでは、半導体素子から引き回す金属配線の一部がシリコン基板端面に露出する構成となり、配線腐食などが生じやすく信頼性が劣化（低下）する問題がある。また、前記切込部はパターン形成の必要性からＶ溝加工により形成される。このＶ溝はスクライブ幅と同等もしくはスクライブ幅より広く形成されなければならず、結果として半導体素子の収量の低下を招くという問題がある。
【特許文献１】特許第３３１３５４７号明細書
【特許文献２】特開２００１−３５１９９７号公報
【特許文献３】特表平９−５１１０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、半導体素子、特に固体撮像素子の性能劣化を引き起こすことなく、小型化が可能かつ高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の請求項１に記載の半導体パッケージは、半導体基板の第１の面に回路素子が設けられた半導体素子と、前記半導体基板の第２の面に設けられた外部配線領域と、前記半導体基板の第１の面に配置された支持基板と、前記半導体基板の第１の面に配置された電極パッドと、前記半導体基板の第２の面から前記電極パッドが露出するように、前記電極パッド直下の該半導体基板内に開けられた貫通孔と、前記半導体基板の第２の面と前記貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜と、前記電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、前記電極パッドと電気的に接続された貫通電極と、該貫通電極と前記外部配線領域とを接続するための外部配線と、前記外部配線領域に外部端子と接続するための接続部と、前記半導体基板の第２の面側において、前記接続部以外の部分を全て被覆する保護膜と、を有する。
【００１０】
本発明の請求項２に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記半導体基板の第１の面に接着層が設けられ、該接着層によって前記半導体基板の第１の面と前記支持基板とが接着、固定されている。
本発明の請求項３に記載の半導体パッケージは、請求項１又は２に記載の半導体パッケージであって、前記支持基板は光透過性を有する材料からなる。
【００１１】
本発明の請求項４に記載の半導体パッケージは、請求項１乃至３のいずれか１項に記載の半導体パッケージであって、前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されている。
【００１２】
本発明の請求項５に記載の半導体パッケージは、請求項１乃至４のいずれか１項に記載の半導体パッケージであって、前記半導体基板が２層以上積層されている。
【００１３】
本発明の請求項６に記載の半導体パッケージは、請求項１乃至５のいずれか１項に記載の半導体パッケージであって、前記電極パッドは、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されている。
【００１４】
本発明の請求項７に記載の半導体パッケージは、請求項１乃至６のいずれか１項に記載の半導体パッケージであって、前記外部配線領域は、外部端子と対向するように配置されている。
本発明の請求項８に記載の半導体パッケージは、請求項２乃至７のいずれか１項に記載の半導体パッケージであって、前記接着層は、少なくとも前記半導体基板の第１の面のうち、前記電極パッドの存する領域に設けられている。
【００１５】
本発明の請求項９に記載の半導体パッケージの製造方法は、半導体基板の第１の面に回路素子が設けられた半導体素子と、前記半導体基板の第２の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、前記半導体基板の第１の面に支持基板を接着固定する工程Ａと、前記半導体基板の第２の面を薄化する工程Ｂと、前記半導体基板の第１の面に配置された電極パッドが露出するように開けられた貫通孔を、前記半導体基板の第２の面から形成する工程Ｃと、前記半導体基板の第２の面と前記貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、前記電極パッドと電気的に接続された貫通電極と、該貫通電極と前記外部配線領域とを接続するための外部配線とを形成する工程Ｄと、前記半導体基板の第２の面側において、後工程で形成する接続部以外の部分を全て保護膜により被覆する工程Ｅと、前記外部配線領域に外部端子と接続するための接続部を形成する工程Ｆと、を有する。
【００１６】
本発明の請求項１０に記載の半導体パッケージの製造方法は、請求項９に記載の半導体パッケージの製造方法であって、前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成する。
本発明の請求項１１に記載の半導体パッケージの製造方法は、請求項９又は１０に記載の半導体パッケージの製造方法であって、前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止する。
【００１７】
本発明の請求項１２に記載の半導体パッケージの製造方法は、請求項９乃至１１のいずれか１項に記載の半導体パッケージの製造方法であって、前記工程Ａにおいて、半導体素子を備えたウエハ状の半導体基板を用意し、前記工程Ｆの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｇを有する。
【００１８】
本発明の請求項１３に記載の半導体パッケージの製造方法は、請求項９乃至１２のいずれか１項に記載の半導体パッケージの製造方法であって、前記半導体基板として、前記電極パッドが、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されている半導体基板を用いる。
【発明の効果】
【００１９】
本発明に係る半導体パッケージ（請求項１）によると、従来のようなワイヤボンディングは不要となるとともに、半導体基板の第１の面に設けられた電極パッドの配置に制約されることなく、例えば外部配線及び外部配線領域を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。また、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
【００２０】
また、貫通電極を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
【００２１】
貫通電極は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため本発明の半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
【００２２】
前記外部配線領域に、外部端子を接続するための接続部が設けられてもよい。
前記半導体基板の第１の面に接着層が設けられ、この接着層によって前記半導体基板の第１の面と支持基板とが接着、固定されてもよい。
前記電極パッドは、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されてもよい。
【００２３】
前記半導体基板の第２の面側において、前記接続部以外の部分が全て保護膜で被覆されてもよい。この場合、半導体基板の第２の面において金属部分が露出しない配線構成となり、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。特に、固体撮像素子を備えた半導体パッケージでは、金属ポスト以外の部分を全て保護膜で被覆することによって固体撮像素子の性能劣化を抑制できる。このため、固体撮像素子の性能劣化を引き起こすことなく、小型で高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージを実現できる。
【００２４】
前記支持基板は光透過性を有する材料から構成されていてもよい。この場合、回路素子として、受光領域を有する固体撮像素子（例えばＣＣＤ、ＣＭＯＳなど）、あるいは、その他の光学素子を備えることができる。このため、固体撮像素子またはその他の光学素子を備え、かつ小型の半導体パッケージを提供できる。
【００２５】
前記接着層は、少なくとも前記半導体基板の第１の面のうち、前記電極パッドの存する領域に設けられていてもよい。この場合、貫通電極と接続される電極パッドが存する領域は、接着層を介して直接、支持基板と接着されているため、支持基板による貫通電極の物理的な補強がなされる。このため歩留り良く半導体パッケージを提供できる。
【００２６】
前記外部配線領域は、外部端子と対向するように配置されていてもよい。この場合、半導体基板の第２の面に設けられた外部配線領域と外部端子とを容易に電気的に接続できる。
【００２７】
前記半導体基板が２層以上積層されていてもよい。この場合、半導体基板が２層以上積層されることにより、高機能な半導体パッケージを提供できる。
【００２８】
前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されていてもよい。この場合、半導体パッケージの断面方向における貫通電極の形状が中太、中細（略中央部が端部よりも太い又は細い形状）などの異形であっても、貫通電極の端面全体が電極パッドと完全に接合した構造を実現できる。したがって、電極パッドと貫通電極との接続部において、配線抵抗が低くなるなど、信頼性の高い電気的接続が可能となる。また、貫通電極の端面全体が電極パッドと完全に接合された状態となるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージとなる。
【００２９】
本発明に係る半導体パッケージの製造方法（請求項９）は、半導体基板の第１の面に回路素子が設けられた半導体素子と、前記半導体基板の第２の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、前記半導体基板の第１の面に支持基板を接着固定する工程Ａと、前記半導体基板の第２の面を薄化する工程Ｂと、前記半導体基板の第１の面に配置された電極パッドが露出するように開けられた貫通孔を、前記半導体基板の第２の面から形成する工程Ｃと、前記半導体基板の第２の面と前記貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、前記電極パッドと電気的に接続された貫通電極と、該貫通電極と前記外部配線領域とを接続するための外部配線とを形成する工程Ｄと、前記半導体基板の第２の面側において、前記接続部以外の部分を全て保護膜により被覆する工程Ｅと、前記外部配線領域に外部端子と接続するための接続部を形成する工程Ｆと、を有する。
【００３０】
本発明に係る半導体パッケージの製造方法によると、従来のようなワイヤボンディングは不要となるとともに、電極パッドの配置に制約されることなく、例えば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。
【００３１】
また、貫通電極を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
貫通電極を介して半導体基板の第２の面の任意の位置に例えば外部配線を形成できる。これにより複数の基板がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
【００３２】
Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
また、半導体基板と支持基板との接着固定の工程よりも後の工程では、全て半導体基板の第２の面から加工する。このため、プラズマ照射を用いた加工などによって回路素子が損傷することを軽減できる。
以上により、通常の製造工程により製造された半導体基板に、その半導体基板の配線の配置や形状を変更することなく、貫通電極を形成できる。このため、半導体パッケージの小型化や高機能化、または高密度化などが可能となる。
【００３３】
前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成してもよい。この場合、半導体パッケージの断面方向における貫通孔の形状が中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなすように貫通孔を形成しても、貫通孔内に導電性物質を充填してなる貫通電極の端面全体を電極パッドと完全に接合させることができる。したがって、電極パッドと貫通電極の接続部において、配線抵抗を低下できるなど、信頼性の高い電気的接続が可能となる。また、貫通電極の端面全体を電極パッドと完全に接合できるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージを製造できる。
【００３４】
さらに、貫通孔を、少なくとも電極パッドと接する部分において貫通孔の断面が電極パッド内に配されるように形成することによって、貫通孔を形成する際のエッチングプロセスにおいて、電極パッドをエッチングストップ層として利用できる。そのため、電極パッドにおける半導体基板と接合している側の面が貫通孔内に露出した時点で、貫通孔の形成を停止できる。したがって、貫通孔が電極パッドの表面まで完全に貫通してしまうような不具合の発生を防ぐことができる。また、貫通孔を形成する際のエッチングによって、半導体基板の表面に設けられた回路素子を損傷することがない。
【００３５】
前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止してもよい。
前記工程Ｄにおいて、前記外部配線領域に外部端子を接続するための接続部を設けてもよい。
【００３６】
前記工程Ａにおいて、半導体素子を備えたウエハ状の半導体基板を用意し、前記工程Ｄの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｅを有してもよい。
前記半導体基板として、前記電極パッドが、前記半導体基板の第１の面において前記回路素子が存しない領域に配置されている半導体基板を用いてもよい。
【００３７】
前記工程Ｄの後に、前記半導体基板の第２の面側において、前記接続部以外の部分を全て保護膜で被覆する工程を有してもよい。この場合、半導体パッケージの裏面（第２の面）において金属部分が露出しない配線構成となり、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しつつ、本発明の好適な実施態様について説明する。ただし、本発明が以下の各実施態様に限定されるものではなく、例えばこれら実施態様の構成要素同士を適宜組み合わせてもよい。
【００３９】
（第一の態様）
まず、図１Ａ〜図３Ｄを用いて、本発明の第一の態様に係る半導体パッケージについ説明する。
【００４０】
図１Ａは、本発明の第一の態様に係る半導体パッケージの一例を示す平面図である。図１Ｂは、図１Ａ中、Ｘ−Ｘ線に沿う断面図である。図１Ｃは、本発明の第一の態様に係る半導体パッケージの他の例であり、図１Ａの底面に相当する部分からみた斜視図である。この図１Ａ〜図１Ｃに示された半導体パーケージは、ダイシング加工されて個別のチップに切り出されたものである。また、図１Ｃに示された半導体パッケージは、保護膜１１３が設けられていない以外は、図１Ａと図１Ｂに示された半導体パーケージと同一の構成を有する。
【００４１】
図２は、個別のチップに切り出される前のウエハ状態の半導体パッケージの一例を示す断面図である。ここで、本発明では、ウエハ状の半導体基板を用いて形成され、個別のチップに切り出されていない状態の半導体パッケージをウエハ状態の半導体パッケージと定義する。
【００４２】
図１Ａ〜図１Ｃと図２において、符号１００は半導体パッケージ、１０１は半導体基板、１０２は半導体素子、１０３は回路素子、１０４は支持基板、１０５は接着層、１０６は電極パッド、１０７は電気絶縁膜、１０８は貫通電極、１０９は外部配線、１１０は外部配線領域、１１１は金属ポスト、１１２は貫通孔、１１３は保護膜を示している。
以下の説明では、半導体素子１０２として固体撮像素子を例示する。また、半導体素子自体の構造などについての詳細な説明は省略し、本発明に係る部分についてのみ説明する。
この半導体パッケージ１００では、図１Ｂに示すように、半導体基板１０１の第１の面１０１ａに受光センサ（図示略）を含む回路素子１０３、信号処理回路など（図示略）が設けられてなる半導体素子１０２が、接着層１０５によって支持基板１０４に接合されている。
【００４３】
半導体基板１０１の第１の面１０１ａ上のうち、回路素子１０３が形成されていない領域に、電極パッド１０６が設けられている。半導体基板１０１には、電極パッド１０６が設けられた部分に、半導体基板１０１の第２の面１０１ｂから第１の面１０１ａにわたって電極パッド１０６が露出するように、半導体基板１０１内に開けられた貫通孔１１２が形成されている。
【００４４】
また、半導体基板１０１の第２の面１０１ｂと貫通孔１１２の内側面とを覆い、電極パッド１０６が露出するように配置された電気絶縁膜１０７が設けられている。さらに、貫通孔１１２内には、電気絶縁膜１０７を介して、貫通孔１１２の内側面及び電極パッド１０６の露出部を覆うように配置され、電極パッド１０６と電気的に接続された貫通電極１０８が設けられている。この貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂが電極パッド１０６の底面１０６ａの面内に配されている。すなわち、貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂの断面積は、電極パッド１０６の底面１０６ａの面積以下であり、かつ電極パッド１０６と接合する部分１０８ｂが底面１０６ａからはみ出ないように貫通電極１０８が形成されている。また図１Ｂに一例として示された半導体パッケージ１００では、貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂは、半導体基板１０１の第１の面１０１ａ付近の端面であり、電極パッド１０６との接合端面である。
【００４５】
なお、半導体パッケージ１００の断面方向における貫通孔１１２および貫通電極１０８の形状は、図１に示した形状に限定されず、中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなしていてもよい。
【００４６】
貫通電極１０８から延長された外部配線１０９は、電気絶縁膜１０７を介して第２の面１０１ｂに設けられている。
第２の面１０１ｂに外部配線領域１１０が設けられており、この外部配線領域１１０と外部配線１０９の一端部とは電気的に接続されている。また、外部配線領域１１０には、半導体パッケージ１００の第２の面１００ｂを被覆している保護膜１１３の表面から突出するように、接続部として金属ポスト１１１が設けられている。金属ポスト１１１が設けられたことによって、半導体パッケージ１００は、別の基板などの外部端子との接続が容易に行える。
【００４７】
そして、半導体基板１０１の第２の面１０１ｂは、金属ポスト１１１以外の部分が保護膜１１３で被覆されている。
【００４８】
なお、図１Ｃに示すように、保護膜１１３を設けずに、貫通電極１０８や外部配線１０９を露出したままの形態としてもよい。
半導体基板１０１としては、半導体シリコン基板などが用いられる。
支持基板１０４としては、固体撮像素子の半導体素子１０２の感度波長域、すなわち有効波長域に対して十分実用的な透過率を有する材料からなるものが用いられる。特に、半導体素子１０２との接合温度における熱膨張率が半導体シリコン基板に近い材料が望ましい。
【００４９】
接着層１０５をなす接着剤としては、電気絶縁性を有しかつ十分な透過率を有する材料からなるものが用いられる。接着層１０５をなす接着剤としては、例えばポリイミド樹脂、エポキシ樹脂、ベンゾシクロブタン（ＢＣＢ）樹脂などが望ましい。
【００５０】
なお、回路素子１０３に含まれる受光センサ上にマイクロレンズ（図示略）が設けられている場合、図３Ａと図３Ｂに示すように、接着層１０５として、半導体基板１０１の第１の面１０１ａのうち、電極パッド１０６が存在する領域に設けられかつ回路素子１０３が存在する領域に開口を有する接着層パターン１０５ａが設けられてもよい。この接着層パターン１０５ａによって、半導体素子１０２と支持基板１０４とが接合され、回路素子１０３上に空隙１１４が設けられる。これにより、外部からの光が接着層パターン１０５ａを透過せずにマイクロレンズに入射でき、マイクロレンズ（図示略）の光学性能が十分に得られる。
【００５１】
接着層パターン１０５ａが、半導体基板１０１の第１の面１０１ａに設けられた回路素子１０３上に存在しない場合には、十分な透過率は必要でない。したがって、接着層パターン１０５ａをなす接着剤としては、一般的な熱硬化型接着剤、紫外線硬化型接着剤などを用いることができる。
【００５２】
また、図３Ｃに示すように、接着層パターン１０５ａは、回路素子１０３の周縁部全周にわたって設けられている必要はなく、半導体基板１０１の第１の面１０１ａのうち、電極パッド１０６の存在する領域を含んだ領域に設けられていればよい。さらには、図３Ｄに示すように、接着層パターン１０５ａは、電極パッド１０６を覆うように設けられていればよい。
【００５３】
なお、本発明では、接着層パターン１０５ａは、これらのパターンに限定されず、貫通孔１１２を物理的に補強することができればいかなるパターンであってもよい。
貫通電極１０８、外部配線１０９および外部配線領域１１０をなす材料としては、アルミニウム、銅などが半導体製造工程において標準的に用いられるが、電気配線として半導体素子１０２に悪影響を及ぼさない金属であればいかなる材料でも用いることができる。
金属ポスト１１１をなす材料としては、外部端子との接続に好ましい材料が用いられ、一般的には、銅、金、半田などが望ましい。
【００５４】
保護膜１１３は、電気絶縁性を有し、かつ十分な耐熱性と耐食性を有する材料からなる。保護膜１１３としては、低温ＣＶＤ法を利用して形成される窒化ケイ素膜、酸化ケイ素膜などが望ましい。また保護膜１１３を構成する材料としては、高分子樹脂材料であるポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ソルダーマスク用樹脂等でも構わない。
【００５５】
次に、図４Ａ〜図４Ｄ、図５Ａ〜図５Ｃ、図６Ａ〜図６Ｅを用いて、本発明の第一の態様に係る半導体パッケージの製造方法について説明する。
【００５６】
図４Ａ〜図４Ｄおよび図５Ａ〜図５Ｃは、ダイシング加工された半導体素子を用いた半導体パッケージの略製造工程の一例を示す断面図である。図６Ａ〜図６Ｅは、ウエハ状の半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。
ここでは、主に図４Ａ〜図４Ｄおよび図５Ａ〜図５Ｃを用いて説明する。
【００５７】
まず、図４Ａに示すように、半導体基板２０１の第１の面２０１ａに受光センサ（図示略）を含む回路素子２０３、信号処理回路（図示略）などが設けられてなる半導体素子２０２と、一方の表面２０４ａに接着層２０５が設けられた支持基板２０４とを準備する。
【００５８】
支持基板２０４としては、半導体素子２０２との接合時温度における熱膨張率が半導体基板２０１に近い部材を選択することが望ましい。具体的には、パイレックス（登録商標）ガラス、あるいは、液晶基板に一般的に用いられるガラス基板などが本態様の製造方法に好適である。なお、支持基板２０４は、回路素子２０３に光学特性が要求されない場合には透明である必要はない。
【００５９】
半導体素子２０２と支持基板２０４とを熱圧着により接合する場合、接着層２０５をなす接着剤としては、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂などを用いることが望ましい。
【００６０】
半導体素子２０２は、受光センサを備えた固体撮像素子であるため、用いられる接着剤としては、やはり、固体撮像素子の半導体素子２０２の感度波長領域、すなわち有効波長域に対して十分実用的な透過率を有するものが採用される。
【００６１】
なお、回路素子２０３の受光センサ上に配されているマイクロレンズ（図示略）などの制約から、接着層２０５として、回路素子２０３の存在する領域に接着剤層が存在しないように開口を有する接着層パターンを設ける場合には、接着剤には透過率が要求されず、一般的な熱硬化型接着剤、紫外線硬化型接着剤などを用いることができる。この場合、接着層２０５の厚みは、マイクロレンズの厚み以上であればよい。
【００６２】
また、半導体素子２０２と支持基板２０４との接合方法は、熱圧着に限定されるものではなく、金属共晶接合、あるいは陽極接合など、半導体素子の機能を損なわない接合方法であれば、いかなる方法も適用可能である。
【００６３】
半導体素子２０２と支持基板２０４との接合完了後の状態を図４Ｂおよび図６Ａに示す。
【００６４】
続いて、図４Ｃおよび図６Ｂに示すように、半導体基板２０１の第２の面２０１ｂ側から、半導体基板２０１を研摩加工して薄化する。
【００６５】
この研磨加工では、標準的なバックグラインダー装置（ＢＧ）、ケミカルメカニカルポリッシング装置（ＣＭＰ）などを用いる研磨方法が望ましく、これらの装置を併用する研磨方法がより望ましい。
【００６６】
半導体基板２０１の研磨量は、回路素子２０３が動作する最大深さ（例えばウエル層、埋込層などの厚み）が上限であり、この範囲内であれば研磨量は任意に設定できる。この半導体基板２０１の研磨量は、前記上限の範囲内で、後工程の半導体基板２０１のエッチング工程および電極パッド２０６の配置などから適宜決定される。
【００６７】
さらに、研磨方法は、ＢＧあるいはＣＭＰを用いる方法に限定されず、半導体基板２０１の第２の面２０１ｂを均一に、かつ後工程のエッチングマスク形成工程に支障のない範囲で薄形化処理できる方法であれば、いかなる方法も適用可能である。このような研磨方法としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法、あるいは、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法を用いてもよい。
【００６８】
続いて、図４Ｄに示すように、薄化処理された半導体基板２０１の第２の面２０１ｃに、後工程の半導体基板２０１のエッチング工程のマスクとなる薄膜２０７をパターン形成する。
【００６９】
薄膜２０７は、半導体素子２０２の機能が劣化しない条件で成膜することが望ましい。特に、半導体素子２０２が固体撮像素子である場合、半導体素子２０２に含まれる回路素子の受光センサ上に配されているマイクロレンズあるいはカラーフィルタなどの有機系材料からなる薄膜の機能が劣化しない条件で成膜することが望ましい。前記有機系材料の耐熱性は一般に２５０℃程度である。
【００７０】
薄膜２０７としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス（ＳＯＧ）膜、フッ素樹脂などの回転塗布膜などを用いることが望ましい。
【００７１】
また、薄膜２０７のパターンは、後工程の半導体基板２０１のエッチング工程のエッチングパターンに応じて適宜決定される。一般的に半導体素子形成に利用されるシリコン（１００）基板の場合、後工程の半導体基板２０１の異方性エッチングの容易性から、薄膜２０７のパターンは矩形パターンが望ましい。
【００７２】
続いて、図５Ａと図６Ｃに示すように、薄膜２０７をマスクとして半導体基板２０１の異方性エッチングを行うことによって、電極パッド２０６の位置に、半導体基板２０１の第２の面２０１ｃから第１の面２０１ａにわたって貫通孔２０８を形成する。これにより、貫通孔２０８によって電極パッド２０６の第２の面（底面）２０６ａが半導体基板２０１の第２の面２０１ｂ側から露出した状態にする。
【００７３】
ここで、この工程では、少なくとも貫通孔２０８と電極パッド２０６とが接する部分において、貫通孔２０８の深さ方向と垂直な断面２０８ｂが、電極パッド２０６の第２の面（底面）２０６ａ内に配されるように、貫通孔２０８を形成する。すなわち、後工程において貫通孔２０８内に導電性物質を充填してなる貫通電極と電極パッド２０６との接合面全体が、電極パッド２０６の第２の面（底面）２０６ａ内に配されるように、貫通孔２０８を形成する。
【００７４】
なお、本発明では、半導体基板２０１の断面方向における貫通孔２０８の形状は、図５および図６に示した形状に限定されず、中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなすように形成してもよい。
【００７５】
さらに、この工程において、電極パッド２０６の第２の面（底面）２０６ａが貫通孔２０８内に露出した時点で、貫通孔２０８の形成を停止する。
【００７６】
ここで、この工程において、電極パッド２０６の第２の面（底面）２０６ａが貫通孔２０８内に露出するとは、電極パッド２０６の第２の面（底面）２０６ａのうち、貫通孔２０８の大きさ（貫通孔２０８の深さ方向と垂直な断面２０８ｂの面積）とほぼ等しい面積の部分が露出することを示している。
【００７７】
異方性エッチングとしては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法が望ましいが、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法も用いることができる。
【００７８】
この態様の製造方法では、ドライエッチング法を用いる場合も、半導体基板２０１の第２の面２０１ｃ側からプラズマを照射するため、プラズマ照射により回路素子２０３が損傷して、性能が劣化することがない。
【００７９】
また、このエッチング工程では、電極パッド２０６の第２の面（底面）２０６ａ側に設けられている熱酸化膜などの絶縁膜（図示略）がエッチストッパーとして機能し、かつ接着層２０５を介して接合された支持基板２０４が電極パッド２０６の物理的な補強材として機能することにより、安定して貫通孔２０８を形成できる。また、電極パッド２０６の第２の面（底面）２０６ａ側に設けられている絶縁膜をエッチストッパーとして利用すれば、電極パッド２０６の第２の面（底面）２０６ａが貫通孔２０８内に露出した時点で、貫通孔２０８の形成を停止できる。したがって、貫通孔２０８が電極パッド２０６を完全に貫通してしまうような不具合の発生を防ぐことができる。また、半導体基板２０１の第１の面２０１ａに設けられた回路素子２０３を損傷することがない。
【００８０】
また、少なくとも貫通孔２０８と電極パッド２０６とが接する部分において、貫通孔２０８の深さ方向と垂直な断面２０８ｂが、電極パッド２０６の第２の面（底面）２０６ａ内に配されるように、貫通孔２０８を容易に形成できる。このため、貫通孔２０８内に導電性物質を充填してなる貫通電極の端面全体と電極パッド２０６の第２の面（底面）２０６ａとを完全に接合させることができる。したがって、電極パッド２０６と貫通電極との接続部において、配線抵抗を低下（低減）でき、信頼性の高い電気的接続が可能となる。また、貫通電極の端面全体を電極パッド２０６と完全に接合させることができるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージを製造できる。
【００８１】
次に、貫通孔２０８内に設けられる貫通電極と貫通電極から延長されて半導体基板２０１の第２の面２０１ｃに設けられる外部配線とを、それぞれ半導体素子２０２から絶縁するために、半導体基板２０１の第２の面２０１ｃおよび貫通孔２０８内に電気絶縁膜２０９を形成する。
【００８２】
電気絶縁膜２０９は、エッチングマスクの薄膜２０７と同様に、回路素子２０３の機能が劣化しない条件で成膜することが望ましい。特に、回路素子２０３が固体撮像素子である場合には、回路素子２０３に含まれる受光センサ上に配されているマイクロレンズあるいはカラーフィルタなどの有機系材料からなる薄膜の機能が劣化しない条件で成膜することが望ましい。前記有機系材料の耐熱性は一般に２５０℃程度である。
【００８３】
電気絶縁膜２０９としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス（ＳＯＧ）膜、フッ素樹脂などの回転塗布膜などを用いることが望ましい。
【００８４】
そして、電極パッド２０６の第２の面（底面）２０６ａ上に形成された電気絶縁膜を選択的に除去する。ここでは、標準的なレジストを用いた半導体フォトリソグラフィ工程およびエッチング工程が用いられる。貫通孔２０８の深さ、すなわち半導体基板２０１の厚さが大きい場合、スプレー塗布法などによりレジストを塗布し、長焦点深度を有する投影露光機などを用いてレジストを露光する。
【００８５】
続いて、図５Ｂおよび図６Ｄに示すように、電極パッド２０６の第２の面（底面）２０６ａを基端として、貫通孔２０８内に金属薄膜からなる貫通電極２１０を形成する。またこの貫通電極２１０から延長するように、半導体基板２０１の第２の面２０１ｃに外部配線２１１を形成する。また外部配線２１１の一端部と接続された外部配線領域２１２を、別の基板の外部端子（図示略）に対向する位置に形成する。
【００８６】
貫通電極２１０、外部配線２１１および外部配線領域２１２の形成は、一般的なスパッタリング法、蒸着法などで金属薄膜を形成した後、半導体フォトリソグラフィ工程およびエッチング工程により、金属薄膜を任意形状にパターニングすることにより、同時に行われる。上記電気絶縁膜の除去工程と同様に、貫通孔２０８の深さが大きい場合、スプレー塗布法などによりレジストを塗布し、長焦点深度を有する投影露光機などを用いてレジストを露光する。
【００８７】
なお、パターニングされた貫通電極２１０、外部配線２１１および外部配線領域２１２の表面には、信頼性向上の観点から必要に応じて金、ニッケルなどのメッキ表面処理を行うことが望ましい。
【００８８】
貫通電極２１０、外部配線２１１および外部配線領域２１２をなす材料としては、通常、アルミニウムが用いられるが、電極パッド２０６の構成材料と同じか、あるいは化学的親和性を有する材料であれば銅、ニッケル、金などの金属材料も用いることができる。
次に、貫通電極２１０、外部配線２１１および外部配線領域２１２を外気（湿気）から遮断するために、これらの上に保護膜２１３を形成する。保護膜２１３は、電気絶縁性を有し、かつ十分な耐熱性と耐食性を有する材料からなる。保護膜２１３としては、低温ＣＶＤ法を利用して形成される窒化ケイ素膜、酸化ケイ素膜などが望ましい。例えばプラズマＣＶＤ法などにより保護膜２１３となる窒化ケイ素膜や酸化ケイ素膜からなる薄膜を形成した後、外部配線領域２１２上に形成された薄膜の一部を半導体フォトリソグラフィ工程およびエッチング工程により選択的に除去して、外部配線領域２１２の一部を露出する。
【００８９】
なお、保護膜２１３を構成する材料としては、高分子樹脂材料であるポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ソルダーマスク用樹脂等でも構わない。例えば保護膜２１３がソルダーマスク用樹脂等からなり、別の基板の外部端子（図示略）との接続を想定したソルダーマスクを兼ねていてもよい。
【００９０】
続いて、図５Ｃおよび図６Ｅに示すように、上記のように露出した外部配線領域２１２の一部に、保護膜２１３の表面から突出するように金属ポスト２１４を形成する。
【００９１】
金属ポスト２１４の形成には、電解メッキ法、スタッドバンプ法などが用いられる。
金属ポスト２１４をなす材料としては、銅、金、半田などが好ましいが、別の基板の外部端子（図示略）と接続可能であれば、他の材料であってもよい。
ウエハ状態の半導体基板を用いて半導体パッケージを製造する場合、最後に、ウエハ状態の半導体パッケージをダイシングライン（図６Ｅの２点鎖線）に沿ってダイシング加工する。これにより図５Ｃに示すようなチップ化した半導体パッケージを得る。
【００９２】
ダイシング加工には、一般的なダイシング装置、あるいは、エッチング装置などが用いられる。
【００９３】
なお、本発明にあっては、半導体素子としては、この第一の態様の一例として示した固体撮像素子以外にも、発光素子、一般的なＩＣチップあるいはマイクロマシン素子なども適用可能である。
【００９４】
この第一の態様によれば、従来のようなワイヤボンディングは不要となり、半導体基板の第１の面に設けられた電極パッドの配置に制約されることなく、例えば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。
【００９５】
また、半導体基板の第２の面側において、金属ポスト以外の部分を全て保護膜で被覆することにより、半導体基板の第２の面において金属部分が露出しない配線構成となる。このため、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
【００９６】
貫通電極および外部配線は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極および外部配線の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため第一の態様に係る半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
また、この第一の態様に係る半導体パッケージでは、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
【００９７】
（第二の態様）
次に、図７Ａ、図７Ｂ、図８、図９を用いて、本発明の第二の態様に係る半導体パッケージについて説明する。
【００９８】
図７Ａは、本発明の第二の態様に係る半導体パッケージの一例を示す断面図である。図７Ｂは、本発明の第二の態様に係る半導体パッケージの他の例であり、図７Ａの底面に相当する部分からみた斜視図である。この図７Ａ、図７Ｂに示された半導体パーケージは、ダイシング加工されたものである。また、図７Ｂに示された半導体パッケージは、保護膜４１３が設けられていない以外は、図７Ａに示された半導体パーケージと同一の構成を有する。
【００９９】
図８は、個別のチップに切り出される前のウエハ状態の半導体パッケージの一例を示す断面図である。
【０１００】
図７Ａ、図７Ｂ、図８中、符号３００は半導体パッケージ、３０１は半導体基板、３０２は半導体素子、３０３は回路素子、３０４は支持基板、３０５は接着層、３０６は電極パッド、３０７は電気絶縁膜、３０８は貫通電極、３０９は外部配線、３１０は外部配線領域、３１１は金属ポスト、３１３は保護膜、４０１は半導体基板、４０２は半導体素子、４０６は電極パッド、４０７は電気絶縁膜、４０８は貫通電極、４０９は外部配線、４１０は外部配線領域、４１１は金属ポスト、４１２は貫通孔、４１３は保護膜、５００は積層状態の半導体パッケージを示している。
【０１０１】
以下の説明では、回路素子３０３として固体撮像素子を例示する。また、半導体素子自体の構造などについての詳細説明は省略し、本発明に係る部分についてのみ説明する。
この半導体パッケージ５００では、図７Ａに示すように、第一の態様に従って得られた半導体パッケージ３００と、回路素子（図示略）を有する別の半導体基板４０１とが積層されている。半導体パッケージ３００の第２の面（下面）３００ｂから突出するように設けられた金属ポスト３１１と、半導体基板４０１の第１の面（上面）４０１ａに設けられた電極パッド４０６とが電気的に接続されている。
【０１０２】
半導体基板４０１には、電極パッド４０６が設けられた部分に、半導体基板４０１の第２の面４０１ｂから第１の面４０１ａにわたって電極パッド４０６が露出するように、半導体基板４０１内に開けられた貫通孔４１２が形成されている。貫通孔４１２内に、電極パッド４０６を基端として、電気絶縁膜４０７を介して、貫通孔４１２の内側面及び電極パッド４０６の露出部を覆うように配置され、電極パッド４０６と電気的に接続された貫通電極４０８が設けられている。この貫通電極４０８から延長されて半導体基板４０１の第２の面４０１ｂに外部配線４０９が設けられている。
【０１０３】
第２の面４０１ｂに外部配線領域４１０が設けられており、この外部配線領域４１０と外部配線４０９の一端部とは電気的に接続されている。また、外部配線領域４１０には、半導体基板４０１の第２の面４０１ｂを被覆している保護膜４１３の表面から突出するように、接続部として金属ポスト４１１が設けられている。金属ポスト４１１が設けられたことによって、半導体基板４０１は、別の基板などの外部端子との接続が容易に行える。
貫通電極４０８、外部配線４０９および外部配線領域４１０をなす材料としては、アルミニウム、銅などが望ましく用いられるが、電気配線として、半導体パッケージ３００および半導体基板４０１に悪影響を及ぼさない金属であればいかなる材料でも用いることができる。
【０１０４】
金属ポスト４１１をなす材料としては、外部端子との接続に好ましい材料が用いられ、一般的には、銅、金、半田などが望ましい。
【０１０５】
なお、回路素子３０３に含まれる受光センサ上にマイクロレンズ（図示略）が設けられている場合、図９に示すように、回路素子３０３が存在する領域に開口を有する接着層パターン３０５ａが設けられてもよい。この接着層パターン３０５ａによって、半導体素子３０２と支持基板３０４とが接合され、回路素子３０３上に空隙３１４が設けられる。これにより、外部からの光が接着層パターン３０５ａを透過せずにマイクロレンズに入射でき、マイクロレンズ（図示略）の光学性能が十分に得られる。
【０１０６】
なお、この一例として示した半導体パッケージでは、２つの半導体基板を積層した構成を示したが、本発明の半導体パッケージはこれに限定されず、３つ以上の半導体基板を積層した構成とすることもできる。
【０１０７】
次に、図１０Ａ〜図１０Ｃおよび図１１Ａ〜図１１Ｄを用いて、本発明の第二の態様に係る半導体パッケージの製造方法について説明する。
図１０Ａ〜図１０Ｃは、ダイシング加工された半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。図１１Ａ〜図１１Ｄは、ウエハ状態の半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。
【０１０８】
ここでは、主に図１０Ａ〜図１０Ｃを用いて説明する。
まず、図１０Ａおよび図１１Ａに示すように、上述の第一の実施形態の製造方法に従って得られた半導体パッケージ６００と、第１の面７０１ａに回路素子（図示略）、信号処理回路（図示略）および電極パッド７０６などが設けられた半導体基板７０１とを準備する。
【０１０９】
続いて、図１０Ｂおよび図１１Ｂに示すように、半導体パッケージ６００の第２の面６００ｂから突出するように設けられた金属ポスト６１１と、半導体基板７０１の第１の面７０１ａに設けられた電極パッド７０６とが電気的に接続されるように、半導体パッケージ６００と半導体基板７０１とを熱圧着などの方法で接合する。
【０１１０】
なお、半導体パッケージ６００と半導体基板７０１との接合方法は、熱圧着に限定されるものではなく、金属共晶接合、あるいは陽極接合など、半導体素子の機能を損なわない接合方法であれば、いかなる方法も適用可能である。
【０１１１】
統いて、半導体基板７０１の第２の面７０１ｂ側から、半導体基板７０１を研摩加工して薄化する（図１０Ｂ、図１１Ｃ参照）。
この研磨加工では、標準的なバックダラインダー装置（ＢＧ）、ケミカルメカニカルポリッシング装置（ＣＭＰ）などを用いる研磨方法が望ましく、これらの装置を併用する研磨方法がより望ましい。
【０１１２】
半導体基板７０１の研磨量は、第一の実施形態と同様に、回路素子（図示略）が動作する最大深さ（例えばウエル層、埋込層などの厚み）が上限であり、この範囲内であれば研磨量は任意に設定できる。この半導体基板７０１の研磨量は、前記上限の範囲内で、後工程の半導体基板７０１のエッチング工程および電極パッド７０６の配置などから適宜決定される。
【０１１３】
さらに、研磨方法は、ＢＧあるいはＣＭＰを用いる方法に限定されず、半導体基板７０１の第２の面７０１ｂを均一に、後工程のエッチングマスク形成工程に支障のない範囲で薄化処理できる方法であれば、いかなる方法も適用可能である。このような研磨方法としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法、あるいは、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法を用いてもよい。
【０１１４】
続いて、図１０Ｃに示すように、薄化処理された半導体基板７０１の第２の面７０１ｃに対し、第一の実施形態と同様の加工を施すことにより、貫通電極７０８、外部配線７０９、外部配線領域７１０、金属ポスト７１１および保護膜７１３を設ける。
【０１１５】
ここで、貫通孔７１２、貫通電極７０８、外部配線７０９、外部配線領域７１０および金属ポスト７１１を形成する工程において、半導体パッケージ６００が、半導体基板７０１の支持基板としての役割を果たすため、加工が容易となる。
【０１１６】
また、外部配線領域７１０および金属ポスト７１１は、別の基板の外部端子（図示略）との電気的な接続を可能とする位置に配されることが望ましい。
ウエハ状態の半導体基板を用いて半導体パッケージを製造する場合、最後に、ウエハ状態の半導体パッケージをダイシングライン（図１１Ｄの２点鎖線）に沿ってダイシング加工する。これにより図１０Ｃに示すようなチップ化した半導体パッケージを得る。
ダイシング加工には、一般的なダイシング装置、あるいは、エッチング装置などが用いられる。
【０１１７】
なお、本発明にあっては、半導体素子としては、この第二の態様の一例として示した固体撮像素子以外にも、発光素子、一般的なＩＣチップあるいはマイクロマシン素子なども適用可能である。
【０１１８】
また、図１２に示すように、半導体基板７０１にスルー配線用のダミー電極パッド７１５を設け、このダミー電極パッド７１５を介して、半導体パッケージ６００の金属ポスト６１１と半導体基板７０１の貫通電極７０８とを電気的に接続してもよい。この場合、直接的に、半導体パッケージ６００の外部配線６０９および外部配線領域６１０を、外部配線７０９、外部配線領域７１０および金属ポスト７１１を介して、半導体パッケージの外部に引き出すことができる。すなわち、半導体基板７０１の貫通電極７０８にインターポーザ機能を持たせることも可能になる。このような構成は、例えば、図１０Ｃにおける半導体パッケージ６００を駆動させるための電源供給ラインなどとして有効である。
【０１１９】
さらに、この第二の態様では、図１１Ａ〜図１１Ｄに示すように、ウエハ状態で複数の半導体基板を積層する場合には、最大の半導体基板の電極配置と同じ電極配置を、他の半導体基板にも設けておく必要がある。
【０１２０】
この第二の態様によれば、従来のようなワイヤボンディングは不要となり、半導体基板の第１の面に設けられた電極パッドの配置に制約されることなく、電極パッドと別の基板の外部端子との電気的接続が可能となるため、半導体パッケージの小型化を実現できる。
また、半導体基板の第２の面側において、金属ポスト以外の部分を全て保護膜で被覆することにより、半導体基板の第２の面において金属部分が露出しない配線構成となる。このため、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
【０１２１】
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現することができる。
【０１２２】
貫通電極および外部配線は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極および外部配線の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため第二の態様に係る半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
【０１２３】
また、この第二の態様に係る半導体パッケージでは、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
【０１２４】
以上、本発明の好ましい実施例を説明したが、本発明はこれら実施例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１２５】
本発明に係る半導体パッケージおよびその製造方法は、ウエハレベルＣＳＰの半導体パッケージや、ウエハレベル以外の半導体パッケージに適用可能であり、高精度かつ高信頼性を有する安価な半導体パッケージを実現することができる。 
【図面の簡単な説明】
【０１２６】
【図１Ａ】本発明の第一の態様に係る半導体パッケージの一例を示す平面図である。
【図１Ｂ】図１Ａ中、Ｘ−Ｘ線に沿う断面図である。
【図１Ｃ】本発明の第一の態様に係る半導体パッケージの他の例であり、図１Ａの底面に相当する部分からみた斜視図である。
【図２】本発明の第一の態様に係るウエハ状態の半導体パッケージの一例を示す断面図である。
【図３Ａ】本発明の第一の態様に係り、接着層パターンが設けられた半導体パッケージの一例を示す断面図である。
【図３Ｂ】図３Ａの平面図である。
【図３Ｃ】図３Ｂの半導体パッケージとは異なる接着層パターンが設けられた半導体パッケージの一例を示す平面図である。
【図３Ｄ】図３Ｂの半導体パッケージとは異なる他の接着層パターンが設けられた半導体パッケージの一例を示す平面図である。
【図４Ａ】本発明の第一の態様に係る半導体パッケージの製造方法の一工程の例を示す断面図である。
【図４Ｂ】図４Ａの次工程の一例を示す断面図である。
【図４Ｃ】図４Ｂの次工程の一例を示す断面図である。
【図４Ｄ】図４Ｃの次工程の一例を示す断面図である。
【図５Ａ】図４Ｄの次工程の一例を示す断面図である。
【図５Ｂ】図５Ａの次工程の一例を示す断面図である。
【図５Ｃ】図５Ｂの次工程の一例を示す断面図である。
【図６Ａ】本発明の第一の態様に係り、ウエハ状態の半導体基板を用いた半導体パッケージの製造方法の一工程の例を示す断面図である。
【図６Ｂ】図６Ａの次工程の一例を示す断面図である。
【図６Ｃ】図６Ｂの次工程の一例を示す断面図である。
【図６Ｄ】図６Ｃの次工程の一例を示す断面図である。
【図６Ｅ】図６Ｄの次工程の一例を示す断面図である。
【図７Ａ】本発明の第二の態様に係る半導体パッケージの一例を示す断面図である。
【図７Ｂ】本発明の第二の態様に係る半導体パッケージの他の例であり、図７Ａの底面に相当する部分からみた斜視図である。
【図８】本発明の第二の態様に係るウエハ状態の半導体パッケージの一例を示す断面図である。
【図９】本発明の第二の態様に係り、接着層パターンが設けられた半導体パッケージの一例を示す断面図である。
【図１０Ａ】本発明の第二の態様に係る半導体パッケージの製造方法の一工程の例を示す断面図である。
【図１０Ｂ】図１０Ａの次工程の一例を示す断面図である。
【図１０Ｃ】図１０Ｂの次工程の一例を示す断面図である。
【図１１Ａ】本発明の第二の態様に係り、ウエハ状態の半導体基板を用いた半導体パッケージの製造方法の一工程の例を示す断面図である。
【図１１Ｂ】図１１Ａの次工程の一例を示す断面図である。
【図１１Ｃ】図１１Ｂの次工程の一例を示す断面図である。
【図１１Ｄ】図１１Ｃの次工程の一例を示す断面図である。
【図１２】本発明の第二の態様に係り、ダミー電極パッドが設けられた半導体パッケージの一例を示す断面図である。
【図１３】従来の半導体パッケージの一例を示す断面図である。
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【図２】
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【図８】
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【図９】
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【図１２】
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【図１３】
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