(57)【特許請求の範囲】
【請求項１】
積層ゲート、ソース及びドレインを有するトランジスタのコンタクトを製造する方法であって、
前記ドレイン及び前記ソースの上に、前記積層ゲートを覆うエッチ・ストップ層を成長する工程と、
前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、
前記ドレイン及び前記ソースが露出した状態で前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記ソースと前記ドレインの上から前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、
前記ソース及びドレインの上に第１の導電体材料を同時に成長させ、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込み、隣接するトランジスタの前記ソース同士を接続させる工程と、
前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、
前記第１の導電体材料の上に第２の層間誘電体層を成長する工程と、
前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタクト孔を形成する工程と、
前記コンタクト孔を第２の導電体材料で埋めてコンタクトを形成する工程と、を有することを特徴とする方法。
【請求項２】
前記第１の導電性材料は、タングステンを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記トランジスタが有する前記積層ゲートは、前記ソースと前記ドレインとの間に設けられると共にフローティングゲートを有し、前記ドレインはビットラインに前記コンタクトにより電気的に接続され、前記ソースは隣接するトランジスタのソースに前記第１の導電体材料により接続されていることを特徴とする請求項１に記載の方法。
【請求項４】
前記エッチ・ストップ層は、厚さが１０００オングストロームのＳｉＮ４／ＳｉＯ２の２層構造からなることを特徴とする請求項１に記載の方法。
【請求項５】
半導体基板上に集積回路を製造する方法であって、前記半導体基板が、ソースとドレインの間の前記半導体基板上に配置された少なくとも１つの積層ゲートを含み、前記積層ゲートが第１のバリア層を含み、
前記積層ゲートを覆うように前記半導体基板上に絶縁体層を成長する工程と、
前記積層ゲートの側面に前記積層ゲート用の絶縁体側壁スペーサを残すように前記絶縁体層をエッチングする工程と、
前記積層ゲートと前記絶縁体側壁スペーサを覆うように、前記半導体基板上にエッチ・ストップ層を成長する工程と、
前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、
自己整合コンタクト・マスクによって、前記ドレイン及び前記ソースが形成された領域の前記半導体基板が露出した状態で前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、
前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込むように、前記ソース及びドレインが形成された前記半導体基板上に第１の導電体材料を同時に成長させ、隣接するトランジスタの前記ソース同士を接続させる工程と、
前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、
前記第１の導電体材料の上に第２の層間誘電体層を成長する工程と、
前記第２の層間誘電体層を貫通して、前記第１の導電体材料に電気的に結合されたコンタクトを形成する工程と、を有することを特徴とする方法。
【請求項６】
前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタクト孔を形成する工程と、
前記コンタクト孔を第２の導電体材料で埋めて前記コンタクトを形成する工程とをさらに含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記第１の導電体材料と前記第２の導電体材料とは、タングステンを含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記積層ゲートはフローティングゲートを有し、前記ドレインはビットラインに前記コンタクトにより電気的に接続され、前記ソースは隣接するトランジスタのソースに前記第１の導電体材料により接続されていることを特徴とする請求項５に記載の方法。
【請求項９】
半導体基板上に集積回路を製造する方法であって、前記半導体基板が、ソースとドレインの間の前記半導体基板上に配置された少なくとも１つの積層ゲートを含み、
前記積層ゲートを覆うように、前記ソースおよび前記ドレインが形成された前記半導体基板上にエッチ・ストップ層を成長する工程と、
前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、
自己整合コンタクト・マスクによって、前記ドレイン及び前記ソースが形成された領域の前記半導体基板が露出した状態で前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、
前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込むように、前記ソース及びドレインが形成された前記半導体基板上に第１の導電体材料を同時に成長させ、隣接するトランジスタの前記ソース同士を接続させる工程と、
前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、
前記第１の導電体材料と前記第１の層間誘電体層との上に第２の層間誘電体層を成長する工程と、
前記第２の層間誘電体層を貫通して前記第１の導電体材料に電気的に結合されたコンタクトを形成する工程と、を有することを特徴とする方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、一般に、集積回路の製造に関する。より詳細には、本発明は、集積回路装置のコンタクトの製造方法に関する。
【０００２】
（背景技術）
集積回路装置の層またはレベル間の電気接続を提供するために、集積回路装置にはコンタクトが必要である。半導体装置は、一般に、コンタクトを使用して特定の構成で接続された多数のトランジスタを含む。
【０００３】
従来のフラッシュ・メモリ・セルにおいて、メモリ・セルは、積層ゲート、ドレインおよびソースを含む。ドレイン・コンタクトは、メモリ・セルのドレインを積層ゲート上の導電体層（ビット・ライン）に電気的に接続する。この導電体層は、ビット・ラインをメモリ・セルの記憶ノード（ドレイン）に接続するために利用されるポリシリコン層、第１の金属層、またはその他の層でよい。
【０００４】
さらに、メモリ・セルのソースは、ＶＳＳ埋没物（たとえば、ＶＳＳコネクタや自己整合ソース（ＳＡＳ）モジュール）によってソース・ラインに結合されることがある。隣り合ったトランジスタのソースは、基板レベル（活性領域内で）で結合される。ＳＡＳモジュールは、一般に、ＬＯＣＯＳ酸化物のＳＡＳマスクおよびエッチングと、ＶＳＳ接続マスクおよび注入の工程によって製造される。モジュールの製造には、ＳＡＳマスクとエッチングの間に１つとＶＳＳ接続マスクと注入の間にもう１つの２つの重要なマスクキング工程が必要である。
【０００５】
ＳＡＳモジュールと関連する製造工程は、多少都合が悪いことがある。エッチング工程で、活性領域に電荷による損傷が生じることがある。また、ＳＡＳモジュールは、そのシート抵抗とサイズのために都合が悪いことがある。
【０００６】
フラッシュ・メモリ・セルと関連するコンタクトは、積層ゲートと関連するポリシリコンから離されなければならない。集積回路プロセスに従ってフィーチャ・サイズが縮小されるため、記憶密度を高めるために寸法を小さくする必要がある。一般に、アライメント・エラーによってソース・コンタクトまたはドレイン・コンタクトと積層ゲートが短絡しないように、コンタクトは、積層ゲートから離されなければならない。コンタクトとゲートの間の間隔は、フラッシュ・メモリ・セル全体のサイズに影響を与える。
【０００７】
したがって、ＳＡＳモジュールの必要をなくす必要がある。さらに、コンタクトとゲートの間隔の要件を緩和する必要がある。さらに、セル・サイズが小さいフラッシュ・メモリが必要である。さらに、ＶＳＳソース・ライン抵抗を小さくする必要がある。
【０００８】
本発明は、一般に、積層ゲート、ソースおよびドレインを有するトランジスタのコンタクトを製造する方法に係り、この方法は、前記ドレイン及び前記ソースの上に、前記積層ゲートを覆うエッチ・ストップ層を成長する工程と、前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、前記ドレイン及び前記ソースが露出した状態で、前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記ソース及び前記ドレインの上から前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、前記ソース及びドレインの上に第１の導電体材料を同時に成長させ、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込み、隣接するトランジスタの前記ソース同士を接続させる工程と、前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、前記第１の導電体材料の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタクト孔を形成する工程と、前記コンタクト孔を第２の導電体材料で埋めてコンタクトを形成する工程とを有することを特徴とする。
【０００９】
本発明は、さらに、半導体基板上に集積回路を製造する方法に係り、前記半導体基板が、ソースとドレインの間の前記半導体基板上に配置された少なくとも１つの積層ゲートを含み、前記積層ゲートが第１のバリア層を含み、前記積層ゲートを覆うように前記半導体基板上に絶縁体層を成長する工程と、前記積層ゲートの側面に前記積層ゲート用に絶縁体側壁スペーサを残すように前記絶縁体層をエッチングする工程と、前記積層ゲートと前記絶縁体側壁スペーサを覆うように前記半導体基板上にエッチ・ストップ層を成長する工程と、前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、自己整合コンタクト・マスクにより、前記ドレイン及び前記ソースが形成された領域の前記半導体基板が露出した状態で、前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込むように、前記ソース及びドレインが形成された前記半導体基板上に第１の導電体材料を同時に成長させ、隣接するトランジスタの前記ソース同士を接続させる工程と、前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、前記第１の導電体材料の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体層を貫通して前記第１の導電体材料に電気的に結合されたコンタクトを形成する工程とを有することを特徴とする。
【００１０】
本発明は、さらに、半導体基板上に集積回路を製造する方法に係り、前記半導体基板が、ソースとドレインの間の前記半導体基板上に配置された少なくとも１つの積層ゲートを含み、前記積層ゲートを覆うように、前記ソースおよび前記ドレインが形成された前記半導体基板上にエッチ・ストップ層を成長する工程と、前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、自己整合コンタクト・マスクによって前記ドレイン及び前記ソースが形成された領域の前記半導体基板が露出した状態で、前記積層ゲート上に形成された前記第１の層間誘電体層と前記積層ゲートの側面に形成された前記エッチ・ストップ層とが残存するように、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングする工程と、前記第１の層間誘電体層と前記エッチ・ストップ層とをエッチングした領域に埋め込むように、前記ソース及びドレインが形成された前記半導体基板上に第１の導電体材料を同時に成長させ、隣接するトランジスタの前記ソース同士を接続させる工程と、前記ソース及び前記ドレインの上の前記第１の導電体材料を、前記積層ゲート上に残存した前記第１の層間誘電体層の上面まで同時に平坦化する工程と、前記第１の導電体材料と前記第１の層間誘電体層との上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体層を貫通して前記第１の導電体材料に電気的に結合されるコンタクトを形成する工程とを有することを特徴とする。
【００１４】
（発明を実施するための最良の形態）
次に、本発明の最良の形態を、同じ数字が同じ要素を示す添付図面を参照して説明する。
図１と図２を参照すると、集積回路（ＩＣ）または半導体装置の一部分１０は、２つのトランジスタを含む。第１のトランジスタは、ドレイン１２、ゲート１４及びソース１６を含む。同様に、第２のトランジスタは、ドレイン１８、ゲート２０及びソース２２を含む。ドレイン１２及び１８は、コンタクト２６及び２８にそれぞれ接続されている。図１に示したように、コンタクト２６及び２８は、ドレイン領域１２及び１８すべての上にそれぞれ広がることができる。したがって、コンタクト２６及び２８は、ゲート１４とコンタクト２６の間とゲート２０とコンタクト２８との間にそれぞれスペースが必要なくなるので、ドレイン１２及び１８と同じサイズかまたはそれよりも大きいと好都合である。
【００１５】
部分１０は、多数の様々な電子構成要素を含むことがあり、相補形金属酸化膜半導体（ＣＭＯＳ）プロセスなどの様々な半導体プロセスによって製造することができる。部分１０は、シリコンやその他の半導体材料であることが好ましい基板またはベース３４（図２）上に設けられる。ベース３４は、Ｐ形ドーパントまたはＮ形ドーパントがドープされることがある。ゲート１４および２０と関連するトランジスタは、Ｎ形またはＰ形ウェル内に設けられたＣＭＯＳトランジスタでもよい。図２において、ゲート１４及び２０は積層ゲートとして示され、部分１０は、フラッシュＥＥＰＲＯＭの一部分であることが好ましい。
【００１６】
ベース３４は、ドレイン１２及び１８とソース１６及び２２を含む。ベース３４の上面３６の上に、ゲート１４及び２０が提供される。
ゲート１４及び２０は、フローティング・ゲート・トランジスタの積層ゲート構造である。積層ゲート構造は、一般に、共重合体誘電体層（すなわち、ＯＮＯ）の上に設けられた第２のポリシリコン層を含むことができる。ＯＮＯ層は、トンネル酸化物の上に設けられた第１のポリシリコン層の上に設けられる。トンネル酸化物は、面３６の上に設けられる。さらに、積層ゲート１４および２０は、バリア層４２と絶縁側壁スペーサ３８を含むことがある。
【００１７】
ドレイン１２は、局部的相互接続プラグ５０によってコンタクト２６に結合される。同様に、ソース１６および２２は、局部的相互接続プラグ５２に結合される。局部的相互接続プラグ５１は、ドレイン１８に結合される。プラグ５０、５１および５２は、局部的相互接続工程で形成され、タングステン（Ｗ）を含むことが好ましい。プラグ５０は、好ましくはタングステン（Ｗ）プラグのコンタクト２６に結合される。プラグ５０および５２は、ゲート１４および２０と接合し重なると有利である。さらに、コンタクト２６が、スタック・ゲート１４に関連するプラグ５０に対してずれることがある。
【００１８】
第１の層間誘電体層６４が、ゲート１４および２０の上に設けられる。第２の層間誘電体層６６が、プラグ５０、５１および５２、ならびに層６４の上に設けられる。層６４および６６は、化学気相成長法（ＣＶＤ）により成長した二酸化ケイ素（ＳｉＯ2 ）でもよい。層６４および６６は、少なくとも一部分を、テトラエチルオルトシリケート（ＴＥＯＳ）またはテトラメチルシクロシロキサン（ＴＭＣＴＳ）から形成することができる。あるいは、層６４および６６は、ポリイミドサリンやジクロロシランなどの他の絶縁物質から形成してもよく、また、他の製造方法によって成長することができる。
【００１９】
図３〜図６を参照し、部分１０を製造するプロセス・フロー２００は、次の通りである。図３において、ベース３４が、バリア層４２を含む積層ゲート１４および２０と供に示される。バリア層４２は、１０００オングストロームの酸化シリコン窒化物（ＳｉＯＮ）の層でよい。ステップ２１０（図６）で、層４２をゲート１４および２０の上に第２の障壁反射防止膜（ＢＡＲＣ）の厚いバリア層として形成する。ステップ２２０において、層４２を、ゲート１４及び２０の上の層４２を残すように自己整合エッチング（ＳＡＥ）マスクによって部分的にエッチングする。層４２は、自己整合コンタクトのエッチング中にエッチ・ストップ層としてはたらく。層４２は、また、反射防止膜としてはたらく。
【００２０】
ステップ２３０において、酸化物材料などの絶縁材料を化学気相成長法（ＣＶＤ）によって成長する。そして、ステップ２３０で、この絶縁材料をゲート１４および２０と関連するスペーサ３８（図４）が形成されるようにエッチングする。一般に、層４２は、スペーサ３８形成するエッチング工程で、約１００オングストロームの材料を失う。ステップ２４０において、ライナーまたはエッチ・ストップ層４０として、窒化シリコン（ＳｉＮ）を含むバリア層４０を減圧化学気相成長法（ＬＰＣＶＤ）によって成長する。層４０は、自己整合コンタクト（ＳＡＣ）エッチ・ストップ層として機能し、１０００オングストロームの厚さのＳｉＮキャップ層またはＳｉＮ／ＳｉＯ2 からなる２層構造であることが好ましい。
【００２１】
ステップ２４２において、図５に示すように、第１の層間誘電体層６４を、ＣＶＤにより、層４０の上に成長する。層６４は、１．０〜１．５μｍで、ＣＭＰによってレベル７６まで平坦化されることが好ましい。ステップ２４４において、ゲート１４および２０の上の層６４を残すように自己整合コンタクト・マスクにより層６４をエッチングする。さらに、ステップ２４４において、自己整合コンタクト・マスクを利用して、ドレイン１２及びソース１６，２２の上から層４０をエッチングする。層４０及び６４をエッチングして、ドレイン１２及びソース１６，２２まで、穴またはビアを開口する。
【００２２】
図５を参照すると、ステップ２４６において、局部的相互接続の導電体材料をドレイン１２およびソース１６，２２の上に成長する。局部的相互接続の導電体材料は、タングステンが好ましく、ＣＶＤ法によって成長する。代替として、ポリシリコン、金属、その他の導電体材料などの他の導電体材料を利用することができる。この導電体材料を成長した後で、化学機械研磨（ＣＭＰ）法により、レベル７６まで研磨し、プラグ５０及び５２を形成する。ステップ２４８において、層６４、プラグ５０及びプラグ５２の上に、第２の誘電体層６６（図２）を成長する。層６６は、層６４と類似しており、層６４をＣＶＤ法により成長することができる。
【００２３】
層６６を成長し、平坦化した後、ステップ２５２において、コンタクト・マスクを使用して、層６６をエッチングする。そして、タングステンを含むコンタクト２６を、プラグ５０と接するように成長する。プラグ２６を、ゲート１４またはゲート８２に重なるようにして形成する。さらに、プラグ５０は、ゲート８２および１４に接することができる。このように、プラグ５０と５２及びコンタクト２６に、ゲートを積み重ねるためにコンタクトと関連する間隔は必要ない。したがって、部分１０のサイズを縮小することができ、またはコンタクト２６、プラグ５０及び５２のリソグラフィ要件を緩和することができる。
【００２４】
プロセス２００は、単一の局部的相互接続プロセスにおいてプラグ５０、５１および５２を同時に形成するため有利である。この局部的相互接続プロセスは、ステップ２４２、２４４および２４６を含む。ステップ２４４で、層４０を自己整合コンタクトのマスクとエッチングに利用することによって、同じセルサイズを維持しながら局部的相互接続およびコンタクトのサイズに余裕を持たせることができる。プラグ５０および５２が、０．３４×０．３４μｍのサイズを有し、０．３４μｍのＶＳＳ間隔を有することが好ましい。ゲート１４および２０の幅は、０．３μｍであることが好ましく、ゲート１４とプラグ５０の隙間がなくされることが好ましい。
【００２５】
示した詳細な図面と特定の例は、本発明の好ましい例示的な実施形態について説明しているが、それらが単に例示に過ぎないことを理解されたい。本発明は、開示した厳密な詳細、方法、材料および条件に制限されない。たとえば、タングステンを提案しているが、コンタクトと局部的相互接続は他の導電体材料を使用してもよい。さらに、ドライエッチングを提案しているが、材料を他の方法で除去することができる。さらに、絶縁を提供するためにＴＥＯＳを使用しているが、他の絶縁材料と置き換えることができる。図面に示した寸法、サイズ、厚さおよび形状は、単なる例として示した。様々な層、コンタクト、セルおよびトランジスタは、集積回路の設計および処理技術によって異なる幾何学形状になることがある。
【図面の簡単な説明】
【図１】  本発明の例示的な実施形態による２つのトランジスタを含む集積回路装置の平面図である。
【図２】  本発明のもう１つ例示的な実施形態による図１に示した集積回路の一部分の２−２線で切断した断面図である。
【図３】  図６に示したプロセスの工程を示す図２に示した半導体基板の断面図である。
【図４】  図６に示したプロセスの工程を示す図３に示した半導体基板の断面図である。
【図５】  図６に示したプロセスの工程を示す図４に示した半導体基板の断面図である。
【図６】  本発明のさらにもう１つの例示的な実施形態による工程図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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