(57)【特許請求の範囲】
【請求項１】
所定の映像を表示する複数の画素を有する画素部と；
前記複数の画素を順次に選択する走査信号を印加する走査駆動部と；
前記走査信号により選択された画素にデータ信号を印加するデータ駆動部と；
前記複数の画素の発光を制御する発光制御信号を印加する発光制御駆動部と；
を備え、
前記発光制御駆動部は、
開始パルスを入力され、クロック信号および反転されたクロック信号に同期して出力信号を生成するフリップフロップと、一段前のフリップフロップの前記出力信号を新たな入力とし、前記クロック信号および前記反転されたクロック信号に同期して新たな出力信号を生成する、複数のフリップフロップとを有するシフトレジスタと；
前記シフトレジスタ内のそれぞれ隣接する２つのフリップフロップから、第１出力信号および反転された第１出力信号と、第２出力信号および反転された第２出力信号との合わせて４つの信号が入力され、前記４つの信号を用いて能動負荷を制御するとともに、前記第１出力信号および前記第２出力信号に対する論理和の演算により発光制御信号を出力する論理ゲートを複数有する論理演算部と；
から構成され，
前記複数の論理ゲートそれぞれは、
第１電源電圧が印加される端子に連結され、前記隣接する２つのフリップフロップから出力される前記第１出力信号と前記第２出力信号とのレベル状態に基づいてオン／オフ動作を行う入力部と；
前記入力部と第２電源電圧が印加される端子との間に連結され、前記隣接する２つのフリップフロップから出力される２つの反転された出力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と；
前記第１電源電圧が印加される端子と発光制御線との間に連結され、前記入力部または前記第１能動負荷の出力信号レベル状態に基づいてオン／オフ動作を行う出力トランジスタと；
前記第２電源電圧が印加される端子と前記発光制御線との間に連結され、前記隣接する２つのフリップフロップから出力される２つの出力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタを有する第２能動負荷と；
を含むことを特徴とする、有機電界発光表示装置。
【請求項２】
前記複数のフリップフロップそれぞれは、
前記反転されたクロック信号の立ち下がりエッジで入力信号をサンプリングする第１トランジスタと；
前記第１トランジスタの出力信号を反転するための第１インバータと；
前記クロック信号の立ち下がりエッジで前記第１インバータの出力信号をサンプリングする第２トランジスタと；
前記第２トランジスタの出力信号を反転する第２インバータと；
を含むことを特徴とする、請求項１に記載の有機電界発光表示装置。
【請求項３】
前記それぞれの隣接するフリップフロップは、前記第２トランジスタの出力信号と前記第２インバータの出力信号とを前記論理ゲートに印加することを特徴とする、請求項２に記載の有機電界発光表示装置。
【請求項４】
前記第１インバータおよび第２インバータは、
正の電源電圧が印加される端子と出力端子との間に連結され、前記フリップフロップの第１トランジスタ、または第２トランジスタを介して伝達される信号に基づいてオン／オフ動作を行う第３トランジスタと；
負の電源電圧が印加される端子と前記出力端子との間に連結され、前記第３トランジスタのオン／オフに基づいて出力電流量を制御する第４トランジスタと；
を含むことを特徴とする、請求項３に記載の有機電界発光表示装置。
【請求項５】
前記第１インバータおよび第２インバータは、前記第４トランジスタのゲート端子とドレイン端子との間に連結され、前記第４トランジスタのゲート電圧を制御するダイオード連結した第５トランジスタをさらに含むことを特徴とする、請求項４に記載の有機電界発光表示装置。
【請求項６】
前記第３トランジスタのオン抵抗は、前記第４トランジスタのオン抵抗より小さいことを特徴とする、請求項５に記載の有機電界発光表示装置。
【請求項７】
前記第１インバータおよび第２インバータは、前記第４トランジスタのソース端子とゲート端子との間に連結され、前記第５トランジスタがオフとなった時、前記第４トランジスタのソース−ゲート間の電圧を維持するキャパシタをさらに含むことを特徴とする、請求項６に記載の有機電界発光表示装置。
【請求項８】
前記第１〜第５トランジスタは、ＰＭＯＳトランジスタであることを特徴とする、請求項７に記載の有機電界発光表示装置。
【請求項９】
前記入力部は、
前記第１電源電圧が印加される端子に連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと；
前記第８トランジスタと直列に連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタと；
から構成されることを特徴とする、請求項１に記載の有機電界発光表示装置。
【請求項１０】
前記第１能動負荷は、
前記第６トランジスタのゲートとドレインとの間に連結され、前記反転された第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと；
前記第１０トランジスタと並列に連結され、前記反転された第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタと；
をさらに含み、
前記反転された第１出力信号および前記反転された第２出力信号が共にハイレベルの信号である場合、前記第１能動負荷に流れる電流は遮断されることを特徴とする、請求項９に記載の有機電界発光表示装置。
【請求項１１】
前記第２能動負荷は、
前記第７トランジスタのゲートに連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと；
前記第１２トランジスタに直列連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタと；
をさらに含み、
前記第１出力信号と前記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、前記第２能動負荷に流れる電流は遮断されることを特徴とする、請求項１０に記載の有機電界発光表示装置。
【請求項１２】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子に連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと；
前記第１４トランジスタと直列に連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタと；
を有するスイッチング部をさらに含み、
前記第１出力信号および前記第２出力信号がローレベルである場合、前記第６トランジスタをオフさせて、前記第１能動負荷に流れる電流を遮断することを特徴とする、請求項１１に記載の有機電界発光表示装置。
【請求項１３】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子とゲート端子との間に連結され、前記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと；
前記第７トランジスタのソース端子とゲート端子との間に連結され、前記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタと；
をさらに含むことを特徴とする、請求項１２に記載の有機電界発光表示装置。
【請求項１４】
前記複数の論理ゲートそれぞれは、前記第２キャパシタの両端に連結され、前記入力部または前記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むことを特徴とする、請求項１３に記載の有機電界発光表示装置。
【請求項１５】
前記第６〜第１６トランジスタは、ＰＭＯＳトランジスタであることを特徴とする、請求項１４に記載の有機電界発光表示装置。
【請求項１６】
前記画素部、前記走査駆動部および前記発光制御駆動部は、１つの基板上に形成されることを特徴とする、請求項１に記載の有機電界発光表示装置。
【請求項１７】
複数の前記有機電界発光表示装置がタイル形態で結合して１つの映像を表示することを特徴とする、請求項１に記載の有機電界発光表示装置。
【請求項１８】
開始パルスを入力され、クロック信号および反転されたクロック信号に同期する第１出力信号を生成する第１フリップフロップと；
前記第１フリップフロップの出力信号が入力され、前記クロック信号および前記反転されたクロック信号に同期する第２出力信号を生成する第２フリップフロップと；
前記第１出力信号および反転された第１出力信号、並びに前記第２出力信号および反転された第２出力信号が入力され、前記第１フリップフロップと前記第２フリップフロップから出力された４つの信号を用いて能動負荷を制御するとともに、前記第１出力信号と前記第２出力信号との論理和の演算により所定の映像を表示する複数の画素の発光を制御する発光制御信号を出力する論理ゲートと；
を含み，
前記複数の論理ゲートそれぞれは、
第１電源電圧が印加される端子に連結され、前記第１出力信号および前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う入力部と；
前記入力部と第２電源電圧が印加される端子との間に連結され、前記反転された第１出力信号または前記反転された第２出力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と；
前記第１電源電圧が印加される端子と発光制御線との間に連結され、前記入力部または前記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う出力トランジスタと；
前記第２電源電圧が印加される端子と前記発光制御線との間に連結され、前記第１出力信号および前記第２出力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタを有する第２能動負荷と；
を含むことを特徴とする発光制御駆動装置。
【請求項１９】
前記複数のフリップフロップそれぞれは、
前記反転されたクロック信号の立ち下がりエッジで入力信号をサンプリングする第１トランジスタと；
前記第１トランジスタの出力信号を反転するための第１インバータと；
前記クロック信号の立ち下がりエッジで前記第１インバータの出力信号をサンプリングする第２トランジスタと；
前記第２トランジスタの出力信号を反転する第２インバータと；
を含むことを特徴とする、請求項１８に記載の発光制御駆動装置。
【請求項２０】
前記第１インバータおよび第２インバータは、
正の電源電圧が印加される端子と出力端子との間に連結され、前記フリップフロップの第１トランジスタ、または第２トランジスタを介して伝達される信号に基づいてオン／オフ動作を行う第３トランジスタと；
負の電源電圧が印加される端子と前記出力端子との間に連結され、前記第３トランジスタのオン／オフに基づいて出力電流量を制御する第４トランジスタと；
を含むことを特徴とする、請求項１９に記載の発光制御駆動装置。
【請求項２１】
前記第１インバータおよび第２インバータは、前記第４トランジスタのゲート端子とドレイン端子との間に連結され、前記第４トランジスタのゲート電圧を制御するダイオード連結した第５トランジスタをさらに含むことを特徴とする、請求項２０に記載の発光制御駆動装置。
【請求項２２】
前記第３トランジスタのオン抵抗は、前記第４トランジスタのオン抵抗より小さいことを特徴とする、請求項２１に記載の発光制御駆動装置。
【請求項２３】
前記第１インバータおよび第２インバータは、前記第４トランジスタのソース端子とゲート端子との間に連結され、前記第５トランジスタがオフとなった時、前記第４トランジスタのソース−ゲート間の電圧を維持するキャパシタをさらに含むことを特徴とする、請求項２２に記載の発光制御駆動装置。
【請求項２４】
前記第１〜第５トランジスタは、ＰＭＯＳトランジスタであることを特徴とする、請求項２３に記載の発光制御駆動装置。
【請求項２５】
前記入力部は、
前記第１電源電圧が印加される端子に連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと；
前記第８トランジスタと直列に連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタと；
から構成されることを特徴とする、請求項１８に記載の発光制御駆動装置。
【請求項２６】
前記第１能動負荷は、
前記第６トランジスタのゲートとドレインとの間に連結され、前記反転された第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと；
前記第１０トランジスタと並列に連結され、前記反転された第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタと；
をさらに含み、
前記反転された第１出力信号および前記反転された第２出力信号が共にハイレベルの信号である場合、前記第１能動負荷に流れる電流は遮断されることを特徴とする、請求項２５に記載の発光制御駆動装置。
【請求項２７】
前記第２能動負荷は、
前記第７トランジスタのゲートに連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと；
前記第１２トランジスタに直列連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタと；
をさらに含み、
前記第１出力信号と前記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、前記第２能動負荷に流れる電流は遮断されることを特徴とする、請求項２６に記載の発光制御駆動装置。
【請求項２８】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子に連結され、前記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと；
前記第１４トランジスタに直列連結され、前記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタと；
を有するスイッチング部をさらに含み、
前記第１出力信号および前記第２出力信号がローレベルである場合、前記第６トランジスタをオフさせて、前記第１能動負荷に流れる電流を遮断することを特徴とする請求項２７に記載の発光制御駆動装置。
【請求項２９】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子とゲート端子との間に連結され、前記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと；
前記第２トランジスタのソース端子とゲート端子との間に連結され、前記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタと；
をさらに含むことを特徴とする、請求項２８に記載の発光制御駆動装置。
【請求項３０】
前記複数の論理ゲートそれぞれは、前記第２キャパシタの両端に連結され、前記入力部または前記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むことを特徴とする請求項２９に記載の発光制御駆動装置。
【請求項３１】
前記第６〜第１６トランジスタは、ＰＭＯＳトランジスタであることを特徴とする、請求項３０に記載の発光制御駆動装置。
【請求項３２】
第１電源電圧が印加される端子に連結され、第１入力信号および第２入力信号のレベル状態に基づいてオン／オフ動作を行う入力部と；
前記入力部と第２電源電圧が印加される端子との間に連結され、反転された第１入力信号または反転された第２入力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と；
前記第１電源電圧が印加される端子と発光制御線との間に連結され、前記入力部または前記第１能動負荷の出力信号レベル状態に基づいてオン／オフ動作を行う出力トランジスタと；
前記第２電源電圧が印加される端子と前記発光制御線との間に連結され、前記第１入力信号および前記第２入力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタとを有する第２能動負荷と；
を含むことを特徴とする、論理和回路。
【請求項３３】
前記入力部は、
前記第１電源電圧が印加される端子に連結され、前記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと；
前記第８トランジスタと直列に連結され、前記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタと；
から構成されることを特徴とする、請求項３２に記載の論理和回路。
【請求項３４】
前記第１能動負荷は、
前記第６トランジスタのゲートとドレインとの間に連結され、前記反転された第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと；
前記第１０トランジスタと並列に連結され、前記反転された第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタと；
をさらに含み、
前記反転された第１入力信号および前記反転された第２入力信号が共にハイレベルの信号である場合、前記第１能動負荷に流れる電流は遮断されることを特徴とする、請求項３３に記載の論理和回路。
【請求項３５】
前記第２能動負荷は、
前記第７トランジスタのゲートに連結され、前記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと；
前記第１２トランジスタに直列連結され、前記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタと；
をさらに含み、
前記第１出力信号と前記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、前記第２能動負荷に流れる電流は遮断されることを特徴とする、請求項３４に記載の論理和回路。
【請求項３６】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子に連結され、前記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと；
前記第１４トランジスタと直列に連結され、前記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタとを有するスイッチング部と；
をさらに含み、
前記第１入力信号および前記第２入力信号がローレベルである時、前記第６トランジスタをオフさせて、前記第１能動負荷に流れる電流を遮断することを特徴とする、請求項３５に記載の論理和回路。
【請求項３７】
前記複数の論理ゲートそれぞれは、
前記第６トランジスタのソース端子とゲート端子との間に連結され、前記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと；
前記第７トランジスタのソース端子とゲート端子との間に連結され、前記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタと；
をさらに含むことを特徴とする、請求項３６に記載の論理和回路。
【請求項３８】
前記複数の論理ゲートそれぞれは、
前記第２キャパシタの両端に連結され、前記入力部または前記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むことを特徴とする、請求項３７に記載の論理和回路。
【請求項３９】
前記第６〜第１６トランジスタは、ＰＭＯＳトランジスタであることを特徴とする、請求項３８に記載の論理和回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機電界発光表示装置、発光制御駆動装置および論理和回路に関し、より詳細には、画素の発光を制御する信号を発生するＳＯＰ（Ｓｙｓｔｅｍ  Ｏｎ  Ｐａｎｅｌ）形態の発光制御駆動装置、これを備えた有機電界発光表示装置、および論理和回路に関する。
【背景技術】
【０００２】
平板表示装置は、陰極線管を用いた表示装置より重さや容積を低減することができるという長所があるため、研究開発が進んでいる。これにより、液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（ＦＥＤ；Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマディスプレイパネル（ＰＤＰ；Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）および有機電界発光表示装置（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｏｒｌｕｍｉｎｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ；以下、「有機ＥＬ表示装置」という）等が開発され実用化されている。これらのうちＰＤＰは、大型画面化が可能であるが、発光効率と輝度が低いため、消費電力が大きいという問題がある。また、ＬＣＤは、応答速度が遅く、バックライトにより発光するため、消費電力が大きいという問題がある。
【０００３】
これらに対して、有機ＥＬ表示装置は、有機物質を用いて発光させるものであって、ＬＣＤに比べて視野角が広く、応答速度が速く、そして自発光素子によりコントラストが良好であり、視認性に優れている。また、バックライトが不要なので、消費電力が少なく、薄形化および軽量化が可能である。
【０００４】
しかしながら、有機ＥＬ表示装置は、大型画面を構成する場合、製造プロセスの制約から、ガラス基板１枚から製造できるＥＬ表示パネルの大きさが制限される。また、大画面の場合、画面の一部に欠陥が発生した場合、収率の低下が回避できず、面面内の均一性の確保も困難となる。
【０００５】
上記のような大型画面を構成しがたい有機ＥＬ表示装置についての解決方法の１つとして開発された技術が、タイルリング（Ｔｉｌｉｎｇ）技術であり、これは、複数の小型のＥＬ表示パネルを接合させて、１つの大型のパネルを形成する方法である。
【０００６】
各小型のＥＬ表示パネルは、従来のＥＬ表示パネルと同様に所定の映像を表示する複数の画素よりなる。上記複数の画素を活性化するために、走査駆動部は、走査信号を印加し、データ駆動部は、走査信号が印加された画素にデータ信号を印加する。また、上記データ信号の正確なプログラミングと発光タイムを制御するために、発光制御駆動部から各画素に発光制御信号を印加する。
【０００７】
また、小型のＥＬ表示パネルを駆動するための多様な信号を印加する走査駆動部、データ駆動部および発光制御駆動部は、多様な方式で各小型のＥＬ表示パネルと電気的に連結される。
【０００８】
例えば、各小型のＥＬ表示パネルに接着され電気的に連結されているテープキャリアパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ；ＴＣＰ）にチップ等の形態で装着することができる。また、各小型のＥＬ表示パネルに接着され電気的に連結されている可撓性印刷回路（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ；ＦＰＣ）、またはフィルム（ｆｉｌｍ）等にチップ等の形態で装着することができる。これをＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｌｅｘｉｂｌｅ  ｂｏａｒｄ、またはＣｈｉｐ  Ｏｎ  Ｆｉｌｍ）方式という。これとは異なって、ＥＬ表示パネルのガラス基板上に直接チップ等の形態で装着したものは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式とよばれる。これらの方法は、各駆動部を別々に設計し、電気的に連結するので、費用が多くかかり、また、モジュールの簡素化に向かないという問題がある。
【０００９】
したがって、近年、ＥＬ表示パネルの内部に画素部、走査／発光制御駆動部、および／またはデータ駆動部を設計し、１つのＥＬ表示パネルにあらゆるシステムを構築する試みがなされている。これをＳＯＰ（Ｓｙｓｔｅｍ  Ｏｎ  Ｐａｎｅｌ）という。
【００１０】
タイルリング（Ｔｉｌｉｎｇ）技術を用いた大型の有機ＥＬ表示装置である場合、複数の小型のパネルを接合するので、各小型のＥＬ表示パネルをＣＯＦ型やＣＯＧ型等で製作するよりも、ＳＯＰ型で製作する方が、各小型のＥＬ表示パネルを接合しやすい。また、各駆動部が占める面積を低減することができ、各駆動部の集積回路を設計するに要する費用や時間を軽減することができる。
【００１１】
しかし、ＳＯＰ型の有機ＥＬ表示装置を開発するためには、データ駆動部または走査／発光制御駆動部における駆動周波数や電子移動度等のような、ＥＬ表示パネル内部の様々な事情や条件を考慮する必要がある。現行の技術水準では、データ駆動部は高周波数での駆動を必要とするため、データ駆動部をパネルの内部に設計することは、非常に困難である。
【００１２】
したがって、データ駆動部は、ＣＭＯＳ技術を用いた集積回路の形態で外部から連結され、走査駆動部または／および発光制御駆動部は、ＥＬ表示パネルの内部に形成される。それゆえ、ＳＯＰ型の有機ＥＬ表示装置を実現するために、走査駆動部および発光制御駆動部が、ＥＬ表示パネルの内部で最適な駆動を行うことが可能な、簡易な回路構成が必要とされている。
【００１３】
【特許文献１】特開２００４−第０５４０５８号公報
【特許文献２】特開２００４−第０７０３００号公報
【特許文献３】大韓民国特許第０３８１０６３号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ＥＬ表示パネルの内部にＳＯＰ型で設計され、画素の発光を制御するための発光制御信号を生成する新しい形態の発光制御駆動装置とこれを備えた有機電界発光表示装置、および論理和回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明のある観点によれば、所定の映像を表示する複数の画素を有する画素部と、上記複数の画素を順次に選択する走査信号を印加する走査駆動部と、上記走査信号により選択された画素にデータ信号を印加するデータ駆動部と、上記複数の画素の発光を制御する発光制御信号を印加する発光制御駆動部とを備え、上記発光制御駆動部は、開始パルスを入力され、クロック信号および反転されたクロック信号に同期して出力信号を生成するフリップフロップと、一段前のフリップフロップの上記出力信号を新たな入力とし、上記クロック信号および上記反転されたクロック信号に同期して新たな出力信号を生成する、複数のフリップフロップとを有するシフトレジスタと、上記シフトレジスタ内のそれぞれ隣接する２つのフリップフロップから、第１出力信号および反転された第１出力信号と、第２出力信号および反転された第２出力信号との合わせて４つの信号が入力され、上記４つの信号を用いて能動負荷を制御し、上記第１出力信号および上記第２出力信号に対する論理和の演算により発光制御信号を出力する論理ゲートを複数有する論理演算部とから構成される有機電界発光表示装置が提供される。
【００１６】
また、上記複数のフリップフロップそれぞれは、上記反転されたクロック信号の立ち下がりエッジで入力信号をサンプリングする第１トランジスタと、上記第１トランジスタの出力信号を反転するための第１インバータと、上記クロック信号の立ち下がりエッジで上記第１インバータの出力信号をサンプリングする第２トランジスタと、上記第２トランジスタの出力信号を反転する第２インバータとを含むとしてもよい。
【００１７】
また、上記それぞれの隣接するフリップフロップは、上記第２トランジスタの出力信号と上記第２インバータの出力信号とを上記論理ゲートに印加するとしてもよい。
【００１８】
また、上記第１インバータおよび第２インバータは、正の電源電圧が印加される端子と出力端子との間に連結され、上記フリップフロップの第１トランジスタ、または第２トランジスタを介して伝達される信号に基づいてオン／オフ動作を行う第３トランジスタと、負の電源電圧が印加される端子と上記出力端子との間に連結され、上記第３トランジスタのオン／オフに基づいて出力電流量を制御する第４トランジスタとを含むとしてもよい。
【００１９】
また、上記第１インバータおよび第２インバータは、上記第４トランジスタのゲート端子とドレイン端子との間に連結され、上記第４トランジスタのゲート電圧を制御するダイオード連結した第５トランジスタをさらに含むとしてもよい。
【００２０】
また、上記第３トランジスタのオン抵抗は、上記第４トランジスタのオン抵抗より小さいとしてもよい。
【００２１】
また、上記第１インバータおよび第２インバータは、上記第４トランジスタのソース端子とゲート端子との間に連結され、上記第５トランジスタがオフとなった時、上記第４トランジスタのソース−ゲート間の電圧を維持するキャパシタをさらに含むとしてもよい。
【００２２】
また、上記第１〜第５トランジスタは、ＰＭＯＳトランジスタであるとしてもよい。
【００２３】
また、上記複数の論理ゲートそれぞれは、第１電源電圧が印加される端子に連結され、上記隣接する２つのフリップフロップから出力される上記第１出力信号と上記第２出力信号とのレベル状態に基づいてオン／オフ動作を行う入力部と、上記入力部と第２電源電圧が印加される端子との間に連結され、上記隣接する２つのフリップフロップから出力される２つの反転された出力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と、上記第１電源電圧が印加される端子と発光制御線との間に連結され、上記入力部または上記第１能動負荷の出力信号レベル状態に基づいてオン／オフ動作を行う出力トランジスタと、上記第２電源電圧が印加される端子と上記発光制御線との間に連結され、上記隣接する２つのフリップフロップから出力される２つの出力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタを有する第２能動負荷とを含むとしてもよい。
【００２４】
また、上記入力部は、上記第１電源電圧が印加される端子に連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと、上記第８トランジスタと直列に連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタとから構成されるとしてもよい。
【００２５】
また、上記第１能動負荷は、上記第６トランジスタのゲートとドレインとの間に連結され、上記反転された第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと、上記第１０トランジスタと並列に連結され、上記反転された第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタとをさらに含み、上記反転された第１出力信号および上記反転された第２出力信号が共にハイレベルの信号である場合、上記第１能動負荷に流れる電流は遮断されるとしてもよい。
【００２６】
また、上記第２能動負荷は、上記第７トランジスタのゲートに連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと、上記第１２トランジスタに直列連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタとをさらに含み、上記第１出力信号と上記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、上記第２能動負荷に流れる電流は遮断されるとしてもよい。
【００２７】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子に連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと、上記第１４トランジスタと直列に連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタとを有するスイッチング部をさらに含み、上記第１出力信号および上記第２出力信号がローレベルである場合、上記第６トランジスタをオフさせて、上記第１能動負荷に流れる電流を遮断するとしてもよい。
【００２８】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子とゲート端子との間に連結され、上記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと、上記第７トランジスタのソース端子とゲート端子との間に連結され、上記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタとをさらに含むとしてもよい。
【００２９】
また、上記複数の論理ゲートそれぞれは、上記第２キャパシタの両端に連結され、上記入力部または上記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むとしてもよい。
【００３０】
また、上記第６〜第１６トランジスタは、ＰＭＯＳトランジスタであるとしてもよい。
【００３１】
また、上記画素部、上記走査駆動部、上記データ駆動部および上記発光制御駆動部は、１つの基板上に形成されるとしてもよい。
【００３２】
また、上記有機電界発光表示装置は、複数の有機電界発光表示装置がタイル形態で結合して１つの映像を表示するとしてもよい。
【００３３】
また、上記目的を達成するために、本発明の別の観点によれば、開始パルスを入力され、クロック信号および反転されたクロック信号に同期する第１出力信号を生成する第１フリップフロップと、上記第１フリップフロップの出力信号が入力され、上記クロック信号および上記反転されたクロック信号に同期する第２出力信号を生成する第２フリップフロップと、上記第１出力信号および反転された第１出力信号、並びに上記第２出力信号および反転された第２出力信号が入力され、上記第１フリップフロップと上記第２フリップフロップから出力された４つの信号を用いて能動負荷を制御し、上記第１出力信号と上記第２出力信号との論理和の演算により発光制御信号を出力する論理ゲートとを含む発光制御駆動装置が提供される。
【００３４】
また、上記複数のフリップフロップそれぞれは、上記反転されたクロック信号の立ち下がりエッジで入力信号をサンプリングする第１トランジスタと、上記第１トランジスタの出力信号を反転するための第１インバータと、上記クロック信号の立ち下がりエッジで上記第１インバータの出力信号をサンプリングする第２トランジスタと、上記第２トランジスタの出力信号を反転する第２インバータとを含むとしてもよい。
【００３５】
また、上記第１インバータおよび第２インバータは、正の電源電圧が印加される端子と出力端子との間に連結され、上記フリップフロップの第１トランジスタ、または第２トランジスタを介して伝達される信号に基づいてオン／オフ動作を行う第３トランジスタと、負の電源電圧が印加される端子と上記出力端子との間に連結され、上記第３トランジスタのオン／オフに基づいて出力電流量を制御する第４トランジスタとを含むとしてもよい。
【００３６】
また、上記第１インバータおよび第２インバータは、上記第４トランジスタのゲート端子とドレイン端子との間に連結され、上記第４トランジスタのゲート電圧を制御するダイオード連結した第５トランジスタをさらに含むとしてもよい。
【００３７】
また、上記第３トランジスタのオン抵抗は、上記第４トランジスタのオン抵抗より小さいとしてもよい。
【００３８】
また、上記第１インバータおよび第２インバータは、上記第４トランジスタのソース端子とゲート端子との間に連結され、上記第５トランジスタがオフとなった時、上記第４トランジスタのソース−ゲート間の電圧を維持するキャパシタをさらに含むとしてもよい。
【００３９】
また、上記第１〜第５トランジスタは、ＰＭＯＳトランジスタであるとしてもよい。
【００４０】
また、上記複数の論理ゲートそれぞれは、第１電源電圧が印加される端子に連結され、上記第１出力信号および上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う入力部と、上記入力部と第２電源電圧が印加される端子との間に連結され、上記反転された第１出力信号または上記反転された第２出力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と、上記第１電源電圧が印加される端子と発光制御線との間に連結され、上記入力部または上記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う出力トランジスタと、上記第２電源電圧が印加される端子と上記発光制御線との間に連結され、上記第１出力信号および上記第２出力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタを有する第２能動負荷とを含むとしてもよい。
【００４１】
また、上記入力部は、上記第１電源電圧が印加される端子に連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと、上記第８トランジスタと直列に連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタとから構成されるとしてもよい。
【００４２】
また、上記第１能動負荷は、上記第６トランジスタのゲートとドレインとの間に連結され、上記反転された第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと、上記第１０トランジスタと並列に連結され、上記反転された第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタとをさらに含み、上記反転された第１出力信号および上記反転された第２出力信号が共にハイレベルの信号である場合、上記第１能動負荷に流れる電流は遮断されるとしてもよい。
【００４３】
また、上記第２能動負荷は、上記第７トランジスタのゲートに連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと、上記第１２トランジスタに直列連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタとをさらに含み、上記第１出力信号と上記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、上記第２能動負荷に流れる電流は遮断されるとしてもよい。
【００４４】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子に連結され、上記第１出力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと、上記第１４トランジスタに直列連結され、上記第２出力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタとを有するスイッチング部をさらに含み、上記第１出力信号および上記第２出力信号がローレベルである場合、上記第６トランジスタをオフさせて、上記第１能動負荷に流れる電流を遮断するとしてもよい。
【００４５】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子とゲート端子との間に連結され、上記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと、上記第２トランジスタのソース端子とゲート端子との間に連結され、上記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタとをさらに含むとしてもよい。
【００４６】
また、上記複数の論理ゲートそれぞれは、上記第２キャパシタの両端に連結され、上記入力部または上記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むとしてもよい。
【００４７】
また、上記第６〜第１６トランジスタは、ＰＭＯＳトランジスタであるとしてもよい。
【００４８】
また、上記目的を達成するために、本発明のさらに別の観点によれば、第１電源電圧が印加される端子に連結され、第１入力信号および第２入力信号のレベル状態に基づいてオン／オフ動作を行う入力部と、上記入力部と第２電源電圧が印加される端子との間に連結され、反転された第１入力信号または反転された第２入力信号のレベル状態に基づいて選択的にダイオード連結される第６トランジスタを有する第１能動負荷と、上記第１電源電圧が印加される端子と発光制御線との間に連結され、上記入力部または上記第１能動負荷の出力信号レベル状態に基づいてオン／オフ動作を行う出力トランジスタと、上記第２電源電圧が印加される端子と上記発光制御線との間に連結され、上記第１入力信号および上記第２入力信号のレベル状態に基づいて選択的にダイオード連結される第７トランジスタとを有する第２能動負荷とを含む論理和回路が提供される。
【００４９】
また、上記入力部は、上記第１電源電圧が印加される端子に連結され、上記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第８トランジスタと、上記第３トランジスタと直列に連結され、上記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第９トランジスタとから構成されるとしてもよい。
【００５０】
また、上記第１能動負荷は、上記第６トランジスタのゲートとドレインとの間に連結され、上記反転された第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１０トランジスタと、上記第１０トランジスタと並列に連結され、上記反転された第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１１トランジスタとをさらに含み、上記反転された第１入力信号および上記反転された第２入力信号が共にハイレベルの信号である場合、上記第１能動負荷に流れる電流は遮断されるとしてもよい。
【００５１】
また、上記第２能動負荷は、上記第７トランジスタのゲートに連結され、上記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１２トランジスタと、上記第１２トランジスタに直列連結され、上記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１３トランジスタとをさらに含み、上記第１出力信号と上記第２出力信号とのうち、少なくとも一方の信号のレベルがハイレベルである場合、上記第２能動負荷に流れる電流は遮断されるとしてもよい。
【００５２】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子に連結され、上記第１入力信号のレベル状態に基づいてオン／オフ動作を行う第１４トランジスタと、上記第１４トランジスタと直列に連結され、上記第２入力信号のレベル状態に基づいてオン／オフ動作を行う第１５トランジスタとを有するスイッチング部とをさらに含み、上記第１入力信号および上記第２入力信号がローレベルである時、上記第６トランジスタをオフさせて、上記第１能動負荷に流れる電流を遮断するとしてもよい。
【００５３】
また、上記複数の論理ゲートそれぞれは、上記第６トランジスタのソース端子とゲート端子との間に連結され、上記第６トランジスタのソース−ゲート間の電圧を維持する第１キャパシタと、上記第７トランジスタのソース端子とゲート端子との間に連結され、上記第７トランジスタのソース−ゲート間の電圧を維持する第２キャパシタとをさらに含むとしてもよい。
【００５４】
また、上記複数の論理ゲートそれぞれは、上記第２キャパシタの両端に連結され、上記入力部または上記第１能動負荷の出力信号のレベル状態に基づいてオン／オフ動作を行う第１６トランジスタをさらに含むとしてもよい。
【００５５】
また、上記第１〜第１１トランジスタは、ＰＭＯＳトランジスタであるとしてもよい。
【発明の効果】
【００５６】
本発明によれば、パネルの内部に直接ＰＭＯＳトランジスタで構成される複数のフリップフロップと複数の論理ゲートを形成することによって、ＳＯＰを具現することが容易であるという利点がある。
【００５７】
また、本発明では、隣接するフリップフロップの４つの出力を論理ゲートの入力として使用することによって、追加的な信号を必要としない。すなわち、フリップフロップの出力を利用することによって、消費電力を低減することができる。
【００５８】
さらに、本発明では、４入力論理ゲートを使用することによって、入力信号がローである時に発生する静電流を遮断することができ、漏洩電流による電力消費を減少させることができる。
【００５９】
したがって、本発明は、ＳＯＰ用に最適の発光制御駆動部を提供し、本発明に係る発光制御駆動部を用いることにより、消費電力を最小化することが可能な有機ＥＬ表示装置を提供することができる。
【発明を実施するための最良の形態】
【００６０】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００６１】
また、以下に示す実施の形態についての説明において、添付図面に示されたトランジスタは、課題を解決するための手段に記載された、第１トランジスタとしてのスイッチングトランジスタＭ６、以下同様に、第２トランジスタとしてのスイッチングトランジスタＭ７、第３トランジスタとしてのトランジスタＭ８、第４トランジスタとしてのトランジスタＭ９、第５トランジスタとしてのトランジスタＭ１０、第６トランジスタとしてのトランジスタＭ１３、第７トランジスタとしてのトランジスタＭ１７、第８トランジスタとしてのトランジスタＭ１１、第９トランジスタとしてのトランジスタＭ１２、第１０トランジスタとしてのトランジスタＭ１５＿１、第１１トランジスタとしてのトランジスタＭ１５＿２、第１２トランジスタとしてのトランジスタＭ１６＿１、第１３トランジスタとしてのトランジスタＭ１６＿２、第１４トランジスタとしてのトランジスタＭ１４＿１、第１５トランジスタとしてのトランジスタＭ１４＿２、第１６トランジスタとしてのトランジスタＭ１９、出力トランジスタとしての出力トランジスタＭ１８、とする。
【００６２】
図１は、本発明の実施形態に係るタイルリング技術を用いた大型の有機ＥＬ表示装置を示すブロック図である。
【００６３】
図１を参照すると、本発明の実施形態に係るタイルリング技術を用いた大型の有機ＥＬ表示装置は、複数の小型の有機ＥＬ表示装置１００が接合されて構成される。図１の場合、行（ｒｏｗ）に４つの小型の有機ＥＬ表示装置１００が接合され、これが２列（ｃｏｌｕｍｎ）で構成されるが、設計者は、必要に応じて多様な大きさで接合することができる。
【００６４】
各小型の有機ＥＬ表示装置１００は、映像を表示することのできるＥＬ表示パネル１０と、ＥＬ表示パネル１０に映像データ信号を供給するデータ駆動部２０とから構成される。
【００６５】
それぞれのＥＬ表示パネル１０は、基本的に同じ構造を有し、各エッジ面を接着剤で接着し、１つに組合わさったＥＬ表示パネルを形成する。接着剤には、紫外線硬化樹脂や熱硬化樹脂、例えば、エポキシ樹脂等が使用される。
【００６６】
各ＥＬ表示パネル１０は、従来の有機ＥＬ表示装置に使われるＥＬ表示パネルと同一の製造工程により生産されることができる。したがって、同一の製造工程により生産された同じ複数のＥＬ表示パネルを取り付けて、１つの大型のＥＬ表示パネルが形成される。
【００６７】
このようなＥＬ表示パネルに形成される走査駆動部、発光制御駆動部および複数の画素の薄膜トランジスタは、高速の応答速度および均一性を具現するために、薄膜トランジスタのチャンネルとしてポリシリコンを有する。この際、ポリシリコンは、非晶質シリコン層をガラス基板上に形成された後、低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ；ＬＴＰＳ）工程を経て、結晶化される。
【００６８】
このようなＬＴＰＳ工程を経て形成されたポリシリコンにより、複数のトランジスタが形成され、複数のトランジスタを用いてＥＬ表示パネルの内部にレッド、グリーン、ブルーのサブ画素から構成される画素部と、上記各画素を選択し、発光を制御するための信号を生成する走査駆動部および発光制御駆動部が形成される。ここで、ＥＬ表示パネル１０については後述する。
【００６９】
各小型の有機ＥＬ表示装置１００それぞれのデータ駆動部２０は、ＣＭＯＳ形成技術を用いた外装型集積回路ＩＣとして設計され、それぞれがＥＬ表示パネル１０に電気的と連結される。１つのＥＬ表示パネル１０とデータ駆動部２０間との電気的な連結は、可撓性フィルム上に印刷された金属パターンによりなされる。すなわち、データ駆動部２０の出力端子は、金属パターンの一端に電気的に連結され、ＥＬ表示パネル１０上に設けられたデータ線は、金属パターンの他端に電気的に連結される。これをテープキャリアパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ；ＴＣＰ）方式という。それぞれのデータ駆動部２０は、可撓性フィルム上に設けられた複数の導電性線を介してデータ信号をＥＬ表示パネル１０の画素部に供給する。
【００７０】
図２は、図１に示す本発明の実施形態に係る小型の有機ＥＬ表示装置１００を詳細に示すブロック図である。
【００７１】
図２を参照すると、小型の有機ＥＬ表示装置１００は、ＥＬ表示パネル１０と、データ駆動部２０とから構成される。
【００７２】
また、ＥＬ表示パネル１０は、画素部１２、走査駆動部１４および発光制御駆動部１６から構成される。
【００７３】
画素部１２は、複数のデータ線Ｄ１〜Ｄｍ（ｍは自然数）、複数の走査線Ｓ１〜Ｓｎ（ｎは自然数）、複数の発光制御線Ｅ１〜Ｅｎ、およびこれらの線が交差する領域に形成された複数の画素Ｐ１１〜Ｐｎｍを備える。
【００７４】
複数のデータ線Ｄ１〜Ｄｍは、データ駆動部２０と電気的に連結され、また図２における垂直方向に延長されて各画素にそれぞれデータ信号を伝達する。
【００７５】
また、複数の走査線Ｓ１〜Ｓｎと複数の発光制御線Ｅ１〜Ｅｎは、従来の有機ＥＬ表示装置とは異なって、データ線Ｄ１〜Ｄｍと同様の方向に延長されるが、図２における水平方向に配置された各画素に同一の走査および発光制御信号を伝達するために、各走査線Ｓ１〜Ｓｎおよび発光制御線Ｅ１〜Ｅｎごとにコンタクトホールを形成する。したがって、コンタクトホールを介して接続される金属配線を図２における水平方向に延長し、図２における水平方向の画素には、走査信号および発光制御信号が伝達される。
【００７６】
各画素Ｐ１１〜Ｐｎｍは、レッド、グリーン、ブルーの３つのサブ画素が反復的に行と列とに配列される。各レッド、グリーン、ブルーのサブ画素は、実際光を発光する有機発光層の有機物質が異なるだけで、配線のレイアウトや駆動回路部の回路連結関係はいずれも同一である。したがって、各画素は、印加されるデータ信号に該当する輝度をもってレッド、グリーンおよびブルーの光を発光し、これら３色の組合せで１つのカラーを表現する。各画素の回路構成については、図３および図４を用いて説明する。
【００７７】
図３は、図２に示す画素部の複数の画素のうち代表的な画素を示す回路図である。
【００７８】
図３を参照すると、画素回路１８は、画素駆動部１９と、有機ＥＬ素子ＯＬＥＤとから構成される。
【００７９】
画素駆動部１９は、データ線Ｄｍ、走査線Ｓｎ−１、走査線Ｓｎ、発光制御線Ｅｎ、電圧ＶＤＤが印加される第１電源電圧線、および電圧Ｖｓｕｓが印加される第２電源電圧線に連結されている。したがって、データ線Ｄｍからのデータ信号Ｖｄａｔａ信号に相当する駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。
【００８０】
有機ＥＬ素子ＯＬＥＤは、アノード電極、カソード電極および有機発光層から構成される。アノード電極は、画素駆動部１９に連結され、カソード電極は、電圧ＶＳＳが印加される基準電源電圧線に連結される。したがって、有機ＥＬ素子ＯＬＥＤは、画素駆動部１９から供給される駆動電流を印加され、その電流量に該当する発光輝度で発光する。
【００８１】
画素駆動部１９は、５つのトランジスタＭ１〜Ｍ５と、２つのキャパシタＣｓｔ、Ｃｖｔｈとから構成される。以下、画素駆動部１９について詳細に説明する。
【００８２】
スイッチングトランジスタＭ４は、ソース端子にデータ線Ｄｍが連結され、ゲート端子に走査線Ｓｎが連結され、走査線Ｓｎを介して伝達される走査信号によりオンとなり、データ線Ｄｍから印加されるデータ信号Ｖｄａｔａを伝達する。
【００８３】
駆動トランジスタＭ１は、ソース端子に電圧ＶＤＤが印加される第１電源電圧線が連結され、ゲート端子に印加される電圧に該当する駆動電流ＩＯＬＥＤを生成する。
【００８４】
スレショルド電圧（閾値電圧）補償トランジスタＭ２は、駆動トランジスタＭ１のゲート端子とドレイン端子との間に連結され、走査線Ｓｎ−１に連結したゲート端子に印加される走査信号によりオンとなり、駆動トランジスタＭ１のスレショルド電圧を補償する。
【００８５】
キャパシタＣｖｔｈは、スイッチングトランジスタＭ４のドレイン端子と駆動トランジスタＭ１のゲート端子との間に連結され、駆動トランジスタＭ１のスレショルド電圧Ｖｔｈに該当する電圧を保持する。
【００８６】
キャパシタＣｓｔは、電圧ＶＤＤが印加される第１電源電圧線とキャパシタの一方の端子との間に連結され、データ線Ｄｍに伝達されるデータ電圧Ｖｄａｔａを保持する。
【００８７】
負の電源電圧印加トランジスタＭ３は、ソース端子が電圧Ｖｓｕｓが印加される第２電源電圧線に連結され、ドレイン端子がキャパシタＣｖｔｈおよびキャパシタＣｓｔとの連結地点に連結される。そして、走査線Ｓｎ−１から伝達される走査信号（以下、走査線Ｓｎ−１から印加される走査信号を「以前走査信号」という。）がゲート端子に印加されることによりオンとなり、第２電源電圧線に印加される電圧ＶｓｕｓをキャパシタＣｖｔｈとキャパシタＣｓｔとの連結地点に印加する。
【００８８】
発光制御トランジスタＭ５は、駆動トランジスタＭ１のドレイン端子と有機ＥＬ素子ＯＬＥＤのアノード電極との間に連結され、ゲート端子に印加される発光制御信号Ｅｎの制御によってオン／オフ動作を行い、駆動トランジスタＭ１から供給される駆動電流を有機ＥＬ素子ＯＬＥＤに供給するか、または遮断する役割を果たす。
【００８９】
次に、画素回路１８の動作をタイミング図を用いて説明する。
【００９０】
図４は、図３に示す画素回路の動作を説明するためのタイミング図である。
【００９１】
図３および図４を参照すると、まず、画素回路１８にローレベルの以前走査信号が印加され、走査線Ｓｎからハイレベルの走査信号（以下、走査線Ｓｎから印加される走査信号を「現在走査信号」という）と発光制御線Ｅｎから制御信号（以下、発光制御線Ｅｎから印加される制御信号を「発光制御信号」という）が印加されると、スレショルド電圧補償トランジスタＭ２と負の電源電圧印加トランジスタＭ３がオンとなり、残りのトランジスタＭ４、Ｍ５はオフとなる。したがって、駆動トランジスタＭ１は、ダイオードのような役割を果たし（以下、トランジスタが、ダイオードのような役割を果たす様に連結されることを「ダイオード連結」という）、第１キャパシタＣｖｔｈの一方の電極Ｂに電圧ＶＤＤ−Ｖｔｈ［Ｖ］が印加される。また、負の電源電圧印加トランジスタＭ３がオンとなり、第１キャパシタＣｖｔｈの他方の電極Ａに電圧Ｖｓｕｓ［Ｖ］が印加される。したがって、第１キャパシタＣｖｔｈには、Ｖｓｕｓ−ＶＤＤ＋Ｖｔｈ［Ｖ］の電圧が保持される。ここで、上記電圧ＶＤＤは、第１電源電圧線から印加される電圧である。
【００９２】
次に、画素回路１８にローレベルの現在走査信号が印加され、ハイレベルの以前走査信号と発光制御信号が印加されると、スイッチングトランジスタＭ４だけがオンとなる。この時、データ線Ｄｍからのデータ電圧Ｖｄａｔａが、スイッチングトランジスタＭ４を介して第１キャパシタＣｖｔｈの他方の電極Ａに印加される。したがって、第１キャパシタＣｖｔｈの他方の電極Ａは、一定の電圧差ΔＶ（ΔＶ＝Ｖｓｕｓ−Ｖｄａｔａ）分の電圧変動が生じ、これにより、第１キャパシタＣｖｔｈの一方の電極Ｂもその分の電圧変動が生じる。したがって、第１キャパシタの一方の電極Ｂおよび駆動トランジスタＭ１のゲート端子に印加される電圧は、ＶＤＤ−Ｖｔｈ−ΔＶ＝ＶＤＤ−Ｖｔｈ−Ｖｓｕｓ＋Ｖｄａｔａ［ｖ］である。
【００９３】
最後に、画素回路１８にハイレベルの以前走査信号および現在走査信号が印加され、ローレベルの発光制御信号が印加されると、発光制御トランジスタＭ５だけがオンとなる。この時、駆動トランジスタＭ１から出力される駆動電流ＩＯＬＥＤは、次の数式１で表される。
【００９４】
【数１】
0004789746.tif 000002
【００９５】
ここで、ＶｇｓＭ１は、駆動トランジスタＭ１のソース−ゲート間の電圧であり、Ｖｔｈは、駆動トランジスタＭ１のスレショルド電圧、ｋは定数である。
【００９６】
数式１に示すように、図３に示す画素回路１８は、スレショルド電圧Ｖｔｈの補償と第１電源電圧ＶＤＤによるＩＲ−ｄｒｏｐ（電圧降下）を補償することができる。
【００９７】
さらに図２を参照すると、走査駆動部１４は、データ駆動部２０と画素部１２との間に形成される。これは、複数のＥＬ表示パネル１０が接合されて、１つの大型パネルが形成されるので、各走査駆動部１４は、データ駆動部２０と同じ側（これを片軸駆動という）に形成されなければならない。このような走査駆動部１４は、複数の走査線Ｓ１〜Ｓｎに連結され、画素部１２に順次に走査信号を印加して、各画素Ｐ１１〜Ｐｎｍを順次に選択する。
【００９８】
発光制御駆動部１６は、走査駆動部１４と画素部１２との間に形成され、複数の発光制御線Ｅ１〜Ｅｎに連結され、画素部１２に順次に発光制御信号を印加して、各画素Ｐ１１〜Ｐｎｍの発光時間を制御する。
【００９９】
データ駆動部２０は、前述したように、可撓性フィルム上に設けられた複数の導電性線を介してデータ信号をＥＬ表示パネル１０の画素部１２に供給する。
【０１００】
上記のような本発明の実施形態に係る小型の有機ＥＬ表示装置１００は、ＥＬ表示パネル１０と、データ駆動部２０とから構成される。また、ＥＬ表示パネル１０は、画素部１２と、走査駆動部１４と、発光制御駆動部１６とから構成される。以下、発光制御駆動部について好ましい実施形態を参照して詳細に説明する。
【０１０１】
図５は、本発明の実施形態に係る有機ＥＬ表示装置の発光制御駆動部を示すブロック図である。
【０１０２】
図５を参照すると、発光制御駆動部１６は、複数のフリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、…が連結され、入力信号を１クロック周期だけシフトさせて信号を出力するシフトレジスタ１７と、シフトレジスタ１７の隣接するフリップフロップにおける４つの出力信号が印加され、論理和の演算により発光制御信号を生成する複数の論理ゲートＯＲ１、ＯＲ２、ＯＲ３、…よりなる論理演算部１８とから構成される。
【０１０３】
シフトレジスタ１７は、複数のフリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、…から構成されている。第１フリップフロップＦＦ１は、開始パルスＶｓｐ、クロック信号ＶＣＬＫおよび反転されたクロック信号ＶＣＬＫＢを入力され、クロック信号ＶＣＬＫの立ち下がりエッジで開始パルスＶｓｐをサンプリングしてクロック１周期の間維持し、出力信号ＯＵＴ１および反転された出力信号ＯＵＴＢ１を出力する。
【０１０４】
第２フリップフロップＦＦ２は、第１フリップフロップＦＦ１の出力信号ＯＵＴ１とクロック信号ＶＣＬＫ、および反転されたクロック信号ＶＣＬＫＢを入力され、クロック信号ＶＣＬＫの１周期の間にシフトされ、次の立ち下がりエッジで入力信号をサンプリングしてクロック（ＣＬＫ）１周期の間維持し、出力信号ＯＵＴ２および反転された出力信号ＯＵＴＢ２を出力する。
【０１０５】
以下、第３フリップフロップＦＦ３、第４フリップフロップＦＦ４、…は、第１フリップフロップＦＦ１、第２フリップフロップＦＦ２と同様の動作を繰り返して、シフトされた信号を出力する。各フリップフロップは、基本的に同じ構成からなっており、これについては、図面を参照して後述する。
【０１０６】
論理演算部１８は、複数の論理ゲートＯＲ１、ＯＲ２、ＯＲ３、…から構成され、各論理ゲートごとに発光制御線に連結され、発光制御信号を各画素に印加する。
【０１０７】
第１論理ゲートＯＲ１は、第１フリップフロップＦＦ１の２つの出力信号ＯＵＴ１、ＯＵＴＢ１と、第２フリップフロップＦＦ２の２つの出力信号ＯＵＴ２、ＯＵＴＢ２とを入力信号として印加される。第１論理ゲートＯＲ１は、入力された４つの入力信号ＯＵＴ１、ＯＵＴＢ１、ＯＵＴ２、ＯＵＴＢ２に対して論理和の演算を行う。本発明の実施形態に係る第１論理ゲートＯＲ１は、一般的な論理ゲートとは異なり、第１フリップフロップＦＦ１および第２フリップフロップＦＦ２の出力信号ＯＵＴ１、ＯＵＴ２がローレベルの信号であり、かつ第１フリップフロップＦＦ１および第２フリップフロップＦＦ２の反転された出力信号ＯＵＴＢ１、ＯＵＴＢ２がハイレベルの信号である時にだけ、ローレベルの発光制御信号Ｅ１を出力し、それ以外のレベルの組み合わせでは、ハイレベルの発光制御信号Ｅ１を出力する。
【０１０８】
次に、第２論理ゲートＯＲ２は、第２フリップフロップＦＦ２の２つの出力信号ＯＵＴ２、ＯＵＴＢ２と第３フリップフロップＦＦ３の２つの出力信号ＯＵＴ３、ＯＵＴＢ３を入力信号として印加され、第１論理ゲートＯＲ１と同じ論理和の演算を行い、第２発光制御信号Ｅ２を出力する。
【０１０９】
第３論理ゲートＯＲ３〜第ｎ論理ゲートＯＲｎも、第１論理ゲートＯＲ１および第２論理ゲートＯＲ２と同様に、４つの入力信号に対して論理和の演算を行い、各々の発光制御信号Ｅ３〜Ｅｎを出力する。各論理ゲートは、基本的に同じ構成からなっており、これについては、図面を参照して後述する。
【０１１０】
前述したように、本発明の実施形態に係る発光制御駆動部１６は、シフトレジスタ１７と論理演算部１８とから構成され、シフトレジスタ１７の隣接する２つのフリップフロップＦＦ１、ＦＦ２と論理演算部１８の１つの論理ゲートＯＲ１との連結関係を基本発光制御駆動回路１６＿１として設定して、発光制御信号Ｅ１〜Ｅｎを生成する。前述した図５の発光制御駆動部の動作原理は、図９に示すタイミング図を参照して後述する。
【０１１１】
図６は、図５に示す発光制御駆動部のシフトレジスタを構成する代表的なフリップフロップＦＦ１を示す回路図である。
【０１１２】
図６を参照すると、フリップフロップＦＦ１は、２つのスイッチングトランジスタＭ６、Ｍ７と、２つのインバータＩＮＶ１、ＩＮＶ２とから構成される。具体的には、フリップフロップＦＦ１は、反転されたクロック信号ＣＬＫＢによって制御され、反転されたクロック信号ＣＬＫＢの立ち下がりエッジで入力信号ＩＮをサンプリングするトランジスタＭ６と、トランジスタＭ６の出力信号を反転する第１インバータＩＮＶ１と、クロック信号ＣＬＫの立ち下がりエッジで第１インバータＩＮＶ１の出力信号をサンプリングするトランジスタＭ７と、トランジスタＭ７の出力信号を反転する第２インバータＩＮＶ２とから構成される。ここで、トランジスタＭ６、Ｍ７は、ＰＭＯＳトランジスタである。
【０１１３】
したがって、入力信号ＩＮがトランジスタＭ６に印加され、反転されたクロック信号ＣＬＫＢが立ち下がりエッジに変換される時、トランジスタＭ６は、入力信号ＩＮをサンプリングし、第１インバータＩＮＶ１に伝達する。クロック信号ＣＬＫが立ち下がりエッジに変換される時、トランジスタＭ７は、オンとなり、第１インバータＩＮＶ１は、サンプリングされた信号を反転させて出力する。トランジスタＭ７から伝達された第１インバータＩＮＶ１の出力信号ＯＵＴＢは、第２インバータＩＮＶ２でさらに反転されて出力ＯＵＴされる。
【０１１４】
前述のように、本発明の実施形態に係るフリップフロップＦＦ１は、入力信号ＩＮ、クロック信号ＣＬＫおよび反転されたクロック信号ＣＬＫＢを用いて所望する大きさの出力信号を生成することができる。第２インバータＩＮＶ２の入力信号ＯＵＴＢと出力信号ＯＵＴは、前述した論理ゲートＯＲ１の２入力信号となる。また、第２インバータＩＮＶ２の出力信号ＯＵＴは、次のフリップフロップＦＦ２の入力信号となり、入力信号を１クロック周期だけシフトして出力させて、論理ゲートＯＲ１の２入力信号として印加する。したがって、４入力論理ゲートの入力信号ＯＵＴ１、ＯＵＴＢ１、ＯＵＴ２、ＯＵＴＢ２において、入力信号ＯＵＴＢ１またはＯＵＴＢ２は、追加の信号無しに各フリップフロップＦＦ１、ＦＦ２の第２インバータＩＮＶ２の入力端に印加される信号を取り出して使用される。したがって、追加の信号を必要とせず、論理ゲートの入力信号をフリップフロップから全て印加することによって、消費電力を低減することができる。
【０１１５】
次に、フリップフロップＦＦ１に使われる第１インバータＩＮＶ１および第２インバータＩＮＶ２について説明する。
【０１１６】
図７は、図６に示すフリップフロップのインバータの構造を詳細に示す回路図である。
【０１１７】
第１インバータＩＮＶ１および第２インバータＩＮＶ２は、同じ構造を有するインバータであるから、説明の便宜上、第１インバータＩＮＶ１のみについて説明する。
【０１１８】
図７を参照すると、インバータＩＮＶ１は、３つのＰＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０よりなる。
【０１１９】
トランジスタＭ８は、ソース端子が第１電源電圧ＶＤＤが印加される端子に連結され、ゲート端子がフリップフロップＦＦ１のトランジスタＭ６の出力端子に連結され、ドレイン端子が、出力端ｏｕｔに連結される。出力端ｏｕｔは、フリップフロップＦＦ１のトランジスタＭ７の入力端子に連結される。したがって、トランジスタＭ８は、トランジスタＭ６から伝達された入力信号ｉｎの制御によってオン／オフ動作を行い、第１電源電圧ＶＤＤを出力端ｏｕｔに出力したり、遮断する。ここで、第１電源電圧ＶＤＤは、正の電源電圧であり、例えば５［Ｖ］の電圧が供給される。
【０１２０】
トランジスタＭ９は、トランジスタＭ８のドレイン端子と出力端ｏｕｔにソース端子が連結され、第２電源電圧ＶＳＳにドレイン端子が連結され、ゲート端子に印加される電圧によって能動負荷としての役割を果たす。
【０１２１】
また、トランジスタＭ１０は、トランジスタＭ９のゲート端子とドレイン端子との間に連結され、ゲート端子とドレイン端子が連結される。そしてトランジスタＭ１０は、ダイオードのような役割を果たし、トランジスタＭ９のゲート電圧を制御する。ここで、第２電源電圧ＶＳＳは、負の電源電圧であり、例えば−７［Ｖ］の電圧が供給される。したがって、トランジスタＭ９は、能動負荷であり、ソース端子に印加される電圧とゲート端子に印加される電圧との差によって常にオン状態にあるようになる。ここで、トランジスタＭ９のチャンネル長さ（Ｌｅｎｇｔｈ）Ｌ９は、トランジスタＭ８のチャンネル長さＬ８より大きくし、トランジスタＭ９のチャンネル幅（Ｗｉｄｔｈ）Ｗ９は、トランジスタＭ８のチャンネル幅Ｗ８より小さいことが好ましい。すなわち、これは、トランジスタＭ８がオンとなった時、トランジスタＭ９のオン抵抗がトランジスタＭ８のオン抵抗より非常に大きくなるようにするためである。
【０１２２】
また、インバータＩＮＶ１は、トランジスタＭ９のソース端子とゲート端子との間に連結され、トランジスタＭ１０がオフとなった時、トランジスタＭ９のソース−ゲート間の電圧ＶｇｓＭ９を維持するキャパシタＣｓｔをさらに含むことができる。
【０１２３】
次に、上記のような構成を有するインバータＩＮＶ１の動作原理について説明する。
【０１２４】
まず、ローレベル７［Ｖ］の入力信号ｉｎがトランジスタＭ８のゲート端子に印加されると、トランジスタＭ８は、オンとなり、トランジスタＭ９、Ｍ１０もオンとなる。しかしながら、トランジスタＭ９は、トランジスタＭ８よりオン抵抗が大きくなり、実質的に出力端ｏｕｔの電圧は、第１電源電圧ＶＤＤ、すなわちハイレベルの電圧、例えば５［Ｖ］が出力される。
【０１２５】
次に、ハイレベル５［Ｖ］の入力信号ｉｎがトランジスタＭ８のゲート端子に印加されると、トランジスタＭ８は、オフとなり、既にトランジスタＭ９、Ｍ１０は、オンとなっている状態である。したがって、出力端ｏｕｔの電圧は、以前に出力されたハイレベルの電圧５［Ｖ］からだんだんローレベルに遷移され、この際、トランジスタＭ１０は、オフとなり、トランジスタＭ９のゲート端子は、フローティングされる。したがって、トランジスタＭ９のソース−ゲート電圧ＶｇｓＭ９は、一定電圧を維持するようになり、ソース端子に連結した出力端子ｏｕｔは、第２電源電圧ＶＳＳの電圧、すなわちローレベルの電圧（例えば、−７［Ｖ］）だけ低下するようになる。この際、トランジスタＭ９のゲート電圧も、出力端ｏｕｔの電圧が変換されることによって、−７［Ｖ］から−１５［Ｖ］程度までに下降する。
【０１２６】
前述したように、本発明の実施形態に係るフリップフロップは、クロック信号ＣＬＫおよび反転されたクロック信号ＣＬＫＢの状態変化によってサンプリングされる入力信号の制御により所望する大きさの出力信号を出力することができ、これにより、シフトレジスタ１７の隣接するフリップフロップＦＦ１、ＦＦ２の４つの出力信号ＯＵＴ１、ＯＵＴＢ１、ＯＵＴ２、ＯＵＴＢ２を後述する論理ゲートＯＲ１の入力端に印加する。
【０１２７】
次に、シフトレジスタ１７の隣接するフリップフロップＦＦ１、ＦＦ２の４つの出力信号ＯＵＴ１、ＯＵＴＢ１、ＯＵＴ２、ＯＵＴＢ２が印加される論理ゲートＯＲ１について詳細に説明する。
【０１２８】
図８は、図５に示す発光制御駆動部の論理演算部を構成する複数の論理ゲートのうち代表的な論理ゲートを詳細に示す回路図である。
【０１２９】
図８を参照すると、本発明の実施形態に係る論理ゲートは、２つの入力信号ＩＮ１、ＩＮ２によってオン／オフ動作を行う入力部３１と、入力部３１に連結され、２つの反転された入力信号ＩＮＢ１、ＩＮＢ２によって選択的にダイオード連結されるトランジスタＭ１３を有する第１能動負荷３２と、入力部３１の出力を受信し、受信されるレベルによってオン／オフ動作を行う出力トランジスタＭ１８と、出力トランジスタＭ１８に連結され、２つの入力信号ＩＮ１、ＩＮ２によって選択的にダイオード連結されるトランジスタＭ１７とを有する第２能動負荷３３とを含む。
【０１３０】
また、論理ゲートは、２つの入力信号ＩＮ１、ＩＮ２によってオン／オフ動作を行い、２つの入力信号ＩＮ１、ＩＮ２がローである時、第１能動負荷３２に流れる電流を遮断するスイッチング部３４と、トランジスタＭ１３のソースとゲート間の電圧を維持する第１キャパシタＣ１と、トランジスタＭ１７のソースとゲート間の電圧を維持する第２キャパシタＣ２とをさらに含む。
【０１３１】
さらに、本発明の実施形態に係る論理ゲートは、第２キャパシタＣ２の両端に連結され、入力部３１の出力信号によってオン／オフ動作を行い、出力信号がローである時、第２能動負荷３３に流れる電流を遮断するトランジスタＭ１９をさらに含む。
【０１３２】
ここで、入力信号ＩＮ１は、フリップフロップＦＦ１の出力信号ＯＵＴ１であり、反転された入力信号ＩＮＢ１は、フリップフロップＦＦ１の反転された出力信号ＯＵＴＢ１である。また、入力信号ＩＮ２は、フリップフロップＦＦ２の出力信号ＯＵＴ２であり、反転された入力信号ＩＮＢ２は、フリップフロップＦＦ２の反転された出力信号ＯＵＴＢ２である。
【０１３３】
詳細に説明すると、入力部３１は、第１電源電圧としての正の電源電圧Ｖｐｏｓが印加される端子に連結され、入力信号ＩＮ１のレベルによってオン／オフ動作を行うトランジスタＭ１１と、トランジスタＭ１１に連結され、入力信号ＩＮ２のレベルによってオン／オフ動作を行うトランジスタＭ１２とから構成される。したがって、入力部３１は、２つの入力信号ＩＮ１、ＩＮ２が共にローレベルである時にだけ、オンとなり、正の電源電圧Ｖｐｏｓを出力し、それ以外のレベルでは、オフとなる。
【０１３４】
第１能動負荷３２は、トランジスタＭ１２と第２電源電圧としての負の電源電圧Ｖｎｅｇが印加される端子との間に連結され、反転された２つの入力信号ＩＮＢ１、ＩＮＢ２のレベル状態によってダイオード連結されるトランジスタＭ１３と、トランジスタＭ１３のゲートとドレインとの間に連結され、反転された２つの入力信号ＩＮＢ１、ＩＮＢ２のレベル状態によってそれぞれオン／オフ動作を行う２つのトランジスタＭ１５＿１、Ｍ１５＿２とから構成される。したがって、反転された２つの入力信号ＩＮＢ１、ＩＮＢ２のレベル状態が共にハイレベルである時を除いて、トランジスタＭ１３は、ダイオード連結され、負の電源電圧Ｖｎｅｇとスレショルド電圧ＶｔｈＭ１３との和に該当する電圧を入力部３１の出力端に印加する。
【０１３５】
出力トランジスタＭ１８は、正の電源電圧Ｖｐｏｓが印加される端子と発光制御線Ｅ１との間に連結され、入力部３１と第１能動負荷３２の出力端にゲート端子が連結されてゲート端子に印加される電圧によってオン／オフ動作を行う。したがって、ゲート端子に印加される電圧がローレベルである時、トランジスタＭ１８は、オンとなり、正の電源電圧Ｖｐｏｓを発光制御線Ｅ１に伝達する。
【０１３６】
第２能動負荷３３は、トランジスタＭ１８と負の電源電圧Ｖｎｅｇが印加される端子との間に連結され、２つの入力信号ＩＮ１、ＩＮ２のレベル状態によってダイオード連結されるトランジスタＭ１７と、トランジスタＭ１７のゲートとドレインとの間に連結され、２つの入力信号ＩＮ１、ＩＮ２のレベル状態によってそれぞれオン／オフ動作を行う２つのトランジスタＭ１６＿１、Ｍ１６＿２とから構成される。したがって、２つの入力信号ＩＮ１、ＩＮ２のレベル状態が共にローレベルである時だけ、トランジスタＭ１７は、ダイオード連結され、負の電源電圧Ｖｎｅｇとスレショルド電圧ＶｔｈＭ１７との和に該当する電圧を発光制御線Ｅ１に印加する。
【０１３７】
また、スイッチング部３４は、第１能動負荷３２のトランジスタＭ１３のソースとゲートとの間に連結され、２つの入力信号ＩＮ１、ＩＮ２によってそれぞれオン／オフ動作を行う２つのトランジスタＭ１４＿１、Ｍ１４＿２が直列に連結されている。スイッチング部３４は、２つの入力信号ＩＮ１、ＩＮ２が共にローレベルである時、トランジスタＭ１３のソースとゲート間の電圧差ＶｇｓＭ１３を０［Ｖ］とし、トランジスタＭ１３に流れる電流を遮断する。したがって、入力部３１がオンとなる時、第１能動負荷３２を介して流れる静電流（Ｓｔａｔｉｃ  Ｃｕｒｒｅｎｔ）を遮断することができる。
【０１３８】
さらに、トランジスタＭ１９は、第２能動負荷３３のトランジスタＭ１７のソースとゲートとの間に連結され、第１入力部３１の出力信号によってオン／オフ動作を行う。したがって、トランジスタＭ１９は、第１入力部３１の出力信号がローレベルである時、トランジスタＭ１７のソースとゲート間の電圧差ＶｇｓＭ１７を０［Ｖ］とし、トランジスタＭ１７に流れる電流を遮断する。したがって、トランジスタＭ１８がオンとなる時、第２能動負荷３３を介して流れる静電流を遮断することができる。
【０１３９】
ここで、本発明の実施形態に係る論理ゲートを構成する全てのトランジスタは、いずれもＰＭＯＳトランジスタで構成される。ただし、本発明の実施形態に係る論理ゲートをＮＭＯＳトランジスタで構成することは、当業者が容易に変更し得る程度のことであり、本発明の等価範囲に属するものと理解すべきである。すなわち、本発明の実施形態に係る論理ゲートを構成するＰＭＯＳトランジスタを、ＮＭＯＳトランジスタに変え、正の電源電圧と負の電源電圧を取り換えれば、ＮＭＯＳトランジスタよりなる論理ゲートが設計できる。
【０１４０】
次に、本発明の実施形態に係る論理ゲートが、２つの入力信号ＩＮ１、ＩＮ２および２つの反転された入力信号ＩＮＢ１、ＩＮＢ２のレベル状態によってどのような発光制御信号Ｅ１を出力するかを説明する。
【０１４１】
まず、２つの入力信号ＩＮ１、ＩＮ２が共にローレベルの信号であり、かつ反転された２つの入力信号ＩＮＢ１、ＩＮＢ２が共にハイレベルの信号である時、入力部３１の２つのトランジスタＭ１１、Ｍ１２は、共にオンとなり、スイッチング部３４の２つのトランジスタＭ１４＿１、Ｍ１４＿２も共にオンとなる。また、第２能動負荷３３の２つのトランジスタＭ１６＿１、Ｍ１６＿２も共にオンとなる。ただし、第１能動負荷３２の２つのトランジスタＭ１５＿１、Ｍ１５＿２は、共にオフとなる。
【０１４２】
したがって、正の電源電圧Ｖｐｏｓは、入力部３１を通じて出力トランジスタＭ１８およびトランジスタＭ１９のゲート端子に印加される。この際、スイッチング部３４は、オンとなり、第１能動負荷３２のトランジスタＭ１３のソース−ゲート電圧ＶｇｓＭ１３を０［Ｖ］とする。したがって、トランジスタＭ１３は、オフとなり、能動負荷３２では、静電流が流れない。一方、正の電源電圧Ｖｐｏｓをゲート端子に印加された出力トランジスタＭ１８およびトランジスタＭ１９は、オフとなり、第２能動負荷３３のダイオード連結されるトランジスタＭ１７によって、発光制御線Ｅ１からは、負の電源電圧Ｖｎｅｇとスレショルド電圧ＶｔｈＭ１７との和に相当するローレベルの発光制御信号が出力される。
【０１４３】
次に、入力信号ＩＮ１がハイレベルであり、かつ入力信号ＩＮ２がローレベルであるか、または、入力信号ＩＮ１がローレベルであり、かつ入力信号ＩＮ２がハイレベルである場合、すなわち、入力信号ＩＮ１とＩＮ２との信号レベルが互いに異なる場合、本発明の実施形態に係る論理ゲートの状態は、次の通りである。
【０１４４】
入力部３１の２つのトランジスタＭ１１、Ｍ１２のうちいずれか１つのトランジスタＭ１１またはトランジスタＭ１２は、オフとなり、スイッチング部３４の２つのトランジスタＭ１４＿１、Ｍ１４＿２のうちいずれか１つのトランジスタＭ１４＿１またはトランジスタＭ１４＿２も、オフとなる。また、第２能動負荷３３の２つのトランジスタＭ１６＿１、Ｍ１６＿２のうちいずれか１つのトランジスタＭ１６＿１またはトランジスタＭ１６＿２もオフとなる。ただし、第１能動負荷３２の並列に連結された２つのトランジスタＭ１５＿１、Ｍ１５＿２のうちいずれか１つのトランジスタＭ１５＿１またはトランジスタＭ１５＿２は、オンとなる。
【０１４５】
したがって、入力部３１とスイッチング部３４は、オフとなり、第１能動負荷３２のトランジスタＭ１３は、ダイオード連結され、出力トランジスタＭ１８のゲート端子の電圧は、負の電源電圧Ｖｎｅｇとスレショルド電圧ＶｔｈＭ１３との和だけローレベルに下降するようになる。ローレベルの電圧を印加された出力トランジスタＭ１８は、オンとなり、正の電源電圧Ｖｐｏｓを発光制御線Ｅ１に出力する。この際、トランジスタＭ１９は、オンとなり、第２能動負荷３３のトランジスタＭ１７のソース−ゲート電圧ＶｇｓＭ１７を０［Ｖ］とする。したがって、トランジスタＭ１７は、オフとなり、能動負荷３３では、静電流が流れない。つまり、発光制御線Ｅ１には、正の電源電圧Ｖｐｏｓのみが出力、すなわちハイレベルの信号が出力される。
【０１４６】
また、２つの入力信号ＩＮ１、ＩＮ２が共にハイレベルである場合は、入力信号ＩＮ１とＩＮ２との信号レベルが互いに異なる場合と同様に、発光制御信号Ｅ１として、ハイレベルの信号が出力されることが分かる。
【０１４７】
上記のように、本発明の実施形態に係る論理演算部１８を構成する論理ゲートは、追加の信号を必要とせず、シフトレジスタ１７の隣接するフリップフロップＦＦ１、ＦＦ２から出力される４つの信号ＯＵＴ１、ＯＵＴＢ１、ＯＵＴ２、ＯＵＴＢ２が印加され、これら４つの信号を用いて論理ゲートの能動負荷を制御し、論理和の演算を行い、所望する形態の発光制御信号Ｅ１を生成することができる。この時、２つの入力信号ＩＮ１、ＩＮ２がローレベルである場合、論理ゲートの能動負荷３２、３３を介して流れる静電流を遮断することができ、入力部３１の出力信号がローレベルである場合、第２能動負荷３３を介して流れる静電流を遮断することができる。
【０１４８】
図９は、本発明の実施形態に係る発光制御駆動部の動作を示す各信号のタイミング図である。
【０１４９】
図９を参照すると、複数のフリップフロップＦＦ１〜ＦＦｎ＋１で構成されるシフトレジスタは、クロック信号ＣＬＫおよび反転されたクロック信号ＣＬＫＢを共通に印加され、一段前のフリップフロップの出力信号を、フリップフロップの入力信号として印加される。ただし、第１フリップフロップＦＦ１は、開始パルスＶＳＰが入力信号として印加される。
【０１５０】
まず、開始パルスＶＳＰが第１フリップフロップＦＦ１の入力として印加されると、クロック信号ＣＬＫの立ち下がりエッジで、第１フリップフロップＦＦ１は、ハイレベルの出力信号ＯＵＴ１およびローレベルの反転された出力信号ＯＵＴＢ１をクロック１周期の間に出力する。
【０１５１】
次に、第１フリップフロップＦＦ１の出力信号ＯＵＴ１が第２フリップフロップＦＦ２の入力として印加されると、クロック信号ＣＬＫの２番目の立ち下がりエッジで、第２フリップフロップＦＦ２は、ハイレベルの出力信号ＯＵＴ２およびローレベルの反転された出力信号ＯＵＴＢ２をクロック１周期の間に出力する。
【０１５２】
上記のような動作を繰り返して、最後に第１フリップフロップＦＦｎの出力信号ＯＵＴｎが、第ｎ＋１フリップフロップＦＦｎ＋１の入力として印加されると、クロック信号ＣＬＫのｎ＋１番目の立ち下がりエッジで、第ｎ＋１フリップフロップＦＦｎ＋１は、ハイレベルの出力信号ＯＵＴｎ＋１およびローレベルの反転された出力信号ＯＵＴＢｎ＋１をクロック１周期の間に出力する。
【０１５３】
上記のような動作により、本発明の実施形態に係るシフトレジスタは、クロック１周期毎にシフトされる２つの信号ＯＵＴ、ＯＵＴＢを出力する。
【０１５４】
また、複数の論理ゲートＯＲ１〜ＯＲｎで構成される論理演算部１８は、フリップフロップＦＦ１〜ＦＦｎ＋１の出力信号を印加され、論理和の演算を行い、発光制御信号を出力する。
【０１５５】
まず、第１論理ゲートＯＲ１は、第１フリップフロップＦＦ１の２つの出力信号ＯＵＴ１、ＯＵＴＢ１と、第２フリップフロップＦＦ２の２つの出力信号ＯＵＴ２、ＯＵＴＢ２を入力として印加される。したがって、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２がローレベルであり、かつ反転された第１出力信号ＯＵＴＢ１および反転された第２出力信号ＯＵＴＢ２がハイレベルである場合にだけ、第１論理ゲートＯＲ１は、ローレベルの発光制御信号Ｅ１を出力し、それ以外のレベル状態では、ハイレベルの発光制御信号Ｅ１を出力する。
【０１５６】
次に、第２論理ゲートＯＲ２は、第２フリップフロップＦＦ２の２つの出力信号ＯＵＴ２、ＯＵＴＢ２と、第３フリップフロップＦＦ３の２つの出力信号ＯＵＴ３、ＯＵＴＢ３を入力として印加される。したがって、第２出力信号ＯＵＴ２と第３出力信号ＯＵＴ３がローレベルであり、かつ反転された第２出力信号ＯＵＴＢ２および反転された第３出力信号ＯＵＴＢ３がハイレベルである場合にだけ、第２論理ゲートＯＲ２は、ローレベルの発光制御信号Ｅ２を出力し、それ以外のレベル状態では、ハイレベルの発光制御信号Ｅ２を出力する。第２発光制御信号Ｅ２は、第１発光制御信号Ｅ１よりクロック１周期だけシフトされ出力される。
【０１５７】
上記のような動作を繰り返して、最後に第ｎ論理ゲートＯＲｎは、第ｎフリップフロップＦＦｎの２つの出力信号ＯＵＴｎ、ＯＵＴＢｎと、第ｎ＋１フリップフロップＦＦｎ＋１の２つの出力信号ＯＵＴｎ＋１、ＯＵＴＢｎ＋１を入力として印加される。したがって、第ｎ出力信号ＯＵＴｎと第ｎ＋１出力信号ＯＵＴｎ＋１がローレベルであり、かつ反転された第ｎ出力信号ＯＵＴＢｎおよび反転された第ｎ＋１出力信号ＯＵＴＢｎ＋１がハイレベルである場合にだけ、第ｎ論理ゲートＯＲｎは、ローレベルの発光制御信号Ｅｎを出力し、それ以外のレベル状態では、ハイレベルの発光制御信号Ｅｎを出力する。
【０１５８】
以上のような本発明の実施形態に係る有機ＥＬ表示装置の発光制御駆動部１６は、パネルの内部に直接ＰＭＯＳトランジスタで構成される複数のフリップフロップと、複数の論理ゲートを形成することによって、ＳＯＰ（Ｓｙｓｔｅｍ  Ｏｎ  Ｐａｎｅｌ）を具現することが容易であるという利点がある。
【０１５９】
また、本発明の実施形態に係る有機ＥＬ表示装置の発光制御駆動部１６は、シフトレジスタ１７の隣接するフリップフロップの４つの出力を論理ゲートの入力として使用することによって、追加的な信号を必要としない。すなわち、フリップフロップの出力を利用することによって、消費電力を低減することができる。
【０１６０】
さらに、本発明の実施形態に係る有機ＥＬ表示装置の発光制御駆動部１６は、４入力論理ゲートを使用することによって、入力信号がローである場合（すなわち反転された入力信号がハイレベルの場合）に発生する静電流を遮断することができ、漏洩電流による電力消費を減少することができる。
【０１６１】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１６２】
例えば、本発明の実施形態における論理ゲートをはじめとする各構成要素に係るトランジスタを、ＰＭＯＳトランジスタではなく、ＮＭＯＳトランジスタで構成することは、当業者が容易に変更し得る程度のことであり、本発明の等価範囲に属するものと理解すべきである。
【図面の簡単な説明】
【０１６３】
【図１】本発明の実施形態に係るタイルリング技術を用いた有機電界発光表示装置を示すブロック図である。
【図２】図１における代表的な小型の有機電界発光表示装置を詳細に示すブロック図である。
【図３】図２における画素部が含む複数の画素のうち、代表的な画素を示す回路図である。
【図４】図３における画素回路の動作を表すタイミング図である。
【図５】本発明の実施形態に係る有機ＥＬ表示装置の発光制御駆動部を示すブロック図である。
【図６】図５における発光制御駆動部のシフトレジスタを構成する代表的なフリップフロップを示す回路図である。
【図７】図６におけるフリップフロップのインバータ構造を詳細に示す回路図である。
【図８】図５における発光制御駆動部の論理演算部を構成する複数の論理ゲートのうち、代表的な論理ゲートを詳細に示す回路図である。
【図９】本発明の実施形態に係る発光制御駆動部の動作を示すタイミング図である。
【符号の説明】
【０１６４】
１０      ＥＬ表示パネル
１２      画素部
１４      走査駆動部
１６      発光制御駆動部
１７      シフトレジスタ
１８      論理演算部
２０      データ駆動部
Ｃ１      第１キャパシタ
Ｃ２      第２キャパシタ
ＩＮＶ１  第１インバータ
ＩＮＶ２  第２インバータ
Ｍ６      第１トランジスタ
Ｍ７      第２トランジスタ
Ｍ８      第３トランジスタ
Ｍ９      第４トランジスタ
Ｍ１０    第５トランジスタ
Ｍ１３    第６トランジスタ
Ｍ１７    第７トランジスタ
Ｍ１１    第８トランジスタ
Ｍ１２    第９トランジスタ
Ｍ１５＿１  第１０トランジスタ
Ｍ１５＿２  第１１トランジスタ
Ｍ１６＿１  第１２トランジスタ
Ｍ１６＿２  第１３トランジスタ
Ｍ１４＿１  第１４トランジスタ
Ｍ１４＿２  第１５トランジスタ
Ｍ１９    第１６トランジスタ
Ｍ１８    出力トランジスタ
ＯＲｎ    論理ゲート
ＯＵＴｎ        第１出力信号
ＯＵＴＢｎ      反転された第１出力信号
ＯＵＴｎ＋１    第２出力信号
ＯＵＴＢｎ＋１  反転された第２出力信号
ＶＳＰ    開始パルス
ＶＣＬＫ、ＣＬＫ      クロック信号
ＶＣＬＫＢ、ＣＬＫＢ  反転されたクロック信号
ＶＤＤ    第１電源電圧
ＶＳＳ    第２電源電圧
Ｖｐｏｓ    正の電源電圧
Ｖｎｅｇ    負の電源電圧
【図１】
0004789746.tif 000003
【図２】
0004789746.tif 000004
【図３】
0004789746.tif 000005
【図４】
0004789746.tif 000006
【図５】
0004789746.tif 000007
【図６】
0004789746.tif 000008
【図７】
0004789746.tif 000009
【図８】
0004789746.tif 000010
【図９】
0004789746.tif 000011