(57)【特許請求の範囲】
【請求項１】
データ出力回路とクロック出力回路とを有する出力回路であって、
前記データ出力回路は、
データ入力端子に第１のデータを入力するための第１のデータ線が接続され、データ出力端子からクロック信号の立上り又は立下りに同期して前記第１のデータに応じた状態を出力する第１のＤ型フリップフロップと、
選択信号に応じて前記第１のＤ型フリップフロップの出力又は第２のデータを選択的にセレクタ出力端子から出力するセレクタとを有し、
前記クロック出力回路は、
データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立上りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第２のＤ型フリップフロップと、
データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立下りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第３のＤ型フリップフロップと、
前記第２及び第３のＤ型フリップフロップの正論理及び負論理データ出力端子に接続され、前記セレクタと同一の遅延時間を実現するために前記セレクタと同一の素子を用いてクロック信号をクロック出力端子から出力する擬似セレクタ回路とを有する出力回路。
【請求項２】
前記第１のＤ型フリップフロップは、前記クロック信号の正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記クロック信号の負論理クロック信号に同期してデータを出力する請求項１記載の出力回路。
【請求項３】
さらに、クロック信号を入力するためのクロック入力ノードを有し、
前記第１、第２及び第３のＤ型フリッププロップのクロック入力端子には前記クロック入力ノードが接続される請求項１記載の出力回路。
【請求項４】
さらに、クロック信号を基に正論理クロック信号及び負論理クロック信号からなる差動クロック信号を生成して伝播する差動クロック回路を有し、
前記第１のＤ型フリップフロップは、前記正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記負論理クロック信号に同期してデータを出力する請求項２記載の出力回路。
【請求項５】
前記擬似セレクタ回路は、
前記第２のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第１のＰチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第２のＰチャネルＭＯＳトランジスタが第１の電位を発生する第１の電圧源とクロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第１のＮチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第２のＮチャネルＭＯＳトランジスタが第２の電位を発生する第２の電圧源と前記クロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第３のＰチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第４のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記クロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第３のＮチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第４のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記クロック出力端子との間で直列に接続され、
前記セレクタは、
前記第２のデータを入力するための第２のデータ線に接続されるゲートを有する第５のＰチャネルＭＯＳトランジスタと前記第１のＤ型フリップフロップの出力信号と前記第２のデータを切り替えるための選択信号の正論理信号の線に接続されるゲートを有する第６のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記セレクタ出力端子との間で直列に接続され、
前記第２のデータ線に接続されるゲートを有する第５のＮチャネルＭＯＳトランジスタと前記選択信号の負論理信号の線に接続される第６のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記セレクタ出力端子との間で直列に接続され、
前記第１のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第７のＰチャネルＭＯＳトランジスタと前記選択信号の負論理信号の線に接続されるゲートを有する第８のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記セレクタ出力端子の間で直列に接続され、
前記第１のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第７のＮチャネルＭＯＳトランジスタと前記選択信号の正論理信号の線に接続されるゲートを有する第８のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記セレクタ出力端子の間で直列に接続される請求項１記載の出力回路。
【請求項６】
前記第１の電位は、前記第２の電位よりも高い請求項５記載の出力回路。
【請求項７】
前記第１〜第３のＤ型フリップフロップが同一の回路で構成されており、
前記第１〜第８のＰチャネルＭＯＳトランジスタが全て同一のサイズで構成されており、
前記第１〜第８のＮチャネルＭＯＳトランジスタが全て同一のサイズで構成されている請求項５記載の出力回路。
【請求項８】
前記第１〜第３のＤ型フリップフロップは、それぞれ、
クロック信号に応じてオン又はオフする第１のスイッチング素子と該第１のスイッチング素子を介して入力されるデータを保持する第１の保持回路からなるマスターラッチと、
前記第１の保持回路の正論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第２のスイッチング素子と該第２のスイッチング素子を介して入力されるデータを保持する第２の保持回路からなる第１のスレーブラッチと、
前記第１の保持回路の負論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第３のスイッチング素子と該第３のスイッチング素子を介して入力されるデータを保持する第３の保持回路からなる第２のスレーブラッチとを有する請求項１記載の出力回路。
【請求項９】
前記第１〜第３のＤ型フリップフロップは、それぞれ、
クロック信号に応じてオン又はオフする第１のスイッチング素子と該第１のスイッチング素子を介して入力されるデータを保持する第１の保持回路からなるマスターラッチと、
前記第１の保持回路の正論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第２のスイッチング素子と該第２のスイッチング素子を介して入力されるデータを保持する第２の保持回路からなる第１のスレーブラッチと、
前記第１の保持回路の負論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第３のスイッチング素子と該第３のスイッチング素子を介して入力されるデータを保持する第３の保持回路からなる第２のスレーブラッチとを有する請求項５記載の出力回路。
【請求項１０】
前記第１〜第３のＤ型フリップフロップが同一の回路で構成されており、
前記第１〜第８のＰチャネルＭＯＳトランジスタが全て同一のサイズで構成されており、
前記第１〜第８のＮチャネルＭＯＳトランジスタが全て同一のサイズで構成されている請求項９記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ及びクロックを出力する出力回路に関する。
【０００２】
【従来の技術】
図８（Ａ）は、従来技術によるデータ及びクロックを出力するための出力回路を示す。クロック信号ＣＫＡは、複数のバッファ８０１を介して伝播される。クロック信号ＣＫＩＮは、バッファ８０１の出力である。
【０００３】
Ｄ型フリップフロップ（以下、フリップフロップという）８０３は、クロック信号ＣＫＩＮに同期してデータＤＴＩＮをセレクタ８０５に出力する。セレクタ８０５は、フリップフロップ８０３の出力又はＢＳＲ（Boundary SCAN register）８０４の出力のいずれかを選択的に出力データＤＴＯＵＴとして出力する。この例では、１ビットの出力データＤＴＯＵＴを出力する場合であるが、複数ビットを出力する場合にはフリップフロップ８０３、ＢＳＲ８０４及びセレクタ８０５の組みが複数並列に接続される。
【０００４】
ディレイ回路８１０は、データＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力するために、クロック信号ＤＫＩＮを所定時間だけ遅延してクロック信号ＣＫＯＵＴを出力する。この遅延時間は、フリップフロップ５０３及びセレクタ８０５の遅延時間と同じにする必要がある。
【０００５】
図８（Ｂ）は、ディレイ回路８１０の具体的構成を示す。ディレイ回路８１０は、偶数個のインバータ８２１を直列に接続することにより構成される。
【０００６】
図８（Ｃ）は、ティレイ回路８１０の他の具体的構成を示す。ディレイ回路８１０は、偶数個のインバータ８３１，８３３及びトランスファゲート８３２を直列に接続することにより構成される。トランスファゲート８３２は、ＮチャネルＭＯＳ（metal-oxide-semiconductor）トランジスタ８３２ｎ及びＰチャネルＭＯＳトランジスタ８３２ｐにより構成される。ＮチャネルＭＯＳトランジスタ８３２ｎのゲートはハイレベルに維持され、ＰチャネルＭＯＳトランジスタ８３２ｐのゲートはローレベルに維持される。すなわち、トランジスタ８３２ｎ及び８３２ｐは共にオンになり、そのオン抵抗及び容量からなる遅延素子と同等になる。
【０００７】
【発明が解決しようとする課題】
データ及びクロックを同時に出力する場合、通常データのパスにはフリップフロップ８０３が入るが、クロックのパスにはフリップフロップは入らない。また、クロックのパスには、フリップフロップ８０３及びセレクタ８０５と同等な遅延時間を持つティレイ回路８１０を追加する必要がある。
【０００８】
しかし、フリップフロップ８０３は、クロック信号ＣＫＩＮの立上り又は立下りのどちらか一方に同期してデータを出力する回路形式であるのに対し、ディレイ回路８１０はインバータ８２１又はトランスファゲート８３２で構成される。このため、ディレイ回路８１０の遅延時間をフリップフロップ８０３及びセレクタ８０５と同じ遅延時間に設定することは困難である。
【０００９】
また、クロック信号ＣＫＡを半導体内で伝播する場合、半導体のプロセスバラツキや駆動する負荷の大きさによってデューティ（duty）が悪化する場合がある。特に、ＣＭＯＳ回路を使用した場合、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの特性が異なるため、半導体のプロセスバラツキによるデューティ悪化は避けることができない。
【００１０】
本発明の目的は、高精度でデータ及びクロックを同時に出力することができる出力回路を提供することである。
本発明の他の目的は、デューティ特性の悪化を防止しつつ、データ及びクロックを同時に出力することができる出力回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明の出力回路は、データ出力回路とクロック出力回路とを有する。データ出力回路は、データ入力端子に第１のデータを入力するための第１のデータ線が接続され、データ出力端子からクロック信号の立上り又は立下りに同期して前記第１のデータに応じた状態を出力する第１のＤ型フリップフロップと、選択信号に応じて前記第１のＤ型フリップフロップの出力又は第２のデータを選択的にセレクタ出力端子から出力するセレクタとを有する。クロック出力回路は、データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立上りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第２のＤ型フリップフロップと、データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立下りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第３のＤ型フリップフロップと、前記第２及び第３のＤ型フリップフロップの正論理及び負論理データ出力端子に接続され、前記セレクタと同一の遅延時間を実現するために前記セレクタと同一の素子を用いてクロック信号をクロック出力端子から出力する擬似セレクタ回路とを有する。
【００１２】
データ出力回路は、第１のＤ型フリップフロップ及びセレクタを有する。クロック出力回路は、第２及び第３のＤ型フリップフロップ並びに擬似セレクタ回路を有する。クロック出力回路の第２及び第３のＤ型フリップフロップ回路は、データ出力回路の第１のＤ型フリップフロップに対応する。クロック出力回路の擬似セレクタ回路は、データ出力回路のセレクタに対応する。データ出力回路及びクロック出力回路は回路構成が同等であるので、出力回路は高精度でデータ及びクロック信号を同時に出力することができる。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態によるＬＳＩ（large scale integration）１２０及び１３０を含む回路のＳＣＡＮテストの方法を説明するための図である。ＬＳＩ１２０及び１３０は、それぞれ、入力端子１０１、出力端子１１１及び内部回路１０６の他に、入力部１１３、出力部１１４及びコントローラ１１２を有する。例えば、ＬＳＩ１２０の出力端子１１１は、ＬＳＩ１３０の入力端子１０１に接続されている。コントローラ１４０は、ＬＳＩ１２０及び１３０内のコントローラ１１２を制御する。
【００１４】
まず、入力部１１３の構成を説明する。入力バッファ１０２は、入力が入力端子１０１に接続され、出力がＤ型フリップフロップ（以下、フリップフロップという）１０３の入力及びＢＳＲ（Boundary SCAN register）１０４の入力に接続される。フリップフロップ１０３は、データ入力端子が入力バッファ１０２の出力に接続され、クロック入力端子がクロック信号ＣＫＩＮの線に接続され、出力端子がセレクタ１０５に接続される。ＢＳＲ１０４は、コントローラ１１２によりデータを読み書きされるレジスタであり、入力端子が入力バッファ１０２の出力に接続され、出力端子がセレクタ１０５に接続される。セレクタ１０５は、制御端子が選択信号Ｓの線に接続され、第１の入力端子がフリップフロップ１０３の出力に接続され、第２の入力端子がＢＳＲ１０４の出力に接続され、出力端子が内部回路１０６に接続される。
【００１５】
次に、出力部１１４の構成を説明する。ＢＳＲ１０８は、入力端子が内部回路１０６に接続され、出力端子がセレクタ１０９に接続される。フリップフロップ１０７は、データ入力端子が内部回路１０６に接続され、クロック入力端子がクロック信号ＣＫＩＮの線に接続され、出力端子がセレクタ１０９に接続される。セレクタ１０９は、制御端子が選択信号Ｓの線に接続され、第１の入力端子がフリップフロップ１０７の出力に接続され、第２の入力端子がＢＳＲ１０８の出力に接続され、出力端子が出力バッファ１１０の入力に接続される。出力端子１１１は、出力バッファ１１０の出力に接続される。
【００１６】
ＬＳＩ１２０及び１３０の動作には、通常動作、内部テスト動作及び外部テスト動作がある。
【００１７】
まず、通常動作を説明する。入力端子１０１から入力されるデータは、入力バッファ１０２、フリップフロップ１０３及びセレクタ１０５を介して内部回路１０６に入力される。この際、フリップフロップ１０３は、クロック信号ＣＫＩＮに同期して入力データを出力する。セレクタ１０５は、選択信号Ｓに応じて、フリップフロップ１０３の出力データを選択して出力する。内部回路１０６は、所定の処理を行う。内部回路１０６の出力は、同様に、フリップフロップ１０７、セレクタ１０９及び出力バッファ１１０を介して出力端子１１１から出力される。
【００１８】
次に、内部テスト動作を説明する。コントローラ１１２は、ＢＳＲ１０４に所定のテストデータを書き込む。セレクタ１０５は、選択信号Ｓに応じて、ＢＳＲ１０４の出力を選択して内部回路１０６に出力する。内部回路１０６の出力は、ＢＳＲ１０８に記憶される。コントローラ１１２は、ＢＳＲ１０８内のデータを読み出し、内部回路１０６が正常か否かをテストすることができる。
【００１９】
次に、外部テスト動作を説明する。ＬＳＩ１２０では、コントローラ１１２がＢＳＲ１０８に所定のテストデータを書き込み、セレクタ１０９が選択信号Ｓに応じてＢＳＲ１０８の出力を選択し、出力バッファ１１０を介して出力端子１１１に出力する。ＬＳＩ１２０の出力端子１１１から出力されたデータは、ＬＳＩ１３０の入力端子１０１に入力される。ＬＳＩ１３０では、入力端子１０１に入力されたデータが入力バッファ１０２を介してＢＳＲ１０４に記憶され、コントローラ１１２がＢＳＲ１０４内のデータを読み出すことによりＬＳＩ１２０及び１３０の間の回路が正常か否かをテストすることができる。
【００２０】
図２は、本実施形態によるデータ及びクロックの出力回路を示す。この出力回路は、データ出力回路２２０及びクロック出力回路２１０を有し、データＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力することができる。データ出力回路２２０は、フリップフロップ２０３、ＢＳＲ２０４及びセレクタ２０５を有し、これらは図１のフリップフロップ１０３，１０７、ＢＳＲ１０４，１０８及びセレクタ１０５，１０９に相当する。すなわち、この出力回路は、図１のＬＳＩ１２０又は１３０内の回路である。
【００２１】
クロック信号ＣＫＡは、偶数個のＣＭＯＳインバータ（バッファ）２０１を介して伝播される。クロック信号ＣＫＩＮは、複数のバッファ２０１の出力である。論理回路２０２は、クロック信号ＣＫＡがバッファ２０１により伝播されたクロック信号又はクロック信号ＣＫＡに同期して、データＤＴＩＮを出力する。
【００２２】
まず、データ出力回路２２０を説明する。データ出力回路２２０は、フリップフロップ２０３、ＢＳＲ２０４及びセレクタ２０５を有する。フリップフロップ２０３は、データ入力端子ＤがデータＤＴＩＮを入力するためのデータ線に接続され、クロック入力端子がクロック信号ＣＫＩＮの線に接続され、データ出力端子Ｑからクロック信号ＣＫＩＮの立上り（又は立下り）に同期してデータＤＴＩＮの正論理データを出力する。ＢＳＲ２０４は、テストデータを出力することができる。セレクタ２０５は、選択信号Ｓに応じてフリップフロップ２０３の出力又はＢＳＲ２０４の出力を選択的に出力データＤＴＯＵＴとして出力する。
【００２３】
次に、クロック出力回路（ディレイ回路）２１０は、フリップフロップ２１１，２１２及び擬似セレクタ回路２１３を有する。フリップフロップ２１１は、データ入力端子Ｄが自己の負論理データ出力端子／Ｑに接続され、クロック入力端子がクロック信号ＣＫＩＮの線に接続され、正論理データ出力端子Ｑ及び負論理データ出力端子／Ｑからクロック信号ＣＫＩＮの立上りに同期してデータ入力端子Ｄに入力されたデータの正論理データ（正論理クロック）ＣＫＰ及び負論理データ（負論理クロック）ＸＣＫＰをそれぞれ出力する。
【００２４】
フリップフロップ２１２は、データ入力端子Ｄが自己の負論理データ出力端子／Ｑに接続され、クロック入力端子がクロック信号ＣＫＩＮの線に接続され、正論理データ出力端子Ｑ及び負論理データ出力端子／Ｑからクロック信号ＣＫＩＮの立下りに同期してデータ入力端子Ｄに入力されたデータの正論理データ（正論理クロック）ＣＫＮ及び負論理データ（負論理クロック）ＸＣＫＮをそれぞれ出力する。
【００２５】
擬似セレクタ回路２１３は、フリップフロップ２１１の正論理出力端子Ｑ及び負論理出力端子／Ｑ並びにフリップフロップ２１２の正論理出力端子Ｑ及び負論理出力端子／Ｑに接続され、セレクタ２０５と同一の遅延時間を実現するためにセレクタ２０５と同一の素子を用いてクロック信号ＣＫＯＵＴを出力する。擬似セレクタ回路２１３は、ディレイ回路の機能を有し、クロック信号ＣＫＩＮを所定時間遅延させてクロック信号ＣＫＯＵＴを出力する。
【００２６】
クロック出力回路２１０のフリップフロップ２１１及び２１２は、データ出力回路２２０のフリップフロップ２０３に対応する。クロック出力回路２１０の擬似セレクタ回路２１３は、データ出力回路２２０のセレクタ２０５に対応する。データ出力回路２２０及びクロック出力回路２１０は回路構成が同等であるので、この出力回路は高精度でデータＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力することができる。すなわち、クロック出力回路２１０の遅延時間を、データ出力回路２２０の遅延時間と高精度で同じにすることができる。
【００２７】
なお、図２では１ビットのデータＤＴＯＵＴを出力する場合を示しているが、複数ビットを出力する場合にはデータ出力回路２２０を複数並列に接続すればよい。
【００２８】
図３は、図２のデータ出力回路２２０内のフリップフロップ２０３及びセレクタ２０５の具体的な回路を示す。
【００２９】
まず、フリップフロップ２０３の構成を説明する。差動バッファ３０１は、クロック信号ＣＫＩＮを入力し、その差動クロック信号ＣＫ及びＸＣＫを出力する。クロック信号ＣＫＩＮに対して、クロック信号ＣＫは正論理クロック信号であり、クロック信号ＸＣＫは負論理クロック信号である。
【００３０】
スイッチング素子３０２は、データＤＴＩＮを入力し、クロック信号ＣＫがローレベルのときにオンしてハイレベルのときにオフする。スイッチング素子３０２の出力は、インバータ３０３の入力及びインバータ３０４の出力に接続される。インバータ３０３の出力及びインバータ３０４の入力は、スイッチング素子３０５の入力に接続される。インバータ３０３及び３０４は、マスターラッチ３１２を構成する。マスターラッチ３１２は、保持回路であり、スイッチング素子３０２の出力データを保持する。
【００３１】
スイッチング素子３０５は、インバータ３０３の出力データを入力し、クロック信号ＣＫがハイレベルのときにオンしてローレベルのときにオフする。スイッチング素子３０５の出力は、インバータ３０６の入力、インバータ３０７の出力及びバッファ３０８の入力に接続される。インバータ３０６の出力及びインバータ３０７の入力は、フリップフロップ２０３の出力端子Ｑに接続される。インバータ３０６及び３０７は、第１のスレーブラッチ３１４を構成する。第１のスレーブラッチ３１４は、保持回路であり、スイッチング素子３０５の出力データを保持する。なお、バッファ３０８は、図４のクロック出力回路内のフリップフロップ２１１，２１２内のバッファ３０８に対応して設けられたものである。
【００３２】
スイッチング素子３１５は、インバータ３０４からの出力データを入力し、クロック信号ＣＫがハイレベルのときにオンしてローレベルのときにオフする。スイッチング素子３１５の出力は、インバータ３０９の入力、インバータ３１０の出力及びバッファ３１１の入力に接続される。インバータ３０９の出力及びインバータ３１０の入力は、相互に接続される。インバータ３０９及び３１０は、第２のスレーブラッチ３１３を構成する。第２のスレーブラッチ３１３は、保持回路であり、スイッチング素子３１５の出力データを保持する。第２のスレーブラッチ３１３及びバッファ３１１は、第１のスレーブラッチ３１４及びバッファ３０８に対応し、さらに図４のクロック出力回路内のフリップフロップ２１１，２１２内の第２のスレーブラッチ３１３及びバッファ３１１に対応して設けられたものである。
【００３３】
次に、フリップフロップ２０３の動作を説明する。スイッチング素子３０２は、クロック信号ＣＫが立下がるとオンし、データＤＴＩＮはマスターラッチ３１２に保持される。インバータ３０３は、データＤＴＩＮの負論理データを出力する。次に、クロック信号ＣＫが立ち上がると、スイッチング素子３０５がオンする。インバータ３０６は、データＤＴＩＮの正論理データを出力する。この出力が、フリップフロップ２０３の出力端子Ｑからの出力になる。
【００３４】
次に、セレクタ２０５の構成を説明する。フリップフロップ２０３の出力端子Ｑは、ＰチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３のゲートに接続される。ＰチャネルＭＯＳトランジスタ３２１のゲートは、選択信号Ｓの負論理信号ＸＳの線に接続される。ＮチャネルＭＯＳトランジスタ３２４のゲートは、選択信号Ｓの正論理信号Ｓの線に接続される。ＰチャネルＭＯＳトランジスタ３２１及び３２２の直列接続は、第１の電位を発生する第１の電圧源と出力データＤＴＯＵＴの出力端子との間に接続される。ＮチャネルＭＯＳトランジスタ３２３及び３２４の直列接続は、出力データＤＴＯＵＴの出力端子と第２の電位を発生する第２の電圧源との間に接続される。第１の電位は、第２の電位よりも高い。
【００３５】
ＰチャネルＭＯＳトランジスタ３２５のゲートは、選択信号Ｓの正論理信号Ｓの線に接続される。ＰチャネルＭＯＳトランジスタ３２６のゲートは、ＢＳＲ２０４（図２）の出力に接続される。ＮチャネルＭＯＳトランジスタ３２７のゲートは、ＢＳＲ２０４（図２）の出力に接続される。ＮチャネルＭＯＳトランジスタ３２８のゲートは、選択信号Ｓの負論理信号ＸＳの線に接続される。ＰチャネルＭＯＳトランジスタ３２５及び３２６の直列接続は、上記第１の電圧源と出力データＤＴＯＵＴの出力端子との間に接続される。ＮチャネルＭＯＳトランジスタ３２７及び３２８の直列接続は、出力データＤＴＯＵＴの出力端子と上記第２の電圧源との間に接続される。
【００３６】
上記のＰチャネルＭＯＳトランジスタ３２１，３２２，３２５，３２６は全て同一のサイズで構成され、上記のＮチャネルＭＯＳトランジスタ３２３，３２４，３２７，３２８は全て同一のサイズで構成される。
【００３７】
次に、セレクタ２０５の動作を説明する。このセレクタ２０５は、選択信号Ｓがハイレベルになると、フリップフロップ２０３の出力の論理反転データをデータＤＴＯＵＴとして出力し、選択信号がローレベルになると、ＢＳＲ２０４（図２）の出力の論理反転データをデータＤＴＯＵＴとして出力する。
【００３８】
まず、選択信号Ｓがハイレベルの場合を詳細に説明する。選択信号Ｓがハイレベルになると、ＰチャネルＭＯＳトランジスタ３２１がオンし、ＮチャネルＭＯＳトランジスタ３２４もオンする。すると、ＰチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３により構成されるＣＭＯＳインバータの働きにより、フリップフロップ２０３の出力の論理反転データがデータＤＴＯＵＴとして出力される。この際、トランジスタ３２５及び３２８はオフする。
【００３９】
次に、選択信号Ｓがローレベルの場合を詳細に説明する。選択信号Ｓがローレベルになると、ＰチャネルＭＯＳトランジスタ３２５及びＮチャネルＭＯＳトランジスタ３２８がオンする。すると、ＰチャネルＭＯＳトランジスタ３２６及びＮチャネルＭＯＳトランジスタ３２７により構成されるＣＭＯＳインバータの働きにより、ＢＳＲ２０４（図２）の出力の論理反転データがデータＤＴＯＵＴとして出力される。この際、トランジスタ３２１及び３２４はオフする。
【００４０】
図４は、図２のクロック出力回路２１０内のフリップフロップ２１１，２１２及び擬似セレクタ回路２１３の具体的な回路を示す。
【００４１】
まず、フリップフロップ２１１の構成を説明する。フリップフロップ２１１は、基本的に図３のフリップフロップ２０３と同じであるので、異なる点を説明する。スイッチング素子３０２の入力には、データＤＴＩＮの代わりにバッファ３０８の出力が接続される。インバータ３０６の出力は、正論理クロックＣＫＰを出力するための正論理出力端子Ｑ（図２）に接続される。インバータ３０９の出力は、負論理クロックＸＣＫＰを出力するための負論理出力端子／Ｑ（図２）に接続される。
【００４２】
次に、フリップフロップ２１２の構成を説明する。フリップフロップ２１２は、フリップフロップ２１１に対して、スイッチング素子３０２，３０５，３１５がクロック信号ＸＣＫに応じてオン又はオフする点のみが異なる。すなわち、スイッチング素子３０２は、クロック信号ＸＣＫがローレベルになるとオンし、ハイレベルになるとオフする。スイッチング素子３０５及び３１５は、クロック信号ＸＣＫがハイレベルになるとオンし、ローレベルになるとオフする。インバータ３０６の出力は、正論理クロックＣＫＮを出力するための正論理出力端子Ｑ（図２）に接続される。インバータ３０９の出力は、負論理クロックＸＣＫＮを出力するための負論理出力端子／Ｑ（図２）に接続される。
【００４３】
次に、擬似セレクタ回路２１３の構成を説明する。擬似セレクタ回路２１３は、図３のセレクタ２０５と基本的に同じであるので、異なる点を説明する。ＰチャネルＭＯＳトランジスタ３２１及びＮチャネルＭＯＳトランジスタ３２３のゲートは、クロック信号ＣＫＰの線に接続される。ＰチャネルＭＯＳトランジスタ３２５及びＮチャネルＭＯＳトランジスタ３２７のゲートは、クロック信号ＸＣＫＰの線に接続される。ＰチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２８のゲートは、クロック信号ＣＫＮの線に接続される。ＰチャネルＭＯＳトランジスタ３２６及びＮチャネルＭＯＳトランジスタ３２４のゲートは、クロック信号ＸＣＫＮの線に接続される。出力端子からはクロックＣＫＯＵＴが出力される。
【００４４】
図５を参照しながら、図４のフリップフロップ２１１，２１２及び擬似セレクタ回路２１３の動作を説明する。クロック信号ＣＫＡ(図２)は、伝播前のクロック信号である。このクロック信号ＣＫＡに対して、クロック信号ＣＫは正論理クロック信号であり、クロック信号ＸＣＫは負論理クロック信号である。
【００４５】
フリップフロップ２１１の動作を説明する。スイッチング素子３０２には、インバータ３０７によりクロック信号ＣＫＰを論理反転したクロック信号が入力され、クロック信号ＣＫが立下がるとオンする。インバータ３０３は、クロック信号ＣＫＰの正論理信号を出力する。クロック信号ＣＫが立上ると、スイッチング素子３０５及び３１５がオンする。インバータ３０６は、クロック信号ＣＫＰの負論理信号を新たなクロック信号ＣＫＰとして出力する。一方、インバータ３０９は、クロック信号ＣＫＰの正論理信号をクロック信号ＸＣＫＰとして出力する。すなわち、クロック信号ＣＫＰは、クロック信号ＣＫの立上りエッジに同期して反転するものであり、クロック信号ＣＫの２倍の周期を持つ。一方、クロック信号ＸＣＫＰは、クロック信号ＣＫＰの論理反転信号である。
【００４６】
同様に、フリップフロップ２１２は、クロック信号ＸＣＫに同期して動作する。すなわち、クロック信号ＣＫＮは、クロック信号ＸＣＫの立上りエッジに同期して反転するものであり、クロック信号ＸＣＫの２倍の周期を持つ。一方、クロック信号ＸＣＫＮは、クロック信号ＣＫＮの論理反転信号である。
【００４７】
次に、擬似セレクタ回路２１３の動作を説明する。クロック信号ＣＫＰがハイレベル／ローレベルになると、トランジスタ３２１はオフ／オンし、トランジスタ３２３はオン／オフする。クロック信号ＸＣＫＰがハイレベル／ローレベルになると、トランジスタ３２５はオフ／オンし、トランジスタ３２７はオン／オフする。クロック信号ＣＫＮがハイレベル／ローレベルになると、トランジスタ３２２はオフ／オンし、トランジスタ３２８はオン／オフする。クロック信号ＸＣＫＮがハイレベル／ローレベルになると、トランジスタ３２６はオフ／オンし、トランジスタ３２４はオン／オフする。その結果、クロック信号ＣＫＯＵＴは、クロック信号ＣＫＩＮと同じ周期であり、クロック信号ＣＫＩＮを所定時間遅延させたクロック信号になる。
【００４８】
以上のように、データ出力回路２２０及びクロック出力回路２１０に同じ回路素子を用いて、両者の回路構成を同等なものにすることにより、高精度でデータＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力することができる。
【００４９】
次に、クロック信号のデューティ特性について説明する。デューティは、クロック信号の周期に対するそのうちのハイレベルの時間の割合で表される。デューティは５０％が好ましいが、図２のＣＭＯＳインバータ２０１内のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの特性の違いから、クロック信号ＣＫＩＮの立上り特性と立下り特性が異なってしまう。この結果、デューティ特性が悪化してしまう。そこで、デューティ特性の悪化を防止するための回路を、次に説明する。
【００５０】
図６は、本発明の他の実施形態による出力回路を示す。この出力回路において、図２の出力回路と異なる点を説明する。差動バッファ６０１は、クロック信号ＣＫＡを基に差動クロック信号ＣＫ及びＸＣＫを出力する。クロック信号ＣＫＡに対して、クロック信号ＣＫは正論理信号であり、クロック信号ＸＣＫは負論理信号である。クロック信号ＣＫ及びＸＣＫは、複数のバッファ６０２により伝播される。
【００５１】
クロック出力回路２１０は、図２のフリップフロップ２１２の代わりにフリップフロップ６１２を有する。フリップフロップ６１２は、クロック入力端子がクロック信号ＸＣＫの線に接続され、クロック信号ＸＣＫの立上りに同期して出力する。すなわち、３つのフリップフロップ２１１，６１２，２０３は、すべてクロック信号の立上りに同期して出力する。ここで、フリップフロップ２１１及び２０３のクロック入力端子は、クロック信号ＣＫの線に接続される。
【００５２】
図５を参照しながら、デューティ特性が改善される理由を説明する。クロック信号ＣＫＡのデューティ特性が良好でも、バッファ６０２の影響によりクロック信号ＣＫ及びＸＣＫのデューティ特性は悪くなる。ここで、図２の出力回路では、実際には、図５とは異なり、クロック信号ＸＣＫがクロック信号ＣＫの論理反転になるため、クロック信号ＣＫＯＵＴのデューティ特性が悪化する。
【００５３】
図６の出力回路では、図５に示すように、クロック信号ＣＫ及びＸＣＫのデューティ特性は悪いが、両者の立上り特性と立下り特性はそれぞれ同じである。そこで、クロック信号ＣＫの立上り特性とクロック信号ＸＣＫの立上り特性が同じ点に着目する。フリップフロップ２１１は、クロック信号ＣＫの立上りを利用して、クロック信号ＣＫＯＵＴの立上りを生成する。一方、フリップフロップ６１２は、クロック信号ＸＣＫの立上りを利用して、クロック信号ＣＫＯＵＴの立下りを生成する。このように、クロック信号ＣＫ及びＸＣＫの両者の立上りを利用してクロック信号ＣＫＯＵＴを生成することにより、クロック信号ＣＫＯＵＴのデューティ特性を良好にすることができる。この場合、図３及び図４の差動バッファ３０１は不要になる。
【００５４】
なお、フリップフロップ２１１，６１２，２０３をすべてクロック信号の立下りに同期して出力させることにより、クロック信号ＣＫ及びＸＣＫの立下りのみを利用してクロック信号ＣＫＯＵＴを生成しても、デューティ特性を良好にすることができる。
【００５５】
図７に示すように、クロック信号ＣＫＡの差動信号ＣＫ及びＸＣＫを用いる場合には、両者の差分信号ＣＫ−ＸＣＫを用いることが考えられる。しかし、差分信号ＣＫ−ＸＣＫは、クロック信号ＣＫＯＵＴのデューティ特性を改善するために用いることができない。本実施形態のように、クロック信号ＣＫ及びＸＣＫの立上りのみ又は立下りのみを用いることにより、デューティ特性を改善することができる。
【００５６】
上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）データ出力回路とクロック出力回路とを有する出力回路であって、
前記データ出力回路は、
データ入力端子に第１のデータを入力するための第１のデータ線が接続され、データ出力端子からクロック信号の立上り又は立下りに同期して前記第１のデータに応じた状態を出力する第１のＤ型フリップフロップと、
選択信号に応じて前記第１のＤ型フリップフロップの出力又は第２のデータを選択的にセレクタ出力端子から出力するセレクタとを有し、
前記クロック出力回路は、
データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立上りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第２のＤ型フリップフロップと、
データ入力端子に自己の負論理データ出力端子が接続され、正論理データ出力端子及び負論理データ出力端子からクロック信号の立下りに同期して前記データ入力端子に入力されたデータの正論理データ及び負論理データをそれぞれ出力する第３のＤ型フリップフロップと、
前記第２及び第３のＤ型フリップフロップの正論理及び負論理データ出力端子に接続され、前記セレクタと同一の遅延時間を実現するために前記セレクタと同一の素子を用いてクロック信号をクロック出力端子から出力する擬似セレクタ回路とを有する出力回路。
（付記２）前記第１のＤ型フリップフロップは、前記クロック信号の正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記クロック信号の負論理クロック信号に同期してデータを出力する付記１記載の出力回路。
（付記３）さらに、クロック信号を入力するためのクロック入力ノードを有し、
前記第１、第２及び第３のＤ型フリッププロップのクロック入力端子には前記クロック入力ノードが接続される付記１記載の出力回路。
（付記４）さらに、クロック信号を基に正論理クロック信号及び負論理クロック信号からなる差動クロック信号を生成して伝播する差動クロック回路を有し、
前記第１のＤ型フリップフロップは、前記正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記負論理クロック信号に同期してデータを出力する付記２記載の出力回路。
（付記５）前記擬似セレクタ回路は、
前記第２のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第１のＰチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第２のＰチャネルＭＯＳトランジスタが第１の電位を発生する第１の電圧源とクロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第１のＮチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第２のＮチャネルＭＯＳトランジスタが第２の電位を発生する第２の電圧源と前記クロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第３のＰチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第４のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記クロック出力端子との間で直列に接続され、
前記第２のＤ型フリップフロップの負論理データ出力端子に接続されるゲートを有する第３のＮチャネルＭＯＳトランジスタと前記第３のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第４のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記クロック出力端子との間で直列に接続され、
前記セレクタは、
前記第２のデータを入力するための第２のデータ線に接続されるゲートを有する第５のＰチャネルＭＯＳトランジスタと前記第１のＤ型フリップフロップの出力信号と前記第２のデータを切り替えるための選択信号の正論理信号の線に接続されるゲートを有する第６のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記セレクタ出力端子との間で直列に接続され、
前記第２のデータ線に接続されるゲートを有する第５のＮチャネルＭＯＳトランジスタと前記選択信号の負論理信号の線に接続される第６のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記セレクタ出力端子との間で直列に接続され、
前記第１のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第７のＰチャネルＭＯＳトランジスタと前記選択信号の負論理信号の線に接続されるゲートを有する第８のＰチャネルＭＯＳトランジスタが前記第１の電圧源と前記セレクタ出力端子の間で直列に接続され、
前記第１のＤ型フリップフロップの正論理データ出力端子に接続されるゲートを有する第７のＮチャネルＭＯＳトランジスタと前記選択信号の正論理信号の線に接続されるゲートを有する第８のＮチャネルＭＯＳトランジスタが前記第２の電圧源と前記セレクタ出力端子の間で直列に接続される付記１記載の出力回路。
（付記６）前記第１の電位は、前記第２の電位よりも高い付記５記載の出力回路。
（付記７）前記第１〜第３のＤ型フリップフロップが同一の回路で構成されており、
前記第１〜第８のＰチャネルＭＯＳトランジスタが全て同一のサイズで構成されており、
前記第１〜第８のＮチャネルＭＯＳトランジスタが全て同一のサイズで構成されている付記５記載の出力回路。
（付記８）前記第１〜第３のＤ型フリップフロップは、それぞれ、
クロック信号に応じてオン又はオフする第１のスイッチング素子と該第１のスイッチング素子を介して入力されるデータを保持する第１の保持回路からなるマスターラッチと、
前記第１の保持回路の正論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第２のスイッチング素子と該第２のスイッチング素子を介して入力されるデータを保持する第２の保持回路からなる第１のスレーブラッチと、
前記第１の保持回路の負論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第３のスイッチング素子と該第３のスイッチング素子を介して入力されるデータを保持する第３の保持回路からなる第２のスレーブラッチとを有する付記１記載の出力回路。
（付記９）前記第１〜第３のＤ型フリップフロップは、それぞれ、
クロック信号に応じてオン又はオフする第１のスイッチング素子と該第１のスイッチング素子を介して入力されるデータを保持する第１の保持回路からなるマスターラッチと、
前記第１の保持回路の正論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第２のスイッチング素子と該第２のスイッチング素子を介して入力されるデータを保持する第２の保持回路からなる第１のスレーブラッチと、
前記第１の保持回路の負論理出力に接続され前記第１のスイッチング素子と逆の論理値でオンする第３のスイッチング素子と該第３のスイッチング素子を介して入力されるデータを保持する第３の保持回路からなる第２のスレーブラッチとを有する付記５記載の出力回路。
（付記１０）前記第１の電位は、前記第２の電位よりも高い付記９記載の出力回路。
（付記１１）前記第１〜第３のＤ型フリップフロップが同一の回路で構成されており、
前記第１〜第８のＰチャネルＭＯＳトランジスタが全て同一のサイズで構成されており、
前記第１〜第８のＮチャネルＭＯＳトランジスタが全て同一のサイズで構成されている付記９記載の出力回路。
（付記１２）前記第１のＤ型フリップフロップは、前記クロック信号の正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記クロック信号の負論理クロック信号に同期してデータを出力する付記９記載の出力回路。
（付記１３）さらに、クロック信号を入力するためのクロック入力ノードを有し、
前記第１、第２及び第３のＤ型フリッププロップのクロック入力端子には前記クロック入力ノードが接続される付記９記載の出力回路。
（付記１４）さらに、クロック信号を基に正論理クロック信号及び負論理クロック信号からなる差動クロック信号を生成して伝播する差動クロック回路を有し、
前記第１のＤ型フリップフロップは、前記正論理クロック信号に同期してデータを出力し、前記第２のＤ型フリップフロップは、前記負論理クロック信号に同期してデータを出力する付記１２記載の出力回路。
【００５８】
【発明の効果】
以上説明したように本発明によれば、データ出力回路は第１のＤ型フリップフロップ及びセレクタを有し、クロック出力回路は第２及び第３のＤ型フリップフロップ並びに擬似セレクタ回路を有する。クロック出力回路の第２及び第３のＤ型フリップフロップ回路は、データ出力回路の第１のＤ型フリップフロップに対応する。クロック出力回路の擬似セレクタ回路は、データ出力回路のセレクタに対応する。データ出力回路及びクロック出力回路は回路構成が同等であるので、出力回路は高精度でデータ及びクロック信号を同時に出力することができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＳＣＡＮテストを説明するための回路図である。
【図２】本実施形態によるデータ出力回路及びクロック出力回路を含む出力回路を示す回路図である。
【図３】データ出力回路を示す回路図である。
【図４】クロック出力回路を示す回路図である。
【図５】本実施形態によるクロック出力回路の動作を説明するためのタイミングチャートである。
【図６】本発明の他の実施形態によるデータ出力回路及びクロック出力回路を含む出力回路の回路図である。
【図７】差動信号を示すタイミングチャートである。
【図８】図８（Ａ）〜（Ｃ）は従来技術によるデータ及びクロックの出力回路の回路図である。
【符号の説明】
１０１  入力端子
１０２  入力バッファ
１０３  フリップフロップ
１０４  ＢＳＲ
１０５  セレクタ
１０６  内部回路
１０７  フリップフロップ
１０８  ＢＳＲ
１０９  セレクタ
１１０  出力バッファ
１１１  出力端子
１１２  コントローラ
１１３  入力部
１１４  出力部
１２０，１３０  ＬＳＩ
１４０  コントローラ
２０１  バッファ
２０２  論理回路
２０３，２１１，２１２  フリップフロップ
２０４  ＢＳＲ
２０５  セレクタ
２１０  クロック出力回路（ディレイ回路）
２１３  擬似セレクタ回路
２２０  データ出力回路
６０１  差動バッファ
６０２  バッファ
６１２  フリップフロップ
８０１  バッファ
８０３  フリップフロップ
８０４  ＢＳＲ
８０５  セレクタ
８２１  インバータ
８３１，８３３  インバータ
８３２  トランスファゲート
【図１】
0004649064.tif 000002
【図２】
0004649064.tif 000003
【図３】
0004649064.tif 000004
【図４】
0004649064.tif 000005
【図５】
0004649064.tif 000006
【図６】
0004649064.tif 000007
【図７】
0004649064.tif 000008
【図８】
0004649064.tif 000009