(57)【特許請求の範囲】
【請求項１】
オープンドレインで用いられる出力用ＮチャンネルＭＯＳトランジスタを有してなるオープンドレイン出力回路であって、
入力電源電圧が低い領域にある場合にのみ、前記出力用ＮチャンネルＭＯＳトランジスタのドレインが接続する出力端子の出力電圧の持ち上がりを低減させる制御回路が設けられてなり、該制御回路は、ドレインに定電流源が接続されると共に、前記出力用ＮチャンネルＭＯＳトランジスタのバックゲートが接続される一方、ゲートに前記入力電源電圧が印加され、ソースがグランドに接続され、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より高い閾値電圧を有する第２のＮチャンネルＭＯＳトランジスタが設けられ、
前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧を低下せしめ、前記出力電圧の持ち上がりを低減させることを特徴とするオープンドレイン出力回路。
【請求項２】
オープンドレインで用いられる出力用ＮチャンネルＭＯＳトランジスタを有してなるオープンドレイン出力回路であって、
入力電源電圧が低い領域にある場合にのみ、前記出力用ＮチャンネルＭＯＳトランジスタのドレインが接続する出力端子に出力電圧の持ち上がりを低減させる制御回路が設けられてなり、該制御回路は、第３及び第４のＮチャンネルＭＯＳトランジスタを有してなり、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より高い閾値電圧を有する前記第３のＮチャンネルＭＯＳトランジスタは、ドレインに定電流源が接続され、ゲートに前記入力電源電圧が印加され、ソースがグランドに接続され、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より低い閾値電圧を有する前記第４のＮチャンネルＭＯＳトランジスタは、ドレインが前記出力用ＮチャンネルＭＯＳトランジスタのドレインと共に前記出力端子に、ゲート及びバックゲートが前記第３のＮチャンネルＭＯＳトランジスタのドレインに、ソースがグランドにそれぞれ接続され、前記第４のＮチャンネルＭＯＳトランジスタの閾値電圧を低下せしめ、前記出力電圧の持ち上がりを低減させることを特徴とするオープンドレイン出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、いわゆるリセットＩＣの出力段などに用いられるオープンドレイン出力回路に係り、特に、動作特性の改善を図ったものに関する。
【背景技術】
【０００２】
従来、いわゆるリセットＩＣの出力段などにおいて用いられているオープンドレイン出力回路としては、例えば、図６に示されたような構成のものが公知となっている。
以下、図６を参照しつつこの従来回路について説明する。なお、図７には、この従来回路の入力電源電圧の変化に対する出力電圧の変化を示す特性線図が示されており、後述の動作説明において適宜参照することとする。
この従来回路は、プリバッファ回路としてＰチャンネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」と称す）１ＡとＮチャンネルＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」と称す）１５Ａとが直列接続されて、いわゆるトーテムポール回路を構成するよう設けられ、その出力が出力用ＮＭＯＳトランジスタ１１Ａのゲートに印加される構成となっている。
【０００３】
そして、ＰＭＯＳトランジスタ１Ａのソースには、入力電源電圧（ＶＤＤ電圧）が印加されるようになっている一方、ＮＭＯＳトランジスタ１５Ａのソースは、グランド電位（ＶＳＳ電位）とされるようになっている。
また、出力用ＮＭＯＳトランジスタ１１Ａのドレインは、出力端子３１Ａを介して外部の電源へ接続されるようになっている。
【０００４】
かかる構成において、入力電源電圧を０Ｖから徐々に上げてゆくと、ノードＡは、論理値Ｌｏｗに相当するレベルから立ち上がり、ＰＭＯＳトランジスタ１Ａ及びＮＭＯＳトランジスタ１５Ａで形成されたインバータの出力のノードＢは、論理値Ｈｉｇｈに相当するレベルから立ち上がることとなる。しかし、オープンドレイン出力回路においては、入力電源電圧が出力用ＮＭＯＳトランジスタ１１Ａの閾値電圧以下の低い領域にある場合、出力用ＮＭＯＳトランジスタ１１Ａは動作しないため、出力プルアップ用の電流を十分に引き込むことができず、出力端子３１Ａにおける出力電圧の論理がＨｉｇｈ状態から立ち上がってしまう（図７の符号VIIの部分参照）。理想的には、Ｌｏｗレベルから立ち上がるのが望ましい。
【０００５】
入力電源電圧を更に上げていき、出力用ＮＭＯＳトランジスタ１１Ａの閾値電圧以上とすると、出力用ＮＭＯＳトランジスタ１１Ａが動作を開始し、出力端子３１Ａは、論理値Ｌｏｗに相当するレベルとなる（図７の符号VIIIの部分参照）。そして、さらに入力電源電圧を上げてゆくと、図示されない内部回路が動作を開始し、その内部回路からの電圧によりノードＡが論理値Ｈｉｇｈのレベルへ立ち上がる一方、ノードＢは、論理値Ｌｏｗに相当するレベルとなる。その結果、出力用ＮＭＯＳトランジスタ１１Ａがオフ状態となり、出力端子３１Ａは論理値Ｈｉｇｈに相当するレベルへ立ち上がることとなる（図７の符号IXの部分参照）。
【０００６】
なお、図７の特性線は、出力用ＮＭＯＳトランジスタ１１Ａの閾値電圧を０.５Ｖとして回路動作をシミュレーションして得られたものである。
このようなオープンドレイン出力回路は、例えば、特許文献１等において開示されたものなどがある。
【特許文献１】特開平９−３２６４３９号公報（第２−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような従来回路においては、入力電源電圧が出力用ＮＭＯＳトランジスタ１１Ａの閾値電圧以下にある期間、出力用ＮＭＯＳトランジスタ１１Ａが動作しないために、出力端子３１Ａにおいて、本来不要な出力電圧の持ち上がり（図７の符号VIIの部分参照）が必ず発生してしまい、次述するような問題を招いてしまう。
【０００８】
すなわち、近年、半導体回路内部の最小動作電圧は年々小さくなってきており、回路内部が動作する電圧、すなわち、先の図７の符号IXの部分における電圧も０.８Ｖからさらに低い電圧へシフトする傾向にある。このような状況において、図７の符号VIIで示されたような低い入力電源電圧での持ち上がりがあると、出力が論理値Ｌｏｗに相当する電圧となっている幅、すなわち、図７の符号VIIIで示された部分の幅が減少してしまうこととなる。そのため、出力端子３１Ａにおける出力電圧を検出する他のＩＣや回路などがある場合、それらによる論理値Ｈｉｇｈと論理値Ｌｏｗのレベル差が検出し難くなり、誤動作の原因となってしまう。
【０００９】
本発明は、上記実状に鑑みてなされたもので、入力電源電圧が出力段のトランジスタの閾値電圧以下の低い領域にあっても、出力電圧の不要な持ち上がりを抑圧でき、確実な回路動作を実現することのできるオープンドレイン出力回路を提供するものである。
本発明の他の目的は、最小動作電圧を従来に比してより引き下げることができるオープンドレイン出力回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本願請求項１に係る発明は、
オープンドレインで用いられる出力用ＮチャンネルＭＯＳトランジスタを有してなるオープンドレイン出力回路であって、
入力電源電圧が低い領域にある場合にのみ、前記出力用ＮチャンネルＭＯＳトランジスタのドレインが接続する出力端子の出力電圧の持ち上がりを低減させる制御回路が設けられてなり、該制御回路は、ドレインに定電流源が接続されると共に、前記出力用ＮチャンネルＭＯＳトランジスタのバックゲートが接続される一方、ゲートに前記入力電源電圧が印加され、ソースがグランドに接続され、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より高い閾値電圧を有する第２のＮチャンネルＭＯＳトランジスタが設けられ、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧を低下せしめ、前記出力電圧の持ち上がりを低減させることを特徴とするものである。
また、本願請求項２に係る発明は、オープンドレインで用いられる出力用ＮチャンネルＭＯＳトランジスタを有してなるオープンドレイン出力回路であって、
入力電源電圧が低い領域にある場合にのみ、前記出力用ＮチャンネルＭＯＳトランジスタのドレインが接続する出力端子に出力電圧の持ち上がりを低減させる制御回路が設けられてなり、該制御回路は、第３及び第４のＮチャンネルＭＯＳトランジスタを有してなり、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より高い閾値電圧を有する前記第３のＮチャンネルＭＯＳトランジスタは、ドレインに定電流源が接続され、ゲートに前記入力電源電圧が印加され、ソースがグランドに接続され、前記出力用ＮチャンネルＭＯＳトランジスタの閾値電圧より低い閾値電圧を有する前記第４のＮチャンネルＭＯＳトランジスタは、ドレインが前記出力用ＮチャンネルＭＯＳトランジスタのドレインと共に前記出力端子に、ゲート及びバックゲートが前記第３のＮチャンネルＭＯＳトランジスタのドレインに、ソースがグランドにそれぞれ接続され、前記第４のＮチャンネルＭＯＳトランジスタの閾値電圧を低下せしめ、前記出力電圧の持ち上がりを低減させることを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、オープンドレイン出力回路で用いられる出力用ＮチャンネルＭＯＳトランジスタあるいは出力用ＮチャンネルＭＯＳトランジスタと並列接続したＮチャンネルＭＯＳトランジスタのバックゲートの電圧を入力電源電圧に応じて制御できるような構成としたので、入力電源電圧が所定の低い範囲にある場合に出力用ＮチャンネルＭＯＳトランジスタあるいは並列に接続したＮチャンネルＭＯＳトランジスタの閾値電圧が引き下げられ、その後、入力電源電圧が所定以上となった際には通常の閾値電圧とされて、従来のような入力電源電圧の低い領域での出力レベルの不要な持ち上がりが抑圧され、出力レベルの安定した、動作の確実なオープンドレイン回路を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるオープンドレイン出力回路の第１の構成例について、図１を参照しつつ説明する。なお、以下の説明において、ＰチャンネルＭＯＳトランジスタを「ＰＭＯＳトランジスタ」と、ＮチャンネルＭＯＳトランジスタを「ＮＭＯＳトランジスタ」と、それぞれ称することとする。
この第１の構成例におけるオープンドレイン出力回路は、出力用ＮＭＯＳトランジスタ１１がプリバッファ回路５１により駆動されるよう構成されると共に、詳細は後述するが出力用ＮＭＯＳトランジスタ１１のバックゲートの電圧を制御するためのバックゲート電圧制御回路５２が設けられてなるものである。
【００１３】
プリバッファ回路５１は、第１のＰＭＯＳトランジスタ１と第５のＮＭＯＳトランジスタ１５によりいわゆるトーテムポール回路が構成されてインバータ動作をなすものとなっている。
すなわち、まず、第１のＰＭＯＳトランジスタ１は、ソースが入力電源電圧が印加される電源ライン２０に接続される一方、ドレインが第５のＮＭＯＳトランジスタ１５のドレインと接続され、第５のＮＭＯＳトランジスタ１５のソースはグランドに接続されたものとなっている。
【００１４】
また、第１のＰＭＯＳトランジスタ１のゲートと第５のＮＭＯＳトランジスタ１５のゲートは、相互に接続されて図示されない内部回路からの信号が印加されるようになっている。
さらに、第１のＰＭＯＳトランジスタ１のドレインと第５のＮＭＯＳトランジスタ１５のドレインの相互の接続点には、出力用ＮＭＯＳトランジスタ１１のゲートが接続されたものとなっている。
【００１５】
出力用ＮＭＯＳトランジスタ１１は、そのソースがグランドに接続される一方、ドレインは出力端子３１に接続されており、いわゆるオープンドレイン出力回路とされている。すなわち、出力端子３１には、外部回路のプルアップ用抵抗器２２を介して外部回路の電源電圧が印加されるものとなっている。
また、出力用ＮＭＯＳトランジスタ１１のバックゲートは、次述する制御回路５２に接続されている。
【００１６】
すなわち、この構成例における制御回路５２は、バックゲート駆動用ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）１２と定電流源２５とを有して構成されたものとなっている。
具体的には、バックゲート駆動用ＮＭＯＳトランジスタ１２は、そのドレインが出力用ＮＭＯＳトランジスタ１１のバックゲートに接続されると共に、定電流源２５に接続される一方、ソースはグランドに接続されたものとなっている。また、バックゲート駆動用ＮＭＯＳトランジスタ１２のゲートは、先の第１のＰＭＯＳトランジスタ１のソースと共に、入力電源電圧が印加されるようになっている。
このバックゲート駆動用ＮＭＯＳトランジスタ１２は、出力用ＮＭＯＳトランジスタ１１よりもその閾値電圧が高いものが用いられている。
また、定電流源２５は、デプレッションタイプＭＯＳトランジスタを用いて構成されたものとするのが好適である。
【００１７】
次に、かかる構成における動作について、図１及び図３を参照しつつ説明する。
初めに、出力用ＮＭＯＳトランジスタ１１の閾値電圧以下の低い入力電源電圧を印加した場合、出力用ＮＭＯＳトランジスタ１１及び、そのバックゲートに接続されているバックゲート駆動用ＮＭＯＳトランジスタ１２はオフ状態である。
また、定電流源２５がデプレッションタイプＭＯＳトランジスタを用いて構成されたものである場合には、低い入力電源電圧であっても定電流源として起動するので、出力用ＮＭＯＳトランジスタ１１のバックゲートのノードＣには電圧を印加することができる。すなわち、出力用ＮＭＯＳトランジスタ１１のバックゲートには、正の電圧が印加されることとなる。
【００１８】
ところで、ＭＯＳトランジスタの閾値電圧は、下記する式１に表すことができる。
【００１９】
Ｖｔ＝Ｖｔｏ＋γ｛（２φｆ＋ＶＳＢ）１／２−（２φｆ）１／２｝・・・式１
【００２０】
ここで、Ｖｔは閾値電圧、ＶｔｏはＶＳＢ＝０の時の閾値電圧、ＶＳＢはバックゲートに対するソース電圧、γは基板バイアス効果係数、φｆはフェルミレベルである。
この式１から、ＶＳＢはバックゲートに対するソース電圧であるので、バックゲートに正の電圧が上述のように印加された場合、式１におけるＶＳＢの項が負の電圧となるため、閾値電圧Ｖｔが引き下げられることが理解できる。
【００２１】
したがって、出力用ＮＭＯＳトランジスタ１１は、バックゲートのノードＣがグランドに接続されている場合に比べ、低い電圧からオン状態となることができ、従来のような出力端子３１における出力電圧の持ち上がり（図７の符号VIIの部分参照）が小さくなる（図３の符号Iの部分参照）。
入力電源電圧を更に上げていき、その大きさがバックゲート駆動用ＮＭＯＳトランジスタ１２の閾値電圧以上となると、バックゲート駆動用ＮＭＯＳトランジスタ１２がオン状態となる。そのため、出力用ＮＭＯＳトランジスタ１１のバックゲートのノードＣの電位は、グランドレベルとなり、出力用ＮＭＯＳトランジスタ１１の閾値電圧は、通常の場合、すなわち、バックゲートがグランドレベルにある場合の電圧状態となる。かかる状態にあって、出力端子３１は、論理値Ｌｏｗに相当するレベルとなる（図３の符号IIの部分参照）。
【００２２】
更に入力電源電圧を上げてゆくと、図示されない内部回路が動作を開始し、ノードＡが論理値Ｈｉｇｈに相当するレベルとなる一方、ノードＢは論理値Ｌｏｗに相当するレベルとなる。その結果、出力用ＮＭＯＳトランジスタ１１がオフ状態となり、出力端子３１における出力電圧が論理値Ｈｉｇｈに相当するレベルへ立ち上がる（図３の符号IIIの部分参照）。
このように、本発明の実施の形態におけるオープンドレイン出力回路においては、入力電源電圧が０.５Ｖ以下における出力電圧の持ち上がり（図３の符号Iの部分参照）を、従来（図７の符号VIIの部分参照）に比して確実に低減できるものとなっている。
【００２３】
次に、定電流源２５をより具体化した回路例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例における定電流源２５は、電流源用ＮＭＯＳトランジスタ１４と抵抗器２１とを有して構成されたものとなっている。
【００２４】
すなわち、電流源用ＮＭＯＳトランジスタ１４は、そのドレインに入力電源電圧が印加されるようになっている一方、ソースは抵抗器２１を介してバックゲート駆動用ＮＭＯＳトランジスタ１２のドレイン及び出力用ＮＭＯＳトランジスタ１１のバックゲートに接続されている。また、電流源用ＮＭＯＳトランジスタ１４のバックゲートは、バックゲート駆動用ＮＭＯＳトランジスタ１２のソースに接続される一方、ゲートはグランドに接続されたものとなっている。なお、電流源用ＮＭＯＳトランジスタ１４は、例えば、ディプレッションタイプが好適である。また、電流源用ＮＭＯＳトランジスタ１４は、ディプレッションタイプのＰＭＯＳトランジスタで構成することも可能である。
【００２５】
かかる構成において、抵抗器２１は局部負帰還作用を有し、電流源用ＮＭＯＳトランジスタ１４と共に、出力用ＮＭＯＳトランジスタ１１のバックゲート及び、バックゲート駆動用ＮＭＯＳトランジスタ１２のドレインに流れる電流を制限するものとなっている。
なお、抵抗器２１は必ずしも必要ではなく、省略した構成としてもよい。
【００２６】
ここで、出力用ＮＭＯＳトランジスタ１１の閾値電圧を低下させることによって、通常発生する問題としては、出力用ＮＭＯＳトランジスタ１１のノイズに対する耐性の低下と、高温時におけるリーク電流の増加を挙げることができる。しかし、本発明の実施の形態におけるオープンドレイン出力回路においては、出力用ＮＭＯＳトランジスタ１１の閾値電圧が低い状態となっているのは、バックゲートを制御しているバックゲート駆動用ＮＭＯＳトランジスタ１２が閾値電圧以下にある間であり、バックゲート駆動用ＮＭＯＳトランジスタ１２がその閾値電圧を超える電圧状態となった際には、出力用ＮＭＯＳトランジスタ１１は、通常の場合、すなわち、バックゲートがグランドレベルにある場合における閾値電圧となっているため、上述のような問題の発生を実質的に回避することができるものとなっている。
【００２７】
次に、オープンドレイン出力回路の第２の構成例について、図４を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例におけるオープンドレイン出力回路は、制御回路５２Ａの構成が次述するように、先の第１の構成例の制御回路５２と異なるものである。
すなわち、先の第１の構成例における制御回路５２は、出力用ＮＭＯＳトランジスタ１１のバックゲートの電圧を直接制御することで、入力電源電圧の低い領域における閾値電圧の引き下げを行うように構成したものであったのに対して、この第２の構成例における制御回路５２Ａは、出力用ＮＭＯＳトランジスタ１１と並列に並列ＮＭＯＳトランジスタ１３（第４のＮチャンネルＭＯＳトランジスタ）を設け、そのゲート及びバックゲート電圧を制御することで第１の構成例と同様な作用が得られるように構成されたものである。
【００２８】
以下、具体的に説明すれば、まず、並列バックゲート駆動用ＮＭＯＳトランジスタ１２Ａ（第３のＮチャンネルＭＯＳトランジスタ）のドレインには、図１で示されたように定電流源２５が接続されるのは同一であるが、出力用ＮＭＯＳトランジスタ１１のバックゲートに代えて、新たに設けられた並列ＮＭＯＳトランジスタ１３のゲート及びバックゲートが接続されたものとなっている。
そして、並列ＮＭＯＳトランジスタ１３は、そのドレインが出力用ＮＭＯＳトランジスタ１１のドレインに接続される一方、ソースがグランドに接続されて、出力用ＮＭＯＳトランジスタ１１と並列接続状態とされている。
【００２９】
ここで、並列バックゲート駆動用ＮＭＯＳトランジスタ１２Ａは、出力用ＮＭＯＳトランジスタ１１に比して閾値電圧が高いものが好適であり、一方、並列ＮＭＯＳトランジスタ１３は、出力用ＮＭＯＳトランジスタ１１に比して閾値電圧が低いものが好適である。
なお、定電流源２５は、先に図１及び図２で説明したものと同一であるので、ここでの再度の詳細な説明は省略する。
【００３０】
次に、上記構成における動作について、図４及び図５を参照しつつ説明する。なお、図５に示された入力電源電圧に対する出力電圧の変化を示す特性線は、出力用ＮＭＯＳトランジスタ１１、並列ＮＭＯＳトランジスタ１３、及び、バックゲート駆動用ＮＭＯＳトランジスタ１２Ａの閾値電圧を、それぞれ０.５Ｖ、０.２Ｖ、０.８Ｖに設定してシミュレーションした結果である。
初めに、出力用ＮＭＯＳトランジスタ１１の閾値電圧以下の低い入力電源電圧を印加した場合、出力用ＮＭＯＳトランジスタ１１はオフ状態である。
また、バックゲート駆動用ＮＭＯＳトランジスタ１２Ａは、出力用ＮＭＯＳトランジスタ１１より高い閾値電圧のものを用いているため、このバックゲート駆動用ＮＭＯＳトランジスタ１２Ａもオフ状態である。
【００３１】
定電流源２５は、デプレッションタイプのＭＯＳトランジスタを用いて構成されたものであるため、低い入力電源電圧から定電流源として起動しており、並列ＮＭＯＳトランジスタ１３のゲート及び、そのバックデートに電圧を印加することが可能である。そのため、低閾値電圧の並列ＮＭＯＳトランジスタ１３が出力用ＮＭＯＳトランジスタ１１より先にオンとなり、出力端子３１における出力電圧を論理値Ｌｏｗに相当するレベルとすることとなる。
これにより、出力端子３１における出力電圧の持ち上がりが、従来に比して確実に低減されることとなる（図５の符号IVの部分及び図７の符号VIIの部分参照）。なお、この場合も、先の第１の構成例で述べたように、並列ＮＭＯＳトランジスタ１３のバックゲートに電圧が印加されていることで、その閾値電圧は、通常の場合、すなわち、バックゲートがグランドレベルにある場合に比してより低くなっている（式１参照）。
【００３２】
次いで、入力電源電圧を更に上げてゆき、出力用ＮＭＯＳトランジスタ１１の閾値電圧以上となると、出力用ＮＭＯＳトランジスタ１１がオン状態となるが、並列ＮＭＯＳトランジスタ１３もオンとなっているため、出力端子３１は論理値Ｌｏｗに相当するレベルのままである（図５の符号Vの部分参照）。
更に入力電源電圧を上げていき、バックゲート駆動用ＮＭＯＳトランジスタ１２Ａの閾値電圧以上となると、バックゲート駆動用ＮＭＯＳトランジスタ１２Ａがオン状態となると共に、並列ＮＭＯＳトランジスタ１３のゲート及びバックゲートがグランドレベルとなり、そのため、並列ＮＭＯＳトランジスタ１３がオフ状態となる。
このとき、出力用ＮＭＯＳトランジスタ１１は、既に動作している（オン状態）ため、出力端子３１は、論理値Ｌｏｗに相当するレベルのままである（図５の符号Vの部分参照）。
【００３３】
入力電源電圧を更に上げてゆくと、内部回路が動作を開始し、その内部回路からの電圧によりノードＡが論理値Ｈｉｇｈに相当するレベルへ立ち上がる一方、ノードＢは、論理値Ｌｏｗのレベルとなる。その結果、出力用ＮＭＯＳトランジスタ１１がオフ状態となり、出力端子３１は論理値Ｈｉｇｈのレベルへ立ち上がることとなる（図５の符号VIの部分参照）。
このように、この第２の実施例におけるオープンドレイン出力回路においても、先の第１の構成例同様、入力電源電圧が０.５Ｖ以下における出力電圧の持ち上がり（図５の符号IVの部分参照）を、従来（図７の符号VIIの部分参照）に比して確実に低減できるものとなっている。
【００３４】
なお、上述したようなＭＯＳトランジスタのバックゲートに電圧を印加することによって、閾値電圧を下げるという回路構成を、回路の出力段だけではなく、例えば、上述の構成例における内部回路（図示せず）のＭＯＳトランジスタに適用して、より低い電圧からの回路動作を得るようにしても好適である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態におけるオープンドレイン出力回路の第１の構成例を示す回路図である。
【図２】図１に示された第１の構成例における定電流源の具体回路例を含むオープンドレイン出力回路の回路構成を示す回路図である。
【図３】図１及び図２に示されたオープンドレイン出力回路の入力電源電圧に対する出力電圧の変化特性のシミュレーション結果を示す特性線図である。
【図４】本発明の実施の形態におけるオープンドレイン出力回路の第２の構成例を示す回路図である。
【図５】図４に示されたオープンドレイン出力回路の入力電源電圧に対する出力電圧の変化特性のシミュレーション結果を示す特性線図である。
【図６】従来の回路構成例を示す回路図である。
【図７】図６に示されたオープンドレイン出力回路の入力電源電圧に対する出力電圧の変化特性のシミュレーション結果を示す特性線図である。
【符号の説明】
【００３６】
１１…出力用ＮＭＯＳトランジスタ
１２，１２Ａ…バックゲート駆動用ＮＭＯＳトランジスタ
２５…定電流源
３１…出力端子
５１…プリバッファ回路
５２…制御回路
【図１】
0004664177.tif 000002
【図２】
0004664177.tif 000003
【図３】
0004664177.tif 000004
【図４】
0004664177.tif 000005
【図５】
0004664177.tif 000006
【図６】
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【図７】
0004664177.tif 000008