(57)【特許請求の範囲】
【請求項１】
変換システムの信号経路内のＤＣオフセットを低減するための装置(50)であって、該装置は、
入力信号を送るフロント・エンド回路(50)と、
前記フロント・エンド回路に結合されており、前記入力信号を受信し、増幅する増幅器システム(56)と、
前記増幅器システムから前記入力信号を受信し、第１ビット量子化器を提供するマルチビット・シグマ・デルタ型変調器(60)と、
前記シグマ・デルタ型変調器に結合されており、前記シグマ・デルタ型変調器から前記第１ビット量子化器を受け取り、前記信号経路内のＤＣオフセットを低減するための動作を提供するＤＣ適応回路(62)と、
前記デジタルＤＣ適応回路に結合されており、前記ＤＣオフセット補正を表すアナログ信号を前記増幅器システムの入力に送るデジタル／アナログ変換器(64)と、
を備え、
前記デジタルＤＣ適応回路および前記デジタル／アナログ変換器が、前記増幅器システムの入力に向かって、前記マルチビット・シグマ・デルタ型変調器の前記第１ビット部で始まる帰還経路を形成する、装置。
【請求項２】
請求項１に記載の装置(50)において、該装置はさらに、
前記デジタルＤＣ適応回路(62)に結合されており、ＤＣ適応回路の動作の開始および停止を制御して、前記信号経路内のＤＣオフセットを低減するＤＣ適応制御(66)を、
備える装置。
【請求項３】
請求項２に記載の装置(50)において、
前記ＤＣ適応制御(66)が、適応イネーブル信号を受信し、さらに、チップ・イネーブル信号を受信する第１の入力と、ＤＣ制御信号を受信する第２の入力と、前記帰還経路の前記動作を開始および停止するために、開始および停止信号を前記ＤＣ適応回路(62)の入力に送る出力とを有する、装置。
【請求項４】
請求項３に記載の装置(50)において、該装置はさらに、
前記ＤＣ適応回路(62)に結合されており、既知の利得設定に関する入力信号を前記デジタル／アナログ変換器(64)に送るシリアル周辺インターフェースを、
備える装置。
【請求項５】
請求項４に記載の装置(50)において、該装置はさらに、
前記シリアル周辺インターフェース及び前記ＤＣ適応回路(62)に結合されており、適応イネーブル信号を受信し、前記シリアル周辺インターフェース及び前記ＤＣ適応回路から前記デジタル／アナログ変換器(64)に信号を選択的に送るマルチプレクサ(63)を、
備える装置。
【請求項６】
請求項１〜請求項５の何れか１項に記載の装置(50)において、
前記ＤＣ適応回路(62)が、前記シグマ・デルタ型変調器から生成された雑音をフィルタリングし、また積分を実行するアキュムレータ(80)を備える、装置。
【請求項７】
請求項６に記載の装置(50)において、
前記ＤＣ適応回路(62)がさらに、前記アキュムレータ(80)に結合されており、前記アキュムレータから生じる雑音をフィルタリングするロー・パス・フィルタ(82)を備える、装置。
【請求項８】
請求項１〜請求項７の何れか１項に記載の装置(50)において、
前記増幅器システム(56)が、自動利得制御を有する増幅器(56)とアクティブ・ロー・パス・フィルタとを備える、装置。
【請求項９】
変換システムの信号経路内のＤＣオフセットを低減するための方法であって、該方法は、
フロント・エンド回路から入力信号を送るステップと、
前記入力信号を受信し、かつ増幅するために前記フロント・エンド回路に結合された増幅器システム内で前記入力信号を増幅するステップと、
前記入力信号をマルチビット・シグマ・デルタ型変調器に通過させ、前記増幅器システムから前記入力信号を受信して第１ビット量子化器を提供するステップと、
前記信号経路内のＤＣオフセットを低減するステップであって、
ＤＣ適応回路が、前記シグマ・デルタ型変調器から前記第１ビット量子化器を受け取るために、かつ前記信号経路内のＤＣオフセットを低減するための動作を提供するために前記シグマ・デルタ型変調器に結合され、
デジタル／アナログ変換器が、前記ＤＣ適応回路に結合され、前記ＤＣオフセット補正を表すアナログ信号を増幅器システムの入力に送り、
前記デジタルＤＣ適応回路及び前記デジタル／アナログ変換器が、前記増幅器システムの入力に向かって、前記マルチビット・シグマ・デルタ型変調器の前記第１ビット部で始まる帰還経路を形成する、ステップと、
を含む方法。
【請求項１０】
請求項９に記載の方法において、該方法はさらに、
前記ＤＣ適応回路の動作の開始および停止を制御して前記信号経路内のＤＣオフセットを低減するために、前記デジタルＤＣ適応回路に結合されたＤＣ適応制御を用いて、前記ＤＣ適応回路の前記動作を制御するステップを、
含む方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、無線受信器に関連し、より詳細には、比較的短いＤＣ適応周期を必要とするダイレクト・コンバージョン受像器またはデジタル超低ＩＦ受信器内のＤＣオフセット補正に関連する。
【０００２】
【発明の背景】
ダイレクト・コンバージョン受信器（ＤＣＲ：Direct Conversion Receiver）は、中間周波数（ＩＦ：Intermediate Frequency）を使用しない１つのタイプの無線受信器である。ＤＣＲ、および、デジタル超低ＩＦ受信器（ＤＶＬＩＦ：Digital Very Low IF Receiver）は、携帯電話用ハンドセットにおいて、一般的になりつつある。ＤＣＲに関する共通の問題は、受信器の様々な構成要素により、受信された入力信号に加えられるＤＣオフセット電圧が生じ得ることである。このＤＣオフセット電圧は、干渉に似た形で、受信器の動作に影響を及ぼす。しかし、干渉と異なり、ＤＣオフセット電圧は、受信器の内部で発生する。
【０００３】
図１は、従来技術による受信器のブロック図を示す。受信器１０は、低ＩＦフロント・エンド１２とベース・バンド受信器１４とを含む。フロント・エンド１２は、低雑音増幅器１６と、結合器１８と、ミクサ２０と、分周器２２と、周波数シンセサイザ２４とを含む。ベース・バンド受信器１４は、増幅器３０と、アクティブ・ロー・パス・フィルタ３２と、ベース・バンド・シグマ・デルタ型変調器３４と、デシメーション・フィルタ３６と、デジタル直交ミクサ３８と、デジタル・フィルタ４０と、デジタル積分器４２と、デジタル／アナログ変換器（ＤＡＣ）４４とを含む。
【０００４】
フロント・エンド１２の構成要素のそれぞれが、ＤＣオフセット電圧の一因となる可能性がある。たとえば、周波数シンセサイザ２４からの漏れは、アンテナを介してフロント・エンド１２内に漏れて戻ることがあり、またミクサ２０を介して信号経路内に混合されて戻ることがある。また、低雑音増幅器１６の利得を変化させることにより、漏れのレベル及びＤＣオフセット値が、変化し得る。
【０００５】
従来技術の受信器１０は、ＤＣオフセットを低減するために、帰還経路（フィードバック・パス）を使用している。この帰還経路は、デジタル・フィルタ４０の出力部で始まり、ＤＡＣ４４を介して増幅器３０の入力部で信号経路内に帰還する。このタイプの帰還経路は、混合モード手法として知られ、デジタル信号は、アナログ信号に変換され、ベース・バンド受信器１４の入力部で供給される。この手法の問題は、遅延の一因となる帰還経路における構成要素の数のために、ＤＣオフセットを除去するのに比較的長い時間を必要とすることである。
【０００６】
一般に、携帯電話システムにおいて、ＤＣオフセットは、入力信号を処理するために使用される時間より前の時間中に除去される。いくつかの応用分野（例えば、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  Ｍｏｂｉｌｅ）など）において、ＤＣオフセットを低減するのに十分な時間を得るために、受信した信号を処理する前に、４００マイクロ秒と同時間のスタンバイ・モードから受信器の電源を投入することが必要となる可能性がある。これは著しくスタンバイ時間を短縮し、電力消費を増大する。
【０００７】
欧州特許出願第ＥＰ−Ａ−０  ７０９  ９７０号（Ｇｅｎｅｒａｌ  Ｅｌｅｃｔｒｉｃ  Ｃｏｍｐａｎｙ）は、アナログ／信号変換器（ＡＤＣ）用のＤＣ補正構成について記載している。この構成は、１ビット量子化器を使用し、帰還補正経路内にアキュムレータを有する。
【０００８】
英国特許出願第ＧＢ−Ａ−２  ３２８  ３５３号（ＮＥＣ）は、２チャネルを有するベース・バンド受信器と共に使用するための補正システムについて記載している。ＤＣオフセット推定のための帰還信号は、第２のフィルタ部で提供される。
【０００９】
したがって、より短いＤＣ適応時間を必要とするＤＣＲ（Direct Conversion Receiver）またはＤＶＬＩＦ受信器（ＤＶＬＩＦ：Digital Very Low IF Receiver）において、ＤＣオフセット補正を実行することが求められている。
【００１０】
【発明の実施形態の詳細な説明】
次に、本発明の実施形態について、図面を参照しながら例としてより完全に述べる。
【００１１】
一般に、本発明は、ＤＣオフセット電圧を低減するために、高速粗適応帰還経路（Fast Coarse Adapt Feedback Path）内でマルチビット・シグマ・デルタ型変調器を使用するＤＣＲ５０を提供する。デジタル高速ＤＣ適応回路６２は、アナログ／デジタル変換器のダイナミック・レンジを減少させることなく、ＤＣオフセットを許容可能なレベルに低減する。帰還は、マルチビット・バンド・パス・シグマ・デルタ型変調器６０の第１ビット部で始まり、この第１ビットは、帰還経路のための入力情報を含む。デジタル高速ＤＣ適応回路６２は、１ビット・アキュムレータ８０と第１次デジタル・ロー・パス・フィルタ８２とを含む。帰還経路内の構成要素の数を減らして、遅延の数を減らすことによって、ＤＣオフセットは、図１の従来技術の受信器１０と比べて、早い時間で低減させることができる。
【００１２】
図２は、本発明の一実施形態による無線周波数受信器５０のブロック図を示す。受信器５０は、フロント・エンド５２とベース・バンド受信器５４とを含む。フロント・エンド５２は、図１のフロント・エンド１２と同様に機能し、より詳細に述べないものとする。ベース・バンド受信器５４は、自動利得制御（Automatic Gain Control）を有する増幅器５６と、アクティブ・ロー・パス・フィルタ５８と、バンド・パス・マルチビット・シグマ・デルタ型変調器６０と、デジタル直交ミクサ７０と、デジタル・フィルタ７２と、デジタル高速ＤＣ適応回路６２と、マルチプレクサ６３と、ＤＡＣ６４と、高速ＤＣ適応制御６６と、シリアル周辺インターフェース（ＳＰＩ：Serial Peripheral Interfaceｓ）６８とを含む。図示する実施形態において、フロント・エンド５２は、単一の集積回路上に実施されている。結合器は、フロント・エンド５２として、同じ集積回路上に形成されたトランスである。同様に、受信器５４は、単一の集積回路上で一体化されている。他の実施形態において、フロント・エンド５２および受信器５４は、単一の集積回路上で、または複数の集積回路の組合せとして、実施することができる。
【００１３】
増幅器５６は、フロント・エンド５２から差動アナログ入力信号を受信するために、１対の入力端子を有する。フロント・エンド５２からの信号は、増幅器５６によって受信される前に、ポスト・ミクサ増幅器５３およびフィルタ５５を通過する。増幅器５６の差動出力は、アクティブ・ロー・パス・フィルタ５８の入力端子に結合され、ロー・パス・フィルタ５８の出力は、バンド・パス・シグマ・デルタ型変調器６０の入力に結合される。図示する実施形態において、バンド・パス・シグマ・デルタ型変調器６０は、２つの出力端子を有する。しかし、他の実施形態において、シグマ・デルタ型変調器６０は、２つ以上の出力端子を有することができる。シグマ・デルタ型変調器６０からの１ビット量子化器信号は、ＤＣオフセット内容を含むので、高速ＤＣ適応回路６２の入力端子に送られる。
【００１４】
高速ＤＣ適応回路６２の動作は、高速ＤＣ適応制御６６によって制御される。この高速ＤＣ適応制御６６は、（ＣＥと符号された）チップ・イネーブル信号を受信するための入力端子と、（ＲＸＡＣＱと符号された）制御信号を受信するための第２の入力端子とを有する。これらの信号に応答して、ＤＣ適応制御６６は、（ＡＤＡＰＴ＿ＤＩＧＩＴＡＬと符号された）出力信号を、デジタル高速ＤＣ適応回路６２の第２入力端子に送る。（ＡＤＡＰＴ＿ＤＩＧＩＴＡＬと呼ばれる）信号は、ＤＣオフセット電圧を除去するように、帰還経路の動作を開始および停止するために使用される。また、シグマ・デルタ型変調器６０からの１ビット量子化器信号を受信したことに応答して、適応回路６２は、１ビット量子化器を蓄積し、その後、ロー・パス・フィルタリングして、（ＤＡＣＩＮＰと符号された）６ビット出力信号を生成する。次いで、これらの６ビットは、ＤＡＣ６４の入力端子に送られ、ＤＡＣ６４は、このデジタル信号を、増幅器５６の入力に結合される差動アナログ信号に変換する。
【００１５】
動作において、ＤＣオフセットを有する入力信号は、増幅器５６の入力端子部で受信される。次いで、この入力信号は、増幅され、ロー・パス・フィルタリングされ、次いで、シグマ・デルタ型変調器６０に送られる。これらの要素または構成要素のそれぞれは、ＤＣオフセットの量を増す、またはその一因となる可能性がある。ＤＣオフセットを除去するために、バンド・パス・シグマ・デルタ型変調器６０からの１ビットだけが、高速ＤＣ適応回路６２およびＤＡＣ６４を介して帰還され、その結果、ダイナミック・レンジを著しく減少させることなく、ＤＣオフセットの量を減らすことができる。たとえば、増幅器５６に送られた入力信号が、１ボルトのピーク・トゥ・ピーク信号および３００ミリボルト・オフセットを有する場合、デジタル高速ＤＣ適応回路６２は、ＤＣオフセットを３０ミリボルトに減少させ、有用な信号のために約９７０ミリボルトのダイナミック・レンジを残すことになる。次いで、３０ミリボルトのＤＣオフセットは、ＤＣＲの場合、デジタル・ハイ・パス・フィルタによって、またはＤＶＬＩＦ受信器の場合、複雑なノッチ・フィルタによって、完全にデジタル・フィルタリングされる。このプロセスは、ファインＤＣオフセット補正と呼ばれる。帰還経路内に構成要素が少なく、また遅延が少ないために、図１に示された実施形態よる適応周期は、４０マイクロ秒だけになる。この４０マイクロ秒の時間は、帰還ループの安定性を損なうことなく、達成される。
【００１６】
ＤＡＣ６４によって引き起こされるどのオフセットも、帰還ループによって補正される。バンド・パス・シグマ・デルタ型変調器６０の１ビット量子化器は、受信器５０が受信モードにあるとき、帰還経路内への雑音導入を低減するために、帰還点として選択されている。ＤＣオフセットは、なくすのではなく、低減するように選択されるために、ＤＡＣ６４は、粗いオフセット補正を実現しているだけであり、非常に高精度である必要はない。本実施形態で例示されているように、ＤＡＣ６４は、６ビットで実施される。ＤＡＣ６４が、単調（Monotonic）である必要があることを除いて、ＤＡＣ６４として使用されるＤＡＣのタイプは、重要でない。
【００１７】
受信器５０に関する殆どの開ループ利得および位相応答は、アクティブ・ロー・パス・フィルタ（ＬＰＦ）５８によるものである。ＤＣオフセット帰還経路を使用するとき、シグマ・デルタ型変調器６０が安定性解析のための帰還経路の開ループ利得位相応答に及ぼす影響は、非常に限られている。
【００１８】
また、デジタル高速ＤＣ適応６２の出力は、ＳＰＩ６８の入力端子に送られる。ＳＰＩ６８の出力端子は、マイクロプロセッサ（図示せず）の入力／出力（Ｉ／Ｏ）端子に結合される。デジタル高速ＤＣ適応回路６２からの出力信号「ＤＡＣＩＮＰ」の値は、ＳＰＩ６８を介して、たとえばマイクロプロセッサ内のレジスタに書き込み、先の適応モードですでに使用された利得設定のときＤＡＣ６４への入力として再使用することができる。これにより、既知の利得設定について入力信号を受信する前に、帰還経路を走らせる必要がなくなる。（ＡＤＡＰＴ＿ＥＮと符号される）制御信号は、マルチプレクサ６３に、また高速ＤＣ適応制御６６に送られ、ＤＣオフセット補正が、ＳＰＩ６８によって、あるいは帰還経路回路６２によって、実現するか否かを選択するために使用される。信号「ＡＤＡＰＴ＿ＥＮ」が、先の「ＤＡＣＩＮＰ」信号を使用するようにアサートされたとき、ＳＰＩ６８からのＲＥＡＤ経路が、選択され、高速ＤＣ適応制御６６は、制御信号「ＡＤＡＰＴ＿ＤＩＧＩＴＡＬ」をアサートすることによって帰還ループを使用不能にする。
【００１９】
図３は、高速ＤＣ適応回路６２のより詳細なブロック図である。高速ＤＣ適応回路６２は、加算器９０、９４及び１００と、遅延要素９２及び９６と、デジタル乗算器９８及び１０４と、レジスタ１０２及び８６と、２の補数から１の補数への変換論理８４とを含む。アキュムレータ８０は、加算器９０と遅延要素９２とを含む。ロー・パス・フィルタ８２は、加算器９４及び１００と、遅延要素９６と、デジタル乗算器９８及び１０４と、レジスタ１０２とを含む。
【００２０】
アキュムレータ８０の入力は、シグマ・デルタ型変調器６０の出力から、１ビット量子化器信号を受信する。９ビットを含むアキュムレータ８０の出力は、ロー・パス・フィルタ８２の入力に送られる。ロー・パス・フィルタ８２の出力は、変換論理８４の入力に送られる。変換論理８４は、ロー・パス・フィルタ８２の出力を、ＤＡＣ６４が使用できる１の補数の形態に変換する。レジスタ８６は、ＤＡＣ６４をテストする機能を提供するために、ユーザ書込み可能である。
【００２１】
アキュムレータ８０は、２つの機能を実行する。アキュムレータ８０の第１の機能は、シグマ・デルタ型変調器６０から受信した雑音を、フィルタリングすることである。第２の機能は、積分を実行することである。たとえば、ＤＣオフセットが正の場合、アキュムレータ８０の出力は、増加する。ＤＣオフセットが負の場合、アキュムレータ８０の出力は、減少する。ロー・パス・フィルタ８２は、アキュムレータ８０からの量子化雑音をフィルタリングするために使用される。ロー・パス・フィルタ８２は、追加のフィルタリング機能を提供し、いくつかの実施形態において、どれくらいのＤＣオフセットを除去すべきかに応じて、必要でないことがある。ロー・パス・フィルタ８２は、（ＨＩＧＨ  ＣＬＯＣＫと符号される）クロック信号を受信するための入力と、（ＬＯＷ  ＣＬＯＣＫと符号される）クロック信号を受信するための第２の入力端子とを有する。クロック信号「ＨＩＧＨ  ＣＬＯＣＫ」は、シグマ・デルタ型変調器６０のオーバー・サンプリング周波数で動作し、クロック信号「ＬＯＷ  ＣＬＯＣＫ」は、ＤＡＣ６４と同じ周波数で動作する。ブロック１０６は、「ＨＩＧＨ  ＣＬＯＣＫ」と「ＬＯＷ  ＣＬＯＣＫ」との双方を受信し、高速ＤＣ適応制御６６からの制御信号「ＡＤＡＰＴ＿ＤＩＧＩＴＡＬ」の状態に基づいて、それらのクロックを使用可能にし、あるいは使用不能にする。帰還経路がＤＣオフセットを低減するように動作する時間量は、特定の応用例に基づいて所定である。
【００２２】
ロー・パス・フィルタ８２のコーナは、たとえばＧＳＭやＮＡＤＣなど様々なモードに対応するように、デジタル乗算器９８の係数を変化させることによって調整される。
【００２３】
図４は、図２の受信器５０の様々な信号のタイミング図である。図４の様々な波形は、原寸に比例して示されておらず、他の信号に対して電圧レベルを例示するために意図されたものではないことに留意されたい。図４は、様々な信号間のタイミング関係を例示するだけために意図されたものとする。時刻ｔ０と時刻ｔ１との間で、図４上部の波形は、約６０ミリボルトの差動オフセットを有するシグマ・デルタ型変調器６０の入力部での入力信号を示す。６０ミリボルト・オフセットは、例示のために選択されているにすぎないことに留意されたい。制御信号「ＣＥ」は、論理ハイであり、制御信号「ＲＸＡＣＱ」は、論理ローである。時刻ｔ１において、制御信号「ＣＥ」が論理ローとしてアサートされ、ｔ１とｔ２との間で高速適応時間を開始し、帰還経路ＤＣオフセット補正を開始する。時刻ｔ１の後に、粗いＤＣオフセット補正が、動作しており、ＤＣオフセットが、約０ボルトに減少されていることが観察できる。ｔ１とｔ２との間の時間、所定の時間であり、その後、制御信号「ＲＸＡＣＱ」は、論理ハイとしてアサートされる。「ＲＸＡＣＱ」が論理ハイとしてアサートされたとき、信号「ＡＤＡＰＴ＿ＤＩＧＩＴＡＬ」は、図３のブロック１０６に印加され、「ＨＩＧＨ  ＣＬＯＣＫ」および「ＬＯＷ  ＣＬＯＣＫ」を停止し、それにより、デジタル高速ＤＣ適応回路６２が動作を停止し、ホールド・モードに入る。図示する実施形態において、ｔ１とｔ２との間の時間は、約４０マイクロ秒であることに留意されたい。対照的に、図１に示す従来技術の回路を使用してＤＣオフセットを除去するのに必要とされる時間は、約４００マイクロ秒であり、これは著しく長い。時刻ｔ２の後に、入力シグマ・デルタ差動入力信号は、０ミリボルトのＤＣオフセットを有する。時刻ｔ２後の所定の時刻において、制御信号「ＣＥ」は、論理ハイにリセットされる。
【００２４】
図２および図３に示す回路は、バイアスするために使用される信号と、システムを迅速に起動するために使用される制御信号（図示せず）を含む。始動制御信号およびバイアス信号と共に指摘される１つの問題は、図４の時刻ｔ１直前に、ＤＣオフセットがわずかに増加することである（図示せず）。そのＤＣオフセットは、０ミリボルトに減少し始める前に、瞬間的に増加することが観察された。
【００２５】
本明細書で述べるシステムを使用することにより、従来技術の回路と比較して、ＤＣオフセットをより早く減少させることができる。また、ＤＣオフセットは、なくすのではなく、低減されるために、ＤＡＣ６４を、ビットの少ない、かつ分解能の低い、より単純なものとすることができる。また、マルチビット・シグマ・デルタ型変調器から１ビット量子化器信号だけを受信する、単純な一体化構造が使用される。したがって、シグマ・デルタ型変調器は、過負荷がかかるが、帰還ループは、継続して動作することができる。さらに、デジタル乗算器１０４の開ループ利得をプログラムすることによって、また信号「ＣＥ」および「ＲＸＡＣＱ」のアサートおよびデアサートを制御することによって、様々なモードについて、また様々な適応時間について、帰還ループを、容易にプログラムすることができる。ＤＣオフセットの補正量は、帯域幅を低くすることによって、またデジタル乗算器９８の係数を変化させることによって、さらに改善することができる。これは、周波数を低下させること、速度を低下させること、およびＤＡＣ分解能を高めることを犠牲にして、ＤＣオフセットを改善する効果がある。また、本実施形態は、０ヘルツのハイ・パス・コーナを伴うホールド・モードを有し、これはドリフトがなく、オフセット値「ＤＡＣＩＮＰ」を無期限に保持することができることを意味する。
【図面の簡単な説明】
【図１】  従来技術による無線周波数受信器を示すブロック図である。
【図２】  本発明の一実施形態による無線周波数受信器を示すブロック図である。
【図３】  図２のデジタル高速ＤＣ適応回路をより詳細に示す図である。
【図４】  図２に示された受信器の様々な信号のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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