(57)【特許請求の範囲】
【請求項１】
入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオン期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに加算することにより主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されていることを特徴とする電力変換装置。
【請求項２】
入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオフ期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに減算した値を基に主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されていることを特徴とする電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換装置に関するものである。
【０００２】
【従来の技術】
従来から、インバータ装置やコンバータ装置のような電力変換装置において、出力制御を行う制御回路に１チップマイコンを用いるものが提供されている。
【０００３】
この種の電力変換装置には、たとえば図７に示すような高圧放電灯Ｌａの点灯装置として利用されているものがある。図７に示す回路は、カーバッテリのような直流電源Ｅを入力電源として高圧放電灯Ｌａを点灯させるものであって、直流電源Ｅの電圧をＤＣ−ＤＣコンバータ１により昇圧し、インバータ回路２を用いて矩形波交流電圧に変換することによって高圧放電灯Ｌａに交流高電圧を印加できるように構成してある。また、高圧放電灯Ｌａを始動させるために、始動用の高電圧を発生する始動回路３がインバータ回路２と高圧放電灯Ｌａとの間に設けられている。インバータ回路２は、４個のスイッチング素子Ｑ１〜Ｑ４からなるブリッジ回路を有し、スイッチング素子Ｑ１〜Ｑ４がドライブ回路４によりオンオフされ、比較的低い周波数の矩形波交流電圧を高圧放電灯Ｌａに印加する。
【０００４】
一方、ＤＣ−ＤＣコンバータ１は、図示例ではフライバック型のものを用いており、フライバックトランスＴ１の１次巻線ｎ１にスイッチング素子Ｑ５が直列接続され、フライバックトランスＴ１の２次巻線ｎ２の両端間にダイオードＤ１と平滑コンデンサＣ１との直列回路が接続されることによって主回路が構成される。ダイオードＤ１はスイッチング素子Ｑ５のオン時にフライバックトランスＴ１の２次巻線ｎ２に流れる電流を阻止する極性となるように設けられる。平滑コンデンサＣ１の両端電圧はインバータ回路２の入力電圧になる。しかして、スイッチング素子Ｑ５を高周波でオンオフさせるとともに、パルス幅と周波数との少なくとも一方を変化させることによって平滑コンデンサＣ１の両端電圧が制御される。
【０００５】
スイッチング素子Ｑ５のオンオフは制御回路５により制御される。制御回路５は、平滑コンデンサＣ１の両端電圧とＤＣ−ＤＣコンバータ１の出力電流とを用いて検出されるＤＣ−ＤＣコンバータ１の出力電力が目標値に保たれるように、スイッチング素子Ｑ５のオンオフを制御する。すなわち、平滑コンデンサＣ１の両端電圧を検出する電圧検出器ＶｓによりＤＣ−ＤＣコンバータ１の出力電圧が検出されるとともに、ＤＣ−ＤＣコンバータ１とインバータ回路２との間に挿入された電流検出器Ｉｓにより電流が検出され、電圧検出器Ｖｓと電流検出器Ｉｓとの出力は１チップマイコンからなる主制御回路１０に入力され、主制御回路１０においてＤＣ−ＤＣコンバータ１の出力電力を目標値に保つための操作量が求められる。求められた操作量はスイッチング素子Ｑ５を制御するための制御信号を生成する制御信号生成部６に入力され、操作量に対応したＰＷＭ信号（パルス幅変調信号）が制御信号として生成され、このＰＷＭ信号によりスイッチング素子Ｑ５がオンオフされる。
【０００６】
さらに詳しく説明すると、電圧検出器Ｖｓおよび電流検出器Ｉｓの出力はそれぞれ増幅器７ａ，７ｂを通して増幅され、主制御回路１０に入力される。主制御回路１０は、各増幅器７ａ，７ｂの出力にそれぞれアナログ−デジタル変換を施してＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル信号と、ＤＣ−ＤＣコンバータ１の出力電流に相当するデジタル信号とを生成するアナログ−デジタル変換器１１を備える。また、主制御回路１０には目標値としての電力指令値を出力する電力指令値生成部１２が設けられ、電力指令値生成部１２から出力された電力指令値を、電流指令演算部１３において、アナログ−デジタル変換器１１から出力されたＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル信号で除算することによって電流指令値が求められる。さらに、求められた電流指令値とアナログ−デジタル変換器１１から出力されたＤＣ−ＤＣコンバータ１の出力電流に相当するデジタル信号との誤差を誤差演算部１４で求め、この誤差を比例積分演算部１５に通して比例動作と積分動作とを合わせた操作量が得られるようにし、比例積分演算部１５の出力をデジタル−アナログ変換器１６によりアナログ値に変換する。つまり、電力指令値生成部１２、電流指令演算部１３、誤差演算部１４、比例積分演算部１５により信号処理部が構成されている。
【０００７】
上述のようにして主制御回路１０から出力されるアナログ値は、電力指令値生成部１２から出力された電力指令値と、ＤＣ−ＤＣコンバータ１から出力される電力との誤差に相当するから、このアナログ値を制御信号生成部６に入力することによって、アナログ値に比例したパルス幅のパルスを生成する。電力指令値生成部１２はコンパレータ１７と基準波形生成部１８とからなる。基準波形生成部１８では一定周波数の三角波または鋸歯状波である基準波を出力し、コンパレータ１７では主制御回路１０から出力されたアナログ値と基準波との大小を比較してアナログ値のほうが大きい期間にＨレベルになる制御信号を出力する。このような動作によってアナログ値が大きくなれば（つまり、ＤＣ−ＤＣコンバータ１の出力電力が小さくなれば）、スイッチング素子Ｑ５をオンにするパルス幅が大きくなり、スイッチング素子Ｑ５のオン期間が長くなる。ここに、基準波の周波数を一定としている。スイッチング素子Ｑ５のオン期間が長くなれば、スイッチング素子Ｑ５のオン期間にフライバックトランスＴ１に蓄積されるエネルギも大きくなるから、ＤＣ−ＤＣコンバータ１の出力電力を増加方向に制御することができる。また、主制御回路１０から出力されるアナログ信号が目標値よりも小さくなれば（つまり、電流検出器Ｉｓで検出電力が大きくなれば）、スイッチング素子Ｑ５のオン期間が短くなり、ＤＣ−ＤＣコンバータ１の出力電力は減少方向に制御される。このようにしてＤＣ−ＤＣコンバータ１の出力電力が目標値付近に保たれるようにフィードバック制御されることになる。
【０００８】
ところで、この種の主制御回路１０に用いられている１チップマイコンが内蔵しているようなデジタル−アナログ変換器１６は分解能がたとえば８ビット程度と比較的低いことが多く、主制御回路１０から与えるべきアナログ値として１チップマイコンに内蔵しているデジタル−アナログ変換器１６よりも高い分解能が要求される場合には、高分解能のデジタル−アナログ変換器を１チップマイコンとは別に設けることが必要になり、結果的に実装基板の面積が増加したり製造コストが増加するという問題が生じる。
【０００９】
一方、１チップマイコンでは複数個のデジタル−アナログ変換器を内蔵しているものや、複数の入力を選択してデジタル−アナログ変換器に入力し入力別に出力を取り出せるようにしたものが提供されている。要するに、１チップマイコンとして複数チャンネルの出力を取り出せるデジタル−アナログ変換器を内蔵したものが提供されている。この種の１チップマイコンを用いれば、アナログ−デジタル変換器の分解能よりも大きいビット数で操作量を生成しても、操作量を分解能以下の複数ビットずつのビット群に区切って、デジタル−アナログ変換器の各チャンネルで各ビット群ごとのアナログ値を出力させ、さらに下位ビット側のビット群について１より小さい重みを付けて上位ビット側のビット群に重畳する加重加算を行うことによって、アナログ−デジタル変換器への入力の最下位の１ビットに対する変化幅よりも小さい変化幅のアナログ値を得ることが可能になる。つまり、１チャンネル分の分解能は小さくても複数チャンネルで異なるビットを受け持たせることにより、見掛け上の分解能を向上させることができる。
【００１０】
このことを図８を例として説明する。いま、主制御回路１０を構成する１チップマイコンに分解能がそれぞれ８ビットである２チャンネルの出力が可能なデジタル−アナログ変換器１６が内蔵されているものとする。ここに、２チャンネルの出力が可能であるとは、一般にデジタル−アナログ変換器１６が２個であることを意味するが、１個のデジタル−アナログ変換器１６に入力を順次与え、入力ごとに出力を振り分ける構成でもよい。このデジタル−アナログ変換器１６は８ビット入力であるが、１６ビットのデータの上位８ビットのビット群と下位８ビットのビット群とに対応するアナログ値をそれぞれ異なる端子ａ，ｂから出力することが可能である。ここに、上位側のビット群に対応するアナログ値が端子ａから出力され、下位側のビット群に対応するアナログ値が端子ｂから出力されるものとする。各端子ａ，ｂの出力は、加重加算器３１に入力される。加重加算器３１は端子ａの出力に対して端子ｂの出力に２５６分の１の重みを与え、両者を加算する加算器であって、端子ａの出力値をＶａ、端子ｂの出力値をＶｂとすれば、Ｖａ＋（１／２５６）Ｖｂを出力する。つまり、演算増幅器ＯＰ１に付設した抵抗Ｒ１〜Ｒ３は、Ｒ１＝Ｒ２、Ｒ３＝２５６・Ｒ１の関係に設定してある。簡略化すれば図９のように、端子ｂの出力値Ｖｂに（１／２５６）を乗じるように重みを付ける加重器３１ａと、端子ａの出力値Ｖａに加重器３１ａの出力を加算する加算器３１ｂとを設けたことになり、上位８ビットに対応するアナログ値Ａａと下位８ビットに対応するアナログ値Ａｂの２５６分の１の値とを加算することによって、図８（ｂ）のように、１６ビットのデジタル値に対応したアナログ値Ａｃが得られることになる。図８（ｂ）において、イはアナログ値Ａａ、ロはアナログ値Ａｃを示す。図から明らかなように、上位８ビットの最下位の１ビットに対応するアナログ値Ａｃの変化幅Ｒａと、下位８ビットの全ビットに対応するアナログ値Ａｃの変化幅Ｒｌとは理想的には一致することになる。
【００１１】
上述した構成では、アナログ値Ａｂに（１／２５６）の重みを付けた値をアナログ値Ａａに加算してアナログ値Ａｃを得ているが、図１１に示すように、アナログ値Ａｂに（１／２５６）の重みを付けた値をアナログ値Ａａから減算したアナログ値Ａｃ′を用いる構成も考えられる。ただし、このアナログ値Ａｃ′は図８（ｂ）のアナログ値Ａｃと同じように用いることはできないから、このアナログ値Ａｃ′を基にアナログ値Ａａとの関係が図１０のようになるアナログ値Ａｃを求める。図１０において、イはアナログ値Ａａを示し、ロはアナログ値Ａｃを示す。また、Ｒｈは上位８ビットの最下位の１ビットに対応するアナログ値Ａｃの変化幅であり、Ｒｌは下位８ビットの全ビットに対応するアナログ値Ａｃの変化幅であって、理想的にはＲｈ＝Ｒｌになる。
【００１２】
一方、主制御回路１０となる１チップマイコンには、デジタル−アナログ変換器１６を内蔵せずパルスのデューティを変化させて出力するものも提供されている。たとえば、デジタル値でプリセットされるカウンタやタイマを用いることによって、デジタル値に対応したデューティのパルスを出力させることが可能である。この種の１チップマイコンには、パルス幅は変化せず周期が変化することによってパルスのデューティを変化させるものと、周期は変化せずパルス幅が変化することによってパルスのデューティを変化させるものとがある。また、この種の１チップマイコンにおいても複数チャンネルの出力を備えるものがあり、デジタル−アナログ変換器１６を備えるものと同様に、複数チャンネルを用いることによって１チャンネル当たりの分解能を超える精度のアナログ値を発生させることが可能である。
【００１３】
いま、この種の１チップマイコンにおいて、図１２に示すように、それぞれ８ビットの分解能でパルス出力を発生する２チャンネルのＰＷＭ出力部３２を用いて１６ビット分の分解能を有するアナログ値Ａｆを得るものとする。端子ｄは１６ビットのうちの上位８ビットに対応するパルス幅のパルスを出力し、端子ｅは１６ビットのうちの下位８ビットに対応するパルス幅のパルスを出力するものとする。端子ｄには抵抗Ｒ４とコンデンサＣ２とからなるローパスフィルタが接続され、端子ｅには抵抗Ｒ５とコンデンサＣ２とからなるローパスフィルタが接続される。ここに、抵抗Ｒ４と抵抗Ｒ５との抵抗値は、Ｒ５＝２５６・Ｒ４となるように設定してある。抵抗ＲとコンデンサＣとからなるローパスフィルタの出力電圧は、１／ＲＣに比例するから、端子ｄ，ｅの出力がコンデンサＣ２の両端電圧を変化させる割合は、端子ｄを１とするとき、端子ｅが２５６分の１になる。つまり、コンデンサＣ２の両端電圧であるアナログ値Ａｆは、（端子ｄから出力されるパルスのパルス幅）＋（１／２５６）×（端子ｅから出力されるパルスのパルス幅）に比例することになる。その結果、下位８ビットに対応するアナログ値に（１／２５６）の重みを付けて上位８ビットに対応するアナログ値に加算したことに相当し、図８（ａ）に示した構成と同様の１６ビットの分解能を有したアナログ値を得ることが可能になる。
【００１４】
ところで、上述したように、比較的低い分解能の複数チャンネルの出力を組み合わせることによって高い分解能の出力を得る構成では、上下に隣接するビット群のうち上位側のビット群の最下位の１ビットに対応したアナログ値の変化幅Ｒｈと、下位側のビット群の全ビットに対応したアナログ値の変化幅Ｒｌとが一致していることが必要であるが、現実にはＲｈ≠Ｒｌであることが多い。
【００１５】
仮に、Ｒｈ＞Ｒｌの関係であると、図１３に示すように、出力されるアナログ値（図１３にロで示す）に不連続点が生じ、一部のデジタル値Ｖｄに対してのみ分解能が低下することになる。つまり、このような特性の回路を図７に示した電力変換装置に適用したとすると、ＤＣ−ＤＣコンバータ１の出力に対して最適な操作量が図１３におけるアナログ値Ｘａであるとしても、実際にはアナログ値Ｘｂ，Ｘｃのいずれかしか得られないから、アナログ値Ｘｂ，Ｘｃが交互に出力される状態になり、結果的にＤＣ−ＤＣコンバータ１の出力に比較的大きいリップルが連続的に生じることがある。
【００１６】
Ｒｈ≠Ｒｌになる原因には以下の２つが考えられる。第１の原因としては、デジタル−アナログ変換器１６を用いるものではデジタル−アナログ変換器１６の精度ないしリニアリティによってこの種の誤差が生じることがある。たとえば、フルスケールが５Ｖである８ビットのデジタル−アナログ変換器１６を用いるとすると、最下位ビットの１ビットに対応する出力電圧の変化幅は１９．５３ｍＶ（＝５Ｖ／２５６）であるが、デジタル−アナログ変換器１６の精度ないしリニアリティによっては、１９．５３ｍＶにならない場合がある。この原因による誤差は、図１２示した構成では生じないと考えられる。
【００１７】
一方、第２の原因としては、１チップマイコンの複数チャンネルの出力を組み合わせるために設けた回路に用いる抵抗Ｒ１〜Ｒ５の精度が考えられる。すなわち、図８（ａ）、図１２に示した構成のいずれもが、１対２５６の比率になる複数の抵抗を用いており、この比率が正確に設定されていなければＲｈ＝Ｒｌの関係を得ることができないものである。したがって、抵抗Ｒ１〜Ｒ５には高精度のものが必要であり、結果的にコスト増につながることになる。しかも、高精度の抵抗を採用したとしても抵抗には誤差があるから、レーザ光などによる抵抗のトリミング（レーザ光で焼くことにより抵抗値を調節すること）が必要になることもあり、一層のコスト増をまねくことになる。
【００１８】
上述のようなアナログ値に不連続点が生じる問題を解決する技術としては、特開２０００−２７８１３４公報に記載された技術が知られている。すなわち、上位側のビット群を所定ビット分だけ上位側にシフトさせシフトさせた所定ビット分の下位ビットを０にしてデジタル−アナログ変換を施し、下位側のビット群についてはそのままデジタル−アナログ変換を施すとともに重みを付けて上位側のビット群から得られたアナログ値に重畳する技術が提案されている。この公報に記載の例では、８ビットの分解能を有する２チャンネルの出力を用い上位側のビット群を４ビット分だけ上方にシフトさせることによって、１２ビットの分解能を有したアナログ値を得ている。要するに、上位側のビット群を上位側にシフトさせることによって上位側のビット群に対応するチャンネルの下位ビットの誤差を除去したことになり、結果的に不連続点が生じるのを防止することができるのである。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した公報に記載された技術では、上位側のビット群を所定ビット分だけ上方にシフトさせるから、使用するチャンネルの合計のビット数に対してシフトさせるビット数分だけ分解能が低下することになる。たとえば、同公報に記載された例では、８ビットの分解能の２チャンネルの出力を用いるから、最大では１６ビットの分解能を持たせることが可能であるにもかかわらず、１２ビットの分解能しか持たせておらず、４ビット分の無駄が生じている。
【００２０】
本発明は上記事由に鑑みて為されたものであり、その目的は、フィードバック制御の経路でのデジタル−アナログ変換に起因して出力のリップルが増加するのを防止しながらも、デジタル−アナログ変換を高分解能で行うことによって高精度で出力制御を行うことができる電力変換装置を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１の発明は、入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオン期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに加算することにより主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されているものである。この構成によれば、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００２４】
請求項２の発明は、入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオフ期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに減算した値を基に主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されているものである。この構成によれば、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００２６】
【発明の実施の形態】
（基本構成）
本例における電力変換装置としての基本的な構成は図７に示した従来構成と同様であるから、以下では本例の要旨であるデジタル−アナログ変換を行う部位の構成について説明する。図１（ａ）のように本例では、図８（ａ）に示した従来構成と同様に、それぞれ８ビットの分解能を有する２チャンネルのアナログ値を主制御回路１０を構成する１チップマイコンから出力する例を示す。すなわち、図８（ａ）に示した従来構成と同様に、１６ビットのデジタル値について上位８ビットのビット群と下位８ビットのビット群とに対応するアナログ値を、それぞれ異なるチャンネルから出力するのである。ここに、図１に示す端子ａから上位側のビット群に対応するアナログ値が出力され、端子ｂから下位側のビット群に対応するアナログ値が出力されるものとする。
【００２７】
本例では、図８（ａ）に示した従来構成に対して、端子ａと抵抗Ｒ１との間に抵抗Ｒ６を挿入し、抵抗Ｒ１と抵抗Ｒ６との接続点を抵抗Ｒ７を介して接地している点が異なる。つまり、端子ａの出力を変化幅規制部としての抵抗Ｒ６，Ｒ７により分圧した後に、加重加算器３１に入力している点が相違する。他の構成は図８（ａ）に示した従来構成と同様である。抵抗Ｒ６，Ｒ７による分圧比は、端子ａ，ｂの出力のフルレンジを等しいとすれば、１よりは小さく１／１．５よりは大きくなるように選定されている。つまり、下位側のビット群の全ビットに対応する加重加算器３１の出力の変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビットに対応する加重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなるように抵抗Ｒ６，Ｒ７の分圧比が設定される。要するに、以下の関係を成立させるように抵抗Ｒ６，Ｒ７が設定される。なお、１．５は分解能を高めるという目的から選択した値である。
Ｒｈ＜Ｒｌ＜１．５・Ｒｈ
上述した構成によって、１チップマイコンの内部で発生するデジタル値に対して加重加算器３１から出力されるアナログ値は図１（ｂ）のように不連続にはなるが、２つのデジタル値Ｄ１，Ｄ２に対して１つのアナログ値Ａ１の存在する区間が生じる関係になる。つまり、デジタル−アナログ変換を行う際のリニアリティは損なわれているが、上位側のビット群の値の変化点の前後においては加重加算器３１から出力される１つのアナログ値Ａ１に対して２つのデジタル値Ｄ１，Ｄ２が存在するようになる。
【００２８】
次に、フィードバック制御の経路においてデジタル−アナログ変換を行うときにはリニアリティは必要条件ではない理由について説明する。いま、アナログ値Ａ１が安定点の操作量であるものとする。フィードバック制御の際には、アナログ値Ａ１の前後の値からアナログ値Ａ１に近付くことになるから、元の値がアナログ値Ａ１よりも大きい場合にはデジタル値Ｄ１で安定し、元の値がアナログ値Ａ１よりも小さい場合にはデジタル値Ｄ２で安定することになる。したがって、図１（ｂ）に示す関係に設定しておけば、アナログ値に不連続部分が存在していても操作量としてのアナログ値に飛躍を生じることがなく、結果的にＤＣ−ＤＣコンバータ１の出力のリップルが増加することがないのである。
【００２９】
本例の構成では、アナログ値の不連続を許容しているから、分圧用の抵抗Ｒ６，Ｒ７に高精度なものは必要ではなく、抵抗値のばらつきや温度特性を考慮した上で図１（ｂ）に示す動作が可能となるように抵抗Ｒ６，Ｒ７を選択すればよいだけであって、抵抗Ｒ１〜Ｒ３，Ｒ６，Ｒ７の選択が容易であり、かつ抵抗値の調整も不要であって抵抗Ｒ６，Ｒ７の追加にもかかわらずコストの増加を抑制することができる。他の構成および動作は従来構成と同様である。
【００３０】
なお、本例では、端子ｂから出力されるアナログ値に（１／２５６）の重みを付けた値を端子ａから出力されるアナログ値を分圧したアナログ値に加算しているが、端子ｂから出力されるアナログ値に（１／２５６）の重みを付け、端子ａから出力されるアナログ値を分圧したアナログ値から重み付けしたアナログ値を減算し、この値を基に図２に示す関係となるアナログ値を求めてもよい。また、上述した例では上位側のビット群に対応するアナログ値を分圧する抵抗Ｒ６，Ｒ７により変化幅規制部を構成しているが、下位側のビット群の全ビットに対応するアナログ値の変化幅Ｒｌを上位側のビット群の最下位ビットに対応するアナログ値の変化幅Ｒｈよりも大きくするという条件を満たすようにすれば、下位側のビット群に対応するアナログ値を増幅する構成や、上位側と下位側とのビット群に対応するアナログ値をともに分圧する構成など他の構成も採用することができる。
【００３１】
（第１の実施の形態）
本実施形態は、図３（ａ）に示すように、主制御回路１０を構成する１チップマイコンがデジタル値に対応するデューティのパルスを出力するＰＷＭ出力部３２と、デジタル値に対応する周波数のパルスを出力するＰＦＭ出力部３３とを備える場合について、分解能を向上させる技術を説明する。ここに、ＰＷＭ出力部３２から出力されるパルスは上位側のビット群で表される値に比例したパルス幅を有し、ＰＦＭ出力部３３から出力されるパルスはデューティが一定であり下位側のビット群で表される値に比例した周波数を有する。
【００３２】
ＰＦＭ出力部３３の出力はパルス変換器３４に入力され、パルス変換器３４では、図３（ｂ）にａ点波形として示すＰＦＭ出力部３３の出力パルスを、図３（ｂ）にｂ点波形として示すような立ち上がりエッジに対応したオン期間の短いパルスに変換する。ＰＷＭ出力部３２から出力されたパルスは抵抗Ｒ８とコンデンサＣ３とからなるローパスフィルタにより平滑化されてパルス幅に比例した電圧が出力され、またパルス変換器３４から出力されたパルスは抵抗Ｒ９とコンデンサＣ３とからなるローパスフィルタにより平滑化されて周波数に比例した電圧が出力される。ここにおいて、下位側のビット群の全ビットに対応する周波数のパルスを平滑化したときのコンデンサＣ３の両端電圧が、上位側のビット群の最下位ビットの１ビットの変化に対応するコンデンサＣ３の両端電圧の変化幅よりも大きくなるようにパルス変換器３４でのパルス幅が設定される。
【００３３】
しかして、上述の構成から明らかなように、ＰＷＭ出力部３２から出力されるパルスを平滑した電圧と、パルス変換器３４から出力されるパルスを平滑した電圧とを加算した電圧がコンデンサＣ３の両端電圧になり、パルス変換器３４から出力されるパルスのパルス幅を上述のように設定しているから、与えられるデジタル値と出力されるアナログ値との関係を、図１（ｂ）と同様の関係とすることが可能になり、基本構成と同様の効果が得られる。
【００３４】
上述の構成ではＰＷＭ出力部３２から出力されるパルスに対応した電圧と、パルス変換器３４から出力されるパルスに対応した電圧とを加算して出力しているが、パルス変換器３４の入出力の関係を図４に示す関係とすることによって、パルス変換器３４から出力されるパルスに対応した電圧を、ＰＷＭ出力部３２から出力されるパルスに対応した電圧から減算したことに相当する。すなわち、図４にａ点波形として示すパルスを入力とし、図４にｂ点波形として示すように入力されたパルスの立ち下がりエッジに対応したパルス幅の短い負極性のパルスを出力する。このように負極性のパルスをパルス変換器３４から出力することによって、コンデンサＣ３の両端電圧はＰＦＭ出力部３３から出力されるパルスの周波数に対応する電圧を、ＰＷＭ出力部３２から出力されるパルスのパルス幅に対応する電圧から減算した形になる。他の構成および動作は基本構成と同様である。
【００３５】
（第２の実施の形態）
本実施形態では、図５（ａ）に示すように、第１の実施の形態と同様に主制御回路１０を構成する１チップマイコンがＰＷＭ出力部３２とＰＦＭ出力部３３とを備える例を示す。また、本実施形態ではＰＦＭ出力部３３から出力されるパルスの立ち下がりを検出してオフ期間の短いパルスに変換するパルス変換器３４が設けられる。
【００３６】
本実施形態におけるパルス変換器３４は、ＰＦＭ出力部３３の出力端と抵抗Ｒ９との間に抵抗Ｒ１０とコンデンサＣ４との直列回路からなる微分回路を挿入し、コンデンサＣ４と抵抗Ｒ９との接続点の電位をダイオードＤ２で接地電位にクランプした構成を有する。また、コンデンサＣ４と抵抗Ｒ９との接続点にはプルアップ抵抗Ｒ１１が接続される。このパルス変換器３４に図５（ｂ）にａ点波形として示すパルスがＰＦＭ出力部３３から入力されると、コンデンサＣ４と抵抗Ｒ１０とからなる微分回路によって立ち上がりエッジと立ち下がりエッジとが抽出される。ここに、パルス変換器３４の出力端の電位は、ダイオードＤ２でクランプされていることによって、図５（ｂ）にｂ点波形として示すように、常時はダイオードＤ２の順方向降下電圧Ｖｆに規制されており、立ち上がりエッジが検出されてもこの電位は変化せず、立ち上がりエッジはパルス変換器３４の出力には現れない。一方、立ち下がりエッジが発生するときにはパルス変換器３４の出力端の電位が低下することによってダイオードＤ２がオフになり、パルス変換器３４の出力に立ち下がりエッジが現れることになる。結局、コンデンサＣ３の両端電圧は、ＰＦＭ出力部３３からのパルスの立ち下がりが検出されると、常時よりも低下することになる。ただし、本実施形態ではＰＦＭ出力部３３から出力されるパルスの周波数が高いほど多くの立ち下がりエッジが生じるから、ＰＷＭ出力部３２から出力されるパルスに対応する電圧への加算電圧は、ＰＦＭ出力部３３から出力されるパルスの周波数が高いほど小さくなる。他の構成および動作は第１の実施の形態と同様である。
【００３７】
（参考例）
本例は、図６に示す構成を有するものであって、図７に示した従来構成と比較すると、従来構成では比例積分演算部１５を用いていたのに対して、本例では比例演算部１５ａと積分演算部１５ｂとを別途に設け、かつ積分演算部１５ｂについては１６ビットの出力とするとともに、比例演算部１５ａについては８ビットの出力としてある。つまり、積分演算部１５ｂについては比例演算部１５ａの倍の精度で演算を行っている。ただし、演算後のデジタル−アナログ変換器１６は８ビットであるから、積分演算部１５ｂの出力のうち上位８ビットは加算器１７に入力され、比例演算部１５ａからの８ビットの出力と加算された後に、デジタル−アナログ変換器１６においてデジタル−アナログ変換が施される。また、積分演算部１５ｂの出力のうち下位８ビットについてもデジタル−アナログ変換器１６においてデジタル−アナログ変換が施される。つまり、比例演算部１５ａの出力と積分演算部１５ｂの出力のうちの上位８ビットの加算値と、積分演算部１５ｂの下位８ビットとが、それぞれ別チャンネルで出力されることになる。このように本例では、電力指令値生成部１２、電流指令演算部１３、誤差演算部１４、比例演算部１５ａ、積分演算部１５ｂ、加算器１７により信号処理部が構成される。
【００３８】
デジタル−アナログ変換器１６から出力された２チャンネルのアナログ値に対する処理は基本構成と同様であって、両チャンネルから出力されたアナログ値が加重加算器３１に入力され、下位側のビット群に対応するアナログ値には（１／２５６）の重みが付けられた後、上位側のビット群に対応するアナログ値と加算されるのである。
【００３９】
本例の構成では、積分演算器１５ｂの出力のみを高精度化しているから、比例演算器１５ａと積分演算器１５ｂとの両方の出力を高精度化する場合よりも１チップマイコンの負荷を軽減することができる。なお、図６には示していないが、本例においても基本構成と同様に、上位側のビット群に対応するアナログ値は分圧し、下位側のビット群の全ビットに対応する加重加算器３１の出力の変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビットに対応する加重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなるように設定しておく。他の構成および動作は基本構成と同様である。
【００４０】
なお、上述した各構成例における各ビット群のビット数は一例であって、ビット数については適宜に設定すればよく、またＤＣ−ＤＣコンバータ１もフライバック型であることは必須ではない。
【００４１】
【発明の効果】
請求項１の発明は、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００４４】
請求項２の発明は、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【図面の簡単な説明】
【図１】  （ａ）は基本構成を示す要部回路図、（ｂ）は同上の動作説明である。
【図２】  同上の他の構成例の動作説明図である。
【図３】  （ａ）は本発明の第１の実施の形態を示す要部回路図、（ｂ）は同上の動作説明図である。
【図４】  同上の他の構成例の動作説明図である。
【図５】  （ａ）は本発明の第２の実施の形態を示す要部回路図、（ｂ）は同上の動作説明図である。
【図６】  参考例を示す回路図である。
【図７】  従来例を示す回路図である。
【図８】  （ａ）は他の従来例を示す要部回路図、（ｂ）は同上の動作説明図である。
【図９】  同上の要部の概念図である。
【図１０】  同上の他の構成例の動作説明図である。
【図１１】  同上の他の構成例の概念図である。
【図１２】  さらに他の従来例を示す要部回路図である。
【図１３】  従来の問題点を説明する動作説明図である。
【符号の説明】
１  ＤＣ−ＤＣコンバータ
２  インバータ回路
５  制御回路
６  制御信号生成部
１１  アナログ−デジタル変換器
１２  電力指令値生成部
１３  電流指令演算部
１４  誤差演算部
１５  比例積分演算部
１５ａ  比例演算部
１５ｂ  積分演算部
１６  デジタル−アナログ変換器
１７  加算器
３１  加重加算器
３２  ＰＷＭ出力部
３３  ＰＦＭ出力部
３４  パルス変換器
Ｒ６，Ｒ７  抵抗
【図１】
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【図２】
0004649740.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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