(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
前記出力端子から出力される出力電圧に比例した第１比例電圧が所定の第１基準電圧になるように前記出力トランジスタの動作制御を行う第１誤差増幅回路を有する制御回路部と、
前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりもスルーレートが大きくなるように、前記第１誤差増幅回路を構成する差動増幅回路の出力信号を増幅し、２値の信号に変換して出力する、前記出力端子から出力される出力電圧の変動を検出する電圧変動検出回路部と、
該電圧変動検出回路部からの出力信号に応じて、前記出力トランジスタの制御電極に寄生する容量に対する放電電流を増加させる放電回路部と、
を備え、
前記電圧変動検出回路部は、
前記差動増幅回路の出力信号を増幅して出力する、出力信号のスルーレートが前記第１誤差増幅回路の出力信号よりも大きい第２増幅回路と、
該第２増幅回路の出力信号を増幅して２値の信号に変換し前記放電回路部に出力する第３増幅回路と、
を備え、
前記出力端子から出力される出力電圧の変動に対して、前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりも速く応答して、前記放電回路部による放電動作を行わせることを特徴とする定電圧回路。
【請求項２】
前記第１誤差増幅回路は、
前記第１比例電圧と前記第１基準電圧との電圧差を増幅して出力する差動増幅回路と、
該差動増幅回路の出力信号を増幅して前記出力トランジスタの制御電極に出力する第１増幅回路と、
を備え、
前記第２増幅回路は、電圧利得が前記第１増幅回路よりも大きいことを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記第１増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第１トランジスタと、
該第１トランジスタに第１バイアス電流を供給する第１電流源と、
を備え、
前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに前記第１バイアス電流よりも小さい第２バイアス電流を供給する第２電流源と、
を備えることを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記第１増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第１トランジスタと、
該第１トランジスタに第１バイアス電流を供給する第１電流源と、
を備え、
前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電流駆動能力が前記第１トランジスタよりも大きい電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに第２バイアス電流を供給する第２電流源と、
を備えることを特徴とする請求項２記載の定電圧回路。
【請求項５】
前記第３増幅回路は、
制御電極に前記第２増幅回路の出力信号が入力された、電圧増幅素子をなす第３トランジスタと、
該第３トランジスタに第３バイアス電流を供給する第３電流源と、
を備え、
前記第３トランジスタは、制御電極の寄生容量が前記出力トランジスタよりも小さいことを特徴とする請求項１、２、３又は４記載の定電圧回路。
【請求項６】
前記放電回路部は、
前記出力トランジスタの制御電極の容量を放電するための第４電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記出力トランジスタの制御電極と該第４電流源との接続制御を行う第１スイッチ素子と、
を備えることを特徴とする請求項１、２、３、４又は５記載の定電圧回路。
【請求項７】
前記放電回路部は、
前記差動増幅回路の差動対に供給するバイアス電流を増加させるための第５電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記差動増幅回路と該第５電流源との接続制御を行う第２スイッチ素子と、
を備え、
前記第２スイッチ素子は、前記第１スイッチ素子と同じ接続動作を行うことを特徴とする請求項６記載の定電圧回路。
【請求項８】
前記第１誤差増幅回路は、前記第１比例電圧と前記第１基準電圧との電圧差を増幅して出力する差動増幅回路で構成され、該差動増幅回路の一方の出力端である第１出力端から出力される第１信号が前記出力トランジスタの制御電極に入力され、該差動増幅回路の他方の出力端である第２出力端から出力される第２信号が前記電圧変動検出回路部の第２増幅回路に出力されることを特徴とする請求項１記載の定電圧回路。
【請求項９】
前記第２増幅回路は、出力信号のスルーレートが前記差動増幅回路の第１信号よりも大きいことを特徴とする請求項８記載の定電圧回路。
【請求項１０】
前記差動増幅回路は、
差動対を構成し、制御電極に前記第１基準電圧が入力された第１入力トランジスタと、
差動対を構成し、制御電極に前記第１比例電圧が入力された第２入力トランジスタと、
前記第１入力トランジスタの負荷をなす第１負荷回路と、
前記第２入力トランジスタの負荷をなす第２負荷回路と、
差動対をなす前記第１入力トランジスタ及び第２入力トランジスタにバイアス電流を供給するバイアス電流源と、
を備え、
前記第１入力トランジスタと第１負荷回路との接続部から前記第１信号を出力すると共に、前記第２入力トランジスタと第２負荷回路との接続部から前記第２信号を出力することを特徴とする請求項８又は９記載の定電圧回路。
【請求項１１】
前記第２増幅回路は、電圧利得が、前記第１入力トランジスタ、第１負荷回路及びバイアス電流源で決定される電圧利得よりも大きいことを特徴とする請求項１０記載の定電圧回路。
【請求項１２】
前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに第２バイアス電流を供給する第２電流源と、
を備え、
前記第１負荷回路及び第２負荷回路は、第２負荷回路が入力側トランジスタをなし第１負荷回路が出力側トランジスタをなしたカレントミラー回路を形成し、
前記第２トランジスタは、電流駆動能力が前記第１負荷回路をなすトランジスタよりも大きいことを特徴とする請求項１１記載の定電圧回路。
【請求項１３】
前記放電回路部は、
前記差動増幅回路の第１入力トランジスタ及び第２入力トランジスタに供給するバイアス電流を増加させるための第４電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記差動増幅回路と該第４電流源との接続制御を行う第１スイッチ素子と、
を備えることを特徴とする請求項１０、１１又は１２記載の定電圧回路。
【請求項１４】
前記第４電流源は、供給する電流が前記バイアス電流源よりも小さいことを特徴とする請求項１２記載の定電圧回路。
【請求項１５】
前記放電回路部は、
前記出力端子から出力される出力電圧に比例した第２比例電圧が所定の第２基準電圧になるように前記出力トランジスタの動作制御を行う、前記第１誤差増幅回路よりも応答速度が速い第２誤差増幅回路と、
前記電圧変動検出回路部からの出力信号に応じて、該第２誤差増幅回路の出力端に対する前記出力トランジスタの制御電極への接続制御を行うスイッチ回路と、
を備え、
前記電圧変動検出回路部は、前記出力端子から出力される出力電圧の変動に対して、前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりも速く応答し、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続するように前記スイッチ回路を制御することを特徴とする請求項１記載の定電圧回路。
【請求項１６】
前記第１誤差増幅回路は、前記第２誤差増幅回路よりも消費電流が小さいことを特徴とする請求項１５記載の定電圧回路。
【請求項１７】
前記放電回路部は、
前記出力トランジスタから出力される電流値の検出を行い、該検出した電流値が所定値以上になると所定の信号を出力する出力電流検出回路と、
前記電圧変動検出回路部及び該出力電流検出回路からの各出力信号に応じて、前記スイッチ回路の動作制御を行うスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続することを示す前記電圧変動検出回路部からの信号、及び／又は検出した電流値が所定値以上になったことを示す信号が前記出力電流検出回路から入力されると、前記スイッチ回路に対して、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続させることを特徴とする請求項１５又は１６記載の定電圧回路。
【請求項１８】
前記放電回路部は、
前記第２比例電圧を生成して出力する第２出力電圧検出回路と、
前記第２基準電圧を生成して出力する第２基準電圧発生回路と、
を備え、
前記第２誤差増幅回路、第２出力電圧検出回路及び第２基準電圧発生回路は、前記第２誤差増幅回路の出力端と前記出力トランジスタの制御電極との接続を遮断させる信号が前記スイッチ制御回路から前記スイッチ回路に出力されると、それぞれ動作を停止して電流消費を低減させることを特徴とする請求項１７記載の定電圧回路。
【請求項１９】
前記第２比例電圧は、前記第１比例電圧と同一であることを特徴とする請求項１５、１６又は１７記載の定電圧回路。
【請求項２０】
前記第２基準電圧は、前記第１基準電圧と同一であることを特徴とする請求項１５、１６又は１７記載の定電圧回路。
【請求項２１】
前記出力トランジスタ、制御回路部、電圧変動検出回路部及び放電回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９又は２０記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷の急激な変動に高速に応答することができる定電圧回路に関し、特に、低消費電流で、負荷変動による出力電圧の変動を瞬時に検出して出力電圧の変動を大幅に低減させることができる定電圧回路に関する。
【背景技術】
【０００２】
入力電圧を所定の定電圧の出力電圧に変換して出力する定電圧回路では、通常、出力電圧を分圧した電圧と基準電圧とを電圧比較し、該電圧差が最小となるように、出力電圧制御用の出力トランジスタにフィードバックを施している。このため、出力電圧の変化が出力トランジスタに伝達されて出力電圧を所定の電圧値に復帰させるまでには多少の時間が必要であった。このような伝達に要する時間が応答遅れである。該応答遅れが大きいと、負荷電流が過渡的に大きく変動した場合等で、該変動に伴って出力電圧も大きく変動し、最悪の場合、出力端子に接続されている回路の動作保証電圧を下回り、該回路を使用した装置に不具合が生じる可能性があった。
【０００３】
前記のような応答遅れの多くは、定電圧回路を構成するトランジスタの入力容量、位相補償用容量及びこれらの容量を充放電する電流値によって決定される。特に、大電流を出力するための出力トランジスタの入力容量や、位相補償を施すための位相補償容量は非常に大きく、致命的な応答遅れを引き起こす原因になっていた。すなわち、応答速度を速くするためには、前記入力容量を減らすか、前記入力容量を充放電する電流値を大きくすればよい。しかし、前記入力容量は、大きな電流を出力するのに必要な出力トランジスタの大きさや、回路の安定性を維持するために必要な容量値によってほぼ決定されることから、通常は前記入力容量を充放電する電流値を大きくする方法が取られている。充放電電流値を大きくするということは、バイアス電流値を大きくすることであり、定電圧回路自体の消費電流が増加する。
【０００４】
近年、環境問題に対する配慮から、電気機器の省電力化が求められおり、特に電池駆動による携帯機器においては、機器の連続使用時間を伸ばすために定電圧回路の低消費電力化が必須であった。このため、定電圧回路における出力トランジスタを制御する制御回路をできるだけ低消費電流で動作させるようにすることが望ましい。更に、携帯機器に多様なアプリケーションが搭載されるようになってきており、大電流出力、低電圧動作、低電圧出力に対応可能な定電圧回路が要求され、これまで以上に出力トランジスタが大きくなるため、致命的な応答速度の劣化を招いている。更に、定電圧回路の出力端子に接続される回路は、微細化が進むことで動作保証電圧の範囲が小さくなり、これまで以上に出力電圧変動の小さな定電圧回路が要求されていた。
【０００５】
そこで、負荷電流の急激な変化に対する出力電圧応答速度を向上させることができる従来の第１の方法として、出力電圧が急激に低下した場合に、コンデンサを介して出力電圧の低下をコンパレータの非反転入力端に伝達し、コンパレータの非反転入力端の電圧が低下すると、コンパレータの出力信号で制御されるＰＭＯＳトランジスタがオンして出力端子を充電することにより、出力電圧の低下を抑制するものがあった（例えば、特許文献１参照。）。
また、従来の第２の方法として、図７に示す構成により、通常時は、直流特性に優れた第１の誤差増幅器ＡＭＰａにより出力トランジスタＭ１０１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図り、出力電圧Ｖｏｕｔが急激に低下すると、第１の誤差増幅器ＡＭＰａが応答して出力トランジスタＭ１０１の動作制御を行う前に、所定の期間、高速応答性に優れた第２の誤差増幅器ＡＭＰｂによって出力トランジスタＭ１０１の動作制御を行い出力電圧Ｖｏｕｔの定電圧化を図るようにしていた（例えば、特許文献２参照。）。このような構成にすることで、入力電圧や負荷電流の急激な変化に対する出力電圧応答速度を速くすることができ、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【０００６】
また、従来の第３の方法として、電源電圧の変動を検出して電圧増幅回路の動作電流を制御することにより、電源電圧の変動がない通常動作時は消費電流が少なくなり、電源電圧が変動した過渡応答時においては消費電流を増加させて応答性をよくするようにしたものがあった（例えば、特許文献３参照。）。
【特許文献１】特開２０００−４７７４０号公報
【特許文献２】特開２００５−３５３０３７号公報
【特許文献３】特開２００６−１８７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前記第１の方法では、出力端子を充電するＰＭＯＳトランジスタは、急激に変化する負荷電流を補うのに十分な能力が必要であり、該ＰＭＯＳトランジスタのサイズを非常に大きくしなければならなかった。このため、前記ＰＭＯＳトランジスタのゲートにおける容量も非常に大きくなり、高速応答できるように前記ＰＭＯＳトランジスタを素早くオンさせるためには、該ＰＭＯＳトランジスタのゲートを制御するコンパレータの消費電流を増加させる必要があり、少ない消費電流で実現することは難しかった。
【０００８】
また、前記第２の方法では、出力電圧の急激な低下を検出する第２の誤差増幅器ＡＭＰｂは、あらかじめオフセットを設けることによって、出力電圧の急激な低下がないときは第２の誤差増幅器ＡＭＰｂが出力トランジスタＭ１０１の動作制御に影響を及ぼさないようにしていた。すなわち、第２の誤差増幅器ＡＭＰｂのオフセット電圧以上に出力電圧が変動しなければ、出力電圧の変動を検出することができなかった。一般的な誤差増幅器は、製造過程で発生するランダムオフセット電圧が±１５ｍＶ程度であるため、該ランダムオフセットに対するマージンを考慮して、第２の誤差増幅器ＡＭＰｂのオフセット電圧は２０ｍＶ程度に設定する必要があった。製造工程で発生するランダムオフセット電圧が＋１５ｍＶの場合、あらかじめ設定されたオフセット電圧に加算されて合計で３５ｍＶになる。
【０００９】
更に、定電圧回路を構成するすべてのデバイスは、製造工程で電気的特性のバラツキが発生するため、応答特性は２倍程度劣化していた。このように、第２の誤差増幅器ＡＭＰｂが高速応答性に優れていたとしても、製造工程におけるバラツキにより出力電圧の電圧変動が３５ｍＶ×２＝７０ｍＶ以上にならないと第２の誤差増幅器ＡＭＰｂが応答しない可能性があった。
例えば、高速な応答が要求される定電圧回路の負荷として、９０ｎｍ以下の微細プロセスで製造されたロジック回路を考えた場合、動作保証電圧範囲は１.１Ｖ±５０ｍＶになることが予想され、前記第２の方法では応答特性が不十分であることは明らかである。また、トリミングによって製造工程で発生するバラツキを補正することもできるが、トリミング素子を配置することでチップサイズの増大とテスト工程の増加につながり、コストアップを招くという問題があった。
【００１０】
一方、前記第３の方法では、負荷電流の急激な増加により電源電圧が降下すると、容量を介してしきい値電圧の異なる２つのＮＭＯＳトランジスタのゲート電圧をそれぞれ降下させてしきい値電圧が大きい方のトランジスタをオフさせるため、該トランジスタのドレイン電圧は上昇する。該ドレイン電圧の上昇に応じて動作電流を増加させることで応答性をよくしていたが、電源電圧の変動レベルがしきい値電圧の電圧差以上にならないと動作電流が増加しないため、前記第２の方法と同様の問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、チップサイズの増大やテスト工程の増加によるコストアップを招くことなく、低消費電流で出力電圧の応答速度を向上させ、出力電圧の変動を大幅に低減させることができる定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
前記出力端子から出力される出力電圧に比例した第１比例電圧が所定の第１基準電圧になるように前記出力トランジスタの動作制御を行う第１誤差増幅回路を有する制御回路部と、
前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりもスルーレートが大きくなるように、前記第１誤差増幅回路を構成する差動増幅回路の出力信号を増幅し、２値の信号に変換して出力する、前記出力端子から出力される出力電圧の変動を検出する電圧変動検出回路部と、
該電圧変動検出回路部からの出力信号に応じて、前記出力トランジスタの制御電極に寄生する容量に対する放電電流を増加させる放電回路部と、
を備え、
前記電圧変動検出回路部は、
前記差動増幅回路の出力信号を増幅して出力する、出力信号のスルーレートが前記第１誤差増幅回路の出力信号よりも大きい第２増幅回路と、
該第２増幅回路の出力信号を増幅して２値の信号に変換し前記放電回路部に出力する第３増幅回路と、
を備え、
前記出力端子から出力される出力電圧の変動に対して、前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりも速く応答して、前記放電回路部による放電動作を行わせるものである。
【００１４】
また、前記第１誤差増幅回路は、
前記第１比例電圧と前記第１基準電圧との電圧差を増幅して出力する差動増幅回路と、
該差動増幅回路の出力信号を増幅して前記出力トランジスタの制御電極に出力する第１増幅回路と、
を備え、
前記第２増幅回路は、電圧利得が前記第１増幅回路よりも大きくなるようにした。
【００１５】
また、前記第１増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第１トランジスタと、
該第１トランジスタに第１バイアス電流を供給する第１電流源と、
を備え、
前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに前記第１バイアス電流よりも小さい第２バイアス電流を供給する第２電流源と、
を備えるようにしてもよい。
【００１６】
また、前記第１増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第１トランジスタと、
該第１トランジスタに第１バイアス電流を供給する第１電流源と、
を備え、
前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電流駆動能力が前記第１トランジスタよりも大きい電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに第２バイアス電流を供給する第２電流源と、
を備えるようにしてもよい。
【００１７】
また、前記第３増幅回路は、
制御電極に前記第２増幅回路の出力信号が入力された、電圧増幅素子をなす第３トランジスタと、
該第３トランジスタに第３バイアス電流を供給する第３電流源と、
を備え、
前記第３トランジスタは、制御電極の寄生容量が前記出力トランジスタよりも小さくなるようにした。
【００１８】
具体的には、前記放電回路部は、
前記出力トランジスタの制御電極の容量を放電するための第４電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記出力トランジスタの制御電極と該第４電流源との接続制御を行う第１スイッチ素子と、
を備えるようにした。
【００１９】
また、前記放電回路部は、
前記差動増幅回路の差動対に供給するバイアス電流を増加させるための第５電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記差動増幅回路と該第５電流源との接続制御を行う第２スイッチ素子と、
を備え、
前記第２スイッチ素子は、前記第１スイッチ素子と同じ接続動作を行うようにしてもよい。
【００２０】
また、前記第１誤差増幅回路は、前記第１比例電圧と前記第１基準電圧との電圧差を増幅して出力する差動増幅回路で構成され、該差動増幅回路の一方の出力端である第１出力端から出力される第１信号が前記出力トランジスタの制御電極に入力され、該差動増幅回路の他方の出力端である第２出力端から出力される第２信号が前記電圧変動検出回路部の第２増幅回路に出力されるようにしてもよい。
【００２１】
また、前記第２増幅回路は、出力信号のスルーレートが前記差動増幅回路の第１信号よりも大きくなるようにした。
【００２２】
また、前記差動増幅回路は、
差動対を構成し、制御電極に前記第１基準電圧が入力された第１入力トランジスタと、
差動対を構成し、制御電極に前記第１比例電圧が入力された第２入力トランジスタと、
前記第１入力トランジスタの負荷をなす第１負荷回路と、
前記第２入力トランジスタの負荷をなす第２負荷回路と、
差動対をなす前記第１入力トランジスタ及び第２入力トランジスタにバイアス電流を供給するバイアス電流源と、
を備え、
前記第１入力トランジスタと第１負荷回路との接続部から前記第１信号を出力すると共に、前記第２入力トランジスタと第２負荷回路との接続部から前記第２信号を出力するようにした。
【００２３】
また、前記第２増幅回路は、電圧利得が、前記第１入力トランジスタ、第１負荷回路及びバイアス電流源で決定される電圧利得よりも大きくなるようにした。
【００２４】
具体的には、前記第２増幅回路は、
制御電極に前記差動増幅回路の出力信号が入力された、電圧増幅素子をなす第２トランジスタと、
該第２トランジスタに第２バイアス電流を供給する第２電流源と、
を備え、
前記第１負荷回路及び第２負荷回路は、第２負荷回路が入力側トランジスタをなし第１負荷回路が出力側トランジスタをなしたカレントミラー回路を形成し、
前記第２トランジスタは、電流駆動能力が前記第１負荷回路をなすトランジスタよりも大きくなるようにした。
【００２５】
また、前記放電回路部は、
前記差動増幅回路の第１入力トランジスタ及び第２入力トランジスタに供給するバイアス電流を増加させるための第４電流源と、
前記電圧変動検出回路部からの出力信号に応じて、前記差動増幅回路と該第４電流源との接続制御を行う第１スイッチ素子と、
を備えるようにした。
【００２６】
この場合、前記第４電流源は、供給する電流が前記バイアス電流源よりも小さくなるようにした。
【００２７】
一方、前記放電回路部は、
前記出力端子から出力される出力電圧に比例した第２比例電圧が所定の第２基準電圧になるように前記出力トランジスタの動作制御を行う、前記第１誤差増幅回路よりも応答速度が速い第２誤差増幅回路と、
前記電圧変動検出回路部からの出力信号に応じて、該第２誤差増幅回路の出力端に対する前記出力トランジスタの制御電極への接続制御を行うスイッチ回路と、
を備え、
前記電圧変動検出回路部は、前記出力端子から出力される出力電圧の変動に対して、前記第１誤差増幅回路から前記出力トランジスタに出力される制御信号よりも速く応答し、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続するように前記スイッチ回路を制御するようにした。
【００２８】
この場合、前記第１誤差増幅回路は、前記第２誤差増幅回路よりも消費電流が小さくなるようにした。
【００２９】
また、前記放電回路部は、
前記出力トランジスタから出力される電流値の検出を行い、該検出した電流値が所定値以上になると所定の信号を出力する出力電流検出回路と、
前記電圧変動検出回路部及び該出力電流検出回路からの各出力信号に応じて、前記スイッチ回路の動作制御を行うスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続することを示す前記電圧変動検出回路部からの信号、及び／又は検出した電流値が所定値以上になったことを示す信号が前記出力電流検出回路から入力されると、前記スイッチ回路に対して、前記第２誤差増幅回路の出力端を前記出力トランジスタの制御電極に接続させるようにした。
【００３０】
また、前記放電回路部は、
前記第２比例電圧を生成して出力する第２出力電圧検出回路と、
前記第２基準電圧を生成して出力する第２基準電圧発生回路と、
を備え、
前記第２誤差増幅回路、第２出力電圧検出回路及び第２基準電圧発生回路は、
前記第２誤差増幅回路の出力端と前記出力トランジスタの制御電極との接続を遮断させる信号が前記スイッチ制御回路から前記スイッチ回路に出力されると、それぞれ動作を停止して電流消費を低減させるようにした。
【００３１】
また、前記第２比例電圧は、前記第１比例電圧と同一になるようにしてもよく、前記第２基準電圧は、前記第１基準電圧と同一になるようにしてもよい。
【００３２】
また、前記出力トランジスタ、制御回路部、電圧変動検出回路部及び放電回路部は、１つのＩＣに集積されるようにしてもよい。
【発明の効果】
【００３３】
本発明の定電圧回路によれば、わずかな出力電圧の低下を瞬時に検出して出力トランジスタへの制御の応答性を向上させることができるため、出力電流の急峻な変動による出力電圧の低下を大幅に減少させることができる。更に、出力電流の急激な変動により出力電圧が変動したときだけ、出力トランジスタへの制御の応答性がよくなるようにしたことから、従来のように該応答性を向上させるために定常的に消費電流を増加させる必要がなく、携帯機器等の定電圧回路において、少ない消費電流で高速な応答性を得ることができる。
【発明を実施するための最良の形態】
【００３４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｃｃから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する。出力端子ＯＵＴと接地電圧との間には、コンデンサＣ１が接続されている。なお、定電圧回路１は、１つのＩＣに集積されるようにしてもよい。
【００３５】
定電圧回路１は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路２と、所定のバイアス電圧Ｖｂｉ１を生成して出力するバイアス電圧発生回路３と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂ１を生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧Ｖｆｂ１が基準電圧Ｖｒ１になるように出力トランジスタＭ１の動作制御を行う誤差増幅回路４とを備えている。更に、定電圧回路１は、出力電圧Ｖｏｕｔの変動を検出する電圧変動検出回路５と、出力トランジスタＭ１のゲート容量に対する放電電流を増加させて出力電圧Ｖｏｕｔを所定の電圧に復帰させる出力電圧復帰回路６とを備えている。
【００３６】
また、誤差増幅回路４は、基準電圧Ｖｒ１と分圧電圧Ｖｆｂ１との電圧差を増幅して出力する差動増幅回路１１、及び該差動増幅回路１１の出力信号を増幅して出力するソース接地された第１増幅回路１２で構成され、電圧変動検出回路５は、差動増幅回路１１の出力信号を増幅して出力するソース接地された第２増幅回路１５、及び該第２増幅回路１５の出力信号を増幅して出力電圧復帰回路６に出力する同じくソース接地された第３増幅回路１６で構成されている。なお、基準電圧発生回路２、抵抗Ｒ１，Ｒ２及び誤差増幅回路４は制御回路部をなし、誤差増幅回路４は第１誤差増幅回路を、電圧変動検出回路５は電圧変動検出回路部を、出力電圧復帰回路６は放電回路部をそれぞれなす。また、分圧電圧Ｖｆｂ１は第１比例電圧を、基準電圧Ｖｒ１は第１基準電圧をそれぞれなす。
【００３７】
差動増幅回路１１は、ＮＭＯＳトランジスタＭ２〜Ｍ４及びＰＭＯＳトランジスタＭ５，Ｍ６からなり、ＮＭＯＳトランジスタＭ２及びＭ３は差動対をなし、該差動対の負荷をなすＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成している。第１増幅回路１２は、入力電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８で構成されている。同様に、第２増幅回路１５は、入力電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１０で構成され、第３増幅回路１６は、入力電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２で構成されている。また、出力電圧復帰回路６は、ＮＭＯＳトランジスタＭ１３及びＭ１４で構成されている。
【００３８】
差動増幅回路１１において、差動対をなすＮＭＯＳトランジスタＭ２及びＭ３の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ４が接続されている。ＮＭＯＳトランジスタＭ４のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ４は定電流源をなしている。ＰＭＯＳトランジスタＭ５及びＭ６の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ２のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ３のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＭ５及びＭ６の各ソースにはそれぞれ入力電圧Ｖｃｃが入力されている。ＮＭＯＳトランジスタＭ２のゲートは、差動増幅回路１１の反転入力端をなし、基準電圧Ｖｒ１が入力されており、ＮＭＯＳトランジスタＭ３のゲートは、差動増幅回路１１の非反転入力端をなし、分圧電圧Ｖｆｂ１が入力されている。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ３との接続部は、差動増幅回路１１の出力端をなし、ＰＭＯＳトランジスタＭ７及びＭ９の各ゲートにそれぞれ接続されている。
【００３９】
次に、第１増幅回路１２において、ＮＭＯＳトランジスタＭ８のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ８は定電流源をなしている。ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は出力トランジスタＭ１のゲートに接続されている。
同様に、第２増幅回路１５において、ＮＭＯＳトランジスタＭ１０のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ１０は定電流源をなしている。ＰＭＯＳトランジスタＭ９とＮＭＯＳトランジスタＭ１０との接続部はＰＭＯＳトランジスタＭ１１のゲートに接続されている。
【００４０】
第３増幅回路１６において、ＮＭＯＳトランジスタＭ１２のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ１２は定電流源をなしている。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続部はＮＭＯＳトランジスタＭ１３のゲートに接続されている。
出力電圧復帰回路６において、出力トランジスタＭ１のゲートと接地電圧との間には、ＮＭＯＳトランジスタＭ１３及びＭ１４が直列に接続され、ＮＭＯＳトランジスタＭ１４のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ１４は定電流源をなしている。
【００４１】
なお、ＰＭＯＳトランジスタＭ７は第１トランジスタを、ＮＭＯＳトランジスタＭ８は第１電流源をそれぞれなし、ＰＭＯＳトランジスタＭ９は第２トランジスタを、ＮＭＯＳトランジスタＭ１０は第２電流源をそれぞれなし、ＰＭＯＳトランジスタＭ１１は第３トランジスタを、ＮＭＯＳトランジスタＭ１２は第３電流源をそれぞれなす。また、ＮＭＯＳトランジスタＭ１３は第１スイッチ素子を、ＮＭＯＳトランジスタＭ１４は第４電流源をそれぞれなす。
【００４２】
このような構成において、第３増幅回路１６の入力トランジスタであるＰＭＯＳトランジスタＭ１１は、出力トランジスタＭ１よりもサイズが非常に小さくゲート入力容量も非常に小さい。第２増幅回路１５の出力負荷は第３増幅回路１６であるため、入力容量が非常に小さく、第２増幅回路１５の出力端であるＰＭＯＳトランジスタＭ９のドレインとＮＭＯＳトランジスタＭ１０のドレインとの接続部の電圧は、差動増幅回路１１の出力信号Ｓ１１の変化に応じて高速に変化することができる。すなわち、第２増幅回路１５の出力信号Ｓ１５のスルーレートが、第１増幅回路１２の出力信号Ｓ１２のスルーレートよりも非常に大きい。
【００４３】
このため、出力電流ｉｏの急激な増加により出力電圧Ｖｏｕｔが低下すると、第１増幅回路１２の出力信号Ｓ１２が出力トランジスタＭ１の出力電流を増加させるように変化する前に、第２増幅回路１５の出力信号Ｓ１５が変化し、出力電圧復帰回路６の動作制御を行うための制御信号をなす第３増幅回路１６の出力信号Ｓ１６によって、ＮＭＯＳトランジスタＭ１３をオンさせて導通状態にする。このため、出力トランジスタＭ１のゲートに定電流源をなすＮＭＯＳトランジスタＭ１４が接続されて出力トランジスタＭ１のゲート容量が高速に放電されることから、出力トランジスタＭ１から出力される電流が増加して出力電圧Ｖｏｕｔが所定の電圧に復帰する。
【００４４】
ここで、第２増幅回路１５の電圧利得は、第１増幅回路１２の電圧利得よりも大きくなるように設定されており、同じ値の電圧がそれぞれ入力された場合、第２増幅回路１５の出力電圧が、第１増幅回路１２の出力電圧よりも大きくなる。第２増幅回路１５の電圧利得が第１増幅回路１２よりも大きくなるようにする方法としては、例えば、定電流源をなすＮＭＯＳトランジスタＭ１０から供給される第２バイアス電流が、同じく定電流源をなすＮＭＯＳトランジスタＭ８から供給される第１バイアス電流よりも小さくなるようにしたり、又はＰＭＯＳトランジスタＭ９が、ＰＭＯＳトランジスタＭ７よりも電流駆動能力が大きくなるようにすればよい。
図２は、図１における、差動増幅回路１１の出力信号Ｓ１１と、第１増幅回路１２、第２増幅回路１５及び第３増幅回路１６の各出力信号Ｓ１２，Ｓ１５，Ｓ１６との関係例を示した図である。なお、図２では、実線は第１増幅回路１２の出力信号Ｓ１２を、１点鎖線は第２増幅回路１５の出力信号Ｓ１５を、２点鎖線は第３増幅回路１６の出力信号Ｓ１６をそれぞれ示している。
【００４５】
第１増幅回路１２の出力信号Ｓ１２は、負荷電流ｉｏに応じて電源電圧Ｖｃｃからほぼ０Ｖまで変化して、出力トランジスタＭ１から出力される電流を制御する。すなわち、すべての負荷条件において差動増幅回路１１の出力信号Ｓ１１はＶａからＶｂまで変化する。このとき、第２増幅回路１５の出力信号Ｓ１５は電源電圧Ｖｃｃから変化せず、第３増幅回路１６の出力信号Ｓ１６も０Ｖから変化しない。したがって、出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３は、常にオフして遮断状態になる。
次に、出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３がオンするには、第２増幅回路１５の出力信号Ｓ１５の電圧が低下して第３増幅回路１６の出力信号Ｓ１６が０Ｖから電源電圧Ｖｃｃに変化すればよい。すなわち、図２では、負荷電流ｉｏが小さいとき、差動増幅回路１１の出力信号Ｓ１１の電圧はＶａであり、差動増幅回路１１の出力信号Ｓ１１の電圧がＶａから３５ｍＶ増加してＶｃまで変化するようにすればよい。
【００４６】
差動増幅回路１１の出力信号Ｓ１１が３５ｍＶ増加するためには、例えば差動増幅回路１１の電圧利得を３０ｄＢとすると、分圧電圧Ｖｆｂ１が３５ｍＶ／３０ｄＢ＝１.１ｍＶ変化すればよい。これを出力電圧Ｖｏｕｔの変化に換算すると、例えば、抵抗Ｒ１とＲ２の抵抗値をｒ１とｒ２にすると、（ｒ１＋ｒ２）／ｒ２＝２として、１.１ｍＶ×（ｒ１＋ｒ２）／ｒ２＝２.２ｍＶになる。すなわち、わずか２.２ｍＶの出力電圧Ｖｏｕｔの低下を検出して、出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３がオンして出力トランジスタＭ１のゲート容量を高速に放電する。また、第２増幅回路１５は、第１増幅回路１２よりも電圧利得が大きく、出力電圧を低下させるのに必要な入力電圧は第１増幅回路１２よりも大きい。このような入力電圧の差が第１増幅回路１２と第２増幅回路１５とのオフセット電圧になり、ＶｃとＶｂとの差が正であれば、負荷電流ｉｏの急峻な増加による出力電圧Ｖｏｕｔの低下がなければ出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３はオンしない。
【００４７】
このようなオフセット電圧を設定する場合、例えば製造過程で発生するランダムオフセット電圧が±１５ｍＶであるとすると、該ランダムオフセット電圧に対するマージンを考慮してオフセット電圧が２０ｍＶになるようにする。このとき、製造過程でランダムオフセット電圧が＋１５ｍＶになった場合、ＶｃとＶａの差は最大値の５０ｍＶになるが、出力電圧Ｖｏｕｔの変化に換算すると、５０ｍＶ／３０ｄＢ×（ｒ１＋ｒ２）／ｒ２＝３.１ｍＶになる。すなわち、オフセット電圧のバラツキは、誤差増幅回路４の電圧利得で減衰されるため、その影響は非常に小さい。
【００４８】
このようなことから、負荷電流が小さい定常状態では、第２増幅回路１５の出力電圧が電源電圧である入力電圧Ｖｃｃになり、第３増幅回路１６は接地電圧の信号を出力して出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３はオフして遮断状態になる。負荷電流ｉｏが急激に増加して出力電圧Ｖｏｕｔが低下すると、第２増幅回路１５の出力電圧は接地電圧まで低下し、第３増幅回路１６の出力電圧は入力電圧Ｖｃｃになって出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３がオンして導通状態になる。
【００４９】
このように、出力電圧復帰回路６は、出力電圧Ｖｏｕｔがわずかに変動しただけでも出力トランジスタＭ１のゲート電極の容量を放電し、出力トランジスタＭ１の電流を増加させるように動作するため、出力電圧Ｖｏｕｔの低下を瞬時に復帰させることができる。また、前記オフセット電圧のバラツキは誤差増幅回路４の電圧利得で減衰されるため、その影響が非常に小さい。更に、出力電圧Ｖｏｕｔの急激な低下がないときは出力電圧復帰回路６は動作せず、通常時において差動増幅回路１１、第１増幅回路１２及び出力トランジスタＭ１で行われる動作に影響することがないため、少ない消費電流で高速応答が可能な定電圧回路を得ることができる。
【００５０】
第２の実施の形態．
一般的に差動増幅回路を設計する際には入力オフセット電圧を小さくするために、例えば差動増幅回路１１において、ＮＭＯＳトランジスタＭ２とＭ３のドレイン電流を等しくする必要がある。ＮＭＯＳトランジスタＭ２とＭ３のドレイン電流は、ＰＭＯＳトランジスタＭ５とＭ６によって決定されることから、ＰＭＯＳトランジスタＭ５とＭ６は、同一の素子を使用して同一のサイズになるように形成され、各ソースが接続されると共に各ゲートが接続されていることから、ドレイン電圧が等しくなるように設計されると、ＰＭＯＳトランジスタＭ５とＭ６のドレイン電流が等しくなり、ＮＭＯＳトランジスタＭ２とＭ３のドレイン電流も等しくなる。
【００５１】
ここで、ＰＭＯＳトランジスタＭ５のドレイン−ソース間電圧はＰＭＯＳトランジスタＭ５のゲート−ソース間電圧に等しく、ＰＭＯＳトランジスタＭ６のドレイン−ソース間電圧はＰＭＯＳトランジスタＭ７のゲート−ソース間電圧に等しい。すなわち、ＰＭＯＳトランジスタＭ５のゲート−ソース間電圧とＰＭＯＳトランジスタＭ７のゲート−ソース間電圧が等しくなるようにすればよい。
このため、出力電圧Ｖｏｕｔが急激に低下したときに、ＰＭＯＳトランジスタＭ７だけではなくＰＭＯＳトランジスタＭ５のバイアス電流も増加させるようにするとよく、このようにしたものを本発明の第２の実施の形態とする。
【００５２】
図３は、本発明の第２の実施の形態における定電圧回路の構成例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力電圧復帰回路６にＮＭＯＳトランジスタＭ１５及びＭ１６を追加したことにあり、これに伴って、図１の出力電圧復帰回路６を出力電圧復帰回路６ａにし、図１の定電圧回路１を定電圧回路１ａにした。
図３において、定電圧回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｃｃから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する。なお、定電圧回路１ａは、１つのＩＣに集積されるようにしてもよい。
【００５３】
定電圧回路１ａは、基準電圧発生回路２と、バイアス電圧発生回路３と、抵抗Ｒ１，Ｒ２と、誤差増幅回路４と、電圧変動検出回路５と、出力トランジスタＭ１のゲート容量を放電し出力電圧Ｖｏｕｔを所定の電圧に復帰させる出力電圧復帰回路６ａとを備えている。
出力電圧復帰回路６ａは、ＮＭＯＳトランジスタＭ１３〜Ｍ１６で構成されている。ＮＭＯＳトランジスタＭ１５及びＭ１６の直列回路がＮＭＯＳトランジスタＭ４に並列に接続されており、ＮＭＯＳトランジスタＭ１５のゲートはＮＭＯＳトランジスタＭ１３のゲートに接続され、ＮＭＯＳトランジスタＭ１６は、ゲートにバイアス電圧Ｖｂｉ１が入力されて定電流源をなしている。なお、出力電圧復帰回路６ａは放電回路部をなし、ＮＭＯＳトランジスタＭ１５は第２スイッチ素子を、ＮＭＯＳトランジスタＭ１６は第５電流源をそれぞれなす。
【００５４】
このような構成にすることにより、出力電圧Ｖｏｕｔの急激な低下が発生したときに、ＰＭＯＳトランジスタＭ７だけでなくＰＭＯＳトランジスタＭ５のバイアス電流も増加させることができ、出力電圧復帰回路６ａが動作した場合でも、ＰＭＯＳトランジスタＭ５のゲート−ソース間電圧とＰＭＯＳトランジスタＭ７のゲート−ソース間電圧は常に等しくなり、差動増幅回路１１に発生する入力オフセット電圧による出力電圧Ｖｏｕｔの変動を低減させることができる。
【００５５】
第３の実施の形態．
前記第１の実施の形態では、誤差増幅回路４が差動増幅回路１１と第１増幅回路１２で構成されている場合を例にして説明したが、誤差増幅回路４が差動増幅回路１１のみで構成されているようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図４は、本発明の第３の実施の形態における定電圧回路の構成例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５６】
図４における図１との相違点は、第１増幅回路１２がなく、差動増幅回路１１において、ＰＭＯＳトランジスタＭ５とＭ６の各ゲートの接続部がＰＭＯＳトランジスタＭ６のドレインに接続され、出力トランジスタＭ１のゲートはＮＭＯＳトランジスタＭ２のドレインに、ＰＭＯＳトランジスタＭ９のゲートはＮＭＯＳトランジスタＭ３のドレインにそれぞれ接続され、更に出力電圧復帰回路６をＮＭＯＳトランジスタＭ４に並列に接続したことにある。これに伴って、図１の差動増幅回路１１を差動増幅回路１１ｂに、図１の誤差増幅回路４を誤差増幅回路４ｂに、図１の定電圧回路１を定電圧回路１ｂにそれぞれした。
図４において、定電圧回路１ｂは、入力端子ＩＮに入力された入力電圧Ｖｃｃから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する。なお、定電圧回路１ｂは、１つのＩＣに集積されるようにしてもよい。
【００５７】
定電圧回路１ｂは、基準電圧発生回路２と、バイアス電圧発生回路３と、抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、分圧電圧Ｖｆｂ１が基準電圧Ｖｒ１になるように出力トランジスタＭ１の動作制御を行う誤差増幅回路４ｂと、電圧変動検出回路５と、出力電圧復帰回路６とを備えている。
また、誤差増幅回路４ｂは、基準電圧Ｖｒ１と分圧電圧Ｖｆｂ１との電圧差を増幅して出力する差動増幅回路１１ｂで構成され、電圧変動検出回路５は、差動増幅回路１１ｂの出力信号を増幅して出力する、ソース接地された第２増幅回路１５、及び該第２増幅回路１５の出力信号を増幅して出力電圧復帰回路６に出力する、同じくソース接地された第３増幅回路１６で構成されている。なお、誤差増幅回路４ｂは第１誤差増幅回路をなしている。
【００５８】
差動増幅回路１１ｂは、ＮＭＯＳトランジスタＭ２〜Ｍ４及びＰＭＯＳトランジスタＭ５，Ｍ６からなり、ＮＭＯＳトランジスタＭ２及びＭ３は差動対をなし、該差動対の負荷をなすＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成している。ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ２との接続部は、差動増幅回路１１ｂの一方の出力端である第１出力端をなし、出力トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ３との接続部は、差動増幅回路１１ｂの他方の出力端である第２出力端をなし、ＰＭＯＳトランジスタＭ９のゲートに接続されている。
【００５９】
出力電圧復帰回路６において、ＮＭＯＳトランジスタＭ４に並列に、ＮＭＯＳトランジスタＭ１３及びＭ１４の直列回路が接続され、ＮＭＯＳトランジスタＭ１４のゲートにはバイアス電圧Ｖｂｉ１が入力されており、ＮＭＯＳトランジスタＭ１４は定電流源をなしている。
なお、ＮＭＯＳトランジスタＭ２は第１入力トランジスタを、ＮＭＯＳトランジスタＭ３は第２入力トランジスタを、ＰＭＯＳトランジスタＭ５は第１負荷回路を、ＰＭＯＳトランジスタＭ６は第２負荷回路を、ＮＭＯＳトランジスタＭ４はバイアス電流源をそれぞれなしている。
【００６０】
このような構成において、第３増幅回路１６の入力トランジスタであるＰＭＯＳトランジスタＭ１１は、出力トランジスタＭ１よりもサイズが非常に小さくゲート入力容量も非常に小さい。第２増幅回路１５の出力負荷は第３増幅回路１６であるため、入力容量が非常に小さく、第２増幅回路１５の出力端であるＰＭＯＳトランジスタＭ９のドレインとＮＭＯＳトランジスタＭ１０のドレインとの接続部の電圧は、差動増幅回路１１ｂの出力信号の変化に応じて高速に変化することができる。すなわち、第２増幅回路１５の出力信号のスルーレートが、差動増幅回路１１ｂにおける出力トランジスタＭ１のゲートに出力する信号のスルーレートよりも非常に大きい。
【００６１】
このため、出力電流ｉｏの急激な変動により出力電圧Ｖｏｕｔが低下すると、第２増幅回路１５の出力信号が変化し、出力電圧復帰回路６の動作制御を行うための制御信号をなす第３増幅回路１６の出力信号によって、ＮＭＯＳトランジスタＭ１３をオンさせて導通状態にする。このため、出力トランジスタＭ１のゲートに定電流源をなすＮＭＯＳトランジスタＭ１４が接続されて出力トランジスタＭ１のゲート容量が高速に放電されることから、出力電流ｉｏが増加して出力電圧Ｖｏｕｔが所定の電圧に復帰する。
【００６２】
ここで、例えば、ＰＭＯＳトランジスタＭ９の電流駆動能力がＰＭＯＳトランジスタＭ５よりも大きくなるようにして、第２増幅回路１５の電圧利得が、ＮＭＯＳトランジスタＭ２，Ｍ４及びＰＭＯＳトランジスタＭ５で決まる電圧利得よりも大きくなるように設定されている。同じ電圧が入力された場合、第２増幅回路１５の出力電圧レベルが、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ５との接続部からの出力電圧レベルよりも大きくなる。このため、負荷電流が少ない定常状態では、第２増幅回路１５の出力電圧レベルが電源電圧Ｖｃｃとなり、第３増幅回路１６は接地電圧を出力して出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３をオフさせる。
【００６３】
負荷電流ｉｏが急激に低下して出力電圧Ｖｏｕｔが低下すると、第２増幅回路１５の出力電圧レベルは接地電圧まで低下し、第３増幅回路１６は電源電圧Ｖｃｃを出力して出力電圧復帰回路６のＮＭＯＳトランジスタＭ１３がオンする。このような構成により、出力電圧Ｖｏｕｔがわずかに低下しただけでも、出力電圧復帰回路６がＮＭＯＳトランジスタＭ２に流れる電流を増加させて出力トランジスタＭ１の出力電流を増加させるように動作するため、出力電圧Ｖｏｕｔの低下を瞬時に復帰させることができる。また、出力電圧Ｖｏｕｔの急激な低下がないとき、又は出力電流が非常に少ないときには出力電圧復帰回路６は動作せず、通常時において誤差増幅回路４ｂ、及び出力トランジスタＭ１でなされる動作制御に影響することがないため、少ない消費電流で高速応答が可能な定電圧回路を構成することができる。
【００６４】
一方、図４では、出力電圧復帰回路６をＮＭＯＳトランジスタＭ４に並列に接続するようにしたが、図５で示すように、出力トランジスタＭ１のゲートと接地電圧との間に出力電圧復帰回路６を接続するようにしてもよい。なお、図５における出力電圧復帰回路６の動作は図４と同様であるのでその説明を省略する。
このように、誤差増幅回路４ｂが差動増幅回路１１ｂのみで構成されている場合は、出力電圧復帰回路６を差動増幅回路１１ｂの定電流源をなすＮＭＯＳトランジスタＭ４に並列に接続するか、又は出力トランジスタＭ１のゲートと接地電圧との間に接続することにより前記第１の実施の形態と同様の効果を得ることができる。
なお、定電流源をなすＮＭＯＳトランジスタＭ１４によって供給される電流は、定電流源をなすＮＭＯＳトランジスタＭ４によって供給される電流よりも小さくなるようにしてもよい。
【００６５】
第４の実施の形態．
前記第１から第３の各実施の形態における出力電圧復帰回路６のＮＭＯＳトランジスタＭ１４の代わりに応答速度の速い誤差増幅回路を使用してもよく、このようにしたものを本発明の第４の実施の形態とする。
図６は、本発明の第４の実施の形態における定電圧回路の構成例を示した図である。なお、図６では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。
図６における図５との相違点は、図５の出力電圧復帰回路６において、ＮＭＯＳトランジスタＭ１３からなるスイッチ回路の構成を変えると共に、定電流源をなすＮＭＯＳトランジスタＭ１４の代わりに図５の誤差増幅回路４ｂよりも応答速度の速い誤差増幅回路を使用するようにしたことにあり、これに伴って、図５の出力電圧復帰回路６を出力電圧復帰回路６ｃにし、図５の定電圧回路１ｂを定電圧回路１ｃにした。
【００６６】
図６において、定電圧回路１ｃは、入力端子ＩＮに入力された入力電圧Ｖｃｃから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する。
定電圧回路１ｃは、基準電圧発生回路２と、バイアス電圧発生回路３と、抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、誤差増幅回路４ｂと、電圧変動検出回路５と、出力トランジスタＭ１のゲート容量を放電し出力電圧Ｖｏｕｔを所定の電圧に復帰させる出力電圧復帰回路６ｃとを備えている。なお、出力電圧復帰回路６ｃは放電回路部をなし、定電圧回路１ｃは、１つのＩＣに集積されるようにしてもよい。
【００６７】
出力電圧復帰回路６ｃは、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路２１と、所定のバイアス電圧Ｖｂｉ２を生成して出力するバイアス電圧発生回路２２と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂ２を生成し出力する出力電圧検出用の抵抗Ｒ３，Ｒ４と、スイッチ素子をなすＮＭＯＳトランジスタＭ１７と、分圧電圧Ｖｆｂ２が基準電圧Ｖｒ２になるように出力トランジスタＭ１の動作制御を行う誤差増幅回路２３とを備えている。更に、出力電圧復帰回路６ｃは、スイッチ回路３５、ＯＲ回路ＯＲ１、ＰＭＯＳトランジスタＭ１８及び抵抗Ｒ５を備えている。誤差増幅回路２３は、出力電圧Ｖｏｕｔの変動に対する応答速度が誤差増幅回路４ｂよりも速く、基準電圧Ｖｒ２と分圧電圧Ｖｆｂ２との電圧差を増幅して出力する差動増幅回路３１、及び該差動増幅回路３１の出力信号を増幅して出力するソース接地された増幅回路３２で構成されている。
【００６８】
なお、誤差増幅回路２３は第２誤差増幅回路を、ＰＭＯＳトランジスタＭ１８及び抵抗Ｒ５は出力電流検出回路を、ＯＲ回路ＯＲ１はスイッチ制御回路をそれぞれなす。また、抵抗Ｒ３，Ｒ４及びＮＭＯＳトランジスタＭ１７は第２出力電圧検出回路を、基準電圧発生回路２１は第２基準電圧発生回路をそれぞれなし、分圧電圧Ｖｆｂ２は第２比例電圧を、基準電圧Ｖｒ２は第２基準電圧をそれぞれなす。
【００６９】
入力電圧Ｖｃｃと接地電圧との間にはＰＭＯＳトランジスタＭ１８と抵抗Ｒ５が直列に接続され、ＰＭＯＳトランジスタＭ１８のゲートは出力トランジスタＭ１のゲートに接続されている。第３増幅回路１６の出力信号Ｓｏ１は、ＯＲ回路ＯＲ１の一方の入力端に入力され、ＯＲ回路ＯＲ１の他方の入力端は、ＰＭＯＳトランジスタＭ１８と抵抗Ｒ５との接続部に接続され、信号Ｓｏ２が入力される。ＯＲ回路ＯＲ１の出力信号である切換信号Ｓｏ３は、基準電圧発生回路２１、バイアス電圧発生回路２２、差動増幅回路３１、増幅回路３２、スイッチ回路３５及びＮＭＯＳトランジスタＭ１７のゲートにそれぞれ出力される。また、出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ３、Ｒ４及びＮＭＯＳトランジスタＭ１７が直列に接続されており、抵抗Ｒ３とＲ４との接続部から分圧電圧Ｖｆｂ２が出力される。スイッチ回路３５は、出力トランジスタＭ１のゲートと増幅回路３２の出力端との間に接続され、切換信号Ｓｏ３に応じてスイッチングを行う。
【００７０】
差動増幅回路３１は、ＮＭＯＳトランジスタＭ２０〜Ｍ２３及びＰＭＯＳトランジスタＭ２４，Ｍ２５からなり、ＮＭＯＳトランジスタＭ２０及びＭ２１は差動対をなし、該差動対の負荷をなすＰＭＯＳトランジスタＭ２４及びＭ２５はカレントミラー回路を形成している。増幅回路３２は、入力電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ２６及びＮＭＯＳトランジスタＭ２７，Ｍ２８で構成されている。
差動増幅回路３１において、差動対をなすＮＭＯＳトランジスタＭ２０及びＭ２１の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２２及びＭ２３が直列に接続されている。ＮＭＯＳトランジスタＭ２２のゲートには切換信号Ｓｏ３が入力され、ＮＭＯＳトランジスタＭ２３のゲートにはバイアス電圧Ｖｂｉ２が入力されており、ＮＭＯＳトランジスタＭ２３は定電流源をなしている。
【００７１】
ＰＭＯＳトランジスタＭ２４及びＭ２５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ２４のドレインに接続されている。ＰＭＯＳトランジスタＭ２４のドレインはＮＭＯＳトランジスタＭ２０のドレインに、ＰＭＯＳトランジスタＭ２５のドレインはＮＭＯＳトランジスタＭ２１のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＭ２４及びＭ２５の各ソースにはそれぞれ入力電圧Ｖｃｃが入力されている。ＮＭＯＳトランジスタＭ２０のゲートは、差動増幅回路３１の反転入力端をなし、基準電圧Ｖｒ２が入力されており、ＮＭＯＳトランジスタＭ２１のゲートは、差動増幅回路３１の非反転入力端をなし、分圧電圧Ｖｆｂ２が入力されている。また、ＰＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２１との接続部は、差動増幅回路３１の出力端をなし、増幅回路３２の入力端をなすＰＭＯＳトランジスタＭ２６のゲートに接続されている。
【００７２】
次に、増幅回路３２において、入力電圧Ｖｃｃと接地電圧との間に、ＰＭＯＳトランジスタＭ２６、ＮＭＯＳトランジスタＭ２７及びＭ２８が直列に接続されており、ＮＭＯＳトランジスタＭ２８のゲートにはバイアス電圧Ｖｂｉ２が入力され、ＮＭＯＳトランジスタＭ２８は定電流源をなしている。ＮＭＯＳトランジスタＭ２７のゲートには切換信号Ｓｏ３が入力されており、ＰＭＯＳトランジスタＭ２６とＮＭＯＳトランジスタＭ２７との接続部がスイッチ３５を介して出力トランジスタＭ１のゲートに接続されている。
【００７３】
このような構成において、第２増幅回路１５及び第３増幅回路１６は、前記第３の実施の形態と同じ動作をし、出力電圧Ｖｏｕｔが急激に低下したときに、第３増幅回路１６の出力信号Ｓｏ１の信号レベルが反転し、図６の場合、出力信号Ｓｏ１は、ローレベルからハイレベルに立ち上がる。また、ＰＭＯＳトランジスタＭ１８からは、出力トランジスタＭ１に流れる電流に比例した電流が流れ、該電流が抵抗Ｒ５で電圧に変換され、信号Ｓｏ２としてＯＲ回路ＯＲ１に入力される。このことから、切換信号Ｓｏ３は、出力電流ｉｏが所定値以上に増加したこと、及び／又は出力電流ｉｏが急峻に増加して出力電圧Ｖｏｕｔが低下したことにより信号レベルが反転する。
【００７４】
切換信号Ｓｏ３は、スイッチ回路３５に入力され、出力電流ｉｏが増加するか、及び／又は出力電流ｉｏが急峻に増加して出力電圧Ｖｏｕｔが低下すると、誤差増幅回路２３が出力トランジスタＭ１を制御するように、スイッチ回路３５によって増幅回路３２の出力端と出力トランジスタＭ１のゲートが接続される。誤差増幅回路２３は、誤差増幅回路４ｂよりも消費電流が多く、出力トランジスタＭ１を高速に制御することができるように設計されている。このため、出力電圧Ｖｏｕｔの急激な低下が発生したときに、誤差増幅回路２３が出力トランジスタＭ１のゲート電極の容量を高速に放電することができ、瞬時に出力電圧Ｖｏｕｔを所定の電圧に復帰させることができる。
【００７５】
負荷電流が小さいときは、信号Ｓｏ１及びＳｏ２によって切換信号Ｓｏ３がローレベルになり、基準電圧発生回路２１及びバイアス電圧発生回路２２が動作を停止すると共に、ＮＭＯＳトランジスタＭ１７、Ｍ２２及びＭ２７はそれぞれオフして遮断状態になり、誤差増幅回路２３の動作は停止し、出力電圧復帰回路６ｃは低消費電流状態になる。このとき、出力トランジスタＭ１は、誤差増幅回路４ｂのみで動作制御される。次に、負荷電流が増加すると、信号Ｓｏ２によって切換信号Ｓｏ３がハイレベルになり、基準電圧発生回路２１及びバイアス電圧発生回路２２が作動すると共に、ＮＭＯＳトランジスタＭ１７、Ｍ２２及びＭ２７はそれぞれオンして導通状態になり、誤差増幅回路２３は作動し、出力電圧復帰回路６ｃは作動する。このようなことから、定電圧回路１ｃは、負荷電流が小さいときは少ない消費電流で作動し、負荷電流が大きいときは高速応答が可能になる。
【００７６】
更に、出力電流ｉｏの急峻な増加により出力電圧Ｖｏｕｔが低下したときは、信号Ｓｏ１によって切換信号Ｓｏ３がハイレベルになり、出力電圧復帰回路６ｃによって出力トランジスタＭ１が動作制御され、出力電圧Ｖｏｕｔの低下を抑えて出力電圧Ｖｏｕｔを所定の電圧に高速に復帰させることができる。
なお、図６において、切換信号Ｓｏ３によって出力電圧復帰回路６ｃが出力トランジスタＭ１の動作を制御しているときに、基準電圧発生回路２、バイアス電圧発生回路３及び誤差増幅回路４ｂがそれぞれ動作を停止すると共に、抵抗Ｒ１とＲ２との直列回路と接地電圧との接続を遮断するようにしてもよい。
【００７７】
また、出力電圧復帰回路６ｃにおいて、基準電圧発生回路２１の代わりに基準電圧発生回路２を、バイアス電圧発生回路２２の代わりにバイアス電圧発生回路３を、分圧電圧Ｖｆｂ２の代わりに分圧電圧Ｖｆｂ１をそれぞれ使用するようにして、回路素子を削減するようにしてもよい。
また、前記第１〜第３の各実施の形態におけるＮＭＯＳトランジスタＭ１４及び第３の実施の形態におけるＮＭＯＳトランジスタＭ１６は、出力トランジスタＭ１のゲート容量を高速に放電することができれば、特に定電流源をなさなくてもよい。
【００７８】
また、前記第１〜第４の各実施の形態において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えると共にＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えるようにしてもよい。
また、前記第１〜第４の各実施の形態において、ＰＭＯＳトランジスタＭ１１の代わりにバイポーラトランジスタを使用するようにしてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
【図２】差動増幅回路１１の出力信号と、第１増幅回路１２、第２増幅回路１５及び第３増幅回路１６の各出力信号との関係例を示した図である。
【図３】本発明の第２の実施の形態における定電圧回路の構成例を示した図である。
【図４】本発明の第３の実施の形態における定電圧回路の構成例を示した図である。
【図５】本発明の第３の実施の形態における定電圧回路の他の構成例を示した図である。
【図６】本発明の第４の実施の形態における定電圧回路の構成例を示した図である。
【図７】従来の定電圧回路の構成例を示した図である。
【符号の説明】
【００８０】
１，１ａ，１ｂ，１ｃ  定電圧回路
２，２１  基準電圧発生回路
３，２２  バイアス電圧発生回路
４，４ｂ，２３  誤差増幅回路
５  電圧変動検出回路
６，６ａ，６ｃ  出力電圧復帰回路
１０  負荷
１１，１１ｂ，３１  差動増幅回路
１２  第１増幅回路
１５  第２増幅回路
１６  第３増幅回路
３２  増幅回路
３５  スイッチ回路
Ｍ１  出力トランジスタ
Ｍ１７  ＮＭＯＳトランジスタ
Ｍ１８  ＰＭＯＳトランジスタ
Ｒ１〜Ｒ５  抵抗
ＯＲ１  ＯＲ回路
【図１】
0004847207.tif 000002
【図２】
0004847207.tif 000003
【図３】
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【図４】
0004847207.tif 000005
【図５】
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【図６】
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【図７】
0004847207.tif 000008