(57)【特許請求の範囲】
【請求項１】
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路の少なくとも１つのラッチノードに接続された電流源とを備え、
前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタに流れる電流の前記電流源に流れる電流に対する大小関係を、前記ラッチノードに保持されているデータ値の反転の有無に基づいて判別するように構成されているデータ保持回路。
【請求項２】
前記電流源がＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が高電位側電源に接続され、ゲート端子がソース端子に接続されている請求項１に記載のデータ保持回路。
【請求項３】
前記電流源がＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が低電位側電源に接続され、ゲート端子がソース端子に接続されている請求項１に記載のデータ保持回路。
【請求項４】
前記電流源がＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのドレイン端子とソース端子が高電位側電源に接続され、ゲート端子が前記ラッチノードに接続されている請求項１に記載のデータ保持回路。
【請求項５】
前記電流源がＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのドレイン端子とソース端子が低電位側電源に接続され、ゲート端子が前記ラッチノードに接続されている請求項１に記載のデータ保持回路。
【請求項６】
前記電流源が抵抗素子で構成され、前記抵抗素子の一端は高電位側電源に接続され、もう一端は前記ラッチノードに接続されている請求項１に記載のデータ保持回路。
【請求項７】
前記電流源が抵抗素子で構成され、前記抵抗素子の一端は低電位側電源に接続され、もう一端は前記ラッチノードに接続されている請求項１に記載のデータ保持回路。
【請求項８】
前記電流源と前記ラッチノードとの間にＭＯＳトランジスタスイッチを具備し、前記ＭＯＳトランジスタスイッチのドレイン端子は前記ラッチノードに接続され、ソース端子は前記電流源に接続され、ゲート端子は制御可能な端子である請求項１に記載のデータ保持回路。
【請求項９】
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路を備え、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、複数のＭＯＳトランジスタが縦積み構成されており、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタのプロセス特性を判別するように構成されているデータ保持回路。
【請求項１０】
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、ＮＭＯＳトランジスタのゲート長とＰＭＯＳトランジスタのゲート長が異なる長さで形成され、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタのプロセス特性を判別するように構成されているデータ保持回路。
【請求項１１】
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路または前記スレーブラッチ回路またはその両方が請求項１から請求項１０までのいずれかに記載のデータ保持回路に構成されているスキャンチェーン回路。
【請求項１２】
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項１から請求項１０までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スレーブラッチ回路の入力端子に接続されているスキャンチェーン回路。
【請求項１３】
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路の次段の前記スレーブラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項１から請求項１０までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スキャンフリップフロップ回路の出力端子にされているスキャンチェーン回路。
【請求項１４】
スキャンフリップフロップ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、請求項１から請求項１０までのいずれかに記載のデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が次段のスキャンフリップフロップ回路のスキャンイン端子に接続されているスキャンチェーン回路。
【請求項１５】
請求項１１から請求項１４までのいずれかに記載のスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、前記データ保持回路が保持するデータが反転した個数を集計することによりプロセスばらつきを判別する半導体集積回路のプロセスばらつき判別方法。
【請求項１６】
請求項１１から請求項１４までのいずれかに記載のスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、複数の異なる判定基準電圧を供給する半導体集積回路のプロセスばらつき判別方法。
【請求項１７】
請求項１１から請求項１４までのいずれかに記載のスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記プロセス特性判別回路の判別結果に基づいて前記回路ブロックを構成するデバイスの特性を調整するフィードバック回路とを備えた半導体集積回路。
【請求項１８】
請求項１１から請求項１４までのいずれかに記載のスキャンチェーン回路を具備し、前記各スキャンチェーン回路が互いに接続された複数の回路ブロックと、
前記複数の回路ブロックにおけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記各回路ブロックそれぞれに対応し、前記プロセス特性判別回路の判別結果に基づいて前記各回路ブロックを構成するデバイスの特性を調整する複数のフィードバック回路とを備えた半導体集積回路。
【請求項１９】
前記プロセス特性判別回路が、前記スキャンチェーン回路を含む半導体チップの外部に配置されている請求項１７または請求項１８に記載の半導体集積回路。
【請求項２０】
請求項１１から請求項１４までのいずれかに記載のスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路を含む半導体チップの外部に配置され、前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値を保持する記憶装置とを備えた半導体集積回路。
【請求項２１】
同一の半導体チップ内に前記半導体集積回路を複数備えている請求項１７から請求項２０までのいずれかに記載の半導体集積回路。
【請求項２２】
前記フィードバック回路は、前記回路ブロックの電源電圧を生成する電源電圧生成回路である請求項１７から請求項２０までのいずれかに記載の半導体集積回路。
【請求項２３】
前記フィードバック回路は、前記回路ブロックにおけるＭＯＳトランジスタの基板電圧を制御可能な基板電圧生成回路である請求項１７から請求項２０までのいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのプロセスばらつきをモニタする機能を有するデータ保持回路、および、そのデータ保持回路を備えるスキャンチェーン回路に関する。また、スキャンチェーン回路を備える半導体集積回路と、そのプロセスばらつき判別方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化が進むにつれて半導体チップのプロセスばらつきが大きくなり、その結果、プロセス管理幅をはずれ、製品の歩留まりが低下する傾向がある。歩留まりを改善するためには、プロセスばらつきをモニタし、その情報を解析し、製造工程にフィードバックすることが重要である。半導体ウエハ上に専用の特性評価素子を搭載し、外部の測定装置でプロセスばらつきを測定する技術がある。しかし、特性評価素子はスクライブレーン上に形成されるため、パッケージング後ではプロセスばらつきを測定できない。また、プローバーが必要であり、また測定工数も多く要することになる。
【０００３】
この対策として、プロセスばらつきを高速かつ自動で判別するプロセスばらつき判定回路（特許文献１）がある。この回路は、半導体チップ内に搭載され、プロセスばらつきの情報を２値信号に変換し、チップ間のプロセスばらつきを測定する。これによれば、容易かつ迅速にプロセスばらつきを判別することができる。
【０００４】
また、プロセスばらつきを削減する基板バイアス制御回路の提案がある（特許文献２参照）。この提案では、半導体チップ内にプロセスばらつきをモニタするデバイスを形成し、そのデバイスの特性を改善するように半導体チップのＭＯＳトランジスタの基板端子に基板バイアスを印加する。これにより、ＭＯＳトランジスタのプロセスばらつきを削減する。
【特許文献１】特開平１１−１４５２３７号公報
【特許文献２】特開２００４−１６５６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の技術では、プロセスばらつき判定回路を搭載することは、微細化が進むにつれて面積増加のデメリットを招く。また、半導体チップ内にプロセスばらつき判定回路を複数搭載することは、面積要因において困難な結果を招く。結果として、チップ内プロセスばらつきにより所望の動作周波数で動作しない故障に対しては、対応できない。
【０００６】
また、特許文献２の技術では、モニタ回路がプロセス特性をモニタするのはチップ内のある１点だけであるため、その１点がチップ内のプロセス特性を反映していない場合には、ばらつきの補正効果が減殺されてしまう。
【０００７】
本発明は、このような事情に鑑みて創作したものであり、チップ内のプロセスばらつきの測定を容易かつ小面積で実現し、またパッケージング後のチップ内プロセスばらつきのモニタを可能にすることを目的としている。
【課題を解決するための手段】
【０００８】
本発明によるデータ保持回路は、
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路の少なくとも１つのラッチノードに接続された電流源とを備え、
前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタに流れる電流の前記電流源に流れる電流に対する大小関係を、前記ラッチノードに保持されているデータ値の反転の有無に基づいて判別するように構成されているものである。ドライブインバータとフィードバックインバータとの巡回的接続とは、ドライブインバータの出力端子にフィードバックインバータの入力端子が接続され、フィードバックインバータの出力端子にドライブインバータの入力端子が接続されていることである。
【０００９】
判別対象ＭＯＳトランジスタについてそのドレイン−ソース間に流れる設計値（Typical）の電流値の特性曲線が電流源の電流値の特性曲線と交わるときの電源電圧を判定基準電圧とする。データ保持状態において、電源電圧を判定基準電圧に接近させる。判別対象ＭＯＳトランジスタが電流値I(Typical)〜I(Fast)の特性曲線の状態に製造されているときと、電流値I(Slow)の特性曲線の状態に製造されているときとで、ラッチノードに保持されているデータ値に反転の有無が生じる。すなわち、電源電圧を判定基準電圧に近づけたときに、ラッチノードに保持されているデータ値が反転せずそのままであるか、それともデータ反転するかによって、判別対象ＭＯＳトランジスタが電流値I(Typical)〜I(Fast)の特性曲線の状態に製造されているか電流値I(Slow)の特性曲線の状態で製造されているかを判別することができる。換言すれば、ラッチ回路が保持しているデータ値の反転の有無がラッチ回路における判別対象ＭＯＳトランジスタのプロセスばらつきを反映している。そして、当該のデータ保持回路は、通常のラッチ回路の機能としても動作可能なものであり、従来技術の場合のプロセスばらつき判定回路とは、その技術的性質を異にするものである。
【００１０】
本発明のデータ保持回路は簡単な回路構成でありながら、プロセス特性判別機能だけでなくデータ保持機能を有しているので、プロセスばらつきのモニタを容易かつ小面積で実現でき、このデータ保持回路をスキャンチェーン回路に適用することで、プロセスばらつきの情報を効率良く収集することが可能となる。また、このプロセスばらつきの情報を基板制御技術や電源制御技術のモニタ回路、ＰＣＭ（Process Control Monitor）に適用することにより、半導体チップの歩留まりの改善を図ることができる。
【００１１】
上記構成において、前記電流源がＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が前記ラッチ回路とは異なる高電位側電源に接続され、ゲート端子がソース端子に接続されているという態様がある。この場合の判別対象ＭＯＳトランジスタは、インバータにおけるＮＭＯＳトランジスタとなる。
【００１２】
例えば、電流源となるＰＭＯＳトランジスタがドライブインバータの出力ノードに接続され、電流源となるＰＭＯＳトランジスタのＯＦＦ電流能力がドライブインバータを構成するＮＭＯＳトランジスタのＯＮ電流の設計値（Typical）とした場合、ドライブインバータの出力ノードに保持されているデータ値が反転しＨｉｇｈであるときは、ドライブインバータを構成するＮＭＯＳトランジスタは設計値未満の電流能力となり、プロセスが“Ｓｌｏｗ”に仕上がっていることを意味する。なお、この電流源となるＰＭＯＳトランジスタはプロセスばらつきの影響が小さくなるようにゲート長を大きくレイアウトするとよい。また、ドライブインバータを構成するＮＭＯＳトランジスタのＯＮ電流と電流源のＰＭＯＳトランジスタの電流値がＴＹＰプロセスで同じ値になる電源電圧で評価することが望ましい。
【００１３】
また、上記構成において、前記電流源がＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのドレイン端子が前記ラッチノードに接続され、ソース端子が低電位側電源に接続され、ゲート端子がソース端子に接続されているという態様がある。この場合の判別対象ＭＯＳトランジスタは、インバータにおけるＰＭＯＳトランジスタとなる。これによれば、電流源にＮＭＯＳトランジスタを使うことにより、半導体集積回路のレイアウトサイズの縮小化が図られる。
【００１４】
また、上記構成において、前記電流源がＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのドレイン端子とソース端子が高電位側電源に接続され、ゲート端子が前記ラッチノードに接続されているという態様がある。この場合の判別対象ＭＯＳトランジスタは、インバータにおけるＮＭＯＳトランジスタとなる。この構成においては、電流源はゲートリーク電流を利用するもので、温度依存性がない。したがって、判別対象であるＮＭＯＳトランジスタの温度ばらつきとプロセスばらつきをモニタすることが可能で、より正確なプロセス判別が可能となる。
【００１５】
また、上記構成において、前記電流源がＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタのドレイン端子とソース端子が低電位側電源に接続され、ゲート端子が前記ラッチノードに接続されているという態様がある。この場合の判別対象ＭＯＳトランジスタは、インバータにおけるＰＭＯＳトランジスタとなる。この構成においては、電流源は温度依存性がないことで、より正確なプロセス判別が可能となり、かつ電流源にＮＭＯＳトランジスタを使うことにより、半導体集積回路のレイアウトサイズの縮小化が図られる。
【００１６】
また、上記構成において、前記電流源が抵抗素子で構成され、前記抵抗素子の一端は高電位側電源に接続され、もう一端は前記ラッチノードに接続されているという態様がある。これによれば、電流源のレイアウトが容易化される。
【００１７】
また上記構成において、前記電流源が抵抗素子で構成され、前記抵抗素子の一端は低電位側電源に接続され、もう一端は前記ラッチノードに接続されているという態様がある。これによれば、上記と同様に、電流源のレイアウトが容易化される。
【００１８】
また、上記構成において、前記電流源と前記ラッチノードとの間にＭＯＳトランジスタスイッチを具備し、前記ＭＯＳトランジスタスイッチのドレイン端子は前記ラッチノードに接続され、ソース端子は前記電流源に接続され、ゲート端子は制御可能な端子であるという態様がある。これによれば、電流源からラッチノードに流れる電流をＭＯＳトランジスタスイッチで制御可能となる。通常のラッチ回路として動作させるときは、ＭＯＳトランジスタスイッチをＯＦＦすることで動作速度の影響をなくし、プロセスばらつきを判別するときは、ＭＯＳトランジスタスイッチをＯＮすればよい。なお、このＭＯＳトランジスタスイッチは、トランスファーゲート、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタで構成できる。スイッチのリーク電流やレイアウトサイズを考慮して選択すればよい。
【００１９】
また、本発明によるデータ保持回路は、
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路を備え、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、複数のＭＯＳトランジスタが縦積み構成されており、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタのプロセス特性を判別するように構成されているものである。特別な電流源は接続されていない。
【００２０】
例えばＰＭＯＳトランジスタの縦積み段数が多いほど、ＰＭＯＳトランジスタのＯＮ電流が小さくなり、ＮＭＯＳトランジスタのＯＦＦ電流との同等の電流値になる電圧を高くすることが可能となる。このことにより、より正確なプロセス判別が可能となる。
【００２１】
また、本発明によるデータ保持回路は、
ドライブインバータとフィードバックインバータの巡回的接続からなるラッチ回路と、
前記ラッチ回路を構成する少なくともいずれか一方のインバータは、ＮＭＯＳトランジスタのゲート長とＰＭＯＳトランジスタのゲート長が異なる長さで形成され、
前記ラッチ回路のラッチノードに保持されているデータ値の反転の有無に基づいて、前記ドライブインバータまたはフィードバックインバータを構成している判別対象ＭＯＳトランジスタのプロセス特性を判別するように構成されているものである。特別な電流源は接続されていない。
【００２２】
例えばＰＭＯＳトランジスタのゲート長を大きくすることで、ＰＭＯＳトランジスタのＯＮ電流Ion_p(Typical)の特性曲線とＮＭＯＳトランジスタのＯＦＦ電流Ioff_nの特性曲線を交わらせることが可能となる。この交点での判定基準電圧Ｖ１で測定し、ラッチ回路が保持する保持されているデータ値によりプロセスばらつきを測定できる。ＰＭＯＳトランジスタのゲート長を大きくすることにより、ＰＭＯＳトランジスタのＯＮ電流のばらつきを減らすことが可能となり、ＮＭＯＳトランジスタのプロセスばらつきをモニタできることになる。ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート長はプロセスばらつきの影響を受けないように長いほうが望ましい。
【００２３】
本発明によるスキャンチェーン回路は、
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路または前記スレーブラッチ回路またはその両方が上記いずれかのデータ保持回路に構成されているものである。これによれば、データ保持回路によるプロセス特性判別結果をスキャンチェーン回路で出力することが可能となり、プロセスばらつき結果を容易にモニタすることができる。
【００２４】
また、本発明によるスキャンチェーン回路は、
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、上記いずれかのデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スレーブラッチ回路の入力端子に接続されているものである。
【００２５】
これによれば、通常のスキャンモードとプロセスばらつきモニタモードとを切り替えることが可能となる。このモード切り替えにより、スキャンフリップフロップ回路のレイアウトを変更する必要がなくなる。さらに、データ保持回路を独立して配置できるため、スキャンフリップフロップ回路の遅延への影響をなくすことができる。
【００２６】
また、本発明によるスキャンチェーン回路は、
マスターラッチ回路とスレーブラッチ回路との組み合わせからなるスキャンフリップフロップ回路のチェーンからなり、
前記スキャンフリップフロップ回路の少なくとも１つにおいて、前記マスターラッチ回路の次段の前記スレーブラッチ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、上記いずれかのデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が前記スキャンフリップフロップ回路の出力端子にされているものである。
【００２７】
これによれば、通常のスキャンモードとプロセスばらつきモニタモードとを切り替えることが可能となる。このモード切り替えにより、データ保持回路を独立して配置できるため、スキャンフリップフロップ回路の遅延への影響をなくすことができる。
【００２８】
また、本発明によるスキャンチェーン回路は、スキャンフリップフロップ回路の出力端子がマルチプレクサ回路の一方の入力端子に接続され、上記いずれかのデータ保持回路の出力端子が前記マルチプレクサ回路の入力端子のもう一方に接続され、前記マルチプレクサ回路の出力端子が次段のスキャンフリップフロップ回路のスキャンイン端子に接続されているものである。
【００２９】
これによれば、データ保持回路がスキャンフリップフロップ回路の外部に存在するので、スキャンフリップフロップ回路としては新たな構成のセルを設計する必要がなく、また、データ保持回路の配置はその自由度が増大する。
【００３０】
本発明による半導体集積回路のプロセスばらつき判別方法は、上記いずれかのスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、前記データ保持回路が保持するデータが反転した個数を集計することによりプロセスばらつきを判別することを特徴とする。
【００３１】
これによれば、プロセスばらつきの判別結果の精度が向上するように、ラッチノードに保持されているデータ値をより多く取得することが望ましい。この場合、判定基準電圧につき電源電圧が１条件での測定ですむため、測定時間を短縮することが可能である。
【００３２】
また、本発明による半導体集積回路のプロセスばらつき判別方法は、上記いずれかのスキャンチェーン回路を用いて半導体集積回路のプロセスばらつきを判別する方法であって、前記スキャンチェーン回路におけるデータ保持回路に供給される電圧を所定の判定基準電圧とした場合において、複数の異なる判定基準電圧を供給することを特徴とする。
【００３３】
これによれば、プロセスばらつきの判別結果の精度が向上するように、ラッチノードに保持されているデータ値をより多くの電源電圧条件で取得することが望ましい。ＭＯＳトランジスタの１つ１つのプロセスばらつきの程度を測定することが可能である。
【００３４】
本発明による半導体集積回路は、
上記いずれかのスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記プロセス特性判別回路の判別結果に基づいて前記回路ブロックを構成するデバイスの特性を調整するフィードバック回路とを備えたものである。
【００３５】
これによれば、プロセスばらつき情報に基づいて、回路ブロックを構成するデバイスの特性を改善することが可能となる。
【００３６】
また、本発明による半導体集積回路は、
上記いずれかのスキャンチェーン回路を具備し、前記各スキャンチェーン回路が互いに接続された複数の回路ブロックと、
前記複数の回路ブロックにおけるデータ保持回路が保持するデータ値に基づいてプロセス特性情報を判別するプロセス特性判別回路と、
前記各回路ブロックそれぞれに対応し、前記プロセス特性判別回路の判別結果に基づいて前記各回路ブロックを構成するデバイスの特性を調整する複数のフィードバック回路とを備えたものである。
【００３７】
これによれば、複数の回路ブロックおよび複数のフィードバック回路に対して単一のプロセス特性判別回路を共用しているので、プロセス特性判別回路の搭載数を減らすことが可能となり、半導体チップのサイズ削減に寄与する。
【００３８】
上記構成において、前記プロセス特性判別回路が、前記スキャンチェーン回路を含む半導体チップの外部に配置されているという態様がある。これによれば、プロセス特性判別回路を半導体チップの外部に具備することで、半導体チップのサイズ削減に寄与する。
【００３９】
また、本発明による半導体集積回路は、
上記いずれかのスキャンチェーン回路を含む回路ブロックと、
前記スキャンチェーン回路を含む半導体チップの外部に配置され、前記スキャンチェーン回路におけるデータ保持回路が保持するデータ値を保持する記憶装置とを備えたものである。
【００４０】
これによれば、データ保持回路に保持されているデータ値をプロセスモニタ結果として、半導体製造プロセスの改善に利用することができる。また、前記２値信号はチップ固有の情報であり、チップＩＤとしての利用も可能である。
【００４１】
上記において、同一の半導体チップ内に前記半導体集積回路を複数備えているという態様がある。これによれば、複数の回路ブロックに対し、プロセスばらつき結果をフィードバックすることが可能となる。
【００４２】
上記構成において、前記フィードバック回路は、前記回路ブロックの電源電圧を生成する電源電圧生成回路であるという態様がある。これによれば、例えば半導体集積回路を構成するデータ保持回路のＭＯＳトランジスタが設計値（Typical）と比べ電流が大きいと判別された場合、回路ブロックの電源電圧を下げることが可能となり、低電力化に寄与する。
【００４３】
また、上記において、前記フィードバック回路は、前記回路ブロックにおけるＭＯＳトランジスタの基板電圧を制御可能な基板電圧生成回路であるという態様がある。これによれば、例えば半導体集積回路を構成するデータ保持回路のＭＯＳトランジスタが設計値（Typical）と比べ電流が大きいと判別された場合、半導体集積回路を含む基板制御可能な回路ブロックの基板に負バイアスを印加することで、回路ブロックの電流能力の削減が可能となり、低電力化に寄与する。
【発明の効果】
【００４４】
本発明のデータ保持回路により、プロセスばらつきのモニタを容易かつ小面積で実現でき、このデータ保持回路をスキャンチェーン回路に適用することでプロセスばらつきの情報を効率良く収集することが可能となる。このプロセスばらつきの情報を製造工程や電源電圧、基板バイアスにフィードバックすることによって、半導体チップの歩留まりの改善を図ることができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４６】
（データ保持回路の構成）
図１（ａ）は本発明の実施の形態におけるデータ保持回路の基本的な構成例を示す回路図である。このデータ保持回路は、ラッチ回路の通常の動作を行うとともに、プロセスばらつきをモニタする機能を有している。ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とでラッチ回路におけるドライブインバータＤＩを構成している。ゲート部に丸印が付されるＭＯＳＦＥＴはＰチャネル型であり、ゲートに丸印が付されないＭＯＳＦＥＴはＮチャネル型である。ＦＩはラッチ回路におけるフィードバックインバータ、ＴＧはクロック信号によってＯＮ／ＯＦＦするトランスファーゲート、Ｉ１は電流源である。ドライブインバータＤＩの出力側とフィードバックインバータＦＩの入力側とのラッチノードに電流源Ｉ１が接続されている。すなわち、ドライブインバータＤＩとフィードバックインバータＦＩの巡回的接続からなるラッチ回路と、ラッチ回路の１つのラッチノードａ１に接続された電流源Ｉ１とを備えている。ラッチ回路のラッチ部（ドライブインバータＤＩとフィードバックインバータＦＩとトランスファーゲートＴＧ）以外の回路素子については、説明を省略する。以下では、トランスファーゲートＴＧはＯＮ状態で、ラッチ回路はデータを保持している状態であるとする。
【００４７】
次に、図１（ａ）の構成のデータ保持回路によるプロセスばらつきを測定する動作について説明する。
【００４８】
電流源Ｉ１の電流がラッチノードａ１に流れる構成であるので、ラッチノードａ１がＬｏｗでラッチノードａ２がＨｉｇｈになるようにデータを保持させる。このデータ保持状態における電流源Ｉ１とＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１の電流の電圧依存性を図１（ｂ）に示す。
【００４９】
Ｔｈ１は電流源Ｉ１についての電流値の設計値、Ion_n(Typical)はＮＭＯＳトランジスタＱＮ１についての設計値の電流値の特性曲線、Ion_n(Fast)は閾値電圧を標準より低くして高速動作を図った場合の電流値の特性曲線、Ion_n(Slow)は閾値電圧を標準より高くして低速動作になったときの電流値の特性曲線である。Ioff_pはＰＭＯＳトランジスタＱＰ１についてのＯＦＦ電流の特性曲線である。Ion_n(Typical)の特性曲線が電流源Ｉ１の設計値Ｔｈ１と交わるときの電源電圧を判定基準電圧Ｖ１とする。ここで、データ保持状態において、電源電圧を判定基準電圧Ｖ１まで降下させた場合を考える。
【００５０】
ＮＭＯＳトランジスタＱＮ１が電流値Ion_n(Fast)の特性曲線の状態に製造されているとする。このときは、電流値Ion_n(Fast)の特性曲線は電流源Ｉ１の電流値Ｔｈ１以上であるので、ラッチノードａ１の電位は上昇することなく、Ｌｏｗを保持する。
【００５１】
一方、ＮＭＯＳトランジスタＱＮ１が電流値Ion_n(Slow)の特性曲線の状態に製造されているとする。このときは、電流値Ion_n(Slow)の特性曲線は電流源Ｉ１の電流値Ｔｈ１より下回るため、ラッチノードａ１の電位が上昇してＬｏｗからＨｉｇｈに反転する。
【００５２】
ここでは、ドライブインバータＤＩを構成しているＮＭＯＳトランジスタＱＮ１が判別対象となっており、この判別対象のＮＭＯＳトランジスタＱＮ１に流れる電流の電流源Ｉ１に流れる電流値Ｔｈ１に対する大小関係を、ラッチノードａ１に保持されているデータ値の反転の有無に基づいて判別するものである。このように電流源とＭＯＳトランジスタの電流値をＤＣ的に比較し、プロセスばらつきによってデータ保持状態が変化することを利用して、ＭＯＳトランジスタのプロセスばらつきを測定することが特徴である。
【００５３】
図１に示す回路構成では、ＮＭＯＳトランジスタＱＮ１のプロセスばらつきをモニタできることになる。フィードバックインバータＦＩもプロセスばらつきは起きるが、ＮＭＯＳトランジスタＱＮ１のプロセスばらつきによるラッチノードａ１の電位の変動は十分大きいため、フィードバックインバータＦＩのＭＯＳトランジスタのＯＮ電流、ＯＦＦ電流の比が特殊でない限り、それは影響を与えない。もし、より高い測定精度を得ようとすれば、このフィードバックインバータＦＩのＭＯＳトランジスタのゲート長やゲート幅を大きくすればよい。また、ドライブインバータＤＩにおけるＰＭＯＳトランジスタＱＰ１のＯＦＦ電流Ioff_pが電流源Ｉ１の電流値Ｔｈ１より十分小さくなるように電流源Ｉ１を設計することで、このＰＭＯＳトランジスタＱＰ１のプロセスばらつきの影響を無視できる。
【００５４】
このように図１に示す回路構成のデータ保持回路を使うことで、プロセスばらつきの測定を容易かつ小面積で実現することができる。
【００５５】
なお、図１に示す回路構成では、ラッチノードａ１に電流源Ｉ１を接続しているが、ラッチノードａ２に電流源Ｉ１を接続しても同様の測定が可能である。このことは、以下で説明する図２〜図８に示す回路構成においても同様である。
【００５６】
（データ保持回路の変形例１）
図２（ａ）に示す回路構成は、図１の場合の電流源Ｉ１に代えて、ＰＭＯＳトランジスタで構成された電流源Ｉ２を用いるものである。電流源Ｉ２は、ＰＭＯＳトランジスタのドレイン端子がラッチノードａ１に接続され、ソース端子とゲート端子が高電位側電源に接続された構成である。このため、電流源Ｉ２のＰＭＯＳトランジスタはＯＦＦの状態になり、ドライブインバータＤＩのＮＭＯＳトランジスタＱＮ１のＯＮ電流と比べて電源電圧依存性は小さくなる特性になる。この場合の判別対象はＮＭＯＳトランジスタＱＮ１である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５７】
図２（ｂ）において、Ioff_p′はＰＭＯＳトランジスタで構成された電流源Ｉ２のＯＦＦ電流である。この電流特性を用いることでプロセスばらつきのモニタが可能になり、ＮＭＯＳトランジスタＱＮ１のプロセスばらつきをモニタできることになる。なお、判定基準電圧Ｖ１が高いほど、この電圧でのプロセスばらつきによる電流差は大きくなり、プロセスばらつきのモニタ精度が向上する。また、判定基準電圧Ｖ１と電流源Ｉ２の電流値Ioff_p′のばらつきを少なくする意味で、電流源Ｉ２のＭＯＳトランジスタの幅は大きいことが望ましい。
【００５８】
（データ保持回路の変形例２）
図３（ａ）に示す回路構成は、図２の場合のＰＭＯＳトランジスタで構成された電流源Ｉ２に代えて、ＮＭＯＳトランジスタで構成された電流源Ｉ３を用いるものである。電流源Ｉ３は、ＮＭＯＳトランジスタのドレイン端子がラッチノードａ１に接続され、ソース端子とゲート端子は低電位側電源に接続されている。この場合の判別対象はＰＭＯＳトランジスタＱＰ１である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５９】
この構成によれば、ＰＭＯＳトランジスタＱＰ１のプロセスばらつきをモニタできることになる。また、電流源としてＮＭＯＳトランジスタを用いているので、レイアウトサイズの縮小化が図られる。
【００６０】
（データ保持回路の変形例３）
図４（ａ）に示す回路構成は、ラッチノードａ１に接続される電流源Ｉ４がＰＭＯＳトランジスタで構成され、そのＰＭＯＳトランジスタのドレイン端子とソース端子が高電位側電源に接続され、ゲート端子がラッチノードａ１に接続されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６１】
電流源Ｉ４はゲートリーク電流を利用するものであり、これは温度依存性のない電流源になる。この回路構成では、ＮＭＯＳトランジスタＱＮ１の温度ばらつきとプロセスばらつきをモニタすることが可能となる。
【００６２】
（データ保持回路の変形例４）
図５（ａ）に示す回路構成は、ラッチノードａ１に接続される電流源Ｉ５がＮＭＯＳトランジスタで構成され、そのＮＭＯＳトランジスタのドレイン端子とソース端子が低電位側電源に接続され、ゲート端子がラッチノードａ１に接続されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６３】
この回路構成では、ＰＭＯＳトランジスタＱＰ１の温度ばらつきとプロセスばらつきをモニタすることが可能となる。また、電流源としてＮＭＯＳトランジスタを用いているので、レイアウトサイズの縮小化が図られる。
【００６４】
（データ保持回路の変形例５）
図６（ａ）に示す回路構成は、ラッチノードａ１に接続される電流源Ｒ１が抵抗素子で実現されている。その抵抗素子の一端が高電位側電源に接続され、もう一端がラッチノードａ１に接続されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６５】
抵抗素子からなる電流源Ｒ１に流れる電流とＮＭＯＳトランジスタＱＮ１のＯＮ電流を比較することで、ＮＭＯＳトランジスタＱＮ１のプロセスばらつきのモニタが可能となる。このとき抵抗値の設定は、モニタを実施するＮＭＯＳトランジスタＱＮ１の電流値Ion_n(Typical)にすればよい。
【００６６】
（データ保持回路の変形例６）
図７（ａ）に示す回路構成は、電流源Ｒ２が低電位側電源に接続された抵抗素子で構成されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６７】
抵抗素子からなる電流源Ｒ２に流れる電流とＰＭＯＳトランジスタＱＰ１に流れるＯＮ電流を比較することで、ＰＭＯＳトランジスタＱＰ１のプロセスばらつきのモニタが可能となる。このとき抵抗値の設定は、モニタを実施するＰＭＯＳトランジスタＱＰ１の電流値Ion_n(Typical)にすればよい。
【００６８】
図６、図７の構成によれば、抵抗素子で電流源を構成しているので、電流源のレイアウトが容易なものになる。図６の構成と図７の構成との比較において、設計が容易である方を選択すればよい。
【００６９】
（データ保持回路の変形例７）
図８（ａ）に示す回路構成は、電流源Ｉ１とラッチノードａ１の間にＭＯＳトランジスタスイッチＱＳが挿入されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００７０】
ＭＯＳトランジスタスイッチＱＳのゲート端子Ｇを制御することで、電流源Ｉ１をラッチノードａ１に接続する状態と切断する状態とに切り替えることができ、通常のラッチ回路の動作のモードとプロセスばらつきをモニタするモードの切り替えが可能となる。ＭＯＳトランジスタスイッチＱＳをＯＦＦすれば電流源Ｉ１の電流は遮断され、ラッチ回路の動作速度に影響を与えないですむ。このＭＯＳトランジスタスイッチＱＳはトランスファーゲートＴＧ、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタで構成でき、スイッチのリーク電流やレイアウトサイズを考慮して設計すればよい。
【００７１】
（データ保持回路の変形例８）
図９（ａ）に示す回路構成は、ラッチ回路を構成するドライブインバータＤＩのＰＭＯＳトランジスタの縦積み段数を増やし、ＰＭＯＳトランジスタ群ＱＱＰとしている。ＰＭＯＳトランジスタ群ＱＱＰのＯＮ電流Ion_pの特性曲線を低い側にシフトさせてＮＭＯＳトランジスタのＯＦＦ電流Ioff_nの特性曲線に対して交わる点を持たせている。特別な電流源は接続されていない。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００７２】
通常のラッチ回路の構成では、信号がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに変化するときの傾きが同じになるように、インバータを構成するＭＯＳトランジスタのＯＮ電流Ion_pとＯＦＦ電流Ioff_nのバランスを考慮して設計されており、図示のようにＯＮ電流Ion_pの特性曲線とＯＦＦ電流Ioff_nの特性曲線が交わる点を持たない。もし交わる点を持つとしても、その交わるときの電圧は非常に低く、前述した電流の大小関係からプロセスばらつきをモニタすることは困難である。
【００７３】
図９に示す回路構成でのプロセスばらつきのモニタ方法を説明する。縦積み構成のＰＭＯＳトランジスタ群ＱＱＰのＯＮ電流Ion_pの特性とＮＭＯＳトランジスタＱＮ１のＯＦＦ電流Ioff_nの特性を図９（ｂ）に示す。このＯＮ電流Ion_pとＯＦＦ電流Ioff_nの設計時（Typical）の交わる点での電圧をＶ０とする。例えば、ＰＭＯＳトランジスタが“Ｆａｓｔ”、ＮＭＯＳトランジスタが“Ｓｌｏｗ”に製造されたとき、ラッチノードａ１はＬｏｗからＨｉｇｈに反転する。このようにラッチ回路が保持するデータから“Ｆａｓｔ”／“Ｓｌｏｗ”、“Ｓｌｏｗ”／“Ｆａｓｔ”（ＮＭＯＳトランジスタ／ＰＭＯＳトランジスタ）のプロセスばらつきをモニタすることができる。このプロセスばらつき情報はメモリセルのノイズマージンを解析するための情報として利用することができる。
【００７４】
なお、図９に示す回路構成ではドライブインバータＤＩによる構成であるが、フィードバックインバータＦＩでも同様の構成が可能であり、ＰＭＯＳトランジスタの縦積み構成はＮＭＯＳトランジスタでの構成も可能である。
【００７５】
（データ保持回路の変形例９）
図１０（ａ）に示す回路構成は、ドライブインバータＤＩを構成するＰＭＯＳトランジスタＱＰ１のゲート長ＬｐとＮＭＯＳトランジスタＱＮ１のゲート長Ｌｎを異なる長さにした構成である。例えば、ＰＭＯＳトランジスタのゲート長Ｌｐの方を大きくすることで、図１０（ｂ）で示すようにＰＭＯＳトランジスタＱＰ１のＯＮ電流Ion_n(Typical)の特性曲線とＮＭＯＳトランジスタＱＮ１のＯＦＦ電流Ioff_nの特性曲線が交わる点を持つことになる。特別な電流源は接続されていない。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００７６】
前述した測定方法と同様に、この交わった判定基準電圧Ｖ１で測定し、ラッチ回路が保持する２値信号によりプロセスばらつきを測定できる。この回路構成では、ＰＭＯＳトランジスタＱＰ１のゲート長を大きくすることにより、ＰＭＯＳトランジスタのＯＮ電流のばらつきを減らすことが可能となり、ＮＭＯＳトランジスタＱＮ１のプロセスばらつきをモニタできることになる。なお、図１０に示す回路構成ではドライブインバータＤＩによる構成であるが、フィードバックインバータＦＩでも同様の構成が可能である。
【００７７】
（プロセスモニタ回路の全体構成１）
チップ内において、複数のスキャンフリップフロップ回路がチェーンに接続され、スキャンチェーンを構成している。図１１はスキャンチェーンにおける１つのスキャンフリップフロップ回路１を示す。スキャンフリップフロップ回路１は、マスターラッチ回路２とスレーブラッチ回路３からなり、マスターラッチ回路２またはスレーブラッチ回路３またはその両方が図１〜図１０で説明したデータ保持回路のいずれかで構成されている。
【００７８】
この構成によれば、スキャンチェーンを利用してチップ内のプロセスばらつき情報を効率良く収集することができる。データ保持回路のプロセスばらつきの情報は、チップ内のフィードバック回路に出力してもよいし、チップ外に出力してもよい。
【００７９】
なお、スキャンチェーンのスキャンシフト動作時は電圧を上げればよいが、この電圧を上げることによるデータの反転は発生せず、問題はない。
【００８０】
（プロセスモニタ回路の全体構成２）
図１２に示すスキャンフリップフロップ回路１ａは、マスターラッチ回路２、スレーブラッチ回路３、データ保持回路４およびマルチプレクサ回路５で構成され、マルチプレクサ回路５がマスターラッチ回路２の出力とデータ保持回路４の出力を制御信号６によって選択し、スレーブラッチ回路３に出力するように構成されている。データ保持回路４は、図１〜図１０で説明したいずれかのものが用いられる。
【００８１】
マルチプレクサ回路５がマスターラッチ回路２を選択したときは、スキャンフリップフロップ回路１ａの通常のスキャンシフト動作が行われる。また、マルチプレクサ回路５がデータ保持回路４を選択したときは、データ保持回路４が保持するプロセスばらつき情報を得ることができる。
【００８２】
（プロセスモニタ回路の全体構成３）
図１３に示すスキャンフリップフロップ回路１ｂは、マスターラッチ回路２、スレーブラッチ回路３、データ保持回路４およびマルチプレクサ回路５で構成され、マスターラッチ回路２とスレーブラッチ回路３とはシリーズに接続され、マルチプレクサ回路５がスレーブラッチ回路３の出力とデータ保持回路４の出力を制御信号６によって選択し、外部に出力するように構成されている。データ保持回路４は、図１〜図１０で説明したいずれかのものが用いられる。
【００８３】
上記の図１２の構成または図１３の構成によれば、データ保持回路４がスキャンフリップフロップ回路１ａのセル内に構成されているので、既存のスキャンチェーン回路のレイアウト設計手法を踏襲することが可能となる。また、スキャンシフト動作のとき、データ保持回路４が切り離されているので、スキャンシフトの動作速度への影響を抑えることができる。
【００８４】
図１２の構成と図１３の構成とでは、レイアウトサイズや動作速度への影響を考慮していずれか一方を選択すればよい。
【００８５】
（プロセスモニタ回路の全体構成４）
図１４に示す回路構成は、マルチプレクサ回路５はスキャンフリップフロップ回路１ｃの出力とデータ保持回路４の出力を制御信号６によって選択し、次段のスキャンフリップフロップ回路１ｄに出力するように構成されている。
【００８６】
この構成によれば、スキャンフリップフロップ回路として新たなセルを設計する必要がなく、プロセスばらつきをモニタするデータ保持回路４を自由に配置することが可能となる。
【００８７】
なお、図１１〜図１４の構成は、図示されない同様な多数のスキャンフリップフロップ回路に適用できる。
【００８８】
（プロセスばらつきの判別方法１）
図１５は、プロセスばらつきの判別方法を示す。これは、図１〜図１０のデータ保持回路４に適用可能である。
【００８９】
設計値（Typical）の電流の特性曲線と基準となる電流Ｔｈの特性曲線が交わる点での判定基準電圧Ｖ１において、ラッチノードに流れる電流の大小関係に応じた、データ保持回路４が保持している２値信号の反転の有無を集計してプロセスばらつきを判別する。
【００９０】
例えば判定基準電圧Ｖ１で１００００個のデータ保持回路４を測定する。図１５（ｂ）のテーブルに示す反転数から、このデータ保持回路４が配置される場所の全体的なプロセスばらつきを判別できる。この条件下で９０００個のデータ保持回路４のデータが反転した場合、プロセスが“Ｓｌｏｗ”に製造されていると判別できる。また、データが反転した場所も判別可能であることから、チップ内ばらつきも確認することができる。
【００９１】
この測定手法では電源電圧１条件で測定するため、測定時間はスキャンシフト動作と電源を測定する１条件の電圧に制御する時間のみであることから、測定コストはほとんどかからない。
【００９２】
（プロセスばらつきの判別方法２）
図１６は、１条件に代えて、複数の電圧条件で測定するものである。複数の電圧条件で測定することにより、より詳細のプロセスばらつきの程度を判別することが可能となる。
【００９３】
例えば、Ｖ１〜Ｖ５の電圧条件で測定した場合、各電圧のデータ状態からプロセスの仕上がりを判別できる。図１６（ｂ）の場合は、判定基準電圧Ｖ１で反転（upset）していることから、データ保持回路の１つが“Ｆａｓｔ２”に製造されていると判別できる。この複数の電圧条件で測定する手法で、データ保持回路の１つ１つのプロセスばらつき判別が可能となり、電源電圧条件を増やせば増やすほど、より精度良くプロセスばらつきを判別できる。
【００９４】
（半導体集積回路の全体構成１）
図１７に示す半導体チップにおいて、１１は半導体チップ、１２はデータ保持回路が含まれる回路ブロック、１３は図１１〜図１４のいずれかのスキャンチェーン回路、１４はプロセスばらつきをモニタした結果からプロセスばらつきを判別し、フィードバック回路１５に指示を与えるプロセス特性判別回路、１５はプロセス特性判別回路１４の指示の内容をうけて回路ブロック１２のデバイス特性の改善を図る機能を持つフィードバック回路である。
【００９５】
このようなブロック構成をとることで、フィードバック回路１５が持つデバイス特性を改善させる機能により、プロセスばらつきの影響で生じる歩留まりの低下を軽減できる。フィードバック回路１５の詳細は図２２、図２３で説明する。
【００９６】
（半導体集積回路の全体構成２）
図１８に示す半導体チップは、図１１〜図１４で示すいずれか複数のスキャンチェーン回路１３ａ，１３ｂが配線１６で相互接続されている。この構成により、プロセスモニタ回路からプロセス特性判別回路１４への配線リソースを減らし、また、プロセス特性判別回路の削減も可能となる。
【００９７】
（半導体集積回路の全体構成３）
図１９に示す回路構成は、プロセス特性判別回路１４を半導体チップ１１ｂの外に配置したものである。プロセス特性判別回路１４は、半導体チップ１１ｂの動作テスト時に動作し、その測定結果を受けて、フィードバック回路１５へ指示を与える。指示結果はフィードバック回路１５のレジスタに記録する。また、このプロセス特性判別回路１４はプロセスばらつきをモニタするデータ保持回路を搭載する半導体チップとは別の半導体チップで製造され、製品上で接続されることもできる。
【００９８】
なお、フィードバック回路１５の動作条件はテスト時に決定されるものではなく、ある時間ごとにプロセスばらつきをモニタし、その結果を受けてフィードバック回路１５の動作条件を決定することもできる。
【００９９】
（半導体集積回路の全体構成４）
図２０に示す回路構成は、図１１〜図１４のいずれかのスキャンチェーン回路１３を実装している複数の半導体チップの外側に記憶装置１７が配置されている。各半導体チップ１１がそれぞれ出力する２値データを記憶装置１７に保持させる。この構成により、記憶装置１７に蓄えられたデータをＰＣＭ（Process Control Monitor）同様の使い方で、デバイス製造工程の管理に役立てることが可能となる。
【０１００】
また、従来の特性評価素子はスクライブレーン上に形成されるため、ダイシング工程以降は測定ができなくなるが、図２０に示す回路構成では、組み立て後の個々の半導体チップにおいても測定可能である。例えば、組み立て後の応力などのストレスによるデバイス特性の変化の解析にも利用することが可能となる。さらに、プロセスばらつきの情報は個々の半導体チップが持つ固有の情報となり、この情報を工程管理に利用すれば、半導体チップの取り違えなどのミスを防ぐことができる。
【０１０１】
（半導体集積回路の全体構成５）
図２１に示す回路構成は、図１７に示すブロック１２の複数を１つの半導体チップ１１内に実装したものである。例えばチャネル注入濃度や酸化膜などのプロセス条件が異なると、回路ブロック間のプロセスばらつき傾向が互いに相関がなく、独立している場合がある。このような場合においても、各々の回路ブロックに備わるフィードバック回路１５が、その各々の回路ブロックに適した動作をするので、デバイス特性の改善を図ることができる。
【０１０２】
このような構成は、図１７の回路構成に限られたものではなく、図１８、図１９に示す回路構成の場合にも適用できる。
【０１０３】
（半導体集積回路の全体構成６）
図２２に示す回路構成は、プロセス特性判別回路１４の指示を受けてフィードバック回路１５が回路ブロック１２の電圧を調整し、トランジスタの特性を改善させるものである。例えば、回路ブロック１２を構成するＭＯＳトランジスタの電流能力が小さく製造された場合、そのプロセス情報を受けてフィードバック回路１５が電源電圧をＶＤＤ１に上げることで、ＭＯＳトランジスタの電流能力を設計値（Typical）にすることが可能となる。
【０１０４】
（半導体集積回路の全体構成７）
図２３に示す回路構成は、基板バイアスを制御することでＭＯＳトランジスタの特性を改善させるものである。例えば、回路ブロックを構成するＭＯＳトランジスタが“Ｓｌｏｗ”で製造された場合、そのプロセス情報を受けてフィードバック回路１５が基板バイアスをフォワードボディバイアスにすることで、ＭＯＳトランジスタの電流能力を設計値（Typical）にすることが可能となる。
【０１０５】
本発明のプロセスばらつきをモニタするデータ保持回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを独立してモニタすることできることから、基板バイアスの制御についても、ＮＭＯＳトランジスタの基板バイアスＶＢＮ１と、ＰＭＯＳトランジスタの基板バイアスＶＢＰ１を互いに独立して制御することができる。
【産業上の利用可能性】
【０１０６】
本発明のデータ保持回路は、プロセスばらつきのモニタを容易かつ小面積で実現でき、スキャンチェーン回路に適用することでプロセスばらつきの情報を効率良く収集することが可能であるので、半導体チップの歩留まりの改善、ひいては製造コストの削減等に有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態におけるデータ保持回路の基本的な構成例を示す回路図（ａ）と、ドライブインバータの電流の電源電圧依存の特性図（ｂ）
【図２】変形例１のデータ保持回路の構成を示す回路図（ａ）と、ドライブインバータの電流の電源電圧依存の特性図（ｂ）
【図３】変形例２のデータ保持回路の構成を示す回路図
【図４】変形例３のデータ保持回路の構成を示す回路図
【図５】変形例４のデータ保持回路の構成を示す回路図
【図６】変形例５のデータ保持回路の構成を示す回路図
【図７】変形例６のデータ保持回路の構成を示す回路図
【図８】変形例７のデータ保持回路の構成を示す回路図
【図９】変形例８のデータ保持回路の構成を示す回路図（ａ）と、ドライブインバータの電流の電源電圧依存の特性図（ｂ）
【図１０】変形例９のデータ保持回路の構成を示す回路図（ａ）と、ドライブインバータの電流の電源電圧依存の特性図（ｂ）
【図１１】本発明の実施の形態におけるスキャンフリップフロップ回路の構成図（その１）
【図１２】本発明の実施の形態におけるスキャンフリップフロップ回路の構成図（その２）
【図１３】本発明の実施の形態におけるスキャンフリップフロップ回路の構成図（その３）
【図１４】本発明の実施の形態におけるスキャンフリップフロップ回路の構成図（その４）
【図１５】本発明の実施の形態におけるプロセスばらつき判別方法でのドライブインバータの電流の電源電圧依存の特性図（ａ）と、データ値反転の分布を示すテーブル（ｂ）（その１）
【図１６】本発明の実施の形態におけるプロセスばらつき判別方法でのドライブインバータの電流の電源電圧依存の特性図（ａ）と、データ値反転の分布を示すテーブル（ｂ）（その２）
【図１７】本発明の実施の形態における半導体チップの構成図（その１）
【図１８】本発明の実施の形態における半導体チップの構成図（その２）
【図１９】本発明の実施の形態における半導体チップの構成図（その３）
【図２０】本発明の実施の形態における半導体チップの構成図（その４）
【図２１】本発明の実施の形態における半導体チップの構成図（その５）
【図２２】本発明の実施の形態におけるフィードバック系の構成図（その１）
【図２３】本発明の実施の形態におけるフィードバック系の構成図（その２）
【符号の説明】
【０１０８】
１，１ａ〜１ｄ  スキャンフリップフロップ回路
２  マスターラッチ回路
３  スレーブラッチ回路
４  データ保持回路
５  マルチプレクサ回路
１１，１１ａ，１１ｂ  半導体チップ
１２  回路ブロック
１３，１３ａ，１３ｂ  スキャンチェーン回路
１４  プロセス特性判別回路
１５，１５ａ，１５ｂ  フィードバック回路
１７  記憶装置
ａ１，ａ２  ラッチノード
ＤＩ  ドライブインバータ
ＦＩ  フィードバックインバータ
Ｉ１〜Ｉ５  電流源
Ｌｎ  ＮＭＯＳトランジスタのゲート長
Ｌｐ  ＰＭＯＳトランジスタのゲート長
ＱＰ１  ドライブインバータのＰＭＯＳトランジスタ
ＱＮ１  ドライブインバータのＮＭＯＳトランジスタ
ＱＳ  ＭＯＳトランジスタスイッチ
ＱＱＰ  縦積み構成のＰＭＯＳトランジスタ
Ｒ１，Ｒ２  抵抗素子からなる電流源
ＴＧ  トランスファーゲート
ＶＤＤ１  フィードバック回路が出力する回路ブロックの電源電圧
ＶＢＰ１  フィードバック回路が出力するＰＭＯＳトランジスタの基板バイアス
ＶＢＮ１  フィードバック回路が出力するＮＭＯＳトランジスタの基板バイアス
Ion_n  ＮＭＯＳトランジスタのＯＮ電流
Ion_p  ＰＭＯＳトランジスタのＯＮ電流
Ioff_n  ＮＭＯＳトランジスタのＯＦＦ電流
Ioff_p  ＰＭＯＳトランジスタのＯＦＦ電流
Fast  プロセスの仕上がり（ドレインーソース間電流が設計値より大）
Slow  プロセスの仕上がり（ドレインーソース間電流が設計値より小）
Typical  プロセスの仕上がり（ドレインーソース間電流が設計値）
【図１】
0004782573.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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