(57)【特許請求の範囲】
【請求項１】
制御ゲート、ドレインおよびソースを有し、電気的に書き換え可能な不揮発性のメモリセルと、
前記メモリセルの前記ドレインにドレイン電圧を伝達するために、ソースが前記ドレインに接続された伝達トランジスタと、
前記メモリセルの閾値電圧を高くするプログラム動作と、前記メモリセルの閾値電圧を確認するために前記プログラム動作の前後に実行されるベリファイ動作とを制御する動作制御回路と、
前記伝達トランジスタのゲートを、前記ベリファイ動作中に、第１電圧が供給される第１電圧線に接続し、前記プログラム動作中に、第２電圧が供給される第２電圧線に接続するドレイン切替回路と、
前記メモリセルの前記制御ゲートを、前記ベリファイ動作中に、第３電圧が供給される第３電圧線に接続し、前記プログラム動作中に、第４電圧が供給される第４電圧線に接続するゲート切替回路と、
前記プログラム動作前の前記ベリファイ動作中に動作を開始し、前記第４電圧線に前記第４電圧を生成する昇圧回路とを備えていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関し、特に、データの書き込み時の高電圧の生成方式に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体メモリは、書き込みデータの論理値をメモリセルの閾値電圧として記憶する。例えば、２値メモリセルは、閾値電圧が低いときに″論理１″を記憶し、閾値電圧が高いときに″論理０″を記憶している。一般に、閾値電圧を低くする動作は、″消去″と称され、閾値電圧を高くする動作は″書き込み″または″プログラム″と称される。
【０００３】
ＮＯＲ型のフラッシュメモリでは、メモリセルの制御ゲートは、アドレスに応じて選択されるワード線に接続されている。メモリセルのドレインは、アドレスに応じて選択されるビット線に接続されている。メモリセルのソースは、共通のソース線に接続されている。
【０００４】
データの書き込み動作は、メモリセルの閾値電圧を確認するためのベリファイ動作と、メモリセルの閾値電圧を高くするプログラム動作を必要とする。ベリファイ動作では、例えば、メモリセルのゲートに高電圧（例えば、５Ｖ）が供給され、ビット線に接続された伝達トランジスタのゲートに電源電圧（例えば、１．８Ｖ）が供給される。メモリセルのドレインには、伝達トランジスタを介して電源電圧より伝達トランジスタの閾値電圧だけ低い電圧が供給される。そして、メモリセルに流れる電流により、メモリセルの閾値電圧が確認される。すなわち、プログラムが必要なメモリセルが識別される。
【０００５】
プログラム動作では、メモリセルのゲートに高電圧（例えば、９Ｖ）が供給され、メモリセルのドレインに伝達トランジスタを介して高電圧（例えば、５．５Ｖ）が供給される。ドレイン電圧を確実に伝えるため、伝達トランジスタのゲートに高電圧（例えば、９Ｖ）が供給される。そして、メモリセルの電荷蓄積層に電荷がトラップされ、閾値電圧は高くなる。この後、各メモリセルの閾値電圧が所望の値に達するまで、ベリファイ動作およびプログラム動作が繰り返し実行される。
【０００６】
上述したフラッシュメモリは、複数種の高電圧を生成するために複数の昇圧回路を有している。昇圧回路は、書き込みコマンドに応答して動作を開始し、書き込み動作の完了に応答して動作を停止する（例えば、特開２００２−２３０９８５号公報）。
【０００７】
上述したように、書き込み動作は、ベリファイ動作とプログラム動作を繰り返して実行される。この際、メモリセルのゲート電圧および伝達トランジスタのゲート電圧は、ベリファイ動作とプログラム動作とで大きく変えなくてはならない。特に、伝達トランジスタのゲート電圧は、ベリファイ動作からプログラム動作に移行するときに、１．８Ｖから９Ｖまで上昇させる必要がある。昇圧回路が９Ｖを生成するまでの昇圧時間は長く、書き込みサイクル時間は長くなる。
【０００８】
近時、１つのメモリセルに複数ビットのデータを記憶する不揮発性多値半導体メモリが開発されている。この種の多値メモリセルでは、閾値電圧を正確に設定するために、プログラム動作を複数回に分けて実行している（ステッププログラム方式）。ステッププログラム方式では、閾値電圧の分布幅が小さくなるため、読み出しマージンは向上する。すなわち、メモリセルに多値データを確実に記憶できる。一方、ステッププログラム方式では、ベリファイ動作およびプログラム動作を複数回繰り返すことで１回の書き込み動作が実行される。ベリファイ動作からプログラム動作への移行が、１回の書き込み動作中に複数回あるため、上述した昇圧時間の影響は大きい。
【０００９】
以下、本発明に関連する先行技術文献を列記する。
【特許文献１】特開２００２−２３０９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、不揮発性半導体メモリの書き込み動作時間を短縮することにある。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体メモリの一形態では、電気的に書き換え可能な不揮発性のメモリセルにドレイン電圧を伝達する伝達トランジスタが接続されている。動作制御回路は、メモリセルの閾値電圧を高くするプログラム動作と、メモリセルの閾値電圧を確認するためにプログラム動作の前後に実行されるベリファイ動作とを制御する。ドレイン切替回路は、ベリファイ動作中に、伝達トランジスタのゲートを第１電圧が供給される第１電圧線に接続する。ドレイン切替回路は、プログラム動作中に、伝達トランジスタのゲートを第２電圧が供給される第２電圧線に接続する。ドレイン切替回路の切替動作（選択動作）だけで、伝達トランジスタに第２電圧が供給できるため、プログラム動作をベリファイ動作後から短時間で開始できる。この結果、メモリセルへのデータの書き込み時間を短縮できる。
【００１２】
本発明の不揮発性半導体メモリの別の一形態では、第１昇圧回路は、プログラム動作前のベリファイ動作中に動作を開始し、第２電圧線に第２電圧を生成する。プログラム動作前に予め第２電圧線を第２電圧に設定できるため、プログラム動作の開始とともに伝達トランジスタのゲートに第２電圧を供給できる。この結果、プログラム動作時間を短縮できる。
【００１３】
本発明の不揮発性半導体メモリの別の一形態では、動作制御回路は、メモリセルの閾値電圧が所望の値に達するまで、ベリファイ動作およびプログラム動作を繰り返し実行する。第１昇圧回路は、ベリファイ動作およびプログラム動作の実行中に第２電圧線に第２電圧を生成し続ける。このため、第１昇圧回路の動作、停止の頻度を下げることができ、動作制御回路の制御が容易になる。
【００１４】
本発明の不揮発性半導体メモリの別の一形態では、ゲート切替回路は、ベリファイ動作中に、メモリセルの制御ゲートを第３電圧が供給される第３電圧線に接続する。ゲート切替回路は、プログラム動作中に、第４電圧が供給される第４電圧線に接続する。ゲート切替回路の切替動作（選択動作）だけで、メモリセルの制御ゲートに第４電圧が供給できるため、プログラム動作をベリファイ動作後から短時間で開始できる。この結果、メモリセルへのデータの書き込み時間を短縮できる。
【００１５】
本発明の不揮発性半導体メモリの別の一形態では、第２昇圧回路は、プログラム動作前のベリファイ動作中に動作を開始し、第４電圧線に第４電圧を生成する。プログラム動作前に予め第４電圧線を第４電圧に設定できるため、プログラム動作の開始とともにメモリセルの制御ゲートに第４電圧を供給できる。この結果、プログラム動作時間を短縮できる。
【００１６】
本発明の不揮発性半導体メモリの別の一形態では、動作制御回路は、メモリセルの閾値電圧が所望の値に達するまで、ベリファイ動作およびプログラム動作を繰り返し実行する。第２昇圧回路は、プログラム動作の完了毎に第４電圧線を初期電圧にリセットする。換言すれば、第２昇圧回路は、ベリファイ動作毎に、初期電圧に基づいて第４電圧を生成する。このため、各プログラム毎に第４電圧を正確に設定でき、メモリセルの閾値電圧を所望の値に正確に設定できる。
【００１７】
本発明の不揮発性半導体メモリの別の一形態では、動作制御回路は、第２昇圧回路が生成する第４電圧を、繰り返し実行されるプログラム動作毎に順次高く設定する。すなわち、不揮発性半導体メモリは、いわゆるステッププログラム機能を有している。各ステップに必要なプログラム電圧（第４電圧）を正確に生成できるため、複数のメモリセルの閾値電圧を所望の領域内に分布させることができる。この結果、読み出しマージンを減少することなく、書き込み動作時間を短縮できる。
【００１８】
本発明の不揮発性半導体メモリの別の一形態では、第３昇圧回路は、ベリファイ動作中に第５電圧を生成し、プログラム動作中に第６電圧を生成する。第３昇圧回路の出力ノードは、伝達トランジスタのドレインに接続されている。ゲート切替回路は、ベリファイ動作中に、第５電圧を第３電圧として選択する。すなわち、ベリファイ動作中に第３昇圧回路が生成する第５電圧を、伝達トランジスタのドレイン電圧およびメモリセルの制御ゲート電圧に共用できる。一般に、ベリファイ動作中にメモリセルの制御ゲートに供給する電圧（第５電圧）は、プログラム動作中に伝達トランジスタのドレインに供給する電圧（第６電圧）に近い。このため、第３昇圧回路は、ベリファイ動作からプログラム動作への移行時に、生成電圧を短時間で第５電圧から第６電圧に変更できる。この結果、プログラム動作をベリファイ動作後から短時間で開始でき、メモリセルへのデータの書き込み時間を短縮できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号（電圧）が伝達される信号線には、信号名と同じ符号を使用する。
【００２０】
図１は、本発明の不揮発性半導体メモリの一実施形態を示している。この不揮発性半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＮＯＲ型のフラッシュメモリチップとして形成されている。
【００２１】
フラッシュメモリは、動作制御回路ＯＰＣ、昇圧回路ＶＰＰＰ、ＶＰＤＰ、ＶＰＰＩＰ、マルチプレクサＸＭＵＸ、ＹＭＵＸ、ロウデコーダＸＤＥＣ、コラムデコーダＹＤＥＣおよびメモリセルアレイＡＲＹを有している。
【００２２】
動作制御回路ＯＰＣは、外部から供給されるコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ等）に応じて主要な回路にタイミング信号および制御信号を出力する。
【００２３】
昇圧回路ＶＰＰＰ（第２昇圧回路）は、動作制御回路ＯＰＣからのタイミング信号に同期して動作し、高電圧ＶＰＰ（第４電圧）を高電圧線ＶＰＰ（第４電圧線）に生成する。昇圧回路ＶＰＤＰ（第３昇圧回路）は、動作制御回路ＯＰＣからのタイミング信号に同期して動作し、制御信号ＶＳＥＬ、ＰＳＥＬに応じた高電圧ＶＰＤ（第５電圧または第６電圧）を高電圧線ＶＰＤ（第３電圧線）に生成する。昇圧回路ＶＰＰＩＰ（第１昇圧回路）は、動作制御回路ＯＰＣからのタイミング信号に同期して動作し、高電圧ＶＰＰＩ（第２電圧）を高電圧線ＶＰＰＩ（第２電圧線）に生成する。
【００２４】
マルチプレクサＸＭＵＸ（ゲート切替回路）は、動作制御回路ＯＰＣからの制御信号ＳＥＬ３に応じて、高電圧ＶＰＰまたは高電圧ＶＰＤの一方をゲート電圧ＶＧとしてロウデコーダＸＤＥＣに出力する。マルチプレクサＹＭＵＸ（ドレイン切替回路）は、動作制御回路ＯＰＣからの制御信号ＳＥＬ４に応じて、電源線ＶＣＣ（第１電圧線）に供給される電源電圧ＶＣＣ（第１電圧）または高電圧ＶＰＰＩの一方をコラムデコーダＹＤＥＣ内の伝達トランジスタＴＴのゲートに出力する。
【００２５】
ロウデコーダＸＤＥＣは、フラッシュメモリの外部から供給されるアドレス信号ＸＡＤＤのデコード信号により選択されるワード線ＷＬにゲート電圧ＶＧを供給する回路を有している。コラムデコーダＹＤＥＣは、フラッシュメモリの外部から供給されるアドレス信号ＹＡＤＤのデコード信号により選択されるビット線ＢＬにドレイン電圧ＶＤを供給するための伝達トランジスタＴＴを有している。
【００２６】
メモリセルアレイＡＲＹは、マトリックス状に配置される複数のメモリセルＭＣと、図の横方向に並ぶメモリセルの制御ゲートＧに接続されるワード線ＷＬと、図の縦方向に並ぶメモリセルのドレインＤに接続されるビット線ＢＬと、メモリセルのソースＳに接続されるソース線とを有している。メモリセルＭＣは、電荷を蓄積するトラップゲートを有するトランジスタ（セルトランジスタ）で構成されている。トラップゲートは、窒化膜等の絶縁膜で形成されている。このため、トラップゲートにトラップされた電荷は、トラップゲート内を移動しない。これを利用して、セルトランジスタの閾値電圧は、局所的に変更可能である。この実施形態では、メモリセルＭＣは、トラップゲートの１箇所のみに電荷を出し入れすることで、電気的に書き換え可能な２値メモリセルとして動作する。
【００２７】
図２は、図１に示した昇圧回路ＶＰＤＰの詳細を示している。図において、斜線のあるトランジスタは、ｐＭＯＳトランジスタであり、斜線のないトランジスタは、ｎＭＯＳトランジスタである。容量は、ｎＭＯＳトランジスタのソースとドレインを互いに接続することで形成されている。
【００２８】
昇圧回路ＶＰＤＰは、昇圧電圧を生成するポンプ部ＰＵＭＰと、高電圧ＶＰＤを所定の電圧に設定するための調整部ＡＤＪとを有している。ポンプ部ＰＵＭＰは、クランプ回路により所定の正電圧にクランプされるポンプノードＰＮＤを容量Ｃ１を介してクロック信号ＣＬＫ１でポンピングすることで電源電圧ＶＣＣ（１．８Ｖ）を昇圧し、昇圧による電荷を昇圧ノードＢＮＤに転送する。クロック信号ＣＬＫ１は、動作制御回路ＯＰＣからの制御信号に応じて、昇圧回路ＶＰＤＰ内部の発振器が生成する。
【００２９】
調整部ＡＤＪは、高電圧ＶＰＤを容量分割した比較電圧ＤＩＶを基準電圧ＶＲＥＦと比較し、比較結果に応じてディスチャージトランジスタＤＣＴのゲートを制御し、高電圧ＶＰＤを所定の電圧に設定する。基準電圧ＶＲＥＦは、フラッシュメモリ内に形成される基準電圧生成回路が生成する。基準電圧ＶＲＥＦは、昇圧回路ＶＰＤＰ、ＶＰＰＰ、ＶＰＰＩＰに共通である。調整部ＡＤＪは、制御信号ＶＳＥＬが高レベルのとき容量Ｃ２をノードＤＩＶに接続し、制御信号ＰＳＥＬが高レベルのときに容量Ｃ１をノードＤＩＶに接続する。容量Ｃ１の容量値は、容量Ｃ２の容量値より大きい。図１に示した動作制御回路ＯＰＣは、ベリファイ動作中に制御信号ＶＳＥＬ、ＰＳＥＬをそれぞれ高レベル、低レベルに設定し、プログラム動作中に制御信号ＶＳＥＬ、ＰＳＥＬをそれぞれ低レベル、高レベルに設定する。ノードＤＩＶは、高電圧ノードＶＰＤと接地線ＶＳＳとの間に接続される２つの容量の容量分割に応じた電圧に設定される。そして、高電圧ＶＰＤは、ベリファイ動作中およびプログラム動作中に、電源電圧ＶＣＣ（１．８Ｖ）を用いてそれぞれ５Ｖ（第５電圧）、５．５Ｖ（第６電圧）まで昇圧される。ベリファイ動作およびプログラム動作の高電圧ＶＰＤの差は、０．５Ｖである。このため、ベリファイ動作からプログラム動作に移行するときに、高電圧ＶＰＤを迅速に設定できる。
【００３０】
図３は、図１に示した昇圧回路ＶＰＰＰの詳細を示している。
【００３１】
昇圧回路ＶＰＰＰは、ノードＤＩＶの電圧を複数通りに設定するための複数の容量を有している。これ等容量とノードＤＩＶとの接続は、制御信号ＰＳＥＬ１、ＰＳＥＬ２、．．．、ＰＳＥＬｎによりそれぞれ制御される。制御信号ＰＳＥＬ１、ＰＳＥＬ２、．．．、ＰＳＥＬｎは、動作制御回路ＯＰＣから出力される。昇圧回路ＶＰＰＰは、書き込み動作中に、高電圧ＶＰＰを制御信号ＰＳＥＬ１、ＰＳＥＬ２、．．．、ＰＳＥＬｎに応じて、順次９Ｖ、９．１Ｖ、９．２Ｖ、．．．と上昇する。
【００３２】
図４は、図１に示した昇圧回路ＶＰＰＩＰの詳細を示している。
【００３３】
昇圧回路ＶＰＰＩＰは、ノードＤＩＶを介して２つの容量のみが直列に接続されている。これ以外の論理構成は、図２に示した昇圧回路ＶＰＤＰと同じである。このため、昇圧回路ＶＰＰＩＰが動作するときに生成される高電圧ＶＰＰＩＰは、１種類になる。具体的には、昇圧回路ＶＰＰＩＰが動作するときに、高電圧ＶＰＰＩは、１．８Ｖ（＝ＶＣＣ）から９Ｖまで上昇する。
【００３４】
図５は、図１に示したマルチプレクサＸＭＵＸおよびロウデコーダＸＤＥＣの詳細を示している。
【００３５】
マルチプレクサＸＭＵＸは、制御信号ＳＥＬ３が低レベルのときに（ベリファイ動作）、トランジスタＰＭ１２をオンし、高電圧ＶＰＤ（第３電圧）をゲート電圧ＶＧとして出力する。マルチプレクサＸＭＵＸは、制御信号ＳＥＬ３が高レベルのときに（プログラム動作）、トランジスタＰＭ１０をオンし、高電圧ＶＰＰ（第４電圧）をゲート電圧ＶＧとして出力する。
【００３６】
ロウデコーダＸＤＥＣは、アドレス信号ＸＡＤＤのデコード信号ＸＤ（負論理）が低レベルのときにゲート電圧ＶＧをワード線ＷＬに出力し、デコード信号ＸＤが高レベルのときに接地電圧をワード線ＷＬに出力する。すなわち、アドレス信号ＸＡＤＤにより選択されるワード線ＷＬにゲート電圧ＶＧが供給される。
【００３７】
図６は、図１に示したマルチプレクサＹＭＵＸおよびコラムデコーダＹＤＥＣの詳細を示している。
【００３８】
マルチプレクサＹＭＵＸは、制御信号ＳＥＬ４が低レベルのときに（ベリファイ動作）、トランジスタＰＭ２０をオンし、電源電圧ＶＣＣ（第１電圧）をドレイン電圧ＶＤとして出力する。マルチプレクサＹＭＵＸは、制御信号ＳＥＬ４が高レベルのときに（プログラム動作）、トランジスタＰＭ２２をオンし、高電圧ＶＰＰＩ（第２電圧）をドレイン電圧ＶＤとして出力する。
【００３９】
コラムデコーダＹＤＥＣは、高電圧ＶＰＤをビット線ＢＬに伝達する伝達トランジスタＴＴを有している。伝達トランジスタＴＴは、アドレス信号ＹＡＤＤのデコード信号ＹＤ（正論理）が高レベルのときにオンし、高電圧ＶＰＤをビット線ＢＬ（メモリセルＭＣのドレイン）に伝達する。すなわち、アドレス信号ＹＡＤＤにより選択されるビット線ＢＬに高電圧ＶＰＤが供給される。伝達トランジスタＴＴは、デコード信号ＹＤが低レベルのときにオフし、ビット線ＢＬをフローティング状態する。なお、実際には、ビット線ＢＬに伝達される電圧は、伝達トランジスタＴＴのゲート電圧から伝達トランジスタＴＴの閾値電圧を差し引いた値が最大になる。
【００４０】
図７は、本発明のフラッシュメモリの書き込み動作を示している。
【００４１】
ここで、書き込み動作は、メモリセルＭＣに″論理０″をプログラムする動作である。本実施形態では、書き込み動作は、ベリファイ動作とプログラム動作とを繰り返して、メモリセルＭＣの閾値電圧を徐々に高くし、期待値に設定するステッププログラム方式が採用されている。
【００４２】
まず、最初のベリファイ期間ＶＲＦにおいて、メモリセルＭＣの閾値電圧を確認するために、ベリファイ動作が実行される。ベリファイ動作では、昇圧回路ＶＰＤＰは、ノードＶＰＤに５Ｖを生成する（図７（ａ））。マルチプレクサＸＭＵＸは、ベリファイ期間ＶＲＦにノードＶＰＤを選択する。このため、アドレス信号ＸＡＤＤに応じて選択されるロウデコーダＸＤＥＣは、対応するワード線ＷＬを５Ｖに変化させる。そして、メモリセルＭＣのゲート電圧ＧＡＴＥは、５Ｖに設定される（図７（ｂ））。
【００４３】
マルチプレクサＹＭＵＸは、ベリファイ期間ＶＲＦにノードＶＤに電源電圧ＶＣＣ（１．８Ｖ）を出力する（図７（ｃ））。アドレス信号ＹＡＤＤに応じて選択されるコラムデコーダＹＤＥＣは、伝達トランジスタＴＴのゲートを電源電圧ＶＣＣに設定する。このため、メモリセルＭＣのドレイン電圧ＤＲＡＩＮ（ビット線ＢＬ）は、電源電圧ＶＣＣから伝達トランジスタの閾値電圧を差し引いた値に設定される（図７（ｄ））。そして、メモリセルＭＣを流れる電流に応じて、プログラムすべきメモリセルＭＣが判定される。
【００４４】
なお、ベリファイ期間ＶＲＦにおいて、昇圧回路ＶＰＰＩＰ、ＶＰＰＰは、動作を開始し、高電圧ＶＰＰＩ、ＶＰＰをそれぞれ生成する（図７（ｅ、ｆ））。プログラム動作前のベリファイ動作中に予めプログラム動作に必要な高電圧ＶＰＰＩ、ＶＰＰの生成を開始することで、プログラム動作を早く開始できる。
【００４５】
ベリファイ動作後、データの書き込みが必要なメモリセルＭＣに対してプログラム動作が実行される。プログラム動作が実行されるプログラム期間ＰＲＧにおいて、昇圧回路ＶＰＰＩＰ、ＶＰＰＰは、既に昇圧電圧ＶＰＰＩ、ＶＰＰをそれぞれ生成している（図７（ｇ、ｈ））。マルチプレクサＸＭＵＸは、制御信号ＳＥＬ３に応じて昇圧電圧ＶＰＤの選択を停止し、昇圧電圧ＶＰＰの選択を開始する。そして、ノードＶＧに昇圧電圧ＶＰＰ（９Ｖ）が出力される。アドレス信号ＸＡＤＤに応じて選択されるロウデコーダＸＤＥＣは、対応するワード線ＷＬを昇圧電圧ＶＰＰに変化させる。そして、メモリセルＭＣのゲート電圧ＧＡＴＥは、９Ｖに設定される（図７（ｉ））。
【００４６】
昇圧回路ＶＰＤＰは、制御信号ＶＳＥＬ、ＰＳＥＬに応じて、昇圧電圧ＶＰＤを５Ｖから５．５Ｖに変更する（図７（ｊ））。マルチプレクサＹＭＵＸは、制御信号ＳＥＬ４に応じて電源電圧ＶＣＣの選択を停止し、昇圧電圧ＶＰＰＩの選択を開始する。そして、ノードＶＤに昇圧電圧ＶＰＰＩ（９Ｖ）が出力される（図７（ｋ））。アドレス信号ＹＡＤＤに応じて選択されるコラムデコーダＹＤＥＣは、伝達トランジスタＴＴのゲートを昇圧電圧ＶＰＰＩに設定する。このため、メモリセルＭＣのドレイン電圧ＤＲＡＩＮ（ビット線ＢＬ）は、昇圧電圧ＶＰＤ（５．５Ｖ）に設定される（図７（ｌ））。そして、ワード線ＷＬおよびビット線ＢＬにより選択されたメモリセルＭＣに、閾値電圧を高くするプログラム動作が実行させる。
【００４７】
プログラム期間ＰＲＧにおいて、昇圧電圧ＶＰＰ、ＶＰＰＩは、ベリファイ期間ＶＲＦに予め生成される。また、昇圧回路ＶＰＤＰが新たに昇圧の必要な電圧は、０．５Ｖであり、昇圧電圧ＶＰＤは、短時間で５．５Ｖまで上昇する。このため、ゲート電圧ＧＡＴＥおよびドレイン電圧ＤＲＡＩＮの設定に要する期間Ｔ１は、マルチプレクサＸＭＵＸ、ＹＭＵＸの切替期間のみに依存する。換言すれば、昇圧電圧ＶＰＰ、ＶＰＰＩの生成に必要な期間は、プログラム期間ＰＲＧに含まれない。このため、プログラム期間ＰＲＧは短縮され、書き込み動作時間は短縮される。
【００４８】
次に、ディスチャージ期間ＤＳＣの後、メモリセルＭＣの閾値電圧を確認するためのベリファイ動作が再度実行される。ベリファイ動作において、プログラムすべきメモリセルＭＣの閾値電圧が低いと判定される場合、プログラム動作（図示せず）が再度実行される（ステッププログラム方式）。ディスチャージ期間ＤＳＣでは、昇圧電圧ＶＰＤ、ＶＰＰが電源電圧ＶＣＣにリセットされる。昇圧電圧ＶＰＰＩは、リセットされず９Ｖを維持する。ゲート電圧ＧＡＴＥおよびドレイン電圧ＤＲＡＩＮは、接地電圧ＶＳＳに設定される。
【００４９】
昇圧電圧ＶＰＰを電源電圧ＶＣＣにリセットすることで、プログラム動作毎に０．１Ｖずつ上昇が必要なゲート電圧ＧＡＴＥを正確に生成できる。また、昇圧電圧ＶＰＰＩが９Ｖに維持されることで、昇圧回路ＶＰＰＩＰは、１回の書き込み動作中に動作・停止を繰り返す必要がない。このため、動作制御回路ＯＰＣの制御が容易になる。
【００５０】
図８は、本発明前のフラッシュメモリの書き込み動作を示している。
【００５１】
本発明前のステッププログラム方式のフラッシュメモリでは、プログラム動作の開始に応答して昇圧電圧ＶＰＰＩ、ＶＰＤ、ＶＰＰの生成を開始している。このため、プログラム期間ＰＲＧにおいて、ゲート電圧ＧＡＴＥおよびドレイン電圧ＤＲＡＩＮの設定に要する期間Ｔ１は、昇圧回路が昇圧電圧ＶＰＰＩ、ＶＰＤ、ＶＰＰをそれぞれ生成する期間に依存する。このため、期間Ｔ１は、上述した図７に比べて長くなり、プログラム期間ＰＲＧは長くなる。特に、ステッププログラム方式では、期間Ｔ１が複数回存在するため、書き込み動作時間への影響は大きい。      
【００５２】
以上、本実施形態では、データの書き込み動作において、昇圧回路ＶＰＰＩＰは、プログラム期間ＰＲＧ前のベリファイ期間ＶＲＦに昇圧電圧ＶＰＰＩの生成を開始する。このため、マルチプレクサＹＭＵＸは、制御信号ＳＥＬ４に応じて切替動作するだけで、プログラム期間ＰＲＧに、昇圧電圧ＶＰＰＩを伝達トランジスタＴＴのゲートに供給できる。したがって、プログラム動作をベリファイ動作後すぐに開始できる。この結果、メモリセルＭＣへのデータの書き込み時間を短縮できる。
【００５３】
同様に、データの書き込み動作において、昇圧回路ＶＰＰＰは、プログラム期間ＰＲＧ前のベリファイ期間ＶＲＦに昇圧電圧ＶＰＰの生成を開始する。このため、マルチプレクサＸＭＵＸは、制御信号ＳＥＬ３に応じて切替動作するだけで、プログラム期間ＰＲＧに、昇圧電圧ＶＰＰをメモリセルＭＣの制御ゲートに供給できる。したがって、プログラム動作をベリファイ動作後すぐに開始できる。この結果、メモリセルＭＣへのデータの書き込み時間を短縮できる。
【００５４】
ステッププログラム方式を採用するフラッシュメモリにおいて、昇圧回路ＶＰＰＩＰは、書き込み動作中に昇圧電圧ＶＰＰＩを生成し続ける。このため、昇圧回路ＶＰＰＩＰの動作、停止の頻度を下げることができ、動作制御回路ＯＰＣの制御がを容易にできる。
【００５５】
また、動作制御回路ＯＰＣは、昇圧回路ＶＰＰＰが生成する昇圧電圧ＶＰＰを、繰り返し実行されるプログラム動作毎に順次０．１Ｖづつ高く設定する。昇圧回路ＶＰＰＰは、プログラム動作の完了毎に昇圧電圧ＶＰＰを電源電圧ＶＣＣにリセットする。このため、各プログラム毎に昇圧電圧ＶＰＰを電源電圧ＶＣＣに基づいて生成することで、各ステップに必要な昇圧電圧ＶＰＰ（プログラム電圧）を正確に設定でき、メモリセルＭＣの閾値電圧を所望の値に正確に設定できる。
【００５６】
昇圧回路ＶＰＤＰは、ベリファイ期間ＶＲＦにメモリセルＭＣの制御ゲートに供給するために５Ｖの昇圧電圧ＶＰＤを生成し、プログラム期間ＰＲＧにメモリセルＭＣのドレインに供給するための５．５Ｖの昇圧電圧ＶＰＤを生成する。昇圧回路ＶＰＤＰをメモリセルＭＣのゲート電圧ＧＡＴＥおよびドレイン電圧ＤＲＡＩＮの両方に使用することで、ベリファイ動作およびプログラム動作に使用する昇圧電圧を効率よく生成できる。
【００５７】
ベリファイ動作に使用するゲート電圧ＧＡＴＥとプログラム動作に使用するドレイン電圧ＤＲＡＩＮは、その差が０．５Ｖと近い。このため、昇圧回路ＶＰＤＰは、ベリファイ動作からプログラム動作への移行時に、昇圧電圧ＶＰＤを短時間で５Ｖから５．５Ｖに変更できる。この結果、プログラム動作をベリファイ動作後から短時間で開始でき、メモリセルへのデータの書き込み時間を短縮できる。
【００５８】
なお、上述した実施形態では、本発明をフラッシュメモリチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載されるフラッシュメモリコアに適用してもよい。
【００５９】
上述した実施形態では、本発明を２値メモリセルを有するフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を多値メモリセルを有するフラッシュメモリに適用してもよい。
【００６０】
上述した実施形態では、本発明をＮＯＲ型のフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＮＡＮＤ型あるいは仮想接地型のフラッシュメモリに適用してもよい。
【００６１】
上述した実施形態では、本発明をトラップゲートを有するメモリセルの書き込み動作に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をフローティングゲートを有するメモリセルの書き込み動作に適用してもよい。
【００６２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６３】
本発明の不揮発性半導体メモリでは、ドレイン切替回路の切替動作（選択動作）だけで、伝達トランジスタに第２電圧が供給できるため、プログラム動作をベリファイ動作後から短時間で開始できる。この結果、メモリセルへのデータの書き込み時間を短縮できる。
【００６４】
本発明の不揮発性半導体メモリでは、プログラム動作前に予め第２電圧線を第２電圧に設定できるため、プログラム動作の開始とともに伝達トランジスタのゲートに第２電圧を供給できる。この結果、プログラム動作時間を短縮できる。
【００６５】
本発明の不揮発性半導体メモリでは、第１昇圧回路の動作、停止の頻度を下げることができ、動作制御回路の制御が容易になる。
【００６６】
本発明の不揮発性半導体メモリでは、ゲート切替回路の切替動作（選択動作）だけで、メモリセルの制御ゲートに第４電圧が供給できるため、プログラム動作をベリファイ動作後から短時間で開始できる。この結果、メモリセルへのデータの書き込み時間を短縮できる。
【００６７】
本発明の不揮発性半導体メモリでは、プログラム動作前に予め第４電圧線を第４電圧に設定できるため、プログラム動作の開始とともにメモリセルの制御ゲートに第４電圧を供給できる。この結果、プログラム動作時間を短縮できる。
【００６８】
本発明の不揮発性半導体メモリでは、各プログラム毎に第４電圧を正確に設定でき、メモリセルの閾値電圧を所望の値に正確に設定できる。
【００６９】
本発明の不揮発性半導体メモリでは、複数のメモリセルの閾値電圧を所望の領域内に分布させることができる。この結果、読み出しマージンを減少することなく、書き込み動作時間を短縮できる。
【００７０】
本発明の不揮発性半導体メモリでは、第３昇圧回路は、ベリファイ動作からプログラム動作への移行時に、生成電圧を短時間で第５電圧から第６電圧に変更できる。この結果、プログラム動作をベリファイ動作後から短時間で開始でき、メモリセルへのデータの書き込み時間を短縮できる。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
【図２】図２は、図１に示した昇圧回路ＶＤＰＰの詳細を示す回路図である。
【図３】図３は、図１に示した昇圧回路ＶＰＰＰの詳細を示す回路図である。
【図４】図４は、図１に示した昇圧回路ＶＰＰＩＰの詳細を示す回路図である。
【図５】図５は、図１に示したマルチプレクサＸＭＵＸおよびロウデコーダＸＤＥＣの詳細を示す回路図である。
【図６】図６は、図１に示したマルチプレクサＹＭＵＸおよびコラムデコーダＹＤＥＣの詳細を示す回路図である。
【図７】図７は、本発明のフラッシュメモリの書き込み動作を示す波形図である。
【図８】図８は、本発明前のフラッシュメモリの書き込み動作を示す波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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