(57)【特許請求の範囲】
【請求項１】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御回路において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備え、
前記電圧変更部は、
前記出力電流を検出する検出部と、
前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部とを備え、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、
前記第１選択電圧を供給する第１電源と、
前記第２選択電圧を供給する第２電源と、を備え、
前記選択部は、前記第１電源又は前記第２電源のいずれか一方に接続される第１切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第１切替部を前記第１電源に接続して前記第１選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第１切替部を前記第２電源に接続して前記第２選択電圧を選択し、
前記第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置の制御回路。
【請求項２】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御回路において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備え、
前記電圧変更部は、
前記出力電流を検出する検出部と、
前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部とを備え、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、
前記第３選択電圧を供給する第３電源と、
前記第４選択電圧を供給する第４電源と、を備え、
前記選択部は、前記第３電源又は前記第４電源のいずれか一方に接続される第２切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第２切替部を前記第３電源に接続して前記第３選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第２切替部を前記第４電源に接続して前記第４選択電圧を選択し、
前記第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置の制御回路。
【請求項３】
前記検出部は、電圧に変換された前記出力電流の値が入力されて前記検出値を出力するバッファを備えることを特徴とする請求項１または２に記載の電源装置の制御回路。
【請求項４】
前記第２切替部により選択される前記第３選択電圧及び前記第４選択電圧の何れか一方と比較される電圧を出力する増幅器と、
前記増幅器の出力端子と該増幅器の反転入力端子の間および前記反転入力端子と前記バックゲート電圧として出力される前記直流電圧との間に介在する第１および第２抵抗素子とを備え、
前記バックゲート電圧として出力される前記直流電圧は、前記第３選択電圧及び前記第４選択電圧とは電圧の極性が逆極性に制御されることを特徴とする請求項２に記載の電源装置の制御回路。
【請求項５】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備え、
前記電圧変更部は、
前記出力電流を検出する検出部と、
前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部とを備え、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、
前記第１選択電圧を供給する第１電源と、
前記第２選択電圧を供給する第２電源と、を備え、
前記選択部は、前記第１電源又は前記第２電源のいずれか一方に接続される第１切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第１切替部を前記第１電源に接続して前記第１選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第１切替部を前記第２電源に接続して前記第２選択電圧を選択し、
前記第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置。
【請求項６】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備え、
前記電圧変更部は、
前記出力電流を検出する検出部と、
前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部とを備え、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、
前記第３選択電圧を供給する第３電源と、
前記第４選択電圧を供給する第４電源と、を備え、
前記選択部は、前記第３電源又は前記第４電源のいずれか一方に接続される第２切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第２切替部を前記第３電源に接続して前記第３選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第２切替部を前記第４電源に接続して前記第４選択電圧を選択し、
前記第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置。
【請求項７】
前記第２切替部により選択される前記第３選択電圧及び前記第４選択電圧の何れか一方と比較される電圧を出力する増幅器と、
前記増幅器の出力端子と該増幅器の反転入力端子の間および前記反転入力端子と前記バックゲート電圧として出力される前記直流電圧との間に介在する第１および第２抵抗素子とを備え、
前記バックゲート電圧として出力される前記直流電圧は、前記第３選択電圧及び前記第４選択電圧とは電圧の極性が逆極性に制御されることを特徴とする請求項６に記載の電源装置。
【請求項８】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御方法において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定するステップを有し、
前記電圧を設定するステップは、
前記出力電流を検出するステップと、
前記検出にステップにより得られる検出値と基準電圧値との比較結果を出力するステップと、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択するステップとを有し、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、
前記選択のステップは、
前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに前記第１選択電圧を選択するステップと、
前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに前記第２選択電圧を選択するステップとを有し、
前記第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置の制御方法。
【請求項９】
電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御方法において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定するステップを有し、
前記電圧を設定するステップは、
前記出力電流を検出するステップと、
前記検出にステップにより得られる検出値と基準電圧値との比較結果を出力するステップと、
前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択するステップとを有し、
前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、
前記選択のステップは、
前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに前記第３選択電圧を選択するステップと、
前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに前記第４選択電圧を選択するステップとを有し、
前記第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源装置の制御回路、電源装置及びその制御方法に関する。
【背景技術】
【０００２】
近年のＩＣ（集積回路）は、集積化が進み電源電圧の低下が進んでいることから、電力の消費量を減少させ、省電力化が図られている。近年のＩＣは、電源電圧の低下に伴って、ＩＣに搭載されるＭＯＳトランジスタのスレッシュホールド電圧も低下している。スレッシュホールド電圧の低下により、サブスレッシュホールド領域での電流遮断特性が劣ることになり、ＭＯＳトランジスタのゲート・ソース間に電圧が印加されないオフ状態であっても、リーク電流が流れてしまうことがある。そこで、電力の消費量を減少させて省電力化を図るためには、リーク電流の影響を無視することができなかった。
【０００３】
ＭＯＳトランジスタにおいてリーク電流が流れることを抑制するため、特許文献１及び特許文献２に記載された技術が知られている。特許文献１に記載された集積回路によれば、ＰＭＯＳトランジスタがオフ状態であるときには、ＰＭＯＳトランジスタのバックゲートに対し、該ＰＭＯＳトランジスタがオン状態であるときのバックゲート電圧に比べて電圧値が高いバックゲート電圧を印加すると共に、ＮＭＯＳトランジスタのバックゲートに対し、該ＮＭＯＳトランジスタがオン状態であるときのバックゲート電圧に比べて電圧値が低いバックゲート電圧を印加し、各トランジスタのスレッシュホールド電圧を高くしてリーク電流が流れることを抑制し、電力の消費量を減少させることができる。
【０００４】
また、特許文献２に記載された集積回路によれば、バック・バイアス発生回路が、ＰＭＯＳトランジスタのＮ基板に対しては、電源電圧よりも電圧値が高い電圧を印加し、ＮＭＯＳトランジスタのＰ基板に対しては、グランド電圧よりも電圧値が低い電圧を印加し、各トランジスタの閾値電圧（スレッシュホールド電圧）を高くすると共にジャンクション容量を低下させ、リーク電流が流れることを抑制して電力の消費量を減少させることができる。
【特許文献１】特開平７−１７６６２４号公報
【特許文献２】特開平７−１１１３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した集積回路には、ＭＯＳトランジスタに電圧を印加するため、電源装置が接続される。この電源装置により、特許文献１に記載されたように、バックゲート電圧を各トランジスタに印加すると、リーク電流が流れることを抑制し、集積回路の消費電力量を減少させて省電力化を図ることができるものの、バックゲート電圧がトランジスタに印加された状態では、トランジスタは、オン状態のときに、オン抵抗が大きくなるから、集積回路の動作速度が遅くなり、集積回路の遅延時間が長くなることが考えられる。
【０００６】
この発明は、このような状況に鑑み提案されたものであって、集積回路の省電力化を図ることができると共に集積回路の遅延時間を短縮することができる電源装置の制御回路、電源装置及びその制御方法を提供する。
【課題を解決するための手段】
【０００７】
請求項１、２の発明に係る電源装置の制御回路及び請求項５、６の発明に係る電源装置は、電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御回路及び電源装置において、複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された出力電流に基づいて、第１直流電圧を除いた少なくとも一つの直流電圧を設定する電圧変更部を備えることを特徴とする。
電圧変更部は、出力電流を検出する検出部と、検出部の検出値と基準電圧値との比較結果を出力する比較部と、比較結果に基づいて、少なくとも一つの直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部とを備える。
ここで、請求項１の発明に係る電源装置の制御回路及び請求項５の発明に係る電源装置では、あらかじめ設定された複数の設定電圧は、第１直流電圧に設定する第１選択電圧及び第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、第１選択電圧を供給する第１電源と、第２選択電圧を供給する第２電源と、を備え、選択部は、第１電源又は第２電源のいずれか一方に接続される第１切替部を有し、選択部は、比較結果に基づいて検出値が基準電圧値よりも大きいと判断したときに、第１切替部を第１電源に接続して第１選択電圧を選択し、比較結果に基づいて検出値が基準電圧値よりも小さいと判断したときに、第１切替部を第２電源に接続して第２選択電圧を選択する。
第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、第１選択電圧及び第２選択電圧によって設定された電圧値を有する直流電圧は、Ｐ型半導体素子のバックゲートに出力するバックゲート電圧である。
また、請求項２の発明に係る電源装置の制御回路及び請求項６の発明に係る電源装置では、あらかじめ設定された複数の設定電圧は、第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、第３選択電圧を供給する第３電源と、第４選択電圧を供給する第４電源と、を備え、選択部は、第３電源又は第４電源のいずれか一方に接続される第２切替部を有し、選択部は、比較結果に基づいて検出値が基準電圧値よりも大きいと判断したときに、第２切替部を第３電源に接続して第３選択電圧を選択し、比較結果に基づいて検出値が基準電圧値よりも小さいと判断したときに、第２切替部を第４電源に接続して第４選択電圧を選択する。
第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、第３選択電圧及び第４選択電圧によって設定された電圧値を有する直流電圧は、Ｎ型半導体素子のバックゲートに出力するバックゲート電圧である。
【０００８】
請求項１、２の発明に係る電源装置の制御回路及び請求項５、６の発明に係る電源装置によれば、電圧変更部が、複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された出力電流に基づいて、第１直流電圧を除いた少なくとも一つの直流電圧を設定するから、例えば、電圧変更部は、半導体素子の電源電圧（第１直流電圧）の値の関連する出力電流を検出し、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すると、スレッシュホールド電圧を高くすることができ、半導体素子にリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
また、請求項１、２の発明に係る電源装置の制御回路及び請求項５、６の発明に係る電源装置によれば、例えば、電圧変更部が、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すれば、バックゲート電圧の変更に対応させて半導体素子のオン抵抗を小さくすることができ、半導体素子の動作速度を早め、半導体素子の遅延時間を短縮することができる。
【０００９】
請求項８、９の発明に係る電源装置の制御方法は、電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御方法において、複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された出力電流に基づいて、第１直流電圧を除いた少なくとも一つの直流電圧を設定するステップを有することを特徴とする。
電圧を設定するステップは、出力電流を検出するステップと、検出にステップにより得られる検出値と基準電圧値との比較結果を出力するステップと、比較結果に基づいて、少なくとも一つの直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択するステップとを有する。
ここで、請求項８の発明に係る電源装置の制御方法では、あらかじめ設定された複数の設定電圧は、第１直流電圧に設定する第１選択電圧及び第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、選択のステップは、比較結果に基づいて検出値が基準電圧値よりも大きいと判断したときに第１選択電圧を選択するステップと、比較結果に基づいて検出値が基準電圧値よりも小さいと判断したときに第２選択電圧を選択するステップとを有する。
第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、第１選択電圧及び第２選択電圧によって設定された電圧値を有する直流電圧は、Ｐ型半導体素子のバックゲートに出力するバックゲート電圧である。
また、請求項９の発明に係る電源装置の制御方法では、あらかじめ設定された複数の設定電圧は、第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、選択のステップは、比較結果に基づいて検出値が基準電圧値よりも大きいと判断したときに第３選択電圧を選択するステップと、比較結果に基づいて検出値が基準電圧値よりも小さいと判断したときに第４選択電圧を選択するステップとを有する。
第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、第３選択電圧及び第４選択電圧によって設定された電圧値を有する直流電圧は、Ｎ型半導体素子のバックゲートに出力するバックゲート電圧である。
【００１０】
請求項８、９の発明に係る電源装置の制御方法によれば、複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された出力電流に基づいて、第１直流電圧を除いた少なくとも一つの直流電圧を設定するから、例えば、半導体素子の電源電圧（第１直流電圧）の値に関連する出力電流を検出し、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すると、スレッシュホールド電圧を高くすることができ、半導体素子にリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
また、請求項８、９の発明に係る電源装置の制御方法によれば、例えば、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すれば、バックゲート電圧の変更に対応させて半導体素子のオン抵抗を小さくすることができ、半導体素子の動作速度を早め、半導体素子の遅延時間を短縮することができる。
【発明の効果】
【００１１】
本発明の電源装置の制御回路、電源装置及びその制御方法によれば、複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された出力電流に基づいて、第１直流電圧を除いた少なくとも一つの直流電圧を設定するから、例えば、半導体素子の電源電圧（第１直流電圧）の値に関連する出力電流を検出し、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すると、スレッシュホールド電圧を高くすることができ、半導体素子にリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
また、本発明の電源装置の制御回路、電源装置及びその制御方法によれば、例えば、半導体素子に出力するバックゲート電圧（一つの直流電圧）を適宜に変更すれば、バックゲート電圧の変更に対応させて半導体素子のオン抵抗を小さくすることができ、半導体素子の動作速度を早め、半導体素子の遅延時間を短縮することができる。
【発明を実施するための最良の形態】
【００１２】
＜実施形態１＞
本発明の実施形態１を、図１を参照しつつ説明する。図１は、実施形態１の電源装置１０の回路構成図である。電源装置１０は、図示するように、第１ＤＣ−ＤＣコンバータ２０と、第２ＤＣ−ＤＣコンバータ３０と、第３ＤＣ−ＤＣコンバータ４０と、制御部５０とを備えている。なお、制御部５０は、ＩＣ（集積回路）によって形成され、本発明の制御回路を構成する。
【００１３】
第１ＤＣ−ＤＣコンバータ２０は、メインスイッチングトランジスタＦＥＴ１と、同期側スイッチングトランジスタＦＥＴ２と、チョークコイルＬ１と、コンデンサＣ１と、センス抵抗ＲＳとを有する。また、制御部５０は、抵抗Ｒ１，Ｒ２と、増幅器ＡＭＰ１と、比較器ＣＯＭＰ１と、誤差増幅器ＥＲＡ１と、三角波発振器ＯＳＣ１と、ＰＷＭ比較器ＰＷＭ１とを有する。
【００１４】
メインスイッチングトランジスタＦＥＴ１は、図示するように、ドレインに入力端子（ＩＮ１）が接続され、直流入力電圧ＶＩＮが、入力端子（ＩＮ１）を介して印加される。メインスイッチングトランジスタＦＥＴ１のソースは、同期側スイッチングトランジスタＦＥＴ２のドレインに接続されている。同期側スイッチングトランジスタＦＥＴ２のソースは、グランドに接続されている。さらに、メインスイッチングトランジスタＦＥＴ１のソース及び同期側スイッチングトランジスタＦＥＴ２のドレインは、チョークコイルＬ１に接続されている。チョークコイルＬ１は、センス抵抗ＲＳと直列に接続されている。このセンス抵抗ＲＳは、出力端子（ＯＵＴ１）に接続されている。また、コンデンサＣ１が、チョークコイルＬ１とセンス抵抗ＲＳとの接続点と、グランドとの間に接続されている。
【００１５】
センス抵抗ＲＳの両端は、制御部５０の入力端子（ＦＢ１）及び入力端子（ＣＳ１）にそれぞれ接続されている。入力端子（ＦＢ１）は、直列に接続された抵抗Ｒ１，Ｒ２を介し、グランドに接続されていると共に、増幅器ＡＭＰ１の非反転入力端子に接続されている。一方、入力端子（ＣＳ１）は、増幅器ＡＭＰ１の反転入力端子に接続されている。
【００１６】
増幅器ＡＭＰ１の出力端子（Ｎ１）は、図示するように、比較器ＣＯＭＰ１の第２非反転入力端子に接続されている。この比較器ＣＯＭＰ１は、図示するように、第１非反転入力端子が、ソフトスタート用コンデンサＣＳに接続され、反転入力端子に基準電圧ｅ５が印加されている。この基準電圧ｅ５の値は、図中の電流Ｉ１が流れ、該電流Ｉ１が所定値以上流れたときに発生する電圧ＶＲＳの電圧値を増幅した電圧（誤差増幅電圧ＶＰ）よりも小さい値に設定されている。なお、比較器ＣＯＭＰ１の出力端子（Ｎ２）は、図示するように、第２ＤＣ−ＤＣコンバータ３０のスイッチＳＷ１及び第３ＤＣ−ＤＣコンバータ４０のスイッチＳＷ２に接続されている。本実施形態では、スイッチＳＷ１及びスイッチＳＷ２が、論理回路（マルチプレクサ）によって構成されている。第１ＤＣ−ＤＣコンバータ２０を起動させると、ソフトスタート用コンデンサーＣＳは、図示しない定電流回路により充電され、ソフトスタート用コンデンサＣＳの電圧はグランド電圧から徐々に上昇する。比較器ＣＯＭＰ１は、第１非反転入力端子に入力された電圧及び第２非反転入力端子に入力された電圧の内の電圧値が高い電圧と、基準電圧ｅ５とを比較する。比較器ＣＯＭＰ２は、前記非反転入力端子に入力された電圧が、基準電圧ｅ５よりも高いときに、ハイレベル信号を出力する。第１ＤＣ−ＤＣコンバータ２０を起動させたときは、比較器ＣＯＭＰ１が、ソフトスタート用コンデンサＣＳの電圧と、基準電圧ｅ５とを比較し、ローレベル信号を出力する。その後、第１ＤＣ−ＤＣコンバータ２０の起動動作が終了し正常動作に移行すると、ソフトスタート用コンデンサＣＳの電圧は充分に高い電圧であるため、比較器ＣＯＭＰ１は、前記誤差増幅電圧ＶＰと基準電圧ｅ５とを比較する。増幅器ＡＭＰ１は、前記電圧ＶＲＳを増幅しているため、比較器ＣＯＭＰ１は、センス抵抗ＲＳを流れる電流Ｉ１が所定値よりも大きい（誤差増幅電圧ＶＰが基準電圧ｅ５よりも大きい）ときに、ハイレベル信号を出力する。
【００１７】
誤差増幅器ＥＲＡ１は、反転入力端子に、前記抵抗Ｒ１と前記抵抗Ｒ２との接続点が接続されている。この反転入力端子には、外部装置（例えば電子機器）の電源電圧ＶＣＣを抵抗Ｒ１と抵抗Ｒ２とによって分圧した電圧Ｖ１が印加される。また、誤差増幅器ＥＲＡ１は、第１非反転入力端子に前記平滑用コンデンサＣＳ及び前記比較器ＣＯＭＰ１の第１非反転入力端子が接続されていると共に、第２非反転入力端子に基準電圧ｅ１が印加されている。この基準電圧ｅ１の値は、該電圧ｅ１の値が、前記反転入力に印加される電圧Ｖ１の値と等しくなるときに、電源電圧ＶＣＣの値が目標電圧値になるように設定されている。
【００１８】
ＰＷＭ比較器ＰＷＭ１は、図示するように、プラス側入力端子（＋）及びマイナス側入力端子（−）を有する。このプラス側入力端子（＋）は、誤差増幅器ＥＲＡ１の出力端子（Ｎ３）に接続されている。一方、マイナス側入力端子（−）は、三角波発振器ＯＳＣ１に接続されている。三角波発振器ＯＳＣ１は、三角波信号ＶＳを出力する。この三角波信号ＶＳは、一定の電圧値の範囲（例えば、１．０Ｖ〜２．０Ｖ）で振幅する。
【００１９】
ＰＷＭ比較器ＰＷＭ１の出力端子（Ｑ１）は、非反転出力端子（ＤＨ１）を介してメインスイッチングトランジスタＦＥＴ１のゲートに接続されている。一方、ＰＷＭ比較器ＰＷＭ１の出力端子（＊Ｑ１）は、反転出力端子（ＤＬ１）を介して同期側スイッチングトランジスタＦＥＴ２のゲートに接続されている。なお、本実施形態では、出力端子（ＯＵＴ１）は、外部装置（例えば電子機器）に接続されている。
【００２０】
第２ＤＣ−ＤＣコンバータ３０は、メインスイッチングトランジスタＦＥＴ３と、同期側スイッチングトランジスタＦＥＴ４と、チョークコイルＬ２と、コンデンサＣ２とを有する。また、制御部５０は、抵抗Ｒ３，Ｒ４と、誤差増幅器ＥＲＡ２と、スイッチＳＷ１と、三角波発振器ＯＳＣ１と、ＰＷＭ比較器ＰＷＭ２とを有する。
【００２１】
メインスイッチングトランジスタＦＥＴ３は、ドレインに入力端子（ＩＮ２）が接続され、直流入力電圧ＶＩＮが、入力端子（ＩＮ２）を介して印加される。メインスイッチングトランジスタＦＥＴ３のソースは、同期側スイッチングトランジスタＦＥＴ４のドレインに接続されている。同期側スイッチングトランジスタＦＥＴ４のソースは、グランドに接続されている。さらに、メインスイッチングトランジスタＦＥＴ３のソース及び同期側スイッチングトランジスタＦＥＴ４のドレインは、チョークコイルＬ２に接続されている。このチョークコイルＬ２は、出力端子（ＯＵＴ２）に接続されている。また、コンデンサＣ２が、出力端子（ＯＵＴ２）とグランドとの間に接続されている。なお、本実施形態では、出力端子（ＯＵＴ２）は、外部装置（例えば電子機器）のＰＭＯＳトランジスタのバックゲートに接続されている。
【００２２】
出力端子（ＯＵＴ２）は、制御部５０の入力端子（ＦＢ２）に接続されている。入力端子（ＦＢ２）は、直列に接続された抵抗Ｒ３，Ｒ４を介し、グランドに接続されている。誤差増幅器ＥＲＡ２は、反転入力端子に、前記抵抗Ｒ３と前記抵抗Ｒ４との接続点が接続されている。この反転入力端子には、ＰＭＯＳトランジスタのバックゲートの電圧ＶＢＧＰを抵抗Ｒ３と抵抗Ｒ４とによって分圧した電圧Ｖ２が印加される。
【００２３】
一方、誤差増幅器ＥＲＡ２は、非反転入力端子に、スイッチＳＷ１が接続されている。この非反転入力端子には、スイッチＳＷ１を介して、前記基準電圧ｅ１または基準電圧ｅ２が印加される。基準電圧ｅ２の値は、該電圧ｅ２の値が、前記反転入力端子に印加される電圧Ｖ２の値と等しくなるときに、電圧ＶＢＧＰの値が目標電圧値になるものであって、基準電圧ｅ１の値よりも大きい値に設定されている。
【００２４】
ＰＷＭ比較器ＰＷＭ２は、プラス側入力端子（＋）及びマイナス側入力端子（−）を有する。このプラス側入力端子（＋）は、誤差増幅器ＥＲＡ２の出力端子（Ｎ４）に接続されている。一方、マイナス側入力端子（−）は、前記ＰＷＭ比較器ＰＷＭ１と同様に、三角波発振器ＯＳＣ１に接続されている。
【００２５】
ＰＷＭ比較器ＰＷＭ２の出力端子（Ｑ２）は、非反転出力端子（ＤＨ２）を介してメインスイッチングトランジスタＦＥＴ３のゲートに接続されている。一方、ＰＷＭ比較器ＰＷＭ２の出力端子（＊Ｑ２）は、反転出力端子（ＤＬ２）を介して同期側スイッチングトランジスタＦＥＴ４のゲートに接続されている。
【００２６】
第３ＤＣ−ＤＣコンバータ４０は、メインスイッチングトランジスタＦＥＴ５と、同期側スイッチングトランジスタＦＥＴ６と、チョークコイルＬ３と、コンデンサＣ３とを有する。制御部５０は、抵抗Ｒ５〜抵抗Ｒ７と、増幅器ＡＭＰ２と、誤差増幅器ＥＲＡ３と、スイッチＳＷ２と、三角波発振器ＯＳＣ１と、ＰＷＭ比較器ＰＷＭ３とを有する。
【００２７】
メインスイッチングトランジスタＦＥＴ５は、ドレインに入力端子（ＩＮ３）が接続され、直流入力電圧ＶＩＮが、入力端子（ＩＮ３）を介して印加される。メインスイッチングトランジスタＦＥＴ５のソースは、同期側スイッチングトランジスタＦＥＴ６のドレインに接続されている。同期側スイッチングトランジスタＦＥＴ６のソースは、出力端子（ＯＵＴ３）に接続されている。さらに、メインスイッチングトランジスタＦＥＴ５のソース及び同期側スイッチングトランジスタＦＥＴ６のドレインは、チョークコイルＬ３に接続されている。このチョークコイルＬ３は、グランドに接続されている。また、コンデンサＣ３が、出力端子（ＯＵＴ３）とグランドとの間に接続されている。なお、本実施形態では、出力端子（ＯＵＴ３）は、外部装置（例えば電子機器）のＮＭＯＳトランジスタのバックゲートに接続されている。
【００２８】
出力端子（ＯＵＴ３）は、制御部５０の入力端子（ＦＢ３）に接続されている。出力端子（ＯＵＴ３）は、抵抗Ｒ５を介し、増幅器ＡＭＰ２の反転入力端子に接続されている。この反転入力端子には、ＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＮが抵抗Ｒ５を介して帰還された電圧Ｖ３が印加される。一方、増幅器ＡＭＰ２の非反転入力端子は、グランドに接続されている。また、増幅器ＡＭＰ２の出力端子（Ｎ５）と該増幅器ＡＭＰ２の反転入力端子との間には、図示するように、帰還抵抗Ｒ６が接続されている。
【００２９】
増幅器ＡＭＰ２の出力端子（Ｎ５）は、抵抗Ｒ７を介し、誤差増幅器ＥＲＡ３の反転入力端子に接続されている。一方、誤差増幅器ＥＲＡ３は、非反転入力端子に、スイッチＳＷ２が接続されている。この非反転入力端子には、スイッチＳＷ２を介して、接地電圧または基準電圧ｅ３が印加される。基準電圧ｅ３の値は、該電圧ｅ３の値が、前記反転入力端子に印加される電圧Ｖ４の値と等しくなるときに、電圧ＶＢＧＮの値が目標電圧値になるように設定されている。
【００３０】
ＰＷＭ比較器ＰＷＭ３は、プラス側入力端子（＋）及びマイナス側入力端子（−）を有する。このプラス側入力端子（＋）は、誤差増幅器ＥＲＡ３の出力端子（Ｎ６）に接続されている。一方、マイナス側入力端子（−）は、前記ＰＷＭ比較器ＰＷＭ１，ＰＷＭ２と同様に、三角波発振器ＯＳＣ１に接続されている。
【００３１】
ＰＷＭ比較器ＰＷＭ３の出力端子（Ｑ３）は、非反転出力端子（ＤＨ３）を介してメインスイッチングトランジスタＦＥＴ５のゲートに接続されている。一方、ＰＷＭ比較器ＰＷＭ３の出力端子（＊Ｑ３）は、反転出力端子（ＤＬ３）を介して同期側スイッチングトランジスタＦＥＴ６のゲートに接続されている。
【００３２】
次に、電源装置１０の制御方法を、図１を参照しつつ説明する。第１ＤＣ−ＤＣコンバータ２０は、トランジスタＦＥＴ１，ＦＥＴ２を交互にオン・オフ制御することにより、電源電圧ＶＣＣの値を制御する。この第１ＤＣ−ＤＣコンバータ２０では、メインスイッチングトランジスタＦＥＴ１のオン時間ＴＯＮと該メインスイッチングトランジスタＦＥＴ１のオフ時間ＴＯＦＦとの比（デューティー比）を変化させることにより、直流入力電圧ＶＩＮに対して、電源電圧ＶＣＣを目標電圧値に制御することができる。本実施形態では、電源電圧ＶＣＣが、出力端子（ＯＵＴ１）を介し、外部装置に供給される。
【００３３】
入力電圧ＶＩＮと電源電圧ＶＣＣとの関係は、下記の数式のように表される。
ＶＣＣ＝{ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）}×ＶＩＮ
ここで、ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）：デューティー比
【００３４】
抵抗Ｒ１，Ｒ２は、電源電圧ＶＣＣを分圧し、分圧された電圧Ｖ１は、誤差増幅器ＥＲＡ１に入力される。誤差増幅器ＥＲＡ１は、電圧Ｖ１と基準電圧ｅ１とを比較し、誤差出力電圧ＶＯＰ１をＰＷＭ比較器ＰＷＭ１に出力する。この誤差出力電圧ＶＯＰ１は、基準電圧ｅ１と電圧Ｖ１との誤差電圧を反転増幅したものである。
【００３５】
ＰＷＭ比較器ＰＷＭ１には、誤差出力電圧ＶＯＰ１がプラス側入力端子（＋）に、前記三角波発振器ＯＳＣ１から、三角波信号ＶＳがマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ１は、誤差出力電圧ＶＯＰ１と三角波信号ＶＳの電圧値とを比較する。
【００３６】
誤差出力電圧ＶＯＰ１が、三角波信号ＶＳの電圧値よりも大きいときは、ＰＷＭ比較器ＰＷＭ１が、ハイレベルのＰＷＭ信号を、出力端子（Ｑ１）から出力する。このとき、ＰＷＭ比較器ＰＷＭ１は、ローレベルの反転ＰＷＭ信号を、反転出力端子（＊Ｑ１）から出力する。一方、誤差出力電圧ＶＯＰ１が、三角波信号ＶＳの電圧値よりも小さいときは、ＰＷＭ比較器ＰＷＭ１が、ローレベルのＰＷＭ信号を、出力端子（Ｑ１）から出力する。このとき、ＰＷＭ比較器ＰＷＭ１は、ハイレベルの反転ＰＷＭ信号を、反転出力端子（＊Ｑ１）から出力する。
【００３７】
電圧Ｖ１が基準電圧ｅ１に比べて低い場合には、誤差出力電圧ＶＯＰ１は大きくなり、ＰＷＭ信号がハイレベルになる期間（ＴＯＮ）が長くなる。これによって、前記デューティー比が大きくなり、電源電圧ＶＣＣが上昇する。これに対し、電圧Ｖ１が基準電圧ｅ１に比べて高い場合には、誤差出力電圧ＶＯＰ１は小さくなり、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなる。これによって、前記デューティー比が小さくなり、電源電圧ＶＣＣが下降する。
【００３８】
ＰＷＭ信号は、非反転出力端子（ＤＨ１）を介してメインスイッチングトランジスタＦＥＴ１のゲートに入力される。メインスイッチングトランジスタＦＥＴ１は、ＰＷＭ信号が、ハイレベルのときにオン状態になり、ローレベルのときにオフ状態になる。また、反転ＰＷＭ信号は、反転出力端子（ＤＬ１）を介して同期側スイッチングトランジスタＦＥＴ２のゲートに入力される。同期側スイッチングトランジスタＦＥＴ２は、反転ＰＷＭ信号が、ローレベルのときにオフ状態になり、ハイレベルのときにオン状態になる。ＰＷＭ信号がハイレベルとローレベルとの間を所定のデューティーで繰り返し変化し、同時に反転ＰＷＭ信号がローレベルとハイレベルとの間を所定のデューティーで繰り返し変化することにより、電源電圧ＶＣＣが、目標電圧に制御されて、出力端子（ＯＵＴ１）を介して外部装置（例えば電子機器）の電源端子に供給される。
【００３９】
本実施形態の第１ＤＣ−ＤＣコンバータ２０は、電源電圧ＶＣＣを外部装置に供給するときに、次のように動作する。第１ＤＣ−ＤＣコンバータ２０が、電源電圧ＶＣＣを外部装置に供給するときは、図示するように、電流Ｉ１が、センス抵抗ＲＳを流れる。この電流Ｉ１は、センス抵抗ＲＳの両端間に、電圧ＶＲＳを発生させる。そして、この電圧ＶＲＳは、図示するように、増幅器ＡＭＰ１の反転入力端子及び非反転側入力端子に印加される。この増幅器ＡＭＰ１は、バッファとしての機能を有する。
【００４０】
本実施形態では、電源電圧ＶＣＣは、電源装置１０が外部機器に供給する電圧（電源電圧ＶＣＣ及びバックゲート電圧ＶＢＧＰ，ＶＢＧＮ）の内の一つであるから、本発明の第１直流電圧に相当する。電流Ｉ１は、図示しない外部装置の負荷に応じて変化し、図１から理解できるように、電源電圧ＶＣＣに関連するから、本発明の出力電流に相当する。また、センス抵抗ＲＳは、電流Ｉ１を通電させて電圧ＶＲＳに変換するから、本発明の抵抗素子に相当する。本実施形態では、センス抵抗ＲＳ及び増幅器ＡＭＰ１が、本発明の検出部（電圧変更部）に相当する。
【００４１】
増幅器ＡＭＰ１は、誤差増幅電圧ＶＰを出力する。この誤差増幅電圧ＶＰは、センス抵抗ＲＳの一端の電位と該抵抗ＲＳの他端の電位との電位差（ＶＲＳ）に比例した値を有し、本発明の検出値に相当する。誤差増幅電圧ＶＰは、比較器ＣＯＭＰ１の第２非反転入力端子に入力される。比較器ＣＯＭＰ１は、誤差増幅電圧ＶＰを、基準電圧ｅ５と比較する。この比較器ＣＯＭＰ１は、誤差増幅電圧ＶＰが基準電圧ｅ５よりも大きいときに、ハイレベル信号を出力する。比較器ＣＯＭＰ１がハイレベル信号を出力するときは、電源電圧ＶＣＣが、外部機器に供給されており、電流Ｉ１が所定値以上流れ、前記誤差増幅電圧ＶＰの値が基準電圧ｅ５の値を上回っている状態である。
【００４２】
一方、比較器ＣＯＭＰ１は、誤差出力信号ＶＰが基準電圧ｅ５よりも小さいときに、ローレベル信号を出力する。比較器ＣＯＭＰ１がローレベル信号を出力するときは、電源電圧が外部機器に供給されておらず、電流Ｉ１が流れていない状態である。なお、比較器ＣＯＭＰ１は、誤差増幅電圧ＶＰを基準電圧ｅ５と比較し、ハイレベル信号またはローレベル信号を出力するから、本発明の比較部（電圧変更部）に相当する。
【００４３】
第２ＤＣ−ＤＣコンバータ３０は、第１ＤＣ−ＤＣコンバ−タ２０の比較器ＣＯＭＰ１がハイレベル信号を出力すると、次のように動作する。第２ＤＣ−ＤＣコンバータ３０は、上述した第１ＤＣ−ＤＣコンバータ２０と同様に、トランジスタＦＥＴ３，ＦＥＴ４を交互にオン・オフ制御することにより、バックゲート電圧ＶＢＧＰの値を制御する。ここでは、第１ＤＣ−ＤＣコンバータ２０と同一の制御方法の説明を省略する。本実施形態では、バックゲート電圧ＶＢＧＰが、出力端子（ＯＵＴ２）を介し、外部装置のＰＭＯＳトランジスタのバックゲートに供給される。
【００４４】
抵抗Ｒ３，Ｒ４は、バックゲート電圧ＶＢＧＰを分圧し、分圧された電圧Ｖ２が、誤差増幅器ＥＲＡ２に入力される。スイッチＳＷ１は、前記比較器ＣＯＭＰ１が出力したハイレベル信号を受信すると、端子Ｔ１に接続される。これにより、基準電圧ｅ１が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ２の非反転入力端子に印加される。
【００４５】
誤差増幅器ＥＲＡ２は、電圧Ｖ２と基準電圧ｅ１とを比較し、誤差出力電圧ＶＯＰ２をＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力電圧ＶＯＰ２は、基準電圧ｅ１と電圧Ｖ２との誤差電圧を反転増幅したものである。
【００４６】
ＰＷＭ比較器ＰＷＭ２には、図示するように、誤差出力電圧ＶＯＰ２がプラス側入力端子（＋）に、三角波信号ＶＳがマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ２は、上述したＰＷＭ比較器ＰＷＭ１と同様に動作し、バックゲート電圧ＶＢＧＰが、電源電圧ＶＣＣと同じ値を有するように制御されて、出力端子（ＯＵＴ２）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ１は、バックゲート電圧ＶＢＧＰの電圧値が電源電圧ＶＣＣ（第１直流電圧）の電圧値とほぼ同じになるように設定されているから、本発明の第１選択電圧に相当する。また、基準電圧ｅ１の供給電源Ｓ１は、バックゲート電圧ＶＢＧＰの電圧値を、電源電圧ＶＣＣの電圧値とほぼ同じ値に設定するために用いられるから、本発明の第１電源に相当する。
【００４７】
一方、第２ＤＣ−ＤＣコンバータ３０は、第１ＤＣ−ＤＣコンバータ２０の比較器ＣＯＭＰ１がローレベル信号を出力すると、次のように動作する。スイッチＳＷ１は、前記ローレベル信号を受信すると、端子Ｔ２に接続される。これにより、基準電圧ｅ２が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ２の非反転入力端子に印加される。この基準電圧ｅ２の値は、基準電圧ｅ１の値よりも大きい値に設定されている。なお、スイッチＳＷ１は、前記ハイレベル信号または前記ローレベル信号を受信すると、端子Ｔ１または端子Ｔ２に接続され、前記供給電源Ｓ１または基準電圧ｅ２の供給電源Ｓ２に接続されるから、本発明の第１切替部（電圧変更部）に相当する。
【００４８】
誤差増幅器ＥＲＡ２は、電圧Ｖ２と基準電圧ｅ２とを比較し、誤差出力電圧ＶＯＰ３をＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力電圧ＶＯＰ３は、基準電圧ｅ２と電圧Ｖ２との誤差電圧を反転増幅したものである。
【００４９】
ＰＷＭ比較器ＰＷＭ２には、誤差出力電圧ＶＯＰ３がプラス側入力端子（＋）に、三角波信号ＶＳがマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ２は、上述したＰＷＭ比較器ＰＷＭ１と同様に動作し、バックゲート電圧ＶＢＧＰが、電源電圧ＶＣＣの値よりも大きい値を有するように制御されて、出力端子（ＯＵＴ２）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ２は、バックゲート電圧ＶＢＧＰの電圧値が電源電圧ＶＣＣ（第１直流電圧）の電圧値よりも大きくなるように、あらかじめ設定されているから、本発明の第２選択電圧に相当する。また、基準電圧ｅ２の供給電源Ｓ２は、バックゲート電圧ＶＢＧＰの電圧値を、電源電圧ＶＣＣの電圧値よりも大きい値に設定するために用いられるから、本発明の第２電源に相当する。
【００５０】
また、第３ＤＣ−ＤＣコンバータ４０は、第１ＤＣ−ＤＣコンバータ２０の比較器ＣＯＭＰ１がハイレベル信号を出力すると、次のように動作する。ここでは、上述した第１及び第２ＤＣ−ＤＣコンバータ２０，３０と同一の制御方法の説明を省略する。第３ＤＣ−ＤＣコンバータ４０は、第１及び第２ＤＣ―ＤＣコンバータ２０，３０と同様に、トランジスタＦＥＴ５，ＦＥＴ６を交互にオン・オフ制御することにより、バックゲート電圧ＶＢＧＮの値を制御する。本実施形態では、負の電圧値を有するバックゲート電圧ＶＢＧＮが、出力端子（ＯＵＴ３）を介し、外部装置のＮＭＯＳトランジスタのバックゲートに供給される。
【００５１】
スイッチＳＷ２は、前記比較器ＣＯＭＰ１が出力したハイレベル信号を受信すると、端子Ｔ４に接続される。これにより、基準電圧ｅ３が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ３の非反転入力端子に印加される。
【００５２】
誤差増幅器ＥＲＡ３は、前記電圧Ｖ４と基準電圧ｅ３とを比較し、誤差出力電圧ＶＯＰ４をＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力信号ＶＯＰ４は、基準電圧ｅ３と電圧Ｖ４との誤差電圧を反転増幅したものである。
【００５３】
ＰＷＭ比較器ＰＷＭ３には、誤差出力電圧ＶＯＰ４がプラス側入力端子（＋）に、三角波信号ＶＳがマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ３は、上述したＰＷＭ比較器ＰＷＭ１，ＰＷＭ２と同様に動作し、バックゲート電圧ＶＢＧＮが、目標電圧値を有するように制御されて、出力端子（ＯＵＴ３）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。
【００５４】
一方、第３ＤＣ−ＤＣコンバータ４０は、第１ＤＣ−ＤＣコンバータ２０の比較器ＣＯＭＰ１がローレベル信号を出力すると、次のように動作する。スイッチＳＷ２は、前記ローレベル信号を受信すると、端子Ｔ３に接続される。これにより、接地電圧が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ３の非反転入力端子に印加される。なお、スイッチＳＷ２は、前記ハイレベル信号または前記ローレベル信号を受信すると、端子Ｔ３または端子Ｔ４に接続され、接地電圧または基準電圧ｅ３を選択するから、本発明の第２切替部（電圧変更部）に相当する。
【００５５】
誤差増幅器ＥＲＡ３は、電圧Ｖ４と接地電圧とを比較し、誤差出力電圧ＶＯＰ５をＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力電圧ＶＯＰ５は、接地電圧と電圧Ｖ４との誤差電圧を反転増幅したものである。
【００５６】
ＰＷＭ比較器ＰＷＭ３には、誤差出力電圧ＶＯＰ５がプラス側入力端子（＋）に、三角波信号ＶＳがマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ３は、上述したＰＷＭ比較器ＰＷＭ１，ＰＷＭ２と同様に動作し、バックゲート電圧ＶＢＧＮが、接地電圧値を有するよう制御されて、出力端子（ＯＵＴ３）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。
【００５７】
＜実施形態１の効果＞
上述した実施形態１の電源装置１０及びその制御回路は、センス抵抗ＲＳ及び増幅器ＡＭＰ１によって、電流Ｉ１を検出し、電流Ｉ１に基づいて、比較器ＣＯＭＰ１及びスイッチＳＷ１，ＳＷ２を用い、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの値を変化させる。本実施形態では、センス抵抗ＲＳ及び増幅器ＡＭＰ１が、外部装置に供給する電流Ｉ１を検出し、比較器ＣＯＭＰ１及びスイッチＳＷ１を用い、外部装置が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に制御し、スレッシュホールド電圧を高くすることができ、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
また、本実施形態の電源装置１０及びその制御回路によれば、比較器ＣＯＭＰ１及びスイッチＳＷ１を用い、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値と同じ値に制御し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に制御した場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくすることができ、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができる。
【００５８】
さらに、本実施形態の電源装置１０の制御方法によれば、電流Ｉ１を検出し、電流Ｉ１に基づいて、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの値を変化させる。本実施形態では、外部装置に供給する電流Ｉ１を検出し、外部装置が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に制御し、スレッシュホールド電圧を高くすることができ、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
加えて、本実施形態の電源装置１０の制御方法によれば、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値とほぼ同じ値に制御し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に制御する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくすることができ、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができる。
【００５９】
実施形態１の電源装置１０及びその制御回路では、比較器ＣＯＭＰ１が、センス抵抗ＲＳの両端の電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）と、基準電圧ｅ５またはソフトスタート用コンデンサＣＳの電圧との大小関係を比較した結果に基づいて、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、あらかじめ設定された基準電圧ｅ１〜ｅ３の内から選択する。本実施形態では、比較器ＣＯＭＰ１の比較結果ごとに、スイッチＳＷ１，ＳＷ２が、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ１〜ｅ３の内から選択し、選択した基準電圧を、スレッシュホールド電圧を変更するために、最適なものとすることができる。
また、本実施形態の電源装置１０及びその制御回路によれば、比較器ＣＯＭＰ１の比較結果ごとに、スイッチＳＷ１，ＳＷ２が、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ１〜ｅ３の内から選択し、選択した基準電圧を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの動作速度を早めるために、最適なものとすることができる。
【００６０】
さらに、本実施形態の電源装置１０の制御方法によれば、電流Ｉ１に起因して生じる電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）と、基準電圧ｅ５との大小関係を比較した結果に基づいて、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、あらかじめ設定された基準電圧ｅ１〜ｅ３の内から選択する。本実施形態では、誤差増幅電圧ＶＰと基準電圧ｅ５またはソフトスタート用コンデンサＣＳの電圧との比較結果ごとに、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ１〜ｅ３の内から選択し、選択した基準電圧を、スレッシュホールド電圧を変更するために、最適なものとすることができる。
加えて、本実施形態の電源装置１０の制御方法によれば、前記誤差増幅電圧ＶＰと基準電圧ｅ５またはソフトスタート用コンデンサＣＳの電圧との比較結果ごとに、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ１〜ｅ３の内から選択し、選択した基準電圧を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの動作速度を早めるために、最適なものとすることができる。
【００６１】
実施形態１の電源装置１０は、電流Ｉ１を通電させて電圧ＶＲＳに変換する抵抗素子ＲＳと、該電圧ＶＲＳに変換された電流Ｉ１の値が入力される増幅器ＡＭＰ１とを備えている。本実施形態では、簡易な構成（抵抗素子ＲＳ）によって、電流Ｉ１を電圧ＶＲＳに変換することができ、増幅器ＡＭＰ１（バッファ）によって、入力インピ−ダンスを高くしているので、電流Ｉ１が増幅器ＡＭＰ１に流れ込むことがなく、外部装置に流れる電流を精度良く検出することができる。
また、本実施形態の電源装置１０の制御回路によれば、電圧ＶＲＳに変換された電流Ｉ１の値が入力される増幅器ＡＭＰ１を備えている。本実施形態では、増幅器ＡＭＰ１（バッファ）によって、入力インピ−ダンスを高くしているので、電流Ｉ１が増幅器ＡＭＰ１に流れ込むことを防ぐことができる。
【００６２】
実施形態１の電源装置１０及びその制御回路は、比較部ＣＯＭＰ１の比較結果に基づいて、センス抵抗ＲＳの両端の電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）が、基準電圧ｅ５の値よりも大きいと判断したときに、スイッチＳＷ１は、端子Ｔ１に接続されて、基準電圧ｅ１を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを所定値以上流れ、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなり、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値とほぼ同じ値になるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に設定する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１０及びその制御回路によれば、比較部ＣＯＭＰ１の比較結果に基づいて、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さいと判断したときに、スイッチＳＷ１は、端子Ｔ２に接続されて、基準電圧ｅ２を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを流れず、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さくなり、外部装置が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値よりも大きい値になるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値とほぼ同じ値に設定する場合に比べて、スレッシュホールド電圧を高くして、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
【００６３】
さらに、本実施形態の電源装置１０の制御方法によれば、前記誤差増幅電圧ＶＰと基準電圧ｅ５の値との大小関係を比較した結果に基づいて、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きいと判断したときに、基準電圧ｅ１を選択する。本実施形態では、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなり、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値とほぼ同じになるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に設定する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
加えて、本実施形態の電源装置１０の制御方法によれば、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さいと判断したときに、基準電圧ｅ２を選択する。本実施形態では、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さくなり、外部装置が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値よりも大きい値になるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値と同じに設定する場合に比べて、スレッシュホールド電圧を高くして、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
【００６４】
実施形態１の電源装置１０及びその制御回路によれば、基準電圧ｅ１（第１選択電圧）によって、バックゲート電圧ＶＢＧＰを、電圧値が電源電圧ＶＣＣとほぼ同じ値になるようにに設定すると、電圧値が前記電源電圧ＶＣＣよりも大きい値になるように設定する場合に比べて、外部装置が動作状態であるときに、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
また、本実施形態の電源装置１０及びその制御回路によれば、基準電圧ｅ２（第２選択電圧）によって、バックゲート電圧ＶＢＧＰを、電圧値が電源電圧ＶＣＣよりも大きい値になるように設定すると、電圧値が電源電圧ＶＣＣとほぼ同じ値になるように設定する場合に比べて、外部装置が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００６５】
さらに、本実施形態の電源装置１０の制御方法によれば、基準電圧ｅ１（第１選択電圧）を用いてバックゲート電圧を設定し、外部装置が動作状態であるときに、該バックゲート電圧をＰＭＯＳトランジスタのバックゲートに出力すると、電圧値が電源電圧ＶＣＣよりも大きい電圧を、前記バックゲートに出力する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
加えて、本実施形態の電源装置１０の制御方法によれば、基準電圧ｅ２（第２選択電圧）を用いてバックゲート電圧を設定し、外部装置が待機状態であるときに、該バックゲート電圧をＰＭＯＳトランジスタのバックゲートに出力すると、電圧値が電源電圧ＶＣＣよりも小さい電圧を、前記バックゲートに出力する場合に比べて、スレッシュホールド電圧を高く設定して、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００６６】
実施形態１の電源装置１０及びその制御回路は、比較部ＣＯＭＰ１の比較結果に基づいて、センス抵抗ＲＳの両端の電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）が、基準電圧ｅ５の値よりも大きいと判断したときに、スイッチＳＷ２は、端子Ｔ３に接続されて、接地電圧を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを所定値以上流れ、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなると、バックゲート電圧ＶＢＧＮの値を、接地電圧になるように設定し、バックゲート電圧ＶＢＧＮの値を接地電圧に設定しない場合に比べて、外部装置が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１０及びその制御回路によれば、比較部ＣＯＭＰ１の比較結果に基づいて、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さいと判断したときに、スイッチＳＷ２は、端子Ｔ４に接続されて、基準電圧ｅ３を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを流れず、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さくなると、バックゲート電圧ＶＢＧＮの値を、スイッチＳＷ２が端子Ｔ３に接続されるときと比較して小さくなる（絶対値が大きくなる）ように設定し、バックゲート電圧ＶＢＧＮの値を接地電圧に設定する場合に比べて、外部装置が待機状態であるときに、スレッシュホールド電圧を高くして、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
【００６７】
実施形態１の電源装置１０及びその制御回路によれば、接地電圧によって、バックゲート電圧ＶＢＧＮを、電圧値が接地電圧値になるように設定すると、電圧値が接地電圧値にならないように設定する場合に比べて、外部装置が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
また、本実施形態の電源装置１０及びその制御回路によれば、基準電圧ｅ３によって、バックゲート電圧ＶＢＧＮの電圧値を、前記接地電圧を用いる場合に比べて小さい値（絶対値が大きい値）に設定すると、バックゲート電圧ＶＢＧＮを、前記接地電圧により設定する場合に比べて、外部装置が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００６８】
さらに、本実施形態の電源装置１０の制御方法によれば、接地電圧を用いてバックゲート電圧ＶＢＧＮを設定し、外部装置が動作状態であるときに、該バックゲート電圧ＶＢＧＮを、ＮＭＯＳトランジスタのバックゲートに出力すると、基準電圧ｅ３を用いて設定したバックゲート電圧ＶＢＧＮを、ＮＭＯＳトランジスタのバックゲートに出力する場合に比べて、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
加えて、本実施形態の電源装置１０の制御方法によれば、基準電圧ｅ３によって、バックゲート電圧ＶＢＧＮを設定し、外部装置が待機状態であるときに、該バックゲート電圧ＶＢＧＮをＮＭＯＳトランジスタのバックゲートに出力すると、前記接地電圧によって、バックゲート電圧を設定し、該バックゲート電圧を前記ＮＭＯＳトランジスタのバックゲートに出力する場合に比べて、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００６９】
＜実施形態２＞
本発明の実施形態２を、図２を参照しつつ説明する。図２は、実施形態２の電源装置１０Ａの回路構成図である。ここでは、実施形態１と同一の構成は同一の符号を付しその説明を省略する。第２ＤＣ−ＤＣコンバータ３０においては、図示するように、基準電圧ｅ２または基準電圧ｅ７が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ２の非反転入力端子に印加される。この基準電圧ｅ７の値は、前記基準電圧ｅ１の値と同じ値に設定されている。
【００７０】
図２に図示するように、第３ＤＣ−ＤＣコンバータ４０においては、基準電圧ｅ８または基準電圧ｅ９が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ３の非反転入力端子に印加される。基準電圧ｅ８の値は、基準電圧ｅ１の値よりも小さい値に設定されている。また、基準電圧ｅ９の値は、基準電圧ｅ８よりも大きい値に設定されている。
【００７１】
第２ＤＣ−ＤＣコンバータ３０は、第１ＤＣ−ＤＣコンバ−タ２０の比較器ＣＯＭＰ１がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ１は、前記ハイレベル信号を受信すると、端子Ｔ１１に接続される。これにより、基準電圧ｅ７が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ２の非反転入力端子に印加される。
【００７２】
誤差増幅器ＥＲＡ２は、電圧Ｖ２と基準電圧ｅ７とを比較し、誤差出力信号ＶＯＰ２１をＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力信号ＶＯＰ２１は、基準電圧ｅ７と電圧Ｖ２との誤差電圧を反転増幅したものである。
【００７３】
本実施形態では、ＰＷＭ比較器ＰＷＭ２が、実施形態１と同様に動作し、バックゲート電圧ＶＢＧＰが、電源電圧ＶＣＣとほぼ同じ値を有するように制御されて、出力端子（ＯＵＴ２）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ７は、バックゲート電圧ＶＢＧＰの電圧値が電源電圧ＶＣＣ（第１直流電圧）の電圧値とほぼ同じになるように設定されているから、本発明の第１選択電圧に相当する。なお、基準電圧ｅ７の電源Ｓ７は、バックゲート電圧ＶＢＧＰの電圧値を、電源電圧ＶＣＣの電圧値とほぼ同じ値に設定するために用いられるから、本発明の第１電源に相当する。
【００７４】
一方、スイッチＳＷ１は、前記ローレベル信号を受信すると、端子Ｔ２に接続される。これにより、基準電圧ｅ２が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ２の非反転入力端子に印加される。本実施形態では、ＰＷＭ比較器ＰＷＭ２が、実施形態１と同様に動作し、バックゲート電圧ＶＢＧＰが、電源電圧ＶＣＣの値よりも大きい値を有するように制御されて、出力端子（ＯＵＴ２）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。
【００７５】
また、第３ＤＣ−ＤＣコンバータ４０は、第１ＤＣ−ＤＣコンバータ２０の比較器ＣＯＭＰ１がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ２は、前記ハイレベル信号を受信すると、端子Ｔ１３に接続される。これにより、基準電圧ｅ８が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ３の非反転入力端子に印加される。
【００７６】
誤差増幅器ＥＲＡ３は、電圧Ｖ４と基準電圧ｅ８とを比較し、誤差出力信号ＶＯＰ４１をＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力信号ＶＯＰ４１は、基準電圧ｅ８と電圧Ｖ４との誤差電圧を反転増幅したものである。
【００７７】
本実施形態では、ＰＷＭ比較器ＰＷＭ３が、実施形態１と同様に動作し、負の電圧値を有するバックゲート電圧ＶＢＧＮが、電源電圧ＶＣＣ及び接地電圧よりも小さい値を有するように制御されて、出力端子（ＯＵＴ３）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ８は、バックゲート電圧ＶＢＧＮの電圧値が電源電圧ＶＣＣ（第１直流電圧）の電圧値及び接地電圧値よりも小さくなるように設定されているから、本発明の第３選択電圧に相当する。なお、基準電圧ｅ８の電源Ｓ８は、バックゲート電圧ＶＢＧＮの電圧値を、電源電圧ＶＣＣの電圧値及び接地電圧値よりも小さい値に設定するために用いられるから、本発明の第３電源に相当する。
【００７８】
一方、スイッチＳＷ２は、前記ローレベル信号を受信すると、端子Ｔ１４に接続される。これにより、基準電圧ｅ９が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ３の非反転入力端子に印加される。
【００７９】
誤差増幅器ＥＲＡ３は、電圧Ｖ４と基準電圧ｅ９とを比較し、誤差出力信号ＶＯＰ４２をＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力信号ＶＯＰ４２は、基準電圧ｅ９と電圧Ｖ４との誤差電圧を反転増幅したものである。
【００８０】
本実施形態では、ＰＷＭ比較器ＰＷＭ３が、実施形態１と同様に動作し、負の電圧値を有するバックゲート電圧ＶＢＧＮが、出力端子（ＯＵＴ３）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ９は、スイッチＳＷ２を端子Ｔ１３に接続したときよりも、バックゲート電圧ＶＢＧＮの絶対電圧値が大きくなるように設定されているから、本発明の第４選択電圧に相当する。なお、基準電圧ｅ９の電源Ｓ９は、バックゲート電圧ＶＢＧＮの絶対電圧値を、基準電圧ｅ８を用いるときに比べて大きい値に設定するために用いられるから、本発明の第４電源に相当する。
【００８１】
＜実施形態２の効果＞
上述した実施形態２の電源装置１０Ａ及びその制御回路によれば、比較部ＣＯＭＰ１の比較結果に基づいて、センス抵抗ＲＳの両端の電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）が、基準電圧ｅ５の値よりも大きいと判断したときに、スイッチＳＷ１は、端子Ｔ１１に接続されて、基準電圧ｅ７を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを所定値以上流れ、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなり、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値とほぼ同じ値になるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に設定する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
【００８２】
さらに、本実施形態の電源装置１０Ａの制御方法によれば、前記誤差増幅電圧ＶＰと基準電圧ｅ５の値との大小関係を比較した結果に基づいて、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きいと判断したときに、基準電圧ｅ７を選択する。本実施形態では、誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなり、外部装置が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電源電圧ＶＣＣの値と同じになるように設定し、バックゲート電圧ＶＢＧＰの値を電源電圧ＶＣＣの値よりも大きい値に設定する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
【００８３】
実施形態２の電源装置１０Ａ及びその制御回路は、比較部ＣＯＭＰ１の比較結果に基づいて、センス抵抗ＲＳの両端の電位差（ＶＲＳ）を増幅した電圧（誤差増幅電圧ＶＰ）が基準電圧ｅ５の値よりも大きいと判断したときに、スイッチＳＷ２が、端子Ｔ１３に接続されて、基準電圧ｅ８を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを所定値以上流れ、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも大きくなると、バックゲート電圧ＶＢＧＮの値を、電源電圧ＶＣＣの値及び接地電圧値より小さくなるように設定し、バックゲート電圧ＶＢＧＮの値を、電源電圧ＶＣＣの値よりも大きい値及び接地電圧値に設定する場合に比べて、外部装置が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１０Ａ及びその制御回路によれば、比較部ＣＯＭＰ１の比較結果に基づいて、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さいと判断したときに、スイッチＳＷ２は、端子Ｔ１４に接続されて、基準電圧ｅ９を選択する。本実施形態では、電流Ｉ１が抵抗ＲＳを流れず、前記誤差増幅電圧ＶＰが基準電圧ｅ５の値よりも小さくなると、バックゲート電圧ＶＢＧＮの値を、スイッチＳＷ２が端子Ｔ１３に接続されるときに比べて大きくなるように設定し、スイッチＳＷ２が端子Ｔ１３接続されるときに比べてスレッシュホールド電圧を高くして、外部装置が待機状態であるときに、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
【００８４】
実施形態２の電源装置１０Ａ及びその制御回路は、基準電圧ｅ８（第３選択電圧）によって、バックゲート電圧ＶＢＧＮを、電圧値が電源電圧ＶＣＣ及び接地電圧よりも小さい値になるように設定すると、電圧値が前記電源電圧ＶＣＣ及び接地電圧よりも大きい値になるように設定する場合に比べて、外部装置が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
また、本実施形態２の電源装置１０Ａ及びその制御回路によれば、基準電圧ｅ９（第４選択電圧）によって、バックゲート電圧ＶＢＧＮの絶対電圧値を、前記基準電圧ｅ８を用いる場合に比べて大きい値に設定すると、バックゲート電圧ＶＢＧＮを、基準電圧ｅ８により設定する場合に比べて、外部装置が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００８５】
さらに、本実施形態の電源装置１０Ａの制御方法によれば、基準電圧ｅ８（第３選択電圧）を用いてバックゲート電圧ＶＢＧＮを設定し、外部装置が動作状態であるときに、該バックゲート電圧ＶＢＧＮを、ＮＭＯＳトランジスタのバックゲートに出力すると、電圧値が前記電源電圧ＶＣＣ及び接地電圧よりも小さい電圧を、ＮＭＯＳトランジスタのバックゲートに出力する場合に比べて、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
加えて、本実施形態の電源装置１０Ａの制御方法によれば、基準電圧ｅ９（第４選択電圧）によって、バックゲート電圧ＶＢＧＮを設定し、外部装置が待機状態であるときに、該バックゲート電圧ＶＢＧＮをＮＭＯＳトランジスタのバックゲートに出力すると、前記基準電圧ｅ８（第３選択電圧）によって、バックゲート電圧を設定し、該バックゲート電圧を前記ＮＭＯＳトランジスタのバックゲートに出力する場合に比べて、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
【００８６】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態２の電源装置１０Ａ及び制御回路においては、基準電圧ｅ７の値を、前記基準電圧ｅ１の値と同じに設定することに限らず、基準電圧ｅ１の値よりも大きく基準電圧ｅ２の値よりも小さい値に設定してもよい。なお、上述した実施形態の電源装置１０，１０Ａの制御部５０は、単一の半導体チップ又は複数の半導体チップにより構成してもよい。また、電源装置１０，１０Ａを、単一の半導体チップ又は複数の半導体チップにより構成してもよい。さらに、電子機器を、制御部及びＤＣ−ＤＣコンバータを備える電源装置を用いるものとしてもよい。
【００８７】
本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１）  電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御回路において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備えることを特徴とする電源装置の制御回路。
（付記２）  前記電圧変更部は、前記出力電流を検出する検出部と、前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部と、を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記３）  前記検出部は、電圧に変換された前記出力電流の値が入力されて前記検出値を出力するバッファを備えることを特徴とする付記２に記載の電源装置の制御回路。
（付記４）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、前記第１選択電圧を供給する第１電源と、前記第２選択電圧を供給する第２電源と、を備え、前記選択部は、前記第１電源又は前記第２電源のいずれか一方に接続される第１切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第１切替部を前記第１電源に接続して前記第１選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第１切替部を前記第２電源に接続して前記第２選択電圧を選択することを特徴とする付記２に記載の電源装置の制御回路。
（付記５）  前記第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記４に記載の電源装置の制御回路。
（付記６）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、前記第３選択電圧を供給する第３電源と、前記第４選択電圧を供給する第４電源と、を備え、前記選択部は、前記第３電源又は前記第４電源のいずれか一方に接続される第２切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第２切替部を前記第３電源に接続して前記第３選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第２切替部を前記第４電源に接続して前記第４選択電圧を選択することを特徴とする付記２に記載の電源装置の制御回路。
（付記７）  前記第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記６に記載の電源装置の制御回路。
（付記８）  電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定する電圧変更部を備えることを特徴とする電源装置。
（付記９）  前記電圧変更部は、前記出力電流を検出する検出部と、前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部と、を備えることを特徴とする付記８に記載の電源装置。
（付記１０）  前記検出部は、前記出力電流を通電させて電圧に変換する抵抗素子と、前記抵抗素子によって電圧に変換された前記出力電流の値が入力されて前記検出値を出力するバッファと、を備えることを特徴とする付記９に記載の電源装置。
（付記１１）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値を設定する第２選択電圧であり、前記第１選択電圧を供給する第１電源と、前記第２選択電圧を供給する第２電源と、を備え、前記選択部は、前記第１電源又は前記第２電源のいずれか一方に接続される第１切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第１切替部を前記第１電源に接続して前記第１選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第１切替部を前記第２電源に接続して前記第２選択電圧を選択することを特徴とする付記９に記載の電源装置。
（付記１２）  前記第１直流電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記１１に記載の電源装置。
（付記１３）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、前記第３選択電圧を供給する第３電源と、前記第４選択電圧を供給する第４電源と、を備え、前記選択部は、前記第３電源又は前記第４電源のいずれか一方に接続される第２切替部を有し、前記選択部は、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第２切替部を前記第３電源に接続して前記第３選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第２切替部を前記第４電源に接続して前記第４選択電圧を選択することを特徴とする付記９に記載の電源装置。
（付記１４）  前記第１直流電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記１３に記載の電源装置。
（付記１５）  電圧値がそれぞれ異なる複数の直流電圧を出力する電源装置の制御方法において、
前記複数の直流電圧の内の一つである第１直流電圧に関連する出力電流を検出し、該検出された前記出力電流に基づいて、前記第１直流電圧を除いた少なくとも一つの前記直流電圧を設定することを特徴とする電源装置の制御方法。
（付記１６）  前記出力電流を検出し、該出力電流に起因して生じる検出値と基準電圧値との比較結果を出力し、前記比較結果に基づいて、前記少なくとも一つの前記直流電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択することを特徴とする付記１５に記載の電源装置の制御方法。
（付記１７）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに前記第１選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに前記第２選択電圧を選択することを特徴とする付記１６に記載の電源装置の制御方法。
（付記１８）  前記第１直流電圧をＰ型半導体素子の電源端子に出力し、前記第１選択電圧及び前記第２選択電圧によって設定された電圧値を有する前記直流電圧を、前記Ｐ型半導体素子のバックゲートに出力することを特徴とする付記１７に記載の電源装置の制御方法。
（付記１９）  前記あらかじめ設定された複数の設定電圧は、前記第１直流電圧の電圧値よりも小さい値に設定する第３選択電圧及び前記第３選択電圧の電圧値よりも大きい値に設定する第４選択電圧であり、前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに前記第３選択電圧を選択し、前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに前記第４選択電圧を選択することを特徴とする付記１６に記載の電源装置の制御方法。
（付記２０）  前記第１直流電圧をＮ型半導体素子の電源端子に出力し、前記第３選択電圧及び前記第４選択電圧によって設定された電圧値を有する前記直流電圧を、前記Ｎ型半導体素子のバックゲートに出力することを特徴とする付記１９に記載の電源装置の制御方法。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態１に係る電源装置の回路構成図である。
【図２】実施形態２に係る電源装置の回路構成図である。
【符号の説明】
【００８９】
１０，１０Ａ        電源装置
５０                制御部（制御回路）
ＡＭＰ１            増幅器（バッファ、検出部）
ＣＯＭＰ１          比較器（比較部）
ｅ１                基準電圧（設定電圧、第１選択電圧）
ｅ２                基準電圧（設定電圧、第２選択電圧）
ｅ５                基準電圧
ｅ８                基準電圧（設定電圧、第３選択電圧）
ｅ９                基準電圧（設定電圧、第４選択電圧）
Ｉ１                電流（出力電流）
ＲＳ                センス抵抗（検出部）
Ｓ１                供給電源（第１電源）
Ｓ２                供給電源（第２電源）
Ｓ８                供給電源（第３電源）
Ｓ９                供給電源（第４電源）
ＳＷ１              スイッチ（第１切替部）
ＳＷ２              スイッチ（第２切替部）
ＶＢＧＰ，ＶＢＧＮ  バックゲート電圧
ＶＣＣ              電源電圧（第１直流電圧）
ＶＰ                誤差増幅電圧（検出値）
【図１】
0004789662.tif 000002
【図２】
0004789662.tif 000003