(57)【特許請求の範囲】
【請求項１】
不純物拡散領域及び素子分離領域を有する半導体装置において、
第１の導電体が、前記不純物拡散領域上及び前記素子分離領域上を跨いで形成され、
前記第１の導電体のうち、前記不純物拡散領域上における第１の部位は、長手方向の側面に接するようにサイドウォ−ルが形成され、上面に接するように第２の導電体が形成され、
前記第１の導電体のうち、前記素子分離領域上における第２の部位は、長手方向の側面及び上面に接するように第２の導電体が形成され、
前記第１の部位及び前記第２の部位にて前記第１の導電体の幅が同一であり、
前記素子分離領域上における前記第２の導電体の上面及び側面のそれぞれ少なくとも一部に接するようにスルーホールが形成され、前記スルーホールは前記素子分離領域とも接していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の導電体は、ポリシリコンからなるゲート電極であり、
前記第２の導電体は、チタン又はコバルト又はニッケル又はモリブデンからなる金属シリサイドであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、小面積、高速かつ高信頼性を実現する半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【０００３】
デュアルゲート構造を持つ従来の半導体装置は、Ｎ型チャネルＭＯＳトランジスタ（以下、ＮＭＯＳという。）のゲート電極にＮ型不純物（例えばリン）をドープしたポリシリコン電極を用い、Ｐ型チャネルＭＯＳトランジスタ（以下、ＰＭＯＳという。）のゲート電極にはＰ型不純物（例えばボロン）をドープしたポリシリコン電極を用いることでＭＯＳデバイスの高性能化を実現している。しかし、Ｎ型不純物ドープ領域とＰ型不純物ドープ領域とに跨るゲート電極の境界部では、Ｎ型にもＰ型にもならない領域や、Ｎ型不純物とＰ型不純物との両方がドープされた真性領域が存在するため、Ｎ型不純物ドープ領域とＰ型不純物ドープ領域との境界部では抵抗値が極めて高くなり、ポリシリコン電極単体でＮＭＯＳとＰＭＯＳとの双方に電位を給電することが困難となっている。
【０００４】
また、微細プロセスにおいてゲート電極の加工寸法は最も小さく、ゲート電極は高抵抗化し、ＭＯＳトランジスタの性能低下を引き起こしている。
【０００５】
これらの課題を解決するため、ポリシリコンゲート電極の上面と、ソース・ドレイン拡散層の表面とをチタン、コバルト、ニッケル、モリブデン等を用いて金属シリサイド化することにより、ゲート電極のＮ型不純物ドープ領域とＰ型不純物ドープ領域との境界部や、細線ゲート電極の低抵抗化が図られている。
【０００６】
しかしながら、半導体プロセスの更なる微細化に伴い、ゲート電極の最小幅が１００ｎｍ以下になると、界面応力による金属シリサイドの剥離や、局所的な熱的凝集による金属シリサイドの断線、許容電流密度の低下による信頼性課題が顕在化し、ゲート電極のＮ型不純物ドープ領域とＰ型不純物ドープ領域との境界と、金属シリサイドの形成不良箇所とが一致した場合には、ゲート電極の高抵抗化によるデバイス性能の低下や、ゲート電極の断線による歩留まり低下を引き起こす問題点があった。
【０００７】
以下、従来の半導体装置について、図面を参照して説明する。図５（ａ）及び（ｂ）は、従来の半導体装置の構造を模式的に示す図である。詳しくは、図５（ａ）は一部の構成要素のみを示す平面図であり、図５（ｂ）は図５（ａ）のＡ１−Ａ１’線に沿った断面を示す図である。
【０００８】
まず図５（ａ）においては、基板（図示省略）上にＮＭＯＳを形成するために必要なＮ型不純物がドープされる領域（以下、ＮＭＯＳ形成領域という。）２０１と、ＰＭＯＳを形成するために必要なＰ型不純物がドープされる領域（以下、ＰＭＯＳ形成領域という。）２０２と、Ｎ型不純物がドープされるＮＭＯＳのソース・ドレイン拡散層２０３と、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４と、相補型ＭＯＳトランジスタを構成するゲート電極２０５と、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極２０５を拡大した部位２０６と、ゲート電極２０５に電位を給電するためのスルーホール２０７と、ゲート電極パッド２０８とを示している。
【０００９】
次に、図５（ｂ）においては、基板（図示省略）上に形成された素子分離領域２１１によって区画された、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４と、ゲート絶縁膜（図示せず）の上及び素子分離領域２１１の上に形成されたゲート電極２０５と、ゲート電極２０５の側面に形成されたサイドウォール２０９と、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４の上面及びゲート電極２０５の上面に形成された金属シリサイド２１０と、ゲート電極２０５に電位を給電するため、ゲート電極２０５上に形成されたスルーホール２０７とを示している。
【００１０】
なお、図５（ｂ）で示した従来の半導体装置では、ゲート電極２０５の側面にサイドウォール２０９が形成された構造となっているが、サイドウォール２０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極２０５の上面のみが金属シリサイド化された構造を有している。
【００１１】
図５（ａ）及び（ｂ）に示す従来技術では、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極２０５を所望の幅に太らせた部位２０６を設けることで、金属シリサイドの形成不良によるゲート電極２０５の高抵抗化や断線を抑制している。このような技術は、例えば特許文献１に記載されている。
【００１２】
更に、図５（ａ）及び（ｂ）に示す従来技術では、ゲート電極２０５に電位を給電するためにスルーホール２０７を形成する場合、ゲート電極２０５とスルーホール２０７との位置合わせズレに対応する目的と、ゲート電極２０５とスルーホール２０７との接続部で金属シリサイドの形成不良を抑制してゲート電極２０５とスルーホール２０７とを確実に接続させる目的とから、ゲート電極２０５を所望の幅に太らせたゲート電極パッド２０８を形成していた。
【特許文献１】特開２００１−７７２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の半導体装置には、以下のような課題があった。図５（ａ）及び（ｂ）で示した従来の半導体装置において、ゲート電極２０５が実パターンとして形成された場合の模式図を図６に示し、これを用いて課題を説明する。
【００１４】
具体的には、基板（図示省略）上にＮＭＯＳ形成領域２０１と、ＰＭＯＳ形成領域２０２と、Ｎ型不純物拡散領域からなるＮＭＯＳのソース・ドレイン拡散層２０３と、Ｐ型不純物拡散領域からなるＰＭＯＳのソース・ドレイン拡散層２０４と、相補型ＭＯＳトランジスタを構成するゲート電極の実仕上がり形状３０５と、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極３０５を所定の幅に太らせた部位３０６と、ゲート電極３０５に電位を給電するためのスルーホール２０７と、ゲート電極パッド３０８とを示している。
【００１５】
ここで、Ｓ３１は、ＮＭＯＳのソース・ドレイン拡散層２０３又はＰＭＯＳのソース・ドレイン拡散層２０４と、ゲート電極を所定の幅に太らせた部位３０６との間隔を示し、Ｓ３２は、ゲート電極を所定の幅に太らせた部位３０６を挟んだ、ＮＭＯＳのソース・ドレイン拡散層２０３とＰＭＯＳのソース・ドレイン拡散層２０４との間隔を示す。また、Ｓ３３はＮＭＯＳのソース・ドレイン拡散層２０３又はＰＭＯＳのソース・ドレイン拡散層２０４とゲート電極パッド部３０８との間隔を示す。
【００１６】
光近接効果やパターン形状に依存するエッチングレートの違い等により、ゲート電極３０５の仕上がり形状はレイアウトパターン（ゲート電極３０５の破線部）に対し、コーナー部が丸みを帯びた形状となる。図６に示す従来の半導体装置では、ソース・ドレイン拡散層２０３，２０４とゲート電極３０５との位置合わせズレが生じた場合に、ゲート電極を太らせた部位３０６及びゲート電極パッド部３０８の丸みを帯びた部分の影響を受け、ＭＯＳトランジスタのゲート長が変動し、ＭＯＳトランジスタ特性のばらつき増加や、性能の低下を引き起こす原因となる。これを回避するためには、ＭＯＳトランジスタのゲート長に影響しない十分な距離をＳ３１、Ｓ３２及び３３に設定する必要がある。そのため、従来の半導体装置では、ゲート電極を太らせた部位３０６及びゲート電極パッド３０８に近接してＭＯＳトランジスタを配置できないため、ＬＳＩ面積縮小の障害となっていた。
【００１７】
以上の課題に鑑みて、本発明の目的は、微細プロセスに対応した半導体装置を提供することであり、特に、ゲート電極の幅を太らせることなく、信頼性の高いゲート電極を形成することによって、ＬＳＩの高集積化及び面積の縮小を実現することである。また、同時にＬＳＩの高速化及び高信頼性化を実現することも目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明に係る半導体装置は、不純物拡散領域及び素子分離領域を有する半導体装置において、第１の導電体が不純物拡散領域上及び素子分離領域上を跨いで形成され、第１の導電体のうち不純物拡散領域上における第１の部位は、長手方向の側面に接するようにサイドウォ−ルが形成され、上面に接するように第２の導電体が形成され、第１の導電体のうち素子分離領域上における第２の部位は、長手方向の側面及び上面に接するように第２の導電体が形成され、第１の部位及び第２の部位にて第１の導電体の幅が同一であり、素子分離領域上における第２の導電体の上面及び側面のそれぞれ少なくとも一部に接するようにスルーホールが形成され、前記スルーホールは素子分離領域とも接していることを特徴とする。
【００１９】
従来の半導体装置においては、第１の導電体の上面に対してのみ、第２の導電体が接続されるように形成されている。また、第１の導電体に電位を給電するスルーホールと、第１の導電体とが電気的に良好な接続を得るため、第１の導電体を所望の太さの幅になるよう第１の導電体を形成する領域を確保する必要があった。これに対し、本発明に係る半導体装置においては、スルーホールと第１の導電体とを接続する領域において、第１の導電体の上面に加え、側面に対しても、第２の導電体を形成することで、第１の導電体を所望の太さの幅に拡大しなくとも、スルーホールと第１の導電体とが電気的に良好な接続を得ることができ、ＬＳＩの高集積化及び面積の縮小を実現することができる。また、同時にＬＳＩの高速化及び高信頼性化を実現することができる。
【００２０】
なお、本発明に係る半導体装置では、第１の導電体はポリシリコンからなるゲート電極であり、第２の導電体はチタン又はコバルト又はニッケル又はモリブデンからなる金属シリサイドであることが好ましい。
【発明の効果】
【００２２】
以上に説明したように、本発明によると、第１の導電体の上面及び側面を、第２の導電体で被覆することにより、信頼性の高い導電体を形成することができる。更に、この結果として、導電体とスルーホールとの接続性を向上することができる。これらの結果、面積縮小及び高速化を可能とする信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００２３】
《第１の実施形態》
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。
【００２４】
図１（ａ）〜（ｃ）は、第１の実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図１（ａ）は一部の構成要素のみを示す平面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１’線に沿った断面を示し、図１（ｃ）は図１（ａ）のＸ２−Ｘ２’線に沿った断面を示す図である。図１（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。
【００２５】
まず、本発明の第１の実施形態の半導体装置の平面構成について説明する。図１（ａ）において、基板（図示せず）上に、ソース領域及びドレイン領域を構成する不純物拡散領域１００が形成されている。この不純物拡散領域１００上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）と不純物拡散領域１００とを電気的に接続している。
【００２６】
また、不純物拡散領域１００上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール１０７が形成されている。このスルーホール１０７上には配線層（図示せず）が形成されており、ゲート電極１０５と電気的に接続している。
【００２７】
また、ＭＯＳトランジスタに電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とは、ＭＯＳトランジスタ特性の向上及び高信頼性化を図るために、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）が形成されている。
【００２８】
なお、各ゲート電極１０５は、例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール１０７はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００２９】
次に、本発明の第１の実施形態の半導体装置の断面構成について説明する。図１（ｂ）及び（ｃ）に示すように、基板（図示せず）上に、例えばＳｉＯ２等からなる素子分離領域１０８によって区画された領域に不純物拡散領域１００が形成されている。
【００３０】
また、各不純物拡散領域１００上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、不純物拡散領域１００上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ２等からなるサイドウォール１０９が形成されている。
【００３１】
また、各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、各不純物拡散領域１００上のゲート電極１０５と接続されている。
【００３２】
また、ゲート電極１０５の上面とソース領域及びドレイン領域を構成する不純物拡散領域１００の上面とに対しては、金属シリサイド１１０が形成されている。
【００３３】
また、基板（図示せず）、不純物拡散領域１００、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、スルーホール１０７は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。
【００３４】
ここで、図１（ｃ）で示すように、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とにおいては、ＭＯＳトランジスタへの電位の伝搬特性を向上する目的と、ゲート電極１０５の信頼性を向上させる目的とのために、ゲート電極１０５の側面に形成されたサイドウォール１０９を除去又は非形成状態とし、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。ここで、金属シリサイド１１０は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００３５】
従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。
【００３６】
これに対し本発明の第１の実施形態の半導体装置の場合、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とに対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。
【００３７】
なお、図１（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の一部側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。
【００３８】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１００と素子分離領域１０８とを形成する。次に所定のリソグラフィ工程を経て、ＳｉＯＮ等からなるゲート絶縁膜（図示せず）を形成した後、ポリシリコン等からなるゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次に所定のリソグラフィ工程を経て、電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とのサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。
【００３９】
以上のようにして、図１（ａ）〜（ｃ）に示す、本発明の第１の実施形態に係る半導体装置が製造される。
【００４０】
《第２の実施形態》
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。
【００４１】
図２（ａ）〜（ｃ）は、本実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図２（ａ）は一部の構成要素のみを示す平面図であり、図２（ｂ）は図２（ａ）のＸ３−Ｘ３’線に沿った断面を示し、図２（ｃ）は図２（ａ）のＸ４−Ｘ４’線に沿った断面を示す図である。図２（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。
【００４２】
まず、本発明の第２の実施形態の半導体装置の平面構成について説明する。図２（ａ）において、基板（図示せず）上に、ＮＭＯＳ形成領域１０１内にＮＭＯＳのソース領域及びドレイン領域を構成するＮ型不純物拡散領域１０３が形成されており、ＰＭＯＳ形成領域１０２内にＰＭＯＳのソース領域及びドレイン領域を構成するＰ型不純物拡散領域１０４が形成されている。これらＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４とを電気的に接続している。
【００４３】
また、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール（図示せず）が形成されている。このスルーホール（図示せず）上には配線層（図示せず）が形成されており、スルーホール（図示せず）とゲート電極１０５とを電気的に接続している。
【００４４】
また、ゲート電極１０５はＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６を跨ぐように形成されており、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳとのゲート電極同士が接続されている。ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６を跨ぐように形成されたゲート電極１０５は、当該境界部１１６で整流特性を持つＰＮ接合を形成している。
【００４５】
ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６で整流特性を持つＰＮ接合部の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１３においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）を形成している。
【００４６】
なお、各ゲート電極１０５は例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール（図示せず）はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００４７】
次に、本発明の第２の実施形態の半導体装置の断面構成について説明する。図２（ｂ）及び（ｃ）に示すように、基板（図示せず）上のＰＭＯＳ形成領域１０２内に、例えばＳｉＯ２等からなる素子分離領域１０８によって区画されたＰ型不純物拡散領域１０４が形成されている。
【００４８】
また、Ｐ型不純物拡散領域１０４上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、Ｐ型不純物拡散領域１０４上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ２等からなるサイドウォール１０９が形成されている。
【００４９】
また、Ｎ型不純物拡散領域１０３上の各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、Ｐ型不純物拡散領域１０４上のゲート電極１０５と接続されている。
【００５０】
また、ゲート電極１０５の上面とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４の上面とに対しては、金属シリサイド１１０が形成されている。
【００５１】
また、基板（図示せず）、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、ゲート電極１０５に電位を給電するスルーホール（図示せず）は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。
【００５２】
ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６で整流特性を持つＰＮ接合部の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１３においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。
【００５３】
従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。
【００５４】
これに対し本発明の第２の実施形態の半導体装置の場合、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳとを接続するゲート電極配線部１１３に対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。
【００５５】
なお、図２（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。
【００５６】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１０３，１０４と素子分離領域１０８とを形成する。次にＳｉＯＮ等からなるゲート絶縁膜（図示せず）とポリシリコン等からなる導電膜を成膜した後、イオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、Ｎ型導体層及びＰ型導体層を形成した後、所定のリソグラフィ工程を経てゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次にイオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、ＭＯＳトランジスタのソース・ドレインを形成する。次に所定のリソグラフィ工程を経てゲート電極１０５のＮ型導体層とＰ型導体層との境界に跨る領域１１３のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。
【００５７】
以上のようにして、図２（ａ）〜（ｃ）に示す、本発明の第２の実施形態に係る半導体装置が製造される。
【００５８】
《第３の実施形態》
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。
【００５９】
図３（ａ）〜（ｃ）は、本実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図３（ａ）は一部の構成要素のみを示す平面図であり、図３（ｂ）は図３（ａ）のＸ５−Ｘ５’線に沿った断面を示し、図３（ｃ）は図３（ａ）のＸ６−Ｘ６’線に沿った断面を示す図である。図３（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。
【００６０】
まず、本発明の第３の実施形態の半導体装置の平面構成について説明する。図３（ａ）において、基板（図示せず）上に、ＮＭＯＳ形成領域１０１内にＮＭＯＳのソース領域及びドレイン領域を構成するＮ型不純物拡散領域１０３が形成されており、ＰＭＯＳ形成領域１０２内にＰＭＯＳのソース領域及びドレイン領域を構成するＰ型不純物拡散領域１０４が形成されている。これらＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４とを電気的に接続している。
【００６１】
また、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール（図示せず）が形成されている。このスルーホール（図示せず）上には配線層（図示せず）が形成されており、スルーホール（図示せず）とゲート電極１０５とを電気的に接続している。
【００６２】
また、ゲート電極１０５はＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界を跨ぐように形成されており、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳのゲート電極同士が接続されている。ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界を跨ぐように形成されたゲート電極１０５は、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部で、不純物の相互拡散により真性状態、又は不純物が拡散されずノンドープ状態である高抵抗領域１１５が形成されている。
【００６３】
ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部で高抵抗領域１１５の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１４においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）を形成している。
【００６４】
なお、各ゲート電極１０５は、例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール（図示せず）はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００６５】
次に、本発明の第３の実施形態の半導体装置の断面構成について説明する。図３（ｂ）及び（ｃ）に示すように、基板（図示せず）上のＰＭＯＳ形成領域１０２内に、例えばＳｉＯ２等からなる素子分離領域１０８によって区画されたＰ型不純物拡散領域１０４が形成されている。
【００６６】
また、Ｐ型不純物拡散領域１０４上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、Ｐ型不純物拡散領域１０４上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ２等からなるサイドウォール１０９が形成されている。
【００６７】
また、Ｎ型不純物拡散領域１０３上の各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、Ｐ型不純物拡散領域１０４上のゲート電極１０５と接続されている。
【００６８】
また、ゲート電極１０５の上面とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４の上面とに対しては、金属シリサイド１１０が形成されている。
【００６９】
また、基板（図示せず）、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、ゲート電極１０５に電位を給電するスルーホール（図示せず）は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。
【００７０】
ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部においては、高抵抗領域１１５の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１４において、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。
【００７１】
従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。
【００７２】
これに対し本発明の第３の実施形態の半導体装置の場合、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳを接続するゲート電極配線部１１４に対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。
【００７３】
なお、図３（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。
【００７４】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１０３，１０４と素子分離領域１０８とを形成する。次にＳｉＯＮ等からなるゲート絶縁膜（図示せず）とポリシリコン等からなる導電膜とを成膜した後、イオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、Ｎ型導体層及びＰ型導体層を形成した後、所定のリソグラフィ工程を経てゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次にイオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、ＭＯＳトランジスタのソース・ドレインを形成する。次に所定のリソグラフィ工程を経てゲート電極１０５のＮ型導体層とＰ型導体層との境界で、真性半導体領域又はノンドープ領域となり高抵抗化した領域１１５に跨る領域１１４のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。
【００７５】
以上のようにして、図３（ａ）〜（ｃ）に示す、本発明の第３の実施形態に係る半導体装置が製造される。
【００７６】
《第４の実施形態》
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。
【００７７】
図４（ａ）〜（ｃ）は、第４の実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図４（ａ）は一部の構成要素のみを示す平面図であり、図４（ｂ）は図４（ａ）のＸ７−Ｘ７’線に沿った断面を示し、図４（ｃ）は図４（ａ）のＸ８−Ｘ８’線に沿った断面を示す図である。図４（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。
【００７８】
まず、本発明の第４の実施形態の半導体装置の平面構成について説明する。図４（ａ）において、基板（図示せず）上に、ソース領域及びドレイン領域を構成する不純物拡散領域１００が形成されている。この不純物拡散領域１００上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）と不純物拡散領域１００とを電気的に接続している。
【００７９】
また、不純物拡散領域１００上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール１０７が形成されている。ここで、図４（ａ）はゲート電極１０５に対するスルーホール１０７の位置合わせズレが生じた場合の模式図であり、スルーホール１０７上には配線層（図示せず）が形成されており、ゲート電極１０５と電気的に接続している。
【００８０】
また、ＭＯＳトランジスタに電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部及び不純物拡散領域１００までのゲート電極配線部１１７と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とは、ＭＯＳトランジスタ特性の向上及び高信頼性化を図るために、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）が形成されている。
【００８１】
なお、各ゲート電極１０５は、例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール１０７はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００８２】
次に本発明の第４の実施形態の半導体装置の断面構成について説明する。図４（ｂ）及び（ｃ）に示すように、基板（図示せず）上に、例えばＳｉＯ２等からなる素子分離領域１０８によって区画された領域に不純物拡散領域１００が形成されている。
【００８３】
また、各不純物拡散領域１００上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、不純物拡散領域１００上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ２等からなるサイドウォール１０９が形成されている。
【００８４】
また、各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、各不純物拡散領域１００上のゲート電極１０５と接続されている。
【００８５】
また、ゲート電極１０５の上面とソース領域及びドレイン領域を構成する不純物拡散領域１００の上面とに対しては、金属シリサイド１１０が形成されている。
【００８６】
また、基板（図示せず）、不純物拡散領域１００、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、スルーホール１０７は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。
【００８７】
ここで、図４（ｃ）で示すように、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７においては、ＭＯＳトランジスタへの電位の伝搬特性を向上する目的と、ゲート電極１０５の信頼性を向上させる目的とのために、ゲート電極１０５の側面に形成されたサイドウォール１０９を除去又は非形成状態とし、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。ここで、金属シリサイド１１０は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。
【００８８】
従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。また、スルーホール２０７がゲート電極２０５に対する位置合わせズレを生じた場合でも、スルーホール２０７とゲート電極２０５とが電気的に良好な接続を得ることができるように、ゲート電極２０５のパッド部を拡大していた。
【００８９】
これに対し本発明の第４の実施形態の半導体装置の場合、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とに対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、スルーホール１０７がゲート電極１０５に対する位置合わせズレを生じた場合でも、ゲート電極１０５を所望の幅に拡大することなく、スルーホール１０７とゲート電極１０５との間に電気的に良好な接続が得られ、導電性が高く信頼性の高いゲート電極を形成することができる。更には、従来の半導体装置では必要であったゲート電極パッド２０８を形成する必要がないため、図示の間隔Ｓ１３を狭く設定することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。
【００９０】
なお、図４（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。
【００９１】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１００と素子分離領域１０８とを形成する。次に所定のリソグラフィ工程を経て、ＳｉＯＮ等からなるゲート絶縁膜（図示せず）を形成した後、ポリシリコン等からなるゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次に所定のリソグラフィ工程を経て、電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。
【００９２】
以上のようにして、図４（ａ）〜（ｃ）に示す、本発明の第４の実施形態に係る半導体装置が製造される。
【産業上の利用可能性】
【００９３】
本発明に係る半導体装置は、第１の導電体の上面及び側面を第２の導電体で被覆することにより、信頼性の高い導電体を形成することができ、ＬＳＩ等の面積縮小、高速化及び高信頼性化等のために有用である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。
【図５】従来の半導体装置の構造を示すものであり、（ａ）は平面図であり、（ｂ）は断面図である。
【図６】従来の半導体装置の構造を示す平面図であり、特に、ゲート電極の実仕上がり形状を反映したものである。
【符号の説明】
【００９５】
１００  不純物拡散領域
１０１  ＮＭＯＳ形成領域
１０２  ＰＭＯＳ形成領域
１０３  Ｎ型不純物拡散領域
１０４  Ｐ型不純物拡散領域
１０５  ゲート電極
１０７  スルーホール
１０８  素子分離領域
１０９  サイドウォール
１１０  金属シリサイド
１１１〜１１４，１１７  ゲート電極配線部
１１５  ゲート電極の高抵抗領域
１１６  ゲート電極の境界部（ＰＮ接合部）
【図１】
0004789641.tif 000002
【図２】
0004789641.tif 000003
【図３】
0004789641.tif 000004
【図４】
0004789641.tif 000005
【図５】
0004789641.tif 000006
【図６】
0004789641.tif 000007