(57)【特許請求の範囲】
【請求項１】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）選択用トランジスタを形成する工程と、
（ｂ）全面に絶縁層を形成する工程と、
（ｃ）パターニングされた第１の電極を絶縁層上に形成する工程と、
（ｄ）少なくとも第１の電極上に強誘電体層を形成する工程と、
（ｅ）一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する工程と、
（ｆ）強誘電体層上に第２の電極を形成する工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項２】
前記接続部は、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部から成ることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３】
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
前記工程（ｂ）は、全面に下層絶縁層を形成した後、下層絶縁層上に、一方のソース／ドレイン領域と電気的に接続された中間配線層を形成し、次いで、下層絶縁層及び中間配線層上に上層絶縁層を形成する工程から成り、
前記工程（ｅ）においては、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する代わりに、中間配線層と第１の電極とを電気的に接続する接続部を形成することを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４】
一方のソース／ドレイン領域と中間配線層との電気的な接続は、下層絶縁層に形成された第１の接続孔によってなされ、
前記接続部は、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部から成ることを特徴とする請求項３に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項５】
ビット線と、
Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
Ｍ本のプレート線、
を更に備え、
メモリユニットは絶縁層上に形成されており、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項６】
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ×Ｎ本のプレート線、
を更に備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項７】
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項８】
Ｎ本（但し、Ｎ≧２）のビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項９】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース／ドレイン領域と第１の電極とは、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ×Ｎ本のプレート線、
を更に備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１０】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース／ドレイン領域と中間配線層とは、下層絶縁層に形成された第１の接続孔を介して電気的に接続され、
第１の電極と中間配線層とは、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ×Ｎ本のプレート線、
を更に備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１１】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース／ドレイン領域と第１の電極とは、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１２】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース／ドレイン領域と中間配線層とは、下層絶縁層に形成された第１の接続孔を介して電気的に接続され、
第１の電極と中間配線層とは、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１３】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース／ドレイン領域と第１の電極とは、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
Ｎ本（但し、Ｎ≧２）のビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１４】
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース／ドレイン領域と中間配線層とは、下層絶縁層に形成された第１の接続孔を介して電気的に接続され、
第１の電極と中間配線層とは、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部を介して電気的に接続されており、
Ｎ本（但し、Ｎ≧２）のビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図３０に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図３０の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図３０の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図３０の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図３０の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図３１に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図３１において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁あるいは３桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であり、例えば「１１１」は、本来、添字「１，１，１」と表示すべき添字であるが、表示の簡素化のため、２桁あるいは３桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図３１において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセル（キャパシタ部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
このような不揮発性メモリをスタック型不揮発性メモリから構成した場合の、スタック型不揮発性メモリの模式的な一部断面図を図３２に示す。このスタック型不揮発性メモリは、半導体基板１０に形成された選択用トランジスタと、全面に形成された絶縁層２１６と、絶縁層２１６上に形成された下部電極２２１と、下部電極２２１上に形成された強誘電体層２２２と、強誘電体層２２２上に形成された上部電極２２３と、選択用トランジスタの一方のソース／ドレイン領域１４Ａと下部電極２２１とを電気的に接続する接続孔２１８から構成されている。接続孔２１８は、絶縁層２１６に形成された開口部内をポリシリコンやタングステンといった導電材料で埋め込むことによって形成される。接続孔２１８を形成した後、下部電極２２１、強誘電体層２２２、上部電極２２３の形成を順次行う。図中、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４Ｂはビット線ＢＬと接続された他方のソース／ドレイン領域、参照番号２２４はプレート線、参照番号２２６Ａはパッシベーション膜である。
【００１０】
強誘電体層２２２を構成する強誘電体材料として、ペロブスカイト構造を有する酸化物［例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｂａ，Ｓｒ）ＴｉＯ3等］や、ビスマス系層状ペロブスカイト構造を有する酸化物［例えば、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12等］が使用されている。そして、良好な特性を得るためには、高温での酸化熱処理を行い、酸素欠損の無い強誘電体層２２２を形成する必要がある。
【００１１】
【発明が解決しようとする課題】
しかしながら、酸化熱処理を行ったとき、下部電極２２１を構成する材料の原子と接続孔２１８を構成する導電材料の原子とが相互拡散したり、これらの材料が酸化され、不揮発性メモリの信頼性の低下、導通不良等が発生する場合がある。尚、このような原子の相互拡散を、以下、単に、相互拡散と表現する。
【００１２】
相互拡散防止のため、例えば、ＴｉＮやＴｉＡｌＮ等から構成されたバリア層を下部電極２２１と接続孔２１８との間に形成することが検討され、あるいは又、酸化防止のため、下部電極２２１を構成する材料を、高温酸化雰囲気でも安定であり、しかも、酸素バリア性を有するＩｒやＩｒＯ2、ＳｒＲｕＯ3等の白金族材料あるいはその酸化物から構成することが検討されている。しかしながら、いずれにせよ、下部電極２２１の構造が複雑になり、下部電極２２１に要求される厚さが厚くなるのみならず、下部電極２２１を白金族材料から構成する場合、バリア層と下部電極２２１との間の密着性の問題が新たに生じ、また、下部電極２２１を酸化物から構成する場合、下部電極２２１形成時のバリア層の酸化の問題が残る等、高い信頼性を有する不揮発性メモリの製造技術が確立されているとは云い難い。
【００１３】
このような現状のため、模式的な一部断面図を図３３に示すプレーナ型不揮発性メモリが一般に採用している。このプレーナ型不揮発性メモリにあっては、選択用トランジスタの形成、絶縁層２１６の形成、絶縁層２１６上への下部電極２２１の形成、酸化熱処理を含む強誘電体層２２２の形成を行った後、全面にパッシベーション膜２２６Ａを形成し、その後、パッシベーション膜２２６Ａ及び絶縁層２１６に開口部を形成し、選択用トランジスタの一方のソース／ドレイン領域１４Ａと下部電極２２１とを接続孔２２８Ａ，２２８Ｂ及び配線２２９で接続する。
【００１４】
しかしながら、プレーナ型不揮発性メモリは、構造上、集積度を高めることが困難であるといった問題を有する。
【００１５】
特開平９−１１６１０７号公報には、１つの選択用トランジスタに並列に複数のメモリセルが接続された構造を有する不揮発性メモリが開示されている。しかしながら、この特許公開公報に開示された不揮発性メモリにおいては、基本的に、局所酸化膜上（素子分離領域上）に複数のメモリセルが形成されている。それ故、選択用トランジスタと素子分離領域の面積が集積化の限界を決めており、一層の高集積化に対応し難いといった問題を有する。また、１つの選択用トランジスタに並列に複数のメモリセルが接続された構造を有する不揮発性メモリにおいて、複数のメモリセルを選択用トランジスタの上方に絶縁層を介して形成した場合、スタック型不揮発性メモリと同様の問題が生じる場合がある。
【００１６】
従って、本発明の目的は、強誘電体層を形成する際の高温での酸化熱処理によっても信頼性が低下することのない構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）選択用トランジスタを形成する工程と、
（ｂ）全面に絶縁層を形成する工程と、
（ｃ）パターニングされた第１の電極を絶縁層上に形成する工程と、
（ｄ）少なくとも第１の電極上に強誘電体層を形成する工程と、
（ｅ）一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する工程と、
（ｆ）強誘電体層上に第２の電極を形成する工程、
を具備することを特徴とする。尚、この本発明の強誘電体型不揮発性半導体メモリの製造方法を、便宜上、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法と呼ぶ。
【００１８】
尚、工程（ｅ）と工程（ｆ）の順序を逆とすることもでき、係る態様も本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法に包含される。
【００１９】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記接続部は、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部から成る構成とすることができる。
【００２０】
本発明の強誘電体型不揮発性半導体メモリの製造方法にあっては、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
前記工程（ｂ）は、全面に下層絶縁層を形成した後、下層絶縁層上に、一方のソース／ドレイン領域と電気的に接続された中間配線層を形成し、次いで、下層絶縁層及び中間配線層上に上層絶縁層を形成する工程から成り、
前記工程（ｅ）においては、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する代わりに、中間配線層と第１の電極とを電気的に接続する接続部を形成する構成とすることもできる。このような本発明の強誘電体型不揮発性半導体メモリの製造方法を、便宜上、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法と呼ぶ。
【００２１】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、
一方のソース／ドレイン領域と中間配線層との電気的な接続は、下層絶縁層に形成された第１の接続孔によってなされ、
前記接続部は、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部から成る構成とすることができる。
【００２２】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、中間配線層と第１の電極との間の相互拡散防止のために、中間配線層の上面に、例えば、ＴｉＮやＷＮ、ＴａＮ、ＴｉＡｌＮから成る拡散障壁層を形成してもよい。
【００２３】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース／ドレイン領域と第１の電極とは、絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されていることを特徴とする。
【００２４】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成され、ソース／ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
（Ｂ）選択用トランジスタの上方に絶縁層を介して形成された第１の電極と、少なくとも該第１の電極上に形成され強誘電体層と、該強誘電体層上に形成された第２の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース／ドレイン領域と中間配線層とは、下層絶縁層に形成された第１の接続孔を介して電気的に接続され、
第１の電極と中間配線層とは、上層絶縁層に形成された第２の接続孔、及び、第１の電極の側部又は頂面まで延在した該第２の接続孔の頂部を介して電気的に接続されていることを特徴とする。
【００２５】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにあっては、中間配線層と第１の電極との間の相互拡散防止のために、中間配線層の上面に、例えば、ＴｉＮやＷＮ、ＴａＮ、ＴｉＡｌＮから成る拡散障壁層を形成してもよい。
【００２６】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリ（以下、これらを総称して、単に本発明と呼ぶ）にあっては、
ビット線と、
Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
Ｍ本のプレート線、
を更に備え、
メモリユニットは絶縁層上に形成されており、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第１の構成の不揮発性メモリと呼ぶ。
【００２７】
あるいは又、本発明にあっては、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ×Ｎ本のプレート線、
を更に備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第２の構成の不揮発性メモリと呼ぶ。
【００２８】
あるいは又、本発明にあっては、
ビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第３の構成の不揮発性メモリと呼ぶ。
【００２９】
あるいは又、本発明にあっては、
Ｎ本（但し、Ｎ≧２）のビット線と、
それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
Ｍ本のプレート線、
を更に備え、
選択用トランジスタをＮ個備え、
第１層目のメモリユニットは絶縁層上に形成されており、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のビット線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第４の構成の不揮発性メモリと呼ぶ。
【００３０】
第２の構成〜第４の構成の不揮発性メモリにあっては、第１層目のメモリユニットを構成するメモリセルの構造に、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリを適することができる。一方、２層目からＮ層目までのメモリユニットを構成するメモリセルに、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリを適することができる。即ち、２層目からＮ層目までのメモリユニットを構成するメモリセルを、
▲１▼全面に層間絶縁層を形成する工程
▲２▼パターニングされた第１の電極を層間絶縁層上に形成する工程
▲３▼少なくとも第１の電極上に強誘電体層を形成する工程
▲４▼一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する工程
▲５▼強誘電体層上に第２の電極を形成する工程
によって製造することができる。尚、工程▲４▼と工程▲５▼の順序を逆にすることもできる。
【００３１】
尚、この場合、接続部は、層間絶縁層に形成された接続孔、及び、第１の電極の側部又は頂面まで延在した該接続孔の頂部から成る構成とすることができる。ここで、層間絶縁層に形成された接続孔は、絶縁層に形成された接続孔の上に形成することが構造の簡素化といった観点から望ましい。
【００３２】
第１の構成〜第４の構成に係る不揮発性メモリにおいては複数のメモリセルに１つの選択用トランジスタを共有させ、しかも、第２の構成〜第４の構成に係る不揮発性メモリにおいてはメモリユニットを積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。尚、ロー方向のアドレス選択は選択用トランジスタとプレート線とによって構成された二次元マトリクスにて行う。例えば、８個の選択用トランジスタとプレート線８本とでロー・アドレスの選択単位を構成すれば、１６個のデコーダ／ドライバ回路で、例えば、６４ビットのメモリセルを選択することができる。従って、強誘電体型不揮発性半導体メモリの集積度が従来と同等でも、記憶容量は４倍とすることができる。また、アドレス選択における周辺回路や駆動配線数を削減することができる。
【００３３】
第１の構成〜第４の構成に係る不揮発性メモリにおいては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、第２の構成〜第４の構成に係る不揮発性メモリにおいては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００３４】
第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域及びその近傍の絶縁層上に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。強誘電体層を得るために、強誘電体薄膜をパターニングしてもよいし、パターニングしなくともよい。また、プレート線は、第２の電極から延在している構成とすることもできるし、第２の電極とは別途に形成され、第２の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。
【００３５】
第１の電極は、周りを絶縁層で埋め込まれた構造、即ち、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上、即ち、第１の電極及び絶縁層上に形成することができるが故に、各層の平坦化を図ることができ、一層容易にメモリセルあるいはメモリユニットの多層化を達成することができるといった観点から好ましい。ここで、絶縁層の頂面と、第１の電極の頂面とは、同一平面内にあってもよいし、絶縁層から第１の電極の頂面が突出した状態、あるいは、絶縁層から第１の電極の頂面が沈んだ状態であってもよい。
【００３６】
第１の電極上に強誘電体層を形成した後、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する際、強誘電体層が多結晶粒から構成されている場合、接続部を構成する導電材料が結晶粒界に入り込み、強誘電体層内部で短絡が発生する虞がある。このような場合には、第１の電極上に強誘電体層を形成した後、強誘電体層上に保護層を形成し、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を導電材料から形成した後、保護層及びその上の導電材料を、例えば、化学的機械的研磨法（ＣＭＰ法）やエッチバック法に基づき除去すればよい。
【００３７】
強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３８】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３９】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００４０】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００４１】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、使用する強誘電体材料に応じた強誘電体薄膜の酸化熱処理を行い、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００４２】
本発明において、第１の電極及び第２の電極は、白金族から選択された少なくとも１種類の金属、あるいは、その酸化物から構成され、あるいは又、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）及びレニウム（Ｒｅ）から成る群から選択された少なくとも１種類の金属、あるいは、その酸化物から構成されていることが望ましく、具体的には、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造を例示することができ、あるいは又、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極を構成する第１の導電材料層あるいは第２の電極を構成する第２の導電材料層を形成した後の工程において、第１の導電材料層あるいは第２の導電材料層をパターニングすればよい。第１の導電材料層あるいは第２の導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の導電材料層や第２の導電材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の導電材料層や第２の導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法、化学的機械的研磨法（ＣＭＰ法）にて行うことができる。
【００４３】
本発明において、絶縁層や層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００４４】
接続部や接続孔は、強誘電体層の形成時の酸化熱処理温度（一般的に、６００゜Ｃ〜８００゜Ｃ）に耐え得る導電材料（例えば、ＴｉＮや、不純物を含有したポリシリコン、タングステン等の高融点金属材料）を、絶縁層や層間絶縁層に形成された開口部に埋め込み、また、絶縁層や層間絶縁層上に延在させることによって得ることができる。また、必要に応じて、例えば、ＴｉＮやＷＮ、ＴａＮ、ＴｉＡｌＮから成る相互拡散防止のための拡散障壁層を接続部や接続孔に形成してもよい。接続部や接続孔の形成方法として、ＣＶＤ法、スパッタ法やメッキ法を例示することができる。
【００４５】
メモリセルの下方の半導体基板に絶縁層を介して形成された選択用トランジスタ（スイッチング用トランジスタ）や各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。
【００４６】
第１の構成〜第４の構成に係る不揮発性メモリにおいて、実用的には、かかる不揮発性メモリを一対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと呼ぶ）、一対の不揮発性メモリを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。そして、この場合、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂの構成及び動方法に依り、不揮発性メモリ−Ａと不揮発性メモリ−Ｂとを構成するそれぞれのメモリセルに１ビットを記憶させることもできるし、不揮発性メモリ−Ａを構成するメモリセルの１つと、このメモリセルと同じプレート線に接続された不揮発性メモリ−Ｂを構成するメモリセルの１つとを対として、これらの対となったメモリセルに相補的なデータを記憶させることもできる。
【００４７】
本発明においては、強誘電体層を形成した後の工程において、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成するので、強誘電体層を形成する際の高温での酸化熱処理によっても強誘電体型不揮発性半導体メモリの信頼性が低下することを確実に回避することができる。
【００４８】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４９】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）及びその製造方法に関し、更に詳しくは、第１の構成及び第２の構成の不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態１の不揮発性メモリを切断したときの模式的な一部断面図を図１に示す。更には、本発明の第２の構成に係る不揮発性メモリの概念的な回路図を図２の（Ａ）及び（Ｂ）に示し、図２の（Ａ）の概念的な回路図のより具体的な回路図を図３に示し、図２の（Ｂ）の概念的な回路図のより具体的な回路図を図４に示す。尚、図３及び図４には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。
【００５０】
実施の形態１の不揮発性メモリは、選択用トランジスタＴＲ1、及び、メモリセルＭＣ111〜ＭＣ114のそれぞれから構成されている。選択用トランジスタＴＲ1は、半導体基板１０に形成され、ソース／ドレイン領域１４Ａ，１４Ｂ及びゲート電極１３を備えている。各メモリセルＭＣ111〜ＭＣ114は、選択用トランジスタＴＲ1の上方に絶縁層１６を介して形成された第１の電極２１と、少なくとも第１の電極２１上（実施の形態１においては、より具体的には、絶縁層１６及び第１の電極２１上）に形成され強誘電体層２２と、強誘電体層２２上に形成された第２の電極２３から構成されている。そして、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１４Ａと第１の電極２１とは、絶縁層１６に形成された接続孔１８、及び、第１の電極２１の頂面まで延在した接続孔１８の頂部１８Ａを介して電気的に接続されている。
【００５１】
あるいは又、実施の形態１の不揮発性メモリは、
（１）ビット線ＢＬ1と、
（２）Ｍ’個（但し、Ｍ’≧２であり、実施の形態１においては、Ｍ’＝８）のメモリセルＭＣ111〜ＭＣ114，ＭＣ121〜ＭＣ124から構成されたメモリユニットＭＵ1Nと、
（３）Ｍ’本のプレート線、
を更に備えている。
【００５２】
そして、メモリセルは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成り、メモリユニットは絶縁層１６上に形成されており、メモリユニットにおいて、メモリセルの第１の電極２１，３１は共通であり、該共通の第１の電極２１，３１は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続され、メモリユニットにおいて、第ｍ’番目（但し、ｍ’＝１，２・・・，Ｍ’）のメモリセルの第２の電極２３，３３は、第ｍ’番目のプレート線に接続されている。
【００５３】
あるいは又、実施の形態１の不揮発性メモリは、
（１）ビット線ＢＬ1と、
（２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝２）のメモリユニットＭＵ1Nと、
（３）Ｍ×Ｎ本のプレート線、
を更に備えている。
【００５４】
そして、第１層目のメモリユニットＭＵ11は絶縁層１６上に形成されており、Ｎ個のメモリユニットＭＵ1Nは、層間絶縁層２６を介して積層されており、各メモリセルは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成り、各メモリユニットＭＵ1Nにおいて、メモリセルＭＣ1NMの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続されている。具体的には、メモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通であり（この共通の第１の電極を第１の共通ノードＣＮ11と呼ぶ）、共通の第１の電極２１（第１の共通ノードＣＮ11）は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続されている。また、メモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通であり（この共通の第１の電極を第２の共通ノードＣＮ12と呼ぶ）、共通の第１の電極３１（第２の共通ノードＣＮ12）は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続されている。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣ1nmの第２の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに接続されている。尚、このプレート線ＰＬ(n-1)M+mは、不揮発性メモリＭ2を構成する各メモリセルの第２の電極２３，３３にも接続されている。実施の形態１においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【００５５】
選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４Ｂはコンタクトホール１５を介してビット線ＢＬ1に接続されており、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた接続孔１８（第１層目の接続孔１８と呼ぶ）、及び、第１の電極２１の頂面まで延在した接続孔１８の頂部１８Ａを介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。更には、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、層間絶縁層２６に設けられた接続孔２８（第２層目の接続孔２８と呼ぶ）、第１の電極３１の頂面まで延在した接続孔２８の頂部２８Ａを介して、第２層目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。尚、図中、参照番号３６Ａはパッシベーション層である。
【００５６】
ビット線ＢＬ1は、センスアンプＳＡに接続されている。また、プレート線ＰＬ(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ（あるいはワード線ＷＬ1，ＷＬ2）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２３は、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３３は、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。また、ワード線ＷＬは、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ1と、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ2とで共通である。
【００５７】
図２の（Ａ）及び図３に回路図を示す不揮発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1，ＴＲ2は同じワード線ＷＬに接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1nm，ＭＣ2nm（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加した状態で、プレート線ＰＬ(n-1)M+mを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1nm，ＭＣ2nmから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1，ＴＲ2を、それぞれ、異なるワード線ＷＬ1，ＷＬ2に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図２の（Ｂ）及び図４を参照のこと。尚、選択用トランジスタＴＲ1，ＴＲ2を同時に駆動すれば、図２の（Ａ）及び図３に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図２の（Ｂ）及び図４参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図２の（Ａ）及び図３参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００５８】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００５９】
以下、半導体基板等の模式的な一部断面図である図５〜図１０を参照して、実施の形態１の不揮発性メモリの製造方法の概要を説明する。
【００６０】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４Ａ，１４Ｂを形成する。
【００６１】
［工程−１１０］
次いで、全面に絶縁層を形成する。具体的には、ＳｉＯ2及びＳｉＮの積層構造を有する下層絶縁層（厚さ１μｍ）をＣＶＤ法にて形成した後、ＣＭＰ法にて平坦化処理を行い、下層絶縁層の厚さを０．６μｍとする。その後、他方のソース／ドレイン領域１４Ｂの上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、８５０゜Ｃ、３０分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。これによって、コンタクトホール１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬ1を形成する。その後、ＳｉＯ2から成る上層絶縁層（厚さ０．４μｍ）をＣＶＤ法にて全面に形成し、ＣＭＰ法にて平坦化処理を行い、上層絶縁層の厚さを０．２μｍとする。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。尚、ビット線ＢＬ1は、後の工程で形成する接続孔１８と短絡しないように形成されている。
【００６２】
［工程−１２０］
次いで、パターニングされた第１の電極２１を絶縁層１６上に形成する。具体的には、厚さ５０ｎｍのＳｉＮ膜及び厚さ１００ｎｍのＳｉＯ2膜をＣＶＤ法にて、順次、絶縁層１６上に形成した後、リソグラフィ技術及びドライエッチング技術によってＳｉＯ2膜に溝部を形成する。図においては、これらの積層膜を参照番号１６Ａで示す。その後、例えばＴｉＯ2から成る厚さ２０ｎｍの密着層（図示せず）をスパッタ法にて全面に形成し、更に、第１の電極２１を構成する白金（Ｐｔ）から成る第１の導電材料層（厚さ１５０ｎｍ）を全面にスパッタ法にて形成する。そして、積層膜１６Ａ上の第１の導電材料層及び密着層をＣＭＰ法にて除去することで、積層膜１６Ａに設けられた溝部内に、密着層及び第１の導電材料層から構成されたストライプ状の第１の電極２１、即ち、所謂ダマシン構造を有する第１の電極２１を得ることができる。尚、密着層を構成する材料はＴｉＯ2に限定されず、例えば、ＴｉやＴａを用いることもでき、場合によっては密着層の形成を省略することもできる。また、第１の電極２１は、ダマシン構造を有していなくともよい。即ち、絶縁層１６上に第１の導電材料層を形成し、リソグラフィ技術及びドライエッチング技術に基づき、パターニングされた第１の電極２１を形成してもよい。更には、この場合、パターニングされた第１の電極２１の間を絶縁材料で埋め込んでもよい。
【００６３】
［工程−１３０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の酸化熱処理を施し、結晶化を促進させ、強誘電体層２２を形成する。こうして、図５に示す構造を得ることができる。
【００６４】
［工程−１４０］
次に、一方のソース／ドレイン領域１４Ａと第１の電極２１（共通ノードＣＮ11）とを電気的に接続する接続部を形成する。具体的には、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース／ドレイン領域１４Ａの上方の強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７を形成する（図６参照）。ドライエッチングの際、第１の電極２１は白金から構成されているが故に、蒸気圧の高い反応生成物を生成し難く、強誘電体層２２や密着層はエッチングされるが、第１の電極２１はエッチングされ難く、図６に示すような開口部１７を形成することができる。尚、第１の電極２１を導電性酸化物材料から構成した場合、第１の電極２１が若干エッチングされる場合があるが、何ら問題は生じない。その後、ＣＶＤ法に基づき開口部１７内をＴｉＮ層にて埋め込み、次いで、強誘電体層２２をストッパー層としたＣＭＰ法にて、強誘電体層２２上のＴｉＮ層を除去し、接続孔１８、及び、第１の電極２１の頂面まで延在した接続孔１８の頂部１８Ａを完成させる（図７参照）。
【００６５】
接続孔１８をＴｉＮ層から構成することによって、第１の電極２１と半導体基板１０との間の相互拡散の発生を確実に防止することができる。尚、第１の電極２１を構成する第１の導電材料層に依っては、ＴｉＮの代わりに他の導電材料層を選択してもよい。また、接続孔の形成方法はＣＶＤ法に限定されず、スパッタ法やメッキ法を採用することもできる。更には、強誘電体層２２上のＴｉＮ層の除去は、ＣＭＰ法に限定されるものではなく、例えば、エッチバック法によって行うこともできる。
【００６６】
［工程−１５０］
その後、強誘電体層２２上に第２の電極２３を形成する。具体的には、全面に厚さ１００ｎｍのＳｉＯ2膜１６Ｂを形成し、リソグラフィ技術及びドライエッチング技術によって、第２の電極を形成すべき部分のＳｉＯ2膜１６Ｂを除去し、併せて、接続孔１８の上方のＳｉＯ2膜１６Ｂを除去する。その後、白金（Ｐｔ）層をスパッタ法にて全面に形成した後、ＣＭＰ法にてＳｉＯ2膜１６Ｂ上の白金層を除去し、第２の電極２３を形成し、併せて、接続孔１８の頂面にパッド部２５を形成する。こうして、図８に示す構造を得ることができる。
【００６７】
［工程−１６０］
その後、
▲１▼層間絶縁層２６を形成し、平坦化処理する工程
▲２▼ダマシン構造を有し、パターニングされた第１の電極３１を層間絶縁層２６上に形成する工程
▲３▼少なくとも第１の電極３１上に、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２を形成する工程
▲４▼一方のソース／ドレイン領域１４Ａと第１の電極３１とを電気的に接続する接続部を形成する工程（図９及び図１０参照）
▲５▼強誘電体層３２上に第２の電極３３を形成する工程
▲６▼パッシベーション層３６Ａを形成する工程
を、順次、実行する。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【００６８】
尚、この場合、接続部は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、及び、第１の電極３１の頂面まで延在した接続孔２８の頂部２８Ａから成る。上記▲４▼の工程である、一方のソース／ドレイン領域１４Ａと第１の電極３１とを電気的に接続する接続部を形成する工程（図９及び図１０参照）は、実質的に、［工程−１４０］と同様の工程とすることができる。また、層間絶縁層２６に形成された接続孔２８は、絶縁層１６に形成された接続孔１８の上に形成されたパッド部２５の上に形成する。尚、参照番号２６Ａ，２６Ｂは、それぞれ、積層膜１６Ａ、ＳｉＯ2膜１６Ｂと同じ機能を有する同種の膜である。
【００６９】
［工程−１４０］において、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース／ドレイン領域１４Ａの上方の強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７を形成する際の開口部１７の大きさ、位置によっては、最終的に形成される接続部が、図１１に模式的な一部断面図を示すように、絶縁層１６に形成された接続孔１８、及び、第１の電極２１の側部まで延在した接続孔の頂部１８Ｂから成る構成とすることもでき、あるいは又、層間絶縁層２６に形成された接続孔２８、及び、第１の電極３１の側部まで延在した接続孔の頂部２８Ｂから成る構成とすることもできる。
【００７０】
また、各第２の電極はプレート線を兼ねていなくともよい。この場合には、例えば、パッシベーション層３６Ａの形成完了後、第２の電極２３、第２の電極３３をビアホールによって接続し、併せて、パッシベーション層３６Ａ上に、かかるビヤホールと接続したプレート線を形成すればよい。
【００７１】
尚、強誘電体層を構成する材料を適宜選択することによって、上方に位置するメモリセルを構成する強誘電体層の結晶化温度（酸化熱処理温度）を、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低くすることができ、あるいは又、上方に位置するメモリユニットを構成するメモリセルの強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成するメモリセルの強誘電体層の結晶化温度よりも低くすることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００７２】
メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体薄膜を形成した後、強誘電体薄膜の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電薄膜のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００７３】
ところで、第２の構成〜第４の構成の強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層を構成する強誘電体薄膜の結晶化のために、酸化熱処理（結晶化熱処理）を積層されたメモリセルやメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリセルやメモリユニットほど、長時間の結晶化熱処理を受け、上段に位置するほど、メモリセルやメモリユニットは短時間の酸化熱処理を受けることになる。それ故、上段に位置するメモリセルやメモリユニットに対して最適な酸化熱処理を施すと、下段に位置するメモリセルやメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリセルやメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリセルやメモリユニットを作製した後、一度で酸化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。
【００７４】
上方に位置するメモリセルやメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリセルやメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリセルやメモリユニットの段数だけ酸化熱処理を行っても、下方に位置するメモリセルやメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリセルやメモリユニットを構成するメモリセルに対して、最適な条件での酸化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。
【００７５】
0004661006.tif 000002
【００７６】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表２に例示する。尚、表２中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表２に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７７】
0004661006.tif 000003
【００７８】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７９】
0004661006.tif 000004
【００８０】
0004661006.tif 000005
【００８１】
0004661006.tif 000006
【００８２】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８３】
0004661006.tif 000007
【００８４】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表７に例示する。
【００８５】
0004661006.tif 000008
【００８６】
（実施の形態２）
実施の形態２は、本発明の第２の態様に係る不揮発性メモリ及びその製造方法に関し、更に詳しくは、第１の構成及び第２の構成の不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態２の不揮発性メモリを切断したときの模式的な一部断面図を図１２に示す。
【００８７】
実施の形態２の不揮発性メモリにおいては、絶縁層は、下層絶縁層１１６Ａと上層絶縁層１１６Ｂとが積層された構造を有し、下層絶縁層１１６Ａ上に中間配線層４２が形成され、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１４Ａと中間配線層４２とは、下層絶縁層１１６Ａに形成された第１の接続孔４１を介して電気的に接続され、第１の電極２１と中間配線層４２とは、上層絶縁層１１６Ｂに形成された第２の接続孔１１８、及び、第１の電極２１の頂面まで延在した該第２の接続孔１１８Ａの頂部を介して電気的に接続されている。その他の構成、構造は実施の形態１にて説明した不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【００８８】
以下、実施の形態２の不揮発性メモリの製造方法の概要を説明する。
【００８９】
［工程−２００］
先ず、実施の形態１の［工程−１００］と同様にして、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。
【００９０】
［工程−２１０］
次いで、全面に下層絶縁層１１６Ａを形成する。具体的には、ＳｉＯ2及びＳｉＮの積層構造を有する下層絶縁層（厚さ１μｍ）１１６ＡをＣＶＤ法にて形成した後、ＣＭＰ法にて平坦化処理を行い、下層絶縁層１１６Ａの厚さを０．６μｍとする。その後、一方のソース／ドレイン領域１４Ａの上方の下層絶縁層１１６Ａに開口部４０をＲＩＥ法にて形成し、併せて、他方のソース／ドレイン領域１４Ｂの上方の下層絶縁層１１６Ａに開口部をＲＩＥ法にて形成する。そして、これらの開口部内を含む下層絶縁層１１６Ａ上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、８５０゜Ｃ、３０分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。これによって、第１の接続孔４１及びコンタクトホール１５が形成される。次に、下層絶縁層１１６Ａ上のポリシリコン層をパターニングすることによって、中間配線層４２及びビット線ＢＬ1を下層絶縁層１１６Ａ上に形成する。こうして、下層絶縁層１１６Ａ上に一方のソース／ドレイン領域１４Ａと第１の接続孔４１を介して電気的に接続された中間配線層４２を形成することができる。その後、ＳｉＯ2から成る上層絶縁層１１６Ｂ（厚さ０．４μｍ）をＣＶＤ法にて全面に形成し、ＣＭＰ法にて平坦化処理を行い、上層絶縁層１１６Ｂの厚さを０．２μｍとする。
【００９１】
尚、ポリシリコン層をＣＶＤ法にて形成した後、ポリシリコン層の上にスパッタ法にて、例えば、ＴｉＮから成る厚さ３０ｎｍの拡散障壁層を形成してもよい。これによって、中間配線層４２と第１の電極２１との間の相互拡散を一層確実に防止することができる。
【００９２】
［工程−２２０］
次いで、実施の形態１の［工程−１２０］と同様にして、パターニングされた第１の電極２１を上層絶縁層１１６Ｂ上に形成する。
【００９３】
［工程−２３０］
その後、実施の形態１の［工程−１３０］と同様にして、強誘電体層２２を形成する。
【００９４】
［工程−２４０］
次に、実施の形態１の［工程−１４０］と同様にして、中間配線層４２と第１の電極２１（共通ノードＣＮ11）とを電気的に接続する接続部を形成する。具体的には、リソグラフィ技術及びドライエッチング技術に基づき、中間配線層４２の上方の強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７Ａを形成する。その後、ＣＶＤ法に基づき開口部１７Ａ内をＴｉＮ層にて埋め込み、強誘電体層２２をストッパー層としたＣＭＰ法にて、強誘電体層２２上のＴｉＮ層を除去し、第２の接続孔１１８、及び、第１の電極２１の頂面まで延在した接続孔１１８の頂部１１８Ａを完成させる。
【００９５】
［工程−２５０］
その後、実施の形態１の［工程−１５０］と同様にして、強誘電体層２２上に第２の電極２３を形成する。
【００９６】
［工程−２６０］
その後、実施の形態１の［工程−１６０］と同様にして、
▲１▼層間絶縁層２６を形成し、平坦化処理する工程
▲２▼パターニングされた第１の電極３１を層間絶縁層２６上に形成する工程
▲３▼少なくとも第１の電極３１上に、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２を形成する工程
▲４▼一方のソース／ドレイン領域１４Ａと第１の電極３１とを電気的に接続する接続部２８，２８Ａを形成する工程
▲５▼強誘電体層３２上に第２の電極３３を形成する工程
▲６▼パッシベーション層３６Ａを形成する工程
を、順次、実行する。
【００９７】
［工程−２４０］において、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース／ドレイン領域１４Ａの上方の強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７を形成する際の開口部１７の大きさ、位置によっては、最終的に形成される接続部が、図１１に模式的な一部断面図を示したと同様に、絶縁層１６に形成された接続孔、及び、第１の電極２１の側部まで延在した接続孔の頂部から成る構成とすることもでき、あるいは又、層間絶縁層２６に形成された接続孔、及び、第１の電極３１の側部まで延在した接続孔の頂部から成る構成とすることもできる。
【００９８】
（実施の形態３）
実施の形態３は実施の形態１の変形である。第１の電極２１上に強誘電体層２２を形成した後、一方のソース／ドレイン領域１４Ａと第１の電極２１とを電気的に接続する接続部を形成する際、強誘電体層２２が多結晶粒から構成されている場合、接続部を構成する導電材料が結晶粒界に入り込み、強誘電体層内部で短絡が発生する虞がある場合がある。このような場合、第１の電極２１上に強誘電体層２２を形成した後、強誘電体層２２上に保護層２９を形成し、一方のソース／ドレイン領域１４Ａと第１の電極２１とを電気的に接続する接続部を導電材料から形成した後、保護層２９及びその上の導電材料を、例えば、ＣＭＰ法に基づき除去すればよい。
【００９９】
以下、半導体基板等の模式的な一部断面図である図１３及び図１４を参照して、実施の形態３の不揮発性メモリの製造方法の概要を説明する。
【０１００】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。
【０１０１】
［工程−３１０］
次いで、実施の形態１の［工程−１１０］と同様にして、全面に絶縁層１６を形成する。
【０１０２】
［工程−３２０］
次いで、実施の形態１の［工程−１２０］と同様にして、パターニングされた第１の電極２１を絶縁層１６上に形成する。
【０１０３】
［工程−３３０］
その後、実施の形態１の［工程−１３０］と同様にして、強誘電体層２２を形成する。
【０１０４】
［工程−３４０］
次に、一方のソース／ドレイン領域１４Ａと第１の電極２１（共通ノードＣＮ11）とを電気的に接続する接続部を形成する。具体的には、強誘電体層２２上にＣＶＤ法にてＳｉＯ2から成る保護層２９を形成する（図１３参照）。その後、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース／ドレイン領域１４Ａの上方の保護層２９、強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７を形成する（図１４参照）。ドライエッチングの際、第１の電極２１は白金から構成されているが故に、蒸気圧の高い反応生成物を生成し難く、強誘電体層２２や密着層はエッチングされるが、第１の電極２１はエッチングされ難く、図１４に示すような開口部１７を形成することができる。尚、第１の電極２１を導電性酸化物材料から構成した場合、第１の電極２１が若干エッチングされる場合があるが、何ら問題は生じない。その後、ＣＶＤ法に基づき開口部１７内をＴｉＮ層にて埋め込み、強誘電体層２２をストッパー層としたＣＭＰ法にて、強誘電体層２２上のＴｉＮ層及び保護層２９を除去し、接続孔１８を完成させる。こうして、図７に示したと同様の構造を得ることができ、一方のソース／ドレイン領域１４Ａと第１の電極２１とを電気的に接続する接続部が完成する。
【０１０５】
［工程−３５０］
その後、実施の形態１の［工程−１５０］と同様にして、強誘電体層２２上に第２の電極２３を形成し、更に、［工程−１６０］と同様の工程を実行する。
【０１０６】
（実施の形態４）
実施の形態４は、第１の構成及び第３の構成に係る不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態４の不揮発性メモリを切断したときの模式的な一部断面図を図１５に示す。更には、第３の構成に係る不揮発性メモリの概念的な回路図を図１６の（Ａ）及び（Ｂ）に示し、図１６の（Ａ）の概念的な回路図のより具体的な回路図を図１７に示し、図１６の（Ｂ）の概念的な回路図のより具体的な回路図を図１８に示す。尚、図１７及び図１８には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。
【０１０７】
実施の形態４の不揮発性メモリＭ1は、
（１）ビット線ＢＬ1と、
（２）Ｎ個（但し、Ｎ≧２であり、実施の形態４においては、Ｎ＝２）の選択用トランジスタＴＲ1Nと、
（３）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ個のメモリユニットＭＵ1Nと、
（４）Ｍ本のプレート線ＰＬM、
から成る。
【０１０８】
そして、第１層目のメモリユニットＭＵ11は絶縁層１６上に形成されており、Ｎ個のメモリユニットＭＵ1Nは、層間絶縁層２６を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11Mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。更には、各メモリユニットＭＵ1nにおいて、メモリセルＭＣ1nmの第１の電極２１，３１は共通である。具体的には、第１層目のメモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ11と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、メモリユニットＭＵ1n間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態４においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【０１０９】
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲ1nを介してビット線ＢＬ1に接続されている。具体的には、各選択用トランジスタＴＲ11，ＴＲ12の他方のソース／ドレイン領域１４Ｂはビット線ＢＬ1に接続され、第１番目の選択用トランジスタＴＲ11の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、及び、第１の電極２１の側部又は頂面まで延在した接続孔の頂部１８Ａを介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。また、第２番目の選択用トランジスタＴＲ12の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、層間絶縁層２６に設けられた第２層目の接続孔２８、及び、第１の電極３１の側部又は頂面まで延在した接続孔の頂部２８Ａを介して、第２層目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。
【０１１０】
ビット線ＢＬ1は、センスアンプＳＡに接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１５の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２３は、図１５の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３３は、図１５の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ11と、図１５の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ21とで共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ12と、図１５の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ22とで共通である。
【０１１１】
図１６の（Ａ）及び図１７に回路図を示す不揮発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1n，ＴＲ2nは同じワード線ＷＬnに接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22を、それぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１６の（Ｂ）及び図１８を参照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21を同時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を同時に駆動すれば、図１６の（Ａ）及び図１７に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図１６の（Ｂ）及び図１８参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図１６の（Ａ）及び図１７参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１１２】
実施の形態４の不揮発性メモリは、実質的に、実施の形態１、実施の形態２あるいは実施の形態３にて説明した不揮発性メモリの製造方法によって製造することができるので、詳細な説明は省略する。
【０１１３】
（実施の形態５）
実施の形態５は、第１の構成及び第４の構成に係る不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態５の不揮発性メモリを切断したときの模式的な一部断面図を図１９に示す。更には、第４の態様に係る不揮発性メモリの概念的な回路図を図２０の（Ａ）及び（Ｂ）に示し、具体的な回路図を図２１に示す。尚、図２０の（Ａ）及び（Ｂ）には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。
【０１１４】
実施の形態５の不揮発性メモリＭ1は、
（１）Ｎ本（但し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）のビット線ＢＬ1Nと、
（２）Ｎ個の選択用トランジスタＴＲ1Nと、
（３）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ個のメモリユニットＭＵ1Nと、
（４）Ｍ本のプレート線ＰＬM、
から成る。
【０１１５】
尚、図２０、図２１中、ビット線ＢＬ11と、選択用トランジスタＴＲ11と、メモリセルＭＣ11Mから構成されたメモリユニットＭＵ11を、サブユニットＳＵ11で表し、ビット線ＢＬ12と、選択用トランジスタＴＲ12と、メモリセルＭＣ12Mから構成されたメモリユニットＭＵ12を、サブユニットＳＵ12で表す。
【０１１６】
そして、第１層目のメモリユニットＭＵ11は絶縁層１６上に形成されており、Ｎ個のメモリユニットＭＵ1Nは、層間絶縁層２６を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11Mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。更には、各メモリユニットＭＵ1nにおいて、メモリセルＭＣ1nmの第１の電極２１，３１は共通である。具体的には、第１層目のメモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ11と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、メモリユニットＭＵ1n間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態５においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【０１１７】
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲ1nを介して第ｎ番目のビット線ＢＬ1nに接続されている。具体的には、第ｎ番目の選択用トランジスタＴＲ1nの他方のソース／ドレイン領域１４Ｂは第ｎ番目のビット線ＢＬ1nに接続され、第１番目の選択用トランジスタＴＲ11の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、及び、第１の電極２１の側部又は頂面まで延在した接続孔の頂部１８Ａを介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。また、第２番目の選択用トランジスタＴＲ12の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、層間絶縁層２６に設けられた第２層目の接続孔２８、及び、第１の電極３１の側部又は頂面まで延在した接続孔の頂部２８Ａを介して、第２層目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。
【０１１８】
ビット線ＢＬ1nは、センスアンプＳＡに接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１９の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２３は、図１９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３３は、図１９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ11と、図１９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ21とで共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ12と、図１９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ22とで共通である。
【０１１９】
図２０の（Ａ）及び図２１に回路図を示す不揮発性メモリＭ1，Ｍ2においては、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ21は同じワード線ＷＬ1に接続され、選択用トランジスタＴＲ12，ＴＲ22は同じワード線ＷＬ2に接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21を介して対となったビット線ＢＬ11，ＢＬ21に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ11，ＢＬ21の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22を、それぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ11，ＢＬ21、あるいは、対となったビット線ＢＬ12，ＢＬ22の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図２０の（Ｂ）及び図２１を参照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21を同時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を同時に駆動すれば、図２０の（Ａ）に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図２０の（Ｂ）参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図２０の（Ａ）参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１２０】
あるいは又、図２０の（Ａ）及び図２１に回路図を示す不揮発性メモリＭ1において、例えば、対となったメモリセルＭＣ11m，ＭＣ12m（ｍ＝１，２・・・，Ｍ）に相補的なデータを記憶してもよい。例えば、メモリセルＭＣ11m，ＭＣ12m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1，ＷＬ2を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ12mから選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ11，ＢＬ12に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ11，ＢＬ12の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、メモリセルＭＣ11m，ＭＣ12mを独立して制御し、対となったビット線ＢＬ11，ＢＬ12の一方に参照電圧を印加することによって、メモリセルＭＣ11m，ＭＣ12mのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図２０の（Ｂ）及び図２１を参照のこと。
【０１２１】
実施の形態５の不揮発性メモリは、実質的に、実施の形態１、実施の形態２あるいは実施の形態３にて説明した不揮発性メモリの製造方法によって製造することができるので、詳細な説明は省略する。
【０１２２】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１２３】
一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成する工程と、強誘電体層上に第２の電極を形成する工程との順序を逆にすることもできる。この場合には、例えば、実施の形態３において、［工程−３３０］に引き続き、［工程−３５０］を実行し、その後、全面に絶縁膜を形成し、次いで、一方のソース／ドレイン領域１４Ａと第１の電極２１（共通ノードＣＮ11）とを電気的に接続する接続部を形成すればよい。具体的には、全面にＣＶＤ法にてＳｉＯ2から成る絶縁膜を形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース／ドレイン領域１４Ａの上方の絶縁膜、強誘電体層２２、積層膜１６Ａ及び絶縁層１６に開口部１７を形成する。その後、ＣＶＤ法に基づき開口部１７内をＴｉＮ層にて埋め込み、絶縁膜をストッパー層としたＣＭＰ法にて、絶縁膜上のＴｉＮ層を除去すればよい。
【０１２４】
強誘電体層の応力が強く、強誘電体層が絶縁層や層間絶縁層から剥離するといった問題が生じる場合には、強誘電体薄膜を所望の形状にパターニングすればよい。これによって、強誘電体層の応力緩和を図ることができる。尚、エッチングによって、強誘電体層にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。
【０１２５】
本発明の第１の態様あるいは第２の態様に係る不揮発性メモリ及びその製造方法を、図２９の（Ａ）及び（Ｂ）に模式的な一部断面図で示すように、スタック型不揮発性メモリに適用することもできる。
【０１２６】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリセルの積層段数（Ｎ）に一致し、プレート線本数はメモリユニットを構成するメモリセルの数（Ｍ）に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「１」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１２７】
第３の構成に係る不揮発性メモリを、図２２に示す構造のように変形することもできる。尚、回路図を図２３に示す。
【０１２８】
この不揮発性メモリは、センスアンプＳＡに接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14と、Ｎ個のメモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14と、プレート線から構成されている。第１層目のメモリユニットＭＵ11は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝８）のメモリセルＭＣ11m（ｍ＝１，２，・・・，８）から構成されている。また、第２層目のメモリユニットＭＵ12も、Ｍ個（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝１，２・・・，８）から構成されている。更には、第３層目のメモリユニットＭＵ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m（ｍ＝１，２・・・，８）から構成され、第４層目のメモリユニットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭＣ14m（ｍ＝１，２・・・，８）から構成されている。プレート線の数は、Ｍ本（この例においては８本）であり、ＰＬm（ｍ＝１，２・・・，８）で表している。選択用トランジスタＴＲ1nのゲート電極に接続されたワード線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１２９】
また、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成り、第３層目のメモリユニットＭＵ13を構成する各メモリセルＭＣ13mは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、第４層目のメモリユニットＭＵ14を構成する各メモリセルＭＣ14mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。そして、各メモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，ＣＮ14と呼ぶ。
【０１３０】
ここで、第１層目のメモリユニットＭＵ11における共通の第１の電極２１Ａ（第１の共通ノードＣＮ11）は、第１番目の選択用トランジスタＴＲ11を介してビット線ＢＬ1に接続されている。また、第２層目のメモリユニットＭＵ12における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ12）は、第２番目の選択用トランジスタＴＲ12を介してビット線ＢＬ1に接続されている。更には、第３層目のメモリユニットＭＵ13における共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）は、第３番目の選択用トランジスタＴＲ13を介してビット線ＢＬ1に接続されている。また、第４層目のメモリユニットＭＵ14における共通の第１の電極３１Ｂ（第４の共通ノードＣＮ14）は、第４番目の選択用トランジスタＴＲ14を介してビット線ＢＬ1に接続されている。
【０１３１】
また、第１層目のメモリユニットＭＵ11を構成するメモリセルＭＣ11mと、第２層目のメモリユニットＭＵ12を構成するメモリセルＭＣ12mは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬmに接続されている。更には、第３層目のメモリユニットＭＵ13を構成するメモリセルＭＣ13mと、第４層目のメモリユニットＭＵ14を構成するメモリセルＭＣ14mは、第２の電極３３を共有しており、この共有された第ｍ番目の第２の電極３３はプレート線ＰＬmに接続されている。具体的には、この共有された第ｍ番目の第２の電極２３の延在部からプレート線ＰＬmが構成され、この共有された第ｍ番目の第２の電極３３の延在部からプレート線ＰＬmが構成されており、各プレート線ＰＬmは図示しない領域で接続されている。
【０１３２】
この不揮発性メモリにおいては、メモリユニットＭＵ11，ＭＵ12とメモリユニットＭＵ13，ＭＵ14は、層間絶縁層２６を介して積層されている。メモリユニットＭＵ14はパッシベーション層３６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14は、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４Ａ，１４Ｂから構成されている。そして、第１の選択用トランジスタＴＲ11、第２の選択用トランジスタＴＲ12、第３の選択用トランジスタＴＲ13、第４の選択用トランジスタＴＲ14の他方のソース／ドレイン領域１４Ｂはコンタクトホール１５を介してビット線ＢＬ1に接続されている。また、第１の選択用トランジスタＴＲ11の一方のソース／ドレイン領域１４Ａは、絶縁層１６に形成された開口部中に設けられた接続孔１８、及び、第１の電極２１Ａの側部又は頂面まで延在した接続孔の頂部１８Ａを介して第１の共通ノードＣＮ11に接続されている。更には、第２の選択用トランジスタＴＲ12の一方のソース／ドレイン領域１４Ａは、接続孔１８、及び、第１の電極２１Ｂの側部又は頂面まで延在した接続孔の頂部１８Ｃを介して第２の共通ノードＣＮ12に接続されている。また、第３の選択用トランジスタＴＲ13の一方のソース／ドレイン領域１４Ａは、接続孔１８、パッド部２５、層間絶縁層２６に形成された開口部中に設けられた接続孔２８、及び、第１の電極３１の側部又は頂面まで延在した接続孔の頂部２８Ａを介して第３の共通ノードＣＮ13に接続されている。更には、第４の選択用トランジスタＴＲ14の一方のソース／ドレイン領域１４Ａは、接続孔１８、パッド部２５、接続孔２８、及び、第１の電極の側部３１又は頂面まで延在した接続孔の頂部２８Ｃを介して第４の共通ノードＣＮ14に接続されている。
【０１３３】
また、第１の構成〜第４の構成に係る不揮発性メモリを、所謂ゲインセル型とすることもできる。このような不揮発性メモリの回路図を図２４に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図２５に示し、不揮発性メモリの模式的な一部断面図を図２６及び図２７に示す。尚、図２５において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図２６に示す不揮発性メモリの模式的な一部断面図は、図２５の線Ａ−Ａに沿った模式的な一部断面図であり、図２７に示す不揮発性メモリの模式的な一部断面図は、図２５の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１３４】
第３の構成に係る不揮発性メモリにゲインセル型を適用した場合を、以下に説明する。この不揮発性メモリは、例えば、ビット線ＢＬと、書込用トランジスタ（第１の構成〜第４の構成に係る不揮発性メモリにおける選択用トランジスタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣMから構成され、例えば層間絶縁層を介して積層されたＮ個のメモリユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモリユニットＭＵから構成されている。尚、図面においては、第１層目のメモリユニットのみを図示した。そして、各メモリセルＭＣMは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットＭＵを構成するメモリセルＭＣMの第１の電極２１は、メモリユニットＭＵにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲWを介してビット線ＢＬに接続され、各メモリセルＭＣmを構成する第２の電極２３はプレート線ＰＬmに接続されている。メモリセルＭＣMは層間絶縁層２６によって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１３５】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲS、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲS及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続され、各メモリセルＭＣmに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。
【０１３６】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの他方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１５を介してビット線ＢＬに接続され、一方のソース／ドレイン領域は、絶縁層１６に形成された開口部中に設けられた接続孔１８、及び、第１の電極２１の側部又は頂面まで延在した接続孔の頂部１８Ａを介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲSの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲWの一方のソース／ドレイン領域）は、開口部中に設けられたコンタクトホール１８Ｄ、ワード線ＷＬSを介して検出用トランジスタＴＲSのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW及び読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０１３７】
この不揮発性メモリのメモリセルＭＣ1からデータを読み出す場合、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣ1にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣ1にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬjにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ1に記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線ＢＬを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。一方、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。具体的には、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲSは導通状態となり、検出用トランジスタＴＲSの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲS及び読出用トランジスタＴＲRを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ）の電位変化が検出され、この検出結果がビット線ＢＬに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲSの閾値をＶth、検出用トランジスタＴＲSのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲSをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成することもできる。
【０１３８】
尚、検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶccとする必要がある。そのためには、図２８に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０１３９】
本発明の不揮発性メモリのキャパシタ構造を、強誘電体層を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することもできる。この場合には、強誘電体層の常誘電的な電界応答（強誘電双極子の反転を伴わない応答）のみを利用する。
【０１４０】
【発明の効果】
本発明においては、強誘電体層を形成した後の工程において、一方のソース／ドレイン領域と第１の電極とを電気的に接続する接続部を形成するので、強誘電体層を形成する際の高温での酸化熱処理によっても、相互拡散が発生することがなく、不揮発性メモリの信頼性が低下することを確実に回避することができる。また、第１の電極を構成する第１の導電材料に酸素バリア性を要求する必要がなくなり、高温酸化雰囲気中で安定した材料であればよく、白金やペロブスカイト構造を有する酸化物等を第１の導電材料として使用することが可能となり、一般に、下地の影響を受け易い強誘電体薄膜を制御性良く成膜することができる。
【０１４１】
また、従来のスタック型不揮発性メモリにあっては、材料の耐熱性の問題のために、メモリセルに十分な特性を付与できず、メモリセルの微細化を進めるに当たって情報の判定に必要な信号量を確保できなくなるといった問題を、本発明においては、メモリセルの特性を最大限に引き出すことができるが故に、確実に回避することができる。また、不揮発性メモリにおいて、第１の構成〜第４の構成を採用することによって、一層の高集積化を図ることができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図２】本発明の第２の態様に係る不揮発性メモリの概念的な回路図である。
【図３】図２の（Ａ）に示す概念的な回路図のより具体的な回路図である。
【図４】図２の（Ｂ）に示す概念的な回路図のより具体的な回路図である。
【図５】発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１１】発明の実施の形態１の強誘電体型不揮発性半導体メモリの変形例をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図１２】発明の実施の形態２の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図１３】発明の実施の形態３の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１４】図１３に引き続き、発明の実施の形態３の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１５】発明の実施の形態４の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図１６】本発明の第３の態様に係る不揮発性メモリの概念的な回路図である。
【図１７】図１６の（Ａ）に示す概念的な回路図のより具体的な回路図である。
【図１８】図１６の（Ｂ）に示す概念的な回路図のより具体的な回路図である。
【図１９】発明の実施の形態５の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図２０】本発明の第４の態様に係る不揮発性メモリの概念的な回路図である。
【図２１】図２０に示す概念的な回路図のより具体的な回路図である。
【図２２】発明の実施の形態４にて説明した強誘電体型不揮発性半導体メモリの変形例を示す模式的な一部断面図である。
【図２３】図２２に示す強誘電体型不揮発性半導体メモリの回路図である。
【図２４】ゲインセル型の強誘電体型不揮発性半導体メモリの回路図である。
【図２５】図２４に示した強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図２６】図２４に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２７】図２４に示した強誘電体型不揮発性半導体メモリの、図２６とは異なる断面で見たときの模式的な一部断面図である。
【図２８】検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図２９】スタック型強誘電体型不揮発性半導体メモリに本発明を適用した場合の模式的な一部断面図である。
【図３０】強誘電体のＰ−Ｅヒステリシスループ図である。
【図３１】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図３２】従来のスタック型強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図３３】従来のプレーナ型強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６，１１６Ａ，１１６Ｂ・・・絶縁層、１６Ａ，２６Ａ・・・積層膜、１６Ｂ，２６Ｂ・・・ＳｉＯ2膜、１７，２７，４０・・・開口部、１８，１１８，２８，４１・・・接続孔、１８Ａ，１１８Ａ，２８Ａ・・・接続孔の頂部、２１，２１Ａ，２１Ｂ，，３１，３１Ａ，３１Ｂ・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・・強誘電体層、２３，３３・・・第２の電極、２５・・・パッド部、２６・・・層間絶縁層、３６Ａ，２２６Ａ・・・パッシベーション層、４２・・・中間配線層、ＴＲ・・・選択用トランジスタ、ＴＲW・・・書込用トランジスタ、ＴＲR・・・読出用トランジスタ、ＴＲS・・・検出用トランジスタ、ＴＲSW・・・スイッチング用のトランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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