(57)【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板上に化合物半導体層を設けた半導体装置において、前記化合物半導体層が第一の化合物半導体層と第二の化合物半導体層とを順に積層して形成されており、前記第一の化合物半導体層がＧａＡｓ層と不純物としてＣを含むＩｎxＡｌyＧａ1-x-yＡｓ層（０＜ｘ≦０．０５、０．２≦ｙ≦０．６）とから形成されており、前記第二の化合物半導体層がＩｎtＧａ1-tＡｓ層（ｔ≧０．２）を含む層で形成されており、このＩｎtＧａ1-tＡｓ層（ｔ≧０．２）をチャネルとして用いることを特徴とする半導体装置。
【請求項２】
前記ＧａＡｓ層が１００〜２００Åの厚みに形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の化合物半導体層における水銀プローブ式Ｃ−Ｖ測定による不純物密度が２×１０16ａｔｏｍｓ・ｃｍ-3以上である領域の厚みが０．１μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＩｎtＧａ1-tＡｓ層（ｔ≧０．２）上にＰｔを含むショットキー電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳｉ基板上に積層した化合物半導体を動作層とする電界効果トランジスタ(Metal Semiconductor Field Effect Transistor) や高電子移動度トランジスタ(High Electron Mobility Transistor) などの半導体装置に関するものである。
【０００２】
【従来の技術】
化合物半導体を用いた半導体装置は、シリコン半導体に比べて一般に高速、高周波域で動作することが可能であり、高速ディジタル信号処理用、あるいはマイクロ波増幅用などの高速、高周波トランジスタとして、ＭＥＳ(Metal Semiconductor) ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor)などの電界効果トランジスタが用いられ、次第にその利用は広がっている。にもかかわらず、化合物半導体のみによるバルク基板の口径は未だ３〜４インチ程度であり、大口径化、低価格化が達成されているシリコン基板と比較し、その上に形成される半導体装置の量産化を困難とする一因となっている。
【０００３】
そこで、シリコン基板上にIII −Ｖ族化合物半導体層をエピタキシャル成長させる化合物半導体基板が注目されている。シリコン基板上に化合物半導体をエピタキシャル成長させることで基板の大口径化と低コスト化が可能となる。また、シリコン基板上に化合物半導体層を形成した基板は機械的強度に優れ、且つ熱伝導性が高いため、半導体装置を形成した際の放熱性に優れ、ハンドリングが容易であるなどの特徴を有する。また、化合物半導体は優れた光学特性と電気特性を併せ持つため、シリコン基板上に優れた結晶性の化合物半導体層が成長できれば、ＭＥＳＦＥＴやＨＥＭＴなどの電子デバイスとＬＥＤやＬＤなどの光デバイスを同一基板上に作製した光・電子混成デバイスを作製することも可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、シリコン基板上に化合物半導体を形成した半導体装置の短所としてはシリコン基板上に化合物半導体層をヘテロエピタキシャル成長させる際に、初期成長時の温度履歴のため、化合物半導体層にシリコン原子が拡散侵入し、これが化合物半導体に対してドーパントとなって化合物半導体層が低抵抗化し、半導体装置の高周波特性が悪化するという問題があった。
【０００５】
すなわち、シリコン基板上に化合物半導体を複数積層して形成し、この化合物半導体層の一部を動作層とする半導体装置を形成した場合、シリコン基板と化合物半導体の界面に低抵抗層が形成され、半絶縁性ＧａＡｓ基板または半絶縁性ＩｎＰ基板上に形成された半導体装置と比較して大きな寄生容量のために、電流利得遮断周波数ｆT や最大発振周波数ｆMAX などの高周波特性が著しく劣化した電界効果トランジスタしか得られなかった。
【０００６】
従来の半導体装置の例として、シリコン基板上にＧａＡｓを形成してＭＥＳＦＥＴを形成した場合の例について示す。シリコン基板上にいわゆる２段階成長法でＧａＡｓ層を形成し、その上に形成したｎ−ＧａＡｓ層をチャネルとしたＭＥＳＦＥＴを通常の製造プロセスにより形成する。１００μｍ×１００μｍのゲートパッドを有するゲート長が１μｍでゲート幅が１００μｍのＭＥＳＦＥＴを試作したところ、電流利得遮断周波数ｆT ＝４．９ＧＨｚ、最大発振周波数ｆMAX ＝５．２ＧＨｚのデバイスしか得られなかった。これはゲートパッドの寄生容量の増大に起因する。同一の寸法形状で半絶縁性ＧａＡｓ基板上に試作したところ、ｆT ＝１２ＧＨｚ以上、ｆMAX ＝２０ＧＨｚ以上の半導体装置が得られた。
【０００７】
例えば特開平８−５１１２１号には、ゲートパッド下にＳｉＯ2 を挿入することによって、高周波特性を改善することが提案されている。
【０００８】
しかしながら、ゲートパッド下に挿入するＳｉＯ2 を厚くすると、高周波特性は改善するが、厚くしたとしても１．５μｍ程度が限度であり、このとき、上記寸法形状の半導体装置を形成すると、電流利得遮断周波数ｆT ＝６．６ＧＨｚ、最大発振周波数ｆMAX ＝７．３ＧＨｚ程度までは改善するが、半絶縁性ＧａＡｓ基板上に試作した場合と比較してやはり高周波特性が劣っていた。
【０００９】
また、ＤＣ通電試験を行うと、電流値が変動するという問題があった。なお、このＤＣ通電試験とは、エピタキシャル成長膜の信頼性を簡易的に評価するために、ゲート電極を開放した状態でソース・ドレイン間に一定の電圧を印加して電流値の変動を調べるものである。半導体装置の信頼性評価は、高温放置試験やＤＣ通電試験など様々な手法で行われるが、ＤＣ通電試験はエピタキシャル成長膜に高い電界が加わり続けた際の材料特性を簡易的に判断することができる。
【００１０】
従来のシリコン基板上に化合物半導体を形成した半導体装置で、ゲートを開放した状態でソース・ドレイン間に８Ｖを印加するＤＣ通電試験を行ったところ、図２（ｂ）に示すように、２８８００秒後には２０％以上の電流値の低下が見られた。なお、図２は後述する本発明の実施例の半導体装置のＤＣ通電試験の結果である。
【００１１】
次に、高周波特性の劣化の原因とＤＣ通電試験による電流値の減少の原因について簡単に説明する。まず、ＭＥＳＦＥＴの電流利得遮断周波数ｆT を例にとって高周波特性の劣化原因について説明する。従来のシリコン基板上に化合物半導体を積層して形成した基板の場合、シリコン原子が化合物半導体層に拡散するため、シリコン基板と化合物半導体基板との界面に低抵抗層が生じる。そのため、電流利得遮断周波数ｆT は、電子飽和速度をｖs 、有効ゲート長をＬeff 、相互コンダクタンスをｇm 、ゲート寄生容量をＣparaとして、一般に、
【００１２】
【数１】
0004794022.tif 000002
【００１３】
と書ける。ゲート電極パッドや配線などとの間の寄生容量Ｃparaは、半絶縁性ＧａＡｓ基板上に形成されたＭＥＳＦＥＴが０．０３〜０．０５ｐＦであるのに対して、従来のＧａＡｓ／ＳｉのＭＥＳＦＥＴの場合、０．６〜０．７ｐＦ、あるいはＳｉＯ2 を挿入したものでは０．１５ｐＦと大きいものであった。このように、界面の低抵抗層が原因となる寄生容量の増大が高周波特性の劣化の原因となっている。
【００１４】
次に、ＤＣ通電試験によるＭＥＳＦＥＴの電流値の減少の原因について説明する。これはミスフィット転位などが原因ではなく、エピタキシャル成長膜中の引っ張り応力が原因であることがわかった。例えばＧａＡｓ／ＳｉのＭＥＳＦＥＴではＧａＡｓの線膨張係数がＳｉの約２倍であることから、成長後の降温によってエピタキシャル成長膜に引っ張り応力が生じる。このような引っ張り応力により、伝導帯の底付近の分散関係がΓを正のエネルギー値として、近似的に、
【００１５】
【数２】
0004794022.tif 000003
【００１６】
と書ける。Γ（＞０）は引っ張り応力による伝導帯の低下を意味する。ここで、ｍは伝導電子の有効質量、Ｅｃは伝導帯の底のエネルギーである。このとき、伝導帯中の電子の状態密度Ｎ（Ｅ）は、
【００１７】
【数３】
0004794022.tif 000004
【００１８】
となる。
【００１９】
また、伝導帯中の電子の数は、
【００２０】
【数４】
0004794022.tif 000005
【００２１】
と書ける。これらから分かるように、Γは伝導帯の状態密度や電子数を増やす。すなわち、ＧａＡｓ／ＳｉのＭＥＳＦＥＴでは、エージング前の初期状態で、エピタキシャル成長膜のチャネル部に加わっている引っ張り応力によってＧａＡｓ／ＧａＡｓと比較して状態密度が大きく、電流値が増大している状態となっている。そこで長時間のエージングによって局所的な応力緩和が起こり、増えていた電流値が小さくなると考えられる。つまり、Γ（＞０）が時間の経過と共に減少し、それが電流値の減少として観測される。
【００２２】
本発明はこのような従来技術の問題点に鑑みてなされたものであり、高周波特性の劣化とＤＣ通電試験による電流値の減少を解消した化合物半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る半導体装置では、Ｓｉ単結晶基板上に化合物半導体層を設けた半導体装置において、前記化合物半導体層が第一の化合物半導体層と第二の化合物半導体層とを順に積層して形成されており、前記第一の化合物半導体層がＧａＡｓ層と不純物としてＣを含むＩｎxＡｌyＧａ1-x-yＡｓ層（０＜ｘ≦０．０５、０．２≦ｙ≦０．６）とから形成されており、前記第二の化合物半導体層がＩｎtＧａ1-tＡｓ層（ｔ≧０．２）を含む層で形成されており、このＩｎtＧａ1-tＡｓ層（ｔ≧０．２）をチャネルとして用いる。
【００２４】
上記半導体装置では、前記ＧａＡｓ層が１００〜２００Åの厚みに形成されていることが望ましい。
【００２５】
また、上記半導体装置では、前記第一の化合物半導体層における水銀プローブ式Ｃ−Ｖ測定による不純物密度が２×１０16ａｔｏｍｓ・ｃｍ-3以上である領域の厚みが０．１μｍ以下であることが望ましい。
【００２６】
さらに、上記半導体装置では、前記Ｉｎt Ｇａ1-t Ａｓ層（ｔ≧０．２）上にＰｔを含むショットキー電極が形成されていることが望ましい。
【００２７】
【発明の実施の形態】
以下、各請求項に係る実施形態を添付図面に基づき詳細に説明する。図１は請求項１に係る半導体装置の実施例の断面図であり、１はＳｉ基板、２はＧａＡｓ層、３はＩｎＡｌＧａＡｓ層、４はｉ−ＩｎＧａＡｓ層、５はｎ−ＩｎＧａＡｓ層、６はｎ+ −ＩｎＧａＡｓ層、７はオーミック電極、８はゲート電極、９ｂはＳｉＯ2 膜である。
【００２８】
抵抗率２〜６×１０3 Ωｃｍ程度の高抵抗Ｓｉ基板１上に、第一の化合物半導体層としてＧａＡｓ層２が１５０Å、その上にＩｎ0.02Ａｌ0.49Ｇａ0.49Ａｓ層３が２．６μｍ形成されており、その上に第二の化合物半導体層としてｉ−ＩｎＧａＡｓ層４が１．６μｍ、およびチャネルとして働くｎ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層５、コンタクト層として働くｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓ層６が積層されている。
【００２９】
このような化合物半導体層は、（１１０）方向に数度のオフ角をもつ（１００）Ｓｉ基板１をカーボンサセプタ上に設置し、有機金属材料を加熱分解して他の有機金属材料構成元素と高温で反応させる有機金属化学気相成長法（ＭＯＣＶＤ法）により形成される。すなわち、まず９００〜９５０℃で熱処理した後、４００〜４５０℃に下げて保持し、ＧａＡｓ層２を１５０Å成長した後、通常の成長温度である６２０℃まで昇温し、Ｉｎ0.02Ａｌ0.49Ｇａ0.49Ａｓ層３を２．６μｍ成長させ、続いて基板温度を５８０℃まで下げてＩｎ0.2 Ｇａ0.8 Ａｓ層４〜６を成長する。Ｉｎ0.2 Ｇａ0.8 Ａｓ層４はエピタキシャル成長膜中の応力低減に好適に用いられ、デバイスの信頼性の向上に寄与することを我々は見出した。この理由に関しては後述する。Ｉｎの組成を０．０２から０．２まで徐々に変化させたり、いわゆるメタモルフィック成長などの成長方法でＩｎ組成をさらに大きくしてもよい。
【００３０】
第一の半導体層２、３中のＩｎ0.02Ａｌ0.49Ｇａ0.49Ａｓ層３は、不純物としてＣ（カーボン）を含んでおり、このＣ（カーボン）はＩｎ0.02Ａｌ0.49Ｇａ0.49Ａｓ層３のＡｓサイトに不純物として混入し、Ｓｉ基板１からのＳｉ不純物の拡散によるｎ型キャリアを補償する働きをする。
【００３１】
図３は、アセック社製水銀プローブ式Ｃ−Ｖ測定装置による従来の半導体装置と本発明の実施例の半導体装置のエピタキシャル成長膜の深さ方向キャリア密度の測定結果であり、横軸は深さ０μｍをＳｉ基板１とＧａＡｓ層２の界面に選んである。測定は１００〜２００ｋＨｚで行った。深さ方向のキャリア密度の測定は、深さ分解能の低下などのために、電気化学的エッチングによるＣ−Ｖ測定では測定が困難なことが多いが、空乏層の広がり具合から深さを算出する水銀プローブ式Ｃ−Ｖ測定では可能である。この測定は第一の半導体層２、３まで成長が終了した時点で成長を中断して行うか、第二の半導体層４、５、６以降の化合物半導体層をエッチング除去した後に行なう。
【００３２】
従来の半導体装置の場合は、シリコン基板１から約０．３５μｍまでは３×１０16ａｔｏｍｓ・ｃｍ-3以上のキャリア密度であり、約０．８５μｍまでは１×１０16ａｔｏｍｓ・ｃｍ-3以上のキャリア密度であった。
【００３３】
本発明の実施例の場合、Ｉｎ0.02Ａｌ0.49Ｇａ0.49Ａｓ層３の成長条件としてＶ族ガス中のアルシンのモル数のIII 族ガス中のトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウムの合計のモル数に対する比で定義されるＶ／III 比を１００〜１５０に定めることにより、不純物密度が３×１０16ｃｍ-3以上であるエピタキシャル成長膜の厚みが０．１μｍ以下まで低減した。
【００３４】
このような第一の半導体層２、３を形成することによって、ＭＥＳＦＥＴやＨＥＭＴなどの寄生容量は低減し、高周波特性が大幅に向上する。本実施例では１００μｍ×１００μｍのゲートパッドを有するゲート長が１μｍでゲート幅が１００μｍの場合、Ｃparaは０．０５ｐＦまで下がり、電流利得遮断周波数ｆT ＝１３ＧＨｚ、最大発振周波数ｆMAX ＝２４ＧＨｚのＭＥＳＦＥＴが得られた。
【００３５】
図５（ａ）は、本発明の実施例の半導体装置の出力インピーダンスＳ22の測定結果を示す。測定にはウイルトロン製ネットワークアナライザー３７３６９Ａを用いて２０ＭＨｚから２０ＧＨｚまで行った。図５（ｂ）は、従来のＳｉ基板上のＧａＡｓ層を動作層とする半導体装置の測定結果であり、図５（ｃ）は、ＧａＡｓ基板上のＧａＡｓエピタキシャル層を動作層とする半導体装置の測定結果である。これらから分かるように、従来のＳｉ基板上のＧａＡｓ層を動作層とする半導体装置では、リアクタンス成分の影響を大きく受けている。これは界面の導電層が原因であると思われる。それに対して本実施例では、第一の半導体層２、３を基板からのＳｉ不純物の拡散によるｎ型キャリアを補償する構造を採ったため、ＧａＡｓ基板上の半導体装置とほぼ同等の出力インピーダンスＳ22が得られていることがわかる。
【００３６】
このような補償による高抵抗化を目的とする不純物Ｃ（カーボン）のドーピングは、第一の化合物半導体層２、３の一部にＩｎxＡｌyＧａ1-x-yＡｓ層（０＜ｘ≦０．０５、０．２≦ｙ≦０．６）３を用いることによって容易に達成することができる。Ａｌ組成ｙを大きくすると、Ｃ（カーボン）がＡｓサイトに入りやすくなり、補償を容易にする。Ａｌ組成ｙを大きくしすぎると、半導体装置のチャネル温度の上昇に起因する信頼性の悪化の原因となる。そのため、Ａｌ組成としては０．２≦ｙ≦０．６が好適に用いられる。また、Ｉｎを数％混入させることによって半導体基板の表面モホロジーが良好となる。
【００３７】
また、第一の半導体層２、３中のＳｉ基板側にＧａＡｓ膜２を１００〜２００Å形成するが、１００Å以下にすると表面モホロジーが劣化する。ＧａＡｓ膜２を２００Å以上形成した場合、寄生容量が増大して高周波特性が劣化する原因となる。
【００３８】
また、Ｓｉ基板１に直接ＡｌＧａＡｓなどを成長させることができた場合、高周波特性にはさらに有利に働く可能性があるが、ＡｌＧａＡｓの実効固化温度（後で定義する）がＧａＡｓよりもやや高いため、そりや応力を増大させる。本実施例の場合、Ｓｉと実効固化温度（後で定義する）が高いＩｎxＡｌyＧａ1-x-yＡｓ層（０＜ｘ≦０．０５、０．２≦ｙ≦０．６）の間にＧａＡｓ層２が１００〜２００Å形成されているため、線膨張係数差によるそりおよび応力の駆動力が減ることになり、そりおよび応力の低減の点で有利である。
【００３９】
次に、Ｉｎ0.2 Ｇａ0.8 Ａｓ層４、５、６による応力および基板そりの低減の効果について説明する。我々は様々な層構造のヘテロエピタキシャル成長基板におけるそりや応力の実験データを詳細に比較して検討することにより、下に示す（２）で定義した実効固化温度がＩｎ0.2 Ｇａ0.8 Ａｓ層４、５、６で小さくなることを見出した。この実効固化温度の低下がエピタキシャル成長膜中の応力の低減に対応する。以下、そのメカニズムを説明する。
【００４０】
図４に示すようなｎ−１層のエピタキシャル成長層α1 〜αn を積層したヘテロエピタキシャル基板を考える。このヘテロエピタキシャル基板は、成長温度が非常に高温であるため、転位が容易に動くことができ、このような転位の生成と運動によって各層α1 〜αn の線膨張係数の相違による応力や格子定数の相違による応力は緩和され、ウエハのそりなどは発生せず平坦であり、ほとんどエピタキシャル成長膜中に応力は生じない。しかしながら、ある温度以下になると、このような転位の生成や運動は生じなくなり、応力を緩和することができず、各エピタキシャル成長層α1 〜αn の間に大きさが等しく反対向きに力が働くと同時にウエハがそり始め、応力が生じ始める。この温度は各層α1 〜αn によって異なり、以下では各層α1 〜αn の実効固化温度と呼ぶことにする。それぞれのエピタキシャル成長層α1 〜αn 、および基板のヤング率を上方から順にＥ1 、Ｅ2 、Ｅ3 、‥‥‥、Ｅn とし、エピタキシャル成長膜の厚みをｈ1 、ｈ2 、ｈ3 、‥‥‥、ｈn などとし、膜ｉにかかる応力σi は引っ張り応力を正として、
【００４１】
【数５】
0004794022.tif 000006
【００４２】
‥‥‥‥‥‥（１）
と書ける。但し、ｂは基板の直径、ρは曲率半径、ｙu はエピタキシャル成長基板の上面からの距離、ｙm は中立面の位置であり、図４に示すように、エピタキシャル成長層α1 〜αn 間に働く力Ｆを定めた。（１）の第一項はエピタキシャル成長層α1 〜αn 間に働く力Ｆによる応力であり、第二項は曲げによる応力である。このような応力と同時に、大きさがｂ2 ／８ρのそりが生じる。
【００４３】
（１）式中の中立軸の位置ｙm は曲げ応力の断面内総和が０であることから求まり、
【００４４】
【数６】
0004794022.tif 000007
【００４５】
となる。また、曲率半径ρは曲げモーメントＭtot および断面２次モーメントＩi から容易に求まり、
【００４６】
【数７】
0004794022.tif 000008
【００４７】
と書ける。ここで、Ｍtot およびＩi は、それぞれ曲げモーメントおよび断面２次モーメントであり、次のように書ける。
【００４８】
【数８】
0004794022.tif 000009
【００４９】
、
【００５０】
【数９】
0004794022.tif 000010
【００５１】
一方、（１）式中のＦは、ここでは格子定数の相違によって生じる歪みの大部分が転移や結晶欠陥によって緩和され、熱歪みとエピタキシャル成長層との間に働く力による歪みの和が各層で等しいと近似し、
【００５２】
【数１０】
0004794022.tif 000011
【００５３】
‥‥‥‥‥‥‥‥‥‥‥‥（２）
と書ける。ここで、ΔＴi は実効固化温度と室温との温度差である。実際は、格子定数差に起因する歪みの項が各式に加わると考えることができるが、それは第一近似では線膨張係数の相違に起因する熱歪みが支配的であると考え、実効固化温度の再定義によってくりこむことができる。（２）式中のΔＴi および上に述べた実効固化温度は、そのような量として理解されなければならない。また、先に形成される下の層の実効固化温度が低いときは、その実効固化温度以下で初めて連続体近似が成り立つため、その下の層の実効固化温度と一致させなければならない。ここで、（２）式の解を本実施例のようにｎ＝４の場合に書き下しておく、
【００５４】
【数１１】
0004794022.tif 000012
【００５５】
【数１２】
0004794022.tif 000013
【００５６】
【数１３】
0004794022.tif 000014
【００５７】
このＦ1 〜Ｆ3 と（１）から、エピタキシャル成長膜に働く応力が求まることとなる。我々は（２）で定義した実効固化温度と様々なヘテロエピタキシャル膜構造のそりの実験結果を比較検討し、様々な化合物半導体混晶の実効固化温度を決定した。例えばＧａＡｓの実効固化温度は３５０℃程度であり、Ｉｎ0.2 Ｇａ0.8 Ａｓの実効固化温度は２４０℃程度である。
【００５８】
本実施例の場合の応力と基板そりをＩｎ0.2 Ｇａ0.8 Ａｓ層４、５、６の代わりにＧａＡｓ層を用いた場合と比較して述べる。本実施例のＩｎ0.2 Ｇａ0.8 Ａｓ４、５、６の代わりにＧａＡｓ層を用いた場合、（１）から求まる全応力（エピタキシャル成長膜の残留応力）は９．２×１０8 ｄｙｎ／ｃｍ2 であり、３インチ基板の場合のそりはｂ2 ／８ρ〜７９μｍとなる。それに対して、本実施例の場合、（１）から求まる全応力（エピタキシャル成長膜の残留応力）は２．６×１０8 ｄｙｎ／ｃｍ2 となり、３インチ基板の場合のそりはｂ2 ／８ρ〜５１μｍとなる。
【００５９】
このように、Ｉｎ0.2 Ｇａ0.8 Ａｓを用いることにより、そりおよび応力が低減するのは、Ｉｎ0.2 Ｇａ0.8 Ａｓの実効固化温度が２４０℃程度と、ＧａＡｓの実効固化温度３５０℃程度と比較して小さいからであると思われる。また、Ｉｎt Ｇａ1-t Ａｓ層４、５、６の実効固化温度はｔ〜０．２付近で急激に低下する。そのため、ｔ≧０．２とすると、このような基板そりおよびエピタキシャル成長膜の残留応力が小さくなる。
【００６０】
本実施例のＭＥＳＦＥＴのＤＣ通電試験による電流値変動を図２（ａ）に記す。このように、従来の図２（ｂ）と比較して電流値の変動は小さくなった。これはエピタキシャル成長膜に残留しているひっぱり応力による伝導帯の低下がそもそも小さいため、通電試験による電流値変化も小さくなったと思われる。
【００６１】
このような半導体基板を用いてＭＥＳＦＥＴやＨＥＭＴを含む半導体装置が以下に示すプロセスによって形成される。すなわち、図６（ａ）に示すように、通常のフォトリソグラフィによって所望のメサ領域を限定し、硫酸、過酸化水素、水の混合液をエッチャントとしてＩｎＧａＡｓ膜４の途中までエッチングする。レジストを除去した後、一回り小さいメサ領域をフォトレジストにより形成し、同様に化合物半導体膜５、６をエッチングする。このエッチングはゲート電極の断線を妨げるため、第一回のエッチングよりもやや浅くすることが望ましい。このようにして、高さの異なる２段のメサが形成される。
【００６２】
次に、図６（ｂ）に示すように、プラズマＣＶＤ法またはスパッタリング法によって基板全面にＳｉＯ2 またはＳｉＮx Ｏy などからなる絶縁膜９ａを約１．５μｍ形成し、フォトレジスト開口パターンを形成した後、メサ領域上の化合物半導体層６が完全に露出するように、バッファフッ酸などによって絶縁膜９ａをエッチングする。すると、化合物半導体層４上には絶縁膜９ａが残り、メサ領域上には化合物半導体層６が露出する。なお、この絶縁膜９ａのエッチングにはＲＩＥ（反応性イオンエッチング）法やＣＤＥ（ケミカルドライエッチング）法を用いてもよい。
【００６３】
次に、図７（ａ）に示すように、ゲート電極を形成する。プラズマＣＶＤ法などを用いて基板全面にＳｉＯ2 からなる絶縁膜９ｂを０．５μｍ形成する。続いて、ゲート電極形成用のフォトレジスト開口パターンを形成し、図７（ｂ）に示すように、ＳｉＯ2 膜９ｂをエッチングする。このエッチングには、ＢＨＦ（バッファードフッ酸）（ＨＦ：Ｈ2 Ｏ：ＮＨ4 Ｆ＝１：１０：１０）を用いる。なお、エッチングに先立ってプラズマアッシャーを用いてアッシング処理を行ない、エッチャントが開口内に進入できるように前処理を行うことにより、微細な開口からのウエットエッチングを容易に行うことができる。
【００６４】
次に、図７（ｃ）に示すように、ｎ+ −ＩｎＧａＡｓ層６のリセスエッチングを行う。まず、アッシング前処理によってエッチング液が開口部に進入できるようにした後、硫酸、過酸化水素水を混合した水溶液を用いてｎ+ −ＩｎＧａＡｓ層６が完全にエッチングされるまでエッチングし、図７（ｄ）に示すように、Ｐｔ、Ａｕ／Ｐｔ／Ｔｉ、Ａｕ／Ａｌ／Ｐｔなどからなるゲート電極８を抵抗加熱真空蒸着装置を用いて形成する。ゲートはフォトレジスト１０をマスクとして形成されるため、フォトレジスト１０の開口幅によってゲート長は決定される。
【００６５】
本実施例のように、ｎ−ＩｎＧａＡｓ層５上にゲート電極８を形成する場合、ゲート電極８はＰｔを含む電極であることが望ましい。Ｐｔを含む電極とＩｎＧａＡｓ層とのショットキー接合はその障壁高さが約１．２ｅＶであり、ＧａＡｓとＡｌやＴｉとのショットキー障壁高さ約０．８ｅＶと比較して高い。このため、大信号動作させたとき、電流のスイング幅を大きくとることができ、大きな出力を得ることができる。また、増幅器の設計自由度が増すため、互いにトレイドオフの関係にある線形性と高効率性を同時に満たす増幅器などが比較的容易に形成できる。
【００６６】
その後、図７（ｅ）に示すように、フォトレジスト１０をリフトオフすることにより、フォトレジスト１０とその上のゲート電極８を除去する。
【００６７】
最後に、オーミックコンタクト層６上にオーミック電極７を形成するための開口パターン（不図示）を形成し、絶縁膜９ｂをバッファフッ酸でエッチングした後、オーミックコンタクト層６上にＡｕＧｅ／ＡｕまたはＡｕＧｅ／Ｎｉ／Ａｕからなるをオーミック電極７を蒸着してリフトオフによりパターニングし、熱処理によって合金化することで、図１に示すような半導体装置が形成される。
【００６８】
なお、ＭＥＳＦＥＴの代わりに、ＩｎＡｌＡｓ／ＩｎＧａＡｓあるいはＡｌＧａＡｓ／ＩｎＧａＡｓ型のＨＥＭＴを形成しても同様の効果があることは当業者には明らかである。
【００６９】
【発明の効果】
以上のように、請求項１に係る半導体装置によれば、Ｓｉ単結晶基板上に設けた第一の化合物半導体層がＧａＡｓ層と不純物としてＣを含むＩｎxＡｌyＧａ1-x-yＡｓ層（０≦ｘ≦０．０５、０．２≦ｙ≦０．６）とから形成されており、バッファ層の高抵抗化が達成され、電流利得遮断周波数、最大発振周波数などの高周波特性が大幅に向上する。また、第一の化合物半導体層上に形成される第二の化合物半導体層がＩｎtＧａ1-tＡｓ層（ｔ≧０．２）を含む層で形成されており、このＩｎtＧａ1-tＡｓ層（ｔ≧０．２）をチャネルとして用いることから、エピタキシャル成長膜内の残留応力が低減し、半導体装置の優れた信頼性を確保することができる。また、同時に基板そりも低減することができ、歩留まりを大幅に向上させることができる。
【００７０】
また、請求項２に係る半導体装置では、第一の化合物半導体層中のＳｉ単結晶基板側のＧａＡｓ層の厚みを１００〜２００Åに形成したので、基板そりや応力を小さく保ちつつ、高周波特性を向上させることができる。また、表面モホロジーも良好な半導体基板を得ることができ、半導体装置の製造歩留まりが向上する。
また、請求項３に係る半導体装置によれば、第一の化合物半導体層における水銀プローブ式Ｃ−Ｖ測定による不純物密度が２×１０16ｃｍ-3以上であるエピタキシャル成長膜の厚みが０．１μｍ以下となるように各種成長条件を調節し、カーボンなどの不純物の量を最適化したため、高周波特性が向上する。
【００７１】
さらに、請求項４に係る半導体装置によれば、前記Ｉｎt Ｇａ1-t Ａｓ層（ｔ≧０．２）上にＰｔを含むショットキー電極を形成したため、ショットキー障壁高さが大きくなり、ゲート耐圧が大きくなる。また、大信号動作の際のスイング幅を大きくとることができるため、ドレイン効率や電力付加効率などが向上し、高周波用の半導体装置を形成した際に消費電力を小さくすることができる。また、ショットキー障壁高さが大きいため、優れた特性のエンハンスメント型の半導体装置を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置のゲート電極と垂直な方向の断面図である。
【図２】（ａ）は本発明に係る半導体装置のＤＣ通電試験の結果であり、（ｂ）は従来のＳｉ基板上のＧａＡｓを動作層とする半導体装置のＤＣ通電試験の結果である。
【図３】水銀プローブ式Ｃ−Ｖ測定による深さ方向のキャリア密度の測定結果である。
【図４】エピタキシャル成長膜中のそりおよび応力低減を説明するための図である。
【図５】（ａ）は本発明に係る半導体装置の出力インピーダンスＳ22の測定結果であり、（ｂ）は従来の半導体装置の出力インピーダンスＳ22の測定結果であり、（ｃ）はＧａＡｓ基板上の半導体装置の出力インピーダンスＳ22の測定結果である。
【図６】（ａ）〜（ｂ）は、本発明に係る半導体装置の製造方法のゲート電極と平行な方向の断面図である。
【図７】（ａ）〜（ｅ）は、本発明に係る半導体装置のゲート電極の形成方法を説明するための図である。
【符号の説明】
１‥‥‥Ｓｉ基板、２‥‥‥ＧａＡｓ層、３‥‥‥ＩｎＡｌＧａＡｓ層、４‥‥‥ｉ−ＩｎＧａＡｓ層、５‥‥‥ｎ−ＩｎＧａＡｓ層、６‥‥‥ｎ+ −ＩｎＧａＡｓ層、７‥‥‥オーミック電極、８‥‥‥ゲート電極、９（ａ）‥‥‥ＳｉＯ2 膜、９（ｂ）‥‥‥ＳｉＯ2 膜、１０‥‥‥フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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