(57)【特許請求の範囲】
【請求項１】
メモリセル、およびこのメモリセルのうち故障が発生した故障セルを回避して救済するための冗長セルを有するメモリ回路と、
前記メモリ回路をテストした結果から得られた前記故障セルを回避し冗長セルを用いる救済コードに基づいて、前記メモリ回路を救済する論理が決定されるヒューズ回路と、
前記ヒューズ回路の出力信号により制御される第１のレジスタと、
縮退故障をテストするためスキャン設計されテスト用の入出力を有する第２のレジスタと、
前記第１のレジスタの出力と前記第２のレジスタの出力とが入力に接続され、遅延故障をテストする場合には前記第１のレジスタの出力信号に切替え、縮退故障をテストする場合には前記第２のレジスタの出力信号に切替て信号を出力するレジスタ選択回路と、
第１のユーザ回路と前記メモリ回路の入力との間に接続され、前記メモリ回路の入力を、前記故障セルが接続された経路を含む第１の信号経路から前記故障セルが接続された経路を回避し前記冗長セルが接続された経路を含む第２の信号経路に切替える第１の切替回路と、
第２のユーザ回路と前記メモリ回路の出力との間に接続され、前記メモリ回路の出力を前記第１の信号経路から前記第２の信号経路に切替える第２の切替回路と、
前記第１の切替回路と前記第２の切替回路との間で前記メモリ回路の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路と、
前記レジスタ選択回路の出力に基づいて、前記第１および前記第２の切替回路を制御する信号を出力するデコード回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記メモリセルをテストするためのテストパターンおよび前記メモリセルの故障を判断するための期待値を出力する組込自己試験（ＢＩＳＴ）回路と、
前記第１のユーザ回路の出力信号と前記組込自己試験回路が出力する前記テストパターンとを切替えて、前記第１の切替回路を介して前記メモリ回路に出力するテスト切替回路と、
前記テストパターンの入力に基づいて前記メモリ回路が前記第２の切替回路を介して出力する信号と、前記組込自己試験回路が出力する期待値と、を比較し信号を出力する比較器と、
前記比較器の出力信号に基づいて、前記救済コードを求め保存用レジスタに保存する組込冗長割付（ＢＩＲＡ）回路と、をさらに備え、
前記第２のレジスタは、出力が前記レジスタ選択回路の入力に接続された前記保存用レジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
メモリ回路のセル名称及びアドレス幅・ビット幅救済方式の情報が含まれた冗長メモリ情報ファイルの入力に基づいて、リダンダンシ回路ファイルを生成するリダンダンシ回路生成部と、
前記リダンダンシ回路ファイル、前記リダンダンシ回路を組み込む対象となる半導体集積回路の第１のネットリスト、縮退故障テスト用レジスタを指定する縮退故障テスト用レジスタ指定ファイル、および前記メモリ回路の論理的な場所を指定する冗長メモリインスタンス指定ファイルの入力に基づいて前記リダンダンシ回路を組み込んだ第２のネットリストを生成する回路組込部と、
を備えていることを特徴とする設計支援ソフトウェアシステム。
【請求項４】
前記冗長メモリ情報ファイルの入力に基づいて、前記メモリ回路の故障をテストする組込自己試験（ＢＩＳＴ）回路の回路構成を規定するＢＩＳＴ回路ファイルと、前記ＢＩＳＴ回路によりテストした結果に基づいて救済コードを求める組込冗長割付（ＢＩＲＡ）回路の回路構成を規定するＢＩＲＡ回路ファイルと、を生成するＢＩＳＴ・ＢＩＲＡ回路生成部をさらに備え、
前記縮退故障テスト用レジスタ指定ファイルには前記救済コードを保存するための保存用レジスタの名前が指定され、
前記回路組込部は、前記リダンダンシ回路ファイル、前記第１のネットリスト、前記縮退故障テスト用レジスタ指定ファイル、前記ＢＩＳＴ回路ファイル、前記ＢＩＲＡ回路ファイル、および所定の信号を入力するための端子の情報を規定したＢＩＳＴピン情報ファイルの入力に基づいて、前記リダンダンシ回路、前記ＢＩＳＴ回路、および前記ＢＩＲＡ回路を組み込んだ第２のネットリストを生成することを特徴とする請求項３に記載の設計支援ソフトウェアシステム。
【請求項５】
リダンダンシ回路が組み込まれたネットリスト、セルライブラリ、半導体集積回路のスキャン設計を規定するスキャン設計情報ファイル、および縮退故障のテストであることを指定する縮退故障テストモード設定情報ファイルの入力に基づいて縮退故障テストパターンファイルを生成する縮退故障テストパターン生成部と、
前記ネットリスト、前記セルライブラリ、前記スキャン設計情報ファイル、任意の救済コードを指定する救済コードファイル、遅延故障のテストであることを指定する遅延故障テストモード設定情報ファイル、およびヒューズレジスタインスタンス指定ファイルの入力に基づいて遅延故障テストパターンファイルを生成する遅延故障テストパターン生成部と、
を備えていることを特徴とするテストパターン自動生成システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、冗長構成付きメモリの救済回路の縮退故障および遅延故障をテストする半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システムに関する。
【背景技術】
【０００２】
製造試験におけるデバイスの故障を検出する技術として、例えば、半導体集積回路に埋め込まれたメモリ回路を試験するＢＩＳＴ（Built-In Self Test、組込自己試験）回路を用いるものがある。
【０００３】
このメモリ回路の故障検出の方法には、書き込みデータと読み出したデータの比較を行い、故障の有無を判別する比較器型ＢＩＳＴや、読み出された結果をＢＩＳＴ回路内で圧縮し、圧縮した結果をもとに故障の有無を判別する圧縮器型ＢＩＳＴなどがある。
【０００４】
そして、メモリ回路には、故障セル救済用の冗長構成付きメモリを有するものがある。この冗長構成付きメモリは、通常のメモリセル以外に救済用冗長セルを有し、メモリセル内に故障があった場合に、故障セルを回避し当該冗長セルを用いて、メモリ回路として正常動作するよう救済するものである。
【０００５】
この冗長構成付きメモリは、例えば、通常のメモリセルと、冗長セルと、配線溶断型のヒューズ回路、ヒューズレジスタ、救済コード用のデコード回路、および入出力切替え用回路からなる救済論理と、を含む。なお、この救済論理をメモリ回路外の論理回路として配する技術をソフトマクロ型の冗長救済技術という。
【０００６】
救済に上記ヒューズ回路を用いる場合には、メモリ回路をテストした結果に基づいて救済コードが求められる。そして、この救済コードに従ってヒューズ回路の対応するヒューズビットが溶断され救済後の状態に固定される。これにより、通常のメモリセルの故障セルから冗長セルへ入出力切替回路で切替られ、当該故障セルを回避してメモリ回路への正常な読み書き動作が実施されることとなる（例えば、特許文献１参照。）。
【０００７】
冗長構成付きメモリをＢＩＳＴ回路で試験する場合、通常、比較器型BISTが使用される。そして、この比較器型BISTが生成する比較結果に基づいて、BIRA (Built-In Redundancy Allocation、組込冗長割付)回路により、救済コードが生成される。
【０００８】
ここで、上記ソフトマクロ型の冗長救済技術を用いた場合、メモリ回路が埋め込まれた半導体集積回路の固定的な故障である縮退故障の検出は、当該メモリ回路を迂回する迂回回路を設けるとともにヒューズレジスタをスキャン設計し、縮退故障テストパターンを自動生成して実施される。
【０００９】
スキャン設計とは、論理内のレジスタを、テスト用入出力を持つスキャンレジスタに置き換え、テスト入出力を互いにシリアルに接続してシフトレジスタを構成するものである。これにより、外部端子からレジスタへの信号設定および観測を直接行えるようにする。
【００１０】
このように、ヒューズレジスタをスキャン設計し、メモリ回路を迂回する迂回回路を追加して、デコード回路および入出力切替え用回路の縮退故障をテストする。ヒューズレジスタをスキャン設計した上で迂回回路を追加すると、デコード回路、入出力切替回路の縮退故障がテスト可能になる。
【００１１】
一方、当該半導体集積回路の遅延が生じる遅延故障の検出は、メモリ回路への読み書き可能な状態で、順序的な遅延故障テストパターンを自動生成して実施される。
【００１２】
遅延故障を検出するために、メモリセルを読み書きする順序的な遅延故障テストパターンの自動生成を実行する場合、故障セルに対する読み書きを行うテストパターンを生成しないように、ヒューズレジスタに救済コードを入れて入出力切替回路を制御する必要がある。
【００１３】
そして、既述のように、縮退故障をテストするためにヒューズレジスタをスキャン設計した場合には、遅延故障テストパターンは、ヒューズレジスタに対して救済コードを入出力するパターンに設定されなければならない。
【００１４】
したがって、同じ遅延故障を検出するためのテストパターンであっても、救済コードごとに異なるテストパターンがテスタにより設定される必要がある。すなわち、このテストパターンを入力するテスタに、全ての救済コードに対応したシフトパタンを保持するだけのパターン記憶容量を設ける等対策が必要になり、コストが上昇するという問題があった。
【特許文献１】特開２００４−１９２７１２号公報（第９−１１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記課題を解決するものであり、メモリ周辺の論理回路（ユーザ回路）の縮退故障および遅延故障のテストを低コストで実施可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様に係る半導体集積回路は、
メモリセル、およびこのメモリセルのうち故障が発生した故障セルを回避して救済するための冗長セルを有するメモリ回路と、
前記メモリ回路をテストした結果から得られた前記故障セルを回避し冗長セルを用いる救済コードに基づいて、前記メモリ回路を救済する論理が決定されるヒューズ回路と、
前記ヒューズ回路の出力信号により制御される第１のレジスタと、
縮退故障をテストするためスキャン設計されテスト用の入出力を有する第２のレジスタと、
前記第１のレジスタの出力と前記第２のレジスタの出力とが入力に接続され、遅延故障をテストする場合には前記第１のレジスタの出力信号に切替え、縮退故障をテストする場合には前記第２のレジスタの出力信号に切替て信号を出力するレジスタ選択回路と、
第１のユーザ回路と前記メモリ回路の入力との間に接続され、前記メモリ回路の入力を、前記故障セルが接続された経路を含む第１の信号経路から前記故障セルが接続された経路を回避し前記冗長セルが接続された経路を含む第２の信号経路に切替える第１の切替回路と、
第２のユーザ回路と前記メモリ回路の出力との間に接続され、前記メモリ回路の出力を前記第１の信号経路から前記第２の信号経路に切替える第２の切替回路と、
前記第１の切替回路と前記第２の切替回路との間で前記メモリ回路の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路と、
前記レジスタ選択回路の出力に基づいて、前記第１および前記第２の切替回路を制御する信号を出力するデコード回路と、
を備えることを特徴とする。
【００１７】
また、本発明の一態様に係る設計支援ソフトウェアシステムは、
メモリ回路のセル名称及びアドレス幅・ビット幅救済方式の情報が含まれた冗長メモリ情報ファイルの入力に基づいて、リダンダンシ回路ファイルを生成するリダンダンシ回路生成部と、
前記リダンダンシ回路ファイル、前記リダンダンシ回路を組み込む対象となる半導体集積回路の第１のネットリスト、縮退故障テスト用レジスタを指定する縮退故障テスト用レジスタ指定ファイル、および前記メモリ回路の論理的な場所を指定する冗長メモリインスタンス指定ファイルの入力に基づいて前記リダンダンシ回路を組み込んだ第２のネットリストを生成する回路組込部と、
を備えていることを特徴とする。
【００１８】
また、本発明の一態様に係るテストパターン自動生成システムは、
リダンダンシ回路が組み込まれたネットリスト、セルライブラリ、半導体集積回路のスキャン設計を規定するスキャン設計情報ファイル、および縮退故障のテストであることを指定する縮退故障テストモード設定情報ファイルの入力に基づいて縮退故障テストパターンファイルを生成する縮退故障テストパターン生成部と、
前記ネットリスト、前記セルライブラリ、前記スキャン設計情報ファイル、任意の救済コードを指定する救済コードファイル、遅延故障のテストであることを指定する遅延故障テストモード設定情報ファイル、およびヒューズレジスタインスタンス指定ファイルの入力に基づいて遅延故障テストパターンファイルを生成する遅延故障テストパターン生成部と、
を備えていることを特徴とする。
【発明の効果】
【００１９】
本発明の一態様に係る半導体集積回路によれば、ユーザ回路および全救済回路の縮退故障のテストを可能にするとともに、メモリを読み書きするユーザ回路の遅延故障に対するテストパターンを救済コードに依存しないパターンとして生成することが可能になるので、メモリ周辺の論理回路の縮退故障および遅延故障のテストのコストを低減可能な半導体集積回路を提供することができる。
【００２０】
本発明の一態様に係る設計支援ソフトウェアシステムによれば、半導体集積回路のリダンダンシ回路を自動的に生成し、半導体集積回路のネットリストに組み込むことができる。
【００２１】
本発明の一態様に係るテストパターン自動生成システムによれば、半導体集積回路の個々の救済コードに依存しない遅延故障のテストパターンおよび縮退故障のテストパターンを自動的に生成することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態に係る半導体集積回路は、例えば、スキャン設計されたテスト用レジスタもしくはBIRA回路内部のレジスタにより、ユーザ回路および救済回路の縮退故障をテストするとともに、スキャン設計されていないヒューズレジスタにより、ヒューズ回路に書き込まれた救済コードに依存しない遅延故障テストパターンでの遅延故障のテストを可能にするものである。
【００２３】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２４】
図１は、本発明の実施例１に係る半導体集積回路の要部の構成を示すブロック図である。
【００２５】
図１に示すように、半導体集積回路１００は、メモリセル１、およびこのメモリセル１のうち故障が発生した故障セル１ａを回避して救済するための冗長セル２を有するメモリ回路３と、このメモリ回路３をテストした結果から得られた故障セル１ａを回避し冗長セル２を用いる救済コードに基づいて、メモリ回路を救済する論理が決定されるヒューズ回路４と、ヒューズ回路４の出力信号により制御される第１のレジスタであるヒューズレジスタ５と、縮退故障をテストするためスキャン設計されテスト用の入出力を有する第２のレジスタである縮退故障テスト用レジスタ６と、ヒューズレジスタ５の出力と縮退故障テスト用レジスタ６の出力とが入力に接続され、遅延故障をテストする場合にはヒューズレジスタ５の出力信号に切替え、縮退故障をテストする場合には縮退故障テスト用レジスタ６の出力信号に切替て信号を出力するマルチプレクサであるレジスタ選択回路（ＭＵＸ）７と、を備えている。
【００２６】
さらに半導体集積回路１００は、例えば外部端子や、同半導体集積回路１００にある第１のフリップフロップ(FF)８ａおよび第２のフリップフロップ８ｂと、第１のフリップフロップ８ａの出力信号を処理し所定の信号を出力する第１のユーザ回路９ａと、メモリ回路３の出力信号を処理し所定の信号を出力する第２のユーザ回路９ｂと、この第１のユーザ回路９ａとメモリ回路３の入力との間に接続され、メモリ回路３の入力を、故障セル１ａが接続された経路を含む第１の信号経路から故障セル１ａが接続された経路を回避し冗長セル２が接続された経路を含む第２の信号経路に切替える第１の切替回路１０ａと、第２のユーザ回路９ｂとメモリ回路３の出力との間に接続され、メモリ回路３の出力を上記第１の信号経路か上記第２の信号経路に切替える第２の切替回路１０ｂと、第１の切替回路１０ａと第２の切替回路１０ｂとの間でメモリ回路３の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路１１と、レジスタ選択回路７の出力に基づいて、第１および第２の切替回路１０ａ、１０ｂを制御する信号を出力するデコード回路１２と、を備えている。
【００２７】
なお、第１および第２の切替回路１０ａ、１０ｂは、ここでは、複数のマルチプレクサで構成されている。
【００２８】
また、メモリ迂回回路１１は、メモリ回路３の入力と第１の切替回路１０ａの出力との間に一端が接続された迂回配線１１ａと、メモリ回路３の出力および迂回配線１１ａの他端が入力に接続され、出力が第２の切替回路１０ｂの入力に接続されたマルチプレクサ１１ｂとを有する。
【００２９】
図１に示すように、メモリ回路３には故障セル１ａが存在する場合には、例えば、図示しないBIRA回路より外部のテスタに出力される情報より救済コードを求め、ヒューズ回路４のヒューズ素子の溶断を行って半導体集積回路１００毎に救済論理を確定する。ヒューズ回路４に書き込まれた救済コードはヒューズレジスタ５に読み出され、デコード回路１２により第１の切替回路１０ａおよび第２の切替回路１０ｂを制御する。
【００３０】
デコード回路１２の制御信号を受けて、第１の切替回路１０ａおよび第２の切替回路１０ｂは、それぞれのマルチプレクサを切替えて、故障セル１ａが接続された経路を回避し、冗長セル２が接続された経路に所定の信号が伝送するように制御される。
【００３１】
これにより、第１のフリップフロップ８ａの所定の出力を受けた第１のユーザ回路９ａによりメモリ回路３への読み書き動作を行うと、メモリ回路３は故障セル１ａが接続された経路を回避し冗長セル２に接続された経路を含む上記第２の信号経路を使って、正常に所定のデータを出力する。出力されたデータは第２のユーザ回路９ｂを介して第２のフリップフロップ８ｂに取り込まれる。
【００３２】
ここで、以上の構成を有する半導体集積回路１００の縮退故障および遅延故障のテストについて説明する。なお、ここでは、半導体集積回路１００は、メモリ回路３が救済された状態で縮退故障および遅延故障のテストが実施される場合について説明する。
【００３３】
縮退故障のテストは、例えば、第１のフリップフロップ８ａ、縮退故障テスト用レジスタ６に所定のテストパターンを入力するとともにメモリ迂回回路１１を制御して、第２のフリップフロップに出力された信号を検出し所定の期待値と比較することにより、第１および第２のユーザ回路９ａ、９ｂ、第１および第２の切替回路１０ａ、１０ｂ、デコード回路１２について実施される。ここで、縮退故障のテスト時には、メモリ迂回回路１１は、マルチプレクサ１１ｂのスイッチを切替えて、第１のユーザ回路９ａから入力されメモリ回路３を迂回して迂回配線１１ａを伝送した信号を選択し出力するようにする。
【００３４】
また、図１に示すようにメモリ迂回回路１１は、第１および第２の切替回路１０ａ、１０ｂよりもメモリ回路３に近い側に配置されている。したがって、第１および第２のユーザ回路９ａ、９ｂだけでなく、第１および第２の切替回路１０ａ、１０ｂの縮退故障（すなわち、救済により切替えられると動作しない箇所を含む、第１の切替回路１０ａの入力端子１３ａ〜１３ｈおよび出力端子１４ａ〜１４ｃ、第２の切替回路１０ｂの入力端子１５ａ〜１５ｆおよび出力端子１６ａ〜１６ｄの縮退故障）もさらにテスト可能である。
【００３５】
既述のように、縮退故障テスト用レジスタ６はスキャン設計されているため、テスト用入出力を持つスキャンレジスタを有している。したがって、レジスタ選択回路７によって選択されたこの縮退故障テスト用レジスタ６にテスト用入出力から任意のテストパターンを書き込み、デコード回路１２でデコードすることで、すべての縮退故障をテストすることが可能である。これは、救済コードに依らず、あらゆる組み合わせに制御可能だからである。
【００３６】
ここで、メモリ回路３の救済により、ヒューズ回路４にどのような救済コードが書き込まれた場合であっても、当該ヒューズ回路４の出力は縮退故障テスト用レジスタ６に入力されないため、縮退故障をテストするテストパターンには影響がない。したがって、縮退故障をテストするテストパターンを救済コードごとに準備する必要がない。
【００３７】
一方、遅延故障のテストは、例えば、第１のフリップフロップ８ａから所定のテストパターンを入力するとともにメモリ回路３を救済した状態に設定し、マルチプレックサ１１ｂがメモリ出力側を選択して、第２のフリップフロップに出力された信号を検出し所定の期待値と比較することにより実施される。このために、レジスタ選択回路７によりヒューズレジスタ５を選択し、このヒューズレジスタ５の出力に基づいてデコード回路１２がメモリ回路３を救済した状態に設定する。これにより、遅延故障に対するテストパターンでメモリ回路３へ書き込み読み出す動作が行われる。このような設定ができるのは、ヒューズレジスタ５をスキャン設計していないので、当該ヒューズレジスタ５がテストモードにおいても通常動作（救済された状態での動作）としてヒューズ回路４から救済コードの読み込みが可能なためである。
【００３８】
このように、遅延故障のテストモードにおいては、メモリセル１の読み書きを可能にするために、メモリ迂回回路１１はメモリ回路３の出力データが選択される。図１においては、第１および第２の切替回路１０ａ、１０ｂの遅延故障のうちテストされるのはメモリを救済した状態で動作する部分（入力端子１３b、１３d、出力端子１４ａ、１４ｂ、入力端子１５a、１５c、１５e、１５h、および出力端子１６ａ〜１６ｄ）である。
【００３９】
したがって、第１および第２の切替回路１０ａ、１０ｂの中でテストされる部分は、同じテストパターンであっても、ヒューズ回路４に書き込まれた救済コードによって異なる。
【００４０】
既述のように、ヒューズレジスタ５は、スキャン設計されていないので、遅延故障のテストモードでは通常動作として、ヒューズ回路４から救済コードを取り込み、メモリ回路３を救済した状態に設定する。そのため、例えば、図示しないテスタにおいて救済コードを加味したテストパターンを設定する必要がない。つまり、救済コードに依存しない汎用的なテストパターンを当該テスタから入力し利用することが可能である。
【００４１】
このように、既述の従来技術と比較して、半導体集積回路１００にヒューズレジスタ５のビット幅数のスキャン設計された縮退故障テスト用レジスタ６とレジスタ選択回路７とを追加することにより、ヒューズ回路４の救済コードに依らずに、第１および第２のユーザ回路９ａ、９ｂと全救済回路の縮退故障をテスト可能なパターンとメモリ回路３へ読み書きする遅延故障に対するテストパターンとを利用することができるようになっている。
【００４２】
以上のように、本実施例に係る半導体集積回路によれば、ユーザ回路および救済回路の縮退故障のテストを可能にするとともに、メモリを読み書きするユーザ回路の遅延故障に対するテストパターンを救済コードに依存しないパターンとして生成することが可能になる。これにより、例えば、救済コードに対応した遅延故障のテストパターンを生成するためにテスタに別途パターン記憶容量を設ける等の対策が不要になり、縮退故障および遅延故障のテストのコストを低減することができる。
【実施例２】
【００４３】
実施例１では、半導体集積回路にスキャン設計された縮退故障テスト用レジスタを別途設け、縮退故障をテストする構成について述べたが、本実施例では、特に、メモリ回路をテストするＢＩＳＴ回路が生成する比較結果に基づいて救済コードを生成するBIRA回路のレジスタを縮退故障テスト用レジスタとして使用する構成について述べる。
【００４４】
図２、本発明の実施例２に係る半導体集積回路の要部の構成を示す平面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【００４５】
図２に示すように、半導体集積回路１００ａは、メモリセル１をテストするためのテストパターンおよびメモリセル１の故障を判断するための期待値を出力する組込自己試験回路１７と、第１のユーザ回路９ａの出力信号と組込自己試験回路１７が出力するテストパターンとを切替えて、第１の切替回路１０ａを介してメモリ回路３に出力するテスト切替回路（ＭＵＸ）１８と、当該テストパターンの入力に基づいてメモリ回路３が第２の切替回路１０ｂを介して出力する信号と組込自己試験回路１７が出力する期待値とを比較し信号を出力する比較器１９と、この比較器１９の出力信号に基づいて、救済コードを求めスキャン設計された保存用レジスタ２０に保存する組込冗長割付回路２１と、をさらに備えている。
【００４６】
ここで、第２のレジスタである縮退故障テスト用レジスタは、保存用レジスタ２０と共用となっている。
【００４７】
保存用レジスタ２０は、既述のようにＢＩＲＡ回路２１で求められた救済コードを保存するが、例えば、当該救済コードに基づいてヒューズ回路４のヒューズ素子を溶断して救済論理を確定させた後は、当該救済コードを保存し続ける必要はない。そこで、縮退故障のテスト時には、このスキャン設計された保存用レジスタ２０を縮退故障テスト用レジスタとして使用するものである。なお、縮退故障テスト用レジスタとして共用するために、レジスタ選択回路７の入力と保存用レジスタ２０の出力とが接続されている。
【００４８】
ここで、以上の構成を有する半導体集積回路１００ａの縮退故障のテストについて説明する。なお、ここでは、半導体集積回路１００ａは、メモリ回路３が救済された状態で縮退故障のテストが実施される場合について説明する。また、遅延故障のテストについては実施例１と同様である。
【００４９】
縮退故障のテストは、例えば、第１のフリップフロップ８ａから所定の信号を入力するとともに保存用レジスタ２０およびメモリ迂回回路１１を制御して、第２のフリップフロップに出力された信号を検出し所定の期待値と比較することにより、第１および第２のユーザ回路９ａ、９ｂ、第１および第２の切替回路１０ａ、１０ｂ、デコード回路１２について実施される。ここで、縮退故障のテスト時には、メモリ迂回回路１１は、メモリ回路３の出力信号を第２の切替回路１０ｂに出力しないように、マルチプレクサ１１ｂのスイッチを切替えて、当該信号がメモリ回路３を迂回するようにする。
【００５０】
既述のように、保存用レジスタ２０はスキャン設計されているため、テスト用入出力を持つスキャンレジスタを有している。したがって、レジスタ選択回路７によって選択されたこの保存用レジスタ２０にテスト用入出力から任意のテストパターンを書き込み、デコード回路１２でデコードすることで、すべての縮退故障をテストすることが可能である。
【００５１】
ここで、メモリ回路３の救済により、ヒューズ回路４にどのような救済コードが書き込まれた場合であっても、当該ヒューズ回路４の出力は保存用レジスタ２０に入力されないため、縮退故障をテストするテストパターンには影響がない。したがって、縮退故障をテストするテストパターンを救済コードごとに準備する必要がない。
【００５２】
以上のように、本実施例に係る半導体集積回路によれば、縮退故障のテスト時に使用されないＢＩＲＡ回路の保存用レジスタを、縮退故障テスト用レジスタとして使用することにより、別途縮退故障テスト用レジスタを設けることなく、ユーザ回路および全救済回路の縮退故障のテストを可能にするとともに、メモリを読み書きするユーザ回路の遅延故障に対するテストパターンを救済コードに依存しないパターンとして生成することが可能になる。これにより、縮退故障および遅延故障のテストのコストをさらに低減することができる。
【実施例３】
【００５３】
実施例１では、半導体集積回路の具体的な構成について述べたが、本実施例では、特に、当該半導体集積回路のテスト回路設計を支援する設計支援ソフトウェアシステムについて述べる。
【００５４】
図３は、本実施例に係る設計支援ソフトウェアシステムを示す図である。ここでは、設計支援ソフトウェアシステムが、実施例１のリダンダンシ回路ファイルを生成して半導体集積回路のネットリストに組み込む場合について説明する。
【００５５】
図３に示すように、設計支援ソフトウェアシステム２００は、冗長メモリ情報ファイル３０の入力に基づいてリダンダンシ回路ファイル３１を生成するリダンダンシ回路生成部３２と、リダンダンシ回路ファイル３１、リダンダンシ回路を組み込む対象となる半導体集積回路の第１のネットリスト３３、縮退故障テスト用レジスタを指定する縮退故障テスト用レジスタ指定ファイル３４、および冗長メモリインスタンス指定ファイル３５の入力に基づいてリダンダンシ回路を組み込んだ第２のネットリスト３６を生成する回路組込部３７と、を備えている。
【００５６】
冗長メモリ情報ファイル３０には、例えば、リダンダンシ回路（すなわち、ヒューズレジスタ、縮退故障テスト用レジスタ、レジスタ選択回路、デコード回路、および第１および第２の切替回路）を付加する対象の冗長セルを有するメモリ回路のセル名称及びアドレス幅・ビット幅救済方式の情報が含まれている。
【００５７】
また、リダンダンシ回路ファイル３１には、リダンダンシ回路の回路構成が規定されている。なお、縮退故障テスト用レジスタは、組込前後のどこかでスキャン設計されるが、ヒューズレジスタはスキャン設計しない。
【００５８】
縮退故障テスト用レジスタ指定ファイル３４に、追加する縮退故障テスト用レジスタやレジスタ選択回路の種類が指定される。
【００５９】
冗長メモリインスタンス指定ファイル３５に、メモリ回路の半導体集積回路内における論理的な場所が指定される。
【００６０】
設計支援ソフトウェアシステム２００により出力された第２のネットリスト３６は、実施例１の半導体集積回路の設計に使用される。
【００６１】
以上のように、本実施例に係る設計支援ソフトウェアシステムによれば、実施例１で記述した半導体集積回路のリダンダンシ回路ファイルを自動的に生成し、半導体集積回路のネットリストに組み込むことができる。
【実施例４】
【００６２】
実施例３では、実施例１で述べた半導体集積回路の設計支援ソフトウェアシステム  の構成について述べたが、本実施例では、実施例２で述べた半導体集積回路の設計支援ソフトウェアシステムの構成について述べる。
【００６３】
図４は、本実施例に係る設計支援ソフトウェアシステムを示す図である。ここでは、設計支援ソフトウェアシステムが、実施例２のリダンダンシ回路を生成して半導体集積回路に組み込む場合について説明する。なお、図中、実施例３と同じ符号は、実施例３と同様の構成を示している。
【００６４】
図４に示すように、設計支援ソフトウェアシステム２００ａは、冗長メモリ情報ファイル３０の入力に基づいて、ＢＩＳＴ回路の回路構成を規定するＢＩＳＴ回路ファイル３８と、ＢＩＳＴ回路によりテストした結果に基づいて救済コードを求めるＢＩＲＡ回路の回路構成を規定するＢＩＲＡ回路ファイル３９と、を生成するＢＩＳＴ・ＢＩＲＡ回路生成部４０をさらに備えている。
【００６５】
回路組込部３７は、リダンダンシ回路ファイル３１、第１のネットリスト３３、縮退故障テスト用レジスタ指定ファイル３４、ＢＩＳＴ回路ファイル３８、ＢＩＲＡ回路ファイル３９、および所定の信号を入力するための端子の情報を規定したＢＩＳＴピン情報ファイル４１の入力に基づいて、リダンダンシ回路、ＢＩＳＴ回路、およびＢＩＲＡ回路を組み込んだ第２のネットリスト３６ａを生成する。設計支援ソフトウェアシステム２００ａにより出力されたこの第２のネットリスト３６ａに基づいて、実施例２の半導体集積回路が設計される。
【００６６】
また、回路組込部３７は、ＢＩＳＴ回路ファイル３８、ＢＩＲＡ回路ファイル３９、ＢＩＳＴピン情報ファイル４１、ＢＩＳＴ回路およびＢＩＲＡ回路の制御シーケンス情報を規定する制御シーケンス情報ファイル４２の入力に基づいて、ＢＩＳＴ制御シーケンスファイル４３およびＢＩＲＡ制御シーケンスファイル４４を生成する。この生成されたＢＩＳＴ制御シーケンスファイル４３およびＢＩＲＡ制御シーケンスファイル４４により、実施例２の半導体集積回路のメモリ回路の故障の検出動作が制御され、救済コードが求められる。
【００６７】
ここで、縮退故障テスト用レジスタを、BIRA回路の保存用レジスタと兼用するために、テストレジスタ指定ファイル３４には保存用レジスタの名前が指定される。
【００６８】
以上のように、本実施例に係る設計支援ソフトウェアシステムによれば、実施例２で記述した半導体集積回路のリダンダンシ回路、ＢＩＳＴ回路およびＢＩＲＡ回路のファイルを自動的に生成し、半導体集積回路のネットリストに組み込むことができる。
【実施例５】
【００６９】
実施例１および２では、半導体集積回路の具体的な構成について述べたが、本実施例では、特に、当該半導体集積回路の縮退故障および遅延故障をテストするテストパターンを自動生成するテストパターン自動生成システムについて述べる。
【００７０】
図５は、本実施例に係るテストパターン自動生成システムを示す図である。ここでは、実施例１と実施例２の半導体集積回路に対してテストパターンを自動生成するテストパターン自動生成システムについて説明する。
【００７１】
図５に示すように、テストパターン自動生成システム３００は、リダンダンシ回路が組み込まれたネットリスト５０、セルライブラリ５１、半導体集積回路のスキャン設計を規定するスキャン設計情報ファイル５２、および縮退故障のテストであることを指定する縮退故障テストモード設定情報ファイル５３の入力に基づいて縮退故障テストパターンファイル５４を生成する縮退故障テストパターン生成部５５と、ネットリスト５０、セルライブラリ５１、スキャン設計情報ファイル５２、任意の救済コードファイル５６、遅延故障のテストであることを指定する遅延故障テストモード設定情報ファイル５７、およびヒューズレジスタインスタンス名ファイル５８の入力に基づいて遅延故障テストパターンファイル５９を生成する遅延故障テストパターン生成部６０と、を備えている。
【００７２】
セルライブラリ５１は、ASIC（Application Specific Integrated Circuit）テクノロジにおけるセル情報を含む。このセル情報には、例えば、所望のセルがANDゲートに該当する等の情報が含まれる。
【００７３】
ヒューズレジスタインスタンス名ファイル５８は、ネットリスト５０におけるヒューズレジスタの論理的な位置を示す情報を含む。
【００７４】
縮退故障テストパターンを生成する時は、ヒューズレジスタに救済コードを設定する必要はなく、縮退故障テストモード設定情報ファイル５３により縮退故障モードであることを指定する。
【００７５】
ここで、第１および第２の切替回路の全回路部分の縮退故障については、縮退故障テスト用レジスタもしくは保存用レジスタによりデコード回路を制御してすべてテスト可能である。そして、遅延故障テストパターンの入出力により第１および第２の切替回路と同時にデコード回路の縮退故障もテストが可能である。
【００７６】
一方、遅延故障テストパターンを生成する時は、ヒューズレジスタインスタンス指定ファイル５８によって指定されたヒューズレジスタには、適当な救済コードを設定してパターン生成を行う。設定する救済コードは救済コードファイル５６によって指定することも可能であるが、指定しない場合は、遅延故障テストパターン生成部６０は適当な救済コードを設定する。
【００７７】
このように適当な救済コードであっても、ヒューズレジスタ自体がスキャン設計されていないので、当該救済コードにより第１および第２の切替回路への制御が一意に決まっていれば、遅延故障テストパターンは生成可能である。
【００７８】
ただし、救済コードが遅延故障テストパターンを印加する実際の半導体集積回路とは異なる。したがって、第１および第２の切替回路内の遅延故障がテストされる箇所はテストパターンでは決まらず、ヒューズ回路に書き込まれた救済コードごとに決まることになる。すなわち、遅延故障のテストが実施されるのは、救済された後の実際の動作でデータが通過する部分の遅延故障である。
【００７９】
なお、生成されたテストパターンが、正しいテストパターンであるかを確認するため、図示しないテストパターン検証シミュレータに、ネットリスト５０と縮退故障テストパターンファイル５４および遅延故障テストパターンファイル５９を入力して検証するようにしてもよい。
【００８０】
最終的に、縮退故障テストパターンファイル５４および遅延故障テストパターンファイル５９は、外部の半導体集積回路をテストするための図示しないテスタで当該半導体集積回路をテストするために使用される。
【００８１】
以上のように、本実施例に係るテストパターン自動生成システムによれば、実施例１および実施例２で記述した半導体集積回路の個々の救済コードに依存しない遅延故障のテストパターンおよび縮退故障のテストパターンを自動的に生成することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一態様である実施例１に係る半導体集積回路の要部の構成を示す平面図である。
【図２】本発明の一態様である実施例２に係る半導体集積回路の要部の構成を示す平面図である。
【図３】本発明の一態様である実施例３に係る設計支援ソフトウェアシステムの要部の構成を示す図である。
【図４】本発明の一態様である実施例４に係る設計支援ソフトウェアシステムの要部の構成を示す図である。
【図５】本発明の一態様である実施例５に係るテストパターン自動生成システムの要部の構成を示す図である。
【符号の説明】
【００８３】
１  メモリセル
１ａ  故障セル
２  冗長セル
３  メモリ回路
４  ヒューズ回路
５  ヒューズレジスタ
６  縮退故障テスト用レジスタ
７  レジスタ選択回路
８ａ  第１のフリップフロップ
８ｂ  第２のフリップフロップ
９ａ  第１のユーザ回路
９ｂ  第２のユーザ回路
１０ａ  第１の切替回路
１０ｂ  第２の切替回路
１１  メモリ迂回回路
１１ａ  迂回配線
１１ｂ  マルチプレクサ
１２  デコード回路
１３ａ〜１３ｆ  入力端子
１４ａ〜１４ｃ  出力端子
１５ａ〜１５ｈ  入力端子
１６ａ〜１６ｄ  出力端子
１７  ＢＩＳＴ回路
１８  テスト切替回路
１９  比較器
２０  保存用レジスタ
２１  ＢＩＲＡ回路
３０  冗長メモリ情報ファイル
３１  リダンダンシ回路ファイル
３２  リダンダンシ回路生成部
３３  第１のネットリスト
３４  テストレジスタ指定ファイル
３５  冗長メモリインスタンス指定ファイル
３６、３６ａ  第２のネットリスト
３７  回路組込部
３８  ＢＩＳＴ回路ファイル
３９  ＢＩＲＡ回路ファイル
４０  ＢＩＳＴ・ＢＩＲＡ回路生成部
４１  ＢＩＳＴピン情報ファイル
４２  制御シーケンス情報ファイル
４３  ＢＩＳＴ制御シーケンスファイル
４４  ＢＩＲＡ制御シーケンスファイル
５０  ネットリスト
５１  セルライブラリ
５２  スキャン設計情報ファイル
５３  縮退故障テストモード設定情報ファイル
５４  縮退故障テストパターンファイル
５５  縮退故障テストパターン生成部
５６  任意の救済コード
５７  遅延故障テストモード設定情報ファイル
５８  ヒューズレジスタインスタンス名ファイル
５９  遅延故障テストパターンファイル
６０  遅延故障テストパターンファイル
１００、１００ａ  半導体集積回路
２００、２００ａ  設計支援ソフトウェアシステム
３００  テストパターン自動生成システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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