(57)【特許請求の範囲】
【請求項１】
半導体基板の上に、第１のゲート絶縁膜及び第１のゲート電極を含む第１の絶縁ゲート部を形成する絶縁ゲート形成工程と、
前記第１の絶縁ゲート部に隣接する前記半導体基板の表面層及び前記第１のゲート電極に第１導電型の不純物イオンを選択的に注入する第１導電型不純物イオン注入工程と、
前記第１導電型不純物イオン注入工程の後に、第１の基板温度で熱処理を施すプレアニール工程と、
前記プレアニール工程の後に、前記第１の基板温度よりも低い温度に設定された第２の基板温度で熱処理を施す予備加熱工程と、
前記予備加熱工程に引き続いて、前記第１の基板温度よりも高い第３の基板温度で、前記プレアニール工程よりも短い処理期間の熱処理を施す絶縁ゲート隣接部活性化工程とを有し、
前記表面層への前記第１導電型の不純物イオンの拡散を抑制し、且つ前記第１導電型の不純物イオンを前記第１のゲート電極の底部にまで拡散させる半導体装置の製造方法であって、
前記絶縁ゲート形成工程は、
前記半導体基板の上に絶縁膜を形成する段階と、
前記絶縁膜の上に多結晶導電膜を形成する段階と、
前記絶縁膜及び前記多結晶導電膜を選択的に除去して、前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する段階とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の基板温度Ｔ1(℃)及び前記プレアニール工程の処理期間ｔpa (秒)は、
5x10-8exp[2.21x104/(Ｔ1+275)] ≦ ｔpa ≦ 6x10-13exp[3.74x104/(Ｔ1+275)]
を満たすことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プレアニール工程は、赤外線ランプ或いは抵抗加熱による電気炉若しくはホットプレートを用いて実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁ゲート隣接部活性化工程の処理期間は１００ｍｓ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記絶縁ゲート隣接部活性化工程において用いる光源が放出する光の前記半導体基板の表面における照射エネルギー面密度は１００Ｊ／ｃｍ２以下であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記光源は希ガスが封入されたフラッシュランプであることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の基板温度は２００℃以上６００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記予備加熱工程は、赤外線ランプ或いはホットプレートを用いて実施することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に不純物の拡散及び活性化工程に必要な熱処理に係る。
【０００２】
【従来の技術】
昨今の大規模集積回路（ＬＳＩ）の性能向上は、集積度を高めること、即ちＬＳＩを構成する素子の微細化により達成されている。しかし、素子の微細化に伴い、寄生抵抗やショートチャネル効果が発生しやすくなってきている。したがって、寄生抵抗やショートチャネル効果を防止するため、浅く且つ低抵抗な不純物拡散領域（ソース／ドレイン領域）を形成することが重要となる。
【０００３】
不純物拡散領域の抵抗を下げるには、ハロゲンランプを用いたラピッド・サーマル・アニール（ＲＴＡ）処理などの高温のアニール処理を用いて、不純物を十分に活性化させる必要である。
【０００４】
一方、不純物拡散領域を浅く形成するには、低加速エネルギーで不純物イオンを注入し、その後のアニール処理を最適化することにより実現される。例えば、キセノン（Ｘｅ）フラッシュランプを用いたフラッシュランプアニール法では、Ｘｅフラッシュランプが１０ｍｓｅｃ以下で白色光を発光することで不純物の活性化に必要なエネルギーを瞬時に供給する。したがって、低抵抗かつ浅い不純物拡散領域を形成することができる。即ち、フラッシュランプアニール法は、単結晶シリコンに注入された不純物イオンの分布を全く変化させずに活性化させることが可能である。なお、パルス発振可能なエキシマレーザを用いても同様にして、低抵抗かつ浅い不純物拡散領域を形成することができる（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−２４６３２９号公報（段落[００１３]〜[００１６]）
【０００６】
【発明が解決しようとする課題】
しかし、ハロゲンランプを用いたＲＴＡ処理では、ボロン（Ｂ）、リン（Ｐ）及び砒素（Ａｓ）などの不純物は、単結晶シリコン（Ｓｉ）中での拡散係数が大きいため、不純物が単結晶シリコンの内方及び外方へ拡散してしまい、浅い不純物拡散層を形成することが困難である。不純物の拡散を抑制するためにアニール温度を下げると、不純物の活性化率が大きく低下する。したがって、ハロゲンランプを用いたＲＴＡ処理では、低抵抗かつ浅い不純物拡散領域を形成することが困難である。
【０００７】
一方、フラッシュランプアニール法では、アニール時間が短すぎることが却ってわざわいして、不純物拡散領域に不純物イオンを注入する際に同時に多結晶ゲート電極内に注入された不純物イオンをも拡散させない。このために、多結晶ゲート電極に注入された不純物イオンが多結晶ゲート電極全体に拡散せず、多結晶ゲート電極の一部に、不純物濃度が低い高比抵抗領域が形成されてしまう。このゲート電極の高抵抗化は、トランジスタの駆動力を低下させる。即ち、フラッシュランプアニール法では、低抵抗且つ浅い不純物拡散領域を形成できても、高性能且つ微細なトランジスタを形成することは不可能である。
【０００８】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、低抵抗且つ浅い不純物拡散領域を有し、良好な駆動力を備えた半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、（イ）半導体基板の上に、第１のゲート絶縁膜及び第１のゲート電極を含む第１の絶縁ゲート部を形成する絶縁ゲート形成工程と、（ロ）第１の絶縁ゲート部に隣接する半導体基板の表面層及び第１のゲート電極に第１導電型の不純物イオンを選択的に注入する第１導電型不純物イオン注入工程と、（ハ）第１導電型不純物イオン注入工程の後に、第１の基板温度で熱処理を施すプレアニール工程と、（ニ）プレアニール工程の後に、第１の基板温度よりも低い温度に設定された第２の基板温度で熱処理を施す予備加熱工程と、（ホ）予備加熱工程に引き続いて、第１の基板温度よりも高い第３の基板温度で、プレアニール工程よりも短い処理期間の熱処理を施す絶縁ゲート隣接部活性化工程とを有し、これにより、表面層への第１導電型の不純物イオンの拡散を抑制し、且つ第１導電型の不純物イオンを第１のゲート電極の底部にまで拡散させる半導体装置の製造方法であることを要旨とする。そして、絶縁ゲート形成工程は、半導体基板の上に絶縁膜を形成する段階と、絶縁膜の上に多結晶導電膜を形成する段階と、絶縁膜及び多結晶導電膜を選択的に除去して、第１のゲート絶縁膜及び第１のゲート電極を形成する段階とを有することを特徴とする。
【００１０】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態及びその変形例に係る半導体装置の製造方法を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
なお、「第１導電型」及び「第２導電型」は相対する導電型であり、第１導電型がｎ型であれば、第２導電型はｐ型であり、逆に、第１導電型がｐ型であれば、第２導電型はｎ型である。発明の実施の形態では、第１導電型がｎ型であり、第２導電型はｐ型である場合について説明する。
【００１２】
＜半導体装置＞
先ず、本発明の実施の形態に係る半導体装置の製造方法により製造された半導体装置を説明する。図１に示すように、単結晶シリコンから成る半導体基板１の表面を含む上部に、ｐウェル１８及びｎウェル１９が隣接して配置されている。半導体基板１の表面を含む上部のうちｐウェル１８及びｎウェル１９の外周部分には、素子分離領域２が埋め込まれている。
【００１３】
ｐウェル１８の表面上には、絶縁ゲート部２１ａが配置されている。絶縁ゲート部２１ａは、ｐウェル１８の表面上に配置されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に配置されたゲート電極４ａと、ｐウェル１８の表面上にゲート絶縁膜３ａ及びゲート電極４ａの側面に隣接して配置された側壁スペーサ１７ａとを有する。側壁スペーサ１７ａは、ゲート絶縁膜３ａ及びゲート電極４ａの側面及びｐウェル１８の表面に沿って配置されたシリコン窒化（Ｓｉ3Ｎ4）膜７ａと、シリコン窒化膜７ａの上に配置されたシリコン酸化（ＳｉＯ2）膜８ａとを有する。ゲート電極４ａに隣接するｐウェル１８の表面層にはエクステンション領域６ａが配置されている。ゲート電極４ａに離間するｐウェル１８の表面層にはソース／ドレイン領域１０ａが配置されている。
【００１４】
ｎウェル１９の表面上には、絶縁ゲート部２１ｂが配置されている。絶縁ゲート部２１ｂは、ｎウェル１９の表面上に配置されたゲート絶縁膜３ｂと、ゲート絶縁膜３ｂの上に配置されたゲート電極４ｂと、ｎウェル１９の表面上にゲート絶縁膜３ｂ及びゲート電極４ｂの側面に隣接して配置された側壁スペーサ１７ｂとを有する。側壁スペーサ１７ｂは、ゲート絶縁膜３ｂ及びゲート電極４ｂの側面及びｎウェル１９の表面に沿って配置されたシリコン窒化膜７ｂと、シリコン窒化膜７ｂの上に配置されたシリコン酸化膜８ｂとを有する。ゲート電極４ｂに隣接するｎウェル１９の表面層にはエクステンション領域６ｂが配置されている。ゲート電極４ｂに離間するｎウェル１９の表面層にはソース／ドレイン領域１０ｂが配置されている。
【００１５】
ｐウェル１８、エクステンション領域６ｂ及びソース／ドレイン領域１０ｂは、それぞれ、単結晶シリコンからなる半導体基板１に対してｐ型不純物となるボロン（Ｂ）などのIII族原子が添加された領域である。ｎウェル１９、エクステンション領域６ａ及びソース／ドレイン領域１０ａは、それぞれ、単結晶シリコンからなる半導体基板１に対してｎ型不純物となるリン（Ｐ）又は砒素（Ａｓ）などのＶ族原子が添加された領域である。ゲート電極４ａは、ｎ型不純物が添加された多結晶シリコン（ポリシリコン）から成る。ゲート電極４ｂは、ｐ型不純物が添加された多結晶シリコンから成る。素子分離領域２、ゲート絶縁膜３ａ、３ｂ及び側壁スペーサ１７ａ、１７ｂは、シリコン酸化物、シリコン窒化物或いはシリコン酸窒化物などの絶縁物からなる。
【００１６】
ｐウェル１８に対してゲート電極４ａに印加する電圧を制御することで、ゲート電極４ａの直下にソース／ドレイン領域１０ａを接続するｎ型の伝導層、即ちｎチャネルが形成される。ｎウェル１９に対してゲート電極４ｂに印加する電圧を制御することで、ゲート電極４ｂの直下にソース／ドレイン領域１０ｂを接続するｐ型の伝導層、即ちｐチャネルが形成される。このように、実施の形態に係る半導体装置は、ｎチャネルＭＯＳ型電界効果トランジスタ（ｎＭＯＳトランジスタ）及びｐチャネルＭＯＳ型電界効果トランジスタ（ｐＭＯＳトランジスタ）からなるＣＭＯＳ構造を有する。
【００１７】
＜半導体装置の製造方法＞
次に、図１に示した半導体装置を製造する方法を図２乃至図４を参照して説明する。
【００１８】
（イ）先ず、リソグラフィ法及びイオン注入法を用いてｐ型不純物イオン及びｎ型不純物イオンを選択的に半導体基板１の表面から注入する。その後、注入イオンを活性化するための熱処理を施すと、図２（ａ）に示すように、半導体基板１の表面を含む上部にｐウェル１８及びｎウェル１９が隣接して形成される。そして、リソグラフィ法及び反応性イオンエッチング（ＲＩＥ）法などの異方性エッチング法を用いて、ｐウェル１８及びｎウェル１９の外周部分の半導体基板１の上部を選択的に除去して溝を形成する。化学的気相成長（ＣＶＤ）法及び化学的機械的研磨（ＣＭＰ）法を用いて、溝内部に絶縁物を選択的に埋め込み、素子分離領域２を形成する。そして、ＣＶＤ法を用いて半導体基板１の表面に例えば、絶縁膜（シリコン酸化膜）３を一様に成膜する。
【００１９】
（ロ）次に、図２（ｂ）に示すように、シリコン酸化膜３の上にｎ型不純物が添加された多結晶導電膜（多結晶シリコン膜）を形成する。具体的には、ＣＶＤ法を用いてシリコン酸化膜３の上に実質的に真性半導体からなる多結晶シリコン膜４を成膜する。イオン注入法を用いて多結晶シリコン膜４の全体にｎ型不純物イオンを注入する。例えば、リンイオンを１０19ｃｍ-3以上の濃度となるよう注入する。その後、熱処理を行い、ｎ型不純物イオンを多結晶シリコン膜４の内部に拡散させる。例えば、９００℃で１０分程度の熱処理を行い、リンイオンを多結晶シリコン膜４の全体に均一に拡散させる。ｎ型不純物イオンを多結晶シリコン膜４の内部に拡散させる過程は、ハロゲンランプなどの赤外線ランプ或いは抵抗加熱による電気炉若しくはホットプレートを用いて実施することができる。
【００２０】
（ハ）次に、フォトリソグラフィ法及びＲＩＥ法を用いて、シリコン酸化膜３及び多結晶シリコン膜４を選択的に除去して、図２（ｃ）に示すように、ゲート絶縁膜３ａ、３ｂ及びゲート電極４ａ、４ｂを形成する。その後、リソグラフィ法及びイオン注入法を用いて、ｐウェル１８の表面を含む上部にｎ型不純物イオンを選択的に注入する。例えば、砒素（Ａｓ）イオンを加速エネルギー１ｋｅＶ、ドーズ量１×１０15ｃｍ-2で注入する。この時、ゲート電極４ａはイオン注入マスクとなり、ゲート電極４ａが形成されていないｐウェル１８の表面層に第１の不純物領域５ａが形成される。同様にして、ｎウェル１９の表面を含む上部にｐ型不純物イオンを選択的に注入する。例えば、ボロン（Ｂ）イオンを加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2で注入する。この時、ゲート電極４ｂはイオン注入マスクとなり、ゲート電極４ｂが形成されていないｎウェル１９の表面層に第１の不純物領域５ｂが形成される。
【００２１】
（ニ）次に、半導体基板１の表面の温度を４００℃程度に加熱した状態で、キセノン（Ｘｅ）フラッシュランプの光を基板全面に照射する。この熱処理を「ゲート電極隣接部活性化工程」と呼ぶ。照射時間（処理期間）は１ｍｓであり、半導体基板１の表面における照射エネルギー面密度は３５Ｊ／ｃｍ2とする。ゲート電極隣接部活性化工程により、図２（ｃ）に示した第１の不純物領域５ａ、５ｂに注入された不純物元素が活性化されるとともに、第１の不純物領域５ａ、５ｂの結晶欠陥が回復する。即ち、第１の不純物領域５ａ、５ｂは、図３（ａ）に示すように、ゲート電極４ａ、４ｂに隣接する浅いエクステンション領域６ａ、６ｂと成る。
【００２２】
（ホ）次に、ＣＶＤ法を用いて、シリコン窒化（Ｓｉ3Ｎ4）膜及びシリコン酸化（ＳｉＯ2）膜を順次堆積する。ＲＩＥ法を用いてシリコン窒化膜及びシリコン酸化膜を除去し、半導体基板１の表面及びゲート電極４ａ、４ｂの上面が表出した時点でシリコン窒化膜及びシリコン酸化膜の除去を停止する。図３（ｂ）に示すように、ゲート電極４ａ、４ｂ及びゲート絶縁膜３ａ、３ｂの側面に隣接して、シリコン窒化膜７ａ、７ｂ及びシリコン酸化膜８ａ、８ｂが選択的に残置され、多層構造の側壁スペーサ１７ａ、１７ｂが形成される。
【００２３】
（へ）次に、スピン塗布法などによりレジスト膜を形成する。図４（ａ）に示すように、フォトリソグラフィ法を用いてｐウェル１８が形成されている領域に開口を有するレジストパターン１５ａを形成する。レジストパターン１５ａをイオン注入マスクとしてｐウェル１８に選択的にｎ型不純物イオンを注入する。例えば、リンイオンを加速エネルギー１５ｋｅＶ、ドーズ量３×１０15ｃｍ-2で注入する。この時、ｎ型不純物イオンは、ゲート電極４ａにも注入される。また、絶縁ゲート部２１ａはイオン注入マスクとなり、絶縁ゲート部２１ａが形成されていないｐウェル１８の表面層に第２の不純物領域９ａが形成される。第２の不純物領域９ａは、ゲート電極４ａの端部から離間して、エクステンション領域６ａよりも深く形成される。その後、レジストパターン１５ａを剥離する。
【００２４】
（ト）次に、スピン塗布法などによりレジスト膜を形成する。図４（ｂ）に示すように、フォトリソグラフィ法を用いてｎウェル１９が形成されている領域に開口を有するレジストパターン１５ｂを形成する。レジストパターン１５ｂをイオン注入マスクとしてｎウェル１９に選択的にｐ型不純物イオンを注入する。例えば、ボロンイオンを加速エネルギー５ｋｅＶ、ドーズ量３×１０15ｃｍ-2で注入する。この時、ｐ型不純物イオンは、ゲート電極４ｂにも注入され、ゲート電極４ｂの導電型はｎ型からｐ型へ反転する。また、絶縁ゲート部２１ｂはイオン注入マスクとなり、絶縁ゲート部２１ｂが形成されていないｎウェル１９の表面層に第２の不純物領域９ｂが形成される。第２の不純物領域９ｂは、ゲート電極４ｂの端部から離間して、エクステンション領域６ｂよりも深く形成される。その後、レジストパターン１５ｂを剥離する。
【００２５】
（チ）次に、ゲート電極４ａ、４ｂに注入されたｎ型及びｐ型不純物イオンを拡散させるとともにｐウェル１８及びｎウェル１９の表面層に注入されたｎ型及びｐ型不純物イオンの拡散を抑制する「第１の基板温度」で熱処理を施す。以後、この熱処理を「プレアニール工程」と呼ぶ。プレアニール工程は、例えば、ハロゲンランプなどの赤外線ランプ或いは抵抗加熱による電気炉若しくはホットプレートを用いたＲＴＡ処理である。プレアニール工程の処理条件は、例えば、第１の基板温度が８５０℃、処理期間が３０秒である。プレアニール工程の詳細な処理条件は、図５及び図６を参照して後述する。
【００２６】
（リ）次に、プレアニール工程の後、図２（ｂ）に示したｎ型不純物イオンを多結晶シリコン膜４の内部に拡散させる熱処理と同程度以下の「第２の基板温度」で熱処理を施す。以後、この熱処理を「予備加熱工程」と呼ぶ。予備加熱工程は、赤外線ランプ或いはホットプレートを用いて実施することができる。第２の基板温度は、例えば、４００℃程度である。予備加熱工程の詳細な処理条件は、図７を参照して後述する。
【００２７】
（ヌ）最後に、ｐウェル１８及びｎウェル１９の表面層に注入されたｎ型及びｐ型不純物イオンを活性化する、第１の基板温度よりも高い「第３の基板温度」で、プレアニール工程よりも短い処理期間の熱処理を施す。以後、この熱処理を「絶縁ゲート隣接部活性化工程」と呼ぶ。例えば、予備加熱工程に引き続いて、半導体基板１の表面の温度を４００℃程度の温度に加熱した状態で、キセノン（Ｘｅ）フラッシュランプの光を基板全面に照射する。光を照射する時間（処理期間）は１ｍｓとし、半導体基板１の表面における照射エネルギー面密度は３５Ｊ／ｃｍ２とする。即ち、絶縁ゲート隣接部活性化工程を、ゲート電極隣接部活性化工程と同様な処理条件にて実施する。ゲート電極隣接部活性化工程及び絶縁ゲート隣接部活性化工程の詳細な処理条件は、図７を参照して後述する。絶縁ゲート隣接部活性化工程により、図１に示したように、ｐウェル１８及びｎウェル１９の表面層に注入されたｎ型及びｐ型不純物元素が活性化されるとともに、第２の不純物領域９ａ、９ｂの結晶欠陥が回復する。結果的に、ゲート電極４ａ、４ｂの端部から離間したｐウェル１８及びｎウェル１９の表面層にエクステンション領域６ａ、６ｂよりも深いソース／ドレイン領域１０ａ、１０ｂがそれぞれ形成される。以上の工程を経て、図１に示したＣＭＯＳ構造を有する半導体装置が完成する。
【００２８】
なお、図２（ｂ）において、実質的に真性半導体からなる多結晶シリコン膜４を成膜してｎ型不純物イオンを注入する替わりに、ＣＶＤ法を用いてｎ型不純物を含む雰囲気の下で多結晶シリコン膜４を成膜しても構わない。
【００２９】
図３（ａ）に示したキセノン（Ｘｅ）フラッシュランプを用いたゲート電極隣接部活性化工程の替わりに、ハロゲンランプを用いたＲＴＡ処理を行っても構わない。ＲＴＡ処理のアニール条件は、基板温度が９００℃以下、処理期間が１０秒以下であることが望ましい。このＲＴＡ処理によっても、第１の不純物領域５ａ、５ｂに注入された不純物元素が半導体基板１の深くまで拡散されることなく、不純物元素が活性化されるとともに、第１の不純物領域５ａ、５ｂの結晶欠陥が回復し、エクステンション領域６ａ、６ｂを形成することができる。
【００３０】
ゲート電極４ａ、４ｂに注入されたｎ型及びｐ型不純物イオンには、図２（ｃ）に示した第１の不純物領域５ａ、５ｂを形成する時及び図４（ａ）及び図４（ｂ）に示した第２の不純物領域９ａ、９ｂを形成する時にゲート電極４ａ、４ｂに注入されたｎ型及びｐ型不純物イオンが含まれる。また、ｐウェル１８及びｎウェル１９の表面層に注入されたｎ型及びｐ型不純物イオンには、第１の不純物領域５ａ、５ｂ及び第２の不純物領域９ａ、９ｂに存在するｎ型及びｐ型不純物イオンが含まれる。
【００３１】
＜プレアニール工程について＞
プレアニール工程では、半導体基板１の表面の温度を第１の基板温度まで加熱して処理期間ｔpa保持する。図５において、横軸は半導体基板１を加熱し始めてからの経過時間を示し、縦軸は半導体基板１の表面の温度（基板温度）を示す。基板温度は、半導体基板１の裏面の温度を実測してその測定値を換算して測定される。また、処理期間ｔpaは、基板温度を第１の基板温度に保持している期間を示す。図５に示した例において、第１の基板温度は８５０℃である。
【００３２】
図６に示すように、プレアニール工程における第１の基板温度Ｔ1（℃）と処理期間ｔpa（秒）は、第１の境界線３１と第２の境界線３２に挟まれた領域により定義される処理条件を満たすことが望ましい。第１の境界線３１よりも第１の温度Ｔ1が低い場合或いは処理期間ｔpaが短い場合、ゲート電極４ａ、４ｂの全体にｎ型及びｐ型不純物元素が十分に拡散されずにゲート電極４ａ、４ｂの高抵抗化が生じる。一方、第２の境界線３２よりも第１の温度Ｔ1が高い場合或いは処理期間ｔpaが長い場合、ｐウェル１８及びｎウェル１９にｎ型及びｐ型不純物元素が拡散してしまい、エクステンション領域６ａ、６ｂが２０ｎｍよりも深く形成されてしまう。
【００３３】
第１の境界線３１は（１）式により表され、第２の境界線３２は（２）式により表される。したがって、プレアニール工程における第１の基板温度Ｔ1（℃）と処理期間ｔpa（秒）は（３）式に示す処理条件を満たすことで、エクステンション領域６ａ、６ｂのｐｎ接合深さを２０ｎｍ以下に維持することができる。
【００３４】
ｔpa = 5x10-8exp[2.21x104/(Ｔ1+275)]                    ・・・（１）
ｔpa = 6x10-13exp[3.74x104/(Ｔ1+275)]                   ・・・（２）
5x10-8exp[2.21x104/(Ｔ1+275)] ≦ ｔpa ≦ 6x10-13exp[3.74x104/(Ｔ1+275)]
・・・（３）
図６及び（３）式に示した処理条件において、さらに第１の基板温度Ｔ1は６００℃以上９００℃以下であることが望ましく、より好ましくは８００℃以上９００℃以下である。また、プレアニール工程の処理期間は５秒以上１時間（３．６×１０３秒）以下であることが望ましい。
【００３５】
＜予備加熱工程及び絶縁ゲート隣接部活性化工程について＞
予備加熱工程は、半導体基板１の表面の温度を第２の基板温度まで加熱して一定期間（予備加熱期間）、保持するアニール工程である。第２の基板温度は２００℃以上６００℃以下であることが望ましく、より好ましくは３００℃以上５００℃以下である。図７に示した例では、第２の基板温度が４００℃であり、予備加熱期間が３０秒である。
【００３６】
絶縁ゲート隣接部活性化工程は、予備加熱工程に引き続いて実施する。即ち、半導体基板１の表面の温度を第２の基板温度に保持した状態において絶縁ゲート隣接部活性化工程を実施する。絶縁ゲート隣接部活性化工程においては、Ｘｅフラッシュランプの他に、Ｘｅ以外の希ガスが封入されたフラッシュランプ又はパルス状にレーザ光を発振するエキシマレーザ或いはＹＡＧレーザなどを含む光源を用いることができる。絶縁ゲート隣接部活性化工程の処理期間、即ちこれらの光源が放出する光を基板全面に照射する期間（フラッシュランプ点灯期間）は１００ｍｓ以下であることが望ましい。より好ましくは１０ｍｓ以下、更には１ｍｓ以下である。図７に示した例では、フラッシュランプ点灯期間は１ｍｓである。また、光源が放出する光の半導体基板１の表面における照射エネルギー面密度は１００Ｊ／ｃｍ２以下であることが望ましく、より好ましくは６０Ｊ／ｃｍ２以下である。なお、ゲート電極隣接部活性化工程についても同様な処理条件であることが望ましい。
【００３７】
（第１の比較例）
実施の形態の第１の比較例に係る半導体装置の製造方法は、図２（ｂ）において、イオン注入法を用いて多結晶シリコン膜４の全体にリンイオンを１０19ｃｍ-3以上の濃度となるよう注入する過程と、その後のリンイオンを多結晶シリコン膜４の内部に拡散させる熱処理過程とを省略し、ＣＶＤ法を用いてシリコン酸化膜３の上に実質的に真性半導体からなる多結晶シリコン膜４を成膜する過程のみを実施する。さらに、第１の比較例に係る半導体装置の製造方法は、プレアニール工程においてハロゲンランプを用いた基板温度８５０℃、処理期間３０秒程度のＲＴＡ処理を行わず、絶縁ゲート隣接部活性化工程においてキセノンフラッシュランプを用いたアニールのみを行う。その他の製造工程について、実施の形態と第１の比較例は同一である。
【００３８】
ゲート電極４ａ、４ｂ及びエクステンション領域６ａ、６ｂの不純物濃度分布及びＭＯＳトランジスタのゲート容量について、図１に示した半導体装置と、第１の比較例に係る半導体装置の製造方法により製造された半導体装置とを比較する。なお同時に、プレアニール工程及び絶縁ゲート隣接部活性化工程の替わりに、基板温度が１０１５℃、処理期間が１０秒のハロゲンランプを用いたＲＴＡ処理を実施した従来例（ＲＴＡ）とも比較する。
【００３９】
図８（ａ）及び図８（ｂ）に示すように、２次イオン質量分析法（ＳＩＭＳ）を用いて、ポリシリコンからなるゲート電極４ａ、４ｂ中の不純物濃度分布を調べた。図８（ａ）の縦軸はｎＭＯＳトランジスタのゲート電極４ａ中のリン（Ｐ）濃度を示し、図８（ｂ）の縦軸はｐＭＯＳトランジスタのゲート電極４ｂ中のボロン（Ｂ）濃度を示す。図８（ａ）及び図８（ｂ）の横軸はゲート電極４ａ、４ｂの深さを示す。図８（ａ）及び図８（ｂ）に示すように、実施の形態及びＲＴＡではゲート電極４ａ、４ｂの全体で不純物（Ｐ、Ｂ）濃度がほぼ一定であるが、第１の比較例ではゲート電極４ａ、４ｂの途中から不純物濃度が低下している。即ち、実施の形態及びＲＴＡではゲート電極４ａ、４ｂ全体に一様に不純物が拡散されているが、第１の比較例ではゲート電極４ａ、４ｂ内で不純物濃度に差が生じ、ゲート底の不純物濃度は低く、不純物濃度の低いドーピング層が形成されていることが分る。
【００４０】
図９（ａ）及び図９（ｂ）に示すように、ゲート電極４ａ、４ｂ−ゲート絶縁膜３ａ、３ｂ−ウェル１８、１９から成るＭＯＳトランジスタのゲート容量（Ｃ）とゲート電圧（Ｖ）との関係を調べた。図９（ａ）及び図９（ｂ）の縦軸はゲート容量を示し、縦軸はゲート電圧を示す。
【００４１】
図９（ａ）に示すように、実施の形態及びＲＴＡに係るｎＭＯＳトランジスタは、Ｃ−Ｖ特性がほぼ一致しており、ゲート電圧が１．５Ｖの時、約１．１５μＦ／ｃｍ2のゲート容量を有する。第１の比較例では、ゲート電圧が１．５Ｖの時、約０．１３μＦ／ｃｍ2のゲート容量を有し、実施の形態及びＲＴＡに比べて低い。図９（ｂ）に示すように、実施の形態及びＲＴＡに係るｐＭＯＳトランジスタは、Ｃ−Ｖ特性がほぼ一致しており、ゲート電圧が−１．５Ｖの時、約１．０μＦ／ｃｍ2のゲート容量を有する。第１の比較例では、ゲート電圧が−１．５Ｖの時、約０．２μＦ／ｃｍ2のゲート容量を有し、実施の形態及びＲＴＡに比べて低い。
【００４２】
このように、第1の比較例ではゲート容量が低下しており、ゲート電極４ａ、４ｂ下のゲート絶縁膜が見かけ上、厚く形成されていることが分る。これは、キセノンフラッシュランプを用いてゲート電極４ａ、４ｂ中に注入された不純物（Ｐ、Ｂ）を活性化させた際、ゲート電極４ａ、４ｂが高温にさらされる時間があまりにも短いことがむしろわざわいし、不純物（Ｐ、Ｂ）がゲート深くまで拡散されずに、ゲート底に濃度の不十分なドーピング層が形成されてしまったためである。ゲート容量値から計算した第１の比較例の不十分なドーピング層は、厚さ１５０ｎｍのゲート電極４ａ、４ｂに対して２０ｎｍ以上にも及んでいることが分った。
【００４３】
このようなゲート電極４ａ、４ｂの空乏化は、トランジスタの駆動力を低下させるだけでなく、トランジスタとして機能をも損なうおそれがある。しかしながら、ゲート電極４ａ、４ｂの空乏化を抑制するために、ゲート電極４ａ、４ｂ内に注入する不純物の加速エネルギーを上げると、半導体基板１にも深く注入され、エクステンション領域６ａ、６ｂ或いはソース／ドレイン領域１０ａ、１０ｂが深く形成される。さらに、半導体基板１の表面に平行な方向への不純物拡散も進行してショートチャネル効果を誘発する。また、ゲート電極４ａ、４ｂを通過して、ゲート絶縁膜３ａ、３ｂ内、あるいはその下の半導体基板１の表面領域にまで不純物が拡散し、トランジスタの閾値電圧を変動させる。
【００４４】
図１０（ａ）及び図１０（ｂ）に示すように、ＳＩＭＳを用いて、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのエクステンション領域６ａ、６ｂ中の不純物濃度分布を調べた。図１０（ａ）の縦軸はｎＭＯＳトランジスタのエクステンション領域６ａ中の砒素（Ａｓ）濃度を示し、図１０（ｂ）の縦軸はｐＭＯＳトランジスタのエクステンション領域６ｂ中のボロン（Ｂ）濃度を示す。図１０（ａ）及び図１０（ｂ）の横軸はエクステンション領域６ａ、６ｂの深さを示す。図１０（ａ）及び図１０（ｂ）に示すように、実施の形態及び第１の比較例ではエクステンション領域６ａ、６ｂの表面（深さ０ｎｍ）から急激に不純物（Ａｓ、Ｂ）濃度が低下して、約２０ｎｍより深い領域で不純物（Ａｓ、Ｂ）は検出されない。しかし、図１０（ａ）に示すように、ＲＴＡではエクステンション領域６ａの表面から約２０ｎｍの深さまで１０20ｃｍ-3程度の砒素が検出され、約４０ｎｍの深さまで砒素が検出され続けている。また、図１０（ｂ）に示すように、ＲＴＡでは５０ｎｍ以上の深さまでボロンが検出され続けている。
【００４５】
このように、従来のＲＴＡ処理では、多結晶シリコンから成るゲート電極４ａ、４ｂに注入された不純物のみならず、単結晶シリコンから成る半導体基板１に注入された不純物までも拡散してしまう為、例えば２０ｎｍ以下の浅いエクステンション領域６ａ、６ｂを形成することが出来ない。
【００４６】
（第２の比較例）
実施の形態の第２の比較例に係る半導体装置の製造方法は、図２（ｂ）において、イオン注入法を用いて多結晶シリコン膜４の全体にリンイオンを１０19ｃｍ-3以上の濃度となるよう注入する過程と、その後のリンイオンを多結晶シリコン膜４の内部に拡散させる熱処理過程とを省略し、ＣＶＤ法を用いてシリコン酸化膜３の上に実質的に真性半導体からなる多結晶シリコン膜４を成膜する過程のみを実施する。その他の製造工程について、実施の形態と第２の比較例は同一である。
【００４７】
ゲート電極４ａ、４ｂの不純物濃度分布及びＭＯＳトランジスタのゲート容量について、図１に示した半導体装置と、第２の比較例に係る半導体装置の製造方法により製造された半導体装置とを比較する。
【００４８】
図１１（ａ）及び図１１（ｂ）に示すように、ＳＩＭＳを用いて、ポリシリコンからなるゲート電極４ａ、４ｂ中の不純物濃度分布を調べた。図１１（ａ）の縦軸はｎＭＯＳトランジスタのゲート電極４ａ中のリン（Ｐ）濃度を示し、図１１（ｂ）の縦軸はｐＭＯＳトランジスタのゲート電極４ｂ中のボロン（Ｂ）濃度を示す。図１１（ａ）及び図１１（ｂ）の横軸はゲート電極４ａ、４ｂの深さを示す。図１１（ａ）及び図１１（ｂ）に示すように、実施の形態ではゲート電極４ａ、４ｂの全体で不純物（Ｐ、Ｂ）濃度がほぼ一定である。また、図１１（ｂ）に示すように、第２の比較例でもｐＭＯＳトランジスタのゲート電極４ｂの全体でボロン（Ｂ）濃度がほぼ一定である。しかし、図１１（ａ）に示すように、第２の比較例ではｎＭＯＳトランジスタのゲート電極４ａの途中からリン（Ｐ）濃度が低下している。
【００４９】
即ち、第２の比較例において、ｐＭＯＳトランジスタではゲート電極４ｂ全体に一様にボロン（Ｂ）が拡散されているが、ｎＭＯＳトランジスタではゲート電極４ａ内でリン（Ｐ）濃度に差が生じ、ゲート底の不純物濃度は低く、濃度の不十分なドーピング層が形成されていることが分る。
【００５０】
図１２（ａ）及び図１２（ｂ）に示すように、ゲート電極４ａ、４ｂ−ゲート絶縁膜３ａ、３ｂ−ウェル１８、１９から成るＭＯＳキャパシタのゲート容量（Ｃ）とゲート電圧（Ｖ）との関係を調べた。図１２（ａ）及び図１２（ｂ）の縦軸はゲート容量を示し、縦軸はゲート電圧を示す。
【００５１】
図１２（ｂ）に示すように、実施の形態及び第２の比較例に係るｐＭＯＳトランジスタは、Ｃ−Ｖ特性がほぼ一致しており、ゲート電圧が−１．５Ｖの時、約１．０μＦ／ｃｍ2のゲート容量を有する。図１２（ａ）に示すように、実施の形態に係るｎＭＯＳトランジスタは、ゲート電圧が１．５Ｖの時、約１．１５μＦ／ｃｍ2のゲート容量を有する。しかし、第２の比較例では、ゲート電圧が１．５Ｖの時、約０．８５μＦ／ｃｍ2のゲート容量を有し、実施の形態に比べて低い。
【００５２】
このように、第２の比較例において、ｐＭＯＳトランジスタのゲート電極４ｂ全体にボロン（Ｂ）が拡散されているため、実施の形態と第２の比較例では、ｐＭＯＳトランジスタのゲート容量はほぼ一致している。しかし、ｎＭＯＳトランジスタのゲート電極４ａには濃度の不十分なドーピング層が形成されているため、第２の比較例のｎＭＯＳトランジスタは、実施の形態に比してゲート容量が低下している。即ち、ゲート電極４ａ下のゲート絶縁膜３ａが見かけ上、厚く形成されていることが分る。
【００５３】
このような第２の比較例におけるｎＭＯＳトランジスタとｐＭＯＳトランジスタとの差異は、主にｎ型不純物とｐ型不純物とのゲート電極４ａ、４ｂ中での拡散し易さの違いに起因する。即ち、ｎ型不純物とｐ型不純物とではポリシリコン内に拡散する時の熱処理条件が異なり、ｎＭＯＳトランジスタの方がｐＭＯＳトランジスタに比べてプロセスウィンドウが狭い。プロセスウィンドウの狭いｎＭＯＳトランジスタのゲート電極４ａに添加されるｎ型不純物を、ｐＭＯＳトランジスタのｐ型不純物よりも先行して、図２（ｂ）に示したように形状加工する前の多結晶シリコン膜４にドーピングして十分に拡散処理を行う。このため、プレアニール工程の処理条件を従来のＲＴＡ処理（１０１５℃、１０秒）よりも軽くする、即ち、低温かつ短時間にすることが可能となる。したがって、不純物濃度が１０18ｃｍ-3程度となるエクステンション領域６ａ、６ｂの深さは２０ｎｍ以下に抑えられ、同時にエクステンション領域６ａ、６ｂの抵抗を低減することもでき、歩留まりの低下を抑えた安定したプロセスが期待できる。
【００５４】
以上説明したように、本発明の実施の形態に係る半導体装置の製造方法は、多結晶及び単結晶のシリコンにそれぞれ注入された不純物イオンを活性化させる際に、熱処理温度及び時間の異なる複数の熱処理工程を具備する。即ち、低温かつ長時間のアニールを行い、多結晶シリコン中の不純物イオンのみを選択的に拡散させる。そして、最終的に高温かつ極短時間の高輝度光照射、例えばフラッシュランプ光によって、注入された全ての不純物イオンを高濃度に活性化させる。単結晶シリコンに注入された不純物イオンの拡散を抑制すると同時に、多結晶シリコンから成るゲート電極の空乏化を防ぐことができる。したがって、低抵抗かつ浅いエクステンション領域６ａ、６ｂを形成できると同時に、ゲート電極４ａ、４ｂ内の不純物領域を十分に拡散させることができる。不純物のプロファイルを精度良く制御することが可能になり、微細化に対応した浅い接合を有する高性能なＭＯＳトランジスタを安定かつ容易に製造することができる。
【００５５】
（実施の形態の変形例）
実施の形態では、図２（ｂ）に示したように、多結晶シリコン膜４の全体にｎ型不純物イオンを注入する場合を示したが、本発明は、これに限定されるものではない。多結晶シリコン膜４のうち少なくともゲート電極４ａが形成される領域に第１導電型不純物イオンを注入することが望ましい。
【００５６】
図１３に示すように、実施の形態の変形例においては、実質的に真性半導体から成る多結晶シリコン膜４を成膜した後、スピン塗布法などによりレジスト膜を成膜する。フォトリソグラフィ法を用いてレジスト膜を選択的に除去して、ｐウェル１８が形成されている領域に開口を有するレジストパターン２０を形成する。レジストパターン２０をイオン注入マスクとしてｐウェル１８上の多結晶シリコン膜４に選択的にｎ型不純物イオンを注入する。この時のイオン注入条件は実施の形態と同じである。また、その他の製造工程について、実施の形態と変形例は同一である。
【００５７】
実施の形態の変形例によっても、ゲート電極４ａ、４ｂの空乏化を抑え、同時に、エクステンション領域６ａ、６ｂ及びソース／ドレイン領域１０ａ、１０ｂを浅く形成することができる。また、半導体基板１の表面に平行な方向への不純物拡散を防止してショートチャネル効果を抑制することができる。
【００５８】
なお、多結晶シリコン膜を形状加工する前に、ｎ型不純物イオンをｐウェル１８上の多結晶シリコン膜４に選択的に注入するのみならず、ｐ型不純物イオンもｎウェル１９上の多結晶シリコン膜４に選択的に注入することも考えられる。しかし、この場合、ｎ型の多結晶シリコン膜４とｐ型の多結晶シリコン膜４とではＲＩＥのエッチングレートが異なるために、ゲート電極４ａ、４ｂの加工精度が悪くなる。したがって、安定したプロセスが得られず、トランジスタの駆動力を低下させてしまう。
【００５９】
一方、変形例の場合、図２（ｃ）に示すゲート電極４ａ、４ｂを加工する際に、ｎ型の多結晶シリコン膜（ｎ型ドーピング領域）４と真性半導体からなる多結晶シリコン膜（アンドーピング領域）４を同時にエッチングすることになる。ｎ型ドーピング領域とアンドーピング領域とではエッチングレートがほとんど等しいために、加工精度の良いゲート電極４ａ、４ｂを形成することができる。また、ｎウェル１９上の多結晶シリコン膜４にはｎ型不純物イオンが注入されていないため、図４（ｂ）に示すイオン注入工程においてゲート電極４ｂの導電型をｐ型へ反転させるための余分なイオン注入を避けることができる。したがって、ゲート電極４ｂの抵抗を上昇させることなく、ｐ型不純物のイオン注入量を抑えることでき、プロセスの安定化へと繋げることが可能となる。
【００６０】
上記のように、本発明は、１つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、低抵抗且つ浅い不純物拡散領域を有し、良好な駆動力を備えた半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法により製造された半導体装置の一例を示す断面図である。
【図２】図２（ａ）乃至図２（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す断面図である（その１）。
【図３】図３（ａ）及び図３（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す断面図である（その２）。
【図４】図４（ａ）及び図４（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す断面図である（その３）。
【図５】プレアニール工程における基板温度と経過時間との関係を示すグラフである。
【図６】プレアニール工程における第１の基板温度と処理期間との関係を示すグラフである。
【図７】予備加熱工程及び絶縁ゲート隣接部活性化工程における基板温度と経過時間との関係を示すグラフである。
【図８】図８（ａ）は、第１の比較例に係るｎＭＯＳトランジスタのゲート電極の不純物濃度分布を示すグラフであり、図８（ｂ）は、第１の比較例に係るｐＭＯＳトランジスタのゲート電極の不純物濃度分布を示すグラフである。
【図９】図９（ａ）は、第１の比較例に係るｎＭＯＳトランジスタのゲート容量とゲート電圧の関係を示すグラフであり、図９（ｂ）は、第１の比較例に係るｐＭＯＳトランジスタのゲート容量とゲート電圧の関係を示すグラフである。
【図１０】図１０（ａ）は、第１の比較例に係るｎＭＯＳトランジスタのエクステンション領域の不順物濃度分布を示すグラフであり、図１０（ｂ）は、第１の比較例に係るｐＭＯＳトランジスタのエクステンション領域の不順物濃度分布を示すグラフである。
【図１１】図１１（ａ）は、第２の比較例に係るｎＭＯＳトランジスタのゲート電極の不純物濃度分布を示すグラフであり、図１１（ｂ）は、第２の比較例に係るｐＭＯＳトランジスタのゲート電極の不純物濃度分布を示すグラフである。
【図１２】図１２（ａ）は、第２の比較例に係るｎＭＯＳトランジスタのゲート容量とゲート電圧の関係を示すグラフであり、図１２（ｂ）は、第２の比較例に係るｐＭＯＳトランジスタのゲート容量とゲート電圧の関係を示すグラフである。
【図１３】本発明の実施の形態の変形例に係る半導体装置の製造方法における主要な製造工程の一部を示す断面図である。
【符号の説明】
１…半導体基板
２…素子分離領域
３…シリコン酸化膜
３ａ、３ｂ…ゲート絶縁膜
４…多結晶シリコン膜
４ａ、４ｂ…ゲート電極
５ａ、５ｂ…第１の不純物領域
６ａ、６ｂ…エクステンション領域
７ａ、７ｂ…シリコン窒化膜
８ａ、８ｂ…シリコン酸化膜
９ａ、９ｂ…第２の不純物領域
１０ａ、１０ｂ…ソース／ドレイン領域
１５ａ、１５ｂ、２０…レジストパターン
１７ａ、１７ｂ…側壁スペーサ
１８…ｐウェル
１９…ｎウェル
２１ａ、２１ｂ…絶縁ゲート部
３１…第１の境界線
３２…第２の境界線
【図１】
0004733912.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004733912.tif 000008
【図８】
0004733912.tif 000009
【図９】
0004733912.tif 000010
【図１０】
0004733912.tif 000011
【図１１】
0004733912.tif 000012
【図１２】
0004733912.tif 000013
【図１３】
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