(57)【特許請求の範囲】
【請求項１】
ソース及びドレイン間に在って情報の書き込み及び消去を行う際に作用しチャネル・ドーピングが施された第一のチャネル部分と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用し該第一のチャネル部分に比較して低濃度にドーピングが施された第二のチャネル部分と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜と、
該第一及び第二のトンネル絶縁膜上に形成されたフローティング・ゲートと、
該フローティング・ゲート上にコントロール・ゲート絶縁膜を介して形成されたコントロール・ゲートとを備え、
前記第一のチャネル部分および前記第二のチャネル部分はチャネル幅方向に並び、前記第一のチャネル部分および前記第二のチャネル部分は前記ソースから前記ドレインにかけて連続して延在するとともに、前記第一のチャネル部分は、前記第二のチャネル部分よりもしきい値が高い、半導体記憶装置。
【請求項２】
ソース及びドレイン間に在って情報の書き込み及び消去を行う際に作用する第一のチャネル部分と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用する第二のチャネル部分と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜と、
該第一及び第二のトンネル絶縁膜上に形成されて該第一のトンネル絶縁膜上に在る部分と該第二のトンネル絶縁膜上に在る部分とが仕事関数を異にする材料で構成され第一のチャネル部分のしきい値電圧が第二のチャネル部分のしきい値電圧に比較して大きいフローティング・ゲートと、
該フローティング・ゲート上にコントロール・ゲート絶縁膜を介して形成されたコントロール・ゲートとを備え、
前記第一のチャネル部分および前記第二のチャネル部分はチャネル幅方向に並び、前記第一のチャネル部分および前記第二のチャネル部分は前記ソースから前記ドレインにかけて連続して延在する、半導体記憶装置。
【請求項３】
該第一のチャネル部分が基板上面に在り、且つ、該第二のチャネル部分が該基板上面に連なるシャロウ・トレンチの側面に在ることを特徴とする請求項１或いは請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティング・ゲート・メモリの読み出し破壊を抑制するのに有効な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在、情報社会の進展が著しいことは云うまでもないことであり、その影響から、半導体記憶装置には更なる高密度化が希求されている。
【０００３】
近年、フラッシュ・メモリはリフレッシュが不要である旨の利点をもつことから、多くの電子機器に用いられようとしている状態にあり、このフラッシュ・メモリの高密度化を進め、また、低電圧動作化を実現するには、その高い書き込み電圧及び消去電圧がネックになっている。
【０００４】
通常、フラッシュ・メモリでは、厚さが１０〔ｎｍ〕程度のトンネル酸化膜を介してチャネルとフローティング・ゲートとの間でキャリヤをトンネリングさせる為に±１０〔Ｖ〕程度の高い電圧を印加しなければならない。
【０００５】
このような高い電圧を印加しなければならない問題を解消する為、薄いトンネル酸化膜を用いたフローティング・ゲート・メモリも提案され、そのトンネル酸化膜の膜厚は３〔ｎｍ〕程度であって、その膜厚であれば、低電圧、例えば±５〔Ｖ〕若しくはそれ以下でキャリヤが直接トンネリングできる。
【０００６】
然しながら、フラッシュ・メモリに於いて、単純にトンネル・ゲート酸化膜を薄くした場合、フローティング・ゲートに蓄積したキャリヤがソース領域及びドレイン領域のエクステンション部分にトンネリングして失われてしまうから、記憶情報の保持時間が短くなってしまう。
【０００７】
このような問題を回避する為、フローティング・ゲートとソース領域及びドレイン領域のエクステンション部分とのオーバラップがないようにしたフラッシュ・メモリが提案されている。
【０００８】
図２４は薄いトンネル酸化膜をもつフローティング・ゲート・メモリを表す要部切断側面図であり、図に於いて、１は基板、２は薄いゲート酸化膜、３はフローティング・ゲート、４はコントロール・ゲート、５はソース領域、５Ａはソース領域のエクステンション部分、６はドレイン領域、６Ａはドレイン領域のエクステンション部分をそれぞれ示している。
【０００９】
図２５はフローティング・ゲート・メモリの動作を説明する為の線図であり、横軸にコントロール・ゲート電圧Ｖg 〔Ｖ〕を、縦軸にドレイン電流ＩD 〔Ａ〕をそれぞれ採ってある。尚、図中で余分な電子とは、熱平衡状態に比較した場合のことである。
【００１０】
このフローティング・ゲート・メモリでは、ソース領域のエクステンション部分５Ａとドレイン領域のエクステンション部分６Ａ間に在るチャネルとフローティング・ゲート３との間で薄いゲート酸化膜２を介して電子の出し入れを行う。
【００１１】
読み出しを行うには、コントロール・ゲート電圧Ｖg ＝１〔Ｖ〕程度にしたときのフローティング・ゲート３中の電子の多少に起因する電流の大小を検知するようにしている。
【００１２】
このフローティング・ゲート・メモリに於ける問題点の一つは、フローティング・ゲートに余分な電子が無い状態を読みだすとき、即ち、メモリに電流が流れるとき、トンネル酸化膜が薄い為、チャネルの電子がフローティング・ゲートにトンネリングし、余分な電子としてフローティング・ゲートに蓄積されてしまうことであり、つまり、読み出し破壊に依って誤書き込みが起こってしまう。
【００１３】
図２６は読み出し破壊を説明する為のエネルギ・バンド・ダイヤグラムであって、図２４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１４】
図では、簡明にする為、伝導帯の下端のみを表してあり、読み出し時にチャネルを流れる電子は、薄いトンネル酸化膜２を介してフローティング・ゲート３にトンネリングしてしまい、しきい値は正にシフトする。
【００１５】
【発明が解決しようとする課題】
本発明では、ゲートのトンネル絶縁膜をキャリヤが低電圧でトンネリングできるように薄くしても、読み出し破壊に結び付く誤書き込みを生じないフローティング・ゲート・メモリを提供しようとする。
【００１６】
【課題を解決するための手段】
本発明では、書き込み時及び消去時に電流が流れるチャネルはしきい値電圧が高く、且つ、トンネル絶縁膜は薄くしてあり、また、読み出し時に電流が流れるチャネルはしきい値電圧が低く、且つ、トンネル絶縁膜は厚くしてある半導体記憶装置が基本になっている。
【００１７】
図１は本発明の原理を説明する為の半導体記憶装置を表す要部説明図であり、（Ａ）は要部切断側面、（Ｂ）は要部平面であり、（Ａ）は（Ｂ）に見られる線Ｙ−Ｙに沿う切断面を表している。
【００１８】
図に於いて、１１は基板、１２は絶縁層、１３Ａは第一のチャネル部分（基板上面側チャネル）、１３Ｂは第二のチャネル部分（シャロウ・トレンチ側チャネル）、１４Ａは薄いトンネル絶縁膜（第一のトンネル絶縁膜）、１４Ｂは厚いトンネル絶縁膜（第二のトンネル絶縁膜）、１５はフローティング・ゲート、１６はコントロール・ゲート絶縁膜、１７はコントロール・ゲート、１９は絶縁膜、２０Ｐはゲート・パッド、２０Ｗは多結晶Ｓｉからなるサイド・ウォール、２３ＷはＳｉＯ2 からなるサイド・ウォール、２４Ｓはソース領域、２４Ｄはドレイン領域、２５はコントロール・ゲート・コンタクト電極をそれぞれ示している。
【００１９】
図１の半導体記憶装置に於いて、薄いトンネル絶縁膜１４Ａと接する基板１１の表面には、濃いチャネル・ドーピングが施されている為、しきい値は高く、また、厚いトンネル絶縁膜１４Ｂと接する基板１１の表面には、薄いチャネル・ドーピングが施されている為、しきい値は低くなっている。
【００２０】
従って、図１に於いて、第一のチャネル部分（基板上面側チャネル）１３Ａは高いしきい値を示し、また、第二のチャネル部分（シャロウ・トレンチ側チャネル）１３Ｂは低いしきい値を示す構成になっている。
【００２１】
図２は図１に見られる半導体記憶装置の動作を説明する為の要部切断側面図であり、（Ａ）は読み出し時、（Ｂ）は書き込み時、（Ｃ）は消去時をそれぞれ示し、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２２】
読み出し時（図２（Ａ）参照）
ソース及びドレイン間に例えば１．０〔Ｖ〕の電圧を印加し、コントロール・ゲート・コンタクト電極２５、従って、コントロール・ゲート１７に例えば１．０〔Ｖ〕の電圧を印加する。
【００２３】
前記ゲート電圧が印加された場合、第二のチャネル部分１３Ｂがオンとなるのであるが、第二のチャネル部分１３Ｂを流れるキャリヤは、トンネル絶縁膜１４Ｂが厚いので、フローティング・ゲート１５に流入することはなく、従って、誤書き込みは起こらない。
【００２４】
ここで、フローティング・ゲート１５に電子が蓄積されている場合にはソース・ドレイン間に流れる電流は小さく、電子が蓄積されていない場合には流れる電流は大きくなるので、書き込み情報の読み出しを行うことができる。
【００２５】
書き込み時（図２（Ｂ）参照）
コントロール・ゲート１５に３〔Ｖ〕〜５〔Ｖ〕の正電圧を印加し、ソース・ドレイン間は０〔Ｖ〕にするバイアス条件にした場合、第一のチャネル部分１３Ａもオンとなる為、キャリヤは薄いトンネル絶縁膜１４Ａをトンネリングしてフローティング・ゲート１５に入り込むので書き込みが行われる。
【００２６】
消去時（図２（Ｃ）参照）
書き込み時とは逆にコントロール・ゲート１５に−３〔Ｖ〕〜−５〔Ｖ〕の負電圧を印加し、ソース・ドレイン間は０〔Ｖ〕にするバイアス条件にした場合、フローティング・ゲート１５に蓄積された電子が薄いトンネル絶縁膜１４Ａを介してチャネルにトンネリングするので消去が行われる。
【００２７】
前記したところから明らかなように、本発明に依るフローティング・ゲート・メモリに於いては、薄いトンネル絶縁膜をもつチャネルの作用で比較的低い電圧で書き込み及び消去を行うことができ、しかも、読み出しには厚いトンネル絶縁膜をもつチャネルが作用するので、読み出し破壊に結び付くような誤書き込みは生じない。
【００２８】
【発明の実施の形態】
図３乃至図１３は実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図であり、（Ａ）は要部平面、（Ｂ）は（Ａ）の線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）の線Ｙ−Ｙに沿う要部切断側面を示し、以下、これ等の図を参照しつつ説明する。
【００２９】
図３参照
３−（１）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＨＢｒとするＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を適用することに依り、レジスト膜（図示せず）をマスクとしてＳｉ半導体基板１１のエッチングを行って深さが１００〔ｎｍ〕程度のシャロウ・トレンチ１１Ａを形成する。尚、図では隣接部分を省略してある為、シャロウ・トレンチ１１Ａは切り欠きのように表されている。
【００３０】
図４参照
４−（１）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが１００〔ｎｍ〕程度のＳｉＯ2 からなる絶縁層１２を形成する。
【００３１】
図５参照
５−（１）
エッチング・ガスをＣＦ4 とするＲＩＥ法を適用することに依り、絶縁層１２のエッチングを行うが、この場合、オーバ・エッチングを行って、Ｓｉ基板１１の表面は勿論、シャロウ・トレンチ１１Ａ内に側面を表出させる。
【００３２】
ここで表出されたＳｉ半導体基板１１の表面は、後にしきい値調整用の不純物が導入されて基板上面側チャネル、即ち、第一のチャネル部分１３Ａとなり、また、側面の深さは５０〔ｎｍ〕程度であって、この部分が後にしきい値調整用の不純物が導入されてシャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂとなる。
【００３３】
図６参照
６−（１）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を１．２×１０13〔cm-2〕程度としてＢ+ の打ち込みを行うのであるが、この際、Ｓｉ半導体基板１１に垂直な方向から７０°程度傾いた方向から注入を実施する。
【００３４】
前記のようにした場合、Ｂ+ の入射角度は、Ｓｉ半導体基板１１の表面に比較してシャロウ・トレンチの側面の方が大きいので、注入されたＢの濃度は、Ｓｉ半導体基板基板１１の表面で高く、そして、シャロウ・トレンチの側面で低くなる。
【００３５】
図７参照
７−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチの側面にキャリヤが直接トンネリング可能な絶縁膜を形成するが、この際、シャロウ・トレンチの側面には、エッチング時に於けるダメージが在る為、Ｓｉ半導体基板１１の表面に比較して酸化レートが大きく、従って、Ｓｉ半導体基板１１の表面、即ち、第一のチャネル部分１３Ａ上に形成される薄いトンネル絶縁膜１４Ａが３〔ｎｍ〕程度であれば、第二のチャネル部分１３Ｂ上では自然発生的に５〔ｎｍ〕程度となって、厚いトンネル絶縁膜１４Ｂとなる。
【００３６】
７−（２）
ＣＶＤ法を適用することに依り、薄いトンネル絶縁膜１４Ａ上の厚さが１００〔ｎｍ〕程度であるｎ+ 多結晶Ｓｉからなるフローティング・ゲート１５を形成する。
【００３７】
７−（３）
熱酸化法を適用することに依り、多結晶Ｓｉからなるフローティング・ゲート１５上に厚さが５〔ｎｍ〕程度のＳｉＯ2 からなるコントロール・ゲート絶縁膜１６を形成する。
【００３８】
７−（４）
ＣＶＤ法を適用することに依り、コントロール・ゲート絶縁膜１６上に厚さが１００〔ｎｍ〕程度のｎ+ 多結晶Ｓｉからなるコントロール・ゲート１７を形成する。
【００３９】
図８参照
８−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、埋め込みの絶縁層１２から積層されて表面に至るまでの部分をストライプのメサ状にする為のレジスト層１８を形成する。
【００４０】
８−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）、ＣＦ4 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、コントロール・ゲート１７の表面から埋め込み絶縁層１２の表面に達するエッチングを行う。
【００４１】
図９参照
９−（１）
メサ化エッチングのマスクとして用いたレジスト層１８を除去してから、熱酸化法を適用することに依り、厚さが５〔ｎｍ〕程度のＳｉＯ2 からなる絶縁層１９を形成する。
【００４２】
９−（２）
ＣＶＤ法を適用することに依り、絶縁層１９上に平坦な部分に於ける厚さが８０〔ｎｍ〕程度のｎ+ 多結晶Ｓｉ層２０を形成する。
【００４３】
図１０参照
１０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・パッド形成予定部分を覆うレジスト膜２１を形成する。
【００４４】
１０−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）並びにＣＦ4 （ＳｉＯ2 用）とするＲＩＥ法を適用することに依り、ｎ+ 多結晶Ｓｉ層２０及び絶縁層１９の異方性エッチングを行ってｎ+ 多結晶Ｓｉからなるサイド・ウォール２０Ｗを形成する。尚、このサイド・ウォール２０Ｗもコントロール・ゲートとして作用し、フローティング・ゲートとソース・ドレインとのオーバラップを解消する役割を果たす。
【００４５】
図１１参照
１１−（１）
ゲート・パッド形成予定部分を覆っていたレジスト膜２１を除去してゲート・パッド２０Ｐを表出させる。
１１−（２）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０14〔cm-2〕程度としてＡｓ+ の打ち込みを行ってエクステンション・ソース領域２２Ｓ及びエクステンション・ドレイン領域２２Ｄを形成する。
【００４６】
図１２参照
１２−（１）
ＣＶＤ法を適用することに依り、厚さ８０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜を形成してから、エッチング・ガスをＣＦ4 とするＲＩＥ法を適用することに依り、該絶縁膜を異方性エッチングしてサイド・ウォール２３Ｗとする。
【００４７】
１２−（２）
イオン注入法を適用することに依り、イオン加速エネルギを４０〔ｋｅＶ〕程度、ドーズ量を２×１０15〔cm-2〕程度としてＡｓ+ の打ち込みを行ってソース領域２４Ｓ及びドレイン領域２４Ｄを形成する。
【００４８】
図１３参照
１３−（２）
スパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、エッチング・ガスをＣｌ系ガスとするＲＩＥ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＴｉＮ及び厚さが例えば４００〔ｎｍ〕であるＡｌからなる電極２５を形成し、コントロール・ゲート１７とゲート・パッド２０Ｐとを導電接続する。尚、ゲート・パッド２０Ｐはコントロール・ゲートとして作用するｎ+ 多結晶Ｓｉからなるサイド・ウォール２０Ｗとも結合している。
【００４９】
前記の工程を経て作成した半導体記憶装置に於いては、チャネル・ドーピングの関係から、シャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂの方がトンネル絶縁膜１４Ｂが厚く形成されているにも拘わらず、しきい値電圧は低くなっている。
【００５０】
この為、読み出し時のゲート電圧を第二のチャネル部分１３Ｂのしきい値電圧と基板上面側チャネル、即ち、第一のチャネル部分１３Ａのしきい値電圧の間の電圧値にすれば、第二のチャネル部分１３Ｂのみに電流が流れ、そして、第二のチャネル部分１３Ｂ上のトンネル絶縁膜１４Ｂは厚いのでフローティング・ゲート１５へのキャリヤのトンネルは発生せず、読み出し破壊は起こらない。
【００５１】
また、書き込み時のゲート電圧を第一のチャネル部分１３Ａのしきい値電圧に比較して高い電圧にすることで、第一のチャネル部分１３Ａと第二のチャネル部分１３Ｂの両方に電流が流れ、キャリヤは薄いトンネル絶縁膜１４Ａを介してフローティング・ゲート１５へトンネリングする。
【００５２】
図１４乃至図２３は実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図であり、（Ａ）は要部平面、（Ｂ）は（Ａ）の線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）の線Ｙ−Ｙに沿う要部切断側面を示し、以下、これ等の図を参照しつつ説明するのであるが、実施の形態１の説明に於いて、図３乃至図６について説明した工程は実施の形態２においても全く変わりないので説明を省略し、次の段階の工程から説明する。
【００５３】
図１４参照
１４−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチの側面にキャリヤが直接トンネリング可能な絶縁膜を形成するが、この際、シャロウ・トレンチの側面、即ち、第二のチャネル部分１３Ｂ上で厚さが５〔ｎｍ〕程度の厚いトンネル絶縁膜２６Ｂが形成されるようにする。
【００５４】
１４−（２）
ＣＶＤ法を適用することに依り、シャロウ・トレンチが充分に埋め込まれる程度の厚さをもつｎ+ 多結晶Ｓｉ層２７を形成する。
【００５５】
１４−（３）
エッチング・ガスをＨＢｒとするＲＩＥ法を適用することに依り、厚いトンネル絶縁膜２６Ｂの形成と同時にＳｉ半導体基板１１の表面に形成された薄いトンネル絶縁膜が表出するまで多結晶Ｓｉ層２７をエッチングする。
【００５６】
１４−（４）
フッ酸系エッチング液中に浸漬してＳｉ半導体基板１１の表面に形成された薄いトンネル絶縁膜を除去する。
【００５７】
図１５参照
１５−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチを埋めたｎ+ 多結晶Ｓｉ層２７の表面に厚さが３〔ｎｍ〕程度の薄いトンネル絶縁膜２６Ａを形成する。
【００５８】
１５−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、シャロウ・トレンチを埋めたｎ+ 多結晶Ｓｉ層２７に対応する開口２８Ａをもち、且つ、活性領域を覆うレジスト層２８を形成する。
【００５９】
図１６参照
１６−（１）
フッ酸系エッチング液をエッチャントとするウエット・エッチング法を適用することに依り、レジスト膜２８をマスクとして薄いトンネル絶縁膜２６Ａのエッチングを行い、シャロウ・トレンチを埋めたｎ+ 多結晶Ｓｉ層２７を表出させる。
【００６０】
１６−（２）
レジスト膜２８を除去してから、ＣＶＤ法を適用することに依り、厚さが１００〔ｎｍ〕程度のＷからなるフローティング・ゲート２９を形成する。
【００６１】
図１７参照
１７−（１）
ＣＶＤ法を適用することに依り、Ｗからなるフローティング・ゲート２９上に厚さが１０〔ｎｍ〕程度のＴａ2 Ｏ5 からなるコントロール・ゲート絶縁膜３０を形成する。
【００６２】
１７−（２）
ＣＶＤ法を適用することに依り、コントロール・ゲート絶縁膜３０上に厚さが１００〔ｎｍ〕程度のｎ+ 多結晶Ｓｉからなるコントロール・ゲート３１を形成する。
【００６３】
図１８参照
１８−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、埋め込みの絶縁層１２から積層されて表面に至るまでの部分をストライプのメサ状にする為のレジスト・パターン３２を形成する。
【００６４】
１８−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）、ＣＦ4 （Ｔａ2 Ｏ5 用）、Ｃｌ2 （Ｗ用）とするＲＩＥ法を適用することに依り、コントロール・ゲート３１の表面から埋め込み絶縁層１２の表面に達するエッチングを行う。
【００６５】
図１９参照
１９−（１）
メサ化エッチングのマスクとして用いたレジスト・パターン３２を除去してから、ＣＶＤ法を適用することに依り、厚さが５〔ｎｍ〕程度のＴａ2 Ｏ5 からなる絶縁層３３を形成する。
【００６６】
１９−（２）
ＣＶＤ法を適用することに依り、絶縁層３３上に平坦な部分に於ける厚さが８０〔ｎｍ〕程度のｎ+ 多結晶Ｓｉ層３４を形成する。
【００６７】
図２０参照
２０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・パッド形成予定部分を覆うレジスト膜３５を形成する。
【００６８】
２０−（２）
エッチング・ガスをＨＢｒとするＲＩＥ法を適用することに依り、ｎ+ 多結晶Ｓｉ層３４の異方性エッチングを行ってｎ+ 多結晶Ｓｉからなるサイド・ウォール３４Ｗを形成する。尚、このサイド・ウォール３４Ｗもコントロール・ゲートとして作用し、フローティング・ゲートとソース・ドレインとのオーバラップを解消する役割を果たすことは云うまでもない。また、基板１１上及び絶縁層１２上に形成されたＴａ2 Ｏ5 からなる絶縁層３３はそのまま残る。
【００６９】
図２１参照
２１−（１）
ゲート・パッド形成予定部分を覆っていたレジスト膜３５を除去してゲート・パッド３４Ｐを表出させる。
【００７０】
２１−（２）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０14〔cm-2〕程度としてＡｓ+ の打ち込みを行ってエクステンション・ソース領域３６Ｓ及びエクステンション・ドレイン領域３６Ｄを形成する。
【００７１】
図２２参照
２２−（１）
ＣＶＤ法を適用することに依り、厚さ８０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜を形成してから、エッチング・ガスをＣＦ4 とするＲＩＥ法を適用することに依り、該絶縁膜を異方性エッチングしてサイド・ウォール３７Ｗとする。この際、基板１１上に在ったＴａ2 Ｏ5 らなる絶縁層３３はＳｉＯ2 と共に除去される。
【００７２】
２２−（２）
イオン注入法を適用することに依り、イオン加速エネルギを４０〔ｋｅＶ〕程度、ドーズ量を２×１０15〔cm-2〕程度としてＡｓ+ の打ち込みを行ってソース領域３８Ｓ及びドレイン領域３８Ｄを形成する。
【００７３】
図２３参照
２３−（２）
スパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、エッチング・ガスをＣｌ2 系ガスとするＲＩＥ法を適用することに依り、厚さが５０〔ｎｍ〕程度のＴｉＮ及び厚さが４００〔ｎｍ〕程度のＡｌからなる電極３９を形成してコントロール・ゲート３１とゲート・パッド３４Ｐとを導電接続する。尚、ゲート・パッド３４Ｐはコントロール・ゲートとして作用するｎ+ 多結晶Ｓｉからなるサイド・ウォール３４Ｗとも結合している。
【００７４】
前記の工程を経て作成した実施の形態２の半導体記憶装置に於いては、基板上面側チャネル、即ち、第一のチャネル部分１３Ａに対向するフローティング・ゲート２９の材料としてＷが用いられている。
【００７５】
このようにした場合、ＳｉとＷとの仕事関数の違いから、第一のチャネル部分１３Ａ及びシャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂのドーピング・プロファイルが全く同じであっても、第一のチャネル部分１３Ａに於けるしきい値電圧の方が高くなる。
【００７６】
従って、実施の形態１に関し、図６について説明したチャネル・ドーピングの手段を実施の形態２に於いても適用し、第一のチャネル部分１３Ａと第二のチャネル部分１３Ｂとのドーピング・プロファイルを異ならせた場合には、実施の形態２の半導体記憶装置は、実施の形態１の半導体記憶装置に比較し、しきい値電圧の違いは大きくなって動作マージンが大きくなる。
【００７７】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００７８】
（付記１）
ソース（例えばソース領域２４Ｓ）及びドレイン（例えばドレイン領域２４Ｄ）間に在って情報の書き込み及び消去を行う際に作用しチャネル・ドーピングが施された第一のチャネル部分（例えば第一のチャネル部分１３Ａ）と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜（例えば第一のトンネル絶縁膜１４Ａ）と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用し該第一のチャネル部分に比較して低濃度にドーピングが施された第二のチャネル部分（例えば第二のチャネル部分１３Ｂ）と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜（例えば第二のトンネル絶縁膜１４Ｂ）と、
該第一及び第二のトンネル絶縁膜上に形成されたフローティング・ゲート（例えばフローティング・ゲート１５）と、
該フローティング・ゲート上にコントロール・ゲート絶縁膜（例えばコントロール・ゲート絶縁膜１６）を介して形成されたコントロール・ゲート（例えばコントロール・ゲート１７）と
を備えてなることを特徴とする半導体記憶装置。（１）
【００７９】
（付記２）
ソース及びドレイン間に在って情報の書き込み及び消去を行う際に作用する第一のチャネル部分と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用する第二のチャネル部分と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜と、
該第一及び第二のトンネル絶縁膜上に形成されて該第一のトンネル絶縁膜上に在る部分と該第二のトンネル絶縁膜上に在る部分とが仕事関数を異にする材料（例えばＷとＳｉ）で構成され第一のチャネル部分のしきい値電圧が第二のチャネル部分のしきい値電圧に比較して大きいフローティング・ゲートと、
該フローティング・ゲート上にコントロール・ゲート絶縁膜を介して形成されたコントロール・ゲートと
を備えてなることを特徴とする半導体記憶装置。（２）
【００８０】
（付記３）
該第一のチャネル部分が基板上面に在り、且つ、該第二のチャネル部分が該基板上面に連なるシャロウ・トレンチの側面に在ること
を特徴とする（付記１）或いは（付記２）記載の半導体記憶装置。（３）
【００８１】
【発明の効果】
本発明に依る半導体記憶装置に於いては、書き込み時及び消去時に電流が流れるチャネルはしきい値電圧が高く、且つ、トンネル絶縁膜は薄くしてあり、そして、読み出し時に電流が流れるチャネルはしきい値電圧が低く、且つ、トンネル絶縁膜は厚くしてあることが基本になっている。
【００８２】
前記構成を採ることに依り、薄いトンネル絶縁膜をもつチャネルの作用で比較的低い電圧で書き込み及び消去を行うことができ、しかも、読み出しには厚いトンネル絶縁膜をもつチャネルが作用するので、読み出し破壊に結び付くような誤書き込みは生じない。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の半導体記憶装置を表す要部説明図である。
【図２】図１に見られる半導体記憶装置の動作を説明する為の要部切断側面図である。
【図３】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図４】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図５】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図６】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図７】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図８】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図９】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１０】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１１】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１２】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１３】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１４】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１５】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１６】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１７】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１８】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１９】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２０】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２１】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２２】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２３】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２４】薄いトンネル酸化膜をもつフローティング・ゲート・メモリを表す要部切断側面図である。
【図２５】フローティング・ゲート・メモリの動作を説明する為の線図である。
【図２６】読み出し破壊を説明する為のエネルギ・バンド・ダイヤグラムである。
【符号の説明】
１１  基板
１１Ａ  シャロウ・トレンチ
１２  絶縁層
１３Ａ  第一のチャネル部分
１３Ｂ  第二のチャネル部分
１４Ａ  薄いトンネル絶縁膜（第一のトンネル絶縁膜）
１４Ｂ  厚いトンネル絶縁膜（第二のトンネル絶縁膜）
１５  フローティング・ゲート
１６  コントロール・ゲート絶縁膜
１７  コントロール・ゲート
１８  レジスト層
１９  絶縁層
２０  ｎ+ 多結晶Ｓｉ層
２０Ｐ  ゲート・パッド
２０Ｗ  サイド・ウォール
２１  レジスト膜
２２Ｓ  エクステンション・ソース領域
２２Ｄ  エクステンション・ドレイン領域
２３Ｗ  サイド・ウォール
２４Ｓ  ソース領域
２４Ｄ  ドレイン領域
２５  コントロール・ゲート・コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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