(57)【特許請求の範囲】
【請求項１】
入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデルタシグマ変調装置において、
前記入力信号と帰還信号である１ビットデジタル信号とを差分する演算手段と、
前記演算手段での差分信号を積分する複数段の積分器から構成された積分手段と、
前記積分手段の積分出力に量子化処理を施して１ビットデジタル信号を出力する量子化手段と、
前記量子化手段の量子化出力を前記帰還信号として前記演算手段に帰還する帰還ループとを備え、
前記量子化手段における量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変に制御すると共に、前記量子化手段の直前に接続される最終段の積分器からの振幅のみに基づいて前記閾値レベルの可変範囲を決定するデルタシグマ変調装置。
【請求項２】
前記積分手段は複数段のカスケード接続された積分器から構成され、前記量子化手段は直前に接続される積分器の積分出力のみに量子化処理を施して１ビットデジタル信号を出力する請求項１記載のデルタシグマ変調装置。
【請求項３】
入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデルタシグマ変調方法において、
前記入力信号と帰還信号である１ビットデジタル信号とを差分する演算工程と、
前記演算工程での差分信号を複数回積分する積分工程と、
前記積分工程の積分出力に量子化処理を施して１ビットデジタル信号を出力する量子化工程と、
前記量子化工程による量子化出力を前記帰還信号として前記演算工程に帰還する帰還工程とを備え、
前記量子化工程における量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変に制御すると共に、前記量子化工程の直前に行われた最終段の積分処理における振幅のみに基づいて前記閾値レベルの可変範囲を決定するデルタシグマ変調方法。
【請求項４】
前記積分工程は複数回の積分をカスケード処理する工程であり、前記量子化工程は直前に行われた積分の出力のみに量子化処理を施して１ビットデジタル信号を出力する請求項３記載のデルタシグマ変調方法。
【請求項５】
帰還信号と入力信号の差分を演算する演算手段と、
前記演算手段の出力信号を積分する複数段の積分器から構成された積分手段と、
ランダムノイズを発生するノイズ発生手段と、
前記ノイズ発生手段から出力されるランダムノイズを前記積分手段の積分出力に加算する加算手段と、
前記加算手段からの加算出力を１ビット量子化する量子化手段と、
前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として前記演算手段に帰還する帰還ループ手段と、
前記加算手段の直前に接続される最終段の積分器からの振幅のみに基づいて、前記ノイズ発生手段により発生されたランダムノイズのゲインを調整するゲイン調整手段とを備えてなり、
前記加算手段には前記ゲイン調整手段にてゲインが調整されたランダムノイズが供給される
デジタル信号処理装置。
【請求項６】
帰還信号と入力信号の差分を演算する演算工程と、
前記演算工程の出力信号を複数回積分する積分工程と、
ランダムノイズを発生するノイズ発生工程と、
前記ノイズ発生工程から出力されるランダムノイズを前記積分工程の積分出力に加算する加算工程と、
前記加算工程からの加算出力を１ビット量子化する量子化工程と、
前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として前記演算工程に帰還する帰還工程と、
前記加算工程の直前に行われる積分工程の最終段の積分処理での振幅のみに基づいて、前記ノイズ発生工程により発生されたランダムノイズのゲインを調整するゲイン調整工程とを備えてなり、
前記加算工程には前記ゲイン調整工程にてゲインが調整されたランダムノイズが供給される
デジタル信号処理方法。
【請求項７】
帰還信号と入力信号の差分を演算する演算手段と、
前記演算手段での差分信号を積分する複数段の積分器から構成された積分手段と、
ランダムノイズを発生するノイズ発生手段と、
前記ノイズ発生手段から出力されるノイズ信号の高域成分を抽出するフィルター手段と、
前記フィルター手段からの出力に対してゲイン調整を行うゲイン調整手段と、
前記ゲイン調整手段にてゲイン調整された高域成分からなるノイズ信号と前記積分手段からの出力信号とを加算する加算手段と、
前記加算手段からの加算出力を１ビット量子化する量子化手段と、
前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還ループ手段とを備えてなり、
前記複数段の積分手段の内の最終段の積分器からの積分値のみに基づいて前記ゲイン調整手段での閾値を決定する
デジタル信号処理装置。
【請求項８】
帰還信号と入力信号の差分を演算する演算工程と、
前記演算工程での差分信号を複数回積分する積分工程と、
ランダムノイズを発生するノイズ発生工程と、
前記ノイズ発生工程から出力されるノイズ信号の高域成分を抽出するフィルタリング工程と、
前記フィルタリング工程からの出力に対してゲイン調整を行うゲイン調整工程と、
前記ゲイン調整工程にてゲイン調整された高域成分からなるノイズ信号と前記積分工程からの出力信号とを加算する加算工程と、
前記加算工程からの加算出力を１ビット量子化する量子化工程と、
前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還工程とを備えてなり、
前記積分工程の最終段の積分処理で得られた積分値のみに基づいて前記ゲイン調整工程での閾値を決定する
デジタル信号処理方法。
【請求項９】
帰還信号と入力信号の差分を演算する演算手段と、
前記演算手段での差分信号を積分する積分手段と、
ランダムな１ビットデジタル信号を発生するノイズ発生手段と、
前記ノイズ発生手段から出力されるランダムな１ビットデジタル信号を位相変調する位相変調手段と、
前記位相変調手段からの出力に対してゲイン調整を行うゲイン調整手段と、
前記ゲイン調整手段にてゲイン調整された高域成分からなるノイズ信号と前記積分手段からの出力信号を加算する加算手段と、
前記加算手段からの出力を１ビット量子化する量子化手段と、
前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還ループ手段と
を備えてなり、
前記位相変調手段は、入力されるランダムな１ビットデジタル信号を第１のクロックに基づいて正相出力及び逆相出力として出力し、前記正相出力及び逆相出力に対して前記第１のクロックの倍のクロックを有する第２のクロックに基づいて交互に出力し、
前記積分手段は複数段の積分器を有し、最終段の積分器での積分値のみに基づいて前記ゲイン調整手段での閾値を決定する
デジタル信号処理装置。
【請求項１０】
帰還信号と入力信号の差分を演算する演算工程と、
前記演算工程での差分信号を積分する積分工程と、
ランダムな１ビットデジタル信号を発生するノイズ発生工程と、
前記ノイズ発生工程から出力されるランダムな１ビットデジタル信号を位相変調する位相変調工程と、
前記位相変調工程からの出力に対してゲイン調整を行うゲイン調整工程と、
前記ゲイン調整工程にてゲイン調整された高域成分からなるノイズ信号と前記積分工程からの出力信号を加算する加算工程と、
前記加算工程からの出力を１ビット量子化する量子化工程と、
前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還工程とを備えてなり、
前記位相変調工程では、入力されるランダムな１ビットデジタル信号を第１のクロックに基づいて正相出力及び逆相出力として出力し、前記正相出力及び逆相出力に対して前記第１のクロックの倍のクロックを有する第２のクロックに基づいて交互に出力し、
前記積分工程では複数段の積分処理を行い、最終段の積分処理での積分値のみに基づいて前記ゲイン調整工程での閾値を決定する
デジタル信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力信号又は複数ビットのデジタル入力信号にデルタシグマ（ΔΣ）変調処理を施して１ビットデジタル信号を生成するデルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法に関する。
【０００２】
【従来の技術】
ΔΣ変調された高速１ビット・オーディオ信号は、従来のデジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数４４．１ｋＨｚ、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が４４．１ｋＨｚの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
ΔΣ変調装置自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることで従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
ΔΣ変調にされた信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００５】
また、一般的なこのΔΣ変調装置の構成は、任意の数の積分器と一つの量子化器とその量子化器出力のフィードバック系との組み合わせで構成されており、非線形な量子化器が含まれるため、等価的な回路を伝達関数などで評価する際には量子化器を近似的に置き換えて解析するのが一般である。
【０００６】
図２０にはΔΣ変調装置の第１の従来例を示す。この第１の従来例は、一つの積分器７と、一つの１ビット量子化器８とその量子化出力のフィードバック系との組み合わせで構成されている。詳細には、入力信号Ｇが正入力端子に供給され、後述する帰還出力が負入力端子に供給される加算器６と、加算器６の加算出力に積分処理を施す積分器７と、この積分器７の積分出力を１サンプル周期毎に１ビットデジタル信号に量子化する１ビット量子化器８とを備える。１ビット量子化器８の量子化出力Ｈは、加算器６に負符号とされて帰還され、入力信号Ｇに加算（結果的に減算）される。また、１ビット量子化器８からは１ビットデジタル信号Ｈが量子化出力として外部に導出される。積分器７は加算器７ａと、遅延器７ｂを備える。
【０００７】
ここで、１ビット量子化器８は、図２１に示すように、時間に対して不変で常に０である閾値（スレッシュホールド）Ｔｈを参照して入力信号Ｘ（ｎ）に量子化処理を施して１ビット出力信号Ｙ（ｎ）を生成している。すなわち、この１ビット量子化器８は、入力信号Ｘ（ｎ）に対して０を境に、０以上と０未満で２値のレベルを判定し、量子化処理を施している。
【０００８】
【発明が解決しようとする課題】
ところで、前記図２０に示したΔΣ変調装置は、一つの積分器７と一つの図２１に示したような非線形な１ビット量子化器８とその量子化器出力のフィードバック系との組み合わせで構成されるので、ある所望の周波数信号の高速１ビット・オーディオ信号を生成しようとすると、ΔΣ変調装置内部で入力信号に依存した歪が発生してしまう。
【０００９】
図２２には、前記従来のΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４ｆｓ）のスペクトラム分布（ＦＦＴ解析結果）を示す。周波数２，３，４，６ＫＨｚ付近では高調波ノイズが発生しているのが分かる。この高調波ノイズが前記入力信号に依存した歪である。
【００１０】
本発明は、前記実情に鑑みてなされたものであり、入力信号に依存した歪を抑制し、所望の信号成分だけをΔΣ変調した１ビットデジタル信号を生成するデルタシグマ変調装置及び方法の提供を目的とする。
【００１１】
また、本発明は、前記実情に鑑みてなされたものであり、ランダムノイズに周波数特性を持たせることによって音質を悪化させることなく、かつΔΣ変調特有の入力信号に依存した歪みを抑制するデジタル信号処理装置及びデジタル信号処理方法の提供を目的ととする。
【００１２】
【発明を解決するための手段】
本発明に係るデルタシグマ変調装置は、前記課題を解決するために、入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデルタシグマ変調装置において、前記入力信号と帰還信号である１ビットデジタル信号とを差分する演算手段と、前記演算手段での差分信号を積分する複数段の積分器から構成された積分手段と、前記積分手段の積分出力に量子化処理を施して１ビットデジタル信号を出力する量子化手段と、前記量子化手段の量子化出力を前記帰還信号として前記演算手段に帰還する帰還ループとを備え、前記量子化手段における量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変に制御すると共に、前記量子化手段の直前に接続される最終段の積分器からの振幅のみに基づいて前記閾値レベルの可変範囲を決定する。
【００１３】
本発明に係るデルタシグマ変調方法は、前記課題を解決するために、入力信号に対してデルタシグマ変調処理を施して１ビットデジタル信号を出力するデルタシグマ変調方法において、前記入力信号と帰還信号である１ビットデジタル信号とを差分する演算工程と、前記演算工程での差分信号を複数回積分する積分工程と、前記積分工程の積分出力に量子化処理を施して１ビットデジタル信号を出力する量子化工程と、前記量子化工程による量子化出力を前記帰還信号として前記演算工程に帰還する帰還工程とを備え、前記量子化工程における量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変に制御すると共に、前記量子化工程の直前に行われた最終段の積分処理における振幅のみに基づいて前記閾値レベルの可変範囲を決定する。
【００１４】
本発明に係るデジタル信号処理装置は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算手段と、前記演算手段の出力信号を積分する複数段の積分器から構成された積分手段と、ランダムノイズを発生するノイズ発生手段と、前記ノイズ発生手段から出力されるランダムノイズを前記積分手段の積分出力に加算する加算手段と、前記加算手段からの加算出力を１ビット量子化する量子化手段と、前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として前記演算手段に帰還する帰還ループ手段と、前記加算手段の直前に接続される最終段の積分器からの振幅のみに基づいて、前記ノイズ発生手段により発生されたランダムノイズのゲインを調整するゲイン調整手段とを備えてなり、前記加算手段には前記ゲイン調整手段にてゲインが調整されたランダムノイズが供給される。
【００１５】
本発明に係るデジタル信号処理方法は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算工程と、前記演算工程の出力信号を複数回積分する積分工程と、ランダムノイズを発生するノイズ発生工程と、前記ノイズ発生工程から出力されるランダムノイズを前記積分工程の積分出力に加算する加算工程と、前記加算工程からの加算出力を１ビット量子化する量子化工程と、前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として前記演算工程に帰還する帰還工程と、前記加算工程の直前に行われる積分工程の最終段の積分処理での振幅のみに基づいて、前記ノイズ発生工程により発生されたランダムノイズのゲインを調整するゲイン調整工程とを備えてなり、前記加算工程には前記ゲイン調整工程にてゲインが調整されたランダムノイズが供給される。
【００１６】
本発明に係るデジタル信号処理装置は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算手段と、前記演算手段での差分信号を積分する複数段の積分器から構成された積分手段と、ランダムノイズを発生するノイズ発生手段と、前記ノイズ発生手段から出力されるノイズ信号の高域成分を抽出するフィルター手段と、前記フィルター手段からの出力に対してゲイン調整を行うゲイン調整手段と、前記ゲイン調整手段にてゲイン調整された高域成分からなるノイズ信号と前記積分手段からの出力信号とを加算する加算手段と、前記加算手段からの加算出力を１ビット量子化する量子化手段と、前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還ループ手段とを備えてなり、前記複数段の積分手段の内の最終段の積分器からの積分値のみに基づいて前記ゲイン調整手段での閾値を決定する。
【００１７】
本発明に係るデジタル信号処理方法は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算工程と、前記演算工程での差分信号を複数回積分する積分工程と、ランダムノイズを発生するノイズ発生工程と、前記ノイズ発生工程から出力されるノイズ信号の高域成分を抽出するフィルタリング工程と、前記フィルタリング工程からの出力に対してゲイン調整を行うゲイン調整工程と、前記ゲイン調整工程にてゲイン調整された高域成分からなるノイズ信号と前記積分工程からの出力信号とを加算する加算工程と、前記加算工程からの加算出力を１ビット量子化する量子化工程と、前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還工程とを備えてなり、前記積分工程の最終段の積分処理で得られた積分値のみに基づいて前記ゲイン調整工程での閾値を決定する。
【００１８】
本発明に係るデジタル信号処理装置は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算手段と、前記演算手段での差分信号を積分する積分手段と、ランダムな１ビットデジタル信号を発生するノイズ発生手段と、前記ノイズ発生手段から出力されるランダムな１ビットデジタル信号を位相変調する位相変調手段と、前記位相変調手段からの出力に対してゲイン調整を行うゲイン調整手段と、前記ゲイン調整手段にてゲイン調整された高域成分からなるノイズ信号と前記積分手段からの出力信号を加算する加算手段と、前記加算手段からの出力を１ビット量子化する量子化手段と、前記量子化手段から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還ループ手段とを備えてなり、前記位相変調手段は、入力されるランダムな１ビットデジタル信号を第１のクロックに基づいて正相出力及び逆相出力として出力し、前記正相出力及び逆相出力に対して前記第１のクロックの倍のクロックを有する第２のクロックに基づいて交互に出力し、前記積分手段は複数段の積分器を有し、最終段の積分器での積分値のみに基づいて前記ゲイン調整手段での閾値を決定する。
【００１９】
本発明に係るデジタル信号処理方法は、前記課題を解決するために、帰還信号と入力信号の差分を演算する演算工程と、前記演算工程での差分信号を積分する積分工程と、ランダムな１ビットデジタル信号を発生するノイズ発生工程と、前記ノイズ発生工程から出力されるランダムな１ビットデジタル信号を位相変調する位相変調工程と、前記位相変調工程からの出力に対してゲイン調整を行うゲイン調整工程と、前記ゲイン調整工程にてゲイン調整された高域成分からなるノイズ信号と前記積分工程からの出力信号を加算する加算工程と、前記加算工程からの出力を１ビット量子化する量子化工程と、前記量子化工程から出力される１ビットデジタル信号を前記帰還信号として帰還する帰還工程とを備えてなり、前記位相変調工程では、入力されるランダムな１ビットデジタル信号を第１のクロックに基づいて正相出力及び逆相出力として出力し、前記正相出力及び逆相出力に対して前記第１のクロックの倍のクロックを有する第２のクロックに基づいて交互に出力し、前記積分工程では複数段の積分処理を行い、最終段の積分処理での積分値のみに基づいて前記ゲイン調整工程での閾値を決定する。
【００２０】
【発明の実施の形態】
以下、本発明のいくつかの実施の形態について図面を参照しながら説明する。
先ず、本発明の第１の実施の形態は、アナログオーディオ信号又は複数ビットのデジタルオーディオ信号を入力信号とし、この入力信号にデルタシグマ（ΔΣ）変調処理を施して高速１ビット・オーディオ信号を生成するΔΣ変調装置である。
【００２１】
このΔΣ変調装置は、図１に示すように、入力信号Ａと、負のフィードバック信号Ｄ（１ビットデジタル信号）とを加算する加算器１と、加算器１からの差分信号Ｂを積分する積分器２と、積分器２の積分出力Ｃに量子化処理を施して１ビットデジタル信号Ｅを出力する１ビット量子化器３と、１ビット量子化器３の量子化出力Ｅの符号を負にして前記フィードバック信号Ｄとして加算器１に帰還するフィードバックループ４とを備えている。
【００２２】
ここで、積分器２は、積分出力Ｃを帰還入力Ｆとして前記差分信号Ｂに加算する加算器２ａと、加算器２ａの加算出力を遅延する遅延器２ｂとを備えている。
【００２３】
１ビット量子化器３は、量子化処理にて参照する閾値レベルＴｈを時間軸に対して可変とした量子化器である。すなわち、１ビット量子化器３は、図２に示すように、入力信号Ｘ（ｎ）を量子化するときに参照する閾値Ｔｈを時間軸に対して±Δｑの範囲でランダムに変化させている。
【００２４】
次に、図１に示したΔΣ変調装置が入力信号Ａに対して施すΔΣ変調処理動作について説明する。
先ず、積分器２は、入力信号Ａに基づいた差分信号Ｂ、すなわち入力信号Ａに、１ビット量子化器３からの１ビット信号を負帰還した帰還入力Ｄを加算した差分信号Ｂに対して積分処理を施す。このとき積分器２は、内部の加算器２ａからの加算出力を遅延器２ｂで遅延してから加算器２ａに帰還させる。
【００２５】
次に、１ビット量子化器３は、閾値レベルＴｈをｎ[時間]に対してランダムにかつ±Δｑの範囲で可変し、積分出力Ｃを量子化して、１ビット信号Ｅを出力する。この１ビット量子化器３からの１ビット信号Ｅは、外部に出力されると共に、フィードバックループ４を介して負符号とされ（帰還入力Ｄ）、加算器１に戻される。加算器１は、前記帰還入力Ｄを入力信号Ａに加算し、差分信号Ｂを出力し、積分器２に供給する。
【００２６】
このように、図１に示したΔΣ変調装置は、１ビット量子化器３における量子化処理にて参照する閾値レベルＴｈを時間軸に対してランダムに可変した可変閾値レベルとしている。この可変閾値レベルは時間軸に対し±Δｑの範囲でランダムに選ばれている。
【００２７】
次に、１ビット量子化器３における前記可変閾値レベルの最適値の算出方法について説明する。
可変閾値レベルを用いた１ビット量子化器３の振る舞いは、従来の１ビット量子化器に入力される信号に可変閾値レベルにあたる成分を加えることと等価となる。したがって、歪を抑制できる効果は前記従来の１ビット量子化器に入力される信号に対する相対的な可変量に依存している。
【００２８】
ここで、前記従来の１ビット量子化器に入力される信号とは、後述する最終段積分器の出力信号であるので、最終段積分器の振幅に基づいて得られた相対的な可変量が歪の抑制効果を左右する。
【００２９】
ΔΣ変調装置は、一般的に次数に応じた複数の積分器を備えている。図３はＮ次のΔΣ変調装置の一例の概略構成図である。初段積分器２１から最終段積分器２ｅまでＮ個の積分器を備えている。そして、最終段積分器２ｅの出力信号が１ビット量子化器３に供給されている。
【００３０】
実際の最適な可変閾値レベルの算出は、最終段の積分器２ｅ内で得られる振幅に基づいて行う。具体的には、次の（１）式に示すように、最終段の積分器２ｅ内で生成される信号の振幅の最大値Ｄｅｎｄにある定数Ｓαを掛け算した値ＳαＤｅｎｄを最適な可変閾値レベルΔｑとする方法である。
【００３１】
Δｑ＝ＳαＤｅｎｄ            ・・・（１）
この算出方法を用いれば、いかなるΔΣ変調の構成でも一意に決まる定数を掛算した結果を最適な可変閾値レベルとすることができる。
【００３２】
このように、いかなるΔΣ変調装置に関しても、その内部で使用されている最終段の積分器内の信号の振れ幅を基準に上記の算出法で最適な量を求め、その適量なランダムノイズで閾値を可変させれば、安定した動作でかつＳ／Ｎを悪化させることなく、ΔΣ変調に特有な入力信号に依存した歪を抑制することができる。
【００３３】
図４には、前記可変閾値レベルの算出方法を用いてΔΣ変調装置を設計するためのフローチャートを示す。先ず、ステップＳ１にて所望のΔΣ変調装置を構成する。次に、ステップＳ２において、最終段積分器内の信号の振れ幅を測定する。そして、ステップＳ３にて前記（１）式を用いて可変閾値レベルΔｑを算出する。この後、ステップＳ４にて可変閾値レベルΔｑをセットし、ステップＳ５にてΔΣ変調装置の使用変更処理を継続するか否かを判定し継続するのであれば（ＹＥＳ）ステップＳ１からの処理を繰り返し、使用変更処理を終わりにする（ＮＯ）であれば一連の処理を終了する。
【００３４】
図４に示した設計フローによれば、いかなるΔΣ変調設計においても、本発明の可変閾値レベルの量子化を用いてフレキシブルにΔΣ変調を再構成でき、上記の効果が望める。つまり、目的に応じてΔΣ変調装置の構成を変更する場合でも、最終段の積分器内の信号における振れ幅さえ知ることができれば、上記の効果が期待できる。
【００３５】
前記可変閾値レベルΔｑの算出方法を用いることにより、ランダムに可変させる閾値レベルの有効範囲を例えば７５％以内と決定することができる。７５％より前記閾値レベルが大きいと前記入力信号Ａに依存した歪を十分抑制できなくなる。
【００３６】
次に、図５には、図１に示したΔΣ変調装置を含む、積分器を複数備えたΔΣ変調装置８０の構成を示す。この図５において前記図１のΔΣ変調装置を構成した加算器１、積分器２及び１ビット量子化器３は、加算器７５と、積分器７６及び１ビット量子化器７８としている。また、１ビット量子化器７８からの負帰還経路にはビット長変換器７９を配している。
【００３７】
この図５に示すΔΣ変調装置８０は、５個の積分器６３，６６，６９，７３及び７６を備えた５次のΔΣ変調装置である。また、この５次のΔΣ変調装置は、５個目の積分器７６の出力を減衰してから再量子化して前の積分器７３の入力に帰還する局部帰還ループ部８１を備える。局部帰還ループ部８１は、局部帰還減衰器７７と、ノイズシェーパ８２とを備える。
【００３８】
また、このΔΣ変調装置８０は、前記５個の積分器６３，６６，６９，７３及び７６の前で、各積分器に多ビットのデジタル信号を加算する加算器６２，６５，６８，７２及び７５と、前記５個の積分器の内の１番目〜４番目の積分器６３，６６，６９及び７３の後ろに接続される４個の減衰器６４，６７，７１及び７４と、５番目の積分器７６の後ろに接続される、前記１ビット量子化器３と同様の１ビット量子化器７８と、この１ビット量子化器７８からの１ビットデジタル信号のビット長を多ビットに変換し、５個の積分器６３，６６，６９，７３及び７６の入力となるように加算器６２，６５，６８，７２及び７５に供給するビット長変換器７９とを備える。
【００３９】
１番目の積分器６３は、入力端子６１及び加算器６２を介して供給された入力信号を積分する。このため、図１に示した加算器２ａと同様の加算器からの出力を、遅延器２ｂと同様の遅延器で遅延し、前記加算器に戻す構成をとる。２番目〜５番目の積分器６６，６９，７３及び７６も同様である。
【００４０】
５番目の積分器７６からの積分出力は１ビット量子化器７８及び局部帰還ループ部８１の局部帰還減衰器７７に供給される。
【００４１】
１ビット量子化器７８は、量子化処理にて参照する閾値レベルＴｈを前記（１）式に示したΔｑとする。すなわち、最終段となる５番目の積分器７６内部の信号の振幅Ｄｅｎｄに基づいてΔｑを算出している。
【００４２】
したがって、この１ビット量子化器７８が前記５番目の積分器７６の積分出力に施した量子化処理では、参照する閾値レベルを時間軸に対して適切にランダムに可変とするので、入力信号に依存した歪を発生させることがない。この１ビット出力信号は、出力端子８３から導出されると共に、ビット長変換器７９に供給される。
【００４３】
ビット長変換器７９は、前記１ビット量子化器７８からの１ビット信号を多ビットのデジタル信号に変換し、加算器６２，６５，６８，７２及び７５に負符号を付して帰還する。したがって、各加算器６２，６５，６８，７２及び７５は、入力端子６１及び前段の各積分器６３，６６，６９，７３から減衰器６４，６７，７１，７４を介して供給される信号からビット長変換器７８の出力信号を減算する。
【００４４】
減衰器６４，６７，７１及び７４は、係数Ｋ１，Ｋ２，Ｋ３及びＫ４を用いて、積分器６３，６６，６９及び７３の各積分出力を減衰し、加算器６５，６８，７２及び７５に供給する。
【００４５】
局部帰還ループ部８１の局部帰還減衰器７７は、５番目の積分器７６からの積分出力を係数Ｋｆを用いて減衰し、ノイズシェーパ８２に供給する。
【００４６】
ノイズシェーパ８２は、図示しないが、加算器と遅延器とマルチビット量子化器とを備えてなり、局部帰還減衰器７７からの減衰出力をデータ語長の切り捨てを発生させることなく再量子化する。具体的には、再量子化誤差を可聴帯域外へシフトする。
【００４７】
したがって、このΔΣ変調装置８０は、１ビット量子化器７８における量子化処理にて参照する閾値レベルを時間軸に対して適切にランダムに可変とするので、入力信号に依存した歪を発生させることがなく、さらに、局部帰還ループを備えるので、高音質の１ビットオーディオ信号を出力することができる。
【００４８】
図６には、前記図５に示した、５次の局部帰還ループを持つΔΣ変調装置８０に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４ｆｓ）のスペクトラム分布（ＦＦＴ解析結果）を示す。図２２に示した従来のΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置におけるスペクトラム分布に見られた、周波数２，３，４，６ＫＨｚ付近での高調波ノイズが抑制されている。すなわち、前記入力信号に依存した歪を抑制できているのが分かる。
【００４９】
以上に説明したように、第１の実施の形態のΔΣ変調装置では、いかなるΔΣ変調設計に関しても、可変閾値レベルの量子化を用いて設計する場合に、最終段の積分器内における信号の振幅を知ることができれば、最適な可変閾値レベルが算出できる。よって、例えばシュミレーションなどにより、最適な可変閾値レベルで目的に応じてΔΣ変調をフレキシブルに再構成する場合に関しても、ΔΣ変調特有の入力信号に依存した歪の発生を抑制することが可能である。なお、最適な可変閾値レベルとは、ΔΣ変調特有の入力信号に依存した歪の発生を抑制すること以外に、ΔΣ変調自体の動作が安定していることや特性としてＳ／Ｎが悪化しないことを意味している。
【００５０】
なお、第１の実施の形態では、最適な可変閾値レベルの算出を、最終段の積分器２ｅ内で得られる振幅に基づいて行ったが、他の方法において行ってもよい。例えば、最終段の積分器２ｅ内で得られる振幅を制限するためのリミッタ値Ｌｅｎｄを用いてもよい。ここでいうリミッタ値Ｌｅｎｄは、このΔΣ変調装置への入力信号として０ｄＢ以上のオーバーレベルが入ってきたときにその信号をクリップするためのものである。これにより入力信号の上限を決めることができる。
発振や、系の不安定さを防ぐために使われる。
【００５１】
ところで、前記図２０に示したΔΣ変調装置が図２１に示した非線形な１ビット量子化器８を用いることにより発生していた入力信号に依存した歪に対しては、従来、以下に説明するようないくつかの対策が採られてきた。いくつかの対策が採られてきたΔΣ変調装置を第１〜第３の比較例として説明する。
【００５２】
先ず、第１の比較例は、図７に示すΔΣ変調装置のように、入力信号Ａと一緒にランダム信号発生器１４からディザ信号のようなランダムな信号ｒを加算器６に供給していた。
【００５３】
しかし、このように入力信号Ａと一緒にランダム信号ｒを入力すると、積分器７及び１ビット量子化器８を経て生成された１ビットオーディオ信号Ｅ’には、所望の信号成分の他に、歪を抑制するために加えられた成分（ランダム信号ｒ）も含まれてしまう。
【００５４】
この図７に示すΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４ｆｓ）のスペクトラム分布（ＦＦＴ解析結果）を図８に示す。ランダムノイズを加えているので、前記図６に示した本実施の形態に基づくスペクトラム分布に比較すると、２０ＫＨｚまでのノイズフロアのレベルが全体的にフラットでかつ２０ｄＢ程上がっている。入力信号に加算器６で加えたランダムノイズでノイズを隠している。
【００５５】
次に、第２の比較例は、図９に示すΔΣ変調装置のように、入力信号Ａと一緒に直流信号発生器１８から適度な直流成分ｄを加算器６に供給していた。
【００５６】
しかし、このように入力信号Ａと一緒に直流成分ｄを入力すると、積分器７及び１ビット量子化器８を経て生成された１ビットオーディオ信号Ｅ｀には、所望の信号成分の他に、歪を抑制するために加えられた成分（直流成分）も含まれてしまう。
【００５７】
この図９に示すΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４ｆｓ）のスペクトラム分布（ＦＦＴ解析結果）を図１０に示す。ランダムノイズを加えているので、前記図６に示した本実施の形態に基づくスペクトラム分布に比較すると、１ＫＨｚ〜１０ＫＨｚまでのノイズフロアのレベルがフラットである。入力信号に加算器６で加えた直流成分で１ＫＨｚ〜１０ＫＨｚまでのノイズを隠している。
【００５８】
次に、第３の比較例は、図１１に示すΔΣ変調装置のように、入力信号Ａによる歪成分を求め、歪キャンセラー２２からその歪成分を加算器６に供給していた。
【００５９】
しかし、この第３の比較例では、予め入力信号ＡをΔΣ変調装置に通して出力された結果から歪みを判断するため、事前に歪みを予測することが困難で、かつその歪みキャンセラー２２を使用することで理論的にはそれ自信の影響による歪が発生してしまう虞があった。
【００６０】
この第３の比較例に対して、図１に示した本実施の形態のΔΣ変調装置は、事前に歪を抑制することができ、かつ入力信号と共に歪みを抑制するために加える成分を必要としないので、所望の信号成分だけをΔΣ変調した高速１ビット信号の生成が可能となる。
【００６１】
次に、本発明の第２の実施の形態について説明する。この第２の実施の形態は、アナログオーディオ信号又は複数ビットのデジタルオーディオ信号を入力信号とし、この入力信号に積分処理と量子化処理を施して高速１ビット・オーディオ信号を生成する、デジタル信号処理装置の一種であるΔΣ変調装置である。
【００６２】
この第２の実施の形態のΔΣ変調装置は、図１２に示すように、加算器１と、積分器２と、ランダム信号発生器１１と、加算器１２と、１ビット量子化器８とを備えてなる。また、このΔΣ変調装置は、１ビット量子化器８の量子化出力Ｅの符号を負にしてフィードバック信号Ｄとして加算器１に帰還するフィードバックループ４を備えている。
【００６３】
この第２の実施の形態のΔΣ変調装置は、積分器２と従来の一般的な１ビット量子化器８の間に加算器１２を挿入し、この加算器１２にランダム信号発生器１１からランダムな信号を加える構成を特徴としている。
【００６４】
次に、図１２に示したΔΣ変調装置が入力信号Ａに対して施すΔΣ変調動作について説明する。
先ず、積分器２は、入力信号Ａに基づいた差分信号Ｂ、すなわち入力信号Ａに、１ビット量子化器３からの１ビット信号を負帰還した帰還入力Ｄを加算した差分信号Ｂに対して積分処理を施し、積分出力を加算器１２に供給する。
【００６５】
加算器１２には、ランダム信号発生器１１からランダムな信号ｒ’も供給されており、前記積分出力Ｃ’にランダム信号ｒ’を加算する。加算器１２の加算出力Ｉ、すなわちランダム信号ｒ’が加えられた積分出力Ｉは従来と同様の１ビット量子化器８に供給される。
【００６６】
１ビット量子化器８は、前記ランダム信号ｒ’が加えられた積分出力Ｉに対して量子化処理を施し１ビットデジタル信号Ｅを出力する。
【００６７】
この図１２に示したΔΣ変調装置では、積分出力Ｃ’を量子化する直前にその積分出力Ｃ’に対してランダムな信号ｒ’を加えている。これにより、１ビット量子化器８の閾値がランダムに変化することと同等になる。
【００６８】
この第２の実施の形態のΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４ｆｓ）のスペクトラム分布（ＦＦＴ解析結果）は前記図６に示した特性と同じである。
【００６９】
前記第１の比較例である、図７に示したΔΣ変調装置もランダム信号発生器１４を用いているが、ΔΣ変調装置への入力信号にランダム信号を加算するものであり、ΔΣ変調装置の内部の積分出力にランダム信号を加算するという図１２に示すΔΣ変調装置とは明らかに構成が異なる。また、図６と図８のスペクトラム分布を比較してみると明らかなように、図１２のΔΣ変調装置のスペクトラム分布（図８）には、２０ＫＨｚまでのノイズフロアのレベルが全体的にフラットでかつ２０ｄＢ程上がっているという特徴は見られず、所望の信号成分だけをΔΣ変調した高速１ビット信号の生成が可能であることが分かる。
【００７０】
したがって第２の実施の形態のΔΣ変調装置でも、事前に歪を抑制することができ、かつ入力信号と共に歪を抑制するために加える成分を必要としないので、所望の信号成分だけをΔΣ変調した高速１ビット信号の生成が可能となる。さらに、既存のΔΣ変調装置を基に量子化する直前にランダム信号発生器を加えるだけでよいことから簡単に構成することが可能である。
【００７１】
次に、第２の実施の形態のΔΣ変調装置の変形例について図１３及び図１４を用いて説明する。この変形例のΔΣ変調装置は次数に応じた複数の積分器を備えてなる。図１３はＮ次のΔΣ変調装置の一例の概略構成図である。初段積分器２１から最終段積分器２ｅまでＮ個の積分器を備えている。そして、最終段積分器２eの出力には、ゲイン調整器３１でゲインが調整された、ランダム信号発生器１１からのランダムノイズ信号が加算器１２により加算されている。図１４には、ゲイン調整器３１でゲインが調整される、ランダムノイズ信号Ｒｎの時間領域特性（ａ）と、周波数領域特性（ｂ）を示す。
【００７２】
このように図１３に示したΔΣ変調装置の変形例は、ゲイン調整器３１を備え、ランダム信号発生器１１からのランダムノイズ信号のゲインを調整してから、最終段積分器２ｅの積分出力に加算している。
【００７３】
ゲイン調整器３１は、以下の（２）式に示すように、ランダムノイズ信号Ｒｎの絶対値が加算器１２の直前の最終段積分器２ｅ内部の信号の振幅に基づいた可変閾値Δｑ以下となるように、ランダムノイズ信号Ｒｎに掛け算するゲインを調整する。
【００７４】
｜Ｒｎ｜≦Δｑ          ・・・（２）
このようにゲインが調整されたランダムノイズ信号Ｒｎを、加算器１２により最終段積分器２ｅの積分出力に加算し、その加算出力信号を１ビット量子化器８により量子化する。
【００７５】
したがって、図１３に示すΔΣ変調装置は、最適な可変閾値レベルで量子化を可変することができるので安定した動作で、かつＳ／Ｎを悪化させることなく、ΔΣ変調装置に特有な入力信号に依存した歪を抑制することができる。
【００７６】
また、その適量の算出方法は、最終段の積分器内における信号の振幅に基づいているので、いかなるΔΣ変調装置に関しても、その内部で使用されている最終段の積分器内の信号の振れ幅を基準に上記の算出法で最適な量を求め、その適量なランダムノイズで閾値を可変させれば、安定した動作でかつＳ／Ｎを悪化させることなく、ΔΣ変調に特有な入力信号に依存した歪を抑制することができる。
【００７７】
次に、本発明の第３の実施の形態について説明する。この第３の実施の形態も、アナログオーディオ信号又は複数ビットのデジタルオーディオ信号を入力信号とし、この入力信号に積分処理と量子化処理を施して高速１ビット・オーディオ信号を生成する、デジタル信号処理装置の一種であるΔΣ変調装置である。
【００７８】
この第３の実施の形態のΔΣ変調装置も次数に応じた複数の積分器を備えてなる。図１５はＮ次のΔΣ変調装置の一例の概略構成図である。初段積分器２１から最終段積分器２ｅまでＮ個の積分器を備えている。そして、最終段積分器２ｅの出力には、ゲイン調整器３４でゲインが調整されたランダムノイズ信号Ｄth_hfが加算器１２により加算されている。
【００７９】
図１６には、ＨＰＦフィルタ３３にて高域成分が抽出されたランダムノイズ信号Ｄth_hfの時間領域特性（ａ）と、周波数領域特性（ｂ）を示す。
【００８０】
ゲイン調整器３４は、ＨＰＦフィルタ３３にて高域成分が抽出されたランダムノイズ信号Ｄth_hfのゲインを調整する。ＨＰＦフィルタ３３は、マルチレベルディザ発生器３２により発生されたランダムノイズＤthの高域成分を抽出する。
【００８１】
すなわち、この図１５に示すΔΣ変調装置は、マルチレベルディザ発生器３２により発生されたランダムノイズＤthの高域成分となるランダムノイズ信号Ｄth_hfのゲインをゲイン調整器３４にて調整している。そして、ゲイン調整されたランダムノイズ信号Ｄth_hfを最終段積分器２ｅの積分出力に加算器１２により加算している。
【００８２】
このように図１５に示したΔΣ変調装置は、ゲイン調整器３４を備え、ＨＰＦフィルタ３３にて高域成分が抽出されたランダムノイズ信号Ｄth_hfのゲインを調整してから、最終段積分器２ｅの積分出力に加算している。
【００８３】
ゲイン調整器３４は、以下の（３）式に示すように、ランダムノイズ信号Ｄth_hfの絶対値が加算器１２の直前の最終段積分器２ｅ内部の信号の振幅に基づいた可変閾値Δｑ以下となるように、ランダムノイズ信号Ｄth_hfに掛け算するゲインを調整する。
【００８４】
｜Ｄth_hf｜≦Δｑ          ・・・（３）
このようにゲインが調整されたランダムノイズ信号Ｄth_hfを、加算器１２により最終段積分器２ｅの積分出力に加算し、その加算出力信号を１ビット量子化器８により量子化する。１ビット量子化器８によって得られた１ビット出力信号Y(n)はフィードバックループ４を介して積分器２に供給されると共に、外部に導出される。
【００８５】
量子化の直前に加算される最適な量のランダムノイズにおける周波数特性に着目すると、ΔΣ変調特有な入力信号に依存した歪を抑制する効果は、いかに時間に対して高速でランダムに量子化閾値レベルを可変させるかに依存しているので、高域成分の可変量子化閾値レベルさえ用いれば、歪を抑制する効果は期待できる。
【００８６】
つまり、通常の１ビット量子化器の直前に適量なランダムノイズを加算する場合に、高域成分のランダムノイズのみで歪を抑制することが可能となる。これは、音質面で悪影響がある低域成分（高速１ビットオーディオストリームでは可聴帯域成分に当たる。）のランダムノイズを必要としないためである。
【００８７】
よって、図１５に示したΔΣ変調装置は、周波数特性を持った可変量子化閾値レベルを用いることにより、音質的に全く悪化させることなくΔΣ変調特有な入力信号に依存した歪を抑制することを実現している。
【００８８】
次に、本発明の第４の実施の形態について説明する。この第４の実施の形態も、アナログオーディオ信号又は複数ビットのデジタルオーディオ信号を入力信号とし、この入力信号に積分処理と量子化処理を施して高速１ビット・オーディオ信号を生成する、デジタル信号処理装置の一種であるΔΣ変調装置である。
【００８９】
この第４の実施の形態のΔΣ変調装置も次数に応じた複数の積分器を備えてなる。図１７はＮ次のΔΣ変調装置の一例の概略構成図である。初段積分器２１から最終段積分器２ｅまでＮ個の積分器を備えている。そして、最終段積分器２ｅの出力には、ゲイン調整器３８でゲインが調整されたランダムノイズ信号Ｄth_pmが加算器１２により加算されている。
【００９０】
ゲイン調整器３８は、位相変調器３７ｉにて高域成分が抽出されたランダムノイズ信号Ｄth_pm（ｉ）のゲインを調整する。
【００９１】
位相変調器３７ｉは、１ビットディザ発生器３６により発生されたサンプリング周波数が例えばコンパクトディスクで使われている標本化周波数４４．１ＫＨｚ（＝Ｆs）の３２倍の３２Ｆsの１ビットディザ信号に多重位相変調を施すカスケード接続された位相変調器３７１・・・３７ｉを構成している。位相変調器３７１は、１ビットディザ発生器３６からの１ビットディザ信号に位相変調処理を施す。多重位相変調とは、所望の周波数特性を得るために位相変調を数回行うことである。
【００９２】
位相変調器３７１の具体例の詳細な構成を図１８に示す。位相変調器３７１は、ＤフリップフロップよりなるＤラッチ４３と、切り換えスイッチ４４よりなる。Ｄラッチ４３は、クロック入力端子４２から供給される上記１ビットディザ信号入力時の伝送レートに等しいクロックＣＫにより上記１ビットディザ信号の正相出力及び逆相出力を出力する。切り換えスイッチ４５は、上記正相出力及び逆相出力を上記クロックＣＫに応じて交互に出力して位相変調信号を生成する。
【００９３】
上記クロックＣＫは、例えばコンパクトディスクで使われている標本化周波数４４．１ＫＨｚ（＝Ｆs）の６４倍のクロック（以後、６４Ｆsクロックと記す。）である。すなわち、ΣΔ変調器でΣΔ変調されて出力された１ビットディザ信号の伝送レートをＦsの３２倍とすると、この３２Ｆsのデータレートで位相変調部３７に入力された１ビットオーディオ信号は、６４ＦsクロックＣＫにより例えば立ち上がりエッジでＤラッチ４３によりラッチされる。
【００９４】
Ｄラッチ４３は、正端子Ｑから正相出力を切り換えスイッチ４４の被選択端子ａに、また反転端子Ｑバー（Ｑ*と記す。）から逆相出力を切り換えスイッチ４４の被選択端子ｂに供給する。
【００９５】
切り換えスイッチ４４は、６４ＦsクロックＣＫが“１”の時にＤラッチ４３の逆相出力を、また６４Ｆsクロックが“０”の時に正相出力を交互に配置して位相変調信号を生成するように、可動切り換え片ｃを被選択端子ａ又は被選択端子ｂに切り換える。
【００９６】
位相変調とは、データが“１”の時は上向きに、“０”の時は下向きに極性反転を行う変調方式で、変調後のデータレートを変調前の２倍とすると、“１”の時は０１に、“０”の時は１０にデータ変換されることになる。
【００９７】
よって、切り換えスイッチ４４にて切り換えられて出力される位相変調信号Ｄth_pm（１）は、６４Ｆsの１ビットディザ信号となる。この６４Ｆsの１ビットディザ信号は次の段の位相変調器３７２に供給される前に３２Ｆsで１ビットとされている。
【００９８】
このような位相変調処理を繰り返して多重位相変調を行うことにより、最終的に位相変調器３７ｉから出力される位相変調信号Ｄth_pm（ｉ）は可聴域のノイズ成分が十分落とされた、高域成分のみとなる。
【００９９】
また、位相変調器３７１の他の具体例の詳細な構成を図１９に示す。この他の具体例は、Ｄラッチ５３と、シフトレジスタ５４よりなる。Ｄラッチ５３は図１８に示したＤラッチ４３と同様であるので説明を省略する。
【０１００】
シフトレジスタ５４は、３２ＦsクロックＣＫで入力されるデータのロード及びシフトを制御し、６４ＦsクロックＣＫで位相変調した１ビットディザ信号を出力端子５６から外部に送出している。
【０１０１】
このシフトレジスタ５４は、同期ロードであるので３２ＦsクロックＣＫが“１”の時、６４ＦsクロックＣＫの立ち上がりエッジで、Ｄラッチ５３の正相出力及び逆相出力を入力端子Ｈ及び入力端子Ｇからロードし、３２ＦsクロックＣＫが“０”の時、６４ＦsクロックＣＫの立ち上がりエッジで上記正相出力及び逆相出力をシフトする。こうして６４Ｆsで１ビットのディザ信号が生成される。
【０１０２】
このように、図１７に示したΔΣ変調装置では、１ビットディザ信号を用いるので、１ビット信号のまま可聴域成分を減衰できる。前記第３の実施の形態で用いたようなＨＰＦフィルタを不要としながらも、可聴域成分を減衰できる。さらに、１ビットディザ信号に対して、位相変調器３７１・・・３７ｉを用いた多重位相変調が可能であり、より可聴域成分を減衰することが可能となった。
【０１０３】
つまり、位相変調を多重に数回行うことにより１ビット信号のまま、完全に可聴域成分を持たない周波数特性であるランダムノイズを生成することが可能となる。さらに、ハードウェアなどで構成する際に、図１５のようにＨＰＦフィルタを用いる場合は、可聴域成分を充分に減衰できるフィルタを設計するのに規模が大きくなるが、図１７のように多重位相変調を用いて構成すると、容易にかつ小規模で構成できるという利点がある。
【０１０４】
このように、前記第３の実施の形態となるΔΣ変調装置や第４の実施の形態となるΔΣ変調装置は、可変閾値レベルの量子化において、周波数特性を持たせることによって音質を悪化させることなく、かつΔΣ変調特有の入力信号に依存した歪みを抑制する効果を実現している。
【０１０５】
また、高速１ビットオーディオストリームのままでディザなどのランダムノイズに周波数特性を持たせる第４の実施の形態のΔΣ変調装置では、多重位相変調を使用することにより容易に、かつ小規模で実現することができ、フィルタを使用する場合と比較してハードウェア設計などに関して非常に有利である。
【０１０６】
また、第３及び第４の実施の形態でも、最適な可変閾値レベルの算出を、最終段の積分器２ｅ内で得られる振幅に基づいて行ったが、前記リミッタ値Ｌｅｎｄを用いてもよい。
【０１０７】
【発明の効果】
本発明に係るデルタシグマ変調装置は、量子化手段にて行われる量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変するので、入力信号に依存した歪を抑制し、所望の信号成分だけをΔΣ変調した１ビットデジタル信号を生成することができる。
【０１０８】
本発明に係るデルタシグマ変調方法は、量子化工程における量子化処理にて参照する閾値レベルを時間軸に対して相対的に可変するので、入力信号に依存した歪を抑制し、所望の信号成分だけをΔΣ変調した１ビットデジタル信号を生成することができる。
【０１０９】
本発明に係るデジタル信号処理装置及びデジタル信号処理方法は、ランダムノイズに周波数特性を持たせることによって音質を悪化させることなく、かつΔΣ変調特有の入力信号に依存した歪みを抑制する。
【図面の簡単な説明】
【図１】本発明に係る実施の形態となる、ΔΣ変調装置の構成を示すブロック図である。
【図２】前記ΔΣ変調装置で用いる１ビット量子化器を説明するための図である。
【図３】Ｎ次のΔΣ変調装置の一例の概略構成図である。
【図４】可変閾値レベルの算出方法を用いてΔΣ変調装置を設計するためのフローチャートである。
【図５】積分器を複数備えたΔΣ変調装置の構成を示すブロック図である。
【図６】前記図５に示した、５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４Ｆs）のスペクトラム分布図である。
【図７】第１の比較例となるΔΣ変調装置の構成を示すブロック図である。
【図８】前記第１の比較例のΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４Ｆs）のスペクトラム分布図である。
【図９】第２の比較例となるΔΣ変調装置の構成を示すブロック図である。
【図１０】前記第２の比較例のΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４Ｆs）のスペクトラム分布図である。
【図１１】第３の比較例となるΔΣ変調装置の構成を示すブロック図である。
【図１２】本発明の第２の実施の形態となる、ΔΣ変調装置の構成を示すブロック図である。
【図１３】前記第２の実施の形態の変形例となる、Ｎ次のΔΣ変調装置の概略構成を示すブロック図である。
【図１４】前記図１３に示したＮ次のΔΣ変調装置を構成するランダム信号発生器からのランダムノイズ信号Ｒｎの時間領域特性（ａ）と、周波数領域特性（ｂ）を示す図である。
【図１５】本発明の第３の実施の形態となる、Ｎ次のΔΣ変調装置の概略構成を示すブロック図である。
【図１６】前記図１５に示したＮ次のΔΣ変調装置を構成するＨＰＦフィルタにて高域成分が抽出されたランダムノイズ信号Ｄｔｈ＿ｈｆの時間領域特性（ａ）と、周波数領域特性（ｂ）を示す図である。
【図１７】本発明の第４の実施の形態となる、Ｎ次のΔΣ変調装置の概略構成を示すブロック図である。
【図１８】前記図１７に示したＮ次のΔΣ変調装置を構成する位相変調器の具体例の構成を示す図である。
【図１９】前記図１７に示したＮ次のΔΣ変調装置を構成する位相変調器の他の具体例の構成を示す図である。
【図２０】従来のΔΣ変調装置の構成を示すブロック図である。
【図２１】前記図２０に示したΔΣ変調装置に用いられる１ビット量子化器を説明するための図である。
【図２２】前記図２０に示したΔΣ変調装置を含む５次の局部帰還ループを持つΔΣ変調装置に周波数１ＫＨｚの正弦波信号を入力したときに生成される１ビット・オーディオ信号（６４Ｆs）のスペクトラム分布図である。
【符号の説明】
１  加算器、２  積分器、３  １ビット量子化器、７８  １ビット量子化器、８０  ΔΣ変調装置、８１  局部帰還ループ部
【図１】
0004649777.tif 000002
【図２】
0004649777.tif 000003
【図３】
0004649777.tif 000004
【図４】
0004649777.tif 000005
【図５】
0004649777.tif 000006
【図６】
0004649777.tif 000007
【図７】
0004649777.tif 000008
【図８】
0004649777.tif 000009
【図９】
0004649777.tif 000010
【図１０】
0004649777.tif 000011
【図１１】
0004649777.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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