(57)【特許請求の範囲】
【請求項１】
固体撮像素子の画素であって、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素に、給電用の電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードを有する電源と；
複数のタップとを具えた電力供給回路であって、前記複数のタップを並列にして前記電源に結合し、前記複数のタップの各々が、
前記第１ノードに結合した第１出力ノードと；
第１トランジスタと；
第２出力ノードとを具えた電力供給回路において、
前記第１出力ノードを前記画素の前記電力入力ノードに結合し、前記第２出力ノードを前記画素の前記信号出力ノードに結合し、
前記第１トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第１トランジスタを前記第１ノードと前記第２出力ノードとの間に直列に結合し、
前記第１トランジスタは、前記第１制御信号によって制御可能であり、
前記第１トランジスタのゲートを前記第２ノードに結合したことを特徴とする電力供給回路。
【請求項２】
前記電源が、接地電位または第１所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が、前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項１に記載の電力供給回路。
【請求項３】
前記電源が、第１所定電圧または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するよう構成され、前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高く、かつ前記第２所定電圧が前記第１所定電圧よりも高いことを特徴とする請求項１に記載の電力供給回路。
【請求項４】
前記電源が、接地電位または第１所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が、前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項１に記載の電力供給回路。
【請求項５】
前記電源が、接地電位または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第２所定電圧が第１所定電圧よりも高く、かつ前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項４に記載の電力供給回路。
【請求項６】
前記電源は、前記画素が所定電圧のリセット信号を出力している際に、前記第１制御信号を前記第２所定電圧で出力するように構成されていることを特徴とする請求項５に記載の電力供給回路。
【請求項７】
前記電源は、前記画素が前記リセット信号を出力していない際に、前記第１制御信号を接地電位で出力するように構成されていることを特徴とする請求項６に記載の電力供給回路。
【請求項８】
前記電源が、第２制御信号を受け、前記第２制御信号の状態にもとづいて、接地電位または前記第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成されていることを特徴とする請求項５に記載の電力供給回路。
【請求項９】
前記電源が、第１所定電圧または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高く、かつ前記第２所定電圧が前記第１所定電圧よりも高いことを特徴とする請求項１に記載の電力供給回路。
【請求項１０】
前記電源は、前記画素が前記リセット信号を出力している際に、前記第１制御信号を前記第２所定電圧で出力するように構成されていることを特徴とする請求項９に記載の電力供給回路。
【請求項１１】
前記電源は、前記画素が前記リセット信号を出力していない際に、前記第１制御信号を前記第１所定電圧で出力するように構成されていることを特徴とする請求項１０に記載の電力供給回路。
【請求項１２】
前記電源は、第２制御信号を受け、前記第２制御信号の状態にもとづいて、前記第１所定電圧または前記第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成されていることを特徴とする請求項９に記載の電力供給回路。
【請求項１３】
前記電力供給回路がさらに、第１外部制御信号を受ける第１外部制御ノードを具え；
前記複数のタップの各々がさらに、第２トランジスタを具え；
前記第２トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第２トランジスタを、前記第１トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第２トランジスタのゲートを、前記第１外部制御ノードに結合した
ことを特徴とする請求項１に記載の電力供給回路。
【請求項１４】
前記電力供給回路がさらに、第１外部制御信号を受ける第１外部制御ノードと；
第２外部制御信号を受ける第２外部制御ノードとを具え、
前記複数のタップの各々がさらに、
第２トランジスタと；
第３トランジスタと；
第４トランジスタとを具え、
前記電源がさらに、第２制御信号を供給する第３ノードを具え、
前記第２トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第２トランジスタを、前記第１トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第２トランジスタのゲートを、前記第１外部制御ノードに結合し、
前記第３トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第３トランジスタを、前記第１ノードと前記第４トランジスタの第１ソース／ドレインとの間に直列に結合し、
前記第３トランジスタのゲートを、前記第３ノードに結合し、
前記第４トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第４トランジスタを、前記第３トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第４トランジスタのゲートを、前記第２外部制御ノードに結合したことを特徴とする請求項１に記載の電力供給回路。
【請求項１５】
固体撮像素子の画素であって、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素に給電する方法において、
前記画素の前記電力入力ノードに第１バイアス電流を供給するステップと；
前記画素の前記信号出力ノードに第２バイアス電流を供給するステップと；
前記第２バイアス電流のレベルを、第１所定レベルまたは第２所定レベルのいずれかに設定するステップを具えていることを特徴とする画素の給電方法。
【請求項１６】
前記設定するステップが、前記画素が前記信号出力ノードに所定電圧のリセット信号を出力しているか否かにもとづくことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記設定するステップが、外部制御信号の状態にもとづくことを特徴とする請求項１５に記載の方法。
【請求項１８】
固体撮像素子の画素であって、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素に給電する方法において、
前記画素の前記電力入力ノードに第１バイアス電流を供給するステップと；
前記画素の前記信号出力ノードに第２バイアス電流を供給するステップとを具え、
前記画素の所定電圧のリセット信号が所定範囲外のレベルに達した際のみに、前記画素に前記第２バイアス電流を供給することを特徴とする画素の給電方法。
【請求項１９】
固体撮像素子の画素であって、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素に、給電用の第１電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードを有する電源と；
各々が前記電源に結合された複数のタップとを具えた電力供給回路であって、
前記タップの各々が、
前記電源の前記第１ノードに結合され、前記第１ノードからの前記第１電力信号を受ける第１出力ノードと；
前記第１ノードに結合された電力入力ノード、前記第２ノードに結合された制御ノード、及び第２電力信号を出力する第２出力ノードを有するバイパス回路経路と
を具え、
前記第１出力ノードが前記画素の前記電力入力ノードに結合され、前記第２出力ノードが前記画素の前記信号出力ノードに結合されていることを特徴とする電力供給回路。
【請求項２０】
固体撮像素子の画素であって、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素に電力を供給するための電源と；
複数のタップとを具えた電力供給回路であって、
前記タップの各々が前記電源に結合され、前記電源からの電力信号及び制御信号を受ける電力供給回路において、
前記タップの各々が、
前記画素の前記電力入力ノードに供給される第１バイアス電流を発生する第１出力ノードと；
前記画素の前記信号出力ノードに供給される第２バイアス電流を発生する第２出力ノードと
を具えていることを特徴とする電力供給回路。
【請求項２１】
複数の行及び複数の列に編成された複数の画素を有する画素アレイであって、前記画素の各々が、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素アレイと；
前記画素アレイの各画素に結合された電力供給回路とを具えた撮像装置であって、
前記電力供給回路が、
電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードとを有する電源と；
複数のタップとを具え、前記複数のタップを並列にして前記電源に結合し、前記複数のタップの各々が、前記複数の画素の少なくとも１つに電力を供給し、前記複数のタップの各々が、
前記第１ノードに結合された第１出力ノードと；
前記第１制御信号によって制御可能な第１トランジスタと；
第２出力ノードとを具えた撮像装置において、
前記第１出力ノードを前記画素の前記電力入力ノードに結合し、前記第２出力ノードを前記画素の前記信号出力ノードに結合し、
前記第１トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第１トランジスタを、前記第１ノードと前記第２出力ノードとの間に直列に結合し、
前記第１トランジスタのゲートを、前記第２ノードに結合したことを特徴とする撮像装置。
【請求項２２】
前記電源が、接地電位または第１所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が、前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項２１に記載の撮像装置。
【請求項２３】
前記電源が、第１所定電圧または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高く、かつ前記第２所定電圧が前記第１所定電圧よりも高いことを特徴とする請求項２１に記載の撮像装置。
【請求項２４】
前記電源が、接地電位または第１所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が、前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項２１に記載の撮像装置。
【請求項２５】
前記電源が、接地電位または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第２所定電圧が第１所定電圧よりも高く、かつ前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高いことを特徴とする請求項２４に記載の撮像装置。
【請求項２６】
前記電源は、前記画素が所定電圧のリセット信号を出力している際に、前記第１制御信号を前記第２所定電圧で出力するように構成されていることを特徴とする請求項２５に記載の撮像装置。
【請求項２７】
前記電源は、前記画素が前記リセット信号を出力していない際に、前記第１制御信号を接地電位で出力するように構成されていることを特徴とする請求項２６に記載の撮像装置。
【請求項２８】
前記電源が、第２制御信号を受け、前記第２制御信号の状態にもとづいて、接地電位または前記第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成されていることを特徴とする請求項２５に記載の撮像装置。
【請求項２９】
前記電源が、第１所定電圧または第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成され、前記第１所定電圧が前記第１トランジスタのスレッショルド電圧よりも高く、かつ前記第２所定電圧が前記第１所定電圧よりも高いことを特徴とする請求項２３に記載の撮像装置。
【請求項３０】
前記画素が前記リセット信号を出力している際に、前記電源が、前記第１制御信号を前記第２所定電圧で出力するように構成されていることを特徴とする請求項２９に記載の撮像装置。
【請求項３１】
前記画素が前記リセット信号を出力していない際に、前記電源が、前記第１制御信号を前記第１所定電圧で出力するように構成されていることを特徴とする請求項３０に記載の撮像装置。
【請求項３２】
前記電源が、第２制御信号を受け、前記第２制御信号の状態にもとづいて、前記第１所定電圧または前記第２所定電圧のいずれかを選択切り替えして前記第１制御信号として出力するように構成されていることを特徴とする請求項２９に記載の撮像装置。
【請求項３３】
前記撮像装置がさらに、第１外部制御信号を受ける第１外部制御ノードを具え、
前記複数のタップの各々がさらに、第２トランジスタを具え；
前記第２トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第２トランジスタを、前記第１トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第２トランジスタのゲートを、前記第１外部制御ノードに結合した
ことを特徴とする請求項２１に記載の撮像装置。
【請求項３４】
前記撮像装置がさらに、
第１外部制御信号を受ける第１外部制御ノードと；
第２外部制御信号を受ける第２外部制御ノードとを具え、
前記複数のタップの各々がさらに、
第２トランジスタと；
第３トランジスタと；
第４トランジスタとを具え、
前記電源がさらに、第２制御信号を供給する第３ノードを具え、
前記第２トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第２トランジスタを、前記第１トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第２トランジスタのゲートを、前記第１外部制御ノードに結合し、
前記第３トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第３トランジスタを、前記第１ノードと前記第４トランジスタの第１ソース／ドレインとの間に直列に結合し、
前記第３トランジスタのゲートを、前記第３ノードに結合し、
前記第４トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第４トランジスタを、前記第３トランジスタのソース／ドレインと前記第２出力ノードとの間に直列に結合し、
前記第４トランジスタのゲートを、前記第２外部制御ノードに結合した
ことを特徴とする請求項２１に記載の撮像装置。
【請求項３５】
複数の行及び複数の列に編成された複数の画素を有する画素アレイであって、前記画素の各々が、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素アレイと；
前記画素アレイの各画素に結合された電力供給回路とを具えた撮像装置であって、
前記電力供給回路が、
第１電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードとを有する電源と；
複数のタップとを具え、前記複数のタップを並列にして前記電源に結合し、前記複数のタップの各々が、
前記電源に結合され、前記第１ノードからの前記第１電力信号を受ける第１出力ノードと；
前記第１ノードに結合された電力入力ノード、前記第２ノードに結合された制御ノード、及び第２電力信号を出力する第２出力ノードを有するバイパス回路経路と
を具え、
前記第１出力ノードを前記画素の前記電力入力ノードに結合し、前記第２出力ノードを前記画素の前記信号出力ノードに結合したことを特徴とする撮像装置。
【請求項３６】
処理デバイスと；
撮像装置とを具えたプロセッサベースのシステムであって、
前記処理デバイスが、
プロセッサと；
前記プロセッサに結合されたメモリーと；
前記プロセッサに結合されたＩ／Ｏコントローラとを具え、
前記撮像装置が、
前記Ｉ／Ｏコントローラに結合された制御回路と；
前記制御回路に結合され、複数の行及び複数の列に編成された複数の画素を有する画素アレイであって、前記画素の各々が、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素アレイと；
前記制御回路に結合され、電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードを有する電源と；
複数のタップとを具え、
前記複数のタップを並列にして前記電源に結合し、前記複数のタップの各々が、
前記第１ノードに結合した第１出力ノードと；
前記第１制御信号によって制御可能な第１トランジスタと；
第２出力ノードとを具えたプロセッサベースのシステムにおいて、
前記第１出力ノードを前記画素の前記電力入力ノードに結合し、前記第２出力ノードを前記画素の前記信号出力ノードに結合し、
前記第１トランジスタの第１ソース／ドレイン及び第２ソース／ドレインを用いて、前記第１トランジスタを前記第１ノードと前記第２出力ノードとの間に直列に結合し、
前記第１トランジスタのゲートを前記第２ノードに結合した
ことを特徴とするプロセッサベースのシステム。
【請求項３７】
処理デバイスと；
撮像装置とを具えたプロセッサベースのシステムであって、
前記処理デバイスが、
プロセッサと；
前記プロセッサに結合されたメモリーと；
前記プロセッサに結合されたＩ／Ｏコントローラとを具え、
前記撮像装置が、
前記Ｉ／Ｏコントローラに結合された制御回路と；
前記制御回路に結合され、複数の行及び複数の列に編成された複数の画素を有する画素アレイであって、前記画素の各々が、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素アレイと；
前記画素アレイの各画素に結合された電力供給回路とを具え、
前記電力供給回路が、
第１電力信号を供給する第１ノード及び第１制御信号を供給する第２ノードを有する電源と；
各々が前記電源に結合された複数のタップとを具え、
前記タップの各々が、
前記電源に結合されて、前記第１ノードからの前記第１電力信号を受信する第１出力ノードと；
前記第１ノードに結合された電力入力ノード、前記第２ノードに結合された制御ノード、及び第２電力信号を出力する第２出力ノードを有するバイパス回路経路と
を具え、
前記第１出力ノードを前記画素の前記電力入力ノードに結合し、前記第２出力ノードを前記画素の前記信号出力ノードに結合したことを特徴とするプロセッサベースのシステム。
【請求項３８】
処理デバイスと；
撮像装置とを具えたプロセッサベースのシステムであって、
前記処理デバイスが、
プロセッサと；
前記プロセッサに結合されたメモリーと；
前記プロセッサに結合されたＩ／Ｏコントローラとを具え、
前記撮像装置が、
前記Ｉ／Ｏコントローラに結合された制御回路と；
前記制御回路に結合され、複数の行及び複数の列に編成された複数の画素を有する画素アレイであって、前記画素の各々が、該画素を駆動するための電力を受ける電力入力ノード及び前記画素に入射した光に関連する信号を出力する信号出力ノードを有する画素アレイと；
前記画素アレイの各画素に結合された電力供給回路とを具え、
前記電力供給回路が、
電源と；
各々が前記電源に結合された複数のタップとを具えたプロセッサベースのシステムにおいて、
前記タップの各々が、前記画素の前記電力入力ノードに第１バイアス電流を供給し、前記画素の前記信号出力ノードに第２バイアス電流を供給することを特徴とするプロセッサベースのシステム。
【請求項３９】
前記画素が、前記電力入力ノードと前記信号出力ノードとの間に接続されたソースフォロワ・トランジスタを具えていることを特徴とする請求項１に記載の電力供給回路。
【請求項４０】
前記ソースフォロワ・トランジスタが、行選択トランジスタ経由で前記信号出力ノードに接続されていることを特徴とする請求項３９に記載の電力供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体撮像装置（イメージャ）に関するものである。より詳細には、本発明は、撮像装置におけるバイアス電流の安定性を改善する方法及び装置に関するものである。
【背景技術】
【０００２】
図１に、従来の撮像装置（イメージャ）１００をブロック図形式で示す。図に示すように、撮像装置１００は、電源１１０、複数の画素１２１を含む画素アレイ１２０、複数のロード回路１３０、複数のサンプル−ホールド回路１４０、及び複数の増幅器１５０を具えている。通常は、非常に多数の画素１２１が複数の行及び列に配置されている。しかし、簡単のため、図１に示す画素アレイ１２０は、画素アレイ１２１の２行及び２列のみを含む。電源１１０は、バイアス電流IBIASをVAAPIXのアレイ画素電圧で発生する。ロード回路１３０はバイアス電流IBIASを発生して、このバイアス電流IBIASは撮像装置１００の各画素１２１に供給される。撮像装置１００は、図に示す制御信号（例えばROW、TX、RESET、SHR、SHS、及びOUT）を発生する制御回路１６０、及び画素１２１が出力する信号をさらに処理するための追加的な画像処理回路１７０も具えている。
【０００３】
ここで、図２〜図５も参照して、撮像装置１００の動作を説明する。図２に、従来の４トランジスタの画素１２１を示す。画素１２１は、フォトダイオード１２２、転送トランジスタ１２３、リセット・トランジスタ１２４、ソースフォロワ・トランジスタ１２５、及び行選択トランジスタ１２６を具えている。画素１２１は、ROW制御信号を（行選択トランジスタ１２６のゲートに結合した）ノード（節点）F1で受け、TX制御信号を（転送トランジスタ１２３のゲートに結合した）ノード（節点）D1で受け、そしてRESET制御信号を（リセット・トランジスタ１２４のゲートに結合した）ノードC1で受ける。画素１２１は、電源１１０の出力ノード（例えばノードB01またはB02）からの電力をノードA1で受けて、リセット信号”Vrst”及び光信号”Vsig”を、ノードB1の出力として発生する。以下に詳細に説明するように、画素１２１は電荷検出ノードE1も具えている。
【０００４】
ここで、図５のタイミング図を参照して説明する。図に見られるように、初期（即ち時刻t0）には、制御信号ROW、RESET、TX、SHR、及びSHSは立ち上がっていない（即ち論理ローのレベルである）。
【０００５】
時刻t1に、ROW制御信号が立ち上がって、ノードF1に供給されて、行選択トランジスタ１２６を作動させる。
【０００６】
時刻t2に、RESET制御信号が立ち上がって、電源１１０からノードA1に供給される電圧VAAPIXが電荷検出ノードE1に供給されるようにする。ノードE1がトランジスタ１２５のゲートに結合され、ノードF1がトランジスタ１２６のゲートに結合されているので、トランジスタ１２５及び１２６が共に導通する。その結果、リセット信号VrstがノードB1に出力される。
【０００７】
時刻t3に、制御信号が立ち下がって、電荷検出ノードE1が浮動状態（フローティング）になる。フォトダイオード１２２は、最後の初期化から露光されている間に、既にノードP1に電荷を蓄積している。この露光期間は、積分期間としても知られている。
【０００８】
時刻t5に、制御信号TXが立ち上がって、ノードP1から電化検出ノードE1への電荷転送が行われる。その結果、電荷がノードE1に送り出される。この電荷は、ノードE1の電圧を低下させて、ソースフォロワ・トランジスタ１２５の導通に影響する。行選択トランジスタ１２６がまだ導通しているので、ノードE1に転送された電荷にもとづく光信号VsigがノードB1に出力される。図５に、ノードB1における光信号Vsigの可変性を、３つのトレース（線）５１１、５１２、５１３で示す。上部のトレース５１１は、積分期間中に光があって、フォトダイオード１２２が少ししか露光されない場合の出力を示す。中間のトレース５１２は、積分期間中の中程度の露光に対応する。下部のトレース５１３は、積分期間中の強い露光に対応する。
【０００９】
時刻t8に、ROW制御信号が減少して、行選択トランジスタ１２６を非導通状態にする。その結果、ノードB1の出力が遮断される。
【００１０】
従って、画素１２１は２つの出力信号、即ちリセット信号Vrst及び光信号Vsigを発生する。２つの信号Vrst及びVsigは異なる時刻に発生されるが、両信号が共にノードB1に出力される。画素１２１の出力はロード回路１３０に向けられて、これにより、ROW制御信号の立ち上がり時に、ソースフォロワ・トランジスタ１２５及びロード回路１３０が電圧フォロワ回路を構成する。
【００１１】
図３に、撮像装置１００内に用いられているロード回路１３０を示す。回路１３０は、画素回路１２１の出力用の電流シンクである。図に示すように、ロード回路１３０は、画素１２１の出力信号Vrst、VsigをノードA2で受けて、これらの信号に対応する出力をノードB2に発生する。ロード回路１３０の出力を総称して、VPIXOUTと称し、この出力は、時刻t3とt5の間のリセット信号を修正した形式に対応し、かつ時刻t5とt8の間の光信号を修正した形式に対応する。トランジスタ１３１は、そのゲートをノードC2に結合されて、ノードC2は制御信号VLNを受ける。制御信号VLNは、トランジスタ１３１が発生するバイアス電流を調整するため、及びソースフォロワ回路の性能を、電力消費及び速度に関して最適化するために用いる。このトランジスタ１３１はしばしば、バイアス・トランジスタと称される。
【００１２】
図４は、サンプル−ホールド回路１４０の回路図である。サンプル−ホールド回路１４０の機能は、画素１２１のリセット信号Vrst及び光信号Vsigをサンプリング（標本化）して保持（ホールド）して、対応する差信号を出力することである。サンプル−ホールド回路１４０が出力する差信号は、その成分として、リセット信号Vrst（ノードB31）及び光信号Vsig（ノードB32）を有する。サンプル−ホールド回路１４０の動作については以下に説明する。
【００１３】
時刻t3に、サンプル−ホールド回路１４０が、リセット信号VrstをノードA3で受けて、SHR制御信号がローからハイに遷移する。OUT制御信号及びSHS制御信号は共にローであり、よってトランジスタ１４１が導通している間には、トランジスタ１４２、１４５、及び１４６は非導通状態であり、トランジスタ１４１は導通する。従って、リセット信号Vrstがキャパシタ１４３を充電し、これによりリセット信号Vrstがキャパシタ１４３に記憶される。
【００１４】
時刻t4に、SHR制御信号がハイからローに遷移して、トランジスタ１４１を非導通状態にする。
【００１５】
時刻t5に、SHS制御信号がローからハイに遷移する。OUT制御信号及びSHR制御信号は共にローであり、よってトランジスタ１４１、１４５、及び１４６は非導通状態であり、トランジスタ１４２は導通する。従って、光信号Vsigがキャパシタ１４４を充電し、これにより光信号Vsigがキャパシタ１４４に記憶される。
【００１６】
時刻t7に、SHS制御信号がハイからローに遷移して、トランジスタ１４２を非導通状態にする。
【００１７】
時刻t8に、OUT制御信号がローからハイに遷移して、トランジスタ１４５及び１４６を導通させる。従って、キャパシタ１４３及び１４４からの電荷が同時に、それぞれトランジスタ１４５及び１４６を経由してノードB31及びB32１に流れる。簡単のため、キャパシタ１４３からノードB31に流れる電荷から生じる信号にVrstのラベルを付けて、キャパシタ１４４からノードB32に流れる電荷から生じる信号にVsigのラベルを付ける。
【００１８】
ここで、図１に戻って説明する。図に見られるように、それぞれノードB31及びB32から出力されるVsig信号及びVrst信号は、差動増幅器１５０に供給されて、差動増幅器１５０はシングルエンド（単一端）出力VOUTを発生する。VOUT信号は、画素１２１の出力を表わし、画像処理回路１７０に供給して、ディジタル化、ディジタル処理、及び記憶を行うことができる。
【００１９】
時刻t9に、OUT制御信号がハイからローに遷移して、トランジスタ１４５及び１４６の導通を停止させる。
【００２０】
図６は、従来の電源１１０のブロック図である。図に示すように、電源１１０は、抵抗器１１２に結合された電源１１１を含む。抵抗器１１２は、電源１１１の出力抵抗、及び電源１１１とノードB01及びB02との間のあらゆる寄生成分を表わす。回路１１０は、バイアス電流IBIASを所定電圧VAAPIXで、ノードB01及びB02に出力する。
【００２１】
上述した撮像装置１００に関連する１つの問題は、画素１２１が非常に明るい光にさらされた際に、ノードP1からノードE1に転送される電荷が、ノードE1の電圧をリセット電圧（即ちVAAPIX）から接地電圧に低下させて、ソースフォロワ・トランジスタ１２５を非導通状態にし得る、ということである。この現象は飽和として知られている。撮像装置１００では、画素飽和がバイアス電流のカットオフ（遮断）を生じさせる。このことは、電源１１０のノードB01、B02の出力信号の電圧変動を生じさせる。電源１１０が多数の画素１２１に結合されているので、１つ以上の画素１２１の飽和が、他の画素の出力に影響し得る。特に、１つ以上の画素の飽和は、撮像装置１００が生成する画像内の不安定な水平の帯状ノイズ（雑音）として現われる。
【００２２】
上述した撮像装置１００に関連する他の問題は、日光のような極めて明るい光が画素１２１上に入射する際に生じる。このことは、フォトダイオード１２２に非常に大きい電流を発生させることによって、フォトダイオード１２２を飽和させる。この電流は、転送トランジスタ１２３を通ってオーバーフローして、検出ノードE1を充電し得る。これに加えて、リセット・トランジスタ１２４のソース接合も、ノードE1と基板との間に光電流を発生させて、この光電流は、リセット・トランジスタ１２４がオフ状態になった際に、ノードE1の電圧を降下させる。実際に、こうした強い照射の条件下では、時刻t3にリセット・トランジスタ１２４がオフ状態になった後に、ノードE1の電圧が低下して、時刻t3とt4の間にリセット信号Vrstのレベルの低下を生じさせて、ノードE1の電圧は、時刻t4に制御信号SHRが低下した際に、キャパシタ１４３に記憶される。こうした強い光条件下では、光信号Vsigは常に飽和する。即ち、光信号Vsigは接地電位付近の最小レベルに設定される。VoutはVsig−Vrstに等しいので、リセット信号Vrstのレベルの低下はVout信号の低下を生じさせる。従って、画素アレイ上に入射する非常に明るい光は、出力信号の低下を生じさせて、この低下は最終的に、負の光変換応答として現われる。この現象は反転ビデオノイズとしても知られている。
【００２３】
従って、撮像装置の画素上に入射する光の量とは無関係に、より安定した画素バイアス電流を発生することのできる、撮像装置用のバイアス電流供給回路の必要性が存在する。極めて明るい対象物を撮像する際の反転ビデオノイズに対する耐性のあるバイアス電流供給回路の必要性も存在する。
【発明の開示】
【００２４】
（発明の概要）
本発明の方法及び装置の好適例は、撮像装置内で安定した画素バイアス電流供給を行う電源を提供する。この電源は、バイアス電流のカットオフが電源の出力の安定性に悪影響を与えることを防止するための電流バイパス回路を特徴とする。この電源は、非常に強い光が画素上に入射した際に、画素が所定範囲外の出力電圧を出力することを防止するための電圧リミッタ（制限器）も特徴とする。
【００２５】
本発明の、以上及び他の利点及び特徴は、以下の図面を参照した本発明の実施例の詳細な説明より一層明らかになる。
【発明を実施するための最良の形態】
【００２６】
（実施例の詳細な説明）
以下、本発明の実施例について図面を参照しながら説明する。各図面中で、同一参照番号は同一要素を表わす。図７Ａに、本発明の第１の好適な実施例によるバイアス電流供給回路７００を示す。
【実施例１】
【００２７】
バイアス電流供給回路７００は、複数のタップ７４０を具えている。より詳細には、ｎ個のタップ７４０が存在し、ここにｎは、バイアス電流供給回路７００からの電力を受ける列の数に相当する。バイアス電流供給回路７００は、各タップ７４０のノード７４１に、電流IBIASを供給し、ノード７４１は各画素１２１のノードA1（図２）に結合されている。電圧VAAPIXは、電源７１０のノード７１１から供給される。ノード７１１は線７２１に結合され、線７２１は各ノード７４１に結合されている。電源７１０は、NIBIASの出力電流をVAAPIXの電圧で供給可能でなければならない。電流NIBIASの電流レベルは、電流IBIASの少なくともｎ倍でなければならない。電源７１０は、他の出力信号VSLICEをノード７１２に発生する。ノード７１２は線７２２に結合され、線７２２は回路７００内の各トランジスタ７３１のゲートに結合されている。各トランジスタ７３１は、線７２１に結合された１つのソース／ドレインと、それぞれのノード７４２に結合された他のソース／ドレインとを有する。各ノード７４２は、ノードB1及びこれに関連する画素１２１（図２）に結合された出力ノードである。
【００２８】
信号VSLICEはVSの電圧レベルであり、ここにVSは、トランジスタ７３１のしきい値（スレッショルド）電圧VTよりも大きい。電源７００を用いて撮像装置１００を動作させて、暗い光または中程度の光が画素１２１上に入射する際には、光信号電圧Vsigが電圧VS−VTよりも大きくなる。その結果、トランジスタ７３１が非導通状態になる。従って、暗い光または中程度の光が画素１２１上に入射する際には、撮像装置１００は、図５に関して前に説明したように動作する。
【００２９】
前に説明したように、明るい光が画素１２１上に入射する際には、画素１２１内のソースフォロワ・トランジスタ１２５が非導通状態になって、このため、電流IBIASはもはや、ノード７４１を通って画素１２１のノードA1に流れない。しかし、同時に光信号の電圧Vsigも電圧VS−VT未満に降下して、これにより、トランジスタ７３１を導通させる。トランジスタ７３１の一方のソース／ドレインを線７２１に結合して、他方のソース／ドレインを画素１２１のノードB1に結合しているので、トランジスタ７３１によって形成される回路は、ノード７４１からノード７４２への電流バイパスとして作用して、この電流バイパスは、ソースフォロワ・トランジスタ１２５が非導通状態である際にも、電流IBIASが画素１２１に流れ続けることを可能にする。その結果、明るい光が画素１２１上に入射した際にも、電源７１０からの出力電流が一定のままとなる。
【実施例２】
【００３０】
図７Ａの本発明の実施例は、不安定な水平帯状ノイズの問題に応えて、これを低減するものであるが、反転ビデオノイズの問題に応えるものではない。図７Ｂに、本発明の第２の好適な実施例を示し、本実施例は、反転ビデオノイズを低減する方法を提供するものである。本発明の第２の好適な実施例は、第１の好適な実施例のバイアス電流供給回路７００と同様の電源７００’を利用する。しかし、回路７００’は新たな電源７１０’を含み、そして新たな制御回路１６０’と共に用いることを意図している。電源７１０’は第１実施例の電源７１０と類似しているが、さらに、新たな制御信号SLICE_Rを受ける新たな信号入力ノード７１３を具えている。電源７１０’は、SLICE_R制御信号の状態にもとづいてVSLICE制御信号の出力を制御するように修正されている。SLICE_Rは、修正された制御回路１６０’が発生する制御信号であり、制御回路１６０’は制御回路１６０（図１）と類似しているが、SLICE_R信号も発生する。SLICE_R信号の特性については以下で説明する。
【００３１】
SLICE_R制御信号は、制御回路１６０’から電源７１０’に供給される。SLICE_R制御信号が立ち上がると、電源７１０’はVRをVSLICE信号として出力する。SLICE_R制御信号が低下すると、電源７１０’はVSLICE信号を出力せず、即ち、VSLICEを接地電位に保つ。
【００３２】
図８の補足的なタイミング図に示すように、SLICE_R制御信号は、時刻t3におけるSHR制御信号の立ち上がりと同時に立ち上がるように制御する。そしてSLICE_R制御信号は、t4におけるSHR制御信号の立ち下りと時刻t5におけるSHS制御信号の立ち上がりとの間の任意時点で立ち下がる。従って、SLICE_R制御信号は、画素動作のリセット段階中のみに立ち上がる。即ち、電源７１０’は、リセット信号Vrstのサンプリング及び保持（ホールディング）の段階中に、専らVSLICE信号を出力すべく制御される。暗いレベルまたは通常レベルの光が画素上に入射する際には、VSLICE信号の存在は、撮像装置１００の動作を変化させない。しかし、極めて明るい光が画素上に入射する際にはVSLICE信号の存在は、リセット信号Vrstの電圧レベルがVSLICE_VT未満に降下することを防止して、これにより、リセット信号Vrstのレベルが、極めて明るい光に影響されることを防止する。従って、極めて明るい光が画素１２１上に入射した際に、リセット信号Vrstが大幅に影響されることを防止することによって、反転ビデオノイズの問題に応える。
【実施例３】
【００３３】
本発明の第３の好適な実施例は、不安定な負荷ノイズの問題及び反転ビデオノイズの問題に共に応えるものである。第３の好適な実施例は、第２の好適な実施例（図７Ｂ）と同じバイアス電流供給回路７００’を利用する。ここで、図９の補足的なタイミング図を参照して説明し、図に見られるように、VSLICE信号は概ね、VSの電圧レベルである。しかし、SLICE_R制御信号が立ち上がると、VSLICE信号は、より高いVRの電圧レベルになる。上記第２の好適な実施例に関連して説明したように、リセット段階中にVSLICE信号をVRの電圧レベルに設定することによって、反転ビデオノイズを低減することができる。同様に、上記第１の好適な実施例に関して説明したように、光信号の段階中にVSLICE信号をVSの電圧レベルに設定することによって、不安定な負荷ノイズが低減される。従って第３の好適な実施例は、第１及び第２の好適な実施例の要素を組み合わせて、不安定な負荷ノイズ及び反転ビデオノイズの問題に共に応えるものである。
【実施例４】
【００３４】
図１０に、本発明の第４の好適な実施例によるバイアス電力供給回路１０００を示す。電力供給回路１０００は、反転ビデオノイズの問題に応えることができる。第４の好適な実施例は、第２の好適な実施例と同様に動作する。しかし、第４の好適な実施例は、ノード７４２に出力信号を発生する異なるメカニズムを利用する。第２の好適な実施例は、電源７１０がVSLICE信号を電圧VRと接地電圧との間で連続させることができることを必要とし、そしてVSLICE信号を用いてトランジスタ７３１を制御してノード７４２の出力を制御しているのに対し、バイアス電力供給回路１０００の電源１０１０は、VSLICE信号を単一の電圧レベルVRで出力すべく構成する。追加的なトランジスタ１０３２を、そのソース及びドレイン端子を用いて、トランジスタ７３１のソース／ドレインとノード７４２との間に直列に結合する。トランジスタ１０３２のゲートは信号線１０２３に結合して、信号線１０２３はノード１０５０に結合する。制御回路１６０（図１）は、SLICE_EN制御信号も出力するように変更する。SLICE_EN制御信号は、トランジスタ１０３２の導通を制御するために用いる。トランジスタ１０３２を、そのソース／ドレイン端子を用いて、トランジスタ７３１のソース／ドレイン端子とノード７４２との間に直列に結合しているので、トランジスタ１０３２は、電源１０１０（のノード７１１）からノード７４２への電流用の制御デバイスとして用いることができる。より詳細には、図８に戻って説明すれば、第４の好適な実施例におけるノード７４２の出力が第３の好適な実施例のノード７４２の出力と同一になるようにSLICE_EN制御信号を出力するように、制御回路１６０を変更する。
【実施例５】
【００３５】
図１１に、本発明の第５の好適な実施例による電源１１００を示す。電源１１００は、（第３及び第４の好適な実施例のように）不安定な負荷ノイズの問題及び反転ビデオノイズの問題に共に応えることができる。第５の好適な実施例は、第３の好適な実施例と同様に動作する。しかし、第５の好適な実施例は、出力信号をノード７４２に発生する異なるメカニズムを利用する。第３の好適な実施例は、VSCALE制御信号をトランジスタ７３１のゲートに供給することによりトランジスタ７３１の導通を制御することによって、ノード７４２の出力信号を制御していた。このことは、電源７１０がVSLICE信号を電圧VRとVSの間で連続させることができることを必要とする。第４の実施例では、電源１０１０がVSLICE制御信号を固定電圧レベルVRで供給する。図１１に示す実施例では、電源１１００の電源１１１０が、VSCALE1信号を電圧レベルVR追加的な信号線１１２１上に出力して、VSCALE2信号を電圧レベルVSで追加的な信号線１１２３上に出力するように、電源１１１０を構成する。
【００３６】
電源１１００は、４つのトランジスタ１０３１ａ、１０３１ｂ、１０３２、及び１０３３を利用して、ノード７４２の出力を制御する。より詳細には、トランジスタ１０３１ａ及び１０３１ｂの各々が、トランジスタ７３１（図７Ａ）と同様に動作する。トランジスタ１０３２を、そのソース及びドレインを用いて、トランジスタ１０３１ｂのソース／ドレインとノード７４２との間に直列に結合する。同様に、トランジスタ１０３３を、そのソース及びドレインを用いて、トランジスタ１０３１ａのソース／ドレインとノード７４２との間に直列に結合する。制御信号１６０（図１）は、新たなSLICE_EN1制御信号及びSLICE_EN2制御信号をそれぞれ、トランジスタ１０３２及び１０３３のゲートに供給するように変更する。SLICE_EN1制御信号及びSLICE_EN2制御信号の状態は相補的であり、これらの状態は、線７１１からトランジスタ１０３１及び１０３３を経由して流れる信号か、線７１１からトランジスタ１０３１ｂ及び１０３２を経由して流れる信号のいずれかが、ノード７４２に供給されるように、制御回路１６０によって設定する。このようにして、バイアス電流供給回路１０００は、第３の好適な実施例が発生するのと同一の出力信号を、ノード７４２に発生する。
【００３７】
図１２に、プロセッサシステム１２００を示す。プロセッサシステム１２００は、プロセッサ装置１２１０を含む。プロセッサ装置１２１０は、例えば、ディジタルカメラ、パーソナルコンピュータ、あるいは他の画像処理装置とすることができ、そして、例えば中央処理装置１２２０、メモリー１２３０、及びＩ／Ｏコントローラ１２４０を具えている。メモリー１２３０は従来のメモリーとすることができる。あるいはまた、メモリー１２３０は、リムーバブル・フラッシュメモリーデバイスのようなリムーバブル（着脱可能）メモリーとするか、リムーバブルメモリーを含むことができる。Ｉ／Ｏコントローラ１２４０は相互接続１２６０に結合されて、相互接続１２５０はプロセッサベースの装置１２１０を撮像装置１００’に結合する。撮像装置１００’は撮像装置１００（図１）と同様であるが、本発明の原理によるバイアス電流供給回路を内蔵する。図１２に示すように、このバイアス電流供給回路は第１の好適な実施例の回路７００であるが、回路７００は、他の好適な実施例のバイアス電流供給回路（例えば回路７００’、１０００、及び１１００）で代用することができる。
【００３８】
従って本発明は、あらゆる撮像システムにおいて遭遇しうる不安定な負荷ノイズ及び／または反転ビデオノイズの問題に応える画素電力供給回路の多数の実施例を提供する。本発明は、電流バイパス回路によりバイアス電流の安定性を改善することによって、不安定な負荷ノイズの問題に応えて、この電流バイパス回路は、ソースフォロワの飽和時に作動する。本発明は、画素出力ノードに電圧リミッタを用いて、画素から出力されるリセット電圧を制限することによって、反転ビデオノイズの問題に応える。
【００３９】
本発明は好適な実施例に関して詳細に説明してきたが、本発明は以上に開示した実施例に限定されないことは明らかである。むしろ本発明は、多数の変形、代案、置き換え、あるいは以上で説明しなかった等価な構成を含むように変更することができるが、これらの変形等は、本発明の範囲に入る。従って、本発明は以上の説明あるいは図面に限定されるものではなく、請求項の範囲によってのみ限定される
【図面の簡単な説明】
【００４０】
【図１】従来の撮像装置（イメージャ）のブロック図である。
【図２】従来の画素の回路図である。
【図３】従来のロード回路の回路図である。
【図４】従来のサンプル−ホールド回路の回路図である。
【図５】図１の撮像装置の動作に関するタイミング図である。
【図６】従来のバイアス電流供給回路の回路図である。
【図７Ａ】本発明の第１の好適な実施例によるバイアス電流供給回路の回路図である。
【図７Ｂ】本発明の第２及び第３の好適な実施例によるバイアス電流供給回路の回路図である。
【図８】本発明の第２の好適な実施例によるバイアス電流供給回路を動作させるための補足的なタイミング図である。
【図９】本発明の第３の好適な実施例によるバイアス電流供給回路を動作させるための補足的なタイミング図である。
【図１０】本発明の第４の好適な実施例によるバイアス電流供給回路の回路図である。
【図１１】本発明の第５の好適な実施例によるバイアス電流供給回路の回路図である。
【図１２】本発明の原理を取り入れたプロセッサベースのシステムのブロック図である。
【符号の説明】
【００４１】
１００  撮像装置（イメージャ）
１１０  電源
１１１  電源
１１２  抵抗器
１２０  画素アレイ
１２１  画素
１２２  フォトダイオード
１２３  転送トランジスタ
１２４  リセット・トランジスタ
１２５  ソースフォロワ・トランジスタ
１２６  行選択トランジスタ
１３０  ロード回路
１３１  トランジスタ
１４０  サンプル−ホールド回路
１４１  トランジスタ
１４２  トランジスタ
１４３  キャパシタ
１４４  キャパシタ
１４５  トランジスタ
１４６  トランジスタ
１５０  増幅器
１６０  制御回路
１７０  画像処理回路
７００  バイアス電流供給回路
７１０  電源
７１１  ノード
７１２  ノード
７１３  信号入力ノード
７２１  線
７２２  線
７３１  トランジスタ
７４０  タップ
７４１  ノード
７４２  ノード
１０００  バイアス電力供給回路
１０１０  電源
１０２３  信号線
１０３１  トランジスタ
１０３２  トランジスタ
１０３３  トランジスタ
１０５０  ノード
１１００  電源
１１１０  電源
１１２１  信号線
１１２３  信号線
１２００  プロセッサシステム
１２１０  プロセッサ装置
１２２０  中央処理装置
１２３０  メモリー
１２４０  Ｉ／Ｏコントローラ
１２６０  相互接続
【図１】
0004615898.tif 000002
【図２】
0004615898.tif 000003
【図３】
0004615898.tif 000004
【図４】
0004615898.tif 000005
【図５】
0004615898.tif 000006
【図６】
0004615898.tif 000007
【図７Ａ】
0004615898.tif 000008
【図７Ｂ】
0004615898.tif 000009
【図８】
0004615898.tif 000010
【図９】
0004615898.tif 000011
【図１０】
0004615898.tif 000012
【図１１】
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【図１２】
0004615898.tif 000014