(57)【特許請求の範囲】
【請求項１】
半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側方に位置する前記第１の領域に形成されたリンのみからなる第１のＬＤＤ拡散領域と、前記第１のゲート電極の下方に位置する前記第１の領域に形成された第１の閾値制御層とを有し、
前記第２のＭＩＳトランジスタは、前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側方に位置する前記第２の領域に形成された砒素からなる第２のＬＤＤ拡散領域と、前記第２のゲート電極の下方に位置する前記第２の領域に形成された第２の閾値制御層とを有し、
前記第３のＭＩＳトランジスタは、前記第３の領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート電極の側方に位置する前記第３の領域に形成された砒素からなる第３のＬＤＤ拡散領域と、前記第３のゲート電極の下方に位置する前記第３の領域に形成された第３の閾値制御層とを有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜と実質的に同一もしくは薄く、且つ、前記第３のゲート絶縁膜よりも厚く形成されており、
前記第２のＬＤＤ拡散領域は、前記第３のＬＤＤ拡散領域と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第１のＬＤＤ拡散領域の不純物濃度よりも高い不純物濃度を有し、
前記第２の閾値制御層は、前記第１の閾値制御層と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第３の閾値制御層の不純物濃度よりも低い不純物濃度を有し、
メモリセルとセンスアンプとをさらに備え、
前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するシェアードスイッチトランジスタである、半導体装置。
【請求項２】
半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側方に位置する前記第１の領域に形成されたリンのみからなる第１のＬＤＤ拡散領域と、前記第１のゲート電極の下方に位置する前記第１の領域に形成された第１の閾値制御層とを有し、
前記第２のＭＩＳトランジスタは、前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側方に位置する前記第２の領域に形成された砒素からなる第２のＬＤＤ拡散領域と、前記第２のゲート電極の下方に位置する前記第２の領域に形成された第２の閾値制御層とを有し、
前記第３のＭＩＳトランジスタは、前記第３の領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート電極の側方に位置する前記第３の領域に形成された砒素からなる第３のＬＤＤ拡散領域と、前記第３のゲート電極の下方に位置する前記第３の領域に形成された第３の閾値制御層とを有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜と実質的に同一もしくは薄く、且つ、前記第３のゲート絶縁膜よりも厚く形成されており、
前記第２のＬＤＤ拡散領域は、前記第３のＬＤＤ拡散領域と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第１のＬＤＤ拡散領域の不純物濃度よりも高い不純物濃度を有し、
前記第２の閾値制御層は、前記第１の閾値制御層と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第３の閾値制御層の不純物濃度よりも低い不純物濃度を有し、
メモリセルとセンスアンプとをさらに備え、
前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するプリチャージトランジスタである、半導体装置。
【請求項３】
半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側方に位置する前記第１の領域に形成されたリンのみからなる第１のＬＤＤ拡散領域と、前記第１のゲート電極の下方に位置する前記第１の領域に形成された第１の閾値制御層とを有し、
前記第２のＭＩＳトランジスタは、前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側方に位置する前記第２の領域に形成された砒素からなる第２のＬＤＤ拡散領域と、前記第２のゲート電極の下方に位置する前記第２の領域に形成された第２の閾値制御層とを有し、
前記第３のＭＩＳトランジスタは、前記第３の領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート電極の側方に位置する前記第３の領域に形成された砒素からなる第３のＬＤＤ拡散領域と、前記第３のゲート電極の下方に位置する前記第３の領域に形成された第３の閾値制御層とを有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜と実質的に同一もしくは薄く、且つ、前記第３のゲート絶縁膜よりも厚く形成されており、
前記第２のＬＤＤ拡散領域は、前記第３のＬＤＤ拡散領域と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第１のＬＤＤ拡散領域の不純物濃度よりも高い不純物濃度を有し、
前記第２の閾値制御層は、前記第１の閾値制御層と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第３の閾値制御層の不純物濃度よりも低い不純物濃度を有し、
メモリセルとセンスアンプとをさらに備え、
前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するイコライズトランジスタである、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記第１のサイドウォールの外側に位置する前記第１の領域に形成さ
れた第１のソース・ドレイン領域とをさらに有し、
前記第２のＭＩＳトランジスタは、前記第２のゲート電極の側面上に形成された第２のサイドウォールと、前記第２のサイドウォールの外側に位置する前記第２の領域に形成された第２のソース・ドレイン領域とをさらに有し、
前記第３のＭＩＳトランジスタは、前記第３のゲート電極の側面上に形成された第３のサイドウォールと、前記第３のサイドウォールの外側に位置する前記第３の領域に形成された第３のソース・ドレイン領域とをさらに有している、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記第１のＬＤＤ拡散領域の接合深さは、前記第２のＬＤＤ拡散領域及び前記第３のＬＤＤ拡散領域の接合深さよりも深い、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記第１の閾値制御層と前記第２の閾値制御層は、同一のイオン注入によって形成された、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタは入出力用トランジスタである、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置であって、
前記第３のＭＩＳトランジスタはロジックトランジスタである、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置であって、
前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長よりも小さく、且つ、前記第３のゲート電極のゲート長よりも大きい、半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置の製造方法であって、
半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置の製造方法であって、
前記第１の領域に第１の閾値制御層を形成するとともに、前記第２の領域に第２の閾値制御層を形成する工程（ａ）と、
前記第３の領域に、前記第２の閾値制御層よりも不純物濃度の高い第３の閾値制御層を形成する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記第１の領域上に第１のゲート絶縁膜を
形成する工程（ｃ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記第２の領域上に、前記第１のゲート絶縁膜と実質的に同一もしくは薄い膜厚の第２のゲート絶縁膜を形成する工程（ｄ）と、
前記工程（ａ）及び工程（ｂ）の後に、前記第３の領域上に、前記第２のゲート絶縁膜よりも膜厚の薄い第３のゲート絶縁膜を形成する工程（ｅ）と、
前記第１のゲート絶縁膜の上に第１のゲート電極を、前記第２のゲート絶縁膜の上に第２のゲート電極を、前記第３のゲート絶縁膜の上に第３のゲート電極を形成する工程（ｆ）と、
前記第１のゲート電極の側方に位置する前記第１の領域にリンのみからなる第１のＬＤＤ拡散領域を形成する工程（ｇ）と、
前記第２のゲート電極の側方に位置する前記第２の領域に砒素からなる第２のＬＤＤ拡散領域を形成するとともに、前記第３のゲート電極の側方に位置する前記第３の領域に砒素からなる第３のＬＤＤ拡散領域を形成する工程（ｈ）とを備え、
前記工程（ｈ）において、前記第２のＬＤＤ拡散領域の不純物濃度を、前記第１のＬＤＤ拡散領域の不純物濃度よりも高くする、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｈ）の後に、前記第１のゲート電極の側面上に第１のサイドウォールを、前記第２のゲート電極の側面上に第２のサイドウォールを、前記第３のゲート電極の側面上に第３のサイドウォールを形成する工程（ｉ）と、
前記工程（ｉ）の後に、前記第１のサイドウォールの外側に位置する前記第１の領域に第１のソース・ドレイン領域を、前記第２のサイドウォールの外側に位置する前記第２の領域に第２のソース・ドレイン領域を、前記第３のサイドウォールの外側に位置する前記第３の領域に第３のソース・ドレイン領域を形成する工程（ｊ）とをさらに備える、半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法であって、
前記工程（ｇ）では、前記第１のＬＤＤ拡散領域を、前記第２のＬＤＤ拡散領域及び前記第３のＬＤＤ拡散領域の接合深さよりも深く形成する、半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｆ）では、前記第２のゲート電極のゲート長を、前記第１のゲート電極のゲート長よりも小さく、且つ、前記第３のゲート電極のゲート長よりも大きく形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特にＤＲＡＭを搭載したシステムＬＳＩとその製造方法に関するものである。
【背景技術】
【０００２】
近年、画像などの大量のデータを高速処理する要求が高まっている。ＤＲＡＭを内蔵したＤＲＡＭ混載ＬＳＩは、メモリとロジックとの間のデータバス幅を広くすることにより、高速で大量のデータ処理を行うことができる。さらに、メモリを外付けする場合と異なり、パッケージ間の負荷容量及び負荷抵抗等が極めて小さいため、低消費電力化を図ることができる。したがって、上記要求へのソリューションとして期待されている。
【０００３】
ＤＲＡＭ混載ＬＳＩは、ＡＶを中心とする民生機器に用いられるため、コスト低減が強く要求される。そのため、内蔵ＤＲＡＭの面積縮小が大きな課題となっている。
【０００４】
図６は、一般的なＤＲＡＭ混載ＬＳＩのチップを示す平面図である。図６に示すように、ＤＲＡＭ混載ＬＳＩのチップでは、半導体基板１００の上に、ロジック回路領域１０１、アナログ回路領域１０２、ＤＲＡＭコア領域１０３及びＩ／Ｏ（In/Out）回路領域１０４が配置している。ＤＲＡＭコア領域１０３には、制御領域１０５、メモリセルアレー領域１０６、センスアンプ領域１０７、ワードドライバ領域１０８が配置している。領域１０１〜１０４を囲む領域、つまり半導体基板１００の外周部には、ボンディングパッド領域１０９が形成されている。図６に示す各領域には、種々の駆動力を有する複数のＭＩＳ型のトランジスタが形成されている。
【０００５】
図７は、ＤＲＡＭ混載ＬＳＩにおける一般的なセンスアンプ領域の回路構成を示す図である。なお、図７は、図６に示すＤＲＡＭ混載ＬＳＩにおけるセンスアンプ領域１０７の回路構成を示したものである。そして、図示は省略するが、センスアンプ領域１０７の両隣には、図６に示すメモリセルアレー領域１０６が配置している。
【０００６】
センスアンプ領域１０７は、ペアビット線（ＢＩＴＬ、ＸＢＩＴＬ）間の電圧差を増幅するセンスアンプ回路ＣＩＲ２と、ビット線からデータを取り出すためのデータスイッチＣＩＲ３と、プリチャージトランジスタ領域ＣＩＲ１とから構成される。
【０００７】
プリチャージトランジスタ領域ＣＩＲ１には、センスアンプ回路ＣＩＲ２とメモリセルアレー間に、ペアビット線をプリチャージ電位にするためのプリチャージトランジスタＴｒ１１、Ｔｒ１２、ペアビット線間の電位を平滑するイコライズトランジスタＴｒ１３が配置している。また、ペアビット線のそれぞれのうち、イコライズトランジスタＴｒ１３とセンスアンプ回路ＣＩＲ２との間に位置する部分には、シェアードスイッチトランジスタＴｒ１４、Ｔｒ１５が配置している。シェアードスイッチトランジスタＴｒ１４、Ｔｒ１５のスイッチを切り替えることによって１つのセンスアンプ回路ＣＩＲ２を左右に配置するメモリで共用することができる。
【０００８】
図８は、図６および図７の各領域に形成されたＭＩＳ型トランジスタの構成を示す断面図である。図８に示すように、半導体基板１００には、例えば、Ｉ／Ｏトランジスタ（入出力用トランジスタ）Ｔｒ１と、シェアードスイッチトランジスタＴｒ２と、ロジックトランジスタＴｒ３とが形成されている。ここで、Ｉ／ＯトランジスタＴｒ１は、図６に示すＩ／Ｏ回路領域１０１に形成されているトランジスタであり、シェアードスイッチトランジスタＴｒ２は、図６及び図７に示すセンスアンプ領域１０７に形成されているトランジスタであり、ロジックトランジスタＴｒ３は図６に示すロジック回路領域１０１や制御領域１０５などに形成されているトランジスタである。
【０００９】
図８に示す各トランジスタＴｒ１〜Ｔｒ３は、ゲート絶縁膜１２１、１３１、１４１と、ゲート電極１２２、１３２、１４２と、サイドウォール１２３、１３３、１４３と、ＬＤＤ（Lightly Doped Drain Structure）拡散領域１２４、１３４、１４４と、ソース・ドレイン領域１２５、１３５、１４５と、閾値制御層１２６、１３６、１４６とを有している。
【００１０】
シェアードスイッチトランジスタＴｒ２のゲート絶縁膜１３１は、Ｉ／ＯトランジスタＴｒ１のゲート絶縁膜１２１よりも膜厚が薄く、且つ、ロジックトランジスタＴｒ３のゲート絶縁膜１４１よりも膜厚が厚く形成されている。
【００１１】
また、Ｉ／ＯトランジスタＴｒ１の閾値制御層１２６とシェアードスイッチトランジスタＴｒ２の閾値制御層１３６は、同一のイオン注入によって同一の不純物濃度プロファイルで形成されており、且つ、ロジックトランジスタＴｒ３の閾値制御層１４６よりも低い不純物濃度で形成されている。
【００１２】
また、Ｉ／ＯトランジスタＴｒ１のＬＤＤ拡散領域１２４とシェアードスイッチトランジスタＴｒ２のＬＤＤ拡散領域１３４は、同一のイオン注入によって同一の不純物濃度プロファイルで形成されており、且つ、ロジックトランジスタＴｒ３のＬＤＤ拡散領域１４４よりも深い接合深さで形成されている。
【特許文献１】特開2003-17582号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図８に示すような従来の半導体装置の構成では、下記のような不具合がある。
【００１４】
シェアードスイッチトランジスタＴｒ２のゲート電極１３２には、ロジックトランジスタＴｒ３のゲート電極１４２よりも大きな電圧を印加するため、シェアードスイッチトランジスタＴｒ２のゲート絶縁膜１３１は、ロジックトランジスタＴｒ３のゲート絶縁膜１４１よりも厚く形成されている。また、シェアードスイッチトランジスタＴｒ２のＬＤＤ拡散領域１３４及び閾値制御層１３６は、Ｉ／ＯトランジスタＴｒ１のＬＤＤ拡散領域１２４及び閾値制御層１２６と同じ不純物濃度プロファイルで形成されている。
【００１５】
このような構造を有する従来のシェアードスイッチトランジスタＴｒ２では、ゲート長を小さくすると短チャネル効果が起こる。
【００１６】
図９は、従来のＭＩＳトランジスタにおける閾値電圧（Ｖｔ）のゲート長（Ｌｇ）依存性を示すグラフ図である。なお、図９に示す結果は発明者らの考察および測定により得られたものである。図９に示すように、従来のシェアードスイッチトランジスタＴｒ２の構造では、ゲート長が０．４μｍよりも小さくなると閾値電圧が低下する。従って、従来の構造では、短チャネル効果を防止するために、シェアードスイッチトランジスタＴｒ２のゲート長を、Ｉ／ＯトランジスタＴｒ１のゲート長と同じ値（０．４μｍ）にする必要がある。
【００１７】
このため、従来のシェアードスイッチトランジスタＴｒ２を用いたセンスアンプ部では、面積縮小化を図ることができないという問題点がある。
【００１８】
本発明は上記に鑑みてなされたものであり、その目的とするところは、面積のさらなる縮小化の可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１態様の半導体装置は、半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置であって、前記第１のＭＩＳトランジスタは、前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側方に位置する前記第１の領域に形成された第１の不純物拡散層と、前記第１のゲート電極の下方に位置する前記第１の領域に形成された第１の閾値制御層とを有し、前記第２のＭＩＳトランジスタは、前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側方に位置する前記第２の領域に形成された第２の不純物拡散層と、前記第２のゲート電極の下方に位置する前記第２の領域に形成された第２の閾値制御層とを有し、前記第３のＭＩＳトランジスタは、前記第３の領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート電極の側方に位置する前記第３の領域に形成された第３の不純物拡散層と、前記第３のゲート電極の下方に位置する前記第３の領域に形成された第３の閾値制御層とを有し、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜と実質的に同一もしくは薄く、且つ、前記第３のゲート絶縁膜よりも厚く形成されており、前記第２の不純物拡散層は、前記第３の不純物拡散層と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第１の不純物拡散層の不純物濃度よりも高い不純物濃度を有し、前記第２の閾値制御層は、前記第１の閾値制御層と実質的に同一の不純物濃度プロファイルを有し、且つ、前記第３の閾値制御層の不純物濃度よりも低い不純物濃度を有する。なお、「実質的に同一」である範囲は、同工程で形成した場合に生じる誤差分だけ相違する場合も含む。
【００２０】
本発明の第１態様の半導体装置では、第２のＭＩＳトランジスタのゲート長を短くしても閾値電圧が低下するのを防止することができるため、面積の縮小化が可能となる。
【００２１】
本発明の第１態様の半導体装置において、前記第１のＭＩＳトランジスタは、前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記第１のサイドウォールの外側に位置する前記第１の領域に形成された第１のソース・ドレイン領域とをさらに有し、前記第２のＭＩＳトランジスタは、前記第２のゲート電極の側面上に形成された第２のサイドウォールと、前記第２のサイドウォールの外側に位置する前記第２の領域に形成された第２のソース・ドレイン領域とをさらに有し、前記第３のＭＩＳトランジスタは、前記第３のゲート電極の側面上に形成された第３のサイドウォールと、前記第３のサイドウォールの外側に位置する前記第３の領域に形成された第３のソース・ドレイン領域とをさらに有していてもよい。
【００２２】
本発明の第１態様の半導体装置において、前記第１の不純物拡散層、前記第２の不純物拡散層及び前記第３の不純物拡散層はＬＤＤ拡散領域であってもよい。
【００２３】
本発明の第１態様の半導体装置において、前記第１の不純物拡散層の接合深さは、前記第２の不純物拡散層及び前記第３の不純物拡散層の接合深さよりも深くてもよい。
【００２４】
本発明の第１態様の半導体装置において、前記第２の不純物拡散層と前記第３の不純物拡散層とは、同一のイオン注入によって形成されていてもよい。この場合には、従来と比較して工程数の増加を伴うことなく、面積の縮小化が可能となる。
【００２５】
本発明の第１態様の半導体装置において、前記第１の閾値制御層と前記第２の閾値制御層は、同一のイオン注入によって形成されていてもよい。この場合には、従来と比較して工程数の増加を伴うことなく、面積の縮小化が可能となる。
【００２６】
本発明の第１態様の半導体装置において、メモリセルとセンスアンプとをさらに備え、前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するシェアードスイッチトランジスタであってもよい。シェアードスイッチトランジスタは、高速動作が要求されず、かつ、ゲート電圧の方がドレイン電圧よりも高い状態で使用可能であるため、第２のＭＩＳトランジスタとして特に適している。
【００２７】
本発明の第１態様の半導体装置において、メモリセルとセンスアンプとをさらに備え、前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するプリチャージトランジスタであってもよい。プリチャージトランジスタはシェアードスイッチトランジスタと近い領域に形成されるため、これらのトランジスタを同一の条件で形成することができると、プロセスの簡略化が可能となる。
【００２８】
本発明の第１態様の半導体装置において、メモリセルとセンスアンプとをさらに備え、前記第２のＭＩＳトランジスタは、前記メモリセルと前記センスアンプとの間に介在するイコライズトランジスタであってもよい。イコライズトランジスタはシェアードスイッチトランジスタと近い領域に形成されるため、これらのトランジスタを同一の条件で形成することができると、プロセスの簡略化が可能となる。
【００２９】
本発明の第１態様の半導体装置において、前記第１のＭＩＳトランジスタは入出力用トランジスタであってもよい。
【００３０】
本発明の第１態様の半導体装置において、前記第３のＭＩＳトランジスタはロジックトランジスタであってもよい。
【００３１】
本発明の第１態様の半導体装置において、前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長よりも小さく、且つ、前記第３のゲート電極のゲート長よりも大きくてもよい。
【００３２】
本発明における第１態様の半導体装置の製造方法は、半導体基板における第１の領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の領域に形成された第２のＭＩＳトランジスタと、前記半導体基板における第３の領域に形成された第３のＭＩＳトランジスタとを備える半導体装置の製造方法であって、前記第１の領域に第１の閾値制御層を形成するとともに、前記第２の領域に第２の閾値制御層を形成する工程（ａ）と、前記第３の領域に、前記第２の閾値制御層よりも不純物濃度の低い第３の閾値制御層を形成する工程（ｂ）と、前記工程（ａ）及び前記工程（ｂ）の後に、前記第１の領域上に第１のゲート絶縁膜を形成する工程（ｃ）と、前記工程（ａ）及び前記工程（ｂ）の後に、前記第２の領域上に、前記第１のゲート絶縁膜と実質的に同一もしくは薄い膜厚の第２のゲート絶縁膜を形成する工程（ｄ）と、前記工程（ａ）及び工程（ｂ）の後に、前記第３の領域上に、前記第２のゲート絶縁膜よりも膜厚の薄い第３のゲート絶縁膜を形成する工程（ｅ）と、前記第１のゲート絶縁膜の上に第１のゲート電極を、前記第２のゲート絶縁膜の上に第２のゲート電極を、前記第３のゲート絶縁膜の上に第３のゲート電極を形成する工程（ｆ）と、前記第１のゲート電極の側方に位置する前記第１の領域に第１の不純物拡散層を形成する工程（ｇ）と、前記第２のゲート電極の側方に位置する前記第２の領域に第２の不純物拡散層を形成するとともに、前記第３のゲート電極の側方に位置する前記第３の領域に第３の不純物拡散層を形成する工程（ｈ）とを備え、前記工程（ｈ）において、前記第２の不純物拡散層の不純物濃度を、前記第１の不純物拡散層の不純物濃度よりも高くする。
【００３３】
本発明における第１態様の製造方法により形成した半導体装置では、第２のＭＩＳトランジスタのゲート長を短くしても閾値電圧が低下するのを防止することができるため、面積の縮小化が可能となる。なお、工程（ｈ）において第２の不純物拡散層は第３の不純物拡散層と同時に形成しているため、従来と比較して工程数が増加することもない。
【００３４】
本発明における第１態様の半導体装置の製造方法において、前記工程（ｈ）の後に、前記第１のゲート電極の側面上に第１のサイドウォールを、前記第２のゲート電極の側面上に第２のサイドウォールを、前記第３のゲート電極の側面上に第３のサイドウォールを形成する工程（ｉ）と、前記工程（ｉ）の後に、前記第１のサイドウォールの外側に位置する前記第１の領域に第１のソース・ドレイン領域を、前記第２のサイドウォールの外側に位置する前記第２の領域に第２のソース・ドレイン領域を、前記第３のサイドウォールの外側に位置する前記第３の領域に第３のソース・ドレイン領域を形成する工程（ｊ）とをさらに備えていてもよい。
【００３５】
本発明における第１態様の半導体装置の製造方法において、前記工程（ｇ）では、前記第１の不純物拡散層を、前記第２の不純物拡散層及び前記第３の不純物拡散層の接合深さよりも深く形成してもよい。
【００３６】
本発明における第１態様の半導体装置の製造方法において、前記工程（ｆ）では、前記第２のゲート電極のゲート長を、前記第１のゲート電極のゲート長よりも小さく、且つ、前記第３のゲート電極のゲート長よりも大きく形成してもよい。
【発明の効果】
【００３７】
本発明では、製造工程の増加を伴うことなくＤＲＡＭ混載半導体装置の面積縮小を実現することができる。
【発明を実施するための最良の形態】
【００３８】
（実施形態）
図１は、本発明の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、シリコンからなるＰ型の半導体基板１０に、第１のＭＩＳトランジスタＴｒ１、第２のＭＩＳトランジスタＴｒ２及び第３のＭＩＳトランジスタＴｒ３が配置している。半導体基板１０において各トランジスタＴｒ１〜Ｔｒ３が形成される第１の領域１０ａ、第２の領域１０ｂ、第３の領域１０ｃは、素子分離領域１１によって分離されている。なお、図１には、各トランジスタＴｒ１〜Ｔｒ３が素子分離領域１１を介して隣り合って配置している場合を示しているが、これらのトランジスタＴｒ１〜Ｔｒ３は、必ずしも隣り合って配置していなくてもよい。つまり、同じ半導体基板１０において、離れた領域に配置していてもよい。
【００３９】
第１のＭＩＳトランジスタＴｒ１は、第１の領域１０ａ上に形成された厚さ８ｎｍのシリコン酸化膜からなるゲート絶縁膜２１と、ゲート絶縁膜２１の上に形成されたポリシリコンからなるゲート長０．６μｍのゲート電極２２と、ゲート電極２２の側面上に形成された厚さ５０ｎｍのサイドウォール２３と、ゲート電極２２の側方に位置する第１の領域１０ａに形成されたＮ型のＬＤＤ拡散領域（不純物拡散層）２４と、サイドウォール２３の外側に位置する第１の領域１０ａに形成されたＮ型のソース・ドレイン拡散領域２５と、ゲート電極２２の下方に位置する第１の領域１０ａに形成されたＰ型の閾値制御層２６とを備えている。この閾値制御層２６は、ＬＤＤ拡散領域２４及びソース・ドレイン拡散領域２５に挟まれる領域（チャネル領域）に形成されている。ここで、「閾値制御層」とは、半導体基板のうちゲート電極の下の領域に形成され、ソース・ドレイン領域及びＬＤＤ領域と逆の導電型を有し、かつ、ソース・ドレイン領域及びＬＤＤ領域よりも不純物濃度の低い層のことをいう。つまり、閾値を制御する目的で形成されたか否かを問わず、上述の条件を満たす不純物拡散層のことを「閾値制御層」と呼ぶ。この第１のＭＩＳトランジスタＴｒ１は、Ｉ／Ｏトランジスタとして用いることができる。
【００４０】
第２のＭＩＳトランジスタＴｒ２は、第２の領域１０ｂ上に形成された厚さ６ｎｍのシリコン酸化膜からなるゲート絶縁膜３１と、ゲート絶縁膜３１の上に形成されたポリシリコンからなるゲート長０．１μｍのゲート電極３２と、ゲート電極３２の側面上に形成された厚さ５０ｎｍのサイドウォール３３と、ゲート電極３２の側方に位置する第２の領域１０ｂに形成されたＮ型のＬＤＤ拡散領域３４と、サイドウォール３３の外側に位置する第２の領域１０ｂに形成されたＮ型のソース・ドレイン拡散領域３５と、ゲート電極３２の下方に位置する第２の領域１０ｂに形成されたＰ型の閾値制御層３６とを備えている。この閾値制御層３６は、ＬＤＤ拡散領域３４及びソース・ドレイン拡散領域３５に挟まれる領域（チャネル領域）に形成されている。なお、ゲート絶縁膜３１は、ゲート絶縁膜２１と同一の膜厚を有していてもよい。この第２のＭＩＳトランジスタＴｒ２は、シェアードスイッチトランジスタとして用いることができる。
【００４１】
第３のＭＩＳトランジスタＴｒ３は、第３の領域１０ｃ上に形成された厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜４１と、ゲート絶縁膜４１の上に形成されたポリシリコンからなるゲート長０．０６μｍのゲート電極４２と、ゲート電極４２の側面上に形成された厚さ５０ｎｍのサイドウォール４３と、ゲート電極４２の側方に位置する第３の領域１０ｃに形成されたＮ型のＬＤＤ拡散領域４４と、サイドウォール４３の外側に位置する第３の領域１０ｃに形成されたＮ型のソース・ドレイン拡散領域４５と、ゲート電極４２の下方に位置する第３の領域１０ｃに形成されたＰ型の閾値制御層４６とを備えている。この閾値制御層４６は、ＬＤＤ拡散領域４４及びソース・ドレイン拡散領域４５に挟まれる領域（チャネル領域）に形成されている。この第３のＭＩＳトランジスタＴｒ３は、ロジックトランジスタとして用いることができる。
【００４２】
なお、ＬＤＤ拡散領域３４は、ＬＤＤ拡散領域４４と実質的に同一の不純物濃度プロファイルを有し、且つ、ＬＤＤ拡散領域２４よりも高い不純物濃度で形成されている。さらに、ＬＤＤ拡散領域２４は、ＬＤＤ拡散領域３４及びＬＤＤ拡散領域４４の接合深さよりも深く形成されている。また、閾値制御層３６は、閾値制御層２６と実質的に同一の不純物濃度プロファイルを有し、且つ、閾値制御層４６よりも低い不純物濃度で形成されている。なお、サイドウォール２３、３３、４３は、シリコン窒化膜、シリコン酸化膜あるいはこれらの積層膜で形成してもよい。
【００４３】
次に、本実施形態の各トランジスタＴｒ１〜Ｔｒ３の動作方法について説明する。
【００４４】
第１のＭＩＳトランジスタＴｒ１は、ゲート電極２２にゲート電圧３．３Ｖを印加し、ソース・ドレイン拡散領域２５にドレイン電圧３．３Ｖを印加して動作させる。また、第２のＭＩＳトランジスタＴｒ２は、ゲート電極３２にゲート電圧２．５Ｖを印加し、ソース・ドレイン拡散領域３５にドレイン電圧１．２Ｖを印加して動作させる。また、第３のＭＩＳトランジスタＴｒ３は、ゲート電極４２にゲート電圧１．２Ｖを印加し、ソース・ドレイン拡散領域４５にドレイン電圧１．２Ｖを印加して動作させる。
【００４５】
従って、第２のＭＩＳトランジスタＴｒ２のゲート電圧は、第１のＭＩＳトランジスタＴｒ１のゲート電圧よりも低く、且つ、第３のＭＩＳトランジスタＴｒ３のゲート電圧よりも高くなっている。そして、第２のＭＩＳトランジスタＴｒ２のドレイン電圧は、第１のＭＩＳトランジスタＴｒ１のドレイン電圧よりも低く、且つ、第３のＭＩＳトランジスタＴｒ３のドレイン電圧と同じになっている。また、第１のＭＩＳトランジスタＴｒ１ではゲート電圧とドレイン電圧が同じ電圧になっており、第２のＭＩＳトランジスタＴｒ２ではゲート電圧に比べてドレイン電圧が低い電圧になっており、第３のＭＩＳトランジスタＴｒ３ではゲート電圧とドレイン電圧が同じ電圧になっている。
【００４６】
図２（ａ）〜図４（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４７】
まず、図２（ａ）に示す工程で、半導体基板１０に素子分離領域１１を形成することにより、第１のＭＩＳトランジスタの活性領域となる第１の領域１０ａと第２のＭＩＳトランジスタの活性領域となる第２の領域１０ｂと第３のＭＩＳトランジスタの活性領域となる第３の領域１０ｃとを電気的に分離する。その後、半導体基板１０の上に、第１の領域１０ａ及び第２の領域１０ｂを覆い、第３の領域１０ｃに開口を有するレジスト５０を形成する。その後、第３の領域１０ｃに、レジスト５０をマスクとして、Ｂイオンを２０ｋｅＶ、１×１０13ｉｏｎｓ／ｃｍ2の条件で注入することにより、閾値制御層４６を形成する。その後、レジスト５０を除去する。
【００４８】
次に、図２（ｂ）に示す工程で、半導体基板１０の上に、第３の領域１０ｃを覆い、第１の領域１０ａ及び第２の領域１０ｂに開口を有するレジスト５１を形成する。その後、第１の領域１０ａ及び第２の領域１０ｂに、レジスト５１をマスクとして、Ｂイオンを２０ｋｅＶ、１×１０12ｉｏｎｓ／ｃｍ2の条件で注入することにより、閾値制御層２６及び閾値制御層３６を形成する。なお、閾値制御層２６、３６の不純物濃度は、閾値制御層４６の不純物濃度よりも低くする。
【００４９】
次に、図２（ｃ）に示す工程で、ドライ酸化法を行うことにより、半導体基板１０上に、厚さ５ｎｍのシリコン酸化膜を形成する。その後、半導体基板１０の上に、第１の領域１０ａを覆い、第２の領域１０ｂ及び第３の領域１０ｃに開口を有するレジスト５２を形成する。その後、レジスト５２をマスクとしてシリコン酸化膜のエッチングを行うことにより、第２の領域１０ｂ及び第３の領域１０ｃの表面を露出させ、第１の領域１０ａ上にシリコン酸化膜２１ａを残存させる。なお、本工程では、第３の領域１０ｃ上のシリコン酸化膜も除去したが、第３の領域１０ｃ上のシリコン酸化膜１０ｃも残存させ、第２の領域１０ｂの表面のみを露出させてもよい。その後、レジスト５２を除去する。
【００５０】
次に、図３（ａ）に示す工程で、ドライ酸化法を行うことにより、半導体基板１０上に、厚さ４ｎｍのシリコン酸化膜を形成する。このとき、第１の領域１０ａ上では、すでに形成されていたシリコン酸化膜２１ａの膜厚が厚くなり、第２の領域１０ｂ及び第３の領域１０ｃには、新たにシリコン酸化膜が形成される。その後、半導体基板１０の上に、第１の領域１０ａ及び第２の領域１０ｂを覆い、第３の領域１０ｃに開口を有するレジスト５３を形成する。その後、レジスト５３をマスクとしてシリコン酸化膜のエッチングを行うことにより、第３の領域１０ｃの表面を露出させ、第１の領域１０ａ上にはシリコン酸化膜２１ａを残し、第２の領域１０ｃ上にはシリコン酸化膜３１ａを残す。その後、レジスト５３を除去する。
【００５１】
次に、図３（ｂ）に示す工程で、ドライ酸化法を行うことにより、半導体基板１０上に、厚さ２ｎｍのシリコン酸化膜を形成する。このとき、第１の領域１０ａ及び第２の領域１０ｂ上では、すでに形成されていたシリコン酸化膜２１ａ、３１ａの膜厚がさらに厚くなる。一方、第３の領域１０ｃ上には、新たにシリコン酸化膜４１ａが形成される。以上の工程の結果、シリコン酸化膜２１ａの膜厚は８ｎｍ、シリコン酸化膜３１ａの膜厚は６ｎｍ、シリコン酸化膜４１ａの膜厚は２ｎｍとなる。
【００５２】
次に、図３（ｃ）に示す工程で、シリコン酸化膜２１ａ、３１ａ、４１ａの上にＮ型の多結晶シリコン膜を堆積する。その後、多結晶シリコン膜の上にゲートパターンを有するレジスト５４を形成する。続いて、レジスト５４をマスクとして多結晶シリコン膜のドライエッチングを行うことにより、第１の領域１０ａ上にゲート電極２２を形成し、第２の領域１０ｂ上にゲート電極３２を形成し、第３の領域１０ｃ上にゲート電極４２を形成する。このとき、ゲート電極２２のゲート長は０．４μｍとなり、ゲート電極３２のゲート長は０．１μｍとなり、ゲート電極４２のゲート長は０．０６μｍとなる。その後、レジスト５４を除去する。なお、図３（ｃ）には、レジスト５４が残存した状態で、シリコン酸化膜２１ａ、３１ａ、４１ａをエッチングしてゲート絶縁膜２１、３１、４１を形成する構成を図示しているが、シリコン酸化膜２１ａ、３１ａ、４１ａのエッチングは後工程で行ってもよい。例えば、多結晶シリコン膜のドライエッチング後のレジスト５４の除去工程、及びその後の洗浄工程において、シリコン酸化膜２１ａ、３１ａ、４１ａのうち露出する部分を除去することにより、ゲート絶縁膜２１、３１、４１を形成してもよい。
【００５３】
次に、図４（ａ）に示す工程で、半導体基板１０の上に、第１の領域１０ａを覆い、第２の領域１０ｂ及び第３の領域１０ｃに開口を有するレジスト５５を形成する。そして、ゲート電極３２、４２及びレジスト５５をマスクとして、第２の領域１０ｂ及び第３の領域１０ｃに、Ａｓイオンを１０ｋｅＶ、１×１０14ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、第２の領域１０ｂにＮ型のＬＤＤ拡散領域３４を形成すると共に、第３の領域１０ｃにＮ型のＬＤＤ拡散領域４４を形成する。続いて、Ｂイオンを３０ｋｅＶ、１×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、ＬＤＤ拡散領域３４、４４の下側にＰ型のポケット拡散領域（図示せず）を形成する。その後、レジスト５５を除去する。
【００５４】
次に、図４（ｂ）に示す工程で、半導体基板１０の上に、第２の領域１０ｂ及び第３の領域１０ｃを覆い、第１の領域１０ａに開口を有するレジスト５６を形成する。そして、ゲート電極２２及びレジスト５６をマスクとして、第１の領域１０ａに、Ｐイオンを５ｋｅＶ、３×１０13ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、第１の領域１０ａに
、Ｎ型のＬＤＤ拡散領域２４を形成する。続いて、Ｂイオンを３０ｋｅＶ、５×１０12ｉｏｎｓ／ｃｍ2で注入する。これにより、ＬＤＤ拡散領域２４の下側にＰ型のポケット拡
散領域（図示せず）を形成する。その後、レジスト５６を除去する。なお、ＬＤＤ拡散領域２４は、ＬＤＤ拡散領域３４、４４よりも低い不純物濃度で、且つ深い接合深さで形成する。
【００５５】
次に、図４（ｃ）に示す工程で、半導体基板１０上の全面に、厚さ５０ｎｍのシリコン窒化膜を堆積する。その後、シリコン窒化膜のエッチバックを行うことにより、ゲート電極２２、３２、４２の側面上に、サイドウォール２３、３３、４３を形成する。その後、半導体基板１０に、ゲート電極２２、３２、４２及びサイドウォール２３、３３、４３をマスクとして、Ａｓイオンを２０ＫｅＶ、３×１０15ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、サイドウォール２３の外側に位置する第１の領域１０ａにＮ型のソース・ドレイン拡散領域２５を形成し、サイドウォール３３の外側に位置する第２の領域１０ｂにＮ型のソース・ドレイン拡散領域３５を形成し、サイドウォール４３の外側に位置する第３の領域１０ｃにＮ型のソース・ドレイン拡散領域４５を形成する。以上の工程により、半導体基板１０における第１の領域１０ａに形成された第１のＭＩＳトランジスタＴｒ１と、半導体基板１０における第２の領域１０ｂに形成された第２のＭＩＳトランジスタＴｒ２と、半導体基板１０における第３の領域１０ｃに形成された第３のＭＩＳトランジスタＴｒ３とを備えた半導体装置が形成される。
【００５６】
本実施形態では、シェアードスイッチトランジスタとして用いることができる第２のＭＩＳトランジスタＴｒ２のＬＤＤ拡散領域３４を、ロジックトランジスタとして用いることができる第３のＭＩＳトランジスタＴｒ３のＬＤＤ拡散領域４４と同一の不純物濃度プロファイルにしている。これにより、ゲート長を小さくしても、閾値電圧が低下するのを防止することができる。この結果、第２のＭＩＳトランジスタＴｒ２のゲート長を小さくすることにより、半導体装置の面積を縮小することができる。
【００５７】
図５は、ＭＩＳトランジスタの閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係を示すグラフ図である。図５に示すグラフにおいて、●は本実施形態の第２のＭＩＳトランジスタＴｒ２（シェアードスイッチトランジスタ）における閾値電圧のゲート長依存性を、○は従来のシェアードスイッチトランジスタ（図８に示すＴｒ２）における閾値電圧のゲート長依存性を示している。図５から、従来のシェアードスイッチトランジスタ構造ではゲート長が０．４μｍよりも小さくなると閾値電圧が低下するのに対し、本実施形態の第２のＭＩＳトランジスタＴｒ２の構造では、ゲート長が０．１μｍまで小さくなっても閾値電圧が低下していないことがわかる。むしろ、本実施形態の第２のＭＩＳトランジスタＴｒ２構造では、ゲート長が小さくなれば閾値電圧が増加していることから、逆短チャネル効果が生じていることが分かる。
【００５８】
これにより、従来のシェアードスイッチトランジスタ（図８に示すＴｒ２）のゲート長は０．４０μｍであるのに対し、本実施形態の第２のＭＩＳトランジスタＴｒ２のゲート長は０．１μｍにすることができる。この結果、例えば、図７に示すセンスアンプ回路におけるシェアードスイッチトランジスタＴｒ１４、Ｔｒ１５からなるシェアードスイッチ回路部に、本実施形態の第２のＭＩＳトランジスタＴｒ２を適用した場合、シェアードスイッチ回路部のゲート長方向の幅を従来の１．４２μｍから０．８２μｍにすることができ、４３％の幅の低減が可能となる。なお、本実施形態では、第２のＭＩＳトランジスタＴｒ２のＬＤＤ拡散領域３４を第３のＭＩＳトランジスタＴｒ３のＬＤＤ拡散領域４４と同工程で形成することができるので、従来よりも工程数及びコストの増加を伴うことなく半導体装置の面積を縮小化することができる。
【００５９】
本実施形態の説明では、第１のＭＩＳトランジスタＴｒ１をＩ／Ｏトランジスタに用い、第２のＭＩＳトランジスタＴｒ２をシェアードスイッチトランジスタに用い、第３のＭＩＳトランジスタＴｒ３をロジックトランジスタに用いる場合について説明したが、これに限るものでなく、他の用途のトランジスタに適用してもよい。例えば、第２のＭＩＳトランジスタＴｒ２は、シェアードスイッチトランジスタの他に、プリチャージトランジスタやイコライズトランジスタを用いることができる。シェアードスイッチトランジスタ、プリチャージトランジスタ及びイコライズトランジスタは近接した領域に形成されるため、これらのトランジスタを同条件で形成すればプロセスの簡略化が可能となる。
【００６０】
なお、本実施形態では、ＭＩＳトランジスタＴｒ１〜Ｔｒ３にＬＤＤ拡散領域２４、３４、４４を形成したが、その代わりとしてＳＤエクステンション拡散層を形成してもよい。
【００６１】
また、本実施形態では、Ｎチャネル型ＭＩＳトランジスタを形成する場合について説明したが、Ｐチャネル型ＭＩＳトランジスタを形成してもよい。
【産業上の利用可能性】
【００６２】
以上説明したように、本発明では、製造工程の増加を伴うことなくＤＲＡＭ混載半導体装置の面積縮小を実現することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】ＭＩＳトランジスタの閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係を示すグラフ図である。
【図６】一般的なＤＲＡＭ混載ＬＳＩのチップを示す平面図である。
【図７】ＤＲＡＭ混載ＬＳＩにおける一般的なセンスアンプ領域の回路構成を示す図である。
【図８】図６および図７の各領域に形成されたＭＩＳ型トランジスタの構成を示す断面図である。
【図９】従来のＭＩＳトランジスタにおける閾値電圧（Ｖｔ）のゲート長（Ｌｇ）依存性を示すグラフ図である。
【符号の説明】
【００６４】
１０      半導体基板
１０ａ    第１の領域
１０ｂ    第２の領域
１０ｃ    第３の領域
１１      素子分離領域
２１、３１、４１      ゲート絶縁膜
２１ａ、３１ａ、４１ａ      シリコン酸化膜
２２、３２、４２      ゲート電極
２３、３３、４３      サイドウォール
２４、３４、４４      ＬＤＤ拡散領域
２５、３５、４５      ソース・ドレイン拡散領域
２６、３６、４６      閾値制御層
５０〜５６      レジスト
【図１】
0004832069.tif 000002
【図２】
0004832069.tif 000003
【図３】
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【図４】
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【図５】
0004832069.tif 000006
【図６】
0004832069.tif 000007
【図７】
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【図８】
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【図９】
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