(57)【特許請求の範囲】
【請求項１】
低電圧の電源が供給されて低電圧の信号を出力するプリドライバと、高電圧の電源が供給されて前記低電圧の信号を高電圧の信号に変換するレベルシフタとを備えるレベルシフト回路であって、
前記レベルシフタは、前記低電圧の信号が入力される入力用のトランジスタを備え、この入力用のトランジスタのオン／オフの状態に応じて当該レベルシフタの出力信号を発生するものであって、
前記低電圧の電源よりも先に前記高電圧の電源が投入された場合に、前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段を備えていることを特徴とするレベルシフト回路。
【請求項２】
前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段は、前記高電圧の電源もしくはグランドと前記レベルシフタの入力用のトランジスタの入力端子との間に設けられた容量素子である請求項１に記載のレベルシフト回路。
【請求項３】
前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段は、前記高電圧の電源もしくはグランドと前記レベルシフタの入力用のトランジスタの入力端子との間に設けられた抵抗素子である請求項１に記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧の信号を高電圧の信号に変換するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
図８は、従来のレベルシフト回路の一例の構成回路図である。
同図に示すレベルシフト回路３０は、低電圧の信号ＶＩＮを高電圧の信号ＶＯＵＴに変換するもので、プリドライバの２つのインバータ１２，１４と、レベルシフタ１６と、出力最終段ドライバのインバータ１８とを備えている。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である。すなわち、電源ＶＤＤ１＜電源ＶＤＤ２である。
【０００３】
以下、通常動作時の、すなわち、電源ＶＤＤ１，ＶＤＤ２が共に供給されている場合のレベルシフト回路３０の動作を説明する。
【０００４】
まず、信号ＶＩＮがロウレベルの時、内部ノードＡは、信号ＶＩＮのロウレベルがインバータ１２により反転されてハイレベル（電源ＶＤＤ１の電圧レベル）、内部ノードＢは、内部ノードＡのハイレベルがインバータ１４により反転されてロウレベルである。
【０００５】
これに応じて、レベルシフタ１６のＮ型ＭＯＳトランジスタ（ＮＭＯＳ）Ｎ３はオン、ＮＭＯＳＮ４はオフであり、内部ノードＣはロウレベルである。また、内部ノードＣのロウレベルにより、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）Ｐ４はオンであり、内部ノードＤはハイレベル（電源ＶＤＤ２の電圧レベル）、ＰＭＯＳＰ３はオフである。
【０００６】
したがって、内部ノードＤのハイレベルはインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。
【０００７】
一方、信号ＶＩＮがハイレベル（電源ＶＤＤ１の電圧レベル）の時、内部ノードＡは、信号ＶＩＮのハイレベルがインバータ１２により反転されてロウレベル、内部ノードＢは、内部ノードＡのロウレベルがインバータ１４により反転されてハイレベル（電源ＶＤＤ１の電圧レベル）である。
【０００８】
これに応じて、レベルシフタ１６のＮＭＯＳＮ３はオフ、ＮＭＯＳＮ４はオンであり、内部ノードＤはロウレベルである。また、内部ノードＤのロウレベルにより、ＰＭＯＳＰ３はオンであり、内部ノードＣはハイレベル（電源ＶＤＤ２の電圧レベル）、ＰＭＯＳＰ４はオフである。
【０００９】
したがって、内部ノードＤのロウレベルはインバータ１８により反転され、信号ＶＯＵＴとしてハイレベル（電源ＶＤＤ２の電圧レベル）が出力される。
【００１０】
次に、電源ＶＤＤ１，ＶＤＤ２の投入時（立ち上げ時）の動作を説明する。
【００１１】
まず、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合、内部ノードＡ，Ｂは、ハイレベル（電源ＶＤＤ１の電圧レベル）またはロウレベルのどちらかに確定する。
続いて、電源ＶＤＤ２が立ち上がった時、内部ノードＣ，Ｄは、内部ノードＡ，Ｂの状態に応じて、ハイレベル（電源ＶＤＤ２の電圧レベル）またはロウレベルのどちらかに確定し、貫通電流は流れないので何ら問題はない。
【００１２】
これに対し、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合、図９のタイミングチャートに示すように、内部ノードＡ，Ｂは、電源ＶＤＤ１が立ち上がるまでの期間は、不定電圧状態である。
【００１３】
したがって、もしも内部ノードＡ，Ｂが中間レベルの場合は、レベルシフタ１６のＰＭＯＳＰ３およびＮＭＯＳＮ３、もしくは、ＰＭＯＳＰ４およびＮＭＯＳＮ４を介して貫通電流が流れる。また、ＰＭＯＳＰ４およびＮＭＯＳＮ４を介して貫通電流が流れて内部ノードＤが中間レベルになると、さらに出力最終段ドライバのインバータ１８のＰＭＯＳＰ５およびＮＭＯＳＮ５を介して貫通電流が流れるという問題が発生する。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧の異なる２つの電源の投入順序に係わらず、電源投入時の貫通電流を防止することができるレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、低電圧の電源が供給されて低電圧の信号を出力するプリドライバと、高電圧の電源が供給されて前記低電圧の信号を高電圧の信号に変換するレベルシフタとを備えるレベルシフト回路であって、
前記レベルシフタは、前記低電圧の信号が入力される入力用のトランジスタを備え、この入力用のトランジスタのオン／オフの状態に応じて当該レベルシフタの出力信号を発生するものであり、
前記低電圧の電源よりも先に前記高電圧の電源が投入された場合に、前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段を備えていることを特徴とするレベルシフト回路を提供するものである。
【００１６】
ここで、前記レベルシフタの入力用のトランジスタへの入力信号を確定する手段は、前記高電圧の電源もしくはグランドと前記レベルシフタの入力用のトランジスタの入力端子との間に設けられた容量素子、ないしは抵抗素子であるのが好ましい。
【００１７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のレベルシフト回路を詳細に説明する。
【００１８】
図１は、本発明のレベルシフト回路の一実施例の構成回路図である。
同図に示すレベルシフト回路１０は、低電圧の信号を高電圧の信号にレベル変換して出力するもので、プリドライバの２つのインバータ１２，１４と、レベルシフタ１６と、出力最終段ドライバのインバータ１８と、２つの容量素子Ｃ１，Ｃ２とを備えている。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である（電源ＶＤＤ１＜電源ＶＤＤ２）。
【００１９】
図示例のレベルシフト回路１０において、まず、プリドライバのインバータ１２は、低電圧の信号ＶＩＮを反転出力するもので、Ｐ型ＭＯＳトランジスタ（以後、ＰＭＯＳと記す）Ｐ１と、Ｎ型ＭＯＳトランジスタ（以後、ＮＭＯＳと記す）Ｎ１とを備えている。これらのＰＭＯＳＰ１およびＮＭＯＳＮ１は、低電圧の電源ＶＤＤ１とグランドとの間に直列に接続され、そのゲートは共に信号ＶＩＮに接続され、そのドレインは共に内部ノードＡに接続されている。
【００２０】
また、プリドライバのインバータ１４は、インバータ１２の出力信号（内部ノードＡ）を反転出力するもので、ＰＭＯＳＰ２と、ＮＭＯＳＮ２とを備えている。これらのＰＭＯＳＰ２およびＮＭＯＳＮ２は、低電圧の電源ＶＤＤ１とグランドとの間に直列に接続され、そのゲートは共に内部ノードＡに接続され、そのドレインは共に内部ノードＢに接続されている。
【００２１】
続いて、レベルシフタ１６は、プリドライバの２つのインバータ１２，１４の低電圧の出力信号に応じて、信号ＶＩＮをこれに対応する高電圧の信号に変換するもので、プリドライバのインバータ１２，１４の出力信号が入力される入力用トランジスタのＮＭＯＳＮ３およびＮ４と、この入力用トランジスタのオン／オフの状態に応じて、レベルシフタ１６の出力信号を発生する出力負荷としてのＰＭＯＳＰ３およびＰ４とを備えている。
【００２２】
ここで、ＰＭＯＳＰ３およびＮＭＯＳＮ３は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは、それぞれ内部ノードＤおよび内部ノードＡに接続されている。同じく、ＰＭＯＳＰ４およびＮＭＯＳＮ４は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは、それぞれ内部ノードＣおよび内部ノードＢに接続されている。
【００２３】
出力最終段ドライバのインバータ１８は、レベルシフタ１６の出力信号（内部ノードＤ）を反転し、信号ＶＯＵＴとして出力するもので、ＰＭＯＳＰ５と、ＮＭＯＳＮ５とを備えている。これらのＰＭＯＳＰ５およびＮＭＯＳＮ５は、高電圧の電源ＶＤＤ２とグランドとの間に直列に接続され、そのゲートは共に内部ノードＤに接続され、そのドレインは共に信号ＶＯＵＴに接続されている。
【００２４】
また、容量素子Ｃ１は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタ１６の入力用トランジスタのＮＭＯＳＮ３への入力信号（内部ノードＡ）を確定するもので、高電圧の電源ＶＤＤ２と内部ノードＡとの間に接続されている。この容量素子Ｃ１により、電源投入時の内部ノードＡの電圧レベルは、高電圧の電源ＶＤＤ２の電圧レベル付近まで上昇される。
【００２５】
最後に、容量素子Ｃ２は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタ１６の入力用トランジスタのＮＭＯＳＮ４への入力信号（内部ノードＢ）を確定するもので、内部ノードＢとグランドとの間に接続されている。この容量素子Ｃ２により、電源投入時の内部ノードＢの電圧レベルは、グランドの電圧レベル付近に抑えられる。
【００２６】
以下、レベルシフト回路１０の動作を説明する。
【００２７】
まず、通常動作時の、すなわち、電源ＶＤＤ１，ＶＤＤ２が共に供給されている場合のレベルシフト回路１０の動作、および、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合のレベルシフト回路１０の動作は、図８に示す従来のレベルシフト回路３０の動作と全く同じである。
したがって、以下の説明では、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合のレベルシフト回路１０の動作について説明を行う。
【００２８】
図２のタイミングチャートに示すように、レベルシフト回路１０では、電源ＶＤＤ１により先に電源ＶＤＤ２が立ち上がると、内部ノードＡは、容量素子Ｃ１を介して電源ＶＤＤ２に交流的に接続されているので、容量素子Ｃ１のカップリングにより電源ＶＤＤ２の立ち上がりと共に立ち上がる。
【００２９】
また、内部ノードＢは、容量素子Ｃ２を介してグランドに交流的に接続されているので、電源ＶＤＤ２が立ち上がる過渡状態ではほぼグランド近傍の電圧レベルとなる。そして、内部ノードＡが立ち上がり、プリドライバのインバータ１４のＮＭＯＳＮ２がオンすると、内部ノードＢは、このＮＭＯＳＮ２を介してグランドの電圧レベルに引き落とされる。
【００３０】
この結果、レベルシフタ１６のＮＭＯＳＮ３はオン、ＮＭＯＳＮ４はオフとなり、内部ノードＣはロウレベルになる。また、内部ノードＣがロウレベルになると、ＰＭＯＳＰ４はオンし、内部ノードＤはハイレベル（電源ＶＤＤ２の電圧レベル）となり、ＰＭＯＳＰ３はオフする。
【００３１】
また、内部ノードＤのハイレベルは出力最終段ドライバのインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。すなわち、レベルシフト回路１０では、電源ＶＤＤ１，ＶＤＤ２の投入順序に係わらず、貫通電流は流れない。
【００３２】
なお、上記実施例では、内部ノードＢとグランドとの間に容量素子Ｃ２を設けているが、前述のように、電源ＶＤＤ２の投入時に、容量素子Ｃ１によって内部ノードＡが立ち上がると、インバータ１４により内部ノードＢはグランドの電圧レベルに引き落とされるので、容量素子Ｃ２は必須の要件ではない。従って、図３に示すレベルシフト回路２０のように、容量素子Ｃ１を設けるだけでも図１の場合とほぼ同じ効果が得られる。
【００３３】
また、上記実施例の場合とは逆に、内部ノードＡとグランドとの間に容量素子Ｃ１を設け、かつ、電源ＶＤＤ２と内部ノードＢとの間に容量素子Ｃ２を設けるようにしても当然よい。この場合も、容量素子Ｃ２は必須の要件ではないが、電源ＶＤＤ２の投入時に、容量素子Ｃ１によって内部ノードＡの電圧レベルはグランド近傍の電圧レベルとなり、完全にグランドの電圧レベルとはならないので、容量素子Ｃ２を設ける方が好ましい。
【００３４】
また、上記実施例では、容量素子Ｃ１，Ｃ２を用いたが、これに限定されず、図４に示すレベルシフト回路２２のように、容量素子Ｃ１，Ｃ２の代わりに抵抗素子Ｒ１，Ｒ２を用いても同様の効果が得られる。ここで、抵抗素子Ｒ１，Ｒ２は、共に通常動作時には殆ど問題にならない程度の高抵抗値であるとする。
【００３５】
図４に示すレベルシフト回路２２では、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がると、内部ノードＡは、抵抗素子Ｒ１を介して電源ＶＤＤ２の立ち上がりと共に立ち上がる。また、内部ノードＢは、抵抗素子Ｒ２を介してほぼグランドの電圧レベルとなる。以後の動作は、図１に示すレベルシフト回路１０の場合と同じである。
【００３６】
また、図４に示すレベルシフト回路２２のように、抵抗素子Ｒ１，Ｒ２を用いた場合も、抵抗素子Ｒ２は必須の要件ではない。また、図４に示す例の場合とは逆に、内部ノードＡとグランドとの間に抵抗素子Ｒ１を設け、かつ、電源ＶＤＤ２と内部ノードＢとの間に抵抗素子Ｒ２を設けるようにしても当然よい。この場合も、抵抗素子Ｒ２は必須の要件ではないが、容量素子Ｃ２の場合と同じ理由で抵抗素子Ｒ２を設ける方が好ましい。
【００３７】
また、プリドライバおよび出力最終段ドライバは、必ずしもインバータである必要はない。また、レベルシフタは、プリドライバの出力信号が入力される入力用トランジスタを備え、この入力用トランジスタのオン／オフの状態に応じてレベルシフタの出力信号を発生するものであって、プリドライバの出力信号に応じて、低電圧の信号ＶＩＮを高電圧の信号に変換するものであれば、その回路構成は図示例のものに何ら限定されない。
【００３８】
以下、本発明の範囲を明らかにするために、図５〜７に示す本発明のレベルシフト回路の別の実施例を挙げて説明する。
【００３９】
まず、図５に示すレベルシフト回路２４は、図３に示すレベルシフト回路２０において、レベルシフタ１６の代わりに、ＰＭＯＳＰ３とＮＭＯＳＮ３との間にＰＭＯＳＰ６を挿入し、かつ、ＰＭＯＳＰ４とＮＭＯＳＮ４との間にＰＭＯＳＰ７を挿入したレベルシフタ１６ｂを用いたものである。このレベルシフタ１６ｂのＰＭＯＳＰ６，Ｐ７のゲートは、それぞれ内部ノードＡおよびＢに接続されている。
【００４０】
次に、図６に示すレベルシフト回路２６は、図３に示すレベルシフト回路２０において、レベルシフタ１６の代わりに、ＰＭＯＳＰ３とＮＭＯＳＮ３との間にＮＭＯＳＮ６を挿入し、かつ、ＰＭＯＳＰ４とＮＭＯＳＮ４との間にＮＭＯＳＮ７を挿入したレベルシフタ１６ｃを用いたものである。このレベルシフタ１６ｃのＮＭＯＳＮ６，Ｎ７のゲートは、共に電源ＶＤＤ１に接続されている。
【００４１】
これらの図５および図６に示すレベルシフト回路２４，２６の動作は、基本的に図１に示すレベルシフト回路１０の動作と同じである。
【００４２】
また、図７に示すレベルシフト回路２８は、図５に示すレベルシフト回路２４において、プリドライバとして直列に接続した２つのインバータ１２ｂを用い、レベルシフタ１６ｂの代わりに、図中左側半分のＰＭＯＳＰ３，Ｐ６およびＮＭＯＳＮ３からなるレベルシフタ１６ｄを用いたものである。レベルシフタ１６ｄのＰＭＯＳＰ３のゲートは信号ＶＯＵＴに接続され、出力最終段ドライバのＮＭＯＳＮ５のゲートは内部ノードＢに接続されている。
【００４３】
図７に示すレベルシフト回路２８では、通常動作時に、信号ＶＩＮがロウレベルの場合、内部ノードＡおよびＢは、それぞれロウレベルおよびハイレベル（電源ＶＤＤ１の電圧レベル）である。
【００４４】
したがって、インバータ１４のＰＭＯＳＰ２はオン、ＮＭＯＳＮ２はオフであり、出力最終段ドライバのインバータ１８の出力信号ＶＯＵＴはロウレベルである。また、信号ＶＯＵＴのロウレベルにより、レベルシフタ１６ｄのＰＭＯＳＰ３はオン、ＰＭＯＳＰ６はオン、ＮＭＯＳＮ３はオフであり、従って、内部ノードＣはハイレベル（電源ＶＤＤ２の電圧レベル）であり、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオフである。
【００４５】
一方、通常動作時に、信号ＶＩＮがハイレベル（電源ＶＤＤ１の電圧レベル）の場合、内部ノードＡおよびＢは、それぞれハイレベル（電源ＶＤＤ１の電圧レベル）およびロウレベルである。
【００４６】
したがって、レベルシフタ１６ｄのＰＭＯＳＰ６はオフ、ＮＭＯＳＮ３はオンであり、内部ノードＣはロウレベルである。これに応じて、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオン、ＮＭＯＳＮ５はオフであり、その出力信号ＶＯＵＴはハイレベル（電源ＶＤＤ２の電圧レベル）である。また、信号ＶＯＵＴのハイレベルにより、レベルシフタ１６ｄのＰＭＯＳＰ３はオフである。
【００４７】
次に、電源ＶＤＤ１，ＶＤＤ２の投入時において、まず、電源ＶＤＤ２よりも先に電源ＶＤＤ１が立ち上がった場合、内部ノードＡ，Ｂは、ハイレベル（電源ＶＤＤ１の電圧レベル）またはロウレベルのどちらかに確定する。
続いて、電源ＶＤＤ２が立ち上がった時、内部ノードＣは、内部ノードＡ，Ｂの状態に応じて、ハイレベル（電源ＶＤＤ２の電圧レベル）またはロウレベルのどちらかに確定し、貫通電流は流れない。
【００４８】
一方、電源ＶＤＤ１よりも先に電源ＶＤＤ２が立ち上がった場合、内部ノードＡは、容量素子Ｃ１により電源ＶＤＤ２の立ち上がりと共に立ち上がる。また、内部ノードＢは、内部ノードＡが立ち上がり、プリドライバのインバータ１４のＮＭＯＳＮ２がオンすると、このＮＭＯＳＮ２を介してグランドの電圧レベルに引き落とされる。
【００４９】
また、レベルシフタ１６ｄのＰＭＯＳＰ６はオフ、ＮＭＯＳＮ３はオンとなり、内部ノードＣはロウレベルになる。従って、出力最終段ドライバのインバータ１８のＰＭＯＳＰ５はオン、ＮＭＯＳＮ５はオフし、その出力信号ＶＯＵＴはハイレベル（電源ＶＤＤ２の電圧レベル）となり、レベルシフタ１６ｄのＰＭＯＳＰ３はオフする。すなわち、レベルシフト回路２８においても、電源ＶＤＤ１，ＶＤＤ２の投入順序に係わらず、貫通電流は流れない。
【００５０】
本発明のレベルシフト回路は、低電圧の電源ＶＤＤ１よりも先に高電圧の電源ＶＤＤ２が投入された場合に、レベルシフタの入力用トランジスタへの入力信号を確定する手段を備えることを特徴とするものであり、プリドライバ、レベルシフタおよび出力最終段ドライバの具体的な回路構成は、図５〜図７に一例を示すように各種の変更が可能である。なお、図５〜７では、容量素子Ｃ１を用いているが、もちろん抵抗素子を使用してもよい。
【００５１】
上記容量の構成に関しては、ゲート容量、ポリシリコン層−絶縁体層−ポリシリコン層で形成された容量、金属層−絶縁体層−ポリシリコン層で形成した容量等の様々な構成が可能で、特に限定されない。また、上記抵抗素子に関しても、拡散抵抗、ポリシリコン抵抗、金属抵抗等の様々な構成が可能で、特に限定されない。
【００５２】
本発明のレベルシフト回路は、基本的に以上のようなものである。
以上、本発明のレベルシフト回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００５３】
【発明の効果】
以上詳細に説明した様に、本発明のレベルシフト回路は、低電圧の電源よりも先に高電圧の電源が投入された場合に、レベルシフタの入力用のトランジスタへの入力信号を確定する手段を備えるものである。
これにより、本発明のレベルシフト回路によれば、高電圧および低電圧の電源の投入順序に係わらず、電源投入時の貫通電流を防止することができるという効果がある。
【図面の簡単な説明】
【図１】  本発明のレベルシフト回路の一実施例の構成回路図である。
【図２】  本発明のレベルシフト回路の動作を表す一実施例のタイミングチャートである。
【図３】  本発明のレベルシフト回路の別の実施例の構成回路図である。
【図４】  本発明のレベルシフト回路の別の実施例の構成回路図である。
【図５】  本発明のレベルシフト回路の別の実施例の構成回路図である。
【図６】  本発明のレベルシフト回路の別の実施例の構成回路図である。
【図７】  本発明のレベルシフト回路の別の実施例の構成回路図である。
【図８】  従来のレベルシフト回路の一例の構成回路図である。
【図９】  従来のレベルシフト回路の動作を表す一例のタイミングチャートである。
【符号の説明】
１０，２０，２２，２４，２６，２８，３０  レベルシフト回路
１２，１２ｂ，１４，１８  インバータ
１６，１６ｂ，１６ｃ，１６ｄ  レベルシフタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
Ｃ１，Ｃ２  容量素子
Ｒ１，Ｒ２  抵抗素子
ＶＤＤ１，ＶＤＤ２  電源
Ａ，Ｂ，Ｃ，Ｄ  内部ノード
ＶＩＮ，ＶＯＵＴ  信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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