(57)【特許請求の範囲】
【請求項１】
交互に積層された誘電体層と導体層とを含む積層基板と、
前記積層基板に搭載され、高周波信号の経路の切り替えを行う半導体スイッチ素子と、
前記導体層を用いて構成されると共に前記半導体スイッチ素子に接続されたフィルタと、
前記高周波信号の入出力のための複数の信号端子と、
前記半導体スイッチ素子の状態を切り替えるための第１および第２の制御信号が入力される第１および第２の制御端子と、
前記半導体スイッチ素子と前記第１および第２の制御端子とを接続する第１および第２の制御信号経路とを備えた高周波モジュールであって、
前記信号端子および第１および第２の制御端子は、前記積層基板の外周面に配置され、
前記第１の制御信号経路は、前記導体層を用いて構成されて前記誘電体層の面に沿って延びる第１の制御信号用線路を含み、
前記第２の制御信号経路は、前記導体層を用いて構成されて前記誘電体層の面に沿って延びる第２の制御信号用線路を含み、
前記導体層は、前記第１および第２の制御信号用線路を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層を含み、
前記各接地用導体層と前記第１および第２の制御信号用線路との間には、他の導体層は介在せず、
前記半導体スイッチ素子は、前記第１の制御信号経路を介して前記第１の制御端子に接続される第１のポートと、前記第２の制御信号経路を介して前記第２の制御端子に接続される第２のポートとを有し、前記積層基板の上面に搭載され、
前記導体層は、前記積層基板の上面に配置され、前記第１および第２のポートが接続される第１および第２のポート用導体層を含み、
前記第１の制御信号経路は、更に、前記第１のポート用導体層に接続された第１のスルーホールと、この第１のスルーホールと前記第１の制御信号用線路の一端部とを接続する第１の接続経路とを含み、前記第１の制御信号用線路の他端部は前記第１の制御端子に接続され、
前記第２の制御信号経路は、更に、前記第２のポート用導体層に接続された第２のスルーホールと、この第２のスルーホールと前記第２の制御信号用線路の一端部とを接続する第２の接続経路とを含み、前記第２の制御信号用線路の他端部は前記第２の制御端子に接続され、
前記第１の接続経路と第２の接続経路は、それぞれ、直列に接続された複数のスルーホールを含み、
前記第１の接続経路に含まれる複数のスルーホールと前記第２の接続経路に含まれる複数のスルーホールとの間の距離は、前記第１の接続経路に含まれる複数のスルーホールと前記第２の接続経路に含まれる複数のスルーホールが存在する前記積層方向におけるいかなる位置においても、前記第１のスルーホールと第２のスルーホールとの間の距離よりも小さいことを特徴とする高周波モジュール。
【請求項２】
前記第１の接続経路は、更に、第１の接続経路に含まれる複数のスルーホールと前記第１のスルーホールとを接続する接続用導体層を含むことを特徴とする請求項１記載の高周波モジュール。
【請求項３】
前記フィルタは、それぞれ前記導体層を用いて形成されて前記積層基板の上面に近い方の接地用導体層と前記積層基板の上面との間に配置されたキャパシタおよびインダクタを含み、
前記キャパシタとインダクタのうちインダクタの方が前記積層基板の上面に近い位置に配置されていることを特徴とする請求項１または２記載の高周波モジュール。
【請求項４】
アンテナに接続されるアンテナ端子と、
第１の周波数帯域における受信信号を出力する第１の受信信号端子と、
前記第１の周波数帯域よりも高周波側の第２の周波数帯域における受信信号を出力する第２の受信信号端子と、
前記第１の周波数帯域における送信信号が入力される第１の送信信号端子と、
前記第２の周波数帯域における送信信号が入力される第２の送信信号端子と、
前記アンテナ端子に接続された半導体スイッチ素子と、
前記半導体スイッチ素子の状態を切り替えるための第１および第２の制御信号が入力される第１および第２の制御端子と、
前記半導体スイッチ素子と前記第１および第２の制御端子とを接続する第１および第２の制御信号経路と、
前記第１および第２の受信信号端子および前記半導体スイッチ素子に接続され、第１の周波数帯域における受信信号と前記第２の周波数帯域における受信信号とを分離する第１のダイプレクサと、
前記第１および第２の送信信号端子および前記半導体スイッチ素子に接続され、第１の周波数帯域における送信信号と前記第２の周波数帯域における送信信号とを分離する第２のダイプレクサと、
交互に積層された誘電体層と導体層とを含み、上記各要素を一体化する積層基板とを備えた高周波モジュールであって、
前記半導体スイッチ素子は、前記第１および第２のダイプレクサのいずれかを前記アンテナ端子に接続するものであり、
前記半導体スイッチ素子は、前記積層基板に搭載され、
前記第１および第２のダイプレクサは、それぞれフィルタを含み、
前記第１の制御信号経路は、前記導体層を用いて構成されて前記誘電体層の面に沿って延びる第１の制御信号用線路を含み、
前記第２の制御信号経路は、前記導体層を用いて構成されて前記誘電体層の面に沿って延びる第２の制御信号用線路を含み、
前記導体層は、前記第１および第２の制御信号用線路を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層を含み、
前記各接地用導体層と前記第１および第２の制御信号用線路との間には、他の導体層は介在せず、
前記半導体スイッチ素子は、前記第１の制御信号経路を介して前記第１の制御端子に接続される第１のポートと、前記第２の制御信号経路を介して前記第２の制御端子に接続される第２のポートとを有し、前記積層基板の上面に搭載され、
前記導体層は、前記積層基板の上面に配置され、前記第１および第２のポートが接続される第１および第２のポート用導体層を含み、
前記第１の制御信号経路は、更に、前記第１のポート用導体層に接続された第１のスルーホールと、この第１のスルーホールと前記第１の制御信号用線路の一端部とを接続する第１の接続経路とを含み、前記第１の制御信号用線路の他端部は前記第１の制御端子に接続され、
前記第２の制御信号経路は、更に、前記第２のポート用導体層に接続された第２のスルーホールと、この第２のスルーホールと前記第２の制御信号用線路の一端部とを接続する第２の接続経路とを含み、前記第２の制御信号用線路の他端部は前記第２の制御端子に接続され、
前記第１の接続経路と第２の接続経路は、それぞれ、直列に接続された複数のスルーホールを含み、
前記第１の接続経路に含まれる複数のスルーホールと前記第２の接続経路に含まれる複数のスルーホールとの間の距離は、前記第１の接続経路に含まれる複数のスルーホールと前記第２の接続経路に含まれる複数のスルーホールが存在する前記積層方向におけるいかなる位置においても、前記第１のスルーホールと第２のスルーホールとの間の距離よりも小さいことを特徴とする高周波モジュール。
【請求項５】
前記第１の接続経路は、更に、第１の接続経路に含まれる複数のスルーホールと前記第１のスルーホールとを接続する接続用導体層を含むことを特徴とする請求項４記載の高周波モジュール。
【請求項６】
前記フィルタは、それぞれ前記導体層を用いて形成されて前記積層基板の上面に近い方の接地用導体層と前記積層基板の上面との間に配置されたキャパシタおよびインダクタを含み、
前記キャパシタとインダクタのうちインダクタの方が前記積層基板の上面に近い位置に配置されていることを特徴とする請求項４または５記載の高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板の内部にフィルタが形成され、積層基板に半導体スイッチ素子が搭載された高周波モジュールに関する。
【背景技術】
【０００２】
近年、簡単にネットワーク構築できる技術として、電波を用いてＬＡＮ（ローカルエリアネットワーク）を構成する無線ＬＡＮが注目されている。この無線ＬＡＮには、周波数帯域として２．４ＧＨｚ帯を使用するＩＥＥＥ８０２．１１ｂおよびＩＥＥＥ８０２．１１ｇや、周波数帯域として５ＧＨｚ帯を使用するＩＥＥＥ８０２．１１ａのように、複数の規格が存在している。そのため、無線ＬＡＮ用の通信装置としては、複数の規格に対応できるものが望まれている。
【０００３】
ところで、無線ＬＡＮ用の通信装置において、アンテナに接続され、高周波信号を処理する回路部分（以下、高周波回路部という。）は、例えば、カード型のアダプタに内蔵される。また、無線ＬＡＮ用の通信装置は、携帯電話機等の移動体通信機器に搭載することも期待されている。これらのことから、高周波回路部の小型化が望まれている。
【０００４】
携帯電話機等の移動体通信機器では、複数の周波数帯域に対応可能な高周波回路部を、積層基板を用いてモジュール化したものが知られている。例えば、特許文献１には、２つのダイプレクサと１つのスイッチ回路とを含むモジュールが記載されている。このモジュールにおいて、スイッチ回路は、１つのアンテナに対して、２つのダイプレクサのうちの一方を切り替えて接続する。また、スイッチ回路は、積層基板に搭載された半導体スイッチ素子によって構成されている。各ダイプレクサは、異なる周波数帯域の２つの信号を分離する。また、各ダイプレクサは、積層基板の内部に形成されている。一般的に、ダイプレクサは、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ等の複数のフィルタを組み合わせて構成される。
【０００５】
特許文献２には、複数の誘電体層を積層してなる積層体内にグランド電極が形成された高周波部品において、積層体の実装面の中央に実装用補助パッドを設けると共に、グランド電極と実装用補助パッドとを導通させる技術が記載されている。また、特許文献２には、積層体内に、上下に離れた２つのグランド電極を配置した構成が記載されている。
【０００６】
特許文献３には、多層基板を用いた高周波部品の内部に接地電極を設け、高周波部品の内部において、コンデンサを接地電極の近くに配置し、インダクタンス素子を接地電極から離れた位置に配置する技術が記載されている。
【０００７】
特許文献４には、多層基板を用いた高周波モジュールにおいて、ストリップライン導体に対して積層方向の両側にグランド電極を配置してトリプレート型ストリップライン共振器を構成し、この共振器の上側と下側にそれぞれコンデンサを配置する技術が記載されている。
【０００８】
【特許文献１】特開２００３−１５２５８８号公報
【特許文献２】特開２００４−２２２０８７号公報
【特許文献３】特開平１１−１０３２２９号公報
【特許文献４】特開平１１−２１４８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、特許文献１に記載されたモジュールのように、積層基板の内部にフィルタが形成され、積層基板に半導体スイッチ素子が搭載されたモジュールについて考える。半導体スイッチ素子を制御するためには制御信号が必要である。この制御信号が入力される制御端子は、通常、積層基板の底面における周縁部の近傍や積層基板の側面に設けられる。そのため、積層基板の内部には、半導体スイッチ素子に接続される導体層と制御端子とを接続するための制御信号用の線路が設けられる。
【００１０】
従来のモジュールでは、積層基板内において、制御信号用の線路とフィルタとの間で電磁気的な結合が生じ、その結果、フィルタの特性が劣化する場合があるという問題点があった。制御信号用の線路とフィルタとの電磁気的な結合によるフィルタの特性の劣化としては、例えば、通過帯域内において局所的に挿入損失が大きくなったり、遮断周波数が所望の周波数からずれたり、急峻な遮断特性が得られなくなったりすることが挙げられる。
【００１１】
特許文献２に記載された技術によれば、絶対的なグランド電位を得ることによって、積層体内に設けられたローパスフィルタの減衰特性を向上させることができる。しかしながら、特許文献２に記載された技術では、制御信号用の線路とフィルタとの電磁気的な結合によるフィルタの特性の劣化を防止することはできない。
【００１２】
特許文献３に記載された技術によれば、多層基板内のスペースを有効に利用することができると共に、インダクタンス素子のＱの低下を防止することができる。しかしながら、特許文献３に記載された技術では、制御信号用の線路とフィルタとの電磁気的な結合によるフィルタの特性の劣化を防止することはできない。
【００１３】
特許文献４に記載された技術によれば、多層基板内の電極を効率的に利用することができる。しかしながら、特許文献４に記載された技術では、制御信号用の線路とフィルタとの電磁気的な結合によるフィルタの特性の劣化を防止することはできない。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層基板の内部にフィルタが形成され、積層基板に半導体スイッチ素子が搭載された高周波モジュールにおいて、半導体スイッチ素子を制御する制御信号用の線路とフィルタとの電磁気的な結合によるフィルタの特性の劣化を防止することができるようにした高周波モジュールを提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の高周波モジュールは、
交互に積層された誘電体層と導体層とを含む積層基板と、
積層基板に搭載され、高周波信号の経路の切り替えを行う半導体スイッチ素子と、
導体層を用いて構成されると共に半導体スイッチ素子に接続されたフィルタと、
高周波信号の入出力のための複数の信号端子と、
半導体スイッチ素子の状態を切り替えるための制御信号が入力される制御端子と、
半導体スイッチ素子と制御端子とを接続する制御信号経路とを備えている。
【００１６】
本発明の第１の高周波モジュールにおいて、信号端子および制御端子は、積層基板の外周面に配置されている。制御信号経路は、導体層を用いて構成されて誘電体層の面に沿って延びる制御信号用線路を含んでいる。導体層は、制御信号用線路を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層を含んでいる。各接地用導体層と制御信号用線路との間には、他の導体層は介在していない。
【００１７】
本発明の第２の高周波モジュールは、
アンテナに接続されるアンテナ端子と、
第１の周波数帯域における受信信号を出力する第１の受信信号端子と、
第１の周波数帯域よりも高周波側の第２の周波数帯域における受信信号を出力する第２の受信信号端子と、
第１の周波数帯域における送信信号が入力される第１の送信信号端子と、
第２の周波数帯域における送信信号が入力される第２の送信信号端子と、
アンテナ端子に接続された半導体スイッチ素子と、
半導体スイッチ素子の状態を切り替えるための制御信号が入力される制御端子と、
半導体スイッチ素子と制御端子とを接続する制御信号経路と、
第１および第２の受信信号端子および半導体スイッチ素子に接続され、第１の周波数帯域における受信信号と第２の周波数帯域における受信信号とを分離する第１のダイプレクサと、
第１および第２の送信信号端子および半導体スイッチ素子に接続され、第１の周波数帯域における送信信号と第２の周波数帯域における送信信号とを分離する第２のダイプレクサと、
交互に積層された誘電体層と導体層とを含み、上記各要素を一体化する積層基板とを備えている。
【００１８】
本発明の第２の高周波モジュールにおいて、半導体スイッチ素子は、第１および第２のダイプレクサのいずれかをアンテナ端子に接続するものである。また、半導体スイッチ素子は、積層基板に搭載されている。第１および第２のダイプレクサは、それぞれフィルタを含んでいる。制御信号経路は、導体層を用いて構成されて誘電体層の面に沿って延びる制御信号用線路を含んでいる。導体層は、制御信号用線路を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層を含んでいる。各接地用導体層と制御信号用線路との間には、他の導体層は介在していない。
【００１９】
本発明の第１または第２の高周波モジュールでは、制御信号用線路が２つの接地用導体層によって挟まれることから、制御信号用線路とフィルタとの間における電磁気的な結合の発生を防止することができる。
【００２０】
本発明の第１または第２の高周波モジュールにおいて、積層基板は、半導体スイッチ素子と制御信号用線路の一端部とを接続し、制御信号経路の一部を構成するスルーホールを含み、制御信号用線路の他端部は、制御端子に接続されていてもよい。
【００２１】
また、本発明の第１または第２の高周波モジュールにおいて、半導体スイッチ素子は、積層基板の上面に配置され、フィルタは、それぞれ導体層を用いて形成されて積層基板の上面に近い方の接地用導体層と積層基板の上面との間に配置されたキャパシタおよびインダクタを含み、キャパシタとインダクタのうちインダクタの方が積層基板の上面に近い位置に配置されていてもよい。
【発明の効果】
【００２２】
本発明の第１または第２の高周波モジュールでは、制御信号用線路が２つの接地用導体層によって挟まれる。これにより、本発明によれば、制御信号用線路とフィルタとの間における電磁気的な結合の発生を防止することができ、その結果、フィルタの特性の劣化を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。始めに、本発明の一実施の形態に係る高周波モジュールについて説明する。本実施の形態に係る高周波モジュールは、無線ＬＡＮ用の通信装置に用いられ、第１の周波数帯域における受信信号および送信信号と、第１の周波数帯域よりも高周波側の第２の周波数帯域における受信信号および送信信号とを処理するものである。第１の周波数帯域は、例えばＩＥＥＥ８０２．１１ｂやＩＥＥＥ８０２．１１ｇにおいて使用される２．４ＧＨｚ帯である。第２の周波数帯域は、例えばＩＥＥＥ８０２．１１ａにおいて使用される５ＧＨｚ帯である。また、本実施の形態に係る高周波モジュールは、ダイバシティに対応可能なものである。
【００２４】
図３は、本実施の形態に係る高周波モジュールを示す回路図である。本実施の形態に係る高周波モジュール１は、それぞれ異なるアンテナ１０１，１０２に接続される第１および第２のアンテナ端子ＡＮＴ１，ＡＮＴ２と、第１の周波数帯域における受信信号（以下、第１の受信信号という。）を出力する第１の受信信号端子ＲＸ１と、第２の周波数帯域における受信信号（以下、第２の受信信号という。）を出力する第２の受信信号端子ＲＸ２と、第１の周波数帯域における送信信号（以下、第１の送信信号という。）が入力される第１の送信信号端子ＴＸ１と、第２の周波数帯域における送信信号（以下、第２の送信信号という。）が入力される第２の送信信号端子ＴＸ２と、第１の制御信号ＶＣ１が入力される第１の制御端子ＣＴ１と、第２の制御信号ＶＣ２が入力される第２の制御端子ＣＴ２とを備えている。受信信号端子ＲＸ１，ＲＸ２、送信信号端子ＴＸ１，ＴＸ２および制御端子ＣＴ１，ＣＴ２は、外部回路に接続される。
【００２５】
高周波モジュール１は、更に、アンテナ端子ＡＮＴ１，ＡＮＴ２に接続された半導体スイッチ素子１０と、受信信号端子ＲＸ１，ＲＸ２および半導体スイッチ素子１０に接続された第１のダイプレクサ１１と、送信信号端子ＴＸ１，ＴＸ２および半導体スイッチ素子１０に接続された第２のダイプレクサ１２とを備えている。
【００２６】
高周波モジュール１は、更に、キャパシタ１３〜１６を備えている。キャパシタ１３は、半導体スイッチ素子１０とアンテナ端子ＡＮＴ１との間の信号経路に直列に挿入されている。キャパシタ１４は、半導体スイッチ素子１０とアンテナ端子ＡＮＴ２との間の信号経路に直列に挿入されている。キャパシタ１５は、半導体スイッチ素子１０とダイプレクサ１１との間の信号経路に直列に挿入されている。キャパシタ１６は、半導体スイッチ素子１０とダイプレクサ１２との間の信号経路に直列に挿入されている。キャパシタ１３，１４，１５，１６は、いずれも、制御信号ＶＣ１，ＶＣ２に起因する直流の通過を阻止するものである。
【００２７】
半導体スイッチ素子１０は、６つのポートＰ１〜Ｐ６を有している。ポートＰ１は、キャパシタ１３を介してアンテナ端子ＡＮＴ１に接続されている。ポートＰ２は、キャパシタ１４を介してアンテナ端子ＡＮＴ２に接続されている。ポートＰ３は、キャパシタ１５を介してダイプレクサ１１に接続されている。ポートＰ４は、キャパシタ１６を介してダイプレクサ１２に接続されている。ポートＰ５，Ｐ６は、それぞれ、制御端子ＣＴ１，ＣＴ２に接続されている。
【００２８】
半導体スイッチ素子１０は、更に、それぞれ導通状態と非導通状態が選択される４つのスイッチＳＷ１〜ＳＷ４を有している。各スイッチＳＷ１〜ＳＷ４は、それぞれ、例えばＧａＡｓ化合物半導体による電界効果トランジスタを用いて構成されている。スイッチＳＷ１の一端はポートＰ１に接続され、スイッチＳＷ１の他端はポートＰ３に接続されている。スイッチＳＷ２の一端はポートＰ２に接続され、スイッチＳＷ２の他端はポートＰ３に接続されている。スイッチＳＷ３の一端はポートＰ２に接続され、スイッチＳＷ３の他端はポートＰ４に接続されている。スイッチＳＷ４の一端はポートＰ１に接続され、スイッチＳＷ４の他端はポートＰ４に接続されている。
【００２９】
スイッチＳＷ１とスイッチＳＷ３は、ポートＰ５に入力される制御信号ＶＣ１がハイレベルのときに導通状態となり、制御信号ＶＣ１がローレベルのときに非導通状態となる。スイッチＳＷ２とスイッチＳＷ４は、ポートＰ６に入力される制御信号ＶＣ２がハイレベルのときに導通状態となり、制御信号ＶＣ２がローレベルのときに非導通状態となる。従って、制御信号ＶＣ１がハイレベルで、制御信号ＶＣ２がローレベルのときには、ポートＰ１とポートＰ３が接続され、ポートＰ２とポートＰ４が接続される。このとき、ダイプレクサ１１はアンテナ端子ＡＮＴ１に接続され、ダイプレクサ１２はアンテナ端子ＡＮＴ２に接続される。一方、制御信号ＶＣ１がローレベルで、制御信号ＶＣ２がハイレベルのときには、ポートＰ１とポートＰ４が接続され、ポートＰ２とポートＰ３が接続される。このとき、ダイプレクサ１１はアンテナ端子ＡＮＴ２に接続され、ダイプレクサ１２はアンテナ端子ＡＮＴ１に接続される。このように、半導体スイッチ素子１０は、ダイプレクサ１１，１２のいずれかを、アンテナ端子ＡＮＴ１，ＡＮＴ２のいずれかに接続する。
【００３０】
ダイプレクサ１１は、３つのポートＰ１１〜Ｐ１３を有している。ポートＰ１１は、キャパシタ１５を介して半導体スイッチ素子１０のポートＰ３に接続されている。ポートＰ１２は、受信信号端子ＲＸ１に接続されている。ポートＰ１３は、受信信号端子ＲＸ２に接続されている。
【００３１】
ダイプレクサ１１は、更に、２つのバンドパスフィルタ（以下、ＢＰＦと記す。）２０，３０と、ローパスフィルタ（以下、ＬＰＦとも記す。）４０を有している。ＢＰＦ２０の一端はポートＰ１１に接続されている。ＢＰＦ２０の他端はポートＰ１２に接続されている。ＢＰＦ３０の一端はポートＰ１１に接続されている。ＢＰＦ３０の他端はＬＰＦ４０の一端に接続されている。ＬＰＦ４０の他端はポートＰ１３に接続されている。
【００３２】
ＢＰＦ２０は、インダクタ８１と、インダクタンスを有する伝送線路２１，２４と、キャパシタ２２，２３，２５，８２とを有している。伝送線路２１およびキャパシタ２２，２３の各一端は、インダクタ８１を介してポートＰ１１に接続されている。伝送線路２１およびキャパシタ２２の各他端は接地されている。伝送線路２４およびキャパシタ２５の各一端は、キャパシタ２３の他端に接続されていると共に、キャパシタ８２を介してポートＰ１２に接続されている。伝送線路２４およびキャパシタ２５の各他端は接地されている。伝送線路２１とキャパシタ２２は、並列共振回路を構成している。伝送線路２４とキャパシタ２５は、他の並列共振回路を構成している。このように、ＢＰＦ２０は、２つの並列共振回路を用いて構成されている。
【００３３】
ＢＰＦ３０は、インダクタンスを有する伝送線路３１，３４と、キャパシタ３２，３３，３５，８３，８４とを有している。伝送線路３１およびキャパシタ３２，３３の各一端は、キャパシタ８３を介してポートＰ１１に接続されている。伝送線路３１およびキャパシタ３２の各他端は接地されている。伝送線路３４およびキャパシタ３５の各一端は、キャパシタ３３の他端に接続されていると共に、キャパシタ８４を介してＬＰＦ４０に接続されている。伝送線路３４およびキャパシタ３５の各他端は接地されている。伝送線路３１とキャパシタ３２は、並列共振回路を構成している。伝送線路３４とキャパシタ３５は、他の並列共振回路を構成している。このように、ＢＰＦ３０は、２つの並列共振回路を用いて構成されている。
【００３４】
ＬＰＦ４０は、インダクタ４１と、キャパシタ４２，４３，４４とを有している。インダクタ４１およびキャパシタ４２，４３の各一端は、ＢＰＦ３０に接続されている。インダクタ４１およびキャパシタ４３の各他端は、ポートＰ１３に接続されている。キャパシタ４２の他端は接地されている。キャパシタ４４の一端はポートＰ１３に接続され、キャパシタ４４の他端は接地されている。
【００３５】
ＢＰＦ２０は、第１の周波数帯域内の周波数の信号を通過させ、第１の周波数帯域外の周波数の信号を遮断する。これにより、ＢＰＦ２０は、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力され半導体スイッチ素子１０を通過した第１の受信信号を通過させて受信信号端子ＲＸ１に送る。インダクタ８１およびキャパシタ８２は、ＢＰＦ２０を含む、第１の受信信号の経路における通過特性を改善する。
【００３６】
ＢＰＦ３０は、第２の周波数帯域内の周波数の信号を通過させ、第２の周波数帯域外の周波数の信号を遮断する。ＬＰＦ４０は、第２の周波数帯域内の周波数の信号および第２の周波数帯域よりも低周波側の周波数の信号を通過させ、第２の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、ＢＰＦ３０およびＬＰＦ４０は、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力され半導体スイッチ素子１０を通過した第２の受信信号を通過させて受信信号端子ＲＸ２に送る。キャパシタ８３，８４は、ＢＰＦ３０およびＬＰＦ４０を含む、第２の受信信号の経路における通過特性を改善する。
【００３７】
ダイプレクサ１２は、３つのポートＰ２１〜Ｐ２３を有している。ポートＰ２１は、キャパシタ１６を介して半導体スイッチ素子１０のポートＰ４に接続されている。ポートＰ２２は、送信信号端子ＴＸ１に接続されている。ポートＰ２３は、送信信号端子ＴＸ２に接続されている。
【００３８】
ダイプレクサ１２は、更に、２つのＢＰＦ５０，６０と、ＬＰＦ７０を有している。ＢＰＦ５０の一端はポートＰ２１に接続されている。ＢＰＦ５０の他端はポートＰ２２に接続されている。ＢＰＦ６０の一端はポートＰ２１に接続されている。ＢＰＦ６０の他端はＬＰＦ７０の一端に接続されている。ＬＰＦ７０の他端はポートＰ２３に接続されている。
【００３９】
ＢＰＦ５０は、インダクタ９１と、インダクタンスを有する伝送線路５１，５４と、キャパシタ５２，５３，５５，９２とを有している。伝送線路５１およびキャパシタ５２，５３の各一端は、インダクタ９１を介してポートＰ２１に接続されている。伝送線路５１およびキャパシタ５２の各他端は接地されている。伝送線路５４およびキャパシタ５５の各一端は、キャパシタ５３の他端に接続されていると共に、キャパシタ９２を介してポートＰ２２に接続されている。伝送線路５４およびキャパシタ５５の各他端は接地されている。伝送線路５１とキャパシタ５２は、並列共振回路を構成している。伝送線路５４とキャパシタ５５は、他の並列共振回路を構成している。このように、ＢＰＦ５０は、２つの並列共振回路を用いて構成されている。
【００４０】
ＢＰＦ６０は、インダクタンスを有する伝送線路６１，６４と、キャパシタ６２，６３，６５，９３，９４とを有している。伝送線路６１およびキャパシタ６２，６３の各一端は、キャパシタ９３を介してポートＰ２１に接続されている。伝送線路６１およびキャパシタ６２の各他端は接地されている。伝送線路６４およびキャパシタ６５の各一端は、キャパシタ６３の他端に接続されていると共に、キャパシタ９４を介してＬＰＦ７０に接続されている。伝送線路６４およびキャパシタ６５の各他端は接地されている。伝送線路６１とキャパシタ６２は、並列共振回路を構成している。伝送線路６４とキャパシタ６５は、他の並列共振回路を構成している。このように、ＢＰＦ６０は、２つの並列共振回路を用いて構成されている。
【００４１】
ＬＰＦ７０は、インダクタ７１と、キャパシタ７２，７３，７４とを有している。インダクタ７１およびキャパシタ７２，７３の各一端は、ＢＰＦ６０に接続されている。インダクタ７１およびキャパシタ７３の各他端は、ポートＰ２３に接続されている。キャパシタ７２の他端は接地されている。キャパシタ７４の一端はポートＰ２３に接続され、キャパシタ７４の他端は接地されている。
【００４２】
ＢＰＦ５０は、第１の周波数帯域内の周波数の信号を通過させ、第１の周波数帯域外の周波数の信号を遮断する。これにより、ＢＰＦ５０は、送信信号端子ＴＸ１に入力された第１の送信信号を通過させて半導体スイッチ素子１０に送る。インダクタ９１およびキャパシタ９２は、ＢＰＦ５０を含む、第１の送信信号の経路における通過特性を改善する。
【００４３】
ＢＰＦ６０は、第２の周波数帯域内の周波数の信号を通過させ、第２の周波数帯域外の周波数の信号を遮断する。ＬＰＦ７０は、第２の周波数帯域内の周波数の信号および第２の周波数帯域よりも低周波側の周波数の信号を通過させ、第２の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、ＢＰＦ６０およびＬＰＦ７０は、送信信号端子ＴＸ２に入力された第２の送信信号を通過させて半導体スイッチ素子１０に送る。キャパシタ９３，９４は、ＢＰＦ６０およびＬＰＦ７０を含む、第２の送信信号の経路における通過特性を改善する。
【００４４】
高周波モジュール１では、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力された第１の受信信号は、半導体スイッチ素子１０およびＢＰＦ２０を通過して受信信号端子ＲＸ１に送られる。また、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力された第２の受信信号は、半導体スイッチ素子１０、ＢＰＦ３０およびＬＰＦ４０を通過して受信信号端子ＲＸ２に送られる。また、送信信号端子ＴＸ１に入力された第１の送信信号は、ＢＰＦ５０および半導体スイッチ素子１０を通過してアンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に送られる。また、送信信号端子ＴＸ２に入力された第２の送信信号は、ＬＰＦ７０、ＢＰＦ６０および半導体スイッチ素子１０を通過してアンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に送られる。
【００４５】
次に、図１および図２を参照して、高周波モジュール１の構造について説明する。図１は、高周波モジュール１の平面図である。図２は、高周波モジュール１の外観を示す斜視図である。図１および図２に示したように、高周波モジュール１は、高周波モジュール１の上記各要素を一体化する積層基板２００を備えている。積層基板２００は、交互に積層された誘電体層と導体層とを有している。高周波モジュール１における回路は、積層基板２００の内部または表面上の導体層と、積層基板２００の上面に搭載された素子とを用いて構成されている。ここでは、一例として、図３における半導体スイッチ素子１０およびキャパシタ１３〜１６が、積層基板２００に搭載されているものとする。積層基板２００は、例えば低温同時焼成セラミック多層基板になっている。
【００４６】
前述の各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２と、６つのグランド端子Ｇ１〜Ｇ６と、端子ＮＣ１，ＮＣ２は、積層基板２００の外周面に配置されている。図１および図２に示した例では、上記各端子は、積層基板２００の上面、側面および底面にかけて配置されている。グランド端子Ｇ１〜Ｇ６は、グランドに接続されるようになっている。端子ＮＣ１，ＮＣ２は、積層基板２００の内部の導体層にも外部回路にも接続されない。図１に示したように、積層基板２００の平面形状は長方形である。この長方形において、２つの長い辺を第１の辺（図１における上側の辺）および第２の辺（図１における下側の辺）と呼び、２つの短い辺を第３の辺（図１における左側の辺）および第４の辺（図１における右側の辺）と呼ぶ。
【００４７】
第１の辺では、中央に端子Ｇ１が配置され、その両側に端子ＡＮＴ１，ＡＮＴ２が配置されている。また、第１の辺では、端子ＡＮＴ１における端子Ｇ１とは反対側に端子ＮＣ１が配置され、端子ＡＮＴ２における端子Ｇ１とは反対側に端子ＮＣ２が配置されている。第２の辺では、中央に端子Ｇ４が配置され、その両側に端子ＲＸ１，ＴＸ１が配置されている。また、第２の辺では、端子ＲＸ１における端子Ｇ４とは反対側に端子Ｇ３が配置され、端子ＴＸ１における端子Ｇ４とは反対側に端子Ｇ５が配置されている。第３の辺では、中央に端子Ｇ２が配置され、端子Ｇ２と第１の辺との間に端子ＣＴ１が配置され、端子Ｇ２と第２の辺との間に端子ＲＸ２が配置されている。第４の辺では、中央に端子Ｇ６が配置され、端子Ｇ６と第１の辺との間に端子ＣＴ２が配置され、端子Ｇ６と第２の辺との間に端子ＴＸ２が配置されている。
【００４８】
ダイプレクサ１１，１２は、積層基板２００の内部に設けられている。ダイプレクサ１１は、高周波信号としての第１の受信信号と第２の受信信号とを分離する処理を行う回路である。ダイプレクサ１２は、高周波信号としての第１の送信信号と第２の送信信号とを分離する処理を行う回路である。
【００４９】
次に、図４を参照して、本実施の形態に係る高周波モジュール１が利用される無線ＬＡＮ用の通信装置における高周波回路部の構成の一例について説明する。図４に示した高周波回路部は、高周波モジュール１と、この高周波モジュール１に接続された２つのアンテナ１０１，１０２とを備えている。
【００５０】
高周波回路部は、更に、入力端が高周波モジュール１の受信信号端子ＲＸ１に接続されたローノイズアンプ１１１と、一端がローノイズアンプ１１１の出力端に接続されたＢＰＦ１１２と、不平衡端子がＢＰＦ１１２の他端に接続されたバラン１１３とを備えている。受信信号端子ＲＸ１より出力された第１の受信信号は、ローノイズアンプ１１１によって増幅された後、ＢＰＦ１１２を通過し、バラン１１３によって、平衡信号に変換されて、バラン１１３の２つの平衡端子より出力される。
【００５１】
高周波回路部は、更に、入力端が高周波モジュール１の受信信号端子ＲＸ２に接続されたローノイズアンプ１１４と、一端がローノイズアンプ１１４の出力端に接続されたＢＰＦ１１５と、不平衡端子がＢＰＦ１１５の他端に接続されたバラン１１６とを備えている。受信信号端子ＲＸ２より出力された第２の受信信号は、ローノイズアンプ１１４によって増幅された後、ＢＰＦ１１５を通過し、バラン１１６によって、平衡信号に変換されて、バラン１１６の２つの平衡端子より出力される。
【００５２】
高周波回路部は、更に、出力端が高周波モジュール１の送信信号端子ＴＸ１に接続されたパワーアンプ１２１と、一端がパワーアンプ１２１の入力端に接続されたＢＰＦ１２２と、不平衡端子がＢＰＦ１２２の他端に接続されたバラン１２３とを備えている。第１の送信信号に対応する平衡信号は、バラン１２３の２つの平衡端子に入力され、バラン１２３によって不平衡信号に変換され、ＢＰＦ１２２を通過し、パワーアンプ１２１によって増幅された後、第１の送信信号として送信信号端子ＴＸ１に与えられる。
【００５３】
高周波回路部は、更に、出力端が高周波モジュール１の送信信号端子ＴＸ２に接続されたパワーアンプ１２４と、一端がパワーアンプ１２４の入力端に接続されたＢＰＦ１２５と、不平衡端子がＢＰＦ１２５の他端に接続されたバラン１２６とを備えている。第２の送信信号に対応する平衡信号は、バラン１２６の２つの平衡端子に入力され、バラン１２６によって不平衡信号に変換され、ＢＰＦ１２５を通過し、パワーアンプ１２４によって増幅された後、第２の送信信号として送信信号端子ＴＸ２に与えられる。
【００５４】
なお、高周波回路部の構成は、図４に示した構成に限定されず、種々変更が可能である。例えば、高周波回路部は、バラン１１３，１１６を含まず、ＢＰＦ１１２，１１５を通過した信号を、不平衡信号のまま出力するものであってもよい。また、ローノイズアンプ１１１とＢＰＦ１１２の位置関係、およびローノイズアンプ１１４とＢＰＦ１１５の位置関係は、それぞれ、図４に示した位置関係とは逆であってもよい。また、ＢＰＦ１１２，１１５，１２２，１２５の代わりに、ローパスフィルタまたはハイパスフィルタが設けられていてもよい。
【００５５】
次に、図５ないし図２４を参照して、積層基板２００の構成の一例について説明する。図５ないし図２３は、それぞれ、上から１層目ないし１９層目（最下層）の誘電体層の上面を示している。図２４は、上から１９層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。図５ないし図２３において、丸印はスルーホールを表している。
【００５６】
図５に示した１層目の誘電体層２０１の上面には、端子ＡＮＴ１に接続された導体層３０１と、端子ＡＮＴ２に接続された導体層４０１と、各端子ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２を構成する導体層が形成されている。誘電体層２０１の上面には、更に、半導体スイッチ素子１０の各ポートＰ１〜Ｐ６が接続される６つの導体層２２１〜２２６と、グランドに接続される導体層２３０とが形成されている。誘電体層２０１の上面には、更に、導体層３０３，４０３が形成されている。
【００５７】
キャパシタ１３の一端は導体層２２１に接続され、キャパシタ１３の他端は導体層３０１に接続されている。キャパシタ１４の一端は導体層２２２に接続され、キャパシタ１４の他端は導体層４０１に接続されている。キャパシタ１５の一端は導体層２２３に接続され、キャパシタ１５の他端は導体層３０３に接続されている。キャパシタ１６の一端は導体層２２４に接続され、キャパシタ１６の他端は導体層４０３に接続されている。
【００５８】
また、誘電体層２０１には、導体層２２５に接続されたスルーホール３００と、導体層２２６に接続されたスルーホール４００と、導体層３０３に接続されたスルーホールと、導体層４０３に接続されたスルーホールと、導体層２３０に接続された４つのスルーホールが形成されている。
【００５９】
図６に示した２層目の誘電体層２０２の上面には、導体層３１１，４１１が形成されている。導体層３１１の一端部には、誘電体層２０１に形成されたスルーホール３００を介して、図５に示した導体層２２５が接続されている。導体層４１１には、誘電体層２０１に形成されたスルーホール４００を介して、図５に示した導体層２２６が接続されている。
【００６０】
図７に示した３層目の誘電体層２０３の上面には、導体層３１２と接地用導体層２３１，２３２が形成されている。導体層３１２には、誘電体層２０２に形成されたスルーホールを介して、図６に示した導体層３１１の他端部が接続されている。導体層２３１は端子Ｇ１に接続されている。導体層２３２は端子Ｇ３〜Ｇ５に接続されている。導体層２３２には、誘電体層２０１，２０２に形成されたスルーホールを介して、図５に示した導体層２３０が接続されている。
【００６１】
図８に示した４層目の誘電体層２０４の上面には、導体層３１３，４１３と接地用導体層２３３，２３４が形成されている。導体層３１３には、誘電体層２０３に形成されたスルーホールを介して、図７に示した導体層３１２が形成されている。導体層４１３には、誘電体層２０２，２０３に形成されたスルーホールを介して、図６に示した導体層４１１が形成されている。導体層２３３は、端子Ｇ１に接続されている。導体層２３３には、誘電体層２０３に形成されたスルーホールを介して、図７に示した導体層２３１が接続されている。導体層２３４は、端子Ｇ４に接続されている。導体層２３４には、誘電体層２０３に形成された複数のスルーホールを介して、図７に示した導体層２３２が接続されている。
【００６２】
図９に示した５層目の誘電体層２０５の上面には、導体層２３５，３１５，３１６，４１５，４１６が形成されている。導体層２３５には、誘電体層２０４に形成されたスルーホールを介して、図８に示した導体層２３３，２３４が接続されている。導体層３１５，３１６，４１５，４１６は、それぞれ、図３における伝送線路３１，３４，６１，６４を構成する。また、導体層３１５，３１６，４１５，４１６を用いて構成された伝送線路３１，３４，６１，６４は、分布定数線路になっている。
【００６３】
図１０に示した６層目の誘電体層２０６の上面には、接地用導体層２３６と、インダクタ用導体層３１７，４１７が形成されている。導体層２３６は、端子Ｇ１および端子Ｇ４に接続されている。また、導体層２３６には、誘電体層２０４，２０５に形成されたスルーホールを介して、図８に示した導体層２３３，２３４が接続されている。また、導体層２３６には、誘電体層２０５に形成されたスルーホールを介して、図９に示した導体層２３５が接続されている。導体層３１７，４１７は、それぞれ図３におけるインダクタ８１，９１の一部を構成する。
【００６４】
図１１に示した７層目の誘電体層２０７の上面には、接地用導体層２３７と、導体層３１８と、インダクタ用導体層３１９，３２０，４１９，４２０が形成されている。導体層２３７は、端子Ｇ１および端子Ｇ４に接続されている。導体層２３７には、誘電体層２０６に形成された複数のスルーホールを介して、図１０に示した導体層２３６が接続されている。導体層３１８には、誘電体層２０４〜２０６に形成された複数のスルーホールを介して、図８に示した導体層３１３が接続されている。導体層３１９には、誘電体層２０６に形成されたスルーホールを介して、図１０に示した導体層３１７が接続されている。導体層３１９は、図３におけるインダクタ８１の一部を構成する。導体層３２０の一端部は、端子ＲＸ２に接続されている。導体層３２０は、図３におけるインダクタ４１を構成する。導体層４１９には、誘電体層２０６に形成されたスルーホールを介して、図１０に示した導体層４１７が接続されている。導体層４１９は、図３におけるインダクタ９１の一部を構成する。導体層４２０の一端部は、端子ＴＸ２に接続されている。導体層４２０は、図３におけるインダクタ７１を構成する。
【００６５】
図１２に示した８層目の誘電体層２０８の上面には、導体層４２１と、インダクタ用導体層３２２，４２２が形成されている。導体層４２１には、誘電体層２０４〜２０７に形成された複数のスルーホールを介して、図８に示した導体層４１３が接続されている。導体層３２２の一端部には、誘電体層２０７に形成されたスルーホールを介して、図１１に示した導体層３１９が接続されている。導体層３２２の他端部には、誘電体層２０１〜２０７に形成された複数のスルーホールを介して、図５に示した導体層３０３が接続されている。図３におけるインダクタ８１は、導体層３１７，３１９，３２２によって構成される。導体層４２２には、誘電体層２０７に形成されたスルーホールを介して、図１１に示した導体層４１９が接続されている。導体層４２２の他端部には、誘電体層２０１〜２０７に形成された複数のスルーホールを介して、図５に示した導体層４０３が接続されている。図３におけるインダクタ９１は、導体層４１７，４１９，４２２によって構成される。
【００６６】
図１３に示した９層目の誘電体層２０９の上面には、接地用導体層２３８と、キャパシタ用導体層３２４，４２４と、導体層３２５，３２６，４２５，４２６が形成されている。導体層２３８は、端子Ｇ１および端子Ｇ４に接続されている。導体層２３８には、誘電体層２０７，２０８に形成された複数のスルーホールを介して、図１１に示した導体層２３７が接続されている。
【００６７】
導体層３２４，４２４は、それぞれ図３におけるキャパシタ３３，６３の一部を構成する。導体層３２５，３２６，４２５，４２６は、それぞれ、図３における伝送線路２１，２４，５１，５４を構成する。また、導体層３２５，３２６，４２５，４２６を用いて構成された伝送線路２１，２４，５１，５４は、分布定数線路になっている。導体層３２５には、誘電体層２０６〜２０８に形成された複数のスルーホールを介して、図１０に示した導体層３１７が接続されている。導体層４２５には、誘電体層２０６〜２０８に形成された複数のスルーホールを介して、図１０に示した導体層４１７が接続されている。
【００６８】
図１４に示した１０層目の誘電体層２１０の上面には、導体層３２７と、キャパシタ用導体層３２８，４２８が形成されている。導体層３２７には、誘電体層２０７〜２０９に形成された複数のスルーホールを介して、図１１に示した導体層３１８が接続されている。導体層３２８，４２８は、それぞれ図３におけるキャパシタ３３，６３の一部を構成する。導体層３２８には、誘電体層２０５〜２０９に形成された複数のスルーホールを介して、図９に示した導体層３１６が接続されている。導体層４２８には、誘電体層２０５〜２０９に形成された複数のスルーホールを介して、図９に示した導体層４１６が接続されている。
【００６９】
図１５に示した１１層目の誘電体層２１１の上面には、キャパシタ用導体層３２９，４２９が形成されている。導体層３２９は、図３におけるキャパシタ３３，８４の各一部を構成する。導体層４２９は、図３におけるキャパシタ６３，９４の各一部を構成する。導体層３２９には、誘電体層２１０に形成されたスルーホールを介して、図１４に示した導体層３２８が接続されていると共に、誘電体層２０５〜２１０に形成された複数のスルーホールを介して、図９に示した導体層３１６が接続されている。導体層４２９には、誘電体層２１０に形成されたスルーホールを介して、図１４に示した導体層４２８が接続されていると共に、誘電体層２０５〜２１０に形成された複数のスルーホールを介して、図９に示した導体層４１６が接続されている。
【００７０】
図１６に示した１２層目の誘電体層２１２の上面には、導体層３３１，４３１と、キャパシタ用導体層３３２，３３３，４３２，４３３が形成されている。導体層３３１には、誘電体層２１０，２１１に形成された複数のスルーホールを介して、図１４に示した導体層３２７が接続されている。導体層４３１には、誘電体層２０８〜２１１に形成された複数のスルーホールを介して、図１２に示した導体層４２１が接続されている。
【００７１】
導体層３３２は、導体層３２８，３２９と共に図３におけるキャパシタ３３を構成する。また、導体層３３２は、図３におけるキャパシタ８３の一部を構成する。導体層３３２には、誘電体層２０９〜２１１に形成された複数のスルーホールを介して、図１３に示した導体層３２４が接続されている。また、導体層３３２には、誘電体層２０５〜２１１に形成された複数のスルーホールを介して、図９に示した導体層３１５が接続されている。導体層３３３は、図３におけるキャパシタ８４の他の一部を構成する。導体層３３３には、誘電体層２０７〜２１１に形成された複数のスルーホールを介して、図１１に示した導体層３２０が接続されている。
【００７２】
導体層４３２は、導体層４２８，４２９と共に図３におけるキャパシタ６３を構成する。また、導体層４３２は、図３におけるキャパシタ９３の一部を構成する。導体層４３２には、誘電体層２０９〜２１１に形成された複数のスルーホールを介して、図１３に示した導体層４２４が接続されている。また、導体層４３２には、誘電体層２０５〜２１１に形成された複数のスルーホールを介して、図９に示した導体層４１５が接続されている。導体層４３３は、図３におけるキャパシタ９４の他の一部を構成する。導体層４３３には、誘電体層２０７〜２１１に形成された複数のスルーホールを介して、図１１に示した導体層４２０が接続されている。
【００７３】
図１７に示した１３層目の誘電体層２１３の上面には、接地用導体層２３９と、キャパシタ用導体層３３５，３３６，３３７，４３５，４３６，４３７と、導体層３３８，４３８が形成されている。導体層２３９は、端子Ｇ１および端子Ｇ４に接続されている。導体層２３９には、誘電体層２０９〜２１２に形成された複数のスルーホールを介して、図１３に示した導体層２３８が接続されている。
【００７４】
導体層３３５は、図３におけるキャパシタ８３の他の一部を構成する。導体層３３５には、誘電体層２０１〜２１２に形成された複数のスルーホールを介して、図５に示した導体層３０３が接続されている。導体層３３６は、導体層３２９，３３３と共に図３におけるキャパシタ８４を構成する。また、導体層３３６は、図３におけるキャパシタ３５の一部を構成する。導体層３３６には、誘電体層２１１，２１２に形成された複数のスルーホールを介して、図１５に示した導体層３２９が接続されている。また、導体層３３６には、誘電体層２１０〜２１２に形成されたスルーホールを介して、図１４に示した導体層３２８が接続されている。また、導体層３３６には、誘電体層２０５〜２１２に形成された複数のスルーホールを介して、図９に示した導体層３１６が接続されている。導体層３３７は、端子ＲＸ２に接続されている。導体層３３７は、図３におけるキャパシタ４３，４４の各一部を構成する。導体層３３８には、誘電体層２０９〜２１２に形成された複数のスルーホールを介して、図１３に示した導体層３２５，３２６が接続されている。
【００７５】
導体層４３５は、図３におけるキャパシタ９３の他の一部を構成する。導体層４３５には、誘電体層２０１〜２１２に形成された複数のスルーホールを介して、図５に示した導体層４０３が接続されている。導体層４３６は、導体層４２９，４３３と共に図３におけるキャパシタ９４を構成する。また、導体層４３６は、図３におけるキャパシタ６５の一部を構成する。導体層４３６には、誘電体層２１１，２１２に形成された複数のスルーホールを介して、図１５に示した導体層４２９が接続されている。また、導体層４３６には、誘電体層２１０〜２１２に形成されたスルーホールを介して、図１４に示した導体層４２８が接続されている。また、導体層４３６には、誘電体層２０５〜２１２に形成された複数のスルーホールを介して、図９に示した導体層４１６が接続されている。導体層４３７は、端子ＴＸ２に接続されている。導体層４３７は、図３におけるキャパシタ７３，７４の各一部を構成する。導体層４３８には、誘電体層２０９〜２１２に形成された複数のスルーホールを介して、図１３に示した導体層４２５，４２６が接続されている。
【００７６】
図１８に示した１４層目の誘電体層２１４の上面には、キャパシタ用導体層３４０，３４１，３４２，４４０，４４１，４４２が形成されている。
【００７７】
導体層３４０は、導体層３３２，３３５と共に図３におけるキャパシタ８３を構成する。また、導体層３４０は、図３におけるキャパシタ３２の一部を構成する。導体層３４０には、誘電体層２１２，２１３に形成された複数のスルーホールを介して、図１６に示した導体層３３２が接続されている。また、導体層３４０には、誘電体層２０５〜２１３に形成された複数のスルーホールを介して、図９に示した導体層３１５が接続されている。
【００７８】
導体層３４１は、導体層３３７と共に図３におけるキャパシタ４３を構成する。また、導体層３４１は、図３におけるキャパシタ４２の一部を構成する。導体層３４１には、誘電体層２１２，２１３に形成された複数のスルーホールを介して、図１６に示した導体層３３３が接続されている。導体層３４２は、端子ＲＸ１に接続されている。導体層３４２は、図３におけるキャパシタ８２の一部を構成する。
【００７９】
導体層４４０は、導体層４３２，４３５と共に図３におけるキャパシタ９３を構成する。また、導体層４４０は、図３におけるキャパシタ６２の一部を構成する。導体層４４０には、誘電体層２１２，２１３に形成された複数のスルーホールを介して、図１６に示した導体層４３２が接続されている。また、導体層４４０には、誘電体層２０５〜２１３に形成された複数のスルーホールを介して、図９に示した導体層４１５が接続されている。
【００８０】
導体層４４１は、導体層４３７と共に図３におけるキャパシタ７３を構成する。また、導体層４４１は、図３におけるキャパシタ７２の一部を構成する。導体層４４１には、誘電体層２１２，２１３に形成された複数のスルーホールを介して、図１６に示した導体層４３３が接続されている。導体層４４２は、端子ＴＸ１に接続されている。導体層４４２は、図３におけるキャパシタ９２の一部を構成する。
【００８１】
図１９に示した１５層目の誘電体層２１５の上面には、キャパシタ用導体層３４３，４４３が形成されている。導体層３４３は、図３におけるキャパシタ８２の他の一部を構成すると共に、図３におけるキャパシタ２３の一部を構成する。導体層３４３には、誘電体層２０９〜２１４に形成された複数のスルーホールを介して、図１３に示した導体層３２６が接続されている。導体層４４３は、図３におけるキャパシタ９２の他の一部を構成すると共に、図３におけるキャパシタ５３の一部を構成する。導体層４４３には、誘電体層２０９〜２１４に形成された複数のスルーホールを介して、図１３に示した導体層４２６が接続されている。
【００８２】
図２０に示した１６層目の誘電体層２１６の上面には、接地用導体層２４０と、キャパシタ用導体層３４４，４４４が形成されている。導体層２４０は、端子Ｇ１〜Ｇ６に接続されている。導体層２４０には、誘電体層２１３〜２１５に形成された複数のスルーホールを介して、図１７に示した導体層２３９が接続されている。また、導体層２４０には、誘電体層２０５〜２１５に形成された複数のスルーホールを介して、図９に示した導体層３１５，４１５が接続されている。また、導体層２４０には、誘電体層２１３〜２１５に形成された複数のスルーホールを介して、図１７に示した導体層３３８，４３８が接続されている。導体層２４０は、導体層３４０，３３６，３４１，４４０，４３６，４４１と共に図３におけるキャパシタ３２，３５，４２，６２，６５，７２を構成する。
【００８３】
導体層３４４は、図３におけるキャパシタ２３の他の一部を構成する。導体層３４４には、誘電体層２０９〜２１５に形成された複数のスルーホールを介して、図１３に示した導体層３２５が接続されている。また、導体層３４４には、誘電体層２０６〜２１５に形成された複数のスルーホールを介して、図１０に示した導体層３１７が接続されている。
【００８４】
導体層４４４は、図３におけるキャパシタ５３の他の一部を構成する。導体層４４４には、誘電体層２０９〜２１５に形成された複数のスルーホールを介して、図１３に示した導体層４２５が接続されている。また、導体層４４４には、誘電体層２０６〜２１５に形成された複数のスルーホールを介して、図１０に示した導体層４１７が接続されている。
【００８５】
図２１に示した１７層目の誘電体層２１７の上面には、導体層によって構成されて誘電体層２１７の面に沿って延びる制御信号用線路３４６，４４６と、キャパシタ用導体層３４７，３４８，４４７，４４８が形成されている。制御信号用線路３４６の一端部には、誘電体層２１２〜２１６に形成された複数のスルーホールを介して、図１６に示した導体層３３１が接続されている。制御信号用線路３４６の他端部は、制御端子ＣＴ１に接続されている。制御信号用線路４４６の一端部には、誘電体層２１２〜２１６に形成された複数のスルーホールを介して、図１６に示した導体層４３１が接続されている。制御信号用線路４４６の他端部は、制御端子ＣＴ２に接続されている。
【００８６】
導体層３４７は、図３におけるキャパシタ２２の一部を構成する。導体層３４７には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層３４４が接続されている。また、導体層３４７には、誘電体層２０９〜２１５に形成された複数のスルーホールを介して、図１３に示した導体層３２５が接続されている。また、導体層３４７には、誘電体層２０６〜２１６に形成された複数のスルーホールを介して、図１０に示した導体層３１７が接続されている。
【００８７】
導体層３４８は、導体層３４３，３４４と共に、図３におけるキャパシタ２３を構成する。また、導体層３４８は、図３におけるキャパシタ２５の一部を構成する。導体層３４８には、誘電体層２１５，２１６に形成された複数のスルーホールを介して、図１９に示した導体層３４３が接続されている。また、導体層３４８には、誘電体層２０９〜２１６に形成された複数のスルーホールを介して、図１３に示した導体層３２６が接続されている。
【００８８】
導体層４４７は、図３におけるキャパシタ５２の一部を構成する。導体層４４７には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層４４４が接続されている。また、導体層４４７には、誘電体層２０９〜２１５に形成された複数のスルーホールを介して、図１３に示した導体層４２５が接続されている。また、導体層４４７には、誘電体層２０６〜２１６に形成された複数のスルーホールを介して、図１０に示した導体層４１７が接続されている。
【００８９】
導体層４４８は、導体層４４３，４４４と共に、図３におけるキャパシタ５３を構成する。また、導体層４４８は、図３におけるキャパシタ５５の一部を構成する。導体層４４８には、誘電体層２１５，２１６に形成された複数のスルーホールを介して、図１９に示した導体層４４３が接続されている。また、導体層４４８には、誘電体層２０９〜２１６に形成された複数のスルーホールを介して、図１３に示した導体層４２６が接続されている。
【００９０】
図２２に示した１８層目の誘電体層２１８の上面には接地用導体層２４１が形成されている。導体層２４１は、端子Ｇ１〜Ｇ６に接続されている。導体層２４１は、導体層３４７，３４８，４４７，４４８と共に図３におけるキャパシタ２２，２５，５２，５５を構成する。導体層２４１には、誘電体層２１６，２１７に形成された複数のスルーホールを介して、図２０に示した導体層２４０が接続されている。また、誘電体層２１８には、導体層２４１に接続された２４個のスルーホールが形成されている。
【００９１】
図２３に示した１９層目の誘電体層２１９には、誘電体層２１８に形成された２４個のスルーホールに接続された２４個のスルーホールが形成されている。
【００９２】
図２４に示したように、誘電体層２１９の下面、すなわち積層基板２００の底面には、各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２を構成する導体層と、接地用導体層２４２とが形成されている。導体層２４２には、誘電体層２１８，２１９に形成された複数のスルーホールを介して、図２２に示した導体層２４１が接続されている。導体層２４２が積層基板２００の底面において占める面積は、各端子が積層基板２００の底面において占める面積よりも大きい。
【００９３】
なお、本実施の形態において、積層基板２００としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２００としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。また、半導体スイッチ素子１０は、ＧａＡｓ化合物半導体による電界効果トランジスタを用いて構成されることが好ましい。
【００９４】
次に、本実施の形態に係る高周波モジュール１の特徴について説明する。本実施の形態では、ダイプレクサ１１，１２は積層基板２００の内部に設けられ、高周波信号（第１および第２の受信信号と第１および第２の送信信号）の経路の切り替えを行う半導体スイッチ素子１０は積層基板２００に搭載されている。各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２は、積層基板２００の外周面、特に積層基板２００の上面、側面および底面にかけて配置されている。ダイプレクサ１１は、ＢＰＦ２０，３０およびＬＰＦ４０を有し、ダイプレクサ１２はＢＰＦ５０，６０およびＬＰＦ７０を有している。
【００９５】
積層基板２００内には、半導体スイッチ素子１０と制御端子ＣＴ１，ＣＴ２とを接続する制御信号経路が設けられている。ここで、図２５および図２６を参照して、制御信号経路について説明する。図２５は、積層基板２００の側方から見た制御信号経路を示す説明図である。図２６は、積層基板２００の上方から見た制御信号経路を示す説明図である。
【００９６】
半導体スイッチ素子１０のポートＰ５と制御端子ＣＴ１とを接続する制御信号経路は、導体層２２５に接続されたスルーホール３００と、このスルーホール３００と制御信号用線路３４６の一端部とを接続する経路３５０と、制御信号用線路３４６とを含んでいる。なお、経路３５０は、スルーホール３００と制御信号用線路３４６の一端部との間に設けられた複数のスルーホールおよび導体層によって構成されている。
【００９７】
半導体スイッチ素子１０のポートＰ６と制御端子ＣＴ２とを接続する制御信号経路は、導体層２２６に接続されたスルーホール４００と、このスルーホール４００と制御信号用線路４４６の一端部とを接続する経路４５０と、制御信号用線路４４６とを含んでいる。なお、経路４５０は、スルーホール４００と制御信号用線路４４６の一端部との間に設けられた複数のスルーホールおよび導体層によって構成されている。
【００９８】
図２５に示したように、積層基板２００は、制御信号用線路３４６，４４６を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層２４０，２４１を含んでいる。各接地用導体層２４０，２４１と制御信号用線路３４６，４４６との間には、他の導体層は介在していない。
【００９９】
このように、本実施の形態では、制御信号用線路３４６，４４６が２つの接地用導体層２４０，２４１によって挟まれる。これにより、本実施の形態によれば、制御信号用線路２４０，２４１と、ダイプレクサ１１，１２に含まれるフィルタとの間における電磁気的な結合の発生を防止することができ、その結果、フィルタの特性の劣化を防止することができる。
【０１００】
また、本実施の形態によれば、積層基板２００内において、制御信号用線路とフィルタとの間における電磁気的な結合の発生を防止するために余分なスペースを設ける必要がない。従って、本実施の形態によれば、高周波モジュール１の小型化が可能になる。
【０１０１】
また、本実施の形態によれば、制御信号用線路３４６，４４６と接地用導体層２４０，２４１とによってキャパシタを形成することができる。このキャパシタは、制御信号の電圧変動を抑制するために用いたり、制御信号経路の影響によってフィルタの挿入損失が局所的に大きくなる場合に、その挿入損失が大きくなる周波数をフィルタの通過帯域外に移動させるために用いたりすることができる。このキャパシタの容量は、制御信号用線路３４６，４４６の形状や、制御信号用線路３４６，４４６と接地用導体層２４０，２４１との間の距離等によって、容易に制御可能である。
【０１０２】
また、本実施の形態では、半導体スイッチ素子１０は、積層基板２００の上面において、ほぼ中央部分に配置されている。制御信号用線路３４６，４４６および接地用導体層２４０，２４１は、積層基板２００の底面の近傍に配置されている。ダイプレクサ１１，１２に含まれるフィルタは、それぞれ導体層を用いて形成された複数のキャパシタおよび複数のインダクタを含んでいる。この複数のキャパシタおよび複数のインダクタは、積層基板２００の上面に近い方の接地用導体層２４０と積層基板２００の上面との間に配置されている。また、複数のキャパシタと複数のインダクタのうち複数のインダクタの方が積層基板２００の上面に近い位置に配置されている。具体的には、複数のインダクタは、図１０に示した６層目の誘電体層２０６の上面から図１２に示した８層目の誘電体層２０８の上面までの領域に配置され、複数のキャパシタは、図１３に示した９層目の誘電体層２０９の上面から図２２に示した１８層目の誘電体層２１８の上面までの領域に配置されている。
【０１０３】
インダクタの近くに接地用導体層が存在していると、インダクタの特性が劣化する。本実施の形態によれば、インダクタは、接地用導体層２４０，２４１から離れた位置に配置されるため、インダタクの特性が劣化することを防止することができる。また、本実施の形態では、インダクタが配置された領域と接地用導体層２４０との間の領域にキャパシタを配置しているので、積層基板２００内に効率よくインダクタおよびキャパシタを配置することができる。従って、本実施の形態によれば、高周波モジュール１の小型化が可能になる。
【０１０４】
また、本実施の形態では、図６ないし図２０から分かるように、経路３５０に含まれる複数のスルーホールと経路４５０に含まれる複数のスルーホールを、積層基板２００の上面側から見たときに比較的近い位置に配置している。これにより、各スルーホールの周囲において、導体層や他のスルーホールを配置することのできないスペースを小さくすることが可能になる。従って、本実施の形態によれば、高周波モジュール１の小型化が可能になる。
【０１０５】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、積層基板２００に設けられる各端子は、積層基板２００の側面および底面に設けられていてもよいし、積層基板２００の底面のみ、あるいは積層基板２００の側面のみに設けられていてもよい。
【０１０６】
本発明は、アンテナスイッチモジュール、特に、複数の高周波信号を送受信するために用いられる無線ＬＡＮ用のアンテナスイッチモジュールに有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の一実施の形態に係る高周波モジュールの平面図である。
【図２】本発明の一実施の形態に係る高周波モジュールの外観を示す斜視図である。
【図３】本発明の一実施の形態に係る高周波モジュールを示す回路図である。
【図４】本発明の一実施の形態に係る高周波モジュールが利用される無線ＬＡＮ用の通信装置における高周波回路部の構成の一例を示すブロック図である。
【図５】図１に示した積層基板における１層目の誘電体層の上面を示す平面図である。
【図６】図１に示した積層基板における２層目の誘電体層の上面を示す平面図である。
【図７】図１に示した積層基板における３層目の誘電体層の上面を示す平面図である。
【図８】図１に示した積層基板における４層目の誘電体層の上面を示す平面図である。
【図９】図１に示した積層基板における５層目の誘電体層の上面を示す平面図である。
【図１０】図１に示した積層基板における６層目の誘電体層の上面を示す平面図である。
【図１１】図１に示した積層基板における７層目の誘電体層の上面を示す平面図である。
【図１２】図１に示した積層基板における８層目の誘電体層の上面を示す平面図である。
【図１３】図１に示した積層基板における９層目の誘電体層の上面を示す平面図である。
【図１４】図１に示した積層基板における１０層目の誘電体層の上面を示す平面図である。
【図１５】図１に示した積層基板における１１層目の誘電体層の上面を示す平面図である。
【図１６】図１に示した積層基板における１２層目の誘電体層の上面を示す平面図である。
【図１７】図１に示した積層基板における１３層目の誘電体層の上面を示す平面図である。
【図１８】図１に示した積層基板における１４層目の誘電体層の上面を示す平面図である。
【図１９】図１に示した積層基板における１５層目の誘電体層の上面を示す平面図である。
【図２０】図１に示した積層基板における１６層目の誘電体層の上面を示す平面図である。
【図２１】図１に示した積層基板における１７層目の誘電体層の上面を示す平面図である。
【図２２】図１に示した積層基板における１８層目の誘電体層の上面を示す平面図である。
【図２３】図１に示した積層基板における１９層目の誘電体層の上面を示す平面図である。
【図２４】図１に示した積層基板における１９層目の誘電体層およびその下の導体層を示す平面図である。
【図２５】図１に示した積層基板の側方から見た制御信号経路を示す説明図である。
【図２６】図１に示した積層基板の上方から見た制御信号経路を示す説明図である。
【符号の説明】
【０１０８】
１…高周波モジュール、１０…半導体スイッチ素子、１１，１２…ダイプレクサ、２００…積層基板、２４０，２４１…接地用導体層、３４６，４４６…制御信号用線路、ＣＴ１，ＣＴ２…制御端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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