(57)【特許請求の範囲】
【請求項１】
基板上でゲートラインと交差して画素領域を定義するデータラインと、
前記ゲートライン及び前記データラインの間に形成された絶縁膜と、
ゲート電極、ドレイン電極及びソース電極を含み、前記ゲートライン及び前記データラインと接続された薄膜トランジスタと、
前記画素領域でそれぞれ前記薄膜トランジスタと接続される複数の画素電極と、
前記画素領域でそれぞれ前記画素電極と並べて形成された複数の共通電極と、
前記複数の共通電極と接続された共通ラインと、
前記ゲートライン、前記データライン及び前記共通ラインのうちの少なくとも一つと接続されたパッドを備え、
前記ゲートライン、前記ゲート電極、前記画素電極、前記共通電極、前記共通ライン及び前記パッドは透明導電層を含み、
前記ゲートライン、前記ゲート電極及び前記共通ラインは、前記透明導電層と不透明な導電層とを含む複層構造を有し、
前記画素領域で最外郭に配置される共通電極は、前記透明導電層と不透明な導電層とを含む複層構造を有し、
前記画素領域で前記複数の画素電極及び前記複数の画素電極間に備えられた共通電極は、透明導電層だけを含み、
前記ドレイン電極から伸張された画素連結ラインが前記絶縁膜を介して前記共通ラインの一部と重畳して形成される第１のストレージキャパシタと、
前記画素電極と接続されたストレージ上部電極が前記絶縁膜を介して前記ゲートラインの一部と重畳して形成される第２のストレージキャパシタとを更に備え、
前記画素連結ラインは、前記画素電極と重畳されるように突出し、前記画素連結ライン及び前記画素電極の重畳された領域に形成された第１コンタクトホールを含み、
前記ストレージ上部電極は、前記画素電極と重畳されるように突出し、前記ストレージ上部電極及び前記画素電極の重畳された領域に形成された第２コンタクトホールを含む
ことを特徴とする液晶表示装置。
【請求項２】
前記薄膜トランジスタのソース及びドレイン電極の間に露出されたチャンネルは、その表面が酸化されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記薄膜トランジスタ及び前記データラインは配向膜により覆われていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記ゲートライン、前記ゲート電極、少なくとも一つの前記画素電極、少なくとも一つの前記共通電極、前記共通ライン及び前記パッドのうち、前記透明導電層を含む複層導電層上に形成された第２の絶縁膜を更に備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記データラインは前記絶縁膜を貫通するコンタクトホールを通じて前記パッドと接続されることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
基板上にゲートライン、ゲートラインに連結された薄膜トランジスタのゲート電極、共通ライン及び前記共通ラインに連結された共通電極、複数の画素電極及びパッドを含む第１の導電パターン群を形成する工程と、
前記第１の導電パターン群上に複数のコンタクトホールを含む絶縁膜と半導体パターンを形成する工程と、
前記半導体パターンが形成された絶縁膜上に、データライン、前記データラインに連結された薄膜トランジスタのソース電極、ドレイン電極及び前記ドレイン電極から伸張された画素連結ラインを含む第２の導電パターン群を形成し、前記半導体パターンの活性層を露出させる工程を含み、
前記ゲートライン、前記ゲート電極及び前記共通ラインは、透明導電層と不透明な導電層とを含む複層構造であり、
前記画素領域で最外郭に配置される共通電極は、前記透明導電層と不透明な導電層とを含む複層構造を有し、
前記画素領域で前記複数の画素電極及び前記複数の画素電極間に備えられた共通電極は、透明導電層だけを含み、
前記ドレイン電極から伸張された画素連結ラインが前記絶縁膜を介して前記共通ラインの一部と重畳して形成される第１のストレージキャパシタを形成する工程と、
前記画素電極と接続されたストレージ上部電極が前記絶縁膜を介して前記ゲートラインの一部と重畳して形成される第２のストレージキャパシタを形成する工程とを更に備え、
前記画素連結ラインは、前記画素電極と重畳されるように突出し、前記画素連結ライン及び前記画素電極の重畳された領域に形成された第１コンタクトホールを含み、
前記ストレージ上部電極は、前記画素電極と重畳されるように突出し、前記ストレージ上部電極及び前記画素電極の重畳された領域に形成された第２コンタクトホールを含む
ことを特徴とする液晶表示装置の製造方法。
【請求項７】
前記画素電極と前記パッドとは透明導電層として形成されることを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項８】
前記第１の導電パターン群を形成する工程は、前記基板上に透明導電層及び前記不透明な導電層を積層する工程、前記透明導電層及び前記不透明な導電層をパターニングする工程及び前記不透明な導電層のうちの一部を除去する工程を含むことを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項９】
前記第１の導電パターン群は、ハーフトーンマスク及び回折露光マスクのうちの何れか一つを用いて形成されることを特徴とする請求項８に記載の液晶表示装置の製造方法。
【請求項１０】
前記パッドの透明導電層は、不透明な導電層まで貫通するコンタクトホールにより露出されることを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１１】
前記絶縁膜と前記半導体パターンとを形成する工程は、前記第１の導電パターン群が形成された基板上に絶縁膜及び半導体層を積層する工程、前記絶縁膜まで貫通する前記複数のコンタクトホールを形成する工程、前記半導体層をパターニングして前記半導体パターンを形成する工程を含むことを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１２】
前記複数のコンタクトホールと前記半導体パターンは、ハーフトーンマスク及び回折露光マスクのうちの何れか一つを用いて形成されることを特徴とする請求項１１に記載の液晶表示装置の製造方法。
【請求項１３】
前記薄膜トランジスタのソース及びドレイン電極の間に露出された活性層の表面をプラズマ表面処理で酸化させる工程を更に含むことを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１４】
前記プラズマ表面処理は、前記第２の導電パターン群の形成のためのフォトレジストパターンが存在する状態で行うことを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１５】
前記第２の導電パターン群を覆う配向膜を形成する工程を更に含むことを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１６】
前記第１の導電パターン群を形成する工程は、前記ゲートライン、前記ゲート電極、少なくとも一つの前記画素電極、少なくとも一つの前記共通電極、前記共通ライン及び前記パッドの複層構造上に第２の絶縁膜を形成する工程を更に含むことを特徴とする請求項１５に記載の液晶表示装置の製造方法。
【請求項１７】
前記データラインは前記絶縁膜を貫通するコンタクトホールを通じて前記パッドと接続されることを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１８】
前記パッドにおいて、前記コンタクトホールを通じて露出された不透明な導電層は前記第２の導電パターン群の形成の際に除去されることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１９】
前記ゲートラインと前記データラインは画素領域を定義し、前記画素領域で最外郭に配置される前記共通電極は、前記透明導電層と不透明な導電層とを有する複層構造であることを特徴とする請求項６に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、工程の単純化を可能にする液晶表示装置とその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は電界を用いて誘電異方性を有する液晶の光透過率を調節することによって画像を示す。このために、液晶表示装置は液晶セルマトリクスにより画像を示す液晶表示パネル（以下、液晶パネル）と、その液晶パネルを駆動する駆動回路とを備える。
【０００３】
図１を参照すると、従来の液晶パネルは液晶２４を介して接合されるカラーフィルター基板１０と薄膜トランジスタ基板２０とで構成される。
【０００４】
カラーフィルター基板１０は上部ガラス基板２上(図１のカラーフィルター基板１０を上下反転させて見た場合)に順次形成されたブラックマトリクス４とカラーフィルター６及び共通電極８を備える。ブラックマトリクス４は上部ガラス基板２にマトリクス状に形成される。このようなブラックマトリクス４は上部ガラス基板２の領域をカラーフィルター６が形成される複数のセル領域に分け、隣接したセル間の光干渉及び外部光の反射を防ぐ。カラーフィルター６はブラックマトリクス４により区分されたセル領域に赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分けて形成され、赤、緑、青色の光をそれぞれ透過させる。共通電極８はカラーフィルター６上に全面塗布された透明導電層に液晶２４の駆動の際に基準となる共通電圧（Ｖｃｏｍ）を与える。そして、カラーフィルター６の平坦化のためにカラーフィルター６と共通電極８間にはオーバーコート層（Ｏｖｅｒｃｏａｔ  Ｌａｙｅｒ）（図示せず）が更に形成されることもある。
【０００５】
薄膜トランジスタ基板２０は、下部ガラス基板１２でゲートライン１４とデータライン１６との交差に定義されたセル領域毎に形成された薄膜トランジスタ１８と画素電極２２とを備える。薄膜トランジスタ１８はゲートライン１４からのゲート信号に応じて、データライン１６からのデータ信号を画素電極２２に与える。透明導電層からなる画素電極２２は、薄膜トランジスタ１８からのデータ信号を与え、液晶２４を駆動させる。
【０００６】
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧（Ｖｃｏｍ）とにより形成された電界に従って回転し、光透過率を調節することによって階調を具現化させる。
【０００７】
そして、液晶パネルは、液晶２４の初期配向のための配向膜と、カラーフィルター基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持させるためのスペーサー（図示せず）とを更に備える。
【０００８】
このような液晶パネルのカラーフィルター基板１０及び薄膜トランジスタ基板２０は複数のマスク工程を用いて形成される。一つのマスク工程は、薄膜蒸着（コーティング）工程、洗浄工程、フォトリソグラフィ工程（以下、フォト工程）、エッチング工程、フォトレジスト剥離工程、検査工程等のような複数の工程を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特に、薄膜トランジスタ基板は半導体工程を含むと共に、複数のマスク工程を必要とすることによって製造工程が複雑になるため、液晶パネルの製造単価の上昇の主な原因となっている。これに従って、薄膜トランジスタ基板は標準マスク工程であった５マスク工程から、マスク工程数を減らす方向に発展しつつある。
【００１０】
一方、液晶表示装置は、液晶を駆動させる電界方向により、垂直電界型と水平電界型とに大別される。
【００１１】
垂直電界液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によりＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｓｔｉｃ）モードの液晶を駆動する。垂直電界液晶表示装置は開口率が大きいという利点を有する反面、視野角が９０度程に狭いという問題点を有する。
【００１２】
水平電界液晶表示装置は、下部基板に並べて配置された画素電極と共通電極との間の水平電界により、イン・プレイン・スイッチング（Ｉｎ  ＰｌａｎｅＳｗｉｔｃｈｉｎｇ：ＩＰＳ）モードの液晶を駆動させる。水平電界液晶表示装置は視野角が１６０度程に広いという利点を有する。
【００１３】
このような液晶表示装置の薄膜トランジスタ基板においても半導体工程を含む複数のマスク工程を必要とするため、製造工程が複雑になる問題点がある。従って、製造原価を節減するため、マスク工程数を減らすことのできる方案が切実に要求されつつある。
【００１４】
従って、本発明の目的は、工程の単純化を可能にする液晶表示装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記目的の達成のために、本発明は、基板上でゲートラインと交差して画素領域を定義するデータラインと、前記ゲートライン及び前記データラインの間に形成された絶縁膜と、ゲート電極、ドレイン電極及びソース電極を含み、前記ゲートライン及び前記データラインと接続された薄膜トランジスタと、前記画素領域でそれぞれ前記薄膜トランジスタと接続される複数の画素電極と、前記画素領域でそれぞれ前記画素電極と並べて形成された複数の共通電極と、前記複数の共通電極と接続された共通ラインと、前記ゲートライン、前記データライン及び前記共通ラインのうちの少なくとも一つと接続されたパッドを備え、前記ゲートライン、前記ゲート電極、前記画素電極、前記共通電極、前記共通ライン及び前記パッドは透明導電層を含み、前記ゲートライン、前記ゲート電極及び前記共通ラインは、前記透明導電層と不透明な導電層とを含む複層構造を有し、前記画素領域で最外郭に配置される共通電極は、前記透明導電層と不透明な導電層とを含む複層構造を有し、前記画素領域で前記複数の画素電極及び前記複数の画素電極間に備えられた共通電極は、透明導電層だけを含み、前記ドレイン電極から伸張された画素連結ラインが前記絶縁膜を介して前記共通ラインの一部と重畳して形成される第１のストレージキャパシタと、前記画素電極と接続されたストレージ上部電極が前記絶縁膜を介して前記ゲートラインの一部と重畳して形成される第２のストレージキャパシタとを更に備え、前記画素連結ラインは、前記画素電極と重畳されるように突出し、前記画素連結ライン及び前記画素電極の重畳された領域に形成された第１コンタクトホールを含み、前記ストレージ上部電極は、前記画素電極と重畳されるように突出し、前記ストレージ上部電極及び前記画素電極の重畳された領域に形成された第２コンタクトホールを含むことを特徴とする液晶表示装置にある。
【００１６】
また、基板上にゲートライン、ゲートラインに連結された薄膜トランジスタのゲート電極、共通ライン及び前記共通ラインに連結された共通電極、複数の画素電極及びパッドを含む第１の導電パターン群を形成する工程と、前記第１の導電パターン群上に複数のコンタクトホールを含む絶縁膜と半導体パターンを形成する工程と、前記半導体パターンが形成された絶縁膜上に、データライン、前記データラインに連結された薄膜トランジスタのソース電極、ドレイン電極及び前記ドレイン電極から伸張された画素連結ラインを含む第２の導電パターン群を形成し、前記半導体パターンの活性層を露出させる工程を含み、前記ゲートライン、前記ゲート電極及び前記共通ラインは、透明導電層と不透明な導電層とを含む複層構造であり、前記画素領域で最外郭に配置される共通電極は、前記透明導電層と不透明な導電層とを含む複層構造を有し、前記画素領域で前記複数の画素電極及び前記複数の画素電極間に備えられた共通電極は、透明導電層だけを含み、前記ドレイン電極から伸張された画素連結ラインが前記絶縁膜を介して前記共通ラインの一部と重畳して形成される第１のストレージキャパシタを形成する工程と、前記画素電極と接続されたストレージ上部電極が前記絶縁膜を介して前記ゲートラインの一部と重畳して形成される第２のストレージキャパシタを形成する工程とを更に備え、前記画素連結ラインは、前記画素電極と重畳されるように突出し、前記画素連結ライン及び前記画素電極の重畳された領域に形成された第１コンタクトホールを含み、前記ストレージ上部電極は、前記画素電極と重畳されるように突出し、前記ストレージ上部電極及び前記画素電極の重畳された領域に形成された第２コンタクトホールを含むことを特徴とする液晶表示装置の製造方法にある。
【発明の効果】
【００１７】
本発明は、第１のマスクを用いて単一層及び複層構造を有する第１のマスクパターン群を形成し、次にフォトレジストパターンをアッシングし、次に上部導電層をもう一度エッチングすることにより、下部の透明導電層を上部導電層の外郭に沿って露出させることによって輝度の向上とコントラスト比の改善が可能になり、第２のマスクを用いて複数のコンタクトホールと半導体パターンを形成した後、第３のマスクを用いて半導体パターンの活性層を露出させ、その表面を酸化させる。従って、本発明は工程を単純化し、三つのマスク工程のみで薄膜トランジスタ基板を製造することができるため、材料費及び設備投資費等を節減すると共に収率を向上させることが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好ましい実施の形態を図２ないし図３２を参照して詳細に説明する。
【００１９】
実施の形態１．
図２は、本発明の実施の形態１に係る水平電界液晶表示装置の薄膜トランジスタ基板を示す平面図であり、図３は、図２に示す薄膜トランジスタ基板をI−I’、II−II’、III−III’、IV−IV’線に沿って切断して示す断面図である。
【００２０】
図２及び図３に示す薄膜トランジスタ基板は、下部基板１５０上にゲート絶縁膜１５４を介して交差して画素領域を定義するゲートライン１０２及びデータライン１０４、ゲートライン１０２及びデータライン１０４と画素電極１１８に接続された薄膜トランジスタ（ＴＦＴ）、画素領域で水平電界を形成するための画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０と、画素電極１１８と接続されたストレージキャパシタ（Ｃｓｔ）を備える。そして、薄膜トランジスタ基板は、ゲートライン１０２と接続されたゲートパッド１２４、データライン１０４と接続されたデータパッド１３２、共通ライン１２０と接続された共通パッド（図示せず）を更に備える。
【００２１】
ゲートライン１０２はゲートドライバ（図示せず）からのスキャン信号を、データライン１０４はデータドライバ（図示せず）からのビデオ信号を与える。このようなゲートライン１０２及びデータライン１０４は、ゲート絶縁膜１５４を介して交差して各画素領域を定義する。
【００２２】
薄膜トランジスタ（ＴＦＴ）は、ゲートライン１０２のスキャン信号に応じてデータライン１０４上のビデオ信号が画素電極１１８に充電され維持されるようにする。このために、薄膜トランジスタ（ＴＦＴ）は、ゲートライン１０２と接続されたゲート電極１０８、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向して画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１５４を介してゲート電極１０８と重畳されソース電極１１０とドレイン電極１１２の間にチャンネルを形成する活性層１１４、活性層１１４とソース及びドレイン電極１１０、１１２とのオーミック接触のためのオーミック接触層１１６を備える。
【００２３】
ゲートライン１０２及びゲート電極１０８は、基板１５０上で透明導電層を含む少なくとも２重層の複層構造に形成される。例えば、図３に示すように、透明導電層を用いた第１の導電層１０１と、不透明な金属を用いた第２の導電層１０３とが積層された２重導電層の構造に形成される。
【００２４】
共通ライン１２０は、共通電極１２２を通して液晶駆動のための基準電圧、即ち、共通電圧を各画素に与える。共通ライン１２０はゲートライン１０２のように、少なくとも第１及び第２の導電層１０１、１０３を含む複層構造に形成される。
【００２５】
複数の共通電極１２２は共通ライン１２０から画素領域内に突出され、画素電極１１８と並べて(例えば平行又はほぼ平行に)形成される。このような共通電極１２２は共通ライン１２０のように、少なくとも第１及び第２の導電層１０１、１０３を含む複層構造に形成される。反面、共通電極１２２は、透明な第１の導電層１０１のみに形成されることもある。また、共通電極１２２の一部は複層構造に、残りの一部は透明な第１の導電層１０１のみに形成されることもある。例えば、図２に示すように、複数の共通電極１２２のうち、画素電極１１８の間に位置する第１の共通電極１２２Ａは透過率を向上させるために透明な第１の導電層１０１に形成され、データライン１０４と隣接した第２の共通電極１２２Ｂは光漏れを防ぐために共通ライン１２０のような複層構造に形成される。
【００２６】
複数の画素電極１１８は画素領域内で複数の共通電極１２２と並べて形成され、第１のコンタクトホール１２６を介してドレイン電極１１２から伸張された画素連結ライン１１８ａと接続される。画素電極１１８は透明な第１の導電層１０１に形成される。反面、画素電極１１８は共通ライン１２０のように、複層構造に形成されることもある。このような画素電極１１８に薄膜トランジスタ（ＴＦＴ）を介してビデオ信号が与えられると、画素電極１１８と共通電圧が与えられた共通電極１２２との間には水平電界が形成される。このような水平電界により、薄膜トランジスタ基板とカラーフィルター基板との間で水平方向に配列された液晶分子が誘電異方性により回転される。そして、液晶分子の回転程度によって画素領域を透過する光透過率が異になることにより、階調を具現化するようになる。
【００２７】
このような共通電極１２２及び画素電極１１８は、図２に示すように、データライン１０４と共にジグザグ状に形成されるか、直線形に形成されることができ、その外にも多様な形状に形成されることができる。共通電極１２２及び画素電極１１８はジグザグ（ｚｉｇ−ｚａｇ）状に形成し、データライン１０４は直線形（ｓｔｒｉｐｅ）に形成することもできる。
【００２８】
ストレージキャパシタ（Ｃｓｔ）は画素電極１１８に並列接続された第１及び第２のストレージキャパシタ（Ｃｓｔ１、Ｃｓｔ２）を備える。第１のストレージキャパシタ（Ｃｓｔ１）は、ゲート絶縁膜１５４を介して共通ライン１２０と画素連結ライン１１８ａとが重畳して形成される。共通ライン１２０と重畳された画素連結ライン１１８ａは画素電極１１８と重畳されるように突出され、ゲート絶縁膜１５４を貫通する第１のコンタクトホール１２６を介して画素電極１１８と接続される。第２のストレージキャパシタ（Ｃｓｔ２）は、ゲート絶縁膜１５４を介して前段ゲートライン１０２とストレージ上部電極１３０とが重畳され形成される。前段ゲートライン１０２と重畳されたストレージ上部電極１３０は画素電極１１８と重畳されるように突出され、ゲート絶縁膜１５４を貫通する第２のコンタクトホール１３４を介して画素電極１１８と接続される。このような第１及び第２のストレージキャパシタ（Ｃｓｔ１、Ｃｓｔ２）の並列接続により全体容量が増加されることにより、ストレージキャパシタ（Ｃｓｔ）は画素電極１１８に充電されたビデオ信号が次の信号が充電される際まで安定的に維持されるようになる。
【００２９】
ゲートライン１０２はゲートパッド１２４を介してゲートドライバ（図示せず）と接続される。ゲートパッド１２４はゲートライン１０２の透明な第１の導電層１０１から延長されるように形成され、ゲート絶縁膜１５４を貫通する第３のコンタクトホール１２８により露出される。
【００３０】
データライン１０４はデータパッド１３２を介してデータドライバ（図示せず）と接続される。データパッド１３２はゲートパッド１２４と同一な構造に形成される。換言すると、データパッド１３２は基板１５０上に透明導電層により形成され、ゲート絶縁膜１５４を貫通する第４のコンタクトホール１３６により露出される。このようなデータパッド１３２はゲート絶縁膜１５４を貫通する第５のコンタクトホール１３８を介してデータライン１０４と接続される。
【００３１】
共通ライン１２０に共通電圧源（図示せず）からの共通電圧を供給する共通パッド（図示せず）は、ゲートパッド１２４と同一な構造に形成される。
【００３２】
このような本発明の薄膜トランジスタ基板には別途の保護膜が形成されない。しかし、データライン１０４は薄膜トランジスタ（ＴＦＴ）及びストレージ上部電極１３０と共に、その上に塗布される配向膜（図示せず）により保護されるようになる。特に、ソース及びドレイン電極１１０、１１２の間に露出された活性層１１４は、プラズマ表面処理によりＳｉＯ２に酸化された表面層により更に保護されることにより、保護膜がなくてもチャンネルの信頼性を維持することが可能になる。また、活性層１１４を露出する場合、露光工程等のマスク工程を適用しないことにより、素子特性の安定性を更に確保することが可能になる。
【００３３】
このように、保護膜のない本発明の水平電界薄膜トランジスタ基板は、次のような３マスク工程により形成される。
【００３４】
図４及び図５は、本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図及び断面図であり、図６ないし図９は、第１のマスク工程を具体的に説明するための断面図である。
【００３５】
第１のマスク工程で、下部基板１５０上にゲートライン１０２、ゲート電極１０８、共通ライン１２０、共通電極１２２、画素電極１１８、ゲートパッド１２４、データパッド１３２を含む第１のマスクパターン群が形成される。ここで、ゲートライン１０２及びゲート電極１０８と共通ライン１２０、第２の共通電極１２２Ｂは、少なくとも二つの導電層が積層された複層構造に形成されるが、説明の便宜のため、以下には第１及び第２の導電層１０１、１０３が積層された２重構造のみを説明する。そして、第１の共通電極１２２Ａと画素電極１１８、ゲートパッド１２４及びデータパッド１３２は透明な第１の導電層１０１に形成される。このように複層及び単一層構造を有する第１のマスクパターン群はハーフトーン（Ｈａｌｆ  Ｔｏｎｅ）マスクまたは回折露光マスクを用いることにより、一つのマスク工程で形成される。以下には、第１のマスクにハーフトーンマスクを用いる場合を例に挙げて説明する。
【００３６】
図６を参照すると、下部基板１５０上にスパッタリング方法等の蒸着方法により第１及び第２の導電層１０１、１０３が積層される。
【００３７】
第１の導電層１０１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯ等のような透明導電物質が、第２の導電層１０３としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金等のように、金属物質が単一層または２重層以上に積層され用いられる。
【００３８】
そして、ハーフトーンマスクを用いたフォトリソグラフィ工程で、厚さの異なる第１のフォトレジストパターン１６０が第２の導電層１０３上に形成される。
【００３９】
ハーフトーンマスクは紫外線を遮る遮断部、位相シフト（Ｐｈａｓｅ  
Ｓｈｉｆｔ）物質を用いて紫外線を部分的に透過させるハーフトーン透過部、全部透過させる透過部を備える。このようなハーフトーンマスクを用いたフォトリソグラフィ工程により第１のフォトレジストパターン１６０は、互いに異なる厚さを有する第１Ａ及び第１Ｂのフォトレジストパターン１６０Ａ、１６０Ｂと、開口部とを有するようになる。相対的に厚い第１Ａのフォトレジストパターン１６０Ａはハーフトーンマスクの遮断部と重畳された第１のフォトレジストの遮断領域Ｐ１に、前記第１Ａのフォトレジストパターン１６０Ａより薄い第１Ｂのフォトレジストパターン１６０Ｂはハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は透過部と重畳されたフル（Ｆｕｌｌ）露光領域Ｐ３に形成される。
【００４０】
図７を参照すると、第１のフォトレジストパターン１６０をマスクに用いたエッチング工程で第１及び第２の導電層１０１、１０３がエッチングされることにより、複層構造のゲートライン１０２、ゲート電極１０８、共通ライン１２０、共通電極１２２、画素電極１１８、ゲートパッド１２４、データパッド１３２を含む第１のマスクパターン群が形成される。
【００４１】
図８を参照すると、アッシング工程で第１Ａのフォトレジストパターン１６０Ａの厚さは薄くなり、第１Ｂのフォトレジストパターン１６０Ｂは除去される。そして、アッシングされた第１Ａのフォトレジストパターン１６０Ａをマスクに用いたエッチング工程で第１の共通電極１２２Ａ、画素電極１１８、ゲートパッド１２４、データパッド１３２の第２の導電層１０３が除去される。
【００４２】
図９を参照すると、図８において、第１のマスクパターン群上に残存する第１Ａのフォトレジストパターン１６０Ａがストリップ工程で除去される。
【００４３】
図１０及び図１１は、本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための平面図及び断面図であり、図１２ないし図１５は、第２のマスク工程を具体的に説明するための断面図である。
【００４４】
第１のマスクパターン群が形成された下部基板１５０上に第２のマスク工程で複数のコンタクトホール１２６、１３４、１２８、１３６、１３８を含むゲート絶縁膜１５４と、半導体パターン１１５とが形成される。このような半導体パターン１１５とコンタクトホール１２６、１３４、１２８、１３６、１３８は回折露光マスクまたはハーフトーン（Ｈａｌｆ  Ｔｏｎｅ）マスクを用いた一つのマスク工程で形成される。以下には、第２のマスクにハーフトーンマスクを用いる場合を説明する。
【００４５】
図１２を参照すると、第１のマスクパターン群が形成された下部基板１５０上にＰＥＣＶＤ等の蒸着方法で、ゲート絶縁膜１５４、非晶質シリコン層１０５、不純物（ｎ＋またはｐ＋）がドーピングされた非晶質シリコン層１０７が順次形成される。ゲート絶縁膜１５４としては、ＳｉＯｘ、ＳｉＮｘ等のような無機絶縁物質が用いられる。
【００４６】
そして、ハーフトーンマスクを用いたフォトリソグラフィ工程で、厚さの異なる第２のフォトレジストパターン１７０が形成される。第２のフォトレジストパターン１７０は、互いに異なる厚さを有する第２Ａ及び第２Ｂのフォトレジストパターン１７０Ａ、１７０Ｂと、開口部とを有する。相対的に厚い第２Ａのフォトレジストパターン１７０Ａはハーフトーンマスクの遮断部と重畳された第２のフォトレジストの遮断領域Ｐ１に、第２Ａのフォトレジストパターン１７０Ａより薄い第２Ｂのフォトレジストパターン１７０Ｂはハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は透過部と重畳されたフル（Ｆｕｌｌ）露光領域Ｐ３に形成される。
【００４７】
図１３を参照すると、第２のフォトレジストパターン１７０をマスクに用いたエッチング工程で不純物がドーピングされた非晶質シリコン層１０７からゲート絶縁膜１５４まで貫通する第１ないし第５のコンタクトホール１２６、１３４、１２８、１３６、１３８が形成される。第１及び第２のコンタクトホール１２６、１３４は画素電極１１８を、第３のコンタクトホール１２６はゲートパッド１２４を、第４及び第５のコンタクトホール１３６、１３８はデータパッド１３２を露出させる。
【００４８】
図１４を参照すると、アッシング工程で第２Ａのフォトレジストパターン１７０Ａの厚さは薄くなり、第２Ｂのフォトレジストパターン１７０Ｂは除去される。そして、アッシングされた第２Ａのフォトレジストパターン１７０Ａをマスクに用いたエッチング工程で不純物がドーピングされた非晶質シリコン層１０７及び非晶質シリコン層１０５がパターニングされることにより、活性層１１４及びオーミック接触層１１６を有する半導体パターン１１５が形成される。
【００４９】
図１５を参照すると、図１４において、半導体パターン１１５上に残存する第２Ａのフォトレジストパターン１７０Ａはがストリップ工程で除去される。
【００５０】
図１６及び図１７は、本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための平面図及び断面図である。
【００５１】
第３のマスク工程で半導体パターン１１５が形成されたゲート絶縁膜１５４上に、データライン１０４、データライン１０４と連結されたソース電極１１０、ドレイン電極１１２、ドレイン電極１１２から連結される画素連結ライン１１８ａ及びストレージ上部電極１３０を含む第３のマスクパターン群が形成されると共に、ソース電極１１０及びドレイン電極１１２の間に、その表面が酸化された活性層１１４が露出される。
【００５２】
具体的に言うと、半導体パターン１１５が形成されたゲート絶縁膜１５４上に第３の導電層がスパッタリング等の蒸着方法により形成される。第３の導電層としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金等のように、金属物質が単一層または２重層以上に積層され用いられる。そして、フォトリソグラフィ工程及びエッチング工程で第３の導電層がパターニングされることにより、データライン１０４、ソース電極１１０、ドレイン電極１１２、画素連結ライン１１８ａ及びストレージ上部電極１３０を含む第３のマスクパターン群が形成される。データライン１０４は第５のコンタクトホール１３８を介してデータパッド１３２と、ドレイン電極１１２から伸張された画素連結ライン１１８ａは第１のコンタクトホール１２６を介して画素電極１１８と、ストレージ上部電極１３０は第２のコンタクトホール１３４を介して画素電極１１８と接続される。
【００５３】
そして、第３のマスクパターン群上にフォトレジストパターンが存在する状態でソース電極１１０及びドレイン電極１１２の間のオーミック接触層１１６を除去することにより、活性層１１４を露出させる。これは既存の４マスク工程でスリットを用いる回折露光を用いて活性層１１４を露出させる場合より工程の不良を更に防ぐことが可能になる。また、活性層１１４に露光工程等のマスク工程を適用しないことにより、素子特性の安定性を更に確保することが可能になる。
【００５４】
続いて、露出された活性層１１４の表面を酸素プラズマを用いる表面処理を通じてＳｉＯ２に酸化させることにより、保護膜なしにもチャンネルの信頼性を確保することが可能になる。
【００５５】
このように、本発明の実施の形態１に係る水平電界薄膜トランジスタ基板の製造方法は、３マスク工程に単純化されることが可能になる。
【００５６】
実施の形態２．
図１８は、本発明の実施の形態２に係る水平電界薄膜トランジスタ基板を示す断面図であり、平面図は図２に示す通りである。
【００５７】
図１８に示す実施の形態２に係る薄膜トランジスタ基板は、図３に示す実施の形態１に係る薄膜トランジスタ基板に比べ、第１のマスクパターン群のうち、複層構造を有するパターン、即ち、第２の導電層１０３とゲート絶縁膜１５４の間に第２のゲート絶縁膜１５２が更に形成されたことを除いては同一な構成要素を備えるため、重複された構成要素についての説明は省略する。
【００５８】
図１８に示す第２のゲート絶縁膜１５２は、複層導電層の構造を有するゲートライン１０２、ゲート電極１０８、共通ライン１２０、第２の共通電極１２２Ｂ上に形成される。第２のゲート絶縁膜１５２によりゲートライン１０２とデータライン１０４の交差部から両ライン１０２、１０４の間隔が更に離れていくことにより、両ライン１０２、１０４間の信号干渉を最少化することが可能になる。このような第２のゲート絶縁膜１５２は第１のマスクパターン群と共に第１のマスク工程で形成される。
【００５９】
図１９ないし図２２は、図１８に示す薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を具体的に説明するための断面図である。
【００６０】
第１のマスク工程で、下部基板１５０上にゲートライン１０２、ゲート電極１０８、共通ライン１２０、共通電極１２２、画素電極１１８、ゲートパッド１２４、データパッド１３２を含む第１のマスクパターン群と共に、第２のゲート絶縁膜１５２が複層構造を有するパターン上に更に形成される。例えば、第２のゲート絶縁膜１５２は少なくとも第１及び第２の導電層１０１、１０３が積層された複層構造のゲートライン１０２及びゲート電極１０８と、共通ライン１２０、第２の共通電極１２２Ｂ上に形成される。このような第２のゲート絶縁膜１５２は、複層及び単一層構造を有する第１のマスクパターン群と共に、ハーフトーン（Ｈａｌｆ  Ｔｏｎｅ）マスクまたは回折露光マスクを用いることにより、一つのマスク工程で形成される。以下には、第１のマスクにハーフトーンマスクを用いる場合を例に挙げて説明する。
【００６１】
図１９を参照すると、下部基板１５０上にスパッタリング方法等の蒸着方法により第１及び第２の導電層１０１、１０３が積層され、第２の導電層１０３上に第２のゲート絶縁膜１５２が形成される。
【００６２】
第１の導電層１０１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯ等のような透明導電物質が、第２の導電層１０３としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金等のように、金属物質が単一層または２重層以上に積層され用いられる。第２のゲート絶縁膜１５２としては、前述のゲート絶縁膜１５４のような無機絶縁膜が用いられる。
【００６３】
そして、ハーフトーンマスクを用いたフォトリソグラフィ工程で、厚さの異なる第１のフォトレジストパターン１８０が第２のゲート絶縁膜１５２上に形成される。第１のフォトレジストパターン１８０は、互いに異なる厚さを有する第１Ａ及び第１Ｂのフォトレジストパターン１８０Ａ、１８０Ｂと、開口部とを有するようになる。相対的に厚い第１Ａのフォトレジストパターン１８０Ａはハーフトーンマスクの遮断部と重畳された第１のフォトレジストの遮断領域Ｐ１に、前記第１Ａのフォトレジストパターン１８０Ａより薄い第１Ｂのフォトレジストパターン１８０Ｂはハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は透過部と重畳されたフル（Ｆｕｌｌ）露光領域Ｐ３に形成される。
【００６４】
図２０を参照すると、第１のフォトレジストパターン１８０をマスクに用いたエッチング工程で第２のゲート絶縁膜１５２と第１及び第２の導電層１０１、１０３がエッチングされることにより、複層構造のゲートライン１０２、ゲート電極１０８、共通ライン１２０、共通電極１２２、画素電極１１８、ゲートパッド１２４、データパッド１３２を含む第１のマスクパターン群が形成され、第１のマスクパターン群上には第２のゲート絶縁膜１５２が存在するようになる。
【００６５】
図２１を参照すると、アッシング工程で第１Ａのフォトレジストパターン１８０Ａの厚さは薄くなり、第１Ｂのフォトレジストパターン１８０Ｂは除去される。そして、アッシングされた第１Ａのフォトレジストパターン１８０Ａをマスクに用いたエッチング工程で第１の共通電極１２２Ａ、画素電極１１８、ゲートパッド１２４、データパッド１３２の第２の導電層１０３が、その上に存在していた第２のゲート絶縁膜１５２と共に除去される。これに従って、ゲートライン１０２及びゲート電極１０８と共通ライン１２０、第２の共通電極１２２Ｂは第１及び第２の導電層１０１、１０３が積層される複層構造を有するようになり、その上には第２のゲート絶縁膜１５２が存在するようになる。
【００６６】
図２２を参照すると、図２１において、第１のマスクパターン群上に残存する第１Ａのフォトレジストパターン１８０Ａがストリップ工程で除去される。
【００６７】
実施の形態３．
図２３及び図２４は、本発明の実施の形態３に係る水平電界液晶表示装置の薄膜トランジスタ基板を示す平面図及び断面図である。
【００６８】
図２３及び図２４に示す実施の形態３に係る薄膜トランジスタ基板は、図２及び図３に示す実施の形態１に係る薄膜トランジスタ基板に比べ、第１のマスクパターン群の全部が複層構造に形成されることを除いては同一な構成要素を備えるため、重複された構成要素についての説明は省略する。
【００６９】
図２３及び図２４に示すゲートライン２０２、ゲート電極２０８、共通ライン２２０、共通電極２２２、画素電極２１８、ゲートパッド２２４、データパッド２３２を含む第１のマスクパターン群は、少なくとも第１及び第２の導電層２０１、２０３が積層された複層構造に形成される。第１の導電層２０１は前述のように透明導電層が、第２の導電層２０３には実質的に不透明な導電層が用いられる。第２の導電層２０３には金属層が単一層、２重層、または３重層の構造に用いられることもできる。
【００７０】
特に、第１のマスクパターン群の第１及び第２の導電層２０１、２０３は一定な段差を有するように形成される。換言すると、透明な第１の導電層２０１が不透明な第２の導電層２０３の外郭に沿って一定に露出されるように形成される。これに従って、共通電極２２２及び画素電極２１８から露出された第１の導電層２０１は光の透過率を増加させ輝度を向上させるようになる。更に、共通電極２２２及び画素電極１１８の第２の導電層２０３は、光漏れを防ぐことによりコントラスト比の向上を可能にする。
【００７１】
そして、同一な構造を有するゲートパッド２２４及びデータパッド２３２は、ゲート絶縁膜１５４及び第２の導電層２０３を貫通する第３及び第４のコンタクトホール２２８、２３６それぞれにより透明な第１の導電層２０１が露出される構造を有するようになる。
【００７２】
このような本発明の実施の形態３に係る薄膜トランジスタ基板を製造する方法は、前述の実施の形態１に係る薄膜トランジスタ基板の製造方法に比べ、第１及び第３のマスク工程のみに差異があるため、以下に、第２のマスク工程についての説明は省略する。
【００７３】
図２５及び図２６は、本発明の実施の形態３に係る薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図及び断面図であり、図２７ないし図２９は、第１のマスク工程を具体的に説明するための断面図である。
【００７４】
第１のマスク工程で、下部基板１５０上にゲートライン２０２、ゲート電極２０８、共通ライン２２０、共通電極２２２、画素電極２１８、ゲートパッド２２４、データパッド２３２を含む第１のマスクパターン群が形成される。第１のマスクパターン群は、少なくとも第１及び第２の導電層２０１、２０３が積層された複層構造に形成される。ここで、透明な第１の導電層２０１は、不透明な第２の導電層２０３の外郭に沿って一定に露出される。
【００７５】
具体的にいうと、図２７に示すように、下部基板１５０上にスパッタリング方法等の蒸着方法により第１及び第２の導電層２０１、２０３が積層され、フォトリソグラフィ工程で第２の導電層２０３上にフォトレジストパターン２００が形成される。そして、フォトレジストパターン２００をマスクに用いたエッチング工程で第１及び第２の導電層２０１、２０３がエッチングされることにより、複層構造のゲートライン２０２、ゲート電極２０８、共通ライン２２０、共通電極２２２、画素電極２１８、ゲートパッド２２４、データパッド２３２を含む第１のマスクパターン群が形成される。第１の導電層２０１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯ等のような透明導電物質が、第２の導電層２０３としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金等のように、金属物質が単一層または２重層以上に積層され用いられる。
【００７６】
図２８を参照すると、アッシング工程でフォトレジストパターン２００をアッシングすることにより、フォトレジストパターン２００の厚さ及び幅が減少される。そして、アッシングされたフォトレジストパターン２００をマスクに露出された第２の導電層２０３をもう一度エッチングすることにより、第１の導電層２０１が第２の導電層２０３の外郭に沿って露出されるように、第１及び第２の導電層２０１、２０３は一定な段差を有するようになる。
【００７７】
図２９を参照すると、図２８において、第１のマスクパターン群の第２の導電層２０３上に残存するフォトレジストパターン２００がストリップ工程で除去される。
【００７８】
図３０ないし図３２は、本発明の実施の形態３に係る薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を具体的に説明するための断面図である。
【００７９】
第２のマスク工程で、図１０ないし図１５で前述したように、複数のコンタクトホール１２６、１３４、２２８、２３６、２３８を含むゲート絶縁膜１５４と、半導体パターン１１５とが形成される。
【００８０】
そして、第３のマスク工程で半導体パターン１１５が形成されたゲート絶縁膜１５４上に、データライン１０４、ソース電極１１０、ドレイン電極１１２、画素連結ライン１１８ａ及びストレージ上部電極１３０を含む第３のマスクパターン群が形成され、第３及び第４のコンタクトホール２２８、２３６によりゲートパッド２２４及びデータパッド２３２の第１の導電層２０１が露出される。また、ソース電極１１０及びドレイン電極１１２の間に、その表面が酸化された活性層１１４が露出される。
【００８１】
具体的に言うと、図３０に示すように、半導体パターン１１５が形成されたゲート絶縁膜１５４上に、第３の導電層２０５がスパッタリング等の蒸着方法により形成され、第３の導電層２０５上にフォトリソグラフィ工程でフォトレジストパターン２１０が形成される。第３の導電層２０５としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金等のように、金属物質が単一層または２重層以上に積層され用いられる。
【００８２】
図３１を参照すると、フォトレジストパターン２１０をマスクに用いるエッチング工程で第３の導電層２０５がパターニングされることにより、データライン１０４、ソース電極１１０、ドレイン電極１１２、画素連結ライン１１８ａ及びストレージ上部電極１３０を含む第３のマスクパターン群が形成される。この際、第３及び第４のコンタクトホール２２８、２３６により露出されたゲートパッド２２４及びデータパッド２３２の第２の導電層２０３がエッチングされることにより第１の導電層２０１が露出される。
【００８３】
そして、第３のマスクパターン群上にフォトレジストパターンが存在する状態で、ソース電極１１０及びドレイン電極１１２の間のオーミック接触層１１６を除去することにより、活性層１１４を露出させる。続いて、露出された活性層１１４の表面を酸素プラズマを用いる表面処理によりＳｉＯ２に酸化させることにより、保護膜なしにもチャンネルの信頼性を確保することが可能になる。そして、活性層１１４に露光工程等のマスク工程を適用しないことにより、素子特性の安定性を更に確保することが可能になる。
【００８４】
図３２を参照すると、図３１において、第３のマスクパターン群上に存在するフォトレジストパターン２１０がストリップ工程で除去される。
【００８５】
このように、本発明の実施の形態３に係る水平電界薄膜トランジスタ基板の製造方法は、３マスク工程に単純化されることが可能になる。
【００８６】
前述のように、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、第１のハーフトーン（または回折露光）マスクを用いて単一層及び複層構造を有する第１のマスクパターン群を形成するようになる。
【００８７】
一方、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、複層構造に第１のマスクパターンを形成し、次にフォトレジストパターンをアッシングし、次に上部導電層をもう一度エッチングすることにより、下部の透明導電層を上部導電層の外郭に沿って露出させる。これに従って、共通電極及び画素電極から露出された透明導電層は輝度に寄与することができ、上部の不透明な導電層は光漏れを防ぎ、コントラスト比に寄与することが可能になる。
【００８８】
また、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、第２のハーフトーン（または回折露光）マスクを用いて複数のコンタクトホールと半導体パターンを形成する。
【００８９】
また、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、第３のマスクを用いて第３のマスクパターン群を形成した後、半導体パターンの活性層を露出させ、その表面を酸化させる。これに従って、チャンネルの信頼性の確保が可能になると共に、第３のマスクパターン群はその上に塗布される配向膜により保護されるため、別途の保護膜が要らなくなる。また、活性層に露光工程等のマスク工程を適用しないことにより、素子特性の安定性を更に確保することが可能になる。
【００９０】
その結果、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、３マスク工程に工程を単純化することにより、材料費及び設備投資費等を節減すると共に、収率を向上させることが可能になる。
【００９１】
一方、本発明に係る水平電界液晶表示装置の薄膜トランジスタ基板及びその製造方法は、前述の実施の形態の水平電界方式に限らず、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードのような液晶表示装置にも適用可能であると共に、プラズマディスプレイパネルにも適用することができる。
【図面の簡単な説明】
【００９２】
【図１】従来の液晶パネル構造を概略的に示す斜視図である。
【図２】本発明の第１の実施の形態に係る液晶表示装置の薄膜トランジスタ基板を示す平面図である。
【図３】図２に示す薄膜トランジスタ基板をI−I’、II−II’、III−III’、IV−IV’線に沿って切断して示す断面図である。
【図４】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を説明するための平面図である。
【図５】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を説明するための断面図である。
【図６】本発明の実施の形態１に係る第１のマスク工程を具体的に説明するための断面図である。
【図７】本発明の実施の形態１に係る第１のマスク工程を具体的に説明するための断面図である。
【図８】本発明の実施の形態１に係る第１のマスク工程を具体的に説明するための断面図である。
【図９】本発明の実施の形態１に係る第１のマスク工程を具体的に説明するための断面図である。
【図１０】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第２のマスク工程を説明するための平面図である。
【図１１】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第２のマスク工程を説明するための断面図である。
【図１２】本発明の実施の形態２に係る第２のマスク工程を具体的に説明するための断面図である。
【図１３】本発明の実施の形態２に係る第２のマスク工程を具体的に説明するための断面図である。
【図１４】本発明の実施の形態２に係る第２のマスク工程を具体的に説明するための断面図である。
【図１５】本発明の実施の形態２に係る第２のマスク工程を具体的に説明するための断面図である。
【図１６】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第３のマスク工程を説明するための平面図である。
【図１７】本発明の実施の形態１に係る薄膜トランジスタ基板の製造方法中、第３のマスク工程を説明するための断面図である。
【図１８】本発明の実施の形態２に係る液晶表示装置の薄膜トランジスタ基板を示す断面図である。
【図１９】本発明の実施の形態２に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を具体的に説明するための断面図である。
【図２０】本発明の実施の形態２に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を具体的に説明するための断面図である。
【図２１】本発明の実施の形態２に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を具体的に説明するための断面図である。
【図２２】本発明の実施の形態２に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を具体的に説明するための断面図である。
【図２３】本発明の実施の形態３に係る液晶表示装置の薄膜トランジスタ基板を示す平面図である。
【図２４】図２３に示す薄膜トランジスタ基板をI−I’、II−II’、III−III’、IV−IV’線に沿って切断して示す断面図である。
【図２５】本発明の実施の形態３に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を説明するための平面図である。
【図２６】本発明の実施の形態３に係る薄膜トランジスタ基板の製造方法中、第１のマスク工程を説明するための断面図である。
【図２７】本発明の実施の形態３に係る第１のマスク工程を具体的に説明するための断面図である。
【図２８】本発明の実施の形態３に係る第１のマスク工程を具体的に説明するための断面図である。
【図２９】本発明の実施の形態３に係る第１のマスク工程を具体的に説明するための断面図である。
【図３０】本発明の実施の形態３に係る薄膜トランジスタ基板の第３のマスク工程を具体的に説明するための断面図である。
【図３１】本発明の実施の形態３に係る薄膜トランジスタ基板の第３のマスク工程を具体的に説明するための断面図である。
【図３２】本発明の実施の形態３に係る薄膜トランジスタ基板の第３のマスク工程を具体的に説明するための断面図である。
【符号の説明】
【００９３】
２  上部ガラス基板、４  ブラックマトリクス、６  カラーフィルター、８  共通電極、１０  カラーフィルター基板、１２  下部ガラス基板、１４，１０２  ゲートライン、１６，１０４  データライン、１８、薄膜トランジスタ（ＴＦＴ）、２０  薄膜トランジスタ基板、２２，１１８  画素電極、２４  液晶、１０１  第１の導電層、１０３  第２の導電層、１０５  非晶質シリコン層、１０７  不純物がドーピングされた非晶質シリコン層、１０８  ゲート電極、１１０  ソース電極、１１２  ドレイン電極、１１４  活性層、１１５  半導体パターン、１１６  オーミック接触層、１１８ａ  画素連結ライン、１２０  共通ライン、１２２  共通電極、１２４  ゲートパッド、１２６，１２８，１３４，１３６，１３８，２２８，２３６，２３８  コンタクトホール、１３０  ストレージ上部電極、１３２  データパッド、１５０  (下部)基板、１５２，１５４  ゲート絶縁膜、１６０，１７０，１８０，２００，２１０  フォトレジストパターン、Ｐ１  遮断領域、Ｐ２  ハーフトーン露光領域、Ｐ３  フル露光領域。
【図１】
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【図２】
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【図３】
0004772599.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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