(57)【特許請求の範囲】
【請求項１】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞１）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出方法であって、
互いに隣接する２つの前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出し、
Ｋ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出された場合、２つの前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出し、
前記半導体スイッチング素子の故障の検出は、前記半導体スイッチング素子をスイッチングするゲートパルスに同期して検出をロックすること
を含むことを特徴とする電力変換装置の素子故障検出方法。
【請求項２】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞１）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出方法であって、
互いに隣接する２つの前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が、２つの前記直列回路のそれぞれの前記アノード側からＫ番目までの前記半導体スイッチング素子の分担電圧の総和の差に基づいて決定された所定値を超えたことを検出し、
Ｋ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出された場合、２つの前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出すること
を含むことを特徴とする電力変換装置の素子故障検出方法。
【請求項３】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞２）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出方法であって、
一端からｙ−１（Ｍ＞ｙ＞１）列目の前記直列回路とｙ列目の前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出し、
ｙ列目の前記直列回路とｙ＋１列目の前記直列回路のそれぞれ前記アノード側からＫ番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出し、
ｙ−１列目の前記直列回路とｙ列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出され、ｙ列目の前記直列回路とｙ＋１列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出された場合、前記ｙ列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出し、
ｙ−１列目の前記直列回路とｙ列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出され、ｙ列目の前記直列回路とｙ＋１列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出されない場合、ｙ−１列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出し、
ｙ−１列目の前記直列回路とｙ列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出されず、ｙ列目の前記直列回路とｙ＋１列目の前記直列回路のそれぞれのＫ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出された場合、ｙ＋１列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出し、
前記半導体スイッチング素子の故障の検出は、前記半導体スイッチング素子をスイッチングするゲートパルスに同期して検出をロックすること
を含むことを特徴とする電力変換装置の素子故障検出方法。
【請求項４】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞１）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出回路であって、
互いに隣接する２つの前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出するレベル検出手段と、
前記レベル検出手段により前記所定値を超えたことが検出された場合、２つの前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出する故障検出手段と、
前記半導体スイッチング素子をスイッチングするゲートパルスに同期して前記故障検出手段による故障の検出をロックする故障検出ロック手段と
を具備することを特徴とする電力変換装置の素子故障検出回路。
【請求項５】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞２）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出回路であって、
一端からｙ列目の前記直列回路とｙ−１（Ｍ＞ｙ＞１）列目の前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出する第１のレベル検出手段と、
ｙ列目の前記直列回路とｙ＋１列目の前記直列回路のそれぞれ前記アノード側からＫ番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出する第２のレベル検出手段と、
前記第１のレベル検出手段から前記所定値を超えたことが検出され、前記第２のレベル検出手段から前記所定値を超えたことが検出された場合は、ｙ列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出する第１の故障検出手段と、
前記第１のレベル検出手段から前記所定値を超えたことが検出され、前記第２のレベル検出手段から前記所定値を超えたことが検出されない場合、ｙ−１列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出する第２の故障検出手段と、
前記第１のレベル検出手段から前記所定値を超えたことが検出されず、前記第２のレベル検出手段から前記所定値を超えたことが検出された場合、ｙ＋１列目の前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出する第３の故障検出手段と、
前記半導体スイッチング素子をスイッチングするゲートパルスに同期して、前記第１の故障検出手段、前記第２の故障検出手段及び前記第３の故障検出手段による故障の検出をロックする故障検出ロック手段と
を具備することを特徴とする電力変換装置の素子故障検出回路。
【請求項６】
前記故障検出ロック手段は、故障の検出をロックする時間を電気角９０度以下にすること
を特徴とする請求項４又は請求項５に記載の電力変換装置の素子故障検出回路。
【請求項７】
Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞１）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出回路であって、
互いに隣接する２つの前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が、２つの前記直列回路のそれぞれの前記アノード側からＫ番目までの前記半導体スイッチング素子の分担電圧の総和の差に基づいて決定された所定値を超えたことを検出するレベル検出手段と、
前記レベル検出手段により前記所定値を超えたことが検出された場合、２つの前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出する故障検出手段と
を具備することを特徴とする電力変換装置の素子故障検出回路。
【請求項８】
複数の半導体スイッチング素子を直列接続した直列回路を１アームとして複数アームで構成し、前記複数アームが１８０度通電を行う単相の電力変換装置の素子故障検出回路であって、
前記複数アームのうち同一タイミングで動作する２つの前記アームのそれぞれの中間点間の電位差が所定値を超えたことを検出するレベル検出手段と、
前記レベル検出手段により前記所定値を超えたことが検出された場合、２つの前記アームを構成する少なくとも１つの前記半導体スイッチング素子を故障として検出する故障検出手段と、
前記半導体スイッチング素子をスイッチングするゲートパルスに同期して前記故障検出手段による故障の検出をロックする故障検出ロック手段と
を具備することを特徴とする電力変換装置の素子故障検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換装置の半導体スイッチング素子の故障を検出する素子故障検出方法及び回路に関する。
【０００２】
【従来の技術】
図４は、大容量の電力変換装置のブリッジ構成を示す回路であり、１ｕ〜１ｚはブリッジのアームを示しており、この大容量電力変換装置では、半導体スイッチング素子としてサイリスタ２を定格電流及び電圧に応じて必要数ｎ個直列接続し且つ該素子列をｍ個並列接続している。また、サイリスタ２と並列に接続されているコンデンサ３及び抵抗４は、スナバ回路であり、サイリスタ２の電圧分担をバランスさせるために設けている。
【０００３】
素子故障検出回路９は、分圧回路５、抵抗６、フィルタ回路７、レベル検出器８により構成される。分圧回路５は、ｎ個直列接続されたサイリスタ２が正常時にレベル検出器８の両端電圧を零にするための分圧抵抗である。また、フィルタ回路７は、サイリスタ２の特性バラツキやスイッチング時に発生するアンバランス電圧を除去するために設けている。
【０００４】
レベル検出器８は、両端に所定値以上の電圧が印加されると、光信号をライトガイド１０を経由し大地電位の光電変換器１１に送信する。
【０００５】
上述した従来の構成において、半導体スイッチング素子であるサイリスタ２が全て正常の場合は、いわゆるブリッジ回路を構成し、Ａ点とＢ点の電位は等しいので、素子故障検出回路９内のレベル検出器８のＣ点、Ｄ点の電位差は零であり、素子故障検出信号は出力されない。
【０００６】
ここでサイリスタ２ｕ１が短絡したとすると、Ａ−Ｂ間に電位差が生じるため、レベル検出器８のＣ−Ｄ間の電圧が所定値以上となり、光信号がライトガイド１０を経由して光電変換回路１１に入力し、該光電変換回路１１にて電気信号に変換され、当該サイリスタ２ｕ１の素子故障が検出される。
【０００７】
しかし、上記サイリスタ２が健全の場合、理想的にはＡ点とＢ点の電位差は零であるところ、実際にはサイリスタ２ｕ１とサイリスタ２ｕ２の特性バラツキにより、スイッチング時にはサイリスタ２ｕ１とサイリスタ２ｕ２の電圧分担にアンバランスが生じ、過渡的にＡ−Ｂ間に電位差が生じる。この時の過渡的な電位差でレベル検出器８が動作しないように、フィルタ回路７及び電流制限用抵抗６を設けている。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来の素子故障検出回路では、以下のような問題がある。すなわち、素子故障検出回路７は、ｎ個直列接続したサイリスタ２による素子列の並列数ｍに応じてｍ個必要となり、例えば３相ブリッジの場合、６×ｍ並列個の素子故障検出回路７が必要となり、部品数が増加する。
【０００９】
また、各素子列のサイリスタ２の直列接続数がｎであると、サイリスタ２の特性バラツキによるアンバランスの増加や分圧回路５に印加される高電圧化のために、必要に応じて２〜４直列毎に素子故障検出回路９を設ける必要がある。
【００１０】
従って部品点数が増加してしまうという欠点があった。
【００１１】
また、電源周波数が高周波になると、サイリスタのスイッチング時に発生する電圧アンバランスを除去するためフィルタ回路を設ける必要があり、しかも該フィルタ回路のフィルタ特性の実現が困難である。
【００１２】
更に、サイリスタ２の特性バラツキによる常時アンバランス電圧と検出レベルとの差をある一定以上設けるために、サイリスタ２の直列接続の組合わせに制限ができてしまい、使用可能なサイリスタ２が限定されるという欠点がある。
【００１３】
また、常時アンバランスを小さくするために、サイリスタ２と並列のコンデンサ３の容量を大きくする手段がある。
【００１４】
但し、コンデンサ３の容量をむやみに大きくすると、スナバ回路の抵抗４のロス（Ｐ＝１／２×Ｃ×Ｖ2 ×ｆ）が増加するので、スナバ回路の大型化を招き、装置の大型化と変換器損失の増加させてしまう欠点もある。
【００１５】
本発明の目的は、装置の大型化を抑制し且つ変換器損失の増加を抑制することが可能な素子故障検出方法及び回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために本発明に係る電力変換装置の素子故障検出方法は、Ｎ（Ｎ＞１）個の半導体スイッチング素子を直列接続した直列回路をＭ（Ｍ＞１）並列に接続して単位アームを構成した電力変換装置における前記半導体スイッチング素子の故障を検出するための電力変換装置の素子故障検出方法であって、互いに隣接する２つの前記直列回路のそれぞれアノード側からＫ（Ｎ＞Ｋ≧１）番目の前記半導体スイッチング素子のカソード間の電位差が所定値を超えたことを検出し、Ｋ番目の前記半導体スイッチング素子のカソード間の電位差が前記所定値を超えたことが検出された場合、２つの前記直列回路を構成する前記半導体スイッチング素子の少なくとも１つを故障として検出し、前記半導体スイッチング素子の故障の検出は、前記半導体スイッチング素子をスイッチングするゲートパルスに同期して検出をロックすることを含む。
【００１９】
【発明の実施の形態】
以下、本発明に係る素子故障検出回路の実施形態を、図面を参照して説明する。
【００２０】
先ず、実施形態の説明に先立ち、本発明の原理について説明する。
【００２１】
前記課題を解決するために本発明では以下に列挙する▲１▼〜▲５▼の手段を講じる。
【００２２】
▲１▼  同一アームを構成する直列サイリスタ列の同一順序の半導体スイッチング素子のカソードの電位差を検出する回路により素子故障を検出することによって、分圧回路は省略可能となる。
【００２３】
▲２▼  さらに、各アームのスイッチング時に発生する電圧分担アンバランスに起因する素子故障検出回路への電圧印加については、ゲートパルスに同期して素子故障検出信号の出力を所定期間ロックする。ことにより、素子故障検出回路内のフィルタ回路は省略可能となる。
【００２４】
▲３▼  このロック期間はスイッチングによる半導体スイッチング素子のターンオンやターンオフばらつきより大きくする。また、ターンオフ期間中のスイッチングに依存しない電圧アンバランスで確実に素子故障が検出できるようにロック期間は９０°elより短くする。
【００２５】
▲４▼  素子故障検出が２回路動作時は当該素子故障検出回路が両方とも接続されている半導体スイッチング素子列が故障であるという判別回路を設ける。
【００２６】
▲５▼  直列接続された半導体スイッチング素子数がＳ個の場合、同一アームを構成するＡ列及びＢ列のアノード側から第Ｋ番目の半導体スイッチング素子のカソードの電位を素子故障検出回路に入力する構成の場合、各半導体スイッチング素子の逆回復電荷の組み合わせが下記（１）式となるように構成する。
【００２７】
【数２】
0004789377.tif 000002
…（１）
ここで
ＱAave：Ａ列を構成する半導体スイッチング素子の逆回復電荷の平均値、
ＱBave：Ｂ列を構成する半導体スイッチング素子の逆回復電荷の平均値、
ＱAn：Ａ列のｎ番目の半導体スイッチング素子の逆回復電荷、
ＱBn：Ｂ列のｎ番目の半導体スイッチング素子の逆回復電荷、
Ｃ：スナバコンデンサの静電容量、
Ｖdet：素子故障検出回路の動作レベルである。
【００２８】
これにより、次のように作用する。
【００２９】
▲１▼により、素子故障検出回路内の分圧回路を省略しても、互いのサイリスタ列が分圧回路を構成するので素子故障検出回路を構成することが可能である。
【００３０】
▲２▼により、フィルタ回路を省略しても、光電変換回路の出力側にゲートパルスと同期したロック回路を設けることにより素子故障検出回路を構成することが可能である。
【００３１】
▲３▼により、ゲートパルスと同期したロック信号の幅を合理的に定めることができる。
【００３２】
▲４▼により、１アームあたりのサイリスタ直列回路の並列数をＰとしたとき１アームあたりの素子故障検出回路をＰ−１回路としても、どのサイリスタ直列回路かを判別することが可能な素子故障検出回路を実現できる。
【００３３】
▲５▼の原理について説明する。
【００３４】
Ｖave ：サイリスタ１個あたりの平均分担電圧
ここで下記とする。
【００３５】
ＶAn：Ａ列のｎ番目の半導体スイッチング素子の分担電圧
ＶBn：Ｂ列のｎ番目の半導体スイッチング素子の分担電圧
ＱAave：Ａ列の半導体スイッチング素子の逆回復電荷の平均値
ＱBave：Ｂ列の半導体スイッチング素子の逆回復電荷の平均値
したがって、
Ａ列のｎ番目半導体スイッチング素子の分担電圧は下式となる。
【００３６】
【数３】
0004789377.tif 000003
Ｂ列のｎ番目半導体スイッチング素子の分担電圧は下式となる。
【００３７】
【数４】
0004789377.tif 000004
Ａ列の第１番目から第Ｋ番目の半導体スイッチング素子の分担電圧の和は下式となる。
【００３８】
【数５】
0004789377.tif 000005
同様にＢ列の第１番から第Ｋ番目の半導体スイッチング素子の分担電圧の和は下式となる。
【００３９】
【数６】
0004789377.tif 000006
素子故障検出回路に入力される電圧信号はこの差であるから次式となる。
【００４０】
Ｋ番目の半導体スイッチング素子と素子故障検出回路を接続するものとすると、素子故障検出回路の入力電圧は両者の差になる。すなわち、
【数７】
0004789377.tif 000007
これを整理すると、
【００４１】
【数８】
0004789377.tif 000008
【００４２】
さらに、
【数９】
0004789377.tif 000009
ＱAave，ＱBaveは平均値であるので下式となる。
【００４３】
【数１０】
0004789377.tif 000010
【００４４】
したがって、この値が素子故障検出回路の検出レベルより低ければ素子故障検出回路は、逆回復電荷のばらつきに起因する電圧分担ばらつきで誤動作することはない、従って下記となる。
【００４５】
【数１１】
0004789377.tif 000011
【００４６】
これは、各直列接続サイリスタ列のなかで電圧分担がばらついていても、素子故障を検出するポイントで、直列接続サイリスタ列の逆回復電荷の平均と合計とを合わせることで、素子故障検出回路の誤動作を起こさないような半導体スイッチング素子の組み合わせが実現できることを意味している。
【００４７】
上述した原理の下で本発明の実施形態を、図面を参照して説明する。
【００４８】
図１は、サイリスタ変換器である３相電力変換装置の構成を示すもので、サイリスタ変換器の各アームは１ｕ〜１ｚの６アームで構成されている。ここでは１ｕアーム部のみ詳細に記載しているが他アームも同様な構成である。
【００４９】
サイリスタ変換器１の単位アームは、サイリスタ２を定格電流及び電圧に応じてｎ個直列とし、ｍ個並列接続することになるが、本図では直列数が２並列数が３の例を示している。
【００５０】
サイリスタ２ｕ１１〜２ｕ２３と並列に接続されているコンデンサ３ｕ１１〜３ｕ２３、抵抗４ｕ１１〜４ｕ２３はスナバ回路であり、サイリスタ２ｕ１１〜２ｕ２３の電圧分担を改善や転流時の過電圧抑制のために設けている。
【００５１】
素子故障検出回路９−１〜９−１は、同相アーム間の中間に接続されており、抵抗６−１〜６−２、レベル検出器８−１〜８−２により構成される。
【００５２】
以上のように本実施形態の素子故障検出回路は、従来の分圧回路５及びフィルタ回路７が省略された構成であり、レベル検出回路８にアンバランス電圧が入力されと、素子故障を検出する。レベル検出器８−１〜８−２の出力は、ライトガイド１０−１〜１０−２を通って、光電変換回路１１にて電気信号に変換され、素子故障ロック回路１２を経由して素子故障部位判別回路１４に入力される。
【００５３】
素子故障ロック回路１２及び素子故障部位判別回路１４は、アンド回路及び反転回路等の論理回路で構成される。
【００５４】
また、１３はロック期間設定回路であって、このロック期間設定回路１３で設定されるロック期間は、スイッチング特性のばらつき以上の期間とするが、９０度以下にすることにより、素子故障が発生した時に十分な幅の素子故障信号を得ることができる。
【００５５】
次に上記のように構成された本実施形態の動作について説明する。すなわち、先ず、素子故障が発生していない時について説明する。すなわち、素子故障が発生していない時は、サイリスタ２のスイッチング特性にばらつきがなければサイリスタ２ｕ１１と２ｕ２１、２ｕ１２と２ｕ２２、２ｕ１３と２ｕ２３の分担電圧は等しい、よってＡ，Ｂ，Ｃの 電位は等しいため素子故障検出回路９−１，９−２の入力電圧は０である。したがって、素子故障検出回路が動作することは無い。
【００５６】
今、サイリスタ２ｕ１１が素子故障を生じたとすると、サイリスタ２ｕ１１の分担電圧は０となり、サイリスタ２ｕ２１の分担電圧は増加する。従って、素子故障検出回路９−１の入力電圧が０で無くなり所定の電圧以上となるので、レベル検出器８−１が動作し、素子故障検出信号を出力することになる。
【００５７】
よって、本実施形態の素子故障検出回路においは、分圧回路５を省略しても素子故障を検出が可能である。
【００５８】
次にスイッチング特性にばらつきがある場合を、図２に示す本実施形態の素子故障検出回路の動作を示すタイムチャートを参照して説明する。先ず、逆回復電荷にばらつきΔＱがある場合について考察する。この場合、逆回復電荷にばらつきΔＱにより、ΔＱ／Ｃの電圧分担ばらつきが生じるが、上述した（１）式を満足するように、サイリスタ２の逆回復電荷及びスナバコンデンサ容量及びレベル検出器８の動作レベルを設定することにより、通常運転時にレベル検出器８が動作することはない。
【００５９】
しかし、スイッチング特性の若干のばらつきは不可避であるので、レベル検出器８−１は素子故障が発生していなくともアーム１ｕのターンオン及びターンオフ時にパルス的に信号を発生する。
【００６０】
このタイミングはアーム１ｕのゲートタイミング及び１ｖのゲートタイミングと同期しているため、ゲートパルスと同期してロック期間設定回路１３で定められた期間だけ素子故障ロック回路１２にて光電変換回路１１の出力をロックすることにより、スイッチング特性のばらつきによる素子故障検出回路の不要動作を防止することができる。
【００６１】
さらに、例えばサイリスタ２ｕ１１の素子故障が発生すると、レベル検出回路８−１はゲートタイミング以外の期間に信号を発生するので、素子故障ロック回路１２の出力ａは１となる。
【００６２】
これにより、素子故障部位判別回路１４は、１ｕアームを構成する第１列の素子故障が発生したことを判別することができる。
【００６３】
次に図３を参照してに本発明の他の実施形態を説明する。
【００６４】
図３は１アームを構成する半導体スイッチング素子が１並列の単相変換器の場合の素子故障検出回路の構成を示している。
【００６５】
図３のように、半導体スイッチング素子が１８０度通電を行う単相電力変換装置の場合は、対アーム例えばＵ相に対しＹ相が同一タイミングで動作するので、基本的にＵ相とＹ相とは、そのオフ期間は同一電圧である。
【００６６】
従って、本実施形態のように電力変換装置が、単相変換器の場合は、半導体スイッチング素子の並列数が１回路であっても、対アームの中間点に素子故障検出回路９を接続することにより、並列回路がある素子故障検出回路と同様な回路を構成できる。
【００６７】
よって、本実施形態の素子故障検出回路では、図４で示した従来の素子故障検出回路における分圧回路５やフィルタ回路７を省略して、素子故障を検出することができる。
【００６８】
上記においてサイリスタ以外のＩＧＢＴ等の半導体スイッチング素子に適用できることはもちろんである。
【００６９】
【発明の効果】
以上説明したように本発明によれば、部品数の削減を図り、また半導体スイッチング素子の特性制限緩和と装置発生ロスを必要最小限に抑制した電力変換装置の素子故障検出方法及び回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電力変換装置の素子故障検出回路を示す回路図。
【図２】同実施形態の動作を示すタイムチャート図。
【図３】本発明の他の実施形態に係る電力変換装置の素子故障検出回路を示す回路図。
【図４】従来の電力変換装置の素子故障検出回路の構成図。
【符号の説明】
１ｕ〜１ｚ…サイリスタアーム
２ｕ１１〜２ｕ２３…サイリスタ
３ｕ１〜３ｕ２３…コンデンサ
４ｕ１１〜４ｕ２３…抵抗
５ｕ−１，５ｕ−２…分圧回路
６−１，６−２…抵抗
７…フィルタ回路
８−１，８−２…レベル検出回路
９−１，９−２…素子故障検出回路
１０−１，１０−２…ライトガイド
１１…光電変換回路
１２…素子故障ロック回路
１３…ロック期間設定回路
１４…素子故障部位判別回路
【図１】
0004789377.tif 000012
【図２】
0004789377.tif 000013
【図３】
0004789377.tif 000014
【図４】
0004789377.tif 000015