(57)【特許請求の範囲】
【請求項１】
外部電源電圧が動作電源電圧範囲内の所定電圧を超える場合、前記内部電源電圧印加ラインに供給される内部電源電圧を用いて一定の第１基準電位を生成し、前記外部電源電圧が前記所定電圧以下の場合、前記外部電源電圧を用いて前記第１基準電位を生成する第１基準電位発生部、
前記第１基準電位発生部から印加された前記第１基準電位を増幅して第２基準電位を生成する第２基準電位発生部、
前記第２基準電位発生部から印加された前記第２基準電位を基準にし、前記内部電源電圧を生成して内部回路に供給すると共に、前記内部電源電圧を前記内部電源電圧印加ラインにフィードバックさせる内部電源ドライバー、
スイッチング制御信号に応じて前記内部電源電圧印加ラインに前記外部電源電圧を選択的に提供するスイッチ部、及び
前記外部電源電圧が前記所定電圧以下である第１区間で、前記スイッチング制御信号をターンオン状態にし、前記外部電源電圧が前記所定電圧を超える第２区間で、前記スイッチング制御信号をターンオフ状態にするスイッチ制御部を含む内部電源電圧発生装置であって、
前記スイッチ制御部は、
電源電圧として前記外部電源電圧が供給され、前記第２基準電位と前記外部電源電圧とを比較するためのカレントミラー構造の差動増幅部、
前記第１基準電位の入力に従い、前記差動増幅部の共通ソースを接地電圧に接続する第１のスイッチング手段、
ソースに前記外部電源電圧が印加され、ゲートに前記差動増幅部の出力が印加されるＰＭＯＳ素子、
ソースに接地電圧が印加され、ゲートに前記第１基準電位が印加され、前記ＰＭＯＳ素子とドレインとが共通接続されたＮＭＯＳ素子、及び
前記ＮＭＯＳ素子のドレインの出力を反転し、前記スイッチング制御信号となる信号を出力するインバータ部を備えていることを特徴とする内部電源電圧発生装置。
【請求項２】
前記スイッチ部は、
前記スイッチング制御信号に応じて前記外部電源電圧を内部電源電圧印加ラインに選択的に印加させるためのスイッチング素子であるＰＭＯＳトランジスタを備えていることを特徴とする請求項１に記載の内部電源電圧発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は内部電源電圧発生装置に関し、特に、基準電位を用いて外部電源電圧を内部電源電圧に変換するカラントミラー型内部電源電圧発生装置において、半導体素子が動作する電圧範囲で外部電源電圧と内部電源電圧を選択的に用いることにより、半導体素子を安定的に動作させ得る内部電源電圧発生装置に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路の設計においては、半導体チップの消費電力を小さくし、外部ノイズに対する影響を最少化し、素子の信頼性向上と安定な動作を実現することが必要である。
【０００３】
このため半導体集積回路は、変化要因が大きい外部電源電圧よりも低い内部電源電圧を発生させて内部回路の動作に利用する。
【０００４】
このような安定な内部電源電圧を生成する方法は種々あるが、通常、図１に示したように基準電位を用いて外部電源電圧ＶＥＸＴを内部電源電圧ＱＶＩＮＴに変換するカレントミラー型電圧降下変換器（voltage down converter）を用いる。
【０００５】
図１は、従来の内部電源電圧発生装置を示すブロック図である。通常の電圧降下変換器は大部分差動増幅器の形を取り、図において、先ず第１基準電位発生部１は、外部電源電圧ＶＥＸＴが印加されて第１基準電位ｖｒ１を生成し、第２基準電位発生部２は、第１基準電位発生部１から印加された第１基準電位ｖｒ１を増幅して第２基準電位ｖｒ２を生成する。
【０００６】
そして、ストレス電圧部３は、第２基準電位発生部２から印加された第２基準電位ｖｒ２にストレス電圧を印加し、内部電源ドライバー４は、この電圧を基準（reference）にして内部電源電圧ＱＶＩＮＴを発生し、これを内部回路５に供給する。
【０００７】
しかし、従来は第１基準電位発生部１で第１基準電位ｖｒ１を生成するための電源として外部電源電圧ＶＥＸＴのみを用いることから、外部電源電圧ＶＥＸＴの変化によって、第１基準電位ｖｒ１が変化する問題があった。
【０００８】
即ち、従来の電圧降下変換器は、周囲の温度変化又はノイズの影響による第１基準電位発生部１に印加される外部電源電圧ＶＥＸＴの変動に応じて、外部電源電圧ＶＥＸＴがカレントミラー回路に十分伝達されず、要求される一定レベルの第１基準電位ｖｒ１を発生させることができない問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は、半導体素子が動作する電圧範囲で外部電源電圧と内部電源電圧とを選択的に用い、所定電圧を超える場合には内部電源電圧を利用して、一定の電位の基準電位を発生し、半導体素子を安定的に動作させることができる内部電源電圧発生装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係る内部電源電圧発生装置（１）は、外部電源電圧が動作電源電圧範囲内の所定電圧を超える場合、前記内部電源電圧印加ラインに供給される内部電源電圧を用いて一定の第１基準電位を生成し、前記外部電源電圧が前記所定電圧以下の場合、前記外部電源電圧を用いて前記第１基準電位を生成する第１基準電位発生部と、前記第１基準電位発生部から印加された前記第１基準電位を増幅して第２基準電位を生成する第２基準電位発生部と、前記第２基準電位発生部から印加された前記第２基準電位を基準にして前記内部電源電圧を生成し、内部回路に供給すると共に、前記内部電源電圧を前記内部電源電圧印加ラインにフィードバックさせる内部電源ドライバーと、スイッチング制御信号に応じて前記内部電源電圧印加ラインに前記外部電源電圧を選択的に提供するスイッチ部と、前記外部電源電圧が前記所定電圧以下である第１区間で、前記スイッチング制御信号をターンオン状態にし、前記外部電源電圧が前記所定電圧を超える第２区間で、前記スイッチング制御信号をターンオフ状態にするスイッチ制御部とを含む内部電源電圧発生装置であって、前記スイッチ制御部は、電源電圧として前記外部電源電圧が供給され、前記第２基準電位と前記外部電源電圧とを比較するためのカレントミラー構造の差動増幅部、前記第１基準電位の入力に従い、前記差動増幅部の共通ソースを接地電圧に接続する第１のスイッチング手段、ソースに前記外部電源電圧が印加され、ゲートに前記差動増幅部の出力が印加されるＰＭＯＳ素子、ソースに接地電圧が印加され、ゲートに前記第１基準電位が印加され、前記ＰＭＯＳ素子とドレインとが共通接続されたＮＭＯＳ素子、及び前記ＮＭＯＳ素子のドレインの出力を反転し、前記スイッチング制御信号となる信号を出力するインバータ部を備えていることを特徴としている。
【００１４】
また、本発明に係る内部電源電圧発生装置（２）は、前記内部電源電圧発生装置（１）において、前記スイッチ部が、前記スイッチング制御信号に応じて前記外部電源電圧を内部電源電圧印加ラインに選択的に印加させるためのスイッチング素子であるＰＭＯＳトランジスタを備えていることを特徴としている。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して本発明に係る実施の形態を詳しく説明する。
【００１６】
図２は、本実施の形態に係る内部電源電圧発生装置を示す回路図である。
【００１７】
図２に示されているように、本実施の形態に係る内部電源電圧発生装置は、第１基準電位発生部１０の初期駆動のために、スイッチ制御部５０と、スイッチ制御部５０の出力信号のレベルに応じて選択的に、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとを接続又は接続を開放するスイッチ部６０を備えている。
【００１８】
さらに、内部電源電圧発生装置は、スイッチ部６０の動作により外部電源電圧ＶＥＸＴ、又は内部電源ドライバー４０からフィードバックされた内部電源電圧ＱＶＩＮＴが選択的に入力され、一定の第１基準電位ｖｒ１を生成する第１基準電位発生部１０と、第１基準電位発生部１０から印加された第１基準電位ｖｒ１を増幅して第２基準電位ｖｒ２を生成する第２基準電位発生部２０と、第２基準電位発生部２０から印加された第２基準電位ｖｒ２にストレス電圧を印加するストレス電圧部３０と、この電圧を基準（reference）にして内部電源電圧ＱＶＩＮＴを内部回路に供給する内部電源ドライバー４０とを備えている。
【００１９】
このような構成により、第１基準電位発生部１０は、初期駆動電圧が所定電位以上になった場合、第１基準電位ｖｒ１の生成に使用する電源電圧として、外部電源電圧ＶＥＸＴの代わりに、変化の幅が少ない内部電源電圧ＱＶＩＮＴを用いることにより、電源電圧の変動に依存する第１基準電位ｖｒ１の変化を最大限に低減することができる。
【００２０】
上記の内部電源電圧発生装置の詳細構成を図２を参照して説明すれば、次の通りである。
【００２１】
先ず、第1基準電位発生部１０は、ソースが内部電源電圧ＱＶＩＮＴ印加ラインに接続され、ゲートがドレインに接続されたＰＭＯＳトランジスタＰ１と、ソースが内部電源電圧ＱＶＩＮＴ印加ラインに接続され、ゲートがＰＭＯＳトランジスタＰ１のゲートに接続されたＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ１と抵抗Ｒ１との間に接続され、バルクに接地電圧ＱＶＳＳが印加されるＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ２と接地電圧ＱＶＳＳとに接続され、ゲートがドレイン及びＮＭＯＳトランジスタＮ１のゲートと接続され、バルクに接地電圧ＱＶＳＳが印加されるＮＭＯＳトランジスタＮ２とを備えて構成され、第１基準電位ｖｒ１を生成する。
【００２２】
第２基準電位発生部２０は、外部電源電圧ＶＥＸＴとソースとが接続され、ゲートがドレインと接続され、バルクに外部電源電圧ＶＥＸＴが印加されるＰＭＯＳトランジスタＰ４と、外部電源電圧ＶＥＸＴとソースが接続され、ゲートがＰＭＯＳトランジスタＰ４のゲートと接続され、バルクに外部電源電圧ＶＥＸＴが印加されるＰＭＯＳトランジスタＰ３と、ドレインがＰＭＯＳトランジスタＰ３のドレインに接続され、ゲートに第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶＳＳに接続れたＮＭＯＳトランジスタＮ３と、ドレインがＰＭＯＳトランジスタＰ４のドレインと接続され、ＮＭＯＳトランジスタＮ３のバルクと接続されバルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ４と、ＮＭＯＳトランジスタＮ３及びＮ４の共通接続されたソースと接地電圧ＱＶＳＳとの間に接続され、ゲートに第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ５と、外部電源電圧ＶＥＸＴと第２基準電位ｖｒ２の出力端子の間に接続され、ゲートがＰＭＯＳトランジスタＰ３のドレインと接続され、バルクが外部電源電圧ＶＥＸＴに接続されたＰＭＯＳトランジスタＰ５と、ソースがＰＭＯＳトランジスタＰ５のドレインに接続され、ゲートがＮＭＯＳトランジスタＮ４のゲートと接続されたＰＭＯＳトランジスタＰ６と、ＰＭＯＳトランジスタＰ６と接地電圧ＱＶＳＳとの間に並列接続され、それぞれのバルクに接地電圧ＱＶＳＳが印加されるＮＭＯＳトランジスタＮ６及びＮＭＯＳトランジスタＮ７とを備えて構成されている。
【００２３】
ストレス電圧部３０は、外部電源電圧ＶＥＸＴと第２基準電位ｖｒ２出力端子との間に直列接続され、それぞれのゲートとドレインが接続され、それぞれのバルクに外部電源電圧ＶＥＸＴが接続されたＰＭＯＳトランジスタＰ７及びＰＭＯＳトランジスタＰ８を備えている。
【００２４】
さらに、内部電源ドライバー４０は、ソース及びバルクが外部電源電圧ＶＥＸＴに接続されたＰＭＯＳトランジスタＰ９と、ソース及びバルクが外部電源電圧ＶＥＸＴと接続され、ゲートがドレイン、及びＰＭＯＳトランジスタＰ９のゲートと接続されたＰＭＯＳトランジスタＰ１０と、ドレインがＰＭＯＳトランジスタＰ９のドレインと接続され、ゲートに第２基準電位ｖｒ２が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ８と、ドレインがＰＭＯＳトランジスタＰ１０のドレインに接続され、バルクがＮＭＯＳトランジスタＮ８のバルクに接続されたＮＭＯＳトランジスタＮ９と、ＮＭＯＳトランジスタＮ８及びＮ９の共通接続されたソースと接地電圧ＱＶＳＳとの間に接続され、ゲートに第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ１０と、ソース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲートがＰＭＯＳトランジスタＰ９のドレインと接続されたＰＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ１１と接地電圧ＱＶＳＳとの間に接続され、ゲートに第１基準電位ｖｒ１が印加されるＮＭＯＳトランジスタＮ１１とを備えて構成されている。
【００２５】
一方、スイッチ部６０は、第１基準電位発生部１０の内部電源電圧ＱＶＩＮＴ印加ラインと内部電源ドライバー４０の出力端子とに接続され、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとを選択的に接続又は接続を開放するスイッチ回路として構成されている。
【００２６】
即ち、スイッチ部６０は、初期駆動時、即ち外部電源をターンオンした直後には、内部電源ドライバー４０が生成する内部電源電圧ＱＶＩＮＴが所定のレベルになるまで、第１基準電位発生部１０が内部電源電圧ＱＶＩＮＴによって駆動できないことを防ぐため、接地電圧と外部電圧との間の特定の電圧範囲において、内部電源電圧ＱＶＩＮＴ印加ラインを外部電源電圧ＶＥＸＴに接続するスイッチである。
【００２７】
このようなスイッチ部６０は、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの間に接続され、バルクが外部電源電圧ＶＥＸＴに接続されたＰＭＯＳトランジスタＰ１２を備えて構成され、ＰＭＯＳトランジスタＰ１２には、ゲートにスイッチ制御部５０から出力されるスイッチ接続制御信号ｓ１が入力されるようになっている。
【００２８】
ここで、内部電源電圧ＱＶＩＮＴ及び接地電圧ＱＶＳＳは、半導体チップに一般的に用いられる電圧に限らず、その他の駆動される回路に応じた内部電源電圧であってもよい。
【００２９】
さらに、図３はスイッチ制御部５０の内部構成を示す回路図であり、スイッチ制御部５０は、スイッチ部６０のスイッチ動作を制御する。
【００３０】
図３において、スイッチ制御部５０は、ソース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲートが接地電圧ＱＶＳＳに接続されたＰＭＯＳトランジスタＰ１３と、ＰＭＯＳトランジスタＰ１３のドレインと接地電圧ＱＶＳＳの間に接続され、ゲートとドレインとが接続されたＮＭＯＳトランジスタＮ１２と、外部電源電圧ＶＥＸＴとＮＭＯＳトランジスタＮ１３との間に接続され、ゲートがＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１２の共通ドレインと接続され、ソース及びバルクが外部電源電圧ＶＥＸＴに接続されたＰＭＯＳトランジスタＰ１４と、ＰＭＯＳトランジスタＰ１４のドレインと接地電圧ＱＶＳＳとの間に接続され、ゲートがＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１２の共通ドレインに接続されたＮＭＯＳトランジスタＮ１３と、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタＮ１３の共通ドレインから出力される信号をバッファ（遅延）して接続制御信号ｓ１としてスイッチ部６０に出力するインバータＩＶ１及びＩＶ２とを備えて構成されている。
【００３１】
このような構成を有するスイッチ制御部５０は、スイッチ部６０に関して上記したように、内部電源電圧ＱＶＩＮＴが、接地電圧ＱＶＳＳから外部電源電圧ＶＥＸＴよりも低い所定電圧ａ（Ｖ）までの範囲（０〜ａ（Ｖ））において、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとを接続するようにスイッチ部６０を制御する。
【００３２】
即ち、スイッチ制御部５０から出力される接続制御信号ｓ１により、スイッチ部６０は、所定電圧ａ（Ｖ）を境界として、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴとを選択的に第１基準電位発生部１０に供給するように動作する。
【００３３】
スイッチ制御部５０の動作において、ＮＭＯＳトランジスタＮ１２はダイオード素子として、ＰＭＯＳトランジスタＰ１３は抵抗素子としてそれぞれ機能する。例えば、所定電圧以上の外部電源電圧ＶＥＸＴが印加されると、ＮＭＯＳトランジスタＮ１２がターンオンし、抵抗素子としてのＰＭＯＳトランジスタＰ１３による電圧降下によって、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１２との接続点には、一定の基準電圧が生成される。
【００３４】
スイッチ制御部５０に印加される外部電源電圧ＶＥＸＴとＮＭＯＳトランジスタＮ１２及びＰＭＯＳトランジスタＰ１３とにより生成された一定の基準電圧は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１３とで構成されたインバータにより反転され、インバータＩＶ１及びＩＶ２により遅延されて制御信号ｓ１として出力される。
【００３５】
外部電源電圧ＶＥＸＴが、半導体チップの動作電源電圧範囲内の所定電圧以下である場合、接続制御信号ｓ１はローレベルで出力される。例えば、外部電源電圧ＶＥＸＴが、ＮＭＯＳトランジスタＮ１２及びＮ１３がターンオンしないローレベルであれば、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１２との接続点の電圧は外部電源電圧ＶＥＸＴ、即ちローレベルとなり、これによってＮＭＯＳトランジスタＮ１３がターンオフし、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１３との接続点の電圧も外部電源電圧ＶＥＸＴ、即ちローレベルとなる。従って、接続制御信号ｓ１はローレベルとなる。
【００３６】
このとき、スイッチ部６０のＰＭＯＳトランジスタＰ１２がターンオンされて、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続され、外部電源電圧ＶＥＸＴが第１基準電位発生部１０の内部電源電圧ＱＶＩＮＴ印加ラインに入力される。
【００３７】
次いで、外部電源電圧ＶＥＸＴが、半導体チップの動作電源電圧範囲内の所定電圧を超えた場合、制御信号ｓ１はハイレベルで出力される。例えば、外部電源電圧ＶＥＸＴが、ＮＭＯＳトランジスタＮ１２及びＮ１３がターンオンするハイレベルであれば、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１２との接続点の電圧は、ＮＭＯＳトランジスタＮ１２のオンによってローレベルとなり、これによってＰＭＯＳトランジスタＰ１４がターンオンし、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１３との接続点の電圧は、外部電源電圧ＶＥＸＴ、即ちハイレベルとなる。従って、接続制御信号ｓ１はハイレベルとなる。
【００３８】
このとき、スイッチ部６０のＰＭＯＳトランジスタＰ１２はターンオフされて外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続が開放され、内部電源ドライバー４０からフィードバックされる内部電源電圧ＱＶＩＮＴのみが第１基準電位発生部１０に印加される。
【００３９】
ここで、スイッチ制御部５０は、特定電圧、例えば２Ｖ以下では外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続されるようにスイッチ部６０を制御し、特定電圧を超える電圧では接続が開放されるようにスイッチ部６０を制御する。
【００４０】
さらに、スイッチ制御部５０の接続制御信号ｓ１に、動作過程でヒステリシスループ（Hysteresis loop）を持たせることもできる。
【００４１】
例えば、スイッチ制御部５０が、外部電源電圧ＶＥＸＴが上昇する場合、２Ｖ以上で外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続が開放されるようにスイッチ部６０を制御し、外部電源電圧ＶＥＸＴが降下する場合、１Ｖ以下で外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続されるようにスイッチ部６０を制御するようにすることもできる。
【００４２】
即ち、チップに供給される電圧が上昇している状況では、高い電圧の２Ｖ以上で外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続を開放し、チップに供給される電圧が降下している状況では、低い電圧の１Ｖ以下で外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとを接続する動作を行うようにすることも可能である。
【００４３】
図４は、本発明の別の実施の形態に係る内部電源電圧発生装置を示す回路図であり、スイッチ制御部５５は、第１基準電位発生部１０から出力された第１基準電位ｖｒ１と第２基準電位発生部２０から出力された第２基準電位ｖｒ２とを取り込み、これらに応じて接続制御信号ｓ１の出力を制御する。
【００４４】
ここで、スイッチ制御部５５を除いた他の構成は、図３に示した実施の形態と同様であり、説明を省略する。
【００４５】
図５は、図４に示したスイッチ制御部５５の回路図である。
【００４６】
図５に示されているように、スイッチ制御部５５は、ソース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲートがドレインと接続されたＰＭＯＳトランジスタＰ１５と、ソース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲートがＰＭＯＳトランジスタＰ１５のゲートと接続されたＰＭＯＳトランジスタＰ１６と、ドレインがＰＭＯＳトランジスタＰ１５のドレインに接続され、ゲートに第２基準電位ｖｒ２が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ１４と、ドレインがＰＭＯＳトランジスタＰ１６のドレインと接続され、バルクがＮＭＯＳトランジスタＮ１４のバルクに接続されたＮＭＯＳトランジスタＮ１５と、ＮＭＯＳトランジスタＮ１４及びＮＭＯＳトランジスタＮ１５の共通ソースと接地電圧ＱＶＳＳとの間に接続され、ゲートに第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ１６と、ソース及びバルクが外部電源電圧ＶＥＸＴに接続され、ゲートがＰＭＯＳトランジスタＰ１６のドレインと接続されたＰＭＯＳトランジスタＰ１７と、ＰＭＯＳトランジスタＰ１７と接地電圧ＱＶＳＳとの間に接続され、ゲートに第１基準電位ｖｒ１が印加され、バルクが接地電圧ＱＶＳＳに接続されたＮＭＯＳトランジスタＮ１７と、外部電源電圧ＶＥＸＴと接地電圧ＱＶＳＳとの間に直列接続され、ゲートがＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ１７の共通ドレインと接続され、共通ドレインを介して制御信号ｓ１をスイッチ部６０に出力するＰＭＯＳトランジスタＰ１８及びＮＭＯＳトランジスタＮ１８とを備えて構成されている。
【００４７】
このような構成を有するスイッチ制御部５５は、ＰＭＯＳトランジスタＰ１５及びＰ１６、ＮＭＯＳトランジスタＮ１４及びＮ１５から構成され、第１基準電位ｖｒ１の入力によりイネーブルされるカレントミラー構造の差動増幅器を介して決定されるＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ１７との接続点の電圧レベルを、ＰＭＯＳトランジスタＰ１８及びＮＭＯＳトランジスタＮ１８で構成されたインバータにより反転して、制御信号ｓ１として出力する。
【００４８】
即ち、外部電源電圧ＶＥＸＴが、半導体チップの動作電源電圧範囲内において所定電圧以下の場合、制御信号ｓ１はローレベルで出力される。
【００４９】
このとき、スイッチ部６０のＰＭＯＳトランジスタＰ１２はターンオンされて、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続され、外部電源電圧ＶＥＸＴが第１基準電位発生部１０の内部電源電圧ＱＶＩＮＴ印加ラインに入力される。
【００５０】
次いで、外部電源電圧ＶＥＸＴが、半導体チップの動作電源電圧範囲内において所定電圧を超えた場合、制御信号ｓ１はハイレベルで出力される。
【００５１】
このとき、スイッチ部６０のＰＭＯＳトランジスタＰ１２はターンオフされて、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとの接続が開放され、内部電源電圧ＱＶＩＮＴのみが第１基準電位発生部１０に印加される。
【００５２】
ここで、スイッチ制御部５５は、チップの初期化の目的に用いる通常のパワーアップ（power up）回路以外にも用いることができる。
【００５３】
即ち、この制御回路をパワーアップ回路と独立に設けて、他の目的の類似する機能を有する回路に用いることもできる。
【００５４】
本実施の形態に係る内部電源電圧発生装置の第１基準電位発生部１０は、所定の電圧範囲においては、外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとがスイッチ部６０を介して接続されることにより、外部電源電圧ＶＥＸＴ、即ち高電圧で駆動され、その他の電圧範囲においては、外部電源電圧ＶＥＸＴとの接続が開放されて内部電源電圧ＱＶＩＮＴだけで駆動される。
【００５５】
この内部電源電圧ＱＶＩＮＴは、外部電源電圧ＶＥＸＴよりも電圧の変化が少ないため、より安定した第１基準電位ｖｒ１を発生させることができ、この第１基準電位ｖｒ１によって第２基準電位発生部２０及び内部電源ドライバー４０を介して安定した内部電源電圧ＱＶＩＮＴを生成することができる。
【００５６】
本実施の形態に係る内部電源電圧発生装置に関するシミュレーション結果を図６〜図８に示す。図６〜図８に示した各グラフにおいて、外部電源電圧ＶＥＸＴを横軸に設定している。Ｂ、Ｄはそれぞれ、本発明に係る第１基準電位ｖｒ１、内部電源電圧ＱＶＩＮＴの変化を示している。Ａ、Ｃは、第1基準電位発生部１０に直接外部電源電圧ＶＥＸＴを入力した場合、即ち従来技術に関するシミュレーション結果であり、それぞれ、従来技術の第１基準電位ｖｒ１、従来技術の内部電源電圧ＱＶＩＮＴの変化を示している。
【００５７】
図６は、シミュレーション結果の各電圧の変化を全体的に示したグラフである。図６に示されているように、スイッチ制御部５０、５５の接続制御信号ｓ１は、約２Ｖで出力され、これによって外部電源電圧ＶＥＸＴと内部電源電圧ＱＶＩＮＴ印加ラインとが接続される。
【００５８】
図６から、本発明に係る第１基準電位ｖｒ１（Ｂ）は、半導体素子の動作電源電圧範囲内（約２．５Ｖ以上）において、従来技術の基準電位ｖｒ１（Ａ）と異なり、一定の基準電圧（Ｂ）を発生させることが判る。
【００５９】
図６に示したシミュレーション結果の一部分を拡大したグラフを図７及び図８に示す。
【００６０】
図７は、図６のグラフにおいて、第１基準電位ｖｒ１（Ａ）、（Ｂ）に関する部分を拡大したグラフである。
【００６１】
図７に示されているように、従来技術では外部電源電圧ＶＥＸＴが増加するに伴い第１基準電位ｖｒ１（Ａ）が次第に増加する。
【００６２】
しかし、本発明に係る第１基準電位ｖｒ１（Ｂ）は、外部電源電圧ＶＥＸＴが増加しても、内部電源電圧ＱＶＩＮＴによって第１基準電位発生部１０への基準電圧が供給される電圧範囲（約２．６〜４．５Ｖ）において、一定であることが判る。
【００６３】
図８は、図６のグラフにおいて、内部電源電圧ＱＶＩＮＴ（Ｃ）、（Ｄ）に関する部分を拡大したグラフである。
【００６４】
図８に示されているように、従来技術では外部電源電圧ＶＥＸＴが増加するに伴い内部電源電圧ＱＶＩＮＴが次第に増加する。
【００６５】
しかし、本発明に係る内部電源電圧ＱＶＩＮＴは、外部電源電圧ＶＥＸＴが増加しても、内部電源電圧ＱＶＩＮＴによって第１基準電位発生部１０への基準電圧が供給される電圧範囲（約２．６〜４．５Ｖ）において、一定であることが判る。
【００６６】
以上のように、本発明に係る内部電源電圧発生装置は、一定の第１基準電位ｖｒ１を基準電圧として用いることによって、安定な内部電源電圧ＱＶＩＮＴを発生できる。
【００６７】
また、本発明に係る内部電源電圧発生装置は、図９に示したように、第１基準電位発生部１０と、第２基準電位発生部２０及び２１と、内部電源ドライバー４０及び２２とを備えて構成されてもよく、上記した内部電源電圧ＱＶＩＮＴに加えて、第２基準電位発生部２０及び内部電源ドライバー４０によって、チップ全体を駆動するため、又はその他のための内部電源電圧Ｖ0を供給することができる。
【００６８】
【発明の効果】
上記したように、本発明に係る内部電源電圧発生装置は、安定な内部電源電圧を発生し、供給することができることから、半導体素子を安定的に動作させ、製品の歩留まり向上を可能とする効果を奏する。
【図面の簡単な説明】
【図１】  従来の内部電源電圧発生装置を示すブロック図である。
【図２】  本発明の実施の形態に係る内部電源電圧発生装置を示す回路図である。
【図３】  本発明の実施の形態に係る内部電源電圧発生装置のスイッチ制御部を示す回路図である。
【図４】  本発明に係る内部電源電圧発生装置の別の実施の形態を示す回路図である。
【図５】  図４に示した内部電源電圧発生装置のスイッチ制御部を示す回路図である。
【図６】  本発明に係る内部電源電圧発生装置に関する外部電源電圧と第１基準電位及び内部電源電圧とのシミュレーション結果を示すグラフである。
【図７】  図６に示すグラフの内、第１基準電位ｖｒ１に関する部分を拡大したグラフである。
【図８】  図６に示すグラフの内、内部電源電圧ＱＶＩＮＴに関する部分を拡大したグラフである。
【図９】  本発明に係る内部電源電圧発生装置のさらに別の実施の形態を示すブロック図である。
【符号の説明】
１０    第１基準電位発生部
２０    第２基準電位発生部
３０    ストレス電圧部
４０    内部電源ドライバー
５０、５５    スイッチ制御部
６０    スイッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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