(57)【特許請求の範囲】
【請求項１】
光により生成された電荷を蓄積する第１のポテンシャル井戸と、
該第１のポテンシャル井戸に隣接した電荷分配電位障壁と、
該電荷分配電位障壁を介して第１のポテンシャル井戸に対向し、前記第１のポテンシャル井戸に蓄積された電荷を生成した光と同一強度の光に対し、前記第１のポテンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第２のポテンシャル井戸と、
前記第１及び第２のポテンシャル井戸に蓄積された電荷を互いに異なるタイミングで別個に転送する第１及び第２転送ゲート電極と、
前記第１及び第２転送ゲート電極により転送された前記電荷をそれぞれ別個に蓄積する第１及び第２浮遊拡散領域と
を備える画素を複数配列し、
前記電荷分配電位障壁が、第１導電型半導体領域の上部の一部に埋め込まれた第２導電型の第１表面埋込領域内部のポテンシャル分布により形成されて光電変換素子に含まれる固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、複数の画素がマトリクス状に２次元配置されて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、
前記カラム処理回路で前記第１及び第２浮遊拡散領域に蓄積された電荷を別々にサンプルホールドし、前記カラム処理回路の外部で、前記第１及び第２浮遊拡散領域に蓄積された電荷による画素信号を合成する固体撮像装置の画素信号の読みだし方法。
【請求項３】
前記第２浮遊拡散領域に蓄積された電荷による画素信号のみ、１フレーム内で、複数回読み出しを行う請求項２に記載の固体撮像装置の画素信号の読みだし方法。
【請求項４】
前記第２浮遊拡散領域に蓄積された電荷による画素信号を、１フレーム内で、異なる蓄積時間で、複数回読み出しを行う請求項２に記載の固体撮像装置の画素信号の読みだし方法。
【請求項５】
前記第１浮遊拡散領域に蓄積された電荷による画素信号と、前記第２浮遊拡散領域に蓄積された電荷による画素信号とを異なる読みだしタイミングで読み出す請求項２に記載の固体撮像装置の画素信号の読みだし方法。
【請求項６】
前記電荷分配電位障壁の前記第２のポテンシャル井戸に面した肩部のポテンシャルを制御して、前記第２のポテンシャル井戸への電荷の流入を、１フレーム内で、複数回行う請求項２に記載の固体撮像装置の画素信号の読みだし方法。
【請求項７】
請求項１に記載の固体撮像装置において、複数の画素がマトリクス状に２次元配置されて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、
前記カラム処理回路で前記第１及び第２浮遊拡散領域に蓄積された電荷のいずれかを選択してから前記カラム処理回路の外部に画素信号として出力する固体撮像装置の画素信号の読みだし方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックレンジの大きな固体撮像装置及び固体撮像装置の画素信号の読みだし方法に関する。
【背景技術】
【０００２】
本発明に関連する従来技術として、特許文献１には、１画素に高感度の光電変換素子と低感度の光電変換素子を設けて、１つのマイクロレンズで集光した光を両光電変換素子に照射されるようにし、両者を読み出し合成することで入射光量に対する出力信号のダイナミックレンジ拡大を行う方法が提案されている。【０００３】
又、非特許文献１には、フォトダイオードからオーバーフローした電荷を蓄積する容量を持つ、フォトダイオードで蓄積された電荷による信号とを合成することで広ダイナミックレンジ化を図る方法が提案されている。【０００４】
更に、特許文献２には、電位障壁を介して、溢れだした電荷の一部を蓄積する方法が提案されている。また、特許文献３には、固体撮像装置が記載されている。固体撮像装置では、撮像エリアからの光信号は第１及び第２の感光画素によって信号電荷に変換される。変換された信号電荷は、垂直ＣＣＤに読み出されて転送された後に、水平ＣＣＤによって転送される。第１及び第２の感光画素の感度特性は互いに異なっている。第１及び第２の感光画素の信号電荷を同時に読み出している。【０００５】
その他、入射光量に対する出力信号のダイナミックレンジを拡大する多くの方法が存在する。その中で代表的な方式は、複数の露光時間の信号を合成する方法であるが、２つの露光時間の信号を、別のタイミングでとる必要があるため、動く被写体に対する歪みが生じる。
【特許文献１】特開２００４−３３５８０３号公報
【特許文献２】特開２００５−８６０８２号公報
【特許文献３】特開平３−１１７２８１号公報
【非特許文献１】須川成利（Shigetoshi Sugawa）他，「横方向オーバーフロー集積化容量を用いた、１００ｄＢダイナミックレンジのＣＭＯＳイメージセンサ（A 100dB dynamic range CMOS image sensor using a lateral overflow integration capacitor），国際固体素子回路会議技術論文要旨集(Dig. Tech. Papers, ISSCC), ２００５年，ｐ．３５２−３５３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された方法では、２つの光電変換素子の分離領域の幅が必要であるため、高感度の光電変換素子の受光面積が相対的に減る。又、信号の読み出し時にも浮遊拡散領域に、光により発生した電荷が常に流れ込むため、非常に明るい光を受けたときに、リセットレベルが変化し、黒反転が生じやすい。
非特許文献１に記載された方法では、浮遊拡散領域を介してオーバーフロー電荷を大きな静電容量を持つキャパシタを設けて蓄積し、読み出すものであるが、オーバーフロー電荷については、浮遊拡散領域を経由することから、暗電流やリセットノイズが影響する。又、特許文献１に記載された方法と同様、信号の読み出し時に、浮遊拡散領域に光により発生した電荷が常に流れ込むため非常に明るい光を受けたときに、リセットレベルが変化し、黒反転が生じやすい。
特許文献２に記載された方法では、電荷を捨てるための電位障壁と、溢れだした電荷を蓄積するための電位障壁にばらつきが生じることで画質の劣化が生じる。
特許文献３に記載された方法では、２つのマイクロレンズによって、それぞれ別の位置に入射した光が、2つのフォトダイオードに与えられることにより、２つの信号の空間的な位置ずれの問題がある。
本発明は、画素面積の増大を防ぎながら入射光量に対する出力信号のダイナミックレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の読みだし方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の側面は、（ａ）光により生成された電荷を蓄積する第１のポテンシャル井戸と、（ｂ）この第１のポテンシャル井戸に隣接した電荷分配電位障壁と、（ｃ）この電荷分配電位障壁を介して第１のポテンシャル井戸に対向し、第１のポテンシャル井戸に蓄積された電荷を生成した光と同一強度の光に対し、第１のポテンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第２のポテンシャル井戸と、（ｄ）第１及び第２のポテンシャル井戸に蓄積された電荷を互いに異なるタイミングで別個に転送する第１及び第２転送ゲート電極と、（ｅ）第１及び第２転送ゲート電極により転送された電荷をそれぞれ別個に蓄積する第１及び第２浮遊拡散領域とを備える画素を複数配列し、電荷分配電位障壁が、第１導電型半導体領域の上部の一部に埋め込まれた第２導電型の第１表面埋込領域内部のポテンシャル分布により形成されて光電変換素子に含まれる固体撮像装置である。
【０００８】
本発明の第２の側面は、本発明の第１の側面で述べた複数の画素がマトリクス状に２次元配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処理回路で第１及び第２浮遊拡散領域に蓄積された電荷を別々にサンプルホールドし、カラム処理回路の外部で、第１及び第２浮遊拡散領域に蓄積された電荷による画素信号を合成する。また、本発明では、第２浮遊拡散領域に蓄積された電荷による画素信号のみ、１フレーム内で、複数回読み出しを行うことが好ましい。さらに、本発明では、第２浮遊拡散領域に蓄積された電荷による画素信号を、１フレーム内で、異なる蓄積時間で、複数回読み出しを行うことが好ましい。またさらに、本発明では、第１浮遊拡散領域に蓄積された電荷による画素信号と、第２浮遊拡散領域に蓄積された電荷による画素信号とを異なる読みだしタイミングで読み出すことが好ましい。加えて、本発明では、電荷分配電位障壁の前記第２のポテンシャル井戸に面した肩部のポテンシャルを制御して、第２のポテンシャル井戸への電荷の流入を、１フレーム内で、複数回行う事が好ましい。
【０００９】
本発明の第３の側面は、本発明の第１の側面で述べた複数の画素がマトリクス状に２次元配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処理回路で第１及び第２浮遊拡散領域に蓄積された電荷のいずれかを選択してからカラム処理回路の外部に画素信号として出力する。
【発明の効果】
【００１０】
本発明によれば、画素面積の増大を防ぎながら入射光量に対する出力信号のダイナミックレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の読みだし方法を提供することができる。
【図面の簡単な説明】
【００１１】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図１】本発明の第１の実施の形態に係る固体撮像装置（２次元固体撮像装置）の半導体チップ上のレイアウトを説明する模式的平面図である。
【図２】本発明の第１の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図（図３のＡ−Ａ方向から見た模式的な断面図）である。
【図３】本発明の第１の実施の形態に係る固体撮像装置の画素の構成を説明する図面である。
【図４】本発明の第１の実施の形態に係る固体撮像装置の第１電荷蓄積ダイオード感度特性、および本発明の第１の実施の形態に係る固体撮像装置の第２電荷蓄積ダイオードの感度特性を示す図面である。
【図５】本発明の第１の実施の形態に係る固体撮像装置のｊ列目のカラム処理回路の概略を説明する回路図である。
【図６】図５に示したカラム処理回路の動作を説明するタイミング図である。
【図７】本発明の第１の実施の形態の第２変形例に係る固体撮像装置のｊ列目のカラム処理回路の概略を説明する回路図である。
【図８】図７に示したカラム処理回路の動作を説明するタイミング図である。
【図９】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第１読み出し方法）を説明するタイミング図である。
【図１０】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第２読み出し方法）を説明するタイミング図である。
【図１１】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第３読み出し方法）を説明するタイミング図である。
【図１２】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第４読み出し方法）を説明するタイミング図である。
【図１３】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第５読み出し方法）を説明するタイミング図である。
【図１４】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第６読み出し方法）を説明するタイミング図である。
【図１５】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第７読み出し方法）を説明するタイミング図である。
【図１６】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法（第８読み出し方法）を説明するタイミング図である。
【図１７】本発明の第２の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図（図１８のＡ−Ａ方向から見た模式的な断面図）である。
【図１８】本発明の第２の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図１９】図１７において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域、第２のｎ型表面埋込領域、第１のｎ型表面埋込領域、第３のｎ型表面埋込領域、第２浮遊拡散領域を切る断面におけるポテンシャル図である。
【図２０】本発明の第２の実施の形態に係る固体撮像装置のｊ列目のカラム処理回路の動作を説明するタイミング図である。
【図２１】本発明の第３の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図（図２２のＡ−Ａ方向から見た模式的な断面図）である。
【図２２】本発明の第３の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図２３】図２１において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域、第２のｎ型表面埋込領域、第１のｎ型表面埋込領域、第３のｎ型表面埋込領域、第２浮遊拡散領域を切る断面におけるポテンシャル図である。
【図２４】本発明の第４の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図２５】本発明の第５の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図２６】図２５において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域、第１のｎ型表面埋込領域、第２のｎ型表面埋込領域、第２浮遊拡散領域を切る断面におけるポテンシャル図である。
【図２７】本発明の第６の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図２８】図２５において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域、第１のｎ型表面埋込領域、第２のｎ型表面埋込領域、第２浮遊拡散領域を切る断面におけるポテンシャル図である。
【図２９】本発明の第７の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図（図２８のＡ−Ａ方向から見た模式的な断面図）である。
【図３０】本発明の第７の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図３１】図２９において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域、第２のｎ型表面埋込領域、第１のｎ型表面埋込領域、第３のｎ型表面埋込領域、第２浮遊拡散領域を切る断面におけるポテンシャル図である。
【符号の説明】
【００１２】
ＣＤＢ…電荷分配電位障壁、
ＰＷ１…第１のポテンシャル井戸、
ＰＷ２…第２のポテンシャル井戸、
Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm…画素、
Ａ11〜Ａ1m；Ａ21〜Ａ2m；・・・・・；Ａn1〜Ａnm…用バッファアンプ、
ＡＤ…電荷蓄積ダイオード、
ＡＤ１…第１電荷蓄積ダイオード、
ＡＤ２…第２電荷蓄積ダイオード、
Ｂj…垂直信号線、
Ｃ1…入力容量、
Ｃ2…積分容量、
Ｃ3…低感度信号用サンプルホールド容量，置換型共通サンプルホールド容量，高感度信号用サンプルホールド容量、
Ｄ11〜Ｄ1m；Ｄ21〜Ｄ2m；・・・・・；Ｄn1〜Ｄnm…検出回路、
Ｈa…水平アナログ出力線、
Ｈd…ビットディジタル出力線、
Ｈh…高感度信号用水平アナログ出力線、
Ｈl…低感度信号用水平アナログ出力線、
ＰＤ…フォトダイオード、
ＰＤ／ＡＤ…フォトダイオード兼電荷蓄積ダイオード、
Ｑ1，Ｑ2，…，Ｑj，…，Ｑm…カラム処理回路、
Ｓ1〜Ｓ7…スイッチ、
ＴAij…信号読み出しトランジスタ（増幅トランジスタ）、
ＴAij1…第１信号読み出しトランジスタ（増幅トランジスタ）、
ＴAij2…第２信号読み出しトランジスタ（増幅トランジスタ）、
ＴLNij…定電流トランジスタ、
ＴLNij1…第１定電流トランジスタ、
ＴLNij2…第２定電流トランジスタ、
ＴRij…リセットトランジスタ、
ＴRij1…第１リセットトランジスタ、
ＴRij2…第２リセットトランジスタ、
ＴSij…スイッチングトランジスタ、
ＴSij1…第１スイッチングトランジスタ、
ＴSij2…第２スイッチングトランジスタ、
１…画素アレイ部、
２…水平走査回路（水平シフトレジスタ）、
３…垂直走査回路（垂直シフトレジスタ）、
４…タイミング発生回路、
５…信号処理部、
７…バイアス発生回路、
１３，１５，１７，１８，２３…第２のｎ型表面埋込領域、
１４，１６，２２…第１のｎ型表面埋込領域、
１９，２５，２９…ｐ型ピニング層、
２０…半導体層、
２１…半導体基板、
２４，２８…第３のｎ型表面埋込領域、
２６…第１浮遊拡散領域、
２７…第２浮遊拡散領域、
３１…第１電荷転送部（第１転送ゲート電極）、
３２…第２電荷転送部（第２転送ゲート電極）、
３３…層間絶縁膜、
３４…遮光膜、
３５…コンタクトプラグ、
３６…コンタクトプラグ、
３７…電荷流入制御ゲート（低感度電荷流入制御ゲート）、
３８…高感度電荷流入制御ゲート、
９１…ノイズキャンセルアンプ、
９２…比較器、
９３…第１ＡＮＤ回路、
９４…第２ＡＮＤ回路  
【発明を実施するための最良の形態】
【００１３】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、図面を参照して、本発明の第１〜第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
又、以下に示す第１〜第７の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
尚、以下の第１〜第７の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５）とを同一の半導体チップ上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、下辺部には水平シフトレジスタ（水平走査回路）２が設けられ、画素アレイ部１の右辺部の下辺側にはバイアス発生回路７が設けられている。図１では、ｉ行ｊ列の画素Ｘijにのみ、その内部構造を例示しているが、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnmは、ｉ行ｊ列の画素Ｘijと同様に、検出回路Ｄ11〜Ｄ1m；Ｄ21〜Ｄ2m；・・・・・；Ｄi1〜Ｄim；・・・・・；Ｄn1〜Ｄnm及び電圧読み出し用バッファアンプＡ11〜Ａ1m；Ａ21〜Ａ2m；・・・・・；Ａi1〜Ａim；・・・・・；Ａn1〜Ａnmを備える。検出回路Ｄij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）は、図２に示すように、半導体基板（第１導電型半導体領域）２１の上部に設けられた半導体光電変換素子（フォトダイオード）ＰＤ、第１電荷蓄積ダイオードＡＤ１，第２電荷蓄積ダイオードＡＤ２，第１電荷転送部（第１転送ゲート電極）３１及び第２電荷転送部（第２転送ゲート電極）３２を備える。【００１５】
タイミング発生回路４及びこれを駆動する垂直シフトレジスタ（垂直走査回路）３、並びに水平シフトレジスタ（水平走査回路）２によって画素アレイ部１内の画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部１を各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnmの画素信号を各画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。【００１６】
各画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnmからの信号読み出しについては、おおむね通常のＣＭＯＳイメージセンサと同様であり、画素アレイ部１の下段（出力側）には、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmを、それぞれ画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnmに対応して配置して、信号処理部５を構成している。画素アレイ部１から垂直信号線によって読み出された画素列Ｘ11〜Ｘn1の画素信号は、この信号処理部５のカラム処理回路Ｑ1に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列Ｘ12〜Ｘn2の画素信号は、この信号処理部５のカラム処理回路Ｑ2に順次入力され、画素固有ノイズの除去処理が施され、・・・・・、画素列Ｘ1j〜Ｘnjの画素信号は、この信号処理部５のカラム処理回路Ｑjに順次入力され、画素固有ノイズの除去処理が施される。又、画素列Ｘ1m〜Ｘnmの画素信号は、この信号処理部５のカラム処理回路Ｑmに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部１の各単位画素Ｘijには、それを構成するＭＯＳトランジスタ等による固有の特性誤差が含まれているため、各単位画素Ｘijから読み出した画素信号でそのまま映像信号を構成すると、各画素Ｘij間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。 
図２及び図３の（ａ）部に、本発明の第１の実施の形態に係る固体撮像装置の画素アレイ部１を構成する画素Ｘijの概略構造を模式的に示す。図３の（ａ）部は、本発明の第１の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。図２の中央に示したフォトダイオードＰＤは、ｐ型半導体基板（第１導電型半導体領域）２１をアノード領域とし、このアノード領域となるｐ型半導体基板（第１導電型半導体領域）２１の上部に設けられたカソード領域となる第１のｎ型表面埋込領域２２と備えている。この第１のｎ型表面埋込領域２２の上部には、ｐ型ピニング層２５が配置されている。フォトダイオードＰＤを構成するｐ型半導体基板（第１導電型半導体領域）２１は、電荷生成領域として機能するので、不純物密度６×１０11ｃｍ-3程度以上、２×１０１５ｃｍ-3程度以下が好ましい。尚、ｐ型半導体基板２１の代わりに、不純物密度４×１０17ｃｍ-3程度以上、１×１０21ｃｍ-3程度以下のシリコン基板の上に、不純物密度６×１０11ｃｍ-3程度以上、２×１０１５ｃｍ-3程度以下のシリコンエピタキシャル成長層を形成した構造を採用し、シリコンエピタキシャル成長層を電荷生成領域となる第１導電型半導体領域として用いても良い。工業的な意味からは、不純物密度８×１０17ｃｍ-3程度以上、１×１０20ｃｍ-3程度以下のシリコン基板の上に、不純物密度６×１０13ｃｍ-3程度以上、１．５×１０１５ｃｍ-3程度以下のシリコンエピタキシャル成長層を形成して第１導電型半導体領域とすれば、市場での入手も容易で好ましい。第１のｎ型表面埋込領域２２は、不純物密度２×１０15ｃｍ-3〜６×１０17ｃｍ-3程度の比較的低濃度のｎ型半導体領域である。より好ましくは、第１のｎ型表面埋込領域２２は、不純物密度５×１０16ｃｍ-3程度以上、５×１０１7ｃｍ-3程度以下、代表的には、例えば４×１０１6ｃｍ-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．２〜０．５μｍ程度とすることが可能である。ｐ型ピニング層２５は、不純物密度３×１０17ｃｍ-3〜１．５×１０２０ｃｍ-3程度の比較的高濃度で、その厚さは２０ｎｍ〜１．０μｍ程度、好ましくは５０ｎｍ〜３００ｎｍ程度とすれば良い。【００１７】
更に、図２及び図３の（ａ）部に示すように、フォトダイオードＰＤの左側には第１電荷蓄積ダイオードＡＤ１が、右側には第２電荷蓄積ダイオードＡＤ２が接続されている（但し、図２及び図３の（ａ）部に示す配置は、一例であり、例えば、逆にフォトダイオードＰＤの右側に第１電荷蓄積ダイオードＡＤ１、左側には第２電荷蓄積ダイオードＡＤ２が配置されたトポロジーでも良いことは容易に理解できるであろう。）。第１電荷蓄積ダイオードＡＤ１は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の左側に接触した第２のｎ型表面埋込領域２３と、この第２のｎ型表面埋込領域２３の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第２電荷蓄積ダイオードＡＤ２は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の右側に接触した第３のｎ型表面埋込領域２４と、この第３のｎ型表面埋込領域２４の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第２のｎ型表面埋込領域２３及び第３のｎ型表面埋込領域２４は、第１のｎ型表面埋込領域２２の不純物密度より高く設定するのが好ましく、例えば、それぞれ不純物密度５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の比較的高濃度のｎ型半導体領域とすることが好ましい。第２のｎ型表面埋込領域２３及び第３のｎ型表面埋込領域２４の上部には、ｐ型ピニング層２５がフォトダイオードＰＤの上部から左右に延在している。ｐ型ピニング層２５は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。したがって、ダーク電流が問題とならない用途（応用）等では、構造上、ｐ型ピニング層２５を省略しても構わない。【００１８】
本発明の第１の実施の形態に係る固体撮像装置では、図３の（ａ）部に示すように、第１のｎ型表面埋込領域２２と第２のｎ型表面埋込領域２３との接合面積よりも、第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２４との接合面積を小さくしている。図３の（ａ）部に示した平面図では、第１のｎ型表面埋込領域２２の平面パターンを段差部のある多角形（１２角形）で示しているが、第１のｎ型表面埋込領域２２の平面パターンが第２のｎ型表面埋込領域２３の平面パターンと重畳する部分に位置する第１のｎ型表面埋込領域２２の左辺の幅Ｗ1よりも、第１のｎ型表面埋込領域２２の平面パターンが第３のｎ型表面埋込領域２４の平面パターンと重畳する部分に位置する第１のｎ型表面埋込領域２２の右辺の幅Ｗ2を狭くしている。即ち、図３の（ａ）部に示した平面図上、フォトダイオードＰＤから第２電荷蓄積ダイオードＡＤ２に電荷が流入する境界領域の幅Ｗ2を、フォトダイオードＰＤから第１電荷蓄積ダイオードＡＤ１に電荷が流入する境界領域の幅Ｗ1より狭くしている。【００１９】
図３の（ｂ）部は、図２において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第２のｎ型表面埋込領域２３、第１のｎ型表面埋込領域２２、第３のｎ型表面埋込領域２４、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３の（ｂ）部の中央部が電荷分配電位障壁ＣＤＢとなる第１のｎ型表面埋込領域２２の伝導帯端のポテンシャル分布であり、その左側に第１電荷蓄積ダイオードＡＤ１がなすポテンシャル井戸（第１のポテンシャル井戸）ＰＷ１が示され、更に第１のポテンシャル井戸ＰＷ１の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の矩形の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。同様に、第１のｎ型表面埋込領域２２の伝導帯端のポテンシャル分布（電荷分配電位障壁）ＣＤＢの右側に第２電荷蓄積ダイオードＡＤ２がなすポテンシャル井戸（第２のポテンシャル井戸）ＰＷ２が示され、更に第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の矩形の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。
画素アレイ部１の画素では、フォトダイオードＰＤは光に応答して電荷を生成する。第１および第２のポテンシャル井戸ＰＷ１、ＰＷ２に蓄積される電荷はフォトダイオードＰＤによって提供される。第１および第２のポテンシャル井戸ＰＷ１、ＰＷ２に蓄積される電荷が共通のフォトダイオードによって生成され、１つのフォトダイードから分流した電荷を用いるので、２種類の感度の信号の空間的な位置ずれが生じにくい。また、フォトダイオードＰＤは、電荷分配電位障壁ＣＤＢを含む。【００２０】
図３の（ａ）部に示した平面図の構成を採用することにより、同じ光量に対しても、第２電荷蓄積ダイオードＡＤ２に蓄積される電荷（電子）が、第１電荷蓄積ダイオードＡＤ１に蓄積される電荷（電子）よりも少なくなり、固体撮像装置の光量に対するダイナミックレンジの拡大がされる。即ち、図３の（ｂ）部のポテンシャル図に示すように、本発明の第１の実施の形態に係る固体撮像装置においては、１つのフォトダイオードＰＤで発生した光電子が、左側の第１のポテンシャル井戸ＰＷ１及び右側の第２のポテンシャル井戸ＰＷ２に、それぞれある比率（分配率）を持って分配される。【００２１】
図４の（ａ）部は、本発明の第１の実施の形態に係る固体撮像装置の第１電荷蓄積ダイオード感度特性を示し、図４の（ｂ）部は、本発明の第１の実施の形態に係る固体撮像装置の第２電荷蓄積ダイオードの感度特性を示す。図３の（ａ）部の平面図に例示した構造により、第１の実施の形態に係る固体撮像装置の画素Ｘijによれば、図４に示すように、第２電荷蓄積ダイオードＡＤ２に蓄積される電荷の感度が、第１電荷蓄積ダイオードＡＤ１のそれよりも低くなる。即ち、図４の（ａ）部に示したように、第１電荷蓄積ダイオードＡＤ１の信号（蓄積電荷量）ＱD1が比較的低い入射光量に対して飽和するのに対して、図４の（ｂ）部に示したように、第２電荷蓄積ダイオードＡＤ２の信号（蓄積電荷量）ＱD2は、比較的強い入射光量に対しても飽和せずに線形に蓄積がなされることになる。したがって、第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２の出力を画素Ｘijの出力として合成することで固体撮像装置の入射光量に対するダイナミックレンジの拡大がなされる。つまり、第１電荷蓄積ダイオードＡＤ１の信号を高感度信号、第２電荷蓄積ダイオードＡＤ２の信号を低感度信号として、高感度信号と低感度信号とを用いて入射光量に対するダイナミックレンジの拡大を行うことができる。【００２２】
再び図２及び図３の（ａ）部に戻るが、第１の実施の形態に係る固体撮像装置の画素Ｘijには、第１転送ゲート電極３１と第１転送ゲート電極３１により転送された電荷を蓄積する第１浮遊拡散領域２６が第２のｎ型表面埋込領域２３の左側に配置され、同様に、第２転送ゲート電極３２と、第２転送ゲート電極３２により転送された電荷を蓄積する第２浮遊拡散領域２７とが、第３のｎ型表面埋込領域２４の右側に配置されている。第１転送ゲート電極３１及び第２転送ゲート電極３２の上には層間絶縁膜３３が形成され、層間絶縁膜３３中に設けられたコンタクトホールの内部には、第１浮遊拡散領域２６に接するコンタクトプラグ３５及び第２浮遊拡散領域２７に接するコンタクトプラグ３６が埋込まれている。【００２３】
コンタクトプラグ３５を介して、第１浮遊拡散領域２６には、電圧読み出し用バッファアンプＡijのリセットトランジスタＴRijのソース電極が接続されている。図２では図示を省略しているが、電圧読み出し用バッファアンプＡijのリセットトランジスタＴRijは、図２において、第１浮遊拡散領域２６を第１リセットソース電極として、第１リセットソース電極の左側に隣接した第１リセットゲート電極と、この第１リセットゲート電極を介して、第１浮遊拡散領域（第１リセットソース電極）２６に対向する第１リセットドレイン領域を配置し、図２において、第２浮遊拡散領域２７を第２リセットソース電極として、第２リセットソース電極の右側に隣接した第２リセットゲート電極と、この第２リセットゲート電極を介して、第２浮遊拡散領域（第２リセットソース電極）２７に対向する第２リセットドレイン領域とを更に配置して、構成しても良い。この場合は、第１浮遊拡散領域（第１リセットソース電極）２６、第１リセットゲート電極及び第１リセットドレイン領域とで第１リセットトランジスタＴRijとなるＭＯＳトランジスタが形成され、第２浮遊拡散領域（第２リセットソース電極）２７、第２リセットゲート電極及び第２リセットドレイン領域とで第２リセットトランジスタＴRijとなるＭＯＳトランジスタが形成されるが、図２では単一のリセットトランジスタＴRijで等価回路的に表現している。勿論、表面配線で、第１浮遊拡散領域２６及び第２浮遊拡散領域２７に単一のリセットトランジスタＴRijを接続しても良い。リセットトランジスタＴRijのリセットゲート電極に対し、リセット信号Ｒiをハイ（Ｈ）レベル（Ｒi＝“１”）にして、第１浮遊拡散領域２６及び第２浮遊拡散領域２７に蓄積された電荷をそれぞれ吐き出し、第１浮遊拡散領域２６及び第２浮遊拡散領域２７をリセットする。【００２４】
図２に示すように、第１浮遊拡散領域２６にはコンタクトプラグ３５を介して、第２浮遊拡散領域２７にはコンタクトプラグ３６を介して、表面配線により、電圧読み出し用バッファアンプＡijを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴAijのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＴAijのドレイン電極は電源ＶDDに接続され、ソース電極は画素選択用のスイッチングトランジスタＴSijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴSijのソース電極は、ｊ列の垂直信号線Ｂjに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiが垂直シフトレジスタ（垂直走査回路）３に駆動されてタイミング発生回路４から与えられる。【００２５】
例えば、図１に示した画素アレイ部１のｊ列目の垂直信号線Ｂjには、共通の負荷となる定電流トランジスタTLNjが接続され，例えばｉ行ｊ列目の電圧読み出し用バッファアンプＡijと，定電流トランジスタTLNjとによって，ソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖoutjがカラム処理回路Ｑjに読み出される。図示を省略しているが、他の列の垂直信号線Ｂ1，Ｂ2，・・・・・，Ｂj-1，Ｂj+1，・・・・・，Ｂmにも同様に、共通の負荷となる定電流トランジスタＴLN1，ＴLN2，・・・・・，ＴLNj-1，ＴLNj+1，・・・・・，ＴLNmがそれぞれ接続されてソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖout1，Ｖout2，・・・・・，Ｖoutj-1，Ｖoutj+1，・・・・・，Ｖoutmが、それぞれカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj-1，Ｑj+1，・・・・・，Ｑmに読み出される。【００２６】
図２に示す垂直信号線Ｂjの場合、電圧読み出し用バッファアンプＡijの画素選択用のスイッチングトランジスタＴSijのゲート電極にｉ行の垂直選択信号Ｓiをハイレベル（Ｓi＝“１”）にする信号を印加してスイッチングトランジスタＴSijを導通させ、且つ、定電流トランジスタTLNjのゲート電極に、バイアス発生回路７から一定電圧Ｖbを印加することにより、信号読み出しトランジスタ（増幅トランジスタ）ＴAijで増幅された第１浮遊拡散領域２６，第２浮遊拡散領域２７に蓄積された電荷（第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２の信号）をソースフォロワ回路の出力Ｖoutjとして画素アレイ部１の外に読み出す。【００２７】
図２に示すように、遮光膜３４の開口部は、光電荷の発生が、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の下部のｐ型半導体基板（第１導電型半導体領域）２１で生じるように選択的に設けられている。図２では、最下層の層間絶縁膜３３のみを示しているが、遮光膜３４は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。【００２８】
＜カラム処理回路＞
図５は、図１に示した画素アレイ部１のｊ列目の画素列Ｘ1j〜Ｘnjの信号をｊ列目の垂直信号線Ｂj及びこの垂直信号線Ｂjに共通の負荷となる定電流トランジスタTLNjを介して読み出すノイズキャンセル回路である。このノイズキャンセル回路は、垂直信号線Ｂjと定電流トランジスタTLNjがなすソースフォロワ回路の出力Ｖoutjに一方の電極が接続された入力容量Ｃ1と、入力容量Ｃ1の他方の電極に一方の電極が接続された積分容量Ｃ2と、入力容量Ｃ1の他方の電極に入力端子が接続されたノイズキャンセルアンプ９１とを備える。積分容量Ｃ2の他方の電極は、スイッチＳ3を介して基準電圧線ＶR1に接続されている。ノイズキャンセルアンプ９１には、ノイズキャンセルアンプ９１の入力端子と出力端子間を短絡可能なスイッチＳ1が、ノイズキャンセルアンプ９１に並列に接続されている。
ノイズキャンセルアンプ９１の入力端子と積分容量Ｃ2の他方の電極間にはスイッチＳ2が接続されている。【００２９】
ノイズキャンセルアンプ９１の出力端子は更に分岐し、一方の分岐（図５において左側の分岐）はスイッチＳ4を介して高感度信号用サンプルホールド容量Ｃ3の一方の電極に、他方の分岐（図５において左側の分岐）はスイッチＳ5を介して低感度信号用サンプルホールド容量Ｃ3の一方の電極に接続されている。高感度信号用サンプルホールド容量Ｃ3の他方の電極及び低感度信号用サンプルホールド容量Ｃ3の他方の電極は、それぞれ接地されている。【００３０】
高感度信号用サンプルホールド容量Ｃ3の一方の電極は、更にスイッチＳ6を介して高感度信号用水平アナログ出力線Ｈhに接続され、低感度信号用サンプルホールド容量Ｃ3の一方の電極は、更にスイッチＳ7を介して低感度信号用水平アナログ出力線Ｈlに接続されている。スイッチＳ6及びスイッチＳ7には、水平シフトレジスタ（水平走査回路）２から水平選択信号ＳＨ(j)が与えられている。【００３１】
図６のタイミング図を用いて、図５に示したカラム処理回路Ｑjの動作を説明する。図６では、上から順に、第ｉ行目の画素行Ｘi1〜Ｘimへの制御信号である垂直選択信号Ｓi，リセット信号Ｒi，第１転送信号ＴＸ１i，第２転送信号ＴＸ２i，ｉ行−ｊ列の画素Ｘijの出力信号，スイッチＳ1を制御する制御信号φ1，スイッチＳ2を制御する制御信号φ2，スイッチＳ3を制御する制御信号φ3，スイッチＳ4を制御する第１サンプルホールド信号φSH1，スイッチＳ5を制御する第２サンプルホールド信号φSH2の時間的変化をそれぞれ示している。  
（ａ）先ず、ｉ行のリセット信号Ｒiをハイ（Ｈ）レベル（Ｒi＝“１”）にして、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７の電位をリセットする。更に、スイッチＳ1を導通状態（閉状態），スイッチＳ2を遮断状態（開状態），スイッチＳ3を導通状態（φ1＝“１”，φ2＝“０”，φ3＝“１”）とし、更にｉ行の垂直選択信号Ｓiをハイレベル（Ｓi＝“１”）にすることにより、画素Ｘij内の第１浮遊拡散領域２６及
び第２浮遊拡散領域２７のリセット状態の電位レベルを、垂直信号線Ｂjを介して図５の入力容量Ｃ1にサンプルする。【００３２】
（ｂ）その後、スイッチＳ1を遮断状態，スイッチＳ2を導通状態，スイッチＳ3を遮断状態とし、図５の回路のノイズキャンセルアンプ９１を増幅モードにする（φ1＝“０”，φ2＝“１”，φ3＝“０”）。次いで、第１転送信号ＴＸ１iを第１転送ゲート電極３１に印加し、第１電荷蓄積ダイオードＡＤ１の第２のｎ型表面埋込領域２３から第１浮遊拡散領域２６へ信号電子を転送する。その結果、第１浮遊拡散領域２６の電位が変化し、ノイズキャンセルアンプ９１の出力には、画素Ｘijの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。スイッチＳ4を導通状態とし、その後スイッチＳ4を遮断状態に戻すことにより、ノイズキャンセルアンプ９１の出力を高感度信号用サンプルホールド容量Ｃ3に記憶する（φSH1＝“１”とし、その後φSH1＝“０”に戻す）。これにより高感度信号が、図５の左下に示した高感度信号用サンプルホールド容量Ｃ3に記憶される。【００３３】
（ｃ）再び、ｉ行のリセット信号Ｒiをハイ（Ｈ）レベル（Ｒi＝“１”）にして、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７の電位をリセットする。更に、スイッチＳ1を導通状態（閉状態），スイッチＳ2を遮断状態（開状態），スイッチＳ3を導通状態（φ1＝“１”，φ2＝“０”，φ3＝“１”）とし、更にｉ行の垂直選択信号Ｓiをハイレベル（Ｓi＝“１”）にすることにより、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７のリセット状態の電位レベルを、垂直信号線Ｂjを介して図５の入力容量Ｃ1にサンプルする。【００３４】
（ｄ）その後、スイッチＳ1を遮断状態，スイッチＳ2を導通状態，スイッチＳ3を遮断状態とし、図５の回路のノイズキャンセルアンプ９１を増幅モードにする（φ1＝“０”，φ2＝“１”，φ3＝“０”）。次いで、第２転送信号ＴＸ２iを第２転送ゲート電極３２に印加し、第３のｎ型表面埋込領域２４から第２浮遊拡散領域２７へ信号電子を転送する。その結果、第２浮遊拡散領域２７の電位が変化し、ノイズキャンセルアンプ９１の出力には、画素Ｘijの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。スイッチＳ5を導通状態とし、その後スイッチＳ5を遮断状態に戻すことにより、ノイズキャンセルアンプ９１の出力を、図５の右下に示した低感度信号用サンプルホールド容量Ｃ3に記憶する（φSH2＝“１”とし、その後φSH2＝“０”に戻す）。【００３５】
（ｅ）水平読み出し期間に、スイッチＳ6及びスイッチＳ7を導通状態にして，高感度信号用サンプルホールド容量Ｃ3及び低感度信号用サンプルホールド容量Ｃ3に記憶された高感度信号及び低感度信号を逐次読み出す。ｊ列目の水平選択信号ＳＨ(j)が与えられる際に、Ｃ３に記憶された電荷が、高感度信号用水平アナログ出力線Ｈh及び低感度信号用水平アナログ出力線Ｈlに流れ出し、読み出しがなされる。【００３６】
尚、図５に示したカラム処理回路Ｑj及び図６のタイミング図に示した読み出しの方法は、基本的な思想としては、一般的なＭＯＳ型固体撮像装置のカラム処理回路や読み出しの方法と概略として大差なく、回路方式もここで述べたものに限定するものではない。【００３７】
＜カラム処理回路の第１変形例＞
本発明の第１の実施の形態の第１変形例に係る固体撮像装置は、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にバイアス発生回路７が設けられ、画素アレイ部１の下辺部に水平シフトレジスタ（水平走査回路）２が配置される点や、画素Ｘijの構造は、第１の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する（図１参照。）。【００３８】
図示を省略しているが、第１の実施の形態の第１変形例に係る固体撮像装置は、高感度信号に関しては、高感度信号用カラム処理回路Ｑjhを固体撮像装置の画素アレイ部１の上部に設け、低感度信号に関しては、低感度信号用カラム処理回路Ｑjlを固体撮像装置の画素アレイ部１の下部に設けている点が、第１の実施の形態に係る固体撮像装置とは異なる。【００３９】
即ち、第１の実施の形態の第１変形例に係る固体撮像装置においては、高感度信号用カラム処理回路Ｑjh及び低感度信号用カラム処理回路Ｑjlの２つのカラム処理回路で、高感度信号と低感度信号とをそれぞれ独立に読み出すことが可能である。【００４０】
尚、高感度信号用カラム処理回路Ｑjh用の第１の水平シフトレジスタ（水平走査回路）と低感度信号用カラム処理回路Ｑjl用の第２の水平シフトレジスタ（水平走査回路）を別個に配置するレイアウト等、半導体チップ上のレイアウトは種々の選択の自由度があることは勿論である。【００４１】
＜カラム処理回路の第２変形例＞
本発明の第１の実施の形態の第２変形例に係る固体撮像装置は、第１の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にはバイアス発生回路７が設けられている。画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されているが、カラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmの構成が、図７に示すようなノイズキャンセル回路を備える点で第１の実施の形態に係る固体撮像装置とは異なる。【００４２】
即ち、第１の実施の形態に係る固体撮像装置では、第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２の両方の信号を、高感度信号用水平アナログ出力線Ｈh及び低感度信号用水平アナログ出力線Ｈlの２本の水平アナログ出力線を用いて、信号処理部５の外部に読み出し、信号処理部５の外部で合成処理が可能なようにし、広ダイナミックレンジの信号を得る例を示したが、図７に示すように、第１の実施の形態の第２変形例に係る固体撮像装置のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmは、それぞれ１つの比較器９２を有し、画素アレイ部１のそれぞれの列毎に比較器９２によって高感度信号の振幅を判断し、比較器９２の判断が基準値以上であれば、それぞれの列毎に、外部への読み出しを低感度信号に置き換えて読み出すようにし、列毎のサンプルホールドキャパシタを１個にし、水平アナログ出力線の本数を１本にしたものである。【００４３】
図７はｊ列のカラム処理回路Ｑjのノイズキャンセル回路を示すものであり、図１に示した画素アレイ部１のｊ列目の画素列Ｘ1j〜Ｘnjの信号を垂直信号線Ｂjを介して読み出す。このため、ｊ列目の垂直信号線Ｂjに一方の電極が接続された入力容量Ｃ1と、入力容量Ｃ1の他方の電極に一方の電極が接続された積分容量Ｃ2と、入力容量Ｃ1の他方の電極に入力端子が接続されたノイズキャンセルアンプ９１とを備える。積分容量Ｃ2の他方の電極は、スイッチＳ3を介して第１基準電圧線ＶR1に接続されている。ノイズキャンセルアンプ９１には、ノイズキャンセルアンプ９１の入力端子と出力端子間を短絡可能なスイッチＳ1が、ノイズキャンセルアンプ９１に並列に接続されている。ノイズキャンセルアンプ９１の入力端子と積分容量Ｃ2の他方の電極間にはスイッチＳ2が接続されている。【００４４】
ノイズキャンセルアンプ９１の出力端子は更に分岐し、一方の分岐はスイッチＳ4を介して置換型共通サンプルホールド容量Ｃ3の一方の電極に、他方の分岐は比較器９２の第１入力端子に接続されている。比較器９２の第２入力端子には、参照電圧ＶR2を供給する第２基準電圧線ＶR2に接続され、比較器９２は、ノイズキャンセルアンプ９１の出力と参照電圧ＶR2とを比較する。比較器９２の出力端子は、第１ＡＮＤ回路９３の第２入力端子に接続され、第１ＡＮＤ回路９３の第１入力端子には、制御信号φc2が入力される。第１ＡＮＤ回路９３の出力端子は、第２ＡＮＤ回路９４の第２入力端子に接続され、第２ＡＮＤ回路９４の第１入力端子には、制御信号φ4が入力される。第２ＡＮＤ回路９４の出力が、サンプルホールド回路のスイッチＳ4のサンプルホールド信号φSHとなる。【００４５】
置換型共通サンプルホールド容量Ｃ3の一方の電極は、更にスイッチＳ6を介して水平アナログ出力線Ｈaに接続されている。一方、比較器９２の出力端子は、更にスイッチＳ7を介して水平１ビットディジタル出力線Ｈdに接続されている。スイッチＳ6及びスイッチＳ7には、水平シフトレジスタ（水平走査回路）２から水平選択信号ＳＨ(j)が与えられている。【００４６】
図７のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmを採用することにより、第１の実施の形態の第２変形例に係る固体撮像装置では、出力信号線の数を減らし、又固体撮像装置の周辺の読み出し回路の面積を削減することができる。【００４７】
尚、第１の実施の形態の第２変形例に係る固体撮像装置のそれぞれの画素Ｘijの構成は、第１の実施の形態に係る固体撮像装置と同様に、半導体基板（第１導電型半導体領域）２１の上部に設けられた半導体光電変換素子（フォトダイオード）ＰＤ、第１電荷蓄積ダイオードＡＤ１，第２電荷蓄積ダイオードＡＤ２，第１電荷転送部（第１転送ゲート電極）３１及び第２電荷転送部（第２転送ゲート電極）３２を備える（図２参照。）。【００４８】
図７に示した第１の実施の形態の第２変形例に係る固体撮像装置のカラム処理回路Ｑjの動作を、図８に示すタイミング図を用いて説明する。図８では、上から順に、第ｉ行目の画素行Ｘi1〜Ｘimへの制御信号である垂直選択信号Ｓi，リセット信号Ｒi，第１転送信号ＴＸ１i，第２転送信号ＴＸ２i，ｉ行−ｊ列の画素Ｘijの出力信号，スイッチＳ1を制御する制御信号φ1，スイッチＳ2を制御する制御信号φ2，スイッチＳ3を制御する制御信号φ3，第２ＡＮＤ回路９４の制御信号φ4，スイッチＳ4を制御するサンプルホールド信号φSH，比較器９２の制御信号φc1，第１ＡＮＤ回路９３の制御信号φc2，比較器９２の出力信号の時間的変化をそれぞれ示している。【００４９】
（ａ）先ず、ｉ行のリセット信号Ｒiをハイ（Ｈ）レベルにして、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７の電位をリセットする。更に、スイッチＳ1を導通状態，スイッチＳ2を遮断状態，スイッチＳ3を導通状態とし、更にｉ行の垂直選択信号Ｓiをハイレベルにすることにより、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７のリセット状態の電位レベルを、垂直信号線Ｂjを介して図７の入力容量Ｃ1にサンプルする。【００５０】
（ｂ）その後、スイッチＳ1を遮断状態，スイッチＳ2を導通状態，スイッチＳ3を遮断状態とし、図７の回路のノイズキャンセルアンプ９１を増幅モードにする。次いで、第１転送信号ＴＸ１iを第１転送ゲート電極３１に印加し、第１電荷蓄積ダイオードＡＤ１の第２のｎ型表面埋込領域２３から第１浮遊拡散領域２６へ信号電子を転送する。その結果、第１浮遊拡散領域２６の電位が変化し、ノイズキャンセルアンプ９１の出力には、画素Ｘijの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。スイッチＳ4を導通状態とし、その後スイッチＳ4を遮断状態に戻すことにより、ノイズキャンセルアンプ９１の出力を置換型共通サンプルホールド容量Ｃ3に記憶する。これにより高感度信号が、置換型共通サンプルホールド容量Ｃ3に記憶される。【００５１】
（ｃ）再び、ｉ行のリセット信号Ｒiをハイ（Ｈ）レベルにして、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７の電位をリセットする。更に、スイッチＳ1を導通状態，スイッチＳ2を遮断状態，スイッチＳ3を導通状態とし、更にｉ行の垂直選択信号Ｓiをハイレベルにすることにより、画素Ｘij内の第１浮遊拡散領域２６及び第２浮遊拡散領域２７のリセット状態の電位レベルを、垂直信号線Ｂjを介して図７の入力容量Ｃ1にサンプルする。【００５２】
（ｄ）その後、スイッチＳ1を遮断状態，スイッチＳ2を導通状態，スイッチＳ3を遮断状態とし、図７の回路のノイズキャンセルアンプ９１を増幅モードにする。次いで、第２転送信号ＴＸ２iを第２転送ゲート電極３２に印加し、第３のｎ型表面埋込領域２４から第２浮遊拡散領域２７へ信号電子を転送する。その結果、第２浮遊拡散領域２７の電位が変化し、ノイズキャンセルアンプ９１の出力には、画素Ｘijの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。【００５３】
（ｅ）このタイミングでは、ノイズキャンセルアンプ９１の出力は、スイッチＳ4が遮断状態であるので比較器９２の第１入力端子に入力される。比較器９２の第２入力端子には、第２基準電圧線ＶR2から参照電圧ＶR2が供給されているので、比較器９２は、ノイズキャンセルアンプ９１の出力と参照電圧ＶR2とを比較する。比較器９２の出力は、第１ＡＮＤ回路９３の第２入力端子に入力される。第１ＡＮＤ回路９３の第１入力端子には、制御信号φc2が入力されるので、第１ＡＮＤ回路９３により比較器９２の出力と制御信号φc2との論理積の演算がなされる。第１ＡＮＤ回路９３の出力は、第２ＡＮＤ回路９４の第２入力端子に入力される。第２ＡＮＤ回路９４の第１入力端子には、制御信号φ4が入力されるので、第２ＡＮＤ回路９４により第１ＡＮＤ回路９３の出力と制御信号φ4との論理積の演算がなされる。第２ＡＮＤ回路９４の出力が、サンプルホールド回路のスイッチＳ4のサンプルホールド信号φSHとなる。図８に示すように、制御信号φc2が“１”、制御信号φ4が“１”のとき、比較器９２の出力が“１”であれば、図８の破線で示したように、第１ＡＮＤ回路９３の出力であるサンプルホールド信号信号φSHが“１”となり、スイッチＳ4が導通状態に変化し、第２電荷蓄積ダイオードＡＤ２の電荷による信号が置換型共通サンプルホールド容量Ｃ3に記憶される。【００５４】
（ｆ）水平読み出し期間に、ｊ列目の水平選択信号ＳＨ(j)が与えられ、スイッチＳ6が導通状態になり，置換型共通サンプルホールド容量Ｃ3に記憶された高感度信号又は低感度信号のいずれかが、水平アナログ出力線Ｈaを介して読み出される。同時にｊ列目の水平選択信号ＳＨ(j)は、スイッチＳ7を導通状態にして比較器９２の出力コードを、水平１ビットディジタル出力線Ｈdを介して外部に読み出す。比較器９２の出力コードは、出力されたアナログ信号が、第１電荷蓄積ダイオードＡＤ１の信号（高感度信号）であるか、第２電荷蓄積ダイオードＡＤ２の信号（低感度信号）であるかを区別するために必要で、水平１ビットディジタル出力線Ｈdを介して外部に読み出された後、外部の回路で、広ダイナミックレンジの画像を合成する際に利用される。【００５５】
＜読み出し方法＞
次に、図２及び図３の（ａ）部に示した画素Ｘijの構造を利用し、高感度信号と低感度信号を全画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnmから読み出す全体のタイミングについて図９〜図１６のタイミング図を用いて説明する。【００５６】
図９〜図１６は、第１電荷蓄積ダイオードＡＤ１による高感度信号（Ｈ）と、第２電荷蓄積ダイオードＡＤ２による低感度信号（Ｌ）を、ＭＯＳ型固体撮像装置のローリングシャッタ動作に基づいて読み出す場合のタイミング図を示しており、図９〜図１６のタイミング図の横軸は時間である。説明の都合上、固体撮像装置の垂直方向の画素数ｎが５画素（ｎ＝５）の場合を示しているが、垂直方向の画素数ｎを任意の垂直画素数に拡張できることは自明である。又、垂直ブランキング期間や、無効画素読み出しの期間は考慮されていないが、これを挿入することは容易に行える。【００５７】
図９〜図１６のタイミング図において、Ｈは、高感度信号の蓄積と読み出し、Ｌは低感度信号の蓄積と読み出しのタイミングを示し、白枠は、蓄積の期間を示し、右上がりのハッチングで示した枠は読み出しの１水平周期の期間を表している。【００５８】
尚、図９〜図１６のタイミング図に示した高感度信号と低感度信号を、同じ水平読み出し周期（１Ｈ）の間に読み出す具体的な回路及び詳細なタイミングについては、図５及び図６を用いて先に説明した通りである。【００５９】
［第１読み出し方法］
図９は、高感度信号と低感度信号とを同じ水平読み出し期間（１Ｈ）に読み出す場合の蓄積の期間（蓄積時間）と読み出しの期間のそれぞれのタイミングを、第１番目の行（ｉ行目）の画素から順に第５番目の行（ｉ＋４行目）の画素の画素まで示している。  
［第２読み出し方法］
信号の蓄積時間によって、固体撮像装置の感度を調整するため、図１０に示すように、高感度信号、低感度信号のそれぞれに対して蓄積時間を短くした電子シャッタ動作が行えることは明らかである。電子シャッタ動作は、図２に示した電圧読み出し用バッファアンプＡijのリセットトランジスタＴRijの動作を制御して実現できる。即ち、リセットトランジスタＴRijのリセットゲート電極にリセット信号Ｒiとして高い電圧を印加しリセットトランジスタＴRijのゲートを開きっぱなしにし、このタイミングで、第１転送信号ＴＸ１iを第１転送ゲート電極３１に印加し、更に第２転送信号ＴＸ２iを第２転送ゲート電極３２に印加し、第２のｎ型表面埋込領域２３及び第３のｎ型表面埋込領域２４に蓄積された電荷をそれぞれ吐き出し、第２のｎ型表面埋込領域２３及び第３のｎ型表面埋込領域２４をリセットする期間を調整すれば良い。【００６０】
図２及び図３の（ａ）部に示した画素Ｘijでは、光電流の流入路の幅の比によって第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２の信号の感度比を変える構造を示した。しかし、図２及び図３の（ａ）部に示した画素Ｘijの構造だけでは、高感度信号と低感度信号の比率を非常に大きくとりたい場合には、この方法だけでは十分ではない。そこで、図１０に示すようにリセットトランジスタＴRijを用いた電子シャッタ動作によって、蓄積時間の比率によって更に感度比を変え、更にタイミングレンジの拡大が図れる。【００６１】
［第３読み出し方法］
図１０のタイミング図では、高感度信号と低感度信号の蓄積期間が異なるため、２つの信号の同時性が失われ、動きの速い被写体に対しては歪みを生じやすい。そこで、この問題を解決する読み出し方法を図１１のタイミング図に示す。【００６２】
図１１のタイミング図に示す読み出し方法では、固体撮像装置の全画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘi1〜Ｘim；・・・・・；Ｘn1〜Ｘnmの信号の読み出しのための時間を短縮し、高速に動作を行う。即ち、図１１のタイミング図に示す読み出し方法では、図９のタイミング図に示す読み出し方法の場合の４倍の速度で読むことが可能である。つまり、図１１のタイミング図に示す読み出し方法では、低感度信号のみに関して、１フレームの期間に、短時間の蓄積後、複数回読み出すことが可能であり、図１１のタイミング図には、４回読み出す場合が例示されている。これらの複数回に亘って読み出された短時間蓄積信号は、Ａ／Ｄ変換後、ディジタル領域で加算する。【００６３】
図１１のタイミング図に示す読み出し方法によって、低感度信号の単位蓄積時間を短くして、高感度信号との感度比を高めながら、更に複数回読み出して外部で合成することで、低感度信号の信号対雑音比を高くすることができる。又、図１１のタイミング図に示す読み出し方法おいては、加算によって、信号の蓄積が全フレーム周期に亘って行われたのと等価になり、高感度信号と低感度信号の同時性が保たれる。【００６４】
［第４読み出し方法］
図１２のタイミング図に示す読み出し方法は、図１１のタイミング図に示す読み出し方法を基礎として、更に２つの信号の感度比を大きくとるために、低感度信号のみに対して電子シャッタ動作による短時間蓄積動作を加えたものである。この場合、図１１のタイミング図に示す読み出し方法に比べて、高感度信号と低感度信号の完全なる同時性は保たれなくなるものの、低感度信号に付いては、４回の信号の加算により、１フレームに亘って平均化されるため、図１１のタイミング図の場合に比べて同時性が改善される。【００６５】
［第５読み出し方法］
図１３のタイミング図に示す読み出し方法は、図１２のタイミング図に示す低感度信号を１フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を短くするリセット動作を加えた読み出し方法を基礎にして、高感度信号に関しても電子シャッタ動作により、蓄積時間を短くする場合の読み出しのタイミングを示している。このように、高感度信号の蓄積時間を短くする場合には、その期間に応じて低感度側の蓄積及び読み出しの期間をほぼ同じ時間帯に行われる成分のみ読みだすようにすることができる。図１３のタイミング図に示す読み出し方法では、低感度信号の単位蓄積時間を短くして、後半の２つの低感度信号のみを読み出している。
［第６読み出し方法］
図１４のタイミング図に示す読み出し方法は、低感度信号を１フレームの中で複数回に亘って読みだす際、それぞれ異なる蓄積時間で信号を読み出す場合を示している。例えば、１種類の蓄積時間の信号だけで画像を構成する場合に比べて、１０００倍程度のダイナミックレンジの拡大を行う場合、２種類の感度の信号だけで広ダイナミックレンジの画像を合成すると、合成画像の信号対雑音比が大きく低下する領域が生じる。この問題は、複数の異なる蓄積時間の信号、即ち複数の感度の信号を合成することで避けることができる。図１４のタイミング図は、低感度信号に対して、長い蓄積時間の信号を先に読み出すようにしているが、その順序は任意に選択することができる。【００６６】
［第７読み出し方法］
図１５のタイミング図に示す読み出し方法は、図１２のタイミング図に示す低感度信号を１フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を短くするリセット動作を加えた読み出し方法に対して、高感度信号と低感度信号を同じ水平読み出し周期の中で読みだすことを避ける場合のタイミングを示している。【００６７】
図１５のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングでは、低感度信号の読み出しを行わないようにし、１水平周期内では、高感度信号と低感度信号のいずれか一方を読み出す。これによって、固体撮像装置の外部に読み出される信号出力の数を１つにすることができ、又読み出し回路も、図５、図７に比べて簡素化され、一般的なＭＯＳ型固体撮像装置の読み出し回路を用いることができる。このとき、低感度信号については、第２転送ゲート電極３２に印加する第２転送信号ＴＸ２iを操作することによって、又高感度信号については、第１転送ゲート電極３１に印加する第１転送信号ＴＸ１iを操作することによってフォトダイオードＰＤからの電荷転送を行い、読み出しが行われる。【００６８】
［第８読み出し方法］
図１６のタイミング図に示す読み出し方法は、図１４のタイミング図に示す複数の異なる蓄積時間で信号を読み出す読み出し方法に対して、高感度信号と低感度信号を同じ水平読み出し周期の中で読みだすことを避ける方法を示している。【００６９】
図１６のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングでは、低感度信号の読み出しを行わないようにし、且つ低感度信号を複数の異なる蓄積時間とすることで、１水平周期内では、高感度信号と低感度信号のいずれか一方を読み出す。これによって、固体撮像装置の外部に読み出される信号出力の数を１つにすることができ、又読み出し回路も、図５、図７に比べて簡素化され、一般的なＭＯＳ型固体撮像装置の読み出し回路を用いることができる。このとき、低感度信号については、第２転送ゲート電極３２に印加する第２転送信号ＴＸ２iを操作することによって、又高感度信号については、第１転送ゲート電極３１に印加する第１転送信号ＴＸ１iを操作することによってフォトダイオードＰＤからの電荷転送を行い、読み出しが行われる。【００７０】
（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第１の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にはバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されているが、画素アレイ部１を構成する画素Ｘijの構造が第１の実施の形態に係る固体撮像装置とは異なる。【００７１】
即ち、図１７にその断面構造を、図１８に対応する平面構造を示すように、第２の実施の形態に係る固体撮像装置は、図２及び図３の（ａ）部に示した第１の実施の形態に係る固体撮像装置の画素Ｘijにおいて第２電荷蓄積ダイオードＡＤ２への電荷の流入を制御するＭＯＳゲートである電荷流入制御ゲート３７を設けた構造に対応する。【００７２】
具体的には、図１７及び図１８に示すように、フォトダイオードＰＤの左側には第１電荷蓄積ダイオードＡＤ１がフォトダイオードＰＤに接して配置され、右側には第２電荷蓄積ダイオードＡＤ２がフォトダイオードＰＤから離間して配置されている。第１電荷蓄積ダイオードＡＤ１は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の左側に接触した第２のｎ型表面埋込領域２３と、この第２のｎ型表面埋込領域２３の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第２電荷蓄積ダイオードＡＤ２は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の右側にｐ型半導体基板（第１導電型半導体領域）２１の一部を挟み配置された第３のｎ型表面埋込領域２８と、この第３のｎ型表面埋込領域２８の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第２のｎ型表面埋込領域２３及び第３のｎ型表面埋込領域２８は、それぞれ不純物密度５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の比較的高濃度のｎ型半導体領域である。第２のｎ型表面埋込領域２３の上部には、ｐ型ピニング層２５がフォトダイオードＰＤの上部から左に延在している。第３のｎ型表面埋込領域２８の上部には、ｐ型ピニング層２９が配置されている。ｐ型ピニング層２５及びｐ型ピニング層２９は、表面でのキャリアの生成を抑制する層であるが、ダーク電流が問題とならない用途（応用）等では、ｐ型ピニング層２５及びｐ型ピニング層２９を省略しても構わない。【００７３】
第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の一部の上に、電荷流入制御ゲート３７が形成されている。したがって、第１のｎ型表面埋込領域２２をソース領域、第３のｎ型表面埋込領域２８をドレイン領域、第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の表面をチャネル領域、電荷流入制御ゲート３７をＭＯＳゲートとする電荷流入制御用ＭＯＳトランジスタが形成されている。【００７４】
図１９は、図１７において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第２のｎ型表面埋込領域２３、第１のｎ型表面埋込領域２２、第３のｎ型表面埋込領域２８、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図１９の中央部が電荷分配電位障壁ＣＤＢとなる第１のｎ型表面埋込領域２２の伝導帯端のポテンシャル分布であり、その左側に第１のポテンシャル井戸ＰＷ１が示され、更に第１のポテンシャル井戸ＰＷ１の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の矩形の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。同様に、電荷分配電位障壁ＣＤＢの右側に第２のポテンシャル井戸ＰＷ２が示され、更に第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の矩形の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。【００７５】
電荷分配電位障壁ＣＤＢの右側と第２のポテンシャル井戸ＰＷ２との間のポテンシャルの高さが電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰにより制御される。即ち、電荷分配電位障壁ＣＤＢの第２のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して電荷流入制御信号ＳＰにより静電的に制御される。電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰとして高い電圧を与えることで、図１９の（ａ）部に示すように、フォトダイオードＰＤから、第２電荷蓄積ダイオードＡＤ２への電位障壁が下がり、光電流の一部が第３のｎ型表面埋込領域２８へ流入する。【００７６】
一方、電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰに低い電位を与えると、図１９の（ｂ）部に示すように、電荷分配電位障壁ＣＤＢの右側と第２のポテンシャル井戸ＰＷ２との間の電荷流入制御ゲート３７の直下のｐ型半導体基板（第１導電型半導体領域）２１の表面の電位障壁が高くなり、光電流は、第１電荷蓄積ダイオードＡＤ１にのみ流入する。【００７７】
第１電荷蓄積ダイオードＡＤ１の電位井戸が電荷でいっぱいになったときには、第１浮遊拡散領域２６に電荷が流れ出すように、第１転送ゲート電極３１に印加する第１転送信号ＴＸ１iの電位を設定する。これにより、第１電荷蓄積ダイオードＡＤ１が電荷でいっぱいになっても、第２電荷蓄積ダイオードＡＤ２側に電荷が溢れ出さないようにできる。又、第２電荷蓄積ダイオードＡＤ２が電荷でいっぱいになったときも、第２浮遊拡散領域２７に流れ出すように第２転送ゲート電極３２に印加する第２転送信号ＴＸ２iの電位を設定しておく。【００７８】
第２の実施の形態に係る固体撮像装置においては、電荷流入制御ゲート３７の直下のチャネル領域に起因する暗電流が発生する可能性がある。これを抑えるため、電荷流入制御信号ＳＰを電荷流入制御ゲート３７に印加して第２の電荷蓄積ダイオードＡＤ２に電荷を流入させる場合には、電荷流入制御ゲート３７に例えば１Ｖ程度の正の電圧、電荷流入制御ゲート３７を閉じて、第１の電荷蓄積ダイオードＡＤ１に電荷を流入させる場合には、電荷流入制御ゲート３７に−１Ｖ程度の負電圧を与えて動作させるようにすれば良い。電荷流入制御信号ＳＰ＝−１Ｖを与えることで、電荷流入制御ゲート３７直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。これによって、第２の実施の形態に係る固体撮像装置においては、特に高感度側の信号（低照度領域で利用）に対し暗電流を低減できる。【００７９】
尚、第１転送信号ＴＸ１i及び第２転送信号ＴＸ２iの電位に関しても、電荷蓄積時に−１Ｖ程度の負電圧を与えて動作させることも可能であり、暗電流の低減等に効果がある。但し、蓄積の途中で第１転送信号ＴＸ１i及び第２転送信号ＴＸ２iの電位を−１Ｖとし、電荷流入制御ゲート３７にも−１Ｖを与えると，第１のポテンシャル井戸ＰＷ１の両側における電位障壁の差及び第２のポテンシャル井戸ＰＷ２の両側における電位障壁の差が無くなってしまうので、電荷流入制御ゲート３７にも−１Ｖを与える場合には、第１転送信号ＴＸ１i及び第２転送信号ＴＸ２iの電位は、例えば−０．５Ｖ程度と、第１転送信号ＴＸ１i及び第２転送信号ＴＸ２iの電位より少し少なめの電位を与えるのが好ましい。【００８０】
第１電荷蓄積ダイオードＡＤ１に蓄積される電荷の光に対する感度と、第２電荷蓄積ダイオードＡＤ２に蓄積される電荷の光に対する感度の比は、第２電荷蓄積ダイオードＡＤ２への流れ出しを制御するＭＯＳトランジスタのチャネル幅によっても変えられるが、電荷流入制御信号ＳＰを電荷流入制御ゲート３７に印加している時間によっても変えることができる。【００８１】
全体の蓄積時間ＴF に対して、電荷流入制御ゲート３７に高電位の電荷流入制御信号ＳＰを与えて電位障壁をなくして第２電荷蓄積ダイオードＡＤ２に電荷が流れ出すようにした時間Ｔspとの比をＴsp／ＴF とし、第２電荷蓄積ダイオードＡＤ２に蓄積される電荷ＱD2の第１電荷蓄積ダイオードＡＤ１に蓄積される電荷ＱD1と第２電荷蓄積ダイオードＡＤ２に蓄積される電荷ＱD2の和（＝ＱD1＋ＱD2）に対する比をＲとすると、第１電荷蓄積ダイオードＡＤ１に蓄積される電荷ＱD1、及び第２電荷蓄積ダイオードＡＤ２に蓄積される電荷ＱD2は、Ｉphを光電流として、それぞれ次式で与えられる：
ＱD1＝ＴF Ｉph−ＲＴSPＩph          （１）
ＱD2＝ＲＴSPＩph                    （２）
比Ｒは、電荷流入制御ゲート３７に高電位の電荷流入制御信号ＳＰが印加されたとき流れ出す電荷の、蓄積時間ＴF において蓄積される全電荷に対する「分配率」を意味する。分配率Ｒや、第２電荷蓄積ダイオードＡＤ２への電荷が流れ出す時間Ｔspを調整して、図４の（ｂ）部に示すように第２電荷蓄積ダイオードＡＤ２に蓄積される電荷ＱD2が、光強度が強いときに有意な信号として寄与するようにすることができる。【００８２】
図１８では、第２の実施の形態に係る固体撮像装置の画素Ｘijの平面構造として、第１のｎ型表面埋込領域２２の平面パターンを段差部のある多角形（１２角形）で示しているが、第１のｎ型表面埋込領域２２の平面パターンが第２のｎ型表面埋込領域２３の平面パターンと重畳する部分に位置する第１のｎ型表面埋込領域２２の左辺の幅Ｗ21よりも、第１のｎ型表面埋込領域２２の平面パターンが第３のｎ型表面埋込領域２８に対向する部分に位置する第１のｎ型表面埋込領域２２の右辺の幅Ｗ22を狭くしている。即ち、図１８に示した平面図上、第１電荷蓄積ダイオードＡＤ１への流入する電荷の流入路の幅Ｗ21を、電荷流入制御ゲート３７のゲート幅Ｗ22よりも短くしている。図１８に示した平面パターンの構造を採用することで、電荷流入制御ゲート３７に高電位の電荷流入制御信号ＳＰを印加して電荷流入制御ゲート３７直下の電位障壁をなくして、第２電荷蓄積ダイオードＡＤ２へ電荷を流入させる場合には、フォトダイオードＰＤで発生した電荷（電子）の大部分が、第２電荷蓄積ダイオードＡＤ２側に効率よく流入する電位分布が実現できる。【００８３】
即ち、第２の実施の形態に係る固体撮像装置の画素Ｘijの構造によれば、フォトダイオードＰＤから第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２への分配率Ｒを大きくできるので、分配率Ｒの画素毎のばらつきの影響を抑制できる。【００８４】
第２の実施の形態に係る固体撮像装置の信号読み出し方法を、図２０のタイミング図を用いて説明する。図２０のタイミング図は、電荷流入制御信号ＳＰの電位をある一定周期毎に繰り返し高電位に設定し、ＴSP／ＴF ＝１／４にしている場合の例である。図２０において、電荷流入制御信号ＳＰ(i)は、固体撮像装置のｉ行目に与える電荷流入制御信号ＳＰの信号波形であり、Ｓ(i)は、ｉ行目の読み出しのための垂直選択信号を示している（ｉ＝１，２，３，・・・・・，Ｎ−１，Ｎ）。このように、同じ行の画素については、同じ電荷流入制御信号ＳＰ信号を与えることができる。図２０のタイミング図のようにすることで、図１１から図１６に示すような高速の信号読み出し動作を用いなくても、低感度信号の信号蓄積時間を相対的に短くしながら、高感度信号と蓄積同時性をほぼ保つことができる。図２０では、電荷流入制御信号ＳＰ(i)及び垂直選択信号Ｓ(i)のパルス幅は、１水平読み出し周期に一致している。図２０のタイミング図のようにすることで、電荷流入制御信号ＳＰ信号を繰り返し与えることによって生じるスイッチングノイズの影響をなくすことができる。【００８５】
（第３の実施の形態）
本発明の第３の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第１及び第２の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されている。【００８６】
しかし、第３の実施の形態に係る固体撮像装置では、図２１及び図２２に示すように、画素アレイ部１を構成する画素Ｘijの構造が第２の実施の形態に係る固体撮像装置で説明した第２電荷蓄積ダイオードＡＤ２側への電荷の流入を制御する電荷流入制御ゲートに加え、更に、第１電荷蓄積ダイオードＡＤ１側へ流入する電荷に対しても、その流入を制御する高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８を設けている（第３の実施の形態に係る固体撮像装置では、第２電荷蓄積ダイオードＡＤ２側への電荷の流入を制御する電荷流入制御ゲートを、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８と区別するために、「低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７」と呼ぶ。）。【００８７】
即ち、第３の実施の形態に係る固体撮像装置の画素Ｘijは、図２１及び図２２に示すように、フォトダイオードＰＤの左側には第１電荷蓄積ダイオードＡＤ１がフォトダイオードＰＤから離間して配置され、右側には第２電荷蓄積ダイオードＡＤ２がフォトダイオードＰＤから離間して配置されている。第１電荷蓄積ダイオードＡＤ１は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の左側にｐ型半導体基板（第１導電型半導体領域）２１の一部を挟み配置された第２のｎ型表面埋込領域１８と、この第２のｎ型表面埋込領域１８の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。【００８８】
第２電荷蓄積ダイオードＡＤ２は、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域２２の右側にｐ型半導体基板（第１導電型半導体領域）２１の一部を挟み配置された第３のｎ型表面埋込領域２８と、この第３のｎ型表面埋込領域２８の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第２のｎ型表面埋込領域１８及び第３のｎ型表面埋込領域２８は、それぞれ不純物密度５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の比較的高濃度のｎ型半導体領域である。第２のｎ型表面埋込領域１８の上部には、ｐ型ピニング層１９が、第３のｎ型表面埋込領域２８の上部には、ｐ型ピニング層２９が配置されている。ダーク電流が問題とならない場合は、ｐ型ピニング層１９、ｐ型ピニング層２５及びｐ型ピニング層２９を省略しても構わない。【００８９】
第１のｎ型表面埋込領域２２と第２のｎ型表面埋込領域１８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の一部の上に、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８が形成されている。したがって、第１のｎ型表面埋込領域２２をソース領域、第２のｎ型表面埋込領域１８をドレイン領域、第１のｎ型表面埋込領域２２と第２のｎ型表面埋込領域１８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の表面をチャネル領域、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８をＭＯＳゲートとする高感度電荷流入制御用ＭＯＳトランジスタが形成されている。一方、第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の一部の上に、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７が形成されている。したがって、第１のｎ型表面埋込領域２２をソース領域、第３のｎ型表面埋込領域２８をドレイン領域、第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の表面をチャネル領域、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７をＭＯＳゲートとする低感度電荷流入制御用ＭＯＳトランジスタが形成されている。【００９０】
図２３は、図２１において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第２のｎ型表面埋込領域１８、第１のｎ型表面埋込領域２２、第３のｎ型表面埋込領域２８、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図２３の中央部が電荷分配電位障壁ＣＤＢとなる第１のｎ型表面埋込領域２２の伝導帯端のポテンシャル分布であり、その左側に第１のポテンシャル井戸ＰＷ１が示され、更に第１のポテンシャル井戸ＰＷ１の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の矩形の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分
布に相当する。同様に、電荷分配電位障壁ＣＤＢの右側に第２のポテンシャル井戸ＰＷ２が示され、更に第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の矩形の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。【００９１】
電荷分配電位障壁ＣＤＢの左側と第１のポテンシャル井戸ＰＷ１との間のポテンシャルの高さが高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８に印加する高感度電荷流入制御信号ＳＰ１により制御される。即ち、図２３の電荷分配電位障壁ＣＤＢの第１のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して高感度電荷流入制御信号ＳＰ１により静電的に制御される。【００９２】
一方、電荷分配電位障壁ＣＤＢの右側と第２のポテンシャル井戸ＰＷ２との間のポテンシャルの高さが低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７に印加する低感度電荷流入制御信号ＳＰ２により制御される。即ち、電荷分配電位障壁ＣＤＢの第２のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して低感度電荷流入制御信号ＳＰ２により静電的に制御される。【００９３】
したがって、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８に印加する高感度電荷流入制御信号ＳＰ１として低い正電位又は負電位を与え、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７に印加する低感度電荷流入制御信号ＳＰ２として高い正電位を与えることで、図２３の（ａ）部に示すように、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８の直下のｐ型半導体基板（第１導電型半導体領域）２１の表面の電位障壁を高くし、同時に、フォトダイオードＰＤから、第２電荷蓄積ダイオードＡＤ２への電位障壁を下げ、光電流の一部を第３のｎ型表面埋込領域２８へ流入させる。第２の実施の形態に係る固体撮像装置において説明したように、高感度電荷流入制御信号ＳＰ１＝−１Ｖ程度の負電位を与えることで、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。【００９４】
逆に、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８に印加する高感度電荷流入制御信号ＳＰ１として高い正電位を与え、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７に印加する低感度電荷流入制御信号ＳＰ２に低い電位又は負電位を与えると、図２３の（ｂ）部に示すように、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８の直下のｐ型半導体基板（第１導電型半導体領域）２１の表面の電位障壁が高くなり、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７の直下のｐ型半導体基板（第１導電型半導体領域）２１の表面の電位障壁が下がり、光電流は、第１電荷蓄積ダイオードＡＤ１にのみ流入する。低感度電荷流入制御信号ＳＰ２＝−１Ｖ程度の負電位を与えることで、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。これによって、第３の実施の形態に係る固体撮像装置においては、特に高感度側の信号（低照度領域で利用）に対し暗電流を低減できる。【００９５】
第１電荷蓄積ダイオードＡＤ１の電位井戸が電荷でいっぱいになったときには、第１浮遊拡散領域２６に電荷が流れ出すように、第１転送ゲート電極３１に印加する第１転送信号ＴＸ１iの電位を設定する。これにより、第１電荷蓄積ダイオードＡＤ１が電荷でいっぱいになっても、第２電荷蓄積ダイオードＡＤ２側に電荷が溢れ出さないようにできる。又、第２電荷蓄積ダイオードＡＤ２が電荷でいっぱいになったときも、第２浮遊拡散領域２７に流れ出すように第２転送ゲート電極３２に印加する第２転送信号ＴＸ２iの電位を設定しておく。【００９６】
このように高感度電荷流入制御信号ＳＰ１と低感度電荷流入制御信号ＳＰ２を逆位相、即ち、高感度電荷流入制御信号ＳＰ１の電位が高いときは、低感度電荷流入制御信号ＳＰ２の電位を低くし、高感度電荷流入制御信号ＳＰ１の電位が低いときは、低感度電荷流入制御信号ＳＰ２の電位を高くするように信号を加えることで、フォトダイオードＰＤで発生した光電子の第１電荷蓄積ダイオードＡＤ１又は第２電荷蓄積ダイオードＡＤ２への流入を完全にコントロールでき、式（１）及び（２）における分配率Ｒをほぼ１にすることができる。【００９７】
図２２では、第３の実施の形態に係る固体撮像装置の画素Ｘijの平面構造として、第１のｎ型表面埋込領域２２の平面パターンを段差部のある多角形（１２角形）で示しているが、第１のｎ型表面埋込領域２２の平面パターンが第２のｎ型表面埋込領域２３の平面パターンと重畳する部分に位置する第１のｎ型表面埋込領域２２の左辺の幅と、第１のｎ型表面埋込領域２２の平面パターンが第３のｎ型表面埋込領域２８に対向する部分に位置する第１のｎ型表面埋込領域２２の右辺の幅とを等しくしても、高感度電荷流入制御ゲート（第２電荷流入制御ゲート）３８に印加する高感度電荷流入制御信号ＳＰ１の電位と、低感度電荷流入制御ゲート（第１電荷流入制御ゲート）３７に印加する低感度電荷流入制御信号ＳＰ２の電位を制御することで、フォトダイオードＰＤから第１電荷蓄積ダイオードＡＤ１及び第２電荷蓄積ダイオードＡＤ２への分配率Ｒをほぼ１に近い大きな値にできるので、分配率Ｒの画素毎のばらつきの影響を抑制できる。【００９８】
（第４の実施の形態）
図２に示した第１の実施の形態に係る固体撮像装置、図１７に示した第２の実施の形態に係る固体撮像装置、或いは、図２１に示した第３の実施の形態に係る固体撮像装置では、電荷を検出する第１浮遊拡散領域２６を高感度信号用浮遊拡散領域、第２浮遊拡散領域２７を低感度信号用浮遊拡散領域とし、コンタクトプラグ３５及びコンタクトプラグ３５を介して、第１浮遊拡散領域２６及び第２浮遊拡散領域２７には、共通の電圧読み出し用バッファアンプＡijのリセットトランジスタＴRijのソース電極が接続されている。【００９９】
更に、図２、図１７及び図２１に示すように、第１浮遊拡散領域２６及び第２浮遊拡散領域２７にはコンタクトプラグ３５及びコンタクトプラグ３５を介して、共通の信号読み出しトランジスタ（増幅トランジスタ）ＴAijのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＴAijのドレイン電極は電源ＶDDに接続され、ソース電極は画素選択用の共通のスイッチングトランジスタＴSijのドレイン電極に接続されている。共通の画素選択用のスイッチングトランジスタＴSijのソース電極は、ｊ列の垂直信号線Ｂjに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiが垂直シフトレジスタ（垂直走査回路）３に駆動されてタイミング発生回路４から与えられる。【０１００】
本発明の第４の実施の形態に係る固体撮像装置は、図１７に示した第３の実施の形態に係る固体撮像装置の画素Ｘijと同様な画素Ｘijの構造であるが、図２４に示すようにコンタクトプラグ３５を介して、第１浮遊拡散領域２６には、第１電圧読み出し用バッファアンプＡij1の第１リセットトランジスタＴRij1のソース電極が接続されている。更に、第１浮遊拡散領域２６にはコンタクトプラグ３５を介して、第１電圧読み出し用バッファアンプＡij1を構成する第１信号読み出しトランジスタ（増幅トランジスタ）ＴAij1のゲート電極が接続されている。第１信号読み出しトランジスタＴAij1のドレイン電極は電源ＶDDに接続され、ソース電極は画素選択用の第１スイッチングトランジスタＴSij1のドレイン電極に接続されている。第１スイッチングトランジスタＴSij1のソース電極は、ｊ列の第１垂直信号線Ｂj1に接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiが垂直シフトレジスタ（垂直走査回路）３に駆動されてタイミング発生回路４から与えられる。第１垂直信号線Ｂj1には、共通の負荷となる第１定電流トランジスタTLNj1が接続され，第１電圧読み出し用バッファアンプＡij1と，第１定電流トランジスタTLNj1とによって，第１ソースフォロワ回路が形成され、第１ソースフォロワ回路の出力Ｖoutj1がカラム処理回路Ｑjに読み出される。第１電圧読み出し用バッファアンプＡij1の画素選択用の第１スイッチングトランジスタＴSij1のゲート電極にｉ行の垂直選択信号Ｓiをハイレベル（Ｓi＝“１”）にする信号を印加してスイッチングトランジスタＴSij1を導通させ、且つ、第１定電流トランジスタTLNj1のゲート電極に、バイアス発生回路７（図１参照。）から一定電圧Ｖb1を印加することにより、第１信号読み出しトランジスタ（増幅トランジスタ）ＴAij1で増幅された第１浮遊拡散領域２６に蓄積された電荷（第１電荷蓄積ダイオードＡＤ１の信号）を第１ソースフォロワ回路の出力Ｖoutj1として画素アレイ部１の外に読み出す。【０１０１】
一方、図２４に示すようにコンタクトプラグ３６を介して、第２浮遊拡散領域２７には、第１電圧読み出し用バッファアンプＡij1とは独立した別個な回路として、第２電圧読み出し用バッファアンプＡij2の第２リセットトランジスタＴRij2のソース電極が接続されている。更に、第２浮遊拡散領域２７にはコンタクトプラグ３６を介して、第２電圧読み出し用バッファアンプＡij2を構成する第２信号読み出しトランジスタＴAij2のゲート電極が接続されている。第２信号読み出しトランジスタＴAij2のドレイン電極は電源ＶDDに接続され、ソース電極は第２スイッチングトランジスタＴSij2のドレイン電極に接続されている。第２スイッチングトランジスタＴSij2のソース電極は、ｊ列の第２垂直信号線Ｂj2に接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiが垂直シフトレジスタ３から与えられる。第２垂直信号線Ｂj2には、共通の負荷となる第２定電流トランジスタTLNj2が接続され，第２電圧読み出し用バッファアンプＡij2と，第２定電流トランジスタTLNj2とによって，第２ソースフォロワ回路が形成され、第２ソースフォロワ回路の出力Ｖoutj2がカラム処理回路Ｑjに読み出される。第２電圧読み出し用バッファアンプＡij2の画素選択用の第２スイッチングトランジスタＴSij2のゲート電極にｉ行の垂直選択信号Ｓiをハイレベル（Ｓi＝“１”）にする信号を印加してスイッチングトランジスタＴSij2を導通させ、且つ、第２定電流トランジスタTLNj2のゲート電極に、バイアス発生回路７（図１参照。）から一定電圧Ｖb2を印加することにより、第２信号読み出しトランジスタ（増幅トランジスタ）ＴAij2で増幅された第２浮遊拡散領域２７に蓄積された電荷（第２電荷蓄積ダイオードＡＤ２の信号）を第２ソースフォロワ回路の出力Ｖoutj2として画素アレイ部１の外に読み出す。第２定電流トランジスタTLNj2のゲート電極に印加される一定電圧Ｖb2と、第１定電流トランジスタTLNj1のゲート電極に印加される一定電圧Ｖb1とは、同一の電圧でよい。【０１０２】
本発明の第４の実施の形態に係る固体撮像装置では、第１浮遊拡散領域２６と第２浮遊拡散領域２７が別個な回路として分離されているため、低感度信号を読み出す際に、低感度電荷流入制御信号ＳＰ２によりフォトダイオードＰＤからの光電流の流入を防ぐことができ、非常に明るい信号を読み出す際の黒反転を避けるのに有効である。【０１０３】
本発明の第４の実施の形態に係る固体撮像装置では、１画素のトランジスタ数が増えるが、例えば、上下に隣接したｉ−１行の画素Ｘ(i-1)jと画素Ｘijにおいて、高感度信号に対しては、第１浮遊拡散領域２６、第１リセットトランジスタＴR(i-1)j1、第１信号読み出しトランジスタＴA(i-1)j1、第１スイッチングトランジスタＴS(i-1)j1と、対応する第１浮遊拡散領域２６、第１リセットトランジスタＴRij1、第１信号読み出しトランジスタＴAij1、第１スイッチングトランジスタＴSij1とを共有化し、低感度信号に対しては、第２浮遊拡散領域２７、第２リセットトランジスタＴR(i-1)j2、第２信号読み出しトランジスタＴA(i-1)j2、第２スイッチングトランジスタＴS(i-1)j2と、対応する第２浮遊拡散領域２７、第２リセットトランジスタＴRij2、第２信号読み出しトランジスタＴAij2、第２スイッチングトランジスタＴSij2とを共有化することで、１画素あたりのトランジスタ数の増加を抑えることができる。【０１０４】
本発明の第４の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第１〜第３の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されており、それらの重複した説明は省略する。【０１０５】
（第５の実施の形態）
本発明の第５の実施の形態に係る固体撮像装置は、全体構成の図示を省略するが、第１〜第４の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されている。【０１０６】
しかし、第５の実施の形態に係る固体撮像装置では、図２５に示すように、画素アレイ部１を構成する画素Ｘijの構造が第１〜第４の実施の形態に係る固体撮像装置の画素Ｘijの構造とは異なり、１画素内に、低感度の第２フォトダイオードＰＤ２と高感度の第１フォトダイオードＰＤ１を、ｐ型半導体基板（第１導電型半導体領域）２１の上部の表面近傍に有する。【０１０７】
即ち、第５の実施の形態に係る固体撮像装置の画素Ｘijは、図２５に示すように、第１フォトダイオードＰＤ１の右側には第２フォトダイオードＰＤ２が第１フォトダイオードＰＤ１から離間して配置されている。第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１を構成している第１のｎ型表面埋込領域１６の右側にｐ型半導体基板（第１導電型半導体領域）２１の一部を挟み配置された第２のｎ型表面埋込領域１７と、この第２のｎ型表面埋込領域１７の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第１のｎ型表面埋込領域１６及び第２のｎ型表面埋込領域１７は、それぞれ、不純物密度５×１０14ｃｍ-3程度以上、５×１０１6ｃｍ-3程度以下、代表的には、例えば１×１０１5ｃｍ-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。第２のｎ型表面埋込領域１７の上部には、ｐ型ピニング層２５が、第１フォトダイオードＰＤ１を構成している第１のｎ型表面埋込領域１６上部から延在している。即ち、１つのｐ型ピニング層２５の下に第１のｎ型表面埋込領域１６及び第２のｎ型表面埋込領域１７が形成されている。ダーク電流が問題とならない場合は、ｐ型ピニング層２５を省略しても構わない。【０１０８】
第５の実施の形態に係る固体撮像装置では、図２５に示すように、第２フォトダイオードＰＤ２の光に対する開口率を、第１フォトダイオードＰＤ１の光に対する開口率より小さくするように遮光膜３４のパターンを形成することにより、第２フォトダイオードＰＤ２を「低感度のフォトダイオード」と、第１フォトダイオードＰＤ１を「高感度のフォトダイオード」としているが、これは一例であり、第１フォトダイオードＰＤ１の接合面積よりも、第１フォトダイオードＰＤ１の接合面積を小さくすること等他の手法によっても、第２フォトダイオードＰＤ２を「低感度のフォトダイオード」、第１フォトダイオードＰＤ１を「高感度のフォトダイオード」とすることが可能である。【０１０９】
このように、第５の実施の形態に係る固体撮像装置では、１画素内に高感度の第１フォトダイオードＰＤ１と低感度の第２フォトダイオードＰＤ２とが組み込まれ、更に、図２５に示すように、第５の実施の形態に係る固体撮像装置の画素Ｘijは、第１のｎ型表面埋込領域１６の左側に第１転送ゲート電極３１が、第２のｎ型表面埋込領域１７の右側に第２転送ゲート電極３２が設けられている。このため、第１転送ゲート電極３１を用いて、第１のｎ型表面埋込領域１６から第１浮遊拡散領域２６に電荷が転送され、第２転送ゲート電極３２を用いて、第２のｎ型表面埋込領域１７から第２浮遊拡散領域２７に電荷が転送される。【０１１０】
図２６は、図２５において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第１のｎ型表面埋込領域１６、第２のｎ型表面埋込領域１７、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図２６の中央部の電荷分配電位障壁ＣＤＢの左側に、第１フォトダイオードＰＤ１の第１のｎ型表面埋込領域１６がなす第１のポテンシャル井戸ＰＷ１が示され、更に第１フォトダイオードＰＤ１がなすポテンシャル井戸の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。同様に、中央部の電荷分配電位障壁ＣＤＢの右側に、第２フォトダイオードＰＤ２の第２のｎ型表面埋込領域１７がなす第２のポテンシャル井戸ＰＷ２が示され、更に第２フォトダイオードＰＤ２がなす第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。図２６から、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間には、十分高い電位障壁が形成されていることが理解できる。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に蓄積された電荷は図２６に示すように、独立に蓄積され、独立に読み出すことができる。低感度の信号に対しては、第１の実施の形態に係る固体撮像装置において図９〜図１６のタイミング図に示したすべての読み出し方法が適用可能である。【０１１１】
図２６の（ａ）部は蓄積状態のポテンシャル図を示し、図２６の（ｂ）部は、高感度フォトダイオードである第１フォトダイオードＰＤ１から電荷が溢れ出している様子を示している。第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間にはｐ型半導体基板（第１導電型半導体領域）２１の一部が挟まれているので、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間には、十分高い電位障壁が形成され、第１フォトダイオードＰＤ１から溢れ出した電荷は、低感度フォトダイオードである第２フォトダイオードＰＤ２側には流れ込まない。【０１１２】
図２６の（ｃ）部は、高感度信号の第１フォトダイオードＰＤ１からの読み出し時の画素内の電位分布を示しており、図２６の（ｄ）部は、低感度信号の第２フォトダイオードＰＤ２からの読み出し時の電位分布を示している。【０１１３】
（第６の実施の形態）
本発明の第６の実施の形態に係る固体撮像装置は、全体構成の図示を省略するが、第１〜第５の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されている。【０１１４】
しかし、第６の実施の形態に係る固体撮像装置では、図２７に示すように、画素アレイ部１を構成する画素Ｘijの構造が第１〜第５の実施の形態に係る固体撮像装置の画素Ｘijの構造とは異なり、１画素内に、１つのフォトダイオードＰＤと、フォトダイオードＰＤから溢れ出した電荷を蓄積する電荷蓄積ダイオードＡＤをｐ型半導体基板（第１導電型半導体領域）２１の上部の表面近傍に有する。【０１１５】
即ち、第６の実施の形態に係る固体撮像装置の画素Ｘijは、図２７に示すように、フォトダイオードＰＤの右側には電荷蓄積ダイオードＡＤが、その上部の一部をフォトダイオードＰＤの上部の一部に接して配置されている。電荷蓄積ダイオードＡＤは、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域１４の右側にｐ型半導体基板（第１導電型半導体領域）２１の一部を下部で挟むように配置された第２のｎ型表面埋込領域１５と、この第２のｎ型表面埋込領域１５の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。第１のｎ型表面埋込領域１４及び第２のｎ型表面埋込領域１５は、それぞれ、不純物密度５×１０16ｃｍ-3程度以上、５×１０１7ｃｍ-3程度以下、代表的には、例えば４×１０１6ｃｍ-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。第２のｎ型表面埋込領域１５の上部には、ｐ型ピニング層２５が、フォトダイオードＰＤを構成している第１のｎ型表面埋込領域１４上部から延在している。即ち、図２８に示すように、第６の実施の形態に係る固体撮像装置の画素Ｘijでは、１つのｐ型ピニング層２５の下に第１のｎ型表面埋込領域１４及び第２のｎ型表面埋込領域１５が形成されている。ダーク電流が問題とならない場合は、ｐ型ピニング層２５を省略しても構わない。【０１１６】
更に、図２７に示すように、第６の実施の形態に係る固体撮像装置の画素Ｘijは、第１のｎ型表面埋込領域１６の左側に第１転送ゲート電極３１が、第２のｎ型表面埋込領域１７の右側に第２転送ゲート電極３２が設けられている。このため、第１転送ゲート電極３１を用いて、第１のｎ型表面埋込領域１６から第１浮遊拡散領域２６に電荷が転送され、第２転送ゲート電極３２を用いて、第２のｎ型表面埋込領域１７から第２浮遊拡散領域２７に電荷が転送される。このとき、第１転送ゲート電極３１に印加される第１転送信号ＴＸ１iの電位を下げ、第１転送ゲート電極３１を遮断状態にしたときには、フォトダイオードＰＤから溢れ出する電荷が電荷蓄積ダイオードＡＤへ流れ込むように、適当な高さの電位障壁が形成されるように、第１のｎ型表面埋込領域１４及び第２のｎ型表面埋込領域１５の間隔が調整される。或いは、第１のｎ型表面埋込領域１４及び第２のｎ型表面埋込領域１５の間に比較的低濃度の浅いｎ型層を形成することによっても、フォトダイオードＰＤから電荷蓄積ダイオードＡＤへ電荷の溢れ出しを可能にする適当な高さの電位障壁の高さが調整可能である。或いは、電荷蓄積ダイオードＡＤへの電位障壁を形成するために、第１のｎ型表面埋込領域１４及び第２のｎ型表面埋込領域１５の間に溢れ出し制御用ゲート電極を形成し、ＭＯＳトランジスタ構造を用いるようにしても良い。【０１１７】
第６の実施の形態に係る固体撮像装置では、図２７に示すように、電荷蓄積ダイオードＡＤに対しては遮光膜３４で光が入射せず、フォトダイオードＰＤのみに光が入射するように設計されている。【０１１８】
図２８は、図２７において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第１のｎ型表面埋込領域１４、第２のｎ型表面埋込領域１５、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図２８の中央部の電荷分配電位障壁ＣＤＢの左側に、フォトダイオードＰＤの第１のｎ型表面埋込領域１６がなす第１のポテンシャル井戸ＰＷ１が示され、更に第１のポテンシャル井戸ＰＷ１の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。同様に、中央部の電荷分配電位障壁ＣＤＢの右側に、電荷蓄積ダイオードＡＤの第２のｎ型表面埋込領域１５がなす第２のポテンシャル井戸ＰＷ２が示され、更に第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。【０１１９】
図２６では第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間には、十分高い電位障壁が形成されていたが、図２８のポテンシャル図では、フォトダイオードＰＤと電荷蓄積ダイオードＡＤとの間の電位障壁は、フォトダイオードＰＤから電荷蓄積ダイオードＡＤへ電荷が容易にオーバーフロー可能なように、比較的低く設定されている。第１のポテンシャル井戸ＰＷ１に蓄積された電荷及び第２のポテンシャル井戸ＰＷ２にオーバーフロー蓄積された電荷は、それぞれ、図２８に示すように、独立に読み出すことができる。【０１２０】
図２８の（ａ）部は蓄積状態のポテンシャル図を示し、図２８の（ｂ）部は、高感度フォトダイオードであるフォトダイオードＰＤから電荷が溢れ出している様子を示している。図２８の（ｃ）部は、高感度信号のフォトダイオードＰＤからの読み出し時の画素内の電位分布を示しており、図２８の（ｄ）部は、低感度信号の電荷蓄積ダイオードＡＤからの読み出し時の電位分布を示している。【０１２１】
第６の実施の形態に係る固体撮像装置においても、第１の実施の形態に係る固体撮像装置において図９〜図１６のタイミング図を用いて説明した読み出し方法が適用可能である。高速の複数回の読み出しは、電荷蓄積ダイオードＡＤに蓄積された、フォトダイオードＰＤから溢れ出した電荷による信号に対して行う。第６の実施の形態に係る固体撮像装置においては、電荷蓄積ダイオードＡＤから読み出される信号が、フォトダイオードＰＤから溢れ出された電荷による信号であるため、信号の合成には、特別な配慮が必要である。例えば、高感度信号（ＸＬ）をフォトダイオードＰＤから先に読み、あるしきい値を越えているかどうかを判断して、越えていなければ、フォトダイオードＰＤの信号を出力する。越えていれば、電荷蓄積ダイオードＡＤからのオーバーフロー蓄積信号（ＸＳ）とフォ
トダイオードＰＤからの高感度信号の加算値を出力する。【０１２２】
尚、第６の実施の形態に係る固体撮像装置の画素Ｘijの構造において、電荷蓄積ダイオードＡＤの代わりに、半導体チップの表面又は内部に電荷蓄積用コンデンサを構成し、電荷蓄積用コンデンサに電荷を蓄えるようにしても良い。半導体チップの表面に電荷蓄積用コンデンサを形成する場合は、ＭＯＳキャパシタやＭＩＭキャパシタ等を用いれば良い。一方、半導体チップの内部に電荷蓄積用コンデンサを形成する場合はｐｎ接合キャパシタ等を用いれば良い。【０１２３】
（第７の実施の形態）
本発明の第７の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第１の実施の形態に係る固体撮像装置の説明に用いた図１と同様に、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）を配列した画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、右辺部の下辺側にはバイアス発生回路７が設けられ、画素アレイ部１の下辺部には水平シフトレジスタ（水平走査回路）２と、複数のカラム処理回路Ｑ1，Ｑ2，・・・・・，Ｑj，・・・・・，Ｑmからなる信号処理部５が配置されているが、画素アレイ部１を構成する画素Ｘijの構造が第１の実施の形態に係る固体撮像装置とは異なる。【０１２４】
即ち、図２９にその断面構造、図３０にその平面構造を示すように、第７の実施の形態に係る固体撮像装置は、画素Ｘij内にフォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤと、フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤの右側に離間して配置された電荷蓄積ダイオードＡＤを備える。フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤは、第１のｎ型表面埋込領域２２と第１のｎ型表面埋込領域２２の左側に接触した第２のｎ型表面埋込領域１３と、第１のｎ型表面埋込領域２２及び第２のｎ型表面埋込領域１３の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。電荷蓄積ダイオードＡＤは、フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤを構成している第１のｎ型表面埋込領域２２の右側にｐ型半導体基板（第１導電型半導体領域）２１の一部を挟み配置された第３のｎ型表面埋込領域２８と、この第３のｎ型表面埋込領域２８の下部に配置されたｐ型半導体基板（第１導電型半導体領域）２１の一部をアノード領域として備えている。【０１２５】
第２のｎ型表面埋込領域１３及び第３のｎ型表面埋込領域２８は、それぞれ不純物密度５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の比較的高濃度のｎ型半導体領域である。第２のｎ型表面埋込領域１３の上部には、ｐ型ピニング層２５が第１のｎ型表面埋込領域２２の上部から左に延在している。第３のｎ型表面埋込領域２８の上部には、ｐ型ピニング層２９が配置されている。ダーク電流が問題とならない場合は、ｐ型ピニング層２５及びｐ型ピニング層２９を省略しても構わない。【０１２６】
第７の実施の形態に係る固体撮像装置では、図２９に示すように、光が、低不純物密度の第１のｎ型表面埋込領域２２だけでなく、高不純物密度の第２のｎ型表面埋込領域１３の部分にも照射されるように遮光膜３４の開口部が設定されている。第７の実施の形態に係る固体撮像装置においては、第２の実施の形態に係る固体撮像装置の第１の電荷蓄積ダイオードＡＤ１もフォトダイオードの機能を果たすことになる。低感度の信号を蓄積する第３のｎ型表面埋込領域２８の側には、光は照射されないようにその上方を遮光膜３４が覆っている。【０１２７】
第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の一部の上に、電荷流入制御ゲート３７が形成されている。したがって、第１のｎ型表面埋込領域２２をソース領域、第３のｎ型表面埋込領域２８をドレイン領域、第１のｎ型表面埋込領域２２と第３のｎ型表面埋込領域２８との間に挟まれたｐ型半導体基板（第１導電型半導体領域）２１の表面をチャネル領域、電荷流入制御ゲート３７をＭＯＳゲートとする電荷流入制御用ＭＯＳトランジスタが形成されている。【０１２８】
図３１は、図２９において一点鎖線で示したＰ−Ｐ面で、第１浮遊拡散領域２６、第２のｎ型表面埋込領域１３、第１のｎ型表面埋込領域２２、第３のｎ型表面埋込領域２８、第２浮遊拡散領域２７を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３１の中央部が電荷分配電位障壁ＣＤＢとなる第１のｎ型表面埋込領域２２の伝導帯端のポテンシャル分布であり、その左側に第２のｎ型表面埋込領域１３がなす第１のポテンシャル井戸ＰＷ１が示され、更に第１のポテンシャル井戸ＰＷ１の左側に、右上がりのハッチングで示した第１浮遊拡散領域２６のポテンシャル井戸が示されている。第１のポテンシャル井戸ＰＷ１と第１浮遊拡散領域２６のポテンシャル井戸との間の矩形の電位障壁は、第１転送ゲート電極３１直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。同様に、電荷分配電位障壁ＣＤＢの右側に第２のポテンシャル井戸ＰＷ２が示され、更に第２のポテンシャル井戸ＰＷ２の右側に、右上がりのハッチングで示した第２浮遊拡散領域２７のポテンシャル井戸が示されている。第２のポテンシャル井戸ＰＷ２と第２浮遊拡散領域２７のポテンシャル井戸との間の矩形の電位障壁は、第２転送ゲート電極３２直下のｐ型半導体基板（第１導電型半導体領域）２１の伝導帯端のポテンシャル分布に相当する。【０１２９】
電荷分配電位障壁ＣＤＢの右側と第２のポテンシャル井戸ＰＷ２との間のポテンシャルの高さが電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰにより制御される。電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰとして高い電圧を与えることで、図３１の（ａ）部に示すように、フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤから、電荷蓄積ダイオードＡＤへの電位障壁が下がり、光電流の一部が第３のｎ型表面埋込領域２８へ流入する。【０１３０】
一方、電荷流入制御ゲート３７に印加する電荷流入制御信号ＳＰに低い電位を与えると、図３１の（ｂ）部に示すように、電荷分配電位障壁ＣＤＢの右側と第２のポテンシャル井戸ＰＷ２との間の電荷流入制御ゲート３７の直下のｐ型半導体基板（第１導電型半導体領域）２１の表面の電位障壁が高くなり、光電流は、フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤの第２のｎ型表面埋込領域１３にのみ流入する。【０１３１】
フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤの第２のｎ型表面埋込領域１３の電位の井戸が電荷でいっぱいになったときには、第１浮遊拡散領域２６に電荷が流れ出すように、第１転送ゲート電極３１に印加する第１転送信号ＴＸ１iの電位を設定する。これにより、フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤの第２のｎ型表面埋込領域１３が電荷でいっぱいになっても、電荷蓄積ダイオードＡＤ側に電荷が溢れ出さないようにできる。又、電荷蓄積ダイオードＡＤが電荷でいっぱいになったときも、第２浮遊拡散領域２７に流れ出すように第２転送ゲート電極３２に印加する第２転送信号ＴＸ２iの電位を設定しておく。【０１３２】
フォトダイオード兼電荷蓄積ダイオードＰＤ／ＡＤの第２のｎ型表面埋込領域１３に蓄積される電荷の光に対する感度と、電荷蓄積ダイオードＡＤに蓄積される電荷の光に対する感度の比は、電荷蓄積ダイオードＡＤへの流れ出しを制御するＭＯＳトランジスタのチャネル幅によっても変えられるが、電荷流入制御信号ＳＰを電荷流入制御ゲート３７に印加している時間によっても変えることができる。【０１３３】
第７の実施の形態に係る固体撮像装置では、電荷流入制御ゲート３７を備える構造を示したが、第１の実施の形態に係る固体撮像装置のように電荷流入制御ゲート３７がない構造においても、光が、低不純物密度の第１のｎ型表面埋込領域２２だけでなく、高不純物密度の第２のｎ型表面埋込領域１３の部分にも照射されるように遮光膜３４の開口部を設定し、第１の実施の形態に係る固体撮像装置の第１の電荷蓄積ダイオードＡＤ１もフォトダイオードの機能を果たすようにしても良い。この場合、低感度の信号を蓄積する第３のｎ型表面埋込領域２８の側には、光は照射されないようにその上方を遮光膜３４が覆っておく必要がある。【０１３４】
第２の実施の形態に係る固体撮像装置のように、低濃度の第１のｎ型表面埋込領域２２だけに光が入射されるようにした場合には、同じフォトダイオードで検出した信号を、高感度用の第１の電荷蓄積ダイオードＡＤ１及び低感度用の第２の電荷蓄積ダイオードＡＤ２でそれぞれ電荷を蓄積するため、分光感度などの特性を等しくしやすいという特徴がある。一方、第７の実施の形態に係る固体撮像装置のように、光を高感度用電荷蓄積ダイオードの高濃度第２のｎ型表面埋込領域１３にも入射するようにした場合には、高感度信号と低感度信号の特性のずれの問題があるが、遮光膜３４の開口率を大きくとることができ、又高感度用電荷蓄積ダイオードとなる第２のｎ型表面埋込領域１３の面積も増やすことができるため感度や、飽和電子数において有利である。【０１３５】
（その他の実施の形態）
上記のように、本発明は第１〜第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。【０１３６】
例えば、既に述べた第１〜第４の実施の形態の実施の形態の説明において、第２のｎ型表面埋込領域２３，１８及び第３のｎ型表面埋込領域２４，２８は、それぞれ不純物密度５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の比較的高濃度のｎ型半導体領域とすることが好ましいと述べたが、必ずしも、第２のｎ型表面埋込領域２３，１８と第３のｎ型表面埋込領域２４，２８とは互いに等しい不純物密度である必要はない。第２のｎ型表面埋込領域２３，１８については、第２のｎ型表面埋込領域２３，１８により構成される第１の蓄積ダイオードＡＤ１により、電荷の完全転送ができないと、暗いところでのノイズが増えたり、残像ができたりするので、完全転送が絶対条件になるため、不純物密度が５×１０16ｃｍ-3〜１×１０19ｃｍ-3程度である必要がある。一方、第２の蓄積ダイオードＡＤ２に関しては，第２の蓄積ダイオードＡＤ２を構成する第３のｎ型表面埋込領域２４，２８の不純物密度を１×１０19ｃｍ-3〜６×１０20ｃｍ-3程度等の非常に高い値にして、完全転送をしない読み出し方法を採用可能である。この場合は、第２の蓄積ダイオードＡＤ２に関して，第２の蓄積ダイオードＡＤ２を構成する第３のｎ型表面埋込領域２４，２８の不純物密度を、通常のＭＯＳトランジスタのソース／ドレイン領域と同じ不純物密度を採用可能ということになる。【０１３７】
既に述べた第１〜第３の実施の形態及び第５〜第７の実施の形態の説明においては、図２，図１７，図２１，図２５，図２７，図２９等に示したように、同じ画素内の低感度信号用の第１浮遊拡散領域２６と、高感度信号用の第１浮遊拡散領域２６とを短絡接続している。この短絡接続のための配線が画素のフォトダイオードＰＤの開口率を低下させる場合には、ある列（ｊ＝ｐ）の画素の低感度信号用の第１浮遊拡散領域２６を隣接した列（ｊ＝ｐ±１）の画素の高感度信号用の第１浮遊拡散領域２６に接続するようにしても良い。画素のレイアウトにも依存するが、これにより、ある列（ｊ＝ｐ）の画素と隣接した列（ｊ＝ｐ±１）の画素との浮遊拡散領域を共通の半導体領域とすることも可能であり、画素面積の縮小、フォトダイオードＰＤの開口率の向上、静電容量の減少による感度の向上が可能となる。【０１３８】
又、既に述べた第１〜第７の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の固体撮像装置は２次元固体撮像装置のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）でも良いことは、上記の開示の内容から容易に理解できるはずである。【０１３９】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【０１４０】
以上説明したように、本実施の形態によれば、画素面積の増大を防ぐと共に大きなダイナミックレンジを有する固体撮像装置が提供され、またその画素信号の読みだし方法が提供される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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