(57)【特許請求の範囲】
【請求項１】
下記（１）〜（４）の工程を含み、かつ下記（３）の工程は、半導体シリコンウエハの裏面に対し、フッ酸および硝酸の混合液から発生する混合蒸気を接触させる方法を含むことを特徴とする半導体チップの製造方法。
（１）半導体シリコンウエハの一方の面である表面の主表面領域に半導体素子層を形成する工程
（２）前記（１）の工程の後、前記半導体シリコンウエハの他方の面である裏面を所定の厚みまで研削する工程
（３）前記（２）の工程の後、前記半導体シリコンウエハの前記裏面に、下記（３−１）〜（３−３）の条件を満たす多孔質シリコンドメイン層を形成する工程
（３−１）前記多孔質シリコンドメイン層の平均径は０．２〜８００μｍであること、
（３−２）前記裏面において多孔質シリコンドメイン層の占める割合は、裏面全体の１０〜９０％であること、
（３−３）前記多孔質シリコンドメイン層の厚みは０．０１〜０．２μｍであること、
（４）上記（１）〜（３）の工程により得られた加工済み半導体ウエハをダイシングする工程
【請求項２】
前記フッ酸および硝酸の混合液から発生する前記混合蒸気は、４９％フッ酸水溶液と濃硝酸との混合液から発生する混合蒸気であり、前記４９％フッ酸水溶液と濃硝酸との前記混合液の混合割合は１：１〜１：１００の範囲であることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項３】
前記混合蒸気を発生させる前記混合液の温度は３０〜６０℃であることを特徴とする請求項１又は２に記載の半導体チップの製造方法。
【請求項４】
前記半導体シリコンウエハの裏面に対する前記混合蒸気の接触は、光を照射しながら行なうことを特徴とする請求項１乃至３のいずれかに記載の半導体チップの製造方法。
【請求項５】
前記工程（３）における、前記多孔質シリコンドメイン層は、島状に分散して形成されることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項６】
前記工程（２）における、前記所定の厚みは５０〜３００μｍであることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項７】
前記工程（３）の後であって前記工程（４）の前に、前記半導体シリコンウエハの裏面に形成された前記多孔質シリコンドメイン層から多孔質シリコンを除去する工程（５）を含むことを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項８】
前記工程（５）の後であって前記工程（４）の前に、前記半導体シリコンウエハの裏面に多孔質シリコン層を形成する工程を含むことを特徴とする請求項７に記載の半導体チップの製造方法。
【請求項９】
前記工程（３）の後であって前記工程（４）の前に、前記半導体シリコンウエハの裏面に多孔質シリコン層を形成する工程を含むことを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項１０】
前記多孔質シリコン層の形成は、４９％フッ酸水溶液と濃硝酸との混合液を作用させるステインエッチング法を用いることを特徴とする請求項８又は９に記載の半導体チップの製造方法。
【請求項１１】
前記４９％フッ酸水溶液と濃硝酸との混合液は、体積比において、濃硝酸の混合割合が４９％フッ酸水溶液の混合割合よりも小さいことを特徴とする請求項１０に記載の半導体チップの製造方法。
【請求項１２】
前記混合液の温度は、０〜８０℃であることを特徴とする請求項１０又は１１に記載の半導体チップの製造方法。
【請求項１３】
前記多孔質シリコン層の形成は、光を照射しながら前記混合液を作用させることを特徴とする請求項１０乃至１２のいずれかに記載の半導体チップの製造方法。
【請求項１４】
下記（イ）〜（ホ）の工程を含み、かつ下記（ハ）の工程は、半導体シリコンウエハの裏面に対し、ウエットエッチングおよび／またはドライエッチングを行なう方法を含むことを特徴とする半導体チップの製造方法。
（イ）半導体シリコンウエハの一方の面である表面の主表面領域に半導体素子層を形成する工程
（ロ）前記工程（イ）の後に、前記半導体シリコンウエハの他方の面である裏面を所定の厚みまで研削する工程
（ハ）前記工程（ロ）の後に、前記半導体シリコンウエハの前記裏面に、下記（ハ−１）〜（ハ−２）の条件を満たすディンプル層を形成する工程
（ハ−１）前記ディンプル層の平均径は０．２〜８００μｍであること、
（ハ−２）前記裏面においてディンプル層の占める割合は、裏面全体の１０〜９０％であること、
（ニ）前記工程（ハ）の後に、前記半導体シリコンウエハの裏面に、厚みが０．０１〜０．５μｍの多孔質シリコン層を形成する工程
（ホ）上記（イ）〜（ニ）の工程により得られた加工済み半導体ウエハをダイシングする工程
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体シリコン基板の裏面に島状の分散構造を備えた半導体チップおよびそ
の製造方法に関する。
【背景技術】
【０００２】
半導体シリコンウエハを製造、加工する工程において前記半導体シリコンウエハに多孔
質シリコン層が生じることがある。
係る多孔質シリコン層は前記半導体シリコンウエハから得られる半導体チップにプラグ
を設置する際の接合の妨げ等となるため、前記多孔質シリコン層は前記半導体シリコンウ
エハを製造、加工する工程において除去される。このため前記半導体チップは前記多孔質
単結晶層を備えていないことが通常である（特許文献１）。
しかしながらフォトダイオード等、ごく限定された用途向けの半導体チップの場合では
、前記半導体チップに多孔質シリコン層を備えたものが提案されている。前記多孔質シリ
コン層は短波長の光線を可視光線に転換する性質を有する。この性質を活用するために前
記多孔質シリコン層を、前記半導体チップに設けられた半導体素子層と同じ側に設けるこ
とが必須の構成要件とされている（特許文献２）。
【特許文献１】特開平１０−３３５６３２号公報
【特許文献２】特開２００４−２１４５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、電気・電子製品の一層の小型軽量化の進展に伴い、近年の半導体装置は、より一
層の小型軽量化を図ることが要求されてきている。このため前記半導体装置に搭載する半
導体チップの厚みをより薄くすることが求められてきている。
ところが前記半導体チップの厚みを薄くすると、前記半導体装置の組立の際や組立後に
前記半導体チップが破損し易くなるばかりか、前記半導体装置の組立後に前記半導体装置
が動作不良を起こすことが多くなる傾向があった。
【０００４】
本発明の目的は、破損が少なく、信頼性の高い半導体チップおよびその製造方法を提供
することにある。
【課題を解決するための手段】
【０００５】
本発明者らは上記課題を解決するため鋭意検討した結果、前記半導体素子層が形成され
た主表面領域とは反対側の裏面の主表面領域に、島状の多孔質シリコンドメインを備えた
半導体チップが本発明の目的に適うことを見出した。
加えて前記島状のディンプルを備えた半導体チップが本発明の目的に適うことをも見出
し、本発明を完成するに至った。
【０００６】
すなわち本発明は、
［１］半導体素子層と多孔質シリコンドメイン層とを備えた半導体シリコン基板を含む半
導体チップであって、
前記半導体素子層は、前記半導体シリコン基板の一方の面である表面の主表面領域に設
けられ、
前記多孔質シリコンドメイン層は、前記半導体シリコン基板の他方の面である裏面の主
表面領域に設けられ、
前記多孔質シリコンドメイン層における多孔質シリコンドメインは、前記半導体シリコ
ン基板の裏面に島状に分散したものであることを特徴とする半導体チップを提供するもの
であり、
［２］前記多孔質シリコンドメイン層のうち前記半導体シリコン基板の裏面に現れた前記
多孔質シリコンドメインの平均径は、各前記多孔質シリコンドメインを同面積の円にそれ
ぞれ置き換えたときに、０．２〜８００μｍの範囲であることを特徴とする上記［１］に
記載の半導体チップを提供するものであり、
［３］前記多孔質シリコンドメイン層のうち前記半導体シリコン基板の裏面に現れた前記
多孔質シリコンドメインの合計面積は、前記裏面の面積の１０〜９０％であることを特徴
とする上記［１］または［２］のいずれかに記載の半導体チップを提供するものであり、
［４］半導体素子層とディンプル層とを備えた半導体シリコン基板を含む半導体チップで
あって、
前記半導体素子層は、前記半導体シリコン基板の一方の面である表面の主表面領域に設
けられ、
前記ディンプル層は、前記半導体シリコン基板の他方の面である裏面に設けられ、
前記ディンプル層におけるディンプルは、前記半導体シリコン基板の裏面に島状に分散
したものであることを特徴とする半導体チップを提供するものであり、
［５］前記ディンプルの平均径は、各前記ディンプルを同面積の円にそれぞれ置き換えた
ときに、０．２〜８００μｍの範囲であることを特徴とする上記［４］に記載の半導体チ
ップを提供するものであり、
［６］前記ディンプル層のうち前記ディンプルの合計面積は、前記裏面の面積の１０〜９
０％であることを特徴とする上記［４］または［５］のいずれかに記載の半導体チップを
提供するものであり、
［７］上記に加えて、前記裏面にさらに多孔質シリコン層を備えたことを特徴とする上記
［１］〜［６］のいずれかに記載の半導体チップを提供するものであり、
［８］下記（１）〜（４）の工程を含み、かつ下記（３）の工程は、半導体シリコンウエ
ハの裏面に対し、フッ酸および硝酸の混合蒸気を接触させる方法を含むことを特徴とする
半導体チップの製造方法を提供するものであり、
（１）半導体シリコンウエハの一方の面である表面の主表面領域に半導体素子層を形成す
る工程
（２）前記半導体シリコンウエハの他方の面である裏面を所定の厚みまで研削する工程
（３）前記半導体シリコンウエハの前記裏面に多孔質シリコンドメイン層を形成する工程
（４）上記（１）〜（３）の工程により得られた加工済み半導体ウエハをダイシングする
工程
［９］前記工程（３）の後であって前記工程（４）の前に、前記半導体シリコンウエハの
裏面に形成された前記多孔質シリコンドメイン層から多孔質シリコンを除去する工程（５
）を含むことを特徴とする上記［８］に記載の半導体チップの製造方法を提供するもので
あり、
［１０］前記工程（３）の後であって前記工程（４）の前に、前記半導体シリコンウエハ
の裏面に多孔質シリコン層を形成する工程を含むことを特徴とする上記［８］に記載の半導体チップの製造方法を提供するものであり、
［１１］前記工程（５）の後であって前記工程（４）の前に、前記半導体シリコンウエハ
の裏面に多孔質シリコン層を形成する工程を含むことを特徴とする上記［９］に記載の半導体チップの製造方法を提供するものであり、
［１２］下記（イ）〜（ニ）の工程を含み、かつ下記（ハ）の工程は、半導体シリコンウ
エハの裏面に対し、ウエットエッチングおよび／またはドライエッチングを行なう方法を
含むことを特徴とする半導体チップの製造方法を提供するものであり、
（イ）半導体シリコンウエハの一方の面である表面の主表面領域に半導体素子層を形成す
る工程
（ロ）前記半導体シリコンウエハの他方の面である裏面を所定の厚みまで研削する工程
（ハ）前記半導体シリコンウエハの前記裏面にディンプルが島状に分散したディンプル層
を形成する工程
（ニ）上記（イ）〜（ハ）の工程により得られた加工済み半導体ウエハをダイシングする
工程
［１３］前記工程（ハ）の後であって前記工程（ニ）の前に、前記半導体シリコンウエハ
の裏面に多孔質シリコン層を形成する工程を含むことを特徴とする上記［１２］に記載の半導体チップの製造方法を提供するものであり、
［１４］上記［８］〜［１３］のいずれかに記載の製造方法により得られた半導体チップ
を提供するものであり、
［１５］上記［１］、［２］、［３］、［４］、［５］、［６］、［７］または［１４］
のいずれかに記載の半導体チップを含むことを特徴とする半導体装置を提供するものであ
る。
【発明の効果】
【０００７】
本発明によれば、破損が少なく、信頼性の高い半導体チップおよびその製造方法を提供
することができる。
【発明を実施するための最良の形態】
【０００８】
本発明を実施するための最良の形態について、図面を参照して具体的かつ詳細に説明す
る。
まず本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示した模式要部断面図である。
図１に例示される様に、本発明の半導体チップ１００は、通常加工済み半導体シリコン
ウエハをダイシングすることにより得られる半導体シリコン基板１を含むものである。
かかる前記加工済み半導体シリコンウエハの原材料となる半導体シリコンウエハは特に
限定されるものではなく、通常半導体シリコンウエハとして使用されているものであれば
いかなるものであっても本発明に使用することができる。
本発明に使用する前記半導体シリコンウエハは、通常市販品を入手しそれを利用するこ
とが可能である。
【０００９】
本発明の半導体チップ１００は、前記半導体シリコン基板１の一方の面である表面の主
表面領域２に半導体素子層３が設けられていることが必要である。
前記半導体素子層３は、前記半導体チップ１００を半導体デバイスとして機能させるも
のであれば特に限定はなく、例えば、前記半導体チップ１００を形成する前記半導体シリ
コン基板１の主表面領域２に対し、ホウ素、ガリウム、インジウム等のIII価の元素や、
リン、ヒ素、アンチモン等のV価の元素等の不純物元素等による不純物層を形成してなる
ものであり、また目的とする半導体チップ１００の性質に応じて、適宜エピタキシャル層
、絶縁膜、電極、層間絶縁膜、プラグ構造、バリヤ層、金属配線層、反射防止膜、パッシ
ベーション層等の構造の一種もしくは二種以上を含有するものである。
【００１０】
前記不純物層等を適宜組み合わせることにより、例えば、バイポーラ構造、ｎチャネル
、ｐチャネル等の単一チャネルＭＯＳ構造、ｐウエル、ｎウエル、ツインウエル等のＣＭ
ＯＳ構造等を前記半導体チップ１００の主表面領域２に形成することができる。これらの
構造の一種もしくは二種以上を適宜組み合わせることにより、前記半導体チップを、例え
ばメモリデバイス、ロジックデバイス等の半導体デバイスとして機能させることができる
。
【００１１】
なお、前記主表面領域２は、図１における前記半導体素子層３を含む領域を意味し、通
常、前記半導体チップ１００の表面に対する法線方向を基準として、前記半導体チップ１
００の表面から前記半導体チップ１００の厚み５０％までの領域を意味する。前記領域は
、前記表面から前記厚み２０％までの領域であれば好ましく、前記表面から前記厚み１０
％までの領域であればさらに好ましい。
【００１２】
本発明の半導体チップ１００は、図１に例示する様に、前記半導体シリコン基板１の領
域４に不純物元素が存在するものを使用することができる。
前記領域４の具体例としては、例えば、ｐ＋型領域、ｐ−型領域、ｎ＋型領域、ｎ−型
領域等を挙げることができる。
ｐ＋型領域および／またはｐ−型領域に含まれる不純物元素としては、例えば、ホウ素
、ガリウム、インジウム等のIII価の元素が挙げられる。
また、ｎ＋型領域および／またはｎ−型領域に含まれる不純物元素としては、例えば、
リン、ヒ素、アンチモン等のV価の元素等が挙げられる。
【００１３】
前記ｐ＋型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３〜５×１０２０／ｃｍ
３の範囲であり、前記ｐ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３未満の
範囲である。
また、前記ｎ＋型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３〜５×１０２０
／ｃｍ３の範囲であり、前記ｎ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３
未満の範囲である。
【００１４】
前記ｐ−型領域および前記ｎ−型領域の不純物元素濃度は、それぞれ１×１０１３／ｃ
ｍ３〜１×１０１７／ｃｍ３の範囲であれば好ましい。
【００１５】
前記主表面領域２は、ｐ＋型領域であれば好ましい。またｐ＋型領域に含まれる不純物
元素はホウ素であればより好ましい。前記主表面領域２におけるホウ素濃度は、１×１０
１８／ｃｍ３以上の範囲であればさらに好ましい。
【００１６】
次に本発明の半導体チップ１００は、前記半導体シリコン基板１の他方の面である裏面
の主表面領域５に多孔質シリコンドメイン層６が設けられていることが必要である。
図２は図１の前記半導体シリコン基板１の裏面を拡大した模式要部図である。図２に例
示される通り、前記多孔質シリコンドメイン層６における多孔質シリコンドメイン７は、
前記半導体シリコン基板１の裏面に島状に多孔質シリコンが分散したものである。
図２に例示される様に、前記多孔質シリコンドメイン層６では、前記多孔質シリコンド
メイン７を取り囲む様に前記半導体シリコン基板１のシリコン単結晶８が存在している。
【００１７】
前記半導体シリコン基板１を裏面から見た前記多孔質シリコンドメイン７は、図２に例
示される様に略円形状であるが、この多孔質シリコンドメイン７は全てが完全な円形に限
定されるものではなく、例えば図３に例示される様に円同士が結合した形状や楕円形状等
のものが含まれていても良く、図４に例示される様に、高いところから前記裏面に対して
液体を落下させて得られる様な形状、図５に例示される様に、前記裏面に付着した液滴を
傾けて流した様な形状のもの等であっても良い。
【００１８】
また、前記シリコン単結晶８は不純物元素を含むことができる。かかる不純物元素は先
に説明したものと同様であるが、前記不純物元素はホウ素であればより好ましい。前記ホ
ウ素の濃度は、１×１０１８／ｃｍ３以上の範囲であればさらに好ましい。
【００１９】
図６は図１の前記半導体チップ１００の前記多孔質シリコンドメイン層６の断面を拡大
した模式要部断面図である。
前記多孔質シリコンドメイン層６のうち前記半導体シリコン基板１の裏面に現れた前記
多孔質シリコンドメイン７の平均径は、各前記多孔質シリコンドメイン７を同面積の円に
それぞれ置き換えたときに０．２〜８００μｍの範囲であれば好ましい。
この平均径が０．２未満の場合、または８００μｍを超える場合には、前記多孔質シリ
コンドメイン層６による半導体チップ１００に対する応力緩和効果が低下し、得られた前
記半導体チップ１００の信頼性が低下する傾向がある。
【００２０】
ここで前記平均径は、前記半導体チップ１００の場合であれば、前記半導体シリコン基
板１の裏面のうち、前記シリコン単結晶８の最外面を基準にして算出されるものである。
【００２１】
前記多孔質シリコンドメインを同面積の円に置き換えるには、例えば、前記半導体シリ
コン基板１の裏面を写真撮影した後に、その撮影画面の画像処理をコンピュータを用いて
行なう方法等により実施することができる。
【００２２】
前記多孔質シリコンドメイン層６のうち前記半導体シリコン基板１の裏面に現れた前記
多孔質シリコンドメイン７の合計面積は、前記裏面の全体の面積の１０〜９０％であるこ
とが好ましい。
前記多孔質シリコンドメイン７の合計面積が前記裏面の全体の面積の１０％未満、また
は９０％を超える場合には、前記多孔質シリコンドメイン層６による半導体チップ１００
に対する応力緩和効果が低下し、得られた前記半導体チップ１００の信頼性が低下する傾
向がある。
【００２３】
前記多孔質シリコンドメイン７の厚みは、前記半導体チップ１００の表面に対する法線
方向を基準として、前記多孔質シリコンドメイン７の平均径の半分以下であることが好ま
しい。ここで平均径は先の場合と同様、各前記多孔質シリコンドメイン７を同面積の円に
それぞれ置き換えたときのものをいう。
【００２４】
図６に即して説明すれば、前記多孔質シリコンドメイン層６のうち前記半導体シリコン
基板１の裏面に現れた前記多孔質シリコンドメイン７の形状が円形である場合は、前記半
導体チップ１００の表面に対する法線方向を示す一点破線ａ−ａ、および一点破線ｂ−ｂ
間の距離が前記多孔質シリコンドメイン７の径に相当する。そして前記多孔質シリコンド
メイン７の最深部を通過する、前記半導体チップ１００の表面に対する法線方向を示す一
点破線ｃ−ｃが前記多孔質シリコンドメイン７を通る距離が前記多孔質シリコンドメイン
７の厚みである。記多孔質シリコンドメイン７の厚みは、前記多孔質シリコンドメイン７
の径の半分以下であれば好ましい。
【００２５】
図７は、本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
すなわち、図７は半導体チップ１０１の多孔質シリコンドメイン層６を拡大した部分の
要部断面図であり、前記多孔質シリコンドメイン層６以外の構成は前記半導体チップ１０
０の場合と同様である。
【００２６】
図７に例示される様に、多孔質シリコンドメイン７００は、先に説明した半導体シリコ
ン基板１の裏面から外部に向かって凸状に隆起している。
また前記半導体シリコン基板１の裏面における前記多孔質シリコンドメイン７００以外
の部分には多孔質シリコン層９が形成されている。
【００２７】
図８は、図７の前記多孔質シリコンドメイン層６における多孔質シリコンドメイン７０
０の部分を拡大した模式要部断面図である。
前記多孔質シリコンドメイン層６のうち前記半導体シリコン基板１の裏面に現れた前記
多孔質シリコンドメイン７００の平均径は、前記多孔質シリコン層９の最外面を基準とし
て、前記最外面が前記多孔質シリコンドメイン７００を切断する断面について０．２〜８
００μｍの範囲であれば好ましい。
【００２８】
この平均径が０．２未満の場合、または８００μｍを超える場合には、前記多孔質シリ
コンドメイン層６による半導体チップ１００に対する応力緩和効果が低下し、得られた前
記半導体チップ１００の信頼性が低下する傾向がある。
【００２９】
ここで前記多孔質シリコンドメイン７００の平均径は、図８に即して説明すれば、前記
多孔質シリコンドメイン層６のうち前記半導体シリコン基板１の裏面に現れた前記多孔質
シリコンドメイン７の形状が円形である場合は、前記半導体チップ１０１の表面に対する
法線方向を示す一点破線ｄ−ｄ、および一点破線ｅ−ｅ間の距離が前記多孔質シリコンド
メイン７００の径１０に相当する。なお図８では、前記径１０は破線で表示されている。
そして前記多孔質シリコンドメイン７００の最も厚い部分を通過する、前記半導体チッ
プ１０１の表面に対する法線方向を示す一点破線ｆ−ｆが前記多孔質シリコンドメイン７
００を通る距離が前記多孔質シリコンドメイン７００の厚みである。
【００３０】
図８に例示される様に、前記多孔質シリコンドメイン７００が前記多孔質シリコン層９
の外部に向かって凸状に隆起している場合には、前記多孔質シリコンドメイン７００の厚
みは、前記多孔質シリコンドメイン７００の径の１／４以下であれば好ましい。
【００３１】
前記多孔質シリコンドメイン層６のうち前記半導体シリコン基板１の裏面に現れた前記
多孔質シリコンドメイン７００の合計面積は、前記半導体シリコン基板１の裏面の最外面
により切断された面を基準として、前記裏面の全体の面積の１０〜９０％であることが好
ましい。
【００３２】
前記多孔質シリコンドメイン７００の合計面積が前記裏面の全体の面積の１０％未満、
または９０％を超える場合には、前記多孔質シリコンドメイン層６による半導体チップ１
００に対する応力緩和効果が低下し、得られた前記半導体チップ１０１の信頼性が低下す
る傾向がある。
【００３３】
図８に例示される前記多孔質シリコン層９の厚みは通常０．０１〜０．２μｍの範囲で
あり、０．０５〜０．１μｍの範囲であれば好ましい。
前記多孔質シリコン層９の厚みが０．０１μｍ未満の場合は動作不良が多くなる傾向が
あり、また０．２μｍを超える場合には前記孔質シリコンドメイン層６の厚さに近づくた
め前記孔質シリコンドメイン層６による応力緩和効果が低下する傾向がある。
【００３４】
図９は、本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
図９に例示される本発明の半導体チップ１０２の構成は、図１における半導体チップ１
００の構成と同様であるが、前記多孔質シリコンドメイン層６に替えて、前記半導体シリ
コン基板１の他方の面である裏面の主表面領域５にディンプル層１１が設けられている点
が異なる。
【００３５】
図１０は、図９の前記ディンプル層１１の部分を拡大した模式要部断面図である。
図１０に例示される様に、前記ディンプル層１１にはディンプル１２が設けられている
。
【００３６】
図１１は前記ディンプル１２の形状を例示した模式要部図である。
図１１に例示される通り、前記ディンプル１２は、前記半導体シリコン基板１の裏面に
島状に分散したものである。前記ディンプル１２は、前記シリコン単結晶８が凹状となっ
たものである。
【００３７】
前記ディンプル１２の形状は、先に説明した図２〜図５の前記多孔質シリコンドメイン
７の場合と全く同様、それぞれ図１１〜図１４に例示される様な形状が挙げられる。
【００３８】
前記ディンプル１２の平均径、深さ等は、先に説明した図６における多孔質シリコンド
メイン７の場合と同様である。
図１０に即して説明すれば、前記ディンプル１２の径は、前記ディンプル層１１のうち
前記半導体シリコン基板１の裏面に現れた前記ディンプル１２の形状が円形である場合は
、前記半導体チップ１０２の表面に対する法線方向を示す一点破線ｇ−ｇ、および一点破
線ｈ−ｈ間の距離が前記ディンプル１２の径に相当する。
そして前記ディンプル１２の最も深い部分を通過する、前記半導体チップ１０２の表面
に対する法線方向を示す一点破線ｉ−ｉが前記ディンプル１２を通る距離が前記ディンプ
ル１２の厚みである。
【００３９】
図１５は、本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
図１５は、半導体チップ１０３における前記半導体シリコン基板１の裏面を拡大した部
分要部断面図であり、前記裏面に多孔質シリコン層９が設けられている他は、図１０に例
示された半導体チップ１０２の場合と同様である。
【００４０】
図１５に例示される前記多孔質シリコン層９の厚みは通常０．０１〜０．５μｍの範囲
であり、０．０５〜０．２μｍの範囲であれば好ましい。
前記多孔質シリコン層９の厚みが０．０１μｍ未満の場合は動作不良が多くなる傾向が
あり、また０．５μｍを超える場合には前記多孔質シリコン層９の機械的強度が弱くなり
パッケージ組立て時に破壊され動作不良が多くなる傾向がある。
【００４１】
次に前記多孔質シリコンドメイン層を備えた本発明の半導体チップの製造方法について
説明する。
図１６は半導体シリコンウエハ１３を例示した模式要部断面図である。
本発明の半導体チップを製造するためには、例えば、図１６に例示される様に、まず前
記半導体シリコンウエハ１３の一方の面である表面の主表面領域２に半導体素子層３を形
成する工程が必要である。
【００４２】
前記半導体素子層３は、例えば、メモリデバイス、ロジックデバイス等の半導体装置と
して機能する構造のものであればその形成方法に限定はなく、通常実施される方法に従っ
て形成することができる。
【００４３】
例えば、具体的には、デポジション用装置、ドライブ・イン装置等を用いて行なう熱拡
散法、イオン打ち込み装置、アニール装置等を用いて行なうイオン打ち込み法等の方法に
より、前記半導体シリコンウエハ１３の前記主表面領域２に不純物層を形成することがで
きる。また前記方法に加えて、適宜、エピタキシャル層の形成、絶縁膜の形成、電極の形
成、層間絶縁膜の形成、プラグ構造の形成、バリヤ層の形成、金属配線層の形成、反射防
止膜の形成、パッシベーション膜の形成等の方法の一種もしくは二種以上を組み合わせて
実施することにより、前記半導体シリコンウエハ１３の主表面領域２に前記半導体素子層
３を形成することができる。
【００４４】
これらの方法を実施する条件や、前記方法を実施する際のリソグラフィー技術等の条件
等については特に限定はなく、通常半導体チップを製造する際に採用されるものを適宜選
択することができる。
【００４５】
次に本発明の半導体チップを製造するためには、前記半導体シリコンウエハ１３の他方
の面である裏面を所定の厚みまで研削する工程が必要である。
前記所定の厚みは、通常３０〜１５００μｍの範囲であり、５０〜３００μｍの範囲で
あれば好ましく、６０〜１５０μｍの範囲であればより好ましく、７０〜１２０μｍの範
囲であればさらに好ましい。
【００４６】
前記半導体ウエハ１３の裏面を研削する方法に限定はなく、通常実施されている方法に
従って実施することができる。
【００４７】
本発明の半導体チップを製造する際には、前記研削工程に加えて、前記半導体シリコン
ウエハ１３の裏面をポリッシュ仕上げする工程を実施することができる。
前記ポリッシュ仕上げする工程に限定はなく、通常実施されている方法に従って実施す
ることができる。例えば、具体的にはＣＭＰ等の方法により実施することができる。
【００４８】
次に本発明の半導体チップを製造するためには、前記半導体シリコンウエハ１３の前記
裏面に多孔質シリコンドメイン層６を形成する工程が必要である。
【００４９】
前記多孔質シリコンドメイン層６を形成する工程は前記ポリッシュ仕上げをする工程を
省略して実施することもできるし、前記ポリッシュ仕上げをした工程の後に実施すること
もできる。
【００５０】
前記多孔質シリコンドメイン層６を形成する方法としては、例えば、前記半導体シリコ
ンウエハ１３の前記裏面に対し、フッ酸および硝酸の混合蒸気を接触させる方法等が挙げ
られる。
【００５１】
この方法に使用するフッ酸および硝酸の混合蒸気としては、例えば４９％フッ酸水溶液
と濃硝酸との混合液から発生する蒸気等を挙げることができる。
前記混合液を作製する際の前記４９％フッ酸水溶液と濃硝酸の混合割合は、混合前の体
積を基準として、１：１〜１：１００の範囲のものが好ましく、１：５〜１：１０の範囲
のものであればさらに好ましい。
【００５２】
前記フッ酸および硝酸の混合蒸気を発生させる際の前記混合液の温度は、３０〜６０℃
の範囲であることが好ましく、４０〜５５℃の範囲であればさらに好ましい。また前記混
合上記の温度は４０〜４５℃の範囲であれば好ましい。
【００５３】
また前記半導体シリコンウエハ１３の前記裏面に対しフッ酸および硝酸の混合蒸気を接
触させる際の前記半導体シリコンウエハ１３の温度は、０〜４０℃の範囲が好ましく、１
０〜３５℃の範囲であればより好ましく、２０〜３０℃の範囲であればさらに好ましい。
【００５４】
さらに前記半導体シリコンウエハ１３の前記裏面に対して、前記フッ酸および硝酸の混
合蒸気を接触させる際には、前記半導体シリコンウエハ１３の前記裏面および前記フッ酸
および硝酸の混合蒸気等に対して光を照射することができる。
前記光の光源としては、例えば、水銀灯、ハロゲン灯、アークランプ灯、蛍光灯等を挙
げることができる。前記光源は蛍光灯であれば好ましい。
【００５５】
前記半導体シリコンウエハ１３の前記裏面に対し、フッ酸および硝酸の混合蒸気を接触
させる時間を制御することにより、図７に例示される前記多孔質シリコンドメイン層６に
現れる前記多孔質シリコン７００の数を制御することができる。
具体的には、前記多孔質シリコンドメイン層のうち前記半導体シリコン基板の裏面に現
れた前記多孔質シリコンドメインの合計面積を、前記裏面の面積に対し１０〜９０％の範
囲とすることができる。
【００５６】
図２７は前記半導体シリコンウエハ１３の前記裏面に対する前記フッ酸および硝酸の混
合蒸気の接触時間と、前記半導体シリコン基板の裏面に対する前記多孔質シリコンドメイ
ンの合計面積の割合との関係を表したグラフである。
この様に、前記フッ酸および硝酸の混合蒸気の接触時間が長いと、前記多孔質シリコン
ドメインの合計面積の割合が増加する傾向にある。
【００５７】
一方、前記半導体シリコンウエハ１３の温度と、フッ酸および硝酸の混合蒸気の温度と
の温度差を制御することにより、前記多孔質シリコンドメイン７００の径の大きさを制御
することができる。
具体的には、前記温度差を小さくすることにより、前記半導体シリコンウエハ１３に対
する前記混合蒸気の結露を小さくすることができ、図７における前記多孔質シリコンドメ
イン７００の径を小さくすることができる。
逆に前記温度差を大きくすることにより、前記半導体シリコンウエハ１３に対する前記
混合蒸気の結露を大きくすることができ、図７における前記多孔質シリコンドメイン７０
０の径を大きくすることができる。
【００５８】
図２８は前記半導体シリコンウエハ１３の温度ならびにフッ酸および硝酸の混合蒸気の
温度の差を横軸に取り、前記多孔質シリコンドメインの平均径を縦軸に取ったグラフであ
る。このグラフはこの傾向を支持するものである。
【００５９】
この様にして、図７に例示される前記多孔質シリコンドメイン層６を形成することがで
きる。
【００６０】
前記フッ酸および硝酸の混合蒸気が結露した部分では、図７に例示される様に、前記多
孔質シリコンドメイン７００が島状に厚く形成され、それ以外の部分では前記多孔質シリ
コン層９が薄く形成されている。
【００６１】
図７に例示される前記多孔質シリコンドメイン層６に対し、例えば、前記ポリッシュ仕
上げをする工程等を施す方法により、図６に例示される前記多孔質シリコンドメイン層６
を形成することができる。
【００６２】
図２に例示される前記多孔質シリコンドメイン７の円形形状については、例えば、前記
半導体シリコンウエハ１３の前記裏面に対しフッ酸および硝酸の混合蒸気を接触させる際
に、前記半導体シリコンウエハ１３を静置することにより得ることができる。
【００６３】
また、図３に例示される前記多孔質シリコンドメイン７の円同士が結合した形状につい
ては、例えば、前記半導体シリコンウエハ１３の前記裏面に対しフッ酸および硝酸の混合
蒸気を接触させる際に、前記半導体シリコンウエハ１３を適宜動かすことにより得ること
ができる。
【００６４】
また、図４に例示される前記多孔質シリコンドメイン７の、高いところから前記裏面に
対して液体を落下させて得られる様な形状については、例えば、前記半導体シリコンウエ
ハ１３の前記裏面に対しフッ酸および硝酸の混合蒸気を接触させる際に、前記半導体シリ
コンウエハ１３に対して微振動を加えることにより得ることができる。
【００６５】
また、図５に例示される前記多孔質シリコンドメイン７の、液滴を傾けて流した様な形
状については、例えば、前記半導体シリコンウエハ１３の前記裏面に対しフッ酸および硝
酸の混合蒸気を接触させる際に、前記半導体シリコンウエハ１３を適宜傾けることにより
得ることができる。
【００６６】
次に本発明の半導体チップを製造するためには、前記半導体素子層を形成する工程、前
記研削工程、前記多孔質シリコンドメイン層を形成する工程等を経て得られた加工済み半
導体ウエハをダイシングする工程が必要である。
前記加工済み半導体ウエハをダイシングする方法に限定はなく、通常市販されているダ
イシング装置を用いて実施することができる。
これらの工程を経て本発明の半導体チップを得ることができる。
【００６７】
次に前記ディンプル層を備えた本発明の半導体チップの製造方法について説明する。
図１７は半導体シリコンウエハ１４を例示した模式要部断面図である。
【００６８】
前記半導体シリコンウエハ１４は、先の図１６に例示された半導体シリコンウエハ１３
の前記多孔質シリコンドメイン層６に替えて、前記ディンプル層１１が形成されている点
が異なる。
【００６９】
前記ディンプル層１１を形成する工程としては、例えば、先に説明した工程により得ら
れた前記半導体シリコンウエハの裏面に形成された前記多孔質シリコンドメイン層から多
孔質シリコンドメインを除去する工程、前記多孔質シリコンドメイン層を形成する前の前
記半導体シリコンウエハ１４の裏面に対しウエットエッチングを行なう工程、前記多孔質
シリコンドメイン層を形成する前の前記半導体シリコンウエハ１４の前記裏面に対しドラ
イエッチングを行なう工程等を挙げることができる。
【００７０】
前記多孔質シリコンドメイン層から多孔質シリコンドメインを除去する工程としては、
例えば、先の図１６の前記半導体シリコンウエハ１３の前記裏面に対し、研削工程、ポリ
ッシュ工程、ブラシ洗浄工程等の一種もしくは二種以上を行なう方法等が挙げられる。
【００７１】
これらの工程と共に、またはこれらの工程に替えて、フッ酸等を用いる無電解湿式化学
エッチング工程により前記多孔質シリコンドメインを除去することも可能である。
【００７２】
これらの工程により、前記半導体シリコンウエハ１３の前記裏面に形成された前記多孔
質シリコンドメイン層６から多孔質シリコンドメインを除去することができ、これにより
前記ディンプル層１１を形成することができる。
【００７３】
また前記多孔質シリコンドメイン層を形成する前の前記半導体シリコンウエハの裏面に
対しウエットエッチングを行なう工程としては、例えば、具体的には、図１８に例示され
る前記半導体シリコンウエハ１６の前記裏面に対しフッ酸および硝酸の混合液を接触させ
る方法等を挙げることができる。
ここで図１８は、前記ウエットエッチングを行なう工程を説明するためのものであり、
前記半導体シリコンウエハ１６の模式要部断面図を例示したものである。
【００７４】
前記半導体シリコンウエハ１６の裏面に、レジストを用いて公知のフォトリソグラフィ
技術によりレジスト層１５を形成する。なお前記レジスト層１５は、前記半導体シリコン
ウエハ１６の前記裏面に前記半導体シリコンウエハ１６が島状に露出される様に形成され
ている。そしてこのレジスト層１５をマスクとして、前記半導体シリコンウエハ１６の前
記裏面に対しフッ酸および硝酸の混合液を接触させることにより、例えば、図１１〜図１
４に例示される前記ディンプル１２を備えたディンプル層を形成することができる。
【００７５】
上記の方法に使用するフッ酸水溶液と濃硝酸との混合液としては、例えば、４９％フッ
酸水溶液と濃硝酸を混合したもの等を挙げることができる。前記４９％フッ酸水溶液と濃
硝酸の混合割合は、混合前の体積を基準として、１：１〜１：５００の範囲のものが好ま
しく、１：１０〜１：１００の範囲のものであればさらに好ましい。
【００７６】
前記半導体シリコンウエハ１３の前記裏面に対しフッ酸および硝酸の混合液を接触させ
るときの温度は、通常０〜４０℃の範囲である。
この温度が０℃未満であるとウエットエッチングの速度が遅くなる傾向があり、この温
度が４０℃を超えると、ウエットエッチングの作業性が低下する傾向がある。
前記温度は２０〜３０℃の範囲であれば好ましい。
【００７７】
また前記多孔質シリコンドメイン層を形成する前の前記半導体シリコンウエハの裏面に
対しドライエッチングを行なう工程としては、例えば、具体的には、ウエットエッチング
の場合と同様、図１８に例示される前記半導体シリコンウエハ１６の前記裏面に対しプラ
ズマエッチングを行なう方法等を挙げることができる。
【００７８】
前記プラズマエッチングは、例えば、六フッ化イオウ、酸素、アルゴン等の混合ガスの
存在下、減圧条件下に実施することができる。
前記混合ガスの混合比は、単位時間当たりの体積流量を基準として、六フッ化イオウ／
酸素／アルゴン＝１〜５／０．１〜２／１０〜３０の範囲が好ましく、２〜４／０．５〜
１．５／１５〜２５の範囲であればさらに好ましい。
また前記プラズマエッチングを行なう際の圧力は、２００〜８００Ｐａの範囲が好まし
く、４００〜６００Ｐａの範囲であればさらに好ましい。
【００７９】
前記プラズマエッチングを行った後、酸素の存在下にプラズマエッチングを行なうアッ
シング工程によりレジスト層１５を除去することができる。
【００８０】
上記工程により、例えば、図１１〜図１４に例示される前記ディンプル１２を備えたデ
ィンプル層を形成することができる。
【００８１】
また前記プラズマエッチングを行なう際には、図１８に例示されるレジスト層１５に替
えて、樹脂マスクを用いることができる。具体的には、図１９に例示される様に、樹脂マ
スク１８を備えた前記半導体シリコンウエハ１７の前記裏面に対しプラズマエッチングを
行なうことができる。
【００８２】
前記プラズマエッチングは、前記樹脂マスク１８を半導体シリコン基板１９の方向へ押
圧しながら実施することが好ましい。
【００８３】
前記樹脂マスク１８としては、例えば、ポリエチレン、ポリプロピレン等の熱可塑性樹
脂の一種もしくは二種以上からなるものが挙げられる。前記樹脂マスク１８はポリエチレ
ンからなるものであればさらに好ましい。
【００８４】
また前記樹脂マスク１８には円形の突起が設けられてる。この突起の形状を適宜選択す
ることにより、例えば、図１１〜図１４に例示される前記ディンプル１２等を備えたディ
ンプル層を形成することができる。
【００８５】
図２０は加工済み半導体シリコンウエハ１９のディンプル層１１の部分を拡大した模式
要部断面図である。
前記半導体シリコンウエハ１４の裏面に対しウエットエッチングを行なう工程、前記半
導体シリコンウエハ１４の前記裏面に対しドライエッチングを行なう工程等により得られ
た加工済み半導体シリコンウエハ１９は、その断面を示した図２０に例示される様に凹状
のディンプル１２０を備えたものである。
【００８６】
なお、上記のプラズマエッチング工程に加えて、酸素を用いたプラズマエッチング工程
、窒素を用いたプラズマエッチング工程等により、さらに前記ディンプル層に対し、酸化
膜、窒化膜等の一種もしくは二種以上を形成することもできる（図示せず）。
【００８７】
次に前記ディンプル層を形成した後、さらに前記ディンプル層に重ねて多孔質シリコン
層を形成する工程を実施することができる。
図２１は、前記半導体シリコンウエハの裏面に形成された前記多孔質シリコンドメイン
層から多孔質シリコンドメインを除去する工程により得られた、ディンプル層１２を備え
た加工済み半導体シリコンに対し、多孔質シリコン層９を形成したところを拡大して例示
する模式要部断面図である。
【００８８】
図２２は、前記半導体シリコンウエハの裏面に対し前記ウエットエッチングを行なう工
程、前記ドライエッチングを行なう工程等により得られた加工済み半導体シリコンに対し
、多孔質シリコン層９を形成したところを拡大して例示する模式部分断面図である。
【００８９】
かかる多孔質シリコン層９を設ける方法としては、例えば、具体的には、ステインエッ
チング法、陽極化成法等の方法を挙げることができる。
得られる半導体チップの特性面等から多孔質シリコン層９を設ける方法としてはステイ
ンエッチング法が好ましい。
【００９０】
前記ステインエッチング法としては、例えば、具体的には、前記半導体シリコンウエハ
の裏面に対して、フッ酸水溶液と濃硝酸との混合液等を作用させる方法等を挙げることが
できる。
【００９１】
前記フッ酸水溶液と濃硝酸との混合液としては、例えば、４９％フッ酸水溶液と濃硝酸
との混合液等を挙げることができる。この場合、混合前の濃硝酸の体積を、４９％フッ酸
水溶液の体積よりも小さくすることが好ましい。
前記４９％フッ酸水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１０：
１〜５０００：１の範囲であれば好ましい。
前記フッ酸の割合が大きい程、ステインエッチングに時間を要することから、前記４９
％フッ酸水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１００：１〜１０
００：１の範囲であればさらに好ましい。
【００９２】
また、前記フッ酸水溶液と濃硝酸との混合液に対して、ＮａＮＯ２等の界面活性剤を添
加することができる。前記界面活性剤の使用量は前記フッ酸水溶液と濃硝酸との混合液１
リットルに対して通常０．１〜１ｇの範囲である。
【００９３】
前記半導体シリコンウエハの裏面に対して、前記フッ酸水溶液と濃硝酸との混合液等を
作用させる際の温度は、通常０〜８０℃の範囲である。
この温度が０℃未満であるとステインエッチングの速度が遅くなる傾向があり、この温
度が８０℃を超えると、ステインエッチングの作業性が低下する傾向がある。
温度が高くなるに従って、ステインエッチングの速度は速くなる傾向があるが、ステイ
ンエッチングの作業性の面から、前期温度は４０〜６０℃の範囲であれば好ましい。
【００９４】
さらに前記半導体シリコンウエハの裏面に対して、前記フッ酸水溶液と濃硝酸との混合
液等を作用させる際には、前記半導体シリコンウエハの裏面および前記フッ酸水溶液と濃
硝酸との混合液等に対して光を照射することができる。
前記光の光源としては、例えば、水銀灯、ハロゲン灯、アークランプ灯、蛍光灯等を挙
げることができる。前記光源は蛍光灯であれば好ましい。
【００９５】
ステインエッチングの速度は、例えば、具体的には半導体シリコンウエハの場合であれ
ば、温度３０℃の条件下、蛍光灯の照射の下、前記４９％フッ酸水溶液と濃硝酸との体積
割合が、混合前の体積を基準として、５００：１の前記フッ酸水溶液と濃硝酸との混合液
を用いた場合には、前記ｐ＋型領域を備えた前記シリコンウエハの場合であれば、通常１
０００〜１５００ｎｍ／分の速度の範囲であり、前記ｐ−型領域を備えた前記シリコンウ
エハの場合であれば通常１００〜２００ｎｍ／分の速度の範囲であり、前記ｎ＋型領域を
備えた前記シリコンウエハの場合であれば通常２００〜３００ｎｍ／分の速度の範囲であ
り、前記ｎ−型領域を備えた前記シリコンウエハの場合であれば通常２００〜３００ｎｍ
／分の速度の範囲である。
【００９６】
前記ステインエッチング法等により、前記多孔質シリコン層の最外面から前記半導体シ
リコンウエハの内部方向に連続した侵食孔を形成することができる。この構造は、例えば
図６に例示される前記多孔質シリコンドメイン７、図７に例示される前記多孔質シリコン
ドメイン７００等の場合も同様である。
【００９７】
図２３は、図２１または図２２の前記多孔質シリコン層９の部分を拡大した模式要部断
面図である。
図２３に例示される様に、この侵食孔２２の内部表面には、ステインエッチング法を実
施した際に酸化膜（図示せず）が形成される。この様にして、図２１または図２２に例示
される様に、前記多孔質シリコン層９を形成することができる。
【００９８】
前記半導体シリコンウエハの裏面に対して、前記前記フッ酸水溶液と濃硝酸との混合液
等を作用させた後、純水にて前記半導体シリコンウエハの裏面を洗浄後、加温による方法
、回転による遠心力を利用する方法、気体をブローする方法等により前記加工済みシリコ
ンウエハを乾燥させることができる。
この様にして加工済みシリコンウエハを得ることができる。
【００９９】
次に本発明の半導体チップを製造するためには、先の場合と同様、前記半導体素子層を
形成する工程、前記研削工程、前記ディンプル層を形成する工程等を経て得られた加工済
み半導体ウエハをダイシングする工程が必要である。
前記加工済みシリコンウエハをダイシングする方法に限定はなく、通常市販されている
ダイシング装置を用いて実施することができる。
【０１００】
これらの工程を経て本発明の半導体チップを得ることができる。
この様にして得られた本発明の半導体チップを用いて、ＢＧＡ、ＴＣＰ、ＴＳＯＰ、Ｔ
ＱＦＰ等の各種半導体装置を製造することができる。
【０１０１】
例えば、ＢＧＡの場合であれば、ＢＧＡ基板上に前記半導体チップを接着テープ等で貼
着した後、半田ボールを前記ＢＧＡ基板上に設置し、前記半導体チップと前記半田ボール
等とに対し必要なワイヤーボンディング操作を施してから、前記半導体チップにパッシベ
ーション保護膜を設置した後、前記半導体チップを半導体封止用樹脂により封止し、半田
ボールを適宜設置することにより、本発明の半導体チップを搭載したＢＧＡを得ることが
できる。
前記ＢＧＡ以外の前記半導体装置についても、上記の場合と同様、通常行われている方
法に従って得ることができる。
【０１０２】
この様にして得られた半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory)等に
、特に有用に使用することができる。
【０１０３】
［作用］
本発明の半導体チップは、その裏面に図７等に例示される多孔質シリコンドメイン７０
０、図１０等に例示されるディンプル層１１を有することから、半導体装置に応力が掛か
った場合であっても、前記多孔質シリコンドメイン７００、前記ディンプル層１１等によ
り応力が緩和され、前記半導体チップが破損することを防止することができる。
また、図７、図１５、図２１、図２２等に例示される様に、前記多孔質シリコンドメイ
ン７００、前記多孔質シリコン層９はゲッタリング層として有効に働くことから、前記半
導体チップの裏面に金属が付着した等の場合であっても、これらの金属が前記半導体チッ
プ内部に拡散したり固溶したりして前記半導体チップの主表面領域の半導体素子層３に到
達することを防止することができる。
これにより前記半導体チップが前記半導体装置に組み込まれた場合であっても、前記半
導体装置が動作不良を起こすことを防止することができる信頼性の高い半導体チップを提
供することができる。
【０１０４】
以下に本発明の詳細につき実施例を用いてさらに詳細に説明するが、本発明はこれらの
実施例により何ら限定されるものではない。
【実施例１】
【０１０５】
図２４は本実施例の工程を示すプロセスフローである。このプロセスフローに従って実
験を行った。
３〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコンウエハの上に１×１０１５／
ｃｍ３のホウ素を含んだエピタキシャル成長層を５μｍ設けた半導体シリコンウエハ２３
を用いて、図２５に示す通り、前記半導体シリコンウエハの前記エピタキシャル成長層を
設けた側の表面の主表面領域にＤＲＡＭとして機能する半導体素子層３を設けた。前記半
導体素子層３にはメモリセル部や周辺回路等のＤＲＡＭとして機能する基本的構成が当然
に設けられている。
【０１０６】
前記ＤＲＡＭとして機能する半導体素子層３を作成後、＃４００メッシュの粒度を持つ
砥石を装着した半導体ウエハ研削用装置により前記半導体シリコンウエハの裏面に対して
荒削り研削工程を実施し、前記半導体シリコンウエハを１６０μｍの厚さまで研削した。
【０１０７】
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記半導体シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記半導体シリコン
ウエハを１４０μｍの厚さまで研削した。
【０１０８】
続いて前記半導体シリコンウエハの裏面に対して前記４９％フッ酸水溶液と濃硝酸との
混合液からなるエッチング液を用いて４０μｍ／分のエッチング速度で一分間スピンエッ
チングを行い、続いて前記半導体シリコンウエハの裏面に対して前記４９％フッ酸水溶液
と濃硝酸との混合液からなるエッチング液を用いて１０μｍ／分のエッチング速度で１０
秒間スピンエッチングを行なった。続いて純水により前記エッチング液を洗浄、除去した
。この時点で、前記半導体シリコンウエハの厚みは１００μｍであった。
【０１０９】
次に前記半導体シリコンウエハを室温（２３℃）に保ち、４９％フッ酸水溶液と濃硝酸
とを、混合前の体積を基準として、それぞれ１：１０の体積比で混合したステインエッチ
ング液からの蒸気を、水平に保持した前記半導体シリコン基板の裏面に噴射した。
前記ステインエッチング液の温度は８０℃とし、前記ステインエッチング液からの蒸気
の温度は６０〜７０℃の範囲であった。また、前記蒸気の噴射時間は１分間とした。
【０１１０】
続いて純水により前記エッチング液を洗浄、除去し、加工済みシリコンウエハを得た。
この操作により得られた加工済みシリコンウエハは、図７に示す前記多孔質シリコンド
メイン７００を有する前記多孔質シリコンドメイン層を備えたものであった。前記多孔質
シリコンドメイン層の厚みは約２００ｎｍであった。
【０１１１】
前記多孔質シリコンドメイン層における多孔質シリコンドメインは、図２に示される様
に、前記半導体シリコン基板の裏面に島状に分散したものであった。前記多孔質シリコン
ドメインは、その形状はほぼ円形であり、平均径は数１０μｍの範囲であった。
また、図７における多孔質シリコン層９に対応する部分の厚みは数ｎｍであった。
【０１１２】
次に前記加工済みシリコンウエハを所定の形状にダイシングすることにより、本発明の
半導体チップ１０４を得た。
【０１１３】
次に前記半導体チップを搭載した半導体装置について説明する。
図２６は前記半導体チップを搭載したμＢＧＡ型の半導体装置の模式断面図である。
まず前記半導体チップ１０４を接着用テープ２４を用いてＴＡＢテープ２５に貼付し、
インナーリード２６をボンディングした。前記ＴＡＢテープ２５への前記半導体チップ１
０４貼付後、１７５℃×数十分のベーキングを実施した。前記半導体チップ１０４および
ＴＡＢテープ２５等の周囲を半導体封止用熱硬化性樹脂２８により封止してから、得られ
た成形体を１７５℃×５時間の条件によりアフターキュアーを行った。
そしてまた、前記ＴＡＢテープ２５に対し、別途半田ボール２７を装着してμＢＧＡ型
の半導体装置を製造した。
なお図２６においては、前記半導体チップ１０４の前記多孔質シリコンドメイン層が前
記ＴＡＢテープ２５の側とは反対側となる様に、前記半導体チップ１０４が配置されてい
る。
【０１１４】
この様にして得られたμＢＧＡ型の半導体装置について、搭載した半導体チップの割れ
不良と情報保持特性不良について測定を行った。
結果を表１に示す。
【実施例２】
【０１１５】
図２４のプロセスフローのうち、多孔質シリコンドメイン層形成の工程を下記の通り変
更した他は、実施例１の場合と全く同様の工程を実施した。
すなわち、実施例１の多孔質シリコンドメイン層形成の工程におけるステインエッチン
グ液噴射の際の条件について、前記ステインエッチング液の温度を５０℃とし、前記ステ
インエッチング液からの蒸気の温度を４０〜４５℃の範囲とした。また、前記蒸気の噴射
時間は３分間とした。
【０１１６】
この操作により形成された前記多孔質シリコンドメイン層に対しブラシ洗浄を行なうこ
とにより、前記多孔質シリコンドメイン層から前記多孔質シリコンドメインを除去した。
この操作により、図１０に示されるディンプル１２が前記半導体シリコンウエハの裏面
に島状に分散した加工済みシリコンウエハを得た。
【０１１７】
なお、前記ディンプル１２は前記半導体シリコンウエハの裏面よりも約１００ｎｍ程度
窪んでいる。また、得られたディンプル１２の外形はほぼ円状であり、その平均径は数μ
ｍ程度であった。
【０１１８】
前記加工済みシリコンウエハを実施例１の場合と全く同様に処理して、半導体チップお
よびそれを搭載したμＢＧＡ型の半導体装置を得た。
この様にして得られたμＢＧＡ型の半導体装置について、搭載した半導体チップの割れ
不良と情報保持特性不良について測定を行った。
結果を表１に示す。
【実施例３】
【０１１９】
実施例２で得られた、前記ディンプル１２が前記半導体シリコンウエハの裏面に島状に
分散した加工済みシリコンウエハに対してステインエッチング処理を行なった。そして図
１５に示される様に、前記シリコンウエハの裏面にさらに多孔質シリコン層１２が形成さ
れた加工済みシリコンウエハを得た。
【０１２０】
実施例２で得られた加工済みシリコンウエハに対し、蛍光灯の照射下にフッ酸および硝
酸系のステインエッチング液を用いて、前記ディンプルが形成された面に対してスピンエ
ッチングを１分間行った。これにより、前記ディンプル層の上に重ねて前記多孔質シリコ
ン層を形成した。この多孔質シリコン層の厚みは１００ｎｍ程度であった。
【０１２１】
得られた加工済みシリコンウエハを実施例１の場合と全く同様に処理して、半導体チッ
プおよびそれを搭載したμＢＧＡ型の半導体装置を得た。
この様にして得られたμＢＧＡ型の半導体装置について、搭載した半導体チップの割れ
不良と情報保持特性不良について測定を行った。
結果を表１に示す。
【実施例４】
【０１２２】
実施例１の場合で、前記半導体チップ１０４の裏面に対する前記多孔質シリコンドメイ
ンの合計面積の割合を変化させ、この合計面積と、得られた前記半導体チップ１０４の割
れ不良との関係について測定した。
結果を図２９に示す。
【実施例５】
【０１２３】
実施例１の場合で、前記半導体チップ１０４の裏面に対する前記多孔質シリコンドメイ
ンの平均径の値を変化させ、この平均径と、得られた前記半導体チップ１０４の割れ不良
との関係について測定した。
結果を図３０に示す。
【０１２４】
［比較例１］
実施例１において、多孔質シリコンドメイン層を形成する工程を省略した他は、全く同
様に実施例１の場合と同様の操作を行い、半導体チップおよびそれを搭載したμＢＧＡ型
の半導体装置を得た。
この様にして得られたμＢＧＡ型の半導体装置について、搭載した半導体チップの割れ
不良と情報保持特性不良について測定を行った。
結果を表１に示す。
【０１２５】
［比較例２］
実施例１において、多孔質シリコンドメイン層を形成する工程に替えて、前記した厚み
１００μｍの半導体シリコンウエハの裏面に対して多孔質シリコン層を形成する工程を実
施した他は、実施例１の場合と全く同様の操作を行を行い、半導体チップおよびそれを搭
載したμＢＧＡ型の半導体装置を得た。
具体的には、蛍光灯の照射下にフッ酸および硝酸系のステインエッチング液を用いて、
前記ディンプルが形成された面に対してスピンエッチングを１分間行った。これにより、
前記した厚み１００μｍの半導体シリコンウエハの裏面全体に対して多孔質シリコン層を
形成した。
この様にして得られたμＢＧＡ型の半導体装置について、搭載した半導体チップの割れ
不良と情報保持特性不良について測定を行った。
結果を表１に示す。
【０１２６】
【表１】
0004677331.tif 000002
【図面の簡単な説明】
【０１２７】
【図１】本発明の半導体チップの一実施態様を例示した模式要部断面図である。
【図２】半導体シリコン基板の裏面を拡大した模式要部図である。
【図３】半導体シリコン基板を裏面から見た、多孔質シリコンドメインを例示する模式要部図である。
【図４】半導体シリコン基板を裏面から見た、多孔質シリコンドメインを例示する模式要部図である。
【図５】半導体シリコン基板を裏面から見た、多孔質シリコンドメインを例示する模式要部図である。
【図６】半導体チップの断面の多孔質シリコンドメイン層の断面を拡大した模式要部断面図である。
【図７】本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
【図８】多孔質シリコンドメイン層における多孔質シリコンドメインの部分を拡大した模式要部断面図である。
【図９】本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
【図１０】ディンプル層の部分を拡大した模式要部断面図である。
【図１１】半導体シリコン基板を裏面から見た、前記ディンプルの形状を例示した模式要部図である。
【図１２】半導体シリコン基板を裏面から見た、前記ディンプルの形状を例示した模式要部図である。
【図１３】半導体シリコン基板を裏面から見た、前記ディンプルの形状を例示した模式要部図である。
【図１４】半導体シリコン基板を裏面から見た、前記ディンプルの形状を例示した模式要部図である。
【図１５】本発明の半導体チップの別の一実施態様を例示した模式要部断面図である。
【図１６】半導体シリコンウエハ１３を例示した模式要部断面図である。
【図１７】半導体シリコンウエハ１４を例示した模式要部断面図である。
【図１８】ウエットエッチングを行なう工程を説明するための、前記半導体シリコンウエハを例示した模式要部断面図である。
【図１９】プラズマエッチングを行なう工程を説明するための、前記半導体シリコンウエハの模式要部断面図を例示したものである。
【図２０】加工済み半導体シリコンウエハのディンプル層の部分を拡大した模式要部断面図である。
【図２１】加工済み半導体シリコンに対し多孔質シリコン層を形成したところを拡大して例示する模式要部断面図である。
【図２２】加工済み半導体シリコンに対し多孔質シリコン層を形成したところを拡大して例示する模式要部断面図である。
【図２３】多孔質シリコン層９の部分を拡大した模式要部断面図である。
【図２４】実施例１の工程を示すプロセスフローである。
【図２５】実施例１により得られた加工済みシリコンウエハを示す模式要部断面図である。
【図２６】半導体チップを搭載したμＢＧＡ型の半導体装置の模式断面図である。
【図２７】フッ酸および硝酸の混合蒸気の接触時間と、前記半導体シリコン基板の裏面に対する前記多孔質シリコンドメインの合計面積の割合との関係を表したグラフである。
【図２８】半導体シリコンウエハの温度ならびにフッ酸および硝酸の混合蒸気の温度の差を横軸に取り、多孔質シリコンドメインの平均径を縦軸に取ったグラフである。
【図２９】半導体シリコンチップ裏面に対する多孔質シリコンドメインの合計面積の割合と、半導体チップの割れ不良との関係を表したグラフである。
【図３０】半導体シリコンチップ裏面に現れた多孔質シリコンドメインの平均径と、半導体チップの割れ不良との関係を表したグラフである。
【図３１】ｐ−半導体シリコン基板に設けられた多孔質シリコン層の断面を電子顕微鏡（ＴＥＭ）にて撮影した図面代用写真である。
【図３２】ｐ−領域の半導体シリコン基板に設けられた多孔質シリコン層の断面を電子顕微鏡（ＳＥＭ）にて撮影した図面代用写真である。
【図３３】ｐ＋領域の半導体シリコン基板に設けられた多孔質シリコン層の断面を電子顕微鏡（ＴＥＭ）にて撮影した図面代用写真である。
【符号の説明】
【０１２８】
１    半導体シリコン基板
２    主表面領域
３    半導体素子層
４    半導体シリコン基板の内部領域
５    半導体シリコン基板の裏面の主表面領域
６    多孔質シリコンドメイン層
７    多孔質シリコンドメイン
８    シリコン単結晶
９    多孔質シリコン層
１０  多孔質シリコンドメインの径
１１  ディンプル層
１２  ディンプル
１３、１４，１６、１７    半導体シリコンウエハ
１５  レジスト層
１８  樹脂マスク
１９、２０、２１、２３    加工済み半導体シリコンウエハ
２２  侵食孔
２４  接着用テープ
２５  ＴＡＢテープ
２６  インナーリード
２７  半田ボール
２８  半導体封止用熱硬化性樹脂
１００、１０１、１０２、１０３    半導体チップ
【図１】
0004677331.tif 000003
【図２】
0004677331.tif 000004
【図３】
0004677331.tif 000005
【図４】
0004677331.tif 000006
【図５】
0004677331.tif 000007
【図６】
0004677331.tif 000008
【図７】
0004677331.tif 000009
【図８】
0004677331.tif 000010
【図９】
0004677331.tif 000011
【図１０】
0004677331.tif 000012
【図１１】
0004677331.tif 000013
【図１２】
0004677331.tif 000014
【図１３】
0004677331.tif 000015
【図１４】
0004677331.tif 000016
【図１５】
0004677331.tif 000017
【図１６】
0004677331.tif 000018
【図１７】
0004677331.tif 000019
【図１８】
0004677331.tif 000020
【図１９】
0004677331.tif 000021
【図２０】
0004677331.tif 000022
【図２１】
0004677331.tif 000023
【図２２】
0004677331.tif 000024
【図２３】
0004677331.tif 000025
【図２４】
0004677331.tif 000026
【図２５】
0004677331.tif 000027
【図２６】
0004677331.tif 000028
【図２７】
0004677331.tif 000029
【図２８】
0004677331.tif 000030
【図２９】
0004677331.tif 000031
【図３０】
0004677331.tif 000032
【図３１】
0004677331.tif 000033
【図３２】
0004677331.tif 000034
【図３３】
0004677331.tif 000035