(57)【特許請求の範囲】
【請求項１】
外部からの１つのアドレス指定により、外部から複数のデータを連続的に入力して内部のセルの領域に転送するバースト転送モードを有する半導体記憶装置において、
外部から前記アドレスの入力を受けるアドレス入力手段と、
外部から前記データの入力を受けるデータ入力手段と、
前記アドレス入力手段を介して入力されたアドレスを先頭アドレスとする連続した複数のアドレスに対応する前記セルの領域に対して、前記データ入力手段を介して入力された前記データをバースト転送するバースト転送手段と、
外部から前記バースト転送手段のバースト転送長の指定を受けるバースト転送長指定手段と、
前記バースト転送長指定手段にて外部より前記バースト転送長として“０”が指定された場合には、前記データ入力手段による外部からの前記データの入力を禁止するデータ入力禁止手段と、を有し、
前記データ入力手段は、外部から、一度に入力可能な複数ビットの前記データを複数のデータ入力端子を介して、所定のビット群単位で２つに分割して入力し、
前記バースト転送長指定手段は、外部から前記所定のビット群単位での２つの前記バースト転送長の指定を受けて、前記所定のビット群単位で前記データの前記バースト転送長を設定し、
前記データ入力禁止手段は、前記所定のビット群単位で、前記データの入力の禁止を行うことを特徴とする半導体記憶装置。
【請求項２】
前記データ入力手段は、前記バースト転送長指定手段にて外部から前記バースト転送長が指定されてから所定の時間が経過した後に、前記データの入力を開始することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
外部からの１つのアドレス指定により、外部から複数のデータを連続的に入力して内部のセルの領域に転送するバースト転送モードを有する半導体記憶装置において、
外部から前記アドレスの入力を受けるアドレス入力手段と、
外部から前記データの入力を受けるデータ入力手段と、
前記アドレス入力手段を介して入力されたアドレスを先頭アドレスとする連続した複数のアドレスによって指定される前記セルの領域に対して、前記データ入力手段を介して入力された前記データをバースト転送するバースト転送手段と、
外部から前記バースト転送手段のバースト転送長の指定を受けるバースト転送長指定手段と、
前記バースト転送長指定手段にて外部より前記バースト転送長として“０”が指定された場合には、前記バースト転送手段による転送を保留する転送保留手段と、を有し、
前記データ入力手段は、外部から、一度に入力可能な複数ビットの前記データを複数のデータ入力端子を介して、所定のビット群単位で２つに分割して入力し、
前記バースト転送長指定手段は、外部から前記所定のビット群単位での２つの前記バースト転送長の指定を受けて、前記所定のビット群単位で前記データの前記バースト転送長を設定し、
前記転送保留手段は、前記所定のビット群単位で、前記データの転送の保留を行うことを特徴とする半導体記憶装置。
【請求項４】
前記データ入力手段は、前記バースト転送長指定手段にて外部から前記バースト転送長が指定されてから所定の時間が経過した後に、前記データの入力を開始することを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、１つのアドレス指定により、複数のデータを連続的に転送するバースト転送モードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対してデータを読み書きする場合には、アクセスしようとするアドレスを指定する必要がある。
【０００３】
ところで、バースト転送モードを有する半導体記憶装置では、連続するアドレスにアクセスする場合、先頭のアドレスを指定するだけで全てのアドレスへのアクセスが可能になる。
【０００４】
このようなバースト転送モードを有する半導体記憶装置では、データを書き込む際のバースト長を設定することが可能なデバイスも存在している。図１０は、そのような半導体記憶装置の動作を説明するための図である。なお、対象となる半導体記憶装置の物理的な最大バースト長は“４”であるとする。
【０００５】
図１０（Ａ）に示すＣＬＫ（Clock）信号の第０番目の立ち上がりエッジに同期して、書き込みを要求するＷＲ１コマンド（図１０（Ｂ）参照）が入力されるとともに、バースト長を指定するための信号であるＶＷ（Variable Write）信号としてＶＷ＝１（バースト長＝１）（図１０（Ｄ））がアドレス入力端子から入力されたとする。
【０００６】
すると、レイテンシ（図１０（Ｃ）参照）に対応する時間が経過した後、ＤＡＴＡ入力端子からデータＤ１１〜Ｄ１４が読み込まれる。いまの例では、バースト長が“１”に設定されているので、内部データバス＃１〜＃４（図１０（Ｅ）〜（Ｈ））のうち、内部データバス＃１のみにデータＤ１１が送出されることになる。
【０００７】
内部データバス＃１に送出されたデータＤ１１は、所定のアドレスの所定のビットに対して格納される。
ＷＲ１コマンドの入力があってからバンクアクセス間隔（図１０（Ｂ）参照）だけ時間が経過すると、第２番目の立ち上がりエッジに同期してＷＲ２コマンドが入力され、レイテンシ分の時間が経過した後、データＤ２１〜Ｄ２４が入力されるとともに、ＶＷ＝４が入力されている。その結果、内部データバス＃１〜＃４には、Ｄ２１〜Ｄ２４がそれぞれ送出される。そして、内部データバス＃１〜＃４に送出されたデータＤ２１〜Ｄ２４は、連続するアドレスの所定のビットに対してそれぞれ格納される。
【０００８】
ＷＲ２コマンドが入力されてからバンクアクセス間隔だけ時間が経過すると、ＷＲ３コマンドと、ＶＷ＝２とが入力される。その結果、内部データバス＃１，＃２に対してデータＤ３１とデータＤ３２とがそれぞれ送出される。
【０００９】
内部データバス＃１，＃２に送出されたデータＤ２１，Ｄ２２は、連続するアドレスの所定のビットに対してそれぞれ格納されることになる。
【００１０】
【発明が解決しようとする課題】
ところで、複数のＤＡＴＡ入力端子を有する半導体記憶装置の場合、ＤＡＴＡ入力端子群を上位ビット群と下位ビット群に分割し、それぞれについて独立にバースト長を設定するものも少なくない。
【００１１】
このような半導体記憶装置では、上位または下位の何れかのビット群のみに対して書き込みを行うことが要求される場合がある。そのような場合、従来の半導体記憶装置では、これら何れかのビット群に対するデータの書き込みを禁止する手段が存在しなかったため、不要なデータが書き込まれてしまうという問題点があった。
【００１２】
また、書き込み動作に対するレイテンシを有する半導体記憶装置の場合、最初にライトコマンドが入力された場合にはセルへのデータの書き込みは実行せずに保持しておき、次にライトコマンドが入力された時点で、最初のライトコマンドに対応するデータをセルに書き込む機能を有するものが少なくない。
【００１３】
ところで、このような半導体記憶装置の書き込み動作が正常であるか否かの動作試験を行う場合、データをセルに書き込ませるにはライトコマンドを２回発行する必要がある。その場合、従来の半導体記憶装置の場合、前述のようにデータの書き込みを禁止する手段が存在しなかったため、最初の書き込みコマンドによる書き込みと、次の書き込みコマンドによる書き込みとが干渉する場合があるため、そのような干渉を排除するために動作試験が煩雑になるという問題点があった。
【００１４】
本発明は、以上の状況に鑑みてなされたものであり、セルへのビット群単位でのデータの書き込みを可能にする半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
発明の一観点によれば、外部からの１つのアドレス指定により、外部から複数のデータを連続的に入力して内部のセルの領域に転送するバースト転送モードを有する半導体記憶装置において、外部から前記アドレスの入力を受けるアドレス入力手段と、外部から前記データの入力を受けるデータ入力手段と、前記アドレス入力手段を介して入力されたアドレスを先頭アドレスとする連続した複数のアドレスに対応する前記セルの領域に対して、前記データ入力手段を介して入力された前記データをバースト転送するバースト転送手段と、外部から前記バースト転送手段のバースト転送長の指定を受けるバースト転送長指定手段と、前記バースト転送長指定手段にて外部より前記バースト転送長として“０”が指定された場合には、前記データ入力手段による外部からの前記データの入力を禁止するデータ入力禁止手段と、を有し、前記データ入力手段は、外部から、一度に入力可能な複数ビットの前記データを複数のデータ入力端子を介して、所定のビット群単位で２つに分割して入力し、前記バースト転送長指定手段は、外部から前記所定のビット群単位での２つの前記バースト転送長の指定を受けて、前記所定のビット群単位で前記データの前記バースト転送長を設定し、前記データ入力禁止手段は、前記所定のビット群単位で、前記データの入力の禁止を行う半導体記憶装置が提供される。
【００１６】
また、発明の一観点によれば、外部からの１つのアドレス指定により、外部から複数のデータを連続的に入力して内部のセルの領域に転送するバースト転送モードを有する半導体記憶装置において、外部から前記アドレスの入力を受けるアドレス入力手段と、外部から前記データの入力を受けるデータ入力手段と、前記アドレス入力手段を介して入力されたアドレスを先頭アドレスとする連続した複数のアドレスによって指定される前記セルの領域に対して、前記データ入力手段を介して入力された前記データをバースト転送するバースト転送手段と、外部から前記バースト転送手段のバースト転送長の指定を受けるバースト転送長指定手段と、前記バースト転送長指定手段にて外部より前記バースト転送長として“０”が指定された場合には、前記バースト転送手段による転送を保留する転送保留手段と、を有し、前記データ入力手段は、外部から、一度に入力可能な複数ビットの前記データを複数のデータ入力端子を介して、所定のビット群単位で２つに分割して入力し、前記バースト転送長指定手段は、外部から前記所定のビット群単位での２つの前記バースト転送長の指定を受けて、前記所定のビット群単位で前記データの前記バースト転送長を設定し、前記転送保留手段は、前記所定のビット群単位で、前記データの転送の保留を行う半導体記憶装置が提供される。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように本発明の半導体記憶装置は、アドレス入力手段１、データ入力手段２、バースト転送手段３、バースト転送長指定手段４、データ入力禁止手段５、および、セル６によって構成されている。
【００２０】
ここで、アドレス入力手段１は、転送先のアドレスの入力を受ける。
データ入力手段２は、転送しようとするデータの入力を受ける。この例では、上位ビット群に該当するデータ＃１と下位ビット群に該当するデータ＃２とが入力されている。
【００２１】
バースト転送手段３は、アドレス入力手段１を介して入力されたアドレスに対応するセル６の領域に対して、データ入力手段２を介して入力されたデータ＃１，＃２をバースト転送する。
【００２２】
バースト転送長指定手段４は、バースト転送手段３の転送長の指定を受ける。この例では、データ＃１に対応するバースト転送長＃１と、データ＃２に対応するバースト転送長＃２とがそれぞれ入力されている。
【００２３】
データ入力禁止手段５は、バースト転送長指定手段４によってバースト転送長“０”が指定された場合には、データ入力手段２からのデータの入力を禁止する。
【００２４】
次に、以上の原理図の動作を説明する。
アドレス入力手段１にバースト転送の転送先を示すアドレスが入力されるとともに、バースト転送長＃１として“４”ビットが、また、バースト転送長＃２として“０”ビットがバースト転送長指定手段４に入力されたとする。
【００２５】
バースト転送手段３は、アドレス入力手段１を介して入力された転送先のアドレスと、バースト転送長指定手段４を介して入力されたバースト転送長＃１，＃２を取得し、内部回路の設定を行う。
【００２６】
データ入力禁止手段５は、バースト転送長指定手段４から供給されたバースト転送長＃１，＃２を参照し、バースト転送長＃２が“０”に設定されているので、データ入力手段２に対して、データ＃２については入力を禁止するように要求する。
【００２７】
データ入力手段２は、アドレス等の入力があってから所定の時間（レイテンシに対応する時間）が経過した場合には、データ＃１のみを入力し、バースト転送手段３に供給する。
【００２８】
バースト転送手段３は、データ入力手段２から供給されたデータ＃１のみを、アドレス入力手段１から供給されたアドレスに対応するセル６の所定の領域にバースト転送する。
【００２９】
その結果、セル６には、データの上位ビット群のみが転送されることになる。いまの例では、上位ビット群のみを転送する場合を例に挙げて説明したが、下位ビット群のみを転送することも可能になる。
【００３０】
以上に説明したように、本発明の半導体記憶装置によれば、データの上位ビット群または下位ビット群のみをセルに転送することが可能になる。
なお、以上の例では、上位ビット群と下位ビット群に分割するようにしたが、これ以外の分割方法を採用することも可能であることはいうまでもない。
【００３１】
また、以上の例では、バースト転送長に応じてデータの入力を制限するようにしたが、バースト転送長に応じてバースト転送を制限するようにしてもよい。
次に、本発明の実施の形態について説明する。
【００３２】
図２は、本発明の半導体記憶装置の構成例を示す図である。この図に示すように、本発明の半導体記憶装置は、制御部３１、セル３２、行デコーダ３３、列デコーダ３４、ＳＡ（Sense Amplifier）３５、および、Ｉ／Ｏ回路３６によって構成されている。
【００３３】
ここで、制御部３１は、ＣＬＫ（Clock）信号、ＣＭＤ（Command）信号、ＡＤＤ（Address）信号、ＤＳ（Data Strobe）信号、および、ＤＡＴＡ信号を入力し、装置の各部に供給するとともに、書き込みの際にはＤＡＴＡを所定のタイミングで読み込む。また、読み出しの際には、ＤＡＴＡを所定のアドレスから読み出して出力する。
【００３４】
セル３２は、マトリクス状に配置された記憶素子群から構成されており、入力されたデータを記憶する。
行デコーダ３３は、行アドレスに基づいてセル３２の所定の行を指定する。
【００３５】
列デコーダ３４は、列アドレスに基づいてセル３２の所定の列を指定する。
ＳＡ３５は、セル３２から読み出された信号を所定のゲインで増幅し、ディジタルレベルに変換する。
【００３６】
Ｉ／Ｏ回路３６は、データの入出力に関する制御を行う。
図３は、図２に示す制御部３１の詳細な構成例を示す図である。
この図に示すように、制御部３１は、ＣＬＫ入力端子３１ａ、ＣＭＤ入力端子３１ｂ、ＡＤＤ入力端子３１ｃ、ＤＳ入力端子３１ｄ、ＤＡＴＡ入力端子３１ｅ、ＣＬＫ入力回路３１ｆ、ＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、ＤＳ入力活性化判定回路３１ｉ、ＤＳ入力回路３１ｊ、ＤＡＴＡ入力回路３１ｋ、ＣＭＤデコーダ３１ｍ、および、バースト長判定回路３１ｎによって構成されている。なお、破線で囲繞されている部分は、上位ビット群および下位ビット群のそれぞれに１つずつ具備されている。
【００３７】
ここで、ＣＬＫ入力端子３１ａは、ＣＬＫ信号の入力を受ける。ＣＭＤ入力端子３１ｂは、ＣＭＤ信号の入力を受ける。ＡＤＤ入力端子３１ｃは、ＡＤＤ信号の入力を受ける。ＤＳ入力端子３１ｄは、ＤＳ信号の入力を受ける。ＤＡＴＡ入力端子３１ｅは、ＤＡＴＡ信号の入力を受ける。
【００３８】
ＣＬＫ入力回路３１ｆは、バッファ等によって構成されており、ＣＬＫ入力端子３１ａから入力されたＣＬＫ信号をＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、および、ＤＳ入力活性化判定回路３１ｉに供給する。
【００３９】
ＣＭＤ入力回路３１ｇは、ＣＬＫ信号に同期して、ＣＭＤ入力端子３１ｂから入力されたＣＭＤ信号を取得し、ＣＭＤデコーダ３１ｍに供給する。
ＡＤＤ入力回路３１ｈは、ＣＬＫ信号に同期して、ＡＤＤ入力端子３１ｃから入力されたＡＤＤ信号を取得し、バースト長判定回路３１ｎに供給する。
【００４０】
ＤＳ入力活性化判定回路３１ｉは、バースト長判定回路３１ｎによって判定されたバースト長（ＶＷ）に応じて、ＤＳＥ（Data Strobe Enable）信号をアクティブにする。
【００４１】
ＤＳ入力回路３１ｊは、ＤＳ入力活性化判定回路３１ｉから供給されるＤＳＥ信号がアクティブになった場合には、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００４２】
ＤＡＴＡ入力回路３１ｋは、ＤＳ入力回路３１ｊからＤＳ信号が供給された場合には、ＤＡＴＡ入力端子３１ｅからデータを入力し、図２に示すＩ／Ｏ回路３６に供給する。
【００４３】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇから入力されたＣＭＤ信号をデコードし、バースト長を設定するコマンド（以下、バースト長設定コマンドと称す）である場合にはバースト長判定回路３１ｎに供給する。
【００４４】
バースト長判定回路３１ｎは、バースト長設定コマンドがＣＭＤデコーダ３１ｍから供給された場合にはＡＤＤ入力回路３１ｈから供給されるデータを参照してバースト長を判定し、ＤＳ入力活性化判定回路３１ｉに供給する。
【００４５】
次に、以上の実施の形態の動作を説明する。なお、以下では、先ず、図４を参照して本実施の形態の基本的な動作を簡単に説明した後、図５を参照して詳細な動作を説明する。
【００４６】
図４は、ＤＡＴＡ入力端子（図３に示すＤＡＴＡ入力端子３１ｅに対応）からセル（図２に示すセル３２に対応）へデータが転送される様子を示す図である。
この図に示すようにＤＡＴＡ入力端子Ｔ１〜Ｔ８に入力された８ビットのデータは、上位ビット群と下位ビット群に分割され、連続するアドレスＡＤＤ１，ＡＤＤ２の上位ビット群および下位ビット群として格納される。
【００４７】
ここで、最大バースト長は、物理的な最大長であり半導体記憶装置の構成によって決まる。バースト長（ＭＲＳ：Mode Register Set）は、装置の起動時等において供給される初期設定用のＭＲＳコマンドによって設定されるバースト長である。また、バースト長（ＶＷ）は、データの書き込み時にＶＷコマンドによって指定されるバースト長であり、前述のＭＲＳコマンドによって設定されるバースト長以下の長さを有する。
【００４８】
なお、図４では、図面を簡略化するために８ビットのデータが入力される場合を例に挙げているが、本実施の形態では１６ビットのデータが入力され、上位８ビットおよび下位８ビットに分割される。
【００４９】
次に、本実施の形態の詳細な動作について説明する。
図２に示す半導体記憶装置が起動されると、図示せぬ制御装置は、バースト長を“４”に設定するコマンドをＣＭＤ入力端子３１ｂに供給する。
【００５０】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇを介してバースト長設定コマンドを取得し、バースト長の設定が要求されていることを検知する。
続いて、制御装置は、設定しようとするバースト長である“４”を示すデータを、ＡＤＤ入力端子３１ｃに供給する。
【００５１】
バースト長判定回路３１ｎは、このデータをＡＤＤ入力回路３１ｈを介して取得し、バースト長が“４”であることを判定し、ＢＬ＝４であることをＤＳ入力活性化判定回路３１ｉおよびＤＡＴＡ入力回路３１ｋに通知する。また、ＣＭＤデコーダ３１ｍは、バースト長が“４”になるようにＩ／Ｏ回路３６を設定する。
【００５２】
以上の動作により、バースト長の設定（図４に示すバースト長（ＭＲＳ））が終了する。
次に、図５を参照して、ＭＲＳによってバースト長が“４”に設定された場合におけるデータの書き込み動作について説明する。
【００５３】
図５（Ａ）に示すＣＬＫ信号の第０番目の立ち上がりエッジにおいてＷＲ１コマンド（図５（Ｂ）参照）がＣＭＤ入力端子３１ｂに入力され、ＡＤＤ入力端子３１ｃにＶＷＵ＝１（図５（Ｄ）参照）およびＶＷＬ＝１（図５（Ｉ）参照）が入力されたとする。ここで、ＶＷＵ（Variable Write Upper）は上位８ビットのバースト長を設定するためのコマンドであり、また、ＶＷＬ（Variable Write Lower）は下位８ビットのバースト長を設定するためのコマンドである。
【００５４】
ＣＭＤ入力回路３１ｇは、ＣＭＤ入力端子３１ｂから入力されたＣＭＤをＣＭＤデコーダ３１ｍに供給する。
ＣＭＤデコーダ３１ｍは、ＣＭＤをデコードし、データの書き込みが要求されていることを検知し、バースト長判定回路３１ｎにその旨を通知する。
【００５５】
ところで、前述のように、破線で囲繞されている部分は、上位ビット群および下位ビット群のそれぞれについて１つずつ具備されており、上位８ビットに対応する回路（以下、「上位ビット回路」と称す）にはＣＭＤデコーダ３１ｍから書き込みの要請とＶＷＵが供給され、また、下位８ビットに対応する回路（以下、「下位ビット回路」と称す）にはＣＭＤデコーダ３１ｍから書き込みの要請とＶＷＬが供給される。
【００５６】
以下では、上位ビット回路と下位ビット回路とに分けて説明する。
（１）上位ビット回路の動作
上位ビット回路のバースト長判定回路３１ｎは、ＣＭＤデコーダ３１ｍからの要求によりデータの書き込みが要求されていることを認知し、また、ＡＤＤ入力回路３１ｈを介して取得したＶＷＵにより設定すべきバースト長（＝１）を了知し、ＤＳ入力活性化判定回路３１ｉおよびＤＡＴＡ入力回路３１ｋに通知する。
【００５７】
ＤＳ入力活性化判定回路３１ｉは、書き込みが要求されてから所定の時間（ライトレイテンシに対応する時間）が経過すると、ＤＳＥ（Data Strobe Enable）信号を“Ｈ”の状態にする。その結果、ＤＳ入力回路３１ｊは、ＤＳ入力端子３１ｄからのＤＳ信号の入力を受け付け、入力したＤＳ信号をＤＡＴＡ入力回路３１ｋに供給する。
【００５８】
ＤＡＴＡ入力回路３１ｋは、ＤＳ信号が供給されると、図５（Ｃ）に示すように、ＤＡＴＡ入力端子３１ｅからＤＡＴＡの上位８ビットの入力を開始する。
いま、ＶＷＵ＝１に設定されているので、ＤＡＴＡ入力回路３１ｋは、入力されたデータＤ１１〜Ｄ１４のうち、データＤ１１の上位８ビットのみを、内部データバス＃Ｕ１を介してＩ／Ｏ回路３６に対して転送する（図５（Ｅ）〜（Ｈ）参照）。
（２）下位ビット回路の動作
一方、下位ビット回路のバースト長判定回路３１ｎは、ＣＭＤデコーダ３１ｍからの要求によりデータの書き込みが要求されていることを認知し、また、ＡＤＤ入力回路３１ｈを介して取得したＶＷＬにより設定すべきバースト長（＝１）を了知し、ＤＳ入力活性化判定回路３１ｉおよびＤＡＴＡ入力回路３１ｋに通知する。
【００５９】
ＤＳ入力活性化判定回路３１ｉは、書き込みが要求されてから所定の時間（ライトレイテンシに対応する時間）が経過すると、ＤＳＥ信号を“Ｈ”の状態にする。その結果、ＤＳ入力回路３１ｊは、ＤＳ入力端子３１ｄからのＤＳ信号の入力を受け付け、ＤＡＴＡ入力回路３１ｋに入力したＤＳ信号を供給する。
【００６０】
ＤＡＴＡ入力回路３１ｋは、ＤＳ信号が供給されると、図５（Ｃ）に示すように、ＤＡＴＡ入力端子３１ｅからＤＡＴＡの下位８ビットの入力を開始する。
いま、ＶＷＬ＝１に設定されているので、下位ビット回路のＤＡＴＡ入力回路３１ｋは、入力されたデータＤ１１〜Ｄ１４のうち、データＤ１１の下位８ビットのみを、内部データバス＃Ｌ１を介してＩ／Ｏ回路３６に対して転送する（図５（Ｊ）〜（Ｍ）参照）。
【００６１】
以上が、ＷＲ１に対応する上位ビット回路と下位ビット回路の動作である。
続いて、図５（Ａ）に示すＣＬＫ信号の第２番目の立ち上がりエッジにおいてＷＲ２コマンドが入力され、ＶＷＵ＝４およびＶＷＬ＝４が入力されると、前述の場合と同様の動作が実行され、第３番目のＣＬＫ信号の立ち上がりエッジにおいてデータＤ２１〜Ｄ２４が読み込まれる。
【００６２】
ここで、ＶＷＵ＝４であるので、上位ビット回路のＤＡＴＡ入力回路３１ｋは、内部データバス＃Ｕ１〜＃Ｕ４を介してデータＤ２１〜Ｄ２４の上位８ビットをＩ／Ｏ回路３６に転送する（図５（Ｅ）〜（Ｈ）参照）。
【００６３】
また、ＶＷＬ＝４であるので、下位ビット回路のＤＡＴＡ入力回路３１ｋは、内部データバス＃Ｌ１〜＃Ｌ４を介してデータＤ２１〜Ｄ２４の下位８ビットをＩ／Ｏ回路３６に転送する（図５（Ｊ）〜（Ｍ）参照）。
【００６４】
続いて、図５（Ａ）に示すＣＬＫ信号の第３番目の立ち上がりエッジにおいてＷＲ３コマンドが入力され、ＶＷＵ＝２およびＶＷＬ＝０が入力されると、前述の場合と同様の動作が実行され、第５番目のＣＬＫ信号の立ち上がりエッジにおいてデータＤ３１〜Ｄ３４が読み込まれる。
【００６５】
ここで、ＶＷＵ＝２であるので、上位ビット回路のＤＡＴＡ入力回路３１ｋは、内部データバス＃Ｕ１および＃Ｕ２を介してデータＤ３１およびＤ３２の上位８ビットをＩ／Ｏ回路３６に転送する（図５（Ｅ）〜（Ｈ）参照）。
【００６６】
また、下位ビット回路では、ＶＷＬ＝０であるので、ＤＡＴＡ入力回路３１ｋは、Ｉ／Ｏ回路３６に対するデータの転送は実行しない（図５（Ｊ）〜（Ｍ）参照）。その結果、下位バイトはセル３２に対しては書き込まれないことになる。
【００６７】
このように、ＶＷＵまたはＶＷＬを“０”に設定することにより、上位バイトまたは下位バイトの書き込みを保留することが可能になる。
なお、以上の例では、下位バイトに対するデータの書き込みを保留するようにしたが、上位バイトに対するデータの書き込みを保留することも可能である。その場合には、ＷＶＵ＝０を入力すれば前述の場合と同様の動作により、上位バイトに対する書き込みが保留されることになる。
【００６８】
ところで、ＶＷを指定するアドレスは、それ専用に設けるわけではなく、空いているアドレスを利用するのが普通である。例えば、行アドレスと列アドレスを２回に分けて取り込むような場合、通常、列アドレスの方がビット数が少ないため、行アドレス用に用意されたアドレス端子のうちのいくつかは列アドレスの取り込み時においては空いている。その空いているアドレスに対して、例えば、以下の図に示すようにＶＷを割り振ることができる。
【００６９】
図６は、バースト長が“２”の場合（ＢＬ＝２）の場合の列アドレスへのＶＷの割り当ての一例を示す図である。この図の例では、Ａ０〜Ａ３に対して上位バイト用および下位バイト用のＶＷＵおよびＶＷＬがそれぞれ割り当てられている。具体的には、Ａ０およびＡ１が“０”，“０”である場合にはＶＷＵ＝０であり、Ａ０およびＡ１が“１”，“０”である場合にはＶＷＵ＝１であり、Ａ０およびＡ１が“０”，“１”である場合にはＶＷＵ＝２が割り当てられる。なお、下位バイト用も同様の割り当てがなされている。
【００７０】
図７は、バースト長が“４”の場合（ＢＬ＝４）の場合の列アドレスへのＶＷの割り当ての一例を示す図である。この図の例では、Ａ０〜Ａ３に対して上位バイト用および下位バイト用のＶＷＵおよびＶＷＬがそれぞれ割り当てられている。具体的には、Ａ０およびＡ１が“０”，“０”である場合にはＶＷＵ＝０であり、Ａ０およびＡ１が“１”，“０”である場合にはＶＷＵ＝１であり、Ａ０およびＡ１が“０”，“１”である場合にはＶＷＵ＝２であり、Ａ０およびＡ１が“１”，“１”である場合にはＶＷＵ＝４が割り当てられている。なお、下位バイト用も同様の割り当てがなされている。
【００７１】
図８は、バースト長が“８”の場合（ＢＬ＝８）の場合の列アドレスへのＶＷの割り当ての一例を示す図である。この図の例では、Ａ０〜Ａ５に対して上位バイト用および下位バイト用のＶＷＵおよびＶＷＬがそれぞれ割り当てられている。具体的には、Ａ０〜Ａ２が“０”，“０”，“０”である場合にはＶＷＵ＝０であり、Ａ０〜Ａ２が“１”，“０”，“０”である場合にはＶＷＵ＝１であり、Ａ０〜Ａ２が“０”，“１”，“０”である場合にはＶＷＵ＝２であり、Ａ０〜Ａ２が“１”，“１”，“０”である場合にはＶＷＵ＝４であり、Ａ０〜Ａ２が“０”，“０”，“１”である場合にはＶＷＵ＝８が割り当てられている。なお、下位バイトも同様の割り当てがなされている。
【００７２】
図９は、バースト長が“１６”の場合（ＢＬ＝１６）の場合の列アドレスへのＶＷの割り当ての一例を示す図である。この図の例では、Ａ０〜Ａ５に対して上位バイト用および下位バイト用のＶＷＵおよびＶＷＬがそれぞれ割り当てられている。具体的には、Ａ０〜Ａ２が“０”，“０”，“０”である場合にはＶＷＵ＝０であり、Ａ０〜Ａ２が“１”，“０”，“０”である場合にはＶＷＵ＝１であり、Ａ０〜Ａ２が“０”，“１”，“０”である場合にはＶＷＵ＝２であり、Ａ０〜Ａ２が“１”，“１”，“０”である場合にはＶＷＵ＝４であり、Ａ０〜Ａ２が“０”，“０”，“１”である場合にはＶＷＵ＝８であり、Ａ０〜Ａ２が“１”，“０”，“１”である場合にはＶＷＵ＝１６が割り当てられている。なお、下位バイトも同様の割り当てがなされている。
【００７３】
以上に説明したように、本実施の形態によれば、ＶＷによってバースト長を“０”に設定可能としたので、上位バイトまたは下位バイトの転送を保留することが可能になる。従って、上位バイトまたは下位バイトの何れか一方をセル３２に対して書き込むことが可能になる。
【００７４】
また、本実施の形態によれば、ＶＷによって上位バイトおよび下位バイトの双方に対する書き込みを保留することも可能になる。そのような転送形態は、例えば、ライトレイテンシを有する半導体記憶装置の動作試験の際に有効であると考えられる。
【００７５】
即ち、ライトレイテンシを有する半導体記憶装置の場合、あるアドレスに対する書き込みコマンドが与えられると、そのサイクルでは遅れて入力される書き込みデータの取り込みだけが実行され、セル３２への実際の書き込みは次の書き込みコマンドが入力された場合に実行される。
【００７６】
従って、そのような半導体記憶装置の動作試験を行う場合、あるアドレスに対する書き込みコマンドを入力した後、ダミーの書き込みコマンドを入力して先のデータに対する書き込み動作を完結させる必要がある。その場合、ダミーのデータが先のデータに影響を及ぼすことが想定されるので、ＶＷＵ＝ＶＷＬ＝０に設定してダミーの書き込みを実行するようにすればセル３２に対してはデータの転送は実行されず、そのような不都合を回避することができる。
【００７７】
なお、以上の実施の形態では、ＶＷＵまたはＶＷＬが“０”の場合にはセル３２に対するデータの転送を保留するようにしたが、図１に示す原理図と同様に、ＤＡＴＡ入力端子３１ｅからのデータの取り込みを禁止するようにしても、前述の場合と同様の効果を得ることができる。
【００７８】
更に、以上の実施の形態では、上位ビット群および下位ビット群に分割し、それぞれのビット群に対してＶＷを設けるようにしたが、例えば、これ以外の分割方法を採用することも可能であることはいうまでもない。
【００７９】
更にまた、図２および図３に示す構成例は、ほんの一例であり、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
【００８０】
【発明の効果】
開示の半導体記憶装置によれば、書き込みデータ同士の干渉を防止できる。また、データの一部を書き込むことが可能となる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示す制御部の詳細な構成例を示す図である。
【図４】本発明におけるＤＡＴＡ入力端子から入力されるデータと、セルに格納されるデータとの対応関係を示す図である。
【図５】本発明の実施の形態の動作を説明するための図である。
【図６】バースト長が“２”である場合における列アドレスへのＶＷＵおよびＶＷＬの割り当て方法の一例を示す図である。
【図７】バースト長が“４”である場合における列アドレスへのＶＷＵおよびＶＷＬの割り当て方法の一例を示す図である。
【図８】バースト長が“８”である場合における列アドレスへのＶＷＵおよびＶＷＬの割り当て方法の一例を示す図である。
【図９】バースト長が“１６”である場合における列アドレスへのＶＷＵおよびＶＷＬの割り当て方法の一例を示す図である。
【図１０】データを書き込む際のバースト長を設定することが可能な従来の半導体記憶装置の動作を説明するための図である。
【符号の説明】
１  アドレス入力手段
２  データ入力手段
３  バースト転送手段
４  バースト転送長指定手段
５  データ入力禁止手段
６  セル
３１  制御部
３１ａ  ＣＬＫ入力端子
３１ｂ  ＣＭＤ入力端子
３１ｃ  ＡＤＤ入力端子
３１ｄ  ＤＳ入力端子
３１ｅ  ＤＡＴＡ入力端子
３１ｆ  ＣＬＫ入力回路
３１ｇ  ＣＭＤ入力回路
３１ｈ  ＡＤＤ入力回路
３１ｉ  ＤＳ入力活性化判定回路
３１ｊ  ＤＳ入力回路
３１ｋ  ＤＡＴＡ入力回路
３１ｍ  ＣＭＤデコーダ
３１ｎ  バースト長判定回路
３２  セル
３３  行デコーダ
３４  列デコーダ
３５  ＳＡ
３６  Ｉ／Ｏ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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