(57)【特許請求の範囲】
【請求項１】
複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルとを含み、その右端（上端）と左端（下端）にそれぞれ前記複数のセンスアンプが一列に並ぶセルアレイを、左右（上下）に配置してなり、
左右（上下）に隣接する前記セルアレイそれぞれの前記複数のセンスアンプが同一列に並び、この同一列に並ぶセンスアンプのＮ個（Ｎ：自然数）おきに、前記ビットライン対および前記メモリセルが、前記センスアンプの右側（上側）と左側（下側）に交互に配置され、
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、ことを特徴とする、DRAM回路。
【請求項２】
さらに、前記センスアンプの右側（上側）または左側（下側）の前記一方の側と反対の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差することなく途中で間隔が広狭する、請求項１記載のDRAM回路。
【請求項３】
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対はいずれも、ビットスイッチを介して対応するデータラインに接続する、請求項１記載のDRAM回路。
【請求項４】
同一列に並ぶ、左右（上下）に隣接する前記セルアレイそれぞれの複数のセンスアンプは、Ｍ個（Ｍ：自然数）ごとに分割され、その分離エリアにセットドライバーが配置される、請求項１記載のDRAM回路。
【請求項５】
前記ビットライン対は、マルチプル・ツイステッド・ビット・ライン（ＭＴＢＬ）方式のビットライン構成からなる、請求項２記載のDRAM回路。
【請求項６】
複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルとを含み、その右端（上端）と左端（下端）にそれぞれ前記複数のセンスアンプが一列に並ぶセルアレイを、左右（上下）に配置してなり、
左右（上下）に隣接する前記セルアレイそれぞれの前記複数のセンスアンプが同一列に並び、この同一列にＰ個ずつＱ列にわたってセンスアンプが配置されるとともに、この同一列に並ぶセンスアンプのＮ個（Ｎ：自然数）おきに、前記ビットライン対および前記メモリセルが、前記センスアンプの右側（上側）と左側（下側）に交互に配置され、Ｐ、Ｑはいずれも３以上の整数、Ｎは１以上（Ｐ／３）以下の任意の整数であり、
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、ことを特徴とする、DRAM回路。
【請求項７】
複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルとを含み、その右端（上端）と左端（下端）にそれぞれ前記複数のセンスアンプが一列に並ぶセルアレイを、左右（上下）に配置してなり、
左右（上下）に隣接する前記セルアレイそれぞれの前記複数のセンスアンプが同一列に並び、この同一列に並ぶセンスアンプのＮ個（Ｎ：自然数）おきに、前記ビットライン対および前記メモリセルが、前記センスアンプの右側（上側）と左側（下側）に交互に配置され、
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、DRAM回路の動作方法であって、
データ読み出しの際に、前記センスアンプの右側（上側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプと、前記センスアンプの左側（下側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプは、異なるタイミングで活性化することを特徴とする、DRAM回路の動作方法。
【請求項８】
前記センスアンプの右側（上側）または左側（下側）の前記一方の側と反対の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差することなく途中で間隔が広狭する、請求項７記載のDRAM回路の動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的には、DRAM回路およびその動作方法に関し、より詳細には、DRAMアレイにおけるセンスアンプおよびその周辺回路の配置、そのセンスアンプの動作に関する。
【０００２】
【従来の技術】
DRAMでは、プロセス・テクノロジーの進歩に伴いビット・ライン間の間隔が狭まり、干渉雑音の増加が問題となっている。ここで言う干渉雑音とはビットライン線間の結合容量に起因する雑音をいう。この干渉雑音には、同一のセンスアンプに接続するビットライン間の干渉雑音と隣接するビットラインのうち異なるセンスアンプに接続するビットライン間の干渉雑音がある。
【０００３】
その干渉雑音の問題を解決するための従来技術としてツイスト・ビット・ライン（Twisted Bit Line）方式(以下、TBL方式という。）がある。このTBL方式に関係する公知文献としては、例えば、日本国の公開特許公報、平2-183489、平4-94569、平7-94597、2001-168300がある。図１はＩＢＭ社のエンベデッド（Embedded）DRAM（以下、eDRAMという。）で用いられているTBL方式の概念図である（公知文献： ISSCC 2002 Digest of Techjnical Papers pp. 156-157）。図１では、各ビットライン対（BL0t、BLtc）〜（BL3t、BL3c）は途中で交差しながらセンスアンプ(SA)およびビットスイッチ(BSW)に接続している。このビットラインの交差により、隣接するビットラインのうち異なるセンスアンプに接続するビットライン（例えば、BL0cｃとBL1t）間の干渉雑音は減少する。ビットライン（例えば、BL0cｃとBL1t）の間隔が交差を境に変化（広狭）するからである。
【０００４】
しかし、図１の方式では、同一のセンスアンプに接続するビットライン間の干渉雑音は減少しないという問題がある。ビットライン（例えば、BL0tｃとBL0c）の間隔が交差を境に変化しないからである。また、ビットライン交差が縦方向に見て３個所あり、そのエリアが高密度化を妨げるという問題がある。ビットライン交差がある所ではメモリセルの接続ができないからである。そのエリア損失は一交差でおよそ２セル分になる。この３個所のビットライン交差のために、読み出し動作に必要なレファレンス・ワードライン（RFWL0-4)が４本必要になり、このエリアも高密度化を妨げるという問題がある。なお、レファレンス・ワードライン（RFWL0-4)を必要としない例えば（1/2）Vddプリチャージ方式のDRAMでは、このレファレンス・ワードライン（RFWL0-4)に係わる問題は起こらない。
【０００５】
干渉雑音の問題を解決するの他の従来技術としてマルチ・ツイスト・ビット・ライン（Multiple Twisted Bit Line）方式 (以下、MTBL方式という。）がある。図２にMTBL方式の例を示す（公知文献：IEEE JSSC vol 34, No 6, pp. 856-865 June 1999）。図２の方式では、ビットライン対（BL1t、BL1c）は、各々途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。ビットライン対（BL3t、BL3c）も同様である。また、ビットライン対（BL0t、BL0c）は、互いに交差することなく、途中でビットラインの間隔が広くなっている。ビットライン対（BL2t、BL2c）も同様である。したがって、図２のMTBL方式では、同一のセンスアンプに接続するビットライン（例えば、BL1tとBL1c）と隣接するビットラインのうち異なるセンスアンプに接続するビットライン（例えば、BL0cとBL1c）のいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。よって、隣接するいずれのビットライン間の干渉雑音も減少する。この点、図２のMTBL方式は図１のTBL方式よりも優れている。
【０００６】
また、図２の方式ではビットライン交差は１個所である。さらに、レファレンス・ワードライン（RFWL0,1)は２本で済む。したがって、図２のMTBL方式は、図１のTBL方式に比べて、エリアの改善効果もある。
【０００７】
しかし、図２のMTBL方式の場合、センスアンプ(SA)とビットスイッチ(BSW)が、アレーの両サイドに必要であり、それがエリアの損失になる。例えば、eDRAMの場合、図３に示すように、図２の構成をマクロとして積み上げて構成される。したがって、図４に示すように、アレーの上下で、センスアンプ(SA)とビットスイッチ(BSW)の重複が生じ、その分エリアが奪われ、高密度化の妨げになるという問題がある。例えば、図３に示す１MbのDRAMを１６個積み上げた16MbのeDRAMの場合、センスアンプ(SA)とビットスイッチ(BSW)の高さ３５マイクロメータの１５個分の約５２５マイクロメータのエリアが余計に使われてしまう。
【０００８】
【発明が解決しようとする課題】
本発明は上記した従来技術の問題点を解消するためになされたものであり、その目的はビットライン間の干渉雑音を減少させたDRAMを提供することである。
【０００９】
さらに、本発明の目的は、ビットライン間の干渉雑音を減少させると共に高密度なDRAMを適用することである。
【００１０】
さらに、本発明の目的は、ビットライン間の干渉雑音を減少させると共に高密度なMTBL方式のDRAMを提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、例えば、一列に並ぶ複数のセンスアンプと、複数のセンスアンプの各々に接続するビットライン対と、ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
ビットライン対およびメモリセルは、一列に並ぶセンスアンプのＮ個（Ｎ：自然数）おきに、センスアンプの右側（上側）と左側（下側）に交互に配置され、
センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、ことを特徴とするDRAM回路が提供される。
【００１２】
本発明によれば、例えば、一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋１、Ｋ）は、他方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋２、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）との間に配置されるビットライン対に接続し、
Ｐ、Ｑはいずれも３以上の整数、（Ｊ＋２）はＰ以下の整数、（Ｋ＋１）はＱ以下の整数であり、
センスアンプＳＡ（Ｊ＋１、Ｋ）に接続するビットライン対は、当該ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、ことを特徴とするDRAM回路が提供される。
【００１３】
また、本発明によれば、例えば、一列に並ぶ複数のセンスアンプと、複数のセンスアンプの各々に接続するビットライン対と、ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、ビットライン対およびメモリセルは、一列に並ぶセンスアンプのＮ個（Ｎ：自然数）おきに、センスアンプの右側（上側）と左側（下側）に交互に配置され、
センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、DRAM回路の動作方法であって、
データ読み出しの際に、前記センスアンプの右側（上側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプと、前記センスアンプの左側（下側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプは、異なるタイミングで活性化することを特徴とするDRAM回路の動作方法が提供される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態（実施例）について、図面を引用しながら以下に詳細に説明する。なお、以下の説明はＩＢＭ社のエンベデッド（Embedded）DRAM（eDRAM）をベースとして説明をしているが、本発明は他の汎用的DRAM全てに適用可能であることは言うまでもない。図５は本発明の構成を示す概念図である。図５の構成では、図４の従来の構成（MTBL方式）におけるセンスアンプ(SA)とビットスイッチ(BSW)の重複を排除し、各セルエリア間に一列ずつセンスアンプとビットスイッチ(BSW/SA)を配置している。すなわち、図５の構成では、アレーを横方向にずらして縦積みし、エリアの削減を図っている。なお、この図５の新方式の構成では、上下のアレーでセンスアンプ１個分のずれが生じるが、これは、実際には2048個横に並んだセンスアンプの１個分のずれであり、その損失は無視できる。
【００１５】
図５では、横一列に並ぶセンスアンプ(SA)の一つおきに、接続するビットライン対が上下で交互に入れ替わっている。例えば、センスアンプ(SA)10は上側のビットライン対11に接続し、その右隣のセンスアンプ(SA)12は下側のビットライン対13に接続し、さらにその右隣のセンスアンプ(SA)14は上側のビットライン対15に接続する。他も同様である。なお、センスアンプ(SA)の一つおきではなく、２つ以上の複数個（Ｎ個）おきに接続するビットライン対を上下で交互に入れ替えてもよい。
【００１６】
図５では、図２と同様なMTBL方式を採用している。したがって、例えばビットライン対11は、途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。ビットライン対15も同様である。また、ビットライン対16は、互いに交差することなく、途中でビットラインの間隔が広くなっている。ビットライン対17も同様である。図５の新しいMTBL方式では、同一のセンスアンプに接続するビットラインと隣接するビットラインのうち異なるセンスアンプに接続するビットラインのいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。よって、隣接するいずれのビットライン間の干渉雑音は減少する。
【００１７】
図６は本発明の一実施例の構成図である。この構成は、従来技術であるMTBL方式のビットライン、センスアンプ(SA)、ビットスイッチ(BSW)、セットドライバー（SET DRV）及び、これらの新たな組み合わせから成る。実際のセンスアンプ(SA)とビットスイッチ(BSW)は、２個（２ビットライン・ペアー分）を一まとまりになった最適化されたレイアウトになっている。これが横方向に、2048個並ぶが、その半分が上のアレーのビットラインに、また半分が下のアレーのビットラインにそれぞれ２つおきに繋がる。セットドライバー20は、ワードラインのステッチ・エリア、または、ローカル・ワードライン・ドライバー・エリアに分散して置かれる。なお、ステッチ・エリアとは、配線用メタルとポリシリコンを接続するエリアを意味する。
【００１８】
図６の構成では、セットドライバー20は上下アレーの選択に従って動作し、上下に繋がるセンスアンプ(SA)を、別々に活性化する。すなわち、例えばデータ読み出しの際に、上側のセルエリアに配置されるビットライン対およびメモリセル21、22とそれらに接続するセンスアンプ(SA)25、26と、下側のセルエリアに配置されるビットライン対およびメモリセル23、24とそれらに接続するセンスアンプ(SA)27、28は、異なるタイミングで活性化される。上下のセルアレイを各々別々に駆動（活性化）する必要があるからである。ビットスイッチ(BSW)は、共通の入力信号で動作する。セットドライバー20とビットスイッチ（BSW)への入力信号は、従来方式と同様に、各アレー横のローカル・コントロール・エリアで作成される。
【００１９】
図７は図５の本発明の構成中の一列に並ぶ複数のセンスアンプ列の周りをさらに詳細に示す図である。中央にセンスアンプSA(30)が並び、その左側にビットスイッチBSW(31)がある。ビットスイッチBSW(31)はデータラインDLt、DTcとビットラインBLt、BLcに接続する。セルエリアにおいて、各ビットラインには少なくも一つ以上のメモリセル32が接続する。セットドライバー33、34はセンスアンプSA(30)列の上下に位置する。なお、DRAM（マクロ）全体では、一列に並ぶ複数のセンスアンプSA(30)は、複数個（Ｍ個、Ｍは任意の自然数）ごとに分割（分離）され、その分離エリアにセットドライバー33、34が配置される。セットドライバー33、34は、一つおき（右側と左側）の複数のセンスアンプSA(30)を別々のタイミングで活性化する。すなわち、セットドライバー33は、左側（上側）に配置されるビットライン（セル）に接続するセンスアンプSA(30)を活性化し、セットドライバー34は、右側（下側）に配置されるビットライン（セル）に接続するセンスアンプSA(30)を活性化する。左右のセルアレイは各々別々に駆動（活性化）する必要があるからである。
【００２０】
図８にIBMのeDRAMを基にした16Mbの縦積みマクロの場合のサイズ比較を示す。図８の左が本発明の新方式のアレー構成、中央が従来のTBL方式、右が従来のMTBLでの値である。16Mbマクロの高さで比べた場合、本発明のアレー構成は、従来のTBL方式に比べ、112.2マイクロメータ、従来のMTBL方式に比べ525マイクロメータ（約10％）のエリア削減が可能である。
【００２１】
【発明の効果】
本発明によれば、高密度を維持しつつビットライン間の干渉雑音を軽減できる。また、本発明は従来のセンスアンプとビットスイッチのレイアウトをそのまま流用でき、一部のレイアウトの変更（例えば、センスアンプとセットドライバーのメタル配線の変更）だけで容易に実現できるというメリットがある。
【図面の簡単な説明】
【図１】従来のTBL方式の概念図である。
【図２】従来のMTBL方式の概念図である。
【図３】図２の従来のMTBL方式の16Mbマクロとしての構成を示す図である。
【図４】図２の従来のMTBL方式のマクロとしての構成を示す図である。
【図５】本発明の一実施例を示す図である。
【図６】本発明の一実施例を示す図である。
【図７】図５の本発明の構成中の一列のセンスアンプ周りの詳細図である。
【図８】  16Mbの縦積みマクロの場合のサイズ比較を示す図である。
【符号の説明】
10、12、14、25、26、27、28、30：センスアンプ(SA)
13、15、16、17 ：ビットライン対
20、33、34 ：セットドライバー
31：ビットスイッチ(BSW)
32：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004677167.tif 000008
【図８】
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