(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルが複数配列され、１本のワード線に前記ワードゲートが接続された隣接する３つのツインメモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ素子に対してデータをプログラムする方法であって、
前記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ＋１）の前記第１のコントロールゲートをプログラム用コントロールゲート電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ）の前記第１のコントロールゲートをオーバライド電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ＋１）の前記第１の不揮発性メモリ素子に共通接続されるビット線をプログラム用ビット線電圧に設定し、
前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性メモリ素子に接続されるビット線の電圧を０Ｖより高く、かつ、前記プログラム用ビット線電圧よりも低い電圧に設定することを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項２】
請求項１において、
前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性メモリ素子に接続されるビット線の電圧を、前記プログラム用ワード線選択電圧と同等以上に設定したことを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項３】
請求項１または２において、
前記ツインメモリセル（ｉ−１）の前記第１のコントロールゲートを０Ｖに設定し、
前記ツインメモリセル（ｉ−１）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ）の前記第１の不揮発性メモリ素子に共通接続されるビット線を、定電流源に接続し、
前記ツインメモリセル（ｉ−１）の前記第１の不揮発性メモリ素子に接続されるビット線を、定電流源を介して接地したことを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項４】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルが複数配列され、１本のワード線に前記ワードゲートが接続された隣接する３つのツインメモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記第１の不揮発性メモリ素子に対してデータをプログラムする方法であって、
前記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ）の前記第１のコントロールゲートをプログラム用コントロールゲート電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ＋１）の前記第１のコントロールゲートをオーバライド電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ）の前記第１の不揮発性メモリ素子に共通接続されるビット線をプログラム用ビット線電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第１の不揮発性メモリ素子に接続されるビット線の電圧を０Ｖより高く、かつ、前記プログラム用ビット線電圧よりも低い電圧に設定することを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項５】
請求項４において、
前記ツインメモリセル（ｉ−１）の前記第１の不揮発性メモリ素子に接続されるビット線の電圧を、前記プログラム用ワード線選択電圧と同等以上に設定したことを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項６】
請求項４または５において、
前記ツインメモリセル（ｉ＋１）の前記第２のコントロールゲートを０Ｖに設定し、
前記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ＋１）の前記第１の不揮発性メモリ素子に共通接続されるビット線を、定電流源に接続し、
前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性メモリ素子に接続されるビット線を、定電流源を介して接地したことを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項７】
請求項３または６において、
前記プログラム用ワード線選択電圧は、プログラムされる前記不揮発性メモの素子を含む前記ツインメモリセルのソース・ドレイン間に、前記定電流源にて流れる電流以上の電流を流せる程度に高い電圧に設定されることを特徴とする不揮発性半導体記憶装置のプログラム方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有し、前記トラップサイトにデータをプログラムすることを特徴とする不揮発性半導体記憶装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置のプログラム方法に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。ただし、多数のツインメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【０００６】
この種のフラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、８ビットまたは１６ビットの選択セル（選択された不揮発性メモリ素子）にて同時に実施される。
【０００７】
ここで、ＭＯＮＯＳフラッシュメモリでは、１本のワード線に、互いに素子分離されていない複数のツインＭＯＮＯＳフラッシュメモリセルが接続される。そして、ある特定の選択セルにデータをプログラムするには、その選択セルを有するツインＭＯＮＯＳフラッシュメモリの電圧設定だけでなく、それと隣接するツインＭＯＮＯＳフラッシュメモリセルを適切に電圧設定しなければならない。
【０００８】
ここで、この種の不揮発性メモリでは、データのディスターブが課題となっている。データのディスターブとは、選択セルのコントロールゲート線及びビット線に高電位を印加してプログラムするときに、共用される配線によって非選択のセルにも高電位が印加され、プログラムの度にその状態が繰り返されることで非選択セル（非選択の不揮発性メモリ素子）がプログラムまたは消去されて、非選択セルのデータがディスターブされることを言う。
【０００９】
本発明は、選択セルに対してデータをプログラムする際に、その選択セルを含むツインメモリセル及びそれと隣接するツインメモリセルへの電圧を適切に設定して、非選択セルへのディスターブを防止することができる不揮発性半導体記憶装置のプログラム方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルが複数配列され、１本のワード線に前記ワードゲートが接続された隣接する３つのツインメモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ素子に対してデータをプログラムする方法であって、
前記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ＋１）の前記第１のコントロールゲートをプログラム用コントロールゲート電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ）の前記第１のコントロールゲートをオーバライド電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ＋１）の前記第１の不揮発性メモリ素子に共通接続されるビット線をプログラム用ビット線電圧に設定し、
前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性メモリ素子に接続されるビット線の電圧を０Ｖより高い電圧に設定することを特徴とする。
【００１１】
本発明の他の態様は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルが複数配列され、１本のワード線に前記ワードゲートが接続された隣接する３つのツインメモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記第１の不揮発性メモリ素子に対してデータをプログラムする方法であって、
前記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ）の前記第１のコントロールゲートをプログラム用コントロールゲート電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロールゲート及び前記ツインメモリセル（ｉ＋１）の前記第１のコントロールゲートをオーバライド電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第２の不揮発性メモリ素子及び前記ツインメモリセル（ｉ）の前記第１の不揮発性メモリ素子に共通接続されるビット線をプログラム用ビット線電圧に設定し、
前記ツインメモリセル（ｉ−１）の前記第１の不揮発性メモリ素子に接続されるビット線の電圧を０Ｖより高い電圧に設定することを特徴とする。
【００１２】
本発明のいずれの態様においても、データがプログラムされる選択セル（選択された不揮発性メモリ素子）と隣接する非選択のツインメモリセルのソース・ドレイン間（ビット線間）の電位差を小さくし、非選択のツインメモリセルでのパンチスルー電流を防止することで、非選択セル（非選択の不揮発性メモリ素子）でのディスターブを防止することができる。
【００１３】
また、ビット線に設定される０Ｖより高い電圧としては、プログラム用ワード線選択電圧と同等以上とすることが好ましい。こうすると、選択セルの隣の非選択のツインメモリセルでは、ワードゲートを含むトランジスタ部分がオンしにくくなり、パンチスルー電流の流れを阻害することになる。このとこによっても、選択セルに隣接する非選択のツインメモリセルにてディスターブが生ずることを防止できる。
【００１４】
また、本発明のいずれの態様においても、プログラム時にビット線に流れ込む電流を定電流源により制限することで、そのビット線の電圧を適切に設定して、プログラム動作を確実に実施することができる。
【００１５】
ここで、プログラム用ワード線選択電圧は、選択されたツインメモリセルのソース・ドレイン間に、前記定電流源にて流れる電流以上の電流を流せる程度に高い電圧に設定することが好ましい。このようにしても、プログラム時にビット線に流れ込む電流は、定電流源により一定に制限することができるので、そのビット線の電圧を適切に設定して、プログラム動作を確実に実施することができる。
【００１６】
このように、プログラム用ワード線選択電圧を高く設定すると、非選択セルでのディスターブが発生し易くなるが、上述したとおり非選択セルのソース・ドレイン間の電位差を少なくしているので、非選択セルでのディスターブを防止できる。
【００１７】
第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１９】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２０】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２１】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２２】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２３】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００２４】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００２５】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２６】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００２７】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００２８】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００２９】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３０】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３１】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３２】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００３３】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００３４】
各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３５】
図２（Ｃ）に示すように、図２（Ｂ）に示す一つのセクタ２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００３６】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００３７】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００３８】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００３９】
図３に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００４０】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４１】
このセクタ領域０のコントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３が設けられている。このＣＧドライバ３００には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４２】
図５は、相隣り合うセクタ領域０とセクタ領域１との関係を示している。セクタ領域０とセクタ領域１とはワード線ＷＬが共用されるが、メインコントロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０に対応するＣＧドライバ３００−０，３００−１と、セクタ領域１に対応するＣＧドライバ３０１−０，３０１−１とが示され、ＣＧドライバはセクタ領域毎に独立して設けられている。
【００４３】
スモールメモリブロック２１６毎に配置された各ビット線ＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向に配列されたスモールメモリブロック間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各ビット線ＢＬ０に至る各経路途中には、ビット線選択ゲート２１７Ａが配置されている。なお、偶数本目のビット線ＢＬ０，ＢＬ２，ＢＬ４…には上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、奇数本目のビット線ＢＬ１，ＢＬ３，ＢＬ５…には、図５では省略されているが、ビット線選択ゲート２１７Ｂが接続される（図１０、図１５を参照のこと）。
【００４４】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ２２０Ａには、図３及び図５に示すＣＧドライバ３００に相当する４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ２２０Ｂには、図５に示すＣＧドライバ３０１に相当する４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００４５】
また、左側のローカルドライバ２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，ＷＬＤＲＶ２，…ＷＬＤＲＶ６２と、セクタ０内の１本の冗長ワード線を駆動するＷＬＤＲＶＲ０が配置されている。右側のローカルドライバ２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，ＷＬＤＲＶ３，…ＷＬＤＲＶ６３と、セクタ１の１本の冗長ワード線を駆動するＷＬＤＲＶＲ１が配置されている。
【００４６】
さらに、左側のローカルドライバ２２０Ａには、セクタ０，１の例えば偶数番目のビット線ＢＬ０，ＢＬ２に接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。右側のローカルドライバ２２０Ｂには、セクタ０，１の例えば奇数番目のビット線ＢＬ１，ＢＬ３に接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。
【００４７】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ読み出し、データプログラム及びデータ消去動作について説明する。
【００４８】
以下の説明において、選択ブロック（Selected Block）、非選択の対向ブロック（Opposite Block）及び非選択ブロック（Unselected Block）なる用語を用いる。これらはスモールブロック２１５の呼び名の種類である。選択ブロックとは、図７に示すように、例えば一対のセクタ０，１を例に挙げれば、例えばセクタ０内にて選択された一つのスモールブロック２１５を意味する。非選択の対向ブロックとは、セクタ０と隣接するセクタ１内のスモールブロック２１５であって、選択ブロックと隣接するスモールブロック２１５を意味する。非選択ブロックとは、セクタ０，１内の選択ブロック及び対向ブロック以外の全てのスモールブロック２１５を意味する（セクタ２〜６３も含む）。
【００４９】
また、リード時またはプログラム時の選択ブロック内には、選択セル（Selected Cell：選択されたツインメモリセル１００）と非選択セル（Unselected Cell：選択されなかったツインメモリセル１００）とがある。さらに、選択セルには、選択サイド（Selected Side）のメモリ素子１０８Ａまたは１０８Ｂと、対向サイド（Opposite side）のメモリ素子１０８Ｂまたは１０８Ａとがある。
【００５０】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１及び表２に示す。
【００５１】
【表１】
0004715024.tif 000002
【００５２】
【表２】
0004715024.tif 000003
【００５３】
以下、表１及び表２に基づいて、各モードの動作について説明する。
【００５４】
（メモリセルからのデータ読み出し）
一つのツインメモリセル１００は、図８に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００５５】
ツインメモリセル１００の動作を説明するに際して、図９に示すように、例えばセクタ０中のある選択ブロック（選択されたスモールブロック２１５）内にて隣接する３つのツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の設定についてまず説明する。図９は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータをリバースモードで読み出す場合について説明する図であり、図１０はその時の選択ブロックでの電圧設定を示している。
【００５６】
この場合、ツインメモリセル１００［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し用ワード線選択電圧としてＶｄｄ（例えば１．８Ｖ）を印加して、その行の各トランジスタＴ２をオンさせる。また、ツインメモリセル１００［ｉ］の左側（対向セル）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせる。ツインメモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）を印加する。
【００５７】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００５８】
図１１は、ツインメモリセル１００［ｉ］の右側（選択セル側）のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００５９】
図１１に示すように、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には、コントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には、選択サイドのコントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００６０】
ここで、データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定されている。
【００６１】
従って、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００６２】
ここで、図１０に示すように、データ読み出し時には対向セルに接続されたビット線ＢＬ［ｉ］（不純物層１１０［ｉ］）をセンスアンプに接続し、他のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、対向セルに接続されたビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、対向サイドのビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【００６３】
なお本実施の形態では、図１０に示すように、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択トランジスタ２１７Ｂが接続されている。
【００６４】
これらの選択トランジスタ２１７Ａ，１２７Ｂはサイズの関係で電流駆動能力を高く確保することは困難であり、本実施の形態では例えばチャネル幅Ｗ＝０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
【００６５】
センスアンプに接続されるビット線ＢＬ［ｉ］には上述の電流を確保する必要上、ビット線選択トランジスタ２１７Ａのゲート電圧を図示しない昇圧回路を介して供給して、例えば４．５Ｖの電圧を供給している。
【００６６】
一方、図１０の選択サイドのＭＯＮＯＳメモリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となる。このため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧をＶｄｄに設定している。このゲートには４．５Ｖを供給しなくてもよいので、上述の昇圧回路（チャージポンプ）の負荷を少なくできる。
【００６７】
なお、選択ブロック内の非選択セルについては、表１の通りの電圧設定となる。
【００６８】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図１２に示す。図１２において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図１０に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【００６９】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図１３に示す。
【００７０】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。
【００７１】
（メモリセルのプログラミング）
図１４は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）のデータプログラミングについて説明する図であり、図１５は選択ブロック内の電圧設定の様子を示している。このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００７２】
図１４では、図９と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例えば２．５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされている。ここで、オーバライド電位とは、ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ（選択側の素子とは反対側の素子）のプログラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせてプログラム電流を流すために必要な電位である。また、図１５の各ワードゲート１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ）に設定される。
【００７３】
次に、ビット線ＢＬの電圧設定について、図１６を参照して説明する。図１６は、ビット線ＢＬに接続されるＹパス回路４００の内部を概略的に示している。
【００７４】
このＹパス回路４００内には、ビット線ＢＬをセンスアンプまたはビット線ドライバに接続するための第１のトランジスタ４０１と、それ以外の経路に接続するための第２のトランジスタ４０２とが設けられる。第１，第２のトランジスタ４０１，４０２のゲートには相反する信号ＹＳ０，／ＹＳＯが入力される。
【００７５】
第２のトランジスタ４０２のソースには、スイッチ４０３を介して電源電圧Ｖｄｄ（１．８Ｖ）と、例えば５μＡの定電流を流す定電流源４０４が設けられている。
【００７６】
プログラム時には、図１４及び図１５のビット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図１６の第１のトランジスタ４０１を介してビット線ドライバに接続されて、プログラム用ビット線電圧である例えば５Ｖに設定される。
【００７７】
また、ビット線ＢＬ［ｉ＋２］は、図１６の第２のトランジスタ４０２及びスイッチ４０３を介してＶｄｄに設定される。
【００７８】
ビット線ＢＬ［ｉ−１］，［ｉ］は共に、図１６の第２のトランジスタ４０２及びスイッチ４０３を介して定電流源４０４に接続される。ただし、ビット線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、そのコントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフしており、電流が流れないため定電流源４０４を介して０Ｖに設定される。
【００７９】
こうすると、ツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【００８０】
ここで、プログラム用ワード線選択電圧を約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ［ｉ］を０Ｖとする方法もある。本実施の形態では、プログラム用ワード線選択電圧を約１Ｖと上げてソース・ドレイン間電流を増やしながらも、プログラム時にビット線ＢＬ［ｉ］に流れ込む電流を、定電流源４０４にて制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設定でき、プログラム動作を最適に実施できるようにしている。
【００８１】
上述の動作上、非選択のツインメモリセル１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。このとき、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、本来ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、ビット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。そこで、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止している。また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、メモリセル［ｉ＋１］のトランジスタＴ２をオンしにくくなるため、それによってもディスターブを防止することができる。
【００８２】
また、ビット線ＢＬ［ｉ＋１］に５Ｖを供給する必要があるため、ビット線選択トランジスタ２１７Ｂのゲートには、８Ｖを印加している。一方、ビット線選択トランジスタ２１７Ａのゲートにも同じく８Ｖを印加した。ビット線ＢＬ［ｉ＋２］に上述した理由でＶｄｄに設定する必要上、トランジスタ２１７ＡのゲートにもＶｄｄより高い電圧を印加する必要があるため、トランジスタ２１７Ｂのゲート電圧と同じ８Ｖを使用した。なお、ビット線選択トランジスタ２１７Ａのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
【００８３】
なお、選択ブロック内の非選択セルについては、表１の通りの電圧設定となる。
【００８４】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図１７に示す。図１７において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図１４に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【００８５】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図１８に示す。
【００８６】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。
【００８７】
ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］の各所の電位を、図１９に示すように設定すればよい。
【００８８】
（メモリセルのデータ消去）
図２０は、セクタ０内の全メモリセルを一括してデータ消去するための概略説明図であり、図２１にそのセクタ０の一部のメモリセルに対する設定電圧の様子が図示されている。
【００８９】
図２０では、各ワードゲート１０４の電位は、ワード線ＷＬによって０Ｖに設定され、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧に設定される。さらに、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、ビット線選択トランジスタ２１７Ａ，２１７Ｂ，ビット線ドライバにより例えば４．５〜５Ｖの消去用ビット線電圧に設定される。
【００９０】
こうすると、各ＭＯＮＯＳメモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数のツインメモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【００９１】
また、セクタ内を一括してデータ消去するものに限らず、時分割でデータ消去しても良い。
【００９２】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図２２に示す。図２２において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図１８に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。この対向ブロック内の各セルでは、コントロールゲート線ＣＧとビット線ＢＬとが共に０Ｖであるので、ディスターブが生ずることはない。
【００９３】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表２の通りの電圧設定となり、その様子を図２３に示す。
【００９４】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。ただし、ビット線ＢＬの電圧はほとんど０Ｖに近い電圧であるので、この非選択ブロック内のセルでもディスターブが生ずるとこはない。
【００９５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９６】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００９７】
また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数及びスモールメモリブロック内のメモリセル数については一例であり、他の種々の変形実施が可能である。ちなみに、ラージブロックの分割数を８としたのはメタル配線ピッチの制約から決められた。もしメタル配線ピッチを狭く出来れば、分割数をさらに増やすことができる。例えば１６分割にすれば、１本のコントロールゲート線の負荷容量（ゲート容量）はさらに減るので、より高速駆動が可能となる。ただし、１６分割とするとメインコントロールゲート線の数が増えるので、ライン＆スペースを狭くするか、面積を増大させるしかない。また、コントロールゲートドライバの数も増えるので、その分面積が増大する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】図３に示すスモールメモリブロックとコントロールゲートドライバとの関係を示す回路図である。
【図６】隣接する２セクタ中の２つのメモリブロックとローカルドライバとの関係を示す概略説明図である。
【図７】選択ブロック、それと対向する非選択の対向ブロック、及びその他の非選択ブロックを示す概略説明図である。
【図８】図１に示すメモリセルの等価回路図である。
【図９】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図１０】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１１】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図１２】データ読み出し時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図１３】データ読み出し時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図１４】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図１５】データプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１６】ビット線に接続されるＹパス回路を概略的に示す回路図である。
【図１７】データプログラム時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図１８】データプログラム時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図１９】図１５とは異なる選択サイドのメモリ素子に対するデータプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２０】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図２１】データ消去時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２２】データ消去時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図２３】データ消去時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【符号の説明】
１００  ツインメモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
２０１  グローバルワード線デコーダ
２１０  セクタ領域
２１２  ラージブロック
２１４  メモリブロック
２１５  スモールブロック
２１６  スモールメモリブロック
２１７Ａ，２１７Ｂ  ビット線選択トランジスタ
２２０Ａ，２２０Ｂ  ローカルドライバ
３００，３０１  ＣＧ（コントロールゲート）ドライバ
４００  Ｙパス回路
４０１  第１のトランジスタ
４０２  第２のトランジスタ
４０３  スイッチ
４０４  定電流源
ＷＬ  ワード線
ＢＬ  ビット線（不純物層）
ＭＢＬ  メインビット線
ＳＣＧ  サブコントロールゲート線
ＭＣＧ  メインコントロールゲート線
【図１】
0004715024.tif 000004
【図２】
0004715024.tif 000005
【図３】
0004715024.tif 000006
【図４】
0004715024.tif 000007
【図５】
0004715024.tif 000008
【図６】
0004715024.tif 000009
【図７】
0004715024.tif 000010
【図８】
0004715024.tif 000011
【図９】
0004715024.tif 000012
【図１０】
0004715024.tif 000013
【図１１】
0004715024.tif 000014
【図１２】
0004715024.tif 000015
【図１３】
0004715024.tif 000016
【図１４】
0004715024.tif 000017
【図１５】
0004715024.tif 000018
【図１６】
0004715024.tif 000019
【図１７】
0004715024.tif 000020
【図１８】
0004715024.tif 000021
【図１９】
0004715024.tif 000022
【図２０】
0004715024.tif 000023
【図２１】
0004715024.tif 000024
【図２２】
0004715024.tif 000025
【図２３】
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