(57)【特許請求の範囲】
【請求項１】
キャパシタを内蔵する回路基板の製造方法において、
a) 絶縁ベース材の両面に第一の導体層と第二の導体層とを有する積層板を用意し、前記第一の導体層にメタルマスクを形成し、第一の電極となる前記第二の導体層に積層された前記絶縁ベース材に４５°以下のテーパー状の壁面を有する有底の孔を形成する工程
b) 選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
c) 導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法。
【請求項２】
前記c)の工程において、導電化処理前に、導電性ペーストを前記孔に充填して熱硬化し、平坦化処理することを特徴とするキャパシタを内蔵する回路基板の製造方法。
【請求項３】
前記回路基板が両面可撓性回路基板であることを特徴とする請求項１または請求項２に記載のキャパシタを内蔵する回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路基板の製造方法に関し、特には、キャパシタ構造を内蔵する回路基板の製造方法に関する。
【背景技術】
【０００２】
近年、プリント配線板は軽量化が要求され、かつ、小型・多ピン化されたＢＧＡ（ボール・グリッド・アレイ）やＰＧＡ（ピン・グリッド・アレイ）、ＣＳＰ（チップ・サイズ・パッケージ）等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、配線の高密度化が進むにつれて、各配線パターンが互いに近接しているために、配線間でクロストークノイズが生じたり、また電源ラインやグランドライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体素子や電子部品等を搭載する場合は、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン/オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。これは搭載する半導体素子等の動作信頼性の低下につながり、好ましくない。
【０００３】
そこで、電源電圧を安定化させ、かつスイッチングノイズ等を低減させる目的で、従来から、半導体素子を搭載した半導体パッケージにチップキャパシタ等の容量素子を付設して電源ライン等を「デカップリング」することが行われている。典型的な手法としては、半導体パッケージの半導体素子等が搭載される側と同じ面又はその反対側の面に、チップキャパシタをはんだ付け等により表面実装する方法がある。
【０００４】
また高機能化、高速化が求められる携帯電話、ＰＤＡなどのモバイル機器の実装に許される機器内の空間あるいは基板上の面積はますます小さくなっている。たとえば、小型化が進んでいる携帯電話向けの電子部品の一つとしてキャパシタが挙げられる。携帯電話向けの代表的な小型キャパシタには０６０３（０．６×０．３×０．３ｍｍ）、１００５（１．０×０．５×０．５ｍｍ）等がある。従来技術の問題点としては上記以下の大きさへの小型化は実装が困難なこと、また携帯電話１台につきキャパシタが２５０個程度搭載されていることから部品コストおよび実装コストがかかることが挙げられる。このことから、新しい実装形態として部品を基板に内蔵することにより、新たな実装エリアや空間を確保し三次元的な実装を可能にする部品内蔵基板が開発されている。これまでにも、部品内蔵回路基板としては、抵抗、キャパシタ、インダクタンスなどの受動素子をガラスエポキシ樹脂やセラミックスなどの基材または基板に内蔵する技術開発が行われ、一部実用化されている。
また、特許文献１（Ｐ４段落番号００３１）や特許文献２（Ｐ５段落番号００３１）に記載のキャパシタ内蔵基板は誘電体に電着によるポリイミド等の樹脂を用いている。ポリイミドの比誘電率は約３．３であることから高周波用小型キャパシタの静電容量０．１−１ｐＦ程度を高密度に作り込むことは可能であるが工程が煩雑であり、デカップリングキャパシタに必要な０．００５−０．１μＦ程度の容量を得るためには大面積を必要とすることから高密度化には適さない。また多層基板においては電着にて誘電体を形成できる場所が限定されてしまう。
また、特許文献３（Ｐ２段落番号０００８）に記載されているキャパシタ内蔵基板は誘電体を孔に充填していることから容量を増大させるためには大面積を必要とし、高密度化には適さない。
【０００５】
これらのことから、０．１−１ｐＦ程度の高周波用小型キャパシタと０．００５−０．１μＦ程度のデカップリングキャパシタを同時に高密度に内蔵する基板を製造する方法が望まれていた。静電容量を増大させるためには、両電極間の間隔を狭くすること、すなわち誘電体を薄くすることが重要である。また、誘電体の比誘電率は大きい方が少ない面積で静電容量を大きくすることができる。
【０００６】
図３は特許文献２に記載されている従来のキャパシタ内蔵基板の製造方法を示す工程図であって、先ず同図（１）に示す様に、ポリイミド等の可撓性絶縁ベース材６１の両面に銅箔等の第一の導体層６２、第二の導体層６３を有する、所謂、両面銅張積層板６４を用意し、導体層６２の所要位置に開口６５を形成してマスク層とする。
【０００７】
次に同図（２）に示す様に、上記開口６５により露出された可撓性絶縁ベース材６１に対し、レーザ加工、プラズマエッチング加工、ウエットエッチング加工を施し、キャパシタを形成するための孔６７と、ビアホールを形成するための孔６８を形成する。
【０００８】
次に、同図（３）に示す様に、ビアホールを形成するための孔６８の底面に電着ポリイミドが電着しないようにマスクテープによる保護層を形成するなどして、キャパシタを形成するための孔６７の穴底のみに選択的に電着樹脂６９を電着する。
【０００９】
次に、同図（４）に示すように、ビアホール形成部７０の孔６８の底面と壁面、キャパシタ形成部７１を形成する孔６７の底面と壁面、更には、マスク層の上面に対し導電化処理とめっき処理を施し、めっき皮膜７２を形成する。
【００１０】
次に同図（５）に示す様にめっき皮膜７２および導体層６２、導体層６３に対し、エッチング手法により配線形成加工を行い、キャパシタ構造７３を内蔵する両面可撓性回路基板７４を得る。
【特許文献１】特開２００４-２３５４９０号公報
【特許文献２】特開２００４−３９９０８号公報
【特許文献３】特開２００３−３０４０６０号公報
【特許文献４】特許第３２５１５１５号公報
【特許文献５】特開２００２−３５３６２９号公報
【特許文献６】特開２０００−６８６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、０．１−１ｐＦ程度の高周波用小型キャパシタと０．００５−０．１μＦ程度のデカップリングキャパシタを同じ手法で高密度に内蔵する基板を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的達成のため、本願では、次の発明を提供する。
【００１３】
本発明によれば、キャパシタを内蔵する回路基板の製造方法において、
a) 絶縁ベース材の両面に第一の導体層と第二の導体層とを有する積層板を用意し、前記第一の導体層にメタルマスクを形成し、第一の電極となる前記第二の導体層に積層された前記絶縁ベース材に４５°以下のテーパー状の壁面を有する有底の孔を形成する工程
b) 選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
c) 導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法が採用される。
【発明の効果】
【００１４】
これらの特徴により、本発明は次のような効果を奏する。
【００１５】
本発明によれば、キャパシタを内蔵する回路基板の製造方法において、
a) 絶縁ベース材の両面に第一の導体層と第二の導体層とを有する積層板を用意し、前記第一の導体層にメタルマスクを形成し、第一の電極となる前記第二の導体層に積層された前記絶縁ベース材に４５°以下のテーパー状の壁面を有する有底の孔を形成する工程
b)  選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
c)  導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法においてa)で形成する孔の壁面に４５°以下のテーパーを持たせ、b)で塗布する誘電体を孔の壁面にまで到達させることで、キャパシタ構造部におけるショートをより確実に防止することができる。またインクジェット工法を用い高誘電体を孔底に塗布することから、任意の場所に様々な容量のキャパシタを小面積で形成することが出来る。
【００１６】
この結果、０．１−１ｐＦ程度の高周波用小型キャパシタと０．００５−０．１μＦ程度のデカップリングキャパシタを同じ手法で高密度に内蔵した回路基板を製作することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図示の実施例を参照しながら本発明をさらに説明する。
【００１８】
図１は、本発明の一実施例におけるキャパシタ構造を内蔵する回路基板の製造方法を示す製造工程図であって、先ず、同図（１）に示す様に、ポリイミド等の可撓性絶縁ベース材１の両面に銅箔等の第一の導体層２、第二の導体層３を有する、所謂、両面銅張積層板４を用意し、第一の導体層２の所要位置に通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口を有するメタルマスクを形成するためのレジスト層５を形成する。この工程はドライフィルムレジスト等をラミネーター等により張り合わせることが好ましい。尚、ベース材には２５μｍ厚のポリイミドを用いた。
【００１９】
次に同図（２）に示す様に、上記レジスト層５を用い、通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口６を有するメタルマスク７を形成する。
次に同図（３）に示す様に、上記開口６により露出された可撓性絶縁ベース材１に対しキャパシタを形成するための孔８と、ビアホールを形成するための孔９をレーザー加工手法、プラズマエッチング手法、樹脂エッチング手法等を単独および組み合わせてエッチング除去し、他方面の導体層３に達する有底のキャパシタを形成するための孔８と、ビアホールを形成するための孔９を形成する。ここでは様々な形状の孔を同時に形成し、尚且つ孔の壁面に４５°以下のテーパーをつけるために特許文献４（Ｐ４段落番号００２５〜Ｐ５段落番号００３６）に記載の薬液処理による樹脂エッチング手法にて形成した。この場合、ポリイミドフィルムの種類によって、樹脂エッチング速度が異なることから、可撓性絶縁ベース材１の種類としてはピロメリット酸二無水物と芳香族ジアミンとの重縮合により得られるポリイミドフィルム（例えば米国デュポン社製のカプトン、鐘淵化学株式会社のアピカル）あるいはこれに類する構造の熱可塑性ポリイミド等が好適である。
【００２０】
また孔の壁面を４５°以下のテーパー状に加工する理由としては、次工程の誘電体を塗布する際に、ペーストをテーパー状の壁面にまで到達させることで、キャパシタ構造部におけるショートを確実に防止するためである。ベース材には２５μｍ厚のポリイミドを用いていることから孔の壁面を４５°以下のテーパー状にすることで、誘電体を塗布する際の位置ずれ許容量は±１０μｍであることから、インクジェット工法で十分対応することができる。ここでは上孔径と下穴径の差を４０μｍと設計した。
次に同図（４）に示す様に、誘電体１０を孔８により露出した第二の導体層上にインクジェット工法を用いて塗布し、熱硬化させる。ここではキャパシタ構造部におけるショートを防止するために第二の導体層３上に隙間なく誘電体を描画することが必要である。そこで同図（４）に示す様に、可撓性絶縁ベース材１に形成された孔の壁面まで到達させるよう誘電体を描画した。またデカップリングキャパシタは本方式では１００ｍｍ２
程度の面積を必要とすることから、底面はスクリーン印刷を用い、壁面部はインクジェット工法を用いることも有効である。特許文献１（Ｐ４段落番号００３１）や特許文献２（Ｐ５段落番号００３１）のように誘電体に電着ポリイミドを用いる場合には、ポリイミドを析出させない部分をマスクテープ等で保護しなければならないが、高誘電ペーストを用いればインクジェット工法やスクリーン印刷により任意の場所にのみ塗布することができることから、工程の簡略化を図ることが出来ると共に、誘電体の比誘電率や膜厚並び塗布面積を変える事で任意の静電容量を得ることが出来る。またインクジェット用のインクはスクリーン印刷用ペーストに比べ溶剤分が多いため熱硬化後の膜減りも多い。このことから同じ誘電率のインクを用いてもスクリーン印刷で形成した誘電体に比べインクジェットで形成した誘電体が薄くなることから、高容量のキャパシタを形成することができる。インクジェット工法での誘電体描画の際に、１度の描画では表面に１．５μｍ程度の凹凸ができるが、３度の描画では膜厚３．５μｍ程度で表面の凹凸は０．２μｍ程度まで小さくなる。ここではピンホールによるショートを確実に防止するために５度の描画で５μｍの膜厚を形成した。
【００２１】
次に同図（５）に示す様に、第一の導体層２ならびに孔８により露出した第二の導体層３上に塗布した誘電体１０、ならびに孔８の壁面および孔９により露出した第二の導体層３上と孔９の壁面に対し導電化処理を行い、めっき皮膜１１を形成する。
【００２２】
次に同図（６）に示す様に、第一の導体層２、第二の導体層３ならびにめっき皮膜１１に対しフォトファブリケーション手法によるエッチング手法を用いて、回路パターン１２、１３を形成することで、キャパシタ構造を内蔵する両面可撓性回路基板１４を得る。
【００２３】
上記実施例のキャパシタの設計例として式（１）より厚さ５μｍで１００ｍｍ２ の誘電体膜を第二の導体層上に残した場合の静電容量はおよそ０．００５μＦとなる。
【００２４】
【数１】
0004772586.tif 000002
ここで、Ｃ：静電容量（Ｆ）、ε０：真空の誘電率８．８５×１０−１２（Ｆ/ｍ）、ε：比誘電率、特許文献５（Ｐ３段落番号００１５）に記載の誘電ペーストの場合約６０、ｓ：面積（ｍ２）、ｄ：厚さ（ｍ）。
【００２５】
このサイズであれば基板に搭載するＱＦＰなどのチップ部品の下に内蔵することが可能となるために高密度化の妨げにならない。また誘電体の厚さ、面積を変更することにより、基板上の静電容量の値を任意に制御可能である。例えば携帯電話等に用いられる高周波用小型キャパシタの静電容量は０．１−１ｐＦ程度であることから０４０２（０．４×０．２×０．２ｍｍ）以下の大きさに製造することが可能である。実際に誘電ペーストの厚さ５μｍ、φ５０μｍの大きさで０．２ｐＦの静電容量を得ることが出来る。よって実装面積を大きく削減することができる。
【００２６】
また、本発明では、塗布するインクにカーボン含有インクを用いることで、キャパシタ構造だけでなく抵抗素子も併せて内蔵することができる。
【００２７】
また、本発明によるキャパシタ構造を内蔵する両面回路基板をコア基板とした多層基板も製作可能である。むろんビルド層にも形成可能であることから、コア基板とビルド層ともに本発明によるキャパシタ構造を内蔵する両面回路基板を用いることができる。
【００２８】
図２は、本発明の他の実施例におけるキャパシタ構造を内蔵する回路基板の製造方法を示す製造工程図であって、先ず、同図（１）に示す様に、ポリイミド等の可撓性絶縁ベース材４１の両面に銅箔等の第一の導体層４２、第二の導体層４３を有する、所謂、両面銅張積層板４４を用意し、第一の導電層４２の所要位置に通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口を有するメタルマスクを形成するためのレジスト層４５を形成する。この工程はドライフィルムレジスト等をラミネーター等により張り合わせることが好ましい。尚、ベース材には２５μｍ厚のポリイミドを用いた。
【００２９】
次に同図（２）に示す様に、上記レジスト層４５を用い、通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口４６を有するメタルマスク４７を形成する。
次に同図（３）に示す様に、上記開口４６により露出された可撓性絶縁ベース材４１に対しレーザー加工手法、プラズマエッチング手法、樹脂エッチング手法等を単独および組み合わせてエッチング除去し、他方面の導体層４３に達する有底のキャパシタを形成するための孔４８と、ビアホールを形成するための孔４９を形成する。ここでは様々な形状の孔を同時に形成し、尚且つ孔の壁面に４５°以下のテーパーをつけるために特許文献４（Ｐ４段落番号００２５〜Ｐ５段落番号００３６）に記載の薬液処理による樹脂エッチング手法にて形成した。この場合、ポリイミドフィルムの種類によって、樹脂エッチング速度が異なることから、可撓性絶縁ベース材１の種類としてはピロメリット酸二無水物と芳香族ジアミンとの重縮合により得られるポリイミドフィルム（例えば米国デュポン社製のカプトン、鐘淵化学株式会社のアピカル）あるいはこれに類する構造の熱可塑性ポリイミド等が好適である。
【００３０】
また孔の壁面を４５°以下のテーパー状に加工する理由としては、次工程の誘電体を塗布する際に、ペーストをテーパー状の壁面にまで到達させることで、キャパシタ構造部におけるショートを確実に防止するためである。
ベース材には２５μｍ厚のポリイミドを用いていることから孔の壁面を４５°以下のテーパー状にすることで、誘電体を塗布する際の位置ずれ許容量は±１０μｍであることから、インクジェット工法で十分対応することができる。ここでは上孔径と下穴径の差を４０μｍと設計した。
【００３１】
次に同図（４）に示す様に、誘電体５０を孔４８により露出した第二の導体層上にインクジェット工法を用いて塗布し、熱硬化させる。ここではキャパシタ構造部におけるショートを防止するために第二の導体層３上に隙間なく誘電体を描画することが必要である。
そこで同図（４）に示す様に、可撓性絶縁ベース材４１に形成された孔の壁面まで到達させるよう誘電体を描画することとした。またデカップリングキャパシタは本方式では１００ｍｍ２
程度の面積を必要とすることから、底面はスクリーン印刷を用い、壁面部はインクジェット工法を用いることも有効である。特許文献１（Ｐ４段落番号００３１）や特許文献２（Ｐ５段落番号００３１）のように誘電体に電着ポリイミドを用いる場合には、ポリイミドを析出させない部分をマスクテープ等で保護しなければならないが、高誘電ペーストを用いればインクジェット工法やスクリーン印刷により任意の場所にのみ塗布することができることから、工程の簡略化を図ることが出来ると共に、誘電体の比誘電率や膜厚並び塗布面積を変える事で任意の静電容量を得ることが出来る。またインクジェット用のインクはスクリーン印刷用ペーストに比べ溶剤分が多いため熱硬化後の膜減りも多い。
このことから同じ誘電率のインクを用いてもスクリーン印刷で形成した誘電体に比べインクジェットで形成した誘電体が薄くなることから、高容量のキャパシタを形成することができる。インクジェット工法での誘電体描画の際に、１度の描画では表面に１．５μｍ程度の凹凸ができるが、３度の描画では膜厚３．５μｍ程度で表面の凹凸は０．２μｍ程度まで小さくなる。ここではピンホールによるショートを確実に防止するために５度の描画で５μｍの膜厚を形成した。
次に同図（５）に示す様に、特許文献６（Ｐ４段落番号００１３、図３）に記載の工法を用いて導電性ペースト５１を全ての孔に充填し、熱硬化させる。
次に同図（６）に示す様に、導電性ペーストを研磨により第一の導体層と併せて平坦化する。
【００３２】
次に同図（７）に示す様に、第一の導体層４２ならび導電ペースト５１に対し導電化処理を行い、めっき皮膜５２を形成する。
【００３３】
次に同図（８）に示す様に、第一の導体層４２、第二の導体層４３ならびにめっき皮膜５２に対しフォトファブリケーション手法によるエッチング手法を用いて、回路パターン５３、５４を形成することで、キャパシタ構造を内蔵する両面可撓性回路基板５５を得る。
【００３４】
このように誘電体を熱硬化させた後に全ての孔や溝を導電性ペーストで充填することでキャパシタと層間接続を同時に形成することができ、熱硬化させ表面を研磨した後にめっき処理を行うことで接続信頼性を確保することができる。層間の導通をめっき処理のみで行う場合には、キャパシタ内蔵基板をコア基板とした多層基板を製作する上でビアのスタック構造が取れない部分が発生することで高密度化に限界があり、尚且つ配線部と共にビア部を充填しなければならないために層間接着剤を厚くする必要がある。しかし、本構造のようにすべての孔や溝を導電ペーストで充填し、めっきを施したキャパシタ内蔵基板をコア基板として多層基板を製作すれば、ビルド部には任意の場所にビアを形成することも可能となることから高密度化に寄与し、尚且つ配線部のみを充填することから層間接着剤を薄くすることが出来る。これは、導電性ペースト熱硬化後の研磨量やめっき厚を最適化することで、より層間接着剤の薄膜化の可能性があり、接続信頼性向上に大きく寄与する。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施例におけるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【図２】本発明の他の実施例におけるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【図３】従来工法によるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【符号の説明】
【００３６】
１    可撓性絶縁ベース材
２    第一の導体層
３    第二の導体層
４    両面銅張積層板
５    レジスト層
６    開口
７    メタルマスク
８    孔
９    孔
１０  誘電体
１１  めっき皮膜
１２  回路パターン
１３  回路パターン
１４  両面可撓性回路基板
【図１】
0004772586.tif 000003
【図２】
0004772586.tif 000004
【図３】
0004772586.tif 000005