(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、曲面が外側に向き、互いに離隔されているスペーサ状浮遊ゲート及びスペーサ状ダミーパターンと、
前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁に接して形成されている絶縁膜スペーサ対と、
前記絶縁膜スペーサ対の内側に自己整列方式で形成された制御ゲートと、
前記スペーサ状浮遊ゲートと前記制御ゲートとの間に介在しているトンネル絶縁膜と、
前記スペーサ状浮遊ゲート及び前記スペーサ状ダミーパターンの外側の前記半導体基板内に形成されたソース及びドレイン領域と、
を備えることを特徴とするスプリットゲート型メモリ素子。
【請求項２】
前記スペーサ状浮遊ゲートは、前記曲面の反対側に前記ゲート絶縁膜の一部を覆う延長部を有することを特徴とする請求項１に記載のスプリットゲート型メモリ素子。
【請求項３】
前記延長部は、前記スペーサ状浮遊ゲートの側壁に接している絶縁膜スペーサの長さに延びていることを特徴とする請求項２に記載のスプリットゲート型メモリ素子。
【請求項４】
前記スペーサ状浮遊ゲートの外側に形成されたソース及びドレイン領域は、前記スペーサ状浮遊ゲートにオーバーラップされ、前記スペーサ状ダミーパターンの外側に形成されたソース及びドレイン領域は、前記制御ゲートにオーバーラップされていることを特徴とする請求項１に記載のスプリットゲート型メモリ素子。
【請求項５】
前記スペーサ状浮遊ゲートは、ポリシリコンからなることを特徴とする請求項１に記載のスプリットゲート型メモリ素子。
【請求項６】
前記絶縁膜スペーサ対は、酸化膜スペーサであることを特徴とする請求項１に記載のスプリットゲート型メモリ素子。
【請求項７】
前記スペーサ状ダミーパターンの外側に形成されたソース及びドレイン領域に垂直な鏡面対称にスプリットゲート型メモリ素子がさらに形成されていることを特徴とする請求項１に記載のスプリットゲート型メモリ素子。
【請求項８】
半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に曲面が外側に向き互いに離隔されているスペーサ状浮遊ゲート及びスペーサ状ダミーパターンを形成する段階と、
前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁に絶縁膜スペーサ対を形成する段階と、
前記絶縁膜スペーサ対上にトンネル絶縁膜を形成する段階と、
前記絶縁膜スペーサ対の内側に自己整列方式で制御ゲートを形成する段階と、
前記スペーサ状浮遊ゲート及び前記スペーサ状ダミーパターンの外側の前記半導体基板内にソース及びドレイン領域を形成する段階と、
を含むことを特徴とするスプリットゲート型メモリ素子の製造方法。
【請求項９】
前記スペーサ状浮遊ゲートは、前記曲面の反対側に前記ゲート絶縁膜の一部を覆う延長部を有するように形成されることを特徴とする請求項８に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１０】
前記スペーサ状浮遊ゲートのサイズは、スペーサ状に形成された部分と前記延長部との長さをそれぞれ調節することにより変更されることを特徴とする請求項９に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１１】
前記絶縁膜スペーサ対の形成後、前記スペーサ状ダミーパターンを除去する段階をさらに含むことを特徴とする請求項８に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１２】
半導体基板上に開口部を挟んで互いに分離された絶縁膜パターンを形成する段階と、
前記絶縁膜パターンの前記開口部の反対側の下端を一部除去して凹溝を形成する段階と、
前記半導体基板と前記絶縁膜パターンとの間の前記半導体基板の全面にゲート絶縁膜を形成する段階と、
前記絶縁膜パターンの側壁にスペーサ状浮遊ゲート及びスペーサ状ダミーパターンを形成する段階と、
前記絶縁膜パターンを除去する段階と、
前記開口部の部位にイオンを注入して低濃度注入領域を形成する段階と、
前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁に絶縁膜スペーサ対を形成する段階と、
前記絶縁膜スペーサ対上にトンネル絶縁膜を形成する段階と、
前記絶縁膜スペーサ対の内側に自己整列方式で制御ゲートを形成する段階と、
前記低濃度注入領域の反対側の前記スペーサ状浮遊ゲートの外側にイオンを注入してソース及びドレイン領域を形成する段階と、
前記低濃度注入領域とオーバーラップされる高濃度注入領域を形成することによって、ＬＤＤ構造型ソース及びドレイン領域を形成する段階と、
を含むことを特徴とするスプリットゲート型メモリ素子の製造方法。
【請求項１３】
前記絶縁膜パターンはエッチング選択比の異なる少なくとも２種の膜の積層膜で形成され、前記凹溝は最下層膜をエッチングすることにより形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１４】
前記絶縁膜パターンは酸化膜と窒化膜との積層膜で形成され、前記凹溝は前記酸化膜を湿式エッチングすることにより形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１５】
前記スペーサ状浮遊ゲートは、前記凹溝を充填するように形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１６】
前記スペーサ状浮遊ゲートのサイズを調節するために前記凹溝の深さを調節することを特徴とする請求項１５に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１７】
前記ゲート絶縁膜は、熱酸化膜で形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１８】
前記スペーサ状浮遊ゲートは、ポリシリコンで形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項１９】
前記絶縁膜スペーサ対は、酸化膜で形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項２０】
前記ソース及びドレイン領域の形成後に、熱処理を行って前記ソース及びドレイン領域を前記スペーサ状浮遊ゲートにオーバーラップさせ、前記低濃度注入領域を前記制御ゲートにオーバーラップさせる段階をさらに含むことを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【請求項２１】
前記制御ゲートは、ポリシリコン、シリサイド、ポリサイドまたは金属層のいずれかで形成されることを特徴とする請求項１２に記載のスプリットゲート型メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲート型メモリ素子及びその製造方法に係り、詳細には制御ゲートが自己整列方式で形成されたスプリットゲート型不揮発性半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ素子は、電気的にデータの消去／保存が可能であると共に、電源が供給されなくてもデータが保存できるので、移動通信システム、メモリカードなどを含む多様な分野においてその応用が増加しつつある。不揮発性半導体メモリ素子を構成するトランジスタは浮遊ゲート(ｆｌｏａｔｉｎｇ  ｇａｔｅ)、絶縁膜、及び制御ゲートが積層されているゲート構造物を含むスタックゲートトランジスタであるか、またはスプリットゲート構造物を含むスプリットゲートトランジスタでありうる。
【０００３】
図１は、従来のスプリットゲートトランジスタを有する不揮発性半導体メモリ素子(以下スプリットゲート型メモリ素子という)の断面図である。
図１を参照すれば、従来のスプリットゲート型メモリ素子では、半導体基板１０の所定領域にソース領域１５が形成され、ソース領域１５の両側に隣接した半導体基板１０上に一対の浮遊ゲート２０が配置されている。浮遊ゲート２０の上面は楕円形酸化膜２５により覆われている。浮遊ゲート２０のソース領域１５の反対側壁は、各々制御ゲート３０で覆われれる。制御ゲート３０は、浮遊ゲート２０側壁から延びて、一方向では楕円形酸化膜２５の上面を覆っており、他の方向では浮遊ゲート２０のソース領域１５の反対側に隣接した半導体基板１０の一部を覆う。制御ゲート３０に隣接した半導体基板１０内ににはドレイン領域３５が配置されている。ドレイン領域３５は、制御ゲート３０の下部に一部重複する。浮遊ゲート２０と半導体基板１０との間にゲート絶縁膜４０が形成され、制御ゲート３０と半導体基板１０との間には浮遊ゲート２０の下部から拡張されたゲート絶縁膜４０と、浮遊ゲート２０の側壁から拡張されたトンネル絶縁膜４５とが積み重なっている。トンネル絶縁膜４５は、制御ゲート３０の形状通りにパターニングされている。
【０００４】
前記のように、スプリットゲート型メモリ素子では、浮遊ゲート２０と制御ゲート３０とが分離された構造を有する。浮遊ゲート２０は、外部と電気的に完全に絶縁された孤立構造を有するが、この浮遊ゲート２０への電子注入(書込み)と放出(消去)によってセルの電流が変わる性質を利用してデータを保存する。書込みモードにおいてソース領域１５に例えば１５Ｖ以上の高電圧を印加し、ドレイン領域３５に適切な電圧を印加すれば、制御ゲート３０に隣接した浮遊ゲート２０下部の半導体基板１０でホット電子がゲート絶縁膜４０を通過して浮遊ゲート２０内に注入される。消去モードにおいては、制御ゲート３０に１５Ｖ以上の電圧を印加すれば、浮遊ゲート２０の先端(ｔｉｐ)に高電界が印加されて浮遊ゲート２０内の電子が制御ゲート３０に放出される。このように、浮遊ゲート２０への電子注入は、チャンネルでホット電子を通じたＣＨＥＩ(Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ)方式でなされており、電子放出には、浮遊ゲート２０と制御ゲート３０と間のトンネル絶縁膜４５を通じたＦ−Ｎ(Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ)トンネリングが用いられる。
【０００５】
前述したスプリットゲート型メモリ素子は、例えば次のような方法で製造できる。まず、半導体基板１０の全面にゲート絶縁膜４０を形成する。次に、ゲート絶縁膜４０上に浮遊ゲート２０を形成するための第１ポリシリコン膜を所定厚さに形成した後、フォトリソグラフィ工程を用いてパターニングする。次いで、第１ポリシリコン膜を熱酸化させる。これにより、浮遊ゲート２０及びその上部を覆う楕円形酸化膜２５が形成される。
【０００６】
次に、楕円形酸化膜２５が形成された半導体基板１０の全面にＣＶＤ(ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏn)などの方法を用いて絶縁膜を形成する。そして、フォトリソグラフィ工程を用いて絶縁膜をパターニングして、図示したようなトンネル絶縁膜４５を形成する。
次に、制御ゲート３０を形成するための工程を行う。例えば、ポリシリコンで形成される制御ゲート３０は、トンネル絶縁膜４５まで形成された半導体基板１０上にポリシリコンを等角的に蒸着して第２ポリシリコン膜を形成し、フォトリソグラフィ工程を行ってパターニングすることにより形成される。
【０００７】
前記のように、従来、スプリットゲート型メモリ素子の製造方法においては、制御ゲート３０及び浮遊ゲート２０をパターニングして所定の長さとサイズとを定義するのに、フォトリソグラフィが用いられる。ところが、フォトリソグラフィ工程ではローディング現象、及び相当なオーバーラップ変動をもたらす誤整列が発生しうる。
【０００８】
誤整列が発生すれば、セル間の制御ゲート３０の有効チャンネル長の差を誘発することによって、図示したような鏡面対称である両セル、すなわち偶数セル(有効チャンネル長：Ｌ１)/奇数セル(有効チャンネル長：Ｌ２)間の特性差が発生する。制御ゲート３０の有効チャンネル長におけるこのような変動は、メモリセルのスレショルド電圧の変動をもたらす。それだけでなく、浮遊ゲート２０のサイズ定義がフォトリソグラフィ工程によるので、浮遊ゲート２０のサイズをフォトリソグラフィ装備の露光限界以下に縮少することが非常にむずかしい。
【０００９】
このような問題点を改善するために、特許文献１に記載のような自己整列方式でコントロールゲートを形成する方法が提案された。特許文献１に開示された発明は自己整列されたコントロールゲートを達成することによって、素子の集積度及び効率を増加させるフラッシュメモリに関するものである。
【特許文献１】米国特許第６，５１８，１１０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、セル縮少に適合した構造を有するスプリットゲート型メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、フォトリソグラフィによる誤整列問題のないスプリットゲート型メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明に係るスプリットゲート型メモリ素子は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、曲面が外側に向き、互いに離隔されているスペーサ状浮遊ゲート及びスペーサ状ダミーパターンとを備える。前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁には絶縁膜スペーサ対が接して形成されている。前記絶縁膜スペーサ対の内側には、制御ゲートが自己整列方式で形成されている。前記スペーサ状浮遊ゲートと前記制御ゲートとの間にはトンネル絶縁膜が介在しており、前記スペーサ状浮遊ゲート及び前記スペーサ状ダミーパターンの外側の前記半導体基板内にはソース及びドレイン領域が形成されている。
【００１２】
この際、前記スペーサ状浮遊ゲートは、前記曲面の反対側に前記ゲート絶縁膜の一部を覆う延長部を有する構造でありうる。その場合、前記スペーサ状浮遊ゲートのサイズは、スペーサ状に形成された部分の長さと前記延長部長とを合わせた長さとなる。そして、前記延長部は、前記スペーサ状浮遊ゲートの側壁に接している前記絶縁膜スペーサの長さに延びうる。前記スペーサ状浮遊ゲートの外側に形成されたソース及びドレイン領域は、前記スペーサ状浮遊ゲートにオーバーラップされており、前記スペーサ状ダミーパターンの外側に形成されたソース及びドレイン領域は、前記制御ゲートにオーバーラップされていることが望ましい。前記ゲート絶縁膜は熱酸化膜でありうる。前記スペーサ状浮遊ゲートはポリシリコンでありうる。前記絶縁膜スペーサは酸化膜スペーサでありうる。そして前記制御ゲートはポリシリコン、シリサイド、ポリサイドまたは金属層のいずれかでありうる。
【００１３】
それだけでなく、このような構造のスプリットゲート型メモリ素子が、前記スペーサ状ダミーパターンの外側に形成されたソース及びドレイン領域に垂直な鏡面対称にさらに形成されうる。
前記他の技術的課題を達成するための本発明に係るスプリットゲート型メモリ素子の製造方法では、半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に曲面が外側に向き、互いに離隔されているスペーサ状浮遊ゲート及びスペーサ状ダミーパターンを形成する。前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁に接する絶縁膜スペーサ対を形成し、前記絶縁膜スペーサ対上にトンネル絶縁膜を形成する。前記絶縁膜スペーサ対の内側に自己整列方式で制御ゲートを形成した後、前記スペーサ状浮遊ゲート及び前記スペーサ状ダミーパターンの外側の前記半導体基板内にソース及びドレイン領域を形成する。
【００１４】
前記浮遊ゲートは、前記曲面の反対側に前記ゲート絶縁膜の一部を覆う延長部を含むように形成でき、その場合、前記浮遊ゲートのサイズはスペーサ状に形成された部分と前記延長部との長さをそれぞれ調節して変更できる。前記絶縁膜スペーサ対の形成後には、前記ダミーパターンを除去する段階をさらに含んでもよい。
【００１５】
前記他の技術的課題を達成するための本発明に係る他のスプリットゲート型メモリ素子の製造方法では、半導体基板上に開口部を挟んで互いに分離された絶縁膜パターンを形成する。前記絶縁膜パターンの前記開口部の反対側の下端を一部除去して凹溝を形成した後、前記半導体基板と前記絶縁膜パターンとの間の前記半導体基板全面にゲート絶縁膜を形成する。前記絶縁膜パターンの側壁にスペーサ状浮遊ゲート及びスペーサ状ダミーパターンを形成し、前記絶縁膜パターンを除去する。次に、前記開口部の部位にイオンを注入して低濃度注入領域を形成する。次いで、前記スペーサ状浮遊ゲートと前記スペーサ状ダミーパターンとが対向する側壁に接する絶縁膜スペーサ対を形成し、前記絶縁膜スペーサ対上にトンネル絶縁膜を形成する。前記絶縁膜スペーサ対の内側に自己整列方式で制御ゲートを形成した後、前記低濃度注入領域の反対側の前記スペーサ状浮遊ゲートの外側にイオンを注入して前記半導体基板内にソース及びドレイン領域を形成する。次いで、前記低濃度注入領域とオーバーラップされる高濃度注入領域を形成することによって、ＬＤＤ構造型ソース及びドレイン領域を形成する。
【００１６】
望ましくは、前記絶縁膜パターンは、酸化膜と窒化膜との積層膜で形成し、前記凹溝は、前記酸化膜を湿式エッチングして形成する。前記スペーサ状浮遊ゲートは、前記凹溝を充填するように形成する。前記スペーサ状浮遊ゲートのサイズを調節するために前記凹溝の深さを調節すればよい。前記ゲート絶縁膜は熱酸化膜で形成でき、前記スペーサ状浮遊ゲートはポリシリコンで形成でき、前記絶縁膜スペーサは酸化膜で形成できる。前記トンネル絶縁膜は、５０Åから２００Åの厚さに形成できる。前記ソース及びドレイン領域の形成後に、熱処理をさらに行って前記ソース及びドレイン領域を前記スペーサ状浮遊ゲートにオーバーラップさせ、前記低濃度注入領域を前記制御ゲートにオーバーラップさせることが望ましい。前記制御ゲートは、ポリシリコン、シリサイド、ポリサイドまたは金属層のいずれかで形成でき、前記シリサイドの種類としては、タングステンシリサイド、コバルトシリサイド、チタンシリサイドなどがある。
【００１７】
本発明に係るスプリットゲート型メモリ素子では、浮遊ゲートをスペーサ状に形成したので、フォトリソグラフィを用いる素子に比べてフォトリソグラフィ装備の露光限界による影響を受けない。したがって、セル縮少が容易な構造である。また、本発明に係るスプリットゲート型メモリ素子の製造方法では、自己整列方式を用いて制御ゲートを形成するので、誤整列問題がなくて制御ゲートの有効チャンネル長がセルごとに同一である。したがって、セル間の特性差が発生しない。
【発明の効果】
【００１８】
本発明によれば、誤整列が発生し易いフォトリソグラフィ技術の代りに自己整列技術を使用するので、制御ゲートの有効チャンネル長における公差または変動が相当に改善できる。したがって、フラッシュメモリのような素子に適用される場合、セルごとに均一の特性を持たせて良好な特性を確保しうる。
また、浮遊ゲートの形成にスペーサ方式を用いるので、フォトリソグラフィ装備の影響を受けず、その結果、浮遊ゲートのサイズがフォトリソグラフィ装備の露光限界で制限されずにセルサイズの縮少に有利である。浮遊ゲートのサイズは、スペーサのサイズ及び/または延長部の長さを調節することで変更しうる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面に基づき、本発明に係るスプリットゲート型メモリ素子及びその製造方法に関する望ましい実施例を説明する。しかし、本発明は以下に開示される実施例により限定されず、相異なる多様な形態で具現されうる。以下の実施例は、単に本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものであり、本発明は請求の範囲の範ちゅうにより定義される。図面において同じ参照符号は同じ要素を示す。また、後続する説明で多数の特定細部は本発明の完全な理解のために提供されたものである。しかし、当業者ならばこれら特定細部がなくても本発明の実施が可能であることがわかる。
【００２０】
図２から図１２は、本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子及びその製造方法を示す断面図である。
まず、図２に示すように、半導体基板１１０上に開口部１１５を挟んで互いに分離された絶縁膜パターン１３０を形成する。絶縁膜パターン１３０は、エッチング選択比の異なる少なくとも２種の膜の積層膜で形成しうる。望ましくは、絶縁膜パターン１３０は、酸化膜１２０と窒化膜１２５との積層膜で形成する。このような絶縁膜パターン１３０を形成するために、酸化膜１２０と窒化膜１２５とを半導体基板１１０上の全面に蒸着した後、開口部１１５を定義する第１フォトレジストパターン(図示せず)を形成して通常のフォトリソグラフィ工程を用いてパターニングし、その第１フォトレジストパターンをアッシングとストリップで除去する。ここで、窒化膜１２５の代わりに酸化窒化膜を形成してもよい。後続して形成される浮遊ゲートは、絶縁膜パターン１３０の側壁に形成されるため、浮遊ゲートの高さは絶縁膜パターン１３０の厚さに左右される。したがって、形成しようとする浮遊ゲートの高さを考慮して、絶縁膜パターン１３０を構成する酸化膜１２０と窒化膜１２５との厚さを決定する必要がある。
【００２１】
酸化膜１２０は、シリコン酸化膜で形成でき、通常の蒸着法、例えばＣＶＤ、ＳＡＣＶＤ(Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ)、ＬＰＣＶＤ(Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ)、またはＰＥＣＶＤ(Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ)によるか、あるいは熱酸化法による。ＣＶＤを用いる場合、ＳｉＨ4、Ｓｉ2Ｈ6及びＮ2Ｏガスを反応ガスとして使用して、ＭＴＯ(ｍｉｄｄｌｅ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ)に形成できる。酸化膜１２０は、形成しようとする浮遊ゲートの高さ、素子の規模などを考慮して適当な厚さに形成するが、例えば５００Å〜１０００Å程度の厚さに形成する。
【００２２】
窒化膜１２５は、シリコン窒化膜等で形成でき、５００℃〜８５０℃の温度でＳｉＨ4とＮＨ3の反応を利用したＬＰＣＶＤ法により形成しうる。窒化膜１２５の厚さも、形成しようとする浮遊ゲートの高さ、素子の規模を考慮して決定するが、例えば約１０００Å〜３０００Å程度に形成する。窒化膜１２５のパターニングにはフッ化炭素系ガスを使用しうる。例えば、ＣxＦy系、ＣaＨbＦc系ガス、例えばＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、ＣＨ4、Ｃ2Ｈ2、Ｃ4Ｆ6のようなガスまたはこれらの混合ガスを使用しうる。この時、雰囲気ガスとしてはＡｒガスを使用しうる。
【００２３】
次に、図３に示すように、開口部１１５側の酸化膜１２０部位を保護する第２フォトレジストパターン１３５を形成した後、開口部１１５の反対側に露出された酸化膜１２０部位を湿式エッチングして凹溝１４０を形成する。例えば、酸化膜１２０の側壁をフッ酸(ＨＦ)希釈液に露出させることによって凹溝１４０を形成する。ＨＦ希釈液におけるＨＦと脱イオン水(Ｈ2Ｏ）との混合比率は、例えば１:５〜１０００である。ＨＦ希釈液の代りにＢＯＥ(Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｎｃｈａｎｔ)も使用可能である。窒化膜１２５と酸化膜１２０はエッチング選択比の異なる膜であるから、湿式エッチングにより窒化膜１２５はエッチングされず、酸化膜１２０だけエッチングされながら凹溝１４０が形成される。特に、凹溝１４０内には後続して浮遊ゲートの一部が形成される。したがって、凹溝１４０の深さは浮遊ゲートのサイズを定義するのに用いられるので、その深さを考慮して形成することが望ましい。本実施例では、例えば５０ｎｍ〜１００ｎｍ程度の深さに凹溝１４０を形成する。凹溝１４０の形成後、第２フォトレジストパターン１３５を除去する。
【００２４】
なお、凹溝１４０を形成するために絶縁膜パターン１３０が必ずしも酸化膜と窒化膜との積層膜として形成されるべきものではない。絶縁膜パターン１３０が一層の絶縁膜で形成された場合であれば、凹溝１４０は絶縁膜パターン１３０の下端一部を除去することにより形成される。
次に、図４に示すように、半導体基板１１０と絶縁膜パターン１３０との間の半導体基板１１０全面にゲート絶縁膜１４５を形成する。ゲート絶縁膜１４５は、熱酸化膜で形成すること望ましい。その後、その結果物の全面にポリシリコン膜１５０を形成する。この時、ポリシリコン膜１５０は凹溝１４０を充填するように形成する。ＬＰＣＶＤ法等でポリシリコンを蒸着すれば、段差塗布性に優れ、このような凹溝１４０を充填しうる。また、ポリシリコン膜１５０は、後続して異方性エッチングすることによりスペーサ状に残すので、開口部１１５を完全には充填しないほどの厚さに形成しなければならない。また、ポリシリコン膜１５０を異方性エッチングして形成するスペーサの幅は、前記凹溝１４０の深さと同様に、後続して形成する浮遊ゲートのサイズを定義するのに利用される。ポリシリコン膜１５０の厚さが結果的にスペーサの幅を決定するので、所望のサイズの浮遊ゲートを形成するためには適正な厚さのポリシリコン膜１５０を形成する必要がある。例えば、１０００Å〜３０００Å程度に形成しうる。ここで、ポリシリコン膜１５０は、蒸着と同時にインサイチュ(ｉｎ-ｓｉｔｕ)でドーピングすることにより形成しうる。一方、非ドーピングのポリシリコンを先に形成してから不純物を注入してドーピングしてもよい。この場合、不純物注入工程は、例えば、３０ＫｅＶのエネルギーで２.７×１０14ｉｏｎｓ/ｃｍ2のリン(Ｐ)を注入する工程である。
【００２５】
次に、異方性エッチングを用いてポリシリコン膜１５０をエッチングすることによって、絶縁膜パターン１３０側壁に図５のようなスペーサ状浮遊ゲート１５０ａとスペーサ状ダミーパターン１５０ｂを形成する。ポリシリコン膜１５０のエッチングには、ＨＢｒ、Ｏ2、Ｎ2及びＣＦ4ガスの混合ガスを使用しうる。半導体基板１１０側にバイアスをかけるとエッチングガスの直進性をさらに大きくできる。図示したように、開口部１１５の反対側に形成された浮遊ゲート１５０ａは、凹溝１４０を充填するように形成される。このような本実施例の浮遊ゲート１５０ａは、従来方法のようにフォトリソグラフィにより形成されるものではなく、スペーサ方式で形成されながらそのサイズが定義されるので、従来とは異なってフォトリソグラフィ装備の露光限界による影響を受けない。したがって、浮遊ゲート１５０ａのサイズがフォトリソグラフィ装備の露光限界以下に縮小でき、セルサイズの縮少に有利になる。
【００２６】
次に、図６に示すように、絶縁膜パターン１３０を除去する。これにより、浮遊ゲート１５０ａの曲面の反対側にゲート絶縁膜１４５の一部を覆う延長部１５０ｃがよく露出される。浮遊ゲート１５０ａのサイズは、スペーサ状に形成された部分と延長部１５０ｃとの長さを合わせた値となり、スペーサのサイズ及び/または延長部１５０ｃの長さ、すなわち凹溝１４０の深さを調節することにより、浮遊ゲート１５０ａのサイズを調節しうる。次いで、開口部１１５部位を露出させる第３フォトレジストパターン１５５を形成し、これをイオン注入マスクとして利用したイオン注入１６０を行って、開口部１１５内に低濃度注入領域１６５を形成する。例えば、ＡｓまたはＰイオンを１０15ｉｏｎｓ/ｃｍ2濃度で注入する。
【００２７】
次に、図７に示すように、第３フォトレジストパターン１５５を除去した後に１０００Å〜２０００Å程度の酸化膜を全面に形成して異方性エッチングする。これにより、浮遊ゲート１５０ａとダミーパターン１５０ｂとが対向する側壁に接する絶縁膜スペーサ１７０対が形成される。浮遊ゲート１５０ａの延長部(図６の１５０ｃ）は、浮遊ゲート１５０ａ側壁に接している絶縁膜スペーサ１７０長だけ延びている。ダミーパターン１５０ｂは、浮遊ゲート１５０ａの形成の間に自然的に形成されるものであり、何らの電気的作用もしない。このようなダミーパターン１５０ｂを除去せずに残した理由は、その側壁に絶縁膜スペーサ１７０を形成して絶縁膜スペーサ１７０対を形成するためであり、この絶縁膜スペーサ１７０対は、後続して制御ゲートを自己整列させるのに用いられる。絶縁膜スペーサ１７０対を形成した後にはダミーパターン１５０ｂを除去してもよい。
【００２８】
図８に示すように、絶縁膜スペーサ１７０対上にトンネル絶縁膜１７５を形成する。トンネル絶縁膜１７５は、ＣＶＤ等により５０Å〜２００Åの厚さに酸化膜を等角的に蒸着することにより形成しうる。これにより、ゲート絶縁膜１４５、浮遊ゲート１５０ａ、ダミーパターン１５０ｂ、及び絶縁膜スペーサ１７０対の全面に形成される。酸化膜の蒸着後には１０００℃で約３０分間熱処理して信頼性を高めることが望ましい。酸化膜を蒸着する代わりに熱酸化法で酸化膜を成長させてもよい。次に、トンネル絶縁膜１７５が形成された結果物の全面にポリシリコン、シリサイド、ポリサイド、または金属層のような導電層１８０を形成する。導電層１８０の厚さは２０００Å程度でありうる。ここに用いられるシリサイドの種類としては、タングステンシリサイド、コバルトシリサイド、チタンシリサイドなどがある。コバルトシリサイドとチタンシリサイドは、ポリシリコンを蒸着した上にコバルトまたはチタンを蒸着した後、ＲＴＡ(Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ)により反応させて形成する。コバルト層を形成した場合は、ポリシリコンとコバルトが反応するように４００℃〜５００℃、窒素ガス雰囲気下で５０秒内外に１次ＲＴＡを行う。この過程でＣｏＳｉ相からなる層が生じる。次に、ＣｏＳ≡2のようにさらに低抵抗である相が形成されるように結果物を８００℃〜９００℃、窒素ガス雰囲気で３０秒程度２次ＲＴＡする。ニッケル層を形成した場合は、低温で１段階の熱処理を通じてＮｉＳｉ相が得られる。タングステンシリサイドは、ＣＶＤを用いて直接蒸着しうる。ポリサイドは、ポリシリコンと前述のようなシリサイドとの積層構造からなるものである。
【００２９】
次に、図９に示すように、導電層１８０をパターニングして絶縁膜スペーサ１７０対の内側に自己整列方式で制御ゲート１８０ａを形成する。制御ゲート１８０ａは、絶縁膜スペーサ１７０の間に整列されつつ形成される。ここでのパターニングは、隣り合うセル間の導電層１８０を分離する目的で行うだけであって、これにより制御ゲート１８０ａの有効チャンネル長が定義されるものではない。制御ゲート１８０ａの有効チャンネル長は、対をなす絶縁膜スペーサ１７０間の最短距離により決まる。したがって、パターニング時に誤整列が発生しても、制御ゲート１８０ａのうち絶縁膜スペーサ１７０の間に形成された部分の長さ、すなわち有効チャンネル長(Ｌ）はセルごとに同一である。したがって、誤整列が発生しても従来のようなセル間特性差の問題はない。
【００３０】
次に、図１０に示すように、浮遊ゲート１５０ａの外側を露出させる第４フォトレジストパターン１８５を形成した後、これをイオン注入マスクとするイオン注入１９０を行って、半導体基板１１０内にソース及びドレイン領域１９５を形成する。例えば、ＡｓまたはＰイオンを１０16ｉｏｎｓ/ｃｍ2濃度で注入する。第４フォトレジストパターン１８５を除去した後、熱処理をさらに行ってソース及びドレイン領域１９５が浮遊ゲート１５０ａにオーバーラップされ、低濃度注入領域１６５が制御ゲート１８０ａにオーバーラップされるようにする(ｄｒｉｖｅ-ｉｎ)。図面には理解を助けるために第４フォトレジストパターン１８５をそのまま配置した。特に、図６を参照して説明した段階において低濃度注入領域１６５を予め形成しておいた理由は次の通りである。低濃度注入領域１６５は、図７を参照して説明した段階で絶縁膜スペーサ１７０対を形成する間、ならびに図８を参照して説明した段階で導電層１８０を形成する間に持続的に熱的環境に置かれる。したがって、漸進的に拡散がなされて、図１０のような段階になると、若干の熱処理により、あるいは別の熱処理をしなくても制御ゲート１８０ａにオーバーラップされ易い。このように低濃度注入領域１６５を制御ゲート１８０ａにオーバーラップさせれば、そうでない場合にダミーパターン１５０ｂにより生じるチャンネルオフ領域を除去できる。
【００３１】
次に、図１１に示すように、低濃度注入領域１６５を露出させる第５フォトレジストパターン２００を形成した後、これをイオン注入マスクとするイオン注入２０５を行って、低濃度注入領域１６５とオーバーラップされる高濃度注入領域２１０を形成する。例えば、ＡｓまたはＰイオンを１０16ｉｏｎｓ/ｃｍ2濃度で注入する。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース及びドレイン領域２１５が２つの制御ゲート１８０ａ間に形成される。ＬＤＤ構造のソース及びドレイン領域２１５には後続してビットラインが電気的に連結される。
【００３２】
次に、第５フォトレジストパターン２００を除去すれば、図１２に示したような構造が完成する。図１２に示すように、本実施例に係るスプリットゲート型メモリ素子は、半導体基板１１０上に形成されたゲート絶縁膜１４５を含む。ゲート絶縁膜１４５上には曲面が外側に向き、互いに離隔されているスペーサ状浮遊ゲート１５０ａとスペーサ状ダミーパターン１５０ｂとが形成されている。浮遊ゲート１５０ａとダミーパターン１５０ｂとが対向する側壁には絶縁膜スペーサ１７０対が接して形成されている。絶縁膜スペーサ１７０対の内側に形成された制御ゲート１８０ａは、絶縁膜スペーサ１７０により自己整列方式で形成されたものである。浮遊ゲート１５０ａと制御ゲート１８０ａは、その間に介在しているトンネル絶縁膜１７５により分離されている。浮遊ゲート１５０ａ及びダミーパターン１５０ｂの外側の半導体基板１１０内にはソース及びドレイン領域１９５、２１５が形成されている。浮遊ゲート１５０ａの外側に形成されたソース及びドレイン領域１９５は、浮遊ゲート１５０ａにオーバーラップされており、ダミーパターン１５０ｂの外側に形成されたソース及びドレイン領域２１５は、制御ゲート１８０ａにオーバーラップされている。また、ダミーパターン１５０ｂ外側に形成されたソース及びドレイン領域２１５に垂直な鏡面対称構造となる。
【００３３】
図１３は、本発明の第２実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。本実施例では、浮遊ゲート１５０ａが延長部(図６の１５０ｃ参照)を含んでおらず、単純なスペーサ状に形成されている。スペーサだけで十分な浮遊ゲート長が確保されれば、図３を参照して説明したような凹溝１４０を形成する段階なしに前述の第１実施例で説明した方法通りに工程を進行することにより、図１３の構造が得られる。特に、この場合には絶縁膜パターンを２種以上の膜の積層膜から構成しなくても良い。
【００３４】
図１４は、本発明の第３実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。本実施例では、第１実施例での制御ゲート１８０ａを形成する間、または制御ゲート１８０ａの形成後に、トンネル絶縁膜１７５をパターニングする(パターニングされたトンネル絶縁膜は“１７５ａ”で表示)。その他は、第１実施例と同様である。
【００３５】
図１５は、本発明の第４実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。本実施例では、第１実施例での絶縁膜スペーサ１７０対の形成後に、ダミーパターン(図７の１５０ｂ)を除去する。その他は、第１実施例と同様である。特にダミーパターンは、絶縁膜スペーサ１７０対の形成後であれば、どの段階で除去しても構わない。
【００３６】
図１６は、本発明の第１から第４実施例によるスプリットゲート型不揮発性半導体メモリ素子のレイアウト図である。図１６において、参照符号“１１２”は素子分離膜である。図示したように、実線で示す浮遊ゲート１５０ａ、制御ゲート１８０ａ、ソース及びドレイン領域１９５、２１５が配置され、点線で示すダミーパターン１５０ｂは最終構造では省略できる。図１６においてＡ-Ａ'線に沿った切断面が図１２から図１５に相当する。
【００３７】
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は前記実施例に限定されるものではなく、本発明の技術的思想内で当業者により多様な変形が可能である。
（産業上の利用可能性）
本発明は、移動通信システム、メモリカードなどを含む多様な分野で使われるフラッシュメモリ素子のような不揮発性半導体メモリ素子の製造に利用されうる。
【図面の簡単な説明】
【００３８】
【図１】従来技術によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。
【図２】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図３】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図４】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図５】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図６】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図７】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図８】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図９】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図１０】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図１１】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子の製造方法を示す断面図である。
【図１２】本発明の第１実施例によるスプリットゲート型不揮発性半導体メモリ素子及びその製造方法を示す断面図である。
【図１３】本発明の第２実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。
【図１４】本発明の第３実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。
【図１５】本発明の第４実施例によるスプリットゲート型不揮発性半導体メモリ素子の断面図である。
【図１６】本発明の第１から第４実施例によるスプリットゲート型不揮発性半導体メモリ素子のレイアウト図である。
【符号の説明】
【００３９】
１１０  半導体基板、１４５  ゲート絶縁膜、１５０ａ  浮遊ゲート、１５０ｂ  ダミーパターン、１７０  絶縁膜スペーサ、１７５  トンネル絶縁膜、１８０ａ  制御ゲート、１９５、２１５  ソース及びドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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