(57)【特許請求の範囲】
【請求項１】
半導体基板上方に分散されて形成された複数の分散電極と、
前記複数の分散電極に誘電体膜を介して対向して形成された下部導電体層と、前記下部導電体層上に形成されたバリア層と、前記バリア層上に形成された上部導電体層とを含み、前記複数の分散電極に対して共通に形成されているプレート電極と、を具備し、
前記分散電極、前記誘電体膜、及び前記下部導電体層は第１のキャパシタを構成し、前記下部導電体層、前記バリア層、及び前記上部導電体層は第２のキャパシタを構成し、前記第２のキャパシタの容量は、前記第１のキャパシタの容量よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板上方に分散された形成された複数の分散電極と、
前記複数の分散電極に誘電体膜を介して対向して形成された下部導電体層と、前記下部導電体層上に形成されたバリア層と、前記バリア層上に形成された上部導電体層とを含み、前記複数の分散電極に対して共通に形成されているプレート電極と、を具備し、
前記バリア層は、Ｔａ、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｎｂ、Ｒｕ、及びＩｒの少なくとも１つを含む金属酸化物であることを特徴とする半導体装置。
【請求項３】
複数のストレージ電極、及び前記複数のストレージ電極に誘電体膜を介して対向し、前記複数のストレージ電極に対して共通に形成されているプレート電極を含むセルキャパシタを具備するメモリセルと、
前記プレート電極に与える電位を発生させる回路と、
前記回路の出力端子と前記プレート電極との間に直列に接続されたキャパシタと
を具備することを特徴とする半導体装置。
【請求項４】
前記上部導電体層の抵抗は、前記下部導電体層及び前記バリア層の抵抗よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記バリア層は、Ｔａ、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｎｂ、Ｒｕ、及びＩｒの少なくとも１つを含む金属酸化物であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記バリア層は、シリコン窒化物であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記誘電体膜は、酸化物であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項８】
前記酸化物は、（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｔａ2Ｏ5、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、及びＢｉ4Ｔｉ3Ｏ13の少なくとも１つを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記下部導電体層は、Ｐｔ、Ｒｕ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｆｅ、Ｍｎ、Ｃｒ、Ｃｏ、Ｎｉ、及びＴｉの少なくとも１つを含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項１０】
前記上部導電体層は、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、及びＮｂの少なくとも１つを含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項１１】
前記プレート電極に与える電位を発生させる回路を、さらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記回路は、プレート電位発生回路であることを特徴とする請求項３及び請求項１１いずれかに記載の半導体装置。
【請求項１３】
前記半導体装置は、ダイナミック型ＲＡＭであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記回路は、駆動パルス線ドライバであることを特徴とする請求項３及び請求項１１いずれかに記載の半導体装置。
【請求項１５】
前記半導体装置は、強誘電体型ＲＡＭであることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタの構造に係わり、特にキャパシタ膜の劣化に起因したキャパシタの特性劣化の抑制に関する。
【０００２】
【従来の技術】
ＤＲＡＭやＦＲＡＭ等の半導体装置では、高度な微細化が進むにつれて、セル面積が小さくなり、データの記憶保持に関わるキャパシタ容量を確保するのが困難になってきている。
【０００３】
このような事情を解決するために、例えばＤＲＡＭの場合では、キャパシタ膜として従来用いられていたシリコン酸化膜、あるいはシリコン窒化膜に比べて誘電率の高い、たとえばＢＳＴＯといった高誘電体を使用して、同じキャパシタ面積でより多くの容量を稼ぐことが検討されている。
【０００４】
ところで、半導体装置の製造においては、キャパシタ形成後、多層配線工程で被ったプラズマダメージを除去して、良好なトランスタ特性や、リーク特性を得るために、多層配線形成後、水素雰囲気中でのアニール（以下水素アニール）が必要とされている。この水素アニールは、シンタ処理とも呼ばれる。
【０００５】
【発明が解決しようとする課題】
しかしながら、たとえばＢＳＴＯ等の高誘電体や、あるいはＰＺＴ等の強誘電体に関しては、水素アニールに対する耐性が乏しく、水素アニールを施すと、その膜質が著しく劣化することが判明した。膜質の劣化の原因の一つとして、水素アニール時に、水素が還元剤として作用し、酸素を含むＢＳＴＯ、あるいはＰＺＴが還元されてしまうことが考えられる。
【０００６】
このようなキャパシタ膜を構成する誘電体の劣化は、キャパシタ特性を劣化させる可能性がある。
【０００７】
この発明は、上記事情に鑑みて為されたもので、その目的は、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を提供することにある。
【０００８】
また、他の目的は、データ保持特性の悪化を抑制できる回路構成を有した半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体装置は、複数の分散電極と、下部導電体層、被膜および上部導電体層からなる積層構造を含み、前記複数の分散電極それぞれに共通となる共通電極と、前記複数の分散電極と前記共通電極との間に形成されたキャパシタ膜とを具備することを特徴としている。
【００１０】
上記第１の態様に係る半導体装置によれば、複数の分散電極それぞれにキャパシタ膜を介して対向し、複数の分散電極それぞれに共通となる共通電極が、下部導電体層、被膜および上部導電体層からなる積層構造を含む。
【００１１】
上記共通電極は、分散電極との間にキャパシタ膜を介してキャパシタの電極の一つを構成するものである。このため、共通電極に含まれる積層構造中の被膜には絶縁性や導電性を問わず、様々な材料を選択できる。たとえば被膜に、還元性材料や緻密な膜質を持つ材料を選んで用いれば、キャパシタ膜に到達する還元剤の量を減らすことができる。この結果、キャパシタ膜を、還元により膜質が劣化してしまうような材料によって構成しても、キャパシタ膜の劣化を抑制することができる。
【００１２】
よって、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を得ることができる。
【００１３】
また、上記第１の態様に係る半導体装置において、前記積層構造がキャパシタを構成する場合、このキャパシタの容量は、前記分散電極と前記共通電極とが構成するキャパシタの容量よりも大きいことが望ましい。
【００１４】
たとえば積層構造が構成するキャパシタの容量が、分散電極と共通電極とが構成するキャパシタの容量よりも小さいと、下部導電体層が分散電極にカップリングし、下部導電体層の電位が分散電極の電位の変動に応じて、変動してしまう。このため、キャパシタ膜が充電され難くなったり、あるいは分極され難くなったりする事情がある。
【００１５】
このような事情は、積層構造が構成するキャパシタの容量を、分散電極と共通電極とが構成するキャパシタの容量よりも大きくすることで改善できる。
【００１６】
上記目的を達成するために、この発明の第２の態様に係る半導体装置は、半導体基板上に形成された、一方電極、キャパシタ膜、および他方電極からなるキャパシタ構造を有し、前記一方電極は、前記キャパシタ膜上に形成された下部導電体層と、前記下部導電体層上に形成された被膜と、前記中間層上に形成された上部導電体層とを含むことを特徴としている。
【００１７】
上記第２の態様に係る半導体装置によれば、一方電極が、下部導電体層、中間層、および上部導電体層からなる積層構造を含む。
【００１８】
上記一方電極は、他方電極との間にキャパシタ膜を介してキャパシタの電極の一つを構成するものである。このため、一方電極に含まれる積層構造中の被膜には絶縁性や導電性を問わず、様々な材料を選択できる。たとえば被膜に、還元性材料や緻密な膜質を持つ材料を選んで用いれば、キャパシタ膜に到達する還元剤の量を減らすことができる。この結果、キャパシタ膜を、還元により膜質が劣化してしまうような材料によって構成しても、キャパシタ膜の劣化を抑制することができる。
【００１９】
よって、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を得ることができる。
【００２０】
また、上記第２の態様に係る半導体装置において、前記上部導電体層は、前記下部導電体層および前記被膜よりも低い抵抗率を持つことが望ましい。一方電極自身の抵抗が軽減され、電位を、一方電極の全体に対して有効に与えることができるためである。
【００２１】
上記目的を達成するために、この発明の第３の態様に係る半導体装置は、半導体基板上に形成された、一方電極、キャパシタ膜、および他方電極からなるキャパシタ構造と、前記キャパシタ構造の周囲に形成され、前記キャパシタ構造を実質的に覆う被膜とを具備することを特徴としている。
【００２２】
上記第３の態様に係る半導体装置によれば、キャパシタ構造の周囲に形成され、キャパシタ構造を実質的に覆う被膜を有する。この被膜は、キャパシタ構造を実質的に覆うものであるので、絶縁性や導電性を問わず、様々な材料を選択できる。たとえば被膜に、還元性材料や、緻密な膜質を持つ材料を選んで用いれば、キャパシタ膜に到達する還元剤の量を減らすことができる。この結果、キャパシタ膜を、還元により膜質が劣化してしまうような材料によって構成しても、キャパシタ膜の劣化を抑制することができる。
【００２３】
よって、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を得ることができる。
【００２４】
また、上記第１、第２、第３の態様において、前記被膜の好ましい材料は、Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の少なくとも一つを含む金属酸化物、またはシリコン窒化物のいずれかである。
【００２５】
また、上記第１、第２の態様において、前記下部導電体層の好ましい材料は、Pt、Ru、Re、Os、Rh、Ir、Fe、Mn、Cr、Co、Ni、Tiからなる金属群の少なくとも一つ、または前記金属群の少なくとも一つを含む金属酸化物、または前記金属群の少なくとも一つとアルカリ土類金属元素の少なくとも一つとの合金、または前記金属群の少なくとも一つとアルカリ土類金属元素の少なくとも一つとの合金の酸化物、または前記金属群の少なくとも一つと希土類金属元素の少なくとも一つとの合金、または前記金属群の少なくとも一つと希土類金属元素の少なくとも一つとの合金の酸化物のいずれかである。
【００２６】
また、上記第１、第２の態様において、前記上部導電体層の好ましい材料は、Al、W、Cu、Ti、Co、Ta、Nbからなる金属群の少なくとも一つ、または前記金属群の少なくとも一つを含む化合物、または前記金属群の少なくとも一つを含む合金、または前記金属群の少なくとも一つを含む合金の化合物いずれかである。
【００２７】
上記目的を達成するために、この発明の第４の態様に係る半導体装置によれば、半導体基板上に形成された金属酸化物と、前記金属酸化物上に形成された第１の導電体膜と、前記第１の導電体膜上に形成されたキャパシタ膜と、前記キャパシタ膜上に形成された第２の導電体膜とを具備することを特徴としている。
【００２８】
上記第４の態様に係る半導体装置によれば、半導体基板上に、金属酸化物を有する。この金属酸化物は、酸素を含むので還元性材料であるので、還元剤はここで消費され、よって、キャパシタ膜に到達する還元剤の量が減る。この結果、キャパシタ膜を、還元により膜質が劣化してしまうような材料によって構成しても、キャパシタ膜の劣化を抑制することができる。
【００２９】
よって、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を得ることができる。
【００３０】
上記第４の態様に係る半導体装置において、前記金属酸化物の好ましい材料は、Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の少なくとも一つを含む金属酸化物である。
【００３１】
また、上記第１，第２、第３、第４の態様に係る半導体装置において、前記キャパシタ膜の好ましい材料は、(Ba,Sr)TiO3、BaTiO3、SrTiO3、Ta2O5、Pb(Zr,Ti)O3、Pb(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9、Bi4Ti3O13の少なくとも一つである。
【００３２】
上記他の目的を達成するために、この発明に係る半導体装置によれば、セルキャパシタを持つメモリセルと、前記セルキャパシタのプレート電極に電位を供給するプレート電位供給手段と、前記プレート電位供給手段と前記プレート電極との間に直列に接続された容量とを具備することを特徴としている。
【００３３】
上記半導体装置によれば、プレート電位供給手段とプレート電極との間に直列に接続された容量を具備するので、データアクセス時にメモリセルが発生させるノイズを、上記容量に吸収することができる。この結果、上記ノイズはメモリセルの外部に伝わり難くなる。
【００３４】
また、メモリセルの外部からのノイズについても同様に、上記容量が吸収するので、プレート電極には伝わり難くなる。よって、特にプレート電極のノイズに起因したデータ保持特性の悪化を抑制することができる。
【００３５】
また、その製造方法の第１の態様は、半導体基板上に一方電極を形成し、この一方電極上にキャパシタ膜を形成し、このキャパシタ膜上に下部導電体層を形成し、この下部導電体層上に中間層を形成し、この中間層上に上部導電体層を形成する。この後、前記上部導電体層、前記中間層、および前記下部導電体層を一括加工し、前記上部導電体層、前記中間層、および前記下部導電体層からなる他方電極を形成する。
【００３６】
上記第１の態様に係る製造方法によれば、上部導電体層と下部導電体層との間に中間層を形成するので、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を形成できる。
【００３７】
また、その製造方法の第２の態様は、半導体基板上に一方電極を形成し、この一方電極上にキャパシタ膜を形成し、このキャパシタ膜上に下部導電体層を形成し、この下部導電体層上に上部導電体層を、前記下部導電体層と前記上部導電体層との界面を反応させ、中間層を形成しつつ形成する。この後、前記上部導電体層、前記中間層、および前記下部導電体層を一括加工し、前記上部導電体層、前記中間層、および前記下部導電体層からなる他方電極を形成する。
【００３８】
上記第２の態様に係る製造方法によれば、上部導電体層と下部導電体層との間に中間層を形成するので、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を形成できる。
【００３９】
さらに第２の態様に係る製造方法によれば、中間層を、上部導電体層を下部導電体層との界面を反応させつつ形成する。よって、中間層を別途形成する工程が必要なく、製造コストの低減を図ることができる。
【００４０】
また、その製造方法の第３の態様は、半導体基板上に一方電極を形成し、この一方電極上にキャパシタ膜を形成し、このキャパシタ膜上に下部導電体層を形成し、この下部導電体層上に上部導電体層を形成し、この上部導電体層と前記下部導電体層との界面を反応させ、中間層を形成する。この後、前記上部導電体層、前記中間層、および前記下部導電体層を一括加工し、前記上部導電体層、前記中間層、および前記下部導電体層からなる他方電極を形成する。
【００４１】
上記第３の態様に係る製造方法によれば、上部導電体層と下部導電体層との間に中間層を形成するので、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を形成できる。
【００４２】
さらに第３の態様に係る製造方法によれば、中間層を、上部導電体層と下部導電体層との界面を反応させて形成する。よって、中間層を、反応工程のみで形成でき、製造コストの低減を図ることができる。
【００４３】
また、その製造方法の第４の態様は、半導体基板上に一方電極を形成し、この一方電極上にキャパシタ膜を形成し、このキャパシタ膜上に下部導電体層を形成し、この下部導電体層上に上部導電体層を形成し、この上部導電体層、および前記下部導電体層を一括加工し、前記上部導電体層、および前記下部導電体層を含む他方電極を形成する。この後、前記上部導電体層と前記下部導電体層との界面を反応させ、前記他方電極に中間層を形成する。
【００４４】
上記第４の態様に係る製造方法によれば、上部導電体層と下部導電体層との間に中間層を形成するので、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を形成できる。
【００４５】
さらに第４の態様に係る製造方法によれば、中間層を、上部導電体層と下部導電体層との界面を反応させて形成する。よって、中間層を、反応工程のみで形成でき、製造コストの低減を図ることができる。
【００４６】
さらに中間層は、上部導電体層、および前記下部導電体層を含む他方電極を形成した後に反応により形成されるので、たとえば他方電極上に層間絶縁膜を形成したり、内部配線層を形態したりする工程での“熱”を利用しての形成が可能であり、製造工程を簡単化でき、製造コストの低減により有利である。
【００４７】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４８】
［第１の実施形態］
図１は、この発明の第１の実施形態に係るキャパシタ構造体を示す図である。
【００４９】
図１に示すように、この発明の第１の実施形態に係るキャパシタ構造体１は、複数に分散された分散電極２と、複数の分散電極２で共通であり、これら分散電極２にキャパシタ膜（誘電体膜）３を介して対向する共通電極４とを具備する。共通電極４は、少なくとも下部導電体層５、バリア層６、および上部導電体層７の三層からなる積層構造を含む。下部導電体層５は、キャパシタ膜３を介して分散電極２それぞれに対向する。上部導電体層７は、バリア層６を介して下部導電体層５に対向する。
【００５０】
図２は、第１の実施形態に係るキャパシタ構造体１を用いた１トランジスタ−１キャパシタ型のＤＲＡＭセルアレーを示す図である。
【００５１】
図２に示すように、ＤＲＡＭセルアレーには、セルトランジスタＣＴがアレー状に配置される。セルトランジスタＣＴのゲートはワード線ＷＬ（ＷＬ１、ＷＬ２）であり、そのドレインＤｃはビット線ＢＬ（ＢＬ１、ＢＬ２）に接続され、そのソースＳｃは分散電極２に接続される。分散電極２はそれぞれキャパシタ膜３を介して共通電極４に対向する。プレート電位ＶＰＬは、プレート電位発生回路１１から発生され、共通電極４に供給される。この結果、共通電極４はプレート電極として機能し、分散電極２はストレージ電極として機能する。
【００５２】
図３（Ａ）はバリア層６が絶縁性を持つ場合のＤＲＡＭセルアレーの等価回路を示す等価回路図、図３（Ｂ）はバリア層６が導電性を持つ場合のＤＲＡＭセルアレーの等価回路を示す等価回路図である。
【００５３】
図３（Ａ）に示すように、バリア層６が絶縁性を持つ場合、セルトランジスタＣＴのソースＳｃは、プレート電位供給回路１１に、互いに直列に接続された２つのキャパシタＣｃ、Ｃｐを介して接続される。プレート電位ＶＰＬは、キャパシタＣｐの上部導電体層７から、キャパシタＣｐ、Ｃｃで共通の下部導電体層５に、たとえば容量カップリングにより伝えられる。これにより、分散電極２／キャパシタ膜３／下部導電体層５とからなるキャパシタＣｃはセルキャパシタとして機能し、そのキャパシタ膜３にはデータに応じた電荷が蓄積される。
【００５４】
また、図３（Ｂ）に示すように、バリア層６が導電性を持つ場合、セルトランジスタＣＴのソースＳｃは、プレート電位供給回路１１に、互いに直列に接続された抵抗体Ｒｐ、およびキャパシタＣｃを介して接続される。プレート電位ＶＰＬは、上部導電体層７から、バリア層６からなる抵抗体Ｒｐを介してキャパシタＣｃの下部導電体層５に伝えられる。これにより、バリア層６が絶縁性を持つ場合と同様に、分散電極２／キャパシタ膜３／下部導電体層５とからなるキャパシタはセルキャパシタとして機能し、そのキャパシタ膜３にはデータに応じた電荷が蓄積される。
【００５５】
図４は、第１の実施形態に係るキャパシタ構造体が用いられた１トランジスタ−１キャパシタ型のＦＲＡＭセルアレーを示す図である。
【００５６】
図４に示すように、ＦＲＡＭセルアレーには、セルトランジスタＣＴがアレー状に配置されている。トランジスタＣＴのゲートはワード線ＷＬ（ＷＬ１、ＷＬ２）であり、そのソースはビット線ＢＬ（ＢＬ１〜ＢＬ４）に接続されている。また、そのドレインは分散電極２に接続されている。
【００５７】
データの読み書きに駆動パルスを用いるＦＲＡＭの場合、共通電極４は、たとえばワード線ＷＬ毎に、共通電極４-1、４-2に分離される。分散電極２はキャパシタ膜３を介して共通電極４-1、４-2に対向する。共通電極４-1の上部導電体層７-1には駆動パルス線ドライバ（なお、駆動パルス線はプレート線とも呼ばれる）１２から駆動パルスＤＰ１が供給され、共通電極４-2の上部導電体層７-2には駆動パルス線ドライバ１２から駆動パルスＤＰ２が供給される。
【００５８】
図５（Ａ）はバリア層６が絶縁性を持つ場合のＦＲＡＭセルアレーの等価回路を示す等価回路図、図５（Ｂ）はバリア層６が導電性を持つ場合のＦＲＡＭセルアレーの等価回路を示す等価回路図である。
【００５９】
図５（Ａ）に示すように、バリア層６が絶縁性を持つ場合、セルトランジスタＣＴのソースＳｃは、駆動パルス線ドライバ１２に、互いに直列に接続された２つのキャパシタＣｃ、Ｃｐを介して接続される。駆動パルスＤＰ１は、キャパシタＣｐの上部導電体層７-1から、キャパシタＣｐ、Ｃｃで共通の下部導電体層５に、たとえば容量カップリングにより伝えられる。これにより、分散電極２／キャパシタ膜３／下部導電体層５とからなるキャパシタＣｃはセルキャパシタとして機能し、そのキャパシタ膜３はデータに応じて分極する。
【００６０】
また、図５（Ｂ）に示すように、バリア層６が導電性を持つ場合、セルトランジスタＣＴのソースＳｃは、駆動パルス線ドライバ１２に、互いに直列に接続された抵抗体Ｒｐ、およびキャパシタＣｃを介して接続される。駆動パルスＤＰ１は、上部導電体層７から、バリア層６からなる抵抗体Ｒｐを介してキャパシタＣｃの下部導電体層５に伝えられる。これにより、バリア層６が絶縁性を持つ場合と同様に、分散電極２／キャパシタ膜３／下部導電体層５とからなるキャパシタはセルキャパシタとして機能し、そのキャパシタ膜３はデータに応じて分極する。
【００６１】
以上のようにキャパシタ構造体１のキャパシタ膜３は、ＤＲＡＭや、ＦＲＡＭにおいて、セルキャパシタの誘電体、即ちデータ保持用の誘電体として使うことができる。このため、キャパシタ膜３の材料には、高誘電体や、強誘電体が好ましく使用される。この発明において、特に好ましい高誘電体や、強誘電体の材料例を下記する。
【００６２】
(Ba,Sr)TiO3（一般にＢＳＴＯ）、BaTiO3、SrTiO3、Ta2O5、Pb(Zr,Ti)O3（一般にＰＺＴ）、Pb(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、
SrBi2(Ta,Nb)2O9、Bi4Ti3O13。
【００６３】
これら好ましい材料例はそれぞれ酸化物であり、総じて水素アニールに対する耐性が乏しい。
【００６４】
このため、この発明では、バリア層６に、還元性材料、あるいは水素を通し難い性質を持つ材料を使用する。このような性質を持つ材料の例を下記する。
【００６５】
Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の少なくとも一つを含む金属酸化物、シリコン窒化物。
【００６６】
上記材料例に挙げた材料を含む膜が、水素アニールによるダメージを抑制することの理由としては、たとえば次の理由が考えられる。
【００６７】
（１）金属酸化物の場合
水素アニール時、キャパシタ膜３ばかりでなく、その金属酸化物も還元される。このため、キャパシタ膜３に到達する水素の量が減り、キャパシタ膜３の還元性ダメージが緩和される。さらに金属酸化物が酸素を過剰に含んでいた場合、この過剰な酸素が還元に寄与する場合がある。
【００６８】
（２）シリコン窒化物の場合
膜が緻密であるために水素を通し難い。このため、金属酸化物の場合と同様に、キャパシタ膜３に到達する水素の量が減り、キャパシタ膜３の還元性ダメージが緩和される。
【００６９】
このように第１の実施形態に係るキャパシタ構造体１によれば、共通電極４が、少なくとも下部導電体層５／バリア層６／上部導電体層７の三層構造を含む。この三層構造のうち、バリア層６に、還元性材料、あるいは水素を通し難い性質を持つ材料を用いれば、水素アニールを施した場合でも、キャパシタ膜３の膜質の劣化を抑制することが可能になる。
【００７０】
また、下部導電体層５の好ましい材料例は、Pt、Ru、Re、Os、Rh、Ir、Fe、Mn、Cr、Co、Ni、Tiからなる金属群の少なくとも一つ、または上記金属群の少なくとも一つを含む金属酸化物、または上記金属群の少なくとも一つとアルカリ土類金属元素の少なくとも一つとの合金、または上記金属群の少なくとも一つとアルカリ土類金属元素の少なくとも一つとの合金の酸化物、または上記金属群の少なくとも一つと希土類金属元素の少なくとも一つとの合金、または上記金属群の少なくとも一つと希土類金属元素の少なくとも一つとの合金の酸化物のいずれかである。
【００７１】
また、上部導電体層７の好ましい材料例は、Al、W、Cu、Ti、Co、Ta、Nbからなる金属群の少なくとも一つ、または上記金属群の少なくとも一つを含む化合物、または上記金属群の少なくとも一つを含む合金、または上記金属群の少なくとも一つを含む合金の化合物いずれかである。
【００７２】
以下、この発明に係るキャパシタ構造体１を、半導体メモリ、特にスタック型ＤＲＡＭに対して適用した具体例のいくつかを、他の実施形態として順次説明する。
【００７３】
［第２の実施形態］
図６（Ａ）はこの発明の第２の実施形態に係るＤＲＡＭセルアレーの一平面パターン例を示す平面図、図６（Ｂ）はこの発明の第２の実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ周辺回路の断面を示す断面図である。なお、図６（Ｂ）に示すＤＲＡＭセルアレーの断面は、図６（Ａ）中の６Ｂ−６Ｂ線に沿ったものであり、ストレージ電極が現れる部分を示している。また、図６（Ｂ）に示すＤＲＡＭ周辺回路の断面は、周辺回路のうちプレート電極端が現れる部分を示している。
【００７４】
以下、図６（Ａ）、（Ｂ）に示すＤＲＡＭを、その製造方法とともに説明する。
【００７５】
図７〜図１５は、この発明の第２の実施形態に係るＤＲＡＭを、主要な製造工程毎に示した断面図である。
【００７６】
まず、図７に示す構造を、周知の方法を用いて形成する。一例を挙げれば、図７に示すように、シリコン基板４０内に、素子分離領域４１を形成し、シリコン基板４０に、能動素子を形成するための素子領域４２を画定する。次いで、シリコン基板４０上に、ゲート電極４３を形成した後、素子領域４２内に、ソース／ドレイン領域４４を形成する。これにより、図６に示すセルアレーの部分にはセルトランジスタＣＴが形成され、また、周辺回路の部分には周辺トランジスタＰＴが形成される。セルトランジスタＣＴのゲート電極４３はワード線ＷＬである。ゲート電極４３は、導電性ポリシリコンと、高融点金属シリサイドとの積層膜からなる。次いで、第１層層間絶縁膜４５-1を形成した後、この第１層層間絶縁膜４５-1に対し、ソース／ドレイン領域４４の一方に通じるコンタクト孔４６-1、および内部配線孔４６-2を形成する。次いで、これら孔４６-1、４６-2内に、内部配線層４７を形成する。内部配線層４７は、たとえば窒化チタン（ＴｉＮ）と、チタン（Ｔｉ）との積層膜により形成される。また、図６の左側に示される内部配線層４７は特にビット線ＢＬであり、図６の右側に示される内部配線層４７は周辺回路の配線のうち、ビット線ＢＬと同一の層が用いられた配線を示している。次いで、第２層層間絶縁膜４５-2を形成する。次いで、第１層層間絶縁膜４５-1、第２層層間絶縁膜４５-2に対し、ソース／ドレイン領域４４の他方に通じるコンタクト孔４８を形成する。次いで、コンタクト孔４８内に、コンタクトプラグ４９を形成する。
【００７７】
次に、図８に示すように、コンタクトプラグ４９が露出した第２層層間絶縁膜４５-2上に、第３層層間絶縁膜４５-3を形成する。次いで、第３層層間絶縁膜４５-3に対し、リソグラフィー法およびＲＩＥ法を用いて、セルキャパシタを形成するための開孔部５０を形成する。
【００７８】
次に、図９に示すように、開孔部５０が形成された第３層層間絶縁膜４５-3上に、SrRuO3（以下ＳＲＯ）等の導電体を堆積し、ＳＲＯ膜を形成する。次いで、ＳＲＯ膜のうち、開孔部５０内以外の部分を、たとえばＣＭＰ法を用いて除去する。これにより、開孔部５０内に、ＳＲＯ膜からなるストレージ電極２が形成される。ストレージ電極２は、コンタクトプラグ４９を介してセルトランジスタのソース／ドレイン４４の他方に接続される。
【００７９】
次に、図１０に示すように、ストレージ電極２、および第３層層間絶縁膜４５-3上に、ＢＳＴＯ等の高誘電体、あるいは強誘電体を堆積し、キャパシタ膜３を形成する。次いで、キャパシタ膜３上に、ＳＲＯ等の導電体を堆積し、下部導電体層５を形成する。
【００８０】
次に、図１１に示すように、下部導電体層５上に、アルミナ（Al2O3）等を堆積し、バリア層６を形成する。このとき、バリア層６が絶縁性を持つ場合には、その厚さは、１ｎｍ〜５０ｎｍ程度が望ましい。特にバリア層６がアルミナである場合には、５ｎｍ程度が望ましい。５ｎｍ程度の薄いアルミナ膜を形成するためには、たとえば酸素を含む雰囲気中で、アルミニウムをスパッタリングすれば良い。
【００８１】
次に、図１２に示すように、バリア層６上に、アルミニウム等の導電体を、スパッタリング法を用いて堆積し、上部導電体層７を形成する。
【００８２】
次に、図１３に示すように、上部導電体層７、バリア層６、および下部導電体層５をリソグラフィー法およびＲＩＥ法を用いて、一括してエッチングし、プレート電極４を形成する。これにより、下部導電体層５、バリア層６、上部導電体層７の三層構造を含むプレート電極４が形成される。
【００８３】
次に、図１４に示すように、プレート電極４が形成された第３層層間絶縁膜４５-3上に、第４層層間絶縁膜４５-4を形成する。次いで、第４層層間絶縁膜４５-4に対し、リソグラフィー法およびＲＩＥ法を用いて、上部導電体層７に通じるコンタクト孔５１、および内部配線層４７に通じるコンタクト孔５２をそれぞれ形成する。
【００８４】
次に、図１５に示すように、コンタクト孔５１、５２が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のうち、コンタクト孔５１、５２内以外の部分を除去する。これにより、コンタクト孔５１、および５２内にそれぞれ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５３、５４が形成される。
【００８５】
次に、図６（Ｂ）に示すように、コンタクトプラグ５３、５４が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜を、リソグラフィー法およびＲＩＥ法を用いてエッチングし、内部配線層５５、５６を形成する。
【００８６】
この後、特に図示しないが、内部配線層を、さらに多層に形成し、最後に窒化シリコン、あるいは二酸化シリコンからなるパッシベーション膜を形成する。この後、水素アニールを施し、セルトランジスタＣＴの特性、および周辺トランジスタＰＴの特性等をそれぞれ整えることで、第２の実施形態に係るＤＲＡＭが完成する。
【００８７】
このような第２の実施形態に係るＤＲＡＭによれば、プレート電極４が、下部層導電体層５（ＳＲＯ）、バリア層６（Al2O3）、および上部導電体層７（Al）の三層構造からなる。このため、多層配線工程後、水素アニールを施した場合でも、バリア層６（Al2O3）が、キャパシタ膜３（ＢＳＴＯ）を還元性ダメージから保護する。よって、キャパシタ膜３の膜質の劣化が抑制され、たとえばリーク電流増加等、キャパシタ特性の劣化を防ぐことができる。
【００８８】
なお、第２の実施形態では、バリア層６の成膜方法として、スパッタリング法を用いている。
【００８９】
たとえば０．１５μｍルールの世代では、キャパシタが形成される開孔部５０の最小幅は、約０．１５μｍとなる。このような開孔部５０に、ストレージ電極２、キャパシタ膜３、および下部導電体層５を、たとえば０．０２μｍ、０．０２μｍ、０．０４μｍ程度にそれぞれ堆積すれば、開孔部５０は、ほとんど埋め込まれた状態になり、特に下部導電体層５の上面は、ほぼ平坦となる。
【００９０】
このようにストレージ電極２、キャパシタ膜３、および下部導電体層５のトータルの膜厚を、開孔部５０の最小幅の２倍以上とすれば、下部導電体層５の上面を平坦にできる。下部導電体層５の上面が平坦である構造によれば、バリア層６の成膜に、特に段差被覆性に優れた方法を使用する必要がなくなり、たとえばスパッタリング法を好適に使用することが可能な構造を得ることができる。
【００９１】
もちろん、バリア層６の成膜には、スパッタリング法の他、ＣＶＤ法やスピンコート法等、より段差被覆性に優れた方法が使用されても良い。
【００９２】
また、第２の実施形態では、下部導電体層５に、一般に抵抗率の高い導電性酸化物、たとえばＳＲＯを用いている。この場合、上部導電体層７には、下部導電体層５よりも抵抗率の低い導電体、たとえばアルミニウムを用いるのが望ましい。このようにすることで、広い面積を持つセルアレー全体に対して、より有効にプレート電位ＶＰＬを与えることができる。
【００９３】
また、第２の実施形態では、プレート電位ＶＰＬは、上部導電体層７に供給され、バリア層６は、絶縁性を持つ物質、たとえばアルミナである。この場合の等価回路は、図３（Ａ）に示したものとなる。図３（Ａ）に示す構成では、プレート電位ＶＰＬの供給端と、セルキャパシタとの間に、キャパシタが直列に接続され、実効的なセル容量が減少してしまう。
【００９４】
しかし、通常のＤＲＡＭにおいては、プレート電極４は、多数のセル（典型的には２５６ｋビット）に跨って共通に用いられており、非常に大きなパターンとなっている。具体的な例を挙げると、たとえば０．１５μｍルールの世代では、プレート電極４の面積は、約４８，０００μｍ2となる。この場合、バリア層６に、膜厚５ｎｍのアルミナを用いた場合、その容量は、７×１０5ｆＦ程度となる。一方、セルキャパシタ１ビット当たりの容量は、通常３０ｆＦ程度である。このため、直列に７×１０5ｆＦ程度のキャパシタが接続されても、セルキャパシタ１ビット当たりの容量の減少は、０．０１％以下と十分に無視できるものとなる。
【００９５】
また、第２の実施形態では、上部導電体層７にアルミニウムを使用しており、また、コンタクトプラグ５３には、ＴｉＮ／Ｔｉの積層膜を使用している。このようなアルミニウムとＴｉＮとの組み合わせでは、コンタクトプラグ５３の底部で良好なオーミック接続が容易に実現される。
【００９６】
なお、バリア層６は導電性とすることも可能である。この場合の等価回路は、図３（Ｂ）に示したものとなる。バリア層６を導電性とするための一例は、たとえばアルミナの酸素量を化学量論比よりも減少させ、Al2O3-d（d>0）とすれば良い。バリア層６に導電性を持たせた場合には、バリア層６の抵抗率が高くても、即ちわずかな導電性を有するだけでも、上部導電体層７と下部導電体層５との間の抵抗は十分に低いものになる。上述したように、プレート電極４の面積が、非常に大きいからである。このように、バリア層６に導電性を持たせた場合には、セル容量の減少を抑制することができる。
【００９７】
次に、第２の実施形態の変形例を説明する。
【００９８】
図１６は、この発明の第２の実施形態の変形例に係るＤＲＡＭを示す断面図である。
【００９９】
図１６に示すように、コンタクト孔５１を、上部導電体層７、バリア層６をそれぞれ貫通して形成し、コンタクトプラグ５３を、下部導電体層５に直接に接触させることも可能である。
【０１００】
このような変形例によれば、コンタクトプラグ５３が下部導電体層５に直接に接触するので、バリア層６に導電性を持たせた場合と同様に、セル容量の減少を抑制できる利点がある。
【０１０１】
［第３の実施形態］
図１７はこの発明の第３の実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ周辺回路の断面を示す断面図である。
【０１０２】
以下、図１７に示す第３の実施形態に係るＤＲＡＭを、その製造方法とともに説明する。
【０１０３】
図１８〜図２５は、この発明の第３の実施形態に係るＤＲＡＭを、主要な製造工程毎に示した断面図である。
【０１０４】
まず、図１８に示すように、たとえば図７を参照して説明した製法を用いて、シリコン基板４０上に素子分離領域４１、セルトランジスタＣＴ、周辺トランジスタＰＴ、セルトランジスタＣＴのドレインをビット線に接続するためのビット線コンタクト（図示せず）、ビット線４７、セルトランジスタＣＴのソースをストレージ電極に接続するためのコンタクトプラグ４９をそれぞれ形成する。
【０１０５】
次に、図１９に示すように、コンタクトプラグ４９が露出した第２層層間絶縁膜４５-2上に、第３層層間絶縁膜４５-3を形成する。次いで、第３層層間絶縁膜４５-3に対し、リソグラフィー法およびＲＩＥ法を用いて、セルキャパシタを形成するための開孔部５０を形成する。
【０１０６】
次に、図２０に示すように、開孔部５０が形成された第３層層間絶縁膜４５-3上に、ＳＲＯ等の導電体を堆積し、ＳＲＯ膜を形成する。次いで、ＳＲＯ膜のうち、開孔部５０内以外の部分を、たとえばＣＭＰ法を用いて除去する。これにより、開孔部５０内に、ＳＲＯ膜からなるストレージ電極２が形成される。
【０１０７】
次に、図２１に示すように、ストレージ電極２が形成された第３層層間絶縁膜４５-3上に、ＢＳＴＯ等の高誘電体、あるいは強誘電体を堆積し、キャパシタ膜３を形成する。次いで、キャパシタ膜３上に、ＳＲＯ等の導電体を堆積し、下部導電体層５を形成する。
【０１０８】
次に、図２２に示すように、下部導電体層５上に、たとえばＣＶＤ法を用いてアルミニウム等の導電体を堆積し、上部導電体層７を形成する。この堆積中、アルミニウムは、酸化物であるＳＲＯ（下部導電体層）５と反応し、下部導電体層５と上部導電体層７との界面に、アルミナ（Al2O3）等のバリア層６が形成される。
【０１０９】
次に、図２３に示すように、上部導電体層７、バリア層６、および下部導電体層５をリソグラフィー法およびＲＩＥ法を用いて、一括してエッチングし、プレート電極４を形成する。これにより、下部導電体層５、バリア層６、上部導電体層７の三層構造を含むプレート電極４が形成される。
【０１１０】
次に、図２４に示すように、プレート電極４が形成された第３層層間絶縁膜４５-3上に、第４層層間絶縁膜４５-4を形成する。次いで、第４層層間絶縁膜４５-4に対し、リソグラフィー法およびＲＩＥ法を用いて、上部導電体層７に通じるコンタクト孔５１、および内部配線層（ＢＬ）４７に通じるコンタクト孔５２をそれぞれ形成する。
【０１１１】
次に、図２５に示すように、コンタクト孔５１、５２が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のうち、コンタクト孔５１、５２内以外の部分を除去する。これにより、コンタクト孔５１、および５２内にそれぞれ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５３、５４が形成される。
【０１１２】
次に、図１７に示すように、コンタクトプラグ５３、５４が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜を、リソグラフィー法およびＲＩＥ法を用いてエッチングし、内部配線層５５、５６を形成する。
【０１１３】
この後、特に図示しないが、内部配線層を、さらに多層に形成し、最後に窒化シリコン、あるいは二酸化シリコンからなるパッシベーション膜を形成する。この後、水素アニールを施し、セルトランジスタＣＴの特性、および周辺トランジスタＰＴの特性等をそれぞれ整えることで、第３の実施形態に係るＤＲＡＭが完成する。
【０１１４】
このような第３の実施形態に係るＤＲＡＭにおいても、第２の実施形態に係るＤＲＡＭと同様の効果を得ることができる。
【０１１５】
また、その製造方法によれば、バリア層６を、下部導電体層５と上部導電体層７との間の反応により形成する。このため、バリア層６を形成するための膜堆積工程を削減でき、製造コストの上昇を抑制できる。
【０１１６】
また、その製造方法は、下記のように変形することができる。
【０１１７】
たとえばＳＲＯ等の下部導電体層５上に、アルミニウム等の導電体を堆積し、上部導電体層７を形成する。この後、熱処理し、ＳＲＯとアルミニウムとの界面を反応させ、アルミナ（Al2O3）等のバリア層７を形成する。
【０１１８】
このような製造方法においても、バリア層６を形成するための膜堆積工程を削減でき、製造コストの上昇を抑制できる。
【０１１９】
また、別の変形例としては、たとえばＳＲＯ等の下部導電体層５上に、アルミニウム等の導電体を堆積し、上部導電体層７を形成する。次いで、上部導電体層７、および下部導電体層５をリソグラフィー法およびＲＩＥ法を用いて、一括してエッチングし、下部導電体層５、および上部導電体層７の二層構造を含むプレート電極４を、まず形成する。この後、熱処理し、ＳＲＯとアルミニウムとの界面を反応させ、アルミナ（Al2O3）等のバリア層６を形成し、プレート電極４を、下部導電体層５、バリア層６、および上部導電体層７の三層構造にする。
【０１２０】
このような製造方法によれば、バリア層６を形成するための膜堆積工程を削減でき、製造コストの上昇を抑制できる。これと同時に、プレート電極４パターンを形成するためのエッチング時、バリア層６のエッチングが不要になり、エッチングの容易化を図ることができる。
【０１２１】
［第４の実施形態］
図２６はこの発明の第４の実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ周辺回路の断面を示す断面図である。
【０１２２】
以下、図２６に示す第４の実施形態に係るＤＲＡＭを、その製造方法とともに説明する。
【０１２３】
図２７〜図３８は、この発明の第３の実施形態に係るＤＲＡＭを、主要な製造工程毎に示した断面図である。
【０１２４】
まず、図２７に示すように、たとえば図７を参照して説明した製法を用いて、シリコン基板４０上に素子分離領域４１、セルトランジスタＣＴ、周辺トランジスタＰＴ、セルトランジスタＣＴのドレインをビット線に接続するためのビット線コンタクト（図示せず）、ビット線４７をそれぞれ形成する。この後、ビット線４７が形成された第１の層間絶縁膜４５-1上に、第２層層間絶縁膜４５-2を形成する。
【０１２５】
次に、図２８に示すように、第２層層間絶縁膜４５-2上に、アルミナ等を堆積し、バリア膜６１を形成する。次いで、バリア膜６１および第２層層間絶縁膜４５-2、第１層層間絶縁膜４５-1に対し、リソグラフィー法およびＲＩＥ法を用いて、セルトランジスタＣＴのソースに達するコンタクト孔４８を形成する。次いで、コンタクト孔４８内に、コンタクトプラグ４９を形成する。
【０１２６】
次に、図２９に示すように、コンタクトプラグ４９が露出した第２層層間絶縁膜４５-2上に、第３層層間絶縁膜４５-3を形成する。次いで、第３層層間絶縁膜４５-3上に、アルミナ等を堆積し、バリア膜６２を形成する。次いで、バリア膜６２および第３層層間絶縁膜に対し、リソグラフィー法およびＲＩＥ法を用いて、セルキャパシタを形成するための開孔部５０を形成する。
【０１２７】
次に、図３０に示すように、開孔部５０が形成された第３層層間絶縁膜４５-3上に、アルミナ等を堆積し、バリア膜６３を形成する。次いで、バリア膜６３を、ＲＩＥ法を用いてエッチングし、バリア膜６３を開孔部５０の側壁に残す。
【０１２８】
次に、図３１に示すように、バリア膜６３およびバリア膜６２上に、ＳＲＯ等の導電体を堆積し、ＳＲＯ膜を形成する。次いで、ＳＲＯ膜のうち、開孔部５０内以外の部分を、たとえばＣＭＰ法を用いて除去する。これにより、開孔部５０内に、ＳＲＯ膜からなるストレージ電極２が形成される。
【０１２９】
次に、図３２に示すように、ストレージ電極２およびバリア膜６２上に、ＢＳＴＯ等の高誘電体、あるいは強誘電体を堆積し、キャパシタ膜３を形成する。キャパシタ膜３上に、ＳＲＯ等の導電体を堆積し、下部導電体層５を形成する。
【０１３０】
次に、図３３に示すように、下部導電体層５上に、アルミナを薄く堆積し、バリア層６を形成する。このとき、バリア層６を構成するアルミナの膜厚は５ｎｍ程度、成膜方法としては、たとえば酸素を含む雰囲気中でのスパッタリング法である。
【０１３１】
次に、図３４に示すように、バリア層７上に、スパッタリング法を用いて、アルミニウム等の導電体を堆積し、上部導電体層７を形成する。
【０１３２】
次に、図３５に示すように、上部導電体層７、バリア層６、および下部導電体層５をリソグラフィー法およびＲＩＥ法を用いて、一括してエッチングし、プレート電極４を形成する。
【０１３３】
次に、図３６に示すように、プレート電極４が形成された第３層層間絶縁膜４５-3上に、アルミナを堆積し、バリア膜６４を形成する。次いで、バリア膜６４をＲＩＥ法を用いてエッチングし、バリア膜６４をプレート電極４の側壁に残す。これにより、ストレージ電極２、キャパシタ膜３、プレート電極４からなるキャパシタ構造体は、たとえばプラグ４９の上部を除いて、バリア膜６１、６２、６３、６４、およびバリア層６により覆われる。
【０１３４】
次に、図３７に示すように、プレート電極４およびバリア膜６５が形成された第３層層間絶縁膜４５-3上に、第４層層間絶縁膜４５-4を形成する。次いで、第４層層間絶縁膜４５-4に対し、リソグラフィー法およびＲＩＥ法を用いて、上部導電体層７に通じるコンタクト孔５１、および内部配線層（ＢＬ）４７に通じるコンタクト孔５２をそれぞれ形成する。
【０１３５】
次に、図３８に示すように、コンタクト孔５１、５２が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のうち、コンタクト孔５１、５２内以外の部分を除去する。これにより、コンタクト孔５１、および５２内にそれぞれ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５３、５４が形成される。
【０１３６】
次に、図２６に示すように、コンタクトプラグ５３、５４が形成された第４層層間絶縁膜４５-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜を、リソグラフィー法およびＲＩＥ法を用いてエッチングし、内部配線層５５、５６を形成する。
【０１３７】
この後、特に図示しないが、内部配線層を、さらに多層に形成し、最後に窒化シリコン、あるいは二酸化シリコンからなるパッシベーション膜を形成する。この後、水素アニールを施し、セルトランジスタＣＴの特性、および周辺トランジスタＰＴの特性等をそれぞれ整えることで、第４の実施形態に係るＤＲＡＭが完成する。
【０１３８】
このような第４の実施形態に係るＤＲＡＭによれば、キャパシタ構造体が実質的にバリア膜６１〜６４（Al2O3）、およびバリア層６（Al2O3）により覆われる。このため、第２、第３の実施形態と同様に、多層配線工程後、水素アニールを施した場合でも、バリア膜６１〜６４（Al2O3）が、キャパシタ膜３（ＢＳＴＯ）を還元性ダメージから保護する。よって、キャパシタ膜３の膜質の劣化が抑制され、たとえばリーク電流増加等、キャパシタ特性の劣化を防ぐことができる。
【０１３９】
さらに、キャパシタ構造体の少なくとも一部を覆うバリア膜６１〜６４（Al2O3）を、下部導電体層５（ＳＲＯ）、バリア層６（Al2O3）、および上部導電体層７（Al）の三層構造を含むプレート電極４と組み合わせることで、上記効果は、さらに高まる。キャパシタ膜３の周囲がほぼ全て、バリア層６、バリア膜６１〜６４により囲まれるためである。
【０１４０】
以上、この発明を、第１〜第４の実施形態を参照して説明したが、この発明は、第１〜第４の実施形態に限られるものではなく、その主旨を逸脱しない範囲で変形することができる。
【０１４１】
たとえば第２〜第４の実施形態では、図３９（Ａ）に示すように、スタック型キャパシタを、ストレージ電極２を開孔部５０に沿って凹状に形成し、この凹状表面をプレート電極４と対向させる“内堀り型”とした。
【０１４２】
しかし、スタック型キャパシタは、図３９（Ｂ）に示すように、ストレージ電極２を凸状に形成し、この凸状表面をプレート電極４と対向させる“外堀り型”としても良い。あるいは図３９（Ｃ）に示すような“クラウン型”としても良い。クラウン型は、たとえばストレージ電極２を開孔部５０に沿って凹状に形成した後、第４層層間絶縁膜４５-4を、その表面から一部、あるいは全てを除去することで形成される。
【０１４３】
また、この発明は、スタック型キャパシタに限られるものではなく、“プレーナ型キャパシタ”にも適用することができる。この発明を適用した“プレーナ型キャパシタ”の一例は、図３９（Ｄ）に示すように、ストレージ電極を、シリコン基板４０内に形成されたＴｉ層７１、ＴｉＮ層７２、およびＳＲＯ層７３により形成する。ＳＲＯ層７３上にはキャパシタ膜３（ＢＳＴＯ）が形成され、キャパシタ膜３上には下部導電体層５（ＳＲＯ）、バリア層６（Al2O3）、および上部導電体層７（Al）からなるプレート電極４が形成される。
【０１４４】
また、この発明に係るキャパシタ構造体は、１トランジスタ−１キャパシタ型のＤＲＡＭやＦＲＡＭに限らず、図３９（Ｅ）に示すような、ＥＥＰＲＯＭ等に使用されるスタックゲート構造のメモリセルにも応用することができる。
【０１４５】
図３９（Ｅ）に示すように、スタックゲート構造のメモリセルは、シリコン基板４０上に形成されたゲート絶縁膜８１、ゲート絶縁膜８１上に形成された浮遊ゲート８２、浮遊ゲート８２に、キャパシタ膜８３を介して容量結合する制御ゲート８４からなる。
【０１４６】
スタックゲート構造のメモリセルを、たとえばＥＥＰＲＯＭに用いた場合には、浮遊ゲート８２と制御ゲート８４との間の容量を、浮遊ゲート８２とシリコン基板４０との間の容量よりも大きくしたい要求がある。浮遊ゲート８２への電荷の注入効率を向上させるためである。したがって、キャパシタ膜８３の材料には、シリコン酸化膜や、シリコン窒化膜よりも誘電率が高い、高誘電体や、強誘電体が用いられることが十分に想定される。たとえば第１の実施形態において説明したような(Ba,Sr)TiO3（一般にＢＳＴＯ）、BaTiO3、SrTiO3、Ta2O5、Pb(Zr,Ti)O3（一般にＰＺＴ）、Pb(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、
SrBi2(Ta,Nb)2O9、Bi4Ti3O13である。
【０１４７】
上記高誘電体や、強誘電体をキャパシタ膜８３に用いた場合、その膜質の劣化は、たとえばリーク電流の増加等を招き、電荷保持特性の悪化につながるために極力抑制したい。
【０１４８】
そこで、ゲート絶縁膜８１を、上記バリア層６と同様な材料、即ちAl、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の少なくとも一つを含む金属酸化物により構成する。
【０１４９】
このような構成を有するスタックゲート構造のメモリセルによれば、水素アニールを施した場合に、ゲート絶縁膜８１がキャパシタ膜８３を還元性ダメージから保護する。よって、キャパシタ膜８３の膜質の劣化が抑制され、たとえばリーク電流増加等、電荷保持特性の劣化を防ぐことができる。
【０１５０】
また、バリア層６が絶縁性を有する場合、次のような効果をさらに得ることができる。
【０１５１】
たとえば２５６ＭビットのＤＲＡＭの場合、図４０（Ａ）に示すように、セルアレイが２５６ｋビット程度の規模ごとにまとめられている。即ちプレート電極は２５６ｋビットごとに分割されている。
【０１５２】
図４０（Ａ）に示す状態では、あるセルアレイ、たとえばセルアレイＡがアクセス（読み出し／書き込み）されたとき、セルアレイＡ内のプレート電極の電位が微妙に振動する。この微妙な振動はノイズとなり、プレート電極にプレート電位を供給する配線に伝わる。配線に伝わったノイズは、セルアレイＡ内のプレート電極に配線を介して直接的に接続されている他のプレート電極、即ちセルアレイＢ内のプレート電極、セルアレイＣ内のプレート電極、…に伝わる。この結果、アクセスされていないセルアレイＢ、Ｃ、つまり休止しているセルアレイＢ、Ｃ内のプレート電極の電位が振動する。プレート電極の電位の振動は、セルのデータ保持特性に悪い影響を及ぼす可能性がある。
【０１５３】
これに対し、バリア層６を持ち、かつバリア層６が絶縁性を有する場合には、図４０（Ｂ）に示すように、プレート電位を供給する配線とプレート電極との間に、容量が直列に挟まれることになる。直列に挟まれた容量は、アクセスされているセルアレイ、たとえばセルアレイＡ内のプレート電極の電位の振動を吸収する。この結果、セルアレイＡ内のプレート電極の電位の振動はプレート電位を供給する配線に伝わり難くなり、アクセスされていないセルアレイＢ内のプレート電極、セルアレイＣ内のプレート電極、…の電位の振動を抑制することができる。よって、アクセスされていないセルアレイ中のセルのデータ保持特性の悪化を抑制することができる。
【０１５４】
さらにアクセス時にメモリセルが発生するノイズ以外に対しても耐性がある。たとえばプレート電位を供給する配線に対してノイズが印加された場合でも、このノイズは、直列に挟まれた容量によって吸収することが可能となる。よって、同様にプレート電極の電位の振動は抑制され、セルのデータ保持特性の悪化を抑制することができる。
【０１５５】
このようにプレート電極が各セルアレイ毎に分割されている場合、プレート電位を供給する配線とプレート電極との間に容量を直列に挟むことで、アクセス時にメモリセルが発生するノイズ、あるいはプレート電位を供給する配線に印加されたノイズに起因したデータ保持特性の悪化を抑制することができる。
【０１５６】
また、プレート電極が一枚のみの場合には、プレート電位発生回路１１とプレート電極との間に容量を直列に挟めば良い。この場合、特にプレート電位を供給する配線にノイズが印加された際、このノイズに起因したデータ保持特性の悪化を抑制することができる。
【０１５７】
【発明の効果】
以上説明したように、この発明によれば、還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るキャパシタ構造体を示す図。
【図２】図２はこの発明の第１の実施形態に係るキャパシタ構造体を用いたＤＲＡＭセルアレーを示す図。
【図３】図３（Ａ）はバリア層が絶縁性を持つ場合のＤＲＡＭセルアレーの等価回路図、図３（Ｂ）はバリア層が導電性を持つ場合のＤＲＡＭセルアレーの等価回路図。
【図４】図４はこの発明の第１の実施形態に係るキャパシタ構造体を用いたＦＲＡＭセルアレーを示す図。
【図５】図５（Ａ）はバリア層が絶縁性を持つ場合のＦＲＡＭセルアレーの等価回路図、図５（Ｂ）はバリア層が導電性を持つ場合のＦＲＡＭセルアレーの等価回路図。
【図６】図６（Ａ）はこの発明の第２の実施形態に係るＤＲＡＭセルアレーの平面図、図６（Ｂ）はこの発明の第２の実施形態に係るＤＲＡＭを示す断面図。
【図７】図７はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図８】図８はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図９】図９はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１０】図10はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１１】図11はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１２】図12はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１３】図13はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１４】図14はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１５】図15はこの発明の第２の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１６】図15はこの発明の第２の実施形態の変形例に係るＤＲＡＭを示す断面図。
【図１７】図17はこの発明の第３の実施形態に係るＤＲＡＭを示す断面図。
【図１８】図18はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図１９】図19はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２０】図20はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２１】図21はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２２】図22はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２３】図23はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２４】図24はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２５】図25はこの発明の第３の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２６】図26はこの発明の第４の実施形態に係るＤＲＡＭを示す断面図。
【図２７】図27はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２８】図28はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図２９】図29はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３０】図30はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３１】図31はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３２】図32はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３３】図33はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３４】図34はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３５】図35はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３６】図36はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３７】図37はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３８】図38はこの発明の第４の実施形態に係るＤＲＡＭの一製造工程を示す断面図。
【図３９】図39（Ａ）は内掘り型スタックキャパシタの断面図、図39（Ｂ）は外掘り型スタックキャパシタの断面図、図39（Ｃ）はクラウン型スタックキャパシタの断面図、図39（Ｄ）はプレーナ型キャパシタの断面図、図39（Ｅ）はスタックゲート構造の断面図。
【図４０】図40（Ａ）、図40（Ｂ）はそれぞれプレート電位発生回路とプレート電極との接続を示す回路図。
【符号の説明】
１…キャパシタ構造体、
２…分散電極（ストレージ電極）、
３…キャパシタ膜、
４…共通電極（プレート電極）、
５…下部導電体層、
６…バリア層、
７…上部導電体層、
１１…プレート電位発生回路、
１２…駆動パルス線ドライバ、
４０…シリコン基板、
４１…素子分離領域、
４２…素子領域、
４３…ゲート電極、
４４…ソース／ドレイン領域、
４５…層間絶縁膜、
４６-1…コンタクト孔、
４６-2…配線孔、
４７…内部配線層、
４８…コンタクト孔、
４９…コンタクトプラグ、
５０…開孔部、
５１…コンタクト孔、
５２…コンタクト孔、
５３…コンタクトプラグ、
５４…コンタクトプラグ、
５５…内部配線層、
５６…内部配線層。
６１〜６４…バリア膜、
７１…Ｔｉ層、
７２…ＴｉＮ層、
７３…ＳＲＯ層、
８１…ゲート絶縁膜、
８２…浮遊ゲート、
８３…キャパシタ膜、
８４…制御ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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