(57)【特許請求の範囲】
【請求項１】
ある電圧範囲を取るノードに接続されるゲートを有し、第１電圧レベルで動作するときにホットキャリヤ劣化やゲート酸化膜絶縁破壊をこうむり易い第１の少なくとも１個のＣＭＯＳトランジスタを組み込むタイプのサブミクロンＣＭＯＳプロセスを使って製造される電気回路において、該回路の動作中に前記第１トランジスタのゲートにかかる最大電圧を下げる回路配置で、前記ゲートと前記ノードとの間に、前記第１電圧レベルより低い電圧でバイアスをかけられたゲートを有する第２トランジスタを接続することによって、前記第１電圧レベルで動作するときに前記ゲート酸化膜絶縁破壊を回避することを含む改良を含み、
前記第２トランジスタのソース端子が前記第１トランジスタのゲートに接続されており  前記第２トランジスタのゲートとソースの間に抵抗体が接続されており、該抵抗体が前記第２トランジスタの漏れ電流によるノード・ドリフトを阻止するように選択された値の抵抗体である電気回路。
【請求項２】
さらに、前記第１トランジスタの前記ホットキャリヤ劣化を回避する回路配置で前記第１トランジスタのソースまたはドレイン端子に接続され、バイアスをかけられるゲートを有する第３トランジスタを含むことを特徴とする請求項１に記載の電気回路。
【請求項３】
前記回路がさらにレベル変換回路として構成される請求項１に記載の電気回路。
【請求項４】
前記回路がさらにスイッチング可能な電流源として構成される請求項１に記載の電気回路。
【請求項５】
電位Ｖｄｄで第１電圧レールと、Ｖｄｄより低い電位Ｖｓｓで第２電圧レールとによって給電され、かつ前記第１電圧レールと第２電圧レールの一方に接続される第１チャネルタイプの第１トランジスタと、前記第１電圧レールと第２電圧レールの他方に接続される相補型チャネルタイプの第２トランジスタとを有するように設計されるＣＭＯＳインバータ回路であって、前記第１トランジスタと第２トランジスタのドレイン端子が相互に接続されることによって出力ノードを形成し、かつ該第１トランジスタと第２トランジスタのゲートが相互に接続されることによって入力ノードが形成され、該入力ノードにＶｄｄとＶｓｓの間の電圧の移行が生じたときに、前記第１トランジスタと第２トランジスタがゲート酸化膜絶縁破壊やホットキャリヤ劣化をこうむるＣＭＯＳインバータ回路において、
前記第１トランジスタのゲートと前記入力ノードとの間に前記第１トランジスタと同じチャネルタイプの第３トランジスタを接続し、該第３トランジスタのゲートにＶｄｄとＶｓｓの間の電圧でバイアスをかけることによって、前記第１トランジスタの前記ゲート酸化膜絶縁破壊を回避することを含む改良を含み、
さらに、前記第２トランジスタのゲートと前記入力端子の間に該第２トランジスタと同じチャネルタイプの第４トランジスタが接続されており、該第４トランジスタのゲートにＶｓｓとＶｄｄの間の電圧でバイアスをかけることによって、前記第２トランジスタの前記ゲート酸化膜絶縁破壊を回避し、
さらに、前記第１トランジスタのドレインと前記出力ノードの間に第５トランジスタが接続されており、該第５トランジスタのゲートにＶｓｓとＶｄｄの間の電圧でバイアスをかけることによって、前記第１トランジスタの前記ホットキャリヤ劣化を回避し、前記第３および第５トランジスタのバイアス電位は互いに等しいＣＭＯＳインバータ回路。
【請求項６】
さらに、前記第２トランジスタのドレインと前記出力ノードの間に第６トランジスタが接続されており、該第６トランジスタのゲートにＶｓｓとＶｄｄの間の電圧でバイアスをかけることによって、前記第２トランジスタの前記ホットキャリヤ劣化を回避する請求項５に記載の回路。
【請求項７】
さらに、第３、第４、第５および第６のトランジスタのいずれか１つのゲートとソースの間に第７半導体デバイスが接続されることによって、前記第３、第４、第５および第６のトランジスタの前記１つの漏れ電流によるノード・ドリフトを阻止する請求項６に記載の回路。
【請求項８】
さらに、第３、第４、第５および第６のトランジスタのいずれか１つのゲートとソースの間に抵抗体が接続されており、該抵抗体が前記第３、第４、第５および第６のトランジスタの前記１つの漏れ電流によるノード・ドリフトを阻止するように選択された値の抵抗体である請求項６に記載の回路。
【請求項９】
前記第７半導体デバイスがショットキー・ダイオード、ＣＭＯＳトランジスタ、バイポーラダイオード、バイポーラトランジスタのいずれか１つを含む請求項７に記載の回路。
【請求項１０】
半導体基板上に形成されたＣＭＯＳ集積回路であって、
ゲートを有する第１トランジスタと、
基準電圧レベルから相対的に高い電圧レベルまで拡がる電圧範囲を有する入力信号を受け取るべく接続される入力ノードと、
前記第１トランジスタのゲートに接続された第１端子、前記入力信号を受け取るべく前記入力ノードに接続された第２端子、およびバイアス電圧源に接続されたゲートとを有する第２トランジスタであって、前記バイアス電圧源のバイアス電圧レベルは前記基準電圧レベルと前記相対的に高い電圧レベルの間であり、それによって前記第１トランジスタの前記ゲートとソースの間および前記第１トランジスタの前記ゲートとドレインの間に現われる最大電圧が前記電圧範囲を超えることを阻止し、それにより、ゲート酸化膜破壊を回避する第２トランジスタと、
前記第２トランジスタの前記ゲートと前記第１端子の間に接続された第１抵抗体であって、前記第２トランジスタの漏れ電流によるノード・ドリフトを阻止するように選択された値の第１抵抗体とを具備するＣＭＯＳ集積回路。
【請求項１１】
前記バイアス電圧源に接続されたゲート、前記第１トランジスタのソースまたはドレイン端子に接続された第１端子、および出力端子に接続された第２端子を有する第３トランジスタをさらに具備し、
それによって、前記第３トランジスタはバイアスされることで前記第１トランジスタのソースと前記第１トランジスタのドレインの間に現われる最大電圧が前記電圧範囲を超えることを阻止し、それにより、前記第１トランジスタのホットキャリヤ劣化を回避する請求項１０記載のＣＭＯＳ集積回路。
【請求項１２】
前記第２トランジスタの前記第１端子はソースであり前記第２トランジスタの前記第２端子はドレインである請求項１０記載のＣＭＯＳ集積回路。
【請求項１３】
前記第３トランジスタの漏れ電流によるノード・ドリフトを阻止する回路配置で前記第３トランジスタの前記ゲートと前記第１端子の間に第２半導体デバイスが接続される請求項１１記載のＣＭＯＳ集積回路。
【請求項１４】
前記第２半導体デバイスは、ショットキーダイオード、ＣＭＯＳトランジスタ、バイポーラダイオードまたはバイポーラトランジスタのいずれか１つを含む請求項１３記載のＣＭＯＳ集積回路。
【請求項１５】
前記第３トランジスタの前記ゲートと前記第１端子の間に第２抵抗体が接続され、前記第２抵抗体は前記第３トランジスタの漏れ電流によるノード・ドリフトを阻止するように選択された値である請求項１１記載のＣＭＯＳ集積回路。
【請求項１６】
半導体基板上に形成されたＣＭＯＳ集積回路であって、
ゲートを有する第１トランジスタと、
基準電圧レベルから相対的に高い電圧レベルまで拡がる電圧範囲を有する入力信号を受け取るべく接続される入力ノードと、
前記第１トランジスタのゲートに接続された第１端子、前記入力信号を受け取るべく前記入力ノードに接続された第２端子、およびバイアス電圧源に接続されたゲートとを有する第２トランジスタであって、前記バイアス電圧源のバイアス電圧レベルは前記基準電圧レベルと前記相対的に高い電圧レベルの間であり、それによって前記第１トランジスタの前記ゲートとソースの間および前記第１トランジスタの前記ゲートとドレインの間に現われる最大電圧が前記電圧範囲を超えることを阻止し、それにより、ゲート酸化膜破壊を回避する第２トランジスタと、
前記バイアス電圧源に接続されたゲート、前記第１トランジスタのソースまたはドレイン端子に接続された第１端子、および出力端子に接続された第２端子を有する第３トランジスタであって、それによって、前記第３トランジスタはバイアスされることで前記第１トランジスタのソースと前記第１トランジスタのドレインの間に現われる最大電圧が前記電圧範囲を超えることを阻止し、それにより、前記第１トランジスタのホットキャリヤ劣化を回避する第３トランジスタと、
前記第２トランジスタの前記ゲートと前記第１端子の間に接続された第１抵抗体であって、前記第２トランジスタの漏れ電流によるノード・ドリフトを阻止するように選択された値の第１抵抗体とを具備するＣＭＯＳ集積回路。
【請求項１７】
前記第２トランジスタの前記第１端子はソースであり前記第２トランジスタの前記第２端子はドレインである請求項１６記載のＣＭＯＳ集積回路。
【請求項１８】
前記第３トランジスタの漏れ電流によるノード・ドリフトを阻止する回路配置で前記第３トランジスタの前記ゲートと前記第１端子の間に第２半導体デバイスが接続される請求項１６記載のＣＭＯＳ集積回路。
【請求項１９】
前記第２半導体デバイスは、ショットキーダイオード、ＣＭＯＳトランジスタ、バイポーラダイオードまたはバイポーラトランジスタのいずれか１つを含む請求項１８記載のＣＭＯＳ集積回路。
【請求項２０】
前記第３トランジスタの前記ゲートと前記第１端子の間に第２抵抗体が接続され、前記第２抵抗体は前記第３トランジスタの漏れ電流によるノード・ドリフトを阻止するように選択された値である請求項１６記載のＣＭＯＳ集積回路。
【請求項２１】
第１電源電圧源と第１電源電圧源よりも低い電圧レベルの第２電源電圧源の間に接続されたＣＭＯＳインバータ回路であって、
前記第１および第２電源電圧源の一方に接続された第１チャネルタイプの第１トランジスタと、
前記第１および第２電源電圧源の他方に接続された相補的なチャネルタイプの第２トランジスタと、を備え、
前記第１および第２トランジスタのドレイン端子は互いに接続されて出力ノードを形成し、前記第１および第２トランジスタのゲートは互いに接続されて入力ノードを形成し、前記第１および第２電源電圧源の電圧レベルの間で拡がる電圧レベルを有する入力信号を前記入力ノードへ印加すると、前記第１および第２トランジスタはゲート酸化膜破壊およびホットキャリヤ劣化を受け、
前記第１トランジスタと同じチャネルタイプの第３トランジスタであって、前記第１トランジスタのゲートと前記入力ノードの間に接続され、前記第１電源電圧源と前記第２電源電圧源の電圧レベルの間の電圧レベルを有するバイアス電圧源に接続されたゲートを有し、それによって前記第１トランジスタの前記ゲート酸化膜破壊を回避する第３トランジスタと、
前記第２トランジスタと同じチャネルタイプの第４トランジスタであって、前記第２トランジスタのゲートと前記入力ノードの間に接続され、前記バイアス電圧源に接続されたゲートを有し、それによって前記第２トランジスタの前記ゲート酸化膜破壊を回避する第４トランジスタと、
前記第１トランジスタのドレインと前記出力ノードの間に接続された第５トランジスタであって、前記バイアス電圧源に接続されたゲートを有して前記第１トランジスタのホットキャリヤ劣化を回避する第５トランジスタと、
を備えるＣＭＯＳインバータ回路。
【請求項２２】
前記第２トランジスタのドレインと前記出力ノードの間に接続された第６トランジスタであって、前記バイアス電圧源に接続されたゲートを有して前記第１トランジスタのホットキャリヤ劣化を回避する第６トランジスタをさらに具備する請求項２１記載の回路。
【請求項２３】
前記第３、第４、第５および第６トランジスタのいずれか１つのゲートとソースの間に接続されて前記第３、第４、第５および第６トランジスタの前記いずれか１つの漏れ電流によるノード・ドリフトを回避する半導体デバイスをさらに具備する請求項２２記載の回路。
【請求項２４】
前記第３、第４、第５および第６トランジスタのいずれか１つのゲートとソースの間に接続され前記第３、第４、第５および第６トランジスタの前記いずれか１つの漏れ電流によるノード・ドリフトを回避するように選択された値の抵抗体をさらに具備する請求項２２記載の回路。
【請求項２５】
前記半導体デバイスは、ショットキーダイオード、ＣＭＯＳトランジスタ、バイポーラダイオードまたはバイポーラトランジスタのいずれか１つを含む請求項２３記載の回路。
【請求項２６】
前記第３トランジスタの漏れ電流によるノード・ドリフトを回避する回路配置で第２半導体デバイスが前記第３トランジスタのゲートとソースの間に接続される請求項２３記載の回路。
【請求項２７】
前記第２半導体デバイスは、ショットキーダイオード、ＣＭＯＳトランジスタ、バイポーラダイオードまたはバイポーラトランジスタのいずれか１つを含む請求項２６記載の回路。
【請求項２８】
前記第３トランジスタの漏れ電流によるノード・ドリフトを回避するように選択された値の第２抵抗体が前記第３トランジスタのゲートとソースの間に接続される請求項２３記載の回路。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、標準的な低電圧、サブミクロン、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおけるトランジスタの信頼できる高電圧長期動作を容易にする電子回路に関するものである。
（背景）
従来のＣＭＯＳ回路では、正常動作中にｎチャネル・トランジスタまたはｐチャネル・トランジスタの最大ゲート・ソース間電圧、ゲート・ドレイン間電圧またはドレイン・ソース間電圧が時々電源電圧にほぼ等しくなることがしばしば起こる。このような状態が起こるのは、例えば標準のＣＭＯＳインバータを動作させるときである。トランジスタを標準的なサブミクロンＣＭＯＳプロセス（例えば特徴寸法（feature size）が０．８μｍ未満、ゲート酸化膜厚（gate-oxide thickness）が１５０Å未満）で製造する場合で、電源電圧が十分に大きい（例えば５Ｖ超）とき、ｎチャネル・トランジスタおよびｐチャネル・トランジスタは両方とも、ホットキャリヤ劣化（hot-carrier degradation ）とゲート・ドレイン／ゲート・ソースのオーバラップの酸化膜破壊（oxide breakdown)をこうむる。このような影響は、電源電圧を下げるか、あるいはより大きい寸法の製造プロセスを使うかのどちらかによって回避できるが、反面、そのどちらかを行うのは、往々にして不便である。例えば、給電レール（supply rail)が１つしか容易に使用できないこと、またはスペースの制約からサブミクロンのプロセスが要求されることになる場合がある。
【０００２】
米国特許第５，７２６，５８９号には、ドレイン・ソース間電圧が特性ホットエレクトロン動作電圧（characteristic hot-electron operation voltage ）より低くなってしまうまでトランジスタの“ターン・オン（turning on）”を遅らせることによって、Ｎチャネル・トランジスタをホットキャリヤ劣化から保護する半導体チップ用出力ドライバ回路についての記述がある。しかしながら、このような回路は、そのトランジスタ（ＰチャネルおよびＮチャネルの両方共）を高電圧ストレスの下でのゲート酸化膜絶縁破壊からは保護しない。
【０００３】
米国特許第５，３６９，３１２号には、２個のトランジスタを第３トランジスタとカスケードに接続し、それで、全電源電圧のほぼ中ほどに中間ノード電圧（intermediate node voltage ）のバイアスをかけることによって、Ｎチャネル・トランジスタをホットキャリヤ劣化から保護する回路技術が開示されている。しかしながら、開示された回路は、高電圧ストレスの下でのゲート酸化膜破壊に対する保護を提供するものではない。
【０００４】
米国特許第４，９６７，１０３号には、Ｎチャネル対Ｎチャネル・プッシュプル・インバータ（N-channel to N-channel push-pull inverter）におけるホットキャリヤ劣化を回避するための回路が記述されている。ここでもやはり、この回路はゲート酸化膜絶縁破壊の問題に対する解決となっていない。
【０００５】
よって、本発明の目的は、Ｎチャネル・トランジスタおよびＰチャネル・トランジスタの両方についてゲート酸化膜絶縁破壊を回避し、また好適には、ホットキャリヤ劣化を回避するＣＭＯＳトランジスタ回路を提供することである。
（発明の概要）
本発明は、ある電圧範囲を取るノードに接続されたゲートを有し、第１電圧レベルで動作するときにホットキャリヤ劣化とゲート酸化膜絶縁破壊を受け易い第１の少なくとも１個のＣＭＯＳトランジスタを組み込む形式のサブミクロンＣＭＯＳプロセスを使って製造される電気回路において、この回路の動作中に上記第１トランジスタのゲートの最大電圧を低減する回路配置で、上記ゲートとノードの間に、上記第１電圧レベルより低い電圧でバイアスをかけられた第２トランジスタを接続し、それによって、上記第１電圧レベルで動作するときに上記のゲート酸化膜絶縁破壊を回避することからなる改良を提供する。
【０００６】
望ましくは、上記の改良はさらに、上記第１トランジスタの上記のホットキャリヤ劣化を回避する配置で上記第１トランジスタの非ゲート端子（non-gate terminal ）に接続され、バイアスをかけられた第３トランジスタからなる。
【０００７】
本発明の更なる態様によれば、電位Ｖｄｄで第１電圧レール（voltage rail）と、Ｖｄｄより低い電位Ｖｓｓで第２電圧レールとによって給電されるように設計されており、前記第１電圧レールと第２電圧レールの一方に接続された第１チャネルタイプの第１トランジスタと、前記第１電圧レールと第２電圧レールのもう一方に接続された相補型チャネルタイプの第２トランジスタとを有するＣＭＯＳインバータ回路であって、この第１トランジスタと第２トランジスタのドレイン端子が相互に接続されており、それによって出力ノードを形成し、また上記第１トランジスタと第２トランジスタのゲートが相互に接続され、それによって入力ノードが形成され、この入力ノードにＶｄｄとＶｓｓの間の電圧の変化（voltage transition）が加わったときに、上記第１トランジスタと第２トランジスタがゲート酸化膜絶縁破壊とホットキャリヤ劣化を受けるＣＭＯＳインバータ回路において、上記第１トランジスタのゲートと前記入力ノードの間に同じチャネルタイプの第３トランジスタを接続し、この第３トランジスタのゲートにＶｓｓとＶｄｄの間のある電圧でバイアスをかけることによって、上記第１トランジスタのゲート酸化膜絶縁破壊を回避することからなる改良が提供される。
【０００８】
望ましくは、上記の改良はさらに、上記第２トランジスタのドレインと上記出力ノードとの間に接続された第４トランジスタからなり、この第４トランジスタのゲートにＶｓｓとＶｄｄの間のある電圧でバイアスをかけることによって、上記第１トランジスタのホットキャリヤ劣化を回避することからなる。
【０００９】
望ましくは、上記の改良はさらに、上記第１トランジスタのドレインと上記出力端子との間に接続された第５トランジスタからなり、この第５トランジスタのゲートにＶｓｓとＶｄｄの間のある電圧でバイアスをかけることによって、上記第１トランジスタのホットキャリヤ劣化を回避することからなる。
（詳細な説明）
本発明はＣＭＯＳインバータに適用されるものとして説明されるが、しかし本発明は、ゲート酸化膜破壊とホットキャリヤ劣化とを受け易いコンポーネントを有する他のタイプのトランジスタ回路にも適用し得るものであることが理解される。
【００１０】
図１について説明すると、ここに示されているのは、図示されたように接続されたＰＭＯＳ（Ｍ４）トランジスタとＮＭＯＳ（Ｍ１）トランジスタからなる従来のＣＭＯＳインバータである。このような回路の動作は、よく知られているので、ここでは詳述しないが、簡単に言えば、インバータの入力ノード１３と出力ノード１５は２つの論理状態、論理１と論理０のうちの１つを取る。例えば、入力が論理１であれば、Ｖｉｎ、すなわち入力ノード１３に印加される電圧はＶｄｄに等しくセットされる。同様に、論理０であれば、ＶｉｎはＶｓｓに等しくセットされ、このＶｓｓは一般に０Ｖである。両トランジスタのゲート・ソース間電圧、ゲート・ドレイン間電圧およびドレイン・ソース間電圧は、インバータの論理状態に応じて、電圧レール（voltage rail）２５と２７の電圧ＶｄｄまたはＶｓｓに等しくなる。インバータが小寸法プロセス（small-dimension process ）、例えば０．６μｍで製造されており、また高い電源電圧、例えば１０Ｖで動作している場合、両トランジスタは、高いゲート・ソース間電圧、ゲート・ドレイン間電圧およびドレイン・ソース間電圧のためにホットキャリヤ劣化やゲート酸化膜絶縁破壊を受ける場合がある。特に、Ｖｉｎ＝Ｖｄｄの電圧を入力ノード１３にかけると、Ｐチャネル・トランジスタＭ４はターンオフするのに対し、Ｎチャネル・トランジスタＭ１の方はスイッチオンする。従って、ほぼ電圧レール全体がＭ４にかかることになり、その結果、引き続き生ずる一方の論理状態からもう一方の論理状態への移行の間にホットキャリヤ劣化が起こり得ることになる。その上、同様の電圧がＭ１のゲート・ソースとＭ４のゲート・ドレインにかかることになるので、ゲート酸化膜絶縁破壊の危険性が存在することになる。
【００１１】
図２について説明すると、この図は本発明を組み込んだインバータ回路を示す。インバータを形成するのに６個のトランジスタ（３個のＮＭＯＳ  Ｍ１、Ｍ３、Ｍ５および３個のＰＭＯＳ  Ｍ４、Ｍ２、Ｍ６）が使用される。従来型のインバータと同様、入力ノードと出力ノード１３、１５が２つの論理状態、論理１と論理０のうちの１つを取る。前と同様、論理１はＶｄｄに等しく、論理０はＶｓｓに等しい。図２の回路においてＶｄｄ＝１０Ｖ、Ｖｓｓ＝０Ｖであると仮定し、かつ、ノード１７、１９にかかるｎゲート（ｎｇａｔｅ）電圧およびｐゲート（ｐｇａｔｅ）電圧がＶｄｄの半分、すなわち５Ｖにセットされると仮定する。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのしきい値電圧は、それぞれＶｔｈｎ＝０．５ＶおよびＶｔｈｐ＝−０．５Ｖである。最初はＶｉｎ＝０ＶおよびＶｏｕｔ＝１０Ｖと仮定する。入力ノード１３の電圧Ｖｉｎが論理０から論理１に移行する場合、すなわち、Ｖｉｎが０Ｖから１０Ｖに変化する場合、トランジスタＭ５（ＮＭＯＳ）がターンオンし、ノードｔｇｎ２１がｎｇａｔｅの電圧−Ｖｔｈｎ＝４．５Ｖに達するまで、ノードｔｇｎ２１を引き上げる。ｔｇｎ＝４．５Ｖ以上のとき、Ｍ５のゲート・ソース間電圧はそのしきい値電圧より低く、よって、Ｍ５はターンオフし、従って、ｔｇｎはほぼ４．５Ｖに留まる。この時、トランジスタＭ１（ＮＭＯＳ）のゲート・ソース間電圧は４．５Ｖで、Ｍ１はターンオンして、ノードｔｎ２３をＶｓｓの方に引っ張る。その結果、ｔｎがＶｓｓに近づくと、トランジスタＭ３（ＮＭＯＳ）がオンになり、ＶｏｕｔをＶｓｓに引っ張る。すなわち、Ｖｏｕｔ≒Ｖｓｓとなり、論理０となる。インバータの上側では、トランジスタＭ６（ＰＭＯＳ）のゲート・ソース間電圧は−５Ｖであり、従ってＭ６はターンオンし、ノードｔｇｐ２９をＶｄｄに引き上げる。ｔｇｐが結局Ｖｄｄに達すると、Ｍ４（ＰＭＯＳ）のゲート・ソース間電圧はゼロになり、Ｍ４はターンオフする。結果として、ノードｔｐ３１は、トランジスタＭ２（ＰＭＯＳ）の作用によってｔｐが５．５Ｖに達するまで引き下げられる。ｔｐ＝５．５Ｖで、Ｍ２のゲート・ソース間電圧はそのしきい値電圧を下回り、よって、それはターンオフし、従って、ｔｐは５．５Ｖに留まる。
【００１２】
デバイスの動作は、入力が論理１から論理０に移行するときも同様である。
【００１３】
上に述べた通り、トランジスタの最大ゲート・ソース、ゲート・ドレインおよびドレイン・ソース間電圧は約５．５Ｖに制限される。最大ゲート・ソース、ゲート・ドレインおよびドレイン・ソース間電圧が１０Ｖである従来のＣＭＯＳインバータと対照的である。換言すれば、電気的ストレスは約半分になり、従って、ホットキャリヤ劣化やゲート酸化膜絶縁破壊は両方とも著しく減少するということになる。
【００１４】
図２に示す回路が持つ１つの欠点は、サブしきい値漏れ電流（sub-threshold leakage current ）や拡散サブストレート接合漏れ電流（diffusion-substrate junction leakage current）のような、いくつかの二次的影響（second-order effect）が回路性能に影響を及ぼす可能性があることである。漏れ電流は、ノード電圧をその正常な動作点から離れる方向にドリフトさせ、それによって高電圧保護効果を低下させることがあり得る。例えば、Ｖｉｎ＝１０Ｖ、Ｖｏｕｔ＝０Ｖの場合、Ｍ２におけるサブしきい値の漏れ電流が著しい量であれば、ｔｐが０Ｖに向かってドリフトする可能性がある。ｔｐが０Ｖにまでドリフトして下がった場合、Ｍ４のドレイン・ソース間電圧は１０Ｖに等しくなる。結果として、Ｍ４は過酷なホットキャリヤ劣化やゲート酸化膜電圧ストレス（gate oxide voltage stress）を受けることになる。この問題を阻止し、克服するために、図３に示す通り、４個の補助トランジスタ（２個のＰＭＯＳ  Ｍ８、Ｍ９と２個のＮＭＯＳ  Ｍ７、Ｍ１０）をインバータに挿入する。この補助トランジスタの目的は、ノード３１、２９、２３、２１にかかる電圧ｔｐ、ｔｇｐ、ｔｎ、ｔｇｎをそれぞれ、それらの正常な動作点を越えてドリフトするのを阻止することである。先の例を使って、Ｖｉｎ＝１０Ｖ、Ｖｏｕｔ＝０Ｖとした場合、ノード３１は、Ｍ４における漏れ電流のために引き下げられる。しかしながら、ノード３１の電圧ｔｐがほぼ４．５Ｖより低く下がる（すなわち、１つのｐしきい値電圧がノードｐｇａｔｅの電圧を下回る）やいなや、トランジスタＭ９（ＰＭＯＳ）はターンオンする。従って、ノード３１は、Ｍ４における漏れ電流がかなりの量であっても、約４．５Ｖに留まる。従って、Ｍ４のドレイン・ソース間電圧は、１０Ｖではなくて５．５Ｖに等しくなり、回路は、そのトランジスタのホットキャリヤ劣化や絶縁破壊を回避し続ける。トランジスタＭ７〜Ｍ１０は普通、正常動作中はターンオフしており、いずれかのトランジスタの漏れ電流がかなりの量になった時のみ作動することがを注目される。当業者であれば、トランジスタＭ７〜Ｍ１０は、ショットキー・ダイオードまたはバイポーラダイオードまたはバイポーラトランジスタまたは高い値の抵抗器によって置き替えることが可能なものであり、それでも、同じ保護機能は維持されることが理解されよう。抵抗器を使用する場合は、該抵抗器のいずれか１つの値を、ノードにかかる電圧をクランプするのに十分低いように選定するが、しかし好適には、トランジスタを通って流れるどんな過大な電流も電力損失になるので、先の要件を条件として可能な限り高い値に選定する。
【００１５】
本発明を説明するについてインバータ回路を例に挙げたが、その他の回路も本発明を組み込むことが可能であることは十分に理解されよう。例えば、図４に則して図解されるのは、標準的なディジタル論理レベル変換器（digital logic level translator）である。入力“Ｉｎ”および“Ｉｎ＿ｂａｒ”は、低電圧、例えば１．５Ｖのディジタル信号である。入力信号は、全電源電圧の振れ幅（supply swing）（例えば１０Ｖ）を有する反転“Ｏｕｔ＿ｂａｒ”信号および非反転“Ｏｕｔ”信号に変換される。図５について説明すると、この図は、本発明を組み込んだディジタル論理レベル変換器を示す。この回路では、Ｖｄｄは１０ＶでＶｐｇａｔｅ＝Ｖｎｇａｔｅ＝５Ｖとすることが可能である。ノード３５に０〜１．５ＶのＶｉｎの振れがある場合、これは、Ｏｕｔノード３７においては０〜１０Ｖの振れに変換される。本発明によれば、Ｍ３〜Ｍ６、Ｍ２０、Ｍ２１、Ｍ１９、Ｍ１８は、さもなければ生じかねないホットキャリヤ劣化を回避するために最大ドレイン・ソース間電圧を下げるように動作し、一方Ｍ１６およびＭ１７の方は、最大ゲート・ソース間電圧を下げ、それによって、Ｍ１３およびＭ１４におけるゲート酸化膜破壊を防止するように動作する。
【００１６】
図６について説明すると、この図は、移植人工内耳蝸牛（cochlear implant prosthesis ）等の電気組織刺激治療装置の出力段で使用可能な代表的な電極出力ドライバ回路（electrode output driver circuit ）を示す。ドライバ回路は、２個のスイッチ３９、４１と、トランジスタＭ２２、Ｍ２３からなる電流マイナ（current minor ）によって形成された電流源を有する。本発明によれば、図６のスイッチング回路は、図７に示す通り、Ｍ２４およびＭ２５を使って最大ドレイン・ソース間電圧を下げ、それによってホットキャリヤ劣化を回避する一方、Ｍ２７を組み込んでＭ２６の最大ゲート・ソース間電圧を下げ、それによってゲート酸化膜絶縁破壊を回避するようにして実施することができる。分かり易くするため、図３のＭ７〜Ｍ１０と同様の仕方で二次的影響に対して保護するのに使用することが可能な補助トランジスタは図５および７のいずれにも示されていない。それでも、当業者であれば、このような回路を包含してよいことは理解されるであろう。
【００１７】
以上、本発明を好適実施例に則して説明したが、これらは単に発明の原理の適用を示したに過ぎないことが理解されるべきである。従って、特に述べた実施例は例示的なもので、本発明の特許請求項に関して制限を加えるものではないと考えられるべきである。
【図面の簡単な説明】
【図１】  先行技術によるＣＭＯＳインバータ回路の回路図である。
【図２】  本発明によるホットキャリヤ劣化防止回路とゲート酸化膜破壊防止回路を組み込んだインバータ回路の回路図である。
【図３】  図２に示す回路に、さらに本発明の好適実施例において設けられた通りのノード電圧ドリフト防止回路を組み込んだ回路の回路図である。
【図４】  先行技術によるレベル変換回路の回路図である。
【図５】  本発明によるホットキャリヤ劣化とゲート酸化膜破壊保護回路を組み込んだ高電圧レベル変換回路の回路図である。
【図６】  電気組織刺激治療装置に使用可能な出力電極ドライバの回路図である。
【図７】  図６の回路に、さらに本発明によるホットキャリヤ劣化とゲート酸化膜破壊保護回路を組み込んだ回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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