(57)【特許請求の範囲】
【請求項１】
複数の画素から構成される画素列を複数備え、複数色の画素によってカラー画像を表示するカラー画像表示装置であって、
前記複数の画素列のそれぞれに配置され、表示領域の主要部をなす複数の第１の画素と、
前記複数の画素列のそれぞれの画素列端に位置し、前記第１の画素よりも小さい第２の画素と、
前記第２の画素の画像表示信号として、同一画素列における一つの前記第１の画素の画像表示信号と同一の信号を供給する画像表示制御部と、
を有する、カラー画像表示装置。
【請求項２】
前記複数の画素列のそれぞれは複数色の画素から構成され、
前記画像表示制御部は、前記同一画素列において最も近い同一色の前記第１の画素の画像表示信号と同一の信号を前記第２の画素の画像表示信号として供給する、
請求項１に記載のカラー画像表示装置。
【請求項３】
前記複数の画素列のそれぞれは、３色の画素が規則的に交互に配置され、
前記複数の画素列のそれぞれは、前記表示領域の端部であって前記第２の画素の内側に、前記第１の画素よりも小さく、かつ前記第２の画素とは異なる色を表示する第３の画素を備える、
請求項２に記載のカラー画像表示装置。
【請求項４】
前記画像表示制御部は、前記複数の画素に画像表示信号を出力する駆動回路部を備え、
前記駆動回路部は、前記第１の画素の画像表示信号を分配配線によって分配することにより前記第２の画素の画像表示信号を生成する、
請求項２に記載のカラー画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はカラー画像表示装置に関する。
【背景技術】
【０００２】
カラー画像表示を行う表示装置として、多くのタイプの表示装置が知られている。例えば、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ（ＰＤＰ）、電界放出ディスプレイ（ＦＥＤ）、有機ＥＬディスプレイ等などが知られている。典型的には、カラー画像表示装置は、所定の規則に従って配列されたＲＧＢ（赤、緑、青）の３色の画素によってカラー画像を表示する。
【０００３】
これらのカラー画像表示装置におけるＲＧＢの各画素の配列方式には、ストライプ配列、デルタ配列、モザイク配列等がある。ストライプ配列は、走査線方向にＲ、Ｇ、Ｂの画素が順に配列されており、信号線方向にＲ、Ｇ、Ｂの画素が揃った配列である。デルタ配列は、走査線方向に延びる偶数番目の列と奇数番目の列が、走査線方向に一定距離ずれた位置関係を有する構成であり、ＲＧＢの3画素が偶数番目の列と奇数番目の列に渡って三角形状の位置関係を持つ配列である。モザイク配列は、例えば走査線方向の延びる第１列目はＲ、Ｇ、Ｂ順に、第２列目はＢ、Ｒ、Ｇ順に、第３列目はＧ、Ｂ、Ｒ順に反復配列されたものである。これらの配列はカラー表示装置の解像度や用途に応じて使い分けられている。
【０００４】
表示画面の画素配列は、カラー画像表示装置の画質を決定する重要な要素であり、画素配列を工夫することによって、画質の向上を図る技術や、画質を低下させずに製造コストの低減を図る技術等が従来から提案されている（例えば特許文献１を参照）。
【０００５】
【特許文献１】特開平１０−２９３２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のカラー画像表示装置において、表示領域端において色づきが視認される問題がある。特に信号線方向の延びる画素列が１色で形成されているストライプ配置、あるいは、信号線方向の延びる画素列が２色で構成されているデルタ配置においてこの問題が顕著である。この色づきは、画像品質を低下させ、特に、解像度の低い画像表示装置においては、大きな問題となりうる。従って、この問題を解決するための簡便な構成が要求される。
【０００７】
本発明は上記事情を背景としてなされたものであって、本発明の目的は、表示領域端における画像品質の低下を抑制することである。本発明の他の目的は、画像表示装置において画像表示信号の生成を効率的に行うことである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。
【課題を解決するための手段】
【０００８】
本発明は、複数の画素から構成される画素列を複数備え、複数色の画素によってカラー画像を表示するカラー画像表示装置であって、前記複数の画素列のそれぞれに配置され、表示領域の主要部をなす複数の第１の画素と、前記複数の画素列のそれぞれの画素列端に位置し、前記第１の画素よりも小さい第２の画素と、前記第２の画素の画像表示信号として、同一画素列における一つの前記第１の画素の画像表示信号と同一の信号を供給する画像表示制御部と、を有する。この構成を有することによって、複数の画素列から構成される表示領域端における画像品質の低下を抑制し、また、そのための信号の生成を効率的に行うことができる。
【０００９】
前記複数の画素列のそれぞれは複数色の画素から構成され、前記画像表示制御部は、前記同一画素列において最も近い同一色の前記第１の画素の画像表示信号と同一の信号を前記第２の画素の画像表示信号として供給することが好ましい。これによって、表示品質の低下を抑制することができる。
【００１０】
さらに、前記複数の画素列のそれぞれは、３色の画素が規則的に交互に配置され、前記複数の画素列のそれぞれは、前記表示領域の端部であって前記第２の画素の内側に、前記第１の画素よりも小さく、かつ前記第２の画素とは異なる色を表示する第３の画素を備えることが好ましい。これよって、表示品質を向上することができる。
【００１１】
前記画像表示制御部は前記複数の画素に画像表示信号を出力する駆動回路部を備え、前記駆動回路部は、前記第１の画素の画像表示信号を分配配線によって分配することにより前記第２の画素の画像表示信号を生成することが好ましい。これによって、簡便な構成によって第２画素の画像データを生成することができる。
【発明の効果】
【００１２】
本発明によれば、表示領域端における画像品質の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１４】
図１は、本形態の液晶表示装置における画素配置の好ましい一例を示す模式図である。各画素は、ＲＧＢいずれかの色を表示する。本形態の表示装置は、表示領域内に異なる複数の大きさの画素を備えている。具体的には、表示領域端部に、内部の画素よりもサイズの小さい画素（小画素）が配置されている。表示領域端部において、縦方向（紙面上下方向）に配列された画素列の画素サイズが、通常の内部画素の画素サイズよりも小さい。本明細書において、縦方向は画像表示信号線が延びる方向（信号線方向）であり、横方向は走査線が延びる方向（走査線方向）である。
【００１５】
図１の例において、表示領域の左端の画素列（表示領域の最も左に配置されている画素列）を含む、表示領域端部において隣接する３列の画素列の画素サイズは、通常の内部画素の画素サイズの１／３となっている。図１の例においては、小画素は、内部画素を走査線方向について３等分した形状となっている。つまり、表示領域端部の小画素の走査線方向（紙面左右方向）に延びる辺が、内部画素の１／３となっており、信号線方向に延びる辺の長さは同一である。尚、小画素の形状はこれに限定されるものではなく、例えば、内部の通常の画素を信号線方向について等分した形状であることもできる。あるいは、各小画素が異なる形状を備えることも可能である。
【００１６】
図１の画素配列はデルタ配列であり、画像信号線方向に延びる一つの画素列は、交互に配置された２色の画素から構成されている。各画素列における画素は、画像信号線方向に隣接する画素と走査線方向においてずれて配置されている。走査線方向に延びる一つの画素列は、規則的に交互に配置されたＲＧＢ（赤、緑、青）３色の画素から構成されている。表示領域端部に形成された３つの小画素は、それぞれＲＧＢの各色を有している。また、各色の順序も、内部画素の画素配列と同様であり、走査線方向に延びる画素列全体として、規則的に交互に配置されたＲＧＢ３色の画素から構成されている。
【００１７】
このように、表示領域の端部に画素サイズの小さい画素を配置することによって、表示領域端部における空間分解能があがり、表示領域端において視認される色付きを低減することができる。また、好ましくは、走査線方向に配列された１つの画素列において、ＲＧＢ３色からなる３つの小画素を含む。尚、図１においては、表示領域の左側端部のみが示されているが、右側端部においても同様に、３列の画素列の画素サイズは、内部の通常画素の画素サイズの１／３となっている。
【００１８】
図２は、図１に示された画素配置において、表示領域端部に配置された小画素の画像表示信号を生成する方法を示す図である。画像表示信号は各画素の輝度を規定し、各画素は画像表示信号に応じた輝度においてＲＧＢの各色を表示する。図２（ａ）は、Ｇ画素の画像表示信号の生成を示している。図において太線四角によって囲まれた画素は、通常の画像表示信号（通常のデルタ配列の表示領域に与えられる信号）が入力される画素である。デルタ配列に従って配置された通常サイズの画素の他、上から２列目に含まれる小画素も、通常の画像表示信号によって輝度が規定される。２列目の小さいＧ画素は、内部画素と同様に通常のデルタ配列に含まれている。このため、この画素には通常の画像表示信号が供給される。上から４列目以下の偶数列における小さいＧ画素についても、同様に通常の画像表示信号が与えられる。
【００１９】
一方、上から１列目及び３列目のそれぞれに含まれる画素には、通常の画像表示信号ではなく、他の一つの画素の画像表示信号から生成された画像表示信号が与えられる。特に、本例においては、走査線方向に延びる同一画素列において、隣接する（最も近い）同一色の一つの画素の画像表示信号と同一の画像信号が与えられる。例えば、図２（ａ）の上から１列目の小さいＧ画素には、左端から４画素目のＧ画素に与えられる画像表示信号が与えられる。同様に、上から３列目の小さいＧ画素には、同一列における左端から４画素目のＧ画素に与えられる画像表示信号が与えられる。他の上から奇数番目の列における小さいＧ画素についても同様に、隣接する同一色の画素である左端から４画素目のＧ画素の画像表示信号が与えられる。
【００２０】
図２（ｂ）は、表示領域端部に形成された小さいＲ画素の画像表示信号の生成を示している。上から１列目及び３列目の小さいＲ画素は、内部画素と同様にデルタ配列に含まれているため、通常の画像表示信号が供給される。他の奇数列についても同様である。一方、上から２列目の小さいＲ画素には、通常の表示信号ではなく、同一列の左端から５列目のＲ画素に供給される画像表示信号が与えられる。この画素は、同一列（上から２列目）において小さいＲ画素に最も近い画素である。
【００２１】
また、図２（ｃ）は、表示領域端部に形成された小さいＢ画素の画像表示信号の生成を示している。端部における小画素の画像表示信号の生成方法は、Ｇ画素もしくはＲ画素と同様である。各小画素はデルタ配列に含まれていないため、走査線方向に配列された同一列において最も近いＢ画素の画像表示信号が、小さいＢ画素に供給される。具体的には、上から１列目において、小画素には左端から５番目のＢ画素の画像表示信号が供給される。他の奇数列についても同様である。また、上から２列目において、小さいＢ画素には左端から４番目のＢ画素の画像表示信号が供給される。他の奇数列についても同様である。
【００２２】
図３は、本形態における他の例の画素配置、及び表示領域端部に配置された小画素の画像表示信号を生成する方法を示している。図３（ａ）において、表示領域の左端の信号線方向に配列された画素列を構成する画素は、内部の画素よりも小さい画素サイズによって形成されている。図１に示された配置と異なり、本例においては左端の信号線方向の配列された一列のみが、小さい画素で構成されている。左端列において、ＲＧＢの各色が交互に規則的に配置されている。また、小画素の画素形状が図１の例とは異なる。本例においては、小画素の走査線方向（横方向）に延びる辺の長さは、通常サイズの内部画素と同様である。一方、小画素の信号線方向（縦方向）に延びる辺の長さは、通常サイズの内部画素の１／３となっている。その他の点は図１に示された画素配置と実質的に同様である。
【００２３】
図３（ｂ）に示すように、表示領域端部の小さいＲ画素の一部には、走査線方向に延びる同一列内の他のＲ画素に与えられる画像表示信号が供給される。上から１列目及び３列目の小さいＲ画素は、内部画素と同様にデルタ配列に含まれているため、通常の画像表示信号が供給される。他の奇数列についても同様である。一方、上から２列目の小さいＲ画素には、通常の画像表示信号ではなく、同一列（上から２列目）の左端から５番目のＲ画素に供給される画像表示信号が与えられる。この画素は、同一列において小さいＲ画素に最も近い同一色の画素である。他の偶数列についても同様である。
【００２４】
図３（ｃ）は、表示領域端部に形成された小さいＧ画素の画像表示信号の生成を示している。表示領域端部の小さいＧ画素の一部には、走査線方向に延びる同一列内の他のＧ画素に与えられる画像表示信号が供給される。上から１列目及び上から２列目の小さいＧ画素は、同一列の左端から２画素目のＧ画素に供給される画像表示信号が与えられる。この画素は、同一列において小さいＧ画素に最も近い画素である。他の奇数列についても同様である。一方、上から２列目の小さいＲ画素は、内部画素と同様にデルタ配列に含まれているため、通常の画像表示信号が供給される。他の偶数列についても同様である。
【００２５】
図３（ｄ）は、表示領域端部に形成された小さいＢ画素の画像表示信号の生成を示している。端部における小画素の画像表示信号の生成方法は、Ｇ画素もしくはＲ画素と同様である。各小画素はデルタ配列に含まれていないため、走査線方向に延びる同一列において隣接するＢ画素の画像表示信号が、小さいＢ画素に供給される。具体的には、上から１列目において、小画素には左端から５画素目のＢ画素の画像表示信号が供給される。他の奇数列についても同様である。また、上から２列目において、小さいＢ画素には左端から４画素目のＢ画素の画像表示信号が供給される。他の奇数列についても同様である。
【００２６】
尚、好ましくは、図１を参照して説明された画素配置が使用される。画像表示信号線数の増加と比較し、走査線数の増加は配線の複雑さを増す。このため、走査線の数が増加しない図１の画素配置が好ましい。
【００２７】
続いて、上記に説明した小画素の画像表示信号を生成するための構成について説明する。まず、理解を助けるため、液晶表示装置の全体的構成について、図４を参照して説明する。図４は、液晶表示装置４００の概略構成を示すブロック図である。以下において、ＴＮタイプのアクティブマトリックス液晶表示装置を例として説明する。図４において、４０１は液晶表示セル、４０２はゲート・ドライバ回路部、４０３はソース・ドライバ回路部、４０４はコントローラである。ゲート・ドライバ回路部４０２、ソース・ドライバ回路部４０３、コントローラ４０４によって、画像表示制御部を構成する。
【００２８】
液晶表示セル４０１は、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示セル４０１は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示セルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（Thin Film Transistor）である。
【００２９】
上記に説明したように、対向基板上にＲＧＢのカラー・フィルター層を有している。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。ゲート・ドライバ回路部４０２から入力されるゲート電圧によって選択された各画素は、ソース・ドライバ回路部４０３から入力される表示信号電圧に基づき液晶に電界を印加する。
【００３０】
ゲート・ドライバ回路部４０２は、典型的には、複数のゲート・ドライバＩＣ４１０を備えている。同様に、ソース・ドライバ回路部４０３は、複数のソース・ドライバＩＣ４２０を備えている。液晶表示セル４０１の画素数によって、一つのドライバＩＣにより駆動される場合もある。典型的には、信号線用の複数のソース・ドライバＩＣ４２０が、ＴＦＴアレイ基板のＸ軸側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバＩＣ４１０がＹ軸側に設けられる。
【００３１】
ソース・ドライバＩＣ４２０から入力される電圧が、ＴＦＴのソース／ドレインを介して画素電極に送られ、画素電極と共通電極とが液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の光の透過率を制御する。液晶表示装置としては、上記例の他に、スイッチング素子を有していない単純マトリックス型、ＳＴＮタイプの液晶表示装置などが知られている。
【００３２】
コントローラ４０４には、外部のパーソナルコンピュータや画像処理回路などのホストから、ビデオ・インターフェースを介して、ＲＧＢの画像表示信号及び、同期信号が入力される。コントローラ４０４は、ビデオ・インターフェースを介して受信した信号を処理し、ゲート・ドライバ回路部４０２及びソース・ドライバ回路部４０３の各ドライバＩＣへ供給すべき各種信号を、必要なタイミングで出力する。コントローラ４０４は、ゲート・ドライバ回路部４０２に制御信号を供給し、ソース・ドライバ回路部４０３へ制御信号及び表示信号を供給する。
【００３３】
上記のように、本形態の液晶表示装置は、表示領域端部における小画素に供給する表示信号を、他の画素の表示信号から生成する。図５は、コントローラ４０４が、外部から取得した画像表示信号から小画素の画像表示信号を生成する処理を示している。例えば、コントローラ４０４はマイクロ・コードに従って動作するプロセッサを備えており、プロセッサは図５に示したフローに従って演算処理を実行し、取得した画像表示信号から小画素の画像表示信号を生成する。
【００３４】
図５に示すように、画像表示信号格納メモリ５０１からライン単位（走査方向に延びる画素列単位）の画像表示信号を取得する（Ｓ１０１）。続いて、取得した行が奇数ラインであるか、偶数ラインであるかを決定する（Ｓ１０２）。上記のように、小画素の画像表示信号は、同一ラインにおいて最も近い同一色の画素のデータ、あるいは、外部から取得した画像表示信号を使用する。偶数行と奇数行において異なる規則に従い、各奇数行あるいは各偶数行は同一の規則に従う。
【００３５】
従って、偶数行である場合は偶数行に対応して小画素の画像表示信号を生成する処理を実行し（Ｓ１０３）、奇数行である場合は、奇数行に対応して小画素の画像表示信号を生成する処理を実行する（Ｓ１０４）。小画素の画像表示信号を生成すると、その画像表示信号を含む１ライン分のラインデータを、カラー画像表示を行う液晶表示装置のソース・ドライバ回路部４０３に向けて出力する。
【００３６】
次に、ソース・ドライバ回路部４０３においてハードウェア構成によって小画素に与えられる表示信号を生成する処理を説明する。まず、ソース・ドライバＩＣ４２０の構成についてその概略を説明する。図６は、ソース・ドライバＩＣ４２０の概略構成を示す回路ブロック図である。図６において、６０１は複数のシフトレジスタを含むシフトレジスタ・ブロック、６０２は複数のラッチを含むラッチ・ブロックである。
【００３７】
６０３は複数のレベルシフタを含むレベルシフタ・ブロック、６０４は複数のＤ／Ａ変換回路を含むＤ／Ａ変換ブロックである。６０５はＤ／Ａ変換ブロックからのアナログ信号をバッファリングする、バッファ・ブロックである。ラッチ・ブロック６０２は、外部から入力された表示信号をラッチする入力データ・ラッチ部、Ｄ／Ａ変換ブロック６０４へ表示データを出力する出力ラッチ部等を含む。
【００３８】
コントローラ４０４からの画像表示信号はラッチ・ブロック６０２に入力される。ラッチ・ブロック６０２は、シフトレジスタ・ブロック６０１の出力に応じて、画像表示信号をラッチする。シフトレジスタ・ブロック６０１は、コントローラ４０４からのパルス信号に応じて動作する。ラッチ・ブロック６０２は、全ての画像表示信号をラッチすると、画像表示信号を出力する。画像表示信号はレベルシフタ・ブロック６０３によってレベル変換され、Ｄ／Ａ変換ブロック６０４に伝送される。Ｄ／Ａ変換ブロック６０４は、ラッチ・ブロック６０２から出力されるデジタル信号をアナログ信号に変換し、所定タイミングにおいて出力する。Ｄ／Ａ変換ブロック６０４からの信号は、バッファ・ブロック６０５に入力され、バッファ・ブロック６０５が、液晶表示セル４０１のゲート・ドライバ回路部４０２に選択された各画素に表示信号を出力する。
【００３９】
図７は、小画素に供給される画像表示信号生成のためのハードウェア構成の概略を示す模式図である。図７（ａ）は奇数ライン、（ｂ）は偶数ラインの画像表示信号の生成を示している。図７の構成が適用可能な画素配置は、図１に示されたものと同様である。図７は、走査方向に延びる１画素列の左右両端部において、３つの小画素が形成されている例に相当する。各画素は、走査線方向に延びる辺が通常画素の１／３であり、信号線方向に延びる辺の長さは、通常画素と同一である。最も内側の小画素には、新たに生成された画像表示信号ではなく、外部からの画像表示信号に応じた通常の表示信号が与えられる。従って、各画素列において付加される小画素の数は、一つの端部において２つであり、両端部あわせて４つとなる。
【００４０】
外側の２つの画素には、同一列の他の画素の画像表示信号から生成された画像表示信号が与えられる。同一列における最も近い同一色の画素の画像表示信号を使用することは、上記に説明した通りである。また、本例においては、走査線方向の偶数列と奇数列にたいして同一の回路構成によって対応することができる。これらの色配置は異なるが、同一の画像表示信号を使用する小画素と内部画素の位置関係が同一となっているからである。上記のように、小画素を含む走査線方向の画素列の画素配列が、規則的なＲＧＢの交互配置であることによって、小画素の画像表示信号生成のために、各画素列において画素列内の同一位置の画素の画像表示信号を使用することができる。
【００４１】
図７を参照して、外側２つ（左右両側の計４つ）の小画素に対応するＤ／Ａ変換回路には、同一列の他の画素と同一の画像表示信号が並列に入力されており、Ｎ個のデータから（Ｎ＋４）個のデータが生成される。外側から３画素目の小画素のＤ／Ａ変換回路（６０４ｃ、６０４ｈ）には、固有に画像表示信号が入力される。
【００４２】
図７の例においては、外側から５画素目の画素のＤ／Ａ変換回路（６０４ｅ、６０４ｊ）と２画素目の小画素のＤ／Ａ変換回路（６０４ｂ、６０４ｇ）に同一の画像表示信号が並列に入力され、外側から４画素目の画素のＤ／Ａ変換回路（６０４ｄ、６０４ｉ）と１画素目の小画素のＤ／Ａ変換回路（６０４ａ、６０４ｆ）に同一の画像表示信号が並列に入力されている。配線を分岐した分配配線によって、２つの異なるＤ／Ａ変換回路に同一の画像表示信号を入力することによって、小画素の画像表示信号を効率的な構成によって生成することができる。
【００４３】
尚、図７においては、レベルシフタ・ブロックからＤ／Ａ変換ブロックへの入力においてデジタルの画像表示信号を分配して小画素の画像表示信号を生成しているが、Ｄ／Ａ変換ブロックからバッファ・ブロックへの入力において、アナログの画像表示信号を分配することによって小画素の画像表示信号を生成することもできる。本発明は上記に説明した構成の液晶表示装置の他、カラー画像表示を行う様々なタイプの液晶表示装置、あるいは、様々なタイプのカラー画像表示装置、例えば有機ＥＬや無機ＥＬ表示装置などに適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本実施形態における、画素配置の好ましい一例を示す模式図である。
【図２】本実施形態における、図１に示された画素配置において、表示領域端部に配置された小画素の画像表示信号を生成する方法を示す図である
【図３】本実施形態における他の例の画素配置、及び表示領域端部に配置された小画素の画像表示信号を生成する方法を示す図である。
【図４】本実施形態における、液晶表示装置４００の概略構成を示すブロック図である。
【図５】本実施形態における、コントローラが、外部から取得した画像表示信号から小画素の画像表示信号を生成する処理を示す図である。
【図６】本実施形態における、ソース・ドライバＩＣの概略構成を示す回路ブロック図である。
【図７】小画素に供給される画像表示信号生成のためのハードウェア構成の概略を示す模式図である。
【符号の説明】
【００４５】
４００  液晶表示装置、４０１  液晶表示セル、
４０２  ゲート・ドライバ回路部、４０３  ソース・ドライバ回路部、
４０４  コントローラ、５０１  画像表示信号格納メモリ、
６０１  シフトレジスタ・ブロック、６０２  ラッチ・ブロック、
６０３  レベルシフタ・ブロック、６０４  Ｄ／Ａ変換ブロック、
６０５  バッファ・ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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