(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、該第１半導体層の一方の主面に形成される、該第１半導体層より高濃度の第２導電型の第２半導体層と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高濃度の第１導電型の第３半導体層とを具備する半導体装置において、
第１半導体層内に、第２半導体層と第３半導体層とのそれぞれから離して、前記第１半導体層より高濃度の第１導電型の第４半導体層を有し、前記第２半導体層と第１半導体層とのｐｎ接合から、前記第２半導体層側の前記第４半導体層端までの最短距離Ｘ1が、
【数１】
0004770729.tif 000009
で表され、前記第４半導体層の幅Ｙ１および平均濃度ＮD2が、
【数２】
0004770729.tif 000010
を満たすように形成されていることを特徴とする半導体装置。
【請求項２】
前記第２半導体層と第１半導体層とのｐｎ接合から、前記第２半導体層側の前記第４半導体層端までの最短距離Ｘ1が、
【数３】
0004770729.tif 000011
で表されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４半導体層が、第１半導体層の主面と平行な方向に複数個形成されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第４半導体層が、前記主面からみてドット状に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第４半導体層が、前記主面からみてストライプ状に形成されていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイオードなどの半導体装置に関する。
【背景技術】
【０００２】
図２５は、従来のｐｉｎダイオードの要部断面図である。低比抵抗のｎ型カソード層５５となる第１のｎ型半導体基材上に、高抵抗の第２のｎ型半導体基材をエピタキシャル成長（以下、エピ成長という）させる。その後、表面の鏡面処理等を施して、熱酸化膜を形成、パターニング後、第２のｎ型半導体基材の表面層にｐ型アノード層５１を形成する。このｐ型アノード層５１が形成されない領域がｎ型ドリフト層５８となる。その後、白金などのライフタイム制御のための重金属拡散をした後、ｐ型アノード層５１表面およびｎ型カソード層５５表面（裏面）にメタリゼーションにより、アノード電極５６およびカソード電極５７をそれぞれ形成する。
【０００３】
また、図示しないが、前記のエピタキシャル基板２００を用いず、例えば、ＦＺ基板などを用いて、イオン注入や熱拡散で形成する場合もある。その場合は、ｎ型半導体基板の一方の表面層に、ｐ型アノード層を拡散で形成し、他方の表面層にｎ型カソード層をイオン注入や熱拡散で形成する。このｐ型アノード層およびｎ型カソード層が形成されないｎ型半導体基板がｎ型ドリフト層となる。
【０００４】
その後、白金などのライフタイム制御のための重金属拡散した後、ｐ型アノード層上とｎ型カソード層上に、メタリゼーションでアノード電極およびカソード電極をそれぞれ形成する。
現在、広く用いられている、従来のｐｉｎダイオードは、オン状態からオフ状態にスイッチするときには、過渡的に大きな逆方向の電流、所謂、逆回復電流が流れる。この逆回復電流と、逆回復電圧の積により、ダイオードに、大きな電気的損失を生じる。この逆回復損失を小さくし、さらに、スイッチング速度を高速化することが、ダイオードに強く要求されている。
【０００５】
また、逆回復状態では、ダイオード内部には、定常状態の場合に比べて高い電気的責務（印加される電圧・電流・損失のこと）が生じる。ダイオードに流れる定常電流を大きくしたり、逆阻止状態の電圧を大きくすると、この電気的責務が大きくなり、そのため、ダイオードが破壊することがある。電力用途のダイオードにおいて高い信頼性を確保するためには、この電気的責務に耐えられうるように、逆回復耐量を大きくすることが強く要求される。
【０００６】
現在、ダイオードの逆回復特性および逆回復耐量を改善するための対策として、重金属拡散や電子線照射などを用いた少数キャリアのライフタイム制御が広く行われている。すなわち、ライフタイムを小さくすることで、定常状態における総キャリア濃度を低減させ、逆回復中に、空間電荷領域の広がりで掃き出されるキャリア濃度を減少させ、逆回復時間や逆回復電流（ピーク値）および逆回復電荷を小さくして、逆回復損失を低減させている。
【０００７】
また、正孔濃度を減少させることにより、正孔が空間電荷領域を走り抜けることによって生じる逆回復中の電界強度を緩和し、逆回復時の責務を小さくして、逆回復耐量を向上させ、ダイオードを破壊し難くしている。一方、ダイオードのソフトリカバリー化も重要な課題である。近年、環境問題などにより、パワーエレクトロニクス機器から発生する電磁ノイズを低減することが要求されており、その対応策の一つに、ダイオードの逆回復電流をソフトリカバリー化して、逆回復電流・電圧波形が発振するのを抑制して、発振によって生じる電磁ノイズを低減する方法がある。
【０００８】
ソフトリカバリー化する手段としては、アノード側からの少数キャリアの注入効率を抑制する構造がある。代表的な構造として、例えば、参考文献〔１〕に開示されているＭｅｒｇｅｄ  Ｐｉｎ／Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ（ＭＰＳ）や、例えば、参考文献〔２〕に開示されているＳｏｆｔ  ａｎｄ  Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（ＳＦＤ）などがある。
【非特許文献１】参考文献〔１〕B.J.Baliga, "The Pinch Rectifier," IEEE Electron. Dev. Lett., ED-5,pp194, 1984.
【非特許文献２】参考文献〔２〕M. Mori, et. al., "A Novel Soft and Fast Recovery Diode (SFD) with Thin P-layer Formed by Al-Si Electrode," Proceedings of ISPSD'91, pp113-117, 1991.
【非特許文献３】参考文献〔３〕M. Nemoto, et. al., "An Advanced FWD Design Concept with Superior Soft Reverse Recovery Characteristics," Proceedings of ISPSD2000, pp119-122, 2000.
【非特許文献４】参考文献〔４〕B.J.Baliga, "Power Semiconductor Devices," PWSPublishing Company, 1996.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
参考文献〔３〕に開示されているように、ダイオードの逆回復動作の高速化・低損失化とソフトリカバリー化の間にはトレードオフの関係がある。
ダイオードをソフトリカバリー化するためには、オン時に、ドリフト層に蓄積する総キャリア量を多くして、カソード側に蓄積する少数キャリア量を多くし、逆回復時に、空間電荷領域がアノード側からカソード側に向かって広がる過程で、カソード側の少数キャリアをできるだけ残留するようにして、逆回復電流の減少率、所謂、逆回復電流減少率ｄｉｒ／ｄｔを小さくする方法がある。
【００１０】
しかし、この方法では、オン時に蓄積するドリフト層内のキャリア量が多いために、逆回復損失が増加し、逆回復が終了するまでに時間を要する（逆回復時間が長くなる）。
一方、ダイオードを高速化および低損失化するということは、前記とは逆に、ドリフト層に一様にライフタイムキラーを導入するライフタイム制御やドリフト層を薄くするなどにより、オン時にドリフト層に蓄積するキャリア量を少なくするということである。しかしながら、ドリフト層に蓄積するキャリア量が少なくなると、カソード側に蓄積する少数キャリア量も少なくなり、所謂、スナッピー（前記のｄｉｒ／ｄｔが大きいこと）なハードリカバリーとなり、逆回復電圧・電流ともに発振波形になる場合がある。
【００１１】
また、ダイオードをソフトリカバリー化する方法としては、前記の参考文献〔１〕、〔２〕に開示されている低注入型ダイオードであるＭＰＳやＳＦＤなどがあるが、これらの構造では、同一厚さのドリフト層を有する通常のｐｉｎダイオード構造に比べて、シットキー接合や低濃度アノード層により、耐圧の低下や逆バイアス時の漏れ電流の増加が起き易い。
【００１２】
また、ソフトリカバリー化の他の方法として、プロトンやヘリウムイオン等の軽イオン粒子線の照射により、ライフタイムの局所制御を行う場合、ウェハあたりの照射コストがまだ高く、製造コストが高くなる。ドリフト層の厚みを薄くし、前記のＭＰＳ構造やＳＦＤ構造である低注入ダイオードにするか、または、ドリフト層の厚みを薄くし、ライフタイムの局所制御をして、高速化・低損失化とソフトリカバリー化のトレードオフの向上を図ったとしても、ドリフト層の厚みを薄くすると、ソフトリカバリー化に必要なドリフト層のカソード側の余剰キャリアが存在する領域が不足し、逆回復電流がハードリカバリーとなり、逆回復電流・電圧が発振波形になり易くなる。また、耐圧の確保も一層困難となる。
【００１３】
この発明の目的は、前記の課題を解決して、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる薄いドリフト層を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、第１導電型の第１半導体層と、該第１半導体層の一方の主面に形成される、該第１半導体層より高濃度の第２導電型の第２半導体層と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高濃度の第１導電型の第３半導体層とを具備する半導体装置において、
第１半導体層内に、第２半導体層および第３半導体層とそれぞれから離して、前記第１半導体層より高濃度の第１導電型の第４半導体層を有し、前記第２半導体層と第１半導体層とのｐｎ接合から、前記第２半導体層側の前記第４半導体層端までの最短距離Ｘ1が、
【００１５】
【数４】
0004770729.tif 000002
で表され、前記第４半導体層の幅Ｙ１および平均濃度ＮD2が、
【数５】
0004770729.tif 000003
を満たすように形成されている構成とする。前記アノード層と前記ドリフト層のｐｎ接合から、前記アノード側の前記バッフバッファ層端までの最短距離Ｘ1が、
【００１６】
【数６】
0004770729.tif 000004
で表されるとよい。
【００１７】
前記第４半導体層が、第１半導体層の主面と平行な方向に複数個形成されるとよい。
前記第４半導体層が、前記主面からみてドット状に形成されるとよい。
前記第４半導体層が、前記主面からみてストライプ状に形成されるとよい。
【００１８】
以下の説明では、前記の第１導電型をｎ型、第２導電型をｐ型とする。
この発明の特徴は、例えば、ｐｉｎ構造のダイオードを例にとると、ｉ層すなわち高比抵抗のｎ型ドリフト層（第１半導体層）内に、ｐ型アノード層（第２半導体層）およびｎ型カソード層（第３半導体層）に接触しないように、ｎ型ドリフト層よりは低比抵抗で、ｎ型カソード層よりは高比抵抗であるようなｎ型バッファ層（第４半導体層）を、一様にもしくは選択的に形成する構成としたことにある。このときｎ型バッファ層とｐｎ接合との最短距離を（１）式または（２）式を満たす様に形成し、さらにｎ型バッファ層の深さおよび平均不純物濃度を（３）式を満たす様に形成する。このような構造にすることで、ｎ型ドリフト層を薄くしても発振せずソフトリカバリーにでき、耐圧も損なわずにすむ。すなわち、逆回復時に広がる空間電荷領域がｎ型バッファ層で一旦止まるため、ｎ型バッファ層よりアノード側の少数キャリアは空間電荷領域によりすばやく掃き出される。一方ｎ型バッファ層よりカソード側では、空間電荷領域は、ｎ型バッファ層を超えて少しだけ残りのカソード側のｎ型ドリフト層に進入し、それ以上は広がらない。このために、カソード側の少数キャリアは、空間電荷領域には掃き出されずに、再結合のみにより減少する。従って、従来型のｎ型バッファ層を持たないｐｉｎダイオードに比べて十分キャリアが残るので、電流減少率が抑えられて、ソフトリカバリーとなる。従って、全ｎ型ドリフト層厚を薄くすることができ、結果として、従来ダイオードに比べてソフトリカバリーかつ高速・低損失な逆回復動作にもすることが可能になる。
【００１９】
ここで素子耐圧ＢＶは、従来ダイオードに比べてもほとんど低下せず、同様の値となる。これは、ｎ型バッファ層を（１）式または（２）式、および（３）式を満たすように形成するので、逆バイアス時にアノード側から空乏層が広がるときにｎ型バッファ層も空乏化するため、印加電圧をｎ型ドリフト層全体で担うことができるからである。
【発明の効果】
【００２０】
この発明では、ｎ型ドリフト層内に、ｐ型アノード層およびｎ型カソード層に接触しないように所定の位置で所定の厚みのｎ型バッファ層を形成することで、ｎ型ドリフト層を薄くしても、ソフトリカバリー化することができ、かつ耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
また、ソフトリカバリー化を図ることで、放射電磁ノイズが発生し難い半導体装置にすることができる。
【００２１】
【発明を実施するための最良の形態】
【００２２】
以下の説明で、第１導電型をｎ型、第２導電型をｐ型とする。勿論、逆であっても構わない。図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、耐圧構造部を除いた活性部におけるｎ型バッファ層を形成したｐｉｎダイオードの要部断面図を示している。
例えば、Ｓｂ（アンチモン）で、約０．０１Ω−ｃｍの低比抵抗のｎ型カソード層５となるｎ型半導体基材上に、例えばＰ（リン）で、５５Ω−ｃｍの第２のｎ型ドリフト層４を約５５μｍエピ成長させる。その後、連続的に、例えばＰで、５Ω−ｃｍのｎ型バッファ層３を５μｍエピ成長させる。再び、連続的に、例えばＰで、５５Ω−ｃｍのｎ型半導体層（後述の第１のｎ型ドリフト層２とｐ型アノード層１となる）を６０μｍエピ成長させる。その後、表面の鏡面処理等を施して、通常のエピ基板と同様に、半導体プロセス処理を開始する。熱酸化膜を形成し、パターニング後、イオン注入および熱拡散により、前記６０μｍの半導体層の表面層に５μｍ厚のｐ型アノード層１を形成する。このｐ型アノード層１が形成されない領域が第１のｎ型ドリフト層２となる。
【００２３】
ｐアノード層１と第１のｎ型ドリフト層２とのｐｎ接合からｎバッファ層３までの最短距離Ｘ１と、ｎ型バッファ層３の幅Ｙ１は図示した通りである。このＸ１は、ここでは第１のｎ型ドリフト層２で、５５μｍとなり、Ｙ１は、ｎ型バッファ層の幅で、５μｍとなる。第１のｎ型ドリフト層２、ｎ型バッファ層３、第２のドリフト層４を合わせて全体のｎ型ドリフト層と称す。また、ｎ型カソード層５と、第２のｎ型ドリフト層４と、ｎ型バッファ層３と、前記のｎ型半導体層が、エピタキシャル成長で製作された半導体基板１００（エピ基板）である。
【００２４】
その後、白金などのライフタイム制御のための重金属拡散した後、ｐ型アノード層１表面およびｎ型カソード層５表面（裏面）にメタリゼーションにより、アノード電極６およびカソード電極７をそれぞれ形成する。これらの電極６、７にアノード端子Ａとカソード端子Ｋが接続する。この様に、エピ成長のドーピング濃度制御以外は、すべて、図２５の従来のｐｉｎダイオードと同じ工程で形成可能である。ライフタイム制御は重金属拡散以外にも、電子線やＨｅ等の軽イオン照射等があり、いずれでも構わない。
【００２５】
前記のＸ１とＹ１を後述する所定の範囲に設定することで、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
図２は、本発明のｐｉｎダイオード（本発明品）と、従来のｐｉｎダイオード（従来品）との室温における逆回復波形を示す図である。Ｉａはアノード電流でＶａｋはアノード・カソード間の電圧で、図では、正方向の電圧（プラス側の電圧）は、ｐｉｎダイオードの逆方向電圧を示す。また、Ｉａが零を切って負になる時点以降から逆回復過程となる。本発明品Ａの全体のｎ型ドリフト層の厚さは１１５μｍ、従来品のｎ型ドリフト層の厚さは、１１５μｍ（Ｂ）および１３５μｍ（Ｃ）の２通りである。また、従来品のｐ型アノード層、ｎ型カソード層の厚さは本発明品と同じである。試験条件は、順電流（アノード電流）のピーク値は５０Ａで、逆方向の印加電圧は６００Ｖ（素子耐圧ＢＶの１／２）である。
【００２６】
いずれの素子も室温で定格電流５０Ａ（定格電流密度１７０Ａｃｍ-2に相当）での順電圧降下が１．７Ｖとなるように、電子線照射によりライフタイムを制御している。従来品では、ｎ型ドリフト層が１３５μｍ（Ｃ）の場合は発振せずにソフトリカバリーであるのに対し、ｎ型ドリフト層が１１５μｍ（Ｂ）の場合ではハードリカバリー、すなわち逆回復電流減少率ｄｉｒ／ｄｔがある時刻で急に増加し（逆回復電流が急激に減少し）、スナッピーリカバリー、つまり、ハードリカバリーとなり、逆回復電流（アノード電流Ｉａが零になる時点以降の電流）が発振するようになる。このため、回路のインダクタンスＬと逆回復電流減少率ｄｉｒ／ｄｔの積（Ｌ・（ｄｉｒ／ｄｔ））で発生する逆回復電圧もスパイク状に増加し、逆回復電圧が振動するようになる。ここでは、見やすくするために、１１５μｍ（Ｂ）の従来品については、０．５５μｓ以降の振動波形を省略している。
【００２７】
一方、本発明品（Ａ）は、全体のｎ型ドリフト層が１１５μｍであるにもかかわらず、発振せずにソフトリカバリーとなっている。つまり、１１５μｍ（Ｂ）の従来品と同等の高速化・低損失化を達成しながら、ソフトリカバリー化も図られており、高速化・低損失化とソフトリカバリー化の間のトレードオフが大幅に改善されている。
さらに、ソフトリカバリー品同士（ＡとＣ）で比較すると、逆回復電荷Ｑｒｒは、従来品（１３５μｍ（Ｃ））が２．９５μＣであるのに対し、本発明品（Ａ）は１．６５μＣであり、約５５％まで減少できている。従って、本発明品（Ａ）は、逆回復特性（逆回復電荷Ｑｒｒ）も大きく改善していることが分かる。図３は、図２の逆回復過程において、本発明品の逆回復時におけるキャリア濃度の変化をデバイスシミュレーションにより計算したもので、同図（ａ）は電子濃度、同図（ｂ）は正孔濃度である。横軸は、ｐ型アノード層１表面からの深さ方向の距離、縦軸はキャリア濃度を示す。図中のＮD はｎ型ドリフト層の不純物濃度でドナー濃度であり、１Ｅ１３の表現は１×１０13を意味する。また、ｐ型アノード電極からｐｎ接合までの距離（ｐ型アノード層の厚み）は、５μｍであり、全体のｎ型ドリフト層（ｎ型バッファ層を含む）の厚さは、１１５μｍである。
【００２８】
ｐｎ接合からｎ型ドリフト層（図１の第１のｎ型ドリフト層２のこと）に空間電荷領域（空乏層）が広がり、逆回復電流がピークを過ぎた後（Ｉrp時）、空間電荷領域は、ｎ型バッファ層３で、その広がりは一旦阻止され、その後、ｎ型バッファ層３を越えて、カソード側のｎ型ドリフト層に達する。ｎ型バッファ層３があり、逆方向の印加電圧が素子耐圧ＢＶ（１２００Ｖ）の半分であるため、空間電荷領域の広がりは、このｎ型ドリフト層内で停止し、カソード側のｎ型ドリフト層（図１の第２のｎ型ドリフト層４のこと）内に残留した多くのキャリアは、その後、矢印で示すように再結合によりスムースに減少する。従って、逆回復過程で、キャリア（電子と正孔）が十分残り、逆回復電流減少率（ｄｉｒ／ｄｔ）は小さく抑えられ、ソフトリカバリーとなる。
【００２９】
図４は、図２の逆回復動作において、１１５μｍ（Ｂ）の従来品における逆回復時のキャリア濃度の変化をデバイスシミュレーションにより計算したもので、同図（ａ）は電子濃度、同図（ｂ）は正孔濃度である。この図は、図３に相当し、本発明品（Ａ）と比較するための図である。
図３との違いは、図３のｎ型バッファ層３のある位置よりカソード側でのキャリアの減少の具合が異なる。従来品（Ｂ）の空間電荷領域は、ｎ型バッファ層がないため、ｎ型バッファ層で遮られることなく、カソード側へ進行する。その結果、カソード側のｎ型ドリフト層に残留しているキャリアは、カソード側のｎ型ドリフト層に広がった空間電荷領域より掃き出されて、ｎ型ドリフト層内の残存キャリアは、ドナー濃度ＮD 以下に急激に減少し、カソード側のｎ型ドリフト層内の正孔（少数キャリア）は枯渇する。
【００３０】
この状態は、図４に示されており、発振前にあった蓄積したキャリア（電子と正孔）は、発振直前（図の発振直後とほぼ同じ状態）に枯渇状態となる。このとき、図４（ｂ）に示す正孔濃度は、矢印の先、１×１０13ｃｍ-3よりはるかに小さな状態となる。この枯渇状態が急激に起こるために、逆回復電流減少率ｄｉｒ／ｄｔが大きくなり、ハードリカバリーとなる。その結果、逆回復電流・電圧が発振を開始する。
【００３１】
図５は、本発明品（Ａ）において、ｐ型アノード層とｎ型ドリフト層のｐｎ接合からｎ型バッファ層までの最短距離Ｘ１をパラメータとした逆回復電圧・電流波形の比較図である。
Ｘ１は３０μｍ、５５μｍ、９０μｍである。図２に示す従来品（１１５μｍ品（Ｂ））よりは発振の程度は良いものの、本発明品（Ａ）の３０、９０μｍともに発振している。このように、ｎ型バッファ層３の位置（Ｘ１の大きさ）によりソフトリカバリー効果に違いがある。
【００３２】
以下、ソフトリカバリー化するための、ｎ型バッファ層の位置と幅について説明する。
逆回復中の空間電荷領域について、ポアソンの式を解けば、ｐｎ接合からｎ型ドリフト層に広がった空間電荷領域端までの距離Ｌは、
【００３３】
【数７】
0004770729.tif 000005
と表される。この〔（ＪF／ｑｖsat ）＋ＮD 〕は、ポアソンの式の電荷量に相当し、（ＪF ／ｑｖsat ）を逆回復動作による電荷とする。
この式により、素子耐圧ＢＶ（素子のアバランシェ電圧）と、素子の定格電流密度ＪF と、ｎ型ドリフト層（第１半導体層）の不純物濃度ＮD を決めると、〔（ＪF／ｑｖsat）＋ＮD 〕と置いた電荷量に相当する、ｐｎ接合からｎ型ドリフト領域に広がった空間電荷領域の距離Ｌがポアソンの式により決まる。ここでは、この距離Ｌを、空間電荷領域の広がりを示す指標（以下、距離指標という）として用いる。
【００３４】
ここで、式中の定格電流密度ＪF は、素子耐圧ＢＶと以下のような関係がある。印加電圧Ｖａｋにて、インパクトイオン化（アバランシェ状態）を起こす電流密度Ｊｉｉは、
【００３５】
【数８】
0004770729.tif 000006
と表される。この式は、参考文献〔４〕に開示されている。尚、式の５．３ｅ１３の表現は、５．３×１０13を意味する。
素子の定格電流密度ＪF は、一般的には余裕を見て、インパクトイオン化を起こす電流密度Ｊｉｉの１／３に設定する。即ち、定格電流密度ＪF の３倍以上で、アバランシェ降伏を起こすように設定する。素子耐圧ＢＶと定格電流密度ＪFの関係は、
【００３６】
【数９】
0004770729.tif 000007
と表される。
つぎに、前記の（４）式を用いて、距離指標Ｌを具体的に算出する。
例えば、ＢＶ＝１２００Ｖ（アバランシェ電圧）、ＮD ＝８．４×１０13ｃｍ-3、キャリアの飽和速度ｖsatは１×１０7 ｃｍ／ｓとすると、上式により、ＪF ＝１７０Ａ／ｃｍ2 となり、（４）式にこれらの値を代入すると、距離指標Ｌは６４μｍとなる。当然、距離指標Ｌは、素子耐圧ＢＶ、定格電流密度ＪF、不純物濃度ＮD 、飽和速度ｖsat に依存する。
【００３７】
図６は、この距離指標Ｌを基準にし、ｐｎ接合からｎ型バッファ層（第４半導体層）までの最短距離Ｘ１を変化させたときのソフトリカバリーの度合いの変化を示したものである。この図６は、横軸にＸ１とＬとの割合、縦軸に逆回復電流の電流減少率（逆回復電流減少率ｄｉｒ／ｄｔ）を示している。ｄｉｒ／ｄｔが小さければソフトリカバリーとなる。全体のｎ型ドリフト層の厚さは１１５μｍである。縦軸は、Ｘ１と距離指標Ｌと同じとき（Ｘ１／Ｌ＝１．０の値）のｄｉｒ／ｄｔの値で規格化している。従来品の場合はｄｉｒ／ｄｔの値が大きく、本発明品の約２０倍である。尚、ｄｉｒ／ｄｔの値は、傾斜が最大になる値で定義している。
【００３８】
図６に示すように、本発明品のようにｎ型バッファ層を形成すれば、従来品よりもｄｉｒ／ｄｔを抑制する効果が得られ、本発明品では、その効果が得られる範囲は、Ｘ１／Ｌは０．３から１．６の範囲である。また、Ｘ１／Ｌが１のときが最もｄｉｒ／ｄｔが小さくなり、０．８から１．２の範囲であればｄｉｒ／ｄｔは小さくできて、発振せずにソフトリカバリーにできる。尚、図中の点線は推定値である。
【００３９】
本発明品は、ｎ型ドリフト層内にｎ型バッファ層を含んでいるため、このｎ型バッファ層で空間電荷領域の伸びが抑制され、ｐｎ接合での電界強度が上昇する。そのため、素子耐圧ＢＶが減少しないようにｎ型バッファ層の位置と幅を決める必要がある。
素子耐圧ＢＶの低下を防止するには、逆バイアス時にｎ型バッファ層が空乏化し、空間電荷領域がｎ型バッファ層を乗り越えるように設計することである。
【００４０】
こうすることで、ｎ型バッファ層よりもカソード側のｎ型ドリフト層も空乏化することができるため、素子耐圧ＢＶを従来品と同等にすることができる。本発明品で、逆バイアス電圧が素子耐圧ＢＶの１／２の電圧にて空間電荷領域がｎ型バッファ層を越えるという条件で、算出したｎ型バッファ層（第４半導体層）の幅の値をＷとすると、Ｗは、
【００４１】
【数１０】
0004770729.tif 000008
と表せる。この式のＷをｎ型バッファ層の幅を示す幅指標として用いる。尚、第１導電型（ｎ型）バッファ層の平均濃度とは、ｎ型バッファ層内で濃度を積分し、ｎ型バッファ層の幅Ｙ１で割った値である。
図７は、Ｙ１／Ｗの値と素子耐圧ＢＶの関係を示した図である。ただし、Ｙ１は実素子でのｎ型バッファ層の幅である。図の横軸はＹ１／Ｗを示し、縦軸は、従来品の素子耐圧ＢＶで規格化してある。図７によれば、Ｙ１／Ｗが２以上で素子耐圧ＢＶが急激に低下する。従って、Ｙ１／Ｗの値が２以下になるようにｎ型バッファ層の幅Ｙ１およびｎ型バッファ層の濃度ＮD2を設定すれば、素子耐圧ＢＶは十分確保できる。
【００４２】
図８は、Ｙ１／Ｗが等しくなるようにした本発明品（Ｙ１／Ｗ＝１）と従来品における、逆バイアス電圧を印加したときの電界強度分布図である。ここでは、印加電圧を１２００Ｖとした。この電圧は、本発明品ではアバランシェを起こす電圧（素子耐圧ＢＶ）である。
本発明品（Ｙ１／Ｗの値が２以下）では、従来品と比べて、電界強度が多少高くなるが、ｎ型バッファ層が空乏化することで、空間電荷領域がｎ型カソード層に達しており、逆バイアス電圧をｎ型ドリフト層全域で担っていることが分かる。
【００４３】
図９は、図１の不純物プロフィルを示す図である。ｎ型バッファ層３の濃度が階段状の場合が実線で傾斜した場合は点線で示した。図の濃度は、ｐ型アノード層１の領域はｐ型不純物の濃度であり、第１のｎ型ドリフト層２、ｎ型バッファ層３、第２のｎ型ドリフト層４およびｎ型カソード層５の領域の濃度はｎ型不純物の濃度である。
階段状の不純物プロフィルは、エピタキシャル成長で、比較的熱処理温度を低くして形成した場合に得られ、点線で示す傾斜した不純物プロフィルは、エピタキシャル成長で形成するとき、熱処理温度が高く、処理時間を長くする場合や、イオン注入や熱拡散で形成する場合に得られる。傾斜したプロフィルの場合でも、平均濃度を用いることで、前記の（５）式を適用することができる。
【００４４】
図１０は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、半導体基板１００の主面と平行な方向にｎ型バッファ層３を選択的に複数個形成している点である。ｎ型バッファ層３を含む不純物プロフィルは、図９の点線と同じである。このｎ型バッファ層３の形状については、後述の図１３から図２３の実施例で説明する。
ｎ型バッファ層３の間に挟まれた第２のｎ型ドリフト層４は高比抵抗であるために、空乏層が広がりをしやすくなり、耐圧の確保が容易にできる。この構造は、エピ成長を２回に分け、１回目のｎ型ドリフト層（第２のｎ型ドリフト層４）形成後に、例えばＰ（リン）を選択的にイオン注入かつ熱処理することでｎ型バッファ層３を形成する。その後、第１のｎ型ドリフト層２をエピ成長させる。つまり、ｎ型バッファ層３を選択的なイオン注入と熱処理で形成する。
【００４５】
この場合も、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できるが、素子耐圧ＢＶに関しては、ｎ型バッファ層３の間に挟まれた第２のｎ型ドリフト層４で空乏層が広がり易くなるために、図１より高くできる。
図１１は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物プロイフィルである。図１０との違いは、複数個のｎ型バッファ層を濃度の異なる領域で構成し、しかもそれらのｎ型バッファ層を互いに隣接させた点である。ｎ型バッファ層は高濃度のｎ型バッファ層３１と低濃度のｎ型バッファ層３２で構成され、それらの不純物プロフィルは、図では階段状にしたが、傾斜させる場合もある。
【００４６】
この場合も、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できるが、素子耐圧ＢＶに関しては、図１と図１０の中間的な値となる。図１２は、この発明の第４実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物プロフィルである。
図１との違いは、ｎ型ドリフト層の濃度を、アノード側とカソード側で分け、カソード側の第２のｎ型ドリフト層４を、アノード側の第１のドリフト層２より高濃度にする。言い換えると、アノード側の第１のｎ型ドリフト層２を、カソード側の第２のｎ型ドリフト層４より高比抵抗にする。ｎ型バッファ層３の不純物プロフィルは、実線で示すように階段状の場合と、点線で示すように傾斜させる場合がある。
【００４７】
このようにすると、第１のｎ型ドリフト層２とｎ型バッファ層３で広がった空間電荷領域を第２のｎ型ドリフト層４で効果的に止めることができて、図１と比べて、素子耐圧ＢＶを確保し易くできる。また、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できる。
尚、ｎ型バッファ層３が、図１０や図１１のように複数個となっていても構わない。
【００４８】
図１３は、図１０のｎ型バッファ層の形状を説明する半導体装置の斜視図で、同図（ａ）はドット（島状）の場合、同図（ｂ）はストライプの場合である。
図中の３ａはドット状をしたｎ型バッファ層であり、３ｂはストライプ状のｎ型バッファ層である。
どちらの場合もＸ１／ＷおよびＹ１／Ｌの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。なお、これらの実施例の各図は、活性領域の部分について記載して説明しているが、通常はこの活性領域の外周にガードリング、フィールドプレートあるいはＲＥＳＵＲＦ等の耐圧構造が形成される。そして、チップの外周端にはｐ型領域あるいは高濃度のｎ型領域のストッパ領域とその上のストッパ電極が形成される。このストッパ領域を設けることで、空乏層を理想的な位置で終端させることができるので、ドット状あるいはストライプのｎ型バッファ層がチップ側面に露出していても問題がない。このため、チップ側面に特別な耐圧確保のための対策を施す必要がない。
【００４９】
図１４は、この発明の第５実施例で、ＭＰＳ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＭＰＳ構造がドットの場合、同図（ｂ）はＭＰＳ構造がストライプの場合である。図中の１ａはｐ型アノード層で、このｐ型アノード層に挟まれた第１のドリフト層２表面とアノード電極６の接合部は、ショットキー接合となっている。
【００５０】
ＭＰＳ構造により、アノード側からの少数キャリアが図１の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第１実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図１５は、この発明の第６実施例で、ＭＰＳ構造のダイオードのドリフト層に図１３（ａ）に示した島状のｎ型バッファ領域を適用した半導体装置の要部斜視図であり、同図（ａ）はＭＰＳ構造がドットの場合、同図（ｂ）はＭＰＳ構造がストライプの場合である。
【００５１】
ＭＰＳ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図１６から図１８は、この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に図１３（ｂ）に示したストライプ状のｎ型バッファ領域を適用した半導体装置の要部斜視図であり、図１６はＭＰＳ構造がドットの場合、図１７はｎ型バッファ層のストライプとＭＰＳ構造のストライプが平行する場合、図１８はｎ型バッファ層のストライプとＭＰＳ構造のストライプが直交する場合である。尚、図１８で必ずしも直交せず、所定の角度をもって交差しても構わない。
【００５２】
ＭＰＳ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
以下の実施例では、前記ＭＰＳ構造のショットキー接合の代わりに薄いｐ-層（薄層のｐ型アノード層１ｃ）を形成したＳＦＤ構造のダイオードのドリフト層に、前記の実施例のｎ型バッファ層を形成した半導体装置の場合である。このｐ- 層の製造方法について説明する。アノード電極として、ｐ型アクセプタとなる元素、例えばＡｌと、半導体基板の元素、例えばＳｉを含む金属、Ａｌ−３％ＳｉもしくはＡｌ−５％Ｓｉ−０．５％Ｃｕ等をスパッタや真空蒸着にて形成する。その後、水素や窒素雰囲気にて熱処理をする。例えばＳｉを含むＡｌ金属でショットキーバリアを形成すると、表層にごく浅いｐ層を形成することができ、Ａｌのみよりもバリアを高くできる。これは、Ａｌ−Ｓｉ金属がＳｉを数％含んでいるため、熱処理時にＳｉ表層にエピタキシャルな再成長層を形成でき、その層にＡｌをアクセプタとして含んでいるためである。熱処理温度を上げると再成長層の厚さが増加するので実効的なショットキーバリア高さもそれに伴い増加する。熱処理の温度は４００℃から５００℃程度である。また実際にＳＩＭＳ等で観測したところ約１２０Åの厚さでエピタキシャルな再成長層が形成され、それが約１０17ｃｍ-3のＡｌ（アクセプタ）を含むｐ-層となっていること確認した。この薄いｐ- 層が形成されたショットキー接合の障壁高さは、このｐ- 層がない場合と比べて、１０％程高くなり、漏れ電流が小さくなる。また、ｐ-層があるために、オン電圧が低減され、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００５３】
以下にこの薄いｐ- 層が形成されたショットキー接合を有するＳＦＤ構造のダイオードに本発明を適用した実施例について説明する。
図１９は、この発明の第８実施例で、ＳＦＤ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＳＦＤ構造がドットの場合、同図（ｂ）はＳＦＤ構造がストライプの場合である。
【００５４】
ＳＦＤ構造により、アノード側からの少数キャリアが図１の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第１実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図２０は、この発明の第９実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＳＦＤ構造がドットの場合、同図（ｂ）はＳＦＤ構造がストライプの場合である。
【００５５】
ＳＦＤ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図２１から図２３は、この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、図２１はＳＦＤ構造がドットの場合、図２２はｎ型バッファ層のストライプとＳＦＤ構造のストライプが平行する場合、図２３はｎ型バッファ層のストライプとＳＦＤ構造のストライプが直交する場合である。尚、図２３で必ずしも直交せず、所定の角度をもって交差しても構わない。
【００５６】
ＳＦＤ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図２４は、この発明の第１１実施例で、ｎ型バッファ層をトレンチ溝の底部に形成した半導体装置であり、同図（ａ）はアノード側にトレンチを形成した場合、同図（ｂ）はカソード側にトレンチを形成した場合である。
【００５７】
この構造は、トレンチ９を掘り、その底にｎ型バッファ層３を形成し、その後トレンチ９は酸化膜で埋め込んで形成される。このようにトレンチ９を掘ることで、エピ成長させることなく、ｎ型バッファ層３をｎ型ドリフト層８内に形成することができる。
この場合も、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例と同等の高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００５８】
さらに、図示しないが、サイリスタや、ＭＯＳＦＥＴの寄生ダイオードのドリフト層（高比抵抗層）に、前記のバッファ層を適用することで、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
図２６は、この発明の第１２実施例になる半導体装置の要部断面図である。
図１との違いは、ｎ型カソード層５をイオン注入で形成し、その厚さが、図１の場合の数十μｍに対して、１μｍ以下と極めて薄くした点である。このように、ｎ型カソード層５を薄く形成することで、ライフタイムキラーの導入を抑制しても、耐圧を確保しながら、図１よりもさらに、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
【００５９】
図２７から図３５は、この発明の第１３実施例になる半導体装置の製造方法で、工程順に示した要部製造工程断面図である。この図は、第１２実施例の半導体装置（図２６）の製造方法である。
例えば、比抵抗が５５Ω−ｃｍのバルクウェハ４９（例えば、ＦＺウェハ：フローティング・ゾーン法で製作したウェハ）で、後で、第２のｎ型ドリフト層４となる）の表面にドーズ量１×１０11ｃｍ-2から５×１０11ｃｍ-2、１００ｋｅＶのリンやＡｓなどのｎ型不純物１０２のイオン注入１０１を行い（図２７）、その後、熱処理（８００℃以上）を施し、ｎ- バルク（バルクウェハ４９）の濃度より濃いｎ型バッファ層３を形成する。このときのｎ型バッファ層３の厚さは５μｍ程度とする（図２８）。次に、リンを混入し、５５Ω−ｃｍで約６０μｍの膜厚のエピタキシャル成長結晶４８（エピタキシャル成長させた単結晶で、後で、第１のｎ型ドリフト層２となる）を形成する（図２９）。その後、表面の鏡面処理等を施し、熱酸化膜を形成して、パターンニング後、イオン注入（ボロンを１×１０13ｃｍ-2で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μｍ程度のｐ型アノード層１を形成する（図３０）。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（図３１）。さらに図示しない窒化膜などの保護膜を成膜後にバックグラインド１０３を行い、全体の厚さが１２０μｍ程度になるまで行う（図３２）。さらにリンなどのｎ型不純物１０５のイオン注入１０４を実施し（図３３）、アノード電極６を形成するＡｌ−Ｓｉ膜の膜質が変質しない温度（例えば、４００℃程度）の低温アニールを行い、不純物濃度が１×１０17ｃｍ-3以上で、拡散深さが０．５μｍ程度のｎ型カソード層５を形成する（図３４）。最後に、裏面側のカソード電極７を形成する（図３５）。
【００６０】
この製造方法では、ＦＺウェハであるバルクウェハ４９の上に、一回のエピタキシャル成長結晶４８を形成した半導体基板１００を用いることで、製造コストを大幅に低減することができる。
また、この製造方法を第１実施例から第１１実施例の半導体装置に適用することで、製造コストの低減効果を付加することができる。図３６（ａ）〜（ｇ）は、この発明の第１４実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図である。
【００６１】
まず、比抵抗が０．０２Ω−ｃｍ以下のｎ型バルクウエハ４９（同図（ａ））に５５Ω−ｃｍ，約５５μｍでｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８をエピタキシャル成長させる（同図（ｂ））。次に厚さが１５μm以下（好ましくは５μｍ）、最大不純物濃度が５×１０14ｃｍ-3となるようにｎ型バッファ層３をエピタキシャル成長にて形成する（同図（ｃ））。このような、厚さと最大不純物濃度とすることで、耐圧の低下を抑えられる。次にｎ型の第２ドリフト層２を同じく５５Ω−ｃｍ，約６０μｍでエピタキシャル成長にて形成する（同図（ｄ））。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０13ｃｍ-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、白金を約９００℃で拡散させてからＡｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｆ））。なお、裏面のカソード電極７に接するｎカソード層５表面を、さらにリンやヒ素等のｎ型不純物層を浅く（０．５μm程度）かつ高濃度（表面濃度１０19ｃｍ-3）に形成しておけば、半導体基板とカソード電極間の良好なオーミック接触が得られる。なお、（ｂ）〜（ｄ）のエピタキシャル成長は、連続して行ってもよいし、エピタキシャル成長工程の間に表面洗浄工程および熱処理等の欠陥回復工程を行ってもよい。また、第２ドリフト層２を第１ドリフト層４よりも高比抵抗（例えば８０Ω−ｃｍ）にすることで、アノード層のｐｎ接合での電界強度を緩和でき、耐圧の低下を抑えることができる。
【００６２】
図３７（ａ）〜（ｇ）は、この発明の第１５実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図である。
まず、比抵抗が０．０２Ω−ｃｍ以下のｎ型バルクウエハ４９（同図（ａ））にｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８を５５Ω−ｃｍ、６０μｍにてエピタキシャル成長させる（同図（ｂ））。次にエピタキシャル成長結晶４８にｎ型の不純物、例えばリンを１×１０11ｃｍ-2〜５×１０11ｃｍ-2の範囲でイオン注入する（同図（ｃ））。その後、イオン注入時に生じた格子欠陥を回復するために、８００℃以上で熱処理を施す。こうしてｎ型バッファ層３を形成する。なお、ｎ型バッファ層３の形成のためのイオン注入のドーズ量は５×１０11ｃｍ-2以下としておくことで、耐圧低下を抑えることができる。次に表面洗浄を施し、ｎ型の第２ドリフト層２を同じく５５Ω−ｃｍ、６０μｍでエピタキシャル成長にて形成する（同図（ｄ））。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０13ｃｍ-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、白金を約９００℃で拡散させてからＡｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｆ））。なお、裏面のカソード電極７に接するｎカソード層５表面を、さらにリンやヒ素等のｎ型不純物層を浅く（０．５μm程度）かつ高濃度（表面濃度１０19ｃｍ-3）に形成しておけば、半導体基板とカソード電極間の良好なオーミック接触が得られる。また、第２ドリフト層２を第１ドリフト層４よりも高比抵抗（例えば８０Ω−ｃｍ）にすることで、アノード層のｐｎ接合での電界強度を緩和でき、耐圧の低下を抑えることができる。図３８（ａ）〜（ｉ）は、この発明の第１６実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図であり、（ｉ）は（ｈ）の断面図における不純物プロフイル図である。
【００６３】
まず、アンチモン等のｎ型で低比抵抗（０．０２Ω−ｃｍ）のＣＺ又はＦＺによるバルクウエハ４９（同図（ａ））にｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８を５５Ω−ｃｍ、１２０μｍでエピタキシャル成長させる（同図（ｂ））。この時の濃度分布は（ｃ）のように一様でよい。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０13ｃｍ-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃、３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｄ））。次にアノード側より軽イオン１０７を照射する。軽イオンは、ヘリウムイオン、プロトン及びデユトロン等が用いられるが、ここではヘリウムイオンを１×１０12ｃｍ-2、２４ＭｅＶで照射した。この軽イオンの照射により所望の深さの位置に局所的に欠陥１０８を生成する（同図（ｆ））。その後、熱処理を４００℃にて１時間施すことで、欠陥が回復するだけでなく、欠陥の局在している領域のドナー濃度が増加し、所謂軽イオンのドナー化が生じ、ｎ型バッファ層３が形成される（同図（ｈ））。この製造方法では、（ｄ）の表面形成プロセスの後の工程にて、ｎ型バッファ層３が形成できるので、工程数減少によるコスト削減が可能となる。図３９（ａ）〜（ｋ）は、この発明の第１７実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図であり、（ｉ）は（ｈ）の断面図における不純物プロフイル図であり、（ｋ）は（ｊ）の断面図における不純物プロフイル図である。
【００６４】
まず、リン等のｎ型で高比抵抗のＦＺによるバルクウエハ４８ａ（同図（ａ））を用いる。この半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０13ｃｍ-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃、３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｂ））。次にアノード側より軽イオン１０７を照射する。軽イオンは、ヘリウムイオン、プロトン及びデユトロン等が用いられるが、ここではヘリウムイオンを１×１０12ｃｍ-2、２４ＭｅＶで照射した。この軽イオンの照射により所望の深さの位置に局所的に欠陥１０８を生成する（同図（ｄ））。次に半導体基板のカソードをバックグラインドを行い、全体の厚さが１２０μｍ程度になるようにする（同図（ｆ））。さらにリンなどのｎ型不純物１１０のイオン注入１０９を行う（同図（ｈ））。その後、熱処理を４００℃にて１時間施すことで、高濃度なｎ型カソード層４９ａが形成され、かつ欠陥が回復するだけでなく、欠陥の局在している領域のドナー濃度が増加し、所謂軽イオンのドナー化が生じ、ｎ型バッファ層３が形成される（同図（ｊ））。この製造方法では、（ｄ）の表面形成プロセスの後の工程にて、ｎ型バッファ層３が形成できるので、工程数減少によるコスト削減が可能となる。
【図面の簡単な説明】
【００６５】
【図１】この発明の第１実施例となる半導体装置の要部断面図
【図２】本発明のｐｉｎダイオード（本発明品）と、従来のｐｉｎダイオード（従来品）との室温における逆回復波形を示す図
【図３】図２の逆回復動作において、本発明品の逆回復時におけるキャリア濃度の変化をデバイスシミュレーションにより計算したもので、（ａ）は電子濃度、（ｂ）は正孔濃度を示す図
【図４】図２の逆回復動作において、１１５μｍ（Ｂ）の従来品における逆回復時のキャリア濃度の変化をデバイスシミュレーションにより計算したもので、（ａ）は電子濃度、（ｂ）は正孔濃度を示す図
【図５】本発明品（Ａ）において、ｐ型アノード層とｎ型ドリフト層のｐｎ接合からｎ型バッファ層までの最短距離Ｘ１をパラメータとした逆回復電圧・電流波形の比較図
【図６】距離指標Ｌを基準にし、ｐｎ接合からｎ型バッファ層までの最短距離Ｘ１を変化させたときのソフトリカバリーの度合いの変化を示した図
【図７】Ｙ１／Ｗの値と素子耐圧ＢＶの関係を示した図
【図８】Ｙ１／Ｗが等しい本発明品（Ｙ１／Ｗ＝１）と従来品における、逆バイアス電圧を印加したときの電界強度分布図
【図９】図１の不純物プロフィルを示す図
【図１０】この発明の第２実施例となる半導体装置の要部断面図
【図１１】この発明の第３実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物プロフィル図
【図１２】この発明の第４実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物プロフィル図
【図１３】図１０のｎ型バッファ層の形状を説明する半導体装置の斜視図で、（ａ）はドット（島状）の場合、（ｂ）はストライプの場合の図
【図１４】この発明の第５実施例で、ＭＰＳ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＭＰＳ構造がドットの場合、（ｂ）はＭＰＳ構造がストライプの場合の図
【図１５】この発明の第６実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＭＰＳ構造がドットの場合、（ｂ）はＭＰＳ構造がストライプの場合の図
【図１６】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ＭＰＳ構造がドットの場合の図
【図１７】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＭＰＳ構造のストライプが平行する場合の図
【図１８】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＭＰＳ構造のストライプが直交する場合の図
【図１９】この発明の第８実施例で、ＳＦＤ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＳＦＤ構造がドットの場合、（ｂ）はＳＦＤ構造がストライプの場合の図
【図２０】この発明の第９実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＳＦＤ構造がドットの場合、（ｂ）はＳＦＤ構造がストライプの場合の図
【図２１】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ＳＦＤ構造がドットの場合の図
【図２２】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＳＦＤ構造のストライプが平行する場合の図
【図２３】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＳＦＤ構造のストライプが直交する場合の図
【図２４】この発明の第１１実施例で、ｎ型バッファ層をトレンチ溝の底部に形成した半導体装置であり、（ａ）はアノード側にトレンチを形成した場合、（ｂ）はカソード側にトレンチを形成した場合の図
【図２５】従来のｐｉｎダイオードの要部断面図
【図２６】この発明の第１２実施例となる半導体装置の要部断面図
【図２７】この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図２８】図２７に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図２９】図２８に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３０】図２９に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３１】図３０に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３２】図３１に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３３】図３２に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３４】図３３に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３５】図３４に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３６】この発明の第１４実施例となる半導体装置の要部製造工程を示す図であり、（ａ）〜（ｄ）、（ｆ）は各工程の断面図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図
【図３７】この発明の第１５実施例となる半導体装置の要部製造工程を示す図であり、（ａ）〜（ｄ）、（ｆ）は各工程での断面図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図
【図３８】この発明の第１６実施例となる半導体装置の要部製造工程を示す図であり、（ａ）、（ｂ）、（ｄ）、（ｆ）、（ｈ）は各工程での断面図であり、（ｃ）は（ｂ）の断面図での不純物プロフイル図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図であり、（ｉ）は（ｈ）の断面図での不純物プロフイル図
【図３９】この発明の第１７実施例となる半導体装置の要部製造工程を示す図であり、（ａ）、（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）は各工程での断面図であり、（ｃ）は（ｂ）の断面図での不純物プロフイル図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図であり、（ｉ）は（ｈ）の断面図での不純物プロフイル図であり、（ｋ）は（ｊ）の断面図での不純物プロフイル図
【符号の説明】
【００６６】
１    ｐ型アノード層
１ａ  ｐ型アノード層（ドット）
１ｂ  ｐ型アノード層（ストライプ）
１ｃ  ｐ型アノード層（薄層）
２    第１のｎ型ドリフト層
３    ｎ型バッファ層
３ａ  ｎ型バッファ層（ドット）
３ｂ  ｎ型バッファ層（ストライプ）
４    第２のｎ型ドリフト層
５    ｎ型カソード層
６    アノード電極
７    カソード電極
８    ｎ型ドリフト層
９    トレンチ
３１    ｎ型バッファ層（高濃度）
３２    ｎ型バッファ層（低濃度）
４８    エピタキシャル成長結晶
４９    バルクウェハ
１００    半導体基板
１０１、１０４、１０９  イオン注入
１０２、１０５、１１０  ｎ型不純物
１０３    バックグラインド
１０７    軽イオン
１０８    欠陥
Ｘ１  ｐｎ接合からｎ型バッファ層までの最短距離
Ｙ１  ｎ型バッファ層の幅
Ａ    アノード端子
Ｋ    カソード端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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