(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（２１、５１、７１）あるいはウェル領域の表面を区画して活性領域を形成し、この活性領域上にゲート酸化膜（２３、５３、７３）を形成する工程と、
上記ゲート酸化膜上にゲート電極（２４、５４、７４）を形成する工程と、
上記ゲート電極の側壁に絶縁性サイドウォール（２９、５７、７７）を形成する工程と、
上記絶縁性サイドウォール（２９、５７、７７）を形成する工程の後、上記半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分（３１）の表面にイオンを注入してアモルファス化させる工程と、
上記アモルファス化させる工程の後、上記ゲート酸化膜，ゲート電極，絶縁性サイドウォールが形成された半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる工程と、
上記多結晶導電成膜にエッチバックを行って、上記絶縁性サイドウォールの側面に導電性サイドウォール（３３、５９、７９）を形成する工程と、
第２導電型高濃度不純物を上記導電性サイドウォール中に注入する工程と、
熱処理を行って、上記導電性サイドウォール中に注入された第２導電型高濃度不純物を上記半導体基板あるいはウェル領域内に拡散させ、上記ソース領域およびドレイン領域（３４、６０、８０）を形成する工程
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記活性領域表面に注入するイオンは、上記第１導電型の半導体基板あるいはウェル領域よりも不純物濃度が高い上記第１導電型のイオンであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
上記多結晶導電性膜の堆積は、酸素濃度が１ppm以下の雰囲気下で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、半導体装置の製造方法、および、その製造方法で製造された半導体装置に関し、より詳しくは、短チャネル効果を抑制して電流駆動力を増加させることができるソース,ドレイン積み上げ型ＦＥＴ(電界効果トランジスタ)およびその製造方法に関する。
【０００２】
【背景技術】
近年、ＭＯＳ(金属酸化膜半導体)ＦＥＴのゲート長が短くなるにつれて、急激に閾値電圧が低くなることで代表される所謂短チャネル効果が問題となってきている。そして、この短チャネル効果を抑制するために、ソース,ドレイン領域の浅接合化が求められている。ところが、単にソース,ドレイン領域を浅くするだけでは、これらの領域の抵抗が増大してしまう。そこで、ソース,ドレイン領域を基板表面よりも上方に積み上げたソース,ドレイン積み上げ型トランジスタが注目されてきている。この構造では、実質的に接合を浅くし、且つ、抵抗も低くしてソース,ドレイン領域を形成することができるのである。
【０００３】
図６に、従来のソース,ドレイン積み上げ型トランジスタの作成方法を示す。先ず、図６(a)に示すように、従来の方法によって、半導体基板１上に、ゲート酸化膜２を介してゲート電極３を形成し、さらにゲートキャプ絶縁膜４を積層する。そして、ゲート電極３の横に絶縁性サイドウォール５を形成する。６は素子分離領域である。
【０００４】
その後、図６(b)に示すように、上記半導体基板１上における絶縁性サイドウォール５と素子分離領域６との間にシリコン膜７を選択成長させて、後にソース,ドレイン領域となるべきシリコン膜７を半導体基板１の表面上に積み上げる。以後、図６(c)に示すように、シリコン膜７にソース,ドレイン不純物を注入してソース,ドレイン領域８とすると共に、熱処理によって半導体基板１内に上記不純物を拡散させて、半導体基板１内にもソース,ドレイン領域８を形成する。こうして、ソース,ドレイン積み上げ型トランジスタが形成される。
【０００５】
しかしながら、上記従来のソース,ドレイン積み上げ型トランジスタには、以下のような問題がある。すなわち、ソース,ドレイン７を半導体基板１の表面上に積み上げる際に、単結晶シリコンをエピタキシャル成長するのであるが、その際に、絶縁性サイドウォール５との境界および素子分離領域６との境界にファセット１０が生ずる。このファセット１０の存在によって、図６(c)に示す如く、ソース,ドレイン不純物注入時に、半導体基板１内のソース,ドレイン領域８における両端部１１に深く不純物が注入されてしまい、浅い接合を形成することが非常に困難であるという問題がある。
【０００６】
さらに、積み上げソース,ドレイン領域８の抵抗を低減させるために表面をシリサイド化させるのであるが、その場合に、積み上げ層が薄くなっているゲート端部で、半導体基板１中までシリサイドが形成されてしまい、接合特性を悪化させるという問題もある。
【０００７】
上述したように、従来の方法でソース,ドレイン７を積み上げると、ファセット１０が生ずるために良好な接合を形成することが非常に困難である。そこで、ファセット１０の影響を改善する方法として、例えば特開平１１−７４５０７号公報に開示されているように、上記ファセット１０をポリシリコン等で埋め込むなどの方法がある。しかしながら、ポリシリコンの堆積およびエッチバック等の工程が必要となり、製造工程が複雑になるという問題がある。
【０００８】
さらに、上記ソース,ドレイン７の積み上げに単結晶シリコンを用いているので、上記のファセット１０による問題があるばかりでなく、単結晶シリコン膜７の厚さの製造ばらつきに対応して、ソース,ドレイン領域８における半導体基板１との接合深さもばらつくという問題もある。尚、この単結晶シリコン膜７の厚さのばらつきに起因するソース,ドレイン接合深さのばらつきの問題は、単結晶シリコンの代りにポリシリコンを堆積することによって解決される。それは、ポリシリコンは堆積時にファセットを発生せず、且つ、ポリシリコンの不純物拡散係数は単結晶シリコンのそれに比べて早いので、ポリシリコン堆積膜の厚さの製造ばらつきはソース,ドレイン接合深さに殆ど影響を与えないためである。
【０００９】
ところが、上記ポリシリコン堆積時に酸素を十分に排除した装置を用いなければ、半導体基板とポリシリコン堆積膜との間に不均一な自然酸化膜ができてしまい、この自然酸化膜が後に注入するソース,ドレイン不純物の拡散バリアとなるために、良好な接合を得ることができないという問題がある。そこで、シリコンの堆積は、酸素を十分に排除した状況で行わなければならない。ところが、酸素を十分に排除した場合には、半導体基板上に何も表面処理を施さなければ、ポリシリコンは半導体基板の結晶方位を受け継いでエピタキシャル成長してしまうため、所望のポリシリコン膜を得ることができないという別の問題が発生する。
【００１０】
【発明の開示】
そこで、この発明の目的は、ソース,ドレイン浅接合化に有利なようにポリシリコン等の多結晶導電性膜を堆積できるソース,ドレイン積み上げ型の半導体装置の製造方法を提供することにある。
【００１１】
上記目的を達成するため、本発明の半導体装置の製造方法は、第１導電型の半導体基板またはウェル領域の表面を区画して活性領域を形成し,この活性領域上にゲート酸化膜を形成する工程と、上記ゲート酸化膜上にゲート電極を形成する工程と、上記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、上記絶縁性サイドウォールを形成する工程の後、上記半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分の表面にイオンを注入してアモルファス化させる工程と、上記アモルファス化させる工程の後、上記ゲート酸化膜，ゲート電極，絶縁性サイドウォールが形成された半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる工程と、上記多結晶導電性膜にエッチバックを行って,上記絶縁性サイドウォールの側面に導電性サイドウォールを形成する工程と、第２導電型高濃度不純物を上記導電性サイドウォール中に注入する工程と、熱処理を行って,上記導電性サイドウォール中に注入された第２導電型高濃度不純物を上記半導体基板あるいはウェル領域内に拡散させ,上記ソース領域およびドレイン領域を形成する工程を備えたことを特徴としている。
【００１２】
上記構成によれば、第１導電型の半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分の表面がアモルファス化されるため、上記半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる際に単結晶導電性膜がエピタキシャル成長することが無く、ファセットのない所望の多結晶導電性膜が堆積される。したがって、上記半導体基板あるいはウェル領域が単結晶半導体基板である場合に、多結晶導電性膜と単結晶半導体との不純物拡散定数の違いを利用して、上記ソース領域およびドレイン領域における上記半導体基板あるいはウェル領域との接合深さが均一に設定される。
【００１３】
一実施形態においては、上記活性領域表面に注入するイオンは、上記第１導電型の半導体基板あるいはウェル領域よりも不純物濃度が高い上記第１導電型のイオンである。
【００１４】
上記構成によれば、上記半導体基板あるいはウェル領域の表面をアモルファス化させる際に、第１導電型の半導体基板あるいはウェル領域よりも不純物濃度の高い上記第１導電型のイオンが注入されるため、このイオン注入領域の一部によってハロー領域が形成される。したがって、上記ハロー領域によって短チャネル効果が抑制される。
【００１５】
上記多結晶導電性膜の堆積は、酸素濃度が１ppm以下の雰囲気下で行うことが望ましい。
【００１６】
この構成によれば、上記半導体基板あるいはウェル領域と導電性サイドウォールとの界面には酸化膜が形成されない。したがって、後にソース領域およびドレイン領域が形成される際に、上記導電性サイドウォール中に注入された第２導電型高濃度不純物が、上記半導体基板あるいはウェル領域中にスムーズに熱拡散されて、上記ソース領域およびドレイン領域における上記半導体基板あるいはウェル領域との接合深さが更に均一に設定される。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【発明を実施するための最良の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２４】
＜第１実施の形態＞
図１は、本実施の形態の半導体装置としてのｎチャネルＭＯＳＦＥＴの製造方法を示す。尚、本実施の形態は、ｎチャネルに限らずｐチャネルＭＯＳＦＥＴの製造方法にも適用可能である。以下、図１に従って上記ｎチャネルＭＯＳＦＥＴの製造方法について説明する。なお、図１および残りの図面はすべて断面図であるが、図を簡単にするためにハッチングを省略している。
【００２５】
先ず、図１(a)に示すように、ｐ型半導体基板(シリコン基板)(あるいは半導体基板のｐ型ウェル領域)２１上に素子分離領域２２を形成して区画し、上記素子分離領域２２に囲まれた活性領域を形成する。尚、ｐ型半導体基板２１をｐ型ウェル領域とする場合には、例えば、５Ｅ１６/cm３〜１Ｅ１８/cm３つまり５×１０１６/cm3〜１×１０１８/cm3の不純物濃度で、深さ１μm程度のｐ型ウェル領域を形成する。また、本ｎチャネルＭＯＳＦＥＴを用いてＣＭＯＳ(相補型金属酸化膜半導体)を形成する場合には、ｐ型半導体基板２１上に、別途、ソース,ドレイン領域とは逆導電型のウェル領域を形成しても良い。
【００２６】
その後、活性領域に、ゲート酸化膜２３(膜厚２.５nmの酸窒化シリコン膜)、ゲート電極２４(高さ２００nm、幅０.１５μm(ゲート長)のポリシリコン膜)、ゲートキャップ絶縁膜２５(膜厚１５０nmのシリコン酸化膜：これに限らない)を順次形成する。次に、酸化して上記ゲート電極２４の側壁に膜厚１０nm程度のシリコン酸化膜２６を形成した後に、シリコン窒化膜等で成る絶縁膜２７を全面に堆積(膜厚６０nm)する。その後、ｐ型半導体基板２１と素子分離領域２２とを後のエッチング工程による損傷から保護するために、ゲート近傍領域以外にレジスト膜２８を形成する。そうした後、絶縁膜２７をエッチバックすることによって、絶縁性サイドウォール２９と、ｐ型半導体基板２１と素子分離領域２２とを保護するための絶縁膜３０とを同時に形成する。
【００２７】
尚、本実施の形態においては、上記ゲート電極２４をポリシリコンで形成しているが、これに限定するものではない。例えば、ポリシリコン膜とチタンシリサイド,タングステンシリサイド,コバルトシリサイド等の高融点金属シリサイド膜との２層膜、ポリシリコン膜とタングステン等の高融点金属膜との２層膜、窒化チタン,タングステン等の高融点金属の単層で形成してもよい。
【００２８】
また、本実施の形態においては、上記ゲート電極２４の側壁絶縁膜を、熱酸化膜(シリコン酸化膜２６)とシリコン窒化膜(絶縁性サイドウォール２９)との２層膜で形成しているが、ＣＶＤ(化学蒸着)酸化膜とシリコン窒化膜の２層膜、ＣＶＤ酸化膜の単層膜、シリコン窒化膜の単層膜等で形成しても良い。
【００２９】
次に、図１(b)に示すように、上記ゲート電極２４をマスクにしてＢＦ２イオンを注入し、ｐ型半導体基板２１におけるソース,ドレインとなる部分３１をアモルファス化させる。このように、ソース,ドレインとは逆導電タイプの不純物であるＢＦ２イオンを注入することは、空乏層の伸びを抑えて、短チャネル効果を抑制する働きがあるハロー（ｈａｌｏ）領域３２を形成する働きもある。このとき、傾斜角度を０度〜６０度とし、５ｋeＶ〜１３０ｋeＶのエネルギーを加えて、拡散層領域としてのハロー領域３２が５×１０１７/cm3〜１×１０１９/cm3の不純物成分を有するようにＢＦ２イオンを注入する。
【００３０】
尚、本実施の形態においては、上記ｐ型半導体基板２１の表面をアモルファス化させるためにＢＦ２イオンを注入したが、この発明はこれに限定されるものではない。例えば、Ｂイオン、Ｉnイオン、ＳiイオンやＡrイオン等を注入しても良い。ただ、Ｂイオンは、ＢＦ２イオンよりも軽元素のため、上記不純物濃度を得るための注入量程度では、アモルファス化することは困難である。したがって、Ｂイオンを用いる場合は、Ｂイオン注入の前後どちらでも良いので、ＳiやＡrイオンなどの質量の大きい分子を注入する必要がある。傾斜角度及び注入量はＢＦ２イオンと同じで、ＢイオンとＩnイオンは、それぞれ５ｋeＶ〜３０ｋeＶ、５ｋeＶ〜２００ｋeＶのエネルギーを加えて注入する。
【００３１】
次に、上記不純物注入によってアモルファス化された部分３１を含むｐ型半導体基板２１全面に、ポリシリコンを堆積する。本実施の形態においては低圧ＣＶＤ法により酸素濃度が１ｐｐｍ以下の雰囲気で堆積した。ここで、上述したように、上記不純物注入によってｐ型半導体基板２１をアモルファス化させることによって、ＣＶＤ法によって堆積されるシリコン膜がｐ型半導体基板２１であるシリコン基板の結晶方位を受け継いでエピタキシャル成長するのを防いでいる。
【００３２】
もし、上記不純物を注入することなくポリシリコンを堆積しようとすると、シリコン膜がシリコン基板結晶方位を受け継いでエピタキシャル成長してしまう。その結果、エピタキシャル成長領域(つまり単結晶シリコン)中の不純物の拡散がポリシリコン中の不純物の拡散速度と比較して著しく遅いために、エピタキシャル成長膜厚のばらつきによって、接合深さが左右されることになる。
【００３３】
ところが、予め上記不純物を注入してｐ型半導体基板２１をアモルファス化しておけば、シリコン堆積時にポリシリコンを堆積することができ、不純物の拡散が単結晶シリコン(エピタキシャル成長膜)の場合よりも早いことを利用して、ポリシリコンの堆積膜厚ばらつきに殆ど左右されない浅い接合を形成することができるのである。
【００３４】
また、本ポリシリコン膜を堆積する際に、ｐ型半導体基板２１の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が形成されることを極力排除する方法でポリシリコン膜を被着することが重要となる。もし、図２に示すように、半導体基板４１の活性領域表面と堆積したポリシリコン膜４２との界面に自然酸化膜４３が形成されている場合には、後の工程で、イオン注入法によってポリシリコン膜４２中にドナーまたはアクセプタとなる不純物を導入した後、熱拡散によって半導体基板４１中へ上記不純物を拡散させる際に、この自然酸化膜４３が拡散バリアとなって均一な不純物拡散が阻害され、ソース,ドレイン接合深さが不均一になり、トランジスタ特性がばらつく原因になるのである。尚、４４は、ソース,ドレイン領域である。
【００３５】
本実施の形態においては、予備真空排気室と、露点が常に−１００℃に保たれた窒素パージ室と、堆積炉を備えた低圧ＣＶＤ(ＬＰＣＶＤ)装置によって、ｐ型半導体基板２１の活性領域表面と堆積したポリシリコン膜との界面に自然酸化膜を成長させることなく、上記ポリシリコン膜を堆積可能にしている。
【００３６】
具体的には、上記ポリシリコン膜を堆積する直前にフッ酸系の溶液でｐ型半導体基板２１全面を洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。次に、搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し、露点が常に−１００℃に保たれる窒素パージ室に搬送する。この窒素パージ室の役割は、ウェハ表面に吸着した水分子を窒素パージによって完全に除去することである。ウェハ表面に吸着した水分子を真空中で除去することは不可能であり、窒素パージによって完全に除去できることが実験から明らかになっている。
【００３７】
通常のＬＰＣＶＤ装置においては、除去されていない水分子をウェハ表面に吸着させたまま堆積炉へと搬送される。通常、ポリシリコン膜の堆積は、５５０℃から７００℃程度の温度下で行う。そのため、高温堆積炉にウェハを搬送する際に、ポリシリコン膜が堆積する前に、吸着水分子の酸素成分がシリコンウェハと反応してしまい、シリコンウェハ表面に自然酸化膜を形成させてしまう。これによって、ｐ型半導体基板２１の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が形成されるのである。
【００３８】
これに対して、本実施の形態におけるＬＰＣＶＤ装置では、上述したように、露点が常に−１００℃に保たれた窒素パージ室において完全に吸着水分子を除去した後に堆積炉へ搬送するため、自然酸化膜を形成すること無くポリシリコン膜を堆積することが可能となっている。本実施の形態においては、こうして約３００nm〜５００nmのポリシリコン膜を堆積した。
【００３９】
その後、図１(c)に示すように、上記堆積したポリシリコンをエッチバックすることによって、ポリシリコンサイドウォール３３を形成する。その場合、ｐ型半導体基板２１と素子分離領域２２との保護層である絶縁膜３０が存在することによって、ｐ型半導体基板２１に対してエッチング損傷を与えずに上記ポリシリコン層のエッチバックを行うことができるのである。
【００４０】
次に、図１(d)に示すように、高濃度ｎ型不純物イオンを上記ポリシリコンサイドウォール３３中に注入し、その後、熱処理によってｐ型半導体基板２１内にもｎ型イオンの不純物を拡散させて、ポリシリコンサイドウォールおよびｐ型半導体基板２１中の接合部分で成るソース,ドレイン領域３４を形成する。また、ソース,ドレイン領域３４におけるｐ型半導体基板２１との接合部分とｐ型半導体基板２１におけるチャネル領域との境界部分には、ハロー領域３２が形成される。その場合、上記熱処理は、上記不純物イオンがポリシリコンサイドウォール３３の幅程度に広がるように十分に行うことによって、ソース,ドレイン積み上げ型の半導体装置が完成する。
【００４１】
このように、本実施の形態においては、ｐ型半導体基板２１上における素子分離領域２２で区画された活性領域に、ゲート酸化膜２３,ゲート電極２４およびゲートキャップ絶縁膜２５を順次積層し、その両側に絶縁性のサイドウォール２９を形成する。そして、ＢＦ２イオンをｐ型半導体基板２１のソース,ドレインとなる部分３１に注入して、ｐ型半導体基板２１の表面をアモルファス化させる。こうして、ｐ型半導体基板２１の表面をアモルファス状にするので、ソース,ドレイン積み上げ時に単結晶シリコンがエピタキシャル成長することがなく、浅接合作成上有利なポリシリコンを堆積することができる。
【００４２】
また、上記ｐ型半導体基板２１の表面をアモルファス化させる際に、ソース,ドレインと逆導電型であるＢＦ２イオンを用いるので、空乏層の伸びを抑えて、短チャネル効果を抑制する働きがあるハロー領域３２を形成することができる。
【００４３】
さらに、上記ｐ型半導体基板２１上にポリシリコンを堆積してソース,ドレイン積み上げる際に、予備真空排気室と露点が常に−１００℃に保たれた窒素パージ室を通過させている。こうして、ウェハ表面に吸着した水分子を窒素パージによって完全に除去するので、ｐ型半導体基板２１の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が成長することはない。したがって、後にソース,ドレイン領域３４形成時にポリシリコンサイドウォール３３中に導入した不純物を熱拡散によってｐ型半導体基板２１中に拡散させる際に、上記自然酸化膜が拡散バリアとなってソース,ドレイン接合深さが不均一になることを防止できる。こうして、ソース,ドレイン領域３４におけるｐ型半導体基板２１との均一な厚さの浅い接合を形成することができるのである。
【００４４】
尚、本実施の形態においては、上記ポリシリコンサイドウォール３３を形成した後、直にソース,ドレイン注入を行ったが、ソース,ドレイン注入前にアニール工程を加えても差し支えない。アニール工程を加えることによって、ｐ型半導体基板２１をアモルファス化させるためのＢＦ２イオン注入時に生じたｐ型半導体基板２１の欠陥が回復し、熱処理によるソース,ドレイン領域３４形成時にｐ型半導体基板２１中にｎ型不純物が拡散することが抑えられ、更に浅い接合を形成することが可能になるのである。
【００４５】
さらに本発明には以下のような効果がある。
【００４６】
本実施例では、ゲート長０．１５μmのトランジスタについて記述したが、さらに素子の微細化が進み、ゲート長が０．１μm以下になってくると、ゲート電極をマスクにして行われるＢＦ２イオンの注入は、斜めから注入しているためチャネル領域の全域に注入されるようになる。そうすると、ゲート電極形成前に行っているしきい値電圧制御用の注入工程が不要になる。要するに、０．１μm以下の微細な素子の場合、短チャネル効果及びエピタキシャル成長を抑制するためのＢＦ２イオン注入は、しきい値電圧制御用の注入工程を兼ねることができるので、工程を大幅に削減することができる。本発明の効果は、微細化が進むにつれて大きくなる。
【００４７】
以上、本実施の形態においては、ｎチャネルＭＯＳＦＥＴを例に説明したが、ｐチャネルＭＯＳＦＥＴであっても同様に形成可能である。
【００４８】
また、本実施の形態においては、ｐ型半導体基板２１の表面をアモルファス化する場合のＢＦ２イオン注入を、ゲート電極２４の側壁に絶縁性のサイドウォール２９を形成した後に行っているが、これに限定するものではない。例えば、ゲート電極２４の作成後に行ってもよい。
【００４９】
また、本実施の形態においては、上記ポリシリコンを堆積させる前にウェハを露点が常に−１００℃に保たれた窒素パージ室を通過させ、ウェハ表面に吸着した水分子を除去することによって、ｐ型半導体基板２１の活性領域表面と堆積したポリシリコン膜との界面に自然酸化膜が成長させないようにしている。しかしながら、上記自然酸化膜の成長防止はこれに限定されるものではない。要は、酸素濃度が１ppm以下の雰囲気下でポリシリコンを堆積すればよいのである。
【００５０】
＜第２実施の形態＞
図３は、第１実施の形態に示すｎチャネルＭＯＳＦＥＴの製造方法によって作成されたｎチャネルＭＯＳＦＥＴの断面図である。図３において、ｐ型半導体基板(あるいは半導体基板のｐ型ウェル領域)５１上における素子分離領域５２で区画された活性領域に、ゲート酸化膜５３,ゲート電極５４およびゲートキャップ絶縁膜５５が積層されている。そして、ゲート電極５４の両側には熱酸化膜５６が形成され、さらにゲート酸化膜５３,熱酸化膜５６およびゲートキャップ絶縁膜５５の積層体の両側に絶縁性サイドウォール５７が形成されている。
【００５１】
また、上記素子分離領域５２上からｐ型半導体基板５１上における活性領域にかけて絶縁膜５８が形成され、絶縁性サイドウォール５７の外側にはポリシリコンサイドウォール５９が形成されている。ここで、ポリシリコンサイドウォール５９にはｎ型高濃度不純物が注入されて、ｐ型半導体基板５１中まで拡散している。こうして、ポリシリコンサイドウォール５９と上記活性領域における絶縁膜５８下に形成されたｎ型高濃度不純物層６０とで積み上げソース,ドレイン領域が形成されている。また、上記活性領域におけるソース,ドレイン領域６０と、ｐ型半導体基板５１におけるチャネル領域との間には、ｐ型不純物層であるハロー領域６１が形成されている。
【００５２】
上記構造においては、上記ゲート電極５４とポリシリコンサイドウォール５９との間のリーク電流およびキャパシタンスの増大を抑えるために、絶縁性サイドウォール５７の厚みをある所定値以上に設定した場合でも、ソース,ドレイン領域５９を積み上げると共に、ソース,ドレイン領域におけるｐ型半導体基板５１との接合部６０の深さを浅くして、ソース‐ドレイン間の抵抗を増加させることなく、短チャネル効果を抑制することができるのである。
【００５３】
上記ハロー領域を有しない従来のｎチャネルＭＯＳＦＥＴでは、例えば、図４に示すように、ゲート電極６５の側壁に形成されるゲート電極側壁絶縁膜サイドウォール６６の膜厚ａとソース,ドレイン領域６７の接合深さｂとの関係は、チャネルに対してオフセットとならないソース,ドレイン領域６７を形成する場合は約０.７：１の関係となる。つまり、ゲート電極側壁絶縁膜サイドウォール６６の膜厚ａが決まれば、接合深さｂの最小値が自動的に決まるのである。
【００５４】
ところで、上記短チャネル効果は、ソース,ドレイン領域６７の接合深さｂによって支配的に決まる。したがって、あるデザインルール下において短チャネル効果を抑制するためには一義的に接合深さｂが決まり、これによってゲート電極側壁絶縁膜サイドウォール６６の膜厚ａが一義的に決まる。つまり、設計自由度が無いことになる。これに対して、本ｎチャネルＭＯＳＦＥＴの場合は、短チャネル効果の抑制をハロー領域６１によって制御できるため、ゲート電極側壁絶縁性サイドウォール５６,５７の膜厚設計に自由度を持たせることができるのである。
【００５５】
例えば、本実施の形態においては、ゲート長が０.１５μmのトランジスタを設計した。その場合、図４に示すような従来のトランジスタにおいては、短チャネル効果を抑制するためにソース,ドレイン領域６７の接合深さｂは３０nm程度に浅くする必要があり、必然的にゲート電極側壁絶縁膜サイドウォール６６の膜厚ａは約２０nmもしくはそれ以下となる。これに対して、本実施の形態のトランジスタでは、例えばハロー領域６１の濃度を５×１０１７/cm3〜１×１０１９/cm3とした場合は、ゲート電極側壁絶縁性サイドウォール５６,５７の膜厚を７０nm程度の厚さにすることができる。言いかえると、より深い接合を形成しても短チャネル効果を抑制できる。その場合、ゲート電極５４と積み上げられたソース,ドレイン５９と間の単位ゲート幅(１μm)当りの容量は、従来の０.３７fＦに対して、０.１６fＦ程度まで低減することが可能となる。
【００５６】
したがって、上記ゲート電極５４とソース,ドレイン５９との間の寄生容量を低減して、本実施の形態によるｎチャネルＭＯＳＦＥＴに対する充電に要する容量が小さくなり、本実施の形態のｎチャネルＭＯＳＦＥＴを用いて設計した回路の動作速度を向上できるのである。
【００５７】
尚、本実施の形態におけるｎチャネルＭＯＳＦＥＴは、ｐ型半導体基板５１の不純物濃度は５×１０１６/cm3〜１×１０１８/cm3であり、ｎ型ソース,ドレイン領域６０の不純物濃度は１×１０２０/cm3〜１×１０２２/cm3、ゲート電極５４の高さおよび積み上げられたソース,ドレイン５９の高さは２００nmである。なお、ゲート電極側壁絶縁膜サイドウォールは１０nmの熱酸化膜(シリコン酸化膜)５６と６０nmの絶縁性サイドウォール(シリコン窒化膜)５７で形成した。尚、従来のｎチャネルＭＯＳＦＥＴは、比較のために、ゲート電極側壁絶縁膜サイドウォール６６は１０nmのシリコン酸化膜と１５nmのシリコン窒化膜とした。従来のトランジスタの場合も、ゲート高さ及び積み上げられたソース,ドレイン領域の高さは、本実施の形態におけるトランジスタの場合と等しくして、上記容量を比較した。
【００５８】
＜第３実施の形態＞
図５は、図３とは異なるｎチャネルＭＯＳＦＥＴの断面図である。図５において、ｐ型半導体基板(あるいは半導体基板のｐ型ウェル領域)７１上における素子分離領域７２で区画された活性領域に、ゲート酸化膜７３,ゲート電極７４およびゲートキャップ絶縁膜７５が積層されている。そして、ゲート電極７４の両側には熱酸化膜７６が形成され、さらにゲート酸化膜７３,熱酸化膜７６およびゲートキャップ絶縁膜７５の積層体の両側に絶縁性サイドウォール７７が形成されている。
【００５９】
また、上記素子分離領域７２上からｐ型半導体基板７１における活性領域にかけて絶縁膜７８が形成され、絶縁性サイドウォール７７の外側にはｎ型不純物が注入されたポリシリコンサイドウォール７９が形成されている。ポリシリコンサイドウォール７９はソース，ドレイン領域の積み上げ部分を形成している。本実施の形態においては、ポリシリコンサイドウォール７９表面のゲート電極７４の長手方向への長さ(トランジスタゲート幅方向に対して垂直の方向への長さ＝トランジスタゲート長方向への長さ)ｃは、絶縁性サイドウォール７７と素子分離領域７２との間の距離ｄよりも長くなっている。そして、上記活性領域にはｎ型不純物層であるソース,ドレイン領域８０が形成され、ソース,ドレイン領域８０とｐ型半導体基板７１におけるチャネル領域との間にはｐ型不純物層であるハロー領域８１が形成されている。
【００６０】
このように、本実施の形態においては、半導体基板７１内におけるソース,ドレイン領域８０の幅を、第２実施の形態のｎチャネルＭＯＳＦＥＴの場合に比して短く(例えば１/９)している。したがって、ハロー領域８１が存在することによるソース,ドレイン領域８０とｐ型半導体基板７１または半導体基板のｐ型ウェル領域７１との間の容量増加を低下(例えば１/９に)でき、容量増加を抑えることができる。すなわち、本実施の形態によれば、第２実施の形態におけるｎチャネルＭＯＳＦＥＴの動作速度の高速化を図ることができるのである。
【図面の簡単な説明】
【図１】図１はこの発明の半導体装置の製造方法の一例を示す工程図である。
【図２】図２は活性領域表面とポリシリコン膜との界面に自然酸化膜が形成された場合の説明図である。
【図３】図３は図１に示す半導体装置の製造方法によって作成されたｎチャネルＭＯＳＦＥＴの断面図である。
【図４】図４はハロー領域を有しない従来のｎチャネルＭＯＳＦＥＴの断面図である。
【図５】図５は図３とは異なるｎチャネルＭＯＳＦＥＴの断面図である。
【図６】図６は従来のソース,ドレイン積み上げ型トランジスタの作成方法を示す工程図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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