(57)【特許請求の範囲】
【請求項１】
メモリにおいて複数のデータワードへのバーストモードアクセスを行うバーストモードアーキテクチャであって、
複数の不揮発性メモリセルを備えるコアセルアレイと、
前記コアセルアレイに結合され、各アクセス時に前記コアセルアレイのメモリセルをアドレス信号に従って選択して該記憶データ読み出すことにより、選択メモリセルに格納される第１のデータワード及び第２のデータワードの先頭アクセスから始まる複数のデータワードに、一アクセスあたり２個のデータワードの割合でアクセスし該アクセスデータを保持する第１の回路と、
前記第１の回路に結合され、複数のパルスを有するタイミング信号と、前記第１のデータワード及び第２のデータワードの先頭アクセスが終了したときに第２の信号とを生成する制御回路とを備え、前記第１の回路は、前記第２の信号及び前記タイミング信号に応答して前記先頭アクセスに続き、前記複数のデータワードの後続アクセスを行い、さらに、
出力端を有し、前記制御回路によって前記第１の回路に選択的に結合され、前記出力端に前記第１のデータワードを生成し、引き続き、初期期間後の前記タイミング信号の各連続パルスにより、前記第２のデータワードと、前記複数のデータワードの後続アクセスに対応する後続データワードとを順次前記出力端に生成する前記データバッファとを具備する、バーストモードアーキテクチャ。
【請求項２】
前記制御回路に結合され、前記タイミング信号の初期のパルス数をカウントすることによって前記初期期間を測定するクロックカウンタ回路を更に具備する、請求項１に記載のバーストモードアーキテクチャ。
【請求項３】
前記制御回路に結合され、前記制御回路に応答して、前記第１のデータワード及び第２のデータワードに対応する先頭アドレスを増分し、該先頭アドレスの後続アドレスを生成するアドレスバッファ回路を更に具備し、前記第１の回路が、前記後続アドレスを利用して、前記先頭アクセスに続いて前記複数のデータワードにアクセスする、請求項１に記載のバーストモードアーキテクチャ。
【請求項４】
メモリの複数のデータワードに対するバーストモードアクセスを実現するバーストモードアーキテクチャであって、
制御回路と、
前記制御回路に結合され、前記制御回路に応答して、複数のデータワードのうちの第１の一連のデータワードに対し、１度に１つのデータワードずつ、先ず第１のデータワードの先頭アクセスをし、続いて第３のデータワードの第２のアクセスをし、更に前記複数のデータワードのうちの第１の一連のデータワードの後続アクセスをする第１の一連のセンスアンプと、
前記制御回路に結合され、前記制御回路に応答して、前記複数のデータワードのうちの第２の一連のデータワードに対し、１度に１つのデータワードずつ、先ず前記先頭アクセスで第２のデータワードをアクセスし、続いて前記第２のアクセスで第４のデータワードをアクセスし、更に前記複数のデータワードのうちの第２の一連のデータワードの後続アクセスを行う第２の一連のセンスアンプと、
前記制御回路に結合され、前記制御回路に応答して、前記第１のデータワード及び第２のデータワードに対応する先頭アドレスを増分し、前記第１の一連のセンスアンプ及び前記第２の一連のセンスアンプが、前記複数のデータワードにアクセスする後続アクセス時に利用する該先頭アドレスの後続アドレスを生成するアドレスバッファ回路と、
前記制御回路に結合され、前記制御回路により前記第１の一連のセンスアンプ及び前記第２の一連のセンスアンプに選択的に結合されて、前記第１の一連のデータワード及び前記第２の一連のデータワードを格納するラッチ回路とを具備し、
前記制御回路が、前記第１の一連のデータワード及び前記第２の一連のデータワードを、それぞれ前記第１の一連のセンスアンプ及び前記第２の一連のセンスアンプから前記ラッチ回路に並行して転送するよう指示し、
前記制御回路は、前記先頭アクセスからの前記第１のデータワード及び第２のデータワードの前記ラッチ回路への転送を終了したときに応答して、前記第３のデータワード及び第４のデータワードの前記第２のアクセスをトリガする、バーストモードアーキテクチャ。
【請求項５】
入力端を有し、前記アドレスバッファ回路に結合され、前記先頭アドレスに応答して前記バーストモードアーキテクチャの初期状態を開始させるアドレス有効バッファを更に具備する、請求項４に記載のバーストモードアーキテクチャ。
【請求項６】
データワードが前記第１の一連のデータワードのうちのデータであるか、又は前記第２の一連のデータワードのうちのデータであるかに応じて、前記ラッチ回路からのデータワードを選択するスイッチング回路を更に具備する、請求項４に記載のバーストモードアーキテクチャ。
【請求項７】
前記先頭アドレスの最下位ビットである制御信号の遷移に応じて、前記ラッチ回路からのデータワードを選択するスイッチング回路を更に具備する、請求項４に記載のバーストモードアーキテクチャ。
【請求項８】
前記ラッチ回路からのデータワードを選択するスイッチング回路と、
出力端を有し、前記スイッチング回路に結合され、前記複数のデータワードのうちの前記第１の一連のデータワード及び前記第２の一連のデータワードに対応する、前記第１のデータワード、前記第２のデータワード、前記第３のデータワード、前記第４のデータワード及び前記後続データワードを前記出力端に連続的に生成するデータバッファとを更に具備する、請求項４に記載のバーストモードアーキテクチャ。
【請求項９】
複数のパルスを有するタイミング信号を生成するクロックバッファと、
前記クロックバッファに結合され、前記タイミング信号の初期のパルス数をカウントすることによって初期期間を測定するクロックカウンタ回路とを更に具備し、
前記データバッファが、前記初期期間後の前記タイミング信号の各連続パルスにより、前記第２のデータワード、前記第３のデータワード、前記第４のデータワード及び前記後続データワードを前記出力端に連続的に生成する、請求項８に記載のバーストモードアーキテクチャ。
【請求項１０】
前記複数のデータワードは、前記メモリの複数のコアメモリセルに格納されている、請求項４に記載のバーストモードアーキテクチャ。
【請求項１１】
不揮発性メモリセルのアレイを備えるフラッシュメモリにおいて複数のデータワードへのバーストモードアクセスを行う方法であって、
初期期間を、先頭アドレスに応答して、タイミング信号の初期のパルス数をカウントして測定する段階を備え、前記初期期間内において、
前記先頭アドレスによって前記アレイのメモリセルを選択して第１のデータワード及び第２のデータワードにアクセスする段階と、
続いて第２の信号を生成する段階と、
前記先頭アドレスを増分して第２のアドレスを生成する段階と、
前記第２の信号に応答して、前記第２のアドレスによって前記アレイにおいてメモリセルを選択して第３のデータワード及び第４のデータワードにアクセスする段階と、
前記第２の信号に応答して前記第１のデータワード及び第２のデータワードを並行して格納する段階を含み、
前記方法は、更に、
前記初期期間に続いて、
前記タイミング信号の第１のパルスに応答して前記メモリの出力端に前記第１のデータワードを生成する段階と、
前記タイミング信号の第２のパルスに応答して前記メモリの前記出力端に前記第２のデータワードを生成する段階とを含むことを特徴とする、方法。
【請求項１２】
メモリにおいて、複数のデータワードに対するバーストモードアクセスを行う方法であって、
先頭アドレスに応答して、タイミング信号の初期のパルス数をカウントして初期期間を測定する段階を備え、
前記初期期間において
前記先頭アドレスにより第１のデータワードおよび第２のデータワードをアクセスする段階と、
続いて第２の信号を発生する段階と、
前記先頭アドレスを増分して第２のアドレスを発生する段階と、
前記第２の信号に応答して前記第１のデータワード及び前記第２のデータワードを格納するステップと、
前記第２の信号に応答して前記第２のアドレスにより第３のデータワード及び第４のデータワードをアクセスする段階とを備え、
前記初期期間に続いて、
前記タイミング信号の第１のパルスに応答して前記第１のデータワードを前記メモリの出力に生成する段階と、
前記タイミング信号の第２のパルスに応答して前記第２のデータワードを前記メモリの出力に生成する段階と、
前記タイミング信号の前記第２のパルスに応答して前記第３のデータワード及び前記第４のデータワードを格納する段階とを具備し、
前記タイミング信号の以後の連続するパルスに対して、
前記タイミング信号の２つのパルス毎に後続アドレスを生成する段階と、
前記タイミング信号の２つのパルス毎に後続する各アドレスに対し２つのデータワードにアクセス段階と、
前記タイミング信号の２つのパルス毎に２つのデータワードを格納する段階と、
前記タイミング信号の各パルス毎に前記メモリの前記出力端に１つのデータワードを生成する段階とを具備する、方法。
【請求項１３】
前記複数のデータワードは、前記メモリの複数のコアメモリセルに格納されている、請求項１２に記載の方法。
【発明の詳細な説明】
（背景技術）
本発明は、より広くは半導体メモリ装置に関する。より詳細には、本発明は、フラッシュメモリ用のバーストアーキテクチャに関する。
【０００１】
フラッシュランダムアクセスメモリ（ＲＡＭ）は、より一般にはフラッシュメモリとして知られ、フローティングゲートを有するメモリセル設計を使用する不揮発性メモリの一形態である。フローティングゲートに電荷をプログラム又は蓄積させたり、フローティングゲートから電荷を消去又は除去したりするために、メモリセルの入力端には高い電圧が印加される。プログラミングは、フローティングゲート上に電荷を堆積させるホットエレクトロンの転送によって行われ、一方、消去は、薄い誘電材料を電子が貫通するファウラー−ノルトハイム・トンネル効果を利用してフローティングゲート上の電荷の量を減少させるものである。セルの消去ではセルの論理値が「１」にセットされ、セルのプログラミングでは論理値が「０」にセットされる。プログラミング動作や消去動作の他は、フラッシュメモリは、ランダムアクセス可能な読み出し専用メモリ（ＲＯＭ）と同じように動作する。従来、フラッシュメモリ記憶セルや支援ロジック／回路を含むフラッシュメモリチップは、基板上に半導体層やポリシリコン相互接続層、第１及び第２の金属層を形成することによって製造される。これ以外にも、より多い数又は少ない数の層を含む集積回路製造技術がたくさんあり、それらが本発明に適用可能であることは理解されよう。
【０００２】
フラッシュメモリは、高まりつつあるシステム性能の基準を満たすことが求められている。フラッシュメモリの性能を高める見込みがある１つの分野は、バーストモード・フラッシュメモリの分野である。よって、改善されたバーストモード動作が可能な高性能フラッシュメモリを実現できれば望ましいであろう。
ＩＢＭ社の Technical Disclosure Bulletin, Volume 30, No.12, May 1988, Armonk, NY, USA, pp.339-341, "Increasing data read from memories" には、２つ以上のメモリユニットを含むメモリからデータを読み出す際に、各メモリユニットからのデータを他のメモリユニットからのデータとインターリーブさせてデータストリームとして出力端に生成するようにしてデータ読み出しレートを高める方法が記載されている。ＥＰ−Ａ−０８２１３６３には、簡素化された読み出し及び書き込み回路を備えた半導体メモリ装置が記載されている。種々の制御素子を備えた偶数番号のメモリセルアレイ及び奇数番号のメモリセルアレイを有する回路が開示されている。
【０００３】
（好適な実施形態の詳細な説明）
フラッシュメモリは、高まりつつあるシステム性能の基準を満たすことが求められている。フラッシュメモリの性能を高める見込みのある１つの分野は、バーストモード・フラッシュメモリの分野である。本明細書において説明する現時点で好適な実施形態は、改善されたバーストモード動作が可能な高性能フラッシュメモリを実現するものである。
【０００４】
一般には、バーストモード動作は、クロック又はタイミング信号と同期したメモリの出力端にデータを、好ましくはデータワードの形で生成することを含む。データが格納されているコアメモリセルの場所は、コアセルアドレス及びデコーディング・ロジックを介してアクセスされる。バーストモード動作において、先頭アドレスは、メモリに送られるか又はメモリによって生成される。通常、コアセル・ロケーションに対応する後続アドレスは、メモリがメモリの外部ソースから受け取るのではなく、メモリの内部で生成される。最終的に、そのような先頭アドレス及び後続の内部で生成されたアドレスに対応するコアセル・ロケーションに格納されたデータワードの形のデータが、メモリの出力端にタイミング信号と同期して生成される。
【０００５】
図１は、メモリにおける例示的なバーストモードアクセス機能の基本動作を示すタイミング図である。バースト動作の場合は、先頭アドレスがメモリの入力端に与えられ、図１においてアドレス信号として示されている。一般に、先頭アドレスはマルチビット信号になる。有効先頭アドレスに応答するアドレス有効信号は、通常はハイであるが、有効先頭アドレスがメモリに与えられたことを示すときにローになる。従って、アドレス有効信号は、ロー・アクティブ信号である。クロック信号は、バースト動作のタイミングを提供する。図１に示されるクロック信号のクロックパルスは、それぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 及びＣ5 として示されている。データ信号はメモリの出力端に現われる情報を表す。一般に、出力の各ビットは、メモリのコアメモリセルに格納された情報に対応する。通常、データ信号は、メモリの一連のコアメモリセルに格納された情報に対応するマルチビット信号になる。図１のハッチングで示された部分は、ドント・ケア（don't care）領域の境界を表しており、この部分ではデータ信号の値が不確定且つ／又は回路動作に対応していない。
【０００６】
メモリの全体的な動作は、メモリの入力端に与えられる有効先頭アドレスに応答して進行する。アドレス有効信号は、アドレス有効信号の立下りエッジにおいて、所定の有効先頭アドレス信号をメモリにロードする。クロック信号のクロックパルスＣ0 の立上りエッジでは、先頭アドレスが、メモリ、例えばアドレスバッファにラッチされるか又は格納される。アドレス有効信号がロー・アクティブになった後のクロック信号の最初の立下りエッジで、このケースでは、クロックパルスＣ0 の立下りエッジで、アドレス有効信号はハイの休止状態になる。
【０００７】
アドレス有効信号の立下りエッジからクロック信号のクロックパルスＣ4 の立上りエッジまで期間は、初期状態と呼ばれる。この初期状態の間、メモリは、バースト動作の準備ができていなければならない。この初期状態は、ある一定数Ｎのクロックパルスを含む。
【０００８】
一定数Ｎのクロックパルス（図１ではＮの数は４）に従い、データワードは、クロック信号の各立上りエッジでメモリから出力される。クロックパルスの数Ｎは、システムによって事前に設定されることが好ましい。システムが正しく機能するためには、システムが第１のデータＤ0 をクロックパルスＣ4 の立上りエッジの時点又はその後で送出できるように、第１のデータＤ0 が、クロックパルスＣ4 の立上りエッジの時点の前に準備され、且つ有効になっていなければならない。第２のデータＤ1 は、クロックパルスＣ5 の立上りエッジの時点の前に準備されていなければならない。同様に、第３のデータＤ2 は、クロック信号の次のクロックパルス（図１には示していない）の立上りエッジの時点よりも前に準備されていなければならない。現時点で好適な実施形態及び他の実施形態並びにその変形例は、このバーストモード機能を有効に実現するアーキテクチャを提供する。
【０００９】
図２を参照すると、メモリ２００のブロック図が示されている。例示された実施形態において、メモリ２００は、デジタルデータを格納するための相補型金属酸化物半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構成されている。しかしながら、メモリ２００は、他の適当な形態をとることができ、実際には、本明細書で説明する原理は、回路の動作の一部分がバーストモード動作を伴う他の適当な回路にも応用することができる。メモリ２００は、現時点で好適な実施形態に係る例示的なバーストモードアーキテクチャを組み込んでいる。メモリ２００は、コアセルアレイ２０２と、デコーダ２０４と、アドレス有効バッファ２０６と、アドレスバッファブロック２０８と、タイミング制御回路２１０と、クロックカウンタ回路２１２と、クロックバッファ２１４と、Ｓ／ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連のセンスアンプと、Ｓ／ＡH0２１８から始まりＳ／ＡHM２２２で終わる第２の一連のセンスアンプと、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０で終わる一連のラッチと、Ｍ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサと、ＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファとを有している。
【００１０】
入力信号ＰＤは、メモリ２００の電源を切るために用いられる電源切断信号である。特に、入力信号ＰＤは、メモリ２００の入力端、好ましくは外部入力端に加えられ、アドレス有効バッファ２０６、アドレスバッファブロック２０８及びクロックバッファ２１４に受信される。入力信号ＰＤが論理的にハイのとき、入力信号ＰＤは、各バッファ回路２０６，２０８，２１４を完全にディセーブル状態にする。入力信号ＰＤが論理的にローのときは、メモリ２００と各バッファ回路２０６，２０８，２１４は、イネーブル状態とされる。
【００１１】
クロック又はタイミング信号ＣＬＫは、メモリ２００の入力端、好ましくは外部入力端に加えられ、クロックバッファに入力される。クロック信号ＣＬＫは、例えばメモリ２００の外部で動作するシステム又はマイクロプロセッサ・クロックに接続されてもよい。ＣＬＫ信号は、メモリ２００の基本タイミング及び内部動作周波数を提供することが好ましい。本明細書で説明されているように、ＣＬＫ信号から他のクロック又はタイミング信号の一部分又は全体を生成することが好ましい。例えば、ＣＬＫＣ信号はクロックバッファ２１４によって生成され、クロックカウンタ回路２１２とアドレス有効バッファ２０６に提供されるタイミング信号である。入力信号ＰＤが論理的にローで、且つメモリ２００がイネーブル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に従う。
【００１２】
アドレス有効信号ＡＤＶ（バー）が、メモリ２００の入力端、好ましくは外部入力端に印加され、アドレス有効バッファ２０６に入力される。ＡＤＶ（バー）信号は、先頭アドレス信号ＡＤＤが現在メモリ２００に印加されているか否かを示すと共に、先頭アドレス信号ＡＤＤが有効か否かをも示す。先頭アドレス信号ＡＤＤは、メモリ２００の入力端、好ましくは外部入力端に印加され、アドレスバッファブロック２０８に入力される。アドレスバッファブロック２０８は一連のアドレスバッファを含む。アドレスバッファは、図７に示されると共に後でさらに詳しく説明するように、チェーンでカスケード接続されることが好ましい。アドレスバッファチェーンの各アドレスバッファは、アドレスビットを生成し格納するように構成されている。図２のメモリ２００において、アドレスバッファブロック２０８内にはｎ＋１個のアドレスバッファがあり、各アドレスバッファは、それぞれ先頭アドレス信号ＡＤＤのビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，………Ａｄｄn を受け取り、現行アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，Ａ2 ，………Ａn を生成し格納する。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，………Ａn は、現行アドレス信号ＡＤＤＰのｎ＋１個のビットアドレスを構成する。アドレスビットＡ1 ，Ａ2,………Ａn は、デコーダ２０４によって受け取られることが好ましい。アドレスビットＡ0 は、アドレスの最下位ビットであり、第１アドレスバッファによってアドレスバッファブロック２０８内のアドレスバッファチェーンに生成され格納される。アドレスビットＡ0 は、制御信号として機能し、Ｍ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサのうちの各データマルチプレクサに提供されることが好ましい。各データマルチプレクサは、制御信号Ａ0 の遷移に従ってデータワードを選択することが好ましい。制御信号Ａ0 は、デコーダ２０４に与えられる必要がないことが好ましい。すなわち、本明細書では、現行アドレス信号ＡＤＤＰが、現行アドレス信号ＡＤＤＰが示されている状況に準じて制御信号Ａ0 の有無が決まるアドレスビットＡ1 ，Ａ2 ，………Ａn を広義に指していることを理解されたい。例えば、図２において、制御信号Ａ0 は、タイミング制御回路２１０及びデータマルチプレクサ２３２，………２３４に提供されるが、デコーダ２０４には提供されない。この例では、現行アドレス信号ＡＤＤＰはデコーダ２０４に提供される。
【００１３】
コアセルアレイ２０２は、データを格納するように構成された複数のコアセルを含む。コアセルアレイは１組のフラッシュメモリセルである。しかしながら、他の実施形態では他の不揮発性メモリを使用できることが好ましい。アレイは、ワードによって編成され、更にセクタによって編成されており、バイト単位又はワード単位でアドレス指定できることが好ましい。幾つかの応用例では、各コアセルは単一ビットのデータを格納することでき、他の応用例では、各コアセルは複数ビットのデータを格納することができる。現時点で好ましい実施形態において、コアセルアレイ２０２のコアセルは、ワード単位でアドレス指定が可能であり、２つのデータワードは、アドレスバッファブロック２０８にある現行アドレス信号ＡＤＤＰによって同時にアクセスされる。アドレスバッファブロック２０８からの現行アドレス信号ＡＤＤＰは、デコーダ２０４によりデコードされる。デコーダ２０４は、ＸデコーダやＹデコーダ等の行と列のデコーディング回路を含むことが好ましい。ＸデコーダとＹデコーダは、半導体メモリ、特にフラッシュメモリの技術分野では周知である。フラッシュメモリデコーダの実施態様のいくつかの例は、Chen et al. の米国特許第５，８６７，４３０号とVan Buskirk et al.の米国特許第５，８４７，９９８号に記載されており、参考として本明細書に組み込まれている。
【００１４】
デコーダ２０４は、コアセルアレイ２０２の適当な幾つかの列を、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０と、第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２とに結合する。第１及び第２の一連のセンスアンプは、コアセルアレイ２０２の１対のデータワードを構成する選択されたコアセル内の電流をセンスし、アドレスバッファブロック２０８内の現行アドレス信号ＡＤＤＰにより同時にアクセスされる１対のデータワードを構成する選択されたコアセルに格納されたデータの２値状態を決定する。一般には、第１の一連のセンスアンプと第２の一連のセンスアンプの各々にＭ＋１個のセンスアンプがある。メモリ２００の好適な実施形態において、第１の一連のセンスアンプには、コアセルアレイ２０２から１６ビットデータワードをセンスするためにＭ＋１＝１６個のセンスアンプがある。同様に、メモリ２００の好適な実施形態において、第２の一連のセンスアンプには、コアセルアレイ２０２からの１６ビットのデータワードをセンスするためにＭ＋１＝１６個のセンスアンプがある。
【００１５】
特定の瞬間におけるメモリ２００内の１対のデータワードは、それぞれハイ及びローとして特徴づけることができる。ハイのデータワードは制御信号Ａ0 の論理的にハイの値に対応し、ローのデータワードは制御信号Ａ0 の論理的にローの値に対応する。ハイのデータワードは、ハイのセンスアンプ、すなわち第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２によってセンスされ、ローのデータワードは、ローのセンスアンプ、すなわちセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０によってセンスされる。アドレスバッファブロック２０８からの制御信号Ａ0 は、一連のデータマルチプレクサ２３２，………２３４においてメモリ２００からアクセスされるハイのデータワードか、又はローのデータワードかを選択するために用いられる。出力イネーブル信号ＯＥ（バー）は、メモリ２００の入力端、好ましくは外部入力端に印加され、ＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファに入力される。出力バッファ２３６，………２３８は、コアセルデータのデータワード（ハイ又はロー）を受け取る。出力バッファ２３６，………２３８は、出力イネーブル信号ＯＥ（バー）に応答して、メモリ２００の外部で使用するために、メモリ２００の出力端にマルチビットデータワード信号データを生成することが好ましい。通常、データ信号は、メモリ２００のデータワードとしてアドレス指定が可能な一連のコアメモリセルに格納された情報に対応する。データ信号は、制御信号Ａ0 と出力イネーブル信号ＯＥ（バー）に基づいてハイのデータワードとローのデータワードとに切り換えられることが好ましい。メモリ２００の好適な実施形態では、データ信号の長さは６ビットである。図２には示していないが他の回路は、コアセルアレイ２０２の個々のコアセルで必要に応じて、電圧上昇、プログラミング、読み出し、検証、消去、及び他の動作を行うことを可能にし且つ容易にする。
【００１６】
信号ＡＴＤＡｄは、アドレス有効バッファ２０６により生成され、タイミング制御回路２１０に供給される。入力信号ＰＤが論理的にローで、且つメモリ２００がイネーブル状態とされているとき、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に従う。信号ａｄｖ（バー）は、アドレス有効バッファ２０６により生成され、アドレスバッファブロック２０８及びクロックカウンタ回路２１２に供給される。信号ＳＴＰは、クロックカウンタ回路２１２により生成され、クロックバッファ２１４に供給される。図７に示されると共に後で詳しく説明するように、アドレス遷移検出信号ＡＴＤは、タイミング制御回路２１０により生成され、アドレスバッファブロック２０８、特にアドレスバッファチェーンのうちの第１アドレスバッファに供給される。信号ＥＱ及び信号ＬＴは、共にタイミング制御回路２１０により生成され、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２に供給される。信号ＬＤは、タイミング制御回路２１０により生成され、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０で終わる一連のラッチの各々に供給される。信号ＣＬＫＴは、タイミング制御回路２１０により生成され、クロックバッファ２１４に供給されるタイミング信号である。信号ＣＬＫＩは、クロックバッファ２１４により生成され、アドレスバッファブロック２０８、特にアドレスバッファチェーン内の各アドレスバッファに供給されるもう１つのタイミング信号である。
【００１７】
次に、図２の例示的なバーストアーキテクチャの基本動作を示すタイミング図である図３を参照する。図３は、メモリ２００の初期状態とこの初期状態の後に続く期間を示す。図３においてハッチングで示す領域は、信号の値が不確定且つ／又は回路動作に関与しないドント・ケア領域の境界を表す。図３において、入力信号ＰＤの立下りエッジ３０１でメモリ２００がイネーブル状態とされる。その結果、ＣＬＫＣ信号がＣＬＫ信号に対応し、従って、両方の信号のタイミンググラフが、ＣＬＫ（ＣＬＫＣ）として示されている。有効先頭アドレスＡＤＤはメモリ２００に送られる。ＡＤＶ（バー）信号は、有効アドレスＡＤＤがアドレスバッファブロック２０８にあることを示すためにローになる。ＡＤＶ（バー）信号の立下りエッジ３０６でアドレス有効バッファ２０６からのａｄｖ（バー）がローになり、アドレス有効バッファ２０６からのＡＴＤＡｄ信号がやはりローになる。現行アドレスＡＤＤＰが、最初に先頭アドレスＡＤＤと等しくなるように、ａｄｖ（バー）信号の立下りエッジ３０４で先頭アドレスＡＤＤのビットがアドレスバッファブロック２０８にロードされる。ａｄｖ（バー）信号の立下りエッジ３０４で、クロックカウンタ回路２１２からのＳＴＰ信号がハイになる。ＳＴＰ信号の立上りエッジ３０３により、ＣＬＫＩ信号がＣＬＫ信号に続いて止まり、ＣＬＫ信号の次の立上りエッジ３０８でローに留まる。更に、ａｄｖ（バー）信号の立下りエッジ３０４でクロックカウンタ回路２１２がリセットされ、その結果、回路２１２が、ＣＬＫＣ信号（及び、ＣＬＫ信号）のクロックパルスの数をカウントし始める。図１に示したクロック信号のクロックパルスは、それぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 、Ｃ5 、Ｃ6 及びＣ7 である。第１のクロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになる。ａｄｖ（バー）信号の立上りエッジ３０２で、アドレスバッファブロック２０８内のマルチビットアドレスＡＤＤがラッチされる。ＡＴＤＡｄ信号の立下りエッジ３０５でタイミング制御回路２１０からのＡＴＤ信号パルスがトリガされる。ＡＴＤ信号の立上りエッジ３１０で、制御信号Ａ0 を変化させずに現行アドレス信号ＡＤＤＰを増分できるように、アドレスバッファブロック２０８がセットされる。図３のタイミング図に示した例では、制御信号Ａ0 は、最初はａｄｖ（バー）信号の立下りエッジ３０４に続いてローであるが、他の例では制御信号Ａ0 は、当然ながら立下りエッジ３０４に続いてハイになることがある。
【００１８】
ＬＤ信号がローのときＡＴＤ信号の立下りエッジ３１２で、ＥＱ信号の信号パルス及び立上りエッジ３３０がトリガされ、図２のコアセルアレイ２０２の第１又は先頭アクセスが開始される。コアセルアレイ２０２のコアセルは、ワード単位でアドレス指定が可能であることが好ましい。最初とその後のアクセスのためにデータワードを記憶するコアセル・ロケーションは、現行アドレス信号ＡＤＤＰのビットによって選択される。先頭アクセスの場合、現行アドレス信号ＡＤＤＰは、先頭アドレス信号ＡＤＤの値になる。アドレスバッファブロック２０８によって格納され生成される先頭アドレス信号ＡＤＤは、例えば、同時にメモリの２つのデータワードにアクセスする。現時点で好適な実施形態において、各データワードは長さが１６ビットである。アドレスバッファブロック２０８によって格納され生成された後続アドレスＡＤＤＰは、例えば、同時にメモリの２つのデータワードにアクセスする。現時点で好適な実施形態では、後続アクセスは、クロック又はタイミング信号ＣＬＫ（又は、該当する場合にはＣＬＫＣ）の２つのパルス毎に実行される。追加又は後続アクセスを開始するために、アドレスバッファブロック２０８は、後続アドレスＡＤＤＰを生成しなければならない。後続アドレスＡＤＤＰは、現行アドレス信号ＡＤＤＰの初期値、すなわち先頭アドレス信号ＡＤＤを増分することによって生成される。従って、アクセスの間に増分が行われることが好ましい。好適な実施形態では、ＥＱ信号の信号パルス内でアクセスが行われる。
【００１９】
タイミング制御回路２１０からのＥＱ信号の立上りエッジ３３０で、第１の一連のセンスアンプＳ／L0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第２の一連のセンスアンプは、先頭アクセス用に選択されたコアセル・ロケーションからデータを、好ましくはデータワードの形で、センスし始める。好適な実施形態において、ローのデータワードをまとめて受け取る１６個のローのセンスアンプＳ／ＡL0，………Ｓ／ＡL15 があり、ハイのデータワードをまとめて受け取る１６個のハイのセンスアンプＳ／ＡH0，………Ｓ／ＡH15 があり、合計３２のセンスアンプがある。ＥＱ信号の立下りエッジ３１４で、タイミング制御回路２１０からのＬＴ信号がトリガされる。第１及び第２の一連のセンスアンプがコアセルにアクセスするか又はコアセルから読み出すときに、ＬＴ信号の立上りエッジ３１６で、先頭アクセスからのデータワードが、第１の一連のセンスアンプＳ／ＡL0２１，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内にあるラッチ段（図示せず）に入力される。このため、第１及び第２の一連のセンスアンプは、ＬＴ信号の立上りエッジ３１６よりも前にデータの準備ができるように、コアセルデータの読み出し又はアクセスを完了するように設計されることが好ましい。ＬＴ信号の立下りエッジ３１８で、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内にある内部ラッチ段（図示せず）にデータがラッチされる。第１のＬＴパルスの立上りエッジ３１６で、タイミング制御回路２１０からのＣＬＫＴタイミング信号がトリガされる。ＣＬＫＴパルスの立上りエッジ３２０で、クロックバッファ２１４からＣＬＫＩ信号パルスが生成され、タイミング制御回路２１０からＬＤ信号パルスが生成される。ＣＬＫＩ内部クロック信号の立上りエッジ３２２で、アドレスバッファブロック２０８によって生成され格納されたｎ＋１ビットの現行アドレス信号ＡＤＤＰの内部アドレスビットＡ1 ，Ａ2 ，………Ａn が増分される。このようにして、アドレスバッファブロック２０８は、ＣＬＫＩ信号を使用して現行アドレス信号ＡＤＤＰを増分して新しいアクセスを開始できるようにすることで、後続アドレスＡＤＤＰを生成する。この際、ＣＬＫＩ信号は、アドレスバッファブロック２０８内のアドレスバッファチェーン内の第１のアドレスバッファによって生成され格納された制御信号Ａ0 を変化させないことが好ましい。制御信号Ａ0 は初期状態において一定のままであることが好ましい。その間に、ＬＤ信号は、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０で終わる一連のラッチの各々に供給される。好適な実施形態では、ローのデータワードをまとめて受信し記憶する１６個のＬＡＴＣＨL0，………ＬＡＴＣＨL15 と、ハイのデータワードをまとめて受信し記憶する１６個のＬＡＴＣＨH0，………ＬＡＴＣＨＬ15があり、合計３２個のラッチがある。ＬＤ信号の立上りエッジ３２４で、先頭アクセスによるデータワードが、第１の一連のセンスアンプＳ／��L0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内のラッチ段からラッチ２２４，２２６，………２２８，２３０にロードされる。ハイのデータワードとローのデータワードのビットは、それぞれハイのラッチとローのラッチに入れられる。
【００２０】
ＬＤ信号の立下りエッジ３２６でＥＱ信号の立上りエッジ３２８が始まり、その結果、第２のアクセスを開始することができる。すなわち、最初のうち先頭アドレス信号ＡＤＤと等価な現行アドレス信号ＡＤＤＰは、ＣＬＫＩ信号の立上りエッジ３２２に応答して増分され、その結果、例えば２つの新しいデータワードに対応する新しい現行アドレス信号ＡＤＤＰが、第２のアクセスに利用可能になる。ＥＱ信号の第２のパルスの立上りエッジ３２８で、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第２の一連のセンスアンプは、第２のアクセス用に選択されたコアセル・ロケーションからデータを、好ましくはデータワードの形で、センスし始める。ＥＱ信号の立下りエッジ３３２でＬＴ信号の立上りエッジ３３４が生成されたときは、第２のアクセスに対応するデータが準備でき、バースト動作を開始することができる。
【００２１】
上述したように、ａｄｖ（バー）信号の立下りエッジ３０４でクロックカウンタ回路２１２がリセットされ、その結果、回路２１２は、ＣＬＫＣ信号（及び、ＣＬＫ信号）のクロックパルス数のカウント計数を開始する。ＣＬＫのパルスの数（図３では４つのパルス）をカウントした後で、ＣＬＫ信号が、ＣＬＫＩ信号パルスをトリガすることによって、現行アドレス信号ＡＤＤＰを増分するタスクが行われる。クロックパルスＣ4 の立上りエッジ３３６で始まるＣＬＫ／ＣＬＫＣ信号と等価なＣＬＫＩ信号の各立上りエッジで、現行アドレス信号ＡＤＤＰが増分されて更新され、同時にＣＬＫ／ＣＬＫＣ信号の各パルスでデータ信号が生成される。当然ながら、実施態様によっては、クロックカウンタ回路２１２によってカウントされるクロックパルス数は４パルスより多くても少なくてもよい。パルスの数はメモリ２００に事前に設定されることが好ましい。ＣＬＫ信号のパルス数を増減することにより、アクセス時間を考慮する際の設計に融通性を与えることができる。
【００２２】
制御信号Ａ0 は、コアセルアレイ２０２からアクセスされるハイのデータワードとローのデータワードとを選択するために用いられる。制御信号Ａ0 が、例えば図３に示した例示的な立下りエッジ３３８、３４０でハイからローに変化する毎に、ＬＤ信号パルスが生成されることが好ましい。ＬＤ信号パルスの例示的な立上りエッジ３４４，３４６で、現行アクセスによるローのデータワード及びハイのワード・データが、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２の内部ラッチ段（図示せず）からラッチ２２４，２２６，………２２８，２３０にロードされる。ＬＤ信号パルスの例示的な立下りエッジ３４８，３５０でＥＱ信号の例示的な立上りエッジ３５２、３５４が始まり、その結果、新しいアクセスを開始できることが好ましい。新しいアクセスが完了すると、ＥＱ信号の例示的な立下りエッジ３５６でＬＴ信号パルスがトリガされ、新しいアクセスからのローのデータワード及びハイのデータワードが、第１の一連のセンスアンプ及び第２の一連のセンスアンプの内部ラッチ段に入力される。
【００２３】
初期状態又は初期期間の後でＣＬＫ信号に続くＣＬＫＩ信号の連続パルスに対応して、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に後続の現行アドレス信号ＡＤＤＰが生成され、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎の後続の現行アドレス信号ＡＤＤＰ毎に２つのデータワードがアクセスされ、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に２つのデータワードが格納され、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号のパルス毎に１つのデータワード、すなわちデータ信号がメモリの出力端に生成される。
【００２４】
所定の先頭アドレスＡＤＤが偶数アドレスの場合、すなわち先頭アドレスＡＤＤの最下位ビットＡｄｄ0 がローの場合は、第２のアクセスが行われている間にバースト動作を開始することができる。先頭アドレスＡＤＤが奇数アドレスの場合は、アドレスバッファブロック２０８からの制御信号Ａ0 の初期値がハイであり、バースト動作が始まる前に第２のアクセスが終了することが好ましい。
【００２５】
次に、図２のメモリ２００に係る例示的なアドレス有効バッファ２０６の回路図を示す図４を参照する。アドレス有効バッファ２０６は、１対のＮＯＲゲート４０２，４０６と、第１のラッチ４３２と、第２のラッチ４３８と、スイッチング素子として利用されるｎチャネルトランジスタ４３０，４３４，４４２，４４０及びｐチャネルトランジスタ４１４，４１６，４１２，４２２と、インバータ４０４，４０８，４１０とを含む。第１のラッチ４３２は、１対のインバータ４１８，４２８を含むことが好ましい。第２のラッチ４３８は、１対のインバータ４２６，４３６を含むことが好ましい。
【００２６】
アドレス有効信号ＡＤＶ（バー）は、外部からメモリ２００に印加され、アドレス有効バッファ２０６に受け取られる。このＡＤＶ（バー）信号は、有効先頭アドレス信号ＡＤＤがメモリ２００に現在印加されているか否かを示す。ａｄｖ（バー）信号は、アドレス有効バッファ２０６により生成され、アドレスバッファブロック２０８及びクロックカウンタ回路２１２に供給される。ＡＴＤＡｄ信号は、アドレス有効バッファ２０６により生成され、タイミング制御回路２１０に供給される。ＣＬＫＣ信号は、クロックバッファ２１４により生成され、アドレス有効バッファ２０６に供給される。
【００２７】
入力信号ＰＤが論理的にハイのとき、メモリ２００は電源遮断モードにあり、ＡＴＤＡｄ信号はハイ、ａｄｖ（バー）信号はハイ、すなわちオフ状態にある。入力信号ＰＤが論理的にローで、メモリ２００がイネーブル状態とされているとき、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に従い、ＣＬＫＣ信号がＣＬＫ信号に従う。ＡＤＶ（バー）信号がハイのときは、ＡＴＤＡｄ信号がハイであり、第１のノード４２０がハイであり、第２のノード４２４がローである。次に、ＡＤＶ（バー）信号がローになり、ＡＴＤＡｄ信号がハイになり、第２のノード４２４がローの状態のときは、ａｄｖ（バー）信号がローになる。ＡＤＶ（バー）とａｄｖ（バー）が両方共ローのときは、第２のノード４２４がＣＬＫＣ信号の立上りエッジでハイになり、ａｄｖ（バー）信号がハイになり、オフ状態に戻る。
【００２８】
次に、図２のメモリ２００に係る例示的なクロックバッファ２１４の回路図を示す図５を参照する。クロックバッファ２１４は、１対のＮＯＲゲート４５０，４６６と、ＡＮＤゲート４６２と、ラッチ４６０と、スイッチとして用いられるｎチャネルトランジスタ４５４と、インバータ４５２，４６４，４６８とを有している。ラッチ４６０は、１対のインバータ４５６，４５８を含むことが好ましい。
【００２９】
ＣＬＫ信号は、メモリ２００の入力端、好ましくは外部入力端に印加され、図５のクロックバッファ２１４に受け取られる。ＣＬＫＣ信号は、クロックバッファ２１４によって生成され、図４のクロックカウンタ回路２１２及びアドレス有効バッファ２０６に供給されるタイミング信号である。ＳＴＰ信号は、クロックカウンタ回路２１２により生成され、クロックバッファ２１４に供給される。ＣＬＫＴ信号は、タイミング制御回路２１０により生成され、クロックバッファ２１４に供給されるタイミング信号である。ＣＬＫＬ信号は、クロックバッファ２１４により生成され、アドレスバッファブロック２０８、特にアドレスバッファチェーンにおける各アドレスバッファに供給されるもう１つのタイミング信号である。
【００３０】
入力信号ＰＤが論理的にハイのとき、メモリ２００は電源遮断モードにあり、ＣＬＫＣ信号はハイ又はオフ状態にある。入力信号ＰＤが論理的にローで、且つメモリ２００がイネーブル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に従う。ＣＬＫＴ信号の立上りエッジでＣＬＫＩ信号がハイになる。ＣＬＫ信号の立下りエッジの後でＳＴＰ信号がハイになる場合、ラッチ４６０の出力及びインバータ４６４の出力がローになり、ＣＬＫＴ信号の立下りエッジでＣＬＸＩ信号がローになる。ＳＴＰ信号がハイになると、ＣＬＫＩ信号はＣＬＫ信号に従って止まり、ＣＬＫ信号の次の立上りエッジの後でローに留まる。ＳＴＰ信号がローになるとき、ＣＬＫＩ信号はＣＬＫ信号に従い、ＣＬＫ信号の次の立上りエッジに従う。
【００３１】
次に、図２のメモリ２００に係る例示的なタイミング制御回路２１０の回路図を示す図６を参照する。タイミング制御回路２１０は、ＮＯＲゲート５０２，５０４，５０６，５０８，５１０，５１２，５１４と、ラッチ５２０と、第１の反転遅延段５６０と、第２の反転遅延段５６２と、第３の反転遅延段５６４と、第４の反転遅延段５６６と、第５の反転遅延段５６８と、インバータ５４０，５５４と、スイッチング素子として機能するｎチャネルトランジスタ５５６，５５８とを含む。ラッチ５２０は、１対のインバータ５１６，５１８を含むことが好ましい。第１の反転遅延段５６０は、３つのインバータ５２２，５２４，５２６を直列に含むことが好ましい。第２の反転遅延段５６２は、３つのインバータ５２８，５３０，５３２を直列に含むことが好ましい。第３の反転遅延段５６４は、３つのインバータ５３４，５３６，５３８を直列に含むことが好ましい。第４の反転遅延段５６６は、３つのインバータ５４２，５４４，５４６を直列に含むことが好ましい。第５の反転遅延段５６８は、３つのインバータ５４８，５５０，５５２を直列に含むことが好ましい。
【００３２】
図６のＮＯＲゲート５０４からのＡＴＤ信号の生成を考慮すると、ＡＴＤＡｄ信号がハイからローになるとき、第２の反転遅延段５６２の出力は、ある期間ローになり、その期間中、ＮＯＲゲート５０２からＡＴＤ信号パルスが現われる。そうでない場合は、ＡＴＤ信号はローになる。すなわち、ＡＴＤＡｄ信号の立下りエッジでＡＴＤ信号の信号パルスがトリガされる。
【００３３】
図６のＮＯＲゲート５０８からのＥＱ信号の生成に関しては、ＬＤ信号がハイからローになり、ＡＴＤ信号がハイでない場合、あるいはＡＴＤ信号がハイからローになり且つＬＤ信号がハイでない場合には、ＮＯＲゲート５０６の出力がローからハイになり、インバータ５４０の出力がハイからローになる。この場合、第３の反転遅延段５６４の出力は、ある期間ローになり、その期間中、ＮＯＲゲート５０２からＥＱ信号パルスが現われる。そうでない場合は、ＥＱ信号はローになる。すなわち、ＡＴＤ信号がローのときにＬＤ信号の立下りエッジで、ＥＱ信号の信号パルスがトリガされ、ＬＤ信号がローのときにＡＴＤ信号の立下りエッジで、ＥＱ信号の信号パルスがトリガされる。
【００３４】
図６のＮＯＲゲート５１０からのＬＴ信号の生成を考慮すると、ＥＱ信号がハイからローになるとき、第４の反転遅延段５６６の出力は、ある期間だけローになり、その期間中、ＮＯＲゲート５１０からＬＴ信号パルスが現われる。そうでない場合は、ＬＴ信号はローになる。すなわち、ＥＱ信号の立下りエッジでＬＴ信号の信号パルスがトリガされる。
【００３５】
図６のＮＯＲゲート５０２からのＣＬＫＴ信号の生成に関しては、ｎチャネルトランジスタ５５６のゲートのＡＴＤ信号により、ラッチ５２０の入力がグランドに切り換わる。ｎチャネルトランジスタ５５８のゲートのＬＴ信号により、ラッチ５２０の出力がグランドに切り換わる。ＡＴＤ信号がパルスのとき、ラッチ５２０の出力はハイにされ、ＣＬＫＴ信号は強制的にローにされる。そのすぐ後で、第１の反転遅延段５６０の出力がローになる。ＡＴＤ信号パルスによってラッチ５２０がリセットされ、その結果、後続のＬＴ信号の第１のパルスにより、ラッチ５２０の出力がグランドに切り換わる。第１の反転遅延段５６０の出力がある期間ローになる場合は、その期間中、ＮＯＲゲート５０２からＣＬＫＴ信号パルスが現われる。ＡＴＤ信号パルスがラッチ５２０を再びリセットするまで、後続のＬＴ信号パルスはＣＬＫＴ信号パルスをトリガしない。
【００３６】
図６のインバータ５５４からのＬＤ信号の生成を考慮すると、ＣＬＫＴ信号がローで制御信号Ａ0 がハイの場合、ＮＯＲゲート５１４の出力はハイであり、インバータの出力のＬＤ信号はローである。ＣＬＫＴ信号のパルスが、ＬＤ信号の信号パルスをトリガする。制御信号Ａ0 がハイからローになるとき、第５の反転遅延段５６８の出力は、ある期間ローになり、その期間中、ＮＯＲゲート５１２から信号パルスが現われる。この信号パルスは、次にインバータ５５４の出力におけるＬＤ信号の信号パルスをトリガする。すなわち、制御信号Ａ0 の立下りエッジ又はＣＬＫＴ信号の信号パルスが、ＬＤ信号の信号パルスをトリガする。
【００３７】
次に、図２のメモリ２００に係るアドレスバッファブロック２０８の回路図を示す図７を参照する。アドレスバッファブロック２０８は、ＡＤＤＢＵＦＦ0 ２５２と、ＡＤＤＢＵＦＦ1 ２５６〜ＡＤＤＢＵＦＦn ２５６からなる一連のアドレスバッファとを含む。アドレスバッファ２５２，２５６，………２５６は、図７に示すように、チェーン状にカスケード接続されることが好ましい。アドレスバッファチェーンの各アドレスバッファは、アドレスビットを生成し格納するように構成される。図２のメモリ２００において、アドレスバッファブロック２０８内にｎ＋１個のアドレスバッファがあり、各アドレスバッファは、先頭アドレスの各ビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，………Ａｄｄn を受け取り、現行アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，Ａ2 ，………Ａn を生成し格納する。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，，………Ａn は、現行アドレス信号ＡＤＤＰのｎ＋１のビットアドレスを構成する。アドレスビットＡ1 ，Ａ2 ，………Ａn は、デコーダ２０４によって受け取られることが好ましい。制御信号Ａ0 は、アドレスバッファブロック２０８内のアドレスバッファチェーンの第１アドレスバッファＡＤＤＢＵＦＦ0 ２５２によって生成され、格納される。
【００３８】
次に、図７のアドレスバッファブロック２０８に係る例示的なアドレスバッファＡＤＤＢＵＦＦn ２５６の回路図を示す図８を参照する。アドレスバッファＡＤＤＢＵＦＦn ２５６は、ＮＯＲゲート６３２と、ＡＮＤゲート６３６と、排他的ＮＯＲ又はその等価回路６３４と、第１のラッチ６１８と、第２のラッチ６２４と、インバータ６０８，６１０，６１２，６２６，６２８と、スイッチとして用いられるｎチャネルトランジスタ６０２，６０４，６０６とを含む。第１のラッチ６１８は、１対のインバータ６１４，６１６を含むことが好ましい。第２のラッチ６２４は、１対のインバータ６２０，６２２を含むことが好ましい。
【００３９】
例示的なアドレスバッファＡＤＤＢＵＦＦn ２５６は、現行アドレス信号ＡＤＤＰのアドレスビットＡn を格納し生成するために用いられる。これら一連のアドレスバッファ２５６は、カスケード接続され、制御信号Ａ0 を除いた全てのアドレスビットと、現行アドレス信号ＡＤＤＰの最下位ビットを格納し生成するために用いられる。制御信号Ａ0 を生成するために用いられるアドレスバッファＡＤＤＢＵＦＦ0 ２５２については、図９に示す。図８を参照すると、ａｄｖ（バー）信号がローになるとき、現行アドレス信号ＡＤＤＰのアドレスビットＡn が先頭アドレス信号ＡＤＤのアドレスビットＡｄｄn によって制御される。ａｄｖ（バー）信号がハイになった後、アドレスビットＡn はＣＬＫＩ信号によって値が変化する。信号ＴＧＬn-1 は、カスケードにおける前のアドレスバッファ、すなわちアドレスビットＡn-1 を生成し格納するバッファからの出力トグル信号である。信号ＴＧＬn-1 がハイの場合は、ＣＬＫＩ信号の立上りエッジで、現行アドレス信号ＡＤＤＰのアドレスビットＡn がローからハイへ、あるいはハイからローへと変化し、信号ＴＧＬn-1 がローの場合は、信号ＴＧＬn がローであり、Ａn を生成するアドレスバッファＡＤＤＢＵＦＦn ２５６よりも前のアドレスバッファの出力（Ａn-1 ，Ａn-2 ，………Ａ0 ）がすべてハイの場合は、信号ＴＧＬn-1 がハイになる。各現行アドレス信号ＡＤＤＰは、２つのデータワードに対応することが好ましく、２つのデータワードは、ＣＬＫ信号の２つのパルス毎にアクセスされる。従って、バッファ２５６は、図３のＣ4 の立上りエッジで終わる初期期間の後で、現行アドレス信号ＡＤＤＰのビットＡ1 ，Ａ2 ，………Ａn を、ＣＬＫ信号の２つのパルス毎に１回増分するように設計されている。現行アドレス信号ＡＤＤＰは、制御信号Ａ0 の立下りエッジと一致するＣＬＫＩ信号の他の立上りエッジ毎に増分される。
【００４０】
次に、図７のアドレスバッファブロック２０８におけるアドレスの最下位ビット用に独自に設計された例示的なアドレスバッファＡＤＤＢＵＦＦ0 ２５２の回路図を示す図９を参照する。アドレスバッファＡＤＤＢＵＦＦ0 ２５２は、ＮＯＲゲート６８２，６８６と、排他的ＮＯＲ又はその等価回路６８４と、第１のラッチ６６８と、第２のラッチ６７４と、第３のラッチ６９８と、インバータ６５８，６６０，６６２，６７６，６７８，６８０，６９６と、スイッチング素子として用いられるｎチャネルトランジスタ６５２，６５４，６５６，６９２，６９４とを含む。第１のラッチ６６８は、１対のインバータ６６４，６６６を含むことが好ましい。第２のラッチ６７４は、１対のインバータ６７０，６７２を含むことが好ましい。第３のラッチ６９８は、１対のインバータ６８８，６９０を含むことが好ましい。
【００４１】
例示的なアドレスバッファＡＤＤＢＵＦＦ0 ２５２は、制御信号Ａ0 と、現行アドレス信号ＡＤＤＰの最下位ビットを格納し生成するために用いられる。ＡＴＤ信号の立上りエッジでｎチャネルトランジスタ６９２がターンオンされ、第３のラッチ６９８の入力がグランドに切り換わる。従って、信号ＩＮＴＢは、インバータ６９６の出力でローになり、ＴＧＬ0 信号は、ＬＤ信号の第１のパルスよりも前の時点でハイになる。この状態では、信号ＣＬＫＴの立上りエッジでトリガされるＣＬＫＩ信号の信号パルスがアドレスバッファＡＤＤＢＵＦＦ0 ２５２に入った場合でも、制御信号Ａ0 はトグルされず、ＴＧＬ0 信号がハイのままであり、制御信号Ａ0 を変化させずに現行アドレス信号ＡＤＤＰを増分させることができる。ＬＤ信号の第１のパルスは、ｎチャネルトランジスタ６９４をターンオンさせることによって、第３のラッチ６９８の出力をグランドに切り換える。ＩＮＴＢ信号がハイになり、制御信号Ａ0 がＴＧＬ0 信号を制御する。
【００４２】
次に、図２のメモリ２００における例示的なクロックカウンタ回路２１２の回路図を示す図１０を参照する。クロックカウンタ回路２１２は、ＡＮＤゲート７２０，７２２と、第１のラッチ７３２と、第２のラッチ７４０と、第３のラッチ７６０と、第４のラッチ７６２と、第５のラッチ７６４と、第６のラッチ７７２と、スイッチとして用いられるｐチャネルトランジスタ７１６，７１８及びｎチャネルトランジスタ７０２，７０４，７０６，７０８，７１０，７１２，７１４と、インバータ７２４，７２６，７３８，７４２，７５２，７５４，７６６，７７４，７７６とを含む。第１のラッチ７３２は１対のインバータ７２８，７３０を含むことが好ましい。第２のラッチ７４０は１対のインバータ７３４，７３６を含むことが好ましい。第３のラッチ７６０は１対のインバータ７４４，７４６を含むことが好ましい。第４のラッチ７６２は１対のインバータ７４８，７５０を含むことが好ましい。第５のラッチ７６４は１対のインバータ７５６，７５８を含むことが好ましい。第６のラッチ７７２は１対のインバータ７６８，７７０を含むことが好ましい。
【００４３】
ＣＬＫＣ信号は、クロックバッファ２１４により生成され、クロックカウンタ回路２１２及びアドレス有効バッファ２０６に供給される。ａｄｖ（バー）信号は、アドレス有効バッファ２０６により生成され、クロックカウンタ回路２１２及びアドレスバッファブロック２０８に供給される。信号ＳＴＰは、クロックカウンタ回路２１２により生成され、クロックバッファ２１４に供給される。
【００４４】
クロックカウンタ回路２１２は、ＣＬＫＣタイミング信号の最初のパルス数をカウントすることによって初期期間を測定する。図１０の例示的なクロックカウンタ回路２１２は、ＣＬＫＣ信号の最初の４つのパルスをカウントすることによって初期期間を測定する。ａｄｖ（バー）信号又はアドレス有効信号ＡＤＶ（バー）の立下りエッジとＣＬＫＣ信号のクロックパルスＣ4 の立上りエッジの間の期間は、初期状態と呼ばれる。初期状態の間に、メモリはバースト動作の準備ができていなければならない。初期状態は、ある一定の数Ｎのクロックパルスを含み、ここではＮの値は４である。当然ながら、他のクロックカウンタ回路を使用することができ、クロックカウンタ回路２１２は、４つのクロックパルスをカウントするようには限定されない。ａｄｖ（バー）信号の立下りエッジ３０４でクロックカウンタ回路２１２がリセットされ、それによって、回路２１２がＣＬＫＣ信号（及び、ＣＬＫ信号）のパルス数をカウントし始める。ａｄｖ（バー）信号２５の立下りエッジ３０４で、ｎチャネルトランジスタ７１４及びｐチャネルトランジスタ７１６，７１８がターンオンされる。第６のラッチ７７２の出力はグランドにひき下げられ、ＳＴＰ信号がハイになる。第２及び第４のラッチ７４０，７６２の各々の出力において、１対の信号Ｃ０及びＣ１がローにひき下げられる。図３のタイミング図に信号Ｃ０とＣ１の補数Ｃ１（バー）を示す。図３に示したように、第１のクロックパルスＣ0 の立上りエッジ３０８より前の時点までは、第１及び第３のラッチ７３２，７６０の各々の出力はローである。第１のクロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになり、トランジスタ７１６，７１８及び７１４がターンオフされる。クロックカウンタ回路２１２の動作は当業者には明らかであろう。さらに、図３のタイミング図に信号ＣＬＫ（ＣＬＫＣ）、ａｄｖ（バー）、ＳＴＰ、Ｃ０及びＣ１（バー）を示す。
【００４５】
図３に示したように、図１０のクロックカウンタ回路２１２の動作により、図１０のＳＴＰ信号がＣＬＫＣ信号のクロックパルスＣ3 の立上りエッジ３４２でローになり、その結果、クロックバッファ２１４からＣＬＫＩ信号が、ＣＬＫＣ信号に従って、ａｄｖ（バー）信号の立ち上がりの後、ＣＬＫＣ信号のクロックパルスＣ4 の立上りエッジ３３６、すなわちＣＬＫＣ信号の５番目のパルスから流れ始める。ＳＴＰ信号はロー状態にラッチされ、ａｄｖ（バー）信号の立下りエッジがクロックカウンタ回路をリセットするまでロー状態のままである。
【００４６】
次に、図２のメモリ２００における例示的なセンスアンプ回路、ラッチ回路及び出力回路の回路図を示す図１１を参照する。この回路は、ハイ及びローの各データワードのビット毎に詳細に示されている。センスアンプ回路、ラッチ回路及び出力回路は、図２から、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０のうちのセンスアンプＳ／ＡLM２２０と、第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２のうちのセンスアンプＳ／ＡHM２２２と、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０で終わる一連のラッチのうちのラッチＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０と、Ｍ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサのうちのデータマルチプレクサＭM ２３４と、ＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファのうちの出力バッファＯＵＴＢＵＦM ２３８とを含む。ラッチＬＡＴＣＨLM２２８は、ラッチ８１０と、スイッチング素子として用いられるｐチャネルトランジスタ８１８，８２０及びｎチャネルトランジスタ８２６，８２８と、インバータ８０２とを含むことが好ましい。ラッチ８１０は、１対のインバータ８０６，８０８を含むことが好ましい。ラッチＬＡＴＣＨHM２３０は、ラッチ８１６と、スイッチング素子として用いられるｐチャネルトランジスタ８２２，８２４及びｎチャネルトランジスタ８３０，８３２と、インバータ８０４とを含むことが好ましい。ラッチ８１６は、１対のインバータ８１２，８１４を含むことが好ましい。データマルチプレクサＭM ２３４は、スイッチング素子として用いられるｐチャネルトランジスタ８３８，８４０，８４２，８４４及びｎチャネルトランジスタ８４６，８４８，８５０，８５２と、インバータ８３４，８３６とを含むことが好ましい。出力バッファＯＵＴＢＵＦＦM ２３８は、ＡＮＤゲート８５４と、ＮＯＲゲート８５８と、ｐチャネルトランジスタ８６０と、ｎチャネルトランジスタ８６２と、インバータ８５６とを含むことが好ましい。
【００４７】
ＥＱ信号及びＬＴ信号は、共にタイミング制御回路２１０により生成され、第１の一連のセンスアンプのうちのセンスアンプＳ／ＡLMと、第２の一連のセンスアンプのうちのセンスアンプＳ／ＡHMとに供給される。ＬＤ信号は、タイミング制御回路２１０により生成され、ラッチＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０に供給される。制御信号Ａ0 は、アドレスバッファブロック２０８により生成され、データマルチプレクサＭM ２３４に供給される。データマルチプレクサＭM ２３４は、制御信号Ａ0 の遷移に従ってローのデータワード又はハイのデータワードのビットを選択することが好ましい。出力イネーブル信号ＯＥ（バー）は、メモリ２００の入力端、好ましくは外部入力端に印加され、出力バッファＯＵＴＢＵＦM ２３８に受け取られる。出力バッファＯＵＴＢＵＦM ２３８は、ノード８６４にハイのデータワードのビット又はローのデータワードのビットを受け取る。出力バッファ２３８は、ＯＥ（バー）信号に応答し、メモリ２００の外部で用いられるようにするために、メモリ２００の出力端にマルチビットデータワード信号データの１ビットＤＡＴＡM を生成する。データ信号は、通常、メモリ２００のデータワードとしてアドレス指定が可能な一連のコアメモリセルに格納された情報に対応する。データ信号のビットＤＡＴＡM は、制御信号Ａ0 及びＯＥ（バー）信号に従って１つのハイのデータワードと１つのローのデータワードを切り換えることが好ましい。
【００４８】
クロックカウンタ回路２１２の動作は当業者には明らかであろう。さらに、信号ＥＱ、ＬＴ、ＬＤ、Ａ0 、ＤＡＴＡ及びＯＥ（バー）は、図３のタイミング図に示されている。ＥＱ信号パルスは、センスアンプＳ／ＡLM２２０及びＳ／ＡHM２２２をそれぞれ作動させ、メモリ２００のデータワードとしてアドレス指定が可能なコアメモリセル内に格納された情報をセンスすることによって、ローのデータワードのビットとハイのデータワードのビットにそれぞれアクセスする。ＥＱ信号がローになって、ＬＴ信号パルスをトリガする。ＬＴ信号の立ち上がりでローのデータワードのビットがセンスアンプＳ／ＡLM２２０内にあるラッチ段に入力され、ハイのデータワードのビットがセンスアンプＳ／ＡHM２２２内にあるラッチ段に入力される。ＬＴ信号ラッチの立ち下がりで、ローのデータワードのビット及びハイのデータワードのビットが、各センスアンプ２２０，２２２内の各ラッチ段にラッチされるか又は格納される。センスアンプ２２０，２２２からのデータワード・ビットは、ＬＤ信号と共に、適当なラッチ２２８，２３０にロードされる。次いで、ラッチされたデータワード・ビットは、データマルチプレクサＭM ２３４にある制御信号Ａ0 によって選択される。制御信号Ａ0 がローの場合は、Ｓ／ＡLM２２０からローのデータワード・ビットが選択され、制御信号Ａ0 がハイの場合は、Ｓ／ＡHM２２２からハイのデータワード・ビットが選択される。ノード８６４にあるデータマルチプレクサＭM ２３４には、出力イネーブル信号ＯＥ（バー）と補数ＯＥ（バー）をそれぞれ受け取る論理ゲート８５８，８５４を含む出力バッファＯＵＴＢＵＦM ２３８が結合される。ＯＥ（バー）信号がハイのとき、トランジスタ８６０，８６２はオフであり、データ信号のビットＤＡＴＡM は有効か又は有効でない。ＯＥ（バー）信号がローのとき、出力機能はイネーブル状態とされ、出力バッファ２３８の出力端に生成されるデータ信号のビットＤＡＴＡM は、データマルチプレクサＭM ２３４にある制御信号Ａ0 によって選択されたハイのデータワード又はローのデータワードのビットと等価である。
【００４９】
メモリ内の特定のコアセルを選択するには対応するマルチビットアドレスが必要であるため、一般に、メモリ２００の先頭アドレス信号ＡＤＤや現行アドレス信号ＡＤＤＰ等のアドレスがマルチビット信号であることを理解されたい。しかしながら、現時点で好適な実施形態において、回路をマルチビットアドレスの特定のビットに関して説明することができる。そのような場合において、回路によって示された概念をマルチビットの実施態様に適用し拡張することは、当業者には明らかであろう。そのような実施態様が、１ビットの回路を必要に応じてマルチビットアドレスの各ビット毎に並列に複製する例を含む並列の実施態様を含むことは、当業者には理解されるであろう。また、他の実施態様として、所望の結果又は機能を達成するために複数アドレスビットの全てを又はそのうち幾つかをまとめて呈示することを含んでもよい。
【００５０】
１つの実施形態では、図２の構成要素はすべて、１つの集積回路チップ上に含まれている。例示的なフラッシュメモリチップのアドレス及び制御入力が、記憶密度とインタフェースの実施態様に依存することに留意されたい。開示した実施形態が、異なる記憶密度と代替アドレス及び制御入力構成を伴う代替インタフェースの実施態様とをもって実施できることは、理解されるであろう。
【００５１】
本明細書に用いられているように、アクセスという用語は、コアセルメモリアレイ内のコアセルからのデータの検索及び／又はセンスを指すように広義に意図されており、コアセルは、データワードとしてアドレス指定が可能であることが好ましい。アクセスという用語は、例えばアドレスバッファ回路によって実行されるように、メモリ内の１つ又は複数のコアセルを識別して当該コアセルに到達するためのアドレスをデコーダ又はデコーディング・ロジックに供給することを指すこともある。同様に、アクセスという用語は、センスアンプ回路によって実行されるように、メモリ内の１つ又は複数のコアセルからデータを、好ましくはデータワードの形で、センスすることを指すこともある。好適な実施形態において、アクセスは、更に、前のアクセスによるデータを保持しながら次のアクセスが開始できるようにメモリ内の１つ又は複数のコアセルからデータを、好ましくはデータワードの形で、格納することを指すこともある。本明細書では、第１又は先頭アクセス、第２のアクセス及び後続アクセスについて記述されている。
【００５２】
本明細書で用いられているように、反転遅延段という用語は、反転動作を有する遅延段を指すように広義に意図されている。反転動作を有する遅延段は、例えば、直列に配置された奇数のインバータによって実現される。本明細書では、例えば３つのインバータを含む反転段について記述され、図６に示されている。当然ながら、他の遅延段、フリップフロップ、あるいは適当な回路要素を利用してもよい。
【００５３】
メモリ２００及びその従属回路に関するタイミング図は説明のためのものであり、本明細書に示した実施形態では、信号パルスの全ての持続時間は、信号パルスがその機能を十分に達成できることを保証するような時間の長さであることを理解されたい。
【００５４】
本明細書で用いられているように、現行アドレスという用語は、コアメモリセル又はそのロケーションに一義的に対応する任意のアドレスを指すように広義に意図されている。例えば、現行アドレスは、読み出し動作にのみ用いられる読み出しアドレスを指すことがあるが、その一方で、書き込み動作にも用いられることがあるアドレスを指すこともある。本明細書に示した実施形態では、バーストモード読み出し動作及びアーキテクチャを示す。しかしながら、実施形態の態様は、コアセルメモリデータのデータワードのような読み出し以外の動作にも適用することができる。
【００５５】
本明細書において用いられているように、ロー、論理的にロー、アサートされていない、アクティブでない、及びインアクティブという用語及び語句は、一般に２進数のゼロ（０）を表すように理解されるデジタル信号の論理的に低い値を指すように広義に意図されている。
【００５６】
本明細書において用いられているように、ハイ、論理的にハイ、アサートされた、及びアクティブという用語及び語句は、一般に２進数の１を表すように理解されるデジタル信号の論理的に高い値を指すように広義に意図されている。
【００５７】
本明細書に用いられているように、「Ｂと結合されたＡ」という語句は、ＡがＢと直接接続されていること、あるいは１つ又は複数の中間構成要素を介してＡがＢと間接的に接続されていることを意味するように定義されている。
【００５８】
本明細書に用いられているように、ユーザという用語は、メモリへのアクセスを行うプロセッサ、他の構成要素又は実在物を指すように意図されている。
【００５９】
本発明の特定の実施形態について開示し説明したが、適宜変形を行うことも可能である。例えば、適当な応用例において、ｐチャネル及びｎチャネルの個々のトランジスタの極性を逆にしてもよい。図示の回路を構成するトランジスタのチャネルの幅と長さ（マイクロメートル又はミクロンで測定した）の比率を指定する適当なトランジスタのサイズは、図から省略されていることに留意されたい。回路を実現するために使用される特定の集積回路製造プロセスの設計条件、性能及び制限、特定の実施形態の性能の条件等に応じて、適当な比率を選択することができることは理解されるであろう。さらに、本明細書に示した創意に富む概念は、メモリ装置以外の回路にも適用できる。
【００６０】
本明細書に用いられているように、信号という用語は、アナログ信号又はデジタル信号を広義に指し、両方のタイプの信号を包含することを理解されたい。
【００６１】
以上の記述から、現時点で好適な実施形態がメモリ内の複数のデータワードへのバーストモードアクセスを可能にするバーストモードアーキテクチャを提供することが分かる。バーストモードアーキテクチャは、第１の回路、第１の回路に結合された制御回路、及び制御回路によって第１の回路に選択的に結合されたデータバッファを含む。第１の回路は、第１のデータワードと第２のデータワードの先頭アクセスで始まる複数のデータワードをアクセスする。制御回路は、パルスを有するタイミング信号と第２の信号とを生成する。第２の信号は、第１のデータワードと第２のデータワードの先頭アクセスが終了したときに生成される。第１の回路は、先頭アクセスの後に、第２の信号とタイミング信号に応答して複数のデータワードの後続アクセスを行う。データバッファは、出力端を有し、その出力端に第１のデータワードを生成し、初期期間後のタイミング信号のそれぞれの連続パルスによって、第２のデータワードと後続データワードを出力端に連続的に生成する。後続データワードは、複数のデータワードの後続アクセスに対応している。好適な実施形態において、第２の信号は図２のＬＴ信号を含む。当然ながら、例示したＬＴ信号以外の他の信号を適宜使用してもよい。好適な実施形態において、タイミング信号はＣＬＫ信号及びＣＬＫＩ信号の両方を含む。当然ながら、例示したＣＬＫ信号及びＣＬＫＩ信号以外の他の信号をタイミング信号として適宜使用してもよい。
【００６２】
本明細書に用いられているように、第１の回路という用語は、メモリからのデータに、好ましくはデータワードの形のデータに、アクセスする回路を指すように広義に意図されている。例えば、好適な実施形態では、第１の回路は、図２のメモリ２００のＳ／ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連のセンスアンプと、Ｓ／ＡHM２２２から始まりＳ／ＡHM２２２で終わる第２の一連のセンスアンプとを含む。
【００６３】
本明細書で用いられているように、制御回路という用語は、本明細書に示されている現時点で好適な実施形態に係る様々なバーストモードアクセス機能を実行するために様々な信号を生成する回路を指すように広義に意図されている。これらの信号はタイミング信号を含むことが好ましい。幾つかの実施形態では、制御回路は、メモリの外部からタイミング信号を受け取り、この外部のタイミング信号から内部タイミング信号を作成する。他の実施形態では、制御回路は、外部タイミング信号を直接受け取らない。制御回路は、本明細書に示した様々な回路を含むことができる。例えば、制御回路は、図２のメモリ２００のタイミング制御回路２１０を含むことが好ましい。他の好適な実施形態では、制御回路は、図２のメモリ２００のタイミング制御回路２１０だけでなくクロックバッファ２１４も含む。さらに別の好適な実施形態では、制御回路は、図２のメモリ２００のタイミング制御回路２１０、クロックバッファ２１４及びクロックカウンタ回路２１２を含む。
【００６４】
本明細書に用いられているように、データバッファという用語は、他の回路へのデータの導入又は他の回路からのデータの検索を容易にするインタフェース回路を指すように広義に意図されている。データバッファは、例えば、出力バッファ、入力バッファを含む。出力バッファが出力回路を含み、入力バッファが入力回路を含むようにしてもよい。例えば、好適な実施形態において、データバッファは、図２のメモリ２００のＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファを含む。
【００６５】
バーストモードアーキテクチャは、更にクロックカウンタ回路を含むことが好ましい。クロックカウンタ回路は、制御回路に結合され、タイミング信号の初期のパルス数をカウントすることによって初期期間を測定する。
【００６６】
バーストモードアーキテクチャは、更にアドレスバッファ回路を含むことが好ましい。アドレスバッファ回路は、制御回路に結合され、この制御回路に応答する。アドレスバッファ回路は、第１のデータワード及び第２のデータワードに対応する先頭アドレスを増分して、先頭アドレスの後に続くアドレスを生成する。第１の回路は、後続アドレスを利用して先頭アクセスに続く複数のデータワードにアクセスすることが好ましい。
【００６７】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバーストモードアクセスを可能にするバーストモードアーキテクチャを提供する。バーストモードアーキテクチャは、制御回路、第１の一連のセンスアンプ、第２の一連のセンスアンプ、アドレスバッファ回路及びラッチ回路を含む。第１の一連のセンスアンプは、制御回路に結合され、複数のデータワードの第１の一連のデータワードにアクセスする。第１の一連のデータワードは、第１の一連のセンスアンプによってデータワードが１度に１つずつアクセスされ、制御回路に応答して、第１のデータワードの先頭アクセスから始まり、第３のデータワードの第２のアクセスと、複数のデータワードのうちの第１の一連のデータワードの後続アクセスに続く。第２の一連のセンスアンプは、制御回路に結合され、複数のデータワードのうちの第２の一連のデータワードにアクセスする。第２の一連のデータワードは、第２の一連のセンスアンプによってデータワードが１度に１つずつアクセスされ、制御回路に応答して、第２のデータワードの先頭アクセスから始まり、第４のデータワードの第２のアクセスと、複数のデータワードのうちの第２の一連のデータワードの後続アクセスに続く。
【００６８】
アドレスバッファ回路は、制御回路に結合され、この制御回路に応答する。アドレスバッファ回路は、先頭アドレスの後に続くアドレスを生成するために、第１のデータワード及び第２のデータワードに対応する先頭アドレスを増分する。第１の一連のセンスアンプ及び第２の一連のセンスアンプは、後続アドレスを利用して複数のデータワードにアクセスする。
【００６９】
ラッチ回路は、制御回路に結合され、この制御回路によって第１の一連のセンスアンプ及び第２の一連のセンスアンプに選択的に結合される。ラッチ回路は、第１の一連のデータワード及び第２の一連のデータワードを格納する。制御回路は、第１の一連のセンスアンプ及び第２の一連のセンスアンプからそれぞれラッチ回路に第１の一連のデータワード及び第２の一連のデータワードの転送を指令する。制御回路は、先頭アクセスによる第１のデータワード及び第２のデータワードをラッチ回路に転送し終わった時に、それに応答して第３のデータワード及び第４のデータワードの第２のアクセスをトリガする。
【００７０】
本明細書に用いられているように、ラッチ回路という用語は、１つ又は複数のラッチを含む１つ又は複数の回路を指すように広義に意図されている。例えば、好適な実施形態では、ラッチ回路は、図２のメモリ２００のＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０で終わる一連のラッチを含む。
【００７１】
本明細書に用いられているように、ラッチという用語は、一時的なデータ格納要素を指すように意図されている。例えば、この一時的な格納要素は、（本明細書に開示し説明したような）１対のインバータとして、あるいはＤ型フリップフロップ等のフリップフロップとして実現されてもよい。
【００７２】
バーストモードアーキテクチャは、更にアドレス有効バッファを含むことが好ましい。アドレス有効バッファは、入力端を有し、アドレスバッファ回路に結合されている。アドレス有効バッファは、先頭アドレスに応答してバーストモードアーキテクチャの初期状態を開始する。
【００７３】
バーストモードアーキテクチャは、更に、ラッチ回路からデータワードを選択する切換回路を含むことが好ましい。切換回路は、データワードが、第１の一連のデータワードのうちの１つのデータワードか、第２の一連のデータワードのうちの１つのデータワードかに応じてデータワードを選択することが好ましい。切換回路は、制御信号の遷移に従ってデータワードを選択することが好ましい。制御信号は、先頭アドレスの最下位ビットであることが好ましい。
【００７４】
本明細書に用いられているように、切換回路という用語は、出力Ｃの値を入力Ａの値と入力Ｂの値とに切り換えるために使用される様々な切換機構のいずれかを指すように広義に意図されている。データマルチプレクサは、２対１の切換回路として編成される。例えば、好適な実施形態では、切換回路は、図２のメモリ２００のＭ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサを含む。
【００７５】
バーストモードアーキテクチャは、更にデータバッファ、クロックバッファ及びクロックカウンタ回路を含むことが好ましい。データバッファは、出力端を有し、切換回路に結合されている。クロックバッファは、パルスを有するタイミング信号を生成し、クロックバッファに結合されたクロックカウンタ回路は、タイミング信号の初期のパルス数をカウントすることによって初期期間を測定する。データバッファは、好ましくは初期期間の後のタイミング信号の各連続パルスに対応して、第２のデータワード、第３のデータワード、第４のデータワード及び後続データワードを出力端に連続的に生成する。後続データワードは、複数のデータワードのうちの第１の一連のデータワード及び第２の一連のデータワードに対応する。
【００７６】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバーストモードアクセスを可能にする方法を提供する。初期期間は、先頭アドレスに応答してタイミング信号の初期のパルス数をカウントすることによって測定される。初期期間内で、第１のデータワード及び第２のデータワードが先頭アドレスによってアクセスされ、次に第２の信号が生成され、先頭アドレスが増分されて第２のアドレスが生成され、第２の信号に応答して第３のデータワード及び第４のデータワードが第２のアドレスによってアクセスされる。第１のデータワード及び第２のデータワードは、第２の信号に応答して格納されることが好ましい。初期期間の後で、タイミング信号の第１のパルスに応答して、第１のデータワードがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、第２のデータワードがメモリの出力端に生成される。
【００７７】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバーストモードアクセスを可能にする方法を提供する。複数のデータワードは、メモリの複数のコアメモリセルに格納されることが好ましい。初期期間は、先頭アドレスに応答してタイミング信号の初期のパルス数をカウントすることによって測定される。初期期間内で、先頭アドレスによって第１のデータワード及び第２のデータワードがアクセスされ、次に第２の信号が生成され、先頭アドレスが増分されて第２のアドレスが生成され、第２の信号に応答して第１のデータワード及び第２のデータワードが格納され、第２の信号に応答して第３のデータワード及び第４のデータワードが第２のアドレスによってアクセスされる。初期期間の後で、タイミング信号の第１のパルスに応答して、第１のデータワードがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、第２のデータワードがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、第３及び第４のデータワードが格納される。タイミング信号の連続パルスの各々に対応して、タイミング信号の２つのパルス毎に後続アドレスが生成され、タイミング信号の２つのパルス毎の全ての後続アドレスについて２つのデータワードがアクセスされ、タイミング信号の２つのパルス毎に２つのデータワードが格納され、タイミング信号の全てのパルスによって１つのデータワードがメモリの出力端に生成される。
【００７８】
本明細書に記載された方法の段階は、記載した動作と一致する任意の順序で実行され得ることを理解されたい。
【００７９】
以上の詳細な説明は、本発明を具体化できる多くの形態のうちの幾つかだけについて記述したものである。従って、以上の詳細な説明は、限定的ではなく例示的なものとして見なされるように意図されたものであり、特許請求の範囲に記載された事項は、本発明の要旨及び範囲を定義するように意図されたすべての等価物を含むことを理解されたい。従って、特許請求の範囲の記載においては、本発明の真の要旨及び範囲内にある全ての変更及び変形が対象として含まれるように意図されている。
【図面の簡単な説明】
【図１】  メモリにおける例示的なバーストモードアクセス機能の基本動作を示すタイミング図である。
【図２】  現時点で好適な実施形態に係る例示的なバーストモードアーキテクチャを組み込んだメモリのブロック図である。
【図３】  図２の例示的なバーストモードアーキテクチャの基本動作を示すタイミング図である。
【図４】  図２のメモリにおける例示的なアドレス有効バッファの回路図である。
【図５】  図２のメモリにおける例示的なクロックバッファの回路図である。
【図６】  図２のメモリにおける例示的なタイミング制御回路の回路図である。
【図７】  図２のメモリにおけるアドレスバッファブロックの回路図である。
【図８】  図７のアドレスバッファブロックにおける例示的なアドレスバッファ段の回路図である。
【図９】  図７のアドレスバッファブロックにおけるアドレスの最下位ビット用に独自に設計された例示的なアドレスバッファ段の回路図である。
【図１０】  図２のメモリにおける例示的なクロックカウンタ回路の回路図である。
【図１１】  図２のメモリにおける例示的なセンスアンプ回路、ラッチ回路及び出力回路を示す回路図である。
【図１】
0004737917.tif 000002
【図２】
0004737917.tif 000003
【図３】
0004737917.tif 000004
【図４】
0004737917.tif 000005
【図５】
0004737917.tif 000006
【図６】
0004737917.tif 000007
【図７】
0004737917.tif 000008
【図８】
0004737917.tif 000009
【図９】
0004737917.tif 000010
【図１０】
0004737917.tif 000011
【図１１】
0004737917.tif 000012