(57)【特許請求の範囲】
【請求項１】
デジタル回路の調整可能な遅延要素を含むデータ経路を較正する方法であって、
a)前記遅延要素に関して所定の遅延を設定するステップと、
b)前記データ経路上で、より大きいビット較正パターンの一部を形成する第1のmビットデータシーケンスを受け取るステップと、
c)前記受け取った第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下りシーケンスであるかを検査して、前記立ち上がりシーケンス又は立ち下りシーケンスの一方から、前記較正パターンの中で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測するステップと、
d)前記データ経路上で、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続く第3のmビットデータシーケンスを受け取るステップと、
e)前記受け取った第3のmビットデータシーケンスを前記予測された第2のmビットデータシーケンスと比較して、前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとの間でデータの一致が存在するかどうかを示すステップと、
f)前記比較するステップが、前記第2のmビットデータシーケンスおよび前記第3のmビットデータシーケンスのデータの一致が存在しないことを示した場合、前記遅延の値を変更するステップと
を備えることを特徴とする方法。
【請求項２】
前記第3のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下りシーケンスであるかを検査し、
前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記較正パターンの中で前記第3のmビットデータシーケンスの後に続くべき正しい第4のmビットデータシーケンスを予測し、
前記データ経路上で、前記第３のmビットデータシーケンスに続く第5のmビットデータシーケンスを受け取り、
前記受け取った第5のmビットデータシーケンスを前記予測された第4のmビットデータシーケンスと比較して、前記第4のmビットデータシーケンスと前記第5のmビットデータシーケンスとの間でデータの一致が存在するかどうかを示し、
前記比較するステップが、前記第4のmビットデータシーケンスと前記第5のmビットデータシーケンスとの間でデータの一致が存在しないことを示した場合、前記遅延の値を再び変更することをさらに備えることを特徴とする請求項1に記載の方法。
【請求項３】
前記比較するステップが、前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとの間でデータの一致を示した場合、較正が得られたことを示すことをさらに備えることを特徴とする請求項1に記載の方法。
【請求項４】
前記比較するステップが、前記第4のmビットデータシーケンスと前記第5のmビットデータシーケンスとの間でデータの一致を示した場合、較正が得られたことを示すことをさらに備えることを特徴とする請求項2に記載の方法。
【請求項５】
前記データ経路の連続するmビットデータシーケンスに関して数回、検査する前記ステップ、予測する前記ステップ、受け取る前記ステップ、および比較する前記ステップを繰り返し、前記比較するステップが、各回でデータの一致を示した場合、較正が得られたことを示すことをさらに備えることを特徴とする請求項2に記載の方法。
【請求項６】
前記第1のmビットデータシーケンスおよび前記第2のmビットデータシーケンスは、2Nビット較正パターンの連続するmビットデータシーケンスであることを特徴とする請求項1に記載の方法。
【請求項７】
前記2Nビット較正パターンは、16ビット較正パターンであることを特徴とする請求項6に記載の方法。
【請求項８】
各前記mビットデータシーケンスは、偶数のデータビットを含むことを特徴とする請求項6に記載の方法。
【請求項９】
前記偶数のデータビットは、4ビットであることを特徴とする請求項8に記載の方法。
【請求項１０】
前記デジタル回路は、メモリデバイスの中に含まれることを特徴とする請求項1に記載の方法。
【請求項１１】
前記デジタル回路は、メモリコントローラの中に含まれることを特徴とする請求項1に記載の方法。
【請求項１２】
調整可能な遅延要素と、クロック信号を使用して前記調整可能な遅延要素を通過するデータをラッチするためのデータラッチとを含むデータ経路を較正する方法であって、
a)前記遅延要素に関する遅延値を設定するステップと、
b)前記クロック信号を使用して前記データラッチで２Ｎビット較正パターンの一部を形成する前記データ経路上の第1のmビットデータシーケンスをラッチするステップと、
c)前記第1のmビットデータシーケンスを記憶するステップと、
d)前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下がりシーケンスであるかを検査して、前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測するステップと、
e)前記クロック信号を使用して前記データラッチで、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続く前記データ経路上の第3のmビットデータシーケンスをラッチするステップと、
f)データの一致に関して前記第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較するステップと、
g)ステップ(f)で一致が存在しない場合、前記遅延要素に関して新しい遅延値を設定し、少なくとも、前記比較するステップが、前記第2のmビットデータシーケンスおよび前記第3のmビットデータシーケンスにおける一致を示すまで、ステップ(b)ないし(g)を繰り返すステップと
を備えることを備えることを特徴とする方法。
【請求項１３】
調整可能な遅延要素と、クロック信号を使用して前記調整可能な遅延要素を通過するデータをラッチするためのデータラッチとを含むデータ経路を較正する方法であって、
a)前記遅延要素に関する遅延値を設定するステップと、
b)前記クロック信号を使用して前記データラッチで２Ｎビット較正パターンの一部を形成する前記データ経路上の第1のmビットデータシーケンスをラッチするステップと、
c)前記第1のmビットデータシーケンスを記憶するステップと、
d)前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下りシーケンスであるかを検査して、前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測するステップと、
e)前記クロック信号を使用して前記データラッチで、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続く前記データ経路上の第3のmビットデータシーケンスをラッチするステップと、
f)データの一致に関して前記第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較するステップと、
g)前記遅延要素に関して新しい遅延値を設定して、前記遅延要素のすべての可能な遅延値に関してステップ(b)ないし(g)を繰り返し、前記比較するステップで前記第2のmビットデータシーケンスおよび前記第3のmビットデータシーケンスの一致をもたらした遅延値の指示を記憶するステップと
を備えることを特徴とする方法。
【請求項１４】
h)前記データ経路上の後続のｍビットデータシーケンスに対して、ステップ(b)ないし(f)を数回、繰り返すことをさらに備えることを特徴とする請求項12または13に記載の方法。
【請求項１５】
h)前記比較するステップが、前記数回の各回でデータの一致を示した場合、較正が得られたことを示すことをさらに備えることを特徴とする請求項14に記載の方法。
【請求項１６】
前記遅延要素のすべての可能な遅延値に関してステップ(b)ないし(g)が繰り返された後、前記第2のmビットシーケンスおよび前記第3のmビットシーケンスの一致をもたらした記憶された遅延値の範囲内にある前記遅延要素に関する遅延を最終遅延値として設定することをさらに備えることを特徴とする請求項13に記載の方法。
【請求項１７】
前記最終遅延値は、前記範囲の中心に、または前記中心近くにある遅延値に設定されることを特徴とする請求項16に記載の方法。
【請求項１８】
前記2Nビット較正パターンは、16ビット較正パターンであることを特徴とする請求項12または13に記載の方法。
【請求項１９】
前記較正パターンのデータビットは、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期していることを特徴とする請求項12または13に記載の方法。
【請求項２０】
各前記mビットデータシーケンスは、偶数のデータビットを含むことを特徴とする請求項12または13に記載の方法。
【請求項２１】
前記偶数のデータビットは、4ビットであることを特徴とする請求項20に記載の方法。
【請求項２２】
前記データ経路は、メモリデバイスの中に含まれることを特徴とする請求項12または13に記載の方法。
【請求項２３】
前記データ経路は、メモリコントローラの中に含まれることを特徴とする請求項12または13に記載の方法。
【請求項２４】
デジタル回路のデータ経路を較正するための装置であって、
所定の遅延値に設定された前記データ経路における調整可能な遅延要素と、
前記データ経路上で、２Ｎビット較正パターンの一部を形成し、前記遅延要素を通過して着信する第1のmビットデータシーケンスを記憶するレジスタと、
前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下がりシーケンスであるかを検査する検査回路と、
前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測する予測回路と、
前記データ経路上で、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続いて前記レジスタに記憶される第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較して、前記第2のmビットデータシーケンスが、前記第3のmビットデータシーケンスに一致するかどうかを示す比較回路と
を備え、前記遅延要素は、前記比較回路が前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとの間で一致を示さなかった場合、後に新しい遅延値に設定されることを特徴とする装置。
【請求項２５】
デジタル回路のデータ経路を較正するための装置であって、
所定の遅延値に設定された前記データ経路における調整可能な遅延要素と、
前記データ経路上で、２Ｎビット較正パターンの一部を形成し、前記遅延要素を通過して着信する第1のmビットデータシーケンスを記憶するレジスタと、
前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下がりシーケンスであるかを検査する検査回路と、
前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測する予測回路と、
前記データ経路上で、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続いて前記レジスタに記憶される第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較して、前記第2のmビットデータシーケンスが、前記第3のmビットデータシーケンスに一致するかどうかを示す比較回路と、
前記遅延要素の遅延値を設定する前記比較回路の出力に接続された論理回路と
を備え、前記論理回路は、少なくとも、前記比較回路が前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとの間で一致を示すまで、前記比較回路から前記出力を受け取った後、新しい遅延値を設定することを特徴とする装置。
【請求項２６】
前記デジタル回路は、前記データ経路上で着信する複数の連続するmビットデータシーケンスで動作し、前記複数の各前記第2のmビットシーケンスが、前記複数の各第3のmビットシーケンスのそれぞれに一致する場合、較正が示されることを特徴とする請求項24または25に記載の装置。
【請求項２７】
前記遅延要素の遅延値を設定し、前記第2のmビットシーケンスと前記第3のmビットシーケンスとが一致するかどうかの指示を受け取り、前記遅延要素の設定可能な遅延値をすべて設定するまで、新しい遅延値を設定し、前記指示を受け取ることを繰り返す、前記比較回路の出力に接続された論理回路をさらに備えることを特徴とする請求項24または25に記載の装置。
【請求項２８】
前記比較回路によって一致が示された前記遅延要素の遅延値の指示を記憶する記憶ユニットをさらに備えることを特徴とする請求項27に記載の装置。
【請求項２９】
前記論理回路は、前記比較回路によって一致が示された記憶された遅延値の範囲内にある遅延値を前記遅延要素の最終遅延値として設定することを特徴とする請求項28に記載の装置。
【請求項３０】
前記論理回路は、前記範囲の中心に、または前記中心近くにある遅延値を前記遅延要素の前記最終遅延値として設定することを特徴とする請求項29に記載の装置。
【請求項３１】
前記2Nビット較正パターンは、16ビット較正パターンであることを特徴とする請求項24または25に記載の装置。
【請求項３２】
前記較正パターンのデータビットは、クロック信号の立ち上がりエッジ及び立ち下がりエッジと同期しており、また前記第1のmビットシーケンスが前記レジスタの中に記憶されるのに先立って前記第1のmビットシーケンスのデータを前記クロック信号でラッチする前記データ経路におけるデータラッチをさらに備えることを特徴とする請求項24または25に記載の装置。
【請求項３３】
各前記mビットデータシーケンスは、偶数のデータビットを含むことを特徴とする請求項24または25に記載の装置。
【請求項３４】
前記偶数のデータビットは、4ビットであることを特徴とする請求項33に記載の装置。
【請求項３５】
前記デジタル回路は、前記比較回路が前記第2のmビットシーケンスと前記第3のmビットシーケンスとの間で一致を示した場合、較正が得られたことを示すことを特徴とする請求項24または25に記載の装置。
【請求項３６】
前記データ経路は、メモリデバイスの中に含まれることを特徴とする請求項24または25に記載の装置。
【請求項３７】
前記データ経路は、メモリコントローラの中に含まれることを特徴とする請求項24または25に記載の装置。
【請求項３８】
デジタル回路のデータ経路を較正するための装置であって、
前記データ経路における調整可能な遅延要素と、
クロック信号を使用して前記調整可能な遅延要素を通過するデータをラッチするデータラッチと、
前記データ経路上で着信し、２Ｎビット較正パターンの一部を形成し、前記データラッチによってデータがラッチされる第1のmビットデータシーケンスを記憶するレジスタと、
前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下がりシーケンスであるかを検査する検査回路と、
前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測する予測回路と、
前記データ経路上で、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続いて前記データラッチによってデータがラッチされ、前記レジスタに記憶される第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較して、前記第2のmビットデータシーケンスが前記第3のmビットデータシーケンスに一致するかどうかを示す比較回路と、
前記遅延要素の遅延値を設定する前記比較回路の出力に接続された論理回路と
を備え、前記論理回路は、少なくとも、前記比較回路が前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとの間で一致を示すまで、前記比較回路から前記出力を受け取った後、新しい遅延値を設定することを特徴とする装置。
【請求項３９】
デジタル回路のデータ経路を較正するための装置であって、
前記データ経路における調整可能な遅延要素と、
クロック信号を使用して前記調整可能な遅延要素を通過するデータをラッチするデータラッチと、
前記データ経路上で着信し、２Ｎビット較正パターンの一部を形成し、前記データラッチによってデータがラッチされる第1のmビットデータシーケンスを記憶するレジスタと、
前記記憶した第1のmビットデータシーケンスが、立ち上がりシーケンスであるか、立ち下がりシーケンスであるかを検査する検査回路と、
前記立ち上がりシーケンス又は立ち下がりシーケンスの一方から、前記データ経路上で前記第1のmビットデータシーケンスの後に続くべき正しい第2のmビットデータシーケンスを予測する予測回路と、
前記データ経路上で、前記較正パターンの一部を形成し、前記第1のmビットデータシーケンスの後に続いて前記データラッチによってデータがラッチされ、前記レジスタに記憶される第3のmビットデータシーケンスを前記第2のmビットデータシーケンスと比較して、前記第2のmビットデータシーケンスが前記第3のmビットデータシーケンスに一致するかどうかを示す比較回路と、
前記遅延要素の遅延値を設定し、前記第2のmビットデータシーケンスと前記第3のmビットデータシーケンスとが一致するかどうかの指示を受け取り、前記遅延要素の設定可能な遅延値をすべて設定するまで、新しい遅延値を設定し、前記指示を受け取ることを繰り返す、前記比較回路の出力に接続された論理回路と
を備えることを特徴とする装置。
【請求項４０】
前記デジタル回路は、前記データ経路上で着信する複数の連続するmビットデータシーケンスで動作し、前記複数の各前記第2のmビットシーケンスが、前記複数の各第3のmビットシーケンスに一致する場合、較正が示されることを特徴とする請求項38または39に記載の装置。
【請求項４１】
前記比較回路によって一致が示された前記遅延要素の遅延値の指示を記憶する記憶ユニットをさらに備えることを特徴とする請求項38に記載の装置。
【請求項４２】
前記論理回路は、前記比較回路によって一致が示された記憶された遅延値の範囲内にある遅延値を前記遅延要素の最終遅延値として設定することを特徴とする請求項41に記載の装置。
【請求項４３】
前記論理回路は、前記範囲の中心に、または前記中心近くにある遅延値を前記遅延要素の前記最終遅延値として設定することを特徴とする請求項42に記載の装置。
【請求項４４】
前記2Nビット較正パターンは、16ビット較正パターンであることを特徴とする請求項38または39に記載の装置。
【請求項４５】
各前記mビットデータシーケンスは、偶数のデータビットを含むことを特徴とする請求項38または39に記載の装置。
【請求項４６】
前記偶数のデータビットは、4ビットであることを特徴とする請求項45に記載の装置。
【請求項４７】
前記デジタル回路は、前記比較回路が前記第2のmビットシーケンスと前記第3のmビットシーケンスとの間で一致を示した場合、較正が得られたことを示すことを特徴とする請求項38または39に記載の装置。
【請求項４８】
前記データ経路は、メモリデバイスの中に含まれることを特徴とする請求項38または39に記載の装置。
【請求項４９】
前記データ経路は、メモリコントローラの中に含まれることを特徴とする請求項38または39に記載の装置。
【発明の詳細な説明】
【０００１】
(発明の分野)
本発明は、クロック信号の立上りエッジおよび立下りエッジでデータを同期（clock in）する高周波DRAMメモリデバイスにおける制御信号およびデータ信号のタイミングを較正するのに役立つ改良された二進較正技術に関する。
【０００２】
(関連技術の考察)
メモリデバイスは、より高速の、またより高いメモリ密度の方向で常に進化している。この目的で、ダイナミックランダムアクセスメモリ(DRAM)デバイスは、単純なDRAMデバイスからEDOに、EDOからSRAMに、SRAMからDDR SDRAMに、DDR SDRAMからSLDRAMに進化しており、SLDRAMは、多大な現在の業界の関心の対象となっている。SLDRAMは、高い持続可能な帯域幅、短い待ち時間、低い電力、ユーザアップグレードの可能性、および大型の階層式メモリアプリケーションに対するサポートを有する。また、SLDRAMは、複数の独立バンク、高速読取り/書込みバスターンアラウンド、および小型の完全にパイプライン式のバーストの能力も提供する。
【０００３】
SLDRAMの一特徴は、クロックサイクルの立上りエッジと立下りエッジをともに使用して、メモリセルにデータの読取りおよび書込みを行い、またコマンドおよびフラグデータをメモリコントローラから受け取ることである。
【０００４】
SLDRAMデバイスの概要は、ギリンガム(Gillingham)による「SLDRAM Architectural and Functional Overview(SLDRAMのアーキテクチャおよび機能の概要)」という名称の規格書、1997 SLDRAMコンソーシアム(1997年8月29日)で見ることができ、この規格書の開示を参照により本明細書に組み込む。
【０００５】
SLDRAM、およびその他の最新のメモリデバイスの必要とされる高速動作のため、始動時またはリセット時などのシステム初期化におけるシステムタイミングおよび出力信号ドライブレベルの較正は、個々のデバイスパラメータの幅広い変動を補償するそのようなデバイスの動作の非常に重要な態様である。
【０００６】
現在のSLDRAMデバイスにおいて行われるいくつかの較正手続きの1つが、クロック信号CCLK(コマンドクロック信号)およびDCLK(データクロック信号)を、着信コマンド経路CAおよびフラグ経路の上(CCLK信号に関して)、およびデータ経路DQの上で(DCLK信号に関して)提供されるデータとタイミング同期させて、着信データが正しくサンプリングされるようにすることである。現行では、メモリコントローラは、以上のクロック経路上に連続CCLK遷移および連続DCLK遷移を送り、データ経路DQ、コマンド経路CA、およびフラグ経路のそれぞれの上で15ビットの繰り返す擬似ランダムSYNCシーケンス「111101011001000」の逆転されたバージョンおよび逆転されていないバージョンを伝送することによって、システム初期化の時点でこのタイミング較正を実現する。SLDRAMは、フラグビット上で現れる2つの連続する「1」によってこの擬似ランダムシーケンスを認識し、CCLKおよびDCLKに関する最適な相対内部遅延を判定して既知のビットパターンを最適にサンプリングする。この最適な遅延は、受け取られたデータビットの時間位置を調整して、クロックとの関係で所望のビット整列を得ることによって達せられる。これは、受け取られるデータが、クロックによって適切にサンプリングされ、内部で認識されるまで受け取られるデータの受取り経路における遅延を調整することによって達せられる。同期が達せられると、すなわち、データ受取り経路上の適切な遅延が設定されると、メモリコントローラは、SYNCパターンを送るのを止め、SLDRAMは、すべての較正が完了した後、通常のメモリ読取りアクセスおよびメモリ書込みアクセスのために使用することができる。
【０００７】
始動時およびリセット時に行われる前述したタイミング較正は、ほとんどの状況で十分に働くことが分かっているが、現行のSLDRAMデバイスは、着信データをクロック信号CCLKおよびDCLKの立上り遷移と立下り遷移の両方で取り込むことで問題が存在する。この結果、タイミング較正が達せられた場合でさえ、整列が立上りクロックエッジで達せられたのか、または立下りクロックエッジで達せられたのか明らかでない。つまり、15ビット同期パターンは、タイミング署名を全く欠いている。データタイミングを常に立上りエッジまたは立下りエッジのどちらか、例えば、立上りエッジで整列させて、コマンドビット論理回路を簡単にすることが好ましいであろう。回路設計者が、クロック信号の立上りエッジおよび立下りエッジのどちらか、例えば、立上りエッジで整列が達せられていると想定してコマンドビット論理回路を単純化した場合、現行の15ビットの擬似ランダムパターンを使用してタイミング同期を得ることは、同期が正しいクロックエッジ、例えば、立上りクロックエッジに関して達せられたのを保証することができない。例えば、同期が立上りエッジで達せられると想定して回路が設計されているとき、クロック信号の立下りエッジで同期が達せられた場合、メモリアクセス中に後にデータがサンプリングされる際、そのデータサンプリングは、1ビットだけずれている可能性がある。さらに、15ビットの擬似ランダムパターンは、較正プロセス中に繰り返されるため、このパターンが正しいクロック遷移、例えば、立上り遷移上で適切に同期されているときと、次に、例えば、立下り遷移と不適切に同期されているときの交互の回が存在し、いつ較正プロセスが完了したか、同期がクロックの立上り遷移で達せられたのか、または立下り遷移で達せられたのかを知るための機構が存在しない。したがって、較正が、クロック信号の誤った位相、つまり誤ったエッジで得られ、メモリアクセス中にデータの誤ったサンプリングがもたらされるか、または着信データがクロックの適切な位相に同期されるのを確実にするため、さらなる複雑な回路を必要とする可能性がある。
【０００８】
15ビット同期パターンに固有の欠点のいくつかを克服するため、２０００年５月１０日出願の米国出願第０９／５６８，１５５号(弁理士整理番号M4065.0269)で2Nビット同期パターンが提案されている。2Nビット同期パターンは、偶数のビットを有するので、較正論理は、関連するクロックの所望の位相でデータ同期を得ることができる。この同期パターンは、好ましくは、2N-1の擬似ランダムビットパターンに追加のビットを加えることによって生成される2Nビットパターンである。使用される同期ビットパターンは、好ましくは、16ビット長である。
【０００９】
2Nビット同期パターンは、2N-1ビット同期パターンよりも有利であるが、それでも、すべての着信データ経路の同期を得るのに、これは較正とも呼ばれるが、ある量の時間がかかる。さらに、2Nビット同期パターンを使用してさえ、すべての着信データ経路が較正された後でも、すべての着信データ経路にわたるデータビットの並列な整列が存在しないことがやはり可能であり、特に、データ経路に関する可能なタイミング補償の範囲がビットサイクルより大きい場合にそうである。さらに、データ経路のいくつかに関してクロック信号の所望されないエッジで同期が得られることがやはり可能である。
【００１０】
(発明の概要)
本発明は、２０００年５月１０日出願の米国出願第０９／５６８，１５５号(弁理士整理番号M4065.0269)で説明される2Nビット同期パターンを独自の方法で利用して、データ経路のより高速でより信頼できる較正を得る。2Nビット同期パターンを同期するのに偶数のクロックサイクルが使用されるので、クロック信号の位相が、捕らえられるビットの既知の順序で暗黙に示されることが可能である。通常、DDR/SLDRAMメモリデバイスの場合、最小共通データバーストレートは、4データビットである。つまり、一回に4データビットが、データ経路上でシリアルで送られる。メモリコントローラからメモリデバイスへの既知のクロック位相関係を有する2Nビット同期パターンが生成された場合には、簡単な復号化論理を使用して検出されたばかりの4ビットから次の4ビットを予測して、データ-クロック間の位相の整列を判定することができる。後続の4ビットパターンが予測されたパターンに一致しない場合には、現在のデータ-クロック間の整列は、整列が行われているデータ経路における特定の遅延値調整に関して失敗し、そのデータ経路における遅延が、新しい値に調整される。
【００１１】
復号化論理が次の4ビットを正しく予測して、データ経路に関して現在、設定されている遅延値が正しいことが示されるまで、このプロセスが繰り返される。実際の実施の際、本発明は、データ経路における遅延のすべての可能な値に対してこの予測スキームを使用して、同期パターンの次の4ビットの正しい予測をもたらす受入れ可能な遅延値の「ウインドウ」を作り出す。次に、受入れ可能な遅延値のウインドウの中心に、または中心近くに遅延値が設定される。
【００１２】
また、本発明は、クロック信号の所望されないエッジに、例えば、立下りエッジに関連するすべての予測された4ビットパターンの失敗を強制することにより、クロック信号の所望のエッジに、例えば、立上りエッジに合わせてデータ整列が行われることを確実にする。
【００１３】
本発明の以上の利点および特徴、ならびにその他の利点および特徴は、添付の図面に関連して提供される本発明の以下の詳細な説明からより明確に理解される。
【００１４】
(好ましい実施形態の詳細な説明)
次に、本発明の例としての実施形態をSLDRAMメモリシステムに関連して説明する。ただし、本発明は、他のタイプのメモリシステムにも適用可能性を有する。本発明を使用することが可能な例としてのSLDRAMシステムを図1で示している。SLDRAMシステムは、メモリコントローラ13によってアクセスされ、制御される複数のSLDRAMモジュール11a...11nを含む。メモリコントローラ13が、逆転されたクロック信号経路および逆転されていないクロック信号経路の上のクロック信号CCLK、1ビットのフラグ信号、および10ビットのコマンドバスCAO-9を含むSLDRAMモジュール11a...11nのそれぞれに対するコマンドリンクを提供する。さらに、SLDRAM入力/出力信号SO、SIが、デイジーチェーン式にメモリコントローラ13からSLDRAMモジュール11a...11nに提供される。さらに、双方向データバスDQO-17が、メモリコントローラ13とSLDRAMモジュール11a...11nのそれぞれの間で提供され、また双方向データクロックDCLKOおよびDCLK1も提供される。クロックDCLKOは、SLDRAMモジュールの中に、またSLDRAMモジュールから入力/出力データをストローブとして取り込み、また取り出すのに使用され、これは、DCLK1信号経路も断続的に使用されるプロセスである。
【００１５】
図2は、SLDRAMモジュール11a...11nのうち1つの単純化された関係のある部分を示している。この部分は、制御論理回路21、ラッチ23、25、49、59、リング遅延デバイスであることが可能な遅延デバイス27、29、31、55、57、バッファ35、37、39、33、45、47、51、53、遅延ロックループ41、マルチプレクサ43、パイプライン回路61、63、SRAM入力/出力回路65および67、ならびにそれぞれのメモリバンクBank0  69およびBank1  71を含む。図2では、2つのメモリバンクを示しているが、任意の数のメモリバンクを使用することができるため、これは例示に過ぎないことに留意されたい。
【００１６】
制御論理回路21は、CAO-9バス上でコマンドを受け取って分析し、メモリバンク69、71の入力/出力(I/O)アクセス動作を制御する。また、制御論理回路21は、フラグ信号およびクロック信号CCLKも受け取る。
【００１７】
コマンドバス経路CAO-9のそれぞれ経路上の信号は、それぞれの調整可能なリング遅延回路27を介して送られてそれぞれのラッチ23に入り、バッファ39によってバッファに入れられ、遅延31によって遅延され、バッファ33によってバッファに入れられたCCLK信号でラッチされる。
【００１８】
信号CCLKは、バッファ39から遅延ロックループ回路41にも入り、回路41は、16のクロック信号をマルチプレクサ43に提供する。マルチプレクサは、それぞれのバッファ45を介して18のラッチ49に18のクロック出力信号を提供し、ラッチ49は、メモリバンク69、71から出力されたデータをラッチする。メモリバンク69、71からの出力データは、I/Oバッファとして動作するSRAM65、67に入り、パイプライン回路61を通ってから、ラッチ49の中にロードされる。ラッチ49の中でラッチされた出力データは、それぞれのバッファ増幅器47に提供され、そこから、データバスDQを介してメモリコントローラ13に戻される。
【００１９】
メモリバンク69、71に入力されるべきデータが、メモリコントローラ13によってDQデータバス上で供給され、データバスの各経路上でゲート付きバッファ51、リング遅延57を介して送られ、ラッチ59に入り、パイプライン回路63を介して送られる。パイプライン回路63から、DQバス上の入力データは、バッファSRAM65、67の中に入り、メモリバンク69、71の中に入る。
【００２０】
また、制御論理回路21は、メモリコントローラが、コマンドバスCAO-9上のデータにおける書込みコマンドによってメモリアクセス書込み動作を示すときはいつでも、イネーブルコマンドRXENを発行する。RXENコマンドは、データ入力バッファ51およびデータクロック入力バッファ53をイネーブルにする。データクロックDCLKは、ゲートされた（gated）バッファ53、遅延回路55を通り、ラッチ59を制御してデータバスDQ上の着信データをラッチして取り込むのに使用される。
【００２１】
SLDRAMモジュール11a...11nによって行われる様々なメモリ動作の適切なタイミングを確実にするため、図2の回路は、着信データのタイミングが、クロック信号CCLKおよびDCLKとの関係で適切にとられるのを確実にするように同期されなければならない。この目的で、データパターンがラッチ23および25の中で遅延されたクロック信号CCLKによってサンプリングされる間、２０００年５月１０日出願の米国出願第０９／５６８，１５５号(弁理士整理番号M4065.0269)で説明されるタイプの2Nビット同期パターンが、データ入力経路CAO-9およびフラグのそれぞれに適用される。その出願で説明される1つの特定の16ビット同期パターンは、「1111010110010000」である。
【００２２】
16ビット同期パターン全体が正しく受け取られたかどうかを判定しようとする代わりに、本発明は、16ビット同期パターンの中のMビットの次のシーケンスを前のMビットシーケンスから予測することを信頼する。次のビットシーケンスを1回または複数回、信頼がおけるように正しく予測できる場合には、同期パターンは、正しく受け取られており、較正が得られている。次のMビットシーケンスを1回または複数回、信頼のおけるように正しく予測することができない場合には、同期パターンは、正しく受け取られておらず、較正が得られておらず、較正を受けるデータ経路における遅延値が変更され、前のMビットシーケンスから次のMビットシーケンスを予測することによって同期が再び試みられる。制御論理回路が、データ経路較正の得られた遅延値を追跡記録して、このプロセスが、すべての可能な遅延値に関して繰り返される。次に、制御論理回路21が、データ経路較正をもたらした遅延値の中心に、または中心の近くにある値を最終遅延値として選択する。
【００２３】
また、本発明は、所望されないクロック遷移に、例えば、立下り遷移に関連するパターンの次のMビットシーケンスの予測が、誤った予測(「強制された失敗」)であり、したがって、較正の欠如を常にもたらすのを確実にすることにより、クロックの立上り遷移および立下り遷移の所望されるどちらかで、例えば、立上り遷移で同期が得られることを確実にする。
【００２４】
較正プロセスを例示するため、次に、フラグ経路上で現れるデータの較正を説明し、同じ較正プロセスが、コマンドバスCAO-9の各経路、およびデータバスDQの各受信経路に対しても行われるが、DQバスのデータ経路の較正は、DCLKデータストローブクロック信号との関係で行われるものと理解する。図3は、クロック信号CCLK、フラグ信号、コマンドバス信号CA/CMD、データバス信号DQ/DBUS、およびデータストローブ信号DCLKの単純化したタイミング図を示している。図示するとおり、データバス(DBUS)のDQ経路上のデータの4ビット(M=4)が、DCLKの初期プリアンブル部分が出現した後、データクロック信号DCLKの4つの順次の立上り遷移および立下り遷移で同期される。コマンド信号経路CAO-9上およびフラグ経路上に存在するデータが、同じ方法で、コマンドクロック信号CCLKの4つの順次の立上り遷移および立下り遷移で同期される。同期パターン「1111010110010000」、およびこのパターンのクロック信号CCLK(およびDCLK)に対する関係を図7で示している。以上の信号は、メモリコントローラ13から各メモリモジュール11a...11nに送られる。
【００２５】
図2に戻ると、フラグ信号経路上で入るデータが、リング遅延回路29を通り、ラッチ25の中でコマンドクロック信号CCLKでラッチされるのを見て取ることができる。次に、このデータは、シリアルで制御論理回路21に印加される。較正期間中、既知の2Nビット同期パターンが、自走（free running）クロック信号CCLK(図7)とともに、メモリコントローラ13(図1)によってフラグ経路に印加される。較正を得るための制御論理回路21の関係のある部分を図8で示しており、次に、この部分を説明する。
【００２６】
制御論理回路21は、4ビットデータ取込みレジスタ101、立下りシーケンス検出器103、ネクストステート生成器107、シード論理回路105、比較器109、タイミング生成器111、および論理回路113を含む。図8の回路の動作を説明する前に、まず、印加される同期パターン、およびこのパターンのクロック信号CCLK(またはDCLK)に対する関係を図7に関連して考察する。図示するとおり、同期パターンは、クロック信号(CCLKまたはDCLK)の立上りエッジおよび立下りエッジに合わせられている。クロック信号の立上り遷移で開始される4ビットのパターン、および直後の次の4ビットのパターンをテーブル1で示している。
【００２７】
【表１】
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【００２８】
クロック信号の立下り遷移で開始される4ビットのパターン、および直後の次の4ビットのパターンを以下のテーブル2で示している。
【００２９】
【表２】
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【００３０】
本発明の一態様は、直前のMビットシーケンスから予測されたMビットシーケンスを次に着信するMビットシーケンスと比較することによってデータ経路の較正を得ることである。この比較を行うため、データ経路上で出現する複数のMビットシーケンスが、直前のMビットシーケンスから生成された予測されたMビットシーケンスと比較される。予測されたMビットシーケンスが、次に着信するMビットシーケンスと一致する場合には、較正を受けているデータ経路に関して較正が得られている。予測されたMビットシーケンスが、次の着信するMビットシーケンスに一致しない場合には、較正は得られておらず、制御論理回路21が、較正を受けているデータ経路における遅延値を変更して、予測されたMビットシーケンスと次に着信するMビットシーケンスの間で一致を再び探す。より信頼のできる動作を得るため、データ経路上で出現するいくつかのMビットシーケンスに関してこの予測-比較プロセスが一致をもたらしたときに較正が示される。つまり、繰返しの比較が一致をもたらすとき、現在の遅延値が、較正をもたらすことが分かる。
【００３１】
好ましい実施形態では、制御論理回路21は、較正を受けるデータ経路に関してすべての可能な遅延値を実際にステップして、較正をもたらす遅延値を記録し、次に、較正をもたらした遅延値の中心に、または中心近くにある遅延値をそのデータ経路に関する最終遅延値として選択する。
【００３２】
本発明の別の態様は、クロック信号の立上り遷移および立下り遷移の所定のどちらか、例えば、立上りエッジで較正が行われるのを確実にすることである。これは、所定のクロック遷移に、例えば、立上り遷移に関連するMビットシーケンスに関して有効な予測値を生成し、また他方のクロック遷移に、例えば、立下り遷移に関連するMビットシーケンスに関して無効な予測値を生成することによって達せられる。較正が合わされるのが所望されないクロック遷移は、無効な予測された次のシーケンスを常に有するので、このクロックエッジに合わせた較正は、決して得られない。
【００３３】
図8に戻ると、較正を受けている1つのデータ経路、例えば、フラグが示されている。データ取込みレジスタ101への入力データは、フラグデータ経路に関する入力ラッチから、すなわち、図2のラッチ25から取られていることに留意されたい。また、本発明の例では、着信データは、4ビットのバースト(M=4)で提供されるものと想定し、そのために、データ取込みレジスタ101の4つのステージが存在する。同期パターンの4ビットシーケンスがレジスタ101の中に記憶されると、立下りシーケンス検出器103が、記憶された4ビットを検査して、システムが較正されるべきでないクロック信号の所望されない遷移で開始するビットシーケンスに一致しているかどうかを調べる。提示する例では、較正は、クロック信号の立上り遷移で得られるべきものと想定する。したがって、検出器103は、立下りクロック遷移に関連する前掲のテーブル2の左側の列の中の値に一致するビットシーケンスを認識した場合、ネクストステート生成器107に「失敗」信号を送る。また、ネクストステート生成器107は、レジスタ101の中に記憶されている現在のビットシーケンスを受け取り、そのビットシーケンスから、次の4ビットシーケンスが何であるかを予測する。
【００３４】
テーブル1および2は、レジスタ101の中の4ビットシーケンスに関する16の可能性、ならびにそれぞれの可能性に関する次の予測される4ビットシーケンスを示している。ネクストステート生成器107は、検出器103から「失敗」信号を受け取らなかった場合、正しい予測シーケンスを生成する。例えば、現在の4ビットシーケンスが、「1111」(テーブル1)である場合、ネクストステート生成器107は、予測される次のビットシーケンスとして「0101」パターンを生成する。他方、ネクストステート生成器107は、検出器103から「失敗」信号を受け取った場合、誤った予測シーケンスを生成する。例えば、現在の4ビットシーケンスが、「1011」(テーブル2)である場合、正しい予測される次のビットシーケンスは、「0010」であるはずである。しかし、「失敗」信号により、生成器107は、「0010」以外の4ビットパターンを生成するようにさせられ、したがって、データ経路の較正が得られないことが確実にされる。
【００３５】
ネクストステート生成器107は、図6で示すような4ビットシフトレジスタとして実装することができる。ネクストステート生成器107によってシード論理105から受け取られる「シード」値により、生成器107の出力は、Mビットシーケンスの同じ繰り返す2Nビットのパターンであるようになり、較正を受けるデータ経路上で出現するパターンより1つのMビットシーケンスだけ位相が先に進んでいることだけが異なっている。例えば、シード論理105は、「0101」という初期出力をもたらすよう、または初期シーケンス「1111」の後に第1のMビットシーケンスをもたらすようにネクストステート生成器107にシードを入れる（seed）ことが可能である。この後、ネクストステート生成器107は、較正パターンを生成するシフトレジスタと同じに動作して、較正パターンよりも常にMビット先に進んでいる。ネクストステート生成器の出力は、比較回路109に伝送され、またメモリコントローラ13に戻される(図1)。メモリコントローラ13への伝送は、コントローラ13の較正のために必要である。
【００３６】
比較回路109が、生成器107から受け取った予測された次のビットシーケンスをレジスタ101における次に着信する4ビットシーケンス、または現在の4ビットシーケンスと比較する。比較されるデータの一致が存在する場合、較正を受けているデータ経路上の着信データのタイミングが、クロック信号の正しいエッジと適切に合っていることが示される。一致が存在しない場合、そのような較正が得られていないことが示される。比較結果は、論理回路113に印加され、回路113は、データの一致が存在する場合、提示する例では、リング遅延、例えば、フラグデータ経路のためのリング遅延29に関する遅延値を記録する。前述したとおり、好ましい実施形態では、論理回路113は、すべての可能な遅延値をステップして、論理回路113が、遅延値のどれがデータ経路の較正をもたらしたかを記録するようにリング遅延を実際に制御する。すべての遅延値のステップを行った後、論理回路113は、信号経路較正をもたらした遅延値の範囲の中心に、または中心近くにある遅延値をリング遅延、例えば、リング遅延29に関する最終遅延値として設定する。
【００３７】
また、図8も、ネクストステート生成器107内部のパターン生成器にシードを入れて、生成器107が、較正を受けるデータ経路上で着信するのと同じ同期パターンを生成することができるようにするのに使用されるシード論理回路105を示している。検出器103および比較回路109は、データ経路較正が必要とされるとき、制御論理回路21によって生成されたイネーブル「較正書込み」信号（enabling "WRITE CALIBRATE" signal）も受け取る。タイミング生成器111が、着信クロック信号(図示する例ではCCLK)を受け取り、生成器107および比較回路109の動作のタイミングを適切にする。
【００３８】
本発明の例としての実施形態は、クロック信号の立上りエッジに合わせて較正することに関連して説明してきたが、クロック信号の立下りエッジに合わせて較正を行うことも可能であり、その場合は、テーブル1の左側の列の中のパターンが、検出器103によって検出されて「失敗」信号が生成され、したがって、生成器107において無効な4ビットのパターンを生成するのに使用され、一方、テーブル2の左側の列の中の4ビットのパターンは、次に着信する4ビットのパターンを予測するために使用される。
【００３９】
また、テーブル2の左側の列の中の4ビットのパターンは、本発明の別の態様、図1で示すメモリコントローラ13のタイミング較正においても使用することができる。以下の考察は、図8に示すのと同様の制御論理回路が、メモリコントローラ13に含まれるものと想定する。ただし、これは必須ではなく、本発明によるメモリデバイスおよび方法を使用して、メモリコントローラを較正するその他の方法も可能である。SLDRAMモジュール11a...11nによって行われるメモリ動作の適切なタイミングを確実にするため、メモリコントローラ13は、データ読取りまたはデータ書込みなどの信号のタイミングが、クロック信号CCLKおよびDCLKとの関係で適切にとられるように較正されなければならない。この目的で、メモリデバイスでネクストステート生成器107において(図8)、２０００年５月１０日出願の米国出願第０９／５６８，１５５号(弁理士整理番号M4065.0269)で説明されるタイプの2Nビット同期パターンが生成され、メモリコントローラ13に戻るデータ経路のそれぞれに印加される。前述したとおり、この出願で説明される1つの特定の16ビット同期パターンは、「1111010110010000」である。
【００４０】
図8を参照すると、メモリコントローラの較正中、2Nビット同期パターンのMビットシーケンスが、ネクストステート生成器107において生成され、メモリコントローラ13に戻るように伝送される。メモリコントローラ13は、自らの対応するリング遅延を調整して、自らの対応するコマンド経路CA0-9、データ経路DQ0-17、およびフラグ経路のそれぞれに関して自らのタイミングをクロック信号CCLKおよびDCLKと同期させるため、図8に示すのと同様の制御論理回路を含むことが可能である。
【００４１】
図4は、2Nビット同期パターンの連続ビットに関するデータエンベロープを、ラッチ25の中でそのデータをラッチするクロック信号CCLKとともに示している。データエンベロープと制御データクロックCCLKの相対タイミングを10の可能性CCLK1...10として、つまり、リング遅延29に関する10の可能な遅延値として示している。データエンベロープの始まりと終りは、データの誤ったサンプリングをもたらす可能性があるフラグ経路上のデータが不安定なところである。図示するとおり、信頼できるデータ取込みは、相対タイミング位置C4ないしC7で行われ、一方、信頼できないデータ取込みは、相対タイミング位置C1...C3およびC8...C10で行われる。以上の位置は、制御論理回路21の中で、同期パターンの予測された4ビットが、新たに着信した4ビットと一致した遅延値D4...D7として表される。図5は、以上のことが、制御論理回路21の中でどのように表されるかを示しており、遅延値D1...D3およびD8...D10が、シーケンス一致が認識されなかったことを表す「0」論理状態を示し、また遅延値D4...D7に関する論理状態「1」が、予測された4ビットシーケンスと次に受信された4ビットシーケンスの適切な一致を示している。簡明にするため、コマンドクロック信号CCLKに対するデータの10の相対遅延状態だけを示しているが、実際の実施の際には、図5に示すリング遅延29および遅延状態パターンに関してはるかに多くの可能な遅延ステージが存在するのが可能であることを理解されたい。
【００４２】
図5で示した遅延状態パターンが制御論理回路21によって作り出されると、回路21は、比較された4ビットシーケンスの一致をもたらした遅延値、例えば、D4...D7のほぼ中心にある遅延値をリング遅延29に関する最終遅延として選択する。図示する例では、最終遅延は、D5またはD6として選択されることになる。リング遅延29に関してこの値が設定されると、フラグデータ経路は、較正されている。
【００４３】
同じ較正手続きが、CMDデータ経路CAO-9のそれぞれ、およびDQバスのデータ経路のそれぞれにも適用され、DQバスのデータ経路に関しては、DQデータバスのデータ経路のそれぞれにおいて存在するラッチ59の中でデータをラッチするのにデータクロックDCLKが使用され、したがって、DQデータバスのデータ経路は、DCLKクロック信号との関係で整列されることだけが異なっている。
【００４４】
N=4である2Nビットパターンを生成し、予測して、繰り返す16ビットパターンをもたらすための回路を図6で示している。この回路は、ビット位置<0><1><2><3>を有する4ステージシフトレジスタ151、シフトレジスタ151の<0><1><2>出力にそれぞれ接続された3つの入力を有するNORゲート153、シフトレジスタ151の出力<3>およびNORゲート153の出力にそれぞれ接続された2つの入力を有する排他ORゲート155、ならびに排他ORゲート155の出力およびシフトレジスタ151の第1のステージ出力<0>にそれぞれ接続された一対の入力を有する排他ORゲート157を含む。排他ORゲート157の出力が、シフトレジスタ151のステージ<0>への入力として印加される。クロック信号CLKが、シフトレジスタ151に印加される。シフトレジスタ151には、ステージ<0><1><2><3>ですべて「0」のシードを初期に入れることができ、レジスタ151は、繰り返す16ビットパターン「1111010110010000」を生成する。回路を使用して繰り返すビットパターンを生成する代わりに、メモリコントローラ13(図1)およびネクストステート生成器107(図8)の中にパターンを記憶して、較正中に繰り返し読み出すことも可能である。
【００４５】
本発明は、次の4ビットシーケンスを予測するためのM=4であるMビットシーケンスに関連して説明してきたが、これは、どのように本発明を実施することができるかの一例に過ぎない。本発明は、繰り返す同期パターンの2Nビットより少ない任意の数のビットで使用することができ、偶数のビットシーケンスが好ましい。
【００４６】
前述した1つのデータ経路の較正は、隣接するデータピンおよび/またはデータ経路に印加された位相の合ったクロストーク成分および位相のずれたクロストーク成分を使用して行うことも可能である。このようにして、実際の使用の条件をより忠実に再現する条件下で、較正を得ることができる。したがって、例えば、特定のデータ経路、例えば、フラグが、図8に関連して説明したとおり較正されるとき、同じパターンを隣接するデータピンおよび/またはデータ経路に、例えば、CAO-9バスの隣接する経路に位相を合わせて、かつ/または位相をずらせて印加することができる。
【００４７】
また、較正を受けていない残りのデータ経路は、位相の合った較正信号および/または位相のずれた較正信号を使用して、前述した技術を使用していくつかのデータ経路を同時に較正することが可能である。例えば、データ経路の半分が「犠牲」として指定されて、図4-8に関連して前述した技術を使用して同時の較正を受け、一方、データ経路の残りの半分が、雑音源として指定されることが可能である。較正は、「犠牲」データ経路に対して同時に行われ、一方、雑音源のデータ経路は、交互の位相の合った較正信号および位相のずれた較正信号を受け取る。「犠牲」の較正の後、「犠牲」および「雑音源」のピンおよび/またはデータ経路を逆転させて、今度は、他方のデータ経路を前述した雑音源として使用して新しい「犠牲」に対して較正を行う。
【００４８】
較正構造を含み、前述したとおり動作するメモリデバイスを図9で示すタイプのプロセッサベースのシステムにおいて使用することができる。プロセッサベースのシステム90は、プロセッサ94、メモリ回路96、およびI/O(入力/出力)デバイス92を含む。メモリ回路96は、本発明に従って前述したとおり動作する較正構造を含むSLDRAMメモリ回路または任意の他のタイプのメモリ回路であることが可能である。さらに、プロセッサ94はそれ自体、本発明の較正構造を含むオンチップメモリデバイスを利用する集中プロセッサであることが可能である。さらに、メモリコントローラ13(図1)は、プロセッサ94とは別個であること、または本発明による前述したメモリ回路96の他の要素とともにプロセッサ94に組み込まれていること、またはプロセッサ94自体が、メモリコントローラ13として機能することが可能である。
【００４９】
以上の考察では、クロックサイクル当たり2回、すなわち、クロックの立上りエッジおよび立下りエッジでデータを同期する(すなわち、データを読み取る、または書き込む)メモリデバイスに関して本発明の装置および方法を説明してきた。ただし、本発明は、クロックサイクル当たり一回、例えば、クロックの立上りエッジまたは立下りエッジのどちらかでデータを同期するデバイスを含め、較正が行われる任意のメモリデバイスにおいて使用することができる。
【００５０】
本発明は、例としての実施形態に関連して説明し、図示してきたが、本発明の趣旨または範囲を逸脱することなく、多くの変形形態を実施することができ、等価形態で置き換えることができる。したがって、本発明は、以上の説明によって限定されるものと理解すべきではなく、頭記の特許請求の範囲だけによって限定される。
【図面の簡単な説明】
【図１】  本発明を使用することができるSLDRAMバストポロジを示す図である。
【図２】  図1で示したSLDRAMモジュールの一部分を示す図である。
【図３】  図2の回路の動作で使用されるタイミング信号の一部分を示す単純化したタイミング図である。
【図４】  図1のSLDRAMシステムを同期するのに使用される同期技術の例を示す図である。
【図５】  本発明で使用される同期のための受入れ可能な遅延値のパターンを示す図である。
【図６】  本発明で使用される2Nの16ビットコードを生成するための回路を表す図である。
【図７】  本発明で使用されるクロック信号および関連する2Nの16ビットコードを示す図である。
【図８】  本発明で使用されるデータ取込み-比較回路を示す図である。
【図９】  本発明による較正構造およびプロセス方法を用いるSLDRAMメモリを使用するプロセッサベースのシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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