(57)【特許請求の範囲】
【請求項１】
入力および出力を有するサンプル・アンド・ホールド回路であって、
前記入力と前記出力の間のノードに接続された、電荷を維持するための少なくとも１つの容量性要素と、
前記少なくとも１つの容量性要素を前記入力に選択的に接続するための少なくとも１つの入力スイッチと、
前記少なくとも１つの容量性要素を前記出力に選択的に接続するための少なくとも１つの出力スイッチと、
前記ノードに接続された増幅器とを含み、前記増幅器はオフセット電圧を有し、前記入力および出力スイッチの少なくとも１つの両端間の電圧降下が前記オフセット電圧に実質的に制限されており、サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオード（Ｄ０、Ｄ１）が前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの入力信号よりも低い電圧に結合され、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオードが前記増幅器の出力に結合され、サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオード（Ｄ２、Ｄ３）が前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの入力信号よりも高い電圧に結合され、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオードが前記増幅器の出力に結合される、サンプル・アンド・ホールド回路。
【請求項２】
前記サンプル・アンド・ホールド回路がストレージ・システムにおけるヘッド・バイアス回路用の前置増幅器の一部である請求項１に記載のサンプル・アンド・ホールド回路。
【請求項３】
前記入力および出力スイッチの少なくとも１つが前記入力または出力スイッチと並列な抵抗によって表される漏れ効果を有し、前記抵抗の両端間の電圧降下が前記オフセット電圧に制限される請求項１に記載のサンプル・アンド・ホールド回路。
【請求項４】
前記入力および出力スイッチの少なくとも１つに関連付けられた２つのスイッチをさらに備え、前記少なくとも２つのスイッチが、前記入力および出力スイッチの少なくとも１つにおける寄生ダイオードによる漏れ効果を低減するために前記入力および出力スイッチの前記少なくとも１つを前記ホールド・モードにおける前記増幅器の出力または前記サンプル・モードにおける標準電圧に選択的に接続する請求項１に記載のサンプル・アンド・ホールド回路。
【請求項５】
前記入力および出力スイッチの少なくとも１つの両端間の前記制限された電圧降下が前記サンプル・アンド・ホールド回路の漏れを低減する請求項１に記載のサンプル・アンド・ホールド回路。
【請求項６】
電荷を維持するための少なくとも１つの容量性要素を有するサンプル・アンド・ホールド回路における漏れを低減するための方法であって、
前記少なくとも１つの容量性要素を前記入力に選択的に接続するように少なくとも１つの入力スイッチを構成するステップと、
前記少なくとも１つの容量性要素を前記出力に選択的に接続するように少なくとも１つの出力スイッチを構成するステップと、
前記入力および出力スイッチの少なくとも１つの両端間の電圧降下を前記少なくとも１つの容量性要素に接続された増幅器のオフセット電圧に実質的に制限するステップと、
サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオードを前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの入力信号よりも低い電圧に結合し、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオードを前記増幅器の出力に結合することで、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオードの漏れ電流を実質的に制限し、そして、サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオードを前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの入力信号よりも高い電圧に結合し、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオードを前記増幅器の出力に結合することで、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオードの漏れ電流を実質的に制限するステップとを含む方法。
【請求項７】
前記入力および出力スイッチの少なくとも１つに関連付けられた少なくとも２つのスイッチを構成するステップをさらに含み、前記少なくとも２つのスイッチが、前記入力および出力スイッチの少なくとも１つにおける寄生ダイオードによる漏れ効果を低減するために前記入力および出力スイッチの前記少なくとも１つを前記ホールド・モードにおける前記増幅器の出力または前記サンプル・モードにおける標準電圧に選択的に接続する請求項６に記載の方法。
【請求項８】
磁気抵抗読取りヘッドと、
入力および出力を有するサンプル・アンド・ホールド回路とを備えるディスク・ドライブであって、前記サンプル・アンド・ホールド回路が、
（ｉ）入力と出力の間のノードに接続された、電荷を維持するための少なくとも１つの容量性要素と、
（ｉｉ）前記少なくとも１つの容量性要素を前記入力に選択的に接続するための少なくとも１つの入力スイッチと、
（ｉｉｉ）前記少なくとも１つの容量性要素を前記出力に選択的に接続するための少なくとも１つの出力スイッチと、
（ｉｖ）前記ノードに接続された増幅器であって、オフセット電圧を有し、前記入力および出力スイッチの少なくとも１つの両端間の電圧降下が前記オフセット電圧を制限する増幅器とを含み、サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオード（Ｄ０、Ｄ１）が前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの入力信号よりも低い電圧に結合され、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＮＭＯＳスイッチの寄生ドレイン及びソースダイオードが前記増幅器の出力に結合され、サンプル・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオード（Ｄ２、Ｄ３）が前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの入力信号よりも高い電圧に結合され、ホールド・モードにおいて、前記少なくとも１つの入力スイッチのＰＭＯＳスイッチの寄生ドレイン及びソースダイオードが前記増幅器の出力に結合される、ディスク・ドライブ。
【請求項９】
前記サンプル・アンド・ホールド回路がストレージ・システムにおけるヘッド・バイアス回路用の前置増幅器の一部である請求項８に記載のディスク・ドライブ。
【請求項１０】
前記入力および出力スイッチの少なくとも１つが、前記入力または出力スイッチと並列な抵抗によって表されている漏れ効果を有し、前記抵抗の両端間の電圧降下が前記オフセット電圧に制限される請求項８に記載のディスク・ドライブ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にサンプル・アンド・ホールド回路に関し、より詳細には、より長いホールド時間を与えるサンプル・アンド・ホールド回路に関する。
【背景技術】
【０００２】
ディスク・ドライブは一般に高いデータ密度をサポートするために磁気抵抗読取りヘッドを使用する。これらの磁気抵抗ヘッドは動作するために（一般に前置増幅器によって与えられる）ＤＣバイアスを必要とする。しかし、モバイル用途において、電力消費は重要な問題である。したがって、モバイル用途に対するディスク・ドライブの電力消費を低減するためのいくつかの技法が提案または示唆されている。また、センサの寿命を延ばすために磁気抵抗ヘッドのバイアスを時間経過とともに変化させる。たとえば、短い書込み読取り間遷移時間を維持しながらディスクへデータを書き込むときに読取りヘッドのバイアス制御回路の電源を切ることを可能にするためのサンプル・アンド・ホールド回路が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
サンプル・アンド・ホールド回路の１つの提案された実装において、ディスク・ドライブの電力消費は効果的に低減されたが、最大ホールド時間はスイッチ漏れ経路のために３０マイクロ秒程度に過ぎなかった。しかし、いくつかの用途に対して、より長いホールド時間が必要なことがある。したがって、より長いホールド時間を持つサンプル・アンド・ホールド技術を有するディスク・ドライブが必要である。改善された読取り書込み間および書込み読取り間モード遷移を与えるサンプル・アンド・ホールド技術を使用したディスク・ドライブがさらに必要である。
【課題を解決するための手段】
【０００４】
概して、より長いホールド時間を与えるサンプル・アンド・ホールド回路が開示される。開示されるサンプル・アンド・ホールド回路は改善された書込み読取り間モード遷移を与えるためにディスク・ドライブで使用することができる。サンプル・アンド・ホールド回路は入力および出力を有し、電荷を維持するための少なくとも１つの容量性要素を含む。容量性要素は入力と出力の間のノードに接続される。サンプル・アンド・ホールド回路は、容量性要素を入力に選択的に接続するための少なくとも１つの入力スイッチおよび容量性要素を出力に選択的に接続するための少なくとも１つの出力スイッチを含む。さらに、増幅器が複数のノードに接続され、オフセット電圧を有する。このようにして、入力および出力スイッチの少なくとも１つの一方の両端間の電圧降下がオフセット電圧に制限される。
【０００５】
プロセスの観点から、電荷を低減するための少なくとも１つの容量性要素を有するサンプル・アンド・ホールド回路における漏れを低減するための方法が提供される。本方法は、（ｉ）少なくとも１つの容量性要素を入力に選択的に接続するように少なくとも１つの入力スイッチを構成する工程と、（ｉｉ）少なくとも１つの容量性要素を出力に選択的に接続するように少なくとも１つの出力スイッチを構成する工程と、（ｉｉｉ）入力または出力スイッチの少なくとも１つの両端間の電圧降下を入力または出力ノードに接続された増幅器のオフセット電圧に制限する工程とを備える。
【０００６】
開示されるサンプル・アンド・ホールド回路は、たとえば、ストレージ・システムにおけるヘッド・バイアス回路用の前置増幅器で使用することができる。さらなる改変形において、サンプル・アンド・ホールド回路は、入力および出力スイッチにおける寄生ダイオードによる漏れ効果を低減するために、入力および出力スイッチの少なくとも１つをホールド・モードにおける増幅器の出力か、または読取りモードにおける標準電圧に選択的に接続する少なくとも２つのスイッチを含む。
【０００７】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は以下の詳細な記載および図面を参照することによって得られるであろう。
【発明を実施するための最良の形態】
【０００８】
図１は従来の前置増幅器ヘッド・バイアス回路１００の概略図である。前置増幅器ヘッド・バイアス回路１００は、たとえば、読取り用の磁気抵抗センサをバイアスするためにディスク・ドライブで使用することができる。図１に示すように、前置増幅器ヘッド・バイアス回路１００はトランスコンダクタンス（ＧＭ）セル１１０、短い読取りヘッド・バイアス（ＳＭＲ）スイッチ１３０と並列なバイアス・コンデンサ１２０、およびヘッド・セル１５０を含む。ヘッド・セル１５０の出力は読取りヘッド（図示せず）に与えられる。したがって、ヘッド・セル１５０の正および負出力は両方ともＤＣバイアスおよびデータ信号を搬送する。概して、トランスコンダクタンス・セル１１０は知られている様式で入力電圧を取り、出力電流を生成する。読取りモードにおいて、フィードバック・ループ１６０はヘッドＤＣ電圧をトランスコンダクタンス・セル１１０の正入力で設定されるＳＥＴ＿ＢＩＡＳレベルにするためにトランスコンダクタンス・セル１１０の負入力に接続される。バイアス・ループ１４０のバンド幅はデータ波形の歪みを防ぐためにデータ・スペクトルよりも低く設定される。読取りヘッド寿命を最大にし、電力損を最小にするために、ヘッド・バイアスはディスクからデータを読んでいないときにスイッチＳＲＭ１３０によってオフにされる。内部バイアス・レベル（ＶＢＩＡＳ）は次の読取り期間の開始時に復元されなければならない。
【０００９】
書込み読取り間仕様（空モバイル・ドライブに対して１２５ｎｓ未満など）に合わせるために、ＶＢＩＡＳを各読取り期間の開始時に再取得しなければならない場合（その場合、ループ帯域幅が読取り期間の残りに対して低減される）、高電力の広いバンド幅ループ１６０が必要である。ループ電力損および複雑度は、次の読取り期間の開始時に適正なバイアス・レベルにヘッドを迅速に設定することができるようにＶＢＩＡＳの値が書込みモード中に保存される場合に著しく低減することができる。
【００１０】
デジタルまたはアナログ方法はＶＢＩＡＳを保存することができる。デジタル手法（ストレージ・レジスタまたはアップ／ダウン・カウンタ、デジタル・アナログ変換（ＤＡＣ）、および比較器）は無制限のホールド時間を与える。アナログ手法は、少ない面積および電力を取るサンプル・アンド・ホールド回路を使用する。しかし、アナログ手法では、、過大なＶＢＩＡＳドリフトなしに書込みモードにおいて２００マイクロ秒程度のホールド時間を与えるように注意しなければならない。本発明は、たとえば、厳しい面積および電力制約に合わせながら、アナログサンプル・アンド・ホールド回路を２００マイクロ秒程度の値に拡張する。
【００１１】
図２は書込みモードにある間に定常状態読取りモードＶＢＩＡＳ電圧を保持するための従来のサンプル・アンド・ホールド回路２００を示す。サンプル・アンド・ホールド回路２００は一般に金属酸化物半導体（ＭＯＳ）スイッチを使用して構築される。図２に示すように、コンデンサＣ０はＧＭセル１１０およびスイッチＳ０において生成された電気雑音をフィルタリングする。スイッチＳ１は、ヘッド・セルに送られるバイアス電圧に過大な雑音を追加しないように閉じられたときに低い抵抗を有しなければならない。スイッチＳ１は一般に、電源切断（開）時に著しい漏れを有する短チャネルＭＯＳデバイスを使用して構築される。図２に示すように、抵抗ＲＬＥＡＫ０およびＲＬＥＡＫ１によって表わされる切断状態における漏れは、スイッチＳ０およびＳ１が開のときにコンデンサＣ０上に保持される電圧を変化（ドループ）させる。ドループ速度は、コンデンサ電圧が所与の誤り帯内に留まる時間の長さを制限する。
【００１２】
前置増幅器ヘッド・バイアス回路１００が書込みモードにある間、スイッチＳＲＭ１３０はヘッド・セル・バイアス入力を接地に保つ。読取りモードの開始時、スイッチＳＲＭ１３０は開き、スイッチＳ０およびＳ１は閉じる。コンデンサＣ０上の電荷の一部は、スイッチＳ１が閉じているときにヘッド・セル・バイアス線容量に再分配する。ループはここでコンデンサＣ０の両端間の電圧を定常状態レベルに復元しなければならない。
【００１３】
したがって、図２のサンプル・アンド・ホールド回路２００は、ＲＬＥＡＫ０およびＲＬＥＡＫ１によって表される漏れ経路のために十分なホールド時間を与えない。本発明の一態様によれば、図１の前置増幅器ヘッド・バイアス回路１００は、ホールド・スイッチ漏れ電流を低減するためにサンプル・アンド・ホールド・ノードを駆動し、それによって２００マイクロ秒程度のホールド時間を与えるように改変される。したがって、改変された前置増幅器ヘッド・バイアス電流を組み込んだディスク・ドライブは最高２００マイクロ秒間書込みモードを維持することができる。このようにして、本発明による前置増幅器ヘッド・バイアス回路は、（ｉ）より低い電力損、（ｉｉ）より迅速な書込み読取り間モード遷移、および（ｉｉｉ）より長いホールド・モード（２００マイクロ秒程度）を同時に与える。
【００１４】
図３は本発明による低漏れを有するサンプル・アンド・ホールド回路３００を示す。サンプル・アンド・ホールド回路３００はスイッチ・オフ漏れおよびヘッド・セル・バイアス線容量の効果を低減する。図３に示すように、図２からのサンプル・アンド・ホールドスイッチＳ０およびＳ１の各々は、それぞれ直列の２つのスイッチＳ０およびＳ１、およびＳ２およびＳ３によって置き換えられている。読取りモードにおいて、スイッチＳ０、Ｓ１、Ｓ１およびＳ３は閉じられ、スイッチＳＲＭ、Ｓ４、およびＳ５は開いている。フィードバック・ループはコンデンサＣ０を意図された値に充電する。
【００１５】
書込みモードにおいて、スイッチＳ０〜Ｓ３は開き、スイッチＳ４、Ｓ５、およびＳＲＭは閉じられる。本発明によれば、増幅器Ａ１はコンデンサＣ０を追跡するためにノードＮ１およびＮ２を駆動する。このようにして、ＲＬＥＡＫ１およびＲＬＥＡＫ２の両端間の電圧は（ボルトではなくミリボルト程度の）増幅器Ａ１のオフセット電圧に低減される。したがって、スイッチＳ１およびＳ２が開かれるとき、抵抗ＲＬＥＡＫ１およびＲＬＥＡＫ２の両端間には小さい電圧降下しかなく、抵抗を通る電流は極めて少ない（それによって漏れを著しく低減する）。増幅器Ａ１は、たとえば、増幅器Ａ１の小さい入力電流が回路動作にほとんど影響を及ぼさないようにＭＯＳ増幅器として実現することができる。新しいトポロジは、最短チャネル長のスイッチが、バイアス・レベルを保持しているときに過大な信号ドループなしにヘッド・バイアス信号に加えられる雑音を最小にすることを可能にする。
【００１６】
適切なスイッチ順序付けはコンデンサＣ０とヘッド・セル容量の間で分ける始動電荷をなくすことができる。たとえば、読取りモードの開始時、スイッチＳ３を閉じる前に、まずスイッチＳＲＭを開くことができる。次いで増幅器Ａ１は、コンデンサＣ０が電荷を失うことなくコンデンサＣ０上の電圧に等しくなるようにヘッド・セル容量を充電する。その後、スイッチＳ４およびＳ５は開かれ、スイッチＳ０〜Ｓ２は閉じてヘッド・バイアス・フィードバック・ループを完成する。
【００１７】
図４は本発明による低漏れを有する代替サンプル・アンド・ホールド回路４００を示す。図４のサンプル・アンド・ホールド回路４００は前置増幅器用途の簡略形であり、スイッチＳ０が取り外されている。図４のサンプル・アンド・ホールド回路４００は、図１のＧＭセル１１０が高インピーダンスの電流源出力を有することを認識する。ホールド・モードにあるとき、増幅器Ａ１はホールド・モードから閉ループ・モードに変わるときの遷移を最小にするためにＧＭセル１１０の出力を閉ループの近くに維持する。増幅器Ａ１は抵抗ＲＬＥＡＫ１およびＲＬＥＡＫ２を通る漏れを制御し、抵抗ＲＬＥＡＫ３を通るドリフトが最小になるような電流を供給する。
【００１８】
サンプル・アンド・ホールド回路３００、４００のスイッチの漏れは、ＭＯＳデバイスのドレイン・ソース間経路の漏れ効果に起因する抵抗ＲＬＥＡＫ０〜ＲＬＥＡＫ３によって図３および図４において表されることに留意されたい。しかし、そのようなドレイン・ソース間漏れ効果に加えて、ＭＯＳデバイスにおける寄生ダイオードによる漏れ効果もある。たとえば、図３および図４のサンプル・アンド・ホールド回路３００、４００では、寄生ダイオード漏れ効果がある。
【００１９】
図５は本発明のサンプル・アンド・ホールド回路３００、４００で使用するのに適した例示的なＣＭＯＳスイッチ５００の概略図である。図５に示すように、スイッチ・オフ抵抗に加えて、トランジスタもＤ０−Ｄ３として示された寄生ドレインおよびソース・ダイオードを有する。ＮＴＵＢは入力信号よりも正である電圧に結ばれ（一般にＶＣＣ、ＶＤＤに結ばれ）、したがってダイオードＤ０およびＤ１は信号ＩＮおよびＯＵＴを電源に向って上に引く傾向がある。ＰＴＵＢは、入力信号よりも負である電圧に結ばれ（一般に接地に結ばれ）、したがってダイオードＤ２およびＤ３は信号ＩＮおよびＯＵＴを接地に向って引く傾向がある。ダイオード漏れ電流の正味効果は、温度およびプロセスによる漏れの変動のために予測することが困難である。
【００２０】
したがって、本発明の別の態様によれば、ＭＯＳデバイスにおけるドレイン・ソース間経路と寄生ダイオードの両方の漏れ効果を低減するサンプル・アンド・ホールド回路６００が提供される。図６は本発明による低漏れを有する代替サンプル・アンド・ホールド回路６００を示す。図５に示すＮＴＵＢおよびＰＴＵＢは概して、前置増幅器に使用される三重ウェル・プロセスにおける基板から接合絶縁される。
【００２１】
図６のサンプル・アンド・ホールド回路６００は、有利には、分離されたタブを使用してホールド・モードにおける漏れ電流を低減することができることを認識する。図６に示すように、サンプル・アンド・ホールド回路６００は、ＭＯＳスイッチＳ１〜Ｓ３が増幅器Ａ１の出力に接続されるか、標準電圧（ＶＰＯＳおよびＶＮＥＧ）に接続されるかどうかを制御するための４つのスイッチ６１１〜６１４を含む。４つのスイッチ６１１〜６１４はそれぞれ図５に示されるＣＭＯＳスイッチ５００として実施することができる。
【００２２】
サンプル・モードにおいて、４つのスイッチ６１１〜６１４は、寄生ダイオードＤ０〜Ｄ３が入力／出力信号範囲に対して逆バイアスされることを保証するために、標準電圧（ＶＰＯＳおよびＶＮＥＧ）を選択し、それによってタブを標準電圧に接続するように構成される。ホールド・モードにおいて、４つのスイッチ６１１〜６１４は、スイッチ・トランジスタ・タブおよびノードＮ１およびＮ２を駆動する増幅器Ａ１のアウトを選択するように構成される。したがって、ホールド・モードにおいて、Ｓ１およびＳ２およびそれらの寄生ダイオードの両端間の電圧はすべて増幅器Ａ１のオフセット電圧に低減される。サンプル・モードにおいて、スイッチＳ１〜Ｓ３は閉じられ、スイッチＳ４およびＳ５は開であり、スイッチ６１１〜６１４はタブをＶＰＯＳおよびＶＮＥＧに接続する。
【００２３】
スイッチＳ０は、サンプル・アンド・ホールド回路６００が図３および図４について上述した様式で、ＧＭセル１１０よりも低いインピーダンス源から駆動されたときに図６のサンプル・アンド・ホールド回路６００の代替実装形態に含めることができる。サンプル・アンド・ホールド回路６００のそのような代替実装形態において、スイッチＳ０のタブはスイッチＳ３と同様の様式で、直接ＶＮＥＧおよびＶＰＯＳに接続される。
【００２４】
本明細書で図示および説明した実施形態および変更形態は本発明の原理を例示するものにすぎず、本発明の範囲および趣旨から逸脱することなく当分野の技術者が様々な改変を実装することができることを理解されたい。
【図面の簡単な説明】
【００２５】
【図１】従来の前置増幅器ヘッド・バイアス回路の概略図である。
【図２】図１の前置増幅器で使用することができる従来のサンプル・アンド・ホールド回路の概略図である。
【図３】本発明による低漏れを有するサンプル・アンド・ホールド回路を示す図である。
【図４】本発明による低漏れを有する代替サンプル・アンド・ホールド回路を示す図である。
【図５】本発明のサンプル・アンド・ホールド回路で使用するのに適した例示的なＣＭＯＳスイッチの概略図である。
【図６】本発明による低漏れを有する代替サンプル・アンド・ホールド回路を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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