(57)【特許請求の範囲】
【請求項１】
交流電源の交流電力を直流電力に変換する整流回路と、該整流回路に接続された入力平滑コンデンサと、該入力平滑コンデンサに対して直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの２次巻線に接続され且つ直流出力を発生する整流平滑回路と、前記主スイッチング素子をオン・オフ制御する制御回路とを備え、前記制御回路は、前記トランスのリセット期間の終了後に前記主スイッチング素子をオン状態にし、前記整流平滑回路の出力電圧のレベルが基準電圧のレベルを超えたときに前記主スイッチング素子をオフ状態にするスイッチング電源装置において、
前記整流回路と前記入力平滑コンデンサとの間に接続されたリアクトルと、前記トランスの１次巻線と並列に接続された帰還コンデンサと、該帰還コンデンサと直列に接続された補助スイッチング素子とを備え、
前記主スイッチング素子がオフ状態のとき、前記トランスの１次巻線に発生する逆起電力により前記帰還コンデンサが充電され、
前記主スイッチング素子がオンした後に前記補助スイッチング素子がオン状態となり、前記リアクトルと前記帰還コンデンサと前記整流回路との閉回路が形成され、
前記制御回路は、前記主スイッチング素子のオン後遅延時間が経過した後に前記補助スイッチング素子にオン信号を付与し、且つ前記主スイッチング素子をオフにすると共に、前記補助スイッチング素子もオフにし、
前記補助スイッチング素子のオン期間は、前記主スイッチング素子のオン期間より短くなり、
過電流時又は軽負荷時に前記主スイッチング素子のオン期間が前記遅延時間よりも短くなると、前記補助スイッチング素子がオンしないことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源装置、特に少ない部品点数で入力力率を向上できるスイッチング電源装置に属する。
【０００２】
【従来の技術】
従来から一般的に広く使用されているフライバック方式のスイッチング電源装置を図５に示す。図５に示すスイッチング電源装置は、交流電源(1)の交流電圧ＶACを直流電圧ＶDCに変換する整流回路としての整流ブリッジ回路(2)と、整流ブリッジ回路(2)に接続された入力平滑コンデンサ(3)と、１次巻線(4a)及び２次巻線(4b)を有するトランス(4)と、主スイッチング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(5)と、整流ダイオード(6)及び平滑コンデンサ(7)を有する整流平滑回路(8)と、整流平滑回路(8)の出力電圧ＶOを検出する電圧検出回路(9)と、電圧検出回路(9)の検出信号によりＭＯＳ-ＦＥＴ(5)をオン・オフ制御する制御回路(10)とを備えている。トランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)は入力平滑コンデンサ(3)に対して直列に接続される。整流平滑回路(8)は、トランス(4)の２次巻線(4b)に接続され、電圧ＶOの直流電力を発生する。制御回路(10)は、トランス(4)のリセット期間の終了後にＭＯＳ-ＦＥＴ(5)をオン状態にし、電圧検出回路(9)の検出信号の電圧レベルが出力電圧ＶOの目標値を規定する基準電圧のレベルを超えたときにＭＯＳ-ＦＥＴ(5)をオフ状態にすることにより、整流平滑回路(8)から出力される直流出力電圧ＶOのレベルを一定に保持する。
【０００３】
図５に示すスイッチング電源装置の動作は以下の通りである。交流電源(1)から図６(Ａ)に示す交流電圧ＶACが整流ブリッジ回路(2)に印加されると、整流ブリッジ回路(2)の出力端子から図６(Ｂ)の破線に示す全波整流電圧ＶDCが発生する。整流ブリッジ回路(2)の全波整流電圧ＶDCは、入力平滑コンデンサ(3)により平滑化され、その両端の電圧ＶC1が図６(Ｂ)の実線に示すようになる。ここで、期間ｔ1では入力平滑コンデンサ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される全波整流電圧ＶDCよりも低いため、整流ブリッジ回路(2)から入力平滑コンデンサ(3)に図６(Ｃ)に示す充電電流ＩC1が流れる。逆に、期間ｔ2では入力平滑コンデンサ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される全波整流電圧ＶDCよりも高くなるため、入力平滑コンデンサ(3)には充電電流ＩC1が流れず、入力平滑コンデンサ(3)からトランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)に放電電流が流れる。したがって、交流電源(1)と整流ブリッジ回路(2)との間に流れる交流電流ＩACは図６(Ｄ)に示すように交流電圧ＶACの最大値近傍のみに流れる。
【０００４】
図７(Ｅ)に示すように、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥＴ(5)がオン状態になると、入力平滑コンデンサ(3)からトランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流が流れ、トランス(4)にエネルギが蓄積される。これにより、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下すると共にドレイン電流ＩQ1が図７(Ｄ)に示すように直線的に上昇する。このとき、整流平滑回路(8)を構成する整流ダイオード(6)に逆方向の電圧が印加されて非導通状態となるから、トランス(4)の２次巻線(4b)へのエネルギの伝達は行なわれない。
【０００５】
次に、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲート端子に付与される制御パルス信号ＶGが図７(Ｅ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(5)がオン状態からオフ状態になると、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の電圧ＶQ1が入力平滑コンデンサ(3)の電圧ＶC1の最大値まで急速に上昇すると共にドレイン電流ＩQ1が図７(Ｄ)に示すようにゼロとなる。これにより、トランス(4)の２次巻線(4b)から整流平滑回路(8)の整流ダイオード(6)に順方向の電圧が印加されて導通状態となるので、トランス(4)に蓄積されたエネルギが２次巻線(4b)から整流平滑回路(8)に供給され、トランス(4)がリセットされる。このとき、トランス(4)の１次巻線(4a)に発生する逆起電力によりフライバック電圧が発生する。そして、トランス(4)のリセット期間が終了すると、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。なお、図７(Ａ)及び(Ｂ)はそれぞれ交流電源(1)の交流電圧ＶAC及び交流電流ＩACを示す。
【０００６】
【発明が解決しようとする課題】
図５に示す従来のスイッチング電源装置では、図６(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される全波整流電圧ＶDCよりも低い期間ｔ1のみに入力平滑コンデンサ(3)への充電電流ＩC1が流れる。したがって、図６(Ａ)に示す交流電源(1)の交流電圧ＶACに対して交流電流ＩACが図６(Ｄ)に示すように交流電圧ＶACの最大値近傍にしか流れず、導通角が狭くなるため、入力力率が０.５〜０.６程度と低い欠点があった。この欠点を解消するために、整流ブリッジ回路(2)と入力平滑コンデンサ(3)との間に昇圧チョッパ回路等を挿入して入力力率を１.０に向上したＰＦＣコンバータ等が提案されているが、昇圧チョッパ回路のスイッチング制御を行なう回路を別個に設ける必要があり、部品点数が増加して回路構成が複雑になる問題点があった。
【０００７】
そこで、本発明では少ない部品点数で入力力率を向上できるスイッチング電源装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるスイッチング電源装置は、交流電源(1)の交流電力を直流電力に変換する整流回路(2)と、整流回路(2)に接続された入力平滑コンデンサ(3)と、入力平滑コンデンサ(3)に対して直列に接続されたトランス(4)の１次巻線(4a)及び主スイッチング素子(5)と、トランス(4)の２次巻線(4b)に接続され且つ直流出力(VO)を発生する整流平滑回路(8)と、主スイッチング素子(5)をオン・オフ制御する制御回路(10)とを備えている。制御回路(10)は、トランス(4)のリセット期間の終了後に主スイッチング素子(5)をオン状態にし、整流平滑回路(8)の出力電圧(VO)のレベルが基準電圧のレベルを超えたときに主スイッチング素子(5)をオフ状態にする。本発明のスイッチング電源装置では、整流回路(2)と入力平滑コンデンサ(3)との間に接続されたリアクトル（第１のエネルギ蓄積手段）(11)と、トランス(4)の１次巻線(4a)と並列に接続された帰還コンデンサ（第２のエネルギ蓄積手段）(12)と、帰還コンデンサ(12)と直列に接続された補助スイッチング素子(13)とを備え、主スイッチング素子(5)がオフ状態のときにトランス(4)の１次巻線(4a)に発生する逆起電力により帰還コンデンサ(12)が充電され、主スイッチング素子(5)がオンした後に補助スイッチング素子(13)がオン状態となり、リアクトル(11)と帰還コンデンサ(12)と整流回路(2)との閉回路が形成される。制御回路(10)は、主スイッチング素子(5)がオン後の所定の遅延時間(tD)が経過した後に補助スイッチング素子(13)にオン信号を付与し、且つ主スイッチング素子(5)をオフすると共に、補助スイッチング素子(13)もオフする。補助スイッチング素子(13)のオン期間は、主スイッチング素子(5)のオン期間より短くなり、過電流時又は軽負荷時に主スイッチング素子(5)のオン期間が遅延時間(tD)よりも短くなると、補助スイッチング素子(13)がオンしない。
【０００９】
主スイッチング素子(5)のオフ期間中は、トランス(4)の１次巻線(4a)に発生する逆起電力により第２のエネルギ蓄積手段(12)が充電される。続いて、主スイッチング素子(5)をオンした後に補助スイッチング素子(13)をオン状態にすると、第１のエネルギ蓄積手段(11)と第２のエネルギ蓄積手段(12)と整流回路(2)との閉回路が形成されるので、第２のエネルギ蓄積手段(12)の充電電圧と整流回路(2)の出力電圧との和電圧が第１のエネルギ蓄積手段(11)に印加され、エネルギが蓄積される。次に、主スイッチング素子(5)がオフ状態になると、第１のエネルギ蓄積手段(11)に蓄積されたエネルギが放出され、入力平滑コンデンサ(3)を充電する電流が流れる。これにより、入力電圧が入力平滑コンデンサ(3)の電圧より小さい場合でも入力電流が流れて導通角が広がるので、２つのエネルギ蓄積手段と１つのスイッチング素子を追加する程度の少ない部品点数で入力力率を向上することができる。
【００１０】
本発明では、第１のエネルギ蓄積手段は、リアクトル(11)であり、第２のエネルギ蓄積手段は、コンデンサ(12)である。また、リアクトル(11)と入力平滑コンデンサ(3)との間に整流素子(14)が接続されている。また、主スイッチング素子(5)がオンしてから遅延時間(tD)が経過した後に補助スイッチング素子(13)をオン状態にすることにより、補助スイッチング素子(13)のオン期間が主スイッチング素子(5)のオン期間よりも短くなるので、過電流時又は軽負荷時等で主スイッチング素子(5)のオン期間が遅延時間(tD)より短くなると、補助スイッチング素子(13)がオンしないため、昇圧動作が行なわれず、入力平滑コンデンサ(3)の電圧の異常な上昇を防止することができる。更に、補助スイッチング素子(13)の両主端子間に整流素子(13a)を接続してもよい。
【００１１】
【発明の実施の形態】
以下、本発明によるスイッチング電源装置の一実施の形態を図１〜図４に基づいて説明する。但し、これらの図面では図５〜図７と実質的に同一の箇所には同一の符号を付し、その説明を省略する。
本実施の形態のスイッチング電源装置は、図１に示すように、整流ブリッジ回路(2)と入力平滑コンデンサ(3)との間に接続された第１のエネルギ蓄積手段としての昇圧リアクトル(11)と、トランス(4)の１次巻線(4a)と並列に接続された第２のエネルギ蓄積手段としての帰還コンデンサ(12)と、帰還コンデンサ(12)と直列に接続された補助スイッチング素子としての昇圧用ＭＯＳ-ＦＥＴ(13)と、昇圧リアクトル(11)と入力平滑コンデンサ(3)との間に接続された整流素子としてのダイオード(14)とを備えている。昇圧用ＭＯＳ-ＦＥＴ(13)内のドレイン−ソース間には破線で示す寄生ダイオード(13a)が形成されている。制御回路(10)は、ＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1を付与してから遅延時間ｔDが経過した後、昇圧用ＭＯＳ-ＦＥＴ(13)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG2を付与する。したがって、昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間はＭＯＳ-ＦＥＴ(5)のオン期間よりも短くなる。その他の構成は、図５に示す従来のスイッチング電源装置と略同様である。
【００１２】
図１に示す構成において、交流電源(1)から整流ブリッジ回路(2)に図２(Ａ)に示す交流電圧ＶACが印加されると、整流ブリッジ回路(2)の出力端子から図２(Ｃ)及び図３(Ａ)に示す全波整流電圧ＶDCが発生する。図４(Ｅ)及び(Ｄ)に示すように、制御回路(10)からＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)の各ゲート端子に付与される制御パルス信号ＶG1,ＶG2が共に低い電圧(Ｌ)レベルでオフ状態のときは、ＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間中に昇圧リアクトル(11)に蓄積されたエネルギが放出され、ダイオード(14)を介して入力平滑コンデンサ(3)に充電電流が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ示すように昇圧リアクトル(11)及びダイオード(14)の電流ＩL1,ＩD1が直線的に減少して行くと共に、昇圧リアクトル(11)とダイオード(14)との接続点の電圧Ｖ1が図３(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1に略等しい値に固定される。したがって、昇圧リアクトル(11)の両端の電圧ＶL1は図３(Ｂ)に示すように電圧Ｖ1と全波整流電圧ＶDCとの差電圧となる。また、ＭＯＳ-ＦＥＴ(5)がオフしたときにトランス(4)の１次巻線(4a)に発生するフライバック電圧によりダイオード(14)及び寄生ダイオード(13a)を介して帰還コンデンサ(12)が充電されるので、図３(Ｄ)に示すように帰還コンデンサ(12)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接続点の電圧Ｖ2は図３(Ｃ)に示す昇圧リアクトル(11)とダイオード(14)との接続点の電圧Ｖ1よりも高くなる。このとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の電圧ＶQ1は図３(Ｅ)に示すように入力平滑コンデンサ(3)の電圧ＶC1の最大値に略等しい値を保持し、ドレイン電流ＩQ1は図４(Ｃ)に示すようにゼロであるから、トランス(4)の２次巻線(4b)から整流平滑回路(8)の整流ダイオード(6)に順方向の電圧が印加されて導通状態となり、ＭＯＳ-ＦＥＴ(5)のオン期間中にトランス(4)に蓄積されたエネルギが２次巻線(4b)から整流平滑回路(8)に供給される。
【００１３】
図４(Ｅ)に示すように、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ(5)がオン状態になると、入力平滑コンデンサ(3)からトランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流が流れ、トランス(4)にエネルギが蓄積される。これにより、図３(Ｅ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下して昇圧用ＭＯＳ-ＦＥＴ(13)のソース端子の電圧が接地電位まで低下すると共に、ＭＯＳ-ＦＥＴ(5)のドレイン電流ＩQ1が図４(Ｃ)に示すように直線的に上昇する。このとき、整流平滑回路(8)を構成する整流ダイオード(6)に逆方向の電圧が印加されて非導通状態となるから、トランス(4)の２次巻線(4b)へのエネルギの伝達は行なわれない。ＭＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔDが経過すると、図４(Ｄ)に示すように制御回路(10)から昇圧用ＭＯＳ-ＦＥＴ(13)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG2が付与され、昇圧用ＭＯＳ-ＦＥＴ(13)がオン状態となる。このとき、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブリッジ回路(2)との閉回路が形成されるので、帰還コンデンサ(12)の充電電圧ＶC2と整流ブリッジ回路(2)の全波整流電圧ＶDCとの和電圧が昇圧リアクトル(11)に印加されてエネルギが蓄積され、図４(Ｂ)に示すように昇圧リアクトル(11)に流れる電流ＩL1が直線的に上昇する。
【００１４】
次に、図４(Ｅ)及び(Ｄ)に示すように制御回路(10)からＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)の各ゲート端子に低い電圧(Ｌ)レベルの制御パルス信号ＶG1,ＶG2が付与されて共にオフ状態になると、昇圧リアクトル(11)に蓄積されたエネルギが放出され、ダイオード(14)を介して入力平滑コンデンサ(3)に充電電流が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ示すように昇圧リアクトル(11)及びダイオード(14)の電流ＩL1,ＩD1が直線的に減少して行くと共に、昇圧リアクトル(11)とダイオード(14)との接続点の電圧Ｖ1が図３(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1に略等しい値に固定される。また、トランス(4)の１次巻線(4a)に発生するフライバック電圧によりダイオード(14)及び寄生ダイオード(13a)を介して帰還コンデンサ(12)が充電され、図３(Ｄ)に示すように帰還コンデンサ(12)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接続点の電圧Ｖ2が図３(Ｃ)に示す昇圧リアクトル(11)とダイオード(14)との接続点の電圧Ｖ1よりも高くなる。このとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の電圧ＶQ1は図３(Ｅ)に示すように０[Ｖ]から入力平滑コンデンサ(3)の電圧ＶC1の最大値に略等しい値まで急速に上昇し、ＭＯＳ-ＦＥＴ(5)に流れるドレイン電流ＩQ1は図４(Ｃ)に示すようにゼロとなるから、トランス(4)の２次巻線(4b)から整流平滑回路(8)の整流ダイオード(6)に順方向の電圧が印加されて導通状態となり、トランス(4)に蓄積されたエネルギが２次巻線(4b)から整流平滑回路(8)に供給される。以上の動作が繰り返されることにより、整流ブリッジ回路(2)から入力平滑コンデンサ(3)に流れる電流の平均値が正弦波状となるので、図２(Ｂ)に示すように交流電源(1)と整流ブリッジ回路(2)との間に流れる交流電流ＩACが図２(Ａ)に示す交流電圧ＶACと同位相の正弦波となる。
【００１５】
本実施の形態では、ＭＯＳ-ＦＥＴ(5)のオフ期間中はトランス(4)の１次巻線(4a)に発生するフライバック電圧によりダイオード(14)及び寄生ダイオード(13a)を介して帰還コンデンサ(12)が充電される。続いて、ＭＯＳ-ＦＥＴ(5)をオンしてから遅延時間ｔDが経過した後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にすると、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブリッジ回路(2)との閉回路が形成されるので、帰還コンデンサ(12)の充電電圧ＶC2と整流ブリッジ回路(2)の全波整流電圧ＶDCとの和電圧が昇圧リアクトル(11)に印加され、エネルギが蓄積される。次に、ＭＯＳ-ＦＥＴ(5)がオフ状態になると、昇圧リアクトル(11)に蓄積されたエネルギが放出され、入力平滑コンデンサ(3)を充電する電流が流れる。これにより、整流ブリッジ回路(2)の全波整流電圧ＶDCが入力平滑コンデンサ(3)の電圧ＶC1より小さい場合でも入力電流が流れて正弦波状となり、入力電流の導通角が広がるので、昇圧リアクトル(11)及び帰還コンデンサ(12)の２つのエネルギ蓄積手段と昇圧用ＭＯＳ-ＦＥＴ(13)を追加する程度の少ない部品点数で入力力率を１.０に向上することができる。また、ＭＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔDが経過した後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にすることにより、昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間がＭＯＳ-ＦＥＴ(5)のオン期間よりも短くなるので、過電流時又は軽負荷時等でＭＯＳ-ＦＥＴ(5)のオン期間が遅延時間ｔDより短くなると、昇圧用ＭＯＳ-ＦＥＴ(13)がオンしないため昇圧動作が行なわれず、入力平滑コンデンサ(3)の電圧の異常な上昇を防止することができる。
【００１６】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施形態での帰還コンデンサ(12)と昇圧用ＭＯＳ-ＦＥＴ(13)の接続順序を入れ替えてもよい。また、上記の実施形態では第１のエネルギ蓄積手段及び第２のエネルギ蓄積手段としてそれぞれリアクトル及びコンデンサを使用した形態を示したが、リアクトル以外の誘導性素子及びコンデンサ以外の容量性素子を使用してもよい。更に、上記の実施形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用した形態を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ等もスイッチング素子として使用することが可能である。特に、補助スイッチング素子として寄生ダイオードを内蔵しないバイポーラトランジスタを使用する場合はコレクタ−エミッタ端子間にダイオード等の整流素子を接続すればよい。
【００１７】
【発明の効果】
本発明によれば、従来のＰＦＣコンバータ方式のように昇圧チョッパ回路のスイッチング制御を行なう回路を別個に設ける必要がなく、２つのエネルギ蓄積手段と１つのスイッチング素子を追加する程度の少ない部品点数で入力力率を向上することができる。また、主スイッチング素子及び補助スイッチング素子のスイッチング周波数が同一であるから、従来のように主スイッチング素子及び昇圧チョッパ回路のスイッチング周波数の相違による相互干渉が発生せず、ビートやうなり音を防止することが可能である。更に、補助スイッチング素子のオン期間を主スイッチング素子のオン期間よりも短くした場合は、過電流時又は軽負荷時等における入力平滑コンデンサの電圧の異常な上昇を防止することが可能となる。
【図面の簡単な説明】
【図１】  本発明によるスイッチング電源装置の一実施の形態を示す電気回路図
【図２】  図１の交流電源の電圧及び電流並びに整流ブリッジ回路の出力電圧を示す波形図
【図３】  図１の各部の電圧を示す波形図
【図４】  図１の各部の電流及び各スイッチング素子の制御信号を示す波形図
【図５】  従来のスイッチング電源装置を示す電気回路図
【図６】  図５の交流電源及び整流ブリッジ回路の電圧及び電流を示す波形図
【図７】  図５の各部の電圧及び電流を示す波形図
【符号の説明】
(1)・・交流電源、  (2)・・整流ブリッジ回路（整流回路）、  (3)・・入力平滑コンデンサ、  (4)・・トランス、  (4a)・・１次巻線、  (4b)・・２次巻線、  (5)・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、  (6)・・整流ダイオード、  (7)・・平滑コンデンサ、  (8)・・整流平滑回路、  (9)・・電圧検出回路、  (10)・・制御回路、  (11)・・昇圧リアクトル（第１のエネルギ蓄積手段）、  (12)・・帰還コンデンサ（第２のエネルギ蓄積手段）、  (13)・・昇圧用ＭＯＳ-ＦＥＴ（補助スイッチング素子）、  (13a)・・寄生ダイオード（整流素子）、  (14)・・ダイオード（整流素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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