(57)【特許請求の範囲】
【請求項１】
絶縁層中の硼素（ボロン）濃度を低減するための方法であって、
珪素（シリコン）と、硼素（ボロン）と、リンとを所定の比で有するガス混合物を、時間、圧力、温度、流量の所定の条件下で反応チャンバに流入させることにより前記反応チャンバをシーズニングし、前記チャンバの内壁及び表面を薄い酸化物堆積シーズニングコーティングでパッシベーションする、シーズニングのステップと、
前記チャンバ内に半導体ウエハを配置して、珪素、硼素及びリンを含む絶縁層でそれを被覆することにより、ボロンスパイキングを減少させる、配置及び被覆のステップと、
前記半導体ウエハの中や上に形成されており露出されることが望ましくないデバイスの導電面が前記絶縁層で覆われたままとなるように、前記絶縁層の選択部分をエッチングする、エッチングのステップと
を有する方法。
【請求項２】
前記絶縁体中のボイド及び空隙を防止するため、前記デバイス上の前記絶縁層が、硼素リン珪素ガラス（ＢＰＳＧ:Boron Phosphorus Silicon Glass）に融合される請求項１に記載の方法。
【請求項３】
前記ＢＰＳＧの絶縁層の珪素対硼素対リンの平均原子比がおよそ８対６対４である請求項２に記載の方法。
【請求項４】
前記ＢＰＳＧ層の厚さがおよそ０．６ミクロンであり、前記層の厚さ全体にわたる平均硼素濃度が略一定である請求項３に記載の方法。
【請求項５】
絶縁層中の硼素（ボロン）濃度を低減するための方法であって、
珪素（シリコン）と、硼素（ボロン）と、リンとを所定の比で有するガス混合物を、時間、圧力、温度、流量の所定の条件下で反応チャンバに流入させることにより前記反応チャンバをシーズニングし、前記チャンバの内壁及び表面を薄い酸化物堆積シーズニングコーティングでパッシベーションする、シーズニングのステップと、
前記チャンバ内に半導体ウエハを配置しその上に厚さが１ミクロン未満の硼素リン珪素ガラス（ＢＰＳＧ:Boron Phosphorus Silicon Glass）の絶縁層を堆積する、配置及び堆積のステップであって、前記ＢＰＳＧ層の厚さ全体にわたる平均硼素濃度は略一定であり、メタライズ導体を前記半導体ウエハに付着させるに備えて、前記半導体ウエハの中や上に形成されたデバイスを前記ＢＰＳＧ層が実質的にボイド無しに覆う、前記配置及び堆積のステップと、
前記デバイスにメタライズ導体を付着させるに備えて、前記ＢＰＳＧ絶縁層の選択部分をエッチング除去しつつ前記半導体ウエハの導体面を前記ＢＰＳＧ層で覆われたままにすることにより、前記メタライズ導体への電気短絡を防止する、エッチングのステップと
を有する方法。
【請求項６】
前記反応チャンバのシーズニングが、所定の時間、温度、圧力及び濃度の条件下で、不活性ガス中に、テトラエチルオルトシリケート（ＴＥＯＳ）、トリエチルボレート（ＴＥＢ）、トリエチルホスフェート（ＴＥＰＯ）、及びオゾンを混合したガスをチャンバに流入させることにより行われる請求項５に記載の方法。
【請求項７】
前記ＢＰＳＧ層の珪素対硼素対リンの平均原子比が、およそ８部 対 ６部 対 ４部である請求項６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体処理中に、典型的には珪素（シリコン）、硼素（ボロン）その他の元素の融合化合物である絶縁性のガラス状層の一部での過度なエッチング除去を低減するための方法に関する。かかる不良エッチングは、絶縁体が、半導体デバイス即ちデバイスの導電性素子の一部や、デバイスがその上に形成されるチップの絶縁基板と接続ないし接触する場所で、ボロン（硼素）濃度が上昇することによって生じる。
【０００２】
【従来の技術】
近年、半導体デバイスの密度は著しく高まってきている。今では、小さな単体のシリコンチップ上に２５６メガビットにも上るメモリ素子を備えるダイナミックランダムアクセスメモリ（ＤＲＡＭＳ）が市販されている。近い将来には、１チップあたり１ギガビットを上回るアクティブデバイスを備えるデバイスが利用可能となるだろう。このような高密度は、デバイスの設計のみならず、その製造においても特定の問題を生じさせている。
【０００３】
処理を行なって高密度ＤＲＡＭ等のデバイスを製造する過程においてシリコンウエハが受けるステップの中でとりわけ問題のステップは、デバイスに一層以上の高温絶縁層を付着させるステップである。典型的には、珪素その他の元素を含有するガラス状薄層が絶縁体として用いられる。高密度ＤＲＡＭの場合、例えば、チップ上でひとつのメモリーセルを他のメモリーセルと隔てる間隔は、現在製造されているＤＲＡＭにおいては1ミクロンの何分の１という狭い間隔にすることができる。そのような狭い間隙のチップ面に対する垂直深さは、ボイドフリーの絶縁体でそれらを完全に充填するのを困難にする程の大きさである。
【０００４】
【発明が解決しようとする課題】
絶縁体を半導体デバイスに適用する従来の方法では、反応チャンバ内のデバイス上へ、テトラエチルオルトシリケート（ＴＥＯＳ）とオゾンのガス混合物による化学気相堆積（ＣＶＤ）を用いて二酸化珪素（ＳｉＯ2）を堆積する。デバイスの素子間に間隔、つまりギャップを有するトポグラフィ面の上で膜が成長するにつれて、その膜がギャップを充填する。しかし、この反応メカニズムの性質が原因で、これらギャップの上面はより多くの流入反応体を受けるために、底部に比べて成長速度が高くなる傾向がある。従って、ＣＶＤプロセスの間、高密度半導体デバイス（例えば、ギガビットＤＲＡＭ）の場合はその深さ対幅比がより大きいので、ボイドが発達する性向がある。この困難を解消するために、当該技術分野でよく知られているように、ＴＥＯＳが、適切な割合でトリエチルボレート（ＴＥＢ）とトリエチルホスフェート（ＴＥＰＯ）に混合される。以前は、遭遇する絶縁体内のボイドを、珪素、リン及び硼素の高い「流動性の（flowable）」混合物により除去していた。しかし、デバイスの半導体素子（例えばメモリーセル）のベア（裸）面や誘電体層に接触ないし接続する所の薄い領域内の絶縁層などは、絶縁体の他の領域に含有されるボロンよりも高濃度のボロンを含有する。従って、当該技術で従来から用いられるように、緩衝フッ化水素酸(buffered hydrofluoric acid）（ＢＨＰ）を用いて絶縁体の一部分が選択的にエッチング除去される場合に、その酸が、境界面で絶縁体の高ボロン濃度領域を積極的に腐食する。この状態は、結果として、これらの高濃度ボロン領域の望ましくないアンダーカット（即ち過度のエッチング除去）をもたらす。そして、このことが、デバイスの素子のベア導電部分を露出ないし顕出させる。この後メタライズステップでメタル導体をエッチング済みデバイスに付着させる際に、電気短絡が生ずる可能性がある。これは、明らかに許容しがたい状態である。
【０００５】
絶縁層内のそのようなボロンリッチ領域を実質的に除去し、これらの層の不良エッチングやその結果として生じる電気短絡を最小限に抑えることが望ましい。
【０００６】
【課題を解決するための手段】
本発明は、半導体デバイスの素子（例えば、メモリーセル）と基板表面と接触または接続する絶縁層内のボロン濃度上昇領域（以下、「ボロンスパイク」と称する）を、実質的に除去するための方法に向けられる。「ボロンスパイク」の実質的な除去は、メタライズ層をデバイス（電気導体）に付着させるに先立ち、この絶縁層の不良エッチングと電気短絡の可能性とを低減する。
【０００７】
反応チャンバ内の半導体表面に絶縁体を適用する前に、本発明以前は、前の処理ステップから残った化学物質の残留物をチャンバから洗浄するのが通例であった。次いで、半導体ウエハがチャンバ内に載置され、当該技術においてよく知られているように、テトラエチルオルトシリケート（ＴＥＯＳ）、トリエチルボレート（ＴＥＢ）、トリエチルホスフェート（ＴＥＰＯ）及びオゾンのＣＶＤ反応を介して、絶縁体が形成される。
【０００８】
本発明により、洗浄された反応チャンバは、半導体ウエハが載置される前に、ウエハ上の半導体へも後に適用される同一の一般的な種類の絶縁化合物（即ち、ＴＥＯＳ、ＴＥＢ及びＴＥＰＯの混合物）を、同様の時間、温度、圧力及び濃度条件下で、内部へ導入するステップによって、「シーズニング」、即ちプレコンディショニングされる。
【０００９】
一例として、本発明の特定の実施の形態では、清浄な反応チャンバ（ウエハはない）は、以下のコンディショニング処理によって、「シーズニング」される。これは、周囲温度で、かつ約４００Torrまたはそれ以上の圧力で混合ガスを、すなわち、他のガスを正規のレート、例えば、ＴＥＢ＝１２０mgm、ＴＥＰＯ＝５０mgm、及びＯ3＝４０００sccm〜１２重量％、で流れるよう維持したまま、毎秒８００ミリグラム（mgm）でＴＥＯＳを、チャンバへ流入させることを含む。便宜上、我々は、実際的な堆積条件として類似する流量を選択できる。全「シーズニング」時間は約６０秒である。そのような「シーズニング」ステップは、チャンバの内壁を不動態化し、堆積中に反応物質の表面吸収を低減する傾向にあり、壁上に薄い酸化コーティングを適切な厚み（例えば、わずかに１ミクロン）のまま残す。その後、半導体ウエハが、ここで「シーズニング」されたチャンバに入れられて、先のチャンバ「シーズニング」処理で利用した材料、時間、及び条件を用いた極めて類似するプロセスによって、ウエハのデバイスへ絶縁体が付着される。デバイス上に堆積される絶縁体は、よく知られているように、デバイスを適切に高い温度まで加熱することによってリフローされる。このような方法で、半導体デバイス上に形成される絶縁層内のボロンスパイクが実質的に除去され、各層に対する後続エッチングで生じる不良が本質的に回避される。もちろん、半導体デバイス上の絶縁層の形成における正確な、時間、化学比、圧力他は、その後に絶縁される特定デバイスのニーズ次第である。
【００１０】
（クレーム１）第１の特徴に鑑みれば、本発明は、半導体ウエハの表面と境界面を形成し珪素（シリコン）、硼素（ボロン）その他の元素を有する絶縁層中の硼素（ボロン）濃度を低減するための方法であって、珪素（シリコン）と、硼素（ボロン）と、リンとを所定の比で有するガス混合物を、時間、圧力、温度、流量の所定の条件下で反応チャンバに流入させることにより前記反応チャンバをシーズニングし、前記チャンバの内壁及び表面を薄い酸化物堆積シーズニングコーティングでパッシベーションする、シーズニングのステップと、前記チャンバ内に半導体ウエハを配置して前記シーズニングコーティングと同様の組成を有する絶縁層でそれを被覆することにより、ボロンスパイキングが減少し、前記半導体ウエハの中や上に形成されており露出されることが望ましくないデバイスの導電面が後続の前記絶縁層の選択部分のエッチングによっても露出しないようになる、配置及び被覆のステップとを有する。
【００１１】
（クレーム５）第２の特徴に鑑みれば、本発明は、硼素（ボロン）とリンがドープされたシリコン酸化物を有し半導体ウエハの表面と界面を形成する絶縁層中の硼素（ボロン）濃度及びこれに起因する絶縁層の不良エッチングを低減するための方法であって、珪素（シリコン）と、硼素（ボロン）と、リンとを所定の比で有するガス混合物を、時間、圧力、温度、流量の所定の条件下で反応チャンバに流入させることにより前記反応チャンバをシーズニングし、前記チャンバの内壁及び表面を薄い酸化物堆積シーズニングコーティングでパッシベーションする、シーズニングのステップと、前記チャンバ内に半導体ウエハを配置しその上に前記シーズニングコーティングと同様の組成を有し厚さが１ミクロン未満の硼素リン珪素ガラス（ＢＰＳＧ:Boron Phosphorus Silicon Glass）の絶縁層を堆積する、配置及び堆積のステップであって、前記ＢＰＳＧ層の厚さ全体にわたる平均硼素濃度は略一定であり、メタライズ導体を前記半導体ウエハに付着させるに備えて、前記半導体ウエハの中や上に形成されたデバイスを前記ＢＰＳＧ層が実質的にボイド無しに覆う、前記配置及び堆積のステップと、前記デバイスにメタライズ導体を付着させるに備えて、前記ＢＰＳＧ絶縁層の選択部分をエッチング除去しつつ前記半導体ウエハの導体面を前記ＢＰＳＧ層で覆われたままにすることにより、前記メタライズ導体への電気短絡を防止する、エッチングのステップとを有する。
【００１２】
【発明の実施の形態】
本発明のより良い理解、そして多くの利点のさらに十分な理解は、添付の図面と請求項に関連して与えられる以下の説明を検討することが最善である。
【００１３】
図１は、表面１２Ａを有する基板（本体）１２を持つ半導体ウエハ１０の一部を断面略図で示している。電界効果トランジスタ１４と１６は、基板１２内と表面１２Ａ上に形成される。トランジスタ１４は、基板１２の一部で隔てられたドレイン領域１８とソース領域２０とを備える。表面１２Ａ上に設けられているのはゲート誘電体層２６であって、ドレイン領域１８をソース領域２０から隔てる基板１２ａの一部の上にあってそれを覆う。導電性ゲート層２８はゲート誘電体層２６を覆っている。導体層２８は、ドープされたポリシリコンまたは金属であってよい。トランジスタ１６は、トランジスタ１４と本質的に同一であり、ドレイン領域２２、ソース領域２４、ゲート誘電体層３０、及び導電性ゲート層３２を備える。トランジスタ１４のソース領域２０は、基板１２の一部によって、及び、トランジスタ１４と１６との間の基板１２の一部に形成される誘電領域２５（破線で示す）によって、トランジスタ１６から隔てられる。トランジスタ１４と１６、そして表面１２Ａの上にあるのは絶縁層３４であって、上面３４を有し、この上面を貫通して表面１２Ａに至るまでバイア３６がエッチングされる。
【００１４】
高密度ＤＲＡＭの一部を形成するトランジスタであってもよいトランジスタ１４と１６は、互いにかなり接近させて隔ててもよい。トランジスタ１４と１６間の水平方向の隔たりは、小さなミクロン単位幅ほどであってもよく、表面３４Ａから表面１２Ａまでの垂直方向の深さは普通、幅の数倍にすることができる。この大きな深さ対幅比は、トランジスタ１４と１６間の間隙をボイドフリーの状態で絶縁体で充填することを困難にする。従来の様式のようにテトラエチルオルトシリケート（ＴＥＯＳ）だけを使っても、９５０℃未満でアニールした場合は、デバイス１０のトランジスタ１４及び１６と、他のトランジスタ（図示せず）と、デバイス（図示せず）との間の深くて狭い間隙を常に充填するのに十分ではない流動性（flowable）の絶縁体を生成する。従って、添加量のトリエチルボレート（ＴＥＢ）とトリエチルホスフェート（ＴＥＰＯ）と、ＴＥＯＳとの混合物は、絶縁層３４を生成ためには好ましい。というのは、そのような絶縁体は、融合してウエハ１０のトランジスタ１４と１６と他のトランジスタとデバイスとの間の間隙を充填する場合、十分な流動性があるからである。
【００１５】
本発明の説明を更に加えることによって、前もっては「シーズニング」されてはいない反応チャンバ内でウエーハ１０に付与された絶縁層を示し、それにより、絶縁層が表面１２Ａに接触または接続する所の絶縁層内のボロン濃度上昇（ボロンスパイク）の問題を図解する。これらのボロンスパイクは、絶縁層３４がその後に選択的にエッチングされて、例えば、トランジスタ１４のソースに金属導電体の付加を提供し、結果として以下で更に説明するように、表面１２Ａに接触する絶縁層３４の不良エッチングを生じる。
【００１６】
絶縁層３４は、一特定実施例において、周囲温度と約６００Torr（Ｔ）の圧力で、２５０ミリグラム／毎分（mgm）のＴＥＯＳと、１１２mgmのＴＥＢと、５０mgmのＴＥＰＯと、１２．５質量％のオゾンを混合した毎分４リットルのヘリウムとの混合物を反応チャンバ（図示せず）へ流入することにより、有利にウエハ１０に適用される。このチャンバへのガスの流れは約１２０秒間継続する。次に、圧力を約２００Ｔまで減らす一方で、ヘリウムとオゾンは前と同じ流量、ＴＥＯＳの流量を６００mgm、ＴＥＥを１６０mgm、及びＴＥＰＯを７０mgmまで増やし、もう約８０秒間増やす。ウエハ１０へ堆積される絶縁体は、適切な高温に加熱することによって、硼素リン珪素ガラス（ＢＰＳＧ）に融合されるのであり、これはよく知られることである。後にウエハ１０へ堆積される絶縁層３４は、ボイドフリーであり、この特定実施例では厚さは約０．６ミクロンである。
【００１７】
絶縁層３４等の絶縁体をエッチングする従来の方法は、当該技術においてよく知られる温度、時間、濃縮、その他の条件下で、緩衝フッ化水素酸（ＢＨＰ）を用いる。絶縁層３４は、絶縁層の上面３６Ａから下がって表面１２Ａまで延在するバイア（開口部）３６とともに示されている。バイア３６は、普通には、エッチャントＢＨＰを用いることにより形成される。バイア３６では、上面３４Ａ近傍と下側の表面１２Ａ近傍の層３４でのボロン濃度は上昇しておらず、バイア３６の壁部は、それらが表面１２Ａ近傍に達するまで、本質的に平行である。しかし、絶縁層３４が表面１２Ａに接触する箇所近くの絶縁層３４内のボロンスパイクにより、バイア３６の下端部は、横断方向に（横向きに）エッチング除去されるか、あるいはブラケット部２４によって示されるようにアンダーカット浸食される。この２４での層３４のアンダーカットは、バイア３６に深刻な不良エッチングを作る。２４でのアンダーカットは、ゲート層２８とトランジスタ１６のドレイン領域２２で示される裸（ベア）の微小部分まで延在し、横たわっていることを示している。２４での絶縁層３４のアンダーカットの原因は、平均以上に上昇したボロン濃度を有する絶縁層３４のエッチャントＢＨＰによる過度のエッチング除去である。メタライズされた層（図示せず）が、引続き、バイア３６を充填するように適用されて、トランジスタ１４のソースに対して電気導体を提供するとき、メタライズされた層は、トランジスタ１６のドレイン領域２２と同様に、トランジスタ１４のゲート層２８にも接触できる。これは、トランジスタ１６のソース領域２２に対して、トランジスタ１４のゲート層２８とドレイン領域２０を電気的に短絡してしまうおそれがある。この問題は、ウエハ１０上に絶縁層３４を適用する前に、処理チャンバを「シーズニング」つまりプレコンディショニングする本発明により回避される。チャンバの「シーズニング」は、先に説明したように、後続の半導体デバイスの絶縁体内でのボロンスパイクの形成を抑制する。これは同様に、ブラケット部２４で示すような、バイア３６の下端部に引続き形成される絶縁層３４のアンダーカットを効果的に防ぐ。本発明による方法を用いることで、結果的にバイア３６の側面が、実質的に垂直下方に表面１２Ａまで側面を維持する。これによって、バイア３６内に堆積する金属によってが接続されるべきではないトランジスタ１４と１６の表面は、絶縁層３４の各部に覆れたまま残る。
【００１８】
図２を参照すると、ウエハ１０（図１を参照）の絶縁層３４中の元素である珪素（シリコン：Ｓｉ）、硼素（ボロン：Ｂ）、及びリン（Ｐ）の測定濃度値を与えるグラフ４０が示されている。グラフ４０は、これら元素の正規化した濃度値を１cc当たりの原子数で示す左側の縦軸、２次イオンの強さを毎秒カウント数で示す右側の縦軸、及び上面３４Ａから下側面１２Ａまでの絶縁層３４のミクロン単位の深さを示す横軸を有する。これは、図１に示すバイア３６の深さに対応する。グラフ４０は、シリコン原子の濃度を、図１の絶縁層３４中の深さの関数として示す第１の曲線４２、ボロン原子の濃度を絶縁層３４中の深さの関数として示す第２の曲線４４、及びリン原子の濃度を絶縁層３４中の深さの関数として示す第３の曲線４６を含む。曲線４２、４４、及び４６は、当該技術分野において周知技術である二次イオン質量分析法（ＳＩＭＳ）による測定値を示す。
【００１９】
曲線４２は、シリコン濃度が、上面（深さ０）から、絶縁層３４中を下へ向かって、表面１２Ａに対応する矢印４８で表わされる、０．６ミクロンをわずかに超える深さに到達するまで、実質的に一定のままであることを示している。曲線４４は、ボロン濃度が、上面から、絶縁層３４中を下へ向かって、約０．４ミクロンの深さに到達するまで、実質的に一定であることを示している。次いで、曲線４４の、ブラケットで示す部分５０で表わすように、ボロン濃度は、絶縁層３４の深さが下面１２Ａに到達する５２で表わす値まで急激に増加する。値５２において、ボロン濃度は実際に、本実施例ではシリコン濃度を上回る。曲線４４の部分５０は、絶縁層３４内のボロンスパイクに対応する。ボロンスパイクは、反応チャンバを「シーズニング」することによって効果的に除去される。ウエハ（実質的にウエハ１０と同一のウエハ）上の絶縁体から得たＳＩＭＳ測定値は、「シーズニング」後の場合、先のボロン濃度曲線４４は、絶縁層の深さが約０．４ミクロン以降、矢印４８で表わす約０．６ミクロンの深さまで、水平な破線の、ブラケットで示す部分５４に取って代わり、実質的それに沿って続くことを示す。リンの濃度を示す曲線４６は、シリコン曲線４２のように、「シーズニング」後も実質的にそのままで変化しない。
【００２０】
半導体ウエハ１０上への絶縁層３４の形成に先立ち、反応チャンバの壁を「シーズニング」（即ち、層３４のような絶縁層を形成）することが、横方向での過度のエッチングを低減するという望ましい結果を何故達成するかは、完全に分かっているわけではない。現在最良の理論は、半導体ウエハ１０上に絶縁層３４を形成する前に、反応チャンバの壁が、層３４のような自らの絶縁層で「シーズニング」されていない場合、それらの壁は、ボロンよりリンを多く吸収する性向があり、そのために過度のボロンが、半導体ウエハ１０上に形成される層３４への取り込みに応じる、というものである。
【００２１】
上記説明は例示のためであり、本発明を限定するものではない。先に記載の実施例における種々の小さな変更は、当該技術に精通する者にとっては発想できるものであり、添付の請求項に記載の本発明の精神と範囲から逸脱することなく行うことができる。例えば、本発明は、特定種類の半導体デバイス、あるいは記載する処理条件やパラメータに厳密に限定されるものではない。
【図面の簡単な説明】
【図１】図１は、半導体ウエハの一部の断面略図を示し、半導体ウエハ中またはその上には、本発明が解決しようとする問題を図解するエッチングされたバイアとともに、2個の電界効果トランジスタが形成されている。
【図２】図２は、図１の半導体ウエハの主面上のシリコン（Ｓｉ）、ボロン（Ｂ）、及びリン（Ｐ）の相対濃度のグラフであり、これらの元素の濃度の正規化した値を１cc当たりの原子数で示す左側の縦軸、２次イオンの強さを毎秒当たりのカウント数で示す右側の縦軸、及び半導体ウエハに対して垂直方向における絶縁層内のミクロン単位の深さを示す横軸を有し、図面は必ずしも尺度を示してはいない。
【符号の説明】
１０…半導体ウエハ、１２…基板、１２Ａ…表面、１４，１６…電界効果トランジスタ、１８，２２…ドレイン領域、２０，２４…ソース領域、２５…誘電領域、２６，３０…ゲート誘電体層、２８，３２…導電性ゲート層、３４…絶縁層、３４Ａ，３６Ａ…上面、３６…バイア、４０…グラフ、４２…第１の曲線、４４…第２の曲線、４６…第３の曲線。
【図１】
0004733261.tif 000002
【図２】
0004733261.tif 000003