(57)【特許請求の範囲】
【請求項１】
書き込み動作時に位相が互いに逆の書込み制御信号の状態に応じて得られる書込み／読取り制御信号の出力を選択的に制御する書込み／読取り制御部と、
前記書込み／読取り制御信号が得られるときに電流の大きさに応じて変化する抵抗の状態に基づいて互いに異なる論理値を貯蔵する不揮発性抵抗記憶素子と、
前記書込み／読取り制御信号が得られないときに前記不揮発性抵抗記憶素子に既に貯蔵された互いに異なる前記論理値に応じてスイッチング状態が定められるロジックスイッチを備えることを特徴とする不揮発性メモリ装置。
【請求項２】
前記書込み／読取り制御部は、
第１の書込み制御信号の状態に応じてスイッチング制御される第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタに並列連結され、前記第１の書込み制御信号と位相が互いに逆の第２の書込み制御信号の状態に応じてスイッチング制御される第１のＰＭＯＳトランジスタとを備えることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項３】
前記不揮発性抵抗記憶素子は、第１の入力ノードと前記書込み／読取り
制御部の出力ノードの間に連結された第１の抵抗記憶素子と、 第２の入力ノードと前記書込み／読取り制御部の出力ノードの間に連結された第２の抵抗記憶素子とを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記不揮発性抵抗記憶素子は、
前記第１の抵抗記憶素子が低抵抗状態にて前記第２の抵抗記憶素子が高抵抗状態のとき前記第１の抵抗記憶素子に入力される第１の入力信号の状態に応じて前記ロジックスイッチのスイッチング状態が決定され、前記第１の抵抗記憶素子が高抵抗状態にて前記第２の抵抗記憶素子が低抵抗状態のとき前記第２の抵抗記憶素子に入力される第２の入力信号の状態に応じて前記ロジックスイッチのスイッチング状態が定められることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第１の抵抗記憶素子及び第２の抵抗記憶素子がそれぞれ前記第１の入力ノード又は前記第２の入力ノードと連結された第１の電極、
前記書込み／読取り制御部の出力ノードと連結された第２の電極、及び
前記第１の電極と第２の電極との間に形成された位相変化層を備えることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記不揮発性抵抗記憶素子が位相変化メモリ素子、磁気抵抗素子及びメタルメモリ素子のうち少なくとも何れか１つを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に関し、特に、抵抗記憶素子を利用してプログラマブル不揮発性ロジックスイッチメモリ（レジスタ）素子を実現する技術である。
【背景技術】
【０００２】
一般に、磁気メモリ及び位相変化メモリ（Phase Change Memory；ＰＣＭ）等の非揮発性メモリは、揮発性ラム（Random Access Memory；ＲＡＭ）程度のデータ処理速度を有して電源のオフ時にもデータが保存される特性を有する。
【０００３】
図１に示したように、従来のロジックスイッチ及びレジスタ素子等は揮発性特性を有するため、電源がオフされるとレジスタに貯蔵されたデータは保存されない。
【０００４】
揮発性ロジックスイッチ素子ＳＷ１は、ゲート入力端Ａに印加される制御信号に応答してノードＢの信号をノードＣに出力することになる。このような揮発性ロジックスイッチ素子ＳＷ１のゲート入力端Ａには、以前の状態のデータと現在状態のデータを貯蔵する記憶素子は存在しない。したがって、電源がオフされるときメモリ素子に貯蔵されたデータは保存されない。
【０００５】
図２は、ＳＲＡＭ（Static Random Access Memory）素子であるフリップフロップ揮発性記憶素子の回路図である。
【０００６】
フリップフロップ揮発性記憶素子は、ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２で構成されたフリップフロップ部を備える。このフリップフロップ揮発性記憶素子は、ワードラインＷＬのイネーブル状態に応じてビットラインＢＩＴと／ＢＩＴから印加されるデータをフリップフロップ部に貯蔵するＮＭＯＳトランジスタＮ３、Ｎ４を備えている。
【０００７】
このような従来のフリップフロップ揮発性記憶素子は、電源がオン状態にあるとき静的状態にてフリップフロップ部の両端にデータを貯蔵することができる。しかし、電源がオフ状態となればフリップフロップの両端に貯蔵されたデータは消失する。
【０００８】
このような従来の揮発性メモリ素子の問題点を解決するため、不揮発性メモリ素子が開発されている。図３ａ〜図３ｄは、従来の位相変化メモリ素子を示す図である。
【０００９】
位相変化メモリ素子４は、トップ電極１とボトム電極３との間に位相変化層（Phase Change Layer；ＰＣＬ）２を挿入して電圧と電流を印加する。これに応じて位相変化層２が高温に維持されて位相変化層２の電気伝導状態が変化することになる。
【００１０】
すなわち、図３ｃに示したように位相変化メモリ素子４に臨界値以下の低電流が流れると、位相変化層２の結晶化に適した温度となる。したがって、位相変化層２が結晶状態となって高抵抗状態の物質になる。
【００１１】
一方、図３ｄに示したように位相変化メモリ素子４に臨界値以上の高電流が流れると、位相変化層２が融点以上の温度になる。したがって、位相変化層２が非結晶状態となって低抵抗状態の物質になる。
【００１２】
以上のように、位相変化メモリ素子４は２つの抵抗状態に対応するデータを不揮発性に貯蔵することができるようになる。したがって、不揮発性位相変化メモリ素子４を利用してプログラマブルレジスタを実現することにより、リダンダンシー及びレファレンス調整に必要なデータを不揮発性に貯蔵することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事項に着目したもので、その目的は不揮発性抵抗記憶素子を利用したプログラム可能な非揮発性ロジックスイッチメモリ（レジスタ）素子を実現することにある。
【課題を解決するための手段】
【００１４】
本発明の不揮発性メモリ装置は、書き込み動作時に位相が互いに逆の書込み制御信号の状態に応じて得られる書込み／読取り制御信号の出力を選択的に制御する書込み／読取り制御部と、前記書込み／読取り制御信号が得られるときに電流の大きさに応じて変化する抵抗の状態に基づいて互いに異なる論理値を貯蔵する不揮発性抵抗記憶素子と、前記書込み／読取り制御信号が得られないときに前記不揮発性抵抗記憶素子に既に貯蔵された互いに異なる前記論理値に応じてスイッチング状態が定められるロジックスイッチを備えることを特徴とする。
【００１５】
前記書込み／読取り制御部は、第１の書込み制御信号の状態に応じてスイッチング制御される第１のＮＭＯＳトランジスタと、同第１のＮＭＯＳトランジスタに並列連結され、前記第１の書込み制御信号と位相が互いに逆の第２の書込み制御信号の状態に応じてスイッチング制御される第１のＰＭＯＳトランジスタとを備えることを特徴とする。
【００１６】
さらに、前記不揮発性抵抗記憶素子は、第１の入力ノードと前記書込み／読取り制御部の出力ノードの間に連結された第１の抵抗記憶素子と、第２の入力ノードと前記書込み／読取り制御部の出力ノードの間に連結された第２の抵抗記憶素子とを備えることを特徴とする。
【００１７】
また、前記不揮発性抵抗記憶素子は、前記第１の抵抗記憶素子が低抵抗状態にて前記第２の抵抗記憶素子が高抵抗状態のとき前記第１の抵抗記憶素子に入力される第１の入力信号の状態に応じて前記ロジックスイッチのスイッチング状態が決定され、前記第１の抵抗記憶素子が高抵抗状態にて前記第２の抵抗記憶素子が低抵抗状態のとき前記第２の抵抗記憶素子に入力される第２の入力信号の状態に応じて前記ロジックスイッチのスイッチング状態が定められることを特徴とする。
【００１９】
さらに、前記第１の抵抗記憶素子は前記第１の入力ノードと連結された第１の電極、前記書込み／読取り制御部の出力ノードと連結された第２の電極、及び前記第１の電極と第２の電極との間に形成された第1の位相変化層を備え、前記第２の抵抗記憶素子は前記第２の入力ノードと連結された第３の電極、前記書込み／読取り制御部の出力ノードと連結された第４の電極、及び前記第３の電極と第４の電極との間に形成された第２の位相変化層を備えることを特徴とする。
【００２１】
また、前記不揮発性抵抗記憶素子は位相変化メモリ素子、磁気抵抗素子及びメタルメモリ素子のうち少なくとも何れか１つを備えることを特徴とする。
【発明の効果】
【００４８】
以上で説明したように、本発明により抵抗記憶素子を利用して不揮発性メモリ素子を実現することができるようになる。さらに、このようなプログラマブルレジスタをメモリチップに適用してリダンダンシー及びレファレンス調整のためのデータをソフトウェア的にプログラムすることにより、チップの信頼性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００４９】
以下、図面を参照しながら本発明の実施の形態に対し詳しく説明する。
【００５０】
図４ａは、不揮発性ロジックスイッチに用いられる本発明に係る不揮発性メモリ装置の回路図である。
【００５１】
書込み／読取り制御部２０、抵抗記憶素子Ｒ１、Ｒ２及びロジックスイッチＳＷ２を備えている。
【００５２】
ここで、書込み／読取り制御部２０はＮＭＯＳトランジスタＮ５のゲートに入力される書込み制御信号ＷＲＣ２と、ＰＭＯＳトランジスタＰ３のゲートに入力される書込み制御信号ＷＲＣ３の状態に応じて書込み／読取り制御信号ＷＲＣ１を選択的に出力する。ここで、書込み制御信号ＷＲＣ２と書込み制御信号ＷＲＣ３は互いに位相が逆の信号である。
【００５３】
抵抗記憶素子Ｒ１はノードＤとノードＦとの間に連結され、抵抗記憶素子Ｒ２はノードＥとノードＦとの間に連結されている。ここで、ノードＦはロジックスイッチＳＷ２のゲート端子に連結される。
【００５４】
このような構成を有する本発明に係る書込み動作過程を説明する。
【００５５】
先ず、書込み／読取り制御部２０に入力される書込み制御信号ＷＲＣ２がハイのときＮＭＯＳトランジスタＮ５がターンオンされ、書込み制御信号ＷＲＣ３がローのときＰＭＯＳトランジスタＰ３がターンオンされ書込み／読取り制御信号ＷＲＣ１が出力される。
【００５６】
そして、ノードＤとノードＦとの間に電流を印加して抵抗記憶素子Ｒ１にデータを書き込む。さらに、ノードＥとノードＦとの間に電流を印加して抵抗記憶素子Ｒ２にデータを書き込む。
【００５７】
図４ａに示した不揮発性メモリ装置において、抵抗記憶素子Ｒ１及び抵抗記憶素子Ｒ２は、図４ｂにて同じシンボルで表わされている。
【００５８】
書込み制御信号ＷＲＣ２がロー、書込み制御信号ＷＲＣ３がハイの状態では書込み／読取り制御部２０のＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ３は全てターンオフされる。ここで、抵抗記憶素子Ｒ１が低抵抗状態で抵抗記憶素子Ｒ２が高抵抗状態のとき、入力ノードＤ、Ｅを介して入力される入力信号の状態に応じてロジックスイッチＳＷ２の状態が定められる。
【００５９】
表１は、抵抗記憶素子Ｒ１にローデータが貯蔵され、抵抗記憶素子Ｒ２に
ハイデータが貯蔵されているとき、入力信号に応じるロジックスイッチＳＷ２の動作状態を表わす。
【００６０】
【表１】
0004615839.tif 000002
【００６１】
すなわち、ノードＤにハイ信号が印加され、ノードＥにハイ又はロー信号が印加されるとロジックスイッチＳＷ２はターンオン状態となり、ノードＮＤ１の信号をノードＮＤ２に出力する。
【００６２】
その反面、ノードＤにロー信号が印加され、ノードＥにロー又はハイ信号が印加されるとロジックスイッチＳＷ２はターンオフ状態となり、ノードＮＤ１の信号がノードＮＤ２に出力されない。
【００６３】
一方、抵抗記憶素子Ｒ１が高抵抗状態で抵抗記憶素子Ｒ２が低抵抗状態のとき、入力ノードＤ、Ｅを介して入力される入力信号の状態に従いロジックスイッチＳＷ２の状態が定められる。
【００６４】
表２は、抵抗記憶素子Ｒ１にハイデータが貯蔵され、抵抗記憶素子Ｒ２に
ローデータが貯蔵されているとき、入力信号に応じるロジックスイッチＳＷ２の動作状態を表わす。
【００６５】
【表２】
0004615839.tif 000003
【００６６】
すなわち、ノードＤにハイ又はロー信号が印加され、ノードＥにハイ信号が印加されるとロジックスイッチＳＷ２はターンオン状態となり、ノードＮＤ１の信号をノードＮＤ２に出力する。
【００６７】
その反面、ノードＤにハイ又はロー信号が印加され、ノードＥにロー信号が印加されるとロジックスイッチＳＷ２はターンオフ状態となり、ノードＮＤ１の信号がノードＮＤ２に出力されない。
【００６８】
図５は、不揮発性ロジックレジスタに用いられる本発明に係る不揮発性メモリ装置の他の実施形態である。
【００６９】
本発明の不揮発性メモリ装置はフリップフロップ部３０、抵抗記憶素子Ｒ３、Ｒ４、アクセス調整部のＮＭＯＳトランジスタＮ８、Ｎ９、及び電流供給部のＰ６、Ｐ７を備えている。
【００７０】
ここで、フリップフロップ部３０はＮＭＯＳトランジスタＮ６、Ｎ７を含むＮＭＯＳラッチと、ＰＭＯＳトランジスタＰ４、Ｐ５を含むＰＭＯＳラッチを備えて互いに逆のデータを貯蔵する。
【００７１】
抵抗記憶素子Ｒ３は、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ６の共通ドレイン端子の間に連結されて不揮発性データを貯蔵する。一方、、抵抗記憶素子Ｒ４はＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ７の共通ドレイン端子の間に連結されて不揮発性データを貯蔵する。
【００７２】
アクセス調整部は、ワードラインＷＬのイネーブル状態に応じてビットラインＢＩＴと／ＢＩＴとの連結を制御するＮＭＯＳトランジスタＮ８、Ｎ９を備えている。ここで、ＮＭＯＳトランジスタＮ８はそのゲートがワードラインＷＬと連結され、ビットラインＢＩＴとＮＭＯＳトランジスタＮ６のドレイン端子の間に連結される。一方、ＮＭＯＳトランジスタＮ９はそのゲートがワードラインＷＬと連結され、ビットラインバー／ＢＩＴとＮＭＯＳトランジスタＮ７のドレイン端子との間に連結されている。
【００７３】
電流供給部は、書込み動作時に抵抗記憶素子Ｒ３、Ｒ４に貯蔵されたデータを変更するためのＰＭＯＳトランジスタＰ６、Ｐ７を備えている。ＰＭＯＳトランジスタＰ６はＰＭＯＳトランジスタＰ４と並列に連結され、そのゲートを介して書込み／読取り制御信号ＷＲＣを印加される。一方、ＰＭＯＳトランジスタＰ７はＰＭＯＳトランジスタＰ５と並列に連結され、そのゲートを介して書込み／読取り制御信号ＷＲＣを印加される。
【００７４】
ここで、ＰＭＯＳラッチＰ４、Ｐ５及びＮＭＯＳラッチＮ６、Ｎ７のゲートに入力される信号等は、抵抗記憶素子Ｒ３、Ｒ４のポジティブフィードバック型で付与される。
【００７５】
このように構成した本発明に係る不揮発性メモリ装置は、書込み／読取り制御信号ＷＲＣがローのときＰＭＯＳトランジスタＰ６、Ｐ７がターンオンされ、ビットラインＢＩＴと／ＢＩＴノードに一定の電圧を印加する。これにより、ビットラインＢＩＴと／ＢＩＴ電圧により抵抗記憶素子Ｒ３、Ｒ４に流れる電流の差が発生する。したがって、抵抗記憶素子Ｒ３、Ｒ４に加えられる発熱量も変化することになる。
【００７６】
このとき、抵抗記憶素子Ｒ３、Ｒ４に融点温度以上の発熱量と、融点温度以下の発熱量が発生するようビットラインＢＩＴと／ＢＩＴ電圧を定める。
【００７７】
図６は、本発明に係る不揮発性メモリ装置のさらに他の実施の形態を示す図である。
【００７８】
図６の実施形態は、ＰＭＯＳラッチＰ４、Ｐ５及びＮＭＯＳラッチＮ６、Ｎ７のゲートに入力される信号が抵抗記憶素子Ｒ３、Ｒ４のネガティブフィードバック型で付与されることが図５の構成と相違する。その他の構成及び動作過程は図５と同様であるので、その詳細な説明は省略する。
【００７９】
図７は、本発明に係る不揮発性メモリ装置の他の実施形態を示す図である。
【００８０】
図７の実施形態はフリップフロップ部３０、抵抗記憶素子Ｒ３、Ｒ４、アクセス調整部のＮＭＯＳトランジスタＮ８、Ｎ９、及び駆動素子のＮＭＯＳトランジスタＮ１０を備えている。
【００８１】
ここで、フリップフロップ部３０はＮＭＯＳトランジスタＮ６、Ｎ７を含むＮＭＯＳラッチを備える。ＮＭＯＳトランジスタＮ６、Ｎ７のゲートに入力される信号は、抵抗記憶素子Ｒ３、Ｒ４のポジティブフィードバック型で付与される。
【００８２】
抵抗記憶素子Ｒ３は、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ６の共通ドレイン端子との間に連結されて不揮発性データを貯蔵する。一方、抵抗記憶素子Ｒ４はＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ７の共通ドレイン端子の間に連結されて不揮発性データを貯蔵する。
【００８３】
アクセス調整部は、ワードラインＷＬのイネーブル状態に応じてビットラインＢＩＴと／ＢＩＴとの連結を制御するＮＭＯＳトランジスタＮ８、Ｎ９を備えている。ここで、ＮＭＯＳトランジスタＮ８はそのゲートがワードラインＷＬと連結され、ビットラインＢＩＴとＮＭＯＳトランジスタＮ６のドレイン端子との間に連結されている。一方、ＮＭＯＳトランジスタＮ９はそのゲートがワードラインＷＬと連結され、ビットラインバー／ＢＩＴとＮＭＯＳトランジスタＮ７のドレイン端子との間に連結されている。
【００８４】
駆動素子は、電源電圧ＶＣＣの印加端と抵抗記憶素子Ｒ３、Ｒ４との間に連結され、そのゲート端子を介して書込み／読取り制御信号ＷＲＣが印加されるＮＭＯＳトランジスタＮ１０を備えている。
【００８５】
図８は、本発明に係る不揮発性メモリ装置のさらに他の実施形態を示す図である。
【００８６】
図８の不揮発性メモリ装置は、ＮＭＯＳラッチＮ６、Ｎ７のゲートに入力される信号が抵抗記憶素子Ｒ３、Ｒ４のネガティブフィードバック型で付与される。そして、駆動素子のＮＭＯＳトランジスタＮ１０を備えないことが図７の構成と相違する。その他の構成及び動作過程は図７と同様であるので、その詳細な説明は省略する。
【００８７】
図９は、本発明に係る不揮発性メモリ装置のさらに他の実施形態を示す図である。
【００８８】
図９の実施形態はフリップフロップ部３０、抵抗記憶素子Ｒ３、Ｒ４、及びアクセス調整部のＮＭＯＳトランジスタＮ８、Ｎ９を備えている。
【００８９】
ここで、フリップフロップ部３０はＮＭＯＳトランジスタＮ６、Ｎ７を含むＮＭＯＳラッチを備えている。ＮＭＯＳラッチＮ６、Ｎ７のゲート端子に入力される信号は、抵抗記憶素子Ｒ３、Ｒ４のポジティブフィードバック型で付与される。
【００９０】
抵抗記憶素子Ｒ３は、ＮＭＯＳトランジスタＰ８の一端とＮＭＯＳトランジスタＮ６のドレイン端子との間に連結されて不揮発性データを貯蔵する。一方、抵抗記憶素子Ｒ４はＮＭＯＳトランジスタＮ９の一端とＮＭＯＳトランジスタＮ７のドレイン端子との間に連結されて不揮発性データを貯蔵する。
【００９１】
アクセス調整部は、ワードラインＷＬのイネーブル状態に応じてビットラインＢＩＴと／ＢＩＴとの連結を制御するＮＭＯＳトランジスタＮ８、Ｎ９を備えている。ここで、ＮＭＯＳトランジスタＮ８はそのゲートにてワードラインＷＬと連結され、ビットラインＢＩＴと抵抗記憶素子Ｒ３の一端との間に連結されている。一方、ＮＭＯＳトランジスタＮ９はそのゲートにてワードラインＷＬと連結され、ビットラインバー／ＢＩＴと抵抗記憶素子Ｒ４の一端の間に連結されている。
【００９２】
以上のような本発明においては、抵抗記憶素子としてＰＣＭ素子をその実施の形態で説明したが、抵抗素子として磁気抵抗素子のＭＴＪ（Magnetic Tunneling Junction）、ＧＭＲ（Giant Magnetic Resistive）等を用いることもできる。
【００９３】
さらに、本発明はフィールドプログラマブルゲートアレイ（Field Programmable Gate Array；ＦＰＧＡ）等の非揮発性プログラマブルゲート記憶素子として活用することもできる。
【図面の簡単な説明】
【００９４】
【図１】従来の揮発性ロジックスイッチ素子に関する回路図である。
【図２】従来のフリップフロップ揮発性記憶素子に関する回路図である。
【図３ａ】従来のＰＣＭ素子を説明するための図である。
【図３ｂ】従来のＰＣＭ素子を説明するための図である。
【図３ｃ】従来のＰＣＭ素子を説明するための図である。
【図３ｄ】従来のＰＣＭ素子を説明するための図である。
【図４ａ】本発明に係る不揮発性メモリ装置に関する回路図である。
【図４ｂ】本発明に係る不揮発性メモリ装置に関する回路図である。
【図５】本発明に係る不揮発性メモリ装置の他の実施の形態である。
【図６】本発明に係る不揮発性メモリ装置の他の実施の形態である。
【図７】本発明に係る不揮発性メモリ装置の他の実施の形態である。
【図８】本発明に係る不揮発性メモリ装置の他の実施の形態である。
【図９】本発明に係る不揮発性メモリ装置の他の実施の形態である。
【符号の説明】
【００９５】
２０   ライト／リード制御部
３０   フリップフロップ部
【図１】
0004615839.tif 000004
【図２】
0004615839.tif 000005
【図３ａ】
0004615839.tif 000006
【図３ｂ】
0004615839.tif 000007
【図３ｃ】
0004615839.tif 000008
【図３ｄ】
0004615839.tif 000009
【図４ａ】
0004615839.tif 000010
【図４ｂ】
0004615839.tif 000011
【図５】
0004615839.tif 000012
【図６】
0004615839.tif 000013
【図７】
0004615839.tif 000014
【図８】
0004615839.tif 000015
【図９】
0004615839.tif 000016