(57)【特許請求の範囲】
【請求項１】
被試験半導体デバイスに試験パターン信号を印加し、その応答出力信号と期待値とを論理比較器で比較し、不一致の発生を検出して不良セルが存在する不良アドレス情報を取得し、その不良アドレス情報を不良解析メモリに記憶し、この不良解析メモリに記憶した不良アドレス情報を爾後の試験では上記論理比較器にマスクデータとして印加することにより不良アドレスをマスクして試験を行うことができるマスク機能を具備した半導体デバイス試験装置において、
上記論理比較器にマスクデータを印加するマスクデータ供給路にマスクデータ反転制御部を設け、マスクデータを反転させるか否かを選択するために設定された反転選択信号を上記マスクデータ反転制御部に印加することにより良アドレスをマスクして不良アドレスのみを試験するか或いは不良アドレスをマスクして良アドレスのみを試験するかを自由に選択できる構成としたことを特徴とする半導体デバイス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えばフラッシュメモリ等と呼ばれている不揮発性メモリ、或いはＤＲＡＭのような汎用のメモリ等の半導体デバイスを試験する半導体デバイス試験装置に関し、特に不良発生アドレスに的を絞って再試験することを可能とし、フラッシュメモリの不良解析を短時間に行うことができる半導体デバイス試験装置を提供しようとするものである。
【０００２】
【従来の技術】
図３に一般的なメモリ試験装置の構成を示す。図中１１はタイミング発生器、１２はパターン発生器、１３は波形整形器、ＤＵＴは被試験半導体デバイス、１４は論理比較器、１５は不良解析メモリ、１６はこれら各部の動作を制御するテスタ−コントローラを示す。
パターン発生器１２はタイミング発生器１１が出力する各種のタイミング信号に従って試験パターンデータを発生する。試験パターンデータは被試験メモリＤＵＴに印加するアドレス信号と、被試験半導体デバイスＤＵＴに書き込むデータと、被試験半導体デバイスＤＵＴの動作を制御する制御信号などによって構成される。
【０００３】
パターン発生器１２が発生する試験パターンデータはデジタル信号で構成される。このデジタル信号で構成される試験パターンデータは波形整形器１３で実波形（１、０の論理波形）を持つ試験パターン信号に変換され、その試験パターン信号が被試験半導体デバイスＤＵＴに印加される。
被試験半導体デバイスＤＵＴでは印加された試験パターンをこの試験パターン信号に含まれるアドレス信号に従ってそのアドレスに記憶する。これと共に、被試験半導体デバイスＤＵＴの各アドレスからデータの読み出しが行われ、この読み出されたデータとパターン発生器１２から出力される期待値とを論理比較器１４で比較する。比較の結果、不一致が発生すると、その不一致を表すフェイルデータが不良解析メモリ１５に印加される。このとき被試験半導体デバイスＤＵＴに印加しているアドレス信号が不良解析メモリ１５にも供給され、その不一致が発生したアドレスにフェイルアドレスであることを表すフェイルデータを記憶する。
【０００４】
不良解析メモリ１５に取り込まれたフェイルデータは一般的に不良救済処理に用いられるが、場合によっては爾後の再試験のマスクデータとしても用いられる。つまり、初期試験でフェイルを発生したアドレスを不良解析メモリ１５に記憶しておくことにより、次回の試験（半導体デバイスの試験は試験条件を変えながら複数回実行する）ではそのフェイルを発生したアドレスを試験の対象から外し、パスしたアドレスのみについて試験を行っている。このような場合に、不良解析メモリ１５に記憶したフェイルデータを読み出し、「１」論理のフェイルデータが読み出されたアドレスではその「１」論理のフェイルデータをマスクデータとして利用して論理比較器１４における論理比較動作を禁止させ、初期試験で不良と判定されたアドレスを試験の対象から除外する方法を採っている。
【０００５】
マスクデータの発生は不良解析メモリ１５から発生させる方法と、パターン発生器１２から発生させる方法とがある。図３に示した半導体デバイス試験装置では不良解析メモリ１５からマスクデータを発生させる構成とした場合を示す。図４にマスクデータの発生機能を持つ不良解析メモリの内部の構成の一部を示す。
ここに示す不良解析メモリ１５はフェイル情報格納部１５−１に対して、マスクデータ発生部１５−２を付加した構成とした場合を示す。フェイル情報格納部１５−１とマスクデータ発生部１５−２は共に、アドレス選択部１５Ａと、メモリコントロール部１５Ｂと、メモリ部１５Ｃとによって構成される。アドレス選択部１５Ａにはパターン発生器１２から被試験半導体デバイスＤＵＴ（図３参照）に印加されるアドレス信号と同一のアドレス信号が入力される。アドレス選択部１５Ａは入力されたアドレス信号の中の上位ビットのアドレス信号と下位ビットのアドレス信号とに分離し、上位ビットのアドレス信号はメモリコントロール部１５Ｂに印加し、下位ビットのアドレス信号はメモリ部１５Ｃに印加する。
【０００６】
フェイル情報格納部１５−１を構成するメモリコントロール部１５Ｂには論理比較器１４から出力されるフェイルデータが入力される。フェイル情報格納部１５−１を構成するメモリ部１５Ｃ−１にはメモリコントロール部１５Ｂを通じてフェイルデータが入力され、メモリ部１５Ｃ−１にフェイルデータが記憶される。
これと共に、マスクデータ格納部を構成するメモリ部１５Ｃ−２にはデータバスＤＢＵＳを通じてメモリ部１５Ｃ−１からフェイルデータが転送され、メモリ部１５Ｃ−２にメモリ部１５Ｃ−１と同一のフェイルデータが書き込まれる。
【０００７】
試験条件が変更されて、次の試験が開始されると、メモリ部１５Ｃ−１は書込モード、メモリ部１５Ｃ−２は読出モードに設定され、試験中はメモリ部１５Ｃ−２から読み出されるフェイルデータがマスクデータとして論理比較器１４に出力され、初期試験でフェイルが発生したアドレスをマスクし、比較動作を禁止する。
図５はパターン発生器１２でマスクデータを発生させる場合のパターン発生器１２の構成の一例を示す。パターン発生器１２はシーケンス制御部１２Ａと、データ発生部１２Ｂと、制御信号発生部１２Ｃと、アドレス発生部１２Ｄと、マスク信号発生部１２Ｅとを具備して構成される。
【０００８】
初期試験時又は初期試験終了後に論理比較器１４で発生したフェイルデータをデータバスＤＢＵＳを通じてパターン発生器１２に転送し、このフェイルデータをマスク信号発生部１２Ｅに入力し、被試験半導体デバイスＤＵＴに印加しているアドレスと同一アドレスにフェイルデータを記憶させる。
試験条件変更後の次の試験ではマスク信号発生部１２Ｅからフェイルデータを読み出し、このフェイルデータをマスクパターンとして論理比較器１４に印加する。
【０００９】
【発明が解決しようとする課題】
例えばフラッシュメモリのような不揮発性メモリでは、試験開始の初期では不良であった記憶セルが試験のために書き込み読み出しを繰返す間に徐々に良セルに遷移する現象が見られる。このような現象が存在するために、従来は不良アドレス（不良のセルが存在するアドレス）が発生した記憶領域（例えばページ）に関してはそのページの全てのアドレスに対して予め定めた回数に渡って書き込み及び読み出しを繰返し、書き込みと読み出し動作を所定の回数実行した後で再度良否の判定試験を行っている。
【００１０】
また、他の例としては不揮発性メモリでは不良発生の条件を特定するために、不良アドレスに関してのみ、例えば試験パターンの印加条件を変えながら、書き込み及び読み出し動作を繰返し、どの条件でフェイルが発生するかを特定する場合もある。このような理由から不揮発性メモリの試験には時間が掛かる欠点が生じる。
このために、上述したマスク機能を利用してパスしたアドレスに対してマスクを掛け不良発生アドレスのみに関して書き込み、読み出しを繰返し、所定の回数を実行した後に再度良否判定試験を実行できると試験時間を短縮することができる。
【００１１】
然し乍ら、上述したように従来はフェイルを発生したアドレスに関してのみマスクを掛けることができる構成としているから、パスしたアドレスに対してマスクを掛けこのパスしたアドレスを書き込み、読み出し動作から除外することはできない不都合が存在する。
仮に、この動作を実行させるにはマスクデータを記憶するメモリにフェイルデータを書き込む際に、データが「０」であれば「１」に、データが「１」であれば「０」に変換してマスクデータの書き込みを行えばよい。然し乍らこのデータの変換は例えばテスタ−コントローラ１６で行わなくてはならず、テスタコントローラ１６はソフトウエアで動作するから動作が遅いことと、またマスクデータを記憶するメモリ部１５Ｃ−２又はマスク信号発生部１２Ｅの全てのアドレス領域に関して実行しなければならないから、この点で時間を費やし、試験に要する時間が益々長くなる不都合が生じる。
【００１２】
この発明の目的は初期試験で不良と判定されたアドレスをマスクして再試験を行うことも、良と判定されたアドレスをマスクして再試験を行なうことも自由に選択することができる半導体デバイス試験装置を提案しようとするものである。
【００１３】
【課題を解決するための手段】
この発明の請求項１では、被試験半導体デバイスに試験パターン信号を印加し、その応答出力信号と期待値とを論理比較器で比較し、不一致の発生を検出して不良セルが存在する不良アドレス情報を取得し、その不良アドレス情報を不良解析メモリに記憶し、この不良解析メモリに記憶した不良アドレス情報を爾後の試験では論理比較器にマスクデータとして印加することにより不良アドレスをマスクして試験を行うことができるマスク機能を具備した半導体デバイス試験装置において、論理比較器にマスクデータを印加するマスクデータ供給路にマスクデータ反転制御部を設け、このマスクデータ反転制御部の設定により良アドレスをマスクして不良アドレスのみを試験するか或いは不良アドレスをマスクして良アドレスのみを試験するかを自由に選択できる構成とした半導体デバイス試験装置を提案する。
【００１４】
作用
この発明による半導体デバイス試験装置によればマスクデータ反転制御部でマスクデータの極性を反転させるか、マスクデータをそのまま通過させるかを任意に選択して設定することができるから、不良アドレスに記憶したフェイルデータをマスクデータとして論理比較器に供給する状態でも、良アドレスに記憶した良アドレスであることを表すパスデータをマスクデータとして論理比較器に供給する状態でも、何れの状態にも設定することができる。
【００１５】
この結果、初期試験でフェイルアドレス情報を不良解析メモリに取得した状態であれば、そのフェイルアドレス情報を用いて良アドレスをマスクして不良アドレスのみを試験することができる。また、この逆の条件で試験を行うこともできる。
従って、例えば不揮発性メモリの不良アドレスへの書き込み、読み出し動作の繰り返し、或いは不良アドレスの不良発生条件を特定するための試験を短時間に済ませることができる利点が得られる。
【００１６】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の一実施例を示す。図１に示す実施例ではマスクデータを不良解析メモリ１５から発生させる構成とした半導体デバイス試験装置にこの発明を適用した実施例を示す。図４と対応する部分には同一符号を付し、その重複説明は省略する。
この発明では論理比較器１４にマスクデータを印加するマスクデ−タ供給路にマスクデータ反転制御部２１を設けた構成を特徴とするものである。この実施例ではマスクデータを記憶したメモリ部１５Ｃ−２から論理比較器１４にマスクデータを印加する信号供給路をマスクデータ供給路２０とした場合を示す。このマスクデータ供給路２０にマスクデータ反転制御部２１を設ける。
【００１７】
マスクデータ反転制御部２１は例えば排他的論理和回路ＥＸＯＲによって構成することができる。排他的論理和回路ＥＸＯＲの一方の入力端子にメモリ部１５Ｃ−２から読み出されるマスクデータＡを入力する。排他的論理和回路ＥＸＯＲの他方の入力端子にはマスクデータＡの論理を反転させるか、非反転のまま通過させるかを選択する反転選択信号を印加する。この反転選択信号はメモリコントロール部１５Ｂに設定され、「１」か「０」の論理値で与えられる。この反転選択信号を論理「０」に設定した場合は、マスクデータＡをそのまま通過させる状態に設定される。また、論理「１」に設定した場合はマスクデータＡの論理を反転させて出力する状態に設定される。
【００１８】
従って、フェイルアドレスのみを再試験したい場合には反転選択信号を「１」論理に設定すればよい。反転選択信号を「１」論理に設定することにより、各アドレスから読み出されるマスクデータＡが良アドレスを表す「０」論理である場合はマスクデータ反転制御部２１から出力されるマスクデータＢは「１」論理に反転されてマスクを施す信号に変換されて論理比較器１４に印加される。従って、この場合には初期試験において、良と判定されたアドレスはマスクされ、不良セルを具備したアドレスから読み出されるデータだけが論理比較器１４で比較されて良否の判定が行われる。
【００１９】
図２はパターン発生器１２側にマスク信号発生部１２Ｅを設けた場合の実施例を示す。この場合もマスク信号発生部１２Ｅから論理比較器１４に至るマスクデータ供給路２０にマスクデータ反転制御部２１を設けた場合を示す。２２は反転選択信号を設定するレジスタを示す。このレジスタ２２に「１」か「０」論理の反転選択信号を設定することにより、マスクデータＡをそのまま通過させるか、論理を反転させて出力するかを選択することができる。
つまり、図１に示した実施例と同様にレジスタ２２に「０」論理を設定した場合は、マスクデータをそのままの論理値で通過させ、「１」論理に設定した場合にはマスクデータの論理を反転させて出力する。従って、レジスタ２２に「１」論理を設定した場合、初期試験で不良と判定されたアドレスではマスク信号発生部１２Ｅはマスクデータとして「１」論理を出力するが、その「１」論理のマスクデータは排他的論理和回路ＥＸＯＲで「０」論理に反転されて論理比較器１４に印加される。従って、初期試験で良と判定されたアドレスは論理比較動作はマスクされ、不良と判定されたアドレスは論理比較動作が実行されて良否の判定が行われる。
【００２０】
【発明の効果】
以上説明したように、この発明によればマスクデータ発生部が不良解析メモリ１５側に配置されている場合でも、パターン発生器１２側に配置されている場合でも、論理比較器１４に通じるマスクデータ供給路２０にマスクデータ反転制御部２１を設け、このマスクデータ反転制御部２１でマスクデータを「１」論理から「０」論理に、また逆に「０」論理を「１」論理に反転させてマスクデータとして出力させる構成としたから、初期試験で良と判定されたアドレスはマスクされ、不良と判定されたアドレスはマスクせずに試験を行うことができる。よって、不良アドレスのみを集中して試験することができるため、不良アドレスに複数回の書き込みと読み出し動作を実行させる場合、或いはフェイルの発生条件を検出する場合に適用してその効果は大である。
【図面の簡単な説明】
【図１】この発明の要部の実施例を説明するためのブロック図。
【図２】この発明の要部の他の実施例を説明するための図。
【図３】一般的な半導体デバイス試験装置の構成を説明するためのブロック図。
【図４】図３に示した半導体デバイス試験装置に用いられている不良解析メモリの構成説明するためのブロック図。
【図５】マスクデータ発生部をパターン発生器に設けた構成の半導体デバイス試験装置にこの発明を適用した実施例を示すブロック図。
【符号の説明】
１１        タイミング発生器
１２        パターン発生器
１３        波形整形器
１４        論理比較器
１５        不良解析メモリ
１５−１        フェイル情報格納部
１５−２        マスクデータ発生部
１６        テスタ−コントローラ
２０        マスクデータ供給路
２１        マスクデータ反転制御部
ＥＸＯＲ        排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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