(57)【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶情報に従ってしきい値電圧が設定される複数の不揮発性メモリセル、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが結合される複数の第１の信号線、および
各前記メモリセル列に対応して配置されるとともに前記第１の信号線と別に設けられ、各々に対応の列のメモリセルが結合される複数の第２の信号線を備え、メモリセルのしきい値電圧を変更させる動作モード時、選択メモリセルが対応の第１および第２の信号線の間に電気的に接続され、
前記メモリセルのしきい値電圧を変更させる動作モード時、第１の信号線および第２の信号線をそれぞれ第１および第２の電位に設定しかつ選択行のワード線に判定レベルの電圧を供給した後、前記第１の信号線をフローティング状態に維持した状態で、前記選択行のワード線および前記第２の信号線にしきい値電圧を変更するための電圧をそれぞれ供給する電圧設定回路を備え、前記判定レベルは選択メモリセルが変更後のしきい値電圧の条件を満たしているかを判定する電圧レベルである、不揮発性半導体記憶装置。
【請求項２】
各メモリセル列に対応して配置され、各々が書込データをラッチする対応のセンスラッチ回路をさらに備え、前記しきい値電圧変更動作モードは、前記しきい値電圧を上昇させる動作モードであり、
前記しきい値電圧変更動作モード時、前記センスラッチ回路のラッチデータは、前記第１および第２の信号線と分離して維持される、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記しきい値電圧を変更するための電圧印加前、前記センスラッチ回路の保持データに従って、前記第１の信号線に選択的にしきい値電圧変更阻止の電圧を供給するセンス制御回路をさらに備える、請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記しきい値電圧変更動作モード時、前記電圧設定回路は、対応のセンスラッチ回路のラッチデータにかかわらず、前記第１の信号線および第２の信号線をそれぞれ固定された前記第１および第２の電圧レベルに設定する、請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記しきい値電圧変更電圧印加前に、前記複数の第１の信号線の電圧レベルがしきい値電圧変更の条件を満たしているかを判定する判定手段をさらに備え、
前記電圧設定回路は、前記判定手段が前記しきい値電圧変更の条件を満たす第１の信号線が存在することを示すときに、前記しきい値電圧変更電圧を印加する、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記しきい値電圧変更電圧印加前に、前記複数の第１の信号線の電圧レベルがしきい値電圧変更の条件を満たしているかを判定する判定手段をさらに備え、
前記電圧設定回路は、前記判定手段が前記しきい値電圧変更の条件を満たす第１の信号線が存在しないことを示すとき、前記しきい値電圧変更電圧印加を停止する、請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記電圧設定回路のしきい値電圧変更電圧印加停止時、前記選択行のワード線に接続されるメモリセルのしきい値電圧が、前記しきい値電圧変更電圧印加により決定される条件を満たしているかの判定を行う回路をさらに備える、請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記しきい値電圧を変更する動作モードは、前記不揮発性メモリセルのしきい値電圧を低下させる動作モードである、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、しきい値電圧レベルに応じてデータを記憶するメモリセル構造を備える不揮発性半導体記憶装置に関する。より特定的には、この発明は、不揮発性半導体記憶装置において、しきい値電圧の分布を高精度に調整して、高速で書込／消去を行なうための構成に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源遮断時においても記憶情報を保持しており、広い分野において用いられている。不揮発性半導体記憶装置の１つである一括消去型不揮発性メモリ（フラッシュメモリと称す）は、メモリセルが１つのトランジスタで構成される。このメモリセルトランジスタのフローティングゲートに電荷を記憶情報に応じて蓄積する。メモリセルトランジスタは、蓄積電荷量に応じてしきい値電圧が異なり、しきい値電圧と記憶データとを対応させることにより、２値以上のデータを記憶することができる。
【０００３】
フラッシュメモリのような積層型ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のフローティングゲートに電荷を蓄積する構成の他に、コントロールゲート下のＯＮＯ膜（酸化膜−窒化膜−酸化膜）の窒化膜に電子を蓄積して情報を記憶するメモリセル構造を有する不揮発性メモリもある。このメモリセル構造においても、蓄積電荷量に応じてしきい値電圧が異なる事を利用して情報を記憶する。
【０００４】
このような不揮発性半導体記憶装置においては、メモリセルトランジスタのしきい値電圧を変更する場合、絶縁膜を通して電荷（電子）を移動させる。したがって、メモリセルトランジスタの絶縁膜の膜質などにより、書込／消去速度（電荷の移動速度）が異なる。ここで、データの書込は、メモリセルのしきい値電圧を高くするように電子を注入する動作を示し、消去は、しきい値電圧を低くするように電荷蓄積層から電子を引抜く動作を示すものとする。
【０００５】
このような書込／消去速度が異なると、１回の書込／消去パルスの印加時のしきい値電圧変化量が異なり、しきい値電圧のばらつきが大きくなる。
【０００６】
このメモリセルの書込／消去特性に依存するしきい値電圧のばらつきを防止して、しきい値電圧分布幅を狭くすることを意図する構成が、特許文献１（特開２００１−９３２９１号公報）に示されている。
【０００７】
この特許文献１に示される構成においては、ＮＡＮＤ型フラッシュメモリにおいて、各ビット線に対応してラッチ回路を設ける。このラッチ回路に書込データを格納する。データの書込を行なうさいには、ビット線を書込阻止電圧レベルに充電した後、ラッチ回路をビット線と接続して、ラッチ回路の保持データに従ってビット線電圧を書込電圧レベルおよび書込禁止電圧レベルに選択的に設定する。この後、ワード線に書込電圧を印加して、データの書込を行う。書込完了後、メモリセルトランジスタのコントロールゲート（ワード線）にベリファイ電圧を与え、ビット線電圧も、ベリファイ電圧レベルに充電する。この状態でビット線電圧をメモリセルを介して放電させる。この後、ビット線の電圧に従ってラッチ回路のラッチデータを、ビット線の電圧に応じて選択的に反転する。すなわち、書込が完了したメモリセルに対応するラッチ回路のラッチデータは、書込完了状態に設定する。書込未完了のメモリセルに対するラッチ回路のラッチデータは、書込許可状態に設定する。
【０００８】
次の書込サイクルにおいて、ビット線に書込阻止電圧レベルのプリチャージ電圧を供給した後、ラッチ回路とビット線を接続し、このビット線のプリチャージ電圧レベルを、ラッチ回路のラッチデータに対応する状態に設定する。これにより、書込を完了したメモリセルに対しては、ビット線電圧は、書込阻止電圧レベルに維持され、書込未完了のメモリセルに対して、ビット線電圧が書込許可状態レベルに設定される。この状態でメモリセルに対して書込を実行する。書込サイクル（電子注入サイクル）ごとに、ベリファイを行ってラッチ回路のラッチデータを書込許可／阻止電圧レベルに設定する。メモリセルの書込特性が異なる場合においても、書込完了のメモリセルの書込を停止し、未書込状態のメモリセルに対してのみ書込を実行することにより、「ビットごとベリファイ動作」を実現し、メモリセルのしきい値電圧のばらつきを低減することを図る。
【特許文献１】特開２００１−９３２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年の不揮発性半導体記憶装置においては、１ビットのメモリセルに、３値以上のデータを格納するマルチレベルチップ（ＭＬＣ：多値メモリチップ）が主流となっている。４値などの多値データを記憶する場合、メモリセルの取るしきい値電圧の数は、それに応じて増加する。正確なデータの記憶のためには、このしきい値電圧分布が値の異なるデータ間で重なり合わないように、しきい値電圧分布幅を小さくすることが要求される。上述の特許文献１に示されるように、各書込実行ごとに、ラッチ回路で書込完了／未完了を示す状態にラッチ回路のラッチデータを設定することにより、ビットごとベリファイ動作を行なって、しきい値電圧分布幅を調整することができる。
【００１０】
しかしながら、しきい値電圧がベリファイ電圧レベル近傍のメモリセルに対して再書込を行なう場合、ラッチ回路のラッチする書込データに従って書込高電圧が印加されて再書込が行なわれる。従って、そのしきい値電圧が大きく変化し、しきい値電圧分布範囲の上限値を超える状態が生じる。この場合、または上限値を超えたメモリセルのしきい値電圧を下げる処理が必要となり、書込に要する時間が長くなるという問題が生じる。
【００１１】
また、一旦、書込完了と判定されると、そのメモリセルの再書き込みは以後実行されない。従って、ノイズなどの影響によりビット線電圧が変化した場合、書込未完了のメモリセルが書込完了状態と判定され、書込不良のメモリセルが存在する可能性があり、正確なデータの書込を実現することができなくなる可能性がある。
【００１２】
また、各書込サイクルごとに、ラッチ回路のラッチデータを設定するためにベリファイ動作が行なわれており、書込サイクルおよびベリファイサイクルの合計の時間が長くなり、高速の書込を実現することができなくなる。
【００１３】
それゆえ、この発明の目的は、高精度でかつ高速で書込を行なうことのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶情報に従ってしきい値電圧が設定される複数の不揮発性メモリセルと、メモリセルの各行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する第１の信号線と、メモリセル列それぞれに対応して第１の信号線と別に設けられ、各々に対応の列のメモリセルが結合する複数の第２の信号線と、メモリセルのしきい値電圧を変更させる動作モード時、第１および第２の信号線にそれぞれ第１および第２の電位に設定し第１の信号線をフローティング状態として選択行のワード線に判定レベルの電圧を供給した後、第１の信号線をフローティング状態に維持した状態で選択行のワード線および第２の信号線にしきい値電圧変更の電圧を供給する電圧設定回路を備える。
しきい値電圧を変更する動作モード時、メモリセルが対応の第１および第２の信号線の間に接続される。また、判定レベルは、選択メモリセルが変更後のしきい値電圧の条件を満たしているかを判定する電圧レベルである。
【発明の効果】
【００１６】
しきい値電圧変更動作後、第１および第２の信号線を第１および第２の電圧レベルに設定した後、ワード線判定レベルの電圧を印加している。従ってこの状態において、第１の信号線の電圧がメモリセルのしきい値電圧に応じて選択的に変化する。したがって、ワード線および第２の信号線にしきい値電圧変更の電圧印加時、第１の信号線の電圧レベルに応じて選択的にしきい値電圧変更が行われる。従って、しきい値電圧変更後のメモリセルに対しても、各しきい値電圧変更動作時に再度しきい値電圧が所定値にあるかの判定が行われており、正確なしきい値電圧変更を実現することができる。
【００１７】
また、第１の信号線をフローティング状態に維持しているため、メモリセルのしきい値電圧に応じた電圧レベルに第１の信号線が維持され、メモリセルしきい値電圧に応じてしきい値電圧変更量が決定され、過剰なしきい値電圧変更が防止され、正確なしきい値電圧変更を実現することができる。
【００１８】
また、各しきい値電圧変更動作ごとにメモリセルのしきい値電圧を検証するベリファイ動作を行うことが不要となり、メモリセルのしきい値電圧変更に要する時間を短縮することができる。
【００１９】
また、メモリセルのしきい値電圧変更動作時、先ず、メモリセルのしきい値電圧変更阻止電圧をメモリセルの制御電極ノードの判定電位供給時のメモリセルを介して流れる電流に応じた電位レベルに設定しており、メモリセルのしきい値電圧の状態に応じた電圧レベルにしきい値電圧変更阻止電圧（書込阻止電圧）を設定することができ、正確なしきい値調整動作を行うことができる。
【００２０】
また、しきい値電圧変更動作ごとにベリファイを行う必要がなく、しきい値電圧変更処理時間を短縮することができ、また、しきい値電圧変更後のメモリセルに対しても再度判定電位に従ってしきい値電圧変更の可否を判定することができ、正確なしきい値電圧変更処理を実現することができる。
【発明を実施するための最良の形態】
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、不揮発性メモリセルが行列状に配列されるメモリセルアレイ１と、外部からの制御信号ＣＴＬおよびアドレス信号を取り込みかつデータＤＱを入出力するインターフェイス回路２と、インターフェイス回路２に含まれるデータ入出力回路とデータの授受を行ない、データ書込時外部からの書込データを保持するデータレジスタ３と、データレジスタ３の保持データに従って、データ書込時、書込データを保持し、かつベリファイ動作時ベリファイ結果データをラッチするセンスラッチ回路４と、インターフェイス回路２に含まれるアドレスバッファから与えられるアドレス信号に従ってメモリセルアレイ１のアドレス指定された行に対応するワード線を選択状態へ駆動するＸデコーダ５と、各種内部電圧を動作モードに応じて発生する内部電圧発生回路６と、書込動作モード時、書込電圧ＶＷＤを選択列へ伝達する書込電圧供給回路７と、インターフェイス回路２に含まれる制御入力バッファからのコマンドに従って内部回路の動作タイミングおよび動作シーケンスを設定する制御回路８を含む。
【００２２】
内部電圧発生回路６は、Ｘデコーダ５を介して選択行に対応するワード線に伝達されるワード線電圧ＶＷＬと、書込時、選択列に対して供給される書込高電圧ＶＷＤを発生するように示す。しかしながら、この内部電圧発生回路６は、各動作モードに応じて、ベリファイ電圧、負電圧、および通常の読出時のワード線電圧、および内部での高電圧伝達時の伝送ゲートの制御レベルを設定する電圧を生成する。
【００２３】
制御回路８は、シーケンスコントローラでたとえば構成され、外部からの制御信号ＣＴＬに従って動作モードを指示するコマンドが与えられると、そのコマンドに従って内部電圧の発生シーケンスおよび各内部回路の動作シーケンスおよび動作タイミングを設定する。
【００２４】
アドレス信号は、コマンド印加時、コマンドと平行してデータ端子に供給されて、次いで、制御回路８に与えられ、制御回路８において、アクセス（書込または読出）の先頭アドレスが設定される。
【００２５】
図２は、図１に示すメモリセルアレイ１の構成の一例を示す図である。図２においては、ワード線ＷＬに接続されるメモリセルＭＣ０−ＭＣ６を代表的に示す。メモリセルＭＣ０−ＭＣ６の各々は、フローティングゲートを有するスタックドゲート型ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、このフローティングゲートに注入される電子の量に応じてそのしきい値電圧が設定され、応じてデータを記憶する。
【００２６】
メモリセルアレイ１においては、１つのメモリセルごとにアシストゲートがメモリセルと直列に配列される。図２においては、メモリセルＭＣ０およびＭＣ１の間にアシストゲートＡＴ０が配置され、メモリセルＭＣ２およびＭＣ３の間にアシストゲートＡＴ１が配置される。メモリセルＭＣ４およびＭＣ５の間にアシストゲートＡＴ２が配置され、メモリセルＭＣ６と図示しないメモリセルＭＣ７との間にアシストゲートＡＴ３が配置される。
【００２７】
アシストゲートＡＴ０−ＡＴ３は、それぞれ、列方向に連続的に延在するアシストゲート線ＡＧＬ０−ＡＧＬ３と、このアシストゲート線ＡＧＬ０−ＡＧＬ３下部の半導体基板領域表面に形成される反転層領域ＩＬ０−ＩＬ３を含む。アシストゲート線ＡＧＬ０、ＡＧＬ２、…が、アシストゲート選択信号ＡＧ０を共通に受け、アシストゲート線ＡＧＬ１、ＡＧＬ３、…が、共通にアシストゲート選択信号ＡＧ１を受ける。アシストゲート選択信号ＡＧ０およびＡＧ１の活性化時、アシストゲート線ＡＧＬ０−ＡＧＬ３下部の反転層領域ＩＬ０−ＩＬ３に反転層（チャネル領域）が形成され、列方向に連続的に、電荷が流れる経路が形成される。
【００２８】
アシストゲートＡＴ０−ＡＴ３を利用して、データ書込時に行方向において隣接するメモリセル間に電流が流れる経路を形成し、かつ反転層領域を抵抗の高い状態に設定する。メモリセルのソース側において高電界を生成し、チャネルホット電流を生成してフローティングゲートに注入する。このメモリセルのソース側から電子をフローティングゲートに注入する方法は、ソースサイドインジェクション方式と通常呼ばれる。
【００２９】
これらの反転層領域は対をなして配設され、対をなす反転層領域が共通に接続される。すなわち、反転層領域ＩＬ０およびＩＬ１が共通に結合されて、ソース選択ゲートＳＧ０およびＳＧ１を介してビット線ＢＬ０およびＢＬ１に選択的に結合される。同様、反転層領域ＩＬ２およびＩＬ３が共通に結合され、ソース選択ゲートＳＧ２およびＳＧ３を介してビット線ＢＬ２およびＢＬ３に選択的に結合される。
【００３０】
ソース選択ゲートＳＧ０およびＳＧ２のゲートへは、ソース選択信号ＳＴＳ０が共通に与えられ、ソース選択ゲートＳＧ１およびＳＧ３は、共通にソース選択信号ＳＴＳ１を受ける。ソース選択信号ＳＴＳ０およびＳＴＳ１は、択一的に選択状態へ駆動される。これにより、アシストゲートＡＴ（ＡＴ０−ＡＴ３を総称的に示す）の下部の反転層領域ＩＬ（ＩＬ０−ＩＬ３を総称的に示す）において反転層が形成されたとき、反転層がビット線に結合され、選択メモリセルに対するソース領域として機能する。
【００３１】
メモリセルＭＣ（ＭＣ０−ＭＣ６を総称的に示す）のアシストゲートと反対側のノードには、拡散配線が列方向に連続的に延在して配置される。この拡散配線は、低抵抗の不純物領域で形成される。すなわち、メモリセルＭＣ０に対して、拡散配線ＤＬ０が接続され、メモリセルＭＣ１およびＭＣ２の共通接続ノードが拡散配線ＤＬ１に結合される。メモリセルＭＣ３およびＭＣ４の共通接続ノードが、拡散配線ＤＬ２に結合され、メモリセルＭＣ５およびＭＣ６の共通接続ノードが拡散配線ＤＬ３に接続される。すなわち、拡散配線ＤＬ０−ＤＬ３は、列方向に整列するメモリセルトランジスタのソース／ドレイン不純物領域として作用し、かつ行方向において隣接するメモリセルにより共有される。
【００３２】
拡散配線ＤＬ０、ＤＬ２は、ドレイン選択ゲートＳＤ０、ＳＤ２を介して選択的にビット線ＢＬ０およびＢＬ２に結合される。また、拡散配線ＤＬ１、ＤＬ３は、ドレイン選択ゲートＳＤ１、ＳＤ３を介してビット線ＢＬ１およびＢＬ３に結合される。偶数番号のドレイン選択ゲートＳＤ０、ＳＤ２、…は、共通にドレイン選択信号ＳＴＤ０を受け、奇数番号のドレイン選択ゲートＳＤ１、ＳＤ３、…が共通にドレイン選択信号ＳＴＤ１を受ける。
【００３３】
ビット線ＢＬ０−ＢＬ３は、メタル配線で構成される。メモリセルアレイ１において、図２に示す拡散配線および反転層領域が各ブロックごとに列方向に複数個設けられ、メモリセルアレイ１が複数のメモリセルブロックで構成される場合には、選択メモリセルブロックの拡散配線および／または反転層領域を選択的にビット線ＢＬ０−ＢＬ３に結合し、選択メモリセルブロックに対してデータアクセス（書込、消去、読出）が行なわれる。したがって、このメモリセルアレイ１が、複数のブロックに分割されるブロック分割構造の場合には、ビット線ＢＬ０−ＢＬ３は、メモリセルアレイ１において複数のメモリセルブロックに共通に列方向に連続的に延在して配設され、拡散配線ＤＬ０−ＤＬ３は、メモリセルアレイ１内のメモリセルブロック領域内においてのみ列方向に延在して配置される。
【００３４】
図２に示すメモリセルの配列を有するメモリは、ＡＧ−ＡＮＤフラッシュメモリ（アシストゲート−ＡＮＤフラッシュメモリ）として呼ばれる。アシストゲートＡＴにより、メモリセルを選択的に分離することにより、メモリセル個々に拡散層および拡散層を分離する領域を設ける構成に比べてメモリセルの占有面積を低減でき、高密度でメモリセルを配置することができ、メモリセルアレイのレイアウト面積を低減することができる。
【００３５】
図３は、図２に示すメモリセル配置におけるメモリセルへのデータ書込時の接続および書込電流を示す図である。図３においては、メモリセルＭＣａおよびＭＣｂとその間のアシストゲートＡＴａが用いられる。すなわち、図２に示す構成においては、メモリセルＭＣ０−ＭＣ６に対して同時に書込を行なうことはできない。メモリセルＭＣ０およびメモリセルＭＣ４に対して同時にデータの書込が行なわれ、メモリセルＭＣ１およびＭＣ５に対して同時にデータの書込が行なわれる。また、メモリセルＭＣ２およびＭＣ６に対してデータの書込が同時に実行される。すなわち、メモリセルＭＣｉとメモリセルＭＣ（ｉ＋４）に同時にデータの書込が行なわれる。
【００３６】
メモリセルＭＣａおよびＭＣｂは、図２に示すメモリセルＭＣ０−ＭＣ６においてアシストゲートを介して直列に接続されるメモリセルである。
【００３７】
このメモリセルの４メモリセル単位のグループ化は、拡散配線とビット線の接続およびメモリセルの行方向における繰返し配列により規定される。４つのメモリセルＭＣｉ（ｉ＝０−４）のいずれを書込対象とするかは、アドレス信号により決定される。選択メモリセルのグループ内の位置に応じて、あるビット線が、ソースビット線およびドレインビット線のいずれとして利用されるかが決定される。
【００３８】
図３において、メモリセルＭＣｂに対してデータの書込を行なう場合、メモリセルＭＣｂのドレインノードに書込高電圧ＶＷＤが与えられ、メモリセルＭＣａのソースノードへは、接地電圧ＶＳＳが供給される。このメモリセルＭＣａおよびＭＣｂが共通に接続されるワード線ＷＬへは、ワード線書込高電圧ＶＰＰが供給される。またアシストゲートＡＴａのアシストゲート線のアシストゲート選択信号ＡＧａは、たとえば２．０Ｖに設定される。この条件下では、アシストゲートＡＴａには反転層が形成されるものの、そのゲートの電圧レベルは低く、反転層の抵抗値が比較的高い状態にあり、メモリセルのソース電位は比較的高い電圧レベルとなる。
【００３９】
この場合、図３に示すように、メモリセルＭＣｂのドレインノードからメモリセルＭＣａのソースノードへ電流が流れる。アシストゲートＡＴａの反転層においては、その抵抗が比較的高くされており、高電界が発生し、チャネルホットエレクトロンがこのソース高電界により生成される。このチャネルホットエレクトロンは、さらに、ワード線書込高電圧ＶＰＰによる垂直方向の高電界により垂直方向に引かれ、フローティングゲートＦＧへ注入される（ソースサイドインジェクション）。フローティングゲートＦＧへ電子が注入され、メモリセルＭＣｂのしきい値電圧が高くなった状態を、書込状態と称する。
【００４０】
一方、メモリセルＭＣａのソースノードに書込阻止電圧Ｖｉｎｈが与えられる場合、書込阻止電圧Ｖｉｎｈは、アシストゲート選択信号ＡＧａの電圧レベルとほぼ同じレベルである。したがって、アシストゲートＡＴａは、そのゲートおよびソース電位が同じとなり、ほぼ非導通状態となる。したがって、この場合には、メモリセルＭＣｂには電流は流れず、メモリセルＭＣｂへの書込は行なわれない。
【００４１】
書込阻止電圧Ｖｉｎｈは、アシストゲート選択信号ＡＧａの電圧レベルと同じである必要はない。メモリセルＭＣｂのチャネル領域において、ホットエレクトロンが生成されるほどの高電界が水平方向（チャネル長さ方向）に生成されるのを防止することのできる電圧レベルであればよい。
【００４２】
なお、図３に示すデータ書込時の接続形態において、拡散配線を共有する隣接メモリセル（図示せず）においては、対応のアシストゲートが非導通状態であり（アシストゲート選択信号が非選択状態）、これらのアシストゲートには、チャネル反転層が形成されないため、電流が流れる経路は存在せず、メモリセルＭＣｂと拡散配線を共有するメモリセルおよびメモリセルＭＣａと拡散配線を共有するメモリセルには書込電流は流れず、正確に、メモリセルＭＣｂに対するデータの書込を行なうことができる。
【００４３】
図４は、図２に示すメモリセルアレイにおけるデータ読出時のメモリセルの接続の一例を示す図である。図４においても、メモリセルＭＣａおよびＭＣｂと、アシストゲートＡＴａとを代表的に示す。
【００４４】
データ読出時においては、アシストゲートＡＴａは、アシストゲート選択信号ＡＧａにより、その下部の反転層領域ＩＬａに反転層が形成され、この反転層領域ＩＬａが接地電圧レベルに固定される。したがって、メモリセルＭＣｂのソースノードがアシストゲートＡＴａの反転層により接地電圧レベルに維持される。一方、メモリセルＭＣｂのドレインノードへは、ビット線読出電圧Ｖｂｒが与えられる。ワード線ＷＬへは、ワード線読出電圧Ｖｒｄが与えられる。メモリセルＭＣｂのしきい値電圧が、ワード線読出電圧Ｖｒｄよりも高い場合には、メモリセルＭＣｂには、チャネル領域は形成されず、電流は流れない。したがって、メモリセルＭＣｂのドレインノードの電圧Ｖｂｒはほとんど変化しない。一方、ワード線読出電圧Ｖｒｄが、メモリセルＭＣｂのしきい値電圧よりも高い場合には、メモリセルＭＣｂにおいてチャネル領域が形成され、メモリセルＭＣｂから反転層領域ＩＬａの反転層を介して接地ノードへ電流が流れ、ドレイン読出電圧Ｖｂｒの電圧レベルが低下する。このメモリセルＭＣｂのドレインノードの電圧、すなわちドレイン電流の有無を検出することにより、メモリセルＭＣｂの記憶データを検出する。
【００４５】
なお、この読出時、メモリセルＭＣａのドレインノードはフローティング状態であり、メモリセルＭＣｂの読出電流に対して何ら影響は及ぼさない。この読出時においても、図示しない隣接アシストゲートは、非導通状態である（反転層は形成されていない）。
【００４６】
図３および図４に示すデータ書込時およびデータ読出時のメモリセルの接続は、図２に示す選択ゲートＳＧ０−ＳＧ３およびＳＤ０−ＳＤ３を選択的に導通状態（オン状態）に設定することにより実現される。これらの選択ゲートＳＧ０−ＳＧ３およびＳＤ０−ＳＤ３の導通／非導通の制御は、選択メモリセルの位置すなわちアドレス信号とデータの書込／読出の動作モードに応じて決定される。
【００４７】
図５は、この発明の実施の形態１において用いられる多値データ記憶時のメモリセルのしきい値電圧の分布の一例を示す図である。図５においては、メモリセルが４値データ“１１”、“１０”、“００”、“０１”を格納する場合のしきい値電圧分布を一例として示す。図５において、縦軸にしきい値電圧Ｖｔｈを示し、横軸に、このしきい値電圧分布も含まれるメモリセルの数（ビット数）を示す。
【００４８】
データ“１１”のしきい値電圧分布領域Ｉの中心しきい値電圧は、Ｖｔｈ０であり、データ“１０”のしきい値電圧分布領域ＩＩの中心値は、Ｖｔｈ１である。データ“００”のしきい値電圧分布領域ＩＩＩの中心値は、Ｖｔｈ２である。データ“０１”のしきい値電圧分布領域ＩＶの中心値のしきい値電圧は、Ｖｔｈ３である。
【００４９】
多値データ格納時においては、各しきい値電圧分布領域の幅をできるだけ狭くし、各しきい値電圧分布領域間の間隔を広くすることにより、高精度で、データの読出を行なうことができる。したがって、書込時においては、可能な限り、各しきい値電圧分布領域の幅を狭くすることが要求される。このため、たとえばしきい値電圧分布の下裾の電圧レベル（しきい値電圧下限値よりも少し高い電圧レベル）を下裾判定電圧レベル（領域ＩＩＩに対してレベルＬＢＬ）に設定し、この下裾判定レベルＬＢＬよりも低いしきい値電圧を有するデータ“００”を格納するメモリセルのしきい値電圧を高くし、このデータ“００”を記憶するメモリセルのしきい値電圧分布領域ＩＩＩの幅を狭くする。この操作を、他のデータを記憶するメモリセルについても同様に実行する。
【００５０】
メモリセルへのデータの書込時、図３に示す接続構成を用いてデータの書込を行ない、図４に示す接続を用いて書込データの読出を行なって書込データが正確に書込まれたかを判定する。
【００５１】
図６は、図１に示すデータレジスタ３の構成の一例を示す図である。図６において、データレジスタ３は、メモリセルのデータを格納するデータ保持部３ａと、このデータ保持部３ａに格納されたデータをセンスラッチ回路へ転送する転送部３ｂを含む。データ保持部３ａは、１行のメモリセルそれぞれに対して設けられるデータレジスタ回路１０を含む。このデータレジスタ回路１０は、下位ビットＬＢを格納するレジスタ回路１０ａと、上位ビットＵＢを格納するレジスタ回路１０ｂとを含む。これらの２ビットＬＢおよびＵＢにより、４値データが記述される。
【００５２】
データ転送部３ｂは、レジスタ選択信号Ｙｉに従ってレジスタ回路１０ａおよび１０ｂの格納データＬＢおよびＵＢを選択する選択ゲート１１ａと、選択ゲート１１ａからの下位ビットＬＢと書込期待値ビットＥＤ０を受けるＥＸＮＯＲゲート１１ｂと、選択ゲート１１ａからの上位ビットＵＢと書込期待値ＥＤ１とを受けるＥＸＮＯＲゲート１１ｃと、これらのＥＸＮＯＲゲート１１ｂおよび１１ｃの出力信号を受けるＮＡＮＤゲート１１ｄと、ＮＡＮＤゲート１１ｄの出力信号を受けるインバータ１１ｅを含む。
【００５３】
ＮＡＮＤゲート１１ｄの出力信号が、後に説明するセンスラッチ回路のセンスアンプ回路部の参照ノードＩＯＲへ伝達され、インバータ１１ｅの出力信号が、このセンスアンプ回路のセンスノードＩＯＳへ与えられる。
【００５４】
図２に示すように、データ書込時、４つのメモリセルのグループそれぞれにおいて１つのメモリセルを選択して並行してデータの書込が行なわれる。選択ゲート１１ａにより、４つのメモリセルを含むグループそれぞれにおいて１つのメモリセルに対応するデータレジスタ回路１０（１０ａ，１０ｂ）を選択する。したがって、選択ゲート１１ａにより、４つのメモリセルから１つのメモリセル、すなわち対応の４つのデータレジスタ回路から１つのデータレジスタ回路を選択する４：１選択が実行される。
【００５５】
期待値データビットＥＤ０およびＥＤ１は、データ書込時の書込データの下位ビットおよび上位ビットをそれぞれ示す。書込データごとに、しきい値電圧調整が行なわれるため、この書込対象のデータを格納するメモリセルに対し、書込禁止／実行を示すデータを、ＮＡＮＤゲート１１ｄおよびインバータ１１ｅにより転送する。すなわち、レジスタ回路１０ａおよび１０ｂの格納データと書込期待値ビットＥＤ０およびＥＤ１がともに論理レベルが同じの場合、ＥＸＮＯＲゲート１１ｂおよび１１ｃの出力信号はＨレベル（“１”）となり、応じてＮＡＮＤゲート１１ｄの出力信号がＬレベル（“０”）となり、インバータ１１ｅの出力信号がＨレベルとなる。センスアンプ回路のレファレンスノードＩＯＲへデータ“０”（Ｌレベル）が転送されたときに、データの書込が許可される。
【００５６】
一方、レジスタ回路１０ａおよび１０ｂの格納ビットＬＢおよびＵＢと書込期待値ビットＥＤ０およびＥＤ１の少なくとも１ビットが論理レベルが不一致の場合には、ＥＸＮＯＲゲート１１ｂおよび１１ｃの出力信号の少なくとも一方がＬレベルとなり、応じて、ＮＡＮＤゲート１１ｄの出力信号がＨレベル（“１”）となる。この場合には、センスアンプレファレンスノードＩＯＲには“１”（Ｈレベル）が転送され、データの書込が禁止される。これにより、多値データ書込時において同一の値のデータを格納するメモリセルに対して書込が実行され、別のデータ値を書込むメモリセルに対してはデータ書込は禁止される。
【００５７】
すなわち、データの書込動作時においては、図５に示すしきい値電圧分布においてデータ“１１”を記憶する状態のしきい値電圧分布領域Ｉから、データ“１０”を格納するメモリセルの領域ＩＩへのしきい値電圧変更が行なわれ、また領域Ｉから、データ“００”を格納するしきい値電圧分布領域ＩＩＩへのしきい値電圧調整が行なわれ、同様、データ“０１”を格納する状態に対応するしきい値電圧分布領域ＩＶに対し、領域Ｉからしきい値電圧調整が行なわれる。しきい値電圧分布領域Ｉは、メモリセルが消去状態にあり最もしきい値電圧が低い状態であり、この状態を出発状態として、領域ＩＩ、ＩＩＩおよびＩＶへ、それぞれ個々に、しきい値電圧調整が行なわれて、データの書込が行われる。
【００５８】
図７は、図１に示すセンスラッチ回路４に含まれる１つのセンスアンプ／ラッチ回路の構成の一例を示す図である。このセンスアンプ／ラッチ回路は、選択メモリセルそれぞれに対応して設けられ、すなわち、ビット線の対それぞれに対応して配置される。
【００５９】
図７において、センスアンプ／ラッチ回路４ａは、図６に示すデータレジスタ（３）から転送されるデータをラッチするセンスラッチ１４と、転送指示信号ＴＲに従ってセンスラッチ１４のレファレンスノードＩＯＲをノードＮＤ１へ結合するトランスファーゲートＱＴ１と、レファレンスノードＩＯＲ上の信号電位に従って選択的に導通し、導通時、プリチャージ電圧ＦＰＣを伝達する転送ゲートＱＴ２と、プリチャージ指示信号ＰＣに従って転送ゲートＱＴ２から与えられた電圧をノードＮＤ１へ伝達する転送ゲートＱＴ３と、ビット線接続制御信号ＳＴＲ０に従ってノードＮＤ１をビット線ＢＬａに接続する転送ゲートＱＴ４と、ビット線接続制御信号ＳＴＲ１に従ってノードＮＤ１をビット線ＢＬｂに接続するトランスファーゲートＱＴ５と、読出ビット線プリチャージ指示信号ＲＰＣ０に従ってビット線ＢＬａをプリチャージ電圧ＦＲＰＣ０にプリチャージする転送ゲートＱＴ６と、読出ビット線プリチャージ指示信号ＲＰＣ１に従ってビット線ＢＬｂをプリチャージ電圧ＦＲＰＣ１にプリチャージする転送ゲートＱＴ７を含む。転送ゲートＱＴ１−ＱＴ７は、一例として、ＮチャネルＭＯＳトランジスタで構成される。
【００６０】
プリチャージ用の転送ゲートＱＴ３は、レファレンスノードＩＯＲの電圧レベルがＨレベルのとき、プリチャージ指示信号ＰＣに従ってノードＮＤ１を、プリチャージ電圧ＦＰＣ電圧レベルに設定して、ノードＮＤ１をプリチャージする。転送ゲートＱＴ１は、書込動作時において、センスラッチ信号ＳＬＲとビット線とを分離するために用いられる。センスラッチ１４のラッチ信号ＳＬＲに従って、書込阻止電圧を転送する必要のあるときには、転送指示信号ＴＲに従って転送ゲートＱＴ１を導通状態として、センスラッチ１４によりビット線を駆動する。
【００６１】
リファレンスノードＩＯＲがＬレベルのときには、プリチャージ指示信号ＰＣが活性化されても、転送ゲートＩＯＲが非導通状態であり、ノードＮＤ１の電圧レベルは変化しない。従って、センスラッチ１４のラッチ信号ＳＬＳに従って選択的にビット線電圧をプリチャージ電圧ＦＰＣレベルに設定することができ、また、ビット線をフローティング状態として、ビット線の電圧レベルを維持することができる。
【００６２】
転送ゲートＱＴ４およびＱＴ５により、ノードＮＤ１がビット線ＢＬａおよびＢＬｂの一方に結合される。これにより、選択メモリセルの位置に応じて、センスラッチ１４の接続経路を切り替えることにより、各ビット線を、ドレインビット線またはソースビット線として利用することができる。
【００６３】
センスラッチ１４は、交差結合されるＰチャネルＭＯＳトランジスタおよび交差結合されるＮチャネルＭＯＳトランジスタを含み、ＣＭＯＳインバータラッチの構成を備えるラッチ型センスアンプ１４ａと、センスノードプリチャージ指示信号ＲＳＡＳに従ってレファレンスノードＩＯＲをプリチャージ電圧ＦＲＳＡにプリチャージするプリチャージトランジスタ１４ｓと、レファレンスノードプリチャージ指示信号ＲＳＡＲに従ってセンスノードＩＯＳをプリチャージ電圧ＦＲＳＡレベルにプリチャージするプリチャージトランジスタ１４ｒを含む。
【００６４】
プリチャージ用のトランジスタ１４ｓおよび１４ｒは、それぞれ、導通時、レファレンスノードＩＯＲおよびセンスノードＩＯＳをプリチャージ電圧ＦＲＳＡレベルにプリチャージする。これにより、センスノードＩＯＳおよびリファレンスノードＩＯＲが、それぞれ、プリチャージ用トランジスタ１４ｓおよび１４ｒの導通時、センスアンプロー側電源電圧ＳＬＮ（接地電圧レベル）にプリチャージされる。
【００６５】
センスアンプ／ラッチ回路４ａは、さらに、センスノードＩＯＳと接地ノードの間に直列に接続されかつそれぞれのゲートに、ノードＮＤ１上の信号ＥＣおよびベリファイ活性化信号ＳＥＮを受けるＮチャネルＭＯＳトランジスタＱＴ８およびＱＴ９と、センスノードＩＯＳの信号電位に従って信号ＥＣＲを出力するＮチャネルＭＯＳトランジスタＱＴ１０を含む。
【００６６】
ノードＮＤ１上の信号ＥＣおよびＭＯＳトランジスタＱＴ１０の駆動する信号ＥＣＲは、ベリファイ動作時に、このセンスアンプ／ラッチ回路４ａが接続する書込対象のメモリセルのしきい値電圧が所定値以上に到達したかを示し、複数のビット線（センスアンプ／ラッチ回路）の出力信号ＥＣがワイヤード接続され、また信号ＥＣＲもワイヤード接続され、ワイアード接続された信号線の信号に基づいて書込対象の全ビットが所定の条件を満たしているかまたは書込が完了したかの判定が行なわれる。
【００６７】
図８は、この発明の実施の形態１に従う書込動作シーケンスを示すフロー図である。以下、図８を参照して、この発明の実施の形態１に従うメモリセルのデータ書込動作について説明する。
【００６８】
まず、選択メモリセルに対する接続が確定され、図６に示すデータレジスタ回路１０からセンスラッチ１４（図７参照）にデータの書込の禁止／許可を示すデータが転送されて、レファレンスノード上の信号ＳＬＲおよびセンスノード上の信号ＳＬＳが確定する。また、このメモリセルの接続経路の確定により、図９に示すように、書込対象のメモリセルＭＣｂに対する接続経路が確立される。
【００６９】
すなわち、図９に示すように、メモリセルＭＣａの拡散配線ＤＬａがフローティング状態とされる。アシストゲートＡＴａにおいて、反転層領域ＩＬａがソース選択ゲートＳＧａを介してビット線ＢＬａに結合される。反転層領域ＩＬａおいて反転層がアシストゲート選択信号ＡＧａに従って生成される。センスアンプ／ラッチ回路４ａにおいては、図７に示す選択ゲートＱＴ４が導通状態、転送ゲートＱＴ５が非導通状態であり、センスアンプ／ラッチ回路４ａのセンスラッチ１４がビット線ＢＬａに結合される。ソース選択ゲートＳＧａは、図２に示す選択ゲートＳＧ０およびＳＧ１の一方または選択ゲートＳＧ２およびＳＧ３の一方である。
【００７０】
一方、図９に示す拡散配線ＤＬｂは、ドレイン選択ゲートＳＤｂを介してビット線ＢＬｂに結合される。このビット線ＢＬｂは、図示しないドレイン接地トランジスタにより接地ノードに結合される。このドレイン選択ゲートＳＤｂは、図２に示すドレイン選択ゲートＳＤ０およびＳＤ１の他方またはＳＤ２およびＳＤ３の他方である。ドレイン選択信号ＳＤａおよびＳＤｂは、選択信号ＳＴＤ０およびＳＴＤ１に対応する。
【００７１】
アシストゲートＡＴａの反転層領域ＩＬａの反転層が利用されており、この反転層領域ＩＬａが、メモリセルＭＣｂのソース領域として利用される。
【００７２】
次いで、図１０に示すように、全ソースビット線ＢＬａを１．２Ｖをプリチャージし、ドレインビット線ＢＬｂが接地電圧ＧＮＤレベルに設定される。すなわち、図７に示すプリチャージ用の転送ゲートＱＴ６をプリチャージ指示信号ＲＰＣ０に従って導通状態とし、ビット線ＢＬａに１．２Ｖのプリチャージ電圧ＦＲＰＣ０を伝達する。このとき、転送ゲートＱＴ１は非導通状態である。したがって、センスラッチ１４のラッチデータにかかわらず、ソースビット線ＢＬａには１．２Ｖの電圧が伝達される。この状態においては、ワード線ＷＬが非選択状態にあり、メモリセルＭＣａおよびＭＣｂは非導通状態である。一方、アシストゲート選択信号ＡＧａは、プリチャージ電圧よりも高い電圧レベルであり、アシストゲートＡＴａにおいて反転層が確実に形成されて１．２Ｖのプリチャージ電圧が転送される。これにより、図８に示すステップＳＰ１の処理が完了する。
【００７３】
次いで、ワード線ベリファイ電圧をワード線ＷＬに伝達する（図８のステップＳＰ２）。このワード線ベリファイ電圧は、例えば先の図５に示すしきい値電圧分布において、領域ＩＩＩのデータの書込が実行される場合、その下裾判定レベルＬＢＬの電圧レベルである（例えば３．０Ｖ）。ソースビット線ＢＬａは、プリチャージ電圧レベルでフローティング状態に維持される。
【００７４】
ここで、データの書込シーケンスとしては、一例として、図５に示す領域Ｉから領域ＩＩ、領域ＩＩＩおよび領域ＩＶへと順次データの書込が実行される。各領域ごとに書込後にベリファイ動作が実行される。メモリセルＭＣａおよびＭＣｂに対して同一値のデータが書込まれる場合において、メモリセルＭＣａが先にデータの書込が実行されている場合、メモリセルＭＣａのしきい値電圧がメモリセルＭＣｂのしきい値電圧よりも高い状態である。この場合においても、アシストゲートＡＴａの反転層を利用することにより、ワード線ベリファイ電圧印加時、メモリセルＭＣａが非導通状態であっても、メモリセルＭＣｂのソースに対して確実にプリチャージ電圧を伝達することができる。
【００７５】
この状態においては、図１１に示すように、メモリセルＭＣｂのしきい値電圧Ｖｔｈが、下裾側判定レベル電圧Ｖｌｂｌ（たとえば３．０Ｖ）よりも高い場合には、メモリセルＭＣｂには電流は流れず、ビット線ＢＬａおよび反転層形成領域ＩＬａの電圧レベルは変化せず、プリチャージ電圧の１．２Ｖを維持する。
【００７６】
一方、このメモリセルＭＣｂのしきい値電圧が、判定レベル電圧Ｖｌｂｌ以下の場合には、そのしきい値電圧レベルに応じて、メモリセルＭＣｂを介して、反転層領域ＩＬａから拡散配線ＤＬｂに電流が流れる。これにより、ビット線ＢＬａは、既にプリチャージ動作が完了し、フローティング状態であり、そのプリチャージ電圧レベルが低下する。このビット線ＢＬａのプリチャージ電圧の低下量は、メモリセルＭＣｂのしきい値電圧レベルに応じて異なり、下裾判定レベル電圧Ｖｌｂｌにしきい値電圧が近いほど流れる電流Ｉの大きさは小さい。
【００７７】
したがって、図１２に示すように、反転層領域ＩＬａ、すなわちソースビット線ＢＬａのプリチャージ電圧１．２Ｖは、メモリセルＭＣｂのしきい値電圧Ｖｔｈが、その下裾判定レベル電圧Ｖｌｂｌよりも高い場合には、放電されず、ソースビット線ＢＬａの電圧レベルは、プリチャージ電圧レベル（１．２Ｖ）を維持する。一方、しきい値電圧Ｖｔｈが、この下裾判定レベル電圧Ｖｌｂｌ以下であり、その差が小さい場合には、僅かな電流が流れ、緩やかに放電が行なわれ、最終的に、０．６Ｖ程度にまで低下する（ワード線ＷＬに、下裾判定レベル電圧Ｖｌｂｌが印加されている期間内において）。一方、メモリセルＭＣｂのしきい値電圧Ｖｔｈが、この下裾判定レベル電圧Ｖｌｂｌよりも遥かに小さい場合には、メモリセルＭＣｂには、比較的大きな電流が流れ、その反転層領域ＩＬａ、すなわちビット線ＢＬａの電圧レベルは、接地電圧ＧＮＤレベルにまで低下する。
【００７８】
したがって、ソースビット線ＢＬａの電圧レベルが、０．６Ｖ以下の場合には、メモリセルＭＣｂのしきい値電圧は、下裾判定レベルＬＢＬ（Ｖｌｂｌ）以下のしきい値電圧であると判定される。
【００７９】
この場合、先の図５に示すように、領域ＩＩＩにおいて、しきい値電圧分布範囲を狭くする場合、この下裾判定レベルＬＢＬ（Ｖｌｂｌ）よりもしきい値電圧の低い領域ＩＩおよび領域Ｉが存在し、これらにおいても、ソースビット線電位が低下している。したがって、これらの領域ＩＩおよび領域Ｉのメモリセルへの再書込を禁止する必要がある。
【００８０】
そこで、図８に示すように、ステップＳＰ３において、ワード線ＷＬを非選択状態へ駆動した後、図７に示すセンスラッチ１４のラッチデータに基づいて書込阻止電圧を生成する。すなわち、図７に示すセンスラッチ１４において、センスラッチ１４のレファレンスノードＩＯＲにおいて、書込対象のメモリセルに対しては、“０”がラッチされており、一方、書込非対象のメモリセルに対しては、データ“１”が保持されている。したがって、書込非対象のメモリセルに対しては、レファレンスノードＩＯＲが“１”、すなわちＨレベルであり、転送ゲートＱＴ２が導通状態である。したがって、転送ゲートＱＴ３を用いてプリチャージ電圧ＦＰＣによりノードＮＤ１へプリチャージ電圧１．２Ｖを伝達する。このとき、転送ゲートＱＴ１は非導通状態である。これにより、センスラッチ１４のラッチデータに影響を及ぼすことなく、書込非対称のメモリセルのソースビット線に対してプリチャージ電圧を転送することができる。書込対象のメモリセルは、センスラッチ信号ＳＬＳがＬレベルであり、転送ゲートＱＴ２が非導通状態であり、プリチャージ電圧ＦＰＣは伝達されず、先のステップＳＰ２においてワード線ベリファイ電圧印加によるソースビット線電圧レベルに維持される。
【００８１】
この状態においては、図１３に示すように、しきい値電圧分布領域ＩおよびＩＩの状態のメモリセルのビット線ＢＬａに対しては、プリチャージ電圧１．２Ｖレベルである。領域ＩＩＩにおいて、その下側判定電圧Ｖｌｂｌよりもしきい値電圧が高いメモリセルに対するビット線ＢＬａの電圧レベルは１．２Ｖであり、一方、この領域ＩＩＩにおける下側判定レベルＬＢＬ（判定電圧Ｖｌｂｌ）よりも低いしきい値電圧のメモリセルは、その対応のビット線ＢＬａの電圧レベルが０．６Ｖ以下である。
【００８２】
また、領域ＩＶのしきい値電圧を有するメモリセルの場合には、まだ、書込が行われていないため、そのしきい値電圧が、下裾判定レベルよりも低い状態にあるものの、書込非対象メモリセルであり、センスアンプ／ラッチ回路４ａのリファレンスノードＩＯＲの電圧レベルはＨレベルであり、同様、図７の転送ゲートＱＴ２が導通状態であり、プリチャージ電圧ＦＰＣにより対応のソースビット線ＢＬａの電圧レベルはプリチャージ電圧（１．２Ｖ）に再充電される。
【００８３】
したがって、書込対象となるしきい値電圧分布領域ＩＩＩにおいて、下裾判定レベルＬＢＬ（下側判定電圧レベルＶｌｂｌ）よりも低いメモリセルに対してのみ、ソースビット線ＢＬａの電圧レベルが０．６Ｖ以下であり、残りのメモリセルのソースビット線の電圧は、プリチャージ電圧（１．２Ｖ）レベルとなる。
【００８４】
次いで、図８に示すフロー図のステップＳＰ４において、ソースビット線ＢＬａの電圧レベルが、すべて０．６Ｖ以上あるかの判定を行なう。このソースビット線の電圧がすべて０．６Ｖ以上あれば、書込対象のメモリセルのしきい値電圧は、下裾判定レベルＬＢＬ（電圧Ｖｌｂｌ）以上であり、領域ＩＩＩの下側の領域ＬＲのメモリセルのしきい値電圧が、上側の領域ＵＲに移動している。従って、この領域ＩＩＩのしきい値電圧分布幅が小さくなっており、その領域ＩＩＩのメモリセルに対する書込をこれ以上行なう必要はなく、次のベリファイ動作を実行する（図８のステップＳＰ６）。このベリファイ動作時においては、この領域ＩＩＩにおける上限値および下限値の範囲内にメモリセルのしきい値電圧分布が収まっているかの判定が行なわれる。
【００８５】
この図８に示すステップＳＰ４の全ソースビット線の電圧レベルの判定は、図１４にその一例を示す構成を用いて実行される。図１４において、全ソースビット線電位判定部は、判定電源ノードＶと出力ノードＮＤ２の間に並列に接続され、それぞれのゲートが、対応のセンスアンプ／ラッチ回路４ａのノードＮＤ１からの信号ＥＣ０−ＥＣｍを受けるＰチャネルＭＯＳトランジスタＰＱ１−ＰＱｍと、出力ノードと接地ノードの間に接続され、そのゲートにリセット信号ＲＳＴを受けるＮチャネルＭＯＳトランジスタＮＱを含む。
【００８６】
ＭＯＳトランジスタＰＱ１−ＰＱｍは、そのしきい値電圧の絶対値Ｖｔｈｐとソースビット線判定電圧レベル（０．６Ｖ）の和、すなわちＶｔｈｐ＋０．６が電源ノードＶの電圧に等しくなるように、そのしきい値電圧および判定電源ノードＶの電圧が設定される。
【００８７】
たとえば、判定電源ノードＶの電圧レベルが１．２Ｖであり、ＭＯＳトランジスタＰＱ１−ＰＱｍのしきい値電圧の絶対値Ｖｔｈｐが０．６Ｖであるとする。判定動作前に張りセット信号ＲＳＴに従って、ノードＮＤ２は接地電圧レベルに設定される。この状態でノードＮＤ２をフローティング状態とした後、信号ＥＣ０−ＥＣｍを判定部において有効状態とする。センスアンプ／ラッチ回路４ａのノードＮＤ１からのソースビット線電圧判定信号ＥＣ０−ＥＣｍのいずれかが、０．６Ｖ以下の場合には、ＭＯＳトランジスタＰＱ１−ＰＱｍのいずれかが導通し、ノードＮＤ２の電圧レベルが上昇する。一方、これらの信号ＥＣ０−ＥＣｍがすべて０．６Ｖ以上であれば、ＭＯＳトランジスタＰＱ１−ＰＱｍはすべて非導通状態であり、ノードＮＤ２は、リセット用のトランジスタＮＱによりリセットされたＬレベルとなる。ノードＮＤ２からの判定信号ＡＬＬの電圧レベルに従って、全ビット線の電圧レベルが０．６Ｖ以上であるかの判定を行なうことができる。
【００８８】
なお、この全ソースビット線の電圧レベル判定部の構成としては、信号ＥＣ０−ＥＣｍが、すべてワイヤード接続され、このワイヤード接続される信号線の電圧レベルを基準値の電圧レベルと比較する構成が用いられてもよい。このワイヤード接続時においては、いわゆるワイヤードＡＮＤ構成により、ソースビット線電位が０．６Ｖ以下の場合には、ワイヤード接続信号線の電圧レベルも０．６Ｖ以下となり、基準電圧として０．６Ｖを用いることにより、全ソースビット線の電圧レベルの判定を行なうことができる。
【００８９】
図８に戻って、ステップＳＰ４において、少なくともつのソースビット線電圧が判定レベルの０．６Ｖ以下のときには、ソースビット線電圧を維持した状態で、書込が実行される（ステップＳＰ５）。すなわち、ワード線を再度選択状態に駆動して、選択ワード線を書込高電圧ＶＰＰレベルに設定し、ドレインビット線に書込高電圧ＶＷＤを伝達する。
【００９０】
図１５は、図８に示すステップＳＰ５における書込時のメモリセル接続状態および印加電圧を示す図である。図１５において、メモリセルＭＣａの拡散配線ＤＬａが、ドレイン選択ゲートＳＴＤａを介してビット線ＢＬａに接続される。ビット線ＢＬａは、先の図７に示すように、転送ゲートＱＴ４により、その内部のノードＮＤ１がビット線ＢＬａに結合される（選択信号ＳＴＲ０が活性状態（オン状態））。
【００９１】
一方、アシストゲートＡＴａの反転層領域ＩＬａは、フローティング状態に設定される。アシストゲート線ＡＧＬａは、たとえば１．２Ｖの電圧レベルに設定される。
【００９２】
メモリセルＭＣｂの拡散配線ＤＬｂが、ドレイン選択ゲートＳＤｂを介してビット線ＢＬｂに結合される。このドレイン選択ゲートＳＤｂは、そのドレイン選択信号ＳＴＤｂが、たとえば８Ｖレベルの高電圧レベルであり、ビット線ＢＬｂにＶＢＬ供給回路２０から供給される書込高電圧ＶＷＤ（４．５Ｖ程度）を拡散配線ＤＬｂへ介して伝達する。
【００９３】
ワード線ＷＬへは、ワード線書込高電圧ＶＰＰが供給される。この高電圧ＶＰＰは、たとえば１２Ｖである。従って、メモリセルＭＣａは、そのしきい値電圧に係らず導通状態に設定される。
【００９４】
拡散配線ＤＬａは、先のソースビット線電位設定処理により書込対象のメモリセルに対するソースビット線ＢＬａの電圧レベルは、０．６Ｖ以下であり、書込非対象のメモリセルに対しては、電圧１．２Ｖ程度である。したがって、アシストゲート線ＡＧＬａが、１，２Ｖ程度であるため、このアシストゲートＡＴａの反転層領域ＩＬａにおいては、その拡散配線ＤＬａの電圧レベルとアシストゲート線ＡＧＬａの電圧レベルがほぼ同じであり、アシストゲートＡＴａにおいては反転層が形成されず、書込電流は流れない。
【００９５】
一方、このソースビット線ＢＬａから拡散配線ＤＬａへ与えられる電圧が０．６Ｖ以下の場合には、アシストゲート線ＡＧＬａの電圧レベルに従って反転層領域ＩＬａに反転層が形成され、メモリセルＭＣｂのソースノードへは、０．６Ｖ以下の電圧レベルが供給される。
【００９６】
書込実行ステップＳＰ５においては、拡散配線ＤＬｂに書込高電圧ＶＷＤが供給され、メモリセルＭＣｂを介して電流が流れ、反転層領域ＩＬａにおける高電界により、ホットエレクトロンが生成され、メモリセルＭＣｂのフローティングゲートへ電子が注入される。この場合、拡散配線ＤＬａの電圧レベルが０．６Ｖ程度の場合、書込高電圧ＶＷＤに従って、書込電流が流れ、メモリセルＭＣｂへの電子の注入が少し生じる。しかしながら、この電子の注入に従ってメモリセルＭＣｂのしきい値電圧が上昇すると、等価的に、メモリセルＭＣｂのソース電位が上昇し、また、書込電流の流入によりソース電圧が上昇し、メモリセルＭＣｂにおけるチャネル領域における水平方向の電界でチャネルホットエレクトロンは形成されず、書込が停止する。
【００９７】
ソースビット線ＢＬａの電圧レベルが０Ｖのメモリセルにおいては、ドレイン−ソース間電圧が大きく、多くのチャネルホットエレクトロンが生成され、フローティングゲートへの電子の注入が行なわれ、そのしきい値電圧が上昇する。これにより、先の図１３に示す領域ＩＩＩの下裾判定レベルよりも低い領域ＬＲのメモリセルのしきい値電圧を、この下裾判定レベルＬＢＬとしきい値電圧との差に応じて上昇させることができる。
【００９８】
なお、反転層領域ＩＬａと拡散配線ＤＬａとの接続の切替時において、反転層領域ＩＬａがフローティング状態とされ、拡散配線ＤＬａがビット線ＢＬａに接続される。従って、反転層領域ＩＬａにおいては、先の図８に示すステップＳＰ３完了時の充電電荷が保持されている。したがって、接続経路切替により電荷量が拡散配線ＤＬａにおいて低減されても、メモリセルＭＣａ選択時（高電圧印加時）に拡散配線と反転層領域ＩＬａとが電気的に接続され、メモリセルＭＣｂのソース電位は、ほぼステップＳＰ３完了時の電圧レベルに復帰する。
【００９９】
また、拡散配線ＤＬａの寄生容量により、拡散配線ＤＬａの電圧レベルが、ステップＳＰ３完了時の電圧レベルよりも低下している場合においても、反転層領域ＩＬａにおける残留電荷に応じて、アシストゲートＡＴａにおける反転層の抵抗値が高くなり、ほぼ、ステップＳＰ３完了時の電圧レベルに従ってメモリセルＭＣｂに対するソース電圧を設定することができる。従って、書込不良のメモリセルに対しては確実に書込を実行することができる。また、ソース電圧がプリチャージ電圧レベルの１．２Ｖから例えば１．０Ｖ程度まで低下しても、書込は、確実に阻止することができる（ドレイン−ソース電界がチャネルホットエレクトロンを生成するほど高くない）。
【０１００】
この書込が完了すると、再度、図８に示すステップＳＰ１からの動作が繰返し実行される。
【０１０１】
図８に示すステップＳＰ６においてベリファイ動作が完了し、ベリファイ不良のメモリセルが存在する場合には、再び、ステップＳＰ１へ戻り、再書込動作が実行される（ステップＳＰ７）。
【０１０２】
ステップＳＰ７において、全ビットのしきい値電圧が正常であると判定されると、次に書込むデータがあるかの判定が行なわれる（ステップＳＰ８）。次の書込データが存在する場合には、次のデータのセンスラッチへ転送する（ステップＳＰ９）。センスラッチへのデータ転送は、書込の実行／阻止を示すデータである。
【０１０３】
次いで、ステップＳＰ１からの動作が繰返され、次のデータの書込が実行される。
一方、ステップＳＰ８において、すべてのデータの書込が完了したと判定されると、この書込動作が終了する（ステップＳＰ１０）。
【０１０４】
図１６は、データ書込時の各部の印加電圧の一例を示す図である。図１６においては、書込阻止電圧ＶＳＴＬ２が、１．２Ｖに設定されている状態を示す。書込対象のメモリセルは、メモリセルＭＣｂであり、ソースサイドインジェクション方式に従って電子の注入が行なわれる。センスラッチ１４のハイ側電源電圧ＳＬＰは、２．０Ｖであり、ロー側電源ノードＳＬＮは０Ｖの電圧レベルである。転送ゲートＱＴ２が伝達するプリチャージ電圧ＦＰＣは、１．２Ｖであり、転送ゲートＱＴ２は、余裕を持って１．２Ｖレベルの電圧ＦＰＣを書込阻止電圧として伝達することができる。
【０１０５】
転送ゲートＱＴ１へのトランスファー指示信号ＴＲは、書込時においては０Ｖであり、書込動作時においては転送ゲートＱＴ１は非導通状態にある。この転送信号ＴＲは、センスラッチ１４のＨレベル（１．２Ｖ）のラッチ信号を書込阻止電圧として伝達する必要がある場合には、３．５Ｖに設定される。転送ゲートＱＴ３へ与えられるプリチャージ指示信号ＰＣが０Ｖであり、転送ゲートＱＴ３は、書込動作時においては非導通状態にある。転送ゲートＱＴ４へ与えられるビット線選択指示信号ＳＴＲ０は、３．５Ｖであり、１．２Ｖの電圧を余裕を持って伝達することができる。
【０１０６】
ビット線ＢＬａと拡散配線ＤＬａを接続するドレイン選択ゲートＳＤａへ与えられる選択信号ＳＴＤａは８Ｖであり、またドレイン選択ゲートＳＤｂへ与えられる選択信号ＳＴＤｂも８Ｖである。これは、書込高電圧ＶＷＤが４．５Ｖであり、書込高電圧ＶＷＤは、ビット線ＢＬａおよびＢＬｂのいずれにも供給されても良いように、これらのドレイン選択信号ＳＴＤａおよびＳＴＤｂの書込時の電圧レベルは、８Ｖに設定される。
【０１０７】
この拡散配線ＤＬａに与えられる書込阻止電圧ＶＳＴＬ２が１．２Ｖであり、書込高電圧ＶＷＤが４．５Ｖであっても、アシストゲートＡＴａのゲート電圧が、１．２Ｖ程度であり、アシストゲートＡＴａが導通状態であっても、このメモリセルＭＣｂのチャネル領域のドレイン−ソース間電圧は、チャネルホットエレクトロンを生成する電圧レベルよりも低く、チャネルホットエレクトロンは生成されず、書込は阻止される。
【０１０８】
メモリセルＭＣｂに書込が実行される場合には、この拡散配線ＤＬａの電圧レベルは、先に説明したように、０．６Ｖ以下である。
【０１０９】
図１７は、この書込時におけるソースビット線の電圧レベルと書込との関係を示す図である。この図１７において、縦軸にソースビット線電圧を示し、横軸に、図８に示すステップＳＰ２におけるワード線ベリファイ電圧印加時間を示す。ソースビット線が１．２Ｖに設定された後、ワード線が下裾判定レベルの電圧レベルＶｌｂｌに設定され、時間ｔＤＩＳの間、メモリセルを介してソースビット線の放電が行なわれる。しきい値電圧が、判定電圧Ｖｌｂｌよりも低い場合、時間経過に伴ってその電圧レベルが低下する。最終的に、ソースビット線の電圧が１Ｖに到達している場合には、書込時において、書込を阻止することができる（チャネルホットエレクトロンは生成することができない）。
【０１１０】
一方、ソースビット線が０．６Ｖに低下したときには、チャネルホットエレクトロンが生成され、少し書込むことは可能であり、この電圧レベル以下で、メモリセルのフローティングゲートに電子の注入を行なうことができる。しかしながら、このソースビット線の電圧レベルが０．６Ｖ近傍のメモリセルにおいては、その書込が、フローティングゲートへの電子注入に伴うしきい値電圧の増大および書込電流の流入に伴って停止する。したがって、ソースビット線の電圧レベルが、０．６Ｖのメモリセルに対する書込は、しきい値電圧上昇は小さく、先の図１３に示す領域ＬＲの判定レベルＬＢＬ近傍のメモリセルのしきい値電圧が少し上昇するだけである。領域ＩＩＩの下限付近のしきい値電圧を有するメモリセルは、しきい値電圧が大きく上昇し、判定レベルＬＢＬよりも高いしきい値電圧レベルを有することになり、しきい値電圧分布幅を低減することができる。
【０１１１】
図１８は、図８に示すベリファイステップＳＰ６の詳細動作を示すフロー図であり、図１９は、このベリファイ動作時のメモリセルとセンスアンプ／ラッチ回路４ａの接続経路を概略的に示す図であり、図２０は、ベリファイ時の動作を示す信号波形図である。以下、図１８から図２０を参照して、この図８に示すステップＳＰ６のベリファイ動作について説明する。
【０１１２】
まず、書込対象のメモリセルに対するソース／ドレインの接続を確立し、ソースおよびドレイン電圧を設定する（ステップＳＰＰ１）。
【０１１３】
このメモリセル接続の完了時において、図１９に示すように、アシストゲートＡＴａの反転層領域ＩＬａが、ソース選択ゲートＳＧａを介して接地ノードに結合される。アシストゲート選択信号ＡＧａに従って、反転層領域ＩＬａには反転層が形成され、メモリセルＭＣｂのソースが接地される。
【０１１４】
一方、センスアンプ／ラッチ回路４ａにおいては、図７に示す転送ゲートＱＴ５が接続制御信号ＳＴＲ１に従って導通状態（オン状態）となり、内部ノードＮＤ１がビット線ＢＬｂに接続される。このビット線ＢＬｂは、ドレイン選択ゲートＳＤｂを介して拡散配線ＤＬｂに接続される。メモリセルＭＣａの拡散配線ＤＬａは、フローティング状態である。この状態において、図２０の動作波形に示すように、図７に示すワンショットの読出プリチャージ指示信号ＲＰＣ１に従ってビット線ＢＬｂを、たとえば２．０Ｖ（または１．２Ｖ）のプリチャージ電圧ＦＲＰＣ１の電圧レベルに充電する。ドレイン選択信号ＳＴＤｂは、この読出プリチャージ電圧２．０Ｖよりも高い電圧（たとえば３．５Ｖ）のレベルであり、拡散配線ＤＬｂには、２．０Ｖ（または１．２Ｖ）の電圧レベルが、メモリセルＭＣｂのドレイン電圧として供給される。
【０１１５】
このドレインノードのプリチャージ完了後、図２０に示すように、ワード線にベリファイ電圧Ｖｌｂｌを伝達する（図１８のステップＳＰＰ２）。図１９に示すメモリセルＭＣｂのしきい値電圧が、ワード線ＷＬ上のベリファイ電圧Ｖｌｂｌよりも高い場合には、メモリセルＭＣｂが導通し、ドレインノード（拡散配線ＤＬｂ）のプリチャージ電圧がアシストゲートＡＴａを介して接地ノードへ放電され、その電圧レベルが低下する（図２０のノードＮＤ１の破線波形参照）。
【０１１６】
なお、図２０においては、センスノードＩＯＳのセンスラッチ信号ＳＬＳが、“１”に設定され、データ書込を行なうことが示されている状態を示す。この放電操作により、図７に示すセンスアンプ／ラッチ回路４ａにおいて、ノードＮＤ１の電圧レベルがドレインビット線ＢＬｂの電圧レベルに従ってプリチャージ電圧レベルまたは接地電圧レベルとなる。
【０１１７】
次いで、ステップＳＰＰ３において、プリチャージ信号ＰＣをＨレベルとして転送指示信号ＴＲをＬレベルに維持して、センスラッチ信号ＳＬＲに従って、ドレインビット線、すなわちノードＮＤ１の電圧レベルを選択的に変更する。この状態においては、書込非対象のメモリセルに対しては、センスラッチ信号ＳＬＲがＨレベルであり、転送ゲートＱＴ２が導通状態であり、ノードＮＤ１がＨレベルとなり、書込対象のメモリセルにおいては、転送ゲートＱＴ２が非導通状態であり、ドレインビット線の電圧レベルが維持される。従って、書込非対象のドレインビット線の電圧レベルがＨレベルに設定され、かつ書込対象のメモリセルのうち書込完了のメモリセルのドレインビット線の電圧がＨレベルであり、書込対象のメモリセルでしきい値電圧が下裾判定電圧よりも低いメモリセルについてドレインビット線がＬレベルとなる。
【０１１８】
次いで、ドレインビット線ＢＬｂの信号（電圧）とセンスラッチ信号ＳＬＳとのＥＸＮＯＲをとり、その演算結果に従ってセンスラッチ１４のラッチ信号ＳＬＳの選択的な修正を行なう。すなわち、ベリファイ活性化信号ＳＥＮをＨレベルに設定し、図７に示すＭＯＳトランジスタＱＴ８を導通状態とする。ノードＮＤ１の電圧レベルがハイレベルであれば、センスノードＩＯＳのラッチ信号ＳＬＳがＬレベルに駆動され、応じて対象メモリセルの書込が完了したことが示される（ビット線の電圧レベルが２．０Ｖのハイレベルの場合、対応のメモリセルのしきい値電圧が、参照電圧Ｖｌｂｌよりも高い）。
【０１１９】
一方、ドレインビット線ＢＬｂの電圧レベル、すなわちノードＮＤ１の電圧レベルがローレベルの場合には、図７のＭＯＳトランジスタＱＴ８は非導通状態であり、図２０において破線で示すように、センスラッチ信号ＳＬＳの状態は変化せず、Ｈレベルを維持する。センスラッチ信号ＳＬＳがＨレベルのときには、ＭＯＳトランジスタＱＴ１０が導通状態となり、判定結果信号ＥＣＲがＬレベルを維持し、一方、センスラッチ信号ＳＬＳがＬレベルとなると、ＭＯＳトランジスタＱＴ１０が非導通状態となり、判定結果信号ＥＣＲが、たとえば図示しないプルアップ素子によりＨレベルとなる。この判定結果信号ＥＣＲをすべてのセンスアンプについてワイヤード接続することにより、すべてのメモリセルについて、書込が完了したかの判定を行なうことができる。
【０１２０】
すなわち、書込非対象のメモリセルに対しては、センスラッチ信号ＳＬＳがＬレベルであり、対応のメモリセルのしきい値電圧がベリファイ電圧Ｖｌｂｌよりも低い場合においても、センスラッチ信号ＳＬＳは、Ｌレベルであり、判定結果信号ＥＣＲの論理レベルに対しては影響を及ぼさない。従って、センスラッチ信号ＳＬＳが全てＬレベルとなり、判定結果信号ＥＣＲが、Ｈレベルとなれば、書込対象のメモリセルのしきい値電圧が全てベリファイ電圧レベルＶｌｂｌよりも高い状態となったことが示され、書込が完了する。従って、このセンスラッチ信号ＳＬＳが全てＬレベルとなるまで書込が繰り返し実行される。この場合、センスラッチ信号ＳＬＳは、書込不良のメモリセルに対してのみＨレベルであり、書込不良のメモリセルに対してのみ、書込が実行される。
【０１２１】
なお、書込対象のメモリセルのしきい値電圧が対応のしきい値分布領域の上限値よりも低いことを確認する必要がある場合には、例えば以下の方法を実行する。ワード線に上限ベリファイ電圧を印加して、ノードＮＤ１の電圧レベルが、全てＬレベルとなるかを検出する。例えば、センスラッチ信号ＳＬＳをＨレベルに設定して、トランジスタＱＴ８により選択的にセンスラッチ信号ＳＬＳを放電する。センスラッチ信号ＳＬＳが全てＬレベルに放電されれば、判定かキャッシュ信号が全てＨレベルとなり（プルアップ素子により）、メモリセルのしきい値電圧は上限値以下となっていることが識別される。しきい値電圧が上限値以上のメモリセルが存在する場合、センスラッチ信号ＳＬＳが初期状態のＨレベルに維持され、対応の判定結果信号ＥＣＲがＬレベルとなり、上限値を超えるしきい値電圧を有するメモリセルが存在することが識別される。
【０１２２】
しかしながら、この上限値の判定は、下裾しきい値電圧を超えるメモリセルに対しては書込が行われないため、消去状態時においてメモリセルのしきい値電圧分布が上限値の範囲内に存在することが保証されていれば、特に行う必要はない。
【０１２３】
通常の従来のベリファイ動作時においては、この後、プリチャージ信号ＰＣおよび転送信号ＴＲに従って、ノードＮＤ１の電圧レベルを、センスラッチ信号ＳＬＳに従ってハイレベルまたはローレベルに設定する。ノードＮＤ１をソースビット線に接続することにより（図１５参照）、しきい値電圧が、下裾判定レベル（Ｖｌｂｌ）よりも低いメモリセルに対して再書込を行なうことができ、下裾判定レベルよりも高いメモリセルに対しては、書込阻止電圧が伝達され、書込が禁止される。
【０１２４】
しかしながら、本実施の形態１においては、このベリファイ動作完了後、ノードＮＤ１を、ソースビット線（ＢＬａ）に接続した後、ソースビット線が、すべて１．２Ｖにプリチャージされる。したがって、この図２０に示す信号波形図において、プリチャージ指示信号ＰＣおよび転送指示信号ＴＲによるノードＮＤ１の電圧レベルの設定は、本実施の形態においては行なう必要はない。センスラッチ信号ＳＬＳが、このベリファイ動作時、ＥＸＯＲ演算結果に従って設定されるステップまでが行なわれればよい（図１８におけるステップＳＰＰ４は特に必要とされない）。
【０１２５】
次いで、図８に示すステップＳＰ７が実行され、ベリファイ判定動作が行なわれ、すべての書込対象のメモリセルが書込まれ、しきい値電圧が下裾判定レベル以上でありしきい値電圧分布領域内にあると判定されると、ステップＳＰ８（図８参照）へ移る。書込不良のメモリセルが存在する場合には、図８のステップＳＰ１へ移行して、再び書込動作を実行する。
【０１２６】
したがって、本実施の形態１においては、ソースビット線のプリチャージ、メモリセルを介しての選択的な放電、および書込不良のメモリセルに対するソースビット線の選択プリチャージ、書込パルス印加の動作を行なっており、センスラッチ信号ＳＬＲ、ＳＬＳに従って選択的にソースビット線のプリチャージ（書込阻止電圧の供給）を行なった後、書込パルス印加を行なってベリファイ動作を実行する処理に比べて以下の利点を得ることができる。すなわち、選択的なソース線のプリチャージ時、全ビットについて、再度、しきい値電圧の正常／不良が判定されて、その判定結果に基づいて書込が実行される。したがって、書込不良のメモリセルを高精度で検出して再書込を行なって、しきい値電圧を調整することができ、高精度の書込を実現することができる。また、本実施の形態１においては、センスラッチのラッチデータに従って書込阻止電圧を設定していないため、すなわち、センスラッチによりソースビット線を駆動していない。選択的なソース線プリチャージ後、書込対象のメモリセルのソースビット線の電圧を維持して、書込阻止電圧として利用している。従って、しきい値電圧の下裾判定レベル近傍のメモリセルのソース線電圧が比較的高く、このメモリセルへの書込を抑制でき、そのしきい値電圧変更量を低減でき、しきい値電圧分布を超えて、そのしきい値電圧を変化するのを抑制することができ、より高精度の書込を実現することができる。
【０１２７】
また、各選択的プリチャージによる書込を行なった全ビットについてメモリセルのしきい値電圧が正常であると判定した後に、ベリファイ動作を実行している。したがって、この書込パルス印加およびベリファイを繰返し実行する必要はなく、このベリファイ時のビット線プリチャージ時間および書込回数の時間を短くすることができる。ベリファイ動作時、センスラッチのラッチデータに従ってビット線電圧を設定し、それに基づいて書込阻止電圧を設定する場合、書込時のメモリセルのソース電圧は０Ｖであり、書込電圧がフルに印加され、そのしきい値電圧変化が大きくなるため、各書込後にベリファイを実行する必要がある。
【０１２８】
なお、上述の説明においては、ＡＧ−ＡＮＤ型フラッシュメモリの構成について説明している。しかしながら、不揮発性メモリとして、絶縁膜に電荷をトラップすることによりしきい値電圧を調整する絶縁膜電荷トラップ型不揮発性メモリ、また通常の１トランジスタ型のフラッシュメモリ、ＮＯＲ型フラッシュメモリ、およびメモリセルが直列に接続されるＮＡＮＤ型フラッシュメモリについても本実施の形態１を適用することができる。
【０１２９】
また、この発明の実施の形態１におけるメモリセルおよびセンスラッチ回路の各接続制御は、先の図１に示す制御回路８がシーケンスコントローラで構成されており、このシーケンスコントローラが、外部から与えられるコマンド（制御信号ＣＴＬ）をデコードし、そのデコード結果およびアドレス信号に従って内部電圧の生成および制御信号の活性化／非活性化を制御する。
【０１３０】
［実施の形態２］
図２１は、この発明の実施の形態２に従う不揮発性半導体記憶装置のデータ書込シーケンスを示すフロー図である。以下、図２１を参照して、この発明の実施の形態２に従うデータ書込シーケンスについて説明する。なお、用いられる回路構成としては、先の実施の形態１において用いた回路構成と同じ構成が用いられる。
【０１３１】
先ず、外部からのコマンド（図１の制御信号ＣＴＬ）が特定のテストモードを指定しているかの判定が行なわれる（ステップＳＰ２０）。特定のテストモードが指定されている場合には、選択メモリセルに対し同じ値のデータを書込むモードが指定される。この特定のテストモードが指定された場合、この発明の実施の形態２に従うデータ書込シーケンスが起動される。すなわち、図７に示すセンスアンプ／ラッチ回路４ａにおいて、センスラッチ信号ＳＬＳおよびＳＬＲが、それぞれ“１”および“０”の書込指示状態に設定される（ステップＳＰ２１）。すなわち、図７に示すプリチャージトランジスタ１４ｒを導通状態とし（制御信号ＲＳＡＲによる）、センスラッチ信号ＳＬＳを“１”に設定し、ラッチ型センスアンプ１４ａにより、センスラッチ信号ＳＬＲを、“０”に設定する。
【０１３２】
次いで、メモリセルの接続の確立、および全ソースビット線の書込阻止電圧（１．２Ｖ）レベルへのプリチャージが実行される（ステップＳＰ２２）。このステップＳＰ２２においては、先の実施の形態１において示したのと同様、図９に示す接続配置が形成され、センスアンプ／ラッチ回路４ａが、選択メモリセルのソースノードへアシストゲートを介して結合されて、図７に示すセンスアンプ／ラッチ回路４ａの転送ゲートＱＴ６またはＱＴ７を所定期間オン状態として、全ソースビット線に書込阻止電圧をプリチャージする。
【０１３３】
次いで、選択ワード線を、ベリファイ電圧レベル（実施の形態１における電圧Ｖｌｂｌ）レベルに設定する（ステップＳＰ２３）。この状態は、先の実施の形態１における図１１に示す電圧印加状態と同じである。この状態において、書込対象のメモリセルのしきい値電圧が、このレベル判定用の電圧Ｖｌｂｌ以上の場合には、ソースビット線電圧は低下せず、プリチャージ電圧レベル（書込阻止電圧レベル）を維持する。一方、書込対象のメモリセルのしきい値電圧が、判定電圧Ｖｌｂｌよりも低い場合には、このメモリセルを介して書込阻止電圧が放電され、ソースビット線の電圧レベルが低下する。
【０１３４】
次いで、全ソースビット線の電圧が、所定値（０．６Ｖ）以上あるかの判定が行なわれる（ステップＳＰ２４）。この判定動作も、先の実施の形態１において示したものと同様であり、図１４に示す判定部を利用して全ソースビット線の電圧レベルを判定する。
【０１３５】
次いで、全ソースビット線のうち、少なくとも１つの０．６Ｖ以下のソースビット線が存在する場合には、メモリセルは全て書込対象のメモリセルであり、メモリセルのソース電位を維持した状態で、ワード線に書込高電圧を供給し、メモリセルのドレインにドレイン書込高電圧を供給する（ステップＳＰ２５）。このときの接続状態は、先の実施の形態１における図１５に示す接続構成と同じであり、また印加電圧も、図１５に示す電圧と同じである。この書込動作ステップＳＰ２５完了後、再びステップＳＰ２２へ戻り、全ソースビット線のプリチャージ動作が実行される。この場合において、センスラッチ信号ＳＬＳおよびＳＬＲの状態は変化しない。
【０１３６】
一方、ステップＳＰ２４において、全ソースビット線の電圧が０．６Ｖ以上あると判定されると、ベリファイリードが行なわれる（ステップＳＰ２６）。このベリファイリードステップＳＰ２６は、先の実施の形態１において示すステップＳＰ６および図１８に示すステップＳＰＰ１からＳＰＰ４に示す動作と同じ動作が実行される。すなわち、このベリファイリード時において、センスアンプのラッチ信号ＳＬＳおよびＳＬＲが、ワード線ベリファイ電圧によるドレイン電圧変化に従って設定される。
【０１３７】
このベリファイリード後、メモリセルのドレイン電圧の少なくとも１つが放電され、その電圧レベルが所定値以下に低下している場合には、書込不良のメモリセルが存在するため、再度ステップＳＰ２２からの動作が実行される。
【０１３８】
一方、ステップＳＰ２７においてベリファイ動作により、すべてのメモリセルのドレイン電圧が維持されており、メモリセルのしきい値電圧が、ワード線ベリファイ電圧レベル以上であると判定されると、次いで、全てのメモリセルについてのデータの書込が完了したかの判定が行なわれる（ステップＳＰ２８）。テスト時の書込対象のメモリセルが未だ存在する場合には、次のメモリセルのアドレスを指定して、メモリセルの選択を行ないその接続経路を設定する（ステップＳＰ２９）。
【０１３９】
この後、次のメモリセルについて、再び、ステップＳＰ２１からの動作が行なわれ、センスラッチのラッチ信号ＳＬＳおよびＳＬＲを初期状態の書込指示状態に設定して、以降のステップＳＰ２２からの動作が繰返し実行される。
【０１４０】
一方、ステップＳＰ２８において、全メモリセルについて書込が完了したと判定されると、次いで、すべてのデータの書込が完了したかの判定が行なわれる（ステップＳＰ３０）。すなわち、メモリセルについて、複数の種類のデータを格納する場合、同一値のデータについて書込が行なわれたとステップＳＰ２８で判定されると、次に異なる値のデータの書込の有無の判定が行なわれる。さらにテスト時に別の値の書込を行なうメモリセルが存在する場合には、次のデータに対するベリファイ電圧（ワード線ベリファイ電圧（下側判定レベル））を再設定する（ステップＳＰ３１）。
【０１４１】
この後、再び、ステップＳＰ２１からの処理が繰返し実行されて、各データの書込が実行される。ステップＳＰ３０において、全データの書込が完了したと判定されると、このテストデータの書込が完了する。
【０１４２】
したがって、この図２１に示す動作シーケンスにおいて、メモリセルに同一データを書込む場合、データレジスタ回路に外部から同じ値のデータを書込み、その後、センスラッチに、そのデータを転送する動作は不要となる。したがって、実施の形態１における効果に加えて、テストデータをロードする時間を短縮することができ、テスト時間を短縮することができるという効果を得ることができる。
【０１４３】
また、各メモリセル行ごとに、データの論理値を変える処理を行なうことができ、またソースサイドインジェクション方式のメモリセルの場合、４種類のメモリセルの各種類のメモリセルに対する書込が行なわれるため、これらの４種類のメモリセルに異なるデータをテストデータとして書込む際にも、データロードを行なう必要がなく、テストデータのロード時間をさらに短縮することができる。また、種々のパターンのデータをメモリセルに書込んで、テストを実行することができ、メモリセル間干渉などのテストを短時間で実行することができる。
【０１４４】
なお、この実施の形態２における不揮発性半導体記憶装置の構成においてテストシーケンスは、先の図１に示す制御回路８におけるシーケンスコントローラの制御の下に実行され、特に複雑な回路構成は必要とされない。
【０１４５】
［実施の形態３］
図２２は、この発明の実施の形態３に従う半導体記憶装置のデータ書込シーケンスを示す図である。図２２においては、しきい値電圧が最も低い状態に対応するデータ（“１１”）を書込む動作、すなわち消去動作シーケンスを示す。以下、図２２を参照して、この発明の実施の形態３に従うデータ書込（消去）シーケンスについて説明する。
【０１４６】
まず、消去モードが指定されたかの判定が行なわれる（ステップＳＰ４０）。この消去モードは、データ書込時、すべてのメモリセルに対して消去動作が行なわれるため、データ書込が指定されたときに、多値データ書込時非対象のメモリセルに対してすべて実行される。また、これに代えて、単に、消去コマンドが外部から与えられてもよい。
【０１４７】
消去モードが指定されたと判定されると、この発明の実施の形態３に従う消去動作が起動される。
【０１４８】
次いで、この消去モード（データ書込モード）に与えられるアドレス信号に従ってメモリセルが選択され、またメモリセルに対する接続が設定される（ステップＳＰ４１）。
【０１４９】
この消去モード時においては、図２３に示すように、消去対象のメモリセルＭＣｂの拡散配線ＤＬｂが、ドレイン選択ゲートＳＤｂを介してビット線ＢＬｂに結合される。一方アシストゲートＡＴａは、反転層領域ＩＬａが、ソース選択ゲートＳＧａを介してビット線ＢＬａに接続される。これらの選択ゲートＳＧａおよびＳＧｂの導通は、選択信号ＳＴＳａおよびＳＴＤｂにより制御される。ビット線ＢＬｂには、ＶＢＬ供給回路２０が結合されて、このＶＢＬ供給回路２０によりビット線ＢＬｂに正のドレイン消去電圧ＶＤＥが供給される。ビット線ＢＬａは接地ノードに結合される。
【０１５０】
隣接メモリセルＭＣａは、その拡散配線ＤＬａはフローティング状態である。これによりメモリセルに対する接続経路が設定された後、ソース電圧およびドレイン電圧の設定が行なわれる（ステップＳＰ４２）。
【０１５１】
次いで、この状態で、ワード線ＷＬに対し、ワード線消去ベリファイ電圧ＶＥＶが所定期間与えられる（ステップＳＰ４３）。このワード線消去ベリファイ電圧ＶＥＶは、消去状態のメモリセルのしきい値電圧分布の上限値に近い電圧レベルである。したがって図２４に示すように、消去対象のメモリセルＭＣｂのしきい値電圧に応じて、このドレインノードが選択的に放電され、ドレインノードの電圧レベルが電圧ＶＤＥから選択的に変化する。
【０１５２】
すなわち、図２５に示すように、ドレインノード（拡散配線）ＤＬｂの電圧レベルが、書込高電圧ＶＤＥレベルにプリチャージされた後、ワード線ＷＬがベリファイ電圧ＶＥＶレベルに上昇する。メモリセルＭＣｂのしきい値電圧Ｖｔｈが、上側消去ベリファイ電圧（消去状態のしきい値電圧分布領域の上限に近くそれより少し低い電圧レベル）ＶＥＢよりも高い場合には、メモリセルＭＣｂには電流は流れず、ドレインノードの電圧ＶＤＥは維持される。一方、メモリセルＭＣｂのしきい値電圧が上側消去ベリファイ電圧ＶＥＢよりも低い場合には、このメモリセルＭＣｂを介して電流が流れ、ドレイン拡散配線ＤＬｂの電圧レベルが、メモリセルＭＣｂのしきい値電圧に応じて低下する。図２５においては、メモリセルＭＣｂのしきい値電圧Ｖｔｈが、上側消去ベリファイ電圧ＶＥＢに近い状態を破線波形で示し、しきい値電圧Ｖｔｈが、上側消去ベリファイ電圧ＶＥＢよりも大きく離れて小さい場合には、その信号波形を一点鎖線で示す。
【０１５３】
ドレインノードの電圧が全て所定電圧レベル以下であるかの判定が行われる（ステップＳＰ４４）。少なくとも１つのドレイン電圧が所定電圧レベル以上のときには、図２２のステップＳＰ４５に示すように、このドレイン電圧を保持した状態で、ワード線に消去高電圧を印加する。この場合、図２６に示すように、選択メモリセルＭＣｂにおいては、そのソースノードが接続する反転層領域ＩＬａがオープン状態である。ドレイン拡散配線ＤＬｂのドレイン電圧Ｖｄは、図２５に示すドレイン拡散配線ＤＬｂの電圧レベルである。コントロールゲート、すなわちワード線には、負の消去電圧ＶＮＮが印加される。したがって、ドレインノードの電圧Ｖｄが、正の高電圧ＶＤＥレベルのときには、ワード線消去電圧ＶＮＮとドレイン消去電圧ＶＤＥの電圧差は大きく、応じて、メモリセルＭＣｂのフローティングゲートＦＧの電圧Ｖｆｇとドレインノードの電圧Ｖｄの電圧差が大きく、フローティングゲートＦＧからドレインノードへ電子（−ｅ）が流出する（ＦＮトンネリング電流が、ドレインノードからフローティングゲートＦＧへ流入する）。これにより、メモリセルＭＣｂのしきい値電圧が低下する。一方、メモリセルＭＣｂのしきい値電圧が上側消去ベリファイ電圧ＶＥＶよりも少し低い場合には、ドレイン電圧Ｖｄとフローティングゲート電圧Ｖｆｇの差に従ってＦＮトンネリング電流が流入する。しかしながら、このフローティングゲートＦＧへの電子の注入に従って、フローティングゲートＦＧの電位が上昇しまたドレインノードの電圧が低下し、フローティングゲート電圧Ｖｆｇとドレイン電圧Ｖｄの電圧差が小さくなり、トンネリング電流は停止する。したがって、メモリセルＭＣｂのしきい値電圧が、上側消去ベリファイ電圧ＶＥＢに近い場合には、少しのトンネリング電流の流入により電子の引抜きが行なわれ、しきい値電圧は少し低下するだけである。
【０１５４】
一方、ドレイン電圧Ｖｄが、接地電圧レベルまたはそれいに近い電圧レベルの場合、負のワード線消去電圧ＶＮＮとドレイン電圧Ｖｄの電圧差は小さく、ＦＮトンネリング電流は流れず、そのしきい値電圧は変化しない。
【０１５５】
したがって、図２７に示すように、しきい値電圧Ｖｔｈ０を中心しきい値電圧とするしきい値電圧分布において、消去状態に対応する領域Ｉにおいて、下側領域ＬＬの下限値に近いしきい値電圧のメモリセルは、そのしきい値電圧は変化せず、下側領域ＬＬのベリファイ電圧ＶＥＶレベル近傍のしきい値電圧のメモリセルのしきい値が少し低下する。一方、上側領域ＵＵのメモリセルについて、そのしきい値電圧が大きく低下する。なお、図２７において、縦軸にしきい値電圧Ｖｔｈを示し、横軸にビット数、すなわち、メモリセルの数を示す。
【０１５６】
これにより、しきい値電圧分布領域Ｉにおける上側領域のメモリセルのしきい値電圧を下側領域ＬＬに移行させることができ、しきい値電圧分布の幅を小さくすることができる。また、しきい値電圧が既に十分低下しているメモリセルに対しては、さらに消去は行なわれないため、しきい値電圧が負の電圧レベルとなる過消去状態を防止することができ、高精度の消去を実現することができる。
【０１５７】
また、この消去動作時において、ドレインノードはフローティング状態であり、ドレイン電圧ＶｄによるＦＮトンネリング電流が流れ、配線容量に充電されて保持されているドレイン電圧Ｖｄも低下し、自動的に、このＦＮトンネル電流が、ドレイン電圧Ｖｄの低下に応じて停止する。したがって、消去動作時の流入ＦＮ電流量の上限が、ドレイン電圧Ｖｄの充電電荷量により規定され、過剰に消去電流が流れるのを防止することができ、メモリセルの過消去が防止される。
【０１５８】
なお、消去動作時において、センスアンプ／ラッチ回路のセンスラッチ信号を利用して、消去対象のメモリセルに対して消去阻止電圧（接地電圧）を印加する構成を利用すると、選択的な消去を実現することができる。すなわち、センスアンプ／ラッチ回路において、図７に示すリファレンスノードのセンスラッチ信号ＳＬＲを消去非対象のメモリセルに対してＨレベルに設定して、プリチャージ指示信号ＰＣに従って転送ゲートＱＴ３からノードＮＤ１を介して対応のドレインビット線に接地電圧レベルの信号ＦＰＣを伝達する。消去対象のメモリセルのドレイン電圧を変化させることなく、消去非対象のメモリセルに対してドレイン電圧を接地電圧レベルに設定することができる。消去対象のメモリセルは、ワード線へのベリファイ電圧印加後の電圧レベルに維持される。
【０１５９】
このワード線消去電圧印加を行なって、選択的な消去を行った後、再び、ステップＳＰ４２へ戻り、ドレイン電圧の再設定が行なわれる。
【０１６０】
一方、ステップＳＰ４４においてドレインノードの電圧がすべて所定値以下であると判定されると、消去対象のメモリセルは、消去状態にあると判定して、ステップ４６へ移行して、消去ベリファイ動作を実行する。この消去ベリファイステップＳＰ４６においては、再度、メモリセルのソースノードを接地電圧レベルに保持し、メモリセルのドレインに読出電流を印加する（例えば、センスアンプ／ラッチ回路を利用する）。次いで、このワード線を所定電圧レベルに設定した後（上側消去ベリファイ電圧レベル）、全ビットについてドレイン電圧のレベルを判定する（ステップＳＰ４７）。このステップＳＰ４７のベリファイ判定動作においてすべてのメモリセルのしきい値電圧が所定値以下に設定されていず、消去不十分のメモリセルが存在すると判定されると、再度ステップＳＰ４２からの処理が繰返される。
【０１６１】
一方、ステップＳＰ４７において、すべてのメモリセルのしきい値電圧が、上限しきい値電圧レベル以下であると判定されると、次いで、すべての消去対象のメモリセルの消去が行なわれたかの判定が行なわれる（ステップＳＰ４８）。消去対象のメモリセルが未だ残っている場合には、次のアドレスを設定し（ステップＳＰ４９）、ステップＳＰ４１からの処理が、再びこの設定されたアドレスに従って行なわれる。
【０１６２】
一方、ステップＳＰ４８において、すべての消去対象のメモリセルの消去が完了したと判定されると、消去（データ“１１”の書込）動作が終了する。
【０１６３】
ステップＳＰ４５におけるベリファイ動作時、ドレイン電圧が、すべて所定値以下に低下しているかの判定を行うための構成としては、一例として、図２８に示す構成を利用することができる。
【０１６４】
図２８において、消去判定部は、出力ノードＮＤ１０と接地ノードの間にそれぞれ並列に接続されるＮチャネルＭＯＳトランジスタＮＱ１０−ＮＱ１ｍと、ノードＮＤ１０と電圧ノードＶｃの間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＰチャネルＭＯＳトランジスタＰＱ１０を含む。信号ＥＣ０−ＥＣｍは、図７に示すセンスアンプ／ラッチ回路４ａのノードＮＤ１からの信号である。
【０１６５】
ＭＯＳトランジスタＮＱ１０−ＮＱ１ｍのしきい値電圧は、たとえば０．６Ｖに設定される。少なくとも１つのドレインビット線の電圧が、０．６Ｖよりも高い状態にあれば、信号ＥＣ０−ＥＣｍのいずれかが、０．６Ｖ以上であり、ＮチャネルＭＯＳトランジスタＮＱ１０−ＮＱ１ｍにいずれかがオン状態となり、ノードＮＤ１０からの信号ＥＣＥがＬレベルとなる。一方、ドレインノードの電圧が、すべて０．６Ｖ以下となると、信号ＥＣ０−ＥＣｍも全て０．６Ｖ以下となり、ＭＯＳトランジスタＮＱ１０−ＮＱ１ｍはすべて非導通状態となり、ノードＮＤ１０からの信号ＥＣＥは、ＭＯＳトランジスタＰＱ１０によりプリチャージされた電圧Ｖｃレベルとなる。これにより、ドレインビット線の電圧レベルが、すべて所定値以下に低下したかの判定を行なうことができ、すべての消去対象のメモリセル（１回の消去サイクルで消去されるメモリセル）のしきい値電圧が、すべて上側しきい値電圧判定レベル（ＶＥＶ）よりも低い状態にあるかの判定を行なうことができる。
【０１６６】
なお、この消去動作シーケンスにおいて、各メモリセルの接続制御および電圧印加は、先の図１に示す制御回路８の制御の下に実行される。
【０１６７】
図２９は、制御回路８の書込／消去に関連する部分の構成を概略的に示す図である。以下、図２９を参照して、制御回路８は、コマンドおよびアドレス信号に従って、動作ノード指示信号およびアドレス信号を生成するととともに各動作タイミングを制御する主制御回路４０と、主制御回路４０の制御の下に動作し、アドレス信号および動作ノード指示信号に従って、アシストゲート選択信号ＡＧ０およびＡＧ１を生成するＡＧデコーダ４２と、アドレス信号および動作ノード指示信号に従ってドレイン選択信号ＳＴＤ０およびＳＴＤ１を生成するＳＴＤデコーダ４４と、アドレス信号および動作ノード指示信号に従ってソース選択信号ＳＴＳ０およびＳＴＳ１を生成するＳＴＳデコーダ４６と、動作モード指示信号およびアドレス信号に従ってセンスアンプ／ラッチ回路に対して転送指示信号ＴＲおよびビット線接続制御信号ＳＴＲなどの各種制御信号を生成するセンスラッチ制御回路４８を含む。
【０１６８】
主制御回路４０は、シーケンスコントローラで例えば構成され、コマンドに従って実行すべき動作内容およびシーケンスを設定し、かつ各動作時の生成電圧レベルを設定する。
【０１６９】
ＡＧデコーダ４２は、書込および消去の動作および読出時において、選択メモリセルの位置に応じて、アシストゲート線ＡＧ０およびＡＧ１の一方を選択状態に設定する。アシストゲート線選択信号ＡＧ０およびＡＧ１の電圧レベルは、図１に示す内部電圧発生回路からの内部電圧に基づいて主制御回路４０が選択してＡＧデコーダ４０へ動作電源電圧として供給するかまたはＡＧデコーダ４２において主制御回路４０からの動作モード指示信号に従って内部電圧発生回路からの内部電圧を動作電源電圧として選択して設定する。
【０１７０】
ＳＴＤデコーダ４４は、消去時および読出（ベリファイを含む）時に、ドレインビット線に対応する拡散配線を選択する様に、ドレイン選択信号ＳＴＤ０およびＳＴＤ１を選択的に選択状態に設定する。書込状態ににおいては、ドレイン選択信号ＳＴＤ０およびＳＴＤ１がともに選択状態に設定される。このドレイン選択信号のＳＴＤ０およびＳＴＤ１の電圧レベルは、主制御回路４０の制御の下に設定される。
【０１７１】
ＳＴＳデコーダ４６は、アシストゲートの反転層をソース領域として利用する動作時、すなわち、書込時のソース線プリチャージ動作およびドレイン電圧に基づくベリファイ動作時にアシストゲートの反転層領域をビット線に接続するように、選択メモリセル位置に応じて（アドレス信号に従って）ソース選択信号ＳＴＳ０およびＳＴＳ１を生成する。このソース線選択信号ＳＴＳ０およびＳＴＳ１の電圧レベルも主制御回路４０の制御の下に各動作モードに応じて設定される。
【０１７２】
センスラッチ制御回路４８は、センスアンプ／ラッチ回路とビット線の接続を制御する信号ＳＴＲ０／１（ＳＴＲ０およびＳＴＲ１）を動作モードおよび選択メモリセルの位置に応じて生成する。この信号にＳＴＲ０およびＳＴＲ１に従ってセンスアンプ／ラッチ回路が選択的にソースビット線およびドレインビット線に結合される。また、転送指示信号ＴＲは、センスラッチのラッチ信号に従ってソース書込阻止電圧を伝達する必要のある動作時に活性化される。このセンスラッチ制御回路は、また、センスラッチのラッチ信号に従って、メモリセルソース電圧を設定する場合の信号（図７の信号ＰＣ、電圧ＦＰＣ等）を生成するとともに、プリチャージ電圧ベリファイ時の活性化信号（ＳＥＮ）を生成する。このセンスラッチ制御回路４８も、主制御回路４０の制御の下に生成信号の電圧レベルおよび制御信号の発生シーケンスが設定される。
【０１７３】
この図２９に示す制御回路８の構成は、本実施の形態１から３に対して共通に適用することができる。
【０１７４】
以上のように、この発明の実施の形態３に従えば、しきい値電圧を低下させる消去動作モード時、消去対象のメモリセルのドレイン電圧を所定電圧レベルにプリチャージするとともに、ワード線電圧を所定のしきい値判定レベルに設定し、この状態でドレインノードの電圧をそのメモリセルのしきい値電圧に応じた電圧レベルに設定した後に、ワード線に消去電圧を印加している。これにより、メモリセルの消去パルス印加ごとに、ベリファイ動作を行なう必要がなく、消去に要する時間を短縮することができる。
【０１７５】
また、ドレインノードをフローティング状態にした状態で、消去動作を行なっており、ドレインノードの電圧がそのしきい値電圧に応じた電圧レベルに維持された状態で消去を行っており、メモリセルのしきい値電圧に応じたしきい値電圧変更量が実現され、過消去を防止することができ、高精度の消去を実現することができる。
【産業上の利用可能性】
【０１７６】
この発明は、フローティングゲートの蓄積電荷量に応じてデータを記憶する不揮発性メモリに適用することができ、また絶縁膜に電荷をトラップすることにより、情報を記憶する絶縁膜トラップ型不揮発性メモリセルに対しても適用することができる。
【０１７７】
また、不揮発性メモリセルの構成としては、先のＡＧ−ＡＮＤ型フラッシュに限定されず、通常の、１トランジスタメモリセルが構成されるフラッシュメモリにも適用することができ、このフラッシュメモリにおいても、ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリに対しても適用することができる。
【０１７８】
さらに、データ書込がソースサイドインジェクション方式に従って行われるＡＧ−ＡＮＤフラッシュメモリセル構造に限定されず、アシストゲートの反転層をソース／ドレイン領域として利用するドレイン高電界を利用することにより書込を実行するメモリセル構造であっても良い。
【０１７９】
また、消去状態がしきい値電圧が最も高い状態に対応する不揮発性メモリであっても本願発明は適用することができる。
【０１８０】
また、記憶するデータとしても、４値データに限定されず、２値のデータであっても良く、また８値などの多値データであっても良い。
【図面の簡単な説明】
【０１８１】
【図１】この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルアレイの構成の一例を示す図である。
【図３】図２に示すメモリセルアレイ構造におけるデータ書込時のメモリセルの接続形態および書込電流の流れる経路を概略的に示す図である。
【図４】図２に示すメモリセルアレイ構造におけるデータ読出時のメモリセルの接続経路を示す図である。
【図５】この発明で用いられる不揮発性メモリの記憶情報としきい値電圧分布の対応を示す図である。
【図６】図１に示すデータレジスタの構成の一例を概略的に示す図である。
【図７】図１に示すセンスラッチ回路に含まれるセンスアンプ／ラッチ回路の構成の一例を示す図である。
【図８】この発明の実施の形態１におけるデータ書込シーケンスを示すフロー図である。
【図９】図８に示す書込シーケンスにおけるメモリセルの接続経路を概略的に示す図である。
【図１０】この発明の実施の形態１におけるメモリセル接続経路における印加電圧を示す図である。
【図１１】この発明の実施の形態１における書込シーケンスにおける印加電圧および電流経路を概略的に示す図である。
【図１２】図１１に示す電圧印加状態におけるメモリセルのソース電圧の変化を模式的に示す図である。
【図１３】図８に示す書込シーケンスのステップＳＰ４におけるメモリセルのしきい値電圧とソースビット線の電圧との対応を示す図である。
【図１４】この発明の実施の形態１における書込ベリファイ判定部の構成の一例を示す図である。
【図１５】この発明の実施の形態１におけるデータ書込時のメモリセルの接続形態および印加電圧を概略的に示す図である。
【図１６】図１５に示す書込状態時における各ゲートの印加電圧およびメモリセルとセンスアンプとの接続経路を模式的に示す図である。
【図１７】この発明の実施の形態１におけるソースビット線電圧と上側しきい値電圧判定レベルとの対応を示す図である。
【図１８】図８に示すベリファイステップＳＰ６の詳細動作を示すフロー図である。
【図１９】図１８に示すベリファイ動作時のメモリセルとセンスラッチ回路との接続経路を概略的に示す図である。
【図２０】図１８に示すフロー図における動作を示す信号波形図である。
【図２１】この発明の実施の形態２に従う書込シーケンスを示すフロー図である。
【図２２】この発明の実施の形態３に従う書込シーケンスを示すフロー図である。
【図２３】図２２に示すステップＳＰ４１におけるメモリセルの接続経路を概略的に示す図である。
【図２４】図２２に示すステップＳＰ４３印加時のメモリセルの接続および印加電圧を示す図である。
【図２５】図２４に示す電圧印加時のメモリセルドレインノードの電圧変化およびワード線変化を示す図である。
【図２６】図２１に示すステップＳＰ２５におけるメモリセルの印加電圧および消去電流の経路を概略的に示す図である。
【図２７】図２６における消去動作時のメモリセルのしきい値電圧分布および上側判定レベルの対応を概略的に示す図である。
【図２８】この発明の実施の形態３におけるドレインビット線電圧判定部の構成の一例を示す図である。
【図２９】図１に示す制御回路の書込および消去動作に関連する部分の構成を概略的に示す図である。
【符号の説明】
【０１８２】
１  メモリセルアレイ、２  インターフェイス回路、３  データレジスタ、４  センスラッチ回路、４ａ  センスアンプ／ラッチ回路、７  書込電圧供給回路、６  内部電圧発生回路、８  制御回路、ＭＣ０−ＭＣ６，ＭＣａ，ＭＣｂ  メモリセル、ＡＴ０−ＡＴ３，ＡＴａ，ＡＴｂ  アシストゲート、１４  センスラッチ、１４ａ  ラッチ型センスアンプ、ＱＴ１−ＱＴ１０  転送ゲート、ＰＱ１−ＰＱｍ  ＰチャネルＭＯＳトランジスタ、２０  ＶＢＬ供給回路、４０  主制御回路、４２  ＡＧデコーダ、４４  ＳＴＤデコーダ、４６  ＳＴＳデコーダ、４８  センスラッチ制御回路。
【図１】
0004794231.tif 000002
【図２】
0004794231.tif 000003
【図３】
0004794231.tif 000004
【図４】
0004794231.tif 000005
【図５】
0004794231.tif 000006
【図６】
0004794231.tif 000007
【図７】
0004794231.tif 000008
【図８】
0004794231.tif 000009
【図９】
0004794231.tif 000010
【図１０】
0004794231.tif 000011
【図１１】
0004794231.tif 000012
【図１２】
0004794231.tif 000013
【図１３】
0004794231.tif 000014
【図１４】
0004794231.tif 000015
【図１５】
0004794231.tif 000016
【図１６】
0004794231.tif 000017
【図１７】
0004794231.tif 000018
【図１８】
0004794231.tif 000019
【図１９】
0004794231.tif 000020
【図２０】
0004794231.tif 000021
【図２１】
0004794231.tif 000022
【図２２】
0004794231.tif 000023
【図２３】
0004794231.tif 000024
【図２４】
0004794231.tif 000025
【図２５】
0004794231.tif 000026
【図２６】
0004794231.tif 000027
【図２７】
0004794231.tif 000028
【図２８】
0004794231.tif 000029
【図２９】
0004794231.tif 000030