(57)【特許請求の範囲】
【請求項１】
メモリセル部とバイパス部を有し、
前記メモリセル部は、
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に配設された第１セルおよび第２セルと、
前記第２の領域に隣接するとともに前記基板表面上の第３の領域に設けられた第１の拡散領域および第２の拡散領域と、
前記第１セルおよび前記第２セル上に配設されるとともに前記第１セル又は前記第２セル下のチャネルを制御する第１のコントロールゲートと、
を有し、
前記バイパス部は、
前記メモリセル部と別の領域において前記セレクトゲート、前記第１の拡散領域および前記第２の拡散領域を有するとともに、
前記セレクトゲートと前記第１の拡散領域の間に配された第３セル、及び、前記セレクトゲートと前記第２の拡散領域の間に配された第４セルを有し、
前記第３セルおよび前記第４セル上に配設されるとともに前記第３セル又は前記第４セル下のチャネルを制御する第２のコントロールゲートを有し、
前記第３セル及び前記第４セルと別の領域において前記セレクトゲートと前記第１の拡散領域の間に配された第５セル、及び、前記セレクトゲートと前記第２の拡散領域の間に配された第６セルを有し、
前記第５セルおよび前記第６セル上に配設されるとともに前記第５セル又は前記第６セル下のチャネルを制御する第３のコントロールゲートを有し、
前記第４セルは、前記第３セルとは反対のスイッチ状態であり、
前記第５セルは、前記第３セルとは反対のスイッチ状態であり、
前記第６セルは、前記第４セル及び前記第５セルとは反対のスイッチ状態であり、
前記第１セル又は前記第２セル下のチャネルは、前記セレクトゲート直下の反転層を経由して前記第３セル、前記第４セル、前記第５セル、及び前記第６セルのいずれか１つのセル下のチャネルと電気的に接続されることを特徴とする半導体記憶装置。
【請求項２】
前記第１のコントロールゲートに所定の負電圧を印加する、
及び／又は、
前記基板に所定の正電圧を印加することで、
前記メモリセル部の各セルの消去が行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１のコントロールゲートに所定の負電圧を印加する、
及び／又は、
前記セレクトゲートに所定の正電圧を印加することで、
前記メモリセル部の各セルの消去が行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１のコントロールゲートに所定の正電圧を印加し、
前記セレクトゲートにしきい値電圧又はしきい値電圧よりも所定電圧高い電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加することで、
前記メモリセル部の所定のセルの書込みが行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第１のコントロールゲートに所定の正電圧を印加し、
前記セレクトゲートにしきい値電圧又はしきい値電圧よりも所定電圧高い電圧を印加し、
前記第２の拡散領域に所定の正電圧を印加し、
前記第１の拡散領域、及び前記基板にグランド電位を印加し、
前記第２のコントロールゲート又は前記第３のコントロールゲートに所定の正電圧を印加することで、
前記メモリセル部の所定のセルの書込みが行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第１のコントロールゲートに所定の正電圧を印加し、
前記セレクトゲートに所定の正電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加し、
前記第２のコントロールゲート又は前記第３のコントロールゲートに所定の正電圧を印加することで、
前記メモリセル部の所定のセルの読み出しが行われ、
ソース側となる前記第１の拡散領域とセンスアンプが電気的に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第１のコントロールゲートに所定の正電圧を印加し、
前記セレクトゲートに所定の正電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加し、
前記第２のコントロールゲート又は前記第３のコントロールゲートに所定の正電圧を印加することで、
前記メモリセル部の所定のセルの読み出しが行われ、
ドレイン側となる前記第２の拡散領域とセンスアンプが電気的に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記バイパス部における前記第３セル及び前記第６セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記記憶ノードは、消去状態であることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記バイパス部における前記第３セル及び前記第６セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記第３セルの前記記憶ノードは、前記第２のコントロールゲートとショートし、
前記第６セルの前記記憶ノードは、前記第３のコントロールゲートとショートしていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記バイパス部における前記第３セルでは、前記チャネル上でゲート絶縁膜を介して前記第２のコントロールゲートが配され、
前記バイパス部における前記第６セルでは、前記チャネル上でゲート絶縁膜を介して前記第３のコントロールゲートが配されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記バイパス部における前記第４セル及び前記第５セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セル及び前記第５セルの前記記憶ノードは、書込み状態であることを特徴とする請求項１記載の半導体記憶装置。
【請求項１２】
前記バイパス部における前記第４セル及び前記第５セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セルの前記記憶ノードが書込み状態にあるときに、
前記第２のコントロールゲートに所定の負電圧を印加する、
及び／又は、
前記基板に所定の正電圧を印加することで、
前記バイパス部における前記第４セルの前記記憶ノードの消去が行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項１３】
前記バイパス部における前記第４セル及び前記第５セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セルの前記記憶ノードが書込み状態にあるときに、
前記第２のコントロールゲートに所定の負電圧を印加する、
及び／又は、
前記セレクトゲートに所定の正電圧を印加することで、
前記バイパス部における前記第４セルの前記記憶ノードの消去が行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項１４】
前記バイパス部における前記第４セル及び前記第５セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セルの前記記憶ノードが消去状態にあるときに、
前記第２のコントロールゲートに所定の正電圧を印加し、
前記セレクトゲートにしきい値電圧又はしきい値電圧よりも所定電圧高い電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加することで、
前記バイパス部における前記第４セルの前記記憶ノードの書込みが行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項１５】
前記バイパス部における前記第４セル及び前記第５セルでは、前記チャネルに前記第１の拡散領域および前記第２の拡散領域とは反対導電型の拡散領域を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１６】
前記バイパス部における前記第４セル及び前記第５セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セル及び前記第５セルの前記記憶ノード下のチャネルに前記第１の拡散領域および前記第２の拡散領域とは反対導電型の拡散領域を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１７】
前記バイパス部における前記第４セルでは、前記セレクトゲートと隣接する領域に記憶ノードを有し、
前記バイパス部における前記第４セルの前記記憶ノードは、前記第２のコントロールゲートとショートし、
前記バイパス部における前記第４セルの前記記憶ノード下のチャネルに前記第１の拡散領域および前記第２の拡散領域とは反対導電型の拡散領域を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１８】
前記バイパス部における前記第４セルでは、前記チャネル上でゲート絶縁膜を介して前記第２のコントロールゲートが配されるとともに、前記チャネルに前記第１の拡散領域および前記第２の拡散領域とは反対導電型の拡散領域を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１９】
前記バイパス部における前記第４セルでは、前記チャネル上でゲート絶縁膜として機能しない厚膜の絶縁膜を介して前記第２のコントロールゲートが配されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項２０】
前記チャネルに前記第１の拡散領域および前記第２の拡散領域とは反対導電型の拡散領域を有することを特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】
前記チャネルとなる領域の前記基板に溝を有するとともに、前記溝に絶縁膜が埋め込まれていることを特徴とする請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する半導体記憶装置に関し、特に、１セルあたり複数ビット情報を記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、１セルあたり複数ビット情報を記憶する不揮発性半導体記憶装置として、図３８に示すようなセルトランジスタを有する不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、一導電型の帯状の半導体層１２４ａを挟んで半導体基体１２１の表層に形成された２つの帯状の反対導電型領域１２３ａ、１２３ｂと、一方の反対導電型領域１２３ａ上から半導体層１２４ａの一方の側面にかけて絶縁膜１２２ａを介して形成された第１のフローティングゲート１２７ａと、他方の反対導電型領域１２３ｂ上から半導体層１２４ａの他方の側面にかけて絶縁膜１２２ｂを介して形成された第２のフローティングゲート１２７ｂと、半導体層１２４ａの上部表面に絶縁膜１２８を介して形成されたコントロールゲート１３０ａとを有する（特許文献１参照）。従来例１に係る不揮発性半導体記憶装置によれば、構造自体の信頼性が高く、かつ過大な書込みを行っても捕獲電荷の局在化を維持し、かつ閾値電圧のばらつきを抑制することができ、フローティングゲート１２７ａ、１２７ｂと反対導電型領域１２３ａ、１２３ｂとが重なっている分だけ微細化が可能というものである。
【０００３】
また、従来の半導体記憶装置において、図３９及び図４０に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板２０１表面に互いに離間して並設される第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂと、第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂの間の領域の基板２０１上に絶縁膜２０２を介して配設されるセレクトゲート２０３と、セル領域外のセレクトゲート２０３下の基板２０１表面に、セレクトゲート２０３と交差する方向に延在して配設された第３の拡散領域（図３９の２２１）と、を備え、第１の拡散領域２０７ａとセレクトゲート２０３との間の第１の領域、及び、第２の拡散領域２０７ｂとセレクトゲート２０３との間の第２の領域に、絶縁膜２０２を介して配設されるフローティングゲート２０６と、フローティングゲート２０６とセレクトゲート２０３の上に絶縁膜２０８を介して配設されるコントロールゲート２１１と、を有し、第１の拡散領域２０７ａと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第１の単位セルを構成し、第２の拡散領域２０７ｂと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第２の単位セルを構成したものがある。セレクトゲート２０３に正電圧を印加することによって、セル領域内のセレクトゲート２０３下の基板２０１表面に反転層２２０が形成される。第３の拡散領域（図３９の２２１）は、消去ブロック（消去動作を行ったときに同時にフローティングゲート２０６から電子が引き抜かれる複数の単位セルよりなるブロック）ごとに設けられており、共通ソースとして用いられる。第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂは、ローカルビット線として用いられ、クローバルビット線（図示せず）およびスイッチ（図示せず）を介してセンスアンプ（図示せず）と電気的に接続される。従来例２に係る不揮発性半導体記憶装置は、（１）セレクトゲート２０３が存在する点、（２）セレクトゲート２０３に正電圧を印加したときにセル領域内のセレクトゲート２０３下に反転層２２０が形成される点、（３）フローティングゲート２０６下をチャネルとして使用している点、（４）読み出し時のドレイン側の電流供給経路に反転層２２０と第３の拡散領域（図３９の２２１）を用いる点が、従来例１に係る不揮発性半導体記憶装置と異なる。
【０００４】
従来例２に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図４１は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。図４２は、従来例２に係る半導体記憶装置の書込み動作を説明するための模式図である。図４３は、従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【０００５】
図４１を参照すると、読み出し動作では、フローティングゲート２０６に電子が蓄積されていない状態（消去状態；しきい値電圧低、ＯＮセル）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図３９の２２１）に正電圧を印加することにより、電子ｅが第２の拡散領域２０７ｂからフローティングゲート２０６直下のチャネルを走行し、かつ、セレクトゲート２０３下に形成された反転層２２０を走行し、第３の拡散領域（図３９の２２１）に移動する。一方、フローティングゲート２０６に電子が蓄積された状態（書込状態；しきい値電圧高、ＯＦＦセル）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図３９の２２１）に正電圧を印加しても、フローティングゲート２０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【０００６】
図４２を参照すると、書込み動作では、コントロールゲート２１１、第２の拡散領域２０７ｂに正の高電圧を印加し、セレクトゲート２０３のメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加することにより、電子ｅが第３の拡散領域（図３９の２２１）から、セレクトゲート２０３下に形成された反転層２２０を走行し、第２の拡散領域２０７ｂに流れる。その際、一部の電子ｅがセレクトゲート２０３とフローティングゲート２０６の境界の電界によって高エネルギーを持つので、フローティングゲート２０６下の絶縁膜２０５（トンネル酸化膜）を通してフローティングゲート２０６に注入される。
【０００７】
図４３を参照すると、消去動作では、コントロールゲート２１１に負の高電圧を印加し、基板２０１に正の高電圧を印加することにより、電子ｅがフローティングゲート２０６から、フローティングゲート２０６下の絶縁膜２０５（トンネル酸化膜）を通して基板２０１に引き抜かれる。
【０００８】
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート２０３下のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート２０３を挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、安定な回路動作を得るのに有利である。
【０００９】
【特許文献１】特許第３２４９８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例２のように第３の拡散領域（図３９の２２１）が存在すると、第３の拡散領域２２１を形成するための工程が必要となり、製造プロセスが複雑になり、製品コストが高くなるおそれがある。
【００１１】
また、従来例２のように第３の拡散領域（図３９の２２１）は消去ブロック（消去動作を行ったときに同時にフローティングゲート２０６から電子が引き抜かれる複数の単位セルよりなるブロック）ごとに存在するため、消去ブロック内においてセル領域と重ならないように第３の拡散領域２２１を形成する領域を確保しなければならないので、チップ面積が増大するおそれがある。
【００１２】
さらに、複数のセルから同一のコントロールゲート２１１（ワード線）によって制御される複数のセルから同時に読み出す場合、従来例２のように第３の拡散領域（図３９の２２１）が読み出し対象となるセルに対して共通となるため、第１の拡散領域２０７ａおよび第２の拡散領域２０７ｂ側にセンスアンプ（図示せず）に接続する構成しかとりえない。例えば、図３９の矢印の電流経路を簡略化すると図４４のようになる。複数のセルから同時に読み出す場合、第３の拡散領域２２１はどのセルに対しても共通となるため、第３の拡散領域２２１と電源を接続する分には問題はないが、第３の拡散領域２２１とセンスアンプＳＡを接続すると読み出し対象となるセルごとに読み出しができなくなる。そのため、第２の拡散領域２０７ｂ側にセンスアンプ（図示せず）に接続する構成しかとりえない。そのため、第３の拡散領域２２１が共通の電源となると、セルの読み出し時のスピードが遅くなるおそれがある。
【００１３】
本発明の主な目的は、製品コストの低減を図ることである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体記憶装置において、メモリセル部とバイパス部を有し、前記メモリセル部は、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設された第１セルおよび第２セルと、前記第２の領域に隣接するとともに前記基板表面上の第３の領域に設けられた第１の拡散領域および第２の拡散領域と、前記第１セルおよび前記第２セル上に配設されるとともに前記第１セル又は前記第２セル下のチャネルを制御する第１のコントロールゲートと、を有し、前記バイパス部は、前記メモリセル部と別の領域において前記セレクトゲート、前記第１の拡散領域および前記第２の拡散領域を有するとともに、前記セレクトゲートと前記第１の拡散領域の間に配された第３セル、及び、前記セレクトゲートと前記第２の拡散領域の間に配された第４セルを有し、前記第３セルおよび前記第４セル上に配設されるとともに前記第３セル又は前記第４セル下のチャネルを制御する第２のコントロールゲートを有し、前記第３セル及び前記第４セルと別の領域において前記セレクトゲートと前記第１の拡散領域の間に配された第５セル、及び、前記セレクトゲートと前記第２の拡散領域の間に配された第６セルを有し、前記第５セルおよび前記第６セル上に配設されるとともに前記第５セル又は前記第６セル下のチャネルを制御する第３のコントロールゲートを有し、前記第４セルは、前記第３セルとは反対のスイッチ状態であり、前記第５セルは、前記第３セルとは反対のスイッチ状態であり、前記第６セルは、前記第４セル及び前記第５セルとは反対のスイッチ状態であり、前記第１セル又は前記第２セル下のチャネルは、前記セレクトゲート直下の反転層を経由して前記第３セル、前記第４セル、前記第５セル、及び前記第６セルのいずれか１つのセル下のチャネルと電気的に接続されることを特徴とする。
【００１７】
本発明の第２の視点においては、半導体記憶装置において、メモリセル部とバイパス部とからなるメモリセルアレイを有し、前記メモリセル部は、セレクトゲートと第１ワード線を共有する第１セルと第２セルを有し、前記バイパス部は、前記セレクトゲートと第２ワード線を共有する第３セルと第４セルを有するとともに、前記セレクトゲートと第３ワード線を共有する第５セルと第６セルを有し、前記第４セルは、前記第３セルとは反対のスイッチ状態であり、前記第５セルは、前記第３セルとは反対のスイッチ状態であり、前記第６セルは、前記第４セル及び前記第５セルとは反対のスイッチ状態であり、前記第１のセルと前記第２のセルのいずれか一方は、前記セレクトゲート直下の反転層を経由して前記第３セル、前記第４セル、前記第５セル、及び前記第６セルのいずれか１つのセルと電気的に接続されることを特徴とする。
【発明の効果】
【００１８】
本発明（請求項１−２１）によれば、メモリセルのドレイン側の電流供給経路としてバイパス部を使用することで従来例２の第３の拡散領域（図３９の２２１）を形成する領域を確保する必要がなくなるので、チップサイズの縮小によりウェハーコストを低減させることができる。また、集積度を上げやすく、チップサイズを小さくできる。
【００１９】
本発明（請求項１−２１）によれば、従来例２の第３の拡散領域（図３９の２２１）を形成する必要がなくなるので、プロセスの減少により製造コストが低減する。また、メモリセル部とバイパス部が同様の構成の繰り返しパターンとすることで、プロセスが簡単になり、歩留まりが向上し、チップコストの低減が見込める。
【００２０】
本発明（請求項６、７）によれば、読み出し時のドレイン側の経路としてローカルビット線を使用することができるとともに、同時に読み出しを行うセル毎にドレイン側の節点を分離できるので、センスアンプをドレイン側に接続する構成とソース側に接続する構成の両方をとりうる。そのため、従来例２のようにセンスアンプをソース側にしか接続できない構成よりも自由度が上がり、読み出しマージンが向上する。これにより、製品の読み出しスピードの向上や、読み出しの歩留まりが向上する。
【発明を実施するための最良の形態】
【００２１】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。図３は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｙ−Ｙ´間の部分断面図である。
【００２２】
実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、第１のセレクトゲート３ａと、第２のセレクトゲート３ｂと、絶縁膜４と、絶縁膜５と、フローティングゲート６と、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、第１のコントロールゲート１１ａと、第２のコントロールゲート１１ｂと、第３のコントロールゲート１１ｃと、を有する（図１〜３参照）。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第２の拡散領域７ｂ（又は第１の拡散領域７ａ）と、１つのフローティングゲート６と、第１のコントロールゲート１１ａと、第１のセレクトゲート３ａ（又は第２のセレクトゲート３ｂ）と、からなる。半導体記憶装置における２ビットセルは、１つの第１のセレクトゲート３ａ（又は第２のセレクトゲート３ｂ）を共通として２つの単位セルを線対称として配置することで構成される。
【００２３】
基板１は、Ｐ型シリコン基板である（図２、３参照）。絶縁膜２は、セレクトゲート３と基板１の間に設けられたセレクトゲート絶縁膜（例えば、シリコン酸化膜）である（図２、３参照）。
【００２４】
第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂは、絶縁膜２の上に設けられた導電膜（例えば、ポリシリコン）である（図１〜３参照）。第１のセレクトゲート３ａは、平面に対する法線方向から見て、共通線（図１の横線部分）から複数の櫛歯部分が図１の下側に延在する櫛状に形成されている。第２のセレクトゲート３ｂは、平面に対する法線方向から見て、それぞれ共通線から櫛歯部分が図１の上側に延在する櫛状に形成されている。第２のセレクトゲート３ｂの櫛歯部分は、第１のセレクトゲート３ａの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。
【００２５】
絶縁膜４は、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂの上に設けられた絶縁膜（例えば、シリコン窒化膜）である（図２、３参照）。絶縁膜５は、絶縁膜４の側壁、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂの側壁、絶縁膜２の側壁、基板１上と、フローティングゲート６と、の間に設けられたトンネル絶縁膜（例えば、シリコン酸化膜）である。
【００２６】
フローティングゲート６は、記憶ノードであり、第１のセレクトゲート３ａ（又は第２のセレクトゲート３ｂ）及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図２、３参照）。フローティングゲート６には、例えば、ポリシリコンを用いることができる。フローティングゲート６は、断面を見るとサイドウォール状に形成されており（図２参照）、平面方向から見ると島状に配設されている（図１参照）。フローティングゲート６は、メモリ部の第１のコントロールゲート１１ａ下だけでなく、バイパス部の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下にも設けられている。第２のコントロールゲート１１ｂ下のフローティングゲート６は、一つの行について、第１の拡散領域７ａの両側のフローティングゲート６が同じスイッチ状態であり、第２の拡散領域７ｂの両側のフローティングゲート６が同じスイッチ状態であり、第１の拡散領域７ａの両側のフローティングゲート６と、第２の拡散領域７ｂの両側のフローティングゲート６と、が反対のスイッチ状態である（図１参照）。例えば、第２のコントロールゲート１１ｂ（例えば、ＢＷ０ｉ）下のフローティングゲート６について、第１の拡散領域７ａの両側のフローティングゲート６がＯＦＦ状態（書込状態）のとき、第２の拡散領域７ｂの両側のフローティングゲート６がＯＮ状態（消去状態）となる。この点、第３のコントロールゲート１１ｃ下のフローティングゲート６についても同様である。また、第２のコントロールゲート１１ｂ下のフローティングゲート６は、同じ列の第３のコントロールゲート１１ｃ下のフローティングゲート６とスイッチ状態が反対である（図１参照）。例えば、第２のコントロールゲート１１ｂ下のフローティングゲート６がＯＦＦ状態（書込状態）のとき、同じ列の第３のコントロールゲート１１ｃ下のフローティングゲート６がＯＮ状態（消去状態）となる。
【００２７】
第１の拡散領域７ａおよび第２の拡散領域７ｂは、基板１の所定領域（隣り合うフローティングゲート６の間）に設けられたｎ＋型拡散領域であり、第１のセレクトゲート３ａおよび第２セレクトゲート３ｂ（の櫛歯部分）が延在する方向に沿って配設されている（図１〜３参照）。第１の拡散領域７ａおよび第２の拡散領域７ｂは、第１のセレクトゲート３ａおよび第２セレクトゲート３ｂとの関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａおよび第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａおよび第２の拡散領域７ｂの不純物濃度は、同一である。
【００２８】
絶縁膜８は、フローティングゲート６と第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃとの間に配設される絶縁膜（例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりなるＯＮＯ膜）である（図２、３参照）。絶縁膜９は、絶縁膜８と基板１（の第１の拡散領域７ａおよび第２の拡散領域７ｂ）に間に配設される絶縁膜（例えば、ＣＶＤ法で成膜したシリコン酸化膜、あるいは熱酸化によるシリコン酸化膜（熱酸化膜））である（図２、３参照）。
【００２９】
第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃは、第１のセレクトゲート３ａ（第２のセレクトゲート３ｂ）と第１の拡散領域７ａ（第２の拡散領域７ｂ）の間の領域のチャネルを制御する。第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃは、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂの櫛歯部分と直交する方向に延在されており、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂと立体交差する（図１〜３参照）。第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃは、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂとの交差部において、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂの上層に設けられた絶縁膜８の上面に当接している（図２、３参照）。なお、第３のコントロールゲート１１ｃを通る断面については、図３を参照されたい。第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃは、第１のセレクトゲート３ａ（又は第２のセレクトゲート３ｂ）及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２、３参照）。第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃは、導電膜よりなり、例えば、ポリシリコンを用いることができる。第１のコントロールゲート１１ａ、第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃの表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。第１のコントロールゲート１１ａは、メモリ部に係るワード線（Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉ）となる。第２のコントロールゲート１１ｂは、バイパス部に係る第１バイパスワード線（ＢＷ０ｉ、ＢＷ０ｉ＋１）となる。第３のコントロールゲート１１ｃは、バイパス部に係る第２バイパスワード線（ＢＷ１ｉ、ＢＷ１ｉ＋１）となる。
【００３０】
なお、実施形態１に係る半導体記憶装置におけるメモリ部の２ビットセルの断面（図２の部分断面図）は、従来例２に係る半導体記憶装置におけるメモリ部の２ビットセルの断面（図８の部分断面図）と同様な構成である。また、実施形態１に係る半導体記憶装置では、バイパス部（第２のコントロールゲート１１ｂ、第３のコントロールゲート１１ｃに係る２ビットセル）を設けたことにより、従来例２の第３の拡散領域（図３８の２２１）を有さない。また、実施形態１に係る半導体記憶装置の製造方法は、従来例２の第３の拡散領域（図３８の２２１）の形成工程を行わない点で、従来例２に係る半導体記憶装置の製造方法と異なるが、その他の工程については従来例２に係る半導体記憶装置の製造方法と同様である。
【００３１】
次に、本発明の実施形態１に係る半導体記憶装置の等価回路について説明する。
図４は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した回路図である。
【００３２】
実施形態１に係る半導体記憶装置は、セルブロック３０と、センスアンプ４０と、を有する。
【００３３】
セルブロック３０は、メモリ部において図２に示したメモリセル（２つの単位セルが１組のもの）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス状に配置されており、メモリ部の行間のバイパス部において図３に示したセルが２行ｎ列のマトリックス上に配置されている。
【００３４】
セルブロック３０は、セル領域の一端にＹスイッチ線Ｙ１Ｓ０、Ｙ１Ｓ２を有し、セル領域の他端にＹスイッチ線Ｙ１Ｓ１、Ｙ１Ｓ３を有する。Ｙスイッチ線Ｙ１Ｓ０、Ｙ１Ｓ１、Ｙ１Ｓ２、Ｙ１Ｓ３は、Ｙデコーダ（図示せず）に電気的に接続されている。Ｙスイッチ線Ｙ１Ｓ０は、ＹスイッチＹＳＷ０のゲートと電気的に接続されている。Ｙスイッチ線Ｙ１Ｓ１は、ＹスイッチＹＳＷ１のゲートと電気的に接続されている。Ｙスイッチ線Ｙ１Ｓ２は、ＹスイッチＹＳＷ２のゲートと電気的に接続されている。Ｙスイッチ線Ｙ１Ｓ３は、ＹスイッチＹＳＷ３のゲートと電気的に接続されている。
【００３５】
セルブロック３０上には、複数のグローバルビット線ＧＢ１、ＧＢ２が配されている。セルブロック３０には、グローバルビット線ＧＢ１から分岐するとともにＹスイッチＹＳＷ１、ＹＳＷ３を介してグローバルビット線ＧＢ１と電気的に接続されたローカルビット線ＬＢ１、ＬＢ３が配設されている。また、セルブロック３０には、グローバルビット線ＧＢ２から分岐するとともに選択スイッチＳＷ０、ＳＷ２を介してグローバルビット線ＧＢ２と電気的に接続されたローカルビット線ＬＢ０、ＬＢ２が配設されている。各ローカルビット線ＬＢ１〜ＬＢ４は、第１の拡散領域（図１の７ａ）又は第２の拡散領域（図１の７ｂ）と電気的に接続されることになる。なお、ＹスイッチＹＳＷ０〜４の切替はＹデコーダ（図示せず）によって行われる。
【００３６】
グローバルビット線ＧＢ１は、選択スイッチＳＷ０を介してセンスアンプ４０と電気的に接続する。グローバルビット線ＧＢ２は、選択スイッチＳＷ２を介してセンスアンプ４０と電気的に接続する。
【００３７】
ワード線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉは、対応する第１のコントロールゲート（図１の１１ａ）と電気的に接続されている。ワード線線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉは、アドレス信号により指定されたワード線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉに電圧を印加するＸデコーダ（図示せず）に電気的に接続されている。
【００３８】
バイパスワード線ＢＷ０ｉ、ＢＷ０ｉ＋１は、対応する第２のコントロールゲート（図１の１１ｂ）と電気的に接続されている。バイパスワード線ＢＷ１ｉ、ＢＷ１ｉ＋１は、対応する第３のコントロールゲート（図１の１１ｃ）と電気的に接続されている。バイパスワード線ＢＷ０ｉ、ＢＷ１ｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１は、アドレス信号により指定されたバイパスワード線ＢＷ０ｉ、ＢＷ１ｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１に電圧を印加するバイパスデコーダ（図示せず）に電気的に接続されている。
【００３９】
なお、図４において、ＳＧ０は図１の第１のセレクトゲート３ａに該当し、ＳＧ１は図１の第２のセレクトゲート３ｂに該当する。
【００４０】
センスアンプ４０は、グローバルビット線ＧＢ１またはグローバルビット線ＧＢ２の電位と、リファレンス電位との間の電位差を増幅する。センスアンプ４０には、リファレンス電位が入力されている。
【００４１】
セルブロック３０とセンスアンプ４０の間に、電源配線Ｖｃｓと、スイッチ線Ｙ２Ｓ０、Ｙ２Ｓ１と、が配されている。電源配線Ｖｃｓは、読み出し時にグローバルビット線ＧＢ１またはグローバルビット線ＧＢ２にドレイン電源又はグランドと電気的に接続するための配線である。スイッチ線Ｙ２Ｓ０は、スイッチＳＷ０、ＳＷ２のゲートと電気的に接続されている。スイッチ線Ｙ２Ｓ１は、スイッチＳＷ１、ＳＷ３のゲートと電気的に接続されている。スイッチ線Ｙ２Ｓ０、Ｙ２Ｓ１は、デコーダ（図示せず）に電気的に接続されている。スイッチＳＷ０は、グローバルビット線ＧＢ１とセンスアンプ４０の間の電気的接続状態を切り替えるスイッチである。スイッチＳＷ１は、電源配線Ｖｃｓとグローバルビット線ＧＢ１の間の電気的接続状態を切り替えるスイッチである。スイッチＳＷ２は、電源配線Ｖｃｓとグローバルビット線ＧＢ２の間の電気的接続状態を切り替えるスイッチである。スイッチＳＷ３は、グローバルビット線ＧＢ２とセンスアンプ４０の間の電気的接続状態を切り替えるスイッチである。
【００４２】
なお、グローバルビット線ＧＢ１及びグローバルビット線ＧＢ２は、書込みの際にグローバルビット線ＧＢ１又はグローバルビット線ＧＢ２に所定の電位を出力する書込み回路（センスアンプ４０内のＷＣ）と電気的に接続される。
【００４３】
（バイパス部の動作）
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。まず、バイパス部（第１バイパスワード線ＢＷ０ｉ、ＢＷ０ｉ＋１、第２バイパスワード線ＢＷ１ｉ、ＢＷ１ｉ＋１下のフローティングゲート６）の動作について説明する。図５は、本発明の実施形態１に係る半導体記憶装置のパイパス部の第１の消去動作の一例を説明するための模式図である。図６は、本発明の実施形態１に係る半導体記憶装置のバイパス部の第２の消去動作の一例を説明するための模式図である。図７は、本発明の実施形態１に係る半導体記憶装置のバイパス部の書込み動作の一例を説明するための模式図である。ここでは、図１の第１バイパスワード線ＢＷ０ｉに係るセルを例に説明する。
【００４４】
（バイパス部の第１の消去動作；ＦＧ−ＳＵＢ型）
図５を参照すると、バイパス部の第１の消去動作では、第２のコントロールゲート１１ｂに負の高電圧を印加し、基板１に正の高電圧を印加する。例えば、第２のコントロールゲート１１ｂに電圧ＶＣＧ２＝−９Ｖを印加し、基板１に電圧Ｖｓｕｂ＝９Ｖを印加し、第１の拡散領域７ａ（ローカルビット線ＬＢ２）、第２の拡散領域７ｂ（ローカルビット線ＬＢ１）、第１のセレクトゲート３ａ、および第２のセレクトゲート３ｂはオープン（ｏｐｅｎ）にする。これにより、電子ｅが、ＯＦＦセルに係るフローティングゲート６からフローティングゲート６直下の絶縁膜５を通して基板１に引き抜かれる。なお、ＯＮセルに係るフローティングゲート６にはもともと電子が蓄積されていないので、電子がＯＮセルに係るフローティングゲート６から基板１に引き抜かれない。消去された後の第２のコントロールゲート１１ｂ下のフローティングゲート６は全てＯＮ状態（消去状態）となる。なお、バイパス部の第１の消去動作では、第２のコントロールゲート１１ｂにのみ負の高電圧を印加する場合、基板１にのみ正の高電圧を印加する場合もあり、これらの場合も原理的には同じ動作である。
【００４５】
なお、バイパス部の第１の消去動作では、図４において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝０Ｖ、ＢＷ０ｉ＝−９Ｖ、ＢＷ１ｉ＝−９Ｖ、ＢＷ０ｉ＋１＝−９Ｖ、ＢＷ１ｉ＋１＝−９Ｖ、ＳＧ１＝０Ｖ、Ｙ１Ｓ１＝１２Ｖ、Ｙ１Ｓ３＝１２Ｖ、ＧＢ１＝０Ｖ、ＧＢ２＝０Ｖとなる。
【００４６】
（バイパス部の第２の消去動作；ＦＧ−ＳＧ型）
図６を参照すると、バイパス部の第２の消去動作では、第２のコントロールゲート１１ｂに負の高電圧を印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂに正の電圧を印加する。例えば、第２のコントロールゲート１１ｂに電圧ＶＣＧ２＝−９Ｖを印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂに電圧ＶＳＧ＝３Ｖを印加し、第１の拡散領域７ａ（ローカルビット線）、第２の拡散領域７ｂ（ローカルビット線）、および基板１はオープン（ｏｐｅｎ）にする。これにより、電子ｅが、ＯＦＦセルに係るフローティングゲート６からフローティングゲート６側壁の絶縁膜５を通して第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂに引き抜かれる。なお、ＯＮセルに係るフローティングゲート６にはもともと電子が蓄積されていないので、電子がＯＮセルに係るフローティングゲート６から第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂに引き抜かれない。消去された後の第２のコントロールゲート１１ｂ下のフローティングゲート６は全てＯＮ状態（消去状態）となる。なお、バイパス部の第２の消去動作では、第２のコントロールゲート１１ｂにのみ負の高電圧を印加する場合、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂにのみ正の電圧を印加する場合もあり、これらの場合も原理的には同じ動作である。
【００４７】
なお、バイパス部の第２の消去動作では、図４において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝３Ｖ、ＢＷ０ｉ＝−９Ｖ、ＢＷ１ｉ＝−９Ｖ、ＢＷ０ｉ＋１＝−９Ｖ、ＢＷ１ｉ＋１＝−９Ｖ、ＳＧ１＝３Ｖ、Ｙ１Ｓ１＝１２Ｖ、Ｙ１Ｓ３＝１２Ｖ、ＧＢ１＝０Ｖ、ＧＢ２＝０Ｖとなる。
【００４８】
（バイパス部の書込み動作；ＬＢ−ＬＢ型）
図７を参照すると、バイパス部の書込み動作では、第２のコントロールゲート１１ｂ下のフローティングゲート６が全てＯＮ状態（消去状態）にあるときに、書込み対象となるセルの第２のコントロールゲート１１ｂ、第２の拡散領域７ｂに正の高電圧を印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂにメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加する。例えば、第２のコントロールゲート１１ｂに電圧ＶＣＧ２＝９Ｖを印加し、ドレイン側となる第１の拡散領域７ａ（ローカルビット線）に電圧ＶＬＢ２＝５Ｖを印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂにしきい値電圧（又はしきい値電圧よりも所定電圧高い電圧）を印加し、ソース側となる第２の拡散領域７ｂ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。これにより、電子ｅが第２の拡散領域７ｂから、第２の拡散領域７ｂ側のフローティングゲート６下のチャネルのデータ状態によらず、第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂ下に形成された反転層を走行し、第１の拡散領域７ａ側のフローティングゲート６直下のチャネル領域を走行して、第１の拡散領域７ａに流れる。その際、一部の電子ｅが第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂと（第１の拡散領域７ａ側の）フローティングゲート６の境界の電界によって高エネルギーを持つので、第１の拡散領域７ａ側のフローティングゲート６直下の絶縁膜５を通して（第１の拡散領域７ａ側の）フローティングゲート６に注入される。このとき、第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂの電圧によって、第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂのチャネルで電流が絞られる。そして、第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂのチャネル抵抗が他の領域に比べて高いため、第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂのチャネルと第１の拡散領域７ａ側のフローティングゲート６のチャネルの境界に電界が集中する。電界集中する第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂのチャネルと（第１の拡散領域７ａ側の）フローティングゲート６のチャネルの境界で電子が加速され、第１の拡散領域７ａ側のフローティングゲート６に電子が注入されることで、書込みが行われる。この際、第２の拡散領域７ｂ側のフローティングゲート６に電子が注入されない。
【００４９】
なお、バイパス部の書込み動作では、ＢＷ０ｉ、ＢＷ０ｉ＋１下のセルを書込む場合は、図４において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝３Ｖ、ＢＷ０ｉ＝９Ｖ、ＢＷ１ｉ＝０Ｖ、ＢＷ０ｉ＋１＝９Ｖ、ＢＷ１ｉ＋１＝０Ｖ、ＳＧ１＝３Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＧＢ１＝ＧＮＤ、ＧＢ２＝５Ｖとなる。ＢＷ１ｉ、ＢＷ１ｉ＋１下のセルを書込む場合は、図１において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝３Ｖ、ＢＷ０ｉ＝０Ｖ、ＢＷ１ｉ＝９Ｖ、ＢＷ０ｉ＋１＝０Ｖ、ＢＷ１ｉ＋１＝９Ｖ、ＳＧ１＝３Ｖ、Ｙ１Ｓ１＝１２Ｖ、Ｙ１Ｓ３＝１２Ｖ、ＧＢ１＝５Ｖ、ＧＢ２＝ＧＮＤとなる。
【００５０】
（メモリセル部の消去動作）
次に、メモリセル部（ワード線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉ下のフローティングゲート６）の消去動作について説明する。図８は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の消去動作の一例を説明するための模式図である。図９は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の消去動作の一例を説明するための模式図である。
【００５１】
（メモリセル部の第１の消去動作；ＦＧ−ＳＵＢ型）
図８を参照すると、メモリセル部の第１の消去動作では、第１のコントロールゲート１１ａに負の高電圧を印加し、基板１に正の高電圧を印加する。例えば、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝−９Ｖを印加し、基板１に電圧Ｖｓｕｂ＝９Ｖを印加し、第１の拡散領域７ａ（ローカルビット線ＬＢ２）、第２の拡散領域７ｂ（ローカルビット線ＬＢ１）、第１のセレクトゲート３ａ、および第２のセレクトゲート３ｂはオープン（ｏｐｅｎ）にする。これにより、電子ｅが、ＯＦＦ状態（書込状態）にあるフローティングゲート６からフローティングゲート６直下の絶縁膜５を通して基板１に引き抜かれる。なお、ＯＮ状態（消去状態）にあるフローティングゲート６にはもともと電子が蓄積されていないので、電子がＯＮ状態（消去状態）にあるフローティングゲート６から基板１に引き抜かれない。消去された後の第１のコントロールゲート１１ａ下のフローティングゲート６は全てＯＮ状態（消去状態）となる。なお、メモリセル部のみを消去しパイパス部を消去しないときは、全てのパイパスワード線（図１の第１バイパスワード線ＢＷ０ｉ、ＢＷ０ｉ＋１、第２バイパスワード線ＢＷ１ｉ、ＢＷ１ｉ＋１）をオープンにする、あるいは、全てのパイパスワード線に基板１と同じ正の高電圧（例えば、９Ｖ）を印加することになる。一方、メモリセル部およびパイパス部を同時に消去するときは、全てのパイパスワード線（図１の第２のコントロールゲート３ｂ、第３のコントロールゲート３ｃ）にも第１のコントロールゲート１１ａと同じ負の高電圧（例えば、−９Ｖ）を印加し、その後、図７のバイパス部の書込み動作を行うことになる。なお、メモリセル部の第１の消去動作では、第１のコントロールゲート１１ａにのみ負の高電圧を印加する場合、基板１にのみ正の高電圧を印加する場合があり、これらの場合も原理的には同じ動作である。
【００５２】
なお、メモリセル部の第１の消去動作では、図４において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝０Ｖ、Ｗｎｉ−１＝−９Ｖ、ＢＷ０ｉ＝０Ｖ（又は９Ｖ、−９Ｖ）、ＢＷ１ｉ＝ｏｐｅｎ（又は９Ｖ、−９Ｖ）、Ｗ０ｉ〜Ｗｎｉ＝−９Ｖ、ＢＷ０ｉ＋１＝ｏｐｅｎ（又は９Ｖ、−９Ｖ）、ＢＷ１ｉ＋１＝ｏｐｅｎ（又は９Ｖ、−９Ｖ）、ＳＧ１＝０Ｖ、Ｙ１Ｓ１＝１２Ｖ、Ｙ１Ｓ３＝１２Ｖ、ＧＢ１＝０Ｖ、ＧＢ２＝０Ｖとなる。
【００５３】
（メモリセル部の第２の消去動作；ＦＧ−ＳＧ型）
図９を参照すると、メモリセル部の第２の消去動作では、第１のコントロールゲート１１ａに負の高電圧を印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂに正の電圧を印加する。例えば、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝−９Ｖを印加し、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂに電圧ＶＳＧ＝３Ｖを印加し、第１の拡散領域７ａ（ローカルビット線）、第２の拡散領域７ｂ（ローカルビット線）、および基板１はオープン（ｏｐｅｎ）にする。これにより、電子ｅが、ＯＦＦ状態（書込状態）にあるフローティングゲート６からフローティングゲート６側壁の絶縁膜５を通して第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂに引き抜かれる。なお、ＯＮ状態（消去状態）にあるフローティングゲート６にはもともと電子が蓄積されていないので、電子がＯＮセルに係るフローティングゲート６から第１のセレクトゲート３ａ又は第２のセレクトゲート３ｂに引き抜かれない。消去された後の第１のコントロールゲート１１ａ下のフローティングゲート６は全てＯＮ状態（消去状態）となる。なお、メモリセル部のみを消去しパイパス部を消去しないときは、全てのパイパスワード線（図１の第１バイパスワード線ＢＷ０ｉ、ＢＷ０ｉ＋１、第２バイパスワード線ＢＷ１ｉ、ＢＷ１ｉ＋１）をオープンにする、あるいは、全てのパイパスワード線に第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂと同じ正の電圧（例えば、３Ｖ）を印加することになる。一方、メモリセル部およびパイパス部を同時に消去するときは、全てのパイパスワード線（図１の第２のコントロールゲート３ｂ、第３のコントロールゲート３ｃ）にも第１のコントロールゲート１１ａと同じ負の高電圧（例えば、−９Ｖ）を印加し、その後、図７のバイパス部の書込み動作を行うことになる。なお、メモリセル部の第２の消去動作では、第１のコントロールゲート１１ａにのみ負の高電圧を印加する場合、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂにのみ正の電圧を印加するばあいがあり、これらの場合も原理的には同じ動作である。
【００５４】
なお、メモリセル部の第２の消去動作では、図４において、例えば、Ｖｃｓ＝０Ｖ（＝ｏｐｅｎ）、Ｙ２Ｓ０＝０Ｖ、Ｙ２Ｓ１＝０Ｖ、Ｙ１Ｓ０＝１２Ｖ、Ｙ１Ｓ２＝１２Ｖ、ＳＧ０＝３Ｖ、Ｗｎｉ−１＝−９Ｖ、ＢＷ０ｉ＝０Ｖ（又は３Ｖ、−９Ｖ）、ＢＷ１ｉ＝０Ｖ（又は３Ｖ、−９Ｖ）、Ｗ０ｉ〜Ｗｎｉ＝０Ｖ、ＢＷ０ｉ＋１＝０Ｖ（又は３Ｖ、−９Ｖ）、ＢＷ１ｉ＋１＝０Ｖ（又は３Ｖ、−９Ｖ）、ＳＧ１＝３Ｖ、Ｙ１Ｓ１＝１２Ｖ、Ｙ１Ｓ３＝１２Ｖ、ＧＢ１＝０Ｖ、ＧＢ２＝０Ｖとなる。
【００５５】
（メモリセル部の書込み動作）
次に、メモリセル部（ワード線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉ下のフローティングゲート６）の書込み動作について説明する。図１０、１１は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の書込み動作の一例を説明するための図である。図１２〜１４は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の書込み動作の一例を説明するための図である。ここでは、図１０、１２の「＋」印が付されたフローティングゲート６（Ｗ１ｉ上のもの）に係るセルについて説明する。
【００５６】
（メモリセル部の第１の書込み動作；ＬＢ−ＬＢ型）
図１０を参照すると、メモリセル部の第１の書込み動作では、第１のコントロールゲート１１ａ（ワード線Ｗ１ｉ）下の「＋」印が付されたフローティングゲート６がＯＮ状態（消去状態）にあるときに、書込み対象となるセルの第１のコントロールゲート１１ａ、第２の拡散領域７ｂに正の高電圧を印加し、第１のセレクトゲート３ａにメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加すると、太字矢印で示したように電流（正電荷）が流れる。例えば、図１１を参照すると、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝９Ｖを印加し、ドレイン側となる第２の拡散領域７ｂ（ローカルビット線）に電圧ＶＬＢ１＝５Ｖを印加し、第１のセレクトゲート３ａにしきい値電圧（又はしきい値電圧よりも所定電圧高い電圧）を印加し、ソース側となる第１の拡散領域７ａ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加し、第２のセレクトゲート３ｂはオープン（ｏｐｅｎ）にする。なお、図１１に示された第１の拡散領域７ａおよび第２の拡散領域７ｂ以外の領域の第１の拡散領域（図示せず）および第２の拡散領域（図示せず）はオープン（ｏｐｅｎ）であり、図１０に示された第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃはオープン（ｏｐｅｎ）である。これにより、電子ｅが第１の拡散領域７ａから、第１の拡散領域７ａ側のフローティングゲート６下のチャネルのデータ状態によらず、第１のセレクトゲート３ａ下に形成された反転層を走行し、第２の拡散領域７ｂ側のフローティングゲート６直下のチャネル領域を走行して、第２の拡散領域７ｂに流れる。その際、一部の電子ｅが第１のセレクトゲート３ａと（第２の拡散領域７ｂ側の）フローティングゲート６の境界の電界によって高エネルギーを持つので、第２の拡散領域７ｂ側のフローティングゲート６直下の絶縁膜５を通して（第２の拡散領域７ｂ側の）フローティングゲート６に注入される。このとき、第１のセレクトゲート３ａの電圧によって、第１のセレクトゲート３ａのチャネルで電流が絞られる。そして、第１のセレクトゲート３ａのチャネル抵抗が他の領域に比べて高いため、第１のセレクトゲート３ａのチャネルと第２の拡散領域７ｂ側のフローティングゲート６のチャネルの境界に電界が集中する。電界集中する第１のセレクトゲート３ａのチャネルと（第２の拡散領域７ｂ側の）フローティングゲート６のチャネルの境界で電子が加速され、第２の拡散領域７ｂ側のフローティングゲート６に電子が注入されることで、書込みが行われる。この際、第１の拡散領域７ａ側のフローティングゲート６に電子が注入されない。
【００５７】
なお、メモリセル部の第１の書込み動作では、例えば、図１のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１、ＭＣ２０、ＭＣ２１、ＭＣ３０、ＭＣ３１を書込みを行う場合のＶｃｓ、Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ１Ｓ０、Ｙ１Ｓ２、ＳＧ０、Ｗｎｉ−１、ＢＷ０ｉ、ＢＷ１ｉ、Ｗ０ｉ〜Ｗｎｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１、ＳＧ１、Ｙ１Ｓ１、Ｙ１Ｓ３、ＧＢ１、ＧＢ２は表１の通りである。
【００５８】
【表１】
0004772429.tif 000002
【００５９】
（メモリセル部の第２の書込み動作；ＬＢ−ＳＧＣ−ＬＢ型）
図１２を参照すると、メモリセル部の第２の書込み動作では、バイパス部の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下の各フローティングゲート６が図示されたようにＯＮ／ＯＦＦ状態にあるときであって、第１のコントロールゲート１１ａ（ワード線Ｗ１ｉ）下の「＋」印が付されたフローティングゲート６がＯＮ状態（消去状態）にあるときに、メモリセル部において、書込み対象となるセルの第１のコントロールゲート１１ａ、第２の拡散領域７ｂに正の高電圧を印加し、第１のセレクトゲート３ａにメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加し、バイパス部において、第３のコントロールゲート１１ｃに正の高電圧を印加すると、太字矢印で示したように電流（正電荷）が流れる。
【００６０】
メモリセル部について、例えば、図１３を参照すると、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝９Ｖを印加し、第２の拡散領域７ｂ（ローカルビット線）に電圧ＶＬＢ１＝５Ｖを印加し、第１のセレクトゲート３ａにしきい値電圧（又はしきい値電圧よりも所定電圧高い電圧）を印加し、第１の拡散領域７ａ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加し、第２のセレクトゲート３ｂはオープン（ｏｐｅｎ）にする。そして、図１４を参照すると、バイパス部について、第３のコントロールゲート１１ｃに電圧ＶＣＧ３＝１２Ｖを印加し、第２の拡散領域７ｂ（ローカルビット線）に電圧ＶＬＢ１＝５Ｖを印加し、第１の拡散領域７ａ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加し、第２のセレクトゲート３ｂおよび第２のコントロールゲート１１ｂはオープン（ｏｐｅｎ）である。なお、図１３に示された第１の拡散領域７ａおよび第２の拡散領域７ｂ以外の領域の第１の拡散領域（図示せず）および第２の拡散領域（図示せず）はオープン（ｏｐｅｎ）である。
【００６１】
これにより、バイパス部（図１４参照）にて、電子ｅが第１の拡散領域７ａから、第１の拡散領域７ａ側のフローティングゲート６下のチャネルを走行し、かつ、第１のセレクトゲート３ａ下に形成された反転層２０を走行し、メモリセル部（図１３参照）にて、反転層２０を走行してきた電子ｅが反転層２０から第２の拡散領域７ｂ側のフローティングゲート６直下のチャネル領域を走行して、第２の拡散領域７ｂに流れる。その際、メモリセル部（図１３参照）にて、一部の電子ｅが第１のセレクトゲート３ａと（第２の拡散領域７ｂ側の）フローティングゲート６の境界の電界によって高エネルギーを持つので、第２の拡散領域７ｂ側のフローティングゲート６直下の絶縁膜５を通して（第２の拡散領域７ｂ側の）フローティングゲート６に注入される。このとき、第１のセレクトゲート３ａの電圧によって、第１のセレクトゲート３ａのチャネルで電流が絞られる。そして、第１のセレクトゲート３ａのチャネル抵抗が他の領域に比べて高いため、第１のセレクトゲート３ａのチャネルと第２の拡散領域７ｂ側のフローティングゲート６のチャネルの境界に電界が集中する。電界集中する第１のセレクトゲート３ａのチャネルと（第２の拡散領域７ｂ側の）フローティングゲート６のチャネルの境界で電子が加速され、第２の拡散領域７ｂ側のフローティングゲート６に電子が注入されることで、書込みが行われる。
【００６２】
なお、メモリセル部の第２の書込み動作では、例えば、図１のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１、ＭＣ２０、ＭＣ２１、ＭＣ３０、ＭＣ３１を書込みを行う場合のＶｃｓ、Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ１Ｓ０、Ｙ１Ｓ２、ＳＧ０、Ｗｎｉ−１、ＢＷ０ｉ、ＢＷ１ｉ、Ｗ０ｉ〜Ｗｎｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１、ＳＧ１、Ｙ１Ｓ１、Ｙ１Ｓ３、ＧＢ１、ＧＢ２は表２の通りである。
【００６３】
【表２】
0004772429.tif 000003
【００６４】
（メモリセル部の読み出し動作）
次に、メモリセル部（ワード線Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉ下のフローティングゲート６）の読み出し動作について説明する。図１５〜１８は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の読み出し動作の一例を説明するための図である。図１９〜２２は、本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の書込み動作の一例を説明するための模式図である。ここでは、図１５、１９の「＋」印が付されたフローティングゲート６（Ｗ１ｉ上のもの）に係るセルについて説明する。
【００６５】
（メモリセル部の第１の読み出し動作；ソースセンス型）
図１５を参照すると、メモリセル部の第１の読み出し動作では、バイパス部の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下の各フローティングゲート６が図示されたようにＯＮ／ＯＦＦ状態にあるときであって、第１のコントロールゲート１１ａ（ワード線Ｗ１ｉ）下の「＋」印が付されたフローティングゲート６がＯＮ状態（消去状態）にあるときに、メモリセル部において、読み出し対象となるセルの第１のコントロールゲート１１ａ、第１のセレクトゲート３ａ、および第２の拡散領域７ｂに正電圧を印加し、バイパス部において、第２のコントロールゲート１１ｂ、および第２の拡散領域７ｂに正の高電圧を印加すると、太字矢印で示したように電流（正電荷）が流れる。
【００６６】
メモリセル部について、例えば、図１６を参照すると、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝６Ｖを印加し、第１のセレクトゲート３ａに電圧ＶＳＧ１＝５Ｖを印加し、ドレイン側となる第２の拡散領域７ｂに電圧ＶＬＢ１＝１．５Ｖを印加し、ソース側となる第１の拡散領域７ａ、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。そして、図１７を参照すると、バイパス部について、第２のコントロールゲート１１ｂに電圧ＶＣＧ２＝５Ｖを印加し、第１のセレクトゲート３ａに電圧ＶＳＧ１＝５Ｖを印加し、ドレイン側となる第２の拡散領域７ｂに電圧ＶＬＢ１＝１．５Ｖを印加し、ソース側となる第１の拡散領域７ａ、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加し、第２のセレクトゲート３ｂおよび第３のコントロールゲート１１ｃはオープン（ｏｐｅｎ）である。なお、図１６に示された第１の拡散領域７ａおよび第２の拡散領域７ｂ以外の領域の第１の拡散領域（図示せず）および第２の拡散領域（図示せず）はオープン（ｏｐｅｎ）である。
【００６７】
これにより、メモリセル部（図１６参照）にて、電子ｅが第１の拡散領域７ａから、第１の拡散領域７ａ側のフローティングゲート６下のチャネルを走行し、かつ、第１のセレクトゲート３ａ下に形成された反転層２０を走行し、バイパス部（図１７参照）にて、反転層２０を走行してきた電子ｅが反転層２０から第２の拡散領域７ｂ側のフローティングゲート６直下のチャネル領域を走行して、第２の拡散領域７ｂに流れる。
【００６８】
一方、図１５の「＋」印が付されたフローティングゲート６がＯＦＦ状態（書込状態）にあるときは、当該フローティングゲート６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【００６９】
なお、メモリセル部の第１の読み出し動作では、例えば、図１のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１、ＭＣ２０、ＭＣ２１、ＭＣ３０、ＭＣ３１を書込みを行う場合のＶｃｓ、Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ１Ｓ０、Ｙ１Ｓ２、ＳＧ０、Ｗｎｉ−１、ＢＷ０ｉ、ＢＷ１ｉ、Ｗ０ｉ〜Ｗｎｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１、ＳＧ１、Ｙ１Ｓ１、Ｙ１Ｓ３、ＧＢ１、ＧＢ２は表３の通りである。なお、図１のメモリセルＭＣ２０について、電源配線Ｖｃｓ（ドレイン側；電源）からセンスアンプＳＡ（ソース側；グランド）までの電流経路を簡略化すると図１８のようになる。
【００７０】
【表３】
0004772429.tif 000004
【００７１】
（メモリセル部の第２の読み出し動作；ドレインセンス型）
図１９を参照すると、メモリセル部の第２の読み出し動作では、バイパス部の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下の各フローティングゲート６が図示されたようにＯＮ／ＯＦＦ状態にあるときであって、第１のコントロールゲート１１ａ（ワード線Ｗ１ｉ）下の「＋」印が付されたフローティングゲート６がＯＮ状態（消去状態）にあるときに、メモリセル部において、読み出し対象となるセルの第１のコントロールゲート１１ａ、第１のセレクトゲート３ａ、および第１の拡散領域７ａに正電圧を印加し、バイパス部において、第３のコントロールゲート１１ｃ、および第２の拡散領域７ｂに正の高電圧を印加すると、太字矢印で示したように電流（正電荷）が流れる。
【００７２】
メモリセル部について、例えば、図２０を参照すると、第１のコントロールゲート１１ａに電圧ＶＣＧ１＝６Ｖを印加し、第１のセレクトゲート３ａに電圧ＶＳＧ１＝５Ｖを印加し、ドレイン側となる第１の拡散領域７ａに電圧ＶＬＢ２＝１．５Ｖを印加し、ソース側となる第２の拡散領域７ｂ、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。そして、図２１を参照すると、バイパス部について、第３のコントロールゲート１１ｃに電圧ＶＣＧ３＝５Ｖを印加し、第１のセレクトゲート３ａに電圧ＶＳＧ１＝５Ｖを印加し、ドレイン側となる第１の拡散領域７ａに電圧ＶＬＢ１＝１．５Ｖを印加し、ソース側となる第１の拡散領域７ａ、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加し、第２のセレクトゲート３ｂおよび第２のコントロールゲート１１ｂはオープン（ｏｐｅｎ）である。なお、図２０に示された第１の拡散領域７ａおよび第２の拡散領域７ｂ以外の領域の第１の拡散領域（図示せず）および第２の拡散領域（図示せず）はオープン（ｏｐｅｎ）である。
【００７３】
これにより、メモリセル部（図２０参照）にて、電子ｅが第２の拡散領域７ｂから、第２の拡散領域７ｂ側のフローティングゲート６下のチャネルを走行し、かつ、第１のセレクトゲート３ａ下に形成された反転層２０を走行し、バイパス部（図２１参照）にて、反転層２０を走行してきた電子ｅが反転層２０から第１の拡散領域７ａ側のフローティングゲート６直下のチャネル領域を走行して、第１の拡散領域７ａに流れる。
【００７４】
一方、図１９の「＋」印が付されたフローティングゲート６がＯＦＦ状態（書込状態）にあるときは、当該フローティングゲート６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【００７５】
なお、メモリセル部の第２の読み出し動作では、例えば、図１のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１、ＭＣ２０、ＭＣ２１、ＭＣ３０、ＭＣ３１を書込みを行う場合のＶｃｓ、Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ１Ｓ０、Ｙ１Ｓ２、ＳＧ０、Ｗｎｉ−１、ＢＷ０ｉ、ＢＷ１ｉ、Ｗ０ｉ〜Ｗｎｉ、ＢＷ０ｉ＋１、ＢＷ１ｉ＋１、ＳＧ１、Ｙ１Ｓ１、Ｙ１Ｓ３、ＧＢ１、ＧＢ２は表４の通りである。なお、図１のメモリセルＭＣ２０について、電源配線Ｖｃｓ（ソース側；グランド）からセンスアンプＳＡ（ドレイン側；電源）までの電流経路を簡略化すると図２１のようになる。
【００７６】
【表４】
0004772429.tif 000005
【００７７】
実施形態１によれば、消去ブロック（消去動作を行ったときに同時にフローティングゲート６から電子が引き抜かれる複数の単位セルよりなるブロック）内において従来例２の第３の拡散領域（図３９の２２１）を形成する領域を確保する必要がなくなるので、チップサイズの縮小によりウェハーコストを低減させることができる。つまり、メモリセルのドレイン側の電流供給経路として、メモリセル部と同様の構成をなすバイパス部を使用するため、集積度を上げやすく、チップサイズを小さくできる。
【００７８】
実施形態１によれば、従来例２の第３の拡散領域（図３９の２２１）を形成する必要がなくなるので、プロセスの減少により製造コストが低減する。また、メモリセル部とバイパス部が同様の構成の繰り返しパターンとすることで、プロセスが簡単になり、歩留まりが向上し、チップコストの低減が見込める。
【００７９】
実施形態１によれば、読み出し時のドレイン側の経路としてローカルビット線を使用することができるとともに、同時に読み出しを行うセル毎にドレイン側の節点を分離できるので、センスアンプをドレイン側に接続する構成とソース側に接続する構成の両方をとりうる。そのため、従来例２のようにセンスアンプをソース側にしか接続できない構成よりも自由度が上がり、読み出しマージンが向上する。これにより、製品の読み出しスピードの向上や、読み出しの歩留まりが向上する。
【００８０】
なお、実施形態１では、メインセル部の記憶ノード、及び、バイパス部の記憶ノードをフローティングゲートによって実現しているが、それらの記憶ノードの一方または両方をＯＮＯ膜等の容量膜によるトラップ膜型にしても構わない。
【００８１】
（実施形態２）
次に、本発明の実施形態２に係る半導体記憶装置について図面を用いて説明する。図２３は、本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した部分断面図である。図２４〜２６は、本発明の実施形態２に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【００８２】
実施形態２に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＮセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＮ状態（消去状態）にあるもの）の構成が異なる。図２３を参照すると、実施形態２に係る半導体記憶装置では、バイパス部のＯＮセルについて、第２のコントロールゲート１１ｂとフローティングゲート６がショートしている（第３のコントロールゲートについても同様）。第２のコントロールゲート１１ｂに正の電圧を印加することで、第２のコントロールゲート１１ｂとシュートしているフローティングゲート６下にチャネルが形成される。その他の構成、動作については実施形態１と同様である。
【００８３】
実施形態２に係る半導体記憶装置の製造方法について説明する。まず、基板１に素子分離領域（図示せず）を形成した後、基板１のセル領域にウェル（図示せず）を形成し、その後、基板１上に絶縁膜２（例えば、シリコン酸化膜）を形成し、絶縁膜２の上にセレクトゲート膜３（例えば、ポリシリコン膜）を形成し、セレクトゲート膜３上に絶縁膜４（例えば、シリコン窒化膜）を形成し、絶縁膜４上に絶縁膜１２（例えば、シリコン酸化膜）を形成し、絶縁膜１２上に絶縁膜１３（例えば、シリコン窒化膜）を形成する（ステップＡ１；図２４（Ａ）参照）。
【００８４】
次に、絶縁膜１３上にセレクトゲート３ａ、３ｂを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜１３、絶縁膜１２、絶縁膜４、セレクトゲート膜（図２４（Ａ）の３）、および絶縁膜２を選択的にエッチングすることでセレクトゲート３ａ、３ｂを形成し、その後、当該フォトレジストを除去する（ステップＡ２；図２４（Ｂ）参照）。
【００８５】
次に、基板全面に、絶縁膜５（例えば、シリコン酸化膜）を形成する（ステップＡ３；図２４（Ｃ）参照）。
【００８６】
次に、フローティングゲート６用のポリシリコン膜を基板全面に堆積し、エッチバックにより絶縁膜２、セレクトゲート３ａ、３ｂ、絶縁膜４、絶縁膜１２、および絶縁膜１３の側壁に、サイドウォール状のフローティングゲート６を形成する（ステップＡ４；図２５（Ｄ）参照）。
【００８７】
次に、絶縁膜５とフローティングゲート６をマスクとして、基板１にイオン注入を行うことで、セルフアラインで第１の拡散領域７ａ、第２の拡散領域７ｂを形成する（ステップＡ５；図２５（Ｅ）参照）。
【００８８】
次に、基板全面に、絶縁膜９（例えば、ＣＶＤシリコン酸化膜）を堆積し、ＣＭＰ法により絶縁膜１３をストッパとして絶縁膜９を平坦化し（絶縁膜１３上の絶縁膜５が除去）、その後、絶縁膜９を選択的に一部除去する（ステップＡ６；図２５（Ｆ）参照）。
【００８９】
次に、絶縁膜１３を選択的に除去した後、絶縁膜１２（絶縁膜９の一部）を選択的に除去する（ステップＡ７；図２６（Ｇ）参照）。なお、絶縁膜１２を除去する際、絶縁膜９および絶縁膜５の一部も除去される。
【００９０】
次に、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成する（ステップＡ８；図２６（Ｈ）参照）。
【００９１】
次に、絶縁膜８上に、バイパス部のＯＮセルに係るフローティングゲート６と第２のコントロールゲート（図２３の１１ｂ）をショートさせる穴を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜８を選択的にエッチングすることで、ＯＮセルに係るフローティングゲート６の一部を露出させ、その後、当該フォトレジストを除去する（ステップＡ９；図２６（Ｉ）参照）。
【００９２】
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、フローティングゲート６を選択的に除去することで帯状の第２のコントロールゲート１１ｂ、及び、島状のフローティングゲート６を形成し、その後、当該フォトレジストを除去する（ステップＡ１０；図２３参照）。これにより、第２のコントロールゲート１１ｂとフローティングゲート６がショートした構成ができる。
【００９３】
実施形態２によれば、第２のコントロールゲート１１ｂとフローティングゲート６がショートしているので、第２のコントロールゲート１１ｂに正の電圧を印加したときに、第２のコントロールゲート１１ｂとショートしているフローティングゲート６下のチャネルに流れるＯＮ電流の減少を防ぐことができる。
【００９４】
（実施形態３）
次に、本発明の実施形態３に係る半導体記憶装置について図面を用いて説明する。図２７は、本発明の実施形態３に係る半導体記憶装置の構成を模式的に示した部分断面図である。図２８は、本発明の実施形態３に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【００９５】
実施形態３に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＮセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＮ状態（消去状態）にあるもの）の構成が異なる。図２７を参照すると、実施形態３に係る半導体記憶装置では、バイパス部のＯＮセルについて、第２のコントロールゲート１１ｂ下のフローティングゲートを除去した構成となっており、第２のコントロールゲート１１ｂをゲートとし、かつ、絶縁膜８をゲート絶縁膜としたトランジスタを有する（第３のコントロールゲートについても同様）。第２のコントロールゲート１１ｂに正の電圧を印加することで、第２のコントロールゲート１１ｂ下にチャネルが形成される。その他の構成、動作については実施形態１と同様である。
【００９６】
実施形態３に係る半導体記憶装置の製造方法について説明する。まず、実施形態２のステップＡ１〜Ａ７の工程（図２４、２５、２６（Ｇ）参照）を行うことで、図２８（Ａ）の構成の半導体記憶装置を製造する（ステップＢ１）。
【００９７】
次に、基板上に、ＯＮセルに係るフローティングゲート６および絶縁膜５を除去するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、ＯＮセルに係るフローティングゲート６および絶縁膜５を選択的にエッチングし、その後、当該フォトレジストを除去する（ステップＢ２；図２７（Ｂ）参照）。
【００９８】
次に、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成する（ステップＢ３；図２７（Ｃ）参照）。
【００９９】
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、（ＯＦＦセルの）フローティングゲート６を選択的に除去することで帯状の第２のコントロールゲート１１ｂ、及び、島状の（ＯＦＦセルの）フローティングゲート６を形成し、その後、当該フォトレジストを除去する（ステップＢ４；図２６参照）。これにより、第２のコントロールゲート１１ｂをゲートとし、かつ、絶縁膜８をゲート絶縁膜としたトランジスタができる。
【０１００】
実施形態３によれば、バイパス部のＯＮセルについて、第２のコントロールゲート１１ｂ下のフローティングゲートを除去した構成となっているので、第２のコントロールゲート１１ｂに正の電圧を印加したときに、第２のコントロールゲート１１ｂ下のチャネルに流れるＯＮ電流の減少を防ぐことができる。
【０１０１】
（実施形態４）
次に、本発明の実施形態４に係る半導体記憶装置について図面を用いて説明する。図２９は、本発明の実施形態４に係る半導体記憶装置の構成を模式的に示した部分断面図である。図３０は、本発明の実施形態４に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【０１０２】
実施形態４に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図２９を参照すると、実施形態４に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、フローティングゲート６下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有する構成となっている。（第３のコントロールゲートについても同様）。第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有することで、フローティングゲート６下のチャネルのしきい値電圧が上がる。その他の構成、動作については実施形態１と同様である。
【０１０３】
実施形態４に係る半導体記憶装置の製造方法について説明する。まず、実施形態２のステップＡ１〜Ａ２の工程（図２４（Ａ）、（Ｂ）参照）を行うことで、図３０（Ａ）の構成の半導体記憶装置を製造する（ステップＣ１；図３０（Ａ）参照）。
【０１０４】
次に、ＯＦＦセルとなる領域に第４の拡散領域１４（Ｐ＋型）を形成するためのフォトレジスト（図示せず）を形成し、イオン注入により第４の拡散領域１４を形成し、その後、当該フォトレジストを除去する（ステップＣ２；図３０（Ｂ）参照）。
【０１０５】
次に、基板全面に、絶縁膜５（例えば、シリコン酸化膜）を形成する（ステップＣ３；図３０（Ｃ）参照）。
【０１０６】
その後、実施形態２のステップＡ４〜Ａ８の工程（図２５、２６（Ｇ）、（Ｈ）参照）を行った後（ステップＡ９は行わない）、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、フローティングゲート６を選択的に除去することで帯状の第２のコントロールゲート１１ｂ、及び、島状のフローティングゲート６を形成し、その後、当該フォトレジストを除去する（ステップＣ４；図２９参照）。これにより、バイパス部のＯＦＦセルについて、フローティングゲート６下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有する構成ができる。
【０１０７】
実施形態４によれば、バイパス部のＯＦＦセルについて、フローティングゲート６下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有するので、フローティングゲート６に蓄積されている電子が減少しても、一定のしきい値電圧を確保することができる。
【０１０８】
（実施形態５）
次に、本発明の実施形態５に係る半導体記憶装置について図面を用いて説明する。図３１は、本発明の実施形態５に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【０１０９】
実施形態５に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図３１を参照すると、実施形態５に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂとフローティングゲート６がショートし、かつ、フローティングゲート６下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有する構成となっている。（第３のコントロールゲートについても同様）。第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有することで、フローティングゲート６下のチャネルのしきい値電圧が上がる。その他の構成、動作については実施形態１と同様である。製造方法については、実施形態４のステップＣ１〜Ｃ３、及び実施形態２のステップＡ４〜Ａ９（但し、ＯＦＦセル側で第２のコントロールゲート１１ｂとフローティングゲート６をショート）を組み合わせることで製造することができる。
【０１１０】
実施形態５によれば、バイパス部のＯＦＦセルについて、フローティングゲート６下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有するので、一定のしきい値電圧を確保することができる。
【０１１１】
（実施形態６）
次に、本発明の実施形態６に係る半導体記憶装置について図面を用いて説明する。図３２は、本発明の実施形態６に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【０１１２】
実施形態６に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図３２を参照すると、実施形態６に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下のフローティングゲートを除去した構成となっており、第２のコントロールゲート１１ｂをゲートとし、かつ、絶縁膜８をゲート絶縁膜としたトランジスタを有し、かつ、第２のコントロールゲート１１ｂ下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有する構成となっている。（第３のコントロールゲートについても同様）。第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有することで、フローティングゲート６下のチャネルのしきい値電圧が上がる。その他の構成、動作については実施形態１と同様である。製造方法については、実施形態４のステップＣ１〜Ｃ３、実施形態２のステップＡ４〜Ａ７、実施形態３のステップＢ２〜Ｂ４（但し、ＯＦＦセル側でフローティングゲート６を除去）を組み合わせることで製造することができる。
【０１１３】
実施形態６によれば、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有するので、一定のしきい値電圧を確保することができる。
【０１１４】
（実施形態７）
次に、本発明の実施形態７に係る半導体記憶装置について図面を用いて説明する。図３３は、本発明の実施形態７に係る半導体記憶装置の構成を模式的に示した部分断面図である。図３４は、本発明の実施形態７に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【０１１５】
実施形態７に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図３３を参照すると、実施形態７に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下のフローティングゲート、及びその下の絶縁膜５を除去した構成となっており、フローティングゲート及び絶縁膜５が除去された位置にゲート絶縁膜として機能しない厚膜の絶縁膜９が配設され、第２のコントロールゲート１１ｂの電界効果を基板１に及ばないようにした構成となっている（第３のコントロールゲートについても同様）。第２のコントロールゲート１１ｂに正の電圧を印加しても、フローティングゲート及び絶縁膜５が除去された位置の絶縁膜９下にチャネルが形成されない。その他の構成、動作については実施形態１と同様である。
【０１１６】
実施形態７に係る半導体記憶装置の製造方法について説明する。まず、実施形態２のステップＡ１〜Ａ５の工程（図２４、２５（Ｄ）、（Ｅ）参照）を行うことで、図３４（Ａ）の構成の半導体記憶装置を製造する（ステップＤ１）。
【０１１７】
次に、基板上に、ＯＦＦセルに係るフローティングゲート６および絶縁膜５を除去するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、ＯＦＦセルに係るフローティングゲート６および絶縁膜５を選択的にエッチングし、その後、当該フォトレジストを除去する（ステップＤ２；図３４（Ｂ）参照）。
【０１１８】
次に、基板全面に、絶縁膜９（例えば、ＣＶＤシリコン酸化膜）を堆積し、ＣＭＰ法により絶縁膜１３をストッパとして絶縁膜９を平坦化し（絶縁膜１３上の絶縁膜５が除去）、その後、絶縁膜９を選択的に一部除去する（ステップＤ３；図３４（Ｃ）参照）。
【０１１９】
その後、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成した後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、（ＯＮセルの）フローティングゲート６を選択的に除去することで帯状の第２のコントロールゲート１１ｂ、及び、島状の（ＯＮセルの）フローティングゲート６を形成し、その後、当該フォトレジストを除去する（ステップＤ４；図３３参照）。これにより、フローティングゲート及び絶縁膜５が除去された位置にも厚い絶縁膜９が配設され、第２のコントロールゲート１１ｂの電界効果を基板１に及ばないようにした構成ができる。
【０１２０】
実施形態７によれば、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂに正の電圧を印加しても、フローティングゲート及び絶縁膜５が除去された位置の絶縁膜９下にチャネルが形成されない。
【０１２１】
（実施形態８）
次に、本発明の実施形態８に係る半導体記憶装置について図面を用いて説明する。図３５は、本発明の実施形態８に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【０１２２】
実施形態８に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図３５を参照すると、実施形態８に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下のフローティングゲート、及びその下の絶縁膜５を除去した構成となっており、フローティングゲート及び絶縁膜５が除去された位置にも厚い絶縁膜９が配設され、さらに、第１の拡散領域７ａおよび第２の拡散領域７ｂ両外側であって絶縁膜９の下に、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有する構成となっている。（第３のコントロールゲートについても同様）。これにより、第２のコントロールゲート１１ｂの電界効果を基板１に及ばず、第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有することで、フローティングゲート６下のチャネルのしきい値電圧が上がる。その他の構成、動作については実施形態１と同様である。製造方法については、実施形態４のステップＣ１〜Ｃ３、実施形態２のステップＡ４、Ａ５（但し、ＯＦＦセル側でフローティングゲート６を除去）、及び実施形態７のステップＤ２〜Ｄ４を組み合わせることで製造することができる。
【０１２３】
実施形態８によれば、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂに正の電圧を印加しても、フローティングゲート及び絶縁膜５が除去された位置の絶縁膜９下にチャネルが形成されず、第１の拡散領域７ａおよび第２の拡散領域７ｂの両外側であって絶縁膜９の下に第１の拡散領域７ａおよび第２の拡散領域７ｂ（Ｎ＋型）とは反対導電型の第４の拡散領域１４を有するので、一定のしきい値電圧を確保することができる。
【０１２４】
（実施形態９）
次に、本発明の実施形態９に係る半導体記憶装置について図面を用いて説明する。図３６は、本発明の実施形態９に係る半導体記憶装置の構成を模式的に示した部分断面図である。図３７は、本発明の実施形態９に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【０１２５】
実施形態９に係る半導体記憶装置は、実施形態１に係る半導体記憶装置のバイパス部におけるＯＦＦセル（図１の第２のコントロールゲート１１ｂおよび第３のコントロールゲート１１ｃ下のフローティングゲート６のうちＯＦＦ状態にあるもの）の構成が異なる。図３６を参照すると、実施形態９に係る半導体記憶装置では、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下のフローティングゲート、その下の絶縁膜５、及びその下の基板１（の一部）を除去した構成となっており、フローティングゲート、絶縁膜５および基板１（の一部）が除去された位置にも厚い絶縁膜９が配設された構成となっている。（第３のコントロールゲートについても同様）。これにより、第２のコントロールゲート１１ｂの電界効果を基板１に及ばず、基板１の溝（穴）に埋め込まれた絶縁膜９を有することで、第１の拡散領域７ａの両外側への電流経路がなくなる。その他の構成、動作については実施形態１と同様である。
【０１２６】
実施形態９に係る半導体記憶装置の製造方法について説明する。まず、実施形態２のステップＡ１〜Ａ５の工程（図２４、２５（Ｄ）、（Ｅ）参照）を行うことで、図３７（Ａ）の構成の半導体記憶装置を製造する（ステップＥ１）。
【０１２７】
次に、基板上に、ＯＦＦセルに係るフローティングゲート６、絶縁膜５、および基板１（の一部）を除去するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、ＯＦＦセルに係るフローティングゲート６、絶縁膜５、および基板１（の一部）を選択的にエッチングし、その後、当該フォトレジストを除去する（ステップＥ２；図３７（Ｂ）参照）。
【０１２８】
次に、基板全面に、絶縁膜９（例えば、ＣＶＤシリコン酸化膜）を堆積し、ＣＭＰ法により絶縁膜１３をストッパとして絶縁膜９を平坦化し（絶縁膜１３上の絶縁膜５が除去）、その後、絶縁膜９を選択的に一部除去する（ステップＥ３；図３７（Ｃ）参照）。
【０１２９】
その後、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成した後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、（ＯＮセルの）フローティングゲート６を選択的に除去することで帯状の第２のコントロールゲート１１ｂ、及び、島状の（ＯＮセルの）フローティングゲート６を形成し、その後、当該フォトレジストを除去する（ステップＥ４；図３６参照）。これにより、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂ下のフローティングゲート、その下の絶縁膜５、及びその下の基板１（の一部）を除去した構成となっており、フローティングゲート、絶縁膜５および基板１が除去された位置にも厚い絶縁膜９が配設された構成ができる。
【０１３０】
実施形態９によれば、バイパス部のＯＦＦセルについて、第２のコントロールゲート１１ｂに正の電圧を印加しても、フローティングゲート及び絶縁膜５が除去された位置の絶縁膜９下にチャネルが形成されず、基板１の穴に埋め込まれた絶縁膜９を有することで、第１の拡散領域７ａの両外側への電流経路がなくすことができる。
【０１３１】
なお、バイパス部におけるＯＮセル及びＯＦＦセルの構成は、上記実施形態に示されたものに限らず、実施形態１〜３に示したＯＮセルのいずれかと、実施形態１、４〜９に示したＯＦＦのいずれかを適宜組み合わせた構成であってもよい。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｙ−Ｙ´間の部分断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した回路図である。
【図５】本発明の実施形態１に係る半導体記憶装置のパイパス部の第１の消去動作の一例を説明するための模式図である。
【図６】本発明の実施形態１に係る半導体記憶装置のバイパス部の第２の消去動作の一例を説明するための模式図である。
【図７】本発明の実施形態１に係る半導体記憶装置のバイパス部の書込み動作の一例を説明するための模式図である。
【図８】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の消去動作の一例を説明するための模式図である。
【図９】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の消去動作の一例を説明するための模式図である。
【図１０】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の書込み動作の一例を説明するための部分平面図である。
【図１１】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の書込み動作の一例を説明するための（図１０の）Ｘ−Ｘ´間の部分断面図である。
【図１２】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の書込み動作の一例を説明するための部分平面図である。
【図１３】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の書込み動作の一例を説明するための（図１２の）Ｘ−Ｘ´間の部分断面図である。
【図１４】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の書込み動作の一例を説明するための（図１２の）Ｙ−Ｙ´間の部分断面図である。
【図１５】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の読み出し動作の一例を説明するための部分平面図である。
【図１６】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の読み出し動作の一例を説明するための（図１５の）Ｘ−Ｘ´間の部分断面図である。
【図１７】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の読み出し動作の一例を説明するための（図１５の）Ｘ−Ｘ´間の部分断面図である。
【図１８】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第１の読み出し動作の一例を説明するための回路図である。
【図１９】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の読み出し動作の一例を説明するための部分平面図である。
【図２０】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の読み出し動作の一例を説明するための（図１９の）Ｘ−Ｘ´間の部分断面図である。
【図２１】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の読み出し動作の一例を説明するための（図１９の）Ｙ−Ｙ´間の部分断面図である。
【図２２】本発明の実施形態１に係る半導体記憶装置のメモリセル部の第２の読み出し動作の一例を説明するための回路図である。
【図２３】本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図２４】本発明の実施形態２に係る半導体記憶装置の製造方法を説明するための第１の工程断面図である。
【図２５】本発明の実施形態２に係る半導体記憶装置の製造方法を説明するための第２の工程断面図である。
【図２６】本発明の実施形態２に係る半導体記憶装置の製造方法を説明するための第３の工程断面図である。
【図２７】本発明の実施形態３に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図２８】本発明の実施形態３に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２９】本発明の実施形態４に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３０】本発明の実施形態４に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図３１】本発明の実施形態５に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３２】本発明の実施形態６に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３３】本発明の実施形態７に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３４】本発明の実施形態７に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図３５】本発明の実施形態８に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３６】本発明の実施形態９に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３７】本発明の実施形態９に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図３８】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図３９】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図４０】従来例２に係る半導体記憶装置の構成を模式的に示した（図３９の）Ｚ−Ｚ´間の部分断面図である。
【図４１】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図４２】従来例２に係る半導体記憶装置の書込み動作を説明するための模式図である。
【図４３】従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【図４４】従来例２に係る半導体記憶装置のメモリセル部の読み出し動作の一例を説明するための回路図である。
【符号の説明】
【０１３３】
１、２０１  基板
２、２０２  絶縁膜（シリコン酸化膜）
３  セレクトゲート膜（ポリシリコン）
３ａ  第１のセレクトゲート
３ｂ  第２のセレクトゲート
４、２０４  絶縁膜（シリコン窒化膜）
５、２０５  絶縁膜（シリコン酸化膜）
６、２０６  フローティングゲート（ポリシリコン）
７  拡散領域（ローカルビット線）
７ａ、２０７ａ  第１の拡散領域（ローカルビット線、Ｎ＋拡散層）
７ｂ、２０７ｂ  第２の拡散領域（ローカルビット線、Ｎ＋拡散層）
８、２０８  絶縁膜（ＯＮＯ膜）
９、２０９  絶縁膜（シリコン酸化膜）
１１ａ、２１１  第１のコントロールゲート（ワード線、ポリシリコン）
１１ｂ  第２のコントロールゲート（第１バイパスワード線）
１１ｃ  第３のコントロールゲート（第２バイパスワード線）
１２  絶縁膜（シリコン酸化膜）
１３  絶縁膜（シリコン窒化膜）
１４  第４の拡散領域（Ｐ＋拡散層）
２０、２２０  反転層
１２１  半導体基体
１２２ａ、１２２ｂ  絶縁膜
１２３ａ、１２３ｂ  反対導電型領域
１２４ａ  半導体層
１２７ａ  第１のフローティングゲート
１２７ｂ  第２のフローティングゲート
１２８  絶縁膜
１３０ａ  コントロールゲート
２０３  セレクトゲート
２２１  第３の拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004772429.tif 000012
【図８】
0004772429.tif 000013
【図９】
0004772429.tif 000014
【図１０】
0004772429.tif 000015
【図１１】
0004772429.tif 000016
【図１２】
0004772429.tif 000017
【図１３】
0004772429.tif 000018
【図１４】
0004772429.tif 000019
【図１５】
0004772429.tif 000020
【図１６】
0004772429.tif 000021
【図１７】
0004772429.tif 000022
【図１８】
0004772429.tif 000023
【図１９】
0004772429.tif 000024
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0004772429.tif 000029
【図２５】
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【図２６】
0004772429.tif 000031
【図２７】
0004772429.tif 000032
【図２８】
0004772429.tif 000033
【図２９】
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【図３０】
0004772429.tif 000035
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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