(57)【特許請求の範囲】
【請求項１】
外部信号を入力する所定の端子を備え、前記外部信号に応じて割込み信号を発生させる半導体装置において、
第１の外部信号を入力する第１の外部入力端子および第２の外部信号を入力する第２の外部入力端子を含む複数の外部入力端子から割込み端子として使用する外部入力端子を選択する選択制御手段と、
前記複数の外部入力端子に接続し、前記選択制御手段に従って前記割込み端子に指定された前記外部入力端子から入力する前記外部信号を選択出力する選択手段と、
前記選択手段により選択出力された前記割込み端子から入力する前記外部信号の波形に応じて前記割込み信号を発生させる割込み制御手段と、
を有し、
前記第１の外部入力端子は、前記選択手段と、前記第１の外部信号の信号状態を読み出すための汎用ポート入力手段と、に接続され、前記第１の外部信号は前記選択手段と前記汎用ポート入力手段とで共用され、
前記第２の外部入力端子は、前記選択手段と、前記第２の外部信号を用いて所定の信号処理を実行する信号処理手段と、に接続され、前記第２の外部信号は前記選択手段と前記信号処理手段とで共用される、
ことを特徴とする半導体装置。
【請求項２】
前記選択制御手段は、前記複数の外部入力端子ごとに前記割込み端子として使用するか否かを指定する指定情報を記憶する記憶手段であり、前記指定情報は外部より変更可能であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記選択手段は、接続する前記外部入力端子のうち前記割込み端子に指定された前記外部入力端子から入力する前記外部信号の論理和を前記割込み制御手段へ出力することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記選択手段に接続される前記割込み制御手段は、前記選択手段に接続された前記外部入力端子の総数よりも少ないことを特徴とする請求項３記載の半導体装置。
【請求項５】
外部信号を入力する所定の端子を備え、前記外部信号に応じて割込み信号を発生させ、前記割込み信号に応じた処理を行うマイクロコントローラにおいて、
第１の外部信号を入力する第１の外部入力端子および第２の外部信号を入力する第２の外部入力端子を含む複数の外部入力端子から割込み端子として使用する外部入力端子を選択する選択制御手段と、
前記複数の外部入力端子に接続し、前記選択制御手段に従って前記割込み端子に指定された前記外部入力端子から入力する前記外部信号を選択出力する選択手段と、
前記選択手段により選択出力された前記割込み端子から入力する前記外部信号の波形に応じて前記割込み信号を発生させ、前記割込み信号を前記割込み信号に応じた処理を行う中央処理装置に出力する割込み制御手段と、
を有し、
前記第１の外部入力端子は、前記選択手段と、前記第１の外部信号の信号状態を読み出すための汎用ポート入力手段と、に接続され、前記第１の外部信号は前記選択手段と前記汎用ポート入力手段とで共用され、
前記第２の外部入力端子は、前記選択手段と、前記第２の外部信号を用いて所定の信号処理を実行する信号処理手段と、に接続され、前記第２の外部信号は前記選択手段と前記信号処理手段とで共用される、
ことを特徴とするマイクロコントローラ。
【請求項６】
前記選択制御手段は、前記複数の外部入力端子ごとに前記割込み端子として使用するか否かを指定する指定情報を記憶する記憶手段であり、前記指定情報は外部より変更可能であることを特徴とする請求項５記載のマイクロコントローラ。
【請求項７】
前記選択手段は、接続する前記外部入力端子のうち前記割込み端子に指定された前記外部入力端子から入力する前記外部信号の論理和を前記割込み制御手段へ出力することを特徴とする請求項５記載のマイクロコントローラ。
【請求項８】
前記選択手段に接続される前記割込み制御手段は、前記選択手段に接続された前記外部入力端子の総数よりも少ないことを特徴とする請求項７記載のマイクロコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびマイクロコントローラに関し、特に外部信号を入力する所定の端子を備え、前記外部信号に応じて割込み信号を発生させる半導体装置と、さらにその割込み信号に対応した処理を行うマイクロコントローラに関する。
【背景技術】
【０００２】
半導体装置では、外部端子に入力される波形から、ＣＰＵ（Central Processing Unit）に対して割込みを発生させることが一般的に行われている。この機能は、専用の外部割込み回路と外部入力端子により実現されており、これらをペアで複数持たせることで、システムに柔軟に対応できるようにしていた。
【０００３】
図５は、従来の半導体装置の構成図である。従来の半導体装置１００は、割込み用の外部信号を入力する外部割込み端子１０１ａ、１０１ｂと、各外部割込み端子１０１ａ、１０１ｂに接続し、端子を介して入力された外部入力信号に対応する処理を行う外部割込み回路１（１０２ａ）と外部割込み回路２（１０２ｂ）と、接続する外部割込み端子１０１ａの状態を読込むための汎用ポート入力１０３を具備する。また、外部割込み端子１０１ａ、１０１ｂのほかに汎用の入力端子１０４と、汎用の入力端子１０４から入力される信号を処理するモジュール１０５を有する。外部割込み回路１（１０２ａ）は、外部割込み端子１０１ａに接続された信号の波形変化（エッジあるいはレベル変化）を検出すると、ＣＰＵに割込み信号を出力する。同様に、外部割込み回路２（１０２ｂ）は、外部割込み端子１０１ｂに接続された信号の波形変化検出で、割込み信号をＣＰＵに出力する。
【０００４】
このように、従来の半導体装置１００では、外部割込み回路と外部割込み端子との接続は固定されており、外部割込みを発生させるためには、割込み用の外部信号を外部割込み端子１０１ａまたは外部割込み端子１０１ｂに接続しなければならなかった。たとえば、入力端子１０４を介してモジュール１０５に入力する信号を外部割込み信号として共用するイベントトリガーとして使いたい場合、入力端子１０４に接続する外部信号を外部配線１０６によって外部割込み端子１０１ａにも接続していた。
【０００５】
近年では、外部割込み端子と外部割込み回路との接続を固定とするのではなく、外部割込み端子からの割込み要求信号と割込み処理を行う割込み制御回路との接続を変更することが可能なマイクロコンピュータが提案されている（たとえば、特許文献１参照）。
【特許文献１】特開平７−１０５１７５号公報（段落番号〔００１６〕〜〔００２３〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体装置には、外部割込み端子が固定されているため、それに合わせてシステム構築しなければならないという問題点があった。
図５に示したように、従来の半導体装置では、外部割込み端子にはペアとなる外部割込み回路が必ず接続されており、外部割込み端子は外部割込み用の入力端子としてしか使用できないという問題点があった。逆に、一般入力端子を外部割込み端子に代用することもできなかった。このため、半導体装置には、予め十分な数の外部割込み端子と外部割込み回路とのペアを用意しなければならず、半導体装置のコンパクト化の妨げとなっていた。そして、外部割込み端子のいくつかを使用しない場合には、用意された外部割込み端子と外部割込み回路のペアは無駄となる可能性があった。
【０００７】
また、外部割込み端子の位置も固定されるため、割込み用の信号を外部割込み端子に接続する場合には、システム構築上、レイアウトが複雑になるという問題点もある。たとえば、他の半導体装置の出力信号を外部割込み信号として使用する場合には、この出力信号の出力端子と外部割込み端子を接続しなければならないが、端子の位置関係によっては外部配線の距離が長くなることもあった。
【０００８】
さらに、外部割込み機能を他の機能と併用し、イベントトリガーをかけるような使い方をする場合には、システム上で外部配線を行い、外部割込み端子と他の端子を接続する必要があり、通常ならば汎用ポートとして使用できる端子が使えなくなっていた。
【０００９】
一方、外部割込み端子とプライオリティの異なる割込み制御回路との接続を変更することが可能なマイクロコンピュータでは、接続を変更して割込み優先順位を任意に設定することができるが、外部割込み用の信号は、外部割込み端子に入力しなければならない。したがって、汎用モジュールと接続する入力信号を割込み用として用いる場合、上記の説明と同様に外部配線によってこの入力信号を外部割込み端子に接続しなければならない。
【００１０】
本発明はこのような点に鑑みてなされたものであり、外部割込み用の入力端子を任意に設定可能な半導体装置およびマイクロコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記課題を解決するために、図１に示すような半導体装置が提供される。本発明にかかる半導体装置１は、複数の外部入力端子２ａ、２ｂ、２ｃと、外部入力端子２ａ、２ｂ、２ｃに接続し、入力する外部信号を選択出力する選択手段（図では割込み端子選択回路３）と、外部入力端子２ａ、２ｂ、２ｃから割込み端子を指定する選択制御手段（図では選択制御回路４）と、割込み端子選択回路３の選択出力信号に応じて割込み信号を発生させる割込み制御手段（図では外部割込み回路５）を具備する。外部入力端子２ａ、２ｂ、２ｃは、入力する外部信号を取込み、信号線８ａ、８ｂ、８ｃを介して選択手段（割込み端子選択回路３）に出力するための端子である。選択手段（割込み端子選択回路３）は、外部入力端子２ａ、２ｂ、２ｃと接続しており、選択制御手段（選択制御回路４）に従って、割込み端子として使用するという指定がなされた外部入力端子２ａ、２ｂ、２ｃから入力する外部信号を割込み制御手段（外部割込み回路５）へ選択出力する。選択制御手段（選択制御回路４）は、外部入力端子２ａ、２ｂ、２ｃのうち、割込み端子としての使用が指定された端子の選択制御を行う。割込み制御手段（外部割込み回路５）は、選択手段（割込み端子選択回路３）より入力する外部信号の波形に基づいて割込み信号を発生させる。
【００１２】
このような半導体装置１によれば、選択制御手段（選択制御回路４）には、予め、外部入力端子２ａ、２ｂ、２ｃのうち、割込み端子として使用するように選択された外部入力端子の指定が保存されている。外部入力端子２ａ、２ｂ、２ｃの各端子から入力する外部信号は、選択手段（割込み端子選択回路３）に接続する各信号線８ａ、８ｂ、８ｃを介して選択手段（割込み端子選択回路３）に出力される。選択手段（割込み端子選択回路３）は、割込み端子の選択を制御する選択制御手段（選択制御回路４）に従って、割込み端子として指定された外部入力端子２ａ、２ｂ、２ｃから入力された外部信号を割込み制御手段（外部割込み回路５）へ選択出力する。割込み制御手段（外部割込み回路５）は、選択手段（割込み端子選択回路３）より入力した割込み端子の指定がされた外部入力端子２ａ、２ｂ、２ｃから入力した外部信号の波形を監視し、所定の波形を検出した場合、波形に応じて割込み信号を発生させる。外部入力端子２ｂは、外部信号の信号状態を読み出すための汎用ポート入力手段にも接続され、選択手段と汎用ポート入力手段とで外部信号を共用することができる。外部入力端子２ｃは、外部信号を用いて所定の信号処理を実行する信号処理手段にも接続され、選択手段と信号処理手段とで外部信号を共用することができる。
【００１３】
これにより、任意の外部入力端子が割込み端子として設定され、指定された外部入力端子から入力する外部信号に応じて割込み信号が発生する。
【００１４】
また、上記課題を解決するために、外部信号を入力する所定の端子を備え、前記外部信号に応じて割込み信号を発生させ、前記割込み信号に応じた処理を行うマイクロコントローラにおいて、第１の外部信号を入力する第１の外部入力端子および第２の外部信号を入力する第２の外部入力端子を含む複数の外部入力端子から割込み端子として使用する外部入力端子を選択する選択制御手段と、前記複数の外部入力端子に接続し、前記選択制御手段に従って前記割込み端子に指定された前記外部入力端子から入力する前記外部信号を選択出力する選択手段と、前記選択手段により選択出力された前記割込み端子から入力する前記外部信号の波形に応じて前記割込み信号を発生させ、前記割込み信号を前記割込み信号に応じた処理を行う中央処理装置に出力する割込み制御手段と、を有し、前記第１の外部入力端子は、前記選択手段と、前記第１の外部信号の信号状態を読み出すための汎用ポート入力手段と、に接続され、前記第１の外部信号は前記選択手段と前記汎用ポート入力手段とで共用され、前記第２の外部入力端子は、前記選択手段と、前記第２の外部信号を用いて所定の信号処理を実行する信号処理手段と、に接続され、前記第２の外部信号は前記選択手段と前記信号処理手段とで共用される、ことを特徴とするマイクロコントローラが提供される。
【発明の効果】
【００１５】
本発明の半導体装置は、外部入力端子のうち、割込み端子として使用したい外部入力端子を任意に選択し、その外部入力端子から入力する外部信号に応じて割込み信号を発生させることができる。これにより、固定の外部割込み入力端子の位置に合わせてシステムを構築する必要がなくなり、制限なく最適なシステムボードの設計が可能になるという利点がある。また、一般的な入力端子として用いるか、割込み端子として用いるかを任意に設定できるため、無駄な端子をなくすことができるという利点もある。このとき、入力信号を割込み用の信号として共用するかどうかを任意に設定することができる。
【００１６】
また、本発明のマイクロコントローラは、同様に、中央処理装置に入力する割込み信号を発生させるための外部信号を任意の外部入力端子から入力することができる。これにより、制限なく最適なシステムボードの設計が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。まず、実施の形態に適用される発明の概念について説明し、その後、実施の形態の具体的な内容を説明する。
図１は、本発明の実施の形態の半導体装置の構成図である。
【００１８】
本発明にかかる半導体装置１は、外部入力端子２ａ、外部入力端子２ｂおよび外部入力端子２ｃ、外部入力端子２ａ、２ｂ、２ｃから入力する外部信号を選択出力する割込み端子選択回路３、外部入力端子２ａ、２ｂ、２ｃのうち割込み端子とする端子を選択する選択制御回路４、割込み端子選択回路３により選択出力された信号に応じて割込み信号を発生する外部割込み回路５、外部入力端子２ｂの状態を読み出す汎用ポート入力６および外部入力端子２ｃから入力する外部信号を用いて所定の信号処理を行うモジュール７を具備する。
【００１９】
外部入力端子２ａ、２ｂ、２ｃには、半導体装置１の外部で生成される外部信号が接続されており、外部入力端子２ａ、２ｂ、２ｃを介して外部信号が半導体装置１内に取込まれる。外部入力端子２ａは信号線８ａ、外部入力端子２ｂは信号線８ｂ、および外部入力端子２ｃは信号線８ｃを介して割込み端子選択回路３に接続され、入力した外部信号を割込み端子選択回路３へ出力する。図の例では、さらに、外部入力端子２ｂは、信号線８ｄを介して汎用ポート入力６にも接続し、外部入力端子２ｃは、信号線８ｅを介してモジュール７に接続する。割込み端子選択回路３以外の接続は、必要に応じて任意に行われ、たとえば、外部入力端子２ａが汎用ポート入力６、あるいはモジュール７に接続されていてもよい。
【００２０】
割込み端子選択回路３は、選択制御回路４に従って、接続する外部入力端子２ａ、２ｂ、２ｃのうち、割込み端子に選択された外部入力端子２ａ、２ｂ、２ｃから入力する外部信号を外部割込み回路５に選択出力する選択手段である。割込み端子選択回路３は、たとえば、各外部入力端子２ａ、２ｂ、２ｃと接続する信号線８ａ、８ｂ、８ｃと外部割込み回路５へ接続する信号線との接続／切り離しを外部入力端子ごとに選択できる切換え回路や、各外部入力端子２ａ、２ｂ、２ｃから入力される外部信号のうち、割込み端子に選択された外部入力端子から入力される外部信号のみを有効とするマスク回路などで構成される。また、割込み端子に指定される外部入力端子の数は任意であり、複数が選択された場合は、選択された外部入力端子から入力する外部信号の論理和を外部割込み回路５へ出力する。
【００２１】
選択制御回路４は、割込み端子として使用する外部入力端子２ａ、２ｂ、２ｃの選択を割込み端子選択回路３に指示する選択制御手段である。選択制御回路４は、たとえば、外部入力端子２ａ、２ｂ、２ｃごとに割込み端子として使用するか否かを指定する指定情報を記憶する記憶手段で、割込み端子選択回路３から読み出し可能な構成とする。また、指定情報の読み出しおよび変更は、外部からも可能とする。
【００２２】
外部割込み回路５は、割込み端子選択回路３によって生成される割込み端子に指定された外部入力端子２ａ、２ｂ、２ｃからの外部信号に基づく選択出力信号の波形を監視し、所定の波形を検出したら割込み信号を発生させる。割込み信号を発生させる条件は予め設定されており、たとえば、波形のエッジやレベルの変化を検出した場合に割込み信号を発生させる。なお、割込み端子選択回路３の選択出力信号は、割込み端子に指定された外部入力端子から入力する外部信号の論理和である。このように、いくつかの外部入力端子の信号をまとめて処理できることから、半導体装置１に実装される外部割込み回路５は、外部入力端子の総和より少なくすることができる。
【００２３】
汎用ポート入力６は、接続する外部入力端子２ｂから入力する外部信号の信号状態を入力する。外部割込み回路５には、割込み端子から入力する外部信号の論理和が入力されるので、たとえば、割込み処理時、必要に応じて汎用ポート入力６によって該外部信号の状態を確認し、どの外部信号による割込みであるかを判断するために用いられる。
【００２４】
モジュール７は、外部入力端子２ｃから入力される外部信号を入力し、所定の信号処理を行う信号処理手段である。
このような構成の半導体装置１の動作について説明する。
【００２５】
半導体装置１は、外部入力端子２ａ、２ｂ、２ｃを介して入力する外部信号を取込み、所定の処理を実行する。外部入力端子２ａ、２ｂ、２ｃのうち、割込み端子として使用する端子は、予め選択制御回路４に設定されている。なお、設定は、必要に応じて、読み出しおよび変更ができる。
【００２６】
各外部入力端子２ａ、２ｂ、２ｃから入力される外部信号は、それぞれ信号線８ａ、８ｂ、８ｃを介して割込み端子選択回路３へ入力する。また、モジュール７は、信号線８ｅを介して、外部入力端子２ｃから入力される外部信号を用いて所定の信号処理を行っている。また、外部入力端子２ｂから入力する外部信号は、信号線８ｄによって汎用ポート入力６に出力され、汎用ポート入力６からこの外部信号の状態を読み出すことができる。このように、各外部入力端子２ａ、２ｂ、２ｃから入力される外部信号は、他の機能で同時に使用することができる。
【００２７】
割込み端子選択回路３は、選択制御回路４に従って、外部入力端子２ａ、２ｂ、２ｃのうち、割込み端子に選択された外部入力端子から入力する外部信号を選択し、選択した外部信号を外部割込み回路５へ出力する。割込み端子として複数の外部入力端子が選択されていた場合、それぞれの外部信号の論理和を外部割込み回路５へ出力する。
【００２８】
外部割込み回路５は、割込み端子選択回路３による選択出力信号（割込み端子から入力する外部信号の論理和）の波形に応じて割込み信号を発生させる。
上記の説明の半導体装置１によれば、選択制御回路４によって、割込み端子選択回路３に接続する複数の外部入力端子２ａ、２ｂ、２ｃのうち、任意の外部入力端子を割込み用の割込み端子として指定することができる。また、割込み端子に指定されない外部入力端子は、汎用の外部入力端子として使用することができる。このように、システムに合わせて外部入力端子を任意に割込み端子に設定することができるので、最適なシステムボードの設計が可能となる。また、割込み端子として使用しない場合は、汎用の入力端子として使用できるため、端子の有効利用が図れる。
【００２９】
また、割込み端子選択回路３は、複数の割込み端子が選択された場合には外部信号の論理和を外部割込み回路５へ選択出力することから、外部割込み回路５の数を外部入力端子の総和より少なくすることができる。従来、割込み端子と外部割込み回路がペアで設けられていたのと比較し、外部割込み回路を削減し、スペース効率を上げることができる。なお、どの外部信号に基づいて割込み信号が発生したのかを判別したい場合は、割込み処理を行う処理手段が汎用ポート入力６などにより信号状態を確認する。
【００３０】
さらに、たとえば、信号線８ｃ、８ｅのように、外部入力端子に接続する信号線を割込み端子選択回路３と汎用のモジュール７とに設けることにより、外部割込み機能を他の機能と併用して使用する場合に、システムボード上で割込み端子と汎用入力端子とを接続する必要がなくなる。これにより、システムボードの設計が簡略化されるとともに、端子が兼用されるため、使用できなくなってしまう無駄な端子がなくなる。
【００３１】
次に、本発明の実施の形態の半導体装置の具体的な回路構成について説明する。図２は、本発明の実施の形態の半導体装置のブロック図である。図１と同じものには同じ番号を付し、説明は省略する。
【００３２】
本発明にかかる半導体装置１は、複数の外部入力端子と、外部入力端子より入力する外部信号に応じて割込み信号を発生させる割込み処理部１ａと、外部信号を用いて所定の汎用処理を行う汎用処理部１ｂとを具備する。
【００３３】
外部入力端子は、外部割込み専用の外部割込み端子２１、外部割込み用で使用／未使用の選択が可能な外部割込み端子２２、他の汎用モジュールと共用するリソース入力端子２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆを有する。
【００３４】
外部割込み端子２１は、専用の外部割込み端子で、外部割込み端子２１より入力する外部信号は、直接外部割込み回路５のＩＮＴ０１端子へ出力される。
外部割込み端子（以下、ＩＮＴ０端子とする）２２は、使用／未使用の選択が可能な外部割込み端子で、割込み端子選択回路３に接続し、割込み端子に指定された場合は、その外部信号が割込み端子選択回路３を介して外部割込み回路５へ出力される。
【００３５】
リソース入力端子２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆは、外部割込み機能と汎用機能とで共用される外部入力端子で、割込み端子選択回路３とともに各汎用モジュールへも並行して接続し、入力される外部信号を同時に使用することが可能である。図の例では、リソース入力端子は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）のデータ入力端子であるＵＩ端子（２３ｄ）、ＵＡＲＴのクロック入出力用端子であるＵＣＫ端子（２３ｅ）、イベント入力用端子であるＥＣ０端子（２３ｃ）、ＳＩＯ（Serial Input Output）用のデータ入力端子であるＳＩ端子（２３ａ）、ＳＩＯ用のクロック入出力端子であるＳＣＫ端子（２３ｂ）、プログラムタイマ、Ａ／Ｄコンバータ用のトリガ入力端子であるＴＲＧ端子（２３ｆ）から構成される。個々の端子の役割は、本発明に関する説明の趣旨には関係しないので、説明は省略する。
【００３６】
割込み処理部１ａは、割込み端子選択回路３と、割込み制御回路を構成する割込み端子制御レジスタ（図では、ＷＩＣＲレジスタ。以下、ＷＩＣＲレジスタとする）４１を備える。
【００３７】
割込み端子選択回路３は、ＷＩＣＲレジスタ４１に基づいて外部信号を選択する選択回路３１と、選択回路３１の選択出力信号の論理和をとるＯＲ回路３２から構成される。選択回路３１は、各外部入力端子から入力される外部信号とＷＩＣＲレジスタ４１の値との論理積をとって出力するＡＮＤ回路により構成されており、ＩＮＴ０端子２２用のＡＮＤ１、ＳＩ端子（２３ａ）用のＡＮＤ２、ＳＣＫ端子（２３ｂ）用のＡＮＤ３、ＥＣ０端子（２３ｃ）用のＡＮＤ４、ＵＩ端子（２３ｄ）用のＡＮＤ５、ＵＣＫ端子（２３ｅ）用のＡＮＤ６、ＴＲＧ端子（２３ｆ）用のＡＮＤ７を有する。
【００３８】
ここで、割込み制御を行うための割込み制御レジスタであるＷＩＣＲレジスタ４１の構成について説明する。図３は、本発明の実施の形態の半導体装置の割込み制御レジスタの構成図である。
【００３９】
ＷＩＣＲレジスタ４１は、各外部入力端子に対応する定義ビットから構成されており、図の例では、Ｂｉｔ６にはＩＮＴ０端子２２、Ｂｉｔ５にはＳＩ端子（２３ａ）、Ｂｉｔ４にはＳＣＫ端子（２３ｂ）、Ｂｉｔ３にはＥＣ０端子（２３ｃ）、Ｂｉｔ２にはＵＩ端子（２３ｄ）、Ｂｉｔ１にはＵＣＫ端子（２３ｅ）、Ｂｉｔ０にはＴＲＧ端子（２３ｆ）が対応している。それぞれのビット領域は、割込み端子として非選択（＝０）、あるいは割込み端子として選択（＝１）のいずれかが設定されている。なお、ＷＩＣＲレジスタ４１は、内部データバス９を介して外部から読み出しおよび書き込みが可能である。
【００４０】
図２に戻って説明する。
以上ように、ＷＩＣＲレジスタ４１には、割込み端子の非選択（＝０）／選択（＝１）の指定が外部入力端子ごとに設定されており、選択回路３１の各ＡＮＤ回路によって、割込み端子非選択（＝０）が設定された外部入力端子の出力は“０”に固定され、割込み端子選択（＝１）が設定された外部入力端子はこの端子に入力される外部信号がそのまま出力される。こうして、ＷＩＣＲレジスタ４１に割込み端子選択（＝１）が設定された外部入力端子から入力される外部信号のみが選択回路３１より出力される。ＯＲ回路３２は、選択回路３１によって選択出力された外部信号の論理和を外部割込み回路５へ出力する。
【００４１】
汎用処理部１ｂについて説明する。
ポート入力６は、ＳＩ端子（２３ａ）、ＳＣＫ端子（２３ｂ）、ＥＣ０端子（２３ｃ）、ＵＩ端子（２３ｄ）、ＵＣＫ端子（２３ｅ）およびＴＲＧ端子（２３ｆ）に接続し、接続する各端子から入力される外部信号の状態を読み出すためのポートである。
【００４２】
他の汎用のモジュールには、ＳＩ端子（２３ａ）とＳＣＫ端子（２３ｂ）から入力する信号を用いてＳＩＯ処理を行うＳＩＯ７ａ、ＥＣ０端子（２３ｃ）から入力する信号を用いてタイマ処理を行うタイマ７ｂ、ＵＩ端子（２３ｄ）とＵＣＫ端子（２３ｅ）から入力する信号を用いてＵＡＲＴ処理を行うＵＡＲＴ７ｃ、ＴＲＧ端子（２３ｆ）から入力する信号を用いてプログラムタイマ処理を行うＰＰＧタイマ７ｄおよびＡ／Ｄ変換処理を行うＡ／Ｄ７ｅが設けられている。
【００４３】
内部データバス９は、外部割込み回路５の発生させた割込み信号を伝達するとともに、ＷＩＣＲレジスタ４１へのリード／ライトデータを伝達する。
以上の構成の半導体装置の割込み制御動作について説明する。
【００４４】
ＷＩＣＲレジスタ４１には、内部データバス９を介して、割込み端子選択回路３に接続するＩＮＴ０端子２２と、リソース入力端子２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆについて、割込み端子選択／非選択が登録されている。選択回路３１では、ＷＩＣＲレジスタ４１の選択／非選択の登録に応じて、ＷＩＣＲレジスタ４１の値と入力される外部信号の論理積をとることによって、選択の場合は該当する外部入力端子からの外部信号をそのまま出力し、非選択の場合は“０”を固定出力する。これによって、割込み端子として選択された外部入力端子から入力される外部信号だけが選択出力される。さらに、ＯＲ回路３２によって、選択出力された外部信号の論理和がとられ、外部割込み回路５に出力される。外部割込み回路５では、選択出力された外部信号の波形に応じて、割込み信号を発生させ、内部データバス９を介してＣＰＵなどに通知する。
【００４５】
以上のように、本発明によれば、リソース入力端子として使用される外部入力端子を任意に割込み端子として機能させることができる。
なお、本発明は、割込み制御を行う中央処理装置（以下、ＣＰＵとする）を具備するマイクロコントローラや、ＡＳＩＣ（Application Specific Integrated Circuit）などに特に好適である。
【００４６】
以下、本発明をマイクロコントローラに適用した場合について説明する。図４は、本発明の実施の形態のマイクロコントローラの構成図である。図１、図２と同じものには同じ番号を付し、説明は省略する。
【００４７】
マイクロコントローラは、ＣＰＵ１０によって装置全体が制御されている。ＣＰＵ１０には、内部データバス９を介して、割込み端子選択回路３、ＷＩＣＲレジスタ４１、外部割込み回路５、ポート入力６、汎用の処理を行うモジュール１（７１）とモジュール２（７２）、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random Access Memory）１２が接続されている。
【００４８】
ＲＯＭ１１には、ＣＰＵ１０に実行させるプログラムやアプリケーションプログラムが格納され、ＲＡＭ１２には、そのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。
【００４９】
モジュール１（７１）の入力信号は、割込み機能と共用されており、この入力信号は割込み端子選択回路３と同時に使用が可能である。
上記の構成のマイクロコントローラでは、モジュール１（７１）の入力信号を割込み用の入力信号として使用する場合、ＣＰＵ１０の指令によって、割込み端子選択回路３のＷＩＣＲレジスタ４１にモジュール１（７１）への入力信号を割込み端子とする設定が書き込まれる。こうして、モジュール１（７１）が入力信号を用いて所定の処理を行うとき、同時に、割込み端子選択回路３は、ＷＩＣＲレジスタ４１に従ってこの入力信号を外部割込み回路５へ選択出力する。外部割込み回路５は、モジュール１（７１）と共用する入力信号の波形に応じて割込み信号を発生させる。割込み信号は、内部データバス９を介してＣＰＵ１０に伝達され、ＣＰＵ１０は、所定の割込み処理を実行する。
【００５０】
また、割込み機能と共用しない場合は、ＷＩＣＲレジスタ４１には、この入力信号を割込み端子として非選択とする設定が書き込まれる。このとき、モジュール１（７１）は入力信号を用いて所定の処理を行うが、割込み端子選択回路３は、この入力信号を選択出力せず、この入力信号に基づく割込み信号は発生しない。
【００５１】
このように、本発明にかかるマイクロコントローラは、モジュールの入力信号を割込み用の信号として共用するかどうかを任意に設定することができる。このため、システムボードの設計が簡略化できるとともに、モジュール用の入力端子と割込み用の入力端子の２つを設ける必要がなく、無駄な端子を省くことができる。
【００５２】
なお、上記では、入力信号をモジュールと共用する場合について説明したが、モジュールと共用されない場合であっても、割込み端子選択回路３に接続する外部入力端子を自由に割込み端子として設定することができ、最適なシステムボードの設計が可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態の半導体装置の構成図である。
【図２】本発明の実施の形態の半導体装置のブロック図である。
【図３】本発明の実施の形態の半導体装置の割込み制御レジスタの構成図である。
【図４】本発明の実施の形態のマイクロコントローラの構成図である。
【図５】従来の半導体装置の構成図である。
【符号の説明】
【００５４】
１  半導体装置
２ａ、２ｂ、２ｃ  外部入力端子
３  割込み端子選択回路
４  選択制御回路
５  外部割込み回路
６  汎用ポート入力
７  モジュール
８ａ、８ｂ、８ｃ、８ｄ、８ｅ  信号線
【図１】
0004832721.tif 000002
【図２】
0004832721.tif 000003
【図３】
0004832721.tif 000004
【図４】
0004832721.tif 000005
【図５】
0004832721.tif 000006