(57)【特許請求の範囲】
【請求項１】
クロック信号に対応してデータをアクセスする同期式半導体メモリ装置において、
カラムアドレス及び該カラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスを出力するための動作制御部と、
前記カラム動作感知パルスに対応して活性化され、前記クロック信号の周期をＮ倍（Ｎは、２以上の自然数）分周して出力するためのシフトレジスタ制御部と、
該シフトレジスタ制御部から出力される分周されたクロック信号に同期させて、前記カラム動作感知パルスを出力端を介して次の端にシフティングさせるための直列接続された複数のシフトレジスタと、
該複数のシフトレジスタから出力されるそれぞれの出力信号を論理和して、カラムアクティブ信号を出力するための信号組み合わせ部と
を備え、
前記分周されたクロック信号は、前記カラム動作感知パルスに応答して活性化され、前記カラムアクティブ信号に応答して非活性化されることを特徴とする同期式半導体メモリ装置。
【請求項２】
前記複数のシフトレジスタの数は、
バースト長さ及びＣＡＳレイテンシによって、その数が決められることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項３】
前記シフトレジスタ制御部は、
前記カラムアクティブ信号の非活性化タイミングに応答して非活性化されることを特徴とする請求項２に記載の同期式半導体メモリ装置。
【請求項４】
前記シフトレジスタ制御部は、
前記クロック信号の周期を分周して出力するための周期分周部と、
前記カラム動作感知パルスに応答して活性化され、前記カラムアクティブ信号の非活性化タイミングに応答して非活性化される出力イネーブル信号を出力するイネーブル制御部と、
前記周期分周部により分周されたクロック信号を、前記出力イネーブル信号に応答して出力するための分周クロック信号出力部とを備えることを特徴とする請求項３に記載の同期式半導体メモリ装置。
【請求項５】
前記周期分周部は、
前記クロック信号を２または４周期に分周することを特徴とする請求項４に記載の同期式半導体メモリ装置。
【請求項６】
前記周期分周部は、
前記クロック信号の第１のレベルに応答して入力端の信号を伝達するための第１の伝送ゲートと、
該第１の伝送ゲートにより伝えられた信号をラッチするための第１のラッチと、
前記クロック信号の第２のレベルに応答して、前記第１のラッチにラッチされた信号を伝えるための第２の伝送ゲートと、
該第２の伝送ゲートにより伝えられた信号をラッチするための第２のラッチと、
該第２のラッチによりラッチされた信号を反転して、前記第１の伝送ゲートの入力端に信号を伝えるためのインバータを備え、前記第２のラッチの出力を、前記分周クロック信号出力部に出力することを特徴とする請求項４に記載の同期式半導体メモリ装置。
【請求項７】
前記イネーブル制御部は、
前記カラムアクティブ信号の非活性化タイミングに対応するパルスを生成して出力するパルス生成部と、
一側が電源電圧供給端に接続され、前記パルス生成部の出力をゲートに受け取る第１のＰＭＯＳトランジスタと、
該第１のＰＭＯＳトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取る第２のＰＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取り、他側に接地電圧供給端が接続されたＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの共通ノードに印加される信号をラッチするための第３のラッチと、
該第３のラッチによりラッチされた信号をバッファリングして、前記出力イネーブル信号に出力するためのバッファを備えることを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項８】
前記分周クロック信号出力部は、
前記出力イネーブル信号にターンオンされて、前記周期分周部から出力される分周されたクロック信号を、前記直列接続された複数のシフトレジスタにそれぞれ出力するための第３の伝送ゲートを備えることを特徴とする請求項７に記載の同期式半導体メモリ装置。
【請求項９】
前記カラムアクティブ信号の活性化区間の間、内部電圧をメモリコア領域に提供するための内部電圧生成部をさらに含むことを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項１０】
前記信号組み合わせ部は、
前記直列接続された複数のシフトレジスタからそれぞれ出力される出力信号を入力されるＮＯＲゲートと、
該ＮＯＲゲートの出力を反転した前記カラムアクティブ信号を、前記内部電圧生成部に出力するためのインバータを備えることを特徴とする請求項９に記載の同期式半導体メモリ装置。
【請求項１１】
前記シフトレジスタは、
入力端に印加された信号を前記分周されたクロック信号の第１のレベルに応答して伝えるための第４の伝送ゲートと、
該第４の伝送ゲートにより伝えられた信号をラッチするための第４のラッチと、
該第４のラッチによりラッチされた信号を前記分周されたクロック信号の第２のレベルに応答して伝えるための第５の伝送ゲートと、
該第５の伝送ゲートにより伝えられた信号をラッチし、出力端に出力するための第５のラッチとを備えることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、同期式半導体メモリ装置の内部電圧に関する。
【背景技術】
【０００２】
半導体メモリ装置は、外部から電源電圧供給端と接地電圧とを受け取り、内部的に使用される内部電圧を生成して提供する。したがって、半導体メモリ装置は、内部電圧を生成するための内部電圧生成回路を備えている。
【０００３】
図１は、半導体メモリ装置を示すブロック構成図である。図１に示すように、通常の半導体メモリ装置は、命令語信号ＣＭＤと、バンクアドレス信号ＢＡを受け取ってデコーディングし、制御信号ＲＡＣＴＰ、ＣＡＣＴＰとプリチャージ制御信号ＲＰＣＧＢＰとを出力する命令語デコーダ１０と、アクティブ信号ＲＡＣＴＰと、プリチャージ信号ＲＰＣＧＢＰとを受け取って、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴを活性化及び非活性化させて出力するための内部電圧生成制御部２０と、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴに応答して、第１の内部電圧ＶＩＮＴ１を出力する第１の内部電圧生成部３０と、第２の内部電圧ＶＩＮＴ２を出力する第２の内部電圧生成部４０とを備える。
【０００４】
第１及び第２の内部電圧生成部３０、４０は、共通に内部電圧用基準電圧ＲＥＦ＿ＶＩＮＴを受け取り、第１及び第２の内部電圧ＶＩＮＴ１、ＶＩＮＴ２を生成して出力する。また、第２の内部電圧生成部４０は、バイアス電圧ＶＢＩＡＳに応答して活性化または非活性化される。
【０００５】
第１の内部電圧生成部３０は、メモリ装置がアクティブモードに必要な内部電圧ＶＩＮＴ１を生成して出力するための回路である。第２の内部電圧生成部４０は、メモリ装置が待機モード時に必要な内部電圧ＶＩＮＴ２を生成して出力するための回路であって、テスト等、特別な状況でなければ、常にイネーブル状態を維持する。
【０００６】
図２は、図１に図示された第１の内部電圧生成部を示す回路図である。図２に示すように、第１の内部電圧生成部３０は、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴに応答して活性化され、内部電圧用基準電圧ＲＥＦ＿ＶＩＮＴの電圧レベルに対応する所定の電圧レベルを有する内部電圧ＶＩＮＴ１を生成して出力するように回路構成されている。
【０００７】
図３は、図１に図示された第２の内部電圧生成部を示す回路図である。図３に示すように、第２の内部電圧生成部４０は、バイアス電圧ＶＢＩＡＳに活性化されて、内部電圧用基準電圧ＲＥＦ＿ＶＩＮＴの電圧レベルに対応する所定の電圧レベルを有する内部電圧ＶＩＮＴ２を生成して出力するように回路構成されている。
【０００８】
図４は、図１に図示された内部電圧生成制御部を示すブロック構成図である。図４に示すように、内部電圧生成制御部２０は、メモリ装置の各々の動作モードを感知する感知ブロック２１、２２、２３と、感知ブロック２１、２２、２３により感知された状態を組み合わせて、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴを出力するための信号組み合わせ部２４とを備える。
【０００９】
メモリ装置は大別すると、アクティブ動作モードと、読み出し／書込み動作モードとプリチャージ動作モードとに分けて動作する。
【００１０】
アクティブ動作モードは、ローアドレスが入力されて、選択されたワードラインに対応する単位セルのデータ信号が感知及び増幅される動作がなされるモードである。読み出し／書込み動作モードは、カラムアドレスが入力されて、アクティブ動作モードの際、感知及び増幅されたデータのうち選択されたデータを外部に出力するか、外部から出力されたデータを格納させる動作がなされるモードである。プリチャージ動作モードは、次の命令を実行するためにメモリ装置の内部回路（具体的には、ビットライン）をプリチャージさせる動作がなされるモードである。
【００１１】
ローアクティブ制御部２１は、アクティブ動作モードの際必要な内部電圧をメモリコア回路に供給するために、ローアクティブ信号ＲＡ＿ＡＣＴを生成して出力する回路ブロックである。
【００１２】
カラムアクティブ制御部２２は、読み出し／書込み動作モードの際必要な内部電圧をメモリコア回路に供給するために、カラムアクティブ信号ＣＡ＿ＡＣＴを生成して出力する回路ブロックである。
ロープリチャージ制御部２３は、プリチャージ動作モードの際必要な内部電圧をメモリコア回路に供給するために、プリチャージ信号ＲＰ＿ＡＣＴを生成して出力する回路ブロックである。
【００１３】
信号組み合わせ部のＮＲＯ24及びＩＶ３は、ローアクティブ信号ＲＡ＿ＡＣＴと、カラムアクティブ信号ＣＡ＿ＡＣＴと、プリチャージ信号ＲＰ＿ＡＣＴのうち１つでも活性化状態に入力されると、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴを活性化させて出力し、ローアクティブ信号ＲＡ＿ＡＣＴと、カラムアクティブ信号ＣＡ＿ＡＣＴと、プリチャージ信号ＲＰ＿ＡＣＴとのすべてが非活性化状態に維持されると、内部電圧イネーブル信号ＶＩＮＴ＿ＡＣＴを非活性化させて出力する。
【００１４】
図５は、図４に図示されたカラムアクティブ制御部の従来の技術に係るブロック構成図である。図５に示すように、カラムアクティブ制御部２２は、クロック信号ＣＬＫに同期されて制御信号ＣＡＣＴＰを次の端のシフトレジスタに伝えるために直列接続されたシフトレジスタと、直列接続されたシフトレジスタからそれぞれ出力される信号Ｌ１〜Ｌ７と制御信号ＣＡＣＴＰとを組み合わせて、カラムアクティブ信号ＣＡ＿ＡＣＴを出力するための信号組み合わせ部ＮＲ１、ＩＶ４とを備える。
【００１５】
図６は、図５に図示されたカラムアクティブ制御部の動作を示すタイミングチャートである。図７は、従来の技術に係るカラムアクティブ制御部の問題点を示す回路図である。以下では、図１ないし図７を参照して、従来の技術に係る半導体メモリ装置の動作と、その問題点を説明する。
【００１６】
メモリ装置は、ローアドレスを受け取って動作するローモードとカラムアドレスを受け取って動作するカラムモードとに区分され、ローモードには、アクティブモードとプリチャージモードとがあり、カラムモードは、読み出し動作モードと書込み動作モードとがある。
【００１７】
アクティブモードとは、アクティブ命令語が入力され、ｔＲＡＳ時間が確保されてから一定の時間までをいう。書込みモードと読み出しモードとは、それぞれ書き込み命令語と読み出し命令語とが入力された後、内部レイテンシ（latency）とバースト長さ（burst lengh）とに該当する区間に追加的なレイテンシ区間を加えた区間をいう。プリチャージモードとは、プリチャージ命令語を入力した後、ｔＲＰ時間を確保するための区間をいう。図４に図示された内部電圧生成制御部２０は、前述したアクティブモードと、書込みモードと読み出しモードとプリチャージモードとの間だけ内部電圧ＶＩＮＴ１が生成されて出力されるように第１の内部電圧生成部３０を制御する。
【００１８】
一方、カラムアドレス関連の動作は、その特性上、動作区間が短く、命令語間の間隔が不規則である。そして、クロックに連動されて決められるレイテンシ及びバースト長さに対応する動作が、全ての動作周波数に対して完全に動作するために、カラムアクティブ信号は、クロックに同期されて動作しなければならない。したがって、カラムアクティブ制御部２２は、クロックに同期されて動作する複数のシフトレジスタを用いて、カラムアクティブ信号ＣＡ＿ＡＣＴをクロックに同期させて出力させる。
【００１９】
ここで、制御信号ＣＡＣＴＰは、カラムアドレス、バンクアドレス、カラム命令語がクロックの立ち上がりエッジに同期されて入力されると発生するパルス信号であり、シフトレジスタは、制御信号ＣＡＣＴＰを毎クロックの立ち上がりエッジに同期させて１クロックずつ移動させる役割を果たす。
【００２０】
各シフトレジスタの出力Ｌ１〜Ｌ７と制御信号ＣＡＣＴＰとは、NORゲートＮＲ１に入力され、NORゲートＮＲ１の出力を反転して出力されるカラムアクティブ信号ＣＡ＿ＡＣＴは、NORゲートに入力される１つの信号でもハイレベルになるとハイレベルに出力されるようになっている。カラムアクティブ信号ＣＡ＿ＡＣＴがハイレベルになる区間は、第１の内部電圧生成部３０では内部電圧を生成して出力する。
【００２１】
カラムアクティブ信号ＣＡ＿ＡＣＴは図６に示すように、読み出しまたは書き込み命令語が入力されると、すなわち、制御信号ＣＡＣＴＰがハイレベルに入力されるとハイレベルに活性化され、最終的にシフトレジスタの出力Ｌ７がローレベルになる時にローレベルに非活性化される。すなわち、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化されてから非活性化されるまでの時間は、７個のシフトレジスタからそれぞれ出力される信号Ｌ１〜Ｌ７により決められる。
【００２２】
この時、カラムアクティブ制御部２２に備えられるシフトレジスタの数は、ＣＡＳレイテンシ（CAS Latency）とバースト長さ（Burst Length）とによって決められるが、ここでは、ＣＡＳレイテンシＣＬを３に、バースト長さＢＬを４に仮定した場合である。
【００２３】
カラムアクティブ制御部２２に備えられるシフトレジスタの数は、メモリ装置が動作可能なバースト長さとＣＡＳレイテンシとによって決められるが、仮りに、バースト長さがＡであり、ＣＡＳレイテンシがＢであれば、図７に示すように、Ａ＋Ｂ＝ｍ個のシフトレジスタがカラムアクティブ制御部２２に備えられなければならない。
【００２４】
もし、メモリ装置が動作可能なバースト長さが増加され、ＣＡＳレイテンシが増加されれば、それだけ、カラムアクティブ制御部２２に備えられるシフトレジスタの数は増加されなければならない。
【００２５】
１つの各シフトレジスタは、クロックに同期されて継続動作をしているため、多くの電流を消費しているが、カラムアクティブ制御部２２に備えられるシフトレジスタの数が増加されると、消費される電流が大きく増加して問題になる。しかし、動作周波数が変動されても、それに関係なしに、カラムアクティブ信号ＣＡ＿ＡＣＴがバースト長さとＣＡＳレイテンシとに対応する区間を確保しようとすれば、クロックに同期されて動作するシフトレジスタは必ず必要な現状であるため、カラムアクティブ制御部２２にシフトレジスタを使用しなければならない。
【００２６】
また、カラムアクティブ制御部２２に備えられるシフトレジスタの数が増加すれば、それに該当する回路面積も増加されて、メモリ装置のカラムアクティブ制御部の回路面積が増加される問題が発生する。
【特許文献１】公開特許公報  特開２００４−１９２７９１
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、同期式半導体メモリ装置の動作の際、周波数の変動に関係なく最適化された区間の間、内部電圧がコア回路に供給されるように制御しながらも、回路面積と動作電流量とを大幅に減らすことができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２８】
そこで、上記の目的を達成するために、本発明は、クロック信号に対応してデータをアクセスする同期式半導体メモリ装置において、カラムアドレス及び該カラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスを出力するための動作制御部と、前記カラム動作感知パルスに対応して活性化され、前記クロック信号の周期をＮ倍（Ｎは、２以上の自然数）分周して出力するためのシフトレジスタ制御部と、該シフトレジスタ制御部から出力される分周されたクロック信号に同期させて、前記カラム動作感知パルスを出力端を介して次の端にシフティングさせるための直列接続された複数のシフトレジスタと、該複数のシフトレジスタから出力されるそれぞれの出力信号を論理和して、カラムアクティブ信号を出力するための信号組み合わせ部と、前記カラムアクティブ信号の活性化区間の間、内部電圧をメモリコア領域に提供するための内部電圧生成部とを備えることを特徴とする同期式半導体メモリ装置を提供する。
【００２９】
さらに具体的には、第一の解決手段は、クロック信号に対応してデータをアクセスする同期式半導体メモリ装置において、カラムアドレス及び該カラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスを出力するための動作制御部と、前記カラム動作感知パルスに対応して活性化され、前記クロック信号の周期をＮ倍（Ｎは、２以上の自然数）分周して出力するためのシフトレジスタ制御部と、該シフトレジスタ制御部から出力される分周されたクロック信号に同期させて、前記カラム動作感知パルスを出力端を介して次の端にシフティングさせるための直列接続された複数のシフトレジスタと、該複数のシフトレジスタから出力されるそれぞれの出力信号を論理和して、カラムアクティブ信号を出力するための信号組み合わせ部とを備えることを特徴とする同期式半導体メモリ装置である。
【００３０】
第二の解決手段は、前記複数のシフトレジスタの数は、バースト長さ及びＣＡＳレイテンシによって、その数が決められることを特徴とする第一の解決手段などをベースとした同期式半導体メモリ装置である。
【００３１】
第三の解決手段は、前記シフトレジスタ制御部は、前記カラムアクティブ信号の非活性化タイミングに応答して非活性化されることを特徴とする第二の解決手段をベースとした同期式半導体メモリ装置である。
【００３２】
第四の解決手段は、前記シフトレジスタ制御部は、前記クロック信号の周期を分周して出力するための周期分周部と、前記カラム動作感知パルスに応答して活性化され、前記カラムアクティブ信号の非活性化タイミングに応答して非活性化される出力イネーブル信号を出力するイネーブル制御部と、前記周期分周部により分周されたクロック信号を、前記出力イネーブル信号に応答して出力するための分周クロック信号出力部とを備えることを特徴とする第三の解決手段などをベースとした同期式半導体メモリ装置である。
【００３３】
第五の解決手段は、前記周期分周部は、前記クロック信号を２または４周期に分周することを特徴とする第四の解決手段などをベースとした同期式半導体メモリ装置である。
【００３４】
第六の解決手段は、前記周期分周部は、前記クロック信号の第１のレベルに応答して入力端の信号を伝達するための第１の伝送ゲートと、該第１の伝送ゲートにより伝えられた信号をラッチするための第１のラッチと、前記クロック信号の第２のレベルに応答して、前記第１のラッチにラッチされた信号を伝えるための第２の伝送ゲートと、該第２の伝送ゲートにより伝えられた信号をラッチするための第２のラッチと、該第２のラッチによりラッチされた信号を反転して、前記第１の伝送ゲートの入力端に信号を伝えるためのインバータを備え、前記第２のラッチの出力を、前記分周クロック信号出力部に出力することを特徴とする同期式半導体メモリ装置である。
【００３５】
第七の解決手段は、前記イネーブル制御部は、前記カラムアクティブ信号の非活性化タイミングに対応するパルスを生成して出力するパルス生成部と、一側が電源電圧供給端に接続され、前記パルス生成部の出力をゲートに受け取る第１のＰＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取る第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取り、他側に接地電圧供給端が接続されたＮＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの共通ノードに印加される信号をラッチするための第３のラッチと、該第３のラッチによりラッチされた信号をバッファリングして、前記出力イネーブル信号に出力するためのバッファを備えることを特徴とする第六の解決手段などをベースとした同期式半導体メモリ装置である。
【００３６】
第八の解決手段は、前記分周クロック信号出力部は、前記出力イネーブル信号にターンオンされて、前記周期分周部から出力される分周されたクロック信号を、前記直列接続された複数のシフトレジスタにそれぞれ出力するための第３の伝送ゲートを備えることを特徴とする第七の解決手段などをベースとした同期式半導体メモリ装置である。
【００３７】
第九の解決手段は、前記カラムアクティブ信号の活性化区間の間、内部電圧をメモリコア領域に提供するための内部電圧生成部をさらに含むことを特徴とする第一の解決手段をベースとした同期式半導体メモリ装置である。
【００３８】
第十の解決手段は、前記信号組み合わせ部は、前記直列接続された複数のシフトレジスタからそれぞれ出力される出力信号を入力されるＮＯＲゲートと、該ＮＯＲゲートの出力を反転した前記カラムアクティブ信号を、前記内部電圧生成部に出力するためのインバータを備えることを特徴とする第九の解決手段をベースとした同期式半導体メモリ装置である。
【００３９】
第十一の解決手段は、前記シフトレジスタは、入力端に印加された信号を前記分周されたクロック信号のレベルに応答して伝えるための第４の伝送ゲートと、該第４の伝送ゲートにより伝えられた信号をラッチするための第４のラッチと、該第４のラッチによりラッチされた信号を前記分周されたクロック信号の第５のレベルに応答して伝えるための第５の伝送ゲートと、該第５の伝送ゲートにより伝えられた信号をラッチし、出力端に出力するための第５のラッチとを備えることを特徴とする第一の解決手段をベースとした同期式半導体メモリ装置である。
【発明の効果】
【００４０】
本発明によれば、周波数の変動に関係なく最適化された区間の間、内部電圧がコア回路に供給されるように制御しながらも、回路面積と動作電流量とを大幅に減らすことができるようになった。
したがって、全体的なメモリ装置の動作電流及び制御回路の回路面積とを減らすことができる効果がある。
【発明を実施するための最良の形態】
【００４１】
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。図８は、本発明の好ましい実施の形態に係わる半導体メモリ装置を示す回路図であって、特に、カラムアクティブ制御部を示す回路図である。
【００４２】
図８に示すように、クロック信号ＣＬＫに対応してデータをアクセスする本実施の形態に係わる同期式半導体メモリ装置は、カラムアドレス及び、このカラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスＣＡＣＴＰを出力するための動作制御部４００と、カラム動作感知パルスＣＡＣＴＰに対応して活性化され、クロック信号ＣＬＫの周期を２倍分周して出力するためのシフトレジスタ制御部１００と、シフトレジスタから出力される分周されたクロック信号ＣＬＫ１に同期させて、カラム動作感知パルスＣＡＣＴＰを出力端を介して次の端にシフティングするための直列接続された複数のシフトレジスタ２００と、この複数のシフトレジスタから出力されるそれぞれの出力信号Ｌ１〜Ｌ４を論理和して、カラムアクティブ信号ＣＡ＿ＡＣＴを出力するための信号組み合わせ部３００とを備える。
【００４３】
ここで、シフトレジスタ制御部１００は、クロック信号を２倍分周したクロック信号を出力することとなっているが、１以上の数で分周して出力することとして構成することができる。例えば、クロック信号を２周期の他にも、４周期または８周期に分周して出力できるものである。信号組み合わせ部３００は、直列接続される複数のシフトレジスタからそれぞれ出力される出力信号を受け取るＮＯＲゲートＮＲ３と、このＮＯＲゲートＮＲ３の出力を反転したカラムアクティブ信号ＣＡ＿ＡＣＴを内部電圧生成部に出力するためのインバータＩＶ５とを備える。また、シフトレジスタ制御部１００は、カラムアクティブ信号ＣＡ＿ＡＣＴの非活性化タイミングに応答して非活性化されることを特徴とする。また、複数のシフトレジスタ２００の数は、バースト長さＢＬ及びＣＡＳレイテンシＣＬによって、その数が決められる。
【００４４】
参考に、ここでは信号組み合わせ部３００で直ちに内部電圧生成部を制御することとして構成したが、これは、カラムアクティブ信号を用いる場合を説明しようとしたものであり、通常の場合のように、本実施の形態に係わるメモリ装置もローアクティブ制御部とロープリチャージ制御部との出力が内部電圧生成部を制御して、内部電圧を出力するように制御しているが、それに関する説明は省略した。
【００４５】
図９は、図８に図示されたシフトレジスタの内部回路図である。図９に示すように、シフトレジスタは、入力端Ｄに印加された信号を前記分周されたクロック信号ＣＬＫ１のローレベルに応答して伝えるための第４の伝送ゲートＴ１と、第４の伝送ゲートＴ１により伝えられた信号をラッチするための第４のラッチＩＶ６、ＩＶ７と、この第４のラッチＩＶ６、ＩＶ７によりラッチされた信号を分周されたクロック信号ＣＬＫ１のハイレベルに応答して伝えるための第５の伝送ゲートＴ２と、この第５の伝送ゲートＴ２により伝えられた信号をラッチし、出力端Ｑに出力するための第５のラッチＩＶ８、ＩＶ９とを備える。
【００４６】
図１０Ａから図１０Ｃは、図８に図示されたシフトレジスタ制御部の内部回路図である。シフトレジスタ制御部１００は、クロック信号ＣＬＫの周期を分周して出力するための周期分周部１１０と、カラム動作感知パルスＣＡＣＴＰに応答して活性化され、カラムアクティブ信号ＣＡ＿ＡＣＴの非活性化タイミングに応答して非活性化される出力イネーブル信号ＥＮを出力するイネーブル制御部１２０と、周期分周部１１０により分周されたクロック信号ＣＬＫａを出力イネーブル信号ＥＮに応答して出力するための分周クロック信号出力部１３０とを備える。
【００４７】
図１０Ａに示すように、周期分周部１１０は、クロック信号ＣＬＫのローレベルに応答して、入力端の信号を伝えるための第1の伝送ゲートＴ３と、この第1の伝送ゲートＴ３により伝えられた信号をラッチするための第1のラッチＩＶ１０、ＩＶ１１と、クロック信号のハイレベルに応答して、第1のラッチＩＶ１０、ＩＶ１１にラッチされた信号を伝えるための第2の伝送ゲートＴ４と、この第2の伝送ゲートＴ４により伝えられた信号をラッチするための第2のラッチＩＶ１２、ＩＶ１３と、この第2のラッチＩＶ１２、ＩＶ１３にラッチされた信号を反転して第1の伝送ゲートＴ３の入力端に信号を伝達するためのインバータＩＶ１４とを備える。第2のラッチＩＶ１２、ＩＶ１３を構成するインバータＩＶ１３の出力が分周クロック信号出力部１３０に出力される。
【００４８】
図１０Ｂに示すように、イネーブル制御部１２０は、カラムアクティブ信号ＣＡ＿ＡＣＴの非活性化タイミング、すなわち、ハイレベルでローレベルを感知し、それに対応するローレベルパルスを生成して出力するパルス生成部１２１と、一側が電源電圧供給端ＶＤＤに接続され、パルス生成部１２１の出力をゲートに受け取る第1のＰＭＯＳトランジスタＭＰ１と、この第1のＰＭＯＳトランジスタＭＰ１の他側に一側が接続され、ゲートにカラム動作感知パルスＣＡＣＴＰを受け取る第2のＰＭＯＳトランジスタＭＰ２と、この第2のＰＭＯＳトランジスタＭＰ２の他側に一側が接続され、ゲートにカラム動作感知パルスＣＡＣＴＰを受け取り、他側に接地電圧供給端ＶＳＳが接続されたＮＭＯＳトランジスタＭＮ１と、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１との共通ノードに印加される信号をラッチするための第3のラッチＩＶ１５、ＩＶ１６と、第3のラッチＩＶ１５、ＩＶ１６によりラッチされた信号をバッファリングして出力イネーブル信号ＥＮに出力するためのバッファＩＶ１７、ＩＶ１８とを備える。
【００４９】
図１０Ｃに示すように、分周クロック信号出力部１３０は、出力イネーブル信号ＥＮにターンオンされて、周期分周部１１０から出力される分周されたクロック信号を直列接続された複数のシフトレジスタ２００へそれぞれ出力するための第3の伝送ゲートＴ５を備える。
【００５０】
図１１と図１２とは、図８に図示された同期式半導体メモリ装置の動作を示すタイミングチャートである。以下では、図８および図１１、図１２を参照して、本実施の形態に係る半導体メモリ装置の動作を説明する。動作制御部４００は、カラム関連命令語信号ＣＭＤと、カラムアドレスＣＡを受け取って、カラム関連命令を感知してパルス形態のカラム動作感知信号ＣＡＣＴＰを出力する。シフトレジスタ制御部１００は、カラム動作感知信号ＣＡＣＴＰに応答してクロック信号ＣＬＫを２分周した分周されたクロック信号ＣＬＫ１を出力する。
【００５１】
ここでは、シフトレジスタ制御部１００がクロック信号を２分周して出力するようになっているが、前述したように、４分周または１より大きい数で分周して出力できる。
【００５２】
直列接続されたシフトレジスタ２００は、シフトレジスタ制御部１００から出力される分周されたクロック信号ＣＬＫ１に同期させて、カラム動作感知信号ＣＡＣＴＰを次の端のシフトレジスタに伝える。
【００５３】
信号組み合わせ部３００は、それぞれのシフトレジスタが次の端にカラム動作感知信号ＣＡＣＴＰを分周されたクロック信号ＣＬＫ１に同期させて伝えながら、出力するようになる信号Ｌ１〜Ｌ４を論理和で組み合わせて、ＣＡ＿ＡＣＴを出力する。各シフトレジスタから出力される信号Ｌ１〜Ｌ４が出力される区間の間、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化されて出力される。カラムアクティブ信号ＣＡ＿ＡＣＴに制御される内部電圧生成部を有する。そうすると、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化されて出力される間、内部電圧生成部は、内部電圧ＶＩＮＴを生成して、メモリ装置のコア領域に提供する。
【００５４】
シフトレジスタ制御部１００は、カラムアクティブ信号ＣＡ＿ＡＣＴを受け取って、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化されている途中で、非活性化されるタイミングに応答して分周されたクロック信号ＣＬＫ１の出力を中断させる。
【００５５】
したがって、シフトレジスタ制御部１００は、カラム動作感知信号ＣＡＣＴＰに応答して、クロック信号を分周して出力し、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化されている途中で、非活性化されるタイミングに応答して分周されて出力されるクロック信号の出力を中断するようになる。
【００５６】
カラムアクティブ信号ＣＡ＿ＡＣＴが活性化される区間は、ＣＡＳレイテンシとバースト長さとに対応して決められる。仮に、ＣＡＳレイテンシが３クロックであり、バースト長さが４クロックである場合、図１１のように、カラムアクティブ信号ＣＡ＿ＡＣＴが活性化される区間は、７クロックほど維持されなければならない。これを、従来のメモリ装置では、７個のシフトレジスタを用いて具現したが、本実施の形態に係るメモリ装置は、２分周されたクロック信号ＣＬＫ１を用い、４個のシフトレジスタだけで具現した。つまり本件発明では、ＣＡＳレイテンシのクロック数と、バースト長さのクロック数との和のクロック数よりもシフトレジスタの数を少なくすることができる。
【００５７】
したがって、従来よりカラムアクティブ信号を形成するために備えられるシフトレジスタの数が減少されるので、制御部の回路面積を減らすことができ、カラムアクティブ信号を形成するための消費電流量も減らすことができ、全体的には、メモリ装置の動作電流を減らすことができるようになる。
【００５８】
図１２は、ＣＡＳレイテンシが３クロックであり、バースト長さが４クロックである場合に、クロック信号と分周されたクロック信号との位相が異なる時を示すが、この場合にも、決められたクロック数だけカラムアクティブ信号ＣＡ＿ＡＣＴを活性化させて出力するようになり、それにより、内部電圧が発生する。
【００５９】
図１３は、本発明の好ましい第２の実施の形態に係る半導体メモリ装置を示す回路図である。図１３に図示された第２の実施の形態に係る半導体メモリ装置は、第１の実施の形態に係る半導体メモリ装置と同様な方法で動作するように具現され、但し、シフトレジスタ制御部１００′がクロック信号を２分周することでなく、４分周して出力するようになっている。
【００６０】
したがって、この場合には、カラム動作感知信号をシフティングするために備えられるシフトレジスタが２個のみ備えられれば、ＣＡＳレイテンシが３クロックであり、バースト長さが４クロックである場合に、第１の実施の形態と同様な区間を有するカラムアクティブ信号ＣＡ＿ＡＣＴを生成して出力できるようになる。
【００６１】
本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６２】
【図１】半導体メモリ装置を示すブロック構成図である。
【図２】図１に図示された第１の内部電圧生成部を示す回路図である。
【図３】図１に図示された第２の内部電圧生成部を示す回路図である。
【図４】図１に図示された内部電圧生成制御部を示すブロック構成図である。
【図５】図４に図示されたカラムアクティブ制御部の従来の技術に係るブロック構成図である。
【図６】図５に図示されたカラムアクティブ制御部の動作を示すタイミングチャートである。
【図７】従来の技術に係るカラムアクティブ制御部の問題点を示す回路図である。
【図８】本発明の好ましい実施の形態に係る半導体メモリ装置を示す回路図であって、特に、カラムアクティブ制御部を示す回路図である。
【図９】図８に図示されたシフトレジスタの内部回路図である。
【図１０Ａ】図８に図示されたシフトレジスタ制御部の内部回路図である。
【図１０Ｂ】図８に図示されたシフトレジスタ制御部の内部回路図である。
【図１０Ｃ】図８に図示されたシフトレジスタ制御部の内部回路図である。
【図１１】図８に図示された半導体メモリ装置の動作を示すタイミングチャートである。
【図１２】図８に図示された半導体メモリ装置の動作を示すタイミングチャートである。
【図１３】本発明の好ましい第２の実施の形態に係る半導体メモリ装置を示す回路図である。
【符号の説明】
【００６３】
１００      シフトレジスタ制御部
Ｔ１〜Ｔ５      伝送ゲート
ＩＶ１〜ＩＶ１８      インバータ
ＮＲ１〜ＮＲ４      ＮＯＲゲート
【図１】
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【図２】
0004847753.tif 000003
【図３】
0004847753.tif 000004
【図４】
0004847753.tif 000005
【図５】
0004847753.tif 000006
【図６】
0004847753.tif 000007
【図７】
0004847753.tif 000008
【図８】
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【図９】
0004847753.tif 000010
【図１０Ａ】
0004847753.tif 000011
【図１０Ｂ】
0004847753.tif 000012
【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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