(57)【特許請求の範囲】
【請求項１】
第１ビットライン対に連結される第１ページバッファと、
第２ビットライン対に連結される第２ページバッファとを含み、
前記第１および第２ページバッファの各々は、
対応される前記ビットライン対のうちの一つのビットラインを選択する高電圧回路と、
前記選択されたビットラインを経てセルデータを感知する低電圧回路と、
感知ラインに連結されたスイッチトランジスタとを含み、
前記第１および第２ページバッファの前記感知ラインは前記ビットラインと垂直の方向で重ならないようにする階段型であり、
前記第１ページバッファの第１低電圧領域と前記第２ページバッファの第２低電圧領域はそれぞれに対応するスイッチングトランジスタとラッチユニットとを含み、かつ前記第１および第２ページバッファはビットラインの延在する方向に縦積みに配置され、前記第１および第２ページバッファの前記感知ラインが互いに重ならず、
前記第１および第２ページバッファが対応する、ビットライン対が隣接する
ことを特徴とするフラッシュメモリ。
【請求項２】
各々の低電圧回路はデータをラッチするラッチと感知トランジスタとをさらに含む
ことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項３】
各々の高電圧回路は各々の低電圧回路より前記対応されるビットライン対にさらに近く位置する
ことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項４】
前記第１ページバッファの感知ラインは前記第１低電圧領域に位置し、前記第２ページバッファの感知ラインは前記第２低電圧領域に位置する
ことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項５】
前記第１低電圧領域は前記第１ページバッファの低電圧回路のトランジスタが形成される第１Ｐ型ウェルおよび第１Ｎ型ウェルを含み、前記第２低電圧領域は前記第２ページバッファの低電圧回路のトランジスタが形成される第２Ｐ型ウェルおよび第２Ｎ型ウェルを含む
ことを特徴とする請求項４に記載のフラッシュメモリ。
【請求項６】
前記第１および第２ページバッファのスイッチトランジスタは低電圧スイッチトランジスタである
ことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項７】
前記第１および第２ページバッファのスイッチトランジスタは前記高電圧回路と前記感知ラインとの間にカレントパスを有し、制御信号が前記スイッチトランジスタのゲートに印加される
ことを特徴とする請求項６に記載のフラッシュメモリ。
【請求項８】
前記制御信号はビットラインプリチャージ区間、感知区間、およびラッチ区間で異なる電圧を有する
ことを特徴とする請求項６に記載のフラッシュメモリ。
【請求項９】
各々の低電圧回路は、制御信号によって制御されるプリチャージトランジスタを含む
ことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項１０】
各々のビットライン対に連結される多数のページバッファを含み、
各々のページバッファは、
対応されるビットライン対のうちの一つのビットラインを選択するための高電圧トランジスタを含むビットライン選択およびバイアス回路と、
前記選択されたビットラインを経てセルデータを感知するための低電圧トランジスタを含む感知およびラッチ回路と、
前記低電圧トランジスタのうちの少なくとも一つ、および前記高電圧トランジスタのうちの少なくとも一つを連結し、感知ラインに連結される低電圧スイッチトランジスタとを含み、
前記多数のページバッファのうちの隣接したページバッファの前記感知ラインは各々のビットライン対と垂直の方向で重ならないように階段型に配置され、
前記多数のページバッファの各低電圧領域はそれぞれに対応する感知およびラッチ回路と低電圧スイッチトランジスタとを含み、かつ前記第１および第２ページバッファはビットラインの延在する方向に縦積みに配置され、前記第１および第２ページバッファの前記感知ラインが互いに重ならず、
前記第１および第２ページバッファが対応する、ビットライン対が隣接する
ことを特徴とするフラッシュメモリ。
【請求項１１】
前記多数のページバッファのうちの第１ページバッファの前記感知ラインは前記第１ページバッファの第１低電圧領域に位置し、前記多数のページバッファのうちの第２ページバッファの前記感知ラインは前記第２ページバッファの第２低電圧領域に位置する
ことを特徴とする請求項１０に記載のフラッシュメモリ。
【請求項１２】
前記第１低電圧領域は前記第１ページバッファの低電圧回路のトランジスタが形成される第１Ｐ型ウェルおよび第１Ｎ型ウェルを含み、前記第２低電圧領域は前記第２ページバッファの低電圧回路のトランジスタが形成される第２Ｐ型ウェルおよび第２Ｎ型ウェルを含む
ことを特徴とする請求項１１に記載のフラッシュメモリ。
【請求項１３】
前記感知およびラッチ回路の各々はデータをラッチするラッチおよび感知トランジスタを含むことを特徴とする請求項１０に記載のフラッシュメモリ。
【請求項１４】
第１ビットライン対に連結される第１ページバッファと、
第２ビットライン対に連結される第２ページバッファとを含み、
前記第１および第２ページバッファの各々は、
前記第１ビットライン−感知ラインセグメントに連結された第１高電圧ビットライン選択トランジスタ回路と、
前記第２ビットライン−感知ラインセグメントに連結された第２高電圧ビットライン選択トランジスタ回路と、
感知ラインに連結された低電圧スイッチトランジスタとを含み、
前記第１ビットライン−感知ラインセグメントと前記第２ビットライン−感知ラインセグメントは前記対応される低電圧スイッチトランジスタに連結され、
前記第１及び第２ページバッファの前記感知ラインは各々のビットライン対と垂直の方向で重ならないように階段型に配置され、
前記第１および第２ページバッファの各低電圧領域はそれぞれに対応する低電圧スイッチングトランジスタとラッチユニットとを含み、かつ前記第１および第２ページバッファはビットラインの延在する方向に縦積みに配置され、前記第１および第２ページバッファの前記感知ラインが互いに重ならず、
前記第１および第２ページバッファが対応する、ビットライン対が隣接する
ことを特徴とするフラッシュメモリ。
【請求項１５】
前記第１高電圧ビットライン選択トランジスタ回路および前記第２高電圧ビットライン選択トランジスタ回路の各々は前記各々の低電圧スイッチトランジスタより前記対応されるビットライン対にさらに近い
ことを特徴とする請求項１４に記載のフラッシュメモリ。
【請求項１６】
前記第１ページバッファの前記感知ラインは前記第１低電圧領域に位置し、前記第２ページバッファの感知ラインは前記第２低電圧領域に位置する
ことを特徴とする請求項１５に記載のフラッシュメモリ。
【請求項１７】
前記第１低電圧領域は前記第１ページバッファの低電圧回路のトランジスタが形成される第１Ｐ型ウェルおよび第１Ｎ型ウェルを含み、前記第２低電圧領域は前記第２ページバッファの低電圧回路のトランジスタが形成される第２Ｐ型ウェルおよび第２Ｎ型ウェルを含む
ことを特徴とする請求項１６に記載のフラッシュメモリ。
【請求項１８】
前記第１および第２ページバッファの各々は感知ノードをプリチャージするための低電圧プリチャージトランジスタを含む
ことを特徴とする請求項１４に記載のフラッシュメモリ。
【請求項１９】
前記第１および第２ページバッファの各々は前記ビットライン−感知ラインセグメントに対応する低電圧ドライブトランジスタを含む
ことを特徴とする請求項１４に記載のフラッシュメモリ。
【請求項２０】
前記第１および第２ページバッファの各々は前記感知ラインに対応する低電圧ドライブトランジスタを含む
ことを特徴とする請求項１４に記載のフラッシュメモリ。
【請求項２１】
対応されるビットラインの間に二つの隣接するビットラインが一つのビットライン対を構成し、前記対応されるビットラインに各々電気的に連結される多数のセルストリングを含むメモリセルアレイと、
第１ビットライン対に連結された第１ページバッファと、
第２ビットライン対に連結された第２ページバッファとを含み、
前記第１および第２ページバッファの各々は、
対応されるビットライン対のうちの一つのビットラインを選択して前記選択されたビットラインを感知ラインに連結し、高電圧領域に位置した高電圧構成要素を含むビットライン選択およびバイアス回路と、
前記ビットライン対を経てセルデータを感知し、前記ビットライン対に連結される低電圧領域に位置した低電圧構成要素を含む感知およびラッチ回路と、
前記ビットライン選択およびバイアス回路と前記感知およびラッチ回路を連結し、感知ラインに連結されたスイッチトランジスタと、
前記第１および第２ページバッファのうちの少なくとも一つを選択して前記選択されたページバッファをデータバスに連結するためのカラムゲート回路とを含み、
前記第１および第２ページバッファの隣接した感知ラインは前記ビットラインと垂直の方向で重ならないように階段型に配置され、
前記第１および第２ページバッファの各低電圧領域はそれぞれに対応するスイッチングトランジスタと感知およびラッチ回路とを含み、かつ前記第１および第２ページバッファはビットラインの延在する方向に縦積みに配置され、前記第１および第２ページバッファの前記感知ラインが互いに重ならず、
前記第１および第２ページバッファが対応する、ビットライン対が隣接する
ことを特徴とするフラッシュメモリ。
【請求項２２】
対応されるビットラインの間に二つの隣接するビットラインが一つのビットライン対を構成し、前記対応されるビットラインに各々電気的に連結される多数のセルストリングを含むメモリセルアレイと、
ビットライン対に連結された第１ページバッファおよび第２ページバッファを含み、
前記第１および第２ページバッファの各々は、
対応されるビットライン対のうちの一つのビットラインを選択して前記選択されたビットラインを感知ラインに連結する高電圧回路と、
ラッチ回路、前記選択されたビットラインを前記感知ラインに連結する第１スイッチトランジスタ、プリチャージトランジスタとを含み、前記ビットライン対を経てセルデータを感知し、前記ビットライン対に連結された低電圧回路を含み、
前記第１および第２ページバッファの隣接した感知ラインは前記ビットラインと垂直の方向で重ならないように階段型に配置され、
制御信号は前記第１スイッチトランジスタのゲートに印加され、
前記プリチャージトランジスタは前記感知ラインに連結されて前記感知ラインが所定の電圧レベルにプリチャージされるようにされ、
各低電圧領域はそれぞれに対応する低電圧回路とラッチユニットとを含み、かつ前記第１および第２ページバッファはビットラインの延在する方向に縦積みに配置され、前記第１および第２ページバッファの前記感知ラインが互いに重ならず、
前記第１および第２ページバッファが対応する、ビットライン対が隣接する
ことを特徴とするフラッシュメモリ。
【請求項２３】
前記制御信号はビットラインプリチャージ区間、感知区間、およびラッチ区間で異なる電圧を有する
ことを特徴とする請求項２２に記載のフラッシュメモリ。
【請求項２４】
前記低電圧回路は第２スイッチトランジスタをさらに含む
ことを特徴とする請求項２２に記載のフラッシュメモリ。
【請求項２５】
前記第２スイッチトランジスタは前記感知ラインを前記ラッチユニットのノードに連結する
ことを特徴とする請求項２４に記載のフラッシュメモリ。
【請求項２６】
前記第２スイッチトランジスタはページバッファリセット区間の間ターンオンされる
ことを特徴とする請求項２４に記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体装置に係わり、さらに具体的にはＮＡＮＤフラッシュメモリ装置に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、デジタルカメラなどのマルチメディアアプリケーション分野の最新開発製品はますます高集積のメモリ装置を要する。一般的に、半導体装置はダイナミックランダムアクセスメモリ(ＤＲＡＭ)、スタティックランダムアクセスメモリ(ＳＲＡＭ)、および不揮発性メモリ(ＮＶＭ)を含む。不揮発性メモリはマスクロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)ＲＯＭ、電気的に消去およびプログラム可能なメモリ(ＥＥＰＲＯＭ)、およびフラッシュメモリなどで区分される。不揮発性メモリは電源が消えてもデータが消えないが、一般的にランダムアクセスは可能ではない。また、揮発性メモリより遅い。
【０００３】
フラッシュメモリは消去およびプログラム可能なメモリ(ＥＰＲＯＭ)および電気的に消去およびプログラム可能なメモリ(ＥＥＰＲＯＭ)の組み合わせからなる。フラッシュメモリはＮＡＮＤまたはＮＯＲフラッシュメモリである。フラッシュメモリの消去およびプログラム動作は他の電圧を各々のフラッシュメモリセルに印加することによって行われる。
【０００４】
高集積メモリに対する要求が増加することによって、フラッシュＥＥＰＲＯＭのようなフラッシュメモリは補助メモリや持続的なアップデートを要するシステムプログラムアプリケーションに使用されてきた。フラッシュＥＥＰＲＯＭは一般的なＥＥＰＲＯＭより高い集積度を有する。
【０００５】
しかし、フラッシュメモリではページバッファの感知ラインの間のカップリングノイズに起因した読み出しエラーが発生することができる。カップリングノイズと読み出しエラーを減らすため、感知ノードの間の空間を減らすか、信号ライン(例えば、ＶＤＤまたはＶＳＳライン)が感知ラインの間に挿入される。このような両方の方案はメモリチップサイズおよび／または生産費を増加させるという問題点を有する。
【０００６】
図１を参照すると、ＮＡＮＤタイプフラッシュメモリ装置のような一般的なフラッシュメモリ装置はデータを貯蔵するためのメモリセルアレイ１０を含む。前記メモリセルアレイ１０は対応するビットラインに連結された多数のセルストリング(以下、ＮＡＮＤストリングといい)を含む。各々のセルストリングは対応するビットラインに連結されたストリング選択トランジスタ、コモンソースラインに連結されたグラウンド選択トランジスタ、および前記ストリングおよびグラウンド選択トランジスタの間に直列に連結されたメモリセルを含む。
【０００７】
図１は４対のビットライン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）、（ＢＬ１＿Ｅ、ＢＬ１＿Ｏ）、(ＢＬ２＿Ｅ、ＢＬ２＿Ｏ)、(ＢＬ３＿Ｅ、ＢＬ３＿Ｏ)を示す。しかし、所定の個数(普通４以上)のビットラインが前記メモリセルアレイ１０に連結される。各々のビットライン対は対応されるページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３に電気的に連結される。
【０００８】
前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の各々は読み出し／確認(ｖｅｒｉｆｙ)動作のための感知増幅器としての役割を果たし、プログラム動作のためにプログラムされるデータに応じてビットラインを駆動するドライバとして動作する。前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３は同一であり、したがって、ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の構成要素は同一の参照符号に表示される。また、一つのページバッファ(例えば、ＰＢ０)の特徴のみを説明する。
【０００９】
前記ページバッファＰＢ０はビットライン選択およびバイアス回路２２、プリチャージ回路２４、感知およびラッチ回路２６を含む。前記ビットライン選択およびバイアス回路２２はＮＭＯＳトランジスタＨＴ０、ＨＴ１、ＨＴ２、ＨＴ３を含む。前記ＮＭＯＳトランジスタＨＴ０は電源ラインＶＩＲＰＷＲとビットラインＢＬ０＿Ｅとの間に連結され、制御信号ＶＢＬｅによって制御される。前記ＮＭＯＳトランジスタＨＴ１は前記電源ラインＶＩＲＰＷＲとビットラインＢＬ０＿Ｏとの間に連結され、制御信号ＶＢＬｏによって制御される。前記ＮＭＯＳトランジスタＨＴ２は前記ビットラインＢＬ０＿Ｅと感知ノードＳＯ０との間に連結され、前記ＮＭＯＳトランジスタＨＴ３は前記ビットラインＢＬ０＿Ｏと前記感知ノードＳＯ０との間に連結される。前記ＮＭＯＳトランジスタＨＴ２、ＨＴ３は制御信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏによって各々制御される。各々のＮＭＯＳトランジスタＨＴ０−ＨＴ３は例えば約２８Ｖのブレークダウン電圧を有する高電圧トランジスタである。
【００１０】
前記プリチャージ回路２４はＰＭＯＳトランジスタＬＴ０を含み、前記ＰＭＯＳトランジスタＬＴ０は電源供給電圧と前記感知ノードＳＯ０(以下感知ラインとも称する)との間に連結されれば、制御信号ＰＬＯＡＤによって制御される。
【００１１】
前記感知およびラッチ回路２６はＮＭＯＳトランジスタＬＴ１、ＬＴ２、ＬＴ３およびインバーターＩＮＶ０およびＩＮＶ１を有するラッチＬＡＴを含む。前記ＮＭＯＳトランジスタＬＴ２、ＬＴ３は前記ラッチＬＡＴのラッチノードＮ２と接地電圧との間に直列に連結される。ＮＭＯＳトランジスタＬＴ２のゲートは前記感知ノードＳＯ０に電気的に連結されており、前記ＮＭＯＳトランジスタＬＴ３のゲートは制御信号ＰＢＬＣＨが入力されるように連結されている。前記ＮＭＯＳトランジスタＬＴ１は前記感知ノードＳＯ０と前記ラッチＬＡＴのラッチノードＮ１との間に電気的に連結されており、制御信号ＬＣＨＤＲＶによって制御される。前記ラッチノードＮ１はカラムデコーダ６０に連結されたページバッファデータ入／出力ノードＰＢ＿ＤＩＯ０として使用される。各々のＮＭＯＳトランジスタＬＴ１−ＬＴ３と前記インバーターＩＮＶ０、ＩＮＶ１を構成するＰＭＯＳおよびＮＭＯＳトランジスタは例えば、約７Ｖのブレークダウン電圧を有する低電圧トランジスタである。
【００１２】
上述のように、高電圧トランジスタはページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の各々のビットライン選択およびバイアス回路２２に使用される。これは前記メモリセルアレイ１０のバルク領域に加えられた高電圧(例えば、約２０Ｖ)が前記メモリアレイ１０のストリング選択トランジスタのソース領域を経由して前記ビットライン(ＢＬ０＿Ｅ、ＢＬ０＿Ｏ)、(ＢＬ１＿Ｅ、ＢＬ１＿Ｏ)、(ＢＬ２＿Ｅ、  ＢＬ２＿０)、（ＢＬ３＿Ｅ、  ＢＬ３＿０)に伝達されるためである。これによって、各々のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の前記ＮＭＯＳトランジスタＨＴ２、ＨＴ３は高電圧が前記対応されるプリチャージ回路２４、そして感知およびラッチ回路２６に伝達されることを防止するための高電圧トランジスタで構成される。
【００１３】
同様に、各々のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の前記ＮＭＯＳトランジスタＨＴ０、ＨＴ１は、消去動作の間、前記対応されるビットライン(ＢＬ０＿Ｅ、ＢＬ０＿Ｏ)、(ＢＬ１＿Ｅ、ＢＬ１＿Ｏ)、(ＢＬ２＿Ｅ、ＢＬ２＿０)、(ＢＬ３＿Ｅ、ＢＬ３＿０)に伝達された高電圧に耐えることができる高電圧トランジスタで構成される。
【００１４】
高電圧トランジスタは約２８Ｖのブレークダウン電圧を有するように形成される一方、低電圧トランジスタは約７Ｖのブレークダウン電圧を有するようにＰ型／Ｎ型ウェルに形成される。以下、高電圧トランジスタが形成される領域は高電圧領域(または高電圧回路領域)に、低電圧トランジスタが形成される領域は低電圧領域(または低電圧回路領域)にする。
【００１５】
各々のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、対応するビットライン選択およびバイアス回路２２のＮＭＯＳトランジスタは高電圧領域に形成され、対応するプリチャージ回路２４、そして感知およびラッチ回路２６の対応するプリチャージ回路２４のＭＯＳトランジスタは低電圧領域に形成される。
【００１６】
例えば、図２Ａは図１の前記フラッシュメモリの読み出し動作を記述するためのタイミング図を示し、図２Ｂは図１の前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の例示的なレイアウトを示す。図２Ａおよび図２Ｂを参照すると、ページバッファＰＢ０の前記ビットライン選択およびバイアス回路２２の構成要素(すなわち、高電圧トランジスタ)は高電圧領域に配置される。前記ページバッファＰＢ０の前記プリチャージ回路２４、そして感知およびラッチ回路２６の構成要素(すなわち、低電圧トランジスタ)は低電圧領域３６に配置される。他のページバッファＰＢ２、ＰＢ３等の高電圧トランジスタは対応される高電圧領域３８、４２等に配置され、他のページバッファの低電圧トランジスタは対応する低電圧領域４０、４４等に配置される。
【００１７】
図２Ｂに示したように、前記高電圧領域３０、３４、３８、４２は前記ビットライン(ＢＬ０＿Ｅ、  ＢＬ０＿Ｏ)、（ＢＬ１＿Ｅ、ＢＬ１＿Ｏ)、 (ＢＬ２＿Ｅ、  ＢＬ２＿０)、(ＢＬ３＿Ｅ、  ＢＬ３＿０)の近くに集合的に整列され、前記低電圧領域３２、３６、４０、４４は前記ビットライン(ＢＬ０＿Ｅ、ＢＬ０＿Ｏ)、 (ＢＬ１＿Ｅ、ＢＬ１＿Ｏ)、 (ＢＬ２＿Ｅ、ＢＬ２＿０)、 (ＢＬ３＿Ｅ、ＢＬ３＿０)から離れて集合的に整列される。このような整列の利点は前記高電圧領域と前記低電圧領域との間のウェル空間の繰り返しを減少させることができるということである。もし図２Ｂに示したような整列を利用しなければ、高電圧領域と低電圧領域との間のウェル空間は繰り返し的になり、レイアウトの大きさを増加させるようになる。
【００１８】
しかし、ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の感知ノードのための、 図２Ｂに示した前記ページバッファのレイアウトを使用する場合、感知ラインＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３は前記高電圧領域３０、３４、３８、４２から前記低電圧領域３２、３６、４０、４４に拡張される。このようなレイアウトは読み出しエラーを引き起こすことができ、これは図２で明確に表現される。
【００１９】
上述のように、図２Ａは図１に示した装置のようなフラッシュメモリ装置の読み出し動作を示すタイミング図である。フラッシュメモリ装置の読み出し動作はページバッファリセット区間Ｔ０、ビットラインプリチャージ区間Ｔ１、感知区間Ｔ２、ラッチ区間Ｔ３を含む。各々の区間は以下詳細に説明される。
【００２０】
前記ページバッファリセット区間Ｔ０で、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ＬＣＨＤＲＶ、ＰＬＯＡＤは第１レベル(例えば、ハイレベル)に設定され、接地電圧は電源ラインＶＩＲＰＷＲに供給される。これはビットラインＢＬｉ＿Ｅ、ＢＬｉ＿Ｏ（ｉ＝０−３）、そしてラッチノードＮ１を前記電源ラインＶＩＲＰＷＲに連結する。前記ビットラインＢＬｉ＿Ｅ、ＢＬｉ＿ＯとラッチノードＮ１は前記接地電圧に固定される。すなわち、前記ビットラインＢＬｉ＿Ｅ、ＢＬｉ＿ＯとラッチノードＮ１は前記ページバッファリセット区間Ｔ０でリセットされる。
【００２１】
前記ビットライン対のうちの偶数のビットラインＢＬｉ＿Ｅが選択され、奇数のビットラインＢＬｉ＿Ｏが選択されないと仮定すれば、前記ビットラインプリチャージ区間Ｔ１で、前記制御信号ＶＢＬｅ、ＢＬＳＬＴｏ、ＬＣＨＤＲＶ、およびＰＬＯＡＤは第２レベル(はい、ローレベル)に固定される。一方、前記制御信号ＶＢＬｏは前記第１レベル(ハイ)を維持する。前記制御信号ＢＬＳＬＴｅは約１．５Ｖを有するように固定される。
【００２２】
このような条件下で、前記選択されないビットラインＢＬｉ＿Ｏは対応されるビットライン選択およびバイアス回路２２のＮＭＯＳトランジスタＨＴ１を経て前記電源ラインＶＩＲＰＷＲに電気的に連結される。すなわち、選択されないビットラインＢＬｉ＿Ｏのディスチャージされた電圧が維持される。
【００２３】
同時に、ページバッファＰＢ０−ＰＢ３のＰＭＯＳトランジスタＬＴ０がターンオンされることによって、前記感知ノードＳＯ０−ＳＯ３は電源供給電圧に充電される。前記約１．５Ｖの制御信号ＢＬＳＬＴｅが前記ページバッファＰＢ０−ＰＢ３のＮＭＯＳトランジスタＨＴ２のゲートに印加されるので、選択されたビットラインＢＬｉ＿Ｅは１．５Ｖ−Ｖｔｈの電圧にプリチャージされる(ここで、ＶｔｈはＮＭＯＳトランジスタのスレッショルド電圧である)。例えば、前記選択されたビットラインＢＬｉ＿Ｅは約０．８Ｖに放電される。
【００２４】
前記感知区間Ｔ２で、前記制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＳＬＴｏ、ＬＣＨＤＲＶ、ＰＬＯＡＤは前記ビットラインプリチャージ区間Ｔ１と同一の条件を維持する。一方、前記制御信号ＢＬＳＬＴｅは第２レベル(ロー)に設定される。これは前記ページバッファＰＢ０−ＰＢ３のＮＭＯＳトランジスタＨＴ２をターンオフさせる。この状態で、前記選択されたビットラインＢＬｉ＿Ｅのプリチャージ電圧は前記選択されたビットラインＢＬｉ＿Ｅに連結されたメモリセルの状態(“オン”または“オフ”状態)に応じて維持されるか、または降下される。オン状態のメモリセルが前記選択されたビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅに連結され、オフ状態のメモリセルは前記選択されたビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅに連結されると仮定すれば、図２Ａに示したように、前記ビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅのプリチャージ電圧は接地電圧に降下される一方、前記ビットラインＢＬ１＿Ｅのプリチャージ電圧は維持される。
【００２５】
前記制御信号ＰＬＯＡＤが前記ラッチ区間Ｔ３で第１(ハイ)レベルに設定されることによって、ページバッファＰＢ０−ＰＢ３のＰＭＯＳトランジスタＬＴ０はターンオフされ、前記感知ノードＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３はフロート(Ｆｌｏａｔ)される。このような条件下で、約１．０Ｖの電圧が前記制御信号ＢＬＳＬＴｅに印加される。前記ビットラインＢＬ１＿Ｅのプリチャージ電圧が維持されるので、前記ページバッファＰＢ１のＮＭＯＳトランジスタＨＴ２は遮断される。これは前記ページバッファＰＢ１のＮＭＯＳトランジスタＰＢ２のゲート−ソース電圧(Ｖｇｓ、Ｖｇｓ＝１．０Ｖ−０．８Ｖ＝０．２Ｖ)がスレッショルド電圧０．７Ｖより小さいからである。一方、前記ビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅのプリチャージ電圧がオン状態のメモリセルを通じて放電されるので、他のページバッファＰＢ０、ＰＢ２、ＰＢ３のＮＭＯＳトランジスタＨＴ２はターンオンされる。感知ノードＳＯ０、ＳＯ２、ＳＯ３の電圧が前記電源供給電圧から前記接地電圧に放電される一方、前記感知ノードＳＯ１の電圧は維持される。
【００２６】
したがって、前記感知ノードＳＯ１に連結されたＮＭＯＳトランジスタＬＴ２がターンオンされ、前記感知ノードＳＯ０、ＳＯ２、ＳＯ３に連結されたＮＭＯＳトランジスタＬＴ２がターンオフされる。これによって、図２Ａに示したように、前記制御信号ＰＢＬＣＨがパルスされれば、ページバッファＰＢ０−ＰＢ３のラッチＬＴ１の値は前記感知ノードＳＯ０−ＳＯ３の電圧に応じて決められる。
【００２７】
上述のように、前記感知ノードＳＯ０−ＳＯ３の電圧はフローティング状態で電源電圧から接地電圧の間で選択的に変更される。フローティング状態の感知ノードは例えばカップリングキャパシタンスなどによる隣接した感知ノードの電圧変化に影響を受ける。
【００２８】
図２Ｂに示したように、隣接した感知ノード(または感知ライン)がビットラインに垂直な方向にオーバーラップされるように置かれるので、カップリングキャパシタンス(図２ＢのＣ０−Ｃ２)は隣接した感知ラインの間に存在する。
【００２９】
隣接した感知ノードＳＯ０、ＳＯ２の電圧が電源供給電圧から接地電圧まで変化するとき、フローティング状態の感知ノードＳＯ１の電圧は対応される電圧によってカップリングキャパシタンスのカップリング割合αに降下される。これをカップリングノイズ、または感知ノイズという。
【００３０】
フローティング状態の前記感知ノードＳＯ１の電圧が前記カップリングノイズに起因してＮＭＯＳトランジスタＬＴ２のトリップ電圧より小くなれば、前記制御信号ＰＢＬＣＨがパルスされるとき、ラッチＬＡＴにエラーデータがラッチされる。結果的に、図２に示したページバッファレイアウト整列によれば、隣接した感知ライン(またはノード)の間のカップリングノイズによる読み出しエラーが発生することができる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明の目的はチップ領域を確張せず、かつ感知ノードの間のカップリングノイズを減少、または除去することができるフラッシュメモリを含む半導体メモリ装置のような半導体装置を提供することにある。
【課題を解決するための手段】
【００３２】
本発明の目的に従って、高電圧構成要素を含む高電圧領域、低電圧構成要素を含む低電圧領域、および低電圧スイッチトランジスタのような前記高電圧領域と低電圧領域を連結するスイッチトランジスタを含む半導体装置、半導体メモリ装置、またはフラッシュメモリを提供する。
【００３３】
本発明の一実施形態によると、高電圧領域で、隣接感知ラインが高電圧領域にあるビットラインと垂直の方向に重ならない。
【００３４】
本発明の一実施形態によると、高電圧領域で、 隣接した感知ラインが互いに十分に離れている。
【００３５】
本発明の一実施形態によると、隣接した感知ラインが前記高電圧領域で重ならない。
【００３６】
本発明の一実施形態によると、隣接した感知ラインが前記高電圧領域で互いに向き合わない。
【００３７】
本発明の一実施形態によると、隣接した感知ラインが前記高電圧領域でビットラインに垂直の方向に階段式、または斜線に整列される。
【００３８】
本発明の一実施形態によると、前記低電圧領域は感知ラインを含み、前記高電圧領域は含まない。
【００３９】
本発明の他の目的はフラッシュメモリの多数のページバッファ、一つのページバッファ、または多数のバッファ、またはフラッシュメモリのための回路を含む半導体装置、半導体メモリ装置またはフラッシュメモリを提供する。各々のページバッファはビットライン選択およびバイアス回路、感知およびラッチ回路、そして低電圧スイッチトランジスタのようなスイッチトランジスタを含む。
【発明の効果】
【００４０】
感知ノード(またはライン)の電圧が感知区間の間フローティング状態で電源供給電圧から接地電圧まで選択的に変化しても、フローティング状態で感知ノードは隣接した感知ノード(またはライン)の電圧変化に影響を受けない。
【００４１】
また、隣接した感知ライン(またはノード)がビットラインと垂直の方向で重ならないように(または向き合わないように)置かれるので、隣接した感知ライン(またはノード)の間のカップリングキャパシタがほとんど発生しない。したがって、カップリングノイズによる読み出しエラーが惹起されない。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の望ましい実施形態が参照図面に基づいて詳細に説明される。
【００４３】
図３は本発明の望ましい実施形態によってフラッシュメモリ装置のページバッファを示す。図３を参照すると、本発明のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のうちの一つ以上はスイッチトランジスタＬＴ４を含む。図３で、図１と同一の構成要素は同一の参照符号に表示され、これに対する説明は省略する。
【００４４】
ページバッフＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３の各々の前記スイッチトランジスタＬＴ４は低電圧トランジスタである。前記低電圧トランジスタは各々のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のプリチャージ回路２４、そして感知およびラッチ回路２６が形成される低電圧領域(または低電圧回路領域)内に形成される。各々のページバッファで、スイッチトランジスタＬＴ４のドレインは対応される感知ラインＳＯｉ（ｉ＝０−３)を通じて感知トランジスタとしてＮＭＯＳトランジスタＬＴ２のゲートに連結される。前記スイッチトランジスタＬＴ４のソースは対応されるビットライン−感知ラインセグメントＢＬ＿ＳＯｉを通じてＮＭＯＳトランジスタＨＴ２、ＨＴ３に電気的に連結される。 一般的に、前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のスイッチトランジスタＬＴ４は制御信号ＢＬＳＨＦによって制御される。
【００４５】
本発明の望ましい実施形態によるフラッシュメモリ装置において、読み出し動作の間、電源供給電圧は選択されたビットラインに連結された前記ＮＭＯＳトランジスタＨＴ２ またはＨＴ３のゲートに印加され、他の電圧が前記読み出し動作の他の区間の間前記スイッチトランジスタＬＴ４のゲートに印加される。
【００４６】
一実施形態において、前記読み出し動作の間、前記スイッチトランジスタＬＴ４は図 1を参照して上述のように前記ＮＭＯＳトランジスタＨＴ２またはＨＴ３として動作する。すなわち、ビットライン−感知ラインセグメントＢＬ＿ＳＯｉは感知ラインの一部としてではなく、選択されたビットラインとして利用される。図２Ｂの図示と異なり、前記ビットラインと垂直の方向に隣接した感知ラインの間のカップリングノイズを起こすカップリングキャパシタンス(図２ＢのＣ０−Ｃ２)はほとんど発生しない。
【００４７】
このようなレイアウト整列によると、隣接した感知ラインが重ならないように(すなわち、互いに向き合うか、または階段式または斜線に整列されないように)ビットライン方向に垂直の方向で十分に距離を置いて離れているので、フローティング状態の感知ラインは隣接した感知ラインの(電源供給電圧から接地電圧に至る、または反対の)電圧変化によって影響を受けない。
【００４８】
図４Ａは図３のフラッシュメモリの読み出し動作を説明するためのタイミング図であり、図４Ｂはフラッシュメモリ装置のページバッファの例示的なレイアウト構造を示す図である。参照番号３０、３４、３８、４２は高電圧領域(または高電圧回路領域)を示し、参照番号３２、３６、４０、４４は低電圧領域(または低電圧回路領域)を示す。前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３で、ビットライン選択およびバイアス回路２２のＮＭＯＳトランジスタは高電圧領域に形成され、スイッチトランジスタＬＴ４、プリチャージ回路２４のＭＯＳトランジスタ、そして感知およびラッチ回路２６は低電圧領域に形成される。
【００４９】
例えば、図４Ｂを参照すると、前記ページバッファＰＢ０のビットラインおよびバイアス回路２２の構成要素(すなわち、高電圧トランジスタ)は高電圧領域３０に配置され、スイッチトランジスタＬＴ４とプリチャージ回路２４、そして感知およびラッチ回路２６の構成要素(すなわち、低電圧トランジスタ)は低電圧領域３２に配置される。前記ページバッファＰＢ１のビットライン選択およびバイアス回路２２の構成要素(すなわち、高電圧トランジスタ)は高電圧領域３４内に配置され、スイッチトランジスタＬＴ４とプリチャージ回路２４、そして感知およびラッチ回路２６の構成要素(すなわち、低電圧トランジスタ)は低電圧領域３６に配置される。他のページバッファの高電圧トランジスタは対応される高電圧領域３８、４２に配置され、他のページバッファの低電圧トランジスタ(スイッチトランジスタＬＴ４含み)は対応される低電圧領域４０、４４に配置される。
【００５０】
たとえ図３、４Ａ、４Ｂには示さないが、低電圧領域の各々はＰ型およびＮ型ウェルを含む。低電圧ＮＭＯＳトランジスタ(例えば、ＬＴ１、ＬＴ２、ＬＴ３、 ＬＴ４、およびインバーターＩＮＶ０、ＩＮＶ１のＮＭＯＳトランジスタ)はＰ型ウェル内に形成され、低電圧トランジスタ(例えば、ＬＴ０、インバーターＩＮＶ０、ＩＮＶ１のＰＭＯＳトランジスタは前記Ｎ型ウェル内に形成される。
【００５１】
前記高電圧領域３０、３４、３８、４２は前記ビットラインと近い領域およびカラム内に集合的に整列され、前記低電圧領域３２、３６、４０、４４は前記ビットラインから離れた領域およびカラム領域に集合的に整列される。上述のように、前記高電圧領域および低電圧領域は同一の目的として前記同一の位置に集合的に配置される。
【００５２】
図４Ｂに示したように、感知ラインＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３は対応される低電圧領域内にだけ地域的に置かれる。特に、前記感知ラインＳＯ０−ＳＯ３はビットラインと垂直の方向で重ならないように(すなわち、互いに向き合わないように)対応される低電圧領域内に局所的に置かれる。再び説明すると、前記感知ラインＳＯ０−ＳＯ３はビットラインと垂直の方向で重ならないように対応される低電圧領域内に階段式、または斜線に置かれる。
【００５３】
前記感知ラインＳＯ０−ＳＯ３は他の領域と同一であるか、実質的に同一の長さを有するように対応される低電圧領域に局所的に置かれるか、または他の領域と違う長さに配置される。したがって、図２Ｂの図示と異なり、ビットラインと垂直の方向に隣接した感知ラインの間にカップリングノイズを起こすカップリングキャパシタンス(図２ＢのＣ０−Ｃ２)をほとんど発生させない。
【００５４】
このようなレイアウト整列によると、隣接した感知ラインは互いに十分に離隔されているので、フローティング状態のどんな感知ラインも隣接した感知ラインの(電源供給電圧から接地電圧へ、または反対の)電圧変化に影響を受けない。
【００５５】
上述のように、感知区間の間フローティング状態で感知ノード(またはライン)ＳＯ０−ＳＯ３の電圧が電源供給電圧から接地電圧に至るまで選択的に変化しても、フローティング状態の感知ノードは隣接した感知ノードの電圧変化によって影響を受けない。
【００５６】
また、図４Ａは以下に説明する本発明の望ましい実施形態によってフラッシュメモリ装置の読み出し動作のためのタイミング図を示す。
【００５７】
前記ページバッファリセット区間Ｔ０で、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＳＬＴｅ、ＬＣＨＤＲＶ、ＰＬＯＡＤ、ＢＬＳＨＦは第１レベル(例えば、ハイレベル)に遷移し、接地電圧が電源ラインＶＩＲＰＷＲに供給される。これはビットラインＢＬｉ＿Ｅ、ＢＬｉ＿Ｏ、ｉ−０−３とラッチノードＮ１を前記電源ラインＶＩＲＰＷＲに連結する。前記ビットラインＢＬｉ＿Ｅ、ＢＬｉ＿Ｏ、ｉ−０−３と前記ラッチノードＮ１は前記接地電圧として設定される。すなわち、前記ビットラインＢＬｉ＿Ｅ、ＢＬｉ＿Ｏ、ｉ−０−３と前記ラッチノードＮ１は前記ページバッファリセット区間Ｔ０でリセットされる。ビットライン対のうちの前記偶数のビットラインＢＬｉ＿Ｅが選択され、奇数のビットラインＢＬｉ＿Ｏは選択されないと仮定する。
【００５８】
前記ビットラインプリチャージ区間Ｔ１で、前記制御信号ＶＢＬｅ、 ＢＬＳＬＴｅ、ＬＣＨＤＲＶ、ＰＬＯＡＤは第２レベル(例えば、ローレベル)に設定される。一方、前記制御信号ＶＢＬｏ、ＢＬＳＬＴｅは第１（ハイ)レベルを維持する。この場合に、図４Ａに示したように、前記制御信号ＢＬＳＨＦは約１．５Ｖの電圧を有することと設定される。このような条件下で、選択されないビットラインＢＬｉ＿Ｏは対応されるビットライン選択およびバイアス回路２２のＮＭＯＳトランジスタＨＴ１を通じて前記電源ラインＶＩＲＰＷＲに電気的に連結される。すなわち、前記選択されないＢＬｉ＿Ｏのディスチャージ電圧が維持される。
【００５９】
同時に、ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のＰＭＯＳトランジスタＬＴ０がターンオンされることによって、前記感知ノードＳＯ０−ＳＯ３は電源供給電圧に充電される。前記ハイレベルの制御信号ＢＬＳＬＴｅが前記ページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のＮＭＯＳトランジスタＨＴ２のゲートに送られるので、前記ＮＭＯＳトランジスタＨＴ２は前記ビットラインをプリチャージするためにターンオンされる。なぜなら、約１．５Ｖの電圧を有する前記制御信号ＢＬＳＨＦが前記ＮＭＯＳトランジスタＬＴ４に印加されれば、選択されたビットラインＢＬｉ＿Ｅは１．５Ｖ−Ｖｔｈの電圧（ＶｔｈはＮＭＯＳトランジスタのスレッショルド電圧)にプリチャージされるためである。すなわち、前記選択されたビットラインＢＬｉ＿Ｅは約 ０．８Ｖにプリチャージされる。
【００６０】
前記感知区間Ｔ２で、前記制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、ＬＣＨＤＲＶ、ＰＬＯＡＤは前記ビットラインプリチャージ区間Ｔ１と同一の条件を維持する。一方、前記制御信号ＢＬＳＨＦは接地電圧のローレベルに設定される。これは前記ページバッファＰＢ０−ＰＢ３のＮＭＯＳトランジスタＬＴ４をターンオフさせる。この状態で、前記選択されたビットラインＢＬｉ＿Ｅのプリチャージされた電圧は前記選択されたビットラインＢＬｉ＿Ｅに連結されたメモリセルの状態(オンまたはオフ状態)に従ってそのまま維持されるか、低められる。図４Ａに示したように、オン状態の前記メモリセルが前記選択されたビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅに連結され、オフ状態のメモリセルが前記選択されたビットラインＢＬ１＿Ｅに連結される。前記ビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅの前記プリチャージされた電圧は接地電圧に降下される一方、前記ビットラインＢＬ１＿Ｅのプリチャージされた電圧は維持される。
【００６１】
前記ラッチ区間Ｔ３で前記制御信号ＰＬＯＡＤが第１(ハイ)レベルに固定されることによって、前記ページバッファＰＢ０−ＰＢ３のＰＭＯＳトランジスタＬＴ０がターンオフされて、前記感知ノードＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３がフローティングされる。このような条件で、約１．０Ｖの電圧は前記制御信号ＢＬＳＨＦに印加される。前記ビットラインＢＬ１＿Ｅのプリチャージされた電圧が維持されるので、前記ページバッファＰＢ１のＮＭＯＳトレンジストＬＴ４が短絡される。これは前記ページバッファＰＢ１で前記ＮＭＯＳトランジスタＬＴ４のゲート−ソース電圧(Ｖｇｓ、Ｖｇｓ＝１．０Ｖ−０．８Ｖ＝０．２Ｖ)がスレッショルド電圧０．７Ｖより低いためである。
【００６２】
一方、前記ビットラインＢＬ０＿Ｅ、ＢＬ２＿Ｅ、ＢＬ３＿Ｅのプリチャージされた電圧がオン状態のメモリセルを通じてディスチャージされるので、他のページバッファＰＢ０、ＰＢ２、ＰＢ３のＮＭＯＳトランジスタＬＴ４はターンオンされる。図４Ａに示したように、感知ノードＳＯ０、Ｓ０２、ＳＯ３の電圧は前記電源供給電圧から前記接地電圧にディスチャージされる一方、前記感知ノードＳＯ１の電圧は維持される。これはＮＭＯＳトランジスタＬＴ２が前記感知ノードＳＯ１に連結されるようにしてターンオンさせ、ＮＭＯＳトランジスタＬＴ２が前記感知ノードＳＯ０、ＳＯ２、ＳＯ３に連結されてターンオフされるようにする。以後、図４Ａに示したように、前記制御信号ＰＢＬＣＨがパルスされれば、前記ページバッファＰＢ０−ＰＢ３のラッチＬＡＴの値は前記感知ノードＳＯ０−ＳＯ３の電圧によって決められる。
【００６３】
上述のように、感知ノード(またはライン)ＳＯ０−ＳＯ３の電圧が感知区間の間フローティング状態で電源供給電圧から接地電圧まで選択的に変化しても、フローティング状態で感知ノードは隣接した感知ノード(またはライン)の電圧変化に影響を受けない。
【００６４】
図４Ｂに示したように、隣接した感知ライン(またはノード)がビットラインと垂直の方向で重ならないように(または向き合わないように)置かれるので、隣接した感知ライン(またはノード)の間のカップリングキャパシタンス(図２ＢのＣ０−Ｃ２)がほとんど発生しない。したがって、カップリングノイズによる読み出しエラーが惹起されない。
【００６５】
本発明の図３による実施形態において、４個のビットライン対に連結されたページバッファのレイアウト構造が図４Ａおよび４Ｂに示さないが、図４Ａおよび図４Ｂに示した回路パターンと同一のパターンが繰り返されることが明らかである。
【００６６】
また、前記スイッチトランジスタＬＴ４の前記ゲートに印加された制御信号ＢＬＳＨＦが消去動作で電源供給電圧または接地電圧に設定される。プログラム動作で、前記制御信号ＢＬＳＨＦは電源供給電圧と同一、または電源供給電圧より高く設定されて電源供給電圧または接地電圧がラッチに貯蔵されたデータに従ってビットラインに供給される。また、確認動作(ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ)の間、前記制御信号ＢＬＳＨＦは前記読み出し動作と同一に設定される。結果的に、各々ページバッファ２６のラッチおよび感知回路は容易に変形されることができる。
【００６７】
例えば、図５を参照すると、各々のページバッファにＤＴはラッチおよび感知回路２６のＮＭＯＳトランジスタＬＴ１は感知ライン(ＳＯｉ、ｉ＝０−３)ではなく、ビットライン−感知ラインＢＬ＿ＳＯｉに連結されるようにできる。この例において、各々のページバッファＰＢ０−ＰＢ３の感知ラインが対応される低電圧領域(または低電圧回路領域)内に置かれることによって、隣接した感知ラインがビットラインと垂直の方向で重なるか(または互いに向き合わない)ように配置される。
【００６８】
さらに、図６Ａ、６Ｂを参照すると、前記感知およびラッチ回路２６が実現されれば、感知ノードＳＯｉの電圧がＮＭＯＳトランジスタＬＴ５を経由してラッチＬＡＴに伝達される。この場合に、前記ラッチＬＡＴは制御信号ＣＳＥＮ、ＣＳＥＮＢ、ＣＬＡＴ、ＣＬＡＴＢによって制御されて前記トランジスタＬＴ５を経た電圧(またはデータ)をラッチする。このような結果を得るために、図６Ａに示したように、インバーターＩＮＶ２は前記制御信号ＣＳＥＮ、ＣＳＥＮＢによって活性化され、インバーターＩＮＶ３は前記制御信号ＣＬＡＴ、ＣＬＡＴＢによって活性化される。
【００６９】
本発明の望ましい実施形態は半導体装置である。
【００７０】
本発明の望ましい実施形態は不揮発性メモリである。
【００７１】
本発明の望ましい実施形態はフラッシュメモリである。
【００７２】
本発明の望ましい実施形態はＮＡＮＤまたはＮＯＲフラッシュメモリである。
【００７３】
本発明の望ましい実施形態が４対のビットライン対と４個のページバッファを含むこととして記述されているが、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【００７４】
本発明の望ましい実施形態がスイッチトランジスタを含むこととして記述されているが、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【００７５】
本発明の望ましい実施形態が例示的な電圧に従って記述されているが、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。例えば、高電圧領域または高電圧トランジスタを定義する前記電圧は前記電圧が低電圧領域または低電圧トランジスタを定義する電圧より大きい範囲内でいずれもよい。
【００７６】
本発明の望ましい実施形態がハイおよびローのロジッグ状態を利用することとして記述されているが、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【００７７】
本発明の望ましい実施形態がＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むこととして記述されているが、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【００７８】
以上では、本発明による回路の構成および動作を上述の説明および図面に基づいて図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【図面の簡単な説明】
【００７９】
【図１】ＮＡＮＤフラッシュメモリ装置のような一般的なフラッシュメモリ装置を示す。
【図２Ａ】図１のフラッシュメモリの読み出し動作を説明するためのタイミング図である。
【図２Ｂ】図１の装置のような一般的なフラッシュメモリ装置のページバッファのレイアウトを示す。
【図３】本発明の望ましい実施形態によるフラッシュメモリ装置のページバッファを示す。
【図４Ａ】本発明の望ましい実施形態によるフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。
【図４Ｂ】本発明の望ましい実施形態によるフラッシュメモリ装置のページバッファのレイアウトを示す。
【図５】本発明の他の実施形態によるフラッシュメモリ装置のページバッファを示す。
【図６Ａ】本発明の望ましい実施形態による感知およびラッチ回路を示す。
【図６Ｂ】本発明の望ましい実施形態による図６Ａの感知およびラッチ回路のタイミング図を示す。
【符号の説明】
【００８０】
１０  メモリセルアレイ
２２  ビットライン選択およびバイアス回路
２４  プリチャージ回路
２６  感知およびラッチ回路
６０  カラムデコーダ
ＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３  ページバッファ
ＬＴ４  スイッチトランジスタ
ＢＬ０＿Ｅ、ＢＬ０＿Ｏ、ＢＬ１＿Ｅ、ＢＬ１＿Ｏ、ＢＬ２＿Ｅ、ＢＬ２＿Ｏ、ＢＬ３＿Ｅ、ＢＬ３＿Ｏ  ビットライン
ＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３  感知ライン
【図１】
0004772350.tif 000002
【図２Ａ】
0004772350.tif 000003
【図２Ｂ】
0004772350.tif 000004
【図３】
0004772350.tif 000005
【図４Ａ】
0004772350.tif 000006
【図４Ｂ】
0004772350.tif 000007
【図５】
0004772350.tif 000008
【図６Ａ】
0004772350.tif 000009
【図６Ｂ】
0004772350.tif 000010