(57)【特許請求の範囲】
【請求項１】
ＤＣ特性テストモードの間に第１パッドを通じて電源電圧を伝達する電源電圧ラインと、
前記ＤＣ特性テストモードの間に第２パッドを通じて接地電圧を伝達する接地電圧ラインと、
ＡＣ特性テストモードの間に第３パッドを通じて外部からテスト電源電圧を受け入れる一端を有する第１ヒューズと、第４パッドを通じて外部からテスト接地電圧を受け入れる一端を有する第２ヒューズと、を備える電源供給手段と、を具備し、
前記ＤＣ特性テストモードのテスト結果が不良である場合には、前記第２ヒューズがカッティングされて前記テスト電源電圧が前記電源電圧ラインに供給されず、良である場合には前記第１ヒューズがカッティングされて前記テスト電源電圧が前記電源電圧ラインに供給されることを特徴とする半導体装置。
【請求項２】
前記電源供給手段は、
前記第１及び第２ヒューズの他端と前記電源電圧ラインとの間に連結され、前記第１及び第２ヒューズのカッティング有無によって前記第３パッドから前記テスト電源電圧を前記電源電圧ラインに選択的に伝達するスイッチ回路を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、
前記ＤＣ特性テストモードの間に、オープン及びショートの直流特性がテストされることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、
前記ＡＣ特性テストモードの間に、信号の入／出力の交流特性がテストされることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電源電圧ライン及び前記第３パッドの間に形成される電流通路、並びに前記第１及び第２ヒューズの他端に共通に連結されるゲートを有するＰＭＯＳトランジスターを具備することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記テスト接地電圧は、前記ＡＣ特性テストモードの間に、前記接地電圧と同一な電圧レベルを有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
ウェーハの上に形成された複数個の半導体装置をテストする方法において、
前記半導体装置を形成する一群の各半導体装置のＤＣ特性をテストする段階と、
前記ＤＣ特性のテスト結果によって前記一群の半導体装置のうちの不良が発生した半導体装置への電源供給を遮断する段階と、
前記一群の半導体装置のうちの正常な半導体装置のＡＣ特性を同時にテストする段階と、を具備し、
前記半導体装置の各々は、
前記ＤＣ特性をテストする段階の間に第１パッドを通じて電源電圧を伝達する電源電圧ラインと、
前記ＤＣ特性をテストする段階の間に第２パッドを通じて接地電圧を伝達する接地電圧ラインと、
前記ＡＣ特性を同時にテストする段階の間に第３パッドを通じて外部からテスト電源電圧を受け入れる一端を有する第１ヒューズと、第４パッドを通じて外部からテスト接地電圧を受け入れる一端を有する第２ヒューズと、を備える電源供給手段を具備し、
前記不良が発生した半導体装置への電源供給を遮断する段階は、前記第２ヒューズがカッティングされることにより行われ、
前記正常な半導体装置のＡＣ特性を同時にテストする段階は、前記第１ヒューズがカッティングされてから行われることを特徴とするテスト方法。
【請求項８】
前記テスト電源電圧は、前記ＡＣ特性を同時にテストする段階の間に、前記電源電圧と同一な電圧レベルを有し、
前記テスト接地電圧は、前記ＡＣ特性を同時にテストする段階の間に、前記接地電圧と同一な電圧レベルを有することを特徴とする請求項７に記載のテスト方法。
【請求項９】
前記電源供給手段は、前記第１パッドと前記電源電圧ラインとの間に連結され、前記第１及び第２ヒューズのカッティング有無によって前記第３パッドからの前記テスト電源電圧を前記電源電圧ラインに選択的に伝達するスイッチ回路を具備することを特徴とする請求項７に記載のテスト方法。
【請求項１０】
前記第１及び第２ヒューズは、レーザーによってカッティングされることを特徴とする請求項７に記載のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より具体的には半導体装置のテスト電源供給回路に関するものである。
【０００２】
【従来の技術】
近年、半導体チップが高集積化されるにしたがい、制作された半導体チップの特性を評価するための時間が増加しつつある。このような、テスト時間の増加は半導体チップの原価上昇に大きな影響を及ぼし、これを解消するためにテストアルゴリズムの簡便化及びテスト環境の改善等が要求されている。
【０００３】
このような、テスト時間の増加を防止するために、最近ではウェーハ内に形成された多数のチップ、即ち、半導体チップを同時にテストするマルチテスト方法が主に利用される。マルチテスト方法はテストシステムに装着されている各種ピン（例えば、電源ピン、入／出力ピン、アドレスピン、制御ピン等）を各テスト対象回路が共有するようにすることで、テスト時間を減らす方法である。
【０００４】
図１を参照すると、一般的なウェーハにはシリコン基板（１）上に形成された複数個の半導体チップ（３）が具備される。各半導体チップ（３）はスクライブライン（５）を通じて各々の領域が区分され、テスト段階を経た後に、カッティングされパッケージングされる。テスト段階では各半導体チップ（３）のＤＣ特性及びＡＣ特性がテストされる。
【０００５】
ＤＣ特性テスト動作ではオームの法則に立脚して各半導体チップ（３）内の回路のオープンやショート等の電気的な特性即ち、電源電圧（Ｖｃｃ）ラインと接地電圧（Ｖｓｓ）ラインのショート可否等がテストされる。そして、ＡＣ特性テスト動作では各半導体チップ（３）に電源電圧マージン、タイミング及び温度条件が追加され、各半導体チップ（３）の回路動作及びデータの保管状態等がテストされる。
【０００６】
半導体チップ（３）をテストするテストシステムはテストしようとするウェーハをローディングした後、アラインしてプローブカードを通じて各半導体チップ（３）のＤＣ及びＡＣ特性をテストする。プローブカードは相当に細い針をプリント基板（ＰＣＢ）上に固定させて置くことで、テストシステムで発生した信号がプローブカードの針を通じて各半導体チップ（３）内の回路に伝達される。かつ、半導体チップ（３）内の回路で発生する信号はプローブカードを通じてテストシステムに伝達される。
【０００７】
図２を参照すると、テストシステムはテスト動作の間に、プローブカードの各針及び各半導体チップ（３）の各パッド（図示されていない）を通じて電源電圧（Ｖｃｃ）、接地電圧（Ｖｓｓ）及び入力信号（Ｉ０、Ｉ１、．．．．，Ｉ１４、Ｉ１５；図示されていない）を半導体チップ（３）の回路に供給しそしてパッド及びプローブカードの針を通じて電圧（Ｖｃｃ／Ｖｓｓ）及び出力信号（Ｏ０、Ｏ１、．．．．，Ｏ１４、Ｏ１５；図示されていない）を受け入れる。
【０００８】
一般的に半導体チップのテスト動作の間には、所要されるテスト時間を減らすために図２のように、ウェーハ内の多数（例えば、４個）の半導体チップを同時にテストする。ところが、図２の半導体チップ即ち、テスト対象回路（１０，２０，３０，４０）をよく見ると、テスト対象回路（１０，２０，３０，４０）は電源パッド（Ｖｃｃ／Ｖｓｓ）及び入／出力パッド（ＩＯ０、ＩＯ１、．．．，ＩＯ１４、ＩＯ１５）が相互共有される形態に連結されてテストされる。
【０００９】
しかし、図２のようにテスト対象回路（１０，２０，３０，４０）の電源パッドが共有されている構造ではテスト動作のうちにＤＣ特性テスト動作後のＡＣ特性テスト動作で大きな問題点が発生する。ＤＣ特性テスト動作は半導体チップ（３）のＤＣ特性をテストする動作であるので、この動作でフェールされた半導体装置では多い量の漏洩電流が発生する。
【００１０】
例えば、図２のテスト対象回路（１０，２０，３０，４０）のうちのテスト対象回路（２０）が不良である、即ち、電源電圧ラインと接地電圧ラインとがショートされたと仮定すると、ＡＣ特性テスト動作の間に、他のテスト対象回路（１０，３０，４０）に供給される電源電圧（Ｖｃｃ）のレベルが低くなって、他のテスト対象回路（１０，３０，４０）のＡＣ特性のテストが実質的に困難になる。これは、半導体製造装置のテスト時間を増加させそして製造工程上の収率が大きく減少してしまう原因に発展する。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的はマルチチップテスト時、不良チップによるテスト時間の増加及び収率の減少を防止する半導体装置のテスト電源供給回路を提供することである。
【００１２】
【課題を解決するための手段】
上述したような目的を達成するため、本発明による半導体装置は、第１及び第２電源ライン、並びに電源供給手段を具備する。第１電源ラインは第１テストモードの間に第１電源を伝達する。第２電源ラインは第１テストモードの間に第２電源を伝達する。電源供給手段は第２テストモードの間に第１テストモードのテスト結果によって外部からの第３電源を第１電源ラインに選択的に供給する。電源供給手段は第１及び第２ヒューズ、並びにスイッチ回路を具備する。第１ヒューズは第３電源を受け入れる一端を有する。第２ヒューズは第４電源を受け入れる一端を有する。スイッチ回路は第１及び第２ヒューズの他端と、第１電源ラインとの間に連結され、第１及び第２ヒューズのカッティング有無によって第１パッドからの第３電源を第１電源ラインに選択的に伝達する。スイッチ回路は第１電源ラインと第１パッドとの間に形成される電流通路、並びに第１及び第２ヒューズの他端に共通に連結されるゲートを有するＰＭＯＳトランジスターを具備する。そして、電源供給手段は第２テストモードの間に第３電源を受け入れる第１パッド、及び第２電源と同一な電圧レベルを有する第４電源を受け入れる第２パッドを具備する。さらに、半導体装置は第１テストモードの間に、オープン、ショート等の直流特性がテストされ、第２テストモードの間に、信号の入／出力等の交流特性がテストされる。ここで、第１電源ラインは電源電圧ラインであり、第２電源ラインは接地電圧ラインである。勿論、第１及び第２ヒューズのうちの一つは、第１テストモードのテスト結果によって選択的にカッティングされる。
【００１３】
上述した目的を達成するため、本発明によるウェーハの上に形成された複数個の半導体装置をテストする方法は、半導体装置のうちの一群の各半導体装置のＤＣ特性をテストする段階と、ＤＣ特性テスト結果によって一群の半導体装置のうちの不良が発生した少なくとも一つの半導体装置への電源供給を遮断する段階と、一群の半導体装置のうちの正常な半導体装置のＡＣ特性を同時にテストする段階とを具備する。ここで、各半導体装置は第１及び第２電源ライン、並びに電源供給手段を具備する。第１電源ラインはＤＣ特性テスト段階の間に第１電源を伝達する。第２電源ラインはＤＣ特性テスト段階の間に第２電源を伝達する。電源供給手段はＡＣ特性テスト段階の間にＤＣ特性結果によって外部からの第３電源を第１電源ラインに選択的に供給する。電源供給手段は第１及び第２パッド、第１及び第２ヒューズ、並びにスイッチ回路を具備する。第１パッドはＡＣ特性テスト段階の間に、第１電源と同一な電圧レベルを有する第３電源を受け入れる。第２パッドはＡＣ特性テスト段階の間に、第２電源と同一な電圧レベルを有する第４電源を受け入れる。第１ヒューズは第１パッドに連結される一段を有する。第２ヒューズは第２パッドに連結される一段を有する。スイッチ回路は第１パッドと第１電源ラインの間に連結され、第１及び第２ヒューズのカッティング有無によって第１パッドからの第３電源を第１電源ラインに選択的に伝達する。電源を遮断する段階ではＤＣ特性テスト結果によって、電源伝達手段の第１及び第２ヒューズのうちの一つを選択的にカッティングし、第１及び第２ヒューズのうちの一つはレーザーによってカッティングされる。
【００１４】
このような装置によって、ＤＣ不良が発生したチップへの電源が遮断され、不良が発生していない正常なチップの正確なＡＣ特性テスト動作が実施されることで、テスト時間が減少し、半導体製造工程の収率が向上される。
【００１５】
【発明の実施の形態】
以下、図３及び図４を参照して本発明の実施の形態を説明する。
【００１６】
図４を参照すると、本発明による半導体装置は第１〜第４パッド（１１０、１２０，１３０，１４０）、並びにテスト電源伝達手段（１５０）を具備する。第１パッド（１１０）はＤＣ特性テスト動作の間に、テストシステムからプローブカードを通じて伝達される第１電源（Ｖｃｃ）を第１電源ライン（１１１）に伝達する。第２パッド（１２０）はＤＣ特性テスト動作の間に、プローブカードを通じて伝達される第２電源（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第３パッド（１３０）はＤＣ特性テスト動作の後のＡＣ特性テスト動作の間に、プローブカードを通じて伝達される第３電源（ＴＶｃｃ）を受け入れる。第４パッド（１４０）はＡＣ特性テスト動作の間に、プローブカードを通じて伝達される第４電源（ＴＶｓｓ）を受け入れる。テスト電源伝達手段（１５０）は複数個のヒューズ（１５２，１５３）を有し、ＡＣ特性テスト動作の間に、ヒューズ（１５２，１５３）のカッティング有無によって第３電源（ＴＶｃｃ）を第１電源ライン（１１１）に選択的に供給する。このように、ＡＣ特性テスト動作の間に、テスト電源伝達手段を利用して、ＤＣ不良が発生したチップの電源供給を遮断して、不良が発生していない正常チップの正確なＡＣ特性テスト動作が実施されるようにすることで、テスト時間が減少されそして半導体製造工程の収率が向上される。
【００１７】
図３及び図４を参照すると、本発明による半導体チップ（１００，２００，３００，４００）はウェーハ（図示されていない）上に形成されている。半導体チップ（１００，２００，３００，４００）は複数個のパッド（例えば、Ｖｃｃ、ＴＶｃｃ、Ｖｓｓ、ＴＶｓｓ、ＩＯ０、ＩＯ１、．．．．，ＩＯ１４、ＩＯ１５）を有し、テストシステム（図示されていない）によってウェーハ段階で複数個（例えば、４個）が同時にテストされる。
【００１８】
図４を参照すると、本発明による半導体チップ（２００，３００，４００）は図４の半導体チップ（１００）と同一な構造を有する。半導体チップ（１００）は第１〜第４パッド（１１０，１２０，１３０，１４０）そしてテスト電源伝達手段（１５０）を具備する。第１パッド（１１０）はＤＣ特性テスト動作の間に、テストシステムのプローブカードを通じて伝達される電源電圧（Ｖｃｃ）を第１電源ライン（１１１）に伝達する。
【００１９】
第２パッド（１２０）はＤＣ特性テスト動作の間に、プローブカードを通じて伝達される接地電圧（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第３パッドはＤＣ特性テスト動作後のＡＣ特性テスト動作の間に、プローブカードを通じて伝達される電源電圧（ＴＶｃｃ）を受け入れる。第４パッド（１４０）はＡＣ特性テスト動作の間に、プローブカードを通じて伝達されるテスト接地電圧（ＴＶｓｓ）を受け入れる。
【００２０】
テスト電源供給回路（１５０）はＰＭＯＳトランジスター（１５１）及びヒューズ（１５２，１５３）を具備する。ＰＭＯＳトランジスター（１５１）は第３パッド（１３０）と第１電源ライン（１１１）との間に形成される電流通路及びヒューズ（１５２，１５３）の一端に共通に連結されるゲートを有する。ヒューズ（１５２）の一端はＰＭＯＳトランジスター（１５１）のゲートに連結されそして他端は第３パッド（１３０）に連結される。ヒューズ（１５３）の一端はＰＭＯＳトランジスター（１５１）のゲートに連結されそして他端は第４パッド（１４０）に連結される。そして、テスト電源供給回路（１５０）はＡＣ特性テスト動作の間に、ヒューズ（１５２，１５３）のカッティング有無によってテスト電源電圧（ＴＶｃｃ）を第１電源ライン（１１１）に選択的に伝達する。この時、テスト電源電圧（ＴＶｃｃ）のレベルは電源電圧（Ｖｃｃ）レベルと同一である。
【００２１】
テストシステムによるテスト動作は大きくＤＣ特性テスト動作及びＡＣ特性テスト動作に区分される。ＤＣ及びＡＣ特性テスト動作はＤＲＡＭ、ＳＲＡＭ、ＮＶＭ、ＡＳＩＣ等の全ての半導体チップで適用される。ＤＣ特性テスト動作では半導体チップ（１００，２００，３００，４００）のオープンやショート等の電気的特性がテストされそしてＡＣ特性テスト動作では各半導体チップ（１００，２００，３００，４００）の回路動作及びデータの記憶状態等がテストされる。
【００２２】
ＤＣ特性テスト動作の間には半導体チップ（１００，２００，３００，４００）のＤＣ特性が各々独立的にテストされる。この時には、図４の点線に表示された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソースから各半導体チップ（１００，２００，３００，４００）に電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）等の電源が印加される。例えば、半導体チップ（２００）のＤＣ特性が不良である場合には、半導体チップ（２００）の電源ライン（２１１）には第１パッド（１１０）を通じて電源電圧（Ｖｃｃ）が印加され、接地電源ライン（２２１）には第２パッド（１２０）を通じて接地電圧（Ｖｓｓ）が印加される。この時、半導体チップ（２００）の電源電圧ライン（２１１）と接地電源ライン（２２１）のショート等の所定の不良によって電源電圧（Ｖｃｃ）からの電流は接地電圧ライン（２２１）を通じて接地電圧（Ｖｓｓ）に漏洩される。勿論、半導体チップ（１００）が正常的な動作をするチップである場合、電源電圧ライン（２１１）と接地電圧ライン（２２１）の間にショート等の不良がないので漏洩電流がなくなる。
【００２３】
この時、半導体チップ（１００、２００）のテスト電源供給回路（１５０，２５０）内のＰＭＯＳトランジスター（１５１、２５１）のドレーン、ゲート、ソース及びバルクのポテンシャルは各々電源電圧（Ｖｃｃ）、フローティング（ｆｌｏａｔｉｎｇ）、Ｖｃｃ−Ｖｂｉ（ここで、Ｖｂｉは固定電位）になって、ＰＭＯＳトランジスター（１５１、２５１）の電流通路は遮断される。以後、半導体チップ（２００）が不良と判定され、他方の半導体チップ（１００）が正常と判定されると、半導体チップ（２００）のテスト電源供給回路（２５０）のヒューズ（２５３）がレーザーによってカッティングされ、他方の半導体チップ（１００）のヒューズ（１５２）がレーザーによってカッティングされる。このように、半導体チップが不良である場合にはテスト接地電圧（ＴＶｓｓ）と連結されるヒューズがカッティングされ、正常な場合にはテスト電源電圧（ＴＶｃｃ）と連結されたヒューズがカッティングされる。
【００２４】
ヒューズがカッティングされた後、ＡＣ特性テスト動作が始まると、第１パッド（１１０）に伝達される電源電圧（Ｖｃｃ）が遮断され、図４の点線に表示された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソースから各半導体チップ（１００，２００）の第３パッド（１３０，２３０）にはテスト電源電圧（ＴＶｃｃ）が、第４パッド（１４０，２４０）にはテスト接地電圧（ＴＶｓｓ）が印加される。この理由は、ＡＣ及びＤＣ特性テスト動作の間に第４パッド（１４０，２４０）に接地電圧（Ｖｓｓ）が全て印加された場合、第１電源ライン（１１１）に印加される電源電圧（Ｖｃｃ）がＰＭＯＳトランジスター（１５１）とヒューズ（１５２，１５３）とを通じて接地電圧（Ｖｓｓ）に放電されるからである。
【００２５】
この時、ＤＣ特性が不良である半導体チップ（２００）のテスト電源供給回路（２５０）のＰＭＯＳトランジスター（２５１）のゲートにはテスト電源電圧（ＴＶｃｃ）が印加され、テスト電源電圧（ＴＶｃｃ）が半導体チップ（２００）の第１電源ライン（２１１）に伝達されない。従って、ＤＣ特性が不良である半導体チップ（２００）はＡＣ特性テスト動作時に動作しない。そして、ＤＣ特性が正常である他の半導体チップ（１００，３００、４００）のテスト電源供給回路（１５０、３５０，４５０）のＰＭＯＳトランジスター（１５１、３５１，４５１）のゲートにはテスト接地電圧（ＴＶｓｓ）が印加され、テスト電源電圧（ＴＶｃｃ）がＰＭＯＳトランジスター（１５１、３５１，４５１）を通じて半導体チップ（１００，３００、４００）の第１電源ライン（１１１、３１１，４１１）に伝達される。
【００２６】
そして、半導体チップ（１００，２００，３００、４００）の入／出力パッド（ＩＯ０、ＩＯ１、．．．．，ＩＯ１４、ＩＯ１５）を通じてアドレスや入力データが印加され不良が発生していない正常な半導体チップ（１００，３００、４００）のＡＣ特性がテストされる。勿論、半導体チップ（１００，２００，３００、４００）の第３及び第４パッド（１３０，２３０，３３０，４３０，１４０，２４０，３４０，４４０）のテスト動作でだけ使用される。
【００２７】
このように、本発明による半導体装置はテスト動作の間に、半導体チップの正常／不良によってテスト電源電圧を選択的に伝達するテスト電源供給回路を具備する。このように、テスト電源供給回路を利用して、ＡＣ特性テスト動作の間に、ＤＣ不良が発生したチップへの電源供給を遮断して、不良が発生していない正常なチップの正確なＡＣ特性テスト動作を実施するようにすることでテスト時間が減少し、そして半導体製造工程の収率が向上する。
【００２８】
以上、本発明による半導体装置を上記説明及び図面によって示したが、これらは一例に過ぎず、本発明の技術的思想を逸脱しない限り、その変更が可能であることは明らかである。
【００２９】
【発明の効果】
このように、本発明によると、ＤＣ特性テスト動作において不良が発生したチップへの電源供給が、ＡＣ特性テスト動作の間遮断され、不良が発生していない正常なチップの正確なＡＣ特性テスト動作が実施されることで、テスト時間が減少し、半導体製造工程の収率が向上する。
【図面の簡単な説明】
【図１】一般的なウェーハの構造を示した図。
【図２】図１のウェーハ内に形成された半導体装置を示した図。
【図３】本発明による半導体装置の構成図。
【図４】図３の半導体装置内のテスト電源供給回路を示した図。
【符号の説明】
１１０，２１０  第１パッド
１２０，２２０  第２パッド
１３０，２３０  第３パッド
１４０，２４０  第４パッド
１５０，２５０  テスト電源供給回路
【図１】
0004789308.tif 000002
【図２】
0004789308.tif 000003
【図３】
0004789308.tif 000004
【図４】
0004789308.tif 000005