(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
前記第１の制御信号よりも遅れて与えられる第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記書込み制御回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記ドレイン駆動電位を低レベルにして出力し、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータの論理値に対応して前記ドレイン駆動電位と略同じ又は前記ドレイン駆動電位よりも低い書込み電位を生成し、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与え、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記書込み制御回路から出力される当該低レベルの前記ドレイン駆動電位に基づいてソース駆動電位を生成し、前記ソース線を介して前記メモリセルに与え、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに前記ソース駆動電位として与えられる前記ドレイン駆動電位と略同じ当該書込み電位を、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて生成する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の制御信号を遅延させて前記第２の制御信号を生成する遅延回路をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータによってフローティングゲートに電荷を蓄積することが指定されている場合に限り、前記第２の制御信号を生成して出力する制御信号生成回路をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御電位又は第２の制御電位に設定される第１の制御信号、及び、第１又は第２の論理値に対応する書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
第３の制御電位又は第４の制御電位に設定される第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記メモリセルへのデータ書込みに際して、
前記第１の制御信号は第１の制御電位から第２の制御電位に切り替わり、前記第２の制御信号は前記第１の制御信号の第２の制御電位への切り替わりよりも遅れて第３の制御電位から第４の制御電位に切り替わり、
前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第１の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記書込みデータが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
ことを特徴とする半導体記憶装置。
【請求項５】
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御信号、及び、第１又は第２の論理値に対応する書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
第１の制御電位又は第２の制御電位に設定される前記第１の制御信号を遅延させて第２の制御信号を生成する遅延回路と、
第３の制御電位又は第４の制御電位に設定される前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記メモリセルへのデータ書込みに際して、
前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第３の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記データが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
ことを特徴とする半導体記憶装置。
【請求項６】
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御電位又は第２の制御電位に設定される第１の制御信号、及び、第１又は第２の論理値に対応するデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
第３の制御電位又は第４の制御電位に設定される第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路と、
前記メモリセルへのデータ書込みに際して、前記第１の制御信号が第２の制御電位であるときに、前記選択されたメモリセルに書込むべきデータによって前記フローティングゲートに電荷を蓄積することが指定されている場合に、前記第２の制御信号を前記第４の制御電位に切り替える制御信号生成回路とを有し、
前記書込み制御回路は、前記ドレイン駆動電位を、前記第２の制御信号が第３の制御電位のときに第１の駆動電位とし、前記第２の制御信号が第４の制御電位になると第１の駆動電位より高い第２の駆動電位とし、
前記ワード線駆動回路は、選択されたワード線を、前記第２の制御信号が第３の制御電位のときに第３の駆動電位とし、前記第２の制御信号が第４の制御電位になると第３の駆動電位より高い第４の駆動電位とし、
前記データ書込み回路は、前記ソース駆動電位を、前記第１の制御信号の第２の制御電位への切り替わり時点から前記第２の制御信号の第４の制御電位への切り替わり時点までの期間、ドレイン駆動電位よりも低い電位とし、前記第２の制御信号が第４の制御電位である期間、前記書込みデータが採るべき論理値に応じて、前記ドレイン駆動電位と略同じ第５の駆動電位又は前記ドレイン駆動電位よりも低い第６の駆動電位とし、
前記データ書込み回路は、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて前記第５の駆動電位を生成する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータを書込むことができる不揮発性メモリ（例えば、ＥＰＲＯＭ）のような半導体記憶装置に関するものである。
【背景技術】
【０００２】
図１６は、従来のＥＰＲＯＭの構成を概略的に示す図である（例えば、特許文献１参照）。また、図１７は、図１６のＥＰＲＯＭにおける４個のメモリセルの構成を概略的に示す図である。さらに、図１８及び図１９は、図１６のＥＰＲＯＭにおける問題点を説明するための図である。
【０００３】
図１６に示されるＥＰＲＯＭは、半導体基板に形成された複数のメモリセル１１（個々を区別して説明する場合には、符号１１ａ，１１ｂ，１１ｃ，１１ｄをも用いる。）を備えたメモリアレイ１００，…，１０ｎを有している。メモリアレイ１００，…，１０ｎが形成された半導体基板上の領域には、互いに平行に配置された複数のワード線ＷＬ０，…，ＷＬｎと、ワード線ＷＬ０，…，ＷＬｎに直交して配置された複数のドレイン線ＤＬ０，…，ＤＬｙ，ＤＬｚと、ワード線ＷＬ０，…，ＷＬｎに直交して配置された複数のソース線ＳＬ０，…，ＳＬｙ，ＳＬｚとが備えられている。図１７に示されるように、メモリセル１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）は、ゲートＧＡと、ドレインＤＲａ，ＤＲｂｃ，ＤＲｄと、ソースＳＯＵａｂ，ＳＯＵｃｄと、フローティングゲートＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄとを有する電界効果トランジスタで構成されている。複数のメモリセル１１のゲートは、複数のワード線ＷＬ０，…，ＷＬｎの一つに接続されている。複数のメモリセル１１のドレインのそれぞれは、複数のドレイン線ＤＬ０，…，ＤＬｚの一つに接続され、複数のメモリセル１１のソースのそれぞれは、複数のソース線ＳＬ０，…，ＳＬｚの一つに接続されている。なお、実際のＥＰＲＯＭは、デコード信号ＤＥＣ０，…，ＤＥＣｎを生成するためのアドレスデコーダ及びメモリセル１１に記憶されたデータを読出すためのセンスアンプ等の回路を有するが、これらの構成は図示していない。
【０００４】
各メモリアレイ１００，…，１０ｎにおいて、ドレイン線ＤＬ０，…，ＤＬｙ，ＤＬｚはそれぞれ、ＮＭＯＳトランジスタ１２０，…，１２ｙ１（又は１２ｙ２，），１２ｚ１（又は１２ｚ２）を介して、ドレイン駆動電位（書込み制御信号）ＭＣＤが供給される書込み制御線１３に接続されている。また、各メモリアレイ１００，…，１０ｎにおいて、偶数番目のＮＭＯＳトランジスタ１２０，１２２，…，１２ｙ１，１２ｚ１は、偶数選択信号ＳＥ０，…，ＳＥｎによりオン・オフ制御され、奇数番目のＮＭＯＳトランジスタ１２１，１２３，…，１２ｙ２，１２ｚ２は、奇数選択信号ＳＯ０，…，ＳＯｎによりオン・オフ制御される。また、各メモリアレイ１００，…，１０ｎにおいて、ソース線ＳＬ０，…，ＳＬｙ，ＳＬｚは、メモリアレイ選択信号ＳＳ０，…，ＳＳｎでオン・オフ制御されるＮＭＯＳトランジスタ１４０，…，１４ｙ，１４ｚを介して、ビット線ＢＬ０，…，ＢＬｙ，ＢＬｚに接続されている。
【０００５】
さらに、図１６に示されるＥＰＲＯＭは、各ワード線ＷＬ０，…，ＷＬｎに駆動信号を供給するワード線駆動回路２００，…，２０ｎと、書込み制御線１３にドレイン駆動電位ＭＣＤを供給する書込み制御回路３０と、ビット線ＢＬ０，…，ＢＬｙ，ＢＬｚに供給されるデータＢＬＡ１，ＢＬＡ２（ただし、ビット線ＢＬｙ，ＢＬｚに供給されるデータはＢＬＡ３，ＢＬＡ４で示す。）を供給するデータ書込み回路４０１，４０２（ただし、ビット線ＢＬｙ，ＢＬｚには、データ書込み回路４０３，４０４がデータＢＬＡ３，ＢＬＡ４を供給する。）と、リセット信号ＲＳＴを遅延させてリセット信号ＲＳＴ１として出力する遅延回路５０とを有している。なお、データ書込み回路４０３，４０４の入力としてはハイレベル（Ｈレベル）である電源電位ＶＣＣが与えられる。
【０００６】
ワード線駆動回路２００，…，２０ｎは、互いに同一の構成を持つ。ワード線駆動回路２００，…，２０ｎのそれぞれは、アドレスデコーダから与えられるデコード信号ＤＥＣ０，…，ＤＥＣｎにしたがって、ワード線ＷＬ０，…，ＷＬｎに対するワード線選択信号（ワード線駆動電位）を生成して出力する。ワード線駆動回路２００，…，２０ｎは、デコード信号ＤＥＣ０，…，ＤＥＣｎが“非選択”を示すローレベル（Ｌレベル）のときは、ワード線ＷＬ０，…，ＷＬｎにワード線選択信号として接地電位ＧＮＤを出力する。また、ワード線駆動回路２００，…，２０ｎは、デコード信号ＤＥＣ０，…，ＤＥＣｎが“選択”を示すＨレベルのときは、プログラムモード信号￣ＰＧＭ（本明細書において、「￣ＰＧＭ」は、上線（オーバーライン）付きの「ＰＧＭ」を示し、信号ＰＧＭの反転信号を意味する。また、図においては、「￣ＰＧＭ」を、上線付きの「ＰＧＭ」で表す。）にしたがって動作する。ワード線駆動回路２００，…，２０ｎはそれぞれ、データ書込み時に、ワード線選択信号としてプログラム電位ＶＰＰ（例えば、１０Ｖ）をワード線ＷＬ０，…，ＷＬｎに出力し、データ読出し時に、ワード線選択信号として電源電位ＶＣＣをワード線ＷＬ０，…，ＷＬｎに出力する。
【０００７】
データ書込み時には、書込み制御回路３０に入力されるリセット信号ＲＳＴはＬレベルとされる。このとき、書込み制御回路３０から出力されるドレイン駆動電位ＭＣＤは、プログラム電位ＶＰＰと制御電位ＶＲによって定まり、電位ＶＣＣ＋２Ｖｔｎ（ここで、Ｖｔｎは、ＮＭＯＳトランジスタの閾値電圧であり、約１Ｖである。）とする。また、データ読出し時には、リセット信号ＲＳＴはＨレベルとされる。このとき、書込み制御回路３０から出力されるドレイン駆動電位ＭＣＤは、接地電位ＧＮＤとなる。
【０００８】
データ書込み回路４０１，４０２，４０３，４０４は、互いに同一の構成を持つ。データ書込み回路４０１，４０２は、プログラムモード信号￣ＰＧＭをＬレベルにしてデータ書込み動作が指定されたときに、入力データＤ１，Ｄ２のＬレベル又はＨレベルにしたがって、ノードＮ４０から接地電位ＧＮＤ又は電源電位ＶＣＣの書込み信号ＢＬＡ１，ＢＬＡ２を出力する。また、プログラムモード信号￣ＰＧＭによって読出し動作が指定されているときは、データ書込み回路４０１，４０２のノードＮ４０はハイインピーダンス状態となるように構成されている。
【０００９】
例えば、データ書込み回路４０１は、入力データＤ１が与えられるインバータ４１と、このインバータ４１の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４２と、ＮＯＲゲート４２の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４３と、ノードＮ４０と接地電位ＧＮＤの間に接続されてＮＯＲゲート４３の出力信号により制御されるＮＭＯＳトランジスタ４４と、電源電位ＶＣＣとノードＮ４０の間に接続されてＮＯＲゲート４２の出力信号により制御されるＮＭＯＳトランジスタ４５と、ノードＮ４０と接地電位ＧＮＤの間に接続され、遅延回路５０から出力されるリセット信号ＲＳＴ１により制御されるＮＭＯＳトランジスタ４６とを有している。
【００１０】
データ書込み回路４０１，４０２から出力される書込み信号ＢＬＡ１，ＢＬＡ２は、コラム選択信号Ｙ０，Ｙ１，…で選択されるトランジスタ６０ａ，６０ｂ等を介して隣接するビット線ＢＬ０，ＢＬ１等に与えられる。
【００１１】
ワード線ＷＬｉ（ｉは０以上ｎ以下の整数）、偶数選択信号ＳＥｊ又は奇数選択信号ＳＯｊ（ｊは０以上ｎ以下の整数）、メモリアレイ選択信号ＳＳｊ、及びコラム選択信号Ｙｋ（ｋは０以上の整数）で選択されたメモリセル１１にデータとして論理値ロー（“Ｌ”と表記する。）を書込むときには、データ書込み回路４０１に入力されるデータＤ１をＬレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位Ｖｓは０Ｖとなる。そのため、メモリセル１１においてドレインからソースへ（例えば、図１７において、ドレインＤＲａからソースＳＯＵａｂへ）大きな電流Ｉａ１が流れ、この電流によって発生するアバランシェ・ホットキャリアによって、フローティングゲート（例えば、図１７において、フローティングゲートＦＧａ）への電子注入が行われる。
【００１２】
一方、ワード線ＷＬｉ、偶数選択信号ＳＥｊ又は奇数選択信号ＳＯｊ、メモリアレイ選択信号ＳＳｊ、及びコラム選択信号Ｙｋで選択されたメモリセル１１にデータとして論理値ハイ（“Ｈ”と表記する。）を書込むときには、入力データＤ２をＨレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位ＶｓはＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。そのため、メモリセル１１においてドレインからソースへ（例えば、図１７において、ドレインＤＲｄからソースＳＯＵｃｄへ）は比較的小さな電流Ｉｄ１しか流れず、アバランシェ・ホットキャリアによるフローティングゲート（例えば、図１７において、フローティングゲートＦＧｄ）への電子注入は行われない。
【００１３】
上記した従来のＥＰＲＯＭにおいては、コラム選択信号Ｙｋによって隣接する２本のビット線ＢＬｋ，ＢＬｋ＋１が同時に選択される。選択されたビット線ＢＬｋ，ＢＬｋ＋１に接続された２つのメモリセル１１のそれぞれには、データ書込み回路（例えば、データ書込み回路４０１，４０２）から出力されたデータ（例えば、データＢＬＡ１，ＢＬＡ２）が書込まれる。図１６において、ワード線ＷＬｎ、偶数選択信号ＳＥ０、メモリアレイ選択信号ＳＳ０、及びコラム選択信号Ｙ０で選択されたメモリセル１１ａ，１１ｄには、それぞれデータＢＬＡ１，ＢＬＡ２が同時に書込まれる。例えば、メモリアレイ選択信号ＳＳ０によりメモリセル１００が選択され、ワード線駆動回路２０ｎによりワード線ＷＬｎが選択され、コラム選択信号Ｙ０によりビット線ＢＬ０，ＢＬ１が選択され、偶数選択信号ＳＥ０によりドレイン線ＤＬ０，ＤＬ２，…が選択されたときに、ドレイン線ＤＬ０から、メモリセル１１ａ、ソース線ＳＬ０、ＮＭＯＳトランジスタ１４０、及びビット線ＢＬ０を通して電流が流れ、その結果、メモリセル１１ａのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されず（論理値“Ｈ”の場合）、ドレイン線ＤＬ２から、メモリセル１１ｄ、ソース線ＳＬ１、ＮＭＯＳトランジスタ１４１、及びビット線ＢＬ１通を通して電流が流れ、その結果、メモリセル１１ｄのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されない（論理値“Ｈ”の場合）。
【００１４】
【特許文献１】特開２０００−３３１４８６号公報（図１、図３、及び段落００１５ー００２７）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記した従来のＥＰＲＯＭにおいては、データ書込み回路４０１，４０２に入力されるプログラムモード信号￣ＰＧＭがＨレベルであると、ＮＯＲゲート４２，４３の出力はいずれもＬレベルとなり、ＮＭＯＳトランジスタ４４，４５はいずれもオフとなり、その結果、データ書込み回路４０１，４０２の出力（すなわち、ノードＮ４０）はハイインピーダンス状態となる。このとき、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄから接地電位ＧＮＤへの電流パスが存在しないので、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄが論理値“Ｈ”の状態にある場合には、図１８に示されるように、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄを介してドレイン線ＤＬ０，ＤＬ１，ＤＬ２、ソース線ＳＬ０，ＳＬ１、及びビット線ＢＬ０，ＢＬ１は、ドレイン駆動電位ＭＣＤ、すなわち、ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）まで上昇する。
【００１６】
ここで、メモリセル１１ａに論理値“Ｌ”を書込み、メモリセル１１ｄに論理値“Ｈ”を書込むときには、データ書込み回路４０１，４０２に入力されるプログラムモード信号￣ＰＧＭをＬレベルとし、データ書込み回路４０１から出力される書込み信号ＢＬＡ１をＬレベルとし、データ書込み回路４０２から出力される書込み信号ＢＬＡ２をＨレベルとする。すると、図１９に示されるように、ビット線ＢＬ０及びソースＳＯＵａｂは、接地電位ＧＮＤ（＝０Ｖ）となり、ビット線ＢＬ１及びソースＳＯＵｃｄは、電位ＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。このとき、矢印Ｉａ２で示されるように、ドレインＤＲａからＧＮＤ電位のソースＳＯＵａｂに電流が流れ、アバランシェ・ホットキャリアによって、フローティングゲートＦＧａへの電子注入が行われ、メモリセル１１ａに論理値“Ｌ”が書き込まれる。また、ドレインＤＲｄから電位ＶＣＣ−ＶｔｎのソースＳＯＵｃｄには小さな電流Ｉｄ２しか流れず、アバランシェ・ホットキャリアによって、フローティングゲートＦＧｄへの電子注入が行われず、メモリセル１１ｄに論理値“Ｈ”が書き込まれる。
【００１７】
しかしながら、図１９に示されるようなメモリセル１１ａ，１１ｄへのデータ書込み前に（図１８のときに）ビット線ＢＬ１及びドレイン線ＤＬ１に充電されていた電荷（電位ＶＣＣ＋２Ｖｔｎ）が、データ書込みのときに、例えば、メモリセル１１ｂを介して、ＧＮＤレベルのソース線ＳＬ０及びビット線ＢＬ０を通して放電される。この放電電流（例えば、図１９における電流Ｉｂ）により、メモリセル１１ｂのフローティングゲートＦＧｂへの電子注入が発生し、選択されていないメモリセル１１ｂへのデータの誤書込みが生じる場合がある。また、フローティングゲートへの電子注入によりメモリセルの閾値電圧Ｖｔが上昇した場合には、アクセス遅延や動作電源電位の範囲が変化するという不具合が発生することがある。
【００１８】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、データの誤書込みやアクセス遅延等の発生しない半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体記憶装置は、
複数のワード線と、
複数のドレイン線と、
複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
第１の制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
前記第１の制御信号よりも遅れて与えられる第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記第２の制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記第２の制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記書込み制御回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記第２の制御信号が与えられていないときには、前記ドレイン駆動電位を低レベルにして出力し、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに、前記選択されたメモリセルに書込むべきデータの論理値に対応して前記ドレイン駆動電位と略同じ又は前記ドレイン駆動電位よりも低い書込み電位を生成し、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与え、前記第２の制御信号でデータ書込み動作が指示されていないときには、前記書込み制御回路から出力される当該低レベルの前記ドレイン駆動電位に基づいてソース駆動電位を生成し、前記ソース線を介して前記メモリセルに与え、
前記データ書込み回路は、前記第２の制御信号でデータ書込み動作が指示されたときに前記ソース駆動電位として与えられる前記ドレイン駆動電位と略同じ当該書込み電位を、前記書込み制御回路から出力される前記ドレイン駆動電位に基づいて生成するものである。
【発明の効果】
【００２０】
本発明では、データ書込み動作を指示する第１の制御信号（プログラムモード信号）よりもタイミングが遅れた第２の制御信号を、ワード線駆動回路と書込み制御回路に与えると共に、この書込み制御回路で生成されるデータ書込み用の高レベルの制御電位をデータ書込み回路に与えるようにしている。これにより、書込むべきデータがデータ書込み回路に与えられたときには、選択されたメモリセルも選択されていないメモリセルも、ドレインとソースの電位がほぼ接地電位となる。その後、第２の制御信号によってワード線駆動回路からデータ書込み用の高レベルの選択信号が出力されると共に、書込み制御回路からデータ書込み用の高レベルの制御電位が生成されてデータ書込み回路に与えられる。したがって、データ書込み対象でないメモリセルのドレインとソースの間に高電位が印加されることがなくなり、誤書込みやメモリセルの閾値電圧の変動の原因をなくすことができるという効果がある。
【発明を実施するための最良の形態】
【００２１】
第１の実施形態
図１は、本発明の第１の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図１において、図１６に示される構成と同一又は対応する構成には、同じ符号を付す。また、図２は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。さらに、図３乃至図５は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１〜３）である。
【００２２】
第１の実施形態に係るＥＰＲＯＭは、半導体基板に形成された複数のメモリセル１１（個々を区別して説明する場合には、符号１１ａ，１１ｂ，１１ｃ，１１ｄをも用いる。）を備えたメモリアレイ１００，…，１０ｎを有している。メモリアレイ１００，…，１０ｎが形成された半導体基板上の領域には、複数のワード線ＷＬ０，…，ＷＬｎと、複数のドレイン線ＤＬ０，…，ＤＬｙ，ＤＬｚと、複数のソース線ＳＬ０，…，ＳＬｙ，ＳＬｚとが備えられている。
【００２３】
メモリセル１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）は、ゲート（例えば、図３のゲートＧＡ）と、ドレイン（例えば、図３のドレインＤＲａ，ＤＲｂｃ，ＤＲｄ）と、ソース（例えば、図３のソースＳＯＵａｂ，ＳＯＵｃｄ）と、フローティングゲート（例えば、図３のＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄ）とを有する電界効果トランジスタで構成されている。
【００２４】
複数のメモリセル１１のゲートは、複数のワード線ＷＬ０，…，ＷＬｎの一つに接続されている。複数のメモリセル１１のドレインのそれぞれは、複数のドレイン線ＤＬ０，…，ＤＬｙ，ＤＬｚの一つに接続され、複数のメモリセル１１のソースのそれぞれは、複数のソース線ＳＬ０，…，ＳＬｚの一つに接続されている。なお、ＥＰＲＯＭは、デコード信号ＤＥＣ０，…，ＤＥＣｎを生成するためのアドレスデコーダ及びメモリセル１１に記憶されたデータを読出すためのセンスアンプ等の回路を有するが、これらの構成は図示していない。
【００２５】
各メモリアレイ１００，…，１０ｎにおいて、ドレイン線ＤＬ０，…，ＤＬｙ，ＤＬｚはそれぞれ、ＮＭＯＳトランジスタ１２０，…，１２ｙ１（又は１２ｙ２，），１２ｚ１（又は１２ｚ２）を介して、ドレイン駆動電位ＭＣＤが供給される書込み制御線１３に接続されている。また、各メモリアレイ１００，…，１０ｎにおいて、偶数番目のＮＭＯＳトランジスタ１２０，１２２，…，１２ｙ１，１２ｚ１はそれぞれ、偶数選択信号ＳＥ０，…，ＳＥｎによりオン・オフ制御され、奇数番目のＮＭＯＳトランジスタ１２１，１２３，…，１２ｙ２，１２ｚ２はそれぞれ、奇数選択信号ＳＯ０，…，ＳＯｎによりオン・オフ制御される。また、各メモリアレイ１００，…，１０ｎにおいて、ソース線ＳＬ０，…，ＳＬｚはそれぞれ、メモリアレイ選択信号ＳＳ０，…，ＳＳｎでオン・オフ制御されるＮＭＯＳトランジスタ１４０，…，１４ｙ，１４ｚを介して、ビット線ＢＬ０，…，ＢＬｙ，ＢＬｚに接続されている。
【００２６】
さらに、第１の実施形態に係るＥＰＲＯＭは、各ワード線ＷＬ０，…，ＷＬｎに駆動信号を供給するワード線駆動回路２００，…，２０ｎと、書込み制御線１３にドレイン駆動電位ＭＣＤを供給する書込み制御回路３０Ａと、ビット線ＢＬ０，…，ＢＬｙ，ＢＬｚに供給されるデータＢＬＡ１，ＢＬＡ２（ただし、ビット線ＢＬｙ，ＢＬｚに供給されるデータはＢＬＡ３，ＢＬＡ４で示す。）を供給するデータ書込み回路４０Ａ１，４０Ａ２（ただし、ビット線ＢＬｙ，ＢＬｚには、データ書込み回路４０Ａ３，４０Ａ４がデータＢＬＡ３，ＢＬＡ４を供給する。）とを有している。
【００２７】
ワード線駆動回路２００，…，２０ｎは、互いに同一の構成を持つ。ワード線駆動回路２００，…，２０ｎのそれぞれは、アドレスデコーダから与えられるデコード信号ＤＥＣ０，…，ＤＥＣｎにしたがって、ワード線ＷＬ０，…，ＷＬｎに対するワード線選択信号を生成して出力する。ワード線駆動回路２００，…，２０ｎは、デコード信号ＤＥＣ０，…，ＤＥＣｎが“非選択”を示すＬレベルのときは、ワード線ＷＬ０，…，ＷＬｎにワード線選択信号として接地電位ＧＮＤを出力する。また、ワード線駆動回路２００，…，２０ｎは、デコード信号ＤＥＣ０，…，ＤＥＣｎが“選択”を示すＨレベルのときは、プログラムモード信号￣ＰＧＭにしたがって動作する。ワード線駆動回路２００，…，２０ｎはそれぞれ、データ書込み時に、プログラム電位ＶＰＰ（例えば、１０Ｖ）をワード線ＷＬ０，…，ＷＬｎに出力し、データ読出し時に、電源電位ＶＣＣ（例えば、４Ｖ）をワード線ＷＬ０，…，ＷＬｎに出力する。
【００２８】
書込み制御回路３０Ａは、基準電位発生部３１を有しており、ワード線駆動回路２００，…，２０ｎに入力される制御信号と同じ制御信号ＣＯＮによって制御される。データ書込み時には、書込み制御回路３０Ａに入力される制御信号ＣＯＮはＬレベルとされる。書込み制御回路３０Ａは、制御信号ＣＯＮがＬレベルのときに、電位ＶＣＣ＋２Ｖｔｎ（ここで、Ｖｔｎは、ＮＭＯＳトランジスタの閾値電圧であり、約１Ｖである。）のドレイン駆動電位ＭＣＤ（例えば、６Ｖ）を出力し、制御信号ＣＯＮがＨレベルのときには、例えば、０．８Ｖのドレイン駆動電位ＭＣＤを出力する。
【００２９】
データ書込み回路４０Ａ１，４０Ａ２，４０Ａ３，４０Ａ４は、互いに同一の構成を持つ。データ書込み回路４０Ａ１，４０Ａ２，４０Ａ３，４０Ａ４は、プログラムモード信号￣ＰＧＭをＬレベルにしてデータ書込み動作が指定されたときに、入力データＤ１，Ｄ２のＬレベル又はＨレベルにしたがって（ただし、データ書込み回路４０Ａ３，４０Ａ４の入力データはＶＣＣである。）、ノードＮ４０から接地電位ＧＮＤ又は電源電位ＶＣＣの書込み信号ＢＬＡ１，ＢＬＡ２（又はＢＬＡ３，ＢＬＡ４）を出力する。また、プログラムモード信号￣ＰＧＭをＨレベルにして読出し動作が指定されているときは、データ書込み回路４０Ａ１，４０Ａ２，４０Ａ３，４０Ａ４のノードＮ４０はハイインピーダンス状態となるように構成されている。
【００３０】
例えば、データ書込み回路４０Ａ１は、入力データＤ１が与えられるインバータ４１と、このインバータ４１の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４２と、ＮＯＲゲート４２の出力信号とプログラムモード信号￣ＰＧＭの否定的論理和を出力するＮＯＲゲート４３と、ノードＮ４０と接地電位ＧＮＤの間に接続されてＮＯＲゲート４３の出力信号により制御されるＮＭＯＳトランジスタ４４と、電源電位ＶＣＣとノードＮ４０の間に接続されてＮＯＲゲート４２の出力信号により制御されるＮＭＯＳトランジスタ４５とを有している。
【００３１】
データ書込み回路４０Ａ１，４０Ａ２から出力される書込み信号ＢＬＡ１，ＢＬＡ２は、コラム選択信号Ｙ０，Ｙ１，…で選択されるトランジスタ６０ａ，６０ｂ等を介して隣接するビット線ＢＬ０，ＢＬ１等に与えられる。
【００３２】
ワード線ＷＬｉ、偶数選択信号ＳＥｊ又は奇数選択信号ＳＯｊ、メモリアレイ選択信号ＳＳｊ、及びコラム選択信号Ｙｋで選択されたメモリセル１１にデータとして論理値“Ｌ”を書込むときには、データ書込み回路４０Ａ２に入力されるデータＤ２をＬレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位Ｖｓは０Ｖとなる。そのため、メモリセル１１においてドレインからソースへ（例えば、図５において、ドレインＤＲｄからソースＳＯＵｃｄへ）大きな電流Ｉｄ３が流れ、この電流によって発生するアバランシェ・ホットキャリアによって、フローティングゲート（例えば、図５において、フローティングゲートＦＧｄ）への電子注入が行われる。
【００３３】
一方、ワード線ＷＬｉ、偶数選択信号ＳＥｊ又は奇数選択信号ＳＯｊ、メモリアレイ選択信号ＳＳｊ、及びコラム選択信号Ｙｋで選択されたメモリセル１１にデータとして論理値“Ｈ”を書込むときには、入力データＤ１をＨレベルにする。このとき、メモリセル１１のゲート電位Ｖｇは１０Ｖ、ドレイン電位ＶｄはＶＣＣ＋２Ｖｔｎ（＝６Ｖ）、ソース電位ＶｓはＶＣＣ−Ｖｔｎ（＝３Ｖ）となる。そのため、メモリセル１１においてドレインからソースへ（例えば、図５において、ドレインＤＲａからソースＳＯＵａｂへ）は比較的小さな電流しか流れず、アバランシェ・ホットキャリアによるフローティングゲート（例えば、図５において、フローティングゲートＦＧａ）への電子注入は行われない。
【００３４】
上記した第１の実施形態に係るＥＰＲＯＭにおいては、コラム選択信号Ｙｋによって隣接する２本のビット線ＢＬｋ，ＢＬｋ＋１が同時に選択される。選択されたビット線ＢＬｋ，ＢＬｋ＋１に接続された２つのメモリセル１１のそれぞれには、データ書込み回路（例えば、データ書込み回路４０Ａ１，４０Ａ２）から出力されたデータ（例えば、データＢＬＡ１，ＢＬＡ２）が書込まれる。図１において、ワード線ＷＬｎ、偶数選択信号ＳＥ０、メモリアレイ選択信号ＳＳ０、及びコラム選択信号Ｙ０で選択されたメモリセル１１ａ，１１ｄには、それぞれデータＢＬＡ１，ＢＬＡ２が同時に書込まれる。例えば、メモリアレイ選択信号ＳＳ０によりメモリセル１００が選択され、ワード線駆動回路２０ｎによりワード線ＷＬｎが選択され、コラム選択信号Ｙ０によりビット線ＢＬ０，ＢＬ１が選択され、偶数選択信号ＳＥ０によりドレイン線ＤＬ０，ＤＬ２，…が選択されたときに、ドレイン線ＤＬ０から、メモリセル１１ａ、ソース線ＳＬ０、ＮＭＯＳトランジスタ１４０、及びビット線ＢＬ０通を通して電流が流れ、その結果、メモリセル１１ａのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されず（論理値“Ｈ”の場合）、ドレイン線ＤＬ２から、メモリセル１１ｄ、ソース線ＳＬ１、ＮＭＯＳトランジスタ１４１、及びビット線ＢＬ１通を通して電流が流れ、その結果、メモリセル１１ｄのフローティングゲートに電荷が蓄積され（論理値“Ｌ”の場合）又は蓄積されない（論理値“Ｈ”の場合）。
【００３５】
データ書込み回路４０Ａ１，４０Ａ２に入力されるプログラムモード信号￣ＰＧＭをＨレベルにすると、ＮＯＲゲート４２，４３の出力はいずれもＬレベルとなり、ＮＭＯＳトランジスタ４４，４５はいずれもオフとなり、その結果、データ書込み回路４０Ａ１，４０Ａ２の出力（すなわち、ノードＮ４０）はハイインピーダンス状態となる。このとき、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄから接地電位ＧＮＤへの電流パスが存在しないので、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄが論理値“Ｈ”の状態にある場合、メモリセル１１ａ，１１ｂ，１１ｃ，１１ｄを介してドレイン線ＤＬ０，ＤＬ１，ＤＬ２、ソース線ＳＬ０，ＳＬ１、及びビット線ＢＬ０，ＢＬ１は、ドレイン駆動電位ＭＣＤ、すなわち、ＶＣＣ＋２Ｖｔｎまで上昇する。
【００３６】
ここで、メモリセル１１ａに論理値“Ｈ”を書込み、メモリセル１１ｄに論理値“Ｌ”を書込むときには、データ書込み回路４０１，４０２に入力されるプログラムモード信号￣ＰＧＭをＬレベルとし、データ書込み回路４０１から出力される書込み信号ＢＬＡ１をＨレベルとし、データ書込み回路４０２から出力される書込み信号ＢＬＡ２をＬレベルとする。すると、ビット線ＢＬ０の電位は、ＶＣＣ−Ｖｔｎとなり、ビット線ＢＬ１の電位は、ＧＮＤとなる。このとき、図５に矢印Ｉｄ３で示されるように、ドレインＤＲｄからＧＮＤ電位のソースＳＯＵｃｄに電流が流れ、アバランシェ・ホットキャリアによって、フローティングゲートＦＧｄへの電子注入が行われ、メモリセル１１ｄに論理値“Ｌ”が書き込まれる。また、ドレインＤＲａから電位（ＶＣＣ−Ｖｔｎ）のソースＳＯＵａｂに小さな電流しか流れず、アバランシェ・ホットキャリアによって、フローティングゲートＦＧａへの電子注入が行われず、メモリセル１１ａに論理値“Ｈ”が書き込まれる。
【００３７】
次に、図２乃至図５を用いて、は、第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明する。
【００３８】
まず、図２における時刻ｔ０において、プログラムモード信号￣ＰＧＭと制御信号ＣＯＮは、共にＨレベルに設定されている。時刻ｔ０において、アドレスデコーダ（図示せず）に書込み対象のアドレスを指定するアドレス信号ＡＤＲが与えられる。アドレス信号ＡＤＲを受け取ったアドレスデコーダは、書込み対象のアドレスを含むメモリアレイ（すなわち、メモリアレイ１００，…，１０ｎのいずれか）を選択するためのメモリアレイ選択信号（すなわち、メモリアレイ選択信号ＳＳ０，…，ＳＳｎのいずれか）を選択する（すなわち、Ｈレベルにする）。また、アドレス信号ＡＤＲを受け取ったアドレスデコーダは、選択されたメモリアレイ（例えば、メモリアレイ１００）における１つのワード線（例えば、ワード線ＷＬｎ）を選択する（すなわち、Ｈレベルにする）ためのデコード信号（例えば、デコード信号ＤＥＣｎ）をワード線駆動回路（例えば、ワード線駆動回路２０ｎ）に与える。
【００３９】
メモリアレイ選択信号ＳＳ０が選択される（すなわち、Ｈレベルになる）と、選択されたメモリアレイ１００のＮＭＯＳトランジスタ１４０，…，１４ｚがオンになり、選択されたメモリアレイ１００のソース線ＳＬ０，…，ＳＬｚはそれぞれ、ＮＭＯＳトランジスタ１４０，…，１４ｚを介してビット線ＢＬ０，…，ＢＬｚに接続される。一方、選択されていないメモリアレイ１０１，…，１０ｎは、ビット線ＢＬ０，…，ＢＬｚから電気的に切り離される。
【００４０】
また、ワード線駆動回路２０ｎは、選択されたワード線ＷＬｎにワード線選択信号（ワード線駆動電位）として電源電位ＶＣＣ（例えば、４Ｖ）を供給し、これによって、ワード線ＷＬｎに接続されたメモリセル１１のコントロールゲートに電源電位ＶＣＣが共通に印加される。なお、選択されていないワード線ＷＬ０，…，ＷＬｎー１の電位は、接地電位ＧＮＤとなる。
【００４１】
さらに、書込み制御回路３０Ａは、選択されたメモリセル１１のドレインに、ドレイン駆動電位ＭＣＤとして、例えば、０．８Ｖの駆動電位を印加する。
【００４２】
また、時刻ｔ０においては、プログラムモード信号￣ＰＧＭはＨレベルであり、データ書込み回路４０Ａ１，４０Ａ２，４０Ａ３，４０Ａ４からの出力ノードＮ４０の電位ＢＬＡ１，ＢＬＡ２，ＢＬＡ３，ＢＬＡ４はハイインピーダンス（Ｈ．Ｉ．）状態であり、ノードＮ４０に接続されたビット線（例えば、ビット線ＢＬ０，ＢＬ１）及びソース線（例えば、ビット線ＳＬ０，ＳＬ１）もハイインピーダンス（Ｈ．Ｉ．）状態である。
【００４３】
時刻ｔ１において、プログラムモード信号￣ＰＧＭがＨレベルからＬレベルに切り替えられる。このとき、制御信号ＣＯＮは、Ｈレベルのままである。プログラムモード信号￣ＰＧＭがＬレベルになると、データ書込み回路４０Ａ１，４０Ａ２の出力側は、ハイインピーダンス状態ではなくなり、論理値“Ｈ”又は“Ｌ”のいずれかを示す入力データＤ１，Ｄ２に対応して、接地電位ＧＮＤ又はドレイン駆動電位ＭＣＤ（＝０．８Ｖ）を出力する。ただし、この時点では、データ書込み回路４０Ａ１，４０Ａ２はデータバスに接続されていないので、入力データＤ１，Ｄ２はプルアップされてＨレベルを呈し、書込み信号ＢＬＡ１，ＢＬＡ２はドレイン駆動電位ＭＣＤと同じ０．８Ｖとなる（図３参照）。したがって、書込み対象のメモリセル１１ａ，１１ｄだけでなく、これらに隣接するメモリセル１１ｂ，１１ｃも、ドレインとソースの電位が接地電位ＧＮＤに近い電位となる。
【００４４】
時刻ｔ２において、入出力バッファ（図示せず）を通して、書込みの対象となる入力データＤ１（例えば、Ｈレベル），Ｄ２（例えば、Ｌレベル）が、それぞれデータ書込み回路４０Ａ１，４０Ａ２に与えられる。Ｈレベルの入力データＤ１が与えられたデータ書込み回路４０Ａ１の書込みデータ信号ＢＬＡ１は、ドレイン駆動電位ＭＣＤのままである。Ｌレベルの入力データＤ２が与えられたデータ書込み回路４０Ａ２の書込みデータ信号ＢＬＡ２は、接地電位ＧＮＤとなる（図４参照）。
【００４５】
時刻ｔ３において、制御信号ＣＯＮがＬレベルになる。このとき、ワード線駆動回路２０ｎ内のＮＭＯＳトランジスタ２１がオフになり、ワード線駆動回路２０ｎからワード線ＷＬｎに出力されるワード線選択信号は、電位ＶＣＣ（＝４Ｖ）から、プログラム電位ＶＰＰ（＝１０Ｖ）に切り替わる。また、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤは、基準電位発生部３１により０．８Ｖから電位ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）に上昇し、このドレイン駆動電位ＭＣＤが選択されたメモリセル１１ａ，１１ｄのドレインと、データ書込み回路４０Ａ１，４０Ａ２に与えられる（図５参照）。したがって、データ書込み回路４０Ａ１，４０Ａ２からビット線ＢＬ０，ＢＬ１にそれぞれ出力される書込み電位ＢＬＡ１，ＢＬＡ２は、入力データＤ１，Ｄ２に対応して、それぞれドレイン駆動電位ＭＣＤ（すなわち、ＶＣＣ＋２Ｖｔｎ）及び接地電位ＧＮＤとなる。
【００４６】
これにより、アドレス信号ＡＤＲで選択され、Ｌレベルの入力データＤ２を書込むように指定されたメモリセル１１ｄには、コントロールゲートにプログラム電位ＶＰＰ（＝１０Ｖ）、ドレインにドレイン駆動電位ＭＣＤ（＝６Ｖ）、ソースに接地電位ＧＮＤ（＝０Ｖ）が、それぞれ印加される。このメモリセル１１ｄでは、コントロールゲートとソースの間の電位が高電位（１０Ｖ）、かつ、ドレインとソースの間の電位が高電位（６Ｖ）になるので、ドレインとソースの間に流れる電子（図５の電流Ｉｄ３）の一部が、その高電界によって加速されてエネルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越えてフローティングゲートに注入される。
【００４８】
また、時刻ｔ２（図４）においてドレイン線ＤＬ１の電位は０．８Ｖであり帯電電荷がわずかであるので、時刻ｔ３〜ｔ４（図５）において、ドレイン線ＤＬ１から大きな電流が流れ出ることはなく、選択されていないメモリセル（例えば、１１ｂ）に対する誤書込みは生じない。
【００４９】
時刻ｔ４において、データ書込みに必要な時間が経過すると、プログラムモード信号￣ＰＧＭがＬレベルからＨレベルになり、制御信号ＣＯＮがＬレベルからＨレベルになる。また、アドレス信号ＡＤＲは、他のアドレスに切替えられる。制御信号ＣＯＮがＨレベルになると、書込み制御回路３０Ａの出力電位は、０．８Ｖとなる。これにより、書込み制御線１３上に蓄積されていた電荷の放電が開始され、ドレイン駆動電位ＭＣＤは一定の時定数にしたがって低下する。ドレイン駆動電位ＭＣＤが低下すると、これに伴ってデータ書込み回路４０Ａ１，４０Ａ２の出力電位も低下し、ビット線ＢＬの電位も低下する。
【００５０】
以上説明したように、第１の実施形態に係るＥＰＲＯＭは、外部から与えられるプログラムモード信号￣ＰＧＭ及び制御信号ＣＯＮによって、ワード線駆動回路２００，…，２０ｎから出力されるワード線の選択信号ＷＬ０，…，ＷＬｎと、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤの電位の切り替わりタイミングを制御することにより、書込み対象のメモリセル１１ａ，１１ｄにデータを書込む（書込み対象のメモリセルのソースとドレイン間に高電位を印加する）前に、隣接するメモリセル１１ｂ，１１ｃのドレインとソースの電位を接地電位ＧＮＤに近い電位にするようにしている。これにより、データ書込み時に書込み対象となっていないメモリセル１１ｂ，１１ｃのドレインとソース間に高電位が印加されることがなくなり、放電電流が流れることに起因するデータの誤書込みが発生したり、メモリセルの閾値電圧Ｖｔが上昇してアクセス遅延や動作電源電位の範囲が変化するという不具合を回避することができる。
【００５１】
第２の実施形態
図６は、本発明の第２の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図６において、図１又は図１６と同一又は対応する構成には、同じ符号を付す。また、図７は、第２の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。
【００５２】
第２の実施形態に係るＥＰＲＯＭは、遅延回路５０を設け、この遅延回路５０によってプログラムモード信号￣ＰＧＭを遅延させ、その遅延させた信号を制御信号ＣＯＮ１として、ワード線駆動回路２００，…，２０ｎ及び書込み制御回路３０Ａに与えるようにしている点が、上記第１の実施形態に係るＥＰＲＯＭと相違する。遅延回路５０は、抵抗、キャバシタ、バッファ等で構成され、その遅延量は、図２における時刻ｔ１から時刻ｔ３までに相当する時間に設定されている。図６に示されるように、遅延回路５０は、例えば、インバータ５１ａ及び５１ｂ、抵抗５２、キャパシタ５３、インバータ５４ａ及び５４ｂから構成される。ただし、遅延回路５０の構成は、図示のものに限定されない。
【００５３】
図７に示されるように、第２の実施形態に係るＥＰＲＯＭのデータ書込み動作時の信号波形は、図２の制御信号ＣＯＮを制御信号ＣＯＮ１と読み替えればほぼ同様である。ただし、制御信号ＣＯＮ１は、時刻ｔ１４においてＨレベルにならず、所定の遅延時間の後にＨレベルとなる。
【００５４】
なお、プログラムモード信号￣ＰＧＭがＬレベルになったときに一定時間遅れて制御信号ＣＯＮ１をＬレベルにし、このプログラムモード信号￣ＰＧＭがＨレベルのときには常にＨレベルの制御信号ＣＯＮ１を出力するような論理回路を追加することにより、図７の制御信号ＣＯＮと同じタイミングの制御信号を生成することもできる。
【００５５】
以上説明したように、第２の実施形態に係るＥＰＲＯＭは、プログラムモード信号￣ＰＧＭを遅延させて制御信号ＣＯＮ１を生成する遅延回路５０を有しているので、外部の制御信号ＣＯＮを必要とせずに、第１の実施形態に係るＥＰＲＯＭと同様の利点を得ることができる。なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００５６】
第３の実施形態
図８は、本発明の第３の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図８において、図１、図６、又は図１６と同一又は対応する構成には、同じ符号を付す。また、図９は、第３の実施形態に係るＥＰＲＯＭの制御信号生成回路７０の構成を示す回路図である。
【００５７】
第３の実施形態に係るＥＰＲＯＭは、制御信号生成回路７０を設け、この制御信号生成回路７０によって制御信号ＣＯＮを生成して、ワード線駆動回路２００，…，２０ｎ及び書込み制御回路３０Ａに与えるようにしている点が、上記第１の実施形態に係るＥＰＲＯＭと相違する。制御信号生成回路７０は、データ書込み回路４０Ａ１，４０Ａ２内の信号を用いて、ワード線駆動回路２００，…，２０ｎと書込み制御回路３０Ａに与えるための制御信号ＣＯＮを生成する。
【００５８】
図９に示されるように、制御信号生成回路７０は、データ書込み回路４０Ａ１，４０Ａ２の内部のＮＯＲゲート４３から出力される信号Ｓ４３の論理和の否定をとるＮＯＲゲート７１と、このＮＯＲゲート７１の出力側に接続されたインバータ７２及び７３（これらで遅延回路を構成している。）とを有している。そして、この遅延回路から制御信号ＣＯＮが出力される。
【００５９】
第３の実施形態に係るＥＰＲＯＭにおいては、有効な入力データＤ１，Ｄ２が与えられるまで、すなわち、図２における時刻ｔ０〜ｔ２の間は、各データ書込み回路４０Ａ１，４０Ａ２から出力される信号Ｓ４３はＬレベルである。したがって、ＮＯＲゲート７１から出力される信号Ｓ７１と制御信号ＣＯＮはＨレベルとなる。
【００６０】
時刻ｔ２において、有効な入力データＤ１，Ｄ２が与えられ、かつ、その入力データＤ１，Ｄ２の内の少なくとも一方がＬレベルである場合には、ＮＯＲゲート７１から出力される信号Ｓ７１がＬレベルとなる。そして、信号Ｓ７１はインバー夕７２及び７３で遅延され、時刻ｔ３に制御信号ＣＯＮがＬレベルとなって出力される。第３の実施形態に係るＥＰＲＯＭにおいて、上記以外の動作は、上記第２の実施形態の場合と同様である。
【００６１】
なお、有効な入力データＤ１，Ｄ２が共にＨレベルの場合は、制御信号ＣＯＮはＨレベルのままで、Ｌレベルにはならない。したがって、この場合はメモリセルに対する書込み動作（すなわち、フローティングゲートに対する電荷注入による論理値“Ｌ”のデータの書込み動作）は行われない。しかし、メモリセルに電荷が注入されないことは、論理値“Ｈ”のデータが書込まれることを意味する。
【００６２】
以上説明したように、第３の実施形態に係るＥＰＲＯＭにおいては、入力データＤ１，Ｄ２の内の少なくとも一方がＬレベルであるときに、データ入力から所定の時間だけ遅れて制御信号ＣＯＮを出力するように構成している。これにより、入力データがすべてＨレベルの場合にはデータ書込み動作が行われない。このため、第３の実施形態に係るＥＰＲＯＭにおいては、第２の実施形態と同様の利点に加えて、無駄な書込み電位の印加がなくなり、メモリセルのストレスが減少するという利点がある。
【００６３】
第４の実施形態
図１０は、本発明の第４の実施形態に係る半導体記憶装置であるＥＰＲＯＭの構成を概略的に示す図である。図１０において、図１、図６、図８、又は図１６と同一又は対応する構成には、同じ符号を付す。また、図１１は、第４の実施形態に係るＥＰＲＯＭのデータ書込み回路４０Ｃの構成を示す回路図である。
【００６４】
第４の実施形態に係るＥＰＲＯＭは、データ書込み回路４０Ｃの構成が、上記第１の実施形態に係るＥＰＲＯＭと相違する。第４の実施形態におけるデータ書込み回路４０Ｃは、図１に示されるデータ書込み回路４０Ａ１のノードＮ４０と接地電位ＧＮＤの間に、ＮＭＯＳトランジスタ４５よりも相互コンダクタンスｇｍが十分に小さなＮＭＯＳトランジスタ４７を接続し、このＮＭＯＳトランジスタ４７のゲートにＮＯＲゲート４２の出力信号を与えるように構成したものである。
【００６５】
なお、このデータ書込み回路４０Ｃを用いたＥＰＲＯＭでは、ワード線駆動回路２０１，…，２０ｎと書込み制御回路３０Ａへ与える制御信号ＣＯＮに代えて、プログラムモード信号￣ＰＧＭが用いられる。
【００６６】
図１２は、第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。また、図１３乃至図１５は、第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１〜３）である。
【００６７】
データ書込み動作が行われていないときには、プログラムモード信号￣ＰＧＭは、Ｈレベルに設定されている。
【００６８】
データ書込み動作が開始されると、図１２の時刻ｔ２０において、書込み対象のアドレスを指定するアドレス信号ＡＤＲがアドレスデコーダに与えられ、このアドレスデコーダから、例えば、メモリアレイ選択信号ＳＳ０と偶数選択信号ＳＥ０がメモリアレイ１００に与えられ、ワード線ＷＬ０を選択するデコード信号ＤＥＣ０がワード線駆動回路２００に与えられる。これにより、選択されたメモリアレイ１００がビット線ＢＬ０，…，ＢＬｙ，ＢＬｚに接続され、選択されていないメモリアレイ１０１，…１０ｎは、このビット線ＢＬ０，…，ＢＬｙ，ＢＬｚから電気的に切り離される。また、選択されたワード線ＷＬ０に接続されたメモリセル１１のコントロールゲートに、ワード線駆動回路２００から電源電位ＶＣＣの選択信号が共通に印加される。さらに、選択されたメモリセル１１のドレインには、ドレイン駆動電位ＭＣＤが印加され、ソースはソース線ＳＬ０，…，ＳＬｙ，ＳＬｚとビット線ＢＬ０，…，ＢＬｙ，ＢＬｚを介してデータ書込み回路４０Ｃに接続される（図１３参照）。
【００６９】
時刻ｔ２１において、プログラムモード信号￣ＰＧＭがＬレベルとなり、データ書込み動作が開始される。データ書込み回路４０Ｃの出力側は、ハイインピーダンス状態ではなくなり、入力データＤ１，Ｄ２に対応して、接地電位ＧＮＤ又はドレイン駆動電位ＭＣＤ（この時点では、０．８Ｖ）となる。ただし、この時点では、データ書込み回路４０Ｃはデータバスに接続されていないので、入力データＤ１，Ｄ２はＨレベルを呈する。
【００７０】
一方、ワード線駆動回路２００からワード線ＷＬ０に出力されるワード線選択信号は、プログラム電位ＶＰＰ（＝１０Ｖ）まで上昇する。また、書込み制御回路３０Ａから出力されるドレイン駆動電位ＭＣＤは、０．８Ｖから電位ＶＣＣ＋２Ｖｔｎ（＝６Ｖ）まで上昇し、このドレイン駆動電位ＭＣＤが選択されたメモリセル１１ａ，１１ｄのドレインＤＲａ，ＤＲｄと、データ書込み回路４０Ｃに与えられる。
【００７１】
このとき、データ書込み回路４０Ｃでは、ＮＭＯＳトランジスタ４７がオンとなっているので、ノードＮ４０の電位は、このＮＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４５との相互コンダクタンスｇｍ比により、電位ＶＣＣ−Ｖｔｎ（＝３Ｖ）に設定される。したがって、データ書込み回路４０Ｃからビット線ＢＬ０，ＢＬ１に出力される書込み電位ＢＬＡ１，ＢＬＡ２は、電位ＶＣＣ−Ｖｔｎまでしか上昇しない（図１４参照）。
【００７２】
時刻ｔ２２において、図示しない入出力バッファを通してデータバスから、書込みの対象となる入力データＤ１（例えば、Ｌレベル），Ｄ２（例えば、Ｈレベル）が、それぞれデータ書込み回路４０Ｃに与えられる。これにより、Ｌレベルの入力データＤ１が与えられたデータ書込み回路４０Ｃの書込みデータ信号ＢＬＡ１は、接地電位ＧＮＤとなる。一方、Ｈレベルの入力データＤ２が与えられたデータ書込み回路４０Ｃの書込みデータ信号ＢＬＡ２は、電位ＶＣＣ−Ｖｔｎのままである。この状態で、電流Ｉｄ４によりフローティングゲートＦＧｄに電荷が注入されて、メモリセル１１ｄに論理値“Ｌ”が書き込まれ、フローティングゲートＦＧａに電荷が注入されずに、メモリセル１１ａに論理値“Ｈ”が書込まれる（図１５参照）。
【００７３】
時刻ｔ２３において、データ書込みに必要な時間が経過すると、プログラムモード信号￣ＰＧＭがＨレベルとなり、アドレス信号ＡＤＲは他のアドレスに切り替えられ、データ書込み動作が終了する。
【００７４】
以上説明したように、第４の実施形態に係るＥＰＲＯＭにおいては、ノードＮ４０と接地電位ＧＮＤ間にＮＭＯＳトランジスタ４７を追加し、書込みデータ信号ＢＬＡ１が電位ＶＣＣ−Ｖｔｎ以上に上昇しないように構成しているので、書込み対象のメモリセル１１ａ，１１ｄにデータを書込む前に、隣接するメモリセル１１ｂ，１１ｃのドレインとソースの電位を電源電位ＶＣＣ以下にすることができる。これにより、データ書込み時に書込み対象となっていないメモリセル１１ｂ，１１ｃのドレインとソース間に高電位が印加されることがなくなり、第２の実施形態と同様の利点を得ることができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。
【図２】第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。
【図３】第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１）である。
【図４】第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その２）である。
【図５】第１の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その３）である。
【図６】本発明の第２の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。
【図７】第２の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。
【図８】本発明の第３の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。
【図９】第３の実施形態に係るＥＰＲＯＭの制御信号生成回路の構成を示す回路図である。
【図１０】本発明の第４の実施形態に係るＥＰＲＯＭの構成を概略的に示す図である。
【図１１】第４の実施形態に係るＥＰＲＯＭのデータ書込み回路の構成を示す回路図である。
【図１２】第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための信号波形図である。
【図１３】第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その１）である。
【図１４】第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その２）である。
【図１５】第４の実施形態に係るＥＰＲＯＭのデータ書込み動作を説明するための図（その３）である。
【図１６】従来のＥＰＲＯＭの構成を概略的に示す図である。
【図１７】従来のＥＰＲＯＭのメモリセルの構成を概略的に示す図である。
【図１８】従来のＥＰＲＯＭの問題点を説明するための図（その１）である。
【図１９】従来のＥＰＲＯＭの問題点を説明するための図（その２）である。
【符号の説明】
【００７６】
１００，１０１，…，１０ｎ  メモリアレイ、
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ  メモリセル、
１２０，１２２，…，１２ｙ１，１２ｚ１  偶数番目のドレイン線に接続されたＭＯＳトランジスタ、
１２１，１２３，…，１２ｙ２，１２ｚ２  奇数番目のドレイン線に接続されたＭＯＳトランジスタ、
１３  書込み制御線、
１４０，１４１，…，１４ｙ，１４ｚ  ソース線に接続されたＮＭＯＳトランジスタ、
２００，２０１，…，２０ｎ  ワード線駆動回路、
３０Ａ  書込み制御回路、
３１  基準電位発生部、
４０Ａ１，４０Ａ２，４０Ａ３，４０Ａ４，４０Ｃ  データ書込み回路、
４１  インバータ、
４２，４３  ＮＯＲゲート、
４４，４５  ＮＭＯＳトランジスタ、
５０  遅延回路、
７０  制御信号生成回路、
Ｎ４０  データ書込み回路の出力ノード、
ＢＬ０，ＢＬ１，…，ＢＬｙ，ＢＬｚ  ビット線、
ＤＬ０，ＤＬ１，…，ＤＬｙ，ＤＬｚ  ドレイン線、
ＳＬ０，ＳＬ１，…，ＳＬｙ，ＳＬｚ  ソース線、
ＷＬ０，ＷＬ１，…，ＷＬｎ  ワード線、
ＧＡ  ゲート、
ＤＲａ，ＤＲｂｃ，ＤＲｄ  ドレイン、
ＳＯＵａｂ，ＳＯＵｃｄ  ソース、
ＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄ  フローティングゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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