(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定の導電性不純物が注入されたものであって、所定間隔で離隔されており、その間にチャンネルが形成されている第１不純物領域および第２不純物領域と、
前記第１不純物領域と第２不純物領域の間の半導体基板上に形成されたデータ保存型積層物と、を備え、
前記データ保存型積層物は、トンネリング酸化膜、データが保存されるメモリノード層、ブロッキング酸化膜および電極層の順に積層されて形成され、
前記メモリノード層の誘電定数が前記トンネリング酸化膜および前記ブロッキング酸化膜の誘電定数より高く、
前記メモリノード層は、ＭＯＮ層、およびＭＳｉＯＮ層(Ｍは金属物質)から選ばれる少なくとも１種であり、
前記Ｍは、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉおよびランタン系列元素(Ｌｎ)から選ばれる少なくとも１種の金属物質であり、前記Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれる少なくとも１種の金属物質であり、
前記トンネリング酸化膜および前記ブロッキング酸化膜は、Ａｌ２Ｏ３からなることを特徴とするＳＯＮＯＳ型メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、より詳細には高誘電膜を含むＳＯＮＯＳ(Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）)型メモリ素子に関する。
【背景技術】
【０００２】
半導体メモリ装置のデータ保存容量は、単位面積当たりのメモリセルの数、すなわち集積度に比例する。半導体メモリ装置は、回路的に連結された複数のメモリセルを含む。
【０００３】
一般に、半導体メモリ装置、例えば、ＤＲＡＭの場合、一つのメモリセルは、一つのトランジスタと一つのキャパシタとで構成される。したがって、半導体メモリ装置の集積度を高くするためには、トランジスタおよび／またはキャパシタの体積を縮小しなければならない。
【０００４】
集積度の低い初期の半導体メモリ装置の場合、フォトリソグラフィ工程およびエッチング工程において十分な工程マージンがあった。従って、上記のように、トランジスタおよび／またはキャパシタの体積を縮小する方法により半導体メモリ装置の集積度をある程度まで高くすることが可能であった。
【０００５】
ところが、半導体技術と関連電子産業の発展に伴って、さらに高い集積度を有する半導体メモリ装置が要求されたが、従来の方法はこのような要求を充足させることができなかった。
【０００６】
一方、半導体メモリ装置の集積度は、その製造工程に適用されるデザインルールと密接な関係がある。したがって、半導体メモリ装置の集積度を向上させるためには、さらに厳格なデザインルールがその製造工程に適用されなければならない。これは、フォトリソグラフィ工程およびエッチング工程の工程マージンが非常に小さいということを意味する。換言すれば、半導体メモリ装置の製造に適用されるフォトリソグラフィ工程およびエッチング工程を従来よりさらに精密にしなければならないことを意味する。
【０００７】
半導体メモリ装置の製造工程におけるフォトリソグラフィ工程およびエッチング工程のマージンが小さい場合には収率も減少する。したがって、収率低下を防止しつつ半導体メモリ装置の集積度を高くすることができる新しい方法が必要である。
【０００８】
そこで、トランジスタ上に、ＧＭＲ、ＴＭＲなどの、既存のキャパシタとデータ保存作用が異なるデータ記憶媒体を備え、従来の半導体メモリ素子と全く異なる構造を有する半導体メモリ素子が開発された。
【０００９】
ＳＯＮＯＳ型メモリ素子も新しく登場した半導体メモリ素子の一種である。図１は、従来の技術によるＳＯＮＯＳ型メモリ素子の断面図である。
【００１０】
図１に示すとおり、従来のＳＯＮＯＳ型メモリ素子は、ｐ型半導体基板１０(以下、半導体基板という)にｎ型導電性不純物が注入されたソース領域１２とドレイン領域１４が形成されており、ソース領域１２とドレイン領域１４の間にチャンネル領域１６が形成されている。このような半導体基板１０のチャンネル領域１６の上にゲート積層物３０が形成されている。ゲート積層物３０は、シリコン酸化物で形成されたトンネリング酸化膜１８、シリコン窒化膜(Ｓｉ3Ｎ4)２０、ブロッキング酸化膜２２およびゲート電極２４が順次に積層されて構成される。トンネリング酸化膜１８は、ソース領域１２およびドレイン領域１４と接触する。シリコン窒化膜２０は、所定密度のトラップサイト(ｔｒａｐ  ｓｉｔｅ)を有している。したがって、ゲート電極２４に所定の電圧が印加されると、トンネリング酸化膜１８を通過した電子は、シリコン窒化膜２０のトラップサイトにトラップされる。前記トンネリング酸化膜１８およびブロッキング酸化膜２２はシリコン酸化物で形成できる。
【００１１】
ブロッキング酸化膜２２は、前記電子のトラップ過程でゲート電極２４への電子の移動を遮断するためのものである。
【００１２】
かかる従来のメモリ素子では、シリコン窒化膜２０のトラップサイトに電子がトラップされた場合とトラップされていない場合とで、しきい値電圧が異なる。従来のＳＯＮＯＳ型メモリ素子はこのような性質を利用して情報を保存および再生することができる。
【００１３】
しかし、従来のＳＯＮＯＳ型メモリ素子は、データ消去時間が長いだけでなく、保存されたデータを正常に維持できる時間、すなわちリテンション時間が短い問題がある。
【００１４】
また、トンネリング酸化膜およびブロッキング酸化膜をシリコン酸化物で形成したＳＯＮＯＳ型メモリ素子は、１０Ｖの高い駆動電圧が必要であるため、メモリの高集積化に障害となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、リテンション特性を正常に維持しつつ駆動電圧の低いＳＯＮＯＳ型メモリ素子を提供することである。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明のＳＯＮＯＳ型メモリ素子は、半導体基板と、前記半導体基板上に所定の導電性不純物が注入されたものであって、所定間隔で離隔されており、その間にチャンネルが形成されている第１不純物領域および第２不純物領域と、前記第１不純物領域と第２不純物領域の間の半導体基板上に形成されたデータ保存型積層物と、を備え、前記データ保存型積層物は、トンネリング酸化膜、データが保存されるメモリノード層、ブロッキング酸化膜および電極層の順に積層されて形成され、前記メモリノード層の誘電定数が前記トンネリング酸化膜および前記ブロッキング酸化膜の誘電定数より高く、前記メモリノード層は、ＭＯＮ層、およびＭＳｉＯＮ層(Ｍは金属物質)から選ばれる少なくとも１種であり、前記Ｍは、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉおよびランタン系列元素(Ｌｎ)から選ばれる少なくとも１種の金属物質であり、前記Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれる少なくとも１種の金属物質であり、前記トンネリング酸化膜および前記ブロッキング酸化膜は、Ａｌ２Ｏ３からなることを特徴とする。
【００２１】
このような本発明のＳＯＮＯＳ型メモリ素子を利用すれば、従来のＳＯＮＯＳ型メモリ素子よりデータ記録時間およびデータ消去時間がはるかに短縮できる。したがって、データ処理速度を従来よりはるかに高くすることができる。そして、メモリ素子の駆動電圧を６Ｖレベルに下げることができるのでメモリ素子の高集積化が達成できる。
【発明の効果】
【００２２】
本発明に係るメモリ素子は、トンネリング酸化物層およびブロッキング酸化物層としてＳｉＯ2より高誘電率を有するＡｌ2Ｏ3層を備え、高誘電率のメモリノード層として前記Ａｌ2Ｏ3より誘電率が高い物質であるＨｆＯ2からなる層を備える。これにより、後記の図４に示した、データ記録時間および消去時間によるフラットバンド電圧の変化からわかるように、低い駆動電圧(６Ｖ)でもデータ記録時間およびデータ消去時間を短縮させることができるため、データ処理速度を従来よりはるかに高くすることができる。また、図５に示すように、リテンション時間を長くすることができる。したがって、本発明に係るメモリ素子は、従来のＳＯＮＯＳ型メモリ素子より集積度の向上したメモリ素子の実現に有用である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態によるＳＯＮＯＳ型メモリ素子について、添付図面を参照して詳細に説明する。なお、図面に示した層および領域の厚さは明細書の明確性のために誇張して表現されている。
【００２４】
図２は、本発明の実施形態によるＳＯＮＯＳ型メモリ素子の断面図である。
図２に示すＳＯＮＯＳ型メモリ素子は、基板４０、例えば、ｐ型半導体基板と、基板４０上に形成された第１不純物領域４２および第２不純物領域４４とを有する。第１不純物領域４２および第２不純物領域４４は、所定の導電性不純物、例えば、ｎ型導電性不純物が所定の深さにイオン注入されて形成されたものである。第１不純物領域４２および第２不純物領域４４は所定間隔で離隔されており、第１不純物領域４２と第２不純物領域４４の間に、所定の導電性不純物が注入されたチャンネル領域４６が形成されている。
【００２５】
以下、第１不純物領域４２および第２不純物領域４４をそれぞれソースおよびドレイン領域という。
ソース領域４２とドレイン領域４４の間の半導体基板４０、すなわちチャンネル領域４６の上にデータ保存型ゲート積層物(以下、ゲート積層物という)６０が形成されている。ゲート積層物６０は、トンネリング酸化膜４８、メモリノード層５０、ブロッキング酸化膜５２、および電極層５４が順次に積層されて構成される。
【００２６】
トンネリング酸化膜４８は、チャンネル領域４６の全面と接触し、端部はソース領域４２およびドレイン領域４４と接触する。トンネリング酸化膜４８は、従来のＳＯＮＯＳ型メモリ素子のトンネリング酸化膜として使われるシリコン酸化物(ＳｉＯ2)より誘電率が高い物質で形成され、例えば、アルミナ(Ａｌ2Ｏ3)で形成される。前記トンネリング酸化膜４８は、トランジスタ特性を左右するため、ゲート絶縁膜に使われる高誘電率の物質で形成される。すなわち、図３に示された誘電物質のうちＳｉＯ2より誘電定数の高いＡｌ2Ｏ3またはＭｇＯなどが使われる。前記トンネリング酸化膜４８は、１.５ｎｍ〜５ｎｍの厚さに形成されることが望ましい。
【００２７】
電極層５４に適正電圧が印加されると、トンネリング酸化膜４８を通過した電子はメモリノード層５０にトラップされる。メモリノード層５０に電子がトラップされた場合とそうでない場合はそれぞれデータ１が保存された場合と０が保存された場合に対応できる。ゲート積層物６０にこのようなメモリノード層５０が含まれているため、ゲート積層物６０は、データ保存型と言われる。
【００２８】
前記のように、メモリノード層５０は電子がトラップされるトラップ層として使われるため、メモリノード層５０のトラップサイト密度は可能な限り高いことが望ましい。また、メモリノード層５０は、前記トンネリング酸化膜４８および後述するブロッキング酸化膜５２の誘電率より高く、バンドオフセットの低い物質からなる。したがって、前記メモリノード層５０は、前記トンネリング酸化膜４８および前記ブロッキング酸化膜５２よりトラップ密度が大きい物質からなる。ここで、バンドオフセットは、価電子帯(ｖａｌｅｎｃｅ  ｂａｎｄ)とフェルミ準位との間のギャップを意味する。このような点を考慮する時、メモリノード層５０は、金属酸化物(ｍｅｔａｌ  ｏｘｉｄｅ：ＭＯ)層、窒素(Ｎ)含有量の多い金属酸窒化物(ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ：ＭＯＮ)層または金属シリコン酸窒化物層(ｍｅｔａｌ  ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ：ＭＳｉＯＮ)層であることが望ましい。前記ＭＯ層、ＭＯＮ層およびＭＳｉＯＮ層において“Ｍ”は金属物質であって、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉまたはランタン系列元素(Ｌｎ)である。前記ランタン系列元素(Ｌｎ)は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。特に、メモリノード層５０は、酸化ハフニウム(ＨｆＯ2)層であることがさらに望ましい。前記メモリノード層５０は、５ｎｍ〜２５ｎｍの厚さに形成されることが望ましい。
【００２９】
ブロッキング酸化膜５２は、メモリノード層５０と電極層５４との間で、キャリア、特に、メモリノード層５０にトラップされた電子の電極層５４への移動を防止するためのものである。ブロッキング酸化膜５２は、トンネリング酸化膜４８のように、高誘電率を有し、メモリノード層５０より相対的に大きいバンドオフセットを有する絶縁膜、例えば、アルミナ(Ａｌ2Ｏ3)膜で製造されることが望ましい。前記ブロッキング酸化膜５２は、５ｎｍ〜２５ｎｍの厚さに形成されることが望ましい。
【００３０】
前記電極層５４は、ゲート電極として使われ、導電性不純物がドーピングされたポリシリコン層である。電極層５４は、他の導電層、例えば、タングステンシリサイド層であってもよい。
【００３１】
一方、ゲート積層物６０の電極層５４に印加される電圧の大きさによって、ソース領域４２とドレイン領域４４の間のチャンネル領域４６がターンオンまたはターンオフされる。すなわち、電極層５４に適正電圧を印加することによって、チャンネル領域４６の状態をスイッチングすることができる。したがって、ソース領域４２およびドレイン領域４４とゲート積層物６０とは、スイッチング機能を有する素子(例えば、トランジスタ)を構成する。また、前記のように、ゲート積層物６０にデータを保存できるメモリノード層５０が含まれているため、前記スイッチング機能を有する素子はデータ保存機能を有するといえる。結局、ソース領域４２およびドレイン領域４４とゲート積層物６０とを含む前記素子は、スイッチング機能およびデータ保存機能を有する多機能素子を構成する。前記多機能素子は、その構成だけ見れば、トランジスタであるといえるが、前記のようにスイッチング機能だけでなくデータ保存機能も有しているため、データ保存型またはメモリ型トランジスタともいえる。
【００３２】
次に、図２に示すＳＯＮＯＳ型メモリ素子の動作を説明する。電極層５４を通じてゲート積層物６０に所定のゲート電圧Ｖｇを印加し、ドレイン領域４４に所定のドレイン電圧Ｖｄを印加してメモリノード層５０にデータを保存する。保存されたデータは、ゲート積層物６０に所定のゲート電圧Ｖｇ'(Ｖｇ'＜Ｖｇ)を印加し、ドレイン領域４４に所定のドレイン電圧Ｖｄ'(Ｖｄ'＜Ｖｄ)を印加した後、ソース領域４２とドレイン領域４４の間に流れる電流値の大小を判断して読取る。
【００３３】
図３は、誘電定数に対するバンドギャップを物質別に表示した図である。
図３に示すとおり、一般に、誘電定数が高くなるほどバンドギャップが小さくなる傾向がある。前記トンネリング酸化物層（図２の４８）およびブロッキング酸化物層（図２の５２）としてはＳｉＯ2より誘電定数が高い酸化物、例えば、アルミナを使用でき、メモリノード層としてはトンネリング酸化物およびブロッキング酸化物として使われるアルミナより誘電定数が高い酸化物、例えば、ＨｆＯ2を使用できる。
【００３４】
図４は、本発明に係るメモリ素子のデータ記録時間および消去時間によるフラットバンド電圧(ｆｌａｔ  ｂａｎｄ  ｖｏｌｔａｇｅ: ＶFB)の変化を示すグラフである。
【００３５】
本発明の実施形態によるメモリ素子において、トンネリング酸化膜４８、メモリノード層５０、およびブロッキング酸化膜５２を、それぞれＡｌ2Ｏ3膜、ＨｆＯ2膜、およびＡｌ2Ｏ3膜で形成した。前記メモリ素子に対するデータ記録時間および消去時間によるフラットバンド電圧の変化を測定するために、６Ｖの記録電圧と、−６Ｖの消去電圧を印加した。
【００３６】
図４に示すとおり、１ｍｓｅｃで記録および消去するに十分な約２Ｖのメモリウィンドウが得られた。すなわち、短時間にデータを十分に記録／消去することができる。
【００３７】
図５は、本発明に係るメモリ素子のデータ保存期間を示すグラフである。
図５に示すとおり、図４に示す結果を得るために用いられたものと同じ条件で、本発明に係るメモリ素子に６Ｖの記録電圧と、−６Ｖの消去電圧を印加し、記録速度および消去速度を１ｍｓｅｃとした時のフラットバンド電圧の差が１０年経過後にも１.４Ｖに維持されることが分かる。すなわち、本発明のＳＯＮＯＳ型メモリ素子は、メモリ保存特性に優れていることがわかる。
【００３８】
図６は、本発明に係るメモリ素子と従来のＳＯＮＯＳ型メモリ素子について、メモリウィンドウ特性を比較したグラフである。図６において、ＯＮＯは、ＳｉＯ2−Ｓｉ3Ｎ4−ＳｉＯ2の層構成を有する従来のＳＯＮＯＳ型メモリ素子、ＯＨＡはＳｉＯ2−ＨｆＯ2−Ａｌ2Ｏ3の層構成を有するメモリ素子、ＡＨＡは本発明に係るＡｌ2Ｏ3−ＨｆＯ2−Ａｌ2Ｏ3の層構成を有するメモリ素子をそれぞれ示す。
【００３９】
図６に示すとおり、本発明に係るメモリ素子ＡＨＡのメモリウィンドウを１００％と見た時、他のメモリ素子のメモリウィンドウは５０％以下で低いことが分かる。すなわち、本発明に係るメモリ素子は、従来のＳＯＮＯＳ型メモリ素子より優れたメモリ特性を有することが分かる。
【００４０】
前記実施形態においてはＡＨＡ構造のメモリ素子を説明したが、本発明は、必ずしもこの実施形態に限定されるものではない。すなわち、他の例としてＨｆＯ2−ＴｉＯ2−ＨｆＯ2構造またはＺｒＯ2−ＳｒＴｉＯ2−ＺｒＯ2構造のようなバンドダイアグラムが井戸構造となる三つの高誘電率絶縁膜からなる構造も可能である。
【００４１】
以上、本発明に係る望ましい実施形態を説明したが、この実施形態は例示的なものに過ぎず、当業者ならばこの実施形態から多様な変形および均等な他の実施形態の想到が可能である。従って、本発明の真の技術的保護範囲は、特許請求の範囲によってのみ定められるべきである。
【産業上の利用可能性】
【００４２】
本発明は、メモリ装置を必要とするあらゆる電子装置に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】従来の技術によるＳＯＮＯＳ型メモリ素子の断面図である。
【図２】本発明の実施形態によるＳＯＮＯＳ型メモリ素子の断面図である。
【図３】誘電定数に対するバンドギャップを物質別に示したものである。
【図４】本発明に係るメモリ素子のデータ記録時間および消去時間によるフラットバンド電圧ＶFBの変化を示すグラフである。
【図５】本発明に係るメモリ素子のデータ保存期間を予測したグラフである。
【図６】本発明に係るメモリ素子と従来のＳＯＮＯＳ型メモリ素子とのメモリウィンドウ特性を比較したグラフである。
【符号の説明】
【００４４】
４０    基板
４２    第１不純物領域（ソース領域）
４４    第２不純物領域（ドレイン領域）
４６    チャンネル領域
４８    トンネリング酸化膜
５０    メモリノード層
５２    ブロッキング酸化膜
５４    電極層
６０    ゲート積層物
【図１】
0004733398.tif 000002
【図２】
0004733398.tif 000003
【図３】
0004733398.tif 000004
【図４】
0004733398.tif 000005
【図５】
0004733398.tif 000006
【図６】
0004733398.tif 000007