(57)【特許請求の範囲】
【請求項１】
フォトディテクタと、
上記フォトディテクタと第１のバスとの間に接続されたリセットトランジスタと、
上記フォトディテクタに接続された接続点を有するスナップショットトランジスタと、
行ドライババス及び上記スナップショットトランジスタに接続されたドライバトランジスタと、
上記行ドライババスに接続された行ドライバ回路と、
上記ドライバトランジスタと列バスとの間に接続された分離トランジスタと、
上記列バスに接続された列バッファ回路とを備え、
上記リセットトランジスタ、上記スナップショットトランジスタ、上記ドライバトランジスタ及び上記分離トランジスタは、ＭＯＳＦＥＴであり、該リセットトランジスタには、上記フォトディテクタをリセットするために、逓減リセット信号が供給され、
リセット動作中、上記列バッファ回路の少なくとも一部が、上記ドライバトランジスタ、上記分離トランジスタ及び当該列バッファ回路によって形成される帰還増幅器の電流源として動作するように、上記行ドライバ回路は、上記ドライバトランジスタを接地することを特徴とするアクティブ画素センサ回路。
【請求項２】
上記フォトディテクタからの電荷は、上記スナップショットトランジスタを介して、上記ドライバトランジスタのゲート容量に供給されることを特徴とする請求項１記載のアクティブ画素センサ回路。
【請求項３】
上記リセットトランジスタは、リセット動作中、上記フォトディテクタに残っている全ての電荷を、上記ドライバトランジスタのゲート上の全ての電荷とともに放電することを特徴とする請求項２記載のアクティブ画素センサ回路。
【請求項４】
上記リセットトランジスタは、信号蓄積モード及びスナップショット画像捕捉モード中、ディスエーブルにされていることを特徴とする請求項３記載のアクティブ画素センサ回路。
【請求項５】
上記スナップショット画像捕捉モードの後、上記信号蓄積モードの後に発生した全ての不要な電荷を排出させるために、上記リセットトランジスタは、イネーブルにされることを特徴とする請求項４記載のアクティブ画素センサ回路。
【請求項６】
フォトディテクタと、
上記フォトディテクタに接続されたソースと、リセット入力信号源が供給されるゲートと、第１のバスに接続されたドレインとを有するリセットＭＯＳＦＥＴと、
上記フォトディテクタに接続されたソースと、スナップショット信号が供給されるゲートとを有するスナップショットＭＯＳＦＥＴと、
行ドライババスに接続されたドレインと、上記スナップショットＭＯＳＦＥＴのドレインに接続されたゲートとを有するドライバＭＯＳＦＥＴと、
上記行ドライババスに接続された行ドライバ回路と、
上記ドライバＭＯＳＦＥＴのソースに接続されたドレインと、アクセス信号が供給されるゲートと、列バスに接続されたソースとを有する分離ＭＯＳＦＥＴと、
上記列バスに接続された列バッファ回路とを備え、
上記リセットＭＯＳＦＥＴには、上記フォトディテクタをリセットするために、逓減リセット信号が供給され、
リセット動作中、上記列バッファ回路の少なくとも一部が、上記ドライバＭＯＳＦＥＴ、上記分離ＭＯＳＦＥＴ及び当該列バッファ回路によって形成される帰還増幅器の電流源として動作するように、上記行ドライバ回路は、上記ドライバＭＯＳＦＥＴを接地することを特徴とするＣＭＯＳ撮像素子アレー。
【請求項７】
上記行ドライバ回路及び上記列バッファ回路は、複数の画素回路の間で共有されることを特徴とする請求項６記載のＣＭＯＳ撮像素子アレー。
【請求項８】
上記リセットＭＯＳＦＥＴ、上記スナップショットＭＯＳＦＥＴ、上記ドライバＭＯＳＦＥＴ及び上記分離ＭＯＳＦＥＴは、全て同じ極性を有することを特徴とする請求項７記載のＣＭＯＳ撮像素子アレー。
【請求項９】
上記フォトディテクタからの電荷は、上記スナップショットＭＯＳＦＥＴを介して、上記ドライバＭＯＳＦＥＴのゲート容量に供給されることを特徴とする請求項８記載のＣＭＯＳ撮像素子アレー。
【請求項１０】
上記リセットＭＯＳＦＥＴは、リセット動作中、上記フォトディテクタに残っている全ての電荷を、上記ドライバＭＯＳＦＥＴのゲート上の全ての電荷とともに放電することを特徴とする請求項９記載のＣＭＯＳ撮像素子アレー。
【請求項１１】
上記リセットＭＯＳＦＥＴは、信号蓄積モード及びスナップショット画像捕捉モード中、ディスエーブルにされていることを特徴とする請求項１０記載のＣＭＯＳ撮像素子アレー。
【請求項１２】
上記スナップショット画像捕捉モードの後、上記信号蓄積モードの後に発生した全ての不要な電荷を排出させるために、上記リセットＭＯＳＦＥＴは、イネーブルにされることを特徴とする請求項１１記載のＣＭＯＳ撮像素子アレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子撮像素子（electronic imaging devices）に関し、詳しくは、「スナップショット（snapshot）」画像生成能力を有する低雑音相補形金属酸化膜半導体撮像素子に関する。
【０００２】
【従来の技術】
相補形金属酸化膜半導体（Complementary Metal Oxide Semiconductor：以下、ＣＭＯＳという。）画素センサ（pixel sensors）の登場により、カメラ及びビデオのシステム用のフォトセンサの画像処理に対して、特筆すべき利点が新たに見いだされた。ＣＭＯＳを用いた撮像素子（imaging sensors）は、電荷結合素子（charge coupled devices：以下、ＣＣＤという。）等の他の技術に比べて、製造コストが安く、消費電力が小さいという利点を有している。しかしながら、ＣＭＯＳ撮像素子の性能は、多くの場合、各電子画像、たとえば写真データを読み出す度にフォトディテクタを既知の電位にリセットするときに生じる雑音によって制限される。ＣＣＤを用いたカメラでは、ＣＣＤのリセット雑音は、１つの容量、すなわち光によって生成された電荷（photo-generated charge）を電圧に変換するフォトディテクタ（sense diffusion diode）でしか発生しないので、このような雑音は、容易に抑圧することができる。更に、画素毎のリセットレベルと信号レベルは連続して読み出され、リセット雑音は１つのメモリ素子を用いて効果的に除去できるので、リセット雑音を除去するために、ビデオ信号を後続処理するフルフレームのメモリを必要としない。
【０００３】
また、ＣＭＯＳ撮像素子内のリセット雑音（ｋＴＣ雑音）により、リセット後の各フォトディテクタの電圧が不安定になるので、画素毎のリセット信号を、通常は、そのまま用いることができない。ＣＭＯＳ撮像素子（imager）のリセット雑音は、時間雑音（temporal noise）が支配的であり、撮像素子の全体的な性能に影響を与えるため、全てのリセットレベル及び信号レベルを個別に読み出すことなく、後段にフルフレームのメモリを用いて、相関二重サンプリングにより、リセット雑音を減算するために、リセット雑音を抑圧する画素毎の前置増幅器を設ける必要がある。更に、前置増幅器は、光を集めるために使用される画素の極く小さな領域（fraction）を最大に利用するために、可能な限り小型である必要がある。同時に、集光領域を最大化し、リセット雑音を最小化することにより、撮像素子の性能が高まり、撮像素子は、低レベルの光に対しても動作できるようになる。
【０００４】
【発明が解決しようとする課題】
１９９３年、ＩＥＥＥ電子デバイス会議（IEEE Electron Devices Meeting）第５８３頁、メンディス（Mendis）他著「高集積撮像システム用の１２８×１２８ＣＭＯＳアクティブ画素撮像素子（A 128x128 CMOS Active Pixel Image Sensor for Highly Integrated Imaging Systems）」には、単一段の（single-stage）、電荷結合素子（ＣＣＤ）形の撮像素子が開示されている。この方式では、従来のＣＭＯＳ技術とは大きく異なるプロセスの拡張が必要であるが、この撮像素子には、画素前置増幅器をサポートする補助的なＣＭＯＳ素子が一緒に集積化されているため、この撮像素子全体は、慣例的にはＣＭＯＳ撮像素子とみなされる。例えば、フォトゲート（photogate）は、電磁波スペクトルの可視光領域において、光透過性を有していなくてはならない。更に、ＣＣＤにおいて一般的になされているように、例えば酸化インジウムスズ（indium tin oxide：以下、ＩＴＯという。）薄膜のゲート電極（米国特許第６，００１，６６８号参照）等の透明ゲート電極を用いて、可視スペクトルの青色成分の感度を適切なレベルに高める必要がある。ＣＭＯＳにＩＴＯ電極を組み込むと、ウェハが汚染される虞があり、これに伴って歩留まりも低下するため、ＩＴＯ電極の組込みをサポートしているＣＭＯＳ製造プロセスはない。しかしながら、メンディスの電荷に基づく前置増幅器では、理想的には、各画素に電荷蓄積領域（storage site）を設けており、スナップショット画像の形成と画素内相関二重サンプリング（in-pixel correlated double sampling）の両方を容易に実現している。更に、ＣＭＯＳ技術との非互換性に関する問題として、画像スミアを抑制するために、この電荷蓄積領域を光学的に分離することが難しいという問題がある。
【０００５】
米国特許第５，８９８，１６８号には、小型のＣＭＯＳ前置増幅器を開示されており、このＣＭＯＳ前置増幅器は、列（又は行）毎の回路及びリセットレベルと信号レベルを連続して読み出す方法を設けることによって、３つの金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistors：以下、ＭＯＳＦＥＴという。）のみを用いることで実現される。この装置では、リセット雑音を抑圧するのに必要な相関二重サンプリングを最適に実行するために、各画素の列（column）をサポートする列バッファ回路（米国特許第５，８９８，１６８号の図５及び図６参照）が特定の行（specific row）で好ましくは存在する（dwells on）必要がある。或いは、オンチップ上又は外部のカメラ電子回路（camera electronics）内にフルページ（full page）のメモリを設け、各画素の信号値から各画素のリセット値をフレーム単位で減算しなければならない。更に、画素の各行のソースフォロワ回路は全て互いに接続されているので、各画素毎に検出されたリセットレベル及び信号レベルを測定して、その誤差を最小にするためには、好ましくは行単位で画像形成処理を実行しなければならない。
【０００６】
【課題を解決するための手段】
一般に、本発明は、相補形金属酸化膜半導体（ＣＭＯＳ）又は他の半導体製造技術によって実現される低雑音撮像装置を提供する。低雑音増幅装置は、フォトディテクタと、ＣＭＯＳ撮像素子の周辺に配置される補助的な回路とともに、同一の極性を有するただ４つのＭＯＳＦＥＴとから構成される小型の前置増幅器を用いることにより、リセット（ｋＴＣ）雑音を効率的に抑圧する。サポート回路（supporting circuits）は、単純化された画素回路が撮像素子アレー全体の画像を同期的に取得（すなわち、スナップショットを撮像）し、低雑音で信号を読み出し、低雑音で画素を効率的にリセットするために画素回路を補助する。
【０００７】
本発明に基づく低雑音増幅装置は、各画素内に集積された回路と、列バッファ回路及び行ドライバ回路（row-based circuitry）内のサポート回路と、画素の各行及び各列のための波形生成回路とを備える。アクティブ画素からの信号は、４つのＭＯＳＦＥＴのみを備える画素回路と、波形生成回路と、標準的な列バッファ回路とを備える低雑音増幅装置によって読み出される。フォトディテクタのリセット雑音を抑圧する回路に加えて、撮像素子の下流側の回路である列バッファ回路は、通常は、追加的な信号処理、サンプルアンドホールド処理、任意のビデオパイプライン処理、及び列ごとの増幅回路のオフセットキャンセル機能を実行し、列バッファ回路自身によって生成される虞がある時間雑音及び空間雑音を抑圧する。
【０００８】
本発明に基づく低雑音増幅装置は、次のような重要な機能を提供する。すなわち、本発明に基づく低雑音装置は、（１）真の「スナップショット（snapshot）」画像を撮像し、（２）相関二重サンプリングのためのアナログメモリを設けることなく、リセット雑音を抑圧し、（３）小さな検出容量とともにソースフォロワ増幅器により、高い感度を実現し、（４）増幅器に要求される帯域幅を最小化して、増幅器の時定数及び浮遊容量の変化に起因した固定パターン雑音の発生を回避し、（５）適切な電源電圧変動除去比（power supply rejection）を実現し、複雑なサポート回路を必要としないシステムオンチップの撮像素子の開発を可能にし、（６）１０ミクロン以下の画素ピッチを有する撮像素子アレーに対する互換性を有する。
【０００９】
本発明は、標準的なシリサイド技術を含むサブミクロンＣＭＯＳプロセス技術と完全なプロセス互換性を有するという利点を有している。更に、本発明では、回路の複雑性がアクティブ画素セルと周辺回路間の全体に分散されるため、歩留まりが向上し、ダイコストが低減される。スペクトル応答は、近紫外線（４００ｎｍ）から近赤外線（＞８００ｎｍ）までの広範囲に亘る。
【００１０】
本発明では、各画素回路内には、４つのＭＯＳＦＥＴのみしかないので、本発明は、ＣＭＯＳにおける０．２５μｍデザインルールを用いて、画素ピッチを５μｍとすると、無処理の開口率（optical fill factor）＞４０％となる。実際の開口率は、商用のＣＭＯＳプロセスにおける横方向の収縮（lateral collection）及び長い拡散長（large diffusion length）に起因して、若干大きくなる。更に、本発明は、電磁干渉に対する高い耐性を実現できるため、デジタル論理回路と信号処理回路とを共存させる柔軟性があるという利点を有している。
【００１１】
低雑音のアクティブ画素センサ（active pixel sensor：以下、ＡＰＳという。）は、所望のオンチップカメラアーキテクチャに実装されて、時間雑音（temporal read noise）を（電子機器による動画又は静止画のいずれかと互換性を有するデータレートにおいて）１０ｅ−以下にすることができ、最大信号の固定パターン雑音を０．０２％より十分低くでき（競合するＣＣＤ撮像素子と同等）、非線形性を０．５％より低くし、３．３Ｖの電源に対して信号の振幅（signal swing）を１Ｖ以上にすることができ、大きな電荷量を処理する能力を有し、単純なシリアルインタフェースを用いてフレーム毎に更新される可変感度（variable sensitivity）を、デジタルインタフェースを介してホストマイクロプロセッサに供給することができる。
【００１２】
【発明の実施の形態】
以下、当業者が本発明を理解し、実施できるように、本願発明者が本発明の最良の実施の形態と考える具体例を説明する。ここでは、特に、「スナップショット（snapshot）」画像生成能力を有する低雑音ＣＭＯＳ撮像素子回路の具体例により本発明の基本原理を説明するが、様々な変形例は当業者にとって明らかである。これらのあらゆる変形例、等価物、代替物は、本発明の範囲内にある。
【００１３】
本発明に基づくＣＭＯＳの読出及び増幅装置は、アクティブ画素ＣＭＯＳ撮像素子（imager）の具体的設計を含む。本発明のプロトタイプとして、例えば、１０２４（列）×７２８（行）の可視光検出器（フォトディテクタ）アレーからなる可視光撮像素子として低雑音ＡＰＳを構成することができる。アクティブ画素の行及び列は、０．２５μｍのＣＭＯＳデザインルールを用いて、画素セルの中心から中心までの距離を５μｍとすると、無処理の開口率（optical fill factor）＞４０％となる。光検出領域の周辺部におけるフォトディテクタの幾つかの行及び列を金属により覆い、オフチップの信号処理用の黒レベルの設定に用いてもよい。更に、各列のフォトディテクタをカラーフィルタで覆い、カラー撮像素子を形成してもよい。例えば、奇数列に対して、左から順に赤フィルタ、緑フィルタ、青フィルタのパターンを繰り返し、偶数列に対して、左から順に青フィルタ、赤フィルタ、緑フィルタのパターンを繰り返し、これらのパターンにより全ての列を構成してもよい。また、標準的なベイヤフィルタ（Bayer filter）方式のパターンを用いることもできる。
【００１４】
図２は、本発明に基づいて設計された低雑音の画素回路１０の構成を示す回路図である。この好ましい具体例において、撮像素子アレーの各画素回路１０は、フォトディテクタ１２と、使用可能な画素の実際の領域（real estate）を効率的に用いることができるようにするための同一の極性の４つの金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistors：以下、ＭＯＳＦＥＴという。）Ｍ１、Ｍ２、Ｍ３、Ｍ４とを備える。ＭＯＳＦＥＴ Ｍ１は、信号を行毎に読み出す特定の期間には、ソースフォロワ増幅器のドライバとして機能し、フォトディテクタ１２をリセットするときには、反転増幅器（reset amplifier：以下、リセット増幅器ともいう。）のドライバとして機能するという２つの役割を有している。実際のスナップショットを撮像する前にも、行毎のリセットが実行される。（後述するように）各列を反転増幅器（feedback amplification）を介してリセットするために必要な時間は、３０μｓ程度なので、画像を実際に電子的に撮像する前に、撮像素子を「セットアップ」するのに数十ｍｓを要する。例えば、この具体例に示す１０２４×７２８の撮像素子では、ＣＭＯＳ撮像素子をリセット（「セットアップ」）するのに約２０ｍｓを要する。更に、本発明では、リセット期間中に、リセット増幅器を動作させる、画素回路の外部の回路を用いることにより、オンチップ又はオフチップいずれかのメモリを用いて相関二重サンプリングを行うことなく、リセット雑音を抑圧することができる。ＭＯＳＦＥＴ Ｍ２は、画像の電子的な「スナップショット」を得るために、各フォトディテクタ１２からの信号をＭＯＳＦＥＴ Ｍ１のゲートに転送する。
【００１５】
ＭＯＳＦＥＴ Ｍ３は、幾つかの動作モードで使用される。リセットの間、ＭＯＳＦＥＴ Ｍ３は、ＭＯＳＦＥＴ Ｍ１のゲート上の「スナップショット」光電荷（"snapshot" photo-charge）とともに、フォトディテクタ１２上に残っている全ての電荷を放電し、反転増幅器の拡張された帰還増幅機能（feedback-enhanced amplification）によって、画素回路の完全なリセットを容易にする。信号蓄積期間（signal integration）及び画像捕捉期間中には、ＭＯＳＦＥＴ Ｍ３はディスエーブルにされ、光によって生成されたキャリアは、すでに設定されたリセットレベルのフォトディテクタ１２から放電される。スナップショット画像が捕捉された後、蓄積期間（integration epoch）の後に発生する不要な全ての光電荷を放出するために、ＭＯＳＦＥＴ Ｍ３はイネーブルにされる。ＭＯＳＦＥＴ Ｍ２は、ＭＯＳＦＥＴ Ｍ１のゲート上に光によって生成された信号をサンプリングするために、スナップショット画像捕捉期間中に、短時間イネーブルにされる。ＭＯＳＦＥＴ Ｍ４は、リセット期間及び読出期間中、画素の各行を分離し、リセット期間中は、トランスインピーダンス増幅器用のカスコード（cascode）ＦＥＴとなり、スナップショット蓄積期間（snapshot integration）中は、ソースフォロワ増幅器をディスエーブルにし、信号読出期間中は、ソースフォロワ増幅器ＭＯＳＦＥＴ Ｍ１を周辺回路の電流源（current source）に接続するといった機能をかわるがわる果たす。本発明を適用した代表的な２次元撮像素子アレーにおいては、従来と同様、水平及び垂直シフトレジスタによる多重化処理が実行される。
【００１６】
ここでは、ＭＯＳＦＥＴ Ｍ１をドライバトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ２をスナップショットトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ３をリセットトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ４を分離トランジスタ（画素を列バッファ回路から分離する役割を有しているため）とも呼ぶ。
【００１７】
フォトディテクタ１２は、例えば透明なシリサイド（silicide cleared）を有する基板ダイオード（substrate diode）により構成することができる。シリサイドは、可視光に対して不透過であるため、この具体例では、シリサイドを透明にする必要がある。画素回路１０は、広範囲のスペクトル応答、ブルーミング（blooming）と信号蓄積時間の制御、及びＣＭＯＳ製造プロセスとの互換性が得られるとともに、光検出領域を最も広く得られるように設計されている。
【００１８】
標準的なサブミクロンのＣＭＯＳプロセスとの最大限の互換性を保つために、フォトディテクタ１２は、ＬＤＤ構造のｎ型ＭＯＳＦＥＴのドレイン注入工程で同時に形成される。このプロセスにより、多くのＣＭＯＳプロセスにおいて共通である、ｐ型基板にｎオンｐ（ｎ−ｏｎ−ｐ）フォトダイオード接合が形成される。ここでは更なるイオン注入工程が不要であるので、画素回路１０のプロセス及びウェハのコストは、標準的な大量生産のデジタル電子素子のプロセス及びウェハのコストと同程度に押さえることができる。
【００１９】
好ましい具体例においては、図３の回路構成により示すように、フォトディテクタ１２は、画像捕捉の開始時にリセットされる。列バス２４は、撮像素子アレー内の全ての画素回路１０を、スイッチングトランジスタであるＭＯＳＦＥＴ Ｍ１０１と負荷トランジスタであるＭＯＳＦＥＴ Ｍ１０２を含む列バッファ回路１００に接続する。ＭＯＳＦＥＴ Ｍ１０２は、ソースフォロワ増幅器であるＭＯＳＦＥＴ Ｍ１、カスコードトランジスタであるＭＯＳＦＥＴ Ｍ４、及びサポートしている列バッファ回路１００内の相補的なＭＯＳＦＥＴ Ｍ１０１から構成される合成された反転増幅器（composite inverter amplifier）をバイアスする適切な電圧に設定される。反転増幅器（reset amplifier）の他の端子は、行ドライバ回路２００内に設けられたスイッチングトランジスタであるＭＯＳＦＥＴ２０１を介して接地されている。フォトディテクタ１２をリセットするフィードバックパスは、行バス２０を介してＭＯＳＦＥＴ Ｍ３のゲートをＭＯＳＦＥＴ Ｍ１０２のドレインに接続することにより形成される。したがって、合成された反転増幅器は、ＭＯＳＦＥＴ Ｍ１のミラー容量（Miller capacitance）によって実現される容量性フィードバックパスを有するリセット積分回路（reset integrator）として構成されている。そして、ＭＯＳＦＥＴ Ｍ３のゲートに適切なΦＲ／Ａ／Ｄ波形を供給して、（図８に示すような）逓減リセット信号波形を印加することによって、低雑音のリセットが達成される。ΦＲ／Ａ／Ｄ波形は、ＣＭＯＳ撮像素子の各行をサポートする行ドライバ回路において特別に生成される。各行がリセットされているとき、ΦＲ／Ａ／Ｄ波形は、図８に示すＶｒｅｓｅｔ波形と同じである。したがって、ＭＯＳＦＥＴ Ｍ１は、相互コンダクタンス（transconductance）素子として機能し、リセットＭＯＳＦＥＴ Ｍ３は、ΦＲ／Ａ／Ｄ波形によって制御される抵抗素子として機能する。ＭＯＳＦＥＴ Ｍ３の直列抵抗値は、減少するランプ波形（decreasing ramp waveform）（図８）を徐々にゲートに供給することによって徐々に増加し、ＭＯＳＦＥＴ Ｍ１の相互コンダクタンスにより、フィードバック機構を利用してリセット雑音をゼロにすることを可能にする。このアクティブな画素回路技術（active-pixel implementation）により、標準的なＣＭＯＳ技術を用いて、数十μｓ間にリセットを行うことができる。
【００２０】
図４は、本発明を適用した増幅装置の信号蓄積モード時における構成を示す回路図である。この信号蓄積モードでは、ＭＯＳＦＥＴ Ｍ３及びＭＯＳＦＥＴ Ｍ４は、ディスエーブルにされ、電荷が、フォトディテクタ１２のキャパシタンスに蓄積される。ここに示す具体例では、光によって生成された電子は、光電子による電圧（photovoltage）がグランド電位に向かうように放電される。信号蓄積を確実にさせるために、サポートしている全ての行ドライバ回路２００及び列バッファ回路１００をターンオフして、画素回路１０のアレーから分離される。特定された蓄積処理時間に対して画素を上述のように構成することにより、電子シャッタが実現される。
【００２１】
図５は、上述と同じ回路のスナップショットモード時における構成を示す回路図である。図４との相違は次の通りである。すなわち、スナップショットモードでは、ΦＳ／Ｈ＆Ｒ信号が短時間イネーブルにされ、フォトディテクタ１２の拡散容量からＭＯＳＦＥＴ Ｍ１のゲート容量に電荷が移動される。
【００２２】
図６は、同じ回路の信号読出モード時における構成を示す回路図である。各行内の画素回路１０は、左から右に又は右から左に順次読み出される。ＭＯＳＦＥＴ Ｍ１の上側の端子を行ドライババス２２を介して低インピーダンスの電圧源Ｖａｍｐに接続するようにして、上述の読出は、ＭＯＳＦＥＴ Ｍ２０２をイネーブルにすることにより開始される。ＭＯＳＦＥＴ Ｍ４の下側の端子は、列バス２４を介して、列バッファ回路１００内の電流源Ｍ１０４に接続される。ＭＯＳＦＥＴ Ｍ１は、今度はソースフォロワドライバとなり、各ＭＯＳＦＥＴ Ｍ１のゲートからサンプリングされた信号が、列バス２４に効率的に転送される。更に、低インピーダンスの電圧源ＶＤｒａｉｎが、行バス２０を介してＭＯＳＦＥＴ Ｍ３に接続され、これにより、フォトディテクタ１２から不要な全ての光信号（photo-signal）が継続して放電される。
【００２３】
逓減リセット信号波形を合成された反転増幅器（composite reset amplifier）に適用することにより、リセットスイッチであるＭＯＳＦＥＴ Ｍ３が完全にターンオフする前に、ｋＴＣ雑音の包絡線を減衰させることができる。逓減リセット信号波形を用いることにより、完全に雑音抑圧する場合でも、数十μｓで各行をリセットすることができ、また雑音の低減の度合いを抑えれば、リセットに要する時間を更に短縮することができる。
【００２４】
参照により本願に援用される、１９９８年４月８日に出願された米国特許出願番号第０９／０５７，４２３号（出願人管理番号９７Ｃ０８７）「プログレッシブ行リセット方式を用いた小型の低雑音アクティブ画素センサ（COMPACT LOW-NOISE ACTIVE PIXEL SENSOR WITH PROGRESSIVE ROW RESET）」には、リセット時における一般化された小信号等価回路モデルが開示されている。この回路によれば、リセットスイッチ抵抗ＲＳＷに依存した、リセット接続点における定常状態の雑音の包絡線を算出することができる。リセット電圧の下降の傾斜が余りにも遅すぎると、各行のリセットに時間がかかりすぎ、ビデオフレームレートにおける動作に問題が生じる。一方、逓減リセット信号の下降が余りにも速いと、ｋＴＣ雑音の包絡線は十分に減衰されず、スイッチが完全にオフする前にリセット雑音を抑圧することができなくなる。
【００２５】
図７は、合成された反転増幅器の小信号等価回路であり、フォトディテクタ１２は、電圧がＶ１である接地された接続点（node）及び静電容量Ｃ１とを有する。また、合成された反転増幅器の出力電圧はＶ２であり、出力キャパシタンスＣ０及び出力コンダクタンスＧ０は接地されている。出力キャパシタンスＣ０は、リセットアクセスバス（reset access bus）全体に関連し、その殆どは、各行のＭＯＳＦＥＴ Ｍ３とＭＯＳＦＥＴ Ｍ４の接合に由来している。ｇｍは、ＭＯＳＦＥＴ Ｍ１の相互コンダクタンスであり、ＭＯＳＦＥＴ Ｍ４によって小さくすることができ、電圧制御電流源として表される。帰還容量Ｃｆｂは、ＭＯＳＦＥＴ Ｍ１の寄生のミラー容量である。ＭＯＳＦＥＴ Ｍ１からの雑音は、電流源ｉｎとして表され、（線形領域（ohmic region）で動作する）ＭＯＳＦＥＴ Ｍ３からの雑音は、電圧源ｖｎとして表される。この単純化されたモデルには、逓減リセット信号波形の容量性フィードスルーに由来する雑音は含まれていない。
【００２６】
小信号等価回路を用いて、以下のように単純化された雑音式を導き出すことができる。
【００２７】
【数１】
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【００２８】
ここで、増幅器の直流利得Ａｄｃが１より遙かに大きいとすると、リセット雑音の実効値（ｒｍｓ）は、以下のように表すことができる。
【００２９】
【数２】
0004702823.tif 000003
【００３０】
したがって、逓減リセット信号波形（tapered-clock waveform）の時定数は、無次元量（ｋ１＋ｋ２）が１より遙かに大きくなるように適切に選択される。これにより、リセット雑音は、図７の相互コンダクタンスｇｍによる反転増幅器（transconductance amplifier）の帰還容量から生じる非常に小さな量に低減される。本発明では、この帰還容量は、ＭＯＳＦＥＴ Ｍ１の寄生のミラー容量である。
【００３１】
本発明では、１０００画素×７００画素のアレーにおいて、画素回路のセルサイズは、７μｍ×７μｍ、ｇｍ＝２０μΩ、Ｇ０＝０．０８μΩ、Ａｄｃ＝３００、Ｃ１＝１５ｆＦ、Ｃ０＝３．０ｐＦ、Ｃｆｂ＝０．３ｆＦといった近似設計値を用いる。所望の逓減リセット信号波形（tapered-clock waveform）の周波数は、ビデオレートの動作との完全互換性を有する２５ｋＨｚが望ましく、したがって、ＲＳＷ＝５０ＧΩとし、逓減リセット信号波形（tapered-clock waveform）の時定数を２５μｓとする必要がある。これにより、好ましい具体例では、ｋ１＋ｋ２＝５８となり、等価雑音容量は１．１８ｆＦとなる。フォトディテクタの公称容量は１５ｆＦであり、ｋＴＣは、関連する静電容量の平方根に比例することから、リセット雑音は、約５５ｅ−から僅か１４ｅ−までに抑圧することができる。
【００３２】
スイッチ抵抗ＲＳＷは、サポートするラインレート（line rate）に応じて、変更する必要がある。ラインレートが高いときは、スイッチ抵抗ＲＳＷを低くする必要がある。逓減リセット信号波形（tapered-clock waveform）の時定数を適切に短くした場合におけるリセット雑音への影響を、数値化して表１に示す。時定数を２．７μｓとすると、読出雑音は、５５ｅ−に悪化する。
【００３３】
【表１】
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【００３４】
好ましい具体例においては、標準の列バッファ回路１００は、列バス２４を監視し、ビデオ信号が利用可能になるとビデオ信号を読み出す。列バッファ回路１００に関する重要な要求（key requirement）は、電圧モード信号を取り扱う従来の設計と同様であり、当業者にとって周知である。
【００３５】
本発明では、標準のＣＭＯＳデジタル論理回路を用いて、様々なクロック信号がオンチップで生成される。したがって、このようなデジタル論理回路を実装することにより、「ウィンドウ化（windowing）」が可能になり、ここでユーザは、適切なサブフォーマットを記録する（clock）適切なサポート論理回路をイネーブルにするだけで、撮像素子から様々なフォーマットで画像情報を簡単に読み出すことができる。一実施の形態として（candidate embodiment）、ウィンドウ化により、１０２４画素×７２８画素のフォーマットを、撮像素子アレー全体を読み出すことなく、１つ以上の任意のサイズ及び位置を有するＭ画素×Ｎ画素のフォーマットの撮像素子アレーとして読み出すことができる。例えば、ユーザがコンピュータに互換性を有する「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）を、撮像素子アレー全体の全ての画素を読み出すことなく、コモンインタフェースフォーマット（Common Interface Format：ＣＩＦ、通常、３５２×２４０）又はクオータコモンインタフェースフォーマット（Quarter Common Interface Format：ＱＣＩＦ、通常、１７６×１２０）に変換することができる。これにより、サポート回路が単純化され、コストが低減され、更に特定の通信媒体の要求に対応できるようになる。例えば、ＱＣＩＦのみを有する遠隔地のユーザへの個人的なテレビ会議（teleconference）リンクは、ＱＣＩＦ解像度に対応するように最適化され、これにより、テレビ会議リンクに必要とされる帯域幅を低減することができる。更なる具体例として、ＣＩＦに基づいて構成された撮像素子により、完全なＣＩＦ画像を提供するとともに、信号処理及びデータ圧縮に対して高い重要度を有する画像の部分に関する情報をウィンドウ化して提供することもできる。テレビ会議においては、例えば、会議出席者の口の周辺のウィンドウを全体のＣＩＦ画像より高い頻度で送信するとよい。これにより、通信会議リンク全体に要求される帯域幅を低減することができる。
【００３６】
本発明の範囲及び思想から逸脱することなく、上述の好ましい具体例を様々な分野に応用し、又は変更できることは当業者にとって明らかである。したがって、本発明は、添付の請求の範囲に基づき、上述した具体例とは異なる形態でも実現できることは明らかである。
【図面の簡単な説明】
【図１】米国特許第５，８９８，１６８号に開示されているＣＭＯＳ撮像素子アレー内の小型増幅装置の構成を示す回路図である。
【図２】本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置の構成を示す回路図である。
【図３】本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置における撮像素子アレー全体の行毎のリセット処理時の動作を示す回路図である。
【図４】本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置における光によって生成された信号の全体的な蓄積処理時の動作を示す回路図である。
【図５】本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置における撮像素子アレーの全体的なスナップショット画像形成処理時の動作を示す回路図である。
【図６】本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置における撮像素子アレーの列毎の読み出し処理時の動作を示す回路図である。
【図７】リセット動作期間における線形動作時の本発明に基づくＣＭＯＳ撮像素子アレーの小型増幅装置の小信号等価回路の回路図である。
【図８】ＣＭＯＳ撮像素子アレーの行毎のリセット動作時のＶｒｅｓｅｔクロック信号用のリセット波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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