(57)【特許請求の範囲】
【請求項１】
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に窒化シリコンの酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第１領域以外の第２領域に属する前記酸化防止膜の少なくとも一部を除去するステップと、
前記酸化防止膜が除去された領域に二酸化シリコン層を成膜するステップと、
前記第１領域に属する前記酸化防止膜を除去するステップと、
前記第１領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電層をパターニングしてゲート電極を形成し、前記第１領域に前記駆動トランジスタを、前記第２領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有する、半導体記憶装置の製造方法。
【請求項２】
前記高誘電層が、Ｓｉ３Ｎ４，ＨｆＯ２，Ａｌ２Ｏ３又はＨｆＡｌＯにより形成されている、請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体記憶装置の技術分野に関し、特にメモリセルに記憶された情報を安定的に読み出すことが可能な半導体記憶装置及びその製造方法に関連する。
【背景技術】
【０００２】
この種の技術分野では、メモリの高集積化や高性能化等の観点から、素子の微細化が益々進行しつつある。微細化が進むにつれて、短チャネル効果、ゲートリーク、チャネル領域の不純物に起因するランダムばらつき等の悪影響が顕著になる。特に、６つのトランジスタで構成される形式のスタティックランダムアクセスメモリ（ＳＲＡＭ）では、これらの悪影響に起因して、メモリセルからデータを正しく読み取ることができなくなったり、動作が遅くなったりすることが知られている。
【０００３】
図１は、６つのトランジスタより成るＳＲＡＭのメモリセル（ＳＲＡＭセル）の等価回路を示す。図示されているように、ＳＲＡＭセルは、２つの基準電位Ｖｄｄ，ＧＮＤの間に接続された１対のＣＭＯＳインバータと、各ＣＭＯＳインバータの出力ノード及びビットラインの間（Ｎ１−Ｂ１，Ｎ２−Ｂ２）にそれぞれ接続された転送（ｔｒａｎｓｆｅｒ）トランジスタＴ１，Ｔ２より成る。転送トランジスタＴ１，Ｔ２のゲートはワードラインＷに接続される。ＣＭＯＳインバータの各々は、互いに直列に接続された負荷（ｌｏａｄ）トランジスタＬ１（Ｌ２）及び駆動（ｄｒｉｖｅｒ）トランジスタＤ１（Ｄ２）から形成される。
【０００４】
ＳＲＡＭセルの記憶内容を読み出す場合には、ワードラインＷ及びビットラインＢ１，Ｂ２を基準電位Ｖｄｄに設定し、転送トランジスタＴ１，Ｔ２を導通させ、各ＣＭＯＳインバータからの出力レベルをビットラインＢ１，Ｂ２に出力させ、一方のビットラインの電圧変化に基づいて記憶内容が読み出される。しかし上述したように、素子の微細化に伴って記憶内容の読み出しが適切に行なわれにくくなり、読み出し動作が不安定化する問題が生じ得る。この読み出し動作の安定性（不安定性）は、スタティックノイズマージン（ＳＮＭ：ｓｔａｔｉｃ  ｎｏｉｓｅ  ｍａｒｇｉｎ）と呼ばれる電圧パラメータで評価することができ、ＳＮＭが大きいほど安定的である。ＳＮＭは、ＳＲＡＭセルの読み出し特性図（入出力特性図）を用いて表現され得る。
【０００５】
図２は、ＳＲＡＭセルの読み出し特性図を示す。縦軸は出力ノードＮ１（図１）の電圧を示し、横軸は出力ノードＮ２の電圧を示す。参照符号ＶＮ１で示される曲線は、出力ノードＮ２の電圧変化に対するノードＮ１の電圧変化を示す。同様に、参照符号ＶＮ２で示される曲線は、出力ノードＮ１の電圧変化に対するノードＮ２の電圧変化を示す。２つの曲線ＶＮ１，ＶＮ２に内接する最も大きな正方形の一辺の長さが、スタティックノイズマージン（ＳＮＭ）として定義される。図示の例では、ＳＮＭは０．２１４ボルトである。
【０００６】
ＳＮＭを大きくする１つの手法として、β比を大きくすることが挙げられる。β比とは、駆動トランジスタの駆動能力（ＰＤ）と転送トランジスタの駆動能力（ＰＴ）の比率（ＰＤ／ＰＴ）である。一般にトランジスタの駆動能力Ｐは、
Ｐ＝（Ｗ／Ｌ）・ＣＧ・μｅｆｆ  ・・・（１）
で定義される量であり、これは利得因子（ｇａｉｎ  ｆａｃｔｏｒ）とも呼ばれる。ここで、Ｗはトランジスタのゲート幅を表し、Ｌはゲート長を表し、ＣＧはゲート絶縁層の単位面積当たりの容量を表し、μｅｆｆは電子の実効的な移動度（電子移動度）を表す。ＣＧは更に、
ＣＧ＝ε／ｔ＝εｒ・ε０／ｔ  ・・・（２）
と表すことができ、ここで、εは絶縁層の誘電率を表し、εｒは絶縁層の比誘電率を表し、ε０は真空の誘電率を表わり、ｔは絶縁層の膜厚を表す。
【０００７】
上述したようにβ比は、ＰＤ／ＰＴで表現されるので、駆動トランジスタの駆動能力ＰＤを大きくしたり、転送トランジスタの駆動能力ＰＴを小さくすることができれば、β比を大きくすることができる。尚、このβ比は、読み出し特性図中のグラフの勾配（ｄＶｏｕｔ／ｄＶｉｎ）を定める量である：（ｄＶｏｕｔ／ｄＶｉｎ）＝
−［（ＷＤ／ＬＤ・ＣＤ・μＤ）／（ＷＴ／ＬＴ・ＣＴ・μＴ）］１／２
ここで、添え字のＤは駆動トランジスタ側の量を表し、Ｔは転送トランジスタ側の量を表す。
【０００８】
下記の特許文献１に記載された発明では、駆動トランジスタのゲート絶縁層に、誘電率の大きな材料（窒化シリコン）を使用することで、ゲート容量ＣＧひいては駆動能力ＰＤを向上させようとしている。
【特許文献１】特開平６−２９５９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１記載発明のように、ゲート絶縁層に高誘電性の材料を使用すると、駆動トランジスタの閾電圧が変化する。駆動トランジスタは一般的にはＮＭＯＳトランジスタから形成されるが、例えば、ゲート絶縁層に酸化ハフニウム（ＨｆＯ２）を使用したとすると、高誘電率の材料を使うことで移動度が劣化するから、その結果、駆動トランジスタの駆動能力（ＰＤ）を充分に大きくすることが困難になる。上記（１）式に示されるように、駆動能力は、ゲート容量ＣＧだけでなく電子移動度μｅｆｆにも比例するからである。従って、意図されているようにβ比を向上させ、読み出し動作を安定化させることが充分になされない虞がある。
【００１０】
一方、β比を大きくするために、転送トランジスタの駆動能力（ＰＴ）を小さくすることも考えられる。読み出し時の読出電流は転送トランジスタＴ１，Ｔ２を通じて伝送される。従って、転送トランジスタの駆動能力（ＰＴ）を小さくすると、読出電流も小さくなり、読み出し速度が遅くなってしまう虞が生じる。
【００１１】
素子の微細化がそれほど重要でない製品用途では、レイアウト設計の自由度が比較的大きく、ゲート幅や長さ等を適宜調整することで駆動能力等を所望の値に維持することが可能である。しかしながら、微細化が進むにつれて、そのようなレイアウト設計の自由度（特に面積に直結する自由度）は小さくなる。従って、上記のような問題点は、微細化に配慮しなければならない高集積度の素子に特に顕著に生じる虞がある。
【００１２】
本発明は、上記の問題点の少なくとも１つに対処するためになされたものであり、その課題は、半導体記憶装置を構成するメモリセルに記憶された情報を安定的に読み出すことが可能な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
一実施例による方法は、
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に窒化シリコンの酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第１領域以外の第２領域に属する前記酸化防止膜の少なくとも一部を除去するステップと、
前記酸化防止膜が除去された領域に二酸化シリコン層を成膜するステップと、
前記第１領域に属する前記酸化防止膜を除去するステップと、
前記第１領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電層をパターニングしてゲート電極を形成し、前記第１領域に前記駆動トランジスタを、前記第２領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有する、半導体記憶装置の製造方法である。
【発明の効果】
【００１４】
本発明による半導体記憶装置によれば、メモリセルに記憶された情報を安定的に読み出すことが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、各図を参照しながら本発明の一実施例によるＳＲＡＭセル及びその製造方法を説明する。図３乃至図１０の各図は、本発明に特に関連する主要な製造工程を説明するためのものである。
【００１６】
図３に示される工程で用意される構造は、シリコン（Ｓｉ）より成る半導体基板１０の上に順に、バッファ層１２と、シリゲル層１４と、歪みシリコン層（ｓｔｒａｉｎｅｄ  Ｓｉ  ｌａｙｅｒ）１６とが成膜されている。バッファ層１２は、シリコン及びゲルマニウムより成り、層内での組成は、膜厚方向に沿ってＳｉ（１−ｘ）Ｇｅｘ（ｘ＝０〜２）のように徐々に変化する構造を有する。シリゲル層１４は、Ｓｉ０．８Ｇｅ０．２で表される構造を有し、格子緩和されたシリゲル層（ｒｅｌａｘｅｄ  ＳｉＧｅ  ｌａｙｅｒ）である。歪みシリコン層１６は、シリゲル層１４上に、例えばＵＨＶＣＶＤ法を用いて例えば２５ｎｍの厚さに成膜される。歪みシリコン層１６内の原子数は、例えば２×１０１７ｃｍー３である。歪みシリコン層１６とその下地層であるシリゲル層１４との格子定数が異なることに起因して、歪みシリコン層１６では、層の面内方向の電子の移動度μｅｆｆが大きくなる。歪みシリコン層１６の膜厚は、臨界膜厚（ｃｒｉｔｉｃａｌ  ｔｈｉｃｋｎｅｓｓ）より薄く形成される。臨界膜厚とは、その膜厚より厚くなると、格子欠陥等に起因して電子の移動度の増加効果が損なわれるような臨界的な膜厚である。
【００１７】
図４に示される工程では、素子分離やウェル注入等の工程の後に、酸化防止膜１８が全面に成膜される。本実施例では、酸化防止膜１８として窒化シリコン（Ｓｉ３Ｎ４）が使用されているが、別の材料層を使用することも当然に可能である。但し、製造工程の容易性の観点からは、当該技術分野で周知のシリコン窒化膜の成膜工程を利用することが望ましい。
【００１８】
図５に示される工程では、例えばフォトリソグラフィ及びエッチングによって酸化防止膜１８の一部が除去される（右側の図）。酸化防止膜１８が残される領域は、駆動トランジスタＤ１，Ｄ２（図１）の形成されるドライバ領域であり、酸化防止膜１８が除去される領域は、転送トランジスタＴ１，Ｔ２又は負荷トランジスタＬ１，Ｌ２の形成される転送／負荷領域である。
【００１９】
図６に示される工程では、露出した歪みシリコン層上に酸化膜（ＳｉＯ２）が、例えば４１ｎｍの膜厚に成膜される。酸化膜の成膜が行なわれることで、歪みシリコン層の膜厚が、例えば２５ｎｍから７ｎｍに減少する。尚、この例では、形成される酸化膜の膜厚は、（薄化される歪みシリコン層の厚さ）に１／０．４４を乗じたものとして算出されている：４１ｎｍ＝１８（＝２５−７）ｎｍ×１／０．４４。しかしながら、別の観点から酸化膜厚を設定することも当然に可能である。歪みシリコン層をどの程度薄化するかは、歪みシリコン層１７内の電子の移動度を、歪みシリコン層１６内の移動度よりもどの程度低くするかに依存して決定される。一般に、臨界膜厚より薄い歪みシリコン層では、膜厚が層内電子移動度に影響し、概して、膜厚が厚いほど移動度が大きくなり、薄いほど小さくなる。
【００２０】
図７に示される工程では、ドライバ領域の酸化防止膜（Ｓｉ３Ｎ４）が除去され、転送／負荷領域の酸化膜２０が、例えば１８ｎｍの膜厚に薄化される。この工程は、機械的な研磨工程で行なってもよいし、化学的なエッチング工程で行なってもよい。ドライバ領域で露出する歪みシリコン層１６の表面と、転送／負荷領域の酸化膜２０の表面とは、以後の製造工程の容易性の観点からは等しい高さになっていることが望ましいが、一般的には段差があってもよい。
【００２１】
図８に示される工程では、二酸化シリコンの誘電率（約３．７）より高い誘電率を有する材料より成る高誘電層２２が、例えば３ｎｍの膜厚に成膜される。そのような材料としては、Ｓｉ３Ｎ４，ＨｆＯ２，Ａｌ２Ｏ３，ＨｆＡｌＯ等が挙げられる。
【００２２】
図９に示される工程では、ポリシリコンより成る導電膜２４が、例えば１５０ｎｍの膜厚で全面に成膜され、例えばフォトリソグラフィ及びエッチングにより各トランジスタのゲート電極の形状に規定される。ゲート電極の寸法は様々な値をとり得るが、本実施例では、ゲート幅及び長さが０．１μｍ程度の大きさである。
【００２３】
図１０に示される工程では、ゲート電極２４をマスクとしてソース及びドレイン領域２６，２８；２７，２９が形成され、アニール工程、配線工程等を経て駆動トランジスタ、負荷トランジスタ及び転送トランジスタが形成される。本実施例では、駆動トランジスタＤ１，Ｄ２及び転送トランジスタＴ１，Ｔ２は、Ｎ形のＭＯＳトランジスタであるので、ソース及びドレイン領域には砒素（Ａｓ）や燐（Ｐ）等のドーパントが注入される。負荷トランジスタＬ１，Ｌ２はＰ形のＭＯＳトランジスタであるので、ホウ素（Ｂ）等のドーパントが注入される。このようにして、ドライバ領域及び転送／負荷領域に新規なトランジスタ構造が形成される。
【００２４】
本願実施例における駆動トランジスタＤ１，Ｄ２（ドライバ領域に形成されるトランジスタ）は、ゲート電極２４とチャネル領域（歪みシリコン層）１６との間に、誘電率の高い高誘電層２２が設けられている。このため、単位面積当たりのゲート容量ＣＧが大きくなり、駆動能力を大きくすることに寄与する。それと同時に電子移動度を小さくしようとするかもしれないが、本実施例では、通常より高い電子移動度を有する歪みシリコン層１６がチャネル領域を形成しているので、電子移動度の劣化を補償することができる。高誘電層２２だけでなく歪みシリコン層１６を設けることで、トランジスタの駆動能力を大きくすることが可能になる、即ちβ比を大きくして読み出し動作の安定化を図ることが可能になる。図２のような特性図上では、グラフの曲線の勾配（ｄＶｏｕｔ／ｄＶｉｎ）を急峻にすることで、スタティックノイズマージン（ＳＮＭ）に関する正方形を大きくすることが可能になる。
【００２５】
β比を大きくする観点からは、上記のように駆動トランジスタＤ１，Ｄ２の駆動能力を向上させ、転送トランジスタＴ１，Ｔ２（負荷トランジスタＬ１，Ｌ２に流れる電流は小さいので、簡単のため無視する）を通常のＭＯＳトランジスタとすることが可能である。通常のＭＯＳトランジスタ構造とは、ＳｉＯ２より成るゲート絶縁層や、歪みシリコン層のものより低い電子移動度を有するチャネル層等を備えているが、高誘電層２２も歪みシリコン層１７も備えていないような構造である。このような通常のＭＯＳトランジスタ構造を転送トランジスタＴ１，Ｔ２に採用しても充分な読み出し速度が得られるならよいが、上述したように、転送トランジスタを経由する読み出し電流が少ないと、読み出し速度が遅くなってしまうことが懸念される。従って、転送トランジスタＴ１，Ｔ２も、通常のＭＯＳトランジスタより大きな駆動能力を有することが望ましい。
【００２６】
上記の実施例では、転送／負荷領域で、ソース及びドレイン領域間のチャネル領域に歪みシリコン層１７を用いることで電子移動度を向上させている。但し、歪みシリコン層１７の厚さは、駆動トランジスタの歪みシリコン層１６の厚さより薄い。従って、転送トランジスタＴ１，Ｔ２の電子移動度μｅｆｆは、駆動トランジスタＤ１，Ｄ２の電子移動度μｅｆｆよりも小さいが、通常のＭＯＳトランジスタの電子移動度μｅｆｆよりは大きい。更に、上記の実施例では、駆動トランジスタのゲート電極２４とチャネル領域（歪みシリコン層）１６の間には、高誘電層２２が介在しているに過ぎないが、転送トランジスタのゲート電極２４とチャネル領域（歪みシリコン層）１７の間には、高誘電層２２と二酸化シリコン層２０が介在している。従って、駆動トランジスタＤ１，Ｄ２のゲート容量ＣＧは、転送トランジスタＴ１，Ｔ２のゲート容量ＣＧより大きい。高誘電層２２の誘電率をεＨｉｇｈ（≒１０）とし、酸化膜２０の誘電率をεＯＸ（≒３．７）とすると、駆動トランジスタ側の誘電率はεＨｉｇｈ（≒１０）であるが、転送トランジスタ側の（合成）誘電率は、（εＨｉｇｈ−１＋εＯＸ−１）−１（≒２．７）となる（簡単のため、膜厚等のパラメータは１としている）。従って、誘電率に比例するゲート容量にも同様な大小関係が生じる。上記（１）式に示されるように、トランジスタの駆動能力は、ゲート容量ＣＧ及び電子移動度μｅｆｆに比例するので、転送トランジスタＴ１，Ｔ２の駆動能力（ＰＴ）は、駆動トランジスタＤ１，Ｄ２の駆動能力（ＰＤ）よりも小さいが、通常のＭＯＳトランジスタの駆動能力（Ｐｒｅｆ）よりは大きくなるようにすることが可能になる：ＰＤ＞ＰＴ＞Ｐｒｅｆ。ＰＤ＞ＰＴが成立するので、β比を大きくすることが可能になり、ＰＴ＞Ｐｒｅｆが成立するので、読出電流が過剰に小さくなることを回避することが可能になる。
【００２７】
説明の便宜上、駆動トランジスタＤ１，Ｄ２は、歪みシリコン層１６上に高誘電層２２が設けられている。しかし、歪みシリコン層１６との界面を平滑化し、電子移動度の向上性を促す観点からは、高誘電層２２と歪みシリコン層１６の間に例えば０．８ｎｍの膜厚の薄い二酸化シリコン層を設けることが有利である。
【００２８】
上記実施例では、転送トランジスタの側にも高誘電層２２を設けているが、この層は必須ではない。転送トランジスタＴ１，Ｔ２のゲート電極２４配下の絶縁層が、駆動トランジスタのゲート電極２４配下の絶縁層の誘電率よりも小さな誘電率を有していればよいからである。
【００２９】
図１１は、スタティックノイズマージン（ＳＮＭ）又は規格化された読出電流と比誘電率との関係を示す特性図である。図中左側の縦軸はＳＮＭ（ボルト）を表し、右側の縦軸は読み出し電流を表すが、通常のＭＯＳトランジスタに関する読み出し電流を標準値として規格化された電流値が示されている。図中横軸は、比誘電率の値を表す。参照記号「ＶＳＮＭ」で示されるグラフは、様々な比誘電率を有する材料を用いてトランジスタ（ＳＲＡＭセル）を形成した場合の、スタティックノイズマージンを示す。グラフ中最も左側の点は、比誘電率が約３．７（ＳｉＯ２）であり、ＳＮＭが０．２１４Ｖ（図２参照）であることを示す。グラフ上のこの点は、通常のＭＯＳトランジスタでＳＲＡＭセルを構成した場合の状況を示す。左から２番目の点は、誘電性材料として窒化シリコン（Ｓｉ３Ｎ４）を利用し、比誘電率を約７．５にすると、ＳＮＭが約０．３２Ｖ（約１．５倍）に急増することを示す。比誘電率を１０，１５に増やしてもＳＮＭは約０．３３Ｖに留まり、比誘電率を２０，２５に増やすと逆にＳＮＭは約０，３１Ｖ，０．２８Ｖに減少している。
【００３０】
参照記号「Ｉｒｅａｄ」で示されるグラフは、様々な比誘電率を有する材料を用いてトランジスタ（ＳＲＡＭセル）を形成した場合の、規格化された読み出し電流を示す。グラフ中最も左側の点は、比誘電率が約３．７（ＳｉＯ２）であり、規格化電流が１であることを示す。即ち、この点は基準点であることを示す。左から２番目の点は、誘電性材料として窒化シリコン（Ｓｉ３Ｎ４）を利用し、比誘電率を約７．５にすると、規格化電流が約１．４５（約１．５倍）に急増することを示す。ＳＮＭのグラフＶＳＮＭとは異なり、比誘電率を１０，１５，２０，２５のように増やしても、規格化電流は約１．５に留まっている。
【００３１】
このように、ＳＲＡＭセルを構成するトランジスタに高誘電層及び歪みシリコン層を設けることで（特に駆動トランジスタ側）、ＳＮＭも読出電流も向上させることが可能になる。従って、本実施例によるＳＲＡＭは、ＳＲＡＭセルに記憶された情報を安定的に読み出すことが可能であり、且つ高速に動作することも可能である。
【００３２】
以下、本発明により教示される手段を例示的に列挙する。
【００３３】
（付記１）
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置であって、前記駆動トランジスタは、
シリコン基板上に、所定の導電性を有する２つの拡散領域と、それら２つの拡散領域の間の第１チャネル領域とを有し、更に前記第１チャネル領域上に第１絶縁層を介して導電層を有し、
前記第１チャネル領域を形成する歪みシリコン層は、その下地層の格子定数とは異なる格子定数を有する
ことを特徴とする半導体記憶装置。
【００３４】
（付記２）
前記転送トランジスタ又は負荷トランジスタが、シリコン基板上に、所定の導電性を有する２つの拡散領域と、それら２つの拡散領域の間の第２チャネル領域とを有し、更に前記第２チャネル領域上に第２絶縁層を介して導電層を有し、
前記第２チャネル領域を形成する歪みシリコン層は、その下地層の格子定数とは異なる格子定数を有する
ことを特徴とする付記１記載の半導体記憶装置。
【００３５】
（付記３）
前記第１歪みシリコン領域の膜厚が、前記第２歪みシリコン領域の膜厚より厚いことを特徴とする付記２記載の半導体記憶装置。
【００３６】
（付記４）
前記第１絶縁層の誘電率が、前記第２絶縁層の誘電率より高いことを特徴とする付記２記載の半導体記憶装置。
【００３７】
（付記５）
前記第１又は第２チャネル領域の前記下地層が、シリコン及びゲルマニウムより成り、格子緩和したシリゲル層を形成することを特徴とする付記２記載の半導体記憶装置。
【００３８】
（付記６）
前記第１及び第２絶縁層が、それぞれ、二酸化シリコン層と、二酸化シリコンの誘電率より高い誘電率を有する高誘電層とを含むことを特徴とする付記２記載の半導体記憶装置。
【００３９】
（付記７）
前記第１絶縁層に含まれる二酸化シリコン層の膜厚が、前記第２絶縁層に含まれる二酸化シリコン層の膜厚より薄いことを特徴とする付記２記載の半導体記憶装置。
【００４０】
（付記８）
インバータを形成するように互いに直列に接続された負荷トランジスタ及び駆動トランジスタと、前記インバータの出力及びビットラインの間に接続された転送トランジスタとを備えるセル構造を有する半導体記憶装置の製造方法であって、
シリコン基板に、下地層の格子定数とは異なる格子定数を有する歪みシリコン層を設けるステップと、
前記歪みシリコン層上に酸化防止膜を成膜するステップと、
前記駆動トランジスタを形成するための第１領域以外の第２領域に属する酸化防止膜の少なくとも一部を除去するステップと、
酸化防止膜の除去された領域に二酸化シリコン層を成膜するステップと、
前記第１領域及び前記二酸化シリコン層上に、二酸化シリコンの誘電率より高い誘電率を有する高誘電層を成膜するステップと、
前記高誘電層上に導電層を成膜するステップと、
前記導電膜をパターニングしてゲート電極を形成し、前記第１領域に前記駆動トランジスタを、前記第２領域に前記負荷トランジスタ及び前記転送トランジスタを形成するステップと
を有することを特徴とする半導体記憶装置の製造方法。
【００４１】
（付記９）
前記酸化防止膜が、シリコン窒化膜より成ることを特徴とする付記８記載の製造方法。
【００４２】
（付記１０）
前記二酸化シリコン層を成膜するステップは、前記第２領域に属する歪みシリコン層の膜厚が、前記第１領域に属する歪みシリコン層の膜厚より薄くなるまで行なわれることを特徴とする付記８記載の製造方法。
【００４３】
（付記１１）
前記二酸化シリコン層は、熱酸化膜であることを特徴とする付記８記載の製造方法。
【００４４】
（付記１２）
前記歪みシリコン層を薄膜化するステップは、前記第２領域に属する歪みシリコン層のドライエッチング及びアニーリングにより行なわれることを特徴とする付記８記載の製造方法。
【図面の簡単な説明】
【００４５】
【図１】読み出し時のＳＲＡＭセルの等価回路図を示す。
【図２】ＳＲＡＭセルの読出特性図を示す。
【図３】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図４】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図５】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図６】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図７】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図８】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図９】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図１０】本発明の一実施例によるＳＲＡＭの製造工程を示す図である。
【図１１】ノイズマージン又は規格化された読出電流と比誘電率との関係を示す特性図である。
【符号の説明】
【００４６】
１０  シリコン基板
１２  バッファ層
１４  格子緩和したシリゲル層
１６，１７  歪みシリコン層
１８  酸化防止膜
２０  酸化膜
２２  高誘電層
２４  導電層
２６，２７  ソース領域
２８，２９  ドレイン領域
【図１】
0004763967.tif 000002
【図２】
0004763967.tif 000003
【図３】
0004763967.tif 000004
【図４】
0004763967.tif 000005
【図５】
0004763967.tif 000006
【図６】
0004763967.tif 000007
【図７】
0004763967.tif 000008
【図８】
0004763967.tif 000009
【図９】
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【図１０】
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【図１１】
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