(57)【特許請求の範囲】
【請求項１】
複相化されたタイミング信号に応じて動作するシフトレジスタを備えた駆動回路が上記シフトレジスタの出力信号を用いてアクティブマトリクス型の表示パネルを駆動する表示装置であって、
上記シフトレジスタは、上記シフトレジスタが有する縦続接続された各段が、データ保持に用いる回路として、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを備え、
上記各段に互いに位相が異なる上記タイミング信号が入力され、上記各段に対応した上記タイミング信号に従って、所定段の上記ＲＳフリップフロップの上記セット入力端子に入力された所定のパルスを順次後段へ伝達しながら、上記各段が上記出力信号を、上記所定段から順次、パルスとして出力する第１の動作モードと、
上記各段に入力される上記タイミング信号を全てアクティブに固定し、初段の上記ＲＳフリップフロップの上記セット入力端子にアクティブな入力を行って、全ての上記出力信号を一斉にアクティブにする第２の動作モードとを実行することを特徴とする表示装置。
【請求項２】
上記駆動回路を用いて構成された走査信号線駆動回路を備え、
上記走査信号線駆動回路は、上記第１の動作モードでは、上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成することを特徴とする請求項１に記載の表示装置。
【請求項３】
上記駆動回路を用いて構成された、走査信号線駆動回路およびデータ信号線駆動回路を備え、
上記走査信号線駆動回路は、上記第１の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成し、
上記データ信号線駆動回路は、上記第１の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、ビデオ信号線から各データ信号線へ順次データ信号を供給する動作に用い、上記第２の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、上記ビデオ信号線から全データ信号線に一斉に共通の電位を与える動作に用いることを特徴とする請求項１に記載の表示装置。
【請求項４】
上記駆動回路を用いて構成された、走査信号線駆動回路およびデータ信号線駆動回路を備え、
上記走査信号線駆動回路は、上記第１の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成し、
上記データ信号線駆動回路は、上記第１の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、ビデオ信号線から各データ信号線へ順次データ信号を供給する動作に用い、上記第２の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、上記ビデオ信号線から全データ信号線を遮断するとともに全データ信号線同士を導通させる動作に用いることを特徴とする請求項１に記載の表示装置。
【請求項５】
縦続接続された各段が、データ保持に用いる回路として、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを備え且つ複相化されたタイミング信号に応じて動作するシフトレジスタ、を備えた駆動回路が上記シフトレジスタの出力信号を用いてアクティブマトリクス型の表示パネルを駆動する表示装置の駆動方法であって、
上記各段に互いに位相が異なる上記タイミング信号が入力され、上記各段に対応した上記タイミング信号に従って、所定段の上記ＲＳフリップフロップの上記セット入力端子に入力された所定のパルスを順次後段へ伝達しながら、上記各段が上記出力信号を、上記所定段から順次、パルスとして出力する第１の動作モードと、
上記各段に入力される上記タイミング信号を全てアクティブに固定し、初段の上記ＲＳフリップフロップの上記セット入力端子にアクティブな入力を行って、全ての上記出力信号を一斉にアクティブにする第２の動作モードとを実行することを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型液晶表示装置などの、画素に充電を行うことにより表示を行う表示装置に関するものである。
【背景技術】
【０００２】
画素にＴＦＴを介して充電を行うことにより表示を行うアクティブマトリクス型液晶表示装置では、交流駆動を行う場合に、表示パネル上で正極性の電荷を蓄積する画素と負極性の電荷を蓄積する画素とが混在することになる。従って、この液晶表示装置の電源を遮断するときには、対向電極に対する各画素電極の電位が、電源遮断直前に正極性の電荷を蓄積していた画素と負極性の電荷を蓄積していた画素とで異なるため、液晶表示装置の駆動終了時に、データ信号線の電位と差の大きい方の電位となる極性の画素の電荷がデータ信号線に漏出しやすくなる。この結果、画素に印加される電圧にばらつきが生じて、画面に乱れが生じることがある。また、電源投入時にも電源が立ち上がる過程において、液晶表示装置の駆動回路のロジックが確定していない状態では、ビデオ信号線や対向電極に生じた電位によって画素に電荷が蓄積され、画面に乱れが生じることがある。【０００３】
このような問題に対して、従来、図１２のような構成が提案されている（例えば特許文献１参照）。【０００４】
図１２に示す液晶表示装置１０１は、液晶パネル１０２、ゲートドライバ１０３、ソースドライバ１０４、走査信号供給制御回路１０５、データ信号供給制御回路１０６、および、画素放電回路１０７を備えている。【０００５】
液晶パネル１０２はアクティブマトリクス型の表示パネルであって、走査信号線ＧＬ（１）・ＧＬ（２）・…・ＧＬ（ｎ）・…とデータ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…とを互いに直交するように備えている。そして、それらの各交点に画素ＰＩＸが配置されている。画素ＰＩＸは、ＴＦＴ１０２ａ、液晶容量１０２ｂ、および、補助容量１０２ｃを備えている。ＴＦＴ１０２ａのゲート端子は当該画素ＰＩＸに対応する走査信号線ＧＬに接続されている。ＴＦＴ１０２ａの一方のソース／ドレイン端子は当該画素ＰＩＸに対応するデータ信号線ＳＬに接続されており、他方のソース／ドレイン端子は当該画素ＰＩＸの画素電極に接続されている。液晶容量１０２ｂと補助容量１０２ｃとは、画素ＰＩＸの画素電極と対向電極ＣＯＭとの間に互いに並列に接続されている。【０００６】
ゲートドライバ１０３は、外部から入力されるクロック信号ＧＣＫ１・ＧＣＫ２およびゲートスタートパルスＧＳＰに従って、内部のシフトレジスタおよび論理回路により、各走査信号線ＧＬに出力する走査信号を生成するための信号を各段において生成する。ソースドライバ１０４は、外部から入力されるクロック信号ＳＣＫ１・ＳＣＫ２およびソーススタートパルス信号ＳＳＰに従って、内部のシフトレジスタにより、後述するデータ信号供給制御回路１０６が備えるアナログスイッチＢの制御信号を生成するための信号を各段において生成する。【０００７】
走査信号供給制御回路１０５は、ゲートドライバ１０３が生成した走査信号と、外部から入力される放電制御信号ＤＩＳとのＮＡＮＤ演算を行うＮＡＮＤ回路１０５ａ−１・１０５ａ−２・…・１０５ａ−ｎ・…を、順に、走査信号線ＧＬ（１）・ＧＬ（２）・…・ＧＬ（ｎ）・…に対応するように備えた回路である。【０００８】
データ信号供給制御回路１０６は、ソースドライバ１０４が生成した信号と、外部から入力される上記放電制御信号ＤＩＳとのＮＡＮＤ演算を行うＮＡＮＤ回路１０６ａ−１・１０６ａ−２・…・１０６ａ−Ｎ・…を、順に、データ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…に対応するように備えた回路である。データ信号供給制御回路１０６は、ＮＡＮＤ回路１０６ａ−１・１０６ａ−２・…・１０６ａ−Ｎ・…が生成した信号を、順に制御信号とするＣＭＯＳ構成のアナログスイッチＢ１・Ｂ２・…・ＢＮ・…を備えている。当該アナログスイッチＢのｐチャネル型ＭＯＳトランジスタのゲート端子には、対応するＮＡＮＤ回路１０６ａが生成した信号が直接入力され、ｎチャネル型ＭＯＳトランジスタのゲート端子には、ＮＡＮＤ回路１０６ａが生成した信号がインバータｂ（ＮＡＮＤ演算回路１０６ａ−１・１０６ａ−２・…・１０６ａ−Ｎ・…に順に対応するインバータｂ１・ｂ２・…・ｂＮ・…）でレベル反転されてから入力される。また、アナログスイッチＢ１・Ｂ２・…・ＢＮ・…は、順に、データ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…に対応しており、データ信号線ＳＬとビデオ信号線ＶＳＩＧとの間の導通および遮断を行う。【０００９】
画素放電回路１０７は、ＣＭＯＳのアナログスイッチＡ１・Ａ２・…・ＡＮ・…を、順に、データ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…に対応するように備えている。当該アナログスイッチＡの制御信号として上記放電制御信号ＤＩＳが用いられる。アナログスイッチＡのｎチャネル型ＭＯＳトランジスタのゲートには、放電制御信号ＤＩＳがインバータａ（データ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…に順に対応するインバータａ１・ａ２・…・ａＮ・…）によりレベル反転されて入力され、ｐチャネル型ＭＯＳトランジスタのゲートには、放電制御信号ＤＩＳが直接入力される。【００１０】
上記の構成の液晶表示装置１０１において、通常動作時には放電制御信号ＤＩＳがＨｉｇｈとなる。このとき、画素放電回路１０７のアナログスイッチＡ１・Ａ２・…・ＡＮ・…は一斉にＯＦＦ状態となり、データ信号供給制御回路１０６のアナログスイッチＢ１・Ｂ２・…・ＢＮ・…は、ソースドライバ１０４の対応する段の出力信号がＨｉｇｈとなったときに対応するＮＡＮＤ回路１０６ａの出力信号がＬｏｗとなるために、順次ＯＮ状態となる。そして、ゲートドライバ１０３はＬｏｗの信号を各段から順次出力するが、ＮＡＮＤ回路１０５ａはゲートドライバ１０３の対応する段の出力信号がＬｏｗとなったときに、対応する走査信号線ＧＬにＨｉｇｈの走査信号を出力する。これにより、ＴＦＴ１０２ａがＯＮ状態となった画素ＰＩＸに、ビデオ信号線ＶＳＩＧからＯＮ状態のアナログスイッチＢを介してビデオ信号による充電が行われ、画像表示が行われる。【００１１】
一方、液晶表示装置１０１の電源を遮断するとき、または電源を投入するときには、その直前に放電制御信号ＤＩＳがＬｏｗとなる。これにより、データ信号供給制御回路１０６のＮＡＮＤ回路１０６ａ−１・１０６ａ−２・…・１０６ａ−Ｎ・…の出力信号が一斉にＨｉｇｈとなるので、アナログスイッチＢ１・Ｂ２・…・ＢＮ・…は一斉にＯＦＦ状態になる。また、画素放電回路１０７のアナログスイッチＡ１・Ａ２・…・ＡＮ・…は一斉にＯＮ状態となる。さらに、走査信号供給制御回路１０５のＮＡＮＤ回路１０５ａ−１・１０５ａ−２・…・１０５ａ−ｎ・…の出力信号が一斉にＨｉｇｈとなるので、各画素ＰＩＸのＴＦＴ１０２ａが一斉にＯＮ状態になる。【００１２】
これにより、各画素ＰＩＸの画素電極側が対向電極ＣＯＭに接続されるため、各画素ＰＩＸは一斉に放電（対向電極ＣＯＭからの充電と呼ぶこともできる。）を行う。従って、各画素ＰＩＸの液晶容量１０２ｂおよび補助容量１０２ｃの印加電圧はゼロとなり、液晶表示装置１０１の電源遮断時や電源投入時における画面の乱れを防止することができる。
【特許文献１】特開２０００−３４７６２７号公報（２０００年１２月１５日公開）
【特許文献２】特開２００４−４５７８５号公報（２００４年２月１２日公開）
【発明の開示】
【００１３】
しかしながら、上記従来の液晶表示装置１０１の構成では、電源遮断時や電源投入時における画面の乱れを防止するために、ＮＡＮＤ回路１０５ａ−１・１０５ａ−２・…・１０５ａ−ｎ・…およびＮＡＮＤ回路１０６ａ−１・１０６ａ−２・…・１０６ａ−Ｎ・…を備えているので、これらの回路のスペースが必要になる。従って、液晶表示装置の小型化や領域の有効活用に制約が生じるという問題がある。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電源遮断時や電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されない表示装置、およびその駆動方法を実現することにある。
【００１５】
本発明の表示装置は、上記課題を解決するために、シフトレジスタを備えた駆動回路が上記シフトレジスタの出力信号を用いてアクティブマトリクス型の表示パネルを駆動する表示装置であって、上記シフトレジスタは、上記シフトレジスタが有する縦続接続された各段が、データ保持に用いる回路として、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを備え、上記各段に対応したタイミング信号に従って、所定段の上記ＲＳフリップフロップの上記セット入力端子に入力された所定のパルスを順次後段へ伝達しながら、上記各段が上記出力信号を、上記所定段から順次、パルスとして出力する第１の動作モードと、初段の上記ＲＳフリップフロップの上記セット入力端子にアクティブな入力を行って、全ての上記出力信号を一斉にアクティブにする第２の動作モードとを実行することを特徴としている。
【００１６】
上記の発明によれば、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを用いて、第１の動作モードではパルスの順次出力による表示装置の通常表示動作を行うことができるとともに、第２の動作モードでは、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先することを用いて、アクティブな出力信号の一斉出力を行うことができる。第２の動作モードを例えば電源遮断時に用いれば、交流駆動を行う表示装置に対して、画素からの放電や、画素間での正極性の電荷と負極性の電荷との打ち消し合いを行うことができる。また、第２の動作モードを電源投入時に用いれば、任意の表示装置に対して、画素間で電荷量を揃えることができる。従って、第２の動作モードにより、駆動回路の各出力に対応してＮＡＮＤ回路などの余分な回路を設けることなく、電源遮断時や電源投入時における画面の乱れを防止することができる。
【００１７】
以上により、電源遮断時や電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されない表示装置を実現することができるという効果を奏する。
【００１８】
本発明の表示装置の駆動方法は、上記課題を解決するために、縦続接続された各段が、データ保持に用いる回路として、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを備えたシフトレジスタ、を備えた駆動回路が上記シフトレジスタの出力信号を用いてアクティブマトリクス型の表示パネルを駆動する表示装置の駆動方法であって、上記各段に対応したタイミング信号に従って、所定段の上記ＲＳフリップフロップの上記セット入力端子に入力された所定のパルスを順次後段へ伝達しながら、上記各段が上記出力信号を、上記所定段から順次、パルスとして出力する第１の動作モードと、初段の上記ＲＳフリップフロップの上記セット入力端子にアクティブな入力を行って、全ての上記出力信号を一斉にアクティブにする第２の動作モードとを実行することを特徴としている。
【００１９】
上記の発明によれば、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先するＲＳフリップフロップを用いて、第１の動作モードではパルスの順次出力による表示装置の通常表示動作を行うことができるとともに、第２の動作モードでは、セット入力端子へのアクティブな入力がリセット端子へのアクティブな入力に優先することを用いて、アクティブな出力信号の一斉出力を行うことができる。第２の動作モードを例えば電源遮断時に用いれば、交流駆動を行う表示装置に対して、画素からの放電や、画素間での正極性の電荷と負極性の電荷との打ち消し合いを行うことができる。また、第２の動作モードを電源投入時に用いれば、任意の表示装置に対して、画素間で電荷量を揃えることができる。従って、第２の動作モードにより、駆動回路の各出力に対応してＮＡＮＤ回路などの余分な回路を設けることなく、電源遮断時や電源投入時における画面の乱れを防止することができる。
【００２０】
以上により、電源遮断時や電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されない表示装置の駆動方法を実現することができるという効果を奏する。
【００２１】
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態を示すものであり、液晶表示装置の要部構成を示す回路ブロック図である。
【図２】（ａ）は図１の液晶表示装置が備える駆動信号源処理回路の構成を示す回路図、（ｂ）は（ａ）の真理値表である。
【図３】図１の液晶表示装置が備えるゲートドライバの構成を示す回路ブロック図である。
【図４】（ａ）は図３（ａ）のゲートドライバが備えるシフトレジスタの各段の構成を示す回路ブロック図、（ｂ）は（ａ）の真理値表である。
【図５】（ａ）は図４（ａ）のシフトレジスタの各段が備えるＲＳフリップフロップの構成を示す回路図、（ｂ）は（ａ）の真理値表である。
【図６】図３のゲートドライバの第１の動作モードにおける動作を示すタイミングチャートである。
【図７】図３のゲートドライバの第２の動作モードにおける動作を示すタイミングチャートである。
【図８】図１の液晶表示装置が備えるソースドライバの構成を示す回路ブロック図である。
【図９】図８のソースドライバの第１の動作モードにおける動作を示すタイミングチャートである。
【図１０】図８のソースドライバの第２の動作モードにおける動作を示すタイミングチャートである。
【図１１】（ａ）は駆動回路の変形例の構成を示す回路ブロック図、（ｂ）は（ａ）の回路ブロックに用いるクロック信号の波形図である。
【図１２】従来技術を示すものであり、液晶表示装置の要部構成を示す回路ブロック図である。
【符号の説明】
【００２３】
１        液晶表示装置（表示装置）
２        液晶パネル（表示パネル）
３        ゲートドライバ（走査信号線駆動回路、駆動回路）
４        ソースドライバ（データ信号線駆動回路、駆動回路）
【発明を実施するための最良の形態】
【００２４】
以下、実施例および比較例により、本発明をさらに詳細に説明するが、本発明はこれらにより何ら限定されるものではない。【００２５】
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。【００２６】
図１に、本実施の形態に係る液晶表示装置（表示装置）１の構成を示す。液晶表示装置１は、液晶パネル２、ゲートドライバ３、ソースドライバ４、アナログスイッチ回路５、および、駆動信号源処理回路６・７を備えている。なお、駆動信号源駆動回路６・７は液晶パネル２の一部として設けられていてもよい。【００２７】
この液晶表示装置１は、液晶パネル２を、上下左右に隣接する画素ＰＩＸ同士で電荷の極性を異ならせるドット反転駆動、あるいは、隣接する走査信号線に接続された画素ＰＩＸ同士で電荷の極性を異ならせる走査信号線反転駆動により交流駆動する。【００２８】
液晶パネル２はアクティブマトリクス型の表示パネルであって、走査信号線ＧＬ（１）・ＧＬ（２）・…・ＧＬ（ｎ）・…とデータ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…とを互いに直交するように備えている。そして、それらの各交点に画素ＰＩＸが配置されている。画素ＰＩＸは、ＴＦＴ２ａ、液晶容量２ｂ、および、補助容量２ｃを備えている。ＴＦＴ２ａのゲート端子は当該画素ＰＩＸに対応する走査信号線ＧＬに接続されている。ＴＦＴ２ａの一方のソース／ドレイン端子は当該画素ＰＩＸに対応するデータ信号線ＳＬに接続されており、他方のソース／ドレイン端子は当該画素ＰＩＸの画素電極に接続されている。液晶容量２ｂと補助容量２ｃとは、画素ＰＩＸの画素電極と対向電極ＣＯＭとの間に互いに並列に接続されている。【００２９】
ゲートドライバ（走査信号線駆動回路）３は、後述する駆動信号源処理回路６から入力されるクロック信号ＣＫ１１・ＣＫ１２およびスタートパルスＳＰ１に従って、内部のシフトレジスタにより、あるいは、シフトレジスタにさらに論理回路を追加した構成により、各走査信号線ＧＬに出力する走査信号を各段において生成する。クロック信号（タイミング信号）ＣＫ１１およびクロック信号（タイミング信号）ＣＫ１２は、液晶表示装置１の通常動作時には、図６に示すように、互いに位相が異なっており、レベル変化を周期的に繰り返す２値周期信号である。ここではクロック信号ＣＫ１１とクロック信号ＣＫ１２とは互いにＨｉｇｈ期間が重ならない例が示されている。また、クロック信号ＣＫ１１・ＣＫ１２は、液晶表示装置１の電源遮断時直前には、図７に示すように、共にアクティブレベル（ここではＨｉｇｈ）に固定される信号である。スタートパルスＳＰ１は、液晶表示装置１の通常動作時には、図６に示すように、所定期間ごとに１つのパルスを有する信号であり、スタートパルスＳＰ１に対しては当該所定期間は１垂直期間である。また、スタートパルスＳＰ１は、液晶表示装置１の電源遮断時直前には、図７に示すように、アクティブレベル（ここではＨｉｇｈ）に固定される信号である。【００３０】
ソースドライバ（データ信号線駆動回路）４は、後述する駆動信号源処理回路７から入力されるクロック信号ＣＫ２１・ＳＣＫ２２およびスタートパルス信号ＳＰ２に従って、内部のシフトレジスタにより、後述するアナログスイッチ回路５が備えるアナログスイッチＣの制御信号を各段において生成する。【００３１】
アナログスイッチ回路５は、ソースドライバ４の各段の出力に一つずつ対応するように、ＣＭＯＳのアナログスイッチＣ１・Ｃ２・…・ＣＮ・…を備えている。各アナログスイッチＣのｐチャネル型ＭＯＳトランジスタのゲートには、ソースドライバ４の対応する段の出力信号がインバータｃ（アナログスイッチＣ１・Ｃ２・…・ＣＮ・…に順にインバータｃ１・ｃ２・…・ｃＮ・…が対応する）によってレベル反転されて入力され、ｎチャネル型ＭＯＳトランジスタのゲートにはソースドライバ４の対応する段の出力信号が直接入力される。また、アナログスイッチＣ１・Ｃ２・…・ＣＮ・…は、順に、データ信号線ＳＬ（１）・ＳＬ（２）・…・ＳＬ（Ｎ）・…に対応しており、対応するデータ信号線ＳＬと、ビデオ信号線ＶＳＩＧとの間の導通および遮断を行う。ビデオ信号線ＶＳＩＧにはデータ信号が供給され、導通したアナログスイッチに接続されているデータ信号線ＳＬを介して、走査信号により選択されている画素ＰＩＸに書き込まれる。【００３２】
駆動信号源処理回路６は、外部から入力されるクロック信号ＧＣＫ１および放電制御信号ＤＩＳからクロック信号ＣＫ１１を生成し、また、外部から入力されるクロック信号ＧＣＫ２および上記放電制御信号ＤＩＳからクロック信号ＣＫ１２を生成し、また、外部から入力されるゲートスタートパルスＧＳＰおよび放電制御信号ＤＩＳからスタートパルスＳＰ１を生成し、生成した各信号をゲートドライバ３に入力する。放電制御信号ＤＩＳは、液晶表示装置１の通常動作時にはＨｉｇｈに固定され、液晶表示装置１の電源遮断時直前には、図７に示すようにＬｏｗに固定される信号である。【００３３】
駆動信号源処理回路７は、外部から入力されるクロック信号ＳＣＫ１からクロック信号ＣＫ２１を生成し、また、外部から入力されるクロック信号ＳＣＫ２からクロック信号ＣＫ２２を生成し、また、外部から入力されるソーススタートパルスＳＳＰからスタートパルスＳＰ２を生成し、生成した各信号をソースドライバ４に入力する。放電制御信号ＤＩＳは、別の構成で使用する信号であり、ここでは説明しない。【００３４】
また、上記駆動信号源処理回路６と上記駆動信号源処理回路７とを１箇所にまとめて配置することも可能である。【００３５】
図２（ａ）に、駆動信号源処理回路６の構成を示す。【００３６】
駆動信号源処理回路６は、ＣＭＯＳのアナログスイッチ６１・６２・６３、インバータ６４・６５・６６、および、ｐチャネル型のＭＯＳトランジスタ６７・６８・６９を備えている。【００３７】
アナログスイッチ６１はクロック信号ＧＣＫ１の入力端子とクロック信号ＣＫ１１の出力端子との間の導通および遮断を行う。アナログスイッチ６２はクロック信号ＧＣＫ２の入力端子とクロック信号ＣＫ１２の出力端子との間の導通および遮断を行う。アナログスイッチ６３はゲートスタートパルスＧＳＰの入力端子とスタートパルスＳＰ１の出力端子との間の導通および遮断を行う。アナログスイッチ６１〜６３のそれぞれの制御信号には放電制御信号ＤＩＳを用いる。アナログスイッチ６１〜６３の各ｎチャネル型ＭＯＳトランジスタのゲートには放電制御信号ＤＩＳが直接入力される。アナログスイッチ６１のｐチャネル型ＭＯＳトランジスタのゲートには放電制御信号ＤＩＳをインバータ６４でレベル反転した信号が、また、アナログスイッチ６２のｐチャネル型ＭＯＳトランジスタのゲートには放電制御信号ＤＩＳをインバータ６５でレベル反転した信号が、アナログスイッチ６３のｐチャネル型ＭＯＳトランジスタのゲートには放電制御信号ＤＩＳをインバータ６６でレベル反転した信号が、それぞれ入力される。【００３８】
ＭＯＳトランジスタ６７のソースは電源ＶＤＤに接続されており、ドレインはクロック信号ＣＫ１１の出力端子に接続されている。ＭＯＳトランジスタ６８のソースは電源ＶＤＤに接続されており、ドレインはクロック信号ＣＫ１２の出力端子に接続されている。ＭＯＳトランジスタ６９のソースは電源ＶＤＤに接続されており、ドレインはスタートパルスＳＰ１の出力端子に接続されている。【００３９】
図２（ｂ）に、放電制御信号ＤＩＳがＨｉｇｈのときとＬｏｗのときとで、クロック信号ＣＫ１１、クロック信号ＣＫ１２、および、スタートパルスＳＰ１として、どのような信号が出力されるのかを記載した真理値表を示す。液晶表示装置１の通常動作時には、放電制御信号ＤＩＳはＨｉｇｈであり、クロック信号ＣＫ１１としてクロック信号ＧＣＫ１が、クロック信号ＣＫ１２としてクロック信号ＧＣＫ２が、スタートパルスＳＰ１としてゲートスタートパルスＧＳＰが、それぞれ出力される。液晶表示装置１の電源遮断時直前には、放電制御信号ＤＩＳはＬｏｗであり、クロック信号ＣＫ１、クロック信号ＣＫ２、および、スタートパルスＳＰ１は全てＨｉｇｈになる。尚、アナログスイッチ６１〜６３はレベルシフト機能を有するものであっても良い。【００４０】
次に、図３に、ゲートドライバ３の構成を示す。【００４１】
ゲートドライバ３はシフトレジスタで構成されており、インバータ４１およびシフトレジスタ段ＳＲ１・ＳＲ２・…を備えている。シフトレジスタ段ＳＲ１・ＳＲ２・…は、シフトレジスタの各段を構成しており、初段から順にＳＲ１・ＳＲ２・…と縦続接続されている。各シフトレジスタ段ＳＲは、シフト信号入力端子ＳＢ、出力端子Ｏ・ＯＢ、クロック信号入力端子ＣＫ、リセット入力端子Ｒ、および、イニシャルリセット入力端子ＩＮＩを備えている。シフト信号入力端子ＳＢは後述するＲＳフリップフロップのローアクティブのセット入力端子であり、リセット入力端子Ｒは当該ＲＳフリップフロップのリセット入力端子である。クロック信号入力端子ＣＫは、奇数段のシフトレジスタ段ＳＲ（ＳＲ１・ＳＲ３・…）においては駆動信号源処理回路６から出力されたクロック信号ＣＫ１１が入力される端子であり、偶数段のシフトレジスタ段ＳＲ（ＳＲ２・ＳＲ４・…）においては駆動信号源処理回路６から出力されたクロック信号ＣＫ１２が入力される端子である。【００４２】
各シフトレジスタ段ＳＲは、シフト信号入力端子ＳＢにＬｏｗの信号が入力されると、クロック入力端子ＣＫに入力されている信号を出力端子Ｏから出力信号ＯＵＴ（初段から順にＯＵＴ１・ＯＵＴ２・…）として出力し、クロック入力端子ＣＫに入力されている信号のレベル反転信号を出力端子ＯＢから出力する。各出力信号ＯＵＴは、ゲートドライバ３の出力信号である走査信号としてゲート信号線ＧＬに出力される。出力端子ＯＢから出力された信号は、次段のシフトレジスタ段ＳＲのシフト信号入力端子ＳＢに入力される。また、リセット入力端子Ｒには、次段のシフトレジスタ段ＳＲの出力端子Ｏから出力された信号が入力される。【００４３】
インバータ４１は初段のシフトレジスタ段ＳＲ１の前に設けられており、駆動信号源処理回路６から出力されたスタートパルスＳＰ１のレベル反転信号を生成してシフトレジスタ段ＳＲ１のＳＢ端子に入力する。【００４４】
なお、ゲートドライバ３を、上記出力信号ＯＵＴ１・ＯＵＴ２・…をさらに論理回路に入力して走査信号を生成する構成とすることもできる。【００４５】
次に、図４（ａ）に、各シフトレジスタ段ＳＲの構成を示す。【００４６】
シフトレジスタ段ＳＲは、非同期型のＲＳフリップフロップ４２、ＣＭＯＳのアナログスイッチ４３、ｎチャネル型のＭＯＳトランジスタ４４、および、インバータ４５を備えている。【００４７】
ＲＳフリップフロップ４２はシフトレジスタ段ＳＲのデータ保持に用いる回路であり、セット入力端子ＳＢ、出力端子Ｑ・ＱＢ、リセット入力端子Ｒ、および、イニシャルリセット入力端子ＩＮＩを備えている。セット入力端子ＳＢは前述のシフトレジスタ段ＳＲのシフト信号入力端子ＳＢに等しい。また、リセット入力端子Ｒ、イニシャルリセット入力端子ＩＮＩは、順に、シフトレジスタ段ＳＲのリセット入力端子Ｒ、イニシャルリセット入力端子ＩＮＩに等しい。なお、セットとは、出力端子Ｑの信号をアクティブにすることを指す。【００４８】
アナログスイッチ４３は、クロック信号入力端子ＣＫと、シフトレジスタ段ＳＲの出力端子Ｏおよびインバータ４５の入力端子との間の導通および遮断を行う。アナログスイッチ４３のｎチャネル型ＭＯＳトランジスタのゲートには、ＲＳフリップフロップ４２の出力端子Ｑからの出力信号が入力され、ｐチャネル型ＭＯＳトランジスタのゲート端子には、ＲＳフリップフロップ４２の出力端子ＱＢからの出力信号が入力される。インバータ４５の出力端子は、シフトレジスタ段ＳＲの出力端子ＯＢとなっている。ＭＯＳトランジスタ４４のドレイン端子は、出力端子Ｏおよびインバータ４５の入力端子に接続されており、ソースはＧＮＤに接続されている。ＭＯＳトランジスタ４４のゲート端子には、ＲＳフリップフロップ４２の出力端子ＱＢからの出力信号が入力される。【００４９】
図４（ｂ）に、シフト信号入力端子（セット入力端子）ＳＢへの入力信号およびリセット入力端子Ｒへの入力信号に対する、出力端子Ｏ・ＯＢからの出力信号の真理値表を示す。【００５０】
ＲＳフリップフロップ４２では、セット入力端子ＳＢへのアクティブ信号の入力がリセット端子Ｒへのアクティブ信号の入力に優先する構成となっており、同表に示すように、セット入力端子ＳＢにＬｏｗが入力されていれば、リセット入力端子ＲにＬｏｗが入力されているときのみならず、Ｈｉｇｈが入力されているときにも、出力端子ＱからはＨｉｇｈ、出力端子ＱＢからはＬｏｗがそれぞれ出力される（後述の図５（ｂ）参照）。これにより、出力端子Ｏ（表中Ｏｎ）からはクロック信号入力端子ＣＫへの入力信号が、また、出力端子ＯＢ（表中ＯＢｎ）からはクロック信号入力端子ＣＫへの入力信号の反転信号（表ではＣＫＢと表記）がそれぞれ出力される。【００５１】
また、セット入力端子ＳＢにＨｉｇｈが入力され、リセット端子ＲにＨｉｇｈが入力されているときには、出力端子ＱからはＬｏｗが、出力端子ＱＢからはＨｉｇｈがそれぞれ出力される（後述の図５（ｂ）参照）。これにより、出力端子ＯからはＬｏｗが、出力端子ＯＢからはＨｉｇｈがそれぞれ出力される。セット入力端子ＳＢにＨｉｇｈが入力され、リセット端子ＲにＬｏｗが入力されているときには、出力端子Ｑにはそれ以前の出力端子Ｑの状態Ｑｎ−１がそのまま出力される（後述の図５（ｂ）参照）。これにより、第１の状態としてＱｎ−１がＬｏｗであれば、出力端子Ｏの以前の状態Ｏｎ−１がＬｏｗとなり、出力端子Ｏ（Ｏｎ）からはＬｏｗが、出力端子ＯＢ（ＯＢｎ）からはＨｉｇｈがそれぞれ出力される。また、第２の状態としてＱｎ−１がＨｉｇｈであれば、出力端子Ｏの以前の状態Ｏｎ−１がクロック信号入力端子ＣＫへの入力信号を出力する状態（表中ＣＫ）となり、出力端子Ｏ（Ｏｎ）からはクロック信号入力端子ＣＫへの入力信号（表中ＣＫ）が、出力端子ＯＢ（ＯＢｎ）からはクロック信号入力端子ＣＫへの入力信号の反転信号（表ではＣＫＢと表記）がそれぞれ出力される。【００５２】
なお、アナログスイッチ４３の箇所を、レベルシフタや論理回路を用いた回路として、同様の論理を導出することも可能である。【００５３】
次に、図５（ａ）にＲＳフリップフロップ４２の構成を示す。【００５４】
ＲＳフリップフロップ４２は、ＭＯＳトランジスタ４２１〜４３０を備えている。ＭＯＳトランジスタ４２１・４２４・４２５・４２８はｐチャネル型であり、ＭＯＳトランジスタ４２２・４２３・４２６・４２７・４２９・４３０はｎチャネル型である。【００５５】
ＭＯＳトランジスタ４２１のソース端子は電源ＶＤＤに接続されており、ドレイン端子はＭＯＳトランジスタ４２２のドレイン端子に接続されている。ＭＯＳトランジスタ４２２のソース端子はＭＯＳトランジスタ４２３のドレイン端子に接続されている。ＭＯＳトランジスタ４２１・４２２のゲート端子はセット入力端子ＳＢに接続されている。ＭＯＳトランジスタ４２３のソース端子はＧＮＤに接続されている。ＭＯＳトランジスタ４２３のゲート端子はリセット端子Ｒに接続されている。【００５６】
ＭＯＳトランジスタ４２４のソース端子は電源ＶＤＤに接続されており、ドレイン端子はＭＯＳトランジスタ４２５のソース端子に接続されている。ＭＯＳトランジスタ４２４のゲート端子はリセット端子Ｒに接続されている。ＭＯＳトランジスタ４２５のドレイン端子は、ＭＯＳトランジスタ４２６のドレイン端子に接続されている。ＭＯＳトランジスタ４２５のゲート端子はＭＯＳトランジスタ４２６のゲート端子に接続されている。また、ＭＯＳトランジスタ４２１のドレイン端子と、ＭＯＳトランジスタ４２５のドレイン端子とは互いに接続されている。ＭＯＳトランジスタ４２６のソース端子はＭＯＳトランジスタ４２７のドレイン端子に接続されている。ＭＯＳトランジスタ４２７のソース端子はＧＮＤに接続されている。ＭＯＳトランジスタ４２７のゲート端子はセット入力端子ＳＢに接続されている。【００５７】
ＭＯＳトランジスタ４２８のソース端子は電源ＶＤＤに接続されており、ドレイン端子はＭＯＳトランジスタ４２９のドレイン端子に接続されている。ＭＯＳトランジスタ４２９のソース端子はＧＮＤに接続されている。ＭＯＳトランジスタ４２５のドレイン端子と、ＭＯＳトランジスタ４２８のゲート端子と、ＭＯＳトランジスタ４２９のゲート端子とは、互いに接続されており、その接続点は出力端子Ｑに接続されている。ＭＯＳトランジスタ４２５・４２６のゲート端子と、ＭＯＳトランジスタ４２８とＭＯＳトランジスタ４２９との接続点とは、出力端子ＱＢに接続されている。ＭＯＳトランジスタ４３０のドレイン端子は出力端子Ｑに接続されており、ソース端子はＧＮＤに接続されている。ＭＯＳトランジスタ４３０のゲート端子は、イニシャルリセット端子ＩＮＩに接続されている。【００５８】
図５（ｂ）はセット入力端子ＳＢへの入力信号およびリセット端子への入力信号とに対する、出力端子Ｑからの出力信号の真理値表である。この内容は、図４（ｂ）の説明の中で述べた通りであるので、省略するが、図５（ａ）から分かるように、セット入力端子ＳＢへのアクティブな入力がリセット端子Ｒへのアクティブな入力に優先することは、ＭＯＳトランジスタ４２３のゲート端子にＨｉｇｈが入力されても、ＭＯＳトランジスタ４２１・４２２のゲート端子にＬｏｗが入力される限り、ＭＯＳトランジスタ４２２がＯＦＦ状態となって、出力端子ＱにＬｏｗが導出されないことによる。【００５９】
次に、図６および図７を用いて、以上の構成の液晶表示装置１におけるゲートドライバ３の動作を説明する。図６は、液晶表示装置１が画像を表示する動作である通常動作時についてのタイミングチャートである。このときの液晶表示装置１の動作モードを第１の動作モードとする。図７は、液晶表示装置１の電源を遮断する直前の状態についてのタイミングチャートである。このときの液晶表示装置１の動作モードを第２の動作モードとする。図３と対応させて説明を行う。【００６０】
図６において、タイミングＡにおいては、イニシャルリセット端子ＩＮＩに入力される信号（以下、信号ＩＮＩとする）がＨｉｇｈに設定され、スタートパルスＳＰ１がＬｏｗに設定されるため、シフトレジスタ段ＳＲ１のシフト信号入力端子ＳＢにはＨｉｇｈが入力され、出力端子ＯからはＬｏｗが出力されるとともに、出力端子ＯＢからはＨｉｇｈが出力される。同様に、シフトレジスタ段ＳＲ２のシフト信号入力端子ＳＢにＨｉｇｈが入力され、信号ＩＮＩがＨｉｇｈであるため、シフトレジスタ段ＳＲ２の出力端子ＯからはＬｏｗが出力されるとともに、出力端子ＯＢからはＨｉｇｈが出力される。従って、全ての出力信号ＯＵＴ１・ＯＵＴ２・…がＬｏｗとなり、ゲートドライバ３のイニシャルリセットが行われる。【００６１】
次に、タイミングＢにおいて、信号ＩＮＩがＬｏｗに設定され、スタートパルスＳＰ１がＬｏｗに設定される。このとき、シフトレジスタ段ＳＲ１のシフト信号入力端子ＳＢにはＨｉｇｈが入力され、リセット端子ＲにはＬｏｗが入力されるため、出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。これにより、シフトレジスタ段ＳＲ２のシフト信号入力端子ＳＢにＨｉｇｈが入力されるため、シフトレジスタ段ＳＲ２の出力端子ＯからはＬｏｗが出力される。従って、全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＬｏｗのままである。【００６２】
次に、タイミングＣにおいて、スタートパルスＳＰ１がＨｉｇｈに設定され、シフトレジスタ段ＳＲ１のシフト信号入力端子ＳＢにＬｏｗが入力される。これにより、シフトレジスタ段ＳＲ１の出力端子Ｏからはクロック信号ＣＫ１１が出力され、出力端子ＯＢからはクロック信号ＣＫ１１のレベル反転信号が出力される。タイミングＣにおいてはクロック信号ＣＫ１１がＬｏｗであるため、出力信号ＯＵＴ１はＬｏｗであり、出力端子ＯＢからはＨｉｇｈが出力される。従って、全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＬｏｗのままである。【００６３】
次に、タイミングＤにおいて、スタートパルスＳＰ１はＨｉｇｈのままで、クロック信号ＣＫ１１がＨｉｇｈとなる。これにより、シフトレジスタ段ＳＲ１の出力端子ＯからはＨｉｇｈが出力され、出力端子ＯＢからはＬｏｗが出力される。従って、シフトレジスタ段ＳＲ２のシフト信号入力端子ＳＢにＬｏｗが入力され、シフトレジスタ段ＳＲ２の出力端子Ｏからはクロック信号ＣＫ１２が出力され、出力端子ＯＢからはクロック信号ＣＫ１２のレベル反転信号が出力される。タイミングＤではクロック信号ＣＫ１２はＬｏｗであるので、シフトレジスタ段ＳＲ２の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。従って、出力信号ＯＵＴ１はＨｉｇｈ、その他の出力信号ＯＵＴ２・ＯＵＴ３・…はＬｏｗとなる。【００６４】
次に、タイミングＥにおいて、スタートパルスＳＰ１はＨｉｇｈのままで、クロック信号ＣＫ１１がＬｏｗ、クロック信号ＣＫ１２がＨｉｇｈとなる。これにより、シフトレジスタ段ＳＲ１の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。また、シフトレジスタ段ＳＲ２のシフト信号入力端子ＳＢにはＨｉｇｈが入力され、リセット端子ＲにはＬｏｗが入力されるが、出力端子Ｏの状態Ｏｎ−１（タイミングＥの直前の状態）がクロック信号ＣＫ１２を出力する状態であったので、出力端子Ｏの状態Ｏｎ（タイミングＥにおける状態）はクロック信号ＣＫ１２を出力する状態となり、出力端子ＯＢの状態ＯＢｎ（タイミングＥにおける状態）はクロック信号ＣＫ１２のレベル反転信号を出力する状態となる。従って、全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＬｏｗとなる。【００６５】
次に、タイミングＤから、クロック信号ＣＫ１２がＨｉｇｈとなるタイミングＦまでの間においてスタートパルスＳＰ１がＨｉｇｈからＬｏｗへと設定される。これにより、シフトレジスタ段ＳＲ１のシフト信号入力端子ＳＢにはＨｉｇｈが入力され、リセット端子ＲにはＬｏｗが入力されるが、シフトレジスタ段ＳＲ１の出力端子Ｏの状態Ｏｎ−１（スタートパルスＳＰ１がＬｏｗになる直前の状態）がクロック信号ＣＫ１１を出力する状態であったので、出力端子Ｏの状態Ｏｎ（スタートパルスＳＰ１がＬｏｗになったときの状態）はクロック信号ＣＫ１１を出力する状態となり、出力端子ＯＢの状態ＯＢｎ（スタートパルスＳＰ１がＬｏｗになったときの状態）はクロック信号ＣＫ１１のレベル反転信号を出力する状態となる。スタートパルスＳＰ１がＬｏｗになったときには、クロック信号ＣＫ１１はＬｏｗであるので、シフトレジスタ段ＳＲ１の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。従って、シフトレジスタ段ＳＲ２は引き続き、出力端子Ｏからクロック信号ＣＫ１２を出力し、出力端子ＯＢからクロック信号ＣＫ１２のレベル反転信号を出力する状態を維持することとなるので、タイミングＤからタイミングＦまでの間においても、シフトレジスタ段ＳＲ２の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。このようにして、全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＬｏｗのままである。なお、スタートパルスＳＰ１は、タイミングＦと同時にＬｏｗに設定されてもよい。【００６６】
次に、タイミングＦにおいてクロック信号ＣＫ１２がＨｉｇｈとなる。シフトレジスタ段ＳＲ２の出力端子Ｏからはクロック信号ＣＫ１２が出力され、出力端子ＯＢからはクロック信号ＣＫ１２のレベル反転信号が出力される状態が続いているので、シフトレジスタ段ＳＲ２の出力端子ＯからはＨｉｇｈが出力され、出力端子ＯＢからはＬｏｗが出力される。これにより、シフトレジスタ段ＳＲ１のリセット端子ＲにＨｉｇｈが入力されるが、シフト信号入力端子ＳＢにはＨｉｇｈが入力され続けているので、シフトレジスタ段ＳＲ１はリセット状態となり、出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。また、シフトレジスタ段ＳＲ３のシフト信号入力端子ＳＢにはＬｏｗが入力されるため、シフトレジスタ段ＳＲ３の出力端子Ｏからはクロック信号ＣＫ１１が出力され、出力端子ＯＢからはクロック信号ＣＫ１１のレベル反転信号が出力される。タイミングＦにおいては、クロック信号ＣＫ１１はＬｏｗであるので、シフトレジスタ段ＳＲ３の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。従って、出力信号ＯＵＴ２はＨｉｇｈとなり、その他の出力信号ＯＵＴ１・ＯＵＴ３・ＯＵＴ４・…はＬｏｗとなる。【００６７】
次に、タイミングＧにおいてクロック信号ＣＫ１２がＬｏｗとなる。シフトレジスタ段ＳＲ２の出力端子Ｏからはクロック信号ＣＫ１２が出力されるとともに、出力端子ＯＢからはクロック信号ＣＫ１２のレベル反転信号が出力される状態が続いているので、シフトレジスタ段ＳＲ２の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。また、シフトレジスタ段ＳＲ３のシフト信号入力端子ＳＢにＨｉｇｈが入力され、リセット端子ＲにＬｏｗが入力されるが、シフトレジスタ段ＳＲ３の出力端子Ｏの状態Ｏｎ−１（タイミングＧの直前の状態）がクロック信号ＣＫ１１を出力する状態であったので、出力端子Ｏの状態Ｏｎ（タイミングＧにおける状態）はクロック信号ＣＫ１１を出力する状態となり、出力端子ＯＢの状態ＯＢｎ（タイミングＧにおける状態）はクロック信号ＣＫ１１のレベル反転信号を出力する状態となる。タイミングＧにおいてはクロック信号ＣＫ１１はＬｏｗであるので、シフトレジスタ段ＳＲ３の出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。従って、全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＬｏｗとなる。【００６８】
次に、タイミングＨにおいてクロック信号ＣＫ１１がＨｉｇｈとなる。シフトレジスタ段ＳＲ３の出力端子Ｏからはクロック信号ＣＫ１１が出力されるとともに、出力端子ＯＢからはクロック信号ＣＫ１１のレベル反転信号が出力される状態が続いているので、シフトレジスタ段ＳＲ３の出力端子ＯからはＨｉｇｈが出力され、出力端子ＯＢからはＬｏｗが出力される。これにより、シフトレジスタ段ＳＲ２のリセット端子ＲにＨｉｇｈが入力されるが、シフトレジスタ段ＳＲ２のシフト信号入力端子ＳＢにはＨｉｇｈが入力され続けているので、シフトレジスタ段ＳＲ２はリセット状態となり、出力端子ＯからはＬｏｗが出力され、出力端子ＯＢからはＨｉｇｈが出力される。従って、出力信号ＯＵＴ３はＨｉｇｈとなり、その他の出力信号ＯＵＴ１・ＯＵＴ２・ＯＵＴ４・…はＬｏｗとなる。【００６９】
以下、同様にして、出力信号ＯＵＴ１から順次Ｈｉｇｈとなる出力信号ＯＵＴが出力される。これらの出力信号ＯＵＴは互いに重なることがなく、走査信号線ＧＬに、ＧＬ（１）・ＧＬ（２）・…の順でＨｉｇｈとなる走査信号として供給される。Ｈｉｇｈの走査信号が供給された走査信号線ＧＬに接続されている画素ＰＩＸのＴＦＴ２ａは一斉に導通し、その間に供給されるビデオ信号が画素電極に書き込まれることとなる。画素ＰＩＸは、液晶容量２ｂおよび補助容量２ｃに、画素電極の電位と対向電極の電位との差に応じた電圧による充電がなされることにより、画像表示を行う。画素ＰＩＸに蓄積された電荷は、走査信号がＬｏｗとなってＴＦＴ２ａが遮断されることにより、次回の充電時まで保持される。【００７０】
なお、本実施の形態では、第１の動作モードにおいて、スタートパルスＳＰ１・ＳＰ２は、インバータ４１を介して必ずしも初段のシフトレジスタ段ＳＲ１に入力される必要はなく、２段目以降のシフトレジスタ段ＳＲのいずれかに入力されるようにすることも可能である。すなわち、スタートパルスＳＰ１・ＳＰ２は所定段のシフトレジスタ段ＳＲに入力されればよい。そのとき、出力信号ＯＵＴは所定段から後段へ向って順次パルスを出力することになる。【００７１】
次に、図７を用いて、液晶表示装置１の電源遮断時の動作について説明する。【００７２】
液晶表示装置１の電源を遮断する指示が、液晶表示装置１に与えられる、あるいは液晶表示装置１内で発生すると、図７の所定のタイミングとして設定されたタイミングＡにおいて、放電制御信号ＤＩＳがＬｏｗに設定される。これにより、図２（ａ）で示した構成を有する駆動信号源処理回路６により、クロック信号ＣＫ１１・ＣＫ１２およびスタートパルスＳＰ１が全てＨｉｇｈに固定されるように設定される。【００７３】
これにより、図３において、全てのシフトレジスタ段ＳＲ１・ＳＲ２・…のシフト信号入力端子ＳＢにＬｏｗが入力される。従って、図７において、ゲートドライバ３の全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＨｉｇｈとなり、これにより、全ての画素ＰＩＸのＴＦＴ２ａを一斉に導通させることができる。また、ゲートドライバ３が上記シフトレジスタにさらに論理回路を備えている構成となっている場合には、シフトレジスタの出力信号が一斉にＨｉｇｈとなることにより、全ての論理回路に同じ論理の入力が行われるので、論理回路の全ての出力信号をＨｉｇｈとすることができる。従って、この場合にも、Ｈｉｇｈの走査信号が全ての走査信号線ＧＬに出力されるので、全ての画素ＰＩＸのＴＦＴ２ａを一斉に導通させることができる。【００７４】
ここで、電源遮断時にアナログスイッチＣ１・Ｃ２・…を全て遮断しておくようにすると、液晶表示装置１はドット反転駆動あるいは走査信号線反転駆動を行っていたので、同一のデータ信号線ＳＬに接続された画素ＰＩＸ間で正負の電荷の打ち消しあいを行うことができる。これにより、対向電極ＣＯＭが無電圧状態に移行するときに全画素ＰＩＸ間でほぼ揃った表示となりながら終状態へと移行することが可能となる。従って、液晶表示装置１の電源遮断時に画面が乱れることを防止することができる。【００７５】
以上により、電源遮断時に画素からの放電を行っても、すなわち電源遮断時における画面の乱れを防止しても、放電を行うための回路、すなわち画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されない表示装置を実現することができる。【００７６】
次に、液晶表示装置１が、隣接するデータ信号線に接続された画素ＰＩＸ同士で電荷の極性が異なるデータ信号線反転駆動を行う場合についての構成を説明する。なお、この構成は、先のドット反転駆動および走査信号線反転駆動にも適用可能である。【００７７】
データ信号線反転駆動を行うための構成は、図１において、ソースドライバ４をゲートドライバ３と同様の構成とし、駆動信号源処理回路７を駆動信号源処理回路６と同様の構成とする。【００７８】
図８に示すように、ソースドライバ４の構成は、図３に示したゲートドライバ３の構成において、クロック信号ＣＫ１１の入力端子をクロック信号ＣＫ２１の入力端子に、クロック信号ＣＫ１２の入力端子をクロック信号ＣＫ２２の入力端子に、スタートパルスＳＰ１の入力端子をスタートパルスＳＰ２の入力端子にしたものである。この場合には、図８の出力端子ＯＵＴ１・ＯＵＴ２・…・ＯＵＴｎ・…は、順にアナログスイッチＣ１・Ｃ２・…・Ｃｎ・…の制御信号となる。【００７９】
駆動信号源処理回路７は、外部から入力されるクロック信号ＳＣＫ１および放電制御信号ＤＩＳからクロック信号ＣＫ２１を生成し、また、外部から入力されるクロック信号ＳＣＫ２および放電制御信号ＤＩＳからクロック信号ＣＫ２２を生成し、また、外部から入力されるソーススタートパルスＳＳＰおよび放電制御信号ＤＩＳからスタートパルスＳＰ２を生成し、生成した各信号をソースドライバ４に入力する。放電制御信号ＤＩＳは、駆動信号源処理回路６に使用するものと同じである。【００８０】
また、図２（ａ）において、クロック信号ＧＣＫ１をクロック信号ＳＣＫ１に、クロック信号ＧＣＫ２をクロック信号ＳＣＫ２に、ゲートスタートパルスＧＳＰをソーススタートパルスＳＳＰに、クロック信号ＣＫ１１をクロック信号ＣＫ２１に、クロック信号ＣＫ１２をクロック信号ＣＫ２２に、スタートパルスＳＰ１をスタートパルスＳＰ２に、それぞれ置き換えれば、駆動信号源処理回路７の構成になる。【００８１】
図９、図１０はソースドライバ４の動作を説明するタイミングチャートであり、順に図６、図７において、クロック信号ＣＫ１１をクロック信号ＣＫ２１に、クロック信号ＣＫ１２をクロック信号ＣＫ２２に、スタートパルスＳＰ１をスタートパルスＳＰ２に置き換えたものである。【００８２】
クロック信号（タイミング信号）ＣＫ２１およびクロック信号（タイミング信号）ＣＫ２２は、液晶表示装置１の通常動作時には、図９に示すように、互いに位相が異なっており、レベル変化を周期的に繰り返す２値周期信号である。ここではクロック信号ＣＫ２１とクロック信号ＣＫ２２とは互いにＨｉｇｈ期間が重ならない例が示されている。また、クロック信号ＣＫ２１・ＣＫ２２は、液晶表示装置１の電源遮断時直前には、図１０に示すように、共にアクティブレベル（ここではＨｉｇｈ）に固定される信号である。スタートパルスＳＰ２は、液晶表示装置１の通常動作時には、図９に示すように、所定期間ごとに１つのパルスを有する信号であり、スタートパルスＳＰ２に対しては当該所定期間は１垂直期間である。また、スタートパルスＳＰ２は、液晶表示装置１の電源遮断時直前には、図１０に示すように、アクティブレベル（ここではＨｉｇｈ）に固定される信号である。【００８３】
図９および図１０で表されるソースドライバ４の動作は、図６および図７で表されるゲートドライバ３の動作と同様である。【００８４】
液晶表示装置１の電源遮断時には、タイミングＡにおいてソースドライバ４の全ての出力信号ＯＵＴ１・ＯＵＴ２・…はＨｉｇｈとなり、これにより、アナログスイッチ回路５の全てのアナログスイッチＣ１・Ｃ２・…が一斉に導通する。【００８５】
従って、ビデオ信号線ＶＳＩＧを対向電極ＣＯＭに接続する動作を行うなどして、ビデオ信号線ＶＳＩＧに対向電極ＣＯＭと同じ電位を与えることによって、全ての画素ＰＩＸから全電荷を放電させることができる。ビデオ信号線ＶＳＩＧを対向電極ＣＯＭに接続するようにすれば、電源遮断時に、対向電極ＣＯＭがＧＮＤなどの無電圧状態に移行するにつれて、画素電極の電位も対向電極ＣＯＭの電位に追随して変化する。このように、全ての画素ＰＩＸにおいて、液晶に印加される電圧をゼロとするので、液晶パネル２が交流駆動されていても画素ＰＩＸ間で液晶に印加される電圧のばらつきがなくなり、液晶表示装置１の電源遮断時に画面が乱れることを防止することができる。【００８６】
以上により、電源遮断時に画素からの放電を行っても、放電を行うための回路により小型化や領域の有効活用を阻害されない表示装置を実現することができる。【００８７】
また、上記例では画素ＰＩＸからの放電を行うときに、ビデオ信号線ＶＳＩＧに対向電極ＣＯＭの電位を与えたが、これに限らず、液晶に閾値電圧以下の電圧(表示に影響を与えない電圧)が印加されるような電位をビデオ信号線ＶＳＩＧに与えてもよい。これによっても、画像表示が行われなくなるため、液晶表示装置１の電源遮断時に画面が乱れることを防止することができる。【００８８】
また、図１０では、ソースドライバ４の出力信号を一斉にＨｉｇｈとするとともに、ゲートドライバ３の出力信号を一斉にＨｉｇｈとした。この場合には、液晶パネル２が、ドット反転駆動、走査信号線反転駆動、データ信号線反転駆動などの、いかなる交流駆動であっても、全画素ＰＩＸの電荷状態を揃えるような放電が可能である。【００８９】
また、上記正負の電荷の打ち消し合いを利用する構成の他の例として、ビデオ信号線ＶＳＩＧをデータ信号の供給先から開放するとともに、全てのアナログスイッチＣ１・Ｃ２・…を導通させる構成も可能である。これによっても、全ての画素ＰＩＸ間での正負の電荷の打ち消し合いが行われるため、ドット反転駆動、走査信号線反転駆動、データ信号線反転駆動などの、いかなる交流駆動であっても、対向電極ＣＯＭが無電圧状態に移行するときに全画素ＰＩＸ間でほぼ揃った表示となりながら終状態へと移行することが可能となる。従って、液晶表示装置１の電源遮断時に画面が乱れることを防止することができる。【００９０】
また、以上のような電源遮断時における画面の乱れを防止する構成を、電源投入時における画面の乱れを防止する構成としても使用することができる。電源投入直後は、ビデオ信号電位や対向電極電位、Ｃｓ（補助容量）電極電位も不安定なため、画素部に意図しない電荷が蓄積されてしまう。これは、電源が確実に立ち上がっていない状況では、回路のロジック制御が正常に行われないことによって、ビデオ信号ラインから、不要な電荷が画素に流入したり、対向電極電位やＣｓ電極電位が不安定なため、対向電極と画素電極との間に電位差が生じてしまったりする（電荷を蓄積する）ことに起因している。そして、この現象は、表示上のノイズを発生する原因となる。これへの対処として、電源投入時に画素のスイッチング素子を導通させて電荷を瞬時に抜くことが有効であり、瞬間的に電荷が抜けるのであれば、人間の目には表示として見えなくなる。【００９１】
その方法として、例えば、電源投入時に電源電圧が確定してからすぐに放電制御信号ＤＩＳをアクティブにして第２の動作モードとすることにより画素の電荷を抜き、その後、放電制御信号ＤＩＳを非アクティブにした後に通常の表示へと移行することが有効である。また、電源投入と同時に放電制御信号ＤＩＳをアクティブにして第２の動作モードとし、電源が立ち上がり、パネル内回路のロジックが確定するまでこの放電制御信号ＤＩＳのアクティブを継続し、電源電圧が確定した後に、放電制御信号ＤＩＳを非アクティブにして、通常動作に移行することも有効である。【００９２】
これらの方法であれば、ゲートドライバ３が、アクティブの放電制御信号ＤＩＳに従って、全走査信号線にアクティブの出力信号を出力すると、全アナログスイッチＣ１・Ｃ２・…がＯＦＦしている場合には同一のデータ信号線に接続されている画素間で電荷量が平均化されて全画素間で比較的良好に電荷量が揃い、全アナログスイッチＣ１・Ｃ２・…が一斉にＯＮする場合には全画素間で電荷量が平均化されて良好に電荷量が揃う。すなわち、任意の表示装置に対して、画素間で電荷量を揃えることができる。従って、電源投入してパネル内のロジックが確定した後の期間が長くなっても表示上意図しない表示が生じないため、表示上不安定な立ち上げを回避することが可能である。これにより、駆動回路の各出力に対応してＮＡＮＤ回路などの余分な回路を設けることなく、電源遮断時や電源投入時における画面の乱れを防止することができる。【００９３】
以上により、電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されない表示装置を実現することができる。【００９４】
以上に述べた全ての構成において、信号の極性などは一例であって、もちろん反転した論理でも本発明を実現することができる。例えば、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ１・ＳＣＫ２が入力される論理回路において、必要な極性の出力を導出するように構成を変更することは容易である。従って、同様に考えて、液晶表示装置１の電源遮断時に、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ１・ＳＣＫ２およびスタートパルス信号ＳＰ１・ＳＰ２を全てＬｏｗに固定するようにして画素ＰＩＸの放電を行うようにしてもよい。この場合には、電源遮断に合わせて信号レベルをＬｏｗとすればよいので、電源遮断直前に消費する電力を削減することができるとともに、電源遮断動作で信号を生成することができる。【００９５】
また、液晶表示装置１の電源遮断時に、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ１・ＳＣＫ２およびスタートパルス信号ＳＰ１・ＳＰ２を全て同じ極性に揃える必要はなく、画素ＰＩＸ間で電荷量を揃えるための動作を行うのにアクティブな信号となればよい。【００９６】
また、液晶表示装置１に、データ信号線を予備充電する予備充電回路あるいは図１２に示すような放電回路１０７を備え、アナログスイッチ回路５を介して電源遮断時の画素ＰＩＸの放電を行う代わりに、この予備充電回路あるいは図１２に示すような放電回路１０７を介して画素ＰＩＸの放電を行うようにしてもよい。【００９７】
また、シフトレジスタに備えられるＲＳフリップフロップのリセット信号としては、任意のものが適用可能である。【００９８】
また、以上の構成ではクロック信号（タイミング信号）を２相としたが、クロック信号（タイミング信号）は３相以上でも本発明を実施することができる。一般に、タイミング信号は、シフトレジスタの各段に対応した信号であればよい。これらのクロック信号のアクティブな期間は互いに重なっていてもよいし、重なっていなくてもよい。また、表示装置の第１の動作モードにおいて、シフトレジスタによるデータの転送を可能にする信号であればどのようなタイミング信号でも構わない。【００９９】
図１１（ａ）に、３相のクロック信号（タイミング信号）ＣＫ１・ＣＫ２・ＣＫ３を用いる駆動回路の構成を示した。これは、図３の構成において、シフトレジスタ段ＳＲ１・ＳＲ２・ＳＲ３・ＳＲ４・ＳＲ５・…のクロック入力端子ＣＫに順に、クロック信号ＣＫ３・ＣＫ２・ＣＫ１・ＣＫ３・ＣＫ２・…のように一定の相順でクロック信号が入力されるようにしたものである。【０１００】
図１１（ｂ）にクロック信号ＣＫ１・ＣＫ２・ＣＫ３の波形を示す。クロック信号ＣＫ１・ＣＫ２・ＣＫ３は、液晶表示装置１の通常動作時には、互いに位相が異なっており、レベル変化を周期的に繰り返す２値周期信号である。ここではクロック信号ＣＫ１とクロック信号ＣＫ２とクロック信号ＣＫ３とが互いにＨｉｇｈ期間が重ならない例が示されている。また、クロック信号ＣＫ１・ＣＫ２・ＣＫ３は、液晶表示装置１の電源遮断時直前には、図７や図１０と同様に、全てアクティブレベル（例えばＨｉｇｈ）に固定される。また、スタートパルスＳＰはスタートパルスＳＰ１やＳＰ２と同様の信号である。【０１０１】
なお、本発明の表示装置は、上記駆動回路を用いて構成された走査信号線駆動回路を備え、上記走査信号線駆動回路は、上記第１の動作モードでは、上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成するものであってもよい。【０１０２】
上記の発明によれば、第２の動作モードを交流駆動の表示装置の電源遮断時に用いれば、同一のデータ信号線に接続されている画素の正極性の電荷と負極性の電荷との間で打ち消し合いを行うことができる。従って、ドット反転駆動や走査信号線反転駆動を行う表示装置において、電源遮断時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されないようにすることが容易に実現できるという効果を奏する。【０１０３】
また、第２の動作モードを任意の表示装置の電源投入時に用いれば、同一のデータ信号線に接続されている画素間で電荷量の平均化を行うことができ、全画素の電荷量が比較的良好に揃う。従って、任意の表示装置において、電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されないようにすることが容易に実現できるという効果を奏する。【０１０４】
また、本発明の表示装置は、上記駆動回路を用いて構成された、走査信号線駆動回路およびデータ信号線駆動回路を備え、上記走査信号線駆動回路は、上記第１の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成し、上記データ信号線駆動回路は、上記第１の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、ビデオ信号線から各データ信号線へ順次データ信号を供給する動作に用い、上記第２の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、上記ビデオ信号線から全データ信号線に一斉に共通の電位を与える動作に用いるものであってもよい。【０１０５】
上記の発明によれば、第２の動作モードにおいて、全画素にビデオ信号線から共通の電位が与えられるので、全画素の印加電圧をほぼ揃えることができる。従って、任意の表示装置において、電源遮断時や電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されないようにすることが容易に実現できるという効果を奏する。【０１０６】
また、本発明の表示装置は、上記駆動回路を用いて構成された、走査信号線駆動回路およびデータ信号線駆動回路を備え、上記走査信号線駆動回路は、上記第１の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、各走査信号線に順次出力されるパルスを有する走査信号を生成し、上記第２の動作モードでは、上記走査信号線駆動回路の上記シフトレジスタの上記出力信号を用いて、全走査信号線に一斉に出力されるパルスを有する信号を生成し、上記データ信号線駆動回路は、上記第１の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、ビデオ信号線から各データ信号線へ順次データ信号を供給する動作に用い、上記第２の動作モードでは、上記データ信号線駆動回路の上記シフトレジスタの上記出力信号を、上記ビデオ信号線から全データ信号線を遮断するとともに全データ信号線同士を導通させる動作に用いるものであってもよい。【０１０７】
上記の発明によれば、第２の動作モードを交流駆動の表示装置の電源遮断時に用いれば、全画素間で正極性の電荷と負極性の電荷との打ち消し合いを行うことができる。従って、交流駆動を行うあらゆる表示装置において、電源遮断時や電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されないようにすることが容易に実現できるという効果を奏する。【０１０８】
また、第２の動作モードを任意の表示装置の電源投入時に用いれば、全画素間で電荷量の平均化を行うことができる。従って、任意の表示装置に対して、電源投入時における画面の乱れを防止しても、画面の乱れを防止するための回路により小型化や領域の有効活用を阻害されないようにすることが容易に実現できるという効果を奏する。【０１０９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えば、本実施の形態では表示装置として液晶表示装置を例に挙げたが、これに限らず、画素への充電により表示を行う表示装置に本発明は広く適用可能である。
【産業上の利用の可能性】
【０１１０】
本発明は、液晶表示装置に好適に使用することができる。
【図１】
0004782191.tif 000002
【図２】
0004782191.tif 000003
【図３】
0004782191.tif 000004
【図４】
0004782191.tif 000005
【図５】
0004782191.tif 000006
【図６】
0004782191.tif 000007
【図７】
0004782191.tif 000008
【図８】
0004782191.tif 000009
【図９】
0004782191.tif 000010
【図１０】
0004782191.tif 000011
【図１１】
0004782191.tif 000012
【図１２】
0004782191.tif 000013