(57)【特許請求の範囲】
【請求項１】
半導体基板上に行列状に配列された浮遊ゲートと、
前記半導体基板の表層部に設けられ、且つ列方向に隣り合う前記浮遊ゲートの間で共有されるソース領域と、
前記半導体基板の表層部に、前記ソース領域から前記浮遊ゲートを介して列方向に設けられ、且つ前記ソース領域よりも列方向に幅が広いドレイン領域と、
同一行方向に隣り合う前記ソース領域間に設けられたトレンチと、
同一行方向に並ぶ前記浮遊ゲート上に連続して配設されたワード線と、
前記トレンチの行方向の内壁部に沿って設けられた拡散層により同一行方向に隣り合う前記ソース領域を電気的に接続して設けられたソース線と、
前記ドレイン領域とドレインコンタクトを介して電気的に接続され、且つ前記ワード線上に層間絶縁膜を介して列方向に配設されたビット線と、
前記ソース線上に沿って配設されたシールド配線と、
を備え、
前記シールド配線の上面高さが、前記シールド配線と隣り合う前記浮遊ゲートの上面高さ未満であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
更に、前記ソース線と前記シールド配線との両方に列方向に間欠的に導電性部材で電気的に接続され、且つ前記ビット線と平行になるように配置されたメタルソース線とを備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シールド配線は、導電性ポリシリコンを主成分とすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に浮遊ゲートを行列状に配列して形成する工程と、
前記半導体基板の表層部に列方向に隣り合う前記浮遊ゲートの間で共有されるようにソース領域を形成する工程と、
前記半導体基板の表層部に前記浮遊ゲートを介して前記ソース領域と列方向に隣り合い、且つ前記ソース領域よりも列方向に幅が広くなるようにドレイン領域を形成する工程と、
同一行方向に隣り合う前記ソース領域間にトレンチを形成する工程と、
同一行方向に並ぶ前記浮遊ゲート上にワード線を連続して配設する工程と、
前記トレンチの行方向の内壁部に沿って拡散層を設け、同一行方向に隣り合う前記ソース領域を前記拡散層により電気的に接続してソース線を形成する工程と、
前記ドレイン領域とドレインコンタクトを介して電気的に接続し、且つ前記ワード線上に層間絶縁膜を介してビット線を列方向に配設する工程と、
前記ソース線上に沿って前記浮遊ゲートの上面高さ未満の上面を有するシールド配線を配設する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
更に、前記ソース線と前記シールド配線との両方に列方向に間欠的に導電性部材で電気的に接続してメタルソース線を形成する工程とを備えたことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にＮＯＲ型不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、浮遊ゲートと制御ゲートとを積層したゲート構造のメモリセルを用いて電気的書き換え可能とした不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置において、メモリセル間の縮小化に伴い隣り合う浮遊ゲート間の容量結合が増大し、その結果、メモリセルの閾値電圧が変動するという問題が発生している。この問題については、例えば浮遊ゲート間の容量結合を低減するために、メモリセル間にシールド電極を配置した不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００３】
上記特許文献１に開示された不揮発性半導体記憶装置では、シールド電極を浮遊ゲートと同等の高さとする構造により、以下のような効果を得ることができる。すなわち、その構造の採用により、浮遊ゲート上に設けられるワード線（制御ゲート）とシールド電極との間の距離をより大きくすることができる。その結果、データ消去時にワード線とシールド電極との間に高電圧が印加された場合にも、その間の距離をより大きくとっているので印加される電界強度を軽減でき、ワード線とシールド電極との間に設けられた絶縁膜の絶縁破壊を抑制することができる。
【０００４】
しかし一方で、シールド電極の高さ（すなわち、シールド電極の容積）を制限しているため、シールド電極の抵抗値を十分に低抵抗化できず、その結果隣り合う浮遊ゲート間の容量結合を、その本来等電位というシールド効果で低減して閾値電圧の変動を抑制するには限界があった。
【０００５】
特にソース領域にＳＡＳ構造を採用してソース領域上のメモリセル間のスペースを縮小化したＮＯＲ型不揮発性半導体記憶装置では、シールド電極の占める容積を制限されてシールド電極の抵抗値を十分に低抵抗化できない。
【特許文献１】特開２００３−１８８２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線とシールド配線との間に設けられた絶縁膜の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート間の容量結合を軽減してメモリセルトランジスタの閾値電圧の変動を十分に抑制できる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に行列状に配列された浮遊ゲートと、前記半導体基板の表層部に設けられ、且つ列方向に隣り合う前記浮遊ゲートの間で共有されるソース領域と、前記半導体基板の表層部に、前記ソース領域から前記浮遊ゲートを介して列方向に設けられ、且つ前記ソース領域よりも列方向に幅が広いドレイン領域と、同一行方向に隣り合う前記ソース領域間に設けられたトレンチと、同一行方向に並ぶ前記浮遊ゲート上に連続して配設されたワード線と、前記トレンチの行方向の内壁部に沿って設けられた拡散層により同一行方向に隣り合う前記ソース領域を電気的に接続して設けられたソース線と、前記ドレイン領域とドレインコンタクトを介して電気的に接続され、且つ前記ワード線上に層間絶縁膜を介して列方向に配設されたビット線と、前記ソース線上に沿って配設されたシールド配線とを備え、前記シールド配線の上面高さが、前記シールド配線と隣り合う前記浮遊ゲートの上面高さ未満であることを備えている。
【０００８】
また、本発明の一態様は、半導体基板上に浮遊ゲートを行列状に配列して形成する工程と、前記半導体基板の表層部に列方向に隣り合う前記浮遊ゲートの間で共有されるようにソース領域を形成する工程と、前記半導体基板の表層部に前記浮遊ゲートを介して前記ソース領域と列方向に隣り合い、且つ前記ソース領域よりも列方向に幅が広くなるようにドレイン領域を形成する工程と、同一行方向に隣り合う前記ソース領域間にトレンチを形成する工程と、同一行方向に並ぶ前記浮遊ゲート上にワード線を連続して配設する工程と、前記トレンチの行方向の内壁部に沿って拡散層を設け、同一行方向に隣り合う前記ソース領域を前記拡散層により電気的に接続してソース線を形成する工程と、前記ドレイン領域とドレインコンタクトを介して電気的に接続し、且つ前記ワード線上に層間絶縁膜を介してビット線を列方向に配設する工程と、前記ソース線上に沿って前記浮遊ゲートの上面高さ未満の上面を有するシールド配線を配設する工程とを備えている。
【発明の効果】
【０００９】
本発明によれば、ワード線とシールド配線との間に設けられた絶縁膜の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート間の容量結合を軽減してメモリセルトランジスタの閾値電圧の変動を抑制できる不揮発性半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１１】
以下、図面を参照して本発明の実施例１である不揮発性半導体記憶装置及びその製造方法について説明する。本発明の実施例１は、具体的にはメモリセルサイズの縮小化を目的としてＳＡＳ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｏｕｒｃｅ）構造を採用したＮＯＲ型不揮発性半導体記憶装置及びその製造方法である。
【００１２】
図１は、本発明の実施例１であるＮＯＲ型不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。また、図２（ａ）は、図１のメモリセルアレイの線Ａ−Ａに沿った断面図、図２（ｂ）は、図１のメモリセルアレイの線Ｂ−Ｂに沿った断面図、図２（ｃ）は、図１のメモリセルアレイの線Ｃ−Ｃに沿った断面図である。
【００１３】
図１及び図２に示すように、本発明の実施例１であるＮＯＲ型不揮発性半導体記憶装置において、半導体基板１上に浮遊ゲート１８が行列状に配列されている。半導体基板１の表層部にソース領域１４が設けられ、列方向に隣り合う浮遊ゲート１８の間で共有されている。このソース領域１４は、ＳＡＳ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｏｕｒｃｅ）構造の採用により、個別のソースコンタクトを省略してソース領域上のメモリセル間のスペースを縮小化している。
【００１４】
半導体基板１の表層部にドレイン領域１６が設けられ、浮遊ゲート１８を介してソース領域１４と列方向に隣り合っている。また、ドレイン領域１６は、その領域上にドレインコンタクトを設ける必要があるため、ソース領域１４よりも列方向に幅が広く設けられている。
【００１５】
同一行方向に隣り合うソース領域１４の間に、トレンチ１５が設けられている。同一行方向に並ぶ浮遊ゲート１８上に、ＯＮＯ膜４２等のゲート間絶縁膜を介してワード線２０が連続して配設されている。トレンチ１５の行方向の内壁部に沿って拡散層１７が設けられ、この拡散層１７により同一行方向に隣り合うソース領域１４が電気的に接続されている。この同一行方向に並ぶ拡散層１７とソース領域１４とから、ソース線１９が構成されている。
【００１６】
ビット線２４は、ドレイン領域１６とドレインコンタクト２２を介して電気的に接続されている。また、ビット線２４はワード線２０上に層間絶縁膜７４を介して列方向に延設されている。
【００１７】
シールド配線３２が、ソース線１９上に沿ってトレンチ１５内部も含めて連続して配設されている。このシールド配線３２は、浮遊ゲート１８の上面の高さ未満の上面を有している。
【００１８】
メタルソース線３０は、ソース線１９とソース線１９上に後酸化膜５２とＴＥＯＳ系酸化膜５６とを介して配置されたシールド配線３２との両方に、導電性部材８２でソースコンタクト２８を介して列方向に間欠的に電気的に接続されている。
【００１９】
これにより、ワード線２０とシールド配線３２との間に設けられた絶縁膜（後酸化膜５２とＴＥＯＳ系酸化膜５６）の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート１８間の容量結合を十分に低減できる。また、メタルソース線３０は、層間絶縁膜７４上にビット線２４と平行となるように配置されている。
【００２０】
ここで、図２（ａ）に示すようにソース領域側のスペースの方が狭く設定されているため、ソース領域１４を介して列方向に隣り合う浮遊ゲート間の方がドレイン領域１６を介した場合よりも容量結合がより大きくなる。すなわち、この容量結合が、メモリセルトランジスタの閾値電圧に対して大きな変動要因となる。
【００２１】
また、図２（ｂ）に示すように、素子分離領域１０上のセルスリット４０に導電性のワード線２０を埋め込むことで、そのシールド効果により行方向に隣り合う浮遊ゲート間の容量結合を大幅に軽減することができる。
【００２２】
また、シールド用ポリシリコン配線３２は、浮遊ゲートの上面の高さ未満に形成される。より具体的には、ワード線２０とシールド用ポリシリコン配線３２との最近接距離が、ＯＮＯ膜４２とトンネル酸化膜３４の各膜厚を積算した値以上になればよい。言い換えれば、シールド用ポリシリコン配線３２の上面高さが、浮遊ゲート１８の上面高さよりもトンネル酸化膜の厚さ分だけ低くなるようにすればよい。それは、シールド用ポリシリコン配線とワード線との間に距離を置くことにより、ワード線２０とシールド配線３２との間に設けられた絶縁膜（後酸化膜５２とＴＥＯＳ系酸化膜５６）の絶縁破壊を抑制でき、且つソース領域１４を介して隣り合う浮遊ゲート１８間の容量結合を十分に低減できるからである。さらに、シールド用ポリシリコン配線の電位がワード線のより高い電位に引っ張られるのを抑えるという効果もある。
【００２３】
また、図２（ｃ）に示すように、ソース領域側で同一行方向に並んだトレンチ１５内部にも、シールド用ポリシリコン配線３２が埋め込まれている。その結果、例えば特許文献１で示されている従来技術と比較して、ソース線１９を介して列方向に隣り合う浮遊ゲート１８間において、その１組当りのシールド用ポリシリコン配線の体積量が大きい。そのため、シールド配線を十分に低抵抗化できるので、その本来等電位というシールド効果により前記浮遊ゲート１８間の容量結合をより軽減してメモリセルトランジスタの閾値電圧の変動を抑制することができる。
【００２４】
次に、各メモリセルの動作を図２（ａ）を用いて説明する。まず、メモリセルの書き込みは、例えばワード線２０に１０Ｖ、ドレイン領域１６に５Ｖを印加し、ソース領域１４は接地電位０Ｖとすればよい。この印加条件により、ソース領域１４からドレイン領域１６に向かって電子が流れ、それら電子はソース領域１４−ドレイン領域１６間の電位差によって加速される。そして、その電子の一部がホットエレクトロンとなって浮遊ゲート１８に捕獲される。
【００２５】
次に、メモリセルの消去は、例えばワード線２０に−８Ｖ、基板１に１０Ｖを印加し、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流によって浮遊ゲート１８に捕獲された電子を基板１側に引き抜くことで行なわれる。この消去動作は、メモリセルアレイの単位ブロックごとに実行される。
【００２６】
最後に、読み出しは、例えばワード線２０に５Ｖ、ドレイン領域１６に０．８Ｖを印加し、ソース領域１４は接地電位０Ｖとすればよい。この印加条件によりメモリセルが導通するか否かによって判断される。つまり、浮遊ゲート１８に電子が捕獲されたメモリセルは非導通状態となり、電子が捕獲されていないメモリセルは導通状態となる。
【００２７】
次に、本発明の実施例１であるＮＯＲ型不揮発性半導体記憶装置の製造方法について図３から図１７を用いて説明する。図３（ａ）から図１７（ａ）は、図１のメモリセルアレイの線Ａ−Ａに沿った断面の工程図、図３（ｂ）から図１７（ｂ）は、図１のメモリセルアレイの線Ｂ−Ｂに沿った断面の工程図、また図３（ｃ）から図１７（ｃ）は、図１のメモリセルアレイの線Ｃ−Ｃに沿った断面の工程図を示している。
【００２８】
以下に、製造方法について線Ａ−Ａに沿った断面を主に説明する。但しここでは、シールド配線としてシールド用ポリシリコン配線を、導電性部材としてニッケルシリサイド（ＮｉＳｉ）をそれぞれ用いた場合で説明する。
【００２９】
まず、図３（ａ）から図３（ｃ）に示すように、半導体基板１に例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いてメモリセル間を分離するトレンチ及び同トレンチ内に充填されるシリコン酸化膜からなる素子分離領域１０を形成する。その後、拡散法により同基板１内にＷｅｌｌ領域（図示せず）を形成する。続いて半導体基板１に対して熱酸化を行い、同基板表面にトンネル酸化膜３４を例えば膜厚１０ｎｍで形成する。
【００３０】
次に、図４（ａ）から図４（ｃ）に示すように、基板表面に浮遊ゲートとなる燐を添加したポリシリコン３６を堆積し、その後基板表面にレジストを塗布してパターニングすることによりレジストマスク３８を形成する。  
次に、レジストマスク３８を用いてドライエッチング法により、図５（ａ）から図５（ｃ）に示すように、同ポリシリコン３６にセルスリット４０を形成する。次に、レジストマスク３８を除去した後、浮遊ゲートと制御ゲート（ワード線）との間のインターポリ絶縁膜となるＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）膜４２を堆積する。その後、ＯＮＯ膜４２の上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により制御ゲート、すなわちワード線となる燐を添加したポリシリコン４４を例えば２５０ｎｍの膜厚で形成する。
【００３１】
次に、図６（ａ）から図６（ｃ）に示すように、基板表面にレジストを塗布した後メモリセルゲートのパターニングを行いレジストマスク４６を形成する。
【００３２】
次に、レジストマスク４６を用いてドライエッチング法により、図７（ａ）から図７（ｃ）に示すように、ポリシリコン４４、ＯＮＯ絶縁膜４２、及びポリシリコン３６を順次エッチングすることにより積層構造からなるゲート４８を形成する。ここで、列方向に隣り合うゲート４８間のスペースはドレイン領域側よりもソース領域側の方が狭くなるように形成しておく。これにより（詳細は後の工程で説明する）、ソース領域側に選択的にシールド用ポリシリコン配線を形成することができる。この後、レジストマスク４６を除去する。
【００３３】
次に、図８（ａ）から図８（ｃ）に示すように、基板表面にレジストを塗布した後、同一行方向に沿ったソース領域側を開口するようにパターニングして、レジストマスク５０を形成する。次に、特に図８（ｃ）に示すように、レジストマスク５０を用いてドライエッチング法により、ソース領域側の行方向に沿って配置されたトレンチ１５内部のシリコン酸化膜を除去する。ここで、シリコン酸化膜とシリコン（ポリシリコン含む）とのドライエッチングの選択比は数十以上あるため、シリコン酸化膜をドライエッチングにより除去する際にシリコン（ポリシリコン含む）が表面に露出している場合でも、シリコンはほとんどエッチングされることは無い。この後、レジストマスク５０を除去する。
【００３４】
次に、図９（ａ）から図９（ｃ）に示すように、基板表面を熱酸化して後酸化膜５２を形成した後、ゲートをマスクとしてＡｓイオンの注入を行うことによりメモリセルのソース領域１４及びドレイン領域１６を自己整合的に形成する。この時、図９（ｃ）で示すように、トレンチ１５内部のシリコン酸化膜を除去して露出させた表層部に拡散層１７を形成することにより、行方向に並ぶ各メモリセルのソース領域同士を電気的に接続することができる。これにより、ソース領域１４を拡散層１７で電気的に接続して一体化したソース線１９が形成される。これが、ソース領域上のメモリセル間のスペースを縮小化した、いわゆるＳＡＳ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｏｕｒｃｅ）構造である。但しここで、共通ソース領域１３は、ソース線１９をソースコンタクト（後に記載）に電気的に接続するための領域である。
【００３５】
また同時に、ワード線２０に対してもＡｓイオンが注入され、同ワード線２０をさらに低抵抗化することができる。
【００３６】
次に、基板表面にレジストを塗布した後、図１０（ａ）から図１０（ｃ）に示すように同一行方向に沿ったソース領域側を開口するようにパターニングして、レジストマスク５４を形成する。次に、レジストマスク５４を用いて基板表面に対してＡｓの斜めイオン注入を行うことにより、ソース領域１４がドレイン領域１６よりも基板深さ方向に厚くなるように形成する。その目的は、特に図１０（ｃ）で示されているように、同一行方向に並んだソース領域１４を拡散層１７で接続して形成されるソース線１９の抵抗を低減するためである。次に、基板に導入された不純物を活性化するために、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により熱処理を実施する。
【００３７】
次に、図１１（ａ）から図１１（ｃ）に示すように、基板表面に後の工程でポリシリコンスペーサ加工用のストッパとなるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系酸化膜５６と、さらにポリシリコンスペーサとなるポリシリコン５８を順次堆積する。これにより、後の工程で形成されるシールド用ポリシリコン配線と浮遊ゲート１８との間の酸化膜をトンネル酸化膜よりも厚くすることができ、データ消去時にかかる浮遊ゲートとシールド用ポリシリコン配線との間の電界を軽減することができる。その結果、酸化膜の絶縁破壊を抑制することができる。  
一方ここで、ポリシリコン５８の膜厚は、ソース領域を介して列方向に隣り合う浮遊ゲート間の幅の半分以上の膜厚となるように設定する。これにより、ソース領域上の開口部をポリシリコンで完全に埋め込むことができる。
【００３８】
次に、ポリシリコン５８をエッチバックすることにより、図１２（ａ）から図１２（ｃ）に示すように、ドレイン領域側ではポリシリコンスペーサ６０が形成される。一方、ソース領域側では、列方向に隣り合うメモリセル間のスペースがドレイン領域側より狭くしてあるため、その結果、ポリシリコン６２が埋め込まれたままの形状となる。次に、後の工程でシールド用配線となるポリシリコン６２を導体化するため、又ドレイン領域１６のコンタクト部及びワード線となる制御ゲートを低抵抗化するために、基板表面に対してＡｓの追加イオン注入を実施する。
【００３９】
次に、図１３（ａ）から図１３（ｃ）に示すように、ポリシリコンに対してＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法による等方性エッチングを行い、ドレイン領域側のポリシリコンスペーサ６０を完全に除去する。このとき、ソース領域側では開口部を狭くしてポリシリコン６２が埋め込まれた形状となっている。そのため、ドレイン領域側のポリシリコン６０を完全に除去した後でも、ソース領域側にはポリシリコン３２を残すことができる。このポリシリコン３２をシールド用ポリシリコン配線３２として利用する。
【００４０】
次に、図１４（ａ）から図１４（ｃ）に示すように、例えばＣＶＤ法により基板表面にゲート側壁のシリコン窒化膜スペーサとなるシリコン窒化膜６４を堆積する。
【００４１】
次に、図１５（ａ）から図１５（ｃ）に示すように、シリコン窒化膜６４をエッチバックすることにより、ドレイン領域１６側のゲート側壁にシリコン窒化膜スペーサ６６を形成する。また同時に、メモリセルのドレイン領域１６とワード線２０上面のポリシリコンとをその表面がともに露出するように加工する。ここで、図１５（ａ）に示すように、列方向に隣り合うメモリセル間のソース領域１４側ではスペースが意図的に狭くしてあるためにシリコン窒化膜スペーサ６８が埋め込まれた形状となる。
【００４２】
次に、図１６（ａ）から図１６（ｃ）に示すように、サリサイド形成プロセスにより例えばＮｉＳｉ７０をワード線２０及びドレイン領域１６上にそれぞれ選択的に形成する。この時、図１６（ｃ）に示すように、共通ソース領域１３とシールド用ポリシリコン配線３２とが共通ソース領域１３上で電気的に接続されるようにＮｉＳｉ７０を形成する。ここで、共通ソース領域１３上に設けられたＮｉＳｉ７０は、導電性部材８２の一例である。
【００４３】
次に、図１７（ａ）から図１７（ｃ）に示すように、バリアシリコン窒化膜７２及び層間絶縁膜７４を順次形成し、その後基板表面を平坦化する。次に、ドレインコンタクト部を開口してメタルを埋め込むことによりドレインコンタクト２２を形成し、その後、基板表面に前記コンタクト２２と接続するよう列方向にビット線２４を形成する。同時に、ソースコンタクト部を開口してメタルを埋め込むことによりソースコンタクト２８を形成し、その後、基板表面に前記コンタクト２８と接続し且つビット線２４と並行となるようにメタルソース線３０を形成する。ここで、ドレイン領域１６を介して列方向に隣り合う浮遊ゲート間には、導電性のドレインコンタクトが設けられている。その結果、ドレインコンタクト自体のシールド効果により浮遊ゲート間の容量結合を大幅に削減することができる。
【００４４】
次に、上部の配線層（図示せず）とパッシベーション層（図示せず）とを順次形成し、その後、フローティング状態の浮遊ゲート及びシールドポリ配線に対して蓄積された電荷を基板へ開放するための紫外線照射を実施する。これにより、ＮＯＲ型不揮発性半導体記憶装置の製造工程が終了する。
【００４５】
上記のように構成されたＮＯＲ型不揮発性半導体記憶装置では、ソース線上に沿ってシールド用ポリシリコン配線を形成することで、特にソース線を挟んで対向する浮遊ゲート間の容量結合を軽減することができる。その結果、メモリセル縮小化で問題となる閾値電圧の変動を抑制することができる。
【００４６】
また、ソース領域側で同一行方向に並んだ素子分離領域において、その内部に埋め込まれていたシリコン酸化膜を除去した部分にも、シールド用ポリシリコン配線が埋め込まれている。その結果、例えば特許文献１で示されている従来技術と比較して、本実施例ではソース線を介して列方向に隣り合う浮遊ゲート間において、その１組当りのシールド用ポリシリコン配線の体積量が大きい。そのため、シールド用ポリシリコン配線を十分に低抵抗化でき、そのシールド効果により前記浮遊ゲート間の容量結合をより軽減してメモリセルトランジスタの閾値電圧の変動を抑制することができる。
【００４７】
また、シールド用ポリシリコン配線３２をソース線１９に電気的に接続して電位を固定しているために、ポリシリコン配線３２のシールド効果をさらに上げることができる。
【００４８】
また、データの消去時にシールド用ポリシリコン配線３２とワード線２０との間に高電圧が印加されて、ワード線２０とシールド用ポリシリコン配線３２との間に設けられた絶縁膜が絶縁破壊しやすくなる。
【００４９】
そのため、本実施例ではシールド用ポリシリコン配線３２の上面の高さを浮遊ゲート１８の上面高さ未満にして、ワード線２０との間の距離を大きくしている。より具体的には、ワード線２０とシールド用ポリシリコン配線３２との最近接距離が、ＯＮＯ膜４２とトンネル酸化膜３４の各膜厚を積算した値以上になればよい。言い換えれば、シールド用ポリシリコン配線３２の上面高さが、浮遊ゲート１８の上面高さよりもトンネル酸化膜の厚さ分だけ低くなるようにすればよい。これにより、ワード線２０とシールド用ポリシリコン配線３２との間に設けられた絶縁膜にかかる電界を軽減し、絶縁膜の絶縁破壊を抑制することができる。
【実施例２】
【００５０】
本発明の実施例２は、先に実施例１で詳述した不揮発性半導体記憶装置においてシールド用ポリシリコン配線をソース線に電気的に接続せずフローティング状態とした構造及びその製造方法を特徴としている。
【００５１】
以下に、本実施例についてその構造及び製造方法を図１８から図２１を用いて説明する。図１８は、本実施例の不揮発性半導体記憶装置のメモリセルアレイの平面図を示している。一方、図１９から図２１は、図１８のメモリセルアレイの線Ｃ−Ｃに沿った断面図及びその工程図を示している。この実施例２の各図においては、実施例１の半導体記憶装置及びその製造方法の説明において使用した図１から図１７で示す各部と同一の部分には同一の番号・符号が付されている。
【００５２】
図１９に示すように、線Ｃ−Ｃに沿った断面構造に関しては、シールド用ポリシリコン配線３２をソース線１９に電気的に接続しないこと以外は実施例１と同様であるため、ここでは説明を省略する。
【００５３】
一方、製造方法に関しては、図１のメモリセルアレイの線Ａ−Ａに沿った断面、線Ｂ−Ｂに沿った断面の各工程図について同様であるため説明を省略する。また、線Ｃ−Ｃに沿った断面の工程図についても、図１４（ｃ）に示したシリコン窒化膜を堆積する工程までは実施例１と同様であるため省略する。
【００５４】
次に、図２０に示すように、後の工程でメタルソース線と接続するために共通ソース領域１３が露出するようにソースコンタクト予定領域のシリコン窒化膜６４を除去する。ここで、第１の実施例の図１５（ｃ）とは異なり、同ポリシリコン配線３２の表面が露出しないように加工する。
【００５５】
次に、実施例１の図１７（ｃ）の工程と同様に、図２１に示すように、バリアシリコン窒化膜７２及び層間絶縁膜７４を形成した後で、基板表面を平坦化する。次に、ソースコンタクト予定領域を開口してメタルを埋め込むことにより、ソースコンタクト２８を形成する。その後、前記コンタクト２８と電気的に接続し、また層間絶縁膜上でビット線２４と平行になるようにメタルソース線３０を形成する。この後の工程は、実施例１と同様であるため省略する。
【００５６】
上記のように構成されたＮＯＲ型不揮発性半導体記憶装置では、シールド用ポリシリコン配線３２を共通ソース領域１３やソースコンタクト２８に電気的に接続しないように配置している。この場合シールドポリ配線３２は電気的にフローティング状態となる。但しこのフローティング状態となったシールドポリ配線３２は、ソース線１９との間で強い容量結合が生じるために、ソース線１９対する電位の変動が極めて小さい。すなわち、シールドポリ配線３２の電位が固定されていない場合にも、ソース線に対する所定の電位を有するため、そのシールド効果により隣り合う浮遊ゲート間における容量結合の増加を抑制することができる。
【００５７】
また、実施例１と同様に、ソース領域側で同一行方向に並んだ素子分離領域において、その内部に埋め込まれていたシリコン酸化膜を除去した部分にも、シールド用ポリシリコン配線が埋め込まれている。その結果、例えば特許文献１で示されている従来技術と比較して、本実施例ではソース線を介して列方向に隣り合う浮遊ゲート間において、その１組当りのシールド用ポリシリコン配線の体積量が大きい。そのため、シールド用ポリシリコン配線を十分に低抵抗化でき、そのシールド効果により前記浮遊ゲート間の容量結合をより軽減して、メモリセルトランジスタの閾値電圧の変動を抑制することができる。
【実施例３】
【００５８】
本発明の実施例３は、実施例１又は実施例２のメモリセル部の工程で用いたポリシリコンスペーサ及びシリコン窒化膜スペーサを、周辺回路部のトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する際に活用した場合の断面構造及びその製造方法を特徴としている。またここでは、一例として周辺回路部にＬＤＤスペーサー幅の異なる２種類のＮ型ＭＯＳトランジスタ（ＮＭＯＳ１、ＮＭＯＳ２）を設けた場合で説明する。
【００５９】
以下に、本実施例ついてその断面構造及びその製造方法を図２２から図２７を用いて説明する。図２２は、本実施例の周辺回路部トランジスタの構造を示す断面図である。一方、図２３から図２７は、図２２の周辺回路部トランジスタの断面工程図を示している。この実施例３の各図においては、実施例１の半導体記憶装置及びその製造方法の説明において使用した図１から図１７で示す各部と同一の部分には同一の番号・符号が付されている。
【００６０】
まず、メモリセル部の構造及び製造方法に関しては、実施例１又は２と同様であるためここでは省略する。また、周辺回路部トランジスタの製造方法に関しても、図１１に示したＴＥＯＳ系酸化膜とポリシリコンを堆積する工程までは、実施例１のメモリセル部の工程と同様であるため、ここでは省略する。
【００６１】
図２３に示すように、図１１（ａ）のメモリセル部の工程と同様に、周辺回路部トランジスタのＬＤＤ領域となるＮ型拡散領域２００を形成した後に、ポリシリコンスペーサとなるポリシリコン５８を堆積する。  
次に、図２４に示すように、図１２のメモリセル部の工程と同様に、ポリシリコン５８をエッチバックすることにより、周辺回路部トランジスタのゲート側壁にポリシリコンスペーサ６０を形成する。
【００６２】
次に、図２５に示すように、ＮＭＯＳ２側にパターニングされたレジストマスク２０２を形成し、その後、これを用いてＡｓのイオン注入を行いＮＭＯＳ１側に高濃度拡散領域２０４を選択的に形成する。次に、半導体基板１に導入された不純物を活性化するために、ＲＴＡ法により熱処理を実施する。上記のように、メモリセル部におけるＡｓの追加イオン注入を利用することにより、周辺回路部のトランジスタに新たに工程を追加することなく高濃度拡散領域２０４領域を形成することができる。
【００６３】
次に、周辺回路部トランジスタにおいて、前述の図２５とは異なるもう一方のトランジスタにスペーサ幅の異なるＬＤＤ領域を形成する工程を、図２６から図２７を用いて説明する。図２６に示すように、図１４のメモリセル部の工程と同様に、例えばＣＶＤ法により基板表面にゲート側壁のシリコン窒化膜スペーサとなるシリコン窒化膜６４を堆積する。  
次に、図２７に示すように、図１５のメモリセル部の工程と同様に、シリコン窒化膜６４をエッチバックすることにより、周辺回路部トランジスタのゲート側壁にシリコン窒化膜スペーサ６６を形成する。
【００６４】
次に、ＮＭＯＳ１側にパターニングされたレジストマスク２０６を形成し、これを用いてＡｓのイオン注入を行いＮＭＯＳ２側に高濃度拡散領域２０８を選択的に形成する。
【００６５】
ここで、同シリコン窒化膜６４の膜厚を図１１の前記ポリシリコン５８とは異なる膜厚に設定することにより、周辺回路部のトランジスタに新たに工程を追加することなく製品仕様に応じて相異なる２種類のＬＤＤスペーサ幅を導入することができる。
【００６６】
上記のように構成されたＮＯＲ型不揮発性半導体記憶装置では、実施例１又は２の効果に加えて、シリコン窒化膜スペーサとなるシリコン窒化膜の膜厚とポリシリコンスペーサとなるポリシリコンの膜厚とを異なる膜厚に設定することにより、製品仕様に応じて周辺回路部のトランジスタに相異なる２種類のＬＤＤスペーサ幅を導入することができる。
【００６７】
また、本発明は、上述したような各実施例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記の実施例でシールド用ポリシリコン配線は不純物を添加したポリシリコンを用いたが、これに限定されずＡｌ，Ｃｕ等の金属膜や、ポリサイド膜、タングステンシリサイド（ＷＳｉ）膜などで形成することも可能である。
【００６８】
また、上記各実施例においてサリサイド技術にニッケルシリサイド（ＮｉＳｉ）を用いた場合で説明したが、これ以外にコバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）等を用いることも可能である。
【００６９】
また、平面図上の浮遊ゲートの配置において、行と列を入れ替えても良い。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１であるＮＯＲ型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図２】図１のメモリセルアレイの主要断面を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図３】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図４】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図５】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図６】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図７】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図８】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図９】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１０】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１１】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１２】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１３】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１４】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１５】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１６】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１７】図１のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、（ａ）は線Ａ−Ａに沿った断面図、（ｂ）は線Ｂ−Ｂに沿った断面図、（ｃ）は線Ｃ−Ｃに沿った断面図である。
【図１８】本発明の実施例２であるＮＯＲ型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図１９】図１８のメモリセルアレイの線Ｃ−Ｃに沿った断面図である。
【図２０】図１８のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、線Ｃ−Ｃに沿った断面図である。
【図２１】図１８のＮＯＲ型不揮発性半導体記憶装置の一製造工程を示す図であり、線Ｃ−Ｃに沿った断面図である。
【図２２】本発明の実施例３である周辺回路部トランジスタの構造を示す断面図である。
【図２３】図２２の周辺回路部トランジスタの一製造工程を示す図である。
【図２４】図２２の周辺回路部トランジスタの一製造工程を示す図である。
【図２５】図２２の周辺回路部トランジスタの一製造工程を示す図である。
【図２６】図２２の周辺回路部トランジスタの一製造工程を示す図である。
【図２７】図２２の周辺回路部トランジスタの一製造工程を示す図である。
【符号の説明】
【００７１】
１    半導体基板
１０  素子分離領域
１３  共通ソース領域
１４  ソース領域
１５  トレンチ
１６  ドレイン領域
１７  拡散層
１８  浮遊ゲート
１９  ソース線
２０  ワード線（制御ゲート）
２２  ドレインコンタクト
２４  ビット線
２８  ソースコンタクト
３０  メタルソース線
３２  シールド配線（シールド用ポリシリコン配線）
３４  トンネル酸化膜
３６、４４、５８、６２  ポリシリコン
３８、４６、５０、５４、２０２、２０６  レジストマスク
４０  セルスリット
４２  ＯＮＯ膜
４８  ゲート
５２  後酸化膜
５６  ＴＥＯＳ系酸化膜
６０  ポリシリコンスペーサ
６４  シリコン窒化膜
６６、６８  シリコン窒化膜スペーサ
７０  ＮｉＳｉ
７２  バリアシリコン窒化膜
７４  層間絶縁膜
８２  導電性部材
２００  Ｎ型拡散領域（ＬＤＤ領域）
２０４、２０８  高濃度拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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