(57)【特許請求の範囲】
【請求項１】
ａ）ビットラインに接続された検出増幅器と、
ｂ）一対のデータバスと、
ｃ）前記検出増幅器を前記一対のデータバスのそれぞれに接続する一対の半導体スイッチと、
ｄ）前記一対の半導体スイッチに対して同じ列デコード信号を出力する列アドレスデコーダと、
ｅ）読み出しサイクルの奇数番クロック時間周期中に前記データバスの一方を充電する手段と、
ｆ）読み出しサイクルの前記奇数番クロック時間周期中に前記データバスのもう一方を検出し読み出す手段と、
ｇ）読み出しサイクルの前記奇数番クロック時間周期に続く偶数番クロック時間周期中に前記データバスのもう一方を充電する手段と、
ｈ）読み出しサイクルの前記偶数番クロック時間周期中に前記データバスの一方を検出し読み出す手段と、
ｉ）奇数番クロック時間周期と偶数番クロック時間周期とが交番する同期クロックを供給する手段と、
を有し、
前記一対の半導体スイッチは、前記列アドレスデコーダの出力及び前記奇数番クロックが入力される第１のＡＮＤゲートの出力によって制御される第１の半導体スイッチと、前記列アドレスデコーダの出力及び前記偶数番クロックが入力される第２のＡＮＤゲートの出力によって制御される第２の半導体スイッチとを有する、
半導体メモリ。
【請求項２】
各々が前記データバスの一つの対応する導線の対に接続されている出力を有する一対の書き込み増幅器よりなる書き込み手段と、
書き込みサイクルの交番的な夫々の前記奇数番及び偶数番クロック時間周期中に、夫々交番的に前記一対の書き込み増幅器による書き込みを可能にさせる手段と、
を有することを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記充電する手段は、交番的な夫々の奇数番及び偶数番クロック時間周期中に前記データバスの交番的な導線の対を事前充電電圧源に接続する半導体スイッチを有することを特徴とする請求項１記載の半導体メモリ。
【請求項４】
前記検出し読み出す手段は、各々が前記一対のデータバスの異なるデータバスの一対の導線に接続されている一対の読み出し増幅器と、該読み出し増幅器の各々の別個の出力を受けるマルチプレクサと、前記夫々の奇数番及び偶数番クロック時間周期に同期させて前記読み出し増幅器の各々から受けられる信号の間で前記マルチプレクサを交番的に切り換える手段とを有することを特徴とする請求項１記載の半導体メモリ。
【請求項５】
一つのデータバス上の前記書き込み増幅器の一つによる書き込みの前のクロック時間周期中に前記一つのデータバスを最大限の論理レベルにドライブする手段を有することを特徴とする請求項２記載の半導体メモリ。
【請求項６】
前記各時間周期中に列アドレスデコーダを介してアドレス指定する手段を有することを特徴とする請求項５記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）において列アクセスを加速化する方法及び装置に関する。
【背景技術】
【０００２】
以下の説明はＤＲＡＭに関して行うが、本発明は、ＤＲＡＭと同様にＳＲＡＭにも適用することが可能であり、然るべく構成する必要がある。ＤＲＡＭは、典型的には、直交して配置されたワードラインとビットラインとから形成され、ワードラインによってアドレス指定されビットラインに接続された各交叉部に電荷記憶セルが隣接する。各電荷記憶セルは、それがアドレス指定されるときにビットラインから受けられた電荷を蓄積し、これにより、ビットの値（０又は１）を示す。ビットラインは、典型的には、２本の導線で形成される周知の折り返し（ｆｏｌｄｅｄ）形式であり、検出増幅器と、列デコーダによってアドレス指定される電界効果スイッチのような列アクセス装置とを介してデータバスにインタフェースする。
【０００３】
典型的な従来技術のＤＲＡＭの関連する回路図を図１に示す。電荷記憶セルは、電圧源Ｖｃｐと折り返しビットライン３との間で電界効果トランジスタ（ＦＥＴ）２に直列に接続されたキャパシタ１より形成される。ＦＥＴのゲートはワードライン４に接続される。ビットラインは検出増幅器５に接続される。検出増幅器の各出力導線はＦＥＴ６を介して対応するデータバス８の導線に接続される。ＦＥＴ６のゲートは共に列デコーダの出力に接続され、列デコーダは上記のゲートへの解読された列アドレス信号である制御信号Ｙｉを供給する。
【０００４】
データバス８の導線は、読み出し増幅器９の入力及び書き込み増幅器１０の出力に差動的に接続される。事前充電（プリチャージ）電圧Ｖｃｃ／２の供給源は、ＦＥＴ１１を介して対応するデータバス８の導線に接続される。データバス８の導線はＦＥＴ１２を介して互いに接続される。トランジスタ１１及び１２のゲートは、共に接続され、事前充電イネーブル制御信号ＰＲＥに接続される。書き込みイネーブル信号ＷＭＡは書き込み増幅器の制御入力に供給され、読み出しイネーブル信号ＲＭＡは読み出し増幅器の制御入力に供給される。
【０００５】
動作時において、図２の（Ａ）に記載する信号波形を参照するに、事前充電イネーブル信号ＰＲＥは、ＦＥＴ１１及び１２に供給され、データバスをＶｃｃ／２に充電する。波形ＰＲＥによって示される如く、充電可能パルスはロー論理レベルに下がり、その間隔中に、解読（デコード）された列アドレス信号ＹｉはＦＥＴ６に供給される。これにより、検出増幅器による記憶セル１に蓄積された電荷の検出によってビットラインに蓄積された電荷は、ＦＥＴ６を流れ、データバス８の導線に差動的に供給される。これによってデータバス上に得られる電圧は、波形図ＤＢ／ＤＢ＊に示される如く、理想的というには及ばない方法で充電され、即ち、充電に著しい時間を要するデータバスのキャパシタンスに起因する鋸歯の形状である。
【０００６】
所定時間後、読み出し増幅器９による読み出しは、読み出しパルスの印加と共に動作可能になり、波形イネーブルＲＭＡに示す如く、データバスの電圧が低下し次の事前充電が始まる次のサイクルの開始前に終了する間隔に亘り持続する。図２の（Ｂ）を参照するに、書き込みサイクルは、トランジスタ１１及び１２の抑止と共に始まり、事前充電ＰＲＥはロー論理レベルである。その間隔中に、書き込み増幅器１０は、イネーブルＷＭＡ制御信号によって動作可能になり、これにより、最大限の論理レベルの電圧がデータバス８に差動的に供給される。データバスの電圧は、波形ＤＢ／ＤＢ＊によって示す如く、書き込み増幅器のより高いドライブ性能に起因して先の場合よりも早く立ち上がる。所定の立ち上がり時間とデータバス上の電圧が整定する時間との後に、解読された列アドレス信号Ｙｉはトランジスタ６に供給され、これにより論理レベルが検出され、対応するワードラインを介してアドレス指定された電荷記憶セルに送られる。
【０００７】
少なくとも１００ＭＨｚの高さにバーストレートを調節するためにＤＲＡＭの動作速度を増大させ、同様にＳＲＡＭの速度を増大させることが従来の目的であった。上記の構造のような通常のデータバス構造は、１０ナノ秒、或いは、それ以下のサイクルでは容易に動作し得ず、その理由は、図２の（Ａ）の信号ＤＢ／ＤＢ＊に現れる立ち上がり時間で示されるように、長いデータバスの導線に付随するキャパシタンスを充電する必要があるためである。
【０００８】
読み出し動作中に、小型のビットライン検出増幅器は、読み出し増幅器によって検出され得る十分に大きな差動的信号をメモリアレイの反対側の端に発生させるために、適当な差動的なデータバスラインを充電、放電する必要がある。データバスが読み出された後に、その導線は次の読み出しサイクルに先立って事前充電される必要がある。
【０００９】
書き込み動作中に、データバス書き込み増幅器は、ビットライン検出増幅器を切り換えるためにデータバスを最大限の０及び１の論理レベルにドライブする必要がある。読み出し又は書き込みのいずれの動作に関しても、必要な動作を１００ＭＨｚで実行するのに十分な時間はない。動作信頼性のためには、事前充電の停止と、（例えば）Ｙ（列）のアクセスの開始との間に適切な時間的余裕を設ける必要がある。
【００１０】
同期式ＤＲＡＭ（ＳＤＲＡＭ）は、１００ＭＨｚで動作し得る構造を提供する目的で明らかにされている。ＳＤＲＡＭは、本質的に外部回路への同期式インタフェースを有する従来形のＤＲＡＭである。同期式ではなくクロック式のインタフェースを利用する同期式ＤＲＡＭは明らかにされている。ＤＲＡＭは、ミクロン設計ラインの第２巻、第２刷のページ１乃至５に掲載の論文「同期式ＤＲＡＭ：ＪＥＤＥＣ標準規格による設計」に記載されている。この標準規格は、並列の２つのクロックが一つのランダムな列−アドレスから次へ発生すべきことを特定し、これは、「２Ｎルール」と呼ばれる。ＳＤＲＡＭは通常バーストモードで動作し、連続した列アドレスからのデータは順次にアクセスされる。上記論文には、一方は「プリフェッチ形」構造と呼ばれ、他方は「パイプライン形」構造と呼ばれる２種類のＳＤＲＡＭ構造があることが記載され、何れの構造も同じ結果を生じる。パイプライン形構造は、連続したクロックに列アドレスを発生し、一方、プリフェッチ形構造は、２Ｎルールに拘束される。
【００１１】
「２Ｎルール」を固守する必要があるので、列アドレスは２番目の１０ナノ秒のクロック周期毎にだけ変えられる。新しいアドレスＮからのデータに続くクロック周期中の出力データは、アドレスＮ＋１からのデータである必要がある。メモリアレイから実際に必要とされるデータの２倍の量のデータを引き出し、次の周期の出力用にその半分を蓄える読み出しサイクルが利用される。かくして、内部データバスのサイクルは半分になる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記の設計には各クロック周期に列アドレスをランダムに入力する能力がないので重大な障害がある。本発明は、「２Ｎルール」の制限をうけることなく、例えば、１００ＭＨｚ、又は、それに迫る高速バーストレートで列アドレスをアクセスする能力を提供し、さらに、新しいランダムな列アドレスを各クロック周期に入力し得る能力を提供することにより、性能が著しく改善されたＤＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明は、
ａ）ビットラインに接続された検出増幅器と、
ｂ）一対のデータバスと、
ｃ）前記検出増幅器を前記一対のデータバスのそれぞれに接続する一対の半導体スイッチと、
ｄ）前記半導体スイッチを制御して、前記検出増幅器を前記データバスに選択的に接続する列アドレスデコーダと、
ｅ）読み出しサイクルの奇数番クロック間隔中に前記データバスの一方を充電する手段と、
ｆ）読み出しサイクルの前記奇数番クロック間隔中に前記データバスのもう一方を検出し読み出す手段と、
ｇ）読み出しサイクルの前記奇数番クロック間隔に続く偶数番クロック間隔中に前記データバスのもう一方を充電する手段と、
ｈ）読み出しサイクルの前記偶数番クロック間隔中に前記最初のデータバスを検出し読み出す手段と、
ｉ）各々が前記データバスの一つの対応する導線の対に接続されている出力を有する一対の書き込み増幅器よりなる書き込み手段と、
ｊ）書き込みサイクルの交番的な夫々の前記奇数番及び偶数番クロック間隔中に、夫々交番的に前記一対の書き込み増幅器による書き込みを可能にさせる手段と、
を有する半導体メモリに関する。
【００１４】
また、本発明は、
ａ）ビットラインに接続された検出増幅器と、
ｂ）一対のデータバスと、
ｃ）前記検出増幅器を前記一対のデータバスのそれぞれに接続する一対の半導体スイッチと、
ｄ）前記半導体スイッチを制御して、前記検出増幅器を前記データバスに選択的に接続する列アドレスデコーダと、
ｅ）読み出しサイクルの奇数番クロック間隔中に前記データバスの一方を充電する手段と、
ｆ）読み出しサイクルの前記奇数番クロックの間隔中に前記データバスのもう一方を検出し読み出す手段と、
ｇ）読み出しサイクルの前記奇数番クロック間隔に続く偶数番クロック間隔中に前記データバスのもう一方を充電する手段と、
ｈ）読み出しサイクルの前記偶数番クロック間隔中に前記最初のデータバスを検出し読み出す手段と、
ｉ）奇数番及び偶数番の間隔を交番させながら前記奇数番及び偶数番のクロック時間周期を供給する同期クロックを供給する手段と、
ｊ）前記一対の半導体スイッチは、前記列アドレスデコーダの出力及び前記奇数番クロックが入力される第１のＡＮＤゲートの出力によって制御される第１の半導体スイッチと、
ｋ）前記列アドレスデコーダの出力及び前記偶数番クロックが入力される第２のＡＮＤゲートの出力によって制御される第２の半導体スイッチと、
を有する半導体メモリに関する。
【００１５】
かくして、データバスの数は、従来技術の構成の２倍になる。各列は奇数番又は偶数番のデータバスの何れかに接続し得るＹ（列−アドレス）トランジスタの組を有する。同期式ＤＲＡＭのクロック入力は、奇数番／偶数番データバス制御信号を生成するために２分割される。奇数番又は偶数番の時間周期中に生ずる全ての読み出し又は書き込みサイクルは、対応する奇数番又は偶数番のデータバスを介して行われる。この時間中に、もう一方の夫々の偶数番又は奇数番のデータバスは事前に充電される。かくして、事前充電時間は、列アクセス用に割り当てられた、例えば１０ナノ秒の時間から除かれる。
【００１６】
偶数番又は奇数番のデータバスの割り当ては、メモリのアドレス指定とは全く別個である。奇数番又は偶数番のデータバスが特定の読み出し又は書き込み動作で使用されているかどうかは、命令が与えられた時間と、クロック分周ロジックとに完全に依存する。
【発明の効果】
【００１７】
従来より提案され、プリフェッチ形の構造を利用するＳＤＲＡＭは、「２Ｎルール」を固守する必要がある。このことは、列アドレスは２番目のクロック周期（例えば、最大で１０ナノ秒）毎にだけ変えることが可能であり、新しいアドレスＮからのデータに続くそのクロック周期中の出力データは、アドレスＮ＋１からのデータでなければならないことを意味する。その実装には、メモリアレイから実際に必要とされるデータの２倍の量のデータを引き出し、次の周期の出力用にその半分を蓄える読み出しサイクルが利用される。かくして、内部データバスのサイクルは半分になる。
【００１８】
これに対し、本発明は、データバスの本数を２倍にする一方で、高速性を実現するが「２Ｎルール」は必要としない。新しいランダムな列アドレスは各周期に入力することが可能であり、従って、速度と柔軟性の両方が向上する。本発明を理解する者は、ここに記載された原理を用いて他の設計例を考え得る。かかる設計例の全ては、特許請求の範囲の記載事項の範囲内であり、本発明の一部分であると考えられる。
【発明を実施するための最良の形態】
【００１９】
本発明は以下の説明及び添付図面を参照してより良く理解されるであろう。図３を参照するに、本発明の望ましい一実施例の概略図が示される。単一のデータバスではなく、一対のデータバス３０及び３１が使用される。メモリは、検出増幅器３５に接続され、折り返し形ビットラインとして周知の如くのビットライン３３よりなる。各検出増幅器は一対の出力導線を有し、この一対の出力導線は従来技術の如く列デコーダの半導体（ＦＥＴ）スイッチを介してデータバスの対応する導線に接続されるのではなく、列デコーダ３６を介して両方のデータバス３０及び３１の対応する導線に接続される。列デコーダは、下記の如く、検出増幅器をデータバス３０及び３１の各々に交互に接続し得る。
【００２０】
各検出増幅器の導線は、電界効果トランジスタ３７及び３８を介してデータバス３０の対応する導線に接続され、これらの電界効果トランジスタはそのゲートが互いに、かつ、ＡＮＤゲート３９の出力に接続される。その上、各検出増幅器の導線は、電界効果トランジスタ４０及び４１を介してデータバス３１の対応する導線に接続され、これらの電界効果トランジスタはそのゲートが互いに、かつ、ＡＮＤゲート４２の出力に接続される。ＡＮＤゲート３９及び４２の各々の入力の一方は、列デコード信号Ｙｉを供給する列デコーダ（図示せず）の出力に接続される。一方のゲート３９のもう一方の入力は、同期クロック４４の奇数番クロックパルス出力に接続され、他方のゲート４２のもう一方の入力は、同期クロック４４の偶数番クロックパルス出力に接続される。
【００２１】
奇数番及び偶数番クロックパルス出力は、奇数番及び偶数番の制御信号を生成するために２分周された同期式ＤＲＡＭクロックから得ることが可能な連続的な時間周期である。読み出し増幅器４６及び４８は、夫々対応するデータバス３０及び３１に接続される。以下に更に説明する間隔中に、（図示しないＣＰＵから）奇数番読み出しイネーブル信号ＲＭＡＯは読み出し増幅器４６の制御入力に供給され、偶数番読み出しイネーブル信号ＲＭＡＥは読み出し増幅器４８の制御入力に供給される。
【００２２】
マルチプレクサ５０は読み出し増幅器の出力信号を受け；クロック４４から得られる偶数番及び奇数番制御信号は、マルチプレクサ５０から何れの読み出し増幅器の出力信号を出力するかを制御するためにマルチプレクサ５０の制御入力に供給される。動作可能状態にある場合、電界効果トランジスタスイッチ５２及び５３は、データバス３０の夫々の導線を事前充電電圧Ｖｃｃ／２の供給源に接続し、電界効果トランジスタスイッチ５４は導線３０を相互に接続する。同様に、動作可能状態にある場合、電界効果トランジスタスイッチ５５及び５６は、データバス３１の夫々の導線を事前充電電圧Ｖｃｃ／２の供給源に接続し、電界効果トランジスタスイッチ５７は導線３１を相互に接続する。トランジスタ５２、５３及び５４のゲートは互いに、かつ、偶数番制御信号の供給源に接続され、トランジスタ５５、５６及び５７のゲートは互いに、かつ、奇数番制御信号の供給源に接続される。
【００２３】
書き込み増幅器５９の出力はデータバス３０に接続され、書き込み増幅器６０の出力はデータバス３１に接続される。以下に更に説明する間隔中に、（図示しないＣＰＵから）奇数番書き込みイネーブル信号ＷＭＡＯは書き込み増幅器５９の入力に供給され、偶数番書き込みイネーブル信号ＷＭＡＥは書き込み増幅器６０の入力に供給される。
【００２４】
図４の（Ａ）を参照するに、上述の信号及び素子のタイミングチャートが示され、この回路は以下の如く動作する。例えば、１００ＭＨｚで動作する同期クロックは、同図に示す如く、例えば、１０ナノ秒のクロック周期を有する。２分周することにより、各々はその主クロック周期の２倍の長さである奇数番（ＯＤＤ）及び偶数番（ＥＶＥＮ）制御信号が発生され、クロック素子４４から出力される。
【００２５】
例えば、奇数番の論理的ハイの間隔中で、一方、偶数番制御信号はロー論理レベルにある間に、奇数番制御信号はＡＮＤゲート３９に供給される。列デコード信号Ｙｉはゲート３９及び４２のＹｉ入力に供給され、これにより、ゲート３９の論理的ハイ出力信号Ｙｉｏが得られる。同時に、データバス３０は、（以下に説明する如く、事前に充電された）直前の充電されたレベルから充電を開始し、波形ＤＢＯに示す如く、そのキャパシタンスが充電されるのに連れて連続的に増加する。奇数番論理的ハイの間隔の最後に、電荷は波形ＤＢＯに示す如く、データバス３０上で減少する。
【００２６】
データバスを十分なレベルに充電するのに期待される時間に依存した所定の時間で、読み出し増幅器４６は、図４の（Ａ）の信号ＲＭＡＯにより示される如く、奇数番制御信号の論理的ハイの終端を超えない時間まで延びる論理的間隔に亘り信号ＲＭＡＯによって動作可能状態にされる。奇数番制御信号がマルチプレクサ５０の制御入力に供給されると、マルチプレクサ５０は出力信号を読み出し増幅器４６からバス出力５１に出力する。
【００２７】
奇数番の論理的ハイの間隔中に、導通性のパスを設けるトランジスタスイッチ５５、５６及び５７は、ゲート上の奇数番制御信号を受け、従って、事前充電電圧をデータバス３１の各導線に送り、データバス３１の各導線を互いに接続することにより各導線上の電圧を一致させる。奇数番の間隔は、ハイの論理レベルに続いて周期的にローの論理レベルに低下し、図４の（Ａ）に示す如く、偶数番の間隔を発生させる。ＡＮＤゲート４２は導通し、その出力に信号Ｙｉｅを発生し、トランジスタ４０及び４１を動作可能状態にさせ、一方、トランジスタ３７及び３８は抑制される。検出増幅器３５からの電荷は、奇数番の論理的ハイの間隔中に事前充電された事前充電レベルＶｃｃ／２から充電するデータバス３１に流れ、信号波形ＤＢＥに示す如く、データバス３１の電圧を上昇させる。
【００２８】
データバスの期待される充電時間に依存した所定の時間に、読み出しイネーブル信号ＲＭＡＥは読み出し増幅器４８の制御入力に供給され、偶数番の制御信号がマルチプレクサ５０に供給される場合に、データバス３１上の出力信号はマルチプレクサ５０を介してバス出力５１に送られる。偶数番の間隔中に、偶数番の制御信号は、トランジスタスイッチ５２、５３及び５４のゲートに供給され、これにより導通性のパスが設けられ、かくして、事前充電はバス３０の各導線を相互に接続することにより各導線に達する。
【００２９】
以下に図４の（Ａ）の代わりに（Ｂ）を参照して書き込みサイクルを説明する。奇数番の間隔中に、制御信号ＷＭＡＯは書き込み増幅器５９により受けられ、書き込み増幅器は動作可能状態になる。これにより、データバス３０の電圧は、波形ＤＢＯにより示す如く、最大限の論理レベルまで急速に立ち上がる。（データバス３０の導線の両端の差分電圧は最大限の論理レベルであることを意味するよう構成されるべきであることが理解されるであろう。）期待されるバスの立ち上がり時間に依存した時間に、トランジスタ３７及び３８は奇数番の間隔中に受けられた列デコード信号Ｙｉにより動作可能状態になる。この動作可能状態の間隔はＹｉｏで示される。上記間隔中に、ビットラインは最大限の論理レベルに充電することが可能であり、各記憶セルは、電荷、従って、ビットを記憶するためにワードラインを介してアドレス指定し得る。
【００３０】
次の偶数番の間隔中に、データバス３０上の電圧は波形ＤＢＯで示す如く減少する。しかし、上述の如く、このサイクルは、データバス３１に対し繰り返される。データバスは、書き込み増幅器６０を介して最大限の論理レベルに充電され、トランジスタ４１及び４２を介して、ビットライン３３と、そこに接続された全てのアドレス指定された記憶セルを充電するために転送される。
【００３１】
上記の如く、奇数番及び偶数番のデータバスの割り当ては、メモリのアドレス指定とは完全に別個であることに注意すべきである。従って、特定の読み出し又は書き込み動作に何れのデータバスが利用されるかは、その命令が与えられた時間と、クロック分周ロジックの状態とに完全に依存する。
【図面の簡単な説明】
【００３２】
【図１】従来技術による半導体ダイナミックランダムアクセスメモリの列アクセス部の概略図である。
【図２】（Ａ）及び（Ｂ）は図１の従来技術による回路の読み出し及び書き込みサイクルの夫々の期間中に使用される信号波形の概略図である。
【図３】本発明による半導体ダイナミックランダムアクセスメモリの列アクセス部の概略図である。
【図４】（Ａ）及び（Ｂ）は図３の回路の読み出し及び書き込みサイクルの夫々の期間中に使用される信号波形の概略図である。
【符号の説明】
【００３３】
１  キャパシタ
２，６，１１，３７，３８，４０，４１，５２，５３，５４，５５，５６，５７  電界効果トランジスタ（ＦＥＴ）
３，３３  ビットライン
４  ワードライン
５，３５  検出増幅器
８，３０，３１  データバス
９，４６，４８  読み出し増幅器
１０，５９，６０  書き込み増幅器
３６  列デコーダ
３９，４２  ＡＮＤゲート
４４  同期クロック
５０  マルチプレクサ
５１  バス出力
【図１】
0004649619.tif 000002
【図２】
0004649619.tif 000003
【図３】
0004649619.tif 000004
【図４】
0004649619.tif 000005