(57)【特許請求の範囲】
【請求項１】
夫々が、下部電極、上部電極、並びにこれら前記下部電極及び前記上部電極間に設けられ、２つ以上の相を取り、且つ、相状態によって電気抵抗が異なる相変化材料を含む記録層を有する複数のメモリ素子と、
第１の方向に並ぶ各メモリ素子の前記上部電極にそれぞれ接するよう、前記第１の方向に延在して設けられたビット線と、を備え、
前記ビット線の一部が前記各メモリ素子の前記記録層とオーバーラップせず、且つ、前記各メモリ素子の前記記録層の一部が前記ビット線とオーバーラップしないよう、前記ビット線と前記記録層が前記第１の方向と直交する第２の方向に互いにオフセット配置されており、これにより前記記録層は、前記ビット線の前記第２の方向における全幅で覆われることなく前記ビット線の前記第２の方向における一部の幅で覆われている不揮発性メモリ素子。
【請求項２】
上面が前記上部電極の上面と実質的に同一平面を構成する層間絶縁膜をさらに備え、前記ビット線は、前記上部電極と前記層間絶縁膜との境界線の一部を覆うように形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記記録層及び前記上部電極の側面を覆うサイドウォール絶縁膜をさらに備え、前記ビット線は、前記上部電極と前記サイドウォール絶縁膜との境界線の一部を覆うように形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記上部電極は、前記記録層と前記ビット線がオーバーラップする領域にのみ形成されていることを特徴とする請求項２又は３に記載の不揮発性メモリ素子。
【請求項５】
上面が前記記録層の上面と実質的に同一平面を構成する層間絶縁膜をさらに備え、前記上部電極は、前記記録層と前記層間絶縁膜との境界線の一部を覆うように形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記記録層は、前記ビット線とオーバーラップする領域における膜厚よりも、前記ビット線とオーバーラップしない領域における膜厚の方が薄いことを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記ビット線は、前記下部電極と前記ビット線とがオーバーラップしないよう、前記記録層に対して前記第２の方向にオフセットされていることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
【０００３】
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
【０００４】
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
【０００５】
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
【０００６】
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
【０００７】
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
【０００８】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００９】
書き込み電流による相変化材料の加熱を効率よく行うためには、書き込み電流により発生した熱が逃げにくい構造とすることが好ましい。このため、記録層の上面を熱伝導率の低い上部電極で覆い、これによって、熱容量が大きく且つ熱伝導率の高いビット線への放熱を低減する構造が知られている（非特許文献１及び２参照）。
【００１０】
しかしながら、非特許文献１及び２に記載された構造では、上部電極とビット線との間に層間絶縁膜が設けられている。このため、上部電極とビット線を接続するためには、層間絶縁膜にスルーホールを形成し、このスルーホールの内部に導電材料（上部電極コンタクト）を埋め込む必要がある。このようなスルーホールの形成条件及び導電材料の埋め込み条件は、不揮発性メモリ素子を微細化すればするほど厳しくなるため、微細化が進むと、スルーホールの形成又は導電材料の埋め込みが困難となるおそれがあった。また、層間絶縁膜にスルーホールを形成するためのマスクパターンが必要であり、これが製造コストを増大させる一因となっていた。
【００１１】
このような問題は、層間絶縁膜を介在させることなく記録層、上部電極及びビット線を積層し、この積層膜を一括してパターニングすれば解決する。しかしながら、この場合には、記録層の上面の全部が上部電極によって覆われるのみならず、上部電極の上面の全部がビット線によって覆われた状態となることから、ビット線への放熱が増大し、発熱効率が大幅に低下してしまう。
【非特許文献１】Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, K. C. Ryoo, H. S. Hong, H. C. Koo, F. Yeung, J. H. Oh, H. J. Kim, W. C. Jeong, J. H. Park, H. Horii, Y. H. Ha, J. H. Yi, G. H. Hoh, G. T. Jeong, H. S. Jeong, and Kinam Kim, "Writing Current Reduction for High-density Phase-change RAM", 2003 IEEE
【非特許文献２】Y. H. Ha, J. H. Yi, H. Horii, J. H. Park, S. H. Joo, S. O. Park, U-In Chung, and J. T. Moon, "An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption", 2003 Symposium on VLSI Technology Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、相変化材料を含む記録層を備えた不揮発性メモリ素子であって、スルーホールを用いることなく上部電極とビット線とを接続しつつ、ビット線への放熱が抑制された不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一側面による不揮発性メモリ素子は、下部電極及び上部電極と、前記下部電極及び前記上部電極間に設けられ、相変化材料を含む記録層と、前記上部電極上に直接設けられたビット線とを備え、前記ビット線は、前記記録層に対してオフセットされていることを特徴とする。
【００１４】
本発明によれば、ビット線が記録層に対してオフセットされていることから、上部電極とビット線との間に層間絶縁膜を設けなくても、記録層と上部電極との接触面積又は上部電極とビット線との接触面積を減らすことができる。このため、スルーホールを用いることなく上部電極とビット線とを接続しつつ、ビット線への放熱が抑制することが可能となる。
【００１５】
この場合、ビット線は、下部電極とビット線とがオーバーラップしないよう、記録層に対してオフセットされていることが好ましい。これによれば、記録層内の相変化領域とビット線との距離が長くなることから、ビット線への放熱をよりいっそう抑制することが可能となる。
【００１６】
本発明の他の側面による不揮発性メモリ素子は、スルーホールが形成された層間絶縁膜と、前記スルーホール内に形成された相変化材料を含む記録層と、前記記録層の下面に接続された下部電極と、前記記録層の上面に接続された上部電極と、前記層間絶縁膜上に設けられ前記上部電極に接続されたビット線とを備え、前記上部電極及び前記ビット線の少なくとも一方は、端部が前記スルーホールを横切るように形成されていることを特徴とする。
【００１７】
本発明の一側面による不揮発性メモリ素子の製造方法は、下部電極を形成する第１のステップと、相変化材料を含み、前記下部電極と接する記録層及び前記記録層と接する上部電極と、前記記録層及び前記上部電極の側面を覆う層間絶縁膜を形成する第２のステップと、前記上部電極の上面と前記層間絶縁膜の上面を平坦化する第３のステップと、下面の一部が前記上部電極の前記上面と接し、下面の別の部分が前記層間絶縁膜の前記上面と接するよう、ビット線を形成する第４のステップとを備えることを特徴とする。
【００１８】
本発明の他の側面による不揮発性メモリ素子の製造方法は、下部電極を形成する第１のステップと、相変化材料を含み、前記下部電極と接する記録層と、前記記録層の側面を覆う層間絶縁膜を形成する第２のステップと、前記記録層の上面と前記層間絶縁膜の上面を平坦化する第３のステップと、下面の一部が前記上部電極の前記上面と接し、下面の別の部分が前記層間絶縁膜の前記上面と接するよう、上部電極及びビット線の積層体を形成する第４のステップとを備えることを特徴とする。
【００１９】
本発明のさらに他の側面による不揮発性メモリ素子の製造方法は、下部電極を形成する第１のステップと、相変化材料を含み、前記下部電極と接する記録層及び前記記録層と接する上部電極を形成する第２のステップと、前記記録層及び前記上部電極の側面を覆うサイドウォール絶縁膜を形成する第３のステップと、下面の一部が前記上部電極と接し、下面の別の部分が前記サイドウォール絶縁膜と接するよう、ビット線を形成する第４のステップとを備えることを特徴とする。
【発明の効果】
【００２０】
このように、本発明によれば、上部電極とビット線との間に層間絶縁膜を設けなくても、記録層と上部電極との接触面積又は上部電極とビット線との接触面積を減らすことができる。このため、スルーホールを用いることなく上部電極とビット線とを接続しつつ、ビット線への放熱が抑制することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２２】
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略平面図であり、図２は、図１に示すＡ−Ａ線に沿った略断面図、図３は、図１に示すＢ−Ｂ線に沿った略断面図である。図３には、本実施形態による不揮発性メモリ素子１０を用いたメモリセルの構造が示されている。
【００２３】
図１及び図２に示すように、本実施形態による不揮発性メモリ素子１０は、スルーホール１１ａを有する層間絶縁膜１１と、スルーホール１１ａ内に設けられた下部電極１２と、スルーホール１３ａを有する層間絶縁膜１３と、スルーホール１３ａ内に設けられた記録層１４及び上部電極１５と、記録層１４に対してオフセットして設けられたビット線１６とを備えて構成されている。
【００２４】
層間絶縁膜１１，１３の材料としては、シリコン酸化膜やシリコン窒化膜などを用いることができる。
【００２５】
下部電極１２は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【００２６】
図１に示すように、下部電極１２は、層間絶縁膜１３に設けられたスルーホール１３ａに対応する位置に設けられている。スルーホール１３ａの内部には記録層１４及び上部電極１５がこの順に設けられており、したがって、記録層１４の下面は下部電極１２と接触し、記録層１４の上面は上部電極１５と接触している。
【００２７】
記録層１４は、相変化材料によって構成される。記録層１４を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００２８】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００２９】
図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【００３０】
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
【００３１】
記録層１４に書き込み電流を流した場合、記録層１４と下部電極１２との接触部分近傍が発熱し、ここが相変化領域Ｐとなる。つまり、記録層１４に書き込み電流を流すことにより、相変化領域Ｐ近傍におけるカルコゲナイド材料の相状態を変化させることができる。これによって、ビット線１６と下部電極１２との間の電気抵抗が変化する。
【００３２】
記録層１４は、図２に示すように、スルーホール１３ａの底部に設けられている。一方、上部電極１５は、スルーホール１３ａの上部に設けられている。記録層１４及び上部電極１５の膜厚は、いずれも３０ｎｍ〜１００ｎｍ程度、例えば５０ｎｍ程度に設定することが好ましい。上部電極１５は、下部電極１２と対をなす電極である。上部電極１５の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極１２と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００３３】
図２に示すように、上部電極１５の上面１５ｂは、層間絶縁膜１３の上面１３ｂと実質的に同一平面を構成している。つまり、上部電極１５の上面１５ｂ及び層間絶縁膜１３の上面１３ｂは、ほぼ平坦面を構成している。
【００３４】
ビット線１６は、上部電極１５と層間絶縁膜１３との境界線の一部を覆うように形成されている。換言すれば、ビット線１６は、端部がスルーホール１３ａを横切るように形成されている。これにより、ビット線１６の下面１６ｃは、その一部が上部電極１５の上面１５ｂの一部と接し、他の部分が層間絶縁膜１３の上面１３ｂと接することになる。上部電極１５の上面１５ｂの他の部分は、ビット線１６とは接触されない。
【００３５】
ビット線１６の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。電気抵抗の低い金属材料は一般に熱伝導率が高く、しかも、ビット線１６は熱容量が大きいことから、相変化領域Ｐの近傍で記録層１４と接触すると、熱がビット線１６側に逃げやすくなり、発熱効率が低下してしまう。しかしながら、本実施形態による不揮発性メモリ素子１０では、図１及び図２に示すように、ビット線１６が記録層１４に対してオフセットして設けられていることから、上部電極１５とビット線１６との接触面積が低減されるとともに、相変化領域Ｐとビット線１６との距離を離すことができる。
【００３６】
このような構成を有する不揮発性メモリ素子１０は、図２及び図３に示すように、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
【００３７】
図５は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【００３８】
図５に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
【００３９】
不揮発性メモリ素子１０の構造は、図１及び図２を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の下部電極１２が対応するトランジスタ１０３に接続される。
【００４０】
不揮発性メモリ素子１０を用いたメモリセルＭＣの構造は、図３に示した通りである。図３には、対応するビット線Ｂｊ（１６）が共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
【００４１】
図３に示すとおり、トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１２に接続されている。一方、２つの不揮発性メモリ素子１０のビット線Ｂｊは共通である。
【００４２】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１４を相変化させることができる。
【００４３】
具体的には、所定量の電流を流すことによって、記録層１４を構成する相変化材料を図４に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１４を構成する相変化材料を図４に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
【００４４】
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１４がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１４が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１４の相状態を把握することができる。
【００４５】
記録層１４の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１４を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
【００４６】
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
【００４７】
図６〜図８は、不揮発性メモリ素子１０の製造工程を順に示す略平面図であり、いずれも図１に示すＡ−Ａ線に沿った断面に対応している。
【００４８】
まず、図６に示すように、層間絶縁膜１１にスルーホール１１ａを設け、その内部に下部電極１２を形成した後、記録層１４及び上部電極１５をこの順に形成する。下部電極１２は、層間絶縁膜１１にスルーホール１１ａを形成した後、ステップカバレッジの良好な成膜方法を用いてスルーホール１１ａの内部を下部電極１２で埋め、さらに、ＣＭＰ法により不要な下部電極１２を除去することにより形成することができる。ステップカバレッジの良好な成膜方法としては、ＣＶＤ法が挙げられる。
【００４９】
また、記録層１４及び上部電極１５は、それぞれの材料となる膜を全面に形成した後、図示しないフォトレジストをマスクとして一括してパターニングすればよい。この場合、記録層１４の上面は常に上部電極１５によって覆われた状態が保たれることから、パターニング時や図示しないフォトレジストのアッシング時における記録層１４へのダメージを抑制することができる。記録層１４及び上部電極１５の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。その後、全面に層間絶縁膜１３ｘを形成し、これによって、記録層１４及び上部電極１５の上面及び側面を完全に覆う。層間絶縁膜１３ｘの形成方法としては、ＣＶＤ法を用いることが好ましい。
【００５０】
次に、図７に示すように、ＣＭＰ法を用いて層間絶縁膜１３ｘを研磨することにより、上部電極１５の上面１５ｂを露出させる。これにより、層間絶縁膜１３の上面１３ｂと、上部電極１５の上面１５ｂは平坦化され、実質的に同一平面を構成することになる。層間絶縁膜１３ｘは、研磨により平坦化され層間絶縁膜１３となる。
【００５１】
次に、図８に示すように、層間絶縁膜１３及び上部電極１５上に、ビット線の材料となる導電膜１６ｘを直接形成する。つまり、上部電極１５上に他の層間絶縁膜などを介在させることなく、導電膜１６ｘを直接形成する。これにより、上部電極１５と導電膜１６ｘは、直接接触した状態となる。導電膜１６ｘの成膜方法としては、特に限定されるものではないが、スパッタリング法を用いることが好ましい。
【００５２】
その後、図８に示すように、記録層１４に対してオフセットした位置にフォトレジスト１７を形成する。ここで、記録層１４に対してオフセットした位置とは、記録層１４の全上面がフォトレジスト１７によって覆われることのない位置を言う。本実施形態では、フォトレジスト１７の端部１７ａが記録層１４を横切っており、これにより、記録層１４の一部分のみがフォトレジスト１７とオーバーラップしている。特に、下部電極１２とオーバーラップしない位置にフォトレジスト１７を形成することが非常に好ましい。
【００５３】
このようなフォトレジスト１７を形成した後、これをマスクとして導電膜１６ｘをパターニングし、フォトレジスト１７によって覆われていない部分を除去する。このとき、導電膜１６ｘの形成面、つまり、層間絶縁膜１３の上面１３ｂ及び上部電極１５の上面１５ｂが平坦面となっていることから、精度良くパターニングを行うことができる。その後、アッシング処理によりフォトレジスト１７を除去すれば、図２に示した構造が得られる。
【００５４】
このような方法によれば、パターニングされたビット線１６は、記録層１４に対してオフセットした位置に形成されることになることから、上部電極１５とビット線１６との接触面積が低減されるとともに、相変化領域Ｐとビット線１６との距離を離すことができる。しかも、上部電極１５とビット線１６との間に層間絶縁膜が設けられていないことから、上部電極コンタクト等を形成する必要がなく、このため、不揮発性メモリ素子を微細化しても、十分な製造マージンを確保することが可能となる。
【００５５】
尚、フォトレジスト１７を用いてビット線１６をパターニングした後、引き続きフォトレジスト１７を用いたオーバーエッチングを行うことにより、上部電極１５のうち、ビット線１６に覆われていない部分を除去しても構わない。このようなオーバーエッチングを行えば、図９に示すように、記録層１４とビット線１６がオーバーラップする領域にのみ、上部電極１５が残存することになる。このような構成とすれば、上部電極１５とビット線１６の接触面積だけでなく、記録層１４と上部電極１５との接触面積についても削減することができることから、ビット線１６側への放熱をよりいっそう低減することが可能となる。
【００５６】
オーバーエッチングによる上部電極１５の除去は、記録層１４が露出するまで行う必要はなく、図１０に示すように、ビット線１６に覆われていない部分の一部を除去し、これにより当該部分の膜厚を減少させるにとどめても構わない。この場合は、記録層１４と上部電極１５との接触面積が削減されないが、上部電極１５の熱容量が減少することから、ビット線１６側への放熱を低減することが可能となる。また、記録層１４がエッチング環境に晒されないことから、記録層１４に加わるダメージによって相変化材料が変質する可能性を低減することも可能となる。
【００５７】
以上説明したように、本実施形態による不揮発性メモリ素子１０は、層間絶縁膜１３の上面１３ｂと上部電極１５の上面１５ｂを平坦面とし、上部電極１５と層間絶縁膜１３との境界線の一部を覆うようにビット線１６を形成していることから、上部電極１５とビット線１６との間に層間絶縁膜を設けることなく、上部電極１５とビット線１６との接触面積を減らすことができる。これにより、スルーホールを用いることなく上部電極１５とビット線１６とを接続しつつ、ビット線１６への放熱を抑制することが可能となる。
【００５８】
尚、上記実施形態では、図６及び図７に示したように、記録層１４及び上部電極１５をパターニングした後、層間絶縁膜１３を形成しているが、これとは逆に、層間絶縁膜１３にスルーホール１３ａを形成した後、スルーホール１３ａの内部に記録層１４及び上部電極１５を形成しても構わない。
【００５９】
つまり、図１１に示すように、記録層１４及び上部電極１５を形成する前に層間絶縁膜１３を形成し、さらに、この層間絶縁膜１３にスルーホール１３ａを形成する。スルーホール１３ａは、下部電極１２が露出する位置に形成する必要がある。このとき、層間絶縁膜１１の材料と層間絶縁膜１３の材料として、互いにエッチングレートの異なる材料を選択すれば、スルーホール１３ａの形成時に層間絶縁膜１１がオーバーエッチングされにくくなる。例えば、層間絶縁膜１１の材料としてシリコン窒化膜を用いた場合には、層間絶縁膜１３の材料としてはシリコン酸化膜を用いることが好ましい。
【００６０】
次に、図１２に示すように、層間絶縁膜１３上に記録層１４の材料となる相変化材料膜１４ｘを形成する。成膜時における相変化材料膜１４ｘの膜厚は、スルーホール１３ａがほぼ完全に埋まるような、十分に厚い膜厚に設定する。
【００６１】
次に、図１３に示すように、層間絶縁膜１３の上面１３ｂが露出するまで、相変化材料膜１４ｘをエッチバックする。これにより、相変化材料膜１４ｘは、スルーホール１３ａの底部にのみ残存した状態となり、残存した部分が記録層１４となる。
【００６２】
さらに、図１４に示すように、層間絶縁膜１３上に上部電極１５の材料となる導電膜１５ｘを形成する。成膜時における導電膜１５ｘの膜厚についても、スルーホール１３ａがほぼ完全に埋まるような、十分に厚い膜厚に設定する。そして、層間絶縁膜１３の上面１３ｂが露出するまで、導電膜１５ｘをエッチバック又はＣＭＰ法により研磨すれば、図７に示した構造を得ることが可能となる。
【００６３】
また、上記実施形態では、図１及び図３に示したように、記録層１４及び上部電極１５を不揮発性メモリ素子１０ごとに独立して形成しているが、ビット線１６が共通である複数の記録層１４及び上部電極１５については、連続的な形状としても構わない。
【００６４】
図１５は、記録層１４及び上部電極１５を連続的な形状とした例による不揮発性メモリ素子１０の構造を示す略平面図であり、図１６は、図１５に示すＤ−Ｄ線に沿った略断面図である。図１５に示すＣ−Ｃ線に沿った断面は、図２に示したとおりである。図１５及び図１６に示すように、ビット線１６が共通である複数の記録層１４及び上部電極１５を連続的な形状とする場合においても、ビット線１６を記録層１４に対してオフセットして形成すれば、上述した効果を得ることが可能となる。
【００６５】
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
【００６６】
図１７は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略平面図であり、図１８は、図１７に示すＥ−Ｅ線に沿った略断面図、図１９は、図１７に示すＦ−Ｆ線に沿った略断面図である。図１９には、本実施形態による不揮発性メモリ素子２０を用いたメモリセルの構造が示されている。
【００６７】
本実施形態による不揮発性メモリ素子２０は、スルーホール１３ａの内部に設けられているのが記録層１４のみであり、上部電極１５が層間絶縁膜１３上に形成されている点において、上記実施形態による不揮発性メモリ素子１０と相違する。その他の点は、上記実施形態による不揮発性メモリ素子１０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６８】
図１８に示すように、本実施形態では、記録層１４の上面１４ｂが層間絶縁膜１３の上面１３ｂと実質的に同一平面を構成している。つまり、記録層１４の上面１４ｂ及び層間絶縁膜１３の上面１３ｂは、ほぼ平坦面を構成している。
【００６９】
また、上部電極１５とビット線１６は積層されており、これらは記録層１４と層間絶縁膜１３との境界線の一部を覆うように形成されている。つまり、上部電極１５及びビット線１６は、端部がスルーホール１３ａを横切るように形成されている。これにより、上部電極１５の下面１５ｃは、その一部が記録層１４の上面１４ｂの一部と接し、他の部分が層間絶縁膜１３の上面１３ｂと接することになる。記録層１４の上面１４ｂの他の部分は、上部電極１５とは接触されない。このように、本実施形態では、上部電極１５及びビット線１６が記録層１４に対してオフセットして設けられていることから、記録層１４と上部電極１５との接触面積が低減されるとともに、相変化領域Ｐとビット線１６との距離を離すことができる。
【００７０】
次に、本実施形態による不揮発性メモリ素子２０の製造方法について説明する。
【００７１】
図２０〜図２２は、不揮発性メモリ素子２０の製造工程を順に示す略平面図であり、いずれも図１７に示すＥ−Ｅ線に沿った断面に対応している。
【００７２】
まず、図２０に示すように、層間絶縁膜１１にスルーホール１１ａを設け、その内部に下部電極１２を形成した後、下部電極１２と接する位置に記録層１４を形成する。その後、全面に層間絶縁膜１３ｘを形成し、これによって、記録層１４の上面及び側面を完全に覆う。
【００７３】
次に、図２１に示すように、ＣＭＰ法を用いて層間絶縁膜１３ｘを研磨することにより、記録層１４の上面１４ｂを露出させる。これにより、層間絶縁膜１３の上面１３ｂと、記録層１４の上面１４ｂは平坦化され、実質的に同一平面を構成することになる。層間絶縁膜１３ｘは、研磨により平坦化され層間絶縁膜１３となる。本実施形態では、層間絶縁膜１３の膜厚を薄くすることができることから、比較的簡単に図２１に示す構造を得ることが可能である。
【００７４】
次に、図２２に示すように、層間絶縁膜１３及び記録層１４上に、上部電極１５の材料となる導電膜１５ｘと、ビット線の材料となる導電膜１６ｘをこの順に形成する。その後、記録層１４に対してオフセットした位置にフォトレジスト１７を形成し、これをマスクとして導電膜１６ｘ，１５ｘをパターニングする。本実施形態においても、フォトレジスト１７の端部１７ａが記録層１４を横切っており、これにより、記録層１４の一部分のみがフォトレジスト１７とオーバーラップしている。また、下部電極１２とオーバーラップしない位置にフォトレジスト１７を形成することが非常に好ましい。
【００７５】
このようにして、導電膜１５ｘ，１６ｘのうち、フォトレジスト１７によって覆われていない部分を除去し、最後に、アッシング処理によりフォトレジスト１７を除去すれば、図１８に示した構造が得られる。本実施形態においても、導電膜１５ｘ，１６ｘの形成面、つまり、層間絶縁膜１３の上面１３ｂ及び記録層１４の上面１４ｂが平坦面となっていることから、精度良くパターニングを行うことができる。
【００７６】
このような方法によれば、パターニングされた上部電極１５及びビット線１６は、記録層１４に対してオフセットした位置に形成されることになることから、記録層１４と上部電極１５との接触面積が低減されるとともに、相変化領域Ｐとビット線１６との距離を離すことができる。
【００７７】
尚、フォトレジスト１７を用いてビット線１６及び上部電極１５をパターニングした後、引き続きフォトレジスト１７を用いたオーバーエッチングを行っても構わない。この場合、図２３に示すように、記録層１４のうち上部電極１５及びビット線１６に覆われていない部分の一部が除去され、当該部分の膜厚が減少することから、相変化領域Ｐのサイズをより縮小することができるとともに、ビット線１６側への放熱ルートを狭くすることが可能となる。
【００７８】
以上説明したように、本実施形態による不揮発性メモリ素子２０は、層間絶縁膜１３の上面１３ｂと記録層１４の上面１４ｂを平坦面とし、記録層１４と層間絶縁膜１３との境界線の一部を覆うように上部電極１５及びビット線１６を形成していることから、上部電極１５とビット線１６との接触面積を減らすことなく、ビット線１６への放熱を抑制することが可能となる。
【００７９】
尚、上記実施形態においても、層間絶縁膜１３にスルーホール１３ａを形成した後、スルーホール１３ａの内部に記録層１４を形成しても構わない。また、ビット線１６が共通である複数の上部電極１５については、連続的な形状としても構わない。
【００８０】
次に、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０について説明する。
【００８１】
図２４は、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略平面図であり、図２５は、図２４に示すＧ−Ｇ線に沿った略断面図、図２６は、図２４に示すＨ−Ｈ線に沿った略断面図である。図２６には、本実施形態による不揮発性メモリ素子３０を用いたメモリセルの構造が示されている。
【００８２】
本実施形態による不揮発性メモリ素子３０は、記録層１４及び上部電極１５の側面を覆っているのが層間絶縁膜ではなく、サイドウォール絶縁膜３１である点において、上記実施形態による不揮発性メモリ素子１０と相違する。その他の点は、上記実施形態による不揮発性メモリ素子１０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８３】
図２５に示すように、本実施形態では、ビット線１６が上部電極１５とサイドウォール絶縁膜３１との境界線の一部を覆うように形成されている。つまり、ビット線１６は、端部が上部電極１５を横切るように形成されている。これにより、ビット線１６の下面１６ｃは、その一部が上部電極１５の上面１５ｂの一部と接し、他の部分がサイドウォール絶縁膜３１及び層間絶縁膜１１と接することになる。上部電極１５の上面１５ｂの他の部分は、ビット線１６とは接触されない。このように、本実施形態では、上記第１の実施形態と同様、ビット線１６が記録層１４に対してオフセットして設けられていることから、ビット線１６と上部電極１５との接触面積が低減されるとともに、相変化領域Ｐとビット線１６との距離を離すことができる。
【００８４】
次に、本実施形態による不揮発性メモリ素子３０の製造方法について説明する。
【００８５】
まず、図６に示した工程を行うことにより、記録層１４と上部電極１５との積層体を層間絶縁膜１３ｘで完全に覆った後、層間絶縁膜１３ｘをエッチバックすることにより、図２７に示すように、記録層１４及び上部電極１５の側面にサイドウォール絶縁膜３１を形成する。層間絶縁膜１３ｘのエッチバックにおいては、上部電極１５の上面が露出するまで行う必要がある。このとき、層間絶縁膜１１の材料と層間絶縁膜１３ｘの材料として、互いにエッチングレートの異なる材料を選択すれば、層間絶縁膜１３ｘのエッチバック時に層間絶縁膜１１がオーバーエッチングされにくくなる。
【００８６】
次に、図２７に示すように、ビット線の材料となる導電膜１６ｘを全面に形成する。その後、記録層１４に対してオフセットした位置にフォトレジスト１７を形成し、これをマスクとして導電膜１６ｘをパターニングする。本実施形態においても、フォトレジスト１７の端部１７ａが記録層１４を横切っており、これにより、記録層１４の一部分のみがフォトレジスト１７とオーバーラップしている。また、下部電極１２とオーバーラップしない位置にフォトレジスト１７を形成することが非常に好ましい。このようにして、導電膜１６ｘのうち、フォトレジスト１７によって覆われていない部分を除去し、最後に、アッシング処理によりフォトレジスト１７を除去すれば、図２５に示した構造が得られる。
【００８７】
このように、本実施形態では記録層１４や上部電極１５をスルーホール内に埋め込む工程が不要であることから、面内均一性の確保が難しいＣＭＰ工程を削減することが可能となる。
【００８８】
尚、フォトレジスト１７を用いてビット線１６をパターニングした後、引き続きフォトレジスト１７を用いたオーバーエッチングを行うことにより、上部電極１５のうち、ビット線１６に覆われていない部分を除去しても構わない。このようなオーバーエッチングを行えば、図２８に示すように、上部電極１５は、記録層１４とビット線１６がオーバーラップする領域にのみ残存することになる。このような構成とすれば、上部電極１５とビット線１６の接触面積だけでなく、記録層１４と上部電極１５との接触面積についても削減することができることから、ビット線１６側への放熱をよりいっそう低減することが可能となる。
【００８９】
オーバーエッチングによる上部電極１５の除去は、記録層１４が露出するまで行う必要はなく、図１０を用いて説明したように、ビット線１６に覆われていない部分の一部を除去し、これにより当該部分の膜厚を減少させるにとどめても構わない。
【００９０】
以上説明したように、本実施形態による不揮発性メモリ素子３０は、記録層１４及び上部電極１５の側面をサイドウォール絶縁膜３１によって覆うとともに、端部が上部電極１５の上面１５ｂを横切るようにビット線１６を形成していることから、上部電極１５とビット線１６との間に層間絶縁膜を設けることなく、上部電極１５とビット線１６との接触面積を減らすことができる。このため、スルーホールを用いることなく上部電極１５とビット線１６とを接続しつつ、ビット線１６への放熱を抑制することが可能となる。
【００９１】
尚、上記実施形態においても、ビット線１６が共通である複数の記録層１４及び上部電極１５については、連続的な形状としても構わない。
【００９２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９３】
例えば、上記各実施形態では上部電極１５及びビット線１６が単層構造を有しているが、上部電極やビット線の構造としてはこれに限定されず、複数の導電膜からなる多層構造を有していても構わない。したがって、上部電極１５の本体部分とビット線１６の本体部分との間に何らかの導電膜（例えば密着層など）が介在していても、この導電膜は上部電極１５の一部又はビット線１６の一部とみなすことができ、この場合も、上部電極１５とビット線１６とは「直接」接触していると言える。
【図面の簡単な説明】
【００９４】
【図１】本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略平面図である。
【図２】図１に示すＡ−Ａ線に沿った略断面図である。
【図３】図１に示すＢ−Ｂ線に沿った略断面図である。
【図４】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図５】ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【図６】不揮発性メモリ素子１０の一製造工程（層間絶縁膜１３ｘの形成）を示す略断面図である。
【図７】不揮発性メモリ素子１０の一製造工程（層間絶縁膜１３ｘの研磨）を示す略断面図である。
【図８】不揮発性メモリ素子１０の一製造工程（導電膜１６ｘ及びフォトレジスト１７の形成）を示す略断面図である。
【図９】第１の実施形態による不揮発性メモリ素子の一変形例を示す略断面図である。
【図１０】第１の実施形態による不揮発性メモリ素子の他の変形例を示す略断面図である。
【図１１】不揮発性メモリ素子１０の別の製造工程（スルーホール１３ａの形成）を示す略断面図である。
【図１２】不揮発性メモリ素子１０の別の製造工程（相変化材料膜１４ｘの形成）を示す略断面図である。
【図１３】不揮発性メモリ素子１０の別の製造工程（相変化材料膜１４ｘのエッチバック）を示す略断面図である。
【図１４】不揮発性メモリ素子１０の別の製造工程（導電膜１５ｘの形成）を示す略断面図である。
【図１５】記録層１４及び上部電極１５を連続的な形状とした例による不揮発性メモリ素子１０の構造を示す略平面図である。
【図１６】図１５に示すＤ−Ｄ線に沿った略断面図である。
【図１７】本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略平面図である。
【図１８】図１７に示すＥ−Ｅ線に沿った略断面図である。
【図１９】図１７に示すＦ−Ｆ線に沿った略断面図である。
【図２０】不揮発性メモリ素子２０の一製造工程（層間絶縁膜１３ｘの形成）を示す略断面図である。
【図２１】不揮発性メモリ素子２０の一製造工程（層間絶縁膜１３ｘの研磨）を示す略断面図である。
【図２２】不揮発性メモリ素子２０の一製造工程（導電膜１５ｘ，１６ｘ及びフォトレジスト１７の形成）を示す略断面図である。
【図２３】第２の実施形態による不揮発性メモリ素子の一変形例を示す略断面図である。
【図２４】本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略平面図である。
【図２５】図２４に示すＧ−Ｇ線に沿った略断面図である。
【図２６】図２４に示すＨ−Ｈ線に沿った略断面図である。
【図２７】不揮発性メモリ素子３０の一製造工程（導電膜１６ｘ及びフォトレジスト１７の形成）を示す略断面図である。
【図２８】第３の実施形態による不揮発性メモリ素子の一変形例を示す略断面図である。
【符号の説明】
【００９５】
１０，２０，３０      不揮発性メモリ素子
１１，１３，１３ｘ    層間絶縁膜
１１ａ，１３ａ  スルーホール
１２      下部電極
１３ｂ    層間絶縁膜の上面
１４      記録層
１４ｂ    記録層の上面
１４ｘ    相変化材料膜
１５      上部電極
１５ｂ    上部電極の上面
１５ｃ    上部電極の下面
１５ｘ，１６ｘ    導電膜
１６      ビット線
１６ｃ    ビット線の下面
１７      フォトレジスト
１７ａ    フォトレジストの端部
３１      サイドウォール絶縁膜
１０１    ロウデコーダ
１０２    カラムデコーダ
１０３    トランジスタ
１０４    素子分離領域
１０５    活性領域
１０６    拡散領域
１０７    層間絶縁膜
１０８    コンタクトプラグ
１０９    グランド配線
１１０    コンタクトプラグ
Ｗ１〜Ｗｎ    ワード線
Ｂ１〜Ｂｍ    ビット線
ＭＣ        メモリセル
Ｐ        相変化領域
【図１】
0004847743.tif 000002
【図２】
0004847743.tif 000003
【図３】
0004847743.tif 000004
【図４】
0004847743.tif 000005
【図５】
0004847743.tif 000006
【図６】
0004847743.tif 000007
【図７】
0004847743.tif 000008
【図８】
0004847743.tif 000009
【図９】
0004847743.tif 000010
【図１０】
0004847743.tif 000011
【図１１】
0004847743.tif 000012
【図１２】
0004847743.tif 000013
【図１３】
0004847743.tif 000014
【図１４】
0004847743.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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