(57)【特許請求の範囲】
【請求項１】
第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも下層側に形成された第１のドレインラインと、を備え、
前記第１の表示電極と前記第２の表示電極とが前記第１のドレインラインの延伸方向に対して直交する方向に隣接するように配置されているトランジスタアレイ基板であって、
前記第１の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に第１の絶縁膜を介在させて前記第１のドレインラインに重なる第１の画素電極部を有し、
前記第２の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に前記第１の画素電極部よりも上層側に形成された第２の絶縁膜を介在させて前記第１のドレインラインに重なる第２の画素電極部と、前記第１のドレインラインと重ならない領域に前記第１の画素電極部と同一の層として形成された第３の画素電極部と、を有し、
前記第３の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第２の画素電極部に接続されていることを特徴とするトランジスタアレイ基板。
【請求項２】
前記第１のドレインラインは、前記第１の薄膜トランジスタに接続されていることを特徴とする請求項１に記載のトランジスタアレイ基板。
【請求項３】
前記第２の薄膜トランジスタに接続された第２のドレインラインを備え、
前記第２の表示電極は、前記第３の画素電極部の少なくとも一部が前記第２のドレインラインと重なるように配置されていることを特徴とする請求項１または２に記載のトランジスタアレイ基板。
【請求項４】
前記第１の表示電極は、前記第１のドレインラインと重ならない領域に前記第２の画素電極部と同一の層として形成された第４の画素電極部を有し、
前記第４の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の画素電極部に接続されていることを特徴とする請求項１から３の何れかに記載のトランジスタアレイ基板。
【請求項５】
第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも下層側に形成された第１のドレインラインと、を備え、
前記第１の表示電極と前記第２の表示電極とが前記第１のドレインラインの延伸方向に対して直交する方向に隣接するように配置されているトランジスタアレイ基板であって、
前記第１の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に第１の絶縁膜を介在させて前記第１のドレインラインに重なる第１の画素電極部を有し、
前記第２の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に前記第１の画素電極部よりも上層側に形成された第２の絶縁膜を介在させて前記第１のドレインラインに重なる第２の画素電極部を有し、
前記第１の表示電極は、前記第１のドレインラインと重ならない領域に前記第２の画素電極部と同一の層として形成された第４の画素電極部を有し、
前記第４の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の画素電極部に接続されていることを特徴とするトランジスタアレイ基板。
【請求項６】
前記第１のドレインラインは、遮光性の導電性材料により形成され、
前記第１の画素電極部及び前記第２の画素電極部は、透明性の導電性材料により形成されていることを特徴とする請求項１から５の何れかに記載のトランジスタアレイ基板。
【請求項７】
前記第１の表示電極と前記第２の表示電極との間の基板平面における間隔が前記第１のドレインラインのライン幅よりも短いことを特徴とする請求項１から６の何れかに記載のトランジスタアレイ基板。
【請求項８】
前記第１の表示電極と前記第２の表示電極は、互いに重ならないように配置されていることを特徴とする請求項１から７の何れかに記載のトランジスタアレイ基板。
【請求項９】
前記第１の薄膜トランジスタは、前記第１の絶縁膜に形成された第１のコンタクトホールを介して前記第１の表示電極に接続され、
前記第２の薄膜トランジスタは、前記第１の絶縁膜に形成された第２のコンタクトホールを介して前記第２の表示電極に接続されていることを特徴とする請求項１から８の何れかに記載のトランジスタアレイ基板。
【請求項１０】
第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも液晶層から遠い側に形成されたドレインラインと、を備え、
前記第１の表示電極と前記第２の表示電極とが前記ドレインラインの延伸方向に対して直交する方向に隣接するように配置されている液晶ディスプレイパネルであって、
前記第１の表示電極は、前記ドレインラインの延伸方向に平行な一辺が前記ドレインラインとの間に第１の絶縁膜を介在させて前記ドレインラインに重なる第１の画素電極部を有し、
前記第２の表示電極は、前記ドレインラインの延伸方向に平行な一辺が前記ドレインラインとの間に前記第１の画素電極部よりも前記液晶層に近い側に形成された第２の絶縁膜を介在させて前記ドレインラインに重なる第２の画素電極部と、前記ドレインラインと重ならない領域に前記第１の画素電極部と同一の層として形成された第３の画素電極部と、を有し、
前記第３の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第２の画素電極部に接続されていることを特徴とする液晶ディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタアレイ基板及び液晶ディスプレイパネルに関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor）型液晶ディスプレイと称される液晶ディスプレイパネルは、薄膜トランジスタ、画素電極等をアレイ状にパターニングしたトランジスタアレイ基板と、対向電極等をべた一面に形成した対向基板とを、互いに対向・配置させてそれら２枚の基板間に液晶分子を封入した構成を有している（例えば特許文献１参照）。上記トランジスタアレイ基板に言及すると、複数のゲートライン（走査線）と複数のドレインライン（信号線）とが縦横に格子状に組まれて構成された各画素に、薄膜トランジスタや画素電極が１つずつ配されている。
【０００３】
ところで、画素ごとに配される各画素電極は、周知のフォトリソグラフィー・エッチング技術を駆使して成膜されるが、当該フォトリソグラフィー・エッチング技術にも精度の限界がある。そのため、隣り合う画素電極の側縁部同士の間隔を最小幅まで狭め、その幅より大きい線幅でドレインラインを形成し、各画素電極の側縁部とドレインラインの側縁部とを互いに重複させることで、フォトリソグラフィー・エッチング技術の精度の限界を巧みに調整し、各画素の開口率を高めている。
【０００４】
図１０を参照しながら上記事項を簡単に説明する。
図１０は、特許文献１に記載の液晶表示装置と同様に、画素ＴＦＴ上をオーバーコート絶縁膜で覆い、この絶縁膜にコンタクトホールを設けて画素電極と画素ＴＦＴとを接続させる構造の液晶表示装置のドレインラインに直交する線に沿ってトランジスタアレイ基板を切断した当該トランジスタアレイ基板の断面図である。
【０００５】
図１０に示す通り、従来のトランジスタアレイ基板１００は透明基板１０１を有しており、透明基板１０１上に、ゲートラインを被覆するゲート絶縁膜１０２が成膜されている。ゲート絶縁膜１０２上にはドレインライン１０３が成膜され、さらにドレインライン１０３を被覆するようにオーバーコート用の絶縁膜１０４が成膜されている。図１０中、ドレインライン１０３は紙面の表側から裏側（又は裏側から表側）に向かって延在している。そして絶縁膜１０４上に複数の画素電極１０５が同じ層に成膜され、各画素電極１０５を被覆するように絶縁膜１０４上に、液晶分子を配向させるための配向膜１０６が成膜されている。
【０００６】
このような構成において、周知のフォトリソグラフィー・エッチング技術では、膜の側縁部同士の最小間隔を４μｍまでしかパターニングすることができず、膜の側縁部に対しても１μｍのアライメントのズレを加味しなければならなかった。このような状況下で各画素の開口率を高めるために、各画素電極１０５の側縁部間の間隔をパターニングの最小幅の４μｍとするとともに、各画素電極１０５の側縁部のアライメントのズレとして１μｍを考慮して、ドレインラインの線幅として最低でも６μｍは確保していた。
【特許文献１】特開２００３−６６４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、周知のフォトリソグラフィー・エッチング技術によれば、パターニングによる膜の側縁部同士の最小幅を４μｍまで狭めることができる、すなわちドレインラインの線幅を６μｍから４μｍに狭めることができるにもかかわらず、上記構成では、ドレインラインの線幅として６μｍは最低限確保しなければならないため、ドレインラインの線幅を狭めることで各画素の開口率の向上を図るということは実現できない。
本発明の目的は各画素の開口率を向上させることである。
【課題を解決するための手段】
【０００８】
上記課題を解決するため請求項１に記載の発明は、第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも下層側に形成された第１のドレインラインと、を備え、前記第１の表示電極と前記第２の表示電極とが前記第１のドレインラインの延伸方向に対して直交する方向に隣接するように配置されているトランジスタアレイ基板であって、前記第１の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に第１の絶縁膜を介在させて前記第１のドレインラインに重なる第１の画素電極部を有し、前記第２の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に前記第１の画素電極部よりも上層側に形成された第２の絶縁膜を介在させて前記第１のドレインラインに重なる第２の画素電極部と、前記第１のドレインラインと重ならない領域に前記第１の画素電極部と同一の層として形成された第３の画素電極部と、を有し、前記第３の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第２の画素電極部に接続されていることを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のドレインラインは、前記第１の薄膜トランジスタに接続されていることを特徴とする。
また、請求項３に記載の発明は、請求項１または２に記載の発明において、前記第２の薄膜トランジスタに接続された第２のドレインラインを備え、前記第２の表示電極は、前記第３の画素電極部の少なくとも一部が前記第２のドレインラインと重なるように配置されていることを特徴とする。
また、請求項４に記載の発明は、請求項１から３の何れかに記載の発明において、前記第１の表示電極は、前記第１のドレインラインと重ならない領域に前記第２の画素電極部と同一の層として形成された第４の画素電極部を有し、前記第４の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の画素電極部に接続されていることを特徴とする。
また、請求項５に記載の発明は、第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも下層側に形成された第１のドレインラインと、を備え、前記第１の表示電極と前記第２の表示電極とが前記第１のドレインラインの延伸方向に対して直交する方向に隣接するように配置されているトランジスタアレイ基板であって、前記第１の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に第１の絶縁膜を介在させて前記第１のドレインラインに重なる第１の画素電極部を有し、前記第２の表示電極は、前記第１のドレインラインの延伸方向に平行な一辺が前記第１のドレインラインとの間に前記第１の画素電極部よりも上層側に形成された第２の絶縁膜を介在させて前記第１のドレインラインに重なる第２の画素電極部を有し、前記第１の表示電極は、前記第１のドレインラインと重ならない領域に前記第２の画素電極部と同一の層として形成された第４の画素電極部を有し、前記第４の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の画素電極部に接続されていることを特徴とする。
また、請求項６に記載の発明は、請求項１から５の何れかに記載の発明において、前記第１のドレインラインは、遮光性の導電性材料により形成され、前記第１の画素電極部及び前記第２の画素電極部は、透明性の導電性材料により形成されていることを特徴とする。
また、請求項７に記載の発明は、請求項１から６の何れかに記載の発明において、前記第１の表示電極と前記第２の表示電極との間の基板平面における間隔が前記第１のドレインラインのライン幅よりも短いことを特徴とする。
また、請求項８に記載の発明は、請求項１から７の何れかに記載の発明において、前記第１の表示電極と前記第２の表示電極は、互いに重ならないように配置されていることを特徴とする。
また、請求項９に記載の発明は、請求項１から８の何れかに記載の発明において、前記第１の薄膜トランジスタは、前記第１の絶縁膜に形成された第１のコンタクトホールを介して前記第１の表示電極に接続され、前記第２の薄膜トランジスタは、前記第１の絶縁膜に形成された第２のコンタクトホールを介して前記第２の表示電極に接続されていることを特徴とする。
【０００９】
また、請求項１０に記載の発明は、第１の薄膜トランジスタに接続された第１の表示電極と、第２の薄膜トランジスタに接続された第２の表示電極と、前記第１の表示電極及び前記第２の表示電極よりも液晶層から遠い側に形成されたドレインラインと、を備え、前記第１の表示電極と前記第２の表示電極とが前記ドレインラインの延伸方向に対して直交する方向に隣接するように配置されている液晶ディスプレイパネルであって、前記第１の表示電極は、前記ドレインラインの延伸方向に平行な一辺が前記ドレインラインとの間に第１の絶縁膜を介在させて前記ドレインラインに重なる第１の画素電極部を有し、前記第２の表示電極は、前記ドレインラインの延伸方向に平行な一辺が前記ドレインラインとの間に前記第１の画素電極部よりも前記液晶層に近い側に形成された第２の絶縁膜を介在させて前記ドレインラインに重なる第２の画素電極部と、前記ドレインラインと重ならない領域に前記第１の画素電極部と同一の層として形成された第３の画素電極部と、を有し、
前記第３の画素電極部は、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第２の画素電極部に接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、開口率を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明を実施するための最良の形態について説明するが、特に本実施形態では、本発明に係るトランジスタアレイ基板を液晶ディスプレイパネルに適用した例について説明する。ただし、発明の範囲は図示例に限定されない。
【００１２】
［第１の実施形態］
図１はトランジスタアレイ基板１の電極構成を示す平面図である。図２及び図３はトランジスタアレイ基板１を用いた液晶ディスプレイパネル１００の一部を示す断面図であって、図２は図１のＡ−Ａ線に沿う断面図であり、図３は図１のＢ−Ｂ線に沿う断面図である。
【００１３】
図１及び図２に示す通り、液晶ディスプレイパネル１００は、本発明に係るトランジスタアレイ基板１とそれに対向する対向基板４０とを備えており、トランジスタアレイ基板１と対向基板４０との間に液晶分子５０を封入した構造を有している。
【００１４】
始めに、対向基板４０の構成について説明する。
対向基板４０は、当該対向基板４０の表面を構成する基板として透明基板４１を有している。透明基板４１はホウケイ酸ガラス、石英ガラスその他の透明なガラス、ＰＭＭＡ（Polymethyl methacrylate）、ポリカーボネートその他の透明な樹脂で平板状に形成されたものである。透明基板４１の裏面４１ａには、第１，第２の各画素電極６１，６２に相対する領域で開口した黒色のブラックマトリクス４４が格子状にパターニングされており、ブラックマトリクス４４によって囲繞された複数の開口部がマトリクス状に配列されている。ブラックマトリクス４４の各開口部には赤（Ｒ）、緑（Ｇ）、青（Ｂ）の何れかの色を有したカラーフィルタ４３が形成されており、対向基板４０全体ではこれら三色が規則正しく配列されている。
【００１５】
ブラックマトリクス４４及びカラーフィルタ４３全体を被覆するように対向電極４２がべた一面に形成されている。対向電極４２は透明でかつ低抵抗率な材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうち少なくとも１つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ（Indium Tin Oxide））、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ（Cadmium Tin Oxide）））の材料で構成されている。
【００１６】
対向電極４２を被覆するように配向膜４５がべた一面に形成されている。配向膜４５は液晶分子５０を配向させるものである。
【００１７】
次に、トランジスタアレイ基板１の構成について説明する。
トランジスタアレイ基板１は、当該トランジスタアレイ基板１の背面を構成する基板として透明基板２を有している。透明基板２はホウケイ酸ガラス、石英ガラスその他の透明なガラス、ＰＭＭＡ、ポリカーボネートその他の透明な樹脂で平板状に形成されたものである。
【００１８】
透明基板２の表面２ａ（対向基板４０に対向する面）には、図１に示す通り、複数のゲートライン５，５，…が所定間隔をあけて互いに平行に形成されている。各ゲートライン５は、低抵抗率な金属材料、合金等の導電性材料で形成されたものであり、図１中横方向に延在している。各ゲートライン５は、より望ましくは後述の半導体膜１０のチャネル領域にできるだけ励起光を入射させないように、クロム、クロム合金、アルミ、アルミ合金等の遮光性材料で構成されるのがよい。
【００１９】
ゲートライン５を被覆するようにゲート絶縁膜８がべた一面に成膜されている。ゲート絶縁膜８は、酸化珪素、窒化珪素等のように透明な絶縁膜で形成されている。ゲート絶縁膜８上には、図１に示す通り、複数のドレインライン６，６，…が平面視してゲートライン５と直交するように形成されている。各ドレインライン６は互いに所定間隔をあけて平行に配列されており、その線幅が周知のフォトリソグラフィー・エッチング技術の精度の限界とされる４μｍとなっている。各ドレインライン６は、例えばクロム、クロム合金、アルミ、アルミ合金等の低抵抗率の金属材料、合金等の導電性材料で形成されたものであって遮光性を有している。
【００２０】
なお、図１に示す通り、トランジスタアレイ基板１を平面視すると、複数のゲートライン５，５，…と複数のドレインライン６，６，…とで格子状を呈しており、ゲートライン５とドレインライン６とが格子状に組まれることで多数の画素が構成されている。そしてこれらのゲートライン５及びドレインライン６に、対向基板４０のブラックマトリクス４４が相対している。
【００２１】
ゲートライン５とドレインライン６との各交差部には、ＭＯＳ（Metal Oxide Semiconductor）型電界効果型の薄膜トランジスタ４が形成されている。トランジスタアレイ基板１を平面視すると、各薄膜トランジスタ４は画素ごとに１つずつ配されており、全体として複数の薄膜トランジスタ４，４，…がマトリクス状に配列されている。
【００２２】
各薄膜トランジスタ４は、ゲートライン５から突出するように当該ゲートライン５と一体に形成されたゲート電極９と、ゲート絶縁膜８を介してゲート電極９と対向配置された半導体膜１０と、半導体膜１０の中央部上に形成されたチャネル保護膜１１と、平面視又は断面視してチャネル保護膜１１の両側に配置されるとともに半導体膜１０上に互いに離間して形成された不純物半導体膜１２，１３と、一方の不純物半導体膜１２上に形成されたソース電極１４と、他方の不純物半導体膜１３上に形成されかつドレインライン６と一体に形成されたドレイン電極１５と、から構成されている。
【００２３】
半導体膜１０は、アモルファスシリコン又はポリシリコンからなる半導体で構成されている。薄膜トランジスタ４の動作時には、半導体膜１０にチャネルが形成されるようになっている。
【００２４】
不純物半導体膜１２，１３は共に、アモルファスシリコン又はポリシリコンにｎ+の不純物（例えばリンイオン）をドープしたものである。
【００２５】
チャネル保護膜１１は、酸化珪素、窒化珪素等の絶縁体から形成されたものであり、不純物半導体膜１２，１３のパターニングの際にエッチャントから半導体膜１０のチャネル表面を保護するものである。
【００２６】
以上のように構成された複数の薄膜トランジスタ４，４，…は層間絶縁膜１６によって被覆されている。層間絶縁膜１６は、酸化珪素、窒化珪素等から形成されたものであり、べた一面に成膜されて、薄膜トランジスタ４，４，…の高さ（厚み）による段差を緩和し表面が平坦になっている。
【００２７】
ここで、本発明に係るトランジスタアレイ基板１の特徴部分となる、層間絶縁膜１６上に形成された層構造について説明する。
【００２８】
層間絶縁膜１６上には複数の第１の画素電極６１，６１，…が形成されている。第１の画素電極６１は透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。
【００２９】
各第１の画素電極６１は画素ごとに１つずつ配されている。トランジスタアレイ基板１を平面視すると、各第１の画素電極６１は、複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれた領域にそれぞれ配置され、全体としてマトリクス状に配列されている。各第１の画素電極６１には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。
【００３０】
図１及び図３に示す通り、各第１の画素電極６１においては一方の側縁部６１ａがドレインライン６上に延出しており、他方の側縁部６１ｂはドレインライン６上に延出していない。本第１の実施形態では、第１の画素電極６１及びドレインライン６を断面視又は平面視すると、一方の側縁部６１ａがドレインライン６とアライメント用重なり幅Ｌaとして１μｍ重複しており、他方の側縁部６１ｂは、当該ドレインライン６に対して当該側縁部６１ｂ側に隣接したドレインライン６と重複していない。また隣接する第１の画素電極６１同士の間の距離はフォトリソグラフィー・エッチング技術による最小仕上がり加工寸法長さＬmin（＝４μｍ）に設定されている。
【００３１】
図１及び図２に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、１つの第１の画素電極６１につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６におけるこの重複箇所にはコンタクトホール１６ａが形成されている。コンタクトホール１６ａには第１の画素電極６１の一部が入り込んでおり、第１の画素電極６１とソース電極１４とがコンタクトホール１６ａを通じて電気的に導通している。
【００３２】
層間絶縁膜１６及び各第１の画素電極６１上には絶縁膜１７がそれぞれ成膜されている。各絶縁膜１７は、酸化珪素、窒化珪素等から形成されたものであり、各第１の画素電極６１の他方の側縁部６１ｂを含む一部の領域を被覆するように成膜されている。
【００３３】
各絶縁膜１７上には第２の画素電極６２，６２，…が形成されている。第２の画素電極６２は第１の画素電極６１と同様のものであって、透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。
【００３４】
各第２の画素電極６２は、第１の画素電極６１と同様に、画素ごとに１つずつ配されており、トランジスタアレイ基板１を平面視すると、複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれた領域にそれぞれ配置され、全体としてマトリクス状に配列されている。各第２の画素電極６２には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。
【００３５】
図１及び図３に示す通り、各第２の画素電極６２においては一方の側縁部６２ａが当該側縁部６２ａ側に隣接する薄膜トランジスタ４に接続されているドレインライン６上に延出しており、他方の側縁部６２ｂは当該第２の画素電極６２に接続されている薄膜トランジスタ４に接続されているドレインライン６上に延出していない。本第１の実施形態では、第２の画素電極６２及びドレインライン６を断面視又は平面視すると、一方の側縁部６２ａがドレインライン６との間のアライメント用重なり幅Ｌaとして１μｍ重複しており、他方の側縁部６２ｂは、当該第２の画素電極６２に接続された薄膜トランジスタ４に接続されたドレインライン６と重複していない。
【００３６】
そのため、第２の画素電極６２の一方の側縁部６２ａと、当該第２の画素電極６２に接続された薄膜トランジスタ４に対して当該一方の側縁部６２ａ側に隣接した薄膜トランジスタ４に接続された第１の画素電極６１の一方の側縁部６１ａと、の間の画素電極間距離Ｌxは、必然的に最小仕上がり加工寸法長さＬminより短い。このように、互いに隣接する画素の第１，第２の画素電極６１，６２間の距離が最小仕上がり加工寸法長さＬminより幅狭になる部分が生じるため、各画素の画素電極全体の面積が拡大され、各画素の開口率が向上する。
【００３７】
図１及び図２に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、１つの第２の画素電極６２につき１つの第１の画素電極６１が重複しており、絶縁膜１７におけるこの重複箇所には溝状のコンタクトホール１７ａが形成されている。コンタクトホール１７ａには第２の画素電極６２の一部が入り込んでおり、第２の画素電極６２と第１の画素電極６１とがコンタクトホール１７ａを通じて電気的に導通している。
【００３８】
これら全ての第１，第２の画素電極６１，６２を被覆するように配向膜１８がべた一面に形成されている。配向膜１８は液晶分子５０を配向させるものである。
【００３９】
以上のように構成された液晶ディスプレイパネル１００では、トランジスタアレイ基板１と対向基板４０とが互いに相対しているが、その間にはスペーサ（図示略）が挟まれており、そのスペーサによってトランジスタアレイ基板１と対向基板４０との間に一定の間隔が保たれている。そして、トランジスタアレイ基板１と対向基板４０との間に液晶分子５０が封入されており、トランジスタアレイ基板１及び対向基板４０の周囲がシール材によって封止されている。液晶ディスプレイパネル１００では、表示面とその反対側の背面の両方に、互いに偏光軸が直交する直線偏光板からなる偏光フィルタが設けられている。
【００４０】
また、図示は省略するが、トランジスタアレイ基板１及び対向基板４０の周囲において対向電極４２が等電位に保たれている。ここで、各画素においては、対向電極４２と第１，第２の画素電極６１，６２とに挟まれた液晶分子５０が誘電体として機能し、対向電極４２、第１，第２の画素電極６１，６２及び液晶分子５０でキャパシタが形成され、薄膜トランジスタ４の寄生容量による電圧降下等を補償するようになっている。
【００４１】
図４は画素を等価回路で表した図面である。
キャパシタ３０は、対向電極４２、第１，第２の画素電極６１，６２及びそれらの間に封入された液晶分子５０から構成されたものである。上記の通り、対向電極４２が等電位に保たれているため、電位Ｖｃｏｍ側の電極が対向電極４２に相当する。このような回路構成においては、対向電極４２が接地されていれば、定電位Ｖｃｏｍは０Ｖになる。
【００４２】
次に、トランジスタアレイ基板１の製造方法、詳しくはトランジスタアレイ基板１における層間絶縁膜１６上の層構造の製造方法について説明する。
【００４３】
図５は、トランジスタアレイ基板１の製造過程を経時的に示す図面である。
以下の説明では、図１のＢ−Ｂ線に沿う断面に着目して層間絶縁膜１６上の層構造の製造過程を順次説明する。
【００４４】
各薄膜トランジスタ４が層間絶縁膜１６に被覆された状態（層間絶縁膜１６には既にコンタクトホール１６ａが形成されている）において、図５（ａ）に示す通り、層間絶縁膜１６上に第１の画素電極６１をべた一面に成膜する。この状態において、第１の画素電極６１の一部がコンタクトホール１６ａに入り込んで、第１の画素電極６１と各薄膜トランジスタ４のソース電極１４とが電気的に導通する。
【００４５】
第１の画素電極６１を成膜したら、第１の画素電極６１にフォトリソグラフィー技術を施して当該第１の画素電極６１を所定パターンにエッチングし、図５（ｂ）に示す通り、第１の画素電極６１の一方の側縁部６１ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、隣り合う第１の画素電極６１同士をフォトレジストの最小幅（最小仕上がり加工寸法長さＬmin）までパターニングするが、この場合、ドレインライン６の線幅が最小仕上がり加工寸法長さＬminとされているため、第１の画素電極６１の他方の側縁部６１ｂはドレインライン６とは重複しない。
なお、隣り合う第１の画素電極６１同士では、必ずしもフォトレジストの最小幅までパターニングする必要はなく、第１の画素電極６１の他方の側縁部６１ｂをドレインライン６と重複させなくてもよい。
【００４６】
第１の画素電極６１をエッチングしたら、図５（ｃ）に示す通り、各第１の画素電極６１を被覆するように層間絶縁膜１６上に絶縁膜１７をべた一面に成膜する。
【００４７】
絶縁膜１７を成膜したら、当該絶縁膜１７にフォトリソグラフィー技術を施して所定パターンにエッチングし、図５（ｄ）に示す通り、第１の画素電極６１の他方の側縁部６１ｂの近傍にコンタクトホール１７ａを形成する。
【００４８】
コンタクトホール１７ａを形成したら、図５（ｅ）に示す通り、絶縁膜１７上に第２の画素電極６２をべた一面に成膜する。この状態において、第２の画素電極６２の一部がコンタクトホール１７ａに入り込んで、第２の画素電極６２と第１の画素電極６１とが電気的に導通する。
【００４９】
第２の画素電極６２を成膜したら、当該第２の画素電極６２にフォトリソグラフィー技術を施して所定パターンにエッチングし、図５（ｆ）に示す通り、第２の画素電極６２の一方の側縁部６２ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、隣り合う第２の画素電極６２同士で、フォトレジストの最小幅までパターニングする必要はなく、第２の画素電極６２の他方の側縁部６２ｂを第１の画素電極６１の中途部上に配置させればよい。
【００５０】
第２の画素電極６２をエッチングしたら、第２の画素電極６２をマスクとして、各第２の画素電極６２間から露出する絶縁膜１７に対しフォトリソグラフィー技術を施し、図５（ｇ）に示す通り、当該絶縁膜１７をエッチングする。この状態において、絶縁膜１７は、第２の画素電極６２の直下の部位にのみ残留し、それ以外の部位が除去されている。
【００５１】
絶縁膜１７をエッチングしたら、図５（ｈ）に示す通り、第１の画素電極６１及び第２の画素電極６２を被覆するように層間絶縁膜１６上に配向膜１８をべた一面に成膜し、トランジスタアレイ基板１の製造が終了する。
【００５２】
以上の第１の実施形態では、コンタクトホール１７ａを通じて第１の画素電極６１と第２の画素電極とが電気的に導通した状態で、第１の画素電極６１と第２の画素電極６２とが互いに異なる層に形成されているため、周知のフォトリソグラフィー・エッチング技術の精度の限界とは無関係に、第２の画素電極６２の一方の側縁部６２ａと、当該第２の画素電極６２に接続された薄膜トランジスタ４に対して当該一方の側縁部６２ａ側に隣接した薄膜トランジスタ４に接続された第１の画素電極６１の一方の側縁部６１ａと、の間の画素電極間距離Ｌxを、最小仕上がり加工寸法長さＬmin以下に狭めることができる。そのため、ドレインライン６の線幅を、従来の６μｍから周知のフォトリソグラフィー・エッチング技術の精度の限界とされる最小仕上がり加工寸法長さＬminまで狭めることができ、互いに隣接する画素の画素電極間距離Ｌxを短くすることで各画素の開口率を向上させることができる。
【００５３】
なお、本発明は上記第１の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲において種々の改良及び設計の変更をおこなってもよい。
例えば、上記第１の実施形態では、第２の画素電極６２を、絶縁膜１７を介して第１の画素電極６１の上層に配したが、当該第２の画素電極６２を、絶縁膜１７を介さずに第１の画素電極６１の直上層に配してもよいし、第１の画素電極６１と同層に配してもよい。
また、上記第１の実施形態では、第１の画素電極６１と第２の画素電極６２との２つの画素電極をドレインライン６に重複させたが、第１，第２の画素電極６１，６２以外の他の画素電極を、互いに電気的に導通させた状態で３つ以上用いてドレインライン６上に画素電極を重複させてもよい。
【００５４】
［第２の実施形態］
本第２の実施形態に係る液晶ディスプレイパネル１００は、上記第１の実施形態に係る液晶ディスプレイパネル１００と略同様の構成を有しているが、トランジスタアレイ基板１の層間絶縁膜１６上の層構造が異なっている。本第２の実施形態では、層間絶縁膜１６上の層構造及びその製造方法についてのみ説明する。
【００５５】
図６は本第２の実施形態に係るトランジスタアレイ基板１の電極構成を示す平面図である。図７及び図８は本第２の実施形態に係るトランジスタアレイ基板１を用いた液晶ディスプレイパネル１００の一部を示す断面図であって、図７は図６のＣ−Ｃ線に沿う断面図であり、図８は図６のＤ−Ｄ線に沿う断面図である。
【００５６】
層間絶縁膜１６上には複数の第１の画素電極７１，７１，…が形成されている。第１の画素電極１７は透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。
【００５７】
各第１の画素電極７１は、図６に示す通り、平面視して複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれて構成された複数の画素のうち所定の第１の画素にそれぞれ配置されており、詳しくは図６中横方向（ドレインライン６に直交する方向）においては１画素置きに配置され、図６中縦方向においては互いに隣り合って列状に配置されている。各第１の画素電極７１には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。
【００５８】
図６〜図８に示す通り、各第１の画素電極７１においては一方の側縁部７１ａがドレインライン６上に延出しており、図６に示す通り、他方の側縁部７１ｂもドレインライン６上に延出している。本第２の実施形態では、第１の画素電極７１及びドレインライン６を断面視又は平面視すると、一方の側縁部７１ａ及び他方の側縁部７１ｂがアライメント用重なり幅Ｌaとして共にドレインライン６と１μｍ重複している。
【００５９】
図６及び図７に示す通り、トランジスタアレイ基板１を断面視又は側面視すると、各第１の画素電極７１につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６におけるこの重複箇所にはコンタクトホール１６ａが形成されている。コンタクトホール１６ａには第１の画素電極７１ａの一部が入り込んでおり、第１の画素電極７１とソース電極１４とがコンタクトホール１６ａを通じて電気的に導通している。
【００６０】
層間絶縁膜１６上には絶縁膜１９がそれぞれ成膜されている。各絶縁膜１９は酸化珪素、窒化珪素等から形成されたものであり、後述の第２の画素電極７２の直下に成膜されている。
【００６１】
各絶縁膜１９上には第２の画素電極７２，７２，…が形成されている。第２の画素電極７２は第１の画素電極７１と同様のものであって、透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。
【００６２】
各第２の画素電極７２は、図６に示す通り、平面視して複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれて構成された複数の画素のうち上記第１の画素に隣接する第２の画素にそれぞれ配置されており、詳しくは図６中横方向においては１画素置きに配置され、図６中縦方向においては互いに隣り合って列状に配置されている。つまり、トランジスタアレイ基板１を平面視すると、第１の画素電極７１で構成される図６中縦方向の列（第１の画素の列）と、第２の画素電極７２で構成される図６中縦方向の列（第２の画素の列）とが、交互に配列され、図６中横方向において第１の画素と第２の画素とが互いに隣接しており、各第２の画素電極７２が第１の画素電極７１間に配されている。各第２の画素電極７２にも、第１の画素電極７１と同様に、対向基板４０のカラーフィルタ４３がそれぞれ相対している。
【００６３】
図６及び図８に示す通り、各第２の画素電極７２においては一方の側縁部７２ａがドレインライン６上に延出しており、図６及び図７に示す通り、他方の側縁部７２ｂもドレインライン６上に延出している。本第２の実施形態では、第２の画素電極７２及びドレインライン６を断面視又は平面視すると、一方の側縁部７２ａ及び他方の側縁部７２ｂが共にアライメント用重なり幅Ｌaとしてドレインライン６と１μｍ重複している。
【００６４】
図６及び図７に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、各第２の画素電極７２につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６及び絶縁膜１９におけるこの重複箇所にはコンタクトホール１９ａが形成されている。コンタクトホール１９ａには第２の画素電極７２の一部が入り込んでおり、第２の画素電極７２とソース電極１４とがコンタクトホール１９ａを通じて電気的に導通している。
【００６５】
これらすべての第１，第２の画素電極７１，７２を被覆するように配向膜２０がべた一面に形成されている。配向膜２０は液晶分子５０を配向させるものである。
【００６６】
次に、トランジスタアレイ基板１の製造方法、詳しくはトランジスタアレイ基板１における層間絶縁膜１６上の層構造の製造方法について説明する。
【００６７】
図９は、トランジスタアレイ基板１の製造過程を経時的に示す図面である。
以下の説明では、図６のＤ−Ｄ線に沿う断面に着目して層間絶縁膜１６上の層構造の製造過程を順次説明する。
【００６８】
各薄膜トランジスタ４が層間絶縁膜１６に被覆された状態（層間絶縁膜１６には既にコンタクトホール１６ａ，１９ａが形成されている）において、図９（ａ）に示す通り、層間絶縁膜１６上に第１の画素電極７１をべた一面に成膜する。この状態において、第１の画素電極７１の一部がコンタクトホール１６ａ，１９ａに入り込んで、第１の画素電極７１と各薄膜トランジスタ４のソース電極１４とが電気的に導通する。
【００６９】
第１の画素電極７１を成膜したら、第１の画素電極７１にフォトリソグラフィー技術を施して当該第１の画素電極７１を所定パターンにエッチングし、図９（ｂ）に示す通り、第１の画素電極７１の一方の側縁部７１ａをアライメント用重なり幅Ｌaとしてドレインライン６に１μｍ重複させ、そのドレインライン６に隣り合うドレインライン６に他方の側縁部７１ｂをアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、後述の第２の画素電極７２の一部を薄膜トランジスタ４のソース電極に電気的に導通させる必要があるため、コンタクトホール１９ａに入り込んだ第１の画素電極７１の一部を除去しなければならない。
【００７０】
第１の画素電極７１をエッチングしたら、図９（ｃ）に示す通り、各第１の画素電極７１を被覆するように層間絶縁膜１６上に絶縁膜１９をべた一面に成膜する。絶縁膜１９を成膜すると、コンタクトホール１９ａに絶縁膜１９の一部が入り込むため、当該絶縁膜１９にフォトリソグラフィー技術を施して、絶縁膜１９のコンタクトホール１９ａに対応する部位及びコンタクトホール１９ａに入り込んだ絶縁膜１９の一部をエッチングする。
【００７１】
絶縁膜１９をエッチングしたら、図９（ｄ）に示す通り、絶縁膜１９を被覆するように第２の画素電極７２を絶縁膜１９上にべた一面に成膜する。この状態において、第２の画素電極７２の一部がコンタクトホール１９ａに入り込んで、第２の画素電極７２と薄膜トランジスタ４の各ソース電極１４とが電気的に導通する。
【００７２】
第２の画素電極７２を成膜したら、当該第２の画素電極７２にフォトリソグラフィー技術を施して所定パターンにエッチングし、図９（ｅ）に示す通り、第２の画素電極７２の一方の側縁部７２ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させ、そのドレインライン６に隣り合うドレインライン６に他方の側縁部７２ｂをアライメント用重なり幅Ｌaとして１μｍ重複させる。
【００７３】
第２の画素電極７２をエッチングしたら、第２の画素電極７２をマスクとして、各第２の画素電極７２間から露出する絶縁膜１９に対しフォトリソグラフィー技術を施し、図９（ｆ）に示す通り、当該絶縁膜１９をエッチングする。この状態において、絶縁膜１９は、第２の画素電極７２の直下の部位にのみ残留し、それ以外の部位が除去されている。
【００７４】
絶縁膜１９をエッチングしたら、図９（ｇ）に示す通り、第１の画素電極７１及び第２の画素電極７２を被覆するように増感絶縁膜１６上に配向膜２０をべた一面に成膜し、トランジスタアレイ基板１の製造が終了する。
【００７５】
以上の第２の実施形態では、第１の画素電極７１と第２の画素電極７２とが互いに異なる層に形成されているため、周知のフォトリソグラフィー・エッチング技術の精度の限界とは無関係に、第１，第２の画素電極７１，７２の一方の側縁部７１ａ，７２ａ同士及び他方の側縁部７１ｂ，７２ｂ同士の間隔（画素電極間距離Ｌx）を最小仕上がり加工寸法長さＬmin以下に狭めることができる。そのため、ドレインライン６の線幅を、従来の６μｍから周知のフォトリソグラフィー・エッチング技術の精度の限界とされる４μｍまで狭めることができ、ひいては各画素の開口率を向上させることができる。
【００７６】
なお、上記第１，第２の各実施形態では、半導体膜１０としてアモルファスシリコン又はポリシリコンを適用したが、半導体膜１０は、これに限らず可視光のフォトンエネルギーより大きな金属酸化物から形成されたものであって可視光透過性を有する半導体であってもよく、具体的には、酸化亜鉛、酸化マグネシウム亜鉛、酸化カドミウム亜鉛、酸化カドミウムのうちの何れかから形成されるのがよい。
同様に、不純物半導体膜１２，１３は共に、可視光のフォトンエネルギーより大きな金属酸化物（酸化亜鉛、酸化マグネシウム亜鉛、酸化カドミウム亜鉛、酸化カドミニウム）にｎ+の不純物（例えばＧａ）をドープしたものであってもよい。
【００７７】
また上記第１，第２の各実施形態では、薄膜トランジスタ４は逆スタガ構造であったが、これに限らずコプラナ型等用途に応じて適宜設計変更してもよい。
また上記第１，第２の各実施形態では、薄膜トランジスタ４はｎチャネル型であったが、ｐチャネル型のみ、或いはｎチャネル型の薄膜トランジスタ及びｐチャネル型薄膜トランジスタが混在するようにしてもよい。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態に係るトランジスタアレイ基板の電極構成を示す平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】図１のＢ−Ｂ線に沿う断面図である。
【図４】第１の実施形態に係る画素の等価回路図である。
【図５】第１の実施形態に係るトランジスタアレイ基板の製造過程を経時的に示す図面である。
【図６】第２の実施形態に係るトランジスタアレイ基板の電極構成を示す平面図である。
【図７】図６のＣ−Ｃ線に沿う断面図である。
【図８】図６のＤ−Ｄ線に沿う断面図である。
【図９】第２の実施形態に係るトランジスタアレイ基板の製造過程を経時的に示す図面である。
【図１０】従来のトランジスタアレイ基板の断面図である。
【符号の説明】
【００７９】
１  トランジスタアレイ基板
４  薄膜トランジスタ
５  ゲートライン
６  ドレインライン
６１，７１  第１の画素電極
６１ａ，７１ａ  一方の側縁部
６１ｂ，７１ｂ  他方の側縁部
６２，７２  第２の画素電極
６２ａ，７２ａ  一方の側縁部
６２ｂ，７２ｂ  他方の側縁部
【図１】
0004661060.tif 000002
【図２】
0004661060.tif 000003
【図３】
0004661060.tif 000004
【図４】
0004661060.tif 000005
【図５】
0004661060.tif 000006
【図６】
0004661060.tif 000007
【図７】
0004661060.tif 000008
【図８】
0004661060.tif 000009
【図９】
0004661060.tif 000010
【図１０】
0004661060.tif 000011