(57)【特許請求の範囲】
【請求項１】
主面を有し、所定の不純物濃度を有した所定の導電型の半導体材料を含む基板と、
前記基板の前記主面から前記基板の内部へ向けて形成された溝と、
前記溝内に形成された、溝型素子分離を成す誘電体と、
前記基板の前記所定の導電型と同じ導電型及び前記基板の前記所定の不純物濃度よりも高い不純物濃度を有し、前記基板の前記主面に対面して前記基板内に延在する第１不純物層と、
前記基板の前記所定の導電型とは反対の導電型を有し、前記基板の前記主面内の一部に形成された第２不純物層とを備え、
前記第１不純物層は、
第１部分と、
前記第１部分に連続し、前記基板の前記主面から前記第１部分よりも深くに延在する第２部分とを含み、
前記第１不純物層の前記第１部分の一部が前記第２不純物層内に形成されており、
前記第１不純物層の前記第１部分は前記溝の側面に沿って設けられており、
前記第１不純物層の前記第１部分は前記基板内において前記溝の開口端付近に設けられており、
前記第２不純物層と同じ導電型を有し、前記第２不純物層に接することなく前記基板の前記主面内の他の一部に形成された第３不純物層を更に備え、
前記第１不純物層の前記第１部分の内で前記一部とは異なる他の一部が前記第３不純物層内に形成されており、
前記第２不純物層及び前記第３不純物層をそれぞれソース・ドレイン層として含む電界効果トランジスタを更に備え、
前記第１不純物層の不純物濃度ピーク位置は、前記ソース・ドレイン層の不純物濃度ピーク位置と、前記ソース・ドレイン層と前記基板との接合面に対して同じ側にあることを特徴とする、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記電界効果トランジスタは、
前記基板の前記主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上及び前記誘電体上に延在するゲート電極を更に含むことを特徴とする、
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、溝（トレンチ）型の素子分離構造を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路ではその動作時において個々の素子を完全に独立して制御するために、各素子間の電気的な干渉を無くす必要がある。このため、半導体集積回路では素子分離領域を有する素子分離構造が採用されている。かかる素子分離構造の一つとして、トレンチ分離法が広く知られており、数々の改良が提案されている。
【０００３】
トレンチ分離法は、基板の表面からその内部に向けて溝（トレンチ）を形成し、その内部に誘電体を充填することにより、各素子間を電気的に絶縁する方法である。この方法はＬＯＣＯＳ法による素子分離構造で見られるバーズビークがほとんど発生しない。このため、トレンチ分離法は、ＬＯＣＯＳ法による素子分離構造よりも形成に必要な基板表面上の面積が小さくて済むので、半導体集積回路の微細化を推進する上で好適な方法である。従って、トレンチ分離法は、今後更に微細化が進む半導体集積回路において不可欠な素子分離方法であると言える。
【０００４】
図２３に従来の半導体装置１０１Ｐの模式的な平面図（上面図）を示す。また、図２３中のＡＰ−ＡＰ線及びＢＰ−ＢＰ線における各（縦）断面図をそれぞれ図２４及び図２５に示す。更に、図２５中の一部を図２６に拡大して示す。なお、図２３では図２４〜図２６中に図示される要素の一部の図示化を省略している。
【０００５】
図２３〜図２６に示すように、半導体装置１０１ＰはＰ型のシリコン単結晶基板（以下、単に「基板」とも呼ぶ）１Ｐを備える。基板１Ｐの主面１ＳＰから基板１Ｐの内部に向けて溝２Ｐが形成されており、溝２Ｐは素子分離領域ＡＲ２Ｐを形成する。
【０００６】
溝２Ｐの内面２ＳＰ上にシリコン酸化膜９ＡＰが形成されており、シリコン酸化膜９ＡＰ上にシリコン酸化膜９ＢＰが形成されている。このとき、溝２Ｐ内はシリコン酸化膜９ＡＰ，９ＢＰ（以下、総称して「シリコン酸化膜９Ｐ」とも呼ぶ）で充填されている。シリコン酸化膜９Ｐはいわゆる溝型素子分離にあたる。
【０００７】
従来の半導体装置１０１Ｐでは、溝型素子分離を成すシリコン酸化膜９Ｐは、溝２Ｐの開口端に沿って、基板１Ｐの主面１ＳＰよりも落ち込んだ形状（以下「落ち込み」とも呼ぶ）９ＲＰを有している。
【０００８】
そして、半導体装置１０１Ｐの活性領域ＡＲ１Ｐ内にはＮチャネル型の電界効果トランジスタ（ＮＭＯＳＦＥＴ）が形成されている。詳細には、基板１Ｐの主面１ＳＰ上に活性領域ＡＲ１Ｐ（図２３参照）を横切ってゲート絶縁膜４Ｐが延在している。ゲート絶縁膜４Ｐ上にポリシリコン膜５ＡＰ及びタングステンシリサイド膜５ＢＰがこの順序で積層されており、かかるポリシリコン膜５ＡＰ及びタングステンシリサイド膜５ＢＰがゲート電極５Ｐを成す。なお、図２５及び図２６に示すように、ゲート電極５Ｐはシリコン酸化膜９Ｐ上にも当該シリコン酸化膜９Ｐを横切って延在しており、シリコン酸化膜９Ｐの落ち込み９ＲＰ内にもゲート電極５Ｐが配置されている。ゲート絶縁膜４Ｐ上にはゲート電極５Ｐの側面に接してサイドウォール酸化膜４１Ｐが形成されている。
【０００９】
また、２つのソース・ドレイン層６Ｐが基板１の主面１ＳＰ内にゲート電極５Ｐ下方のＭＯＳＦＥＴのチャネル領域を介して形成されている。ソース・ドレイン層６ＰはＮ+型層６ＢＰ及びＮ-型層６ＡＰから成り、Ｎ-型層６ＡＰはＮ+型層６ＢＰよりも不純物濃度が低く又チャネル領域側に形成されている。
【００１０】
更に、基板１Ｐの主面１ＳＰ内にＭＯＳＦＥＴのしきい値電圧を制御するチャネル不純物層１０Ｐが形成されている。チャネル不純物層１０Ｐは基板１Ｐと同じＰ型の層から成り、基板１Ｐよりも不純物濃度が高い。チャネル不純物層１０Ｐはチャネル領域よりも深い領域に形成されており、チャネル不純物層１０Ｐはその全体が基板１Ｐの主面１ＳＰに略平行な平面状に形成されている。なお、チャネル不純物層１０Ｐ及びソース・ドレイン層６Ｐの各一部は基板１Ｐ内において互いに形成領域を共有しており（重複しており）、より具体的にはチャネル不純物層１０Ｐはソース・ドレイン層６Ｐの底部に跨って形成されている。
【００１１】
次に、上述の図２３〜図２６に加えて図２７〜図３１を参照しつつ半導体装置１０１Ｐの製造方法を説明する。なお、図２７〜図３１は図２４と同様に図２３中のＡＰ−ＡＰ線における（縦）断面図である。
【００１２】
まず、基板１Ｐを準備し、基板１Ｐの主面１ＳＰを熱酸化してシリコン酸化膜７Ｐ（図２７参照）を形成する。続いて、シリコン酸化膜７Ｐ上にシリコン窒化膜８Ｐ（図２７参照）を形成する。
【００１３】
次に、写真製版技術を用いて、シリコン窒化膜８Ｐ上に素子分離領域となる領域以外を覆うレジスト（図示せず）を形成する。そして、当該レジストをマスクとする異方性エッチングによって、シリコン窒化膜８Ｐ，シリコン酸化膜７Ｐ及び基板１Ｐの一部をエッチングする。これにより、図２７に示すように、シリコン窒化膜８Ｐの露出表面から基板１Ｐの内部に至る溝２ａＰを形成する。そして、図２８に示すように、溝２ａＰの内面２ＳＰを熱酸化してシリコン酸化膜９ＡａＰを形成し、続いて、ＨＤＰ（high density plasma）−ＣＶＤ（chemical vapor deposition）法によって溝２ａＰ内を埋めるように基板１Ｐの主面１ＳＰ側全面を覆ってシリコン酸化膜９ＢａＰを堆積する。
【００１４】
次に、シリコン窒化膜８Ｐをストッパ膜とするＣＭＰ（chemical mechanical polishing）法によって、シリコン窒化膜８Ｐが露出するまでシリコン酸化膜９ＢａＰを研磨する（図２９参照）。これにより、シリコン酸化膜９ＢａＰの内で溝２ａＰ内の部分がシリコン酸化膜９ＢｂＰとして残る。
【００１５】
そして、熱リン酸を用いてシリコン窒化膜８Ｐを除去し、続いてフッ酸を用いてシリコン酸化膜７Ｐを除去する（図３０参照）。これにより、溝２ａＰの内で基板１Ｐ内の部分である溝２Ｐが残る。なお、図３０に示すように、かかるフッ酸処理時に、シリコン酸化膜９ＡａＰ，９ＢｂＰに溝２Ｐの開口端に沿って上述の落ち込み９ＲＰが形成される。
【００１６】
次に、基板１Ｐの主面１ＳＰを熱酸化することにより再度シリコン酸化膜を形成する。そして、図３１に示すように、イオン注入法によってチャネル不純物層１０Ｐを形成する。次に、上記シリコン酸化膜をフッ酸で除去する。このとき、シリコン酸化膜９ＡａＰ，９ＢｂＰの一部もエッチングされて既述のシリコン酸化膜９ＡＰ，９ＢＰから成るシリコン酸化膜９Ｐが形成されるが、かかるフッ酸処理時に上述の落ち込み９ＲＰが形成される又は大きくなる。
【００１７】
その後、シリコン酸化膜，ポリシリコン膜及びタングステンシリサイド膜を順次に形成し、これらをパターニングしてゲート絶縁膜４Ｐ及びゲート電極５Ｐ（共に図２４及び図２５を参照）を形成する。次に、Ｎ-型層６ＡＰの形成のためのイオン注入，サイドウォール酸化膜４１Ｐの形成及びＮ+型層６ＢＰの形成のためのイオン注入を順次に行うことにより、図２３〜図２５に示す半導体装置１０１Ｐが完成する。
【００１８】
【発明が解決しようとする課題】
さて、上述のように、従来の半導体装置１０１Ｐは溝型素子分離を成すシリコン酸化膜９Ｐの開口端に落ち込み９ＲＰを有している。即ち、従来の半導体装置１０１Ｐの製造方法では、シリコン酸化膜７Ｐ及び当該シリコン酸化膜７Ｐの除去後に再度形成したシリコン酸化膜をフッ酸で除去する際にシリコン酸化膜９ＡａＰ，９ＢｂＰの一部もエッチングされてしまい（図２９〜図３１参照）、シリコン酸化膜９Ｐに落ち込み９ＲＰが形成されてしまう。
【００１９】
図２６に示すように、落ち込み９ＲＰは基板１Ｐの主面１ＳＰよりも低く形成されるので、落ち込み９ＲＰが無い場合と比較して、ゲート電極５Ｐの内で落ち込み９ＲＰ内に形成された部分は溝２Ｐの側面に近い。このため、ゲート電極５Ｐへの印加電圧による電界が溝２Ｐの側面へないしは活性領域ＡＲ１Ｐへ及ぼす電界Ｅが強くなる。換言すれば、電界Ｅが活性領域端に集中する。
【００２０】
このような電界集中は活性領域端のポテンシャルを低下させるので、ＭＯＳＦＥＴの活性領域端におけるしきい値電圧はチャネル領域（の中央部）でのそれに比して低くなる。即ち、活性領域端に所望の（ないしは設計の）電圧よりも低いしきい値電圧を有した寄生ＭＯＳＦＥＴ（ないしは寄生素子）が形成される。このため、動作時にはまず寄生ＭＯＳＦＥＴがＯＮし、その後に寄生ＭＯＳＦＥＴ以外の部分がＯＮする。その結果、ＭＯＳＦＥＴの特性図である図３２中の特性線βとして示すように、所望のしきい値電圧よりも低い電圧においてＭＯＳＦＥＴのドレイン電流が流れ始めてしまう。即ち、特性図においてハンプが観測される。
【００２１】
また、デバイスサイズの縮小に伴ってチャネル幅が減少すると、上述の寄生ＭＯＳＦＥＴの存在は、チャネル幅の減少と共にしきい値電圧が低くなるという逆ナローチャネル効果を発生させる。即ち、ＭＯＳＦＥＴではかかる逆ナローチャネル効果によって所望のしきい値電圧よりも低い電圧で電流が流れ始めてしまう。
【００２２】
なお、落ち込み９ＲＰが無い場合であっても、素子分離領域ＡＲ２Ｐ内に又はシリコン酸化膜９Ｐ上に形成された各種の配線等からの電界は、シリコン酸化膜９Ｐを介してないしは溝２Ｐの側面を介して活性領域端のポテンシャルに影響を及ぼし、上述の寄生ＭＯＳＦＥＴを形成しうる。
【００２３】
このように寄生ＭＯＳＦＥＴに起因したハンプや逆ナローチャネル効果はＭＯＳＦＥＴのオフ電流ないしはリーク電流の増加を招くので、半導体装置１０１Ｐの歩留まりを低下させてしまうという問題がある。
【００２４】
なお、素子分離の形成方法の相違に起因してＬＯＣＯＳではかかる落ち込みが形成されないが、半導体装置の更なる微細化を推進するためには溝型素子分離構造が不可欠であることは既述の通りである。
【００２５】
この発明はかかる点に鑑みてなされたものであり、活性領域端に寄生素子が形成されるのを抑制し、所望の特性で以て動作可能な半導体装置及びその製造方法を提供することを主たる目的とする。
【００２６】
【課題を解決するための手段】
請求項１に記載の半導体装置は、主面を有し、所定の不純物濃度を有した所定の導電型の半導体材料を含む基板と、前記基板の前記主面から前記基板の内部へ向けて形成された溝と、前記溝内に形成された、溝型素子分離を成す誘電体と、前記基板の前記所定の導電型と同じ導電型及び前記基板の前記所定の不純物濃度よりも高い不純物濃度を有し、前記基板の前記主面に対面して前記基板内に延在する第１不純物層と、前記基板の前記所定の導電型とは反対の導電型を有し、前記基板の前記主面内の一部に形成された第２不純物層とを備え、前記第１不純物層は、第１部分と、前記第１部分に連続し、前記基板の前記主面から前記第１部分よりも深くに延在する第２部分とを含み、前記第１不純物層の前記第１部分の一部が前記第２不純物層内に形成されており、前記第１不純物層の前記第１部分は前記溝の側面に沿って設けられており、前記第１不純物層の前記第１部分は前記基板内において前記溝の開口端付近に設けられており、前記半導体装置は、前記第２不純物層と同じ導電型を有し、前記第２不純物層に接することなく前記基板の前記主面内の他の一部に形成された第３不純物層を更に備え、前記第１不純物層の前記第１部分の内で前記一部とは異なる他の一部が前記第３不純物層内に形成されており、前記半導体装置は、前記第２不純物層及び前記第３不純物層をそれぞれソース・ドレイン層として含む電界効果トランジスタを更に備え、前記第１不純物層の不純物濃度ピーク位置は、前記ソース・ドレイン層の不純物濃度ピーク位置と、前記ソース・ドレイン層と前記基板との接合面に対して同じ側にあることを特徴とする。
【００３０】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記電界効果トランジスタは、前記基板の前記主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上及び前記誘電体上に延在するゲート電極を更に含むことを特徴とする。
【００３５】
【発明の実施の形態】
＜実施の形態１＞
図１に実施の形態１に係る半導体装置１０１の模式的な平面図（上面図）を示す。また、図１中のＡ１−Ａ１線及びＡ２−Ａ２線における各（縦）断面図をそれぞれ図２及び図４に示し、図２中の一部を図３に拡大して示す。また、図１中のＢ１−Ｂ１線及びＢ２−Ｂ２線における各（縦）断面図をそれぞれ図５及び図７に示し、図５中の一部を図６に拡大して示す。なお、図１では、図面の煩雑化を避けるために図２〜図７中に図示される要素の一部の図示化を省略している一方で、後述のチャネル不純物層１０を模式的に図示している。
【００３６】
図１〜図７に示すように、半導体装置１０１は、例えばＰ型のシリコン単結晶よりなる半導体基板（以下、単に「基板」とも呼ぶ）１を備える。基板１の主面１Ｓから基板１の内部に向けて所定の深さの溝２が形成されており、溝２は主面１Ｓにおける素子分離領域ＡＲ２を規定する。
【００３７】
但し、素子分離領域ＡＲ２とは、基板１の主面１Ｓ上の平面的な領域のみならず、主面１Ｓに垂直な方向の３次元の領域、より具体的には基板１の厚さ方向及び主面１Ｓ上方の両領域をも含むものとする。このとき、基板１は、素子分離領域ＡＲ２とそれ以外の３次元の領域である活性領域ＡＲ１との２つ領域に区画され、活性領域ＡＲ１は素子分離領域ＡＲ２に囲まれている。
【００３８】
なお、基板１の主面１Ｓから溝２の底部２Ｂまでの距離、即ち溝２の深さは例えば１００ｎｍ〜５００ｎｍ程度である。
【００３９】
図２〜図７に示すように、溝２の内面（即ち側面２Ｓ及び底面）上に当該内面に沿ってシリコン酸化膜９Ａが形成されており、シリコン酸化膜９Ａ上に溝２を埋め尽くすようにシリコン酸化膜９Ｂが形成されている。これにより、溝２内はシリコン酸化膜９Ａ，９Ｂ（以下、総称して「シリコン酸化膜（誘電体）９」とも呼ぶ）で充填されている。シリコン酸化膜９はいわゆる溝型素子分離にあたる。なお、シリコン酸化膜９は基板１の主面１Ｓ以上の高さレベルまで設けられており、主面１Ｓよりも落ち込んだ形状を有さない。
【００４０】
そして、半導体装置１０１は活性領域ＡＲ１内に形成されたＮチャネル型の電界効果トランジスタ（ＮＭＯＳＦＥＴ）を備える。
【００４１】
詳細には、基板１の主面１Ｓ上に活性領域ＡＲ１（図１参照）の略中央を横切ってゲート絶縁膜４が延在している。ゲート絶縁膜４は例えば厚さ３ｎｍ〜７ｎｍ程度のシリコン酸化膜から成る。なお、図５及び図６に示すように、ゲート絶縁膜４の延在方向における各端部はシリコン酸化膜９（又は９Ａ）に接しており、ゲート絶縁膜４とシリコン酸化膜９とは互いに結合して一体化している。
【００４２】
ゲート絶縁膜４上に厚さ４０ｎｍ〜７０ｎｍ程度のポリシリコン膜５Ａ及び厚さ５０ｎｍ〜１００ｎｍ程度のタングステンシリサイド膜５Ｂがこの順序で積層されており、かかるポリシリコン膜５Ａ及びタングステンシリサイド膜５Ｂがゲート電極５を成す。なお、図１及び図５に示すように、ゲート電極５はシリコン酸化膜９上にも当該シリコン酸化膜９を横切って延在している。更に、ゲート絶縁膜４上にはゲート電極５の側面に接してサイドウォール酸化膜４１が形成されている。
【００４３】
更に、基板１の主面１Ｓのゲート絶縁膜４で区画された各領域内にそれぞれ基板１とは反対の導電型であるＮ型のソース・ドレイン層（ないしは第２及び第３不純物層）６が形成されている。詳細には、各ソース・ドレイン層６はそれぞれ溝２に接して基板１の主面１Ｓ内の一部に形成されており、２つのソース・ドレイン層６は互いに接することなくゲート電極５下方のＭＯＳＦＥＴのチャネル領域を介して配置されている。
【００４４】
より具体的には、両ソース・ドレイン層６はそれぞれＮ型のＮ+型層６Ｂ及び当該Ｎ+型層６Ｂよりも不純物濃度が低いＮ-型層６Ａから成る。このとき、Ｎ+型層６Ｂは基板１の主面１Ｓ内においてゲート絶縁膜４の端部直下付近からゲート絶縁膜４とは反対側へ延在し、シリコン酸化膜９Ａないしは溝２まで至る。また、Ｎ-型層６Ａはそれぞれ基板１の主面１Ｓ内においてＮ+型層６Ｂに接し、ゲート電極５とサイドウォール酸化膜４１との界面の下方付近まで延在している。また、Ｎ+型層６ＢはＮ-型層６Ａよりも主面１Ｓから深くまで形成されている。なお、Ｎ-型層６ＡはいわゆるＬＤＤ（Lightly Doped Drain）層にあたる。
【００４５】
更に、活性領域ＡＲ１内にはＭＯＳＦＥＴのしきい値電圧を制御するチャネル不純物層（ないしは第１不純物層）１０が形成されている。チャネル不純物層１０は基板１と同じＰ型の層から成る一方で、基板１よりも不純物濃度が高い。図１〜図７に示すように、チャネル不純物層１０はその全体が溝２の底部２Ｂの深さレベルと基板１の主面１Ｓとの間の深さに形成されている。そして、チャネル不純物層１０は第１部分１０Ａ及び第２部分１０Ｂを含み、全体として基板１の主面１Ｓに対面して延在している。なお、チャネル不純物層１０の端部ないしは周縁部（後述の第１部分１０Ａにあたる）は溝２に接している。また、チャネル不純物層１０及びソース・ドレイン層６の各一部は基板１内において互いに形成領域を共有している（重複している）。
【００４６】
詳細には、第１部分１０Ａはチャネル不純物層１０の内で溝２の側面２Ｓに接して当該側面２Ｓに沿う部分にあたる。特に、第１部分１０Ａは基板１内において溝２の開口端付近ないしは主面１Ｓ付近に形成されており、図４及び図７に示すように各Ｎ+型層６Ｂ内に（従って、各ソース・ドレイン層６内に）それぞれ第１部分１０Ａの一部が設けられている。より具体的には、後述の図２０に示すように、第１部分１０Ａ及びソース・ドレイン層６の不純物濃度分布の両ピークが、基板１とソース・ドレイン層６との接合面に対して同じ側に設定されている。
【００４７】
他方、第２部分１０Ｂはチャネル不純物層１０の内で第１部分１０Ａ以外の部分ないしは中央部にあたる。即ち、第２部分１０Ｂは第１部分１０Ａに連続して形成され、基板１の主面１Ｓに略平行な平面状に形成されている。
【００４８】
なお、ここでは、半導体装置１０１が有するＭＯＳＦＥＴのしきい値電圧が従来の半導体装置１０１Ｐと同じ場合を説明する。このため、ＭＯＳＦＥＴのチャネル領域下方に配置されるチャネル不純物層１０の第２部分１０Ｂは、従来の半導体装置１０１Ｐ（図２４及び図２５を参照）のチャネル不純物層１０Ｐと同程度の深さに形成されている。
【００４９】
このとき、半導体装置１０１では、チャネル不純物層１０の第１部分１０Ａは第２部分１０Ｂよりも浅い位置に（基板１の主面１Ｓ側に）形成されており、従来の半導体装置１０１Ｐのチャネル不純物層１０Ｐよりも浅い位置に形成されている。逆に言えば、第２部分１０Ｂは第１部分１０Ａよりも主面１Ｓから深くに形成されている。
【００５０】
なお、図示化は省略するが、基板１内の溝２の底部２Ｂ付近にチャネルカット不純物層が形成されており、又、当該チャネルカット不純物層及びチャネル不純物層１０よりも深い領域にウエル不純物層が形成されている。
【００５１】
次に、図１〜図７に加えて図８〜図１８を参照しつつ半導体装置１０１の製造方法を説明する。なお、図８〜図１６及び図１８は図２と同様に図１中のＡ１−Ａ１線における（縦）断面図であり、又、図１１は図１０の一部拡大図である。図１７は後述のイオン注入工程における注入条件を説明するための模式図である。
【００５２】
まず、基板１を準備し、図８に示すように基板１の主面１Ｓ全体を熱酸化してシリコン酸化膜（ないしは酸化膜）７を５ｎｍ〜３０ｎｍ程度形成する。続いて、シリコン酸化膜７の露出表面上に、（基板１と同じ半導体材料であるシリコンから成る）シリコン膜（ないしは半導体膜）１１を１０ｎｍ〜５０ｎｍ程度形成する。シリコン膜１１は例えばポリシリコンやアモルファス・シリコン等の非単結晶から成る。なお、シリコン膜１１はドーピングされても良いし又されていなくても良い。更に、シリコン膜１１の露出表面上にシリコン窒化膜８を１００ｎｍ〜３００ｎｍ程度形成する。
【００５３】
次に、写真製版技術を用いて、シリコン窒化膜８の露出表面上に素子分離領域ＡＲ２となる領域以外を覆うレジスト（図示せず）を形成する。そして、当該レジストをマスクとする異方性エッチングによって、シリコン窒化膜８，シリコン膜１１，シリコン酸化膜７及び基板１の一部（主面１Ｓから例えば１００ｎｍ〜５００ｎｍ程度の深さ）をエッチングする。これにより、図９に示すように、シリコン窒化膜８の上記露出表面から基板１の内部に至る溝２ａ（既述の図２に示す溝２を含んでいる）を形成する。
【００５４】
次に、溝２ａの内面の内で基板１の露出表面（既述の溝２の内面にあたる）及びシリコン膜１１の露出表面１１Ｓを熱酸化法やプラズマ酸化法等を用いて酸化して、図１０及び図１１に示すようにシリコン酸化膜９Ａａを形成する。なお、シリコン酸化膜９Ａａはシリコン酸化膜７の溝２ａに沿った端部と結合して一体化しており、図１１では両シリコン酸化膜９Ａａ，７の境界を破線ＢＬ１で模式的に示している。
【００５５】
このとき、図１１に示すように、基板１の主面１Ｓ上に形成されているシリコン酸化膜７の溝２ａに沿った端部はいわゆるバーズビークと同様の形状に変化し、形成当初よりも厚くなる。このため、かかる酸化工程後のシリコン酸化膜７は、基板１の主面１Ｓ上の（ａ）上述のバーズビーク状の端部ないしは厚い部分７Ａ及び（ｂ）当該厚い部分７Ａ以外の部分である薄い部分７Ｂを含んで成る。薄い部分７Ｂの膜厚は形成当初と大略等しい。なお、図１１では、厚い部分７Ａと薄い部分７Ｂとの境界を破線ＢＬ２で模式的に示している。
【００５６】
その後、図１２に示すように、ＨＤＰ（high density plasma）−ＣＶＤ（chemical vapor deposition）法によって、溝２ａ内を埋めるように基板１の主面１側全面を覆ってシリコン酸化膜９Ｂａを堆積する。シリコン酸化膜９Ｂａは例えば２００ｎｍ〜７００ｎｍ程度形成する。
【００５７】
なお、シリコン酸化膜９Ｂａに変えて例えばシリコン窒化酸化膜，ＰＳＧ（phospho-silicate glass）膜，ＢＰＳＧ（boro-phospho silicate glass）膜又はＦＳＧ（flourine doped silicon glass）膜等を用いても良い。また、ＨＤＰ−ＣＶＤ法以外の成膜法によってシリコン酸化膜９Ｂａを形成しても構わない。なお、上述のＨＤＰ−ＣＶＤ法のようにエッチング（又はスパッタリング）と成膜とを同時に行う成膜方法によれば、隙間（シーム）をほとんど生じることなく溝２ａ内にシリコン酸化膜９Ｂａを充填することができる。
【００５８】
次に、図１３に示すように、シリコン窒化膜８をストッパ膜とするＣＭＰ（chemical mechanical polishing）法によって、図１２に図示されるシリコン酸化膜９Ｂａの一部を除去する。より具体的には、シリコン窒化膜８が露出するまでシリコン酸化膜９Ｂａを研磨し、シリコン酸化膜９Ｂａの内で溝２ａ内の部分をシリコン酸化膜９Ｂｂとして残存させる。
【００５９】
その後、熱リン酸を用いたウエットエッチング（等方性エッチング）でシリコン窒化膜８を除去し（図１４参照）、アンモニアと過酸化水素水との混合液を用いたウエットエッチング（等方性エッチング）でシリコン膜１１を除去する（図１５参照）。
【００６０】
次に、露出しているシリコン酸化膜７越しに２００ｋｅＶ〜１ＭｅＶ程度の加速エネルギーで以てボロンイオンを注入し、これによりウエル不純物層（図示せず）を形成する。また、１００ｋｅＶ〜３００ｋｅＶ程度の加速エネルギーで以てボロンイオンを注入し、これにより溝２ａ（又は溝２）の底部２Ｂ付近の基板１内にチャネルカット不純物層（図示せず）を形成する。
【００６１】
更に、１０ｋｅＶ〜１００ｋｅＶ程度の加速エネルギーで以て基板１の主面１Ｓ内へボロンイオンを注入し、これにより図１６に示すようにチャネル不純物層１０を形成する。このとき、シリコン酸化膜７の厚い部分７Ａ越しの方が薄い部分７Ｂ越しよりも不純物（ボロン）を浅く注入することができる。特に、図１７の模式図に示すように、注入された不純物の深さ方向における濃度分布のピークが基板１とシリコン酸化膜７の厚い部分７Ａとの界面（主面１Ｓの一部にあたる）付近に形成されるように、注入条件を設定する。その後、イオン注入後の基板１に対して急速加熱アニール、いわゆるＲＴＡ（rapid thermal annealing）を行う。かかる急速加熱アニールは例えば７００゜Ｃ〜１１００゜Ｃ程度の温度範囲で３０秒〜６０秒間程度、実施する。
【００６２】
次に、フッ酸用いてシリコン酸化膜７をウエットエッチングし、基板１の主面１Ｓを露出させる（図１８参照）。このとき、シリコン酸化膜９Ａａ，９Ｂｂの一部も除去されて、溝２ａの内で基板１内の部分である溝２が残り、又、既述のシリコン酸化膜９Ａ，９Ｂから成るシリコン酸化膜９が溝２内に残る。
【００６３】
その後、基板１の露出している主面１Ｓを熱酸化して厚さ３ｎｍ〜７ｎｍ程度のシリコン酸化膜（後にゲート絶縁膜４となる）を形成する。なお、このシリコン膜の各端部はシリコン酸化膜９（又は９Ａ）に結合して一体化している。次に、ＣＶＤ法によって、厚さ４０ｎｍ〜７０ｎｍ程度のポリシリコン膜及び厚さ５０ｎｍ〜１００ｎｍ程度のタングステンシリサイド膜を順次に堆積する。そして、写真製版技術及び異方性エッチング法を用いて上記タングステンシリサイド膜及びポリシリコン膜をパターニングすることにより、ゲート電極５（図２参照）を形成する。
【００６４】
次に、イオン注入法によりリンイオンを２０ｋｅＶ〜５０ｋｅＶ程度で注入する。続いて、ゲート電極５の側面にサイドウォール酸化膜４１（図２参照）を形成する。更に、イオン注入法により砒素イオンを１０ｋｅＶ〜５０ｋｅＶ程度で注入する。その後、熱処理を施すことによって、上記リンのみを含んだＮ-型層６Ａが形成され、上記砒素を含んだＮ+型層６Ｂが形成される。即ち、ソース・ドレイン層６が形成される。以上の工程により、図１〜図７に示す半導体装置１０１が完成する。
【００６５】
半導体装置１０１及びその製造方法によれば以下の効果を得ることができる。
【００６６】
上述のようにシリコン酸化膜９Ａａ（又は９Ａ）の形成に熱酸化法等を用いるので、シリコン酸化膜７に厚い部分７Ａ（図１１参照）を形成することができる。このため、従来の半導体装置１０１Ｐの製造方法とは異なり、図１６及び図１８に示すようにシリコン酸化膜７をフッ酸でウエットエッチングする際であっても、厚い部分７Ａによってシリコン酸化膜９Ｂｂ，９Ａａないしはシリコン酸化膜９Ａ，９Ｂに落ち込み９ＲＰ（図２４参照）が形成されないようにすることができる。従って、落ち込み９ＲＰに起因した寄生ＭＯＳＦＥＴ（寄生素子）が形成されるのを抑制することができる。これにより、半導体装置１０１のＭＯＳＦＥＴにおいて、ハンプや逆ナローチャネル効果を抑制してリーク電流を低減することができる。その結果、ＭＯＳＦＥＴは、更には半導体装置は所望の（設計の）特性で以て動作することができる。
【００６７】
ところで、落ち込み９ＲＰが無い場合であっても、素子分離領域ＡＲ２内に又はシリコン酸化膜９上に形成された配線（ゲート電極５を含む）からの電界は、シリコン酸化膜９を介してないしは溝２の側面２Ｓを介して活性領域端のポテンシャルに影響を及ぼし、寄生ＭＯＳＦＥＴを形成しうる。しかし、半導体装置１０１によれば、かかる寄生ＭＯＳＦＥＴの影響をも低減することができる。
【００６８】
即ち、半導体装置１０１ではチャネル不純物層１０の第１部分１０Ａは第２部分１０Ｂよりも（従って従来のチャネル不純物層１０Ｐよりも）浅い位置に形成されている。特に、第１部分１０Ａは溝２の側面２Ｓに沿って形成されている。このため、基板１では第１部分１０Ａの分だけ溝２の開口端付近の不純物濃度が従来の基板１Ｐよりも高い。従って、半導体装置１０１によれば、チャネル不純物層１０Ｐの全体が第２部分１０Ｂと同じ深さに形成されている従来の半導体装置１０１Ｐよりも、溝２の側面２Ｓでの寄生ＭＯＳＦＥＴをＯＮしにくくすることができる。換言すれば、しきい値電圧が低い寄生ＭＯＳＦＥＴの形成を抑制することができる。かかる点においても、半導体装置１０１は、ハンプや逆ナローチャネル効果が低減されて所望の特性で以て動作することができる。
【００６９】
特に、半導体装置１０１ではチャネル不純物層１０の第１部分１０Ａは溝２の開口端付近ないしは基板１の主面１Ｓ付近に形成されている。このとき、上記配線からの電界は当該配線に近いほど、即ち溝の開口端に近いほどより強い点に鑑みれば、チャネル不純物層１０の第１部分１０Ａは上記電界がより強い部分に設けられていることによって、上述の効果をより確実に得ることができる。
【００７０】
上述のように、チャネル不純物層１０を形成する際、厚い部分７Ａを有したシリコン酸化膜７越しにボロンを注入するので、厚い部分７Ａ越しの方が薄い部分７Ｂ越しよりも不純物が浅く注入することができる。このため、溝２付近ないしは活性領域端付近においてチャネル不純物層１０の第１部分１０Ａを第２部分１０Ｂよりも基板１の主面１Ｓ側に容易に形成することができる。即ち、ボロンの注入深さを違えるためにレジストを形成した上で別々の工程で不純物を注入したりする必要がない。
【００７１】
しかも、チャネル不純物層１０を形成する際、厚い部分７Ａと基板１との界面付近に、深さ方向における不純物濃度のピークが形成されるように注入条件を設定する。このため、チャネル不純物層１０の第１部分１０Ａを確実に溝２の開口端付近に形成することができる。
【００７２】
また、上述の製造方法では、チャネル不純物層１０を形成するためのイオン注入後にＲＴＡを行う。これにより、イオン注入により発生する結晶の点欠陥をアニールアウトすることができる。更に、その後の熱処理工程においてＴＥＤ（transient enhanced diffusion）を抑制することができ、チャネル不純物層１０を形成するボロンを所望の分布に保つことができる。従って、チャネル不純物層１０により得られる上述の効果を発揮しうる半導体装置１０１を確実に製造することができる。
【００７３】
また、上述の製造方法では、図１４及び図１５に示すように、アンモニアと過酸化水素水との混合液を用いたウエットエッチング（即ち等方性エッチング）によりシリコン膜１１を除去する。即ち、ドライエッチング（異方性エッチング）を用いないので、ドライエッチング時に生じるプラズマ・ダメージを回避することができる。
【００７４】
更に、ウエットエッチングによれば、エッチング残を少なくしてシリコン膜１１の全体を容易に除去することができる。かかる点を図１９に示す一部拡大断面図を参照しつつ以下に説明する。
【００７５】
即ち、上述のＨＤＰ−ＣＶＤ法はエッチングと成膜とを同時に行う成膜法なので、シリコン酸化膜９ＢａをＨＤＰ−ＣＶＤ法で以て形成すると、シリコン窒化膜８のエッジ部がエッチング（ないしはスパッタ）されて当該エッジ部に斜面８ＥＳ（図１９参照）が形成される。その後、シリコン酸化膜９Ｂａの堆積及びＣＭＰ工程を実施すると、ＣＭＰ後のシリコン酸化膜９Ｂｂに斜面８ＥＳに接する庇状部ないしはオーバーハング状部９ＢＨが形成される場合がある。なお、オーバーハング状部９ＢＨの大きさは上記ＣＭＰ時にストッパ膜であるシリコン窒化膜８がどの程度研磨されるかにも依る。シリコン酸化膜９Ｂｂがオーバーハング状部９ＢＨを有する場合、シリコン膜１１をドライエッチングにより除去するとオーバーハング形状部９ＢＨの下方にエッチング残が発生してしまう。これに対して、半導体装置１０１の製造方法によれば、シリコン膜１１をウエットエッチングで除去するので、オーバーハング状部９ＢＨの有無に関わりなく、シリコン膜１１の全体を容易に且つ確実に除去することができる。
【００７６】
このように、上述の製造方法によれば、所望の特性で動作可能な半導体装置１０１を歩留まり良く製造することができる。
【００７７】
更に、半導体装置１０１によれば従来の半導体装置１０１Ｐよりも高速動作が可能である。かかる点を図２０及び図２１を参照しつつ説明する。図２０及び図２１は活性領域端付近ないしは溝２付近におけるＮ型のソース・ドレイン層（又はＮ+型層）とＰ型のチャネル不純物層との濃度分布を説明するための模式図であり、図２０が半導体装置１０１に関するものであり、図２１が従来の半導体装置１０１Ｐに関するものである。
【００７８】
上述のように半導体装置１０１ではチャネル不純物層１０の第１部分１０Ａが第２部分１０Ｂ（及び従来のチャネル不純物層１０Ｐ）よりも基板１の主面１Ｓの側に形成されており、第１部分１０Ａはソース・ドレイン層６（詳細にはＮ+型層６Ｂ）内に設けられている。より具体的には、図２０に示すように、第１部分１０Ａ及びソース・ドレイン層６の不純物濃度分布の両ピークが、ソース・ドレイン層６と基板１との接合面（両層の分布曲線の交差点で与えられる）に対して同じ側に設定されている。このため、図２０に示すように、活性領域端ではチャネル不純物層１０の第１部分１０Ａがソース・ドレイン層６と大きく重なっている。換言すれば、ソース・ドレイン層６及び第１部分１０Ａの双方の高濃度領域ないしはピーク濃度領域が重なっている。これに対して、図２１に示すように、形成深さの違いに起因して、従来のチャネル不純物層１０Ｐはソース・ドレイン層６Ｐとの重なりが小さい。
【００７９】
このとき、互いに逆の導電型の不純物はドーピング作用を相殺することに鑑みれば、図２０に示す半導体装置１０１では、上記接合面の両側の不純物濃度は、図２１に示す従来の半導体装置１０１Ｐのそれらよりも低い。このため、活性領域端では、半導体装置１０１の方が上記接合面での空乏層が基板１の深さ方向に広がりやすく、接合容量がより小さい。従って、活性領域全体についても半導体装置１０１の方が接合容量が小さく、その結果、動作をより高速化することができる。なお、接合容量の低減による高速化はチャネル不純物層１０の第１部分１０Ａの一部がソース・ドレイン層６内に設けられていることによって得られ、基板１内での第１部分１０Ａの形成位置に依らない。
【００８０】
＜実施の形態１の変形例１＞
なお、基板１，酸化膜７及び半導体膜１１等がシリコンを含む場合を説明したが、これらがシリコン以外の他の半導体材料を含む場合であって上述の説明はあてはまる。
【００８１】
また、上述の説明では半導体装置１０１がＮＭＯＳＦＥＴの場合を述べたが、基板１及び各層（又は各膜）の導電型を逆転させることによって、半導体装置１０１としてＰチャネル型のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）を提供することができる。また、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを組み合わせることにより、半導体装置１０１としてＣＭＯＳＦＥＴを提供することも可能である。
【００８２】
＜実施の形態１の変形例２＞
なお、ゲート絶縁膜４がシリコン酸化膜以外の場合であっても、即ち半導体装置１０１が一般的なＭＩＳ（metal-insulator-semiconductor）構造のＦＥＴを備える場合であっても、上述の説明は妥当である。
【００８３】
また、ゲート電極５を、金属膜とポリシリコン膜との組み合わせ等の他の積層構造としても構わないし、又、シリサイド化したポリシリコン膜で形成しても良いし、又、金属膜のみで形成しても良い。
【００８４】
＜実施の形態２＞
次に、実施の形態２に係る半導体装置１０２として、既述の半導体装置１０１を応用して得られるＤＲＡＭ（dynamic random access memory）を説明する。図２２に半導体装置１０２の（縦）断面図を示す。なお、以下の説明では、既述の要素と同等の要素には同一の符号を付してその説明を援用するに留める。
【００８５】
図２２に示すように、半導体装置１０２は溝２が形成された基板１を備え、溝２内に溝型素子分離を成すシリコン酸化膜９が埋め込まれている。なお、図２２では詳細な図示化を省略するが、シリコン酸化膜９はシリコン酸化膜９Ａ，９Ｂ（図２参照）から成る。
【００８６】
そして、活性領域ＡＲ１（図１参照）内に２つのＭＯＳＦＥＴが形成されている。詳細には、基板１の主面１Ｓ上に、所定の距離だけ離れて２つのゲート絶縁膜４が形成されており、それぞれのゲート絶縁膜４上にゲート電極５及びサイドウォール酸化膜４１が形成されている。なお、ゲート電極５は例えば既述のポリシリコン膜５Ａ及びタングステンシリサイド膜５Ｂ（図２参照）から成る。なお、図２２中にはシリコン酸化膜９上にもゲート絶縁膜４，ゲート電極５及びサイドウォール酸化膜４１が形成されているが、これらの構成要素（以下まとめて「ゲート要素４，５，４１」とも呼ぶ）は、図２２中には図示しない他の活性領域内に形成され、且つ、紙面に垂直な方向に延長形成されたものである。
【００８７】
更に、基板１の主面１Ｓ内にソース・ドレイン層（ないしは第２及び第３不純物層）６１，６２が形成されている。各ソース・ドレイン層６１，６２は既述のソース・ドレイン層６（図２参照）に相当する。図２２では詳細な図示化を省略するが、各ソース・ドレイン層６１，６２はＮ-型層６Ａ及びＮ+型層６Ｂから成る。なお、ソース・ドレイン層６２は上記２つのＭＯＳＦＥＴに渡って形成されている。即ち、ソース・ドレイン層６２は各ＭＯＳＦＥＴの各一方のソース・ドレイン層６が主面１Ｓ内で一体化した形態にあたる。
【００８８】
更に、既述の半導体装置１０１と同様に、活性領域ＡＲ１（図１参照）内には基板１の主面１Ｓの全体に対面してチャネル不純物層１０が形成されている。即ち、チャネル不純物層１０の第１部分１０Ａは基板１内において溝２の側面２Ｓ（図２等参照）に接し、当該側面２Ｓに沿って形成されており、又、溝２の開口端付近ないしは主面１Ｓ付近に形成されている。しかも、第１部分１０ＡはＮ+型層６Ｂ内に、即ちソース・ドレイン層６内に設けられている。チャネル不純物層１０の第２部分１０Ｂは第１部分１０Ａよりも深い位置に形成されている。
【００８９】
以上の構造は実施の形態１で説明した製造方法により形成可能である。
【００９０】
更に、ゲート要素４，５，４１を覆って基板１の主面１Ｓ上に層間絶縁膜５０Ａが形成されており、かかる層間絶縁膜５０Ａの表面５０ＡＳからソース・ドレイン層６２へ至る接続孔１３が形成されている。層間絶縁膜５０Ａの表面５０ＡＳ上には、接続孔１３を介してソース・ドレイン層６２に接続されたビット線１４が形成されている。
【００９１】
また、ビット線１４を覆って層間絶縁膜５０Ａの表面５０ＡＳ上に層間絶縁膜５０Ｂが形成されており、かかる層間絶縁膜５０Ｂの表面５０ＢＳからソース・ドレイン層６１へ至る接続孔１５が形成されている。層間絶縁膜５０Ｂの表面５０ＢＳ上には、接続孔１５を介してソース・ドレイン層６１に接続されたストレージノード１６が形成されている。
【００９２】
そして、ストレージノード１６及び層間絶縁膜５０Ｂの表面５０ＢＳを覆って、又、層間絶縁膜５０Ｂの表面５０ＢＳ上の凹凸に沿ってキャパシタ絶縁膜１７が形成されている。更に、キャパシタ絶縁膜１７上に当該キャパシタ絶縁膜１７に沿ってセルプレート電極１８が形成されている。
【００９３】
セルプレート電極１８を全面的に被覆して層間絶縁膜５０Ｃが形成されており、層間絶縁膜５０Ｃの表面５０ＣＳ上に複数の配線１９が形成されている。かかる配線層１９は図２２中に図示されない部分においてゲート電極５等と接続されている。
【００９４】
半導体装置１０２によれば、半導体装置１０１と同様の効果を得ることができる。このとき、ＭＯＳＦＥＴのリーク電流の低減により、ストレージノード１６に（即ちＤＲＡＭのキャパシタ部に）蓄積された電荷の損失を抑制することができる。
【００９５】
【発明の効果】
請求項１に係る発明によれば、第２不純物層の内で第１不純物層の第１部分の一部が配置されている部分では、第２不純物層の不純物濃度を下げることができる。このため、かかる付近では第２不純物層と基板との接合面に形成される空乏層が広がりやすく、接合容量を小さくすることができる。これにより、接合面全体についても接合容量が小さくなるので、かかる接合容量が大きいが故に遅い動作速度を改善することができる。
【００９６】
また、請求項１に係る発明によれば、第１不純物層の第１部分は溝の側面に沿って設けられている。溝内の誘電体上に配置された配線等からの電界は溝の側面から基板のポテンシャルに影響を及ぼす点に鑑みれば、第１部分によって溝付近での特性を補償することができる。これにより、半導体装置の上記電界に起因した動作不具合を低減することができる。
【００９７】
また、請求項１に係る発明によれば、第１不純物層の第１部分は溝の開口端付近に設けられている。ところで、上述の誘電体上の配線からの電界は当該配線等に近いほど、即ち溝の開口端に近いほどより強い。このとき、第１不純物層の第１部分は上述の電界がより強い部分に設けられているので、上述の電界に起因した動作不具合をより確実に低減することができる。
【００９８】
また、請求項１に係る発明によれば、第２不純物層及び（第２不純物層と同等の）第３不純物層が電界効果トランジスタのソース・ドレイン層を成すので、電界効果トランジスタの動作を、従って当該半導体装置の動作を高速化することができる。
【００９９】
請求項２に係る発明によれば、電界効果トランジスタにおいてハンプや逆ナローチャネル効果を抑制してリーク電流を低減することができる。その結果、電界効果トランジスタを、更には半導体装置を所望の（設計の）特性で動作させることができる。また、半導体装置が当該電界効果トランジスタを含むＤＲＡＭ（dynamic random access memory）の場合、上述のリーク電流の低減によって、ＤＲＡＭのキャパシタ部に蓄積された電荷の損失を抑制することができる。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置の模式的な平面図である。
【図２】  実施の形態１に係る半導体装置の断面図である。
【図３】  実施の形態１に係る半導体装置の一部の断面図である。
【図４】  実施の形態１に係る半導体装置の断面図である。
【図５】  実施の形態１に係る半導体装置の断面図である。
【図６】  実施の形態１に係る半導体装置の一部の断面図である。
【図７】実施の形態１に係る半導体装置の断面図である。
【図８】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１４】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１５】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１６】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１７】  実施の形態１に係る半導体装置の製造方法を説明するための模式図である。
【図１８】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１９】  実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図２０】  実施の形態１に係る半導体装置における不純物濃度分布を説明するための模式図である。
【図２１】  従来の半導体装置における不純物濃度分布を説明するための模式図である。
【図２２】  実施の形態２に係る半導体装置の断面図である。
【図２３】  従来の半導体装置の模式的な平面図である。
【図２４】  従来の半導体装置の断面図である。
【図２５】  従来の半導体装置の断面図である。
【図２６】  従来の半導体装置の一部の断面図である。
【図２７】  従来の半導体装置の製造方法を説明するための断面図である。
【図２８】  従来の半導体装置の製造方法を説明するための断面図である。
【図２９】  従来の半導体装置の製造方法を説明するための断面図である。
【図３０】  従来の半導体装置の製造方法を説明するための断面図である。
【図３１】  従来の半導体装置の製造方法を説明するための断面図である。
【図３２】  従来の半導体装置の動作特性図である。
【符号の説明】
１  基板、１Ｓ  主面、２，２ａ  溝、２Ｓ  側面、４  ゲート絶縁膜、５  ゲート電極、６，６１，６２  ソース・ドレイン層（第２又は第３不純物層）、６Ａ  Ｎ-型層、６Ｂ  Ｎ+型層、７  シリコン酸化膜（酸化膜），７Ａ  厚い部分，７Ｂ  薄い部分、９  シリコン酸化膜（誘電体）、９Ａ，９Ａａ，９Ｂ，９Ｂａ，９Ｂｂ  シリコン酸化膜、１０  チャネル不純物層（第１不純物層）、１０Ａ  第１部分、１０Ｂ  第２部分、１１  シリコン膜（半導体膜）、１１Ｓ  表面、１０１，１０２  半導体装置、ＡＲ１  活性領域、ＡＲ２  素子分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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