(57)【特許請求の範囲】
【請求項１】
支持層（２）上に埋込絶縁膜（３）を介してＳＯＩ層（１）が形成されたＳＯＩ基板（４）に複数の回路部（Ｒ１、Ｒ２）を混載してなる半導体装置であって、
前記ＳＯＩ基板（４）は、前記支持層（２）上に前記埋込絶縁膜（３）を介して前記ＳＯＩ層（１）が残された第１領域（Ｒ１）と、前記支持層（２）上に前記埋込絶縁膜（３）および前記ＳＯＩ層（１）が形成されていない第２領域（Ｒ２）とを有し、前記ＳＯＩ層（１）と前記埋込絶縁膜（３）および前記支持層（２）を貫通するように形成されたトレンチ分離部（７）にて前記第１領域（Ｒ１）と前記第２領域（Ｒ２）とが絶縁分離されており、
前記第１領域（Ｒ１）では前記ＳＯＩ層（１）に前記複数の回路部（Ｒ１、Ｒ２）のうちの一部を構成する素子が形成され、前記第２領域（Ｒ２）では前記支持層（２）に前記複数の回路部（Ｒ１、Ｒ２）のうちの一部を構成する素子が形成されており、
前記第１領域（Ｒ１）と前記第２領域（Ｒ２）との間には、前記ＳＯＩ層（１）および前記埋込絶縁膜（３）の厚み分の段差が形成され、
前記第１領域（Ｒ１）には信号処理回路が形成されており、
前記第２領域（Ｒ２）は、前記トレンチ分離部（７）にて複数の領域に分割されており、分割されたそれぞれの領域に前記信号処理回路よりも大電力とされる大電力回路のパワー素子（２０）が形成されると共に、分割されたそれぞれの領域に備えられた前記パワー素子（２０）ごとに、当該第２領域（Ｒ２）の裏面に電極（２７）が備えられ、
前記ＳＯＩ基板（４）は、前記第１領域（Ｒ１）にのみ前記埋込絶縁膜（３）が形成されており、前記第２領域（Ｒ２）には前記埋込絶縁膜（３）が形成されていない部分ＳＯＩ基板であることを特徴とする半導体装置。
【請求項２】
前記埋込絶縁膜（３）は、前記第１領域（Ｒ１）に複数層備えられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
分割されたそれぞれの領域に前記パワー素子（２０）が形成されることで、多チャンネル化されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記パワー素子（２０）を絶縁分離する前記トレンチ分離部（７）は多重トレンチとされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記パワー素子（２０）は、前記支持層（２）の表裏を貫通するように電流を流す縦型素子とされており、前記トレンチ分離部（７）にてメインセルと該メインセルに流れる電流に比例した電流が流されるセンスセルに分割されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第２領域（Ｒ２）における前記支持層（２）には、前記パワー素子（２０）の温度を検出する温度センサ（６０）が備えられており、前記パワー素子（２０）と前記温度センサ（６０）との間にも前記トレンチ分離部（７）が配置されることで絶縁分離されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２領域（Ｒ２）における前記支持層（２）のうち前記パワー素子（２０）が配置された箇所において、該支持層（２）の表面上に絶縁膜（６３）を介して前記パワー素子（２０）の温度を検出する温度センサ（６０）が備えられていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１領域（Ｒ１）において、前記ＳＯＩ層（１）内にＣＭＯＳ（１０）が形成されており、前記第１領域（Ｒ１）と対応する位置の前記支持層（２）には、前記ＣＭＯＳ（１０）の閾値調整電極（４０）が電気的に接続されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１領域（Ｒ１）において、前記ＳＯＩ層（１）内にＣＭＯＳ（１０）が形成されていると共に、前記ＳＯＩ層（１）および前記埋込絶縁膜（３）を貫通して前記支持層（２）と電気的に接続された前記ＣＭＯＳ（１０）の閾値調整電極（４０）が形成されており、前記ＣＭＯＳ（１０）と前記閾値調整電極（４０）とは前記ＳＯＩ層（１）に形成された絶縁膜（４１）にて絶縁分離されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記閾値調整電極（４０）に電気的に接続された支持層（２）には、ｐ型層（２ａ）とｎ型層（２ｂ）とによるＰＮ接合が形成されており、前記閾値調整電極（４０）は前記ｐ型層（２ａ）に電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１領域（Ｒ１）の前記ＳＯＩ層（１）および前記支持層（２）は複数の領域に絶縁分離されており、該複数の領域それぞれの前記ＳＯＩ層（１）に前記ＣＭＯＳ（１０）が備えられ、前記複数の領域それぞれの前記支持層（２）に対して前記閾値調整電極（４０）がそれぞれ備えられていることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記ＳＯＩ基板（４）には前記ＳＯＩ層（１）と前記埋込絶縁膜（３）にて構成される薄膜構造体（５０）が備えられており、該薄膜構造体（５０）が前記第１領域（Ｒ１）および前記第２領域（Ｒ２）にて囲まれていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記薄膜構造体（５０）は、前記ＳＯＩ層（１）を凹ませた凹部（５１）と、該凹部（５１）の底面および前記埋込絶縁膜（３）とにより構成されるダイアフラム（５２）とを有してなるセンサもしくはマイクであることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on insulator）層と支持基板とが埋込絶縁膜を介して貼り合せれて構成されたＳＯＩ基板を用い、ＳＯＩ層と支持基板にそれぞれ半導体デバイスを形成した半導体装置に関するものである。
【背景技術】
【０００２】
近年、車載用機器や産業用ロボットなどの高機能化が進むにつれて各種センサなどから得た信号から映像、音、加速度などを演算し、それに応じた出力を発生させることでアクチュエーター駆動やエアバック動作などを行うというシステムの用途が増加している。このようなシステムに用いられる半導体装置を１チップで実現するために、接合分離や酸化膜分離などで多種類のデバイスを混載したデバイスが存在し、一般的に複合素子と呼ばれている（例えば、特許文献１参照）。
【０００３】
このような複合素子を実現するための素子分離構造として、素子部の周囲にＰＮ接合を形成する接合分離と、ＳＯＩ基板のＳＯＩ層に形成した埋込酸化膜に達するトレンチ内に酸化膜を配置する酸化膜分離が挙げられるが、酸化膜分離は、接合分離によるものと比較して、寄生素子を持たないために耐サージ性能に優れ、なおかつ小型化が可能になるという点で有効である。
【特許文献１】特開平８−１８１２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、様々な種類の回路を混載させるために、ＳＯＩ層を厚くする必要がある。例えば、演算を担当するＣＭＯＳなどが備えられるロジック回路と大電力を扱うＬＤＭＯＳやＥＳＤ（Electro static discharge）用のダイオードなどを含む大電力回路を同一基板上に実装する場合、大電力回路における耐圧確保等のためにＳＯＩ層を厚くしなければならない。そのため、例えばロジック回路では、厚いＳＯＩ層内にウェル層を形成し、ウェル層内にデバイスが作り込まれるため、ウェル層の境界部に寄生容量が形成され、この寄生容量の低下が十分でないために消費電力の増大や演算速度の低下を余儀なくされている。
【０００５】
本発明は上記点に鑑みて、信号処理回路や大電力回路のような様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層の厚膜化を抑制できる構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、支持層（２）上に埋込絶縁膜（３）を介してＳＯＩ層（１）が形成されたＳＯＩ基板（４）に複数の回路部（Ｒ１、Ｒ２）を混載してなる半導体装置であって、ＳＯＩ基板（４）は、支持層（２）上に埋込絶縁膜（３）を介してＳＯＩ層（１）が残された第１領域（Ｒ１）と、支持層（２）上に埋込絶縁膜（３）およびＳＯＩ層（１）が形成されていない第２領域（Ｒ２）とを有し、ＳＯＩ層（１）と埋込絶縁膜（３）および支持層（２）を貫通するように形成されたトレンチ分離部（７）にて第１領域（Ｒ１）と第２領域（Ｒ２）とが絶縁分離されており、第１領域（Ｒ１）ではＳＯＩ層（１）に素子が形成され、第２領域（Ｒ２）では支持層（２）に素子が形成されており、第１領域（Ｒ１）と第２領域（Ｒ２）との間には、ＳＯＩ層（１）および埋込絶縁膜（３）の厚み分の段差が形成され、第１領域（Ｒ１）に信号処理回路が形成され、第２領域（Ｒ２）に信号処理回路よりも大電力とされる大電力回路のパワー素子（２０）が形成されると共に、分割されたそれぞれの領域に備えられたパワー素子（２０）ごとに、当該第２領域（Ｒ２）の裏面に電極（２７）が備えられていることことを特徴としている。
【０００７】
このような構造の半導体装置では、ＳＯＩ基板（４）を用いつつ、ＳＯＩ層（１）を第１領域（Ｒ１）とし、支持層（２）を第２領域（Ｒ２）としている。したがって、第１領域（Ｒ１）と第２領域（Ｒ２）に様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層（１）の厚膜化を抑制できる構造の半導体装置にすることが可能となる。
【０００８】
また、請求項１に記載の発明では、ＳＯＩ基板（４）として、第１領域（Ｒ１）にのみ埋込絶縁膜（３）が形成され、第２領域（Ｒ２）には埋込絶縁膜（３）が形成されていない部分ＳＯＩ基板としている。この場合、第１領域（Ｒ１）と第２領域（Ｒ２）との間に段差が形成されない構造となる。さらに、このようにＳＯＩ基板（４）を部分ＳＯＩ基板にて構成するのであれば、請求項２に記載したように、埋込絶縁膜（３）を第１領域（Ｒ１）に複数層備えた構造とすることもできる。
【００１０】
また、請求項３に記載したように、分割されたそれぞれの領域にパワー素子（２０）を形成することで、多チャンネル化することができる。
【００１１】
また、請求項４に記載したように、パワー素子（２０）を絶縁分離するトレンチ分離部（７）を多重トレンチにすると、より他の素子との絶縁分離を行うことが可能となり、パワー素子（２０）で使用される高電圧が他の素子に干渉するような電位干渉を抑制することが可能となる。
【００１２】
また、請求項５に記載したように、パワー素子（２０）を支持層（２）の表裏を貫通するように電流を流す縦型素子とし、トレンチ分離部（７）にてメインセルと該メインセルに流れる電流に比例した電流が流されるセンスセルに分割した構造とすることができる。
【００１３】
この場合、請求項６に記載したように、第２領域（Ｒ２）における支持層（２）に、パワー素子（２０）の温度を検出する温度センサ（６０）を備え、パワー素子（２０）と温度センサ（６０）との間にもトレンチ分離部（７）が配置されるようにすると好ましい。このようにすれば、パワー素子（２０）の温度をより近い場所で検出できるため、より正しくパワー素子（２０）の温度を検出することが可能となる。
【００１４】
また、請求項７に記載したように、第２領域（Ｒ２）における支持層（２）のうちパワー素子（２０）が配置された箇所において、該支持層（２）の表面上に絶縁膜（６３）を介してパワー素子（２０）の温度を検出する温度センサ（６０）を備えるようにしても良い。このようにすれば、請求項６と同様の効果が得られるだけでなく、より温度センサ（６０）をパワー素子（２０）に近づけることが可能となり、より正しくパワー素子（２０）の温度を検出することが可能となる。
【００１５】
請求項８に記載の発明では、第１領域（Ｒ１）において、ＳＯＩ層（１）内にＣＭＯＳ（１０）を形成し、第１領域（Ｒ１）と対応する位置の支持層（２）に、ＣＭＯＳ（１０）の閾値調整電極（４０）が電気的に接続されるようにすることを特徴としている。
【００１６】
このような閾値調整電極（４０）を設けることにより、ＣＭＯＳ（１０）の裏面に相当する支持層（２）に対して印加する電位を変化させることが可能となり、ＣＭＯＳ（１０）の動作閾値を調整することが可能となる。このため、ＣＭＯＳ（１０）の動作閾値を低く設定することによる高速化など、ＣＭＯＳ（１０）の特性を所望の値にすることが可能となる。
【００１７】
また、請求項９に記載の発明では、第１領域（Ｒ１）において、ＳＯＩ層（１）内にＣＭＯＳ（１０）を形成すると共に、ＳＯＩ層（１）および埋込絶縁膜（３）を貫通して支持層（２）と電気的に接続されたＣＭＯＳ（１０）の閾値調整電極（４０）を形成し、ＣＭＯＳ（１０）と閾値調整電極（４０）とをＳＯＩ層（１）に形成された絶縁膜（４１）にて絶縁分離することを特徴としている。
【００１８】
このような構造とすれば、半導体装置の表面側に設けられた閾値調整電極（４０）を通じて支持層（２）と電気的に接続できるため、各ＣＭＯＳ（１０）の動作閾値を調整することが可能となり、請求項８と同様の効果を得ることができる。
【００１９】
この場合、請求項１０に記載したように、閾値調整電極（４０）に電気的に接続された支持層（２）に、ｐ型層（２ａ）とｎ型層（２ｂ）とによるＰＮ接合を形成し、閾値調整電極（４０）がｐ型層（２ａ）に電気的に接続されるようにすると良い。このようにすることで、支持層（２）を通じての電圧伝搬を抑えることも可能となる。
【００２０】
また、請求項９ないし１０に記載したように閾値調整電極（４０）を備える場合、請求項１１に記載したように、第１領域（Ｒ１）のＳＯＩ層（１）および支持層（２）を複数の領域に絶縁分離し、該複数の領域それぞれのＳＯＩ層（１）にＣＭＯＳ（１０）が備えられるようにし、複数の領域それぞれの支持層（２）に対して閾値調整電極（４０）をそれぞれ備えるようにすることができる。これにより、複数の領域それぞれでＣＭＯＳ（１０）の動作閾値を調整することが可能となる。
【００２１】
請求項１２に記載の発明では、ＳＯＩ基板（４）にはＳＯＩ層（１）と埋込絶縁膜（３）にて構成される薄膜構造体（５０）が備えられており、該薄膜構造体（５０）が第１領域（Ｒ１）および第２領域（Ｒ２）にて囲まれていることを特徴としている。
【００２２】
このように、薄膜構造体（５０）を備えることもできる。この場合に、薄膜構造体（５０）が第１領域（Ｒ１）および第２領域（Ｒ２）にて囲まれるようにすることで、薄膜構造体（５０）が破損することを防止することが可能となる。
【００２３】
このような薄膜構造体（５０）としては、請求項１３に記載したように、例えば、ＳＯＩ層（１）を凹ませた凹部（５１）と、該凹部（５１）の底面および埋込絶縁膜（３）とにより構成されるダイアフラム（５２）とを有してなるセンサもしくはマイクを挙げることができる。
【００２８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３０】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面図である。この図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００３１】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持層２とが埋込酸化膜（ＢＯＸ）３を介して接合されたＳＯＩ基板４を用いて形成されている。
【００３２】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を１０ｎｍ〜１０μｍ程度の膜厚に研削することにより構成されている。このＳＯＩ層１には、小電力にて駆動されるロジック回路などの信号処理回路が構成されている。以下、この信号処理回路が形成された領域を小電力回路部Ｒ１という。
【００３３】
小電力回路部Ｒ１は、トレンチ５とトレンチ５内に配置された絶縁膜６によるトレンチ分離部７にて半導体装置の他の部分から素子分離されている。この小電力回路部Ｒ１には、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow  Trench  Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００３４】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００３５】
一方、ＳＯＩ基板４のうち小電力回路部Ｒ１以外の部分では、ＳＯＩ層１および埋込酸化膜３が除去され、支持層２が半導体装置の表面側に露出させられている。このため、小電力回路部Ｒ１と支持層２が露出させられた領域との間は、ＳＯＩ層１および埋込酸化膜３の厚み分の段差が形成された構造となっている。本実施形態では、この支持層２のうち半導体装置の表面側に露出させられた領域を大電力回路部Ｒ２として、各種大電力素子が備えられている。
【００３６】
大電力回路部Ｒ２もトレンチ５および絶縁膜６によるトレンチ分離部７にて素子分離されており、本実施形態の半導体装置の場合、分離された１つの領域にはトレンチゲート構造のパワーＭＯＳＦＥＴ２０が備えられ、もう１つの領域には保護ダイオード３０が備えられている。
【００３７】
パワーＭＯＳＦＥＴ２０は、パワー素子に相当するものであり、本実施形態では、支持層２の表裏を貫通するように電流を流す縦型素子とされている。パワーＭＯＳＦＥＴ２０が構成される支持層２の表層部には、ｐ型ベース領域２１が形成されていると共に、このｐ型ベース領域２１内で終端するようにｎ+型ソース領域２２が形成されている。また、これらｎ+型ソース領域２２およびｐ型ベース領域２１を貫通してｎ型の支持層２まで達するようにトレンチ２３が形成され、トレンチ２３の内部がトレンチ２３の内壁面を覆うように形成されたゲート絶縁膜２４と、このゲート絶縁膜２４の表面に形成されたゲート電極２５とにより埋め込まれている。そして、支持層２の裏面側にはｎ+型ドレイン領域２６が形成されていると共に、このｎ+型ドレイン領域２６にオーミック接続されたドレイン電極２７が備えられている。このような構造により、パワーＭＯＳＦＥＴが構成されている。
【００３８】
なお、支持層２の表面側には、ゲート電極２５もしくはｎ+型ソース領域２２およびｐ型ベース領域２１と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３９】
また、保護ダイオード３０が構成される支持層２の表層部には、ｐ型アノード層３１とこのｐ型アノード層３１内で終端するｎ型カソード層３２が形成され、これらｐ型アノード層３１とｎ型カソード層３２によるＰＮ接合により保護ダイオード３０が構成されている。この保護ダイオード３０は、電流を半導体装置の表面と平行方向に流す横型素子であるため、保護ダイオード３０が構成される支持層２の裏面側は絶縁膜３３で覆ってある。
【００４０】
なお、保護ダイオード３０の表面側には、ｐ型アノード層３１とｎ型カソード層３２それぞれに電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００４１】
このような構造により本実施形態の半導体装置が構成されている。このような構造の半導体装置では、ＳＯＩ基板４を用いつつ、ＳＯＩ層１を小電力回路部Ｒ１とし、支持層２を大電力回路部Ｒ２としている。
【００４２】
このため、ＳＯＩ層１の膜厚を小電力回路部Ｒ１を考慮した厚みにすれば良く、大電力回路部Ｒ２の耐圧等を考慮した厚みにしなくても良い。したがって、厚いＳＯＩ層内にウェル層を形成した場合のようなウェル層の境界部を無くすことが可能となり、寄生容量を無くせると共に、寄生容量に起因する消費電力の増大や演算速度の低下を防止することが可能となる。
【００４３】
一方、大電力回路部Ｒ２を十分な厚みを有する支持層２に形成しているため、耐圧等も確保することが可能となる。したがって、信号処理回路にて構成される小電力回路部Ｒ１とパワーＭＯＳＦＥＴ２０などを有する大電力回路部Ｒ２のような様々な回路を混載する場合にも１チップで対応できる。
【００４４】
したがって、小電力回路部Ｒ１と大電力回路部Ｒ２などの様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層１の厚膜化を抑制できる構造の半導体装置にすることが可能となる。
【００４５】
続いて、本実施形態の半導体装置の製造方法について説明する。図２〜図４は、本実施形態の半導体装置の製造工程を示した断面図である。これらの図を参照して説明する。
【００４６】
〔図２（ａ）に示す工程〕
まず、ｎ型シリコンにて構成されたＳＯＩ層１と支持層２とが埋込酸化膜３にて貼り合わされたＳＯＩ基板４を用意する。このＳＯＩ基板４の製造方法に関しては様々あるが、従来より周知のものであるため、ここでは説明を省略する。
【００４７】
〔図２（ｂ）に示す工程〕
次に、ＳＯＩ基板４に対してトレンチ５を形成する。例えば、ＳＯＩ層１の表面にシリコン酸化膜やシリコン窒化膜もしくはレジストなどのマスクを配置したのち、マスクのうちトレンチ５の形成予定箇所を開口させる。このマスクを用いてＳＯＩ層１、埋込酸化膜３および支持層３をエッチングし、支持層３の途中位置、つまり支持層３を貫通しない程度の深さのトレンチ５を形成する。このとき、シリコンにて構成されたＳＯＩ層１や支持層２とシリコン酸化膜等の絶縁膜にて構成された埋込酸化膜３とでエッチング材料を変える必要がある。この後、熱酸化を行うことでトレンチ５の内壁面に熱酸化膜を形成したのち、熱酸化膜の表面にＰｏｌｙ−Ｓｉを配置することによりトレンチ５内を埋め込む。そして、ＣＭＰ研磨等によりＳＯＩ層１の表面に形成されたＰｏｌｙ−Ｓｉやマスクなどを除去することにより、トレンチ５内を絶縁膜６にて埋め込んだトレンチ分離部７が構成される。
【００４８】
〔図３（ａ）に示す工程〕
ＳＯＩ層１の所望の領域にＣＭＯＳ１０を含めた信号処理回路を周知の形成手法（ＳＴＩ等による素子分離工程、イオン注入および活性化熱処理によるｎウェル層１２ａやｐウェル層１２ｂの形成工程、イオン注入および活性化熱処理による各ソース領域１３ａ、１３ｂおよび各ドレイン領域１４ａ、１４ｂの形成工程、熱酸化等によるゲート絶縁膜１５ａ、１５ｂの形成工程、ドープトＰｏｌｙ−Ｓｉの堆積およびパターニングによるゲート電極１６ａ、１６ｂの形成工程など）により形成する。これにより、小電力回路部Ｒ１が形成される。
【００４９】
そして、小電力回路部Ｒ１を覆うようにマスクを配置した後、エッチングにより大電力回路部Ｒ２においてＳＯＩ層１および埋込酸化膜３を除去する。これにより、大電力回路部Ｒ２において支持層２の表面側を露出させることができる。
【００５０】
〔図３（ｂ）に示す工程〕
支持層２の表層部にパワーＭＯＳＦＥＴのトレンチゲート構造部や保護ダイオード３０のＰＮ接合部を周知の形成手法（イオン注入および活性化熱処理によるｐ型ベース領域２１やｎ+型ソース領域２２およびｐ型アノード層３１やｎ型カソード層３２の形成工程、トレンチ２３の形成工程、熱酸化やシリコン窒化膜の積層によるゲート絶縁膜２４の形成工程、ドープトＰｏｌｙ−Ｓｉの埋込みおよびエッチバックなどによるゲート電極２５の形成工程など）により形成する。
【００５１】
〔図４（ａ）に示す工程〕
支持層２側を上方に向け、ＣＭＰ研磨等により支持層２を裏面側から研削し、少なくともトレンチ分離部７を露出させる。その後、支持層２の裏面からｎ型不純物をイオン注入したのち、活性化熱処理を行うことにより、ｎ+型ドレイン領域２６を形成する。続いて、支持層２の裏面に絶縁膜３３を成膜したのち、パターニングして保護ダイオード３０の裏面に残す。
【００５２】
〔図４（ｂ）に示す工程〕
支持層２の裏面側にＡｌ等の電極層を成膜したのち、パターニングし、パワーＭＯＳＦＥＴ２０の裏面に残すことでドレイン電極２７を形成する。
【００５３】
この後の工程に関しては図示しないが、層間絶縁膜の形成工程や配線形成工程および保護膜の形成工程等を経て、本実施形態の半導体装置が完成する。
【００５４】
以上説明したように、本実施形態の半導体装置では、ＳＯＩ基板４を用いつつ、ＳＯＩ層１を小電力回路部Ｒ１とし、支持層２を大電力回路部Ｒ２としている。これにより、小電力回路部Ｒ１と大電力回路部Ｒ２などの様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層１の厚膜化を抑制できる構造の半導体装置にすることが可能となる。
【００５５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してパワーＭＯＳＦＥＴ２０や保護ダイオード３０を複数に分離したものであり、その他に関しては第１実施形態と同様である。
【００５６】
図５は、本実施形態にかかる半導体装置の断面図である。図５に示すように、パワーＭＯＳＦＥＴ２０を構成する各セルがトレンチ分離部７にて素子分離され、ｎ+型ドレイン領域２６やドレイン電極２７も各セルごとに複数個備えられた構造とされている。また、保護ダイオード３０に関してもセルごとにトレンチ分離部７にて素子分離されている。
【００５７】
このように、パワーＭＯＳＦＥＴ２０や保護ダイオード３０を複数個に分断することも可能である。そして、パワーＭＯＳＦＥＴ２０を複数に分断し、さらに各ドレイン電極２７も複数個備えた構造にすることにより、パワーＭＯＳＦＥＴ２０の多チャンネル化を行うことも可能となる。
【００５８】
なお、このような構造の半導体装置に関しては、第１実施形態に対してトレンチ分離部７を形成する際のパターンやｎ+型ドレイン領域２６およびドレイン電極２７を形成するときのパターニングを変更することにより製造できる。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して小電力回路部Ｒ１におけるＣＭＯＳ１０などの閾値調整を行うようにしたものであり、その他に関しては第１実施形態と同様である。
【００６０】
図６は、本実施形態にかかる半導体装置の断面図である。この図に示すように、小電力回路部Ｒ１に備えられたＣＭＯＳ１０と対応する支持層２の裏面に閾値調整電極４０を備えている。図６は、小電力回路部Ｒ１に複数のＣＭＯＳ１０が備えられた場合を示してあり、それぞれのＣＭＯＳ１０をトレンチ分離部７にて分断すると共に、各ＣＭＯＳ１０に対応して閾値調整電極４０を備えるようにしている。なお、図６中では、紙面左側の２つのＣＭＯＳ１０を省略してあるが、実際にはＣＭＯＳ１０が形成されている。
【００６１】
このような閾値調整電極４０を設けることにより、ＣＭＯＳ１０の裏面に相当する支持層２に対して印加する電位を変化させることが可能となり、ＣＭＯＳ１０の動作閾値を調整することが可能となる。このため、ＣＭＯＳ１０の動作閾値を低く設定することによる高速化など、ＣＭＯＳ１０の特性を所望の値にすることが可能となる。
【００６２】
なお、このような構造の半導体装置に関しては、閾値調整電極４０を形成する工程を増加するだけで製造できる。そして、閾値調整電極４０に関しては、ドレイン電極２７の形成時に同時に形成することができるため、第１実施形態に対して製造工程の増加なしで本実施形態の半導体装置を製造することが可能である。
【００６３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置も、第３実施形態と同様に小電力回路部Ｒ１におけるＣＭＯＳ１０などの閾値調整を行うものであり、その他に関しては第１実施形態と同様である。
【００６４】
図７は、本実施形態にかかる半導体装置の断面図である。この図では、小電力回路部Ｒ１に複数のＣＭＯＳ１０が備えられた場合を示してあり、それぞれのＣＭＯＳ１０をトレンチ分離部７にて分断してある。そして、各ＣＭＯＳ１０の周囲において部分的にＳＯＩ層１および埋込酸化膜３が除去され、この除去された場所に支持層２と電気的に接続された閾値調整電極４０が形成されている。各ＣＭＯＳ１０と閾値調整電極４０との間には絶縁膜４１が配置され、各ＣＭＯＳ１０と閾値調整電極４０との絶縁分離が為されている。なお、図７中では、紙面左側の２つのＣＭＯＳ１０を省略してあるが、実際にはＣＭＯＳ１０が形成されている。
【００６５】
また、小電力回路部Ｒ１において、支持層２は、上層部分がｐ型層２ａとされ、下層部分がｎ型層２ｂとされることでＰＮ接合が構成され、支持層２の裏面は絶縁膜３３で覆われた構造とされている。
【００６６】
このような構造とすれば、半導体装置の表面側に設けられた閾値調整電極４０を通じて支持層２と電気的に接続できるため、各ＣＭＯＳ１０の動作閾値を調整することが可能となり、第３実施形態と同様の効果を得ることができる。また、本実施形態のように、支持層２にてＰＮ接合を構成すれば、支持層２を通じての電圧伝搬を抑えることも可能となる。
【００６７】
なお、このような構造の半導体装置に関しては、閾値調整電極４０を形成する工程を増加し、支持層２にｐ型層２ａもしくはｎ型層２ｂを形成するための工程を増加するだけで製造できる。閾値調整電極４０に関しては、トレンチ分離部７を形成するときにＳＯＩ層１と埋込酸化膜３を除去する際に、閾値調整電極４０を配置する部分も除去されるようにしておき、その後はマスクで覆うことで閾値調整電極４０の下方において支持層２は除去されないようにし、ゲート電極１６ａ、１６ｂもしくは各ソース領域１３ａ、１３ｂや各ドレイン領域１４ａ、１４ｂに接続される配線層の形成時に閾値調整電極４０も同時に形成されるようにすれば良い。また、ｐ型層２ａもしくはｎ型層２ｂを形成する工程は、支持層２をｎ型で構成する場合、埋込酸化膜３を介して支持層２とＳＯＩ層１とを貼り合わせる前の段階で、支持層２に予めイオン注入などを行うことでｐ型層２ａを形成することができ、支持層２をｐ型で構成する場合、ｎ+型ドレイン領域２６を形成する際に同時にｎ型層２ｂを形成することができる。
【００６８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してセンサ等の薄膜構造体を組み合わせたものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６９】
図８は、本実施形態にかかる半導体装置の断面図である。また、図９（ａ）は、図８に示す半導体装置の上面レイアウト図、図９（ｂ）は、図９（ａ）の部分拡大図である。なお、図８は、図９（ａ）のＡ−Ａ断面に相当している。
【００７０】
図８に示されるように、小電力回路部Ｒ１と大電力回路部Ｒ２との間には支持層２が除去されることでＳＯＩ層１と埋込酸化膜３にて構成した薄膜構造体５０が備えられている。この薄膜構造体５０は、例えばセンサやマイクなどとされる。具体的には、薄膜構造体５０には、ＳＯＩ層１を表面側から凹ませて凹部５１を形成することでＳＯＩ層１を更に薄膜化させ、この薄膜化されたＳＯＩ層１と埋込酸化膜３にて構成したダイアフラム５２が備えられている。このダイアフラム５２には、図９（ｂ）に示すようにｐ型拡散層などで構成されるピエゾ抵抗５３が形成されており、圧力や音声等が付与されてダイアフラム５２が歪むと、その歪みに応じてピエゾ抵抗５３の抵抗値が変化するようになっている。このため、薄膜構造体５０を、ピエゾ抵抗５３の抵抗値の変化に基づいて圧力等を検出するセンサもしくは音声を捕らえるマイクとすることができる。
【００７１】
なお、各ピエゾ抵抗５３は、配線５４を通じて信号処理回路が形成された領域を小電力回路部Ｒ１に電気的に接続されており、各ピエゾ抵抗５３の抵抗値変化が配線５４を通じて信号処理回路に伝えられることで、薄膜構造体５０を上述したようにセンサもしくはマイクとして機能させられるようになっている。
【００７２】
このような薄膜構造体５０は、図９（ａ）に示すように、例えば半導体装置が形成されたチップの中央位置に形成される。このため、薄膜構造体５０の周囲が支持層２の残された部分に囲まれた構造となり、薄膜構造体５０が破損することを防止することが可能となる。
【００７３】
なお、ここでは埋込酸化膜３を残して薄膜構造体５０を構成した場合について説明したが、要望されるセンサ感度などに合せて埋込酸化膜３を薄くしたり、もしくは、除去したりしても良い。
【００７４】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してパワーＭＯＳＦＥＴ２０の絶縁分離をより確実に行うようにしたものであり、その他に関しては第１実施形態と同様である。
【００７５】
図１０は、本実施形態にかかる半導体装置の断面図である。この図に示すように、パワーＭＯＳＦＥＴ２０と他の素子、つまり小電力回路部Ｒ１や保護ダイオード３０との間に形成したトレンチ分離部７を複数備えることにより、多重トレンチ構造としている。
【００７６】
このようにパワーＭＯＳＦＥＴ２０を絶縁分離するためのトレンチ分離部７を多重トレンチ構造とすることにより、より他の素子との絶縁分離を行うことが可能となり、パワーＭＯＳＦＥＴ２０で使用される高電圧が他の素子に干渉するような電位干渉を抑制することが可能となる。
【００７７】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してパワーＭＯＳＦＥＴをメインセルとセンスセルに分割したものであり、その他に関しては第１実施形態と同様である。
【００７８】
図１１は、本実施形態にかかる半導体装置の断面図である。この図に示すように、パワーＭＯＳＦＥＴ２０がトレンチ分離部７にてメインセルとセンスセルに分割されている。メインセルとセンスセルを構成する各素子は基本的には同じ構造とされるが、メインセルは多数セルで構成され、センスセルはそれよりも少数セルで構成されている。そして、メインセルに流れる大電流に比例した電流をセンスセル側に流し、センスセル側の電流を検出することにより、メインセルに流れる大電流を検出できるようになっている。このような半導体装置は、例えばメインセル側に流れる大電流を負荷に対して供給する負荷駆動装置などに適用される。
【００７９】
このように、パワーＭＯＳＦＥＴ２０をメインセルとセンスセルとに分割する構造としても、第１実施形態と同様の効果を得ることができる。なお、本実施形態の半導体装置では、保護ダイオード３０を備えていない図を示してあるが、必要に応じて備えるようにしても構わない。
【００８０】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第７実施形態に示した半導体装置に対して更に温度センサを備えたものであり、その他に関しては第７実施形態と同様である。
【００８１】
図１２は、本実施形態にかかる半導体装置の断面図である。この図に示すように、大電力回路部Ｒ２にパワーＭＯＳＦＥＴ２０と隣接するように温度センサ６０が備えられている。温度センサ６０は、例えばｐ型層６１とｎ型層６２による複数のＰＮダイオードにて構成されており、ＰＮダイオードの温度特性に基づいてパワーＭＯＳＦＥＴ２０の温度検出を行う。そして、温度センサ６０で検出された温度に基づいて、例えば小電力回路部Ｒ１に備えられた信号処理回路で各種演算を行い、パワーＭＯＳＦＥＴ２０の駆動状態を制御することで過昇温を防止するなどの処理を行う。
【００８２】
温度センサ６０は、大電力を消費する素子ではないため、小電力回路部Ｒ１側に備えることもできるが、大電力回路部Ｒ２側に備えるようにすることで、パワーＭＯＳＦＥＴ２０の温度をより近い場所で検出できるため、より正しくパワーＭＯＳＦＥＴ２０の温度を検出することが可能となる。
【００８３】
このように、パワーＭＯＳＦＥＴ２０の温度を検出する温度センサ６０を備えるような構造においても、第１実施形態と同様の効果を得ることができる。
【００８４】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第８実施形態に示した温度センサ６０の配置場所を変更したものであり、その他に関しては第８実施形態と同様である。
【００８５】
図１３は、本実施形態にかかる半導体装置の断面図である。また、図１４は、図１３にかかる半導体装置の上面レイアウト図である。これらの図に示すように、大電力回路部Ｒ２のうち、パワーＭＯＳＦＥＴ２０が備えられた支持層２の表面上に、温度センサ６０を備えている。温度センサ６０は、酸化膜などの絶縁膜６３を介して支持層２の表面上に形成されている。
【００８６】
このように、パワーＭＯＳＦＥＴ２０が形成されている支持層２の表面上に温度センサ６０を形成することもできる。このようにすれば、第８実施形態と同様の効果が得られるだけでなく、より温度センサ６０をパワーＭＯＳＦＥＴ２０に近づけることが可能となり、より正しくパワーＭＯＳＦＥＴ２０の温度を検出することが可能となる。
【００８７】
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の半導体装置は、第１実施形態に示した半導体装置と同様の構造を、ＳＯＩ基板４として基板全体がＳＯＩ構造とされたものではなく、部分的にＳＯＩ構造が形成されたものを用いて構成したものであり、その他に関しては第１実施形態と同様である。
【００８８】
図１５は、本実施形態にかかる半導体装置の断面図である。第１実施形態では、ＳＯＩ基板４として、支持層２の上に埋込酸化膜３を介してＳＯＩ層１が構成されたＳＯＩ構造が全面に形成されたものを用いているが、本実施形態では、図１５に示されるように小電力回路部Ｒ１のみがＳＯＩ構造とされたものを用いている。このため、小電力回路部Ｒ１と大電力回路部Ｒ２との間には段差が形成されておらず、それぞれの表面が同一平面となっている。このように、ＳＯＩ基板４として、部分的にＳＯＩ構造が構成されたいわゆる部分ＳＯＩ基板を用いることもできる。
【００８９】
図１６、図１７は、図１５に示す本実施形態の半導体装置の製造工程を示した断面図である。本実施形態の半導体装置の製造方法は、概ね第１実施形態の半導体装置の製造方法と同じであるが、下記の点において異なっている。
【００９０】
具体的には、図１６（ａ）に示す工程において、バルク状のシリコン基板８を用意したのち、このシリコン基板８の表面から図２（ｂ）と同様の工程を行うことによりトレンチ分離部７を形成する。そして、図１６（ｂ）に示す工程において、小電力回路部Ｒ１以外を図示しないマスクにて覆った後、そのマスクの上から酸素イオンをイオン注入する。例えば、ドーズ量を１〜１０×１０17ｃｍ-3程度、注入エネルギーを５０〜５００ｅＶとしている。これにより、小電力回路部Ｒ１において、シリコン基板８の表面から所定深さの位置に酸素イオンが注入された状態となる。
【００９１】
続いて、図１７（ａ）に示す工程において、熱処理工程を行う。例えば、１２００〜１４００℃の温度で５時間程度加熱する。この熱処理工程により、シリコン基板８のうち小電力回路部Ｒ１に注入された酸素イオンが近くのシリコンと酸化反応して埋込酸化膜３が形成され、この埋込酸化膜３によってシリコン基板８が上下に分離される。これらのうち、上側がＳＯＩ層１になり、下側および大電力回路部Ｒ１などが支持基板２として機能する。
【００９２】
この後は、第１実施形態で示した図３以降の各製造工程を行うことにより、図１７（ｂ）に示すように、本実施形態の半導体装置が完成する。なお、本実施形態では、図１６（ａ）、（ｂ）に示すように、トレンチ分離部７を形成した後に埋込絶縁膜３を形成する場合について説明したが、これらの形成順序を逆にし、埋込絶縁膜３を形成してからトレンチ分離部７を形成するようにしても良い。
【００９３】
（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態の半導体装置は、第１０実施形態に対して埋込酸化膜３を複数層形成したものであり、その他に関しては第１０実施形態と同様である。
【００９４】
図１８は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、埋込酸化膜３を２層に分けて形成している。各層の厚みは、任意であるが、合計膜厚が第１０実施形態に示した１層からなる埋込酸化膜３と同じになっていれば、耐圧設計上は同等の耐圧を得ることができる。
【００９５】
このように、埋込酸化膜３を複数層形成しても良い。なお、このような複数層の埋込酸化膜３の形成は、上述した第１０実施形態の図１６（ｂ）に示す工程で説明した酸素イオンのイオン注入のエネルギーを変化させ、注入される深さを制御することにより行うことができる。
【００９６】
（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してパワーＭＯＳＦＥＴ２０の構造を変更したものであり、その他に関しては第１０実施形態と同様である。
【００９７】
図１９は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、パワーＭＯＳＦＥＴ２０が形成された位置において、支持層２をスーパージャンクション構造、具体的には、ｎ+型層２８ａとｐ型層２８ｂとが交互に順番に配置された構造としている。ｎ+型層２８ａは、トレンチゲート構造と対応した位置、すなわちｎ+型ソース領域２２の下方位置に形成され、ｐ型層２８ｂは各トレンチゲート構造の間に形成されている。このようなスーパージャンクション構造とすることにより、パワーＭＯＳＦＥＴ２０の非作動時にはｎ+型層２８ａとｐ型層２８ｂとにより構成されたＰＮ接合部に伸びる空乏層によって電流経路をピンチオフできるため、よりパワーＭＯＳＦＥＴ２０の高耐圧化を図ることができる。また、パワーＭＯＳＦＥＴの作動時には空乏層が縮小され、高濃度なｎ+型層２８ａを通じて電流を流すことができるため、低オン抵抗化を図ることができる。
【００９８】
（第１３実施形態）
本発明の第１３実施形態について説明する。本実施形態では、上記各実施形態のように小電流回路部Ｒ１と大電流回路部Ｒ２に対して様々な素子を作り込んだときの配線構造について説明する。
【００９９】
図２０は、第８実施形態のように、パワーＭＯＳＦＥＴ２０のメインセルとセンスセルとに分割した構造にすると共に、温度センサ６０を備えた構造における配線構造の一例を示した断面図である。ただし、本実施形態では、温度センサ６０を小電力回路部Ｒ１に備えた構造としてある。
【０１００】
この図に示されるように、トレンチ分離部７によって分離された各部と小電力回路部Ｒ１に備えられた信号処理回路との電気的な接続は、Ａｌ等の金属などで構成された導電体の配線層７０とその上に形成された層間絶縁膜７１とを組として、少なくとも１組の配線層７０および層間絶縁膜７１とにより行われている。本実施形態の場合、温度センサ６０と信号処理回路とを接続する組と、パワーＭＯＳＦＥＴ２０のセンスセルと信号処理回路とを接続する組およびメインセルと信号処理回路とを接続する組の３組が積層された構造とされ、最も上層とされたメインセルに接続された組の配線層７０は、パワーＭＯＳＦＥＴ２０が形成された領域のほぼ全域上に形成され、ｎ+型ソース領域２２と電気的に接続されたソース電極としても働く構造とされている。そして、この配線層７０の上に保護膜７３を形成しているが、配線層７０が露出させられるように部分的に開口させられており、この開口した部分から露出した配線層７０をパッドとしてボンディング等により外部との電気的接続が行える構造とされている。
【０１０１】
このように、小電流回路部Ｒ１と大電流回路部Ｒ２に対して様々な素子を作り込んでも、確実に各素子と信号処理回路との電気的接続が行える。
【０１０２】
（第１４実施形態）
本発明の第１４実施形態について説明する。本実施形態も、上記各実施形態のように小電流回路部Ｒ１と大電流回路部Ｒ２に対して様々な素子を作り込んだときの配線構造について説明する。
【０１０３】
本実施形態の場合、第１３実施形態のように複数の組の配線層７０と層間絶縁膜７１を積層する構造ではなく、１組のみで各素子と信号処理回路との電気的接続を行う。
【０１０４】
図２１は、パワーＭＯＳＦＥＴ２０をメインセルとセンスセルとに分割した構造にすると共に、薄膜構造体５０および温度センサ６０を備えた構造における配線構造の一例を示したレイアウト図である。
【０１０５】
この図に示されるように、小電力回路部Ｒ１のうち信号処理回路が備えられた領域Ｒ１ａに隣接するように温度センサ６０が形成された領域Ｒ１ｂを配置すると共に、領域Ｒ１ａに隣接するようにパワーＭＯＳＦＥＴ２０のセンスセルが形成された領域Ｒ２ａおよびメインセルが形成された領域Ｒ２ｂが形成されている。また、温度センサ６０が形成された領域Ｒ１ｂやセンスセルが形成された領域Ｒ２ａを挟んで信号処理回路が形成された領域Ｒ１ａの反対側に薄膜構造体５０が形成された領域Ｒ１ｃが配置された構造としている。
【０１０６】
このような構造において、領域Ｒ１ａに対して領域Ｒ１ｂ、領域Ｒ１ｃ、領域Ｒ２ａおよび領域Ｒ２ｂから引き延ばされる配線層７０が互いに重なり合わないようなレイアウトとされている。これにより、１組の導電体の配線層７０とその上に形成された層間絶縁膜７１のみで各素子と信号処理回路との電気的接続を行うことができる。
【０１０７】
なお、図中領域Ｒ２ｂのうち破線で囲んだ部分が配線層７０のうちのソース電極となる領域である。この領域の中央部において保護膜７２が開口させられており、外部との電気的な接続を行うことが可能となっている。また、領域Ｒ２ｂのうち、破線で囲まれていない部分が各ゲート電極２５と電気的に接続された配線層７０である。
【０１０８】
（他の実施形態）
（１）上記各実施形態では、小電力回路部Ｒ１に備えられる信号処理回路を構成する素子の一例としてＣＭＯＳを示したが、上述したようにバイポーラトランジスタなどの他の素子を形成しても良い。同様に、大電力回路部Ｒ２に備えられる素子として、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、他の素子であっても構わない。勿論、素子がパワー素子である場合に、特に有効である。また、他の素子としては、他の縦型素子であっても良いし、横型素子であっても良い。
【０１０９】
（２）第１実施形態では、図３（ａ）に示す工程において、小電力回路部Ｒ１の素子形成を行ってから大電力回路部Ｒ２のＳＯＩ層１および埋込酸化膜３を除去する工程を行ったが、これらの工程の順序を入れ替えても良い。
【０１１０】
また、第１実施形態では、図３（ａ）、（ｂ）に示す工程後に裏面側の研削を行うようにしたが、裏面の研削を行ってから図３（ａ）、（ｂ）に示す工程を行うようにしても良い。
【０１１１】
（３）上記各実施形態を適宜組み合せることも可能である。例えば、第２実施形態に示したようにパワーＭＯＳＦＥＴ２０等を多チャンネル化する構造（図５参照）と第３、第４実施形態に示したようにＣＭＯＳ１０の閾値調整電極４０を備える構造（図６、図７参照）を組み合わせることができる。また、第１実施形態だけでなく、第２〜第４実施形態の構造、もしくはこれら各実施形態を組み合わせた構造に対して第５実施形態で示した薄膜構造体５０（図８、図９参照）を備えるようにしても良い。さらに、第１〜第５実施形態、もしくはこれら各実施形態を組み合わせた構造に対して第６実施形態で示した多重トレンチによる素子分離構造（図１０参照）を適用しても良い。
【０１１２】
（４）上記各実施形態に示したＳＯＩ基板４を構成する各材料やＳＯＩ基板４に形成される素子を構成する各材料に関しては適宜変更可能である。例えば、上記各実施形態では、ＳＯＩ基板４の埋込絶縁膜として埋込酸化膜３を用いているが、他の絶縁膜を用いても良い。
【０１１３】
（５）上記各実施形態では、大電力回路部Ｒ２において、支持層２の表面側から素子を作り込んだ構造を例に挙げて説明したが、支持層２の裏面側から素子を作り込んだ構造としても構わない。また、このように、支持層２の裏面側から素子を作り込んだ構造とする場合、小電力回路部Ｒ１においても、支持層２の裏面側から素子を作り込むことができる。
【０１１４】
（６）上記各実施形態では、第１領域として小電力回路部Ｒ１、第２領域として大電力回路部Ｒ２を例に挙げたが、必ずしもこれらを小電力回路と大電力回路にしなければならない訳ではない。ただし、特に、小電力回路をＳＯＩ層１に形成し、大電力回路を支持層２に形成するような形態に適用すると好適である。
【０１１５】
（７）上記第１０、第１１実施形態では、第１実施形態と同様の構造の半導体装置を構成するに当たり、ＳＯＩ基板４を部分ＳＯＩ基板とする場合について説明したが、第２〜第９実施形態に対しても小電力回路部Ｒ１が形成される領域のみをＳＯＩ構造とし、大電力回路部Ｒ２が形成される領域を支持基板２のみで構成するような部分ＳＯＩ基板としても構わない。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１実施形態にかかる半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかる半導体装置の断面図である。
【図６】本発明の第３実施形態にかかる半導体装置の断面図である。
【図７】本発明の第４実施形態にかかる半導体装置の断面図である。
【図８】本発明の第５実施形態にかかる半導体装置の断面図である。
【図９】図８に示す半導体装置の上面レイアウト図である。
【図１０】本発明の第６実施形態にかかる半導体装置の断面図である。
【図１１】本発明の第７実施形態にかかる半導体装置の断面図である。
【図１２】本発明の第８実施形態にかかる半導体装置の断面図である。
【図１３】本発明の第９実施形態にかかる半導体装置の断面図である。
【図１４】図１３に示す半導体装置の上面レイアウト図である。
【図１５】本発明の第１０実施形態にかかる半導体装置の断面図である。
【図１６】図１５に示す半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】本発明の第１１実施形態にかかる半導体装置の断面図である。
【図１９】本発明の第１２実施形態にかかる半導体装置の断面図である。
【図２０】本発明の第１３実施形態にかかる半導体装置の断面図である。
【図２１】本発明の第１４実施形態にかかる半導体装置のレイアウト図である。
【符号の説明】
【０１１７】
１…ＳＯＩ層、２…支持層、２ａ…ｐ型層、２ｂ…ｎ型層、３…埋込酸化膜、
３…支持層、４…ＳＯＩ基板、７…トレンチ分離部、８…シリコン基板、
１０…ＣＭＯＳ、２０…パワーＭＯＳＦＥＴ、３０…保護ダイオード、
４０…閾値調整電極、５０…薄膜構造体、６０…温度センサ、７０…配線層、
７１…層間絶縁膜、７２…保護膜、Ｒ１…小電力回路部、Ｒ２…大電力回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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