(57)【特許請求の範囲】
【請求項１】
複数の記憶領域を具備し、これら複数の記憶領域を選択的にアクセスして書き込み、読み出しを実行する被試験メモリを試験し、その試験の結果に得られる不良セルの数及びアドレスを検出して不良救済解を解析する不良救済解析方法において、
上記複数の記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かを検出し、不良セルの存在が検出される毎にその不良セルが存在した記憶領域に限って行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルが存在する行アドレス又は列アドレスを検出し、不良セルが存在する行アドレス又は列アドレスが検出される毎にその検出されたアドレスライン上の不良セルのアドレスを列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して特定し記憶することを特徴とするメモリの不良救済解析方法。
【請求項２】
Ａ、複数の記憶領域を具備して構成される被試験メモリの各記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かにより不良救済解析を行うか否かを決める被解析領域探索手段と、
Ｂ、この被解析領域探索手段が不良救済解析を行うべき領域として決めた記憶領域において行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルの存在を検出する不良ラインサーチ手段と、
Ｃ、この不良ラインサーチ手段が不良セルが存在する行アドレスライン又は列アドレスラインを検出すると起動されて列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して行アドレスライン又は列アドレスライン上の不良セルの検出されたアドレスと直交方向のアドレスを検出するアドレススキャン手段と、
Ｄ、これら不良ラインサーチ手段及びアドレススキャン手段によって検出した不良セルのアドレスを記憶する不良セルアドレス記憶器と、
によって構成した不良救済解析器を搭載したことを特徴とするメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路等で構成されるメモリを試験し、メモリの不良が救済用のスペアラインによって救済する方法を解析することができるメモリの不良救済解析器の改良に関し、特に不良セルのアドレスを特定する時間を短時間に済ませることができる不良救済解析方法と、この不良救済解析方法を用いて動作する不良救済解析器を搭載したメモリ試験装置を提案するものである。
【背景技術】
【０００２】
図５にメモリ試験装置の概略の構成を示す。図中ＴＥＳはメモリ試験装置の全体を示す。メモリ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６、アナログ比較器１１７、不良解析メモリ１１８、不良救済解析器１２０、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。図５では被試験メモリ１１９の１端子分の構成を示すが、現実には被試験メモリ１１９の端子数分設けられる。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣに印加し記憶させる。
【０００４】
被試験メモリ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルをもっていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で不良救済解析器１２０により不良セルの救済方法を解析する。
【０００５】
図６に被試験メモリ１１９の内部構造を示す。半導体集積回路で構成するメモリは同一半導体チップ１内に複数の記憶領域（メモリセルアレイ）２が形成され、これらの各記憶領域２を選択的にアクセスできるように構成して所望の記憶容量のメモリ素子が構成される。
各記憶領域には図７に拡大して示すように行アドレスＲＯＷ方向及び列アドレスＣＯＬ方向に所望の本数のスペアラインＳＣ及びＳＲが設けられる。スペアラインＳＲ及びＳＣは不良救済用として設けられ、記憶領域２内の不良セルを、このスペアラインに置き替えることによって不良が発生した被試験メモリを良品化するものである。行アドレス方向ＲＯＷと列アドレス方向ＣＯＬに形成されたスペアラインＳＲ、ＳＣの本数によって、ラインに直交するスペアラインで救済できる不良セル数には制限が付される。このために、試験終了後に記憶領域２毎に不良セル数及びその不良セルが存在する行アドレス及び列アドレスを探索してラインに直交するスペアラインでの救済が可能か否かを判定する。
【０００６】
上記判定を行うために不良救済解析器１２０には図８に示すようなカウンタ兼メモリＴＦＣ、ＲＦＣ，ＣＦＣが設けられる。ＴＦＣは各記憶領域２内の不良セルの総数を計数して記憶する不良セル総数メモリ、ＲＦＣは行アドレス上に存在する不良セルの数を記憶した行アドレス不良セル数記憶メモリ、ＣＦＣは列アドレス上に存在する不良セルの数を記憶した列アドレス不良セル数記憶メモリを示す。
【０００７】
不良セルの発生状況として図９に示すように一本のアドレスラインＲＬＮ又はＣＬＮ上に多数、つまり、不良セルの配列方向と直交する方向に存在するスペアラインの本数より多い数の不良セルが存在する状態をマストリペアと呼んでいる。不良救済解析の手順としては、先ず、このマストリペアを検出し、次にこの救済に使用したスペアラインと救済した不良セルを除去して、残った不良セルが残りのスペアラインによって救済できるか否かを判定する。
【０００８】
マストリペアの探索は行アドレスＲＯＷ方向と列アドレスＣＯＬ方向の双方に関して行われる。つまり、行アドレス不良セル数記憶メモリＲＦＣをアドレス順に読み出すと、記憶領域２の各行アドレス上に存在する不良セルの数を読み出すことができる。各行アドレスに記憶してある不良セルの数Ｘ1 とスペアラインＳＣの本数Ｙ1 とを比較し、Ｘ1 ＞Ｙ1 であればマストリペアと判定し、そのアドレスをマストリペアアドレスとして主制御器１１１が読み込んで記憶する。
【０００９】
次に列アドレス不良セル数記憶メモリＣＦＣを列アドレスＣＯＬ方向読み出し、各列アドレスＣＯＬに記憶している不良セル数Ｘ2 とスペアラインＳＲの本数Ｙ2 とを比較し、Ｘ2 ＞Ｙ2 の場合にマストリペアと判定し、そのアドレスをマストリペアアドレスとして主制御器１１１に取り込まれる。
マストリペアアドレスの探索が終了すると、主制御器１１１はマストリペアアドレスを不良救済解析器１２０に設定し、解析データの更新動作を行う。つまり、行アドレスラインＲＬＮ上にマストリペアが存在した場合は、スペアラインＳＲを使用してマストリペアを救済したものとしてスペアラインＳＲの本数を−１とし、更にそのアドレスライン上の不良セル数を行アドレス不良セル数記憶メモリＲＦＣと、不良セル総数メモリＴＦＣのそれぞれから減算する動作を実行する。
【００１０】
図１０にその様子を示す。図１０に示す例では行アドレスＲＮにマストリペアＭＳが存在し、このマストリペアＭＳを構成する不良セル数が行アドレスラインＲＬＮ上に「９」個であった場合を示す。スペアラインＳＲを使ってマストリペアを救済したものとすると、不良セル総数メモリＴＦＣの記憶値は「１２」から「３」に変化し、行アドレス不良セル総数メモリＲＦＣは行アドレスＲN 上の不良セル数「９」が「０」に変化し、行アドレス不良セル数記憶メモリＣＦＣの不良セル数は−１づつ減算されて不良セル数「１」の列アドレス上の不良セル数は「０」に、不良セル数「３」は「２」に、不良セル数「２」は「１」に変化する。
【００１１】
この発明の目的は上述したマストリペアの救済処理を実行した後に残存する不良セルのアドレスを短時間に探索することができるメモリの不良救済解析方法と、この解析方法を適用した不良救済解析を搭載したメモリ試験装置を提案するものである。  
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来は図１０に示したマストリペア救済処理後に、残存する不良セルのアドレスを探索するには、主制御器１１１の制御下において、行アドレスＲＯＷ方向に行アドレス不良セル記憶メモリＲＦＣを順次読み出し、不良セル数の残存が検出される毎にその行アドレスを主制御器１１１に記憶させ、行アドレスの最終アドレスまで不良セルの残存を探索する。
【００１３】
同様に列アドレスＣＯＬ方向に列アドレス不良セル記憶メモリＣＦＣを順次読み出し、不良セルの残存が検出される毎にその列アドレスを主制御器１１１に記憶させ、列アドレスの最終アドレスまで不良セルの残存を探索する。
行アドレス不良ライン探索と列アドレス不良ライン探索が終了すると、一旦記憶した不良セルが存在する行アドレスと列アドレスを読み出し、図１１に示すように行アドレスと列アドレスの全ての組み合わせアドレスに不良セルが存在する可能性があるため、組み合わせたアドレス全てについて不良解析メモリ１１８を読み出し、不良セルを特定し記憶する。
【００１４】
このように従来は主制御器１１１の制御下において、不良セルが存在する行アドレスと列アドレスを予め検出して記憶し、この記憶した行アドレスと列アドレスを組み合わせたアドレスで不良解析メモリ１１８を読み出し、このアドレスが不良セルであった場合に不良セルのアドレスとして記憶するため、不良ライン探索と、アドレス演算、不良解析メモリ１１８の読み出しとを繰り返し実行しなければならないので、時間がかかる欠点がある。
【課題を解決するための手段】
【００１５】
この発明の請求項１では複数の記憶領域を具備し、これら複数の記憶領域を選択的にアクセスして書き込み、読み出しを実行する被試験メモリを試験し、その試験の結果に得られる不良セルの数及びアドレスを検出して不良救済解を解析する不良救済解析方法において、
複数の記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かを検出し、不良セルの存在が検出される毎にその不良セルが存在した記憶領域に限って行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルが存在する行アドレス又は列アドレスを検出し、不良セルが存在する行アドレス又は列アドレスが検出される毎にその検出されたアドレスライン上の不良セルのアドレスを列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して特定し記憶することを特徴とするメモリの不良救済解析方法を提案するものである。
【００１６】
この発明の請求項２では、複数の記憶領域を具備して構成される被試験メモリの各記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かにより不良救済解析を行うか否かを決める被解析領域探索手段と、
この被解析領域探索手段が不良救済解析を行うべき領域として決めた記憶領域において行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルの存在を検出する不良ラインサーチ手段と、
この不良ラインサーチ手段が不良セルが存在する行アドレスライン又は列アドレスラインを検出すると起動されて列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して行アドレスライン又は列アドレスライン上の不良セルの検出されたアドレスと直交方向のアドレスを検出するアドレススキャン手段と、
これら不良ラインサーチ手段及びアドレススキャン手段によって検出した不良セルのアドレスを記憶する不良セルアドレス記憶器と、
によって構成した不良救済解析器を搭載したことを特徴とするメモリ試験装置を提案する。
【００１７】
この発明によるメモリの不良救済解析方法及びこの不良救済解析方法を適用した不良救済解析器を搭載したメモリ試験装置によれば不良ラインサーチ手段により不良セルが存在する行アドレス又は列アドレスを検出する。不良セルが存在する行アドレス又は列アドレスが検出されると、そのアドレス位置で直ちに直交する方向のアドレスをアドレススキャン手段によって走査し、それと同時に不良解析メモリを読み出すことにより不良セルのアドレスを特定する。
【００１８】
不良セルのアドレスが行アドレス及び列アドレスに関して特定されることにより、そのアドレスを記憶器に記憶し、不良ラインサーチ手段を再起動させて不良ラインサーチ動作を継続させる。不良ラインサーチ動作が最終アドレスに達すると、その記憶領域の不良救済解析が終了し、次の記憶領域の不良救済解析に解析対象が移る。
【００１９】
このように、不良ラインサーチ手段が不良セルの存在を検出すると、そのアドレス位置で直ちに直交する向のアドレススキャンを実行して不良セルのアドレスを特定するから、不良セルを検出したアドレスを設定するような作業が全く存在しないから短時間に不良セルのアドレスを特定することができ、不良救済解析に要する時間を短くすることができる。
【発明の効果】
【００２０】
以上説明したように、この発明によれば不良ラインサーチ手段ＳＥＡにより例えば行アドレスＲN1で不良セルの存在を検出すれば、不良ラインサーチ手段ＳＥＡの動作をその行アドレスＲN1に一時停止させて、これと直交する方向のアドレススキャンを実行し、不良セルＦＣ１の列アドレスＣN1を検出するから、従来のように不良セルが存在する行アドレスＲN1とＲN2を検出して、この行アドレスＲN1とＲN2を一旦主制御器１１１に読み取って、行アドレスを全て読み出した後に行アドレスＲN1を不良救済解析器に設定して、列アドレス方向に読み出し列アドレスＣN1を検出する不良救済解析方法と比較して、短時間に不良セルＦＣ１とＦＣ２のアドレスを特定することができる。この結果として、不良救済解析に要する全体の時間を短縮できる利点が得られる。
【発明を実施するための最良の形態】
【００２１】
図１及び図２にこの発明の要部となる不良救済解析方法を適用した不良救済解析器の実施例を示す。この発明の要部となる不良救済解析器は被解析領域探索手段ＢＬＳと、不良セルサーチ手段ＳＥＡと、アドレススキャン手段ＳＣＡと、これらをコントロールするコントローラＣＯＮとによって構成される。図１はコントローラＣＯＮと被解析領域探索手段ＢＬＳの部分の構成を示し、図２は不良セルサーチ手段ＳＥＡと、アドレススキャン手段ＳＣＡ、不良セルアドレス記憶器１２５の部分の構成を示す。
【００２２】
被解析領域探索手段ＢＬＳは被試験メモリ１１９を構成する複数の記憶領域２に割り当てたアドレスを発生する領域アドレス発生器ＴＡＰと、この領域アドレス発生器ＴＡＰが出力する領域アドレスによってアクセスされて、各記憶領域２の不良セルの総数を記憶した不良セル総数メモリＴＦＣと、この不良セル総数記憶メモリＴＦＣから読み出される不良セル数が「０」であることを検出するゼロ検出器ＺＯ１と、領域アドレス発生器ＴＡＰが出力する領域アドレスが最終アドレスの状態になったことを検出して桁上げ信号ＴＡＰ  ＭＡＸを出力するキャリセレクタＣＹ１とによって構成される。
【００２３】
不良セル総数記憶メモリＴＦＣには不良解析メモリ１１８に取り込まれた不良セルデータの中の各記憶領域２の不良セルの総数が集計されて各記憶領域２毎に記憶される。領域アドレス発生器ＴＡＰは初期アドレスから順次＋１ずつアドレスを増加方向に歩進させ、不良セル総数記憶メモリＴＦＣの各記憶領域に対応したアドレスから不良セル総数を読み出す。
【００２４】
不良セル総数記憶メモリＴＦＣから読み出された不良セル数はゼロ検出器ＺＯ１で「０」であるか「０」以外の数値かを判定する。読み出された不良セル数が「０」であればゼロ検出器ＺＯ１は領域アドレス発生器ＴＡＰにイネーブル信号を与え、発生している領域アドレスを＋１させる。不良セル総数記憶メモリＴＦＣから読み出される不良セル数が「０」である間は領域アドレス発生器ＴＡＰは領域アドレスを＋１する動作を繰り返し、不良セル総数記憶メモリＴＦＣの読み出しを続ける。「０」以外の数値が検出されないまま領域アドレスが最終アドレスに達し、この最終アドレスから＋１されようとすると、キャリセレクタＣＹ１が桁上げ信号ＴＡＰ  ＭＡＸを出力し、この桁上げ信号ＴＡＰ  ＭＡＸがコントローラＣＯＮに入力されることにより、１個のメモリの不良救済解析が終了したことになる。
【００２５】
領域アドレスが最終アドレスに達する以前の状態で不良セル総数記憶メモリＴＦＣから読み出される不良セル数が「０」以外の場合にはコントローラＣＯＮは領域アドレス発生器ＴＡＰの歩進動作を停止させ、その記憶領域２に対して不良救済解析動作を実行する。
不良救済解析動作はコントーラＣＯＮから出力信号Ｒ−ＳＥＡＲＣＨか又はＣ−ＳＥＡＲＣＨを出力して開始される。何れの出力信号を発生するかはコントローラＣＯＮに予め設定しておくことができる。ここでは出力信号Ｒ−ＳＥＡＲＣＨを出力するものとして説明する。
【００２６】
コントローラＣＯＮから出力信号Ｒ−ＳＥＡＲＣＨが出力されると、不良ラインサーチ手段ＳＥＡが起動される。不良ラインサーチ手段ＳＥＡはこの実施例では行アドレス不良セル数記憶メモリＲＦＣを読み出して行アドレス上に不良セルの存在が有るか否かを探索する構成とした場合を示す。
このため、図２に示す実施例では不良ラインサーチ手段ＳＥＡは行アドレス発生器ＲＡＰと、この行アドレス発生器ＲＡＰが出力する行アドレスと領域アドレス発生器ＴＡＰが出力する領域アドレスとを合成するアドレスフォーマッタＡＮＦ１と、このアドレスフォーマッタＡＮＦ１で合成したアドレス信号によってアクセスされて各記憶領域２の行アドレス上の不良セル数を読み出す行アドレス不良セル数記憶メモリＲＦＣと、この行アドレス不良セル数記憶メモリＲＦＣから読み出される不良セル数が「０」であることを検出するゼロ検出器ＺＯ２と、このゼロ検出器ＺＯ２が出力するゼロ検出信号を、状態に応じて出力するか否かを制御するゲートＧ１とＧ３及びオアゲートＯＲ１と、行アドレス発生器ＲＡＰが発生する行アドレスが最終アドレスから＋１された状態を検出して桁上げ信号ＲＡＰ  ＭＡＸを出力するキャリセレクタＣＹ２とによって構成される。
【００２７】
コントローラＣＯＮが出力信号Ｒ−ＳＥＡＲＣＨをＨ論理に立ち上げると、行アドレス発生器ＲＡＰが動作を開始する。これと共にゲートＧ１の一方の入力端子に出力信号Ｒ−ＳＥＡＲＣＨが入力され、これによりゲートＧ１が開の状態に制御される。
行アドレス発生器ＲＡＰが動作を開始することにより行アドレス不良セル記憶メモリＲＦＣは領域アドレスＴＡＰが指し示す記憶領域２の行アドレスを読み出す。各行アドレス毎に不良セル数が「０」か「０」以の数値かをゼロ検出器ＺＯ２が監視する。「０」以外の数値が検出されると、ゼロ検出器ＺＯ２はＨ論理を出力し、ゲートＧ１とオアゲートＯＲ１を通じてコントローラＣＯＮに行アドレスに不良セルが存在したことを表すＲ−Ｆａｉｌ  Ａｄｄｒｅｓｓを入力する。
【００２８】
コントローラＣＯＮはこの入力信号Ｒ−Ｆａｉｌ  Ａｄｄｒｅｓｓが入力されると、出力信号Ｒ−ＳＥＡＲＣＨを一旦Ｌ論理に立ち下げ。行アドレス発生器ＲＡＰの動作を停止させる。これと共に、出力信号Ｃ−ＳＣＡＮをＨ論理に立ち上げる。この出力信号Ｃ−ＳＣＡＮがＨ論理に立ち上がることにより、アドレススキャン手段ＳＣＡを構成するこの例では列アドレス発生器ＣＡＰが動作を開始する。
【００２９】
アドレススキャン手段ＳＣＡはこの実施例では列アドレスをスキャンする構成とした場合を示す。このためにアドレススキャン手段ＳＣＡは列アドレス発生ＣＡＰと、この列アドレス発生器ＣＡＰが出力する列アドレス信号と領域アドレス発生器ＴＡＰが出力する領域アドレスとを合成するアドレスフォーマッタＡＮＦ２と、このアドレスフォーマッタＡＮＦ２で合成したアドレス信号によりアクセスされて各列アドレス上の不良セル数を読み出す列アドレス不良セル数記憶メモリＣＦＣと、この列アドレス不良セル数記憶メモリＣＦＣから読み出される不良セル数が「０」が否かを監視するゼロ検出器ＺＯ３と、このゼロ検出器ＺＯ３が出力する検出信号を状態に応じて出力するか否かを制御するゲートＧ２，Ｇ４及びオアゲートＯＲ２と、列アドレス発生器ＣＡＰが出力する列アドレスが最終アドレスに変化したことを検出して桁上げ信号ＣＡＰ  ＭＡＸを出力するキャリセレクタＣＹ３とによって構成される。
【００３０】
コントローラＣＯＮが出力信号Ｃ−ＳＣＡＮを出力すると、列アドレス発生器ＣＡＰが動作を開始し、列アドレス不良セル数記憶メモリＣＦＣの読み出しが開始されると同時に不良解析メモリ１１８の読み出しが開始される。列アドレス不良セル数記憶メモリＣＦＣから読み出される不良セル数が「０」であればそのまま、列アドレス発生器ＣＡＰは出力するアドレス信号の値を＋１する動作を繰り返す。
【００３１】
ゼロ検出器ＺＯ３が「０」以外の値を検出し、かつ不良解析メモリ１１８の読み出しデータが不良セルを示す「１」の場合、このときゲートＧ４には出力信号Ｃ−ＳＣＡＮが入力されているため、このゲートＧ４を通じてＨ論理信号が出力され、このＨ論理信号がコントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ  Ａｄｄｒｅｓｓとして入力される。
【００３２】
コントローラＣＯＮは入力信号Ｃ−Ｆａｉｌ  Ａｄｄｒｅｓｓが入力されると、書き込み信号ＷＴを出力し、不良セルアドレス記憶器１２５に不良セルの位置を表す領域アドレスと行アドレス及び列アドレスを書き込む。
書き込みが終了すると、再び列アドレス発生器ＣＡＰがアドレスを＋１する動作を繰り返し、列アドレスの最終アドレスに達すると、出力信号Ｃ−ＳＣＡＮをＬ論理に立ち下げ、代わって出力信号Ｒ−ＳＥＡＲＣＨをＨ論理に復帰させ、行アドレスの不良セルの存在の有無を探索する不良ラインサーチ動作を再開させる。
【００３３】
図３に不良ラインサーチ手段ＳＥＡとアドレススキャン手段ＳＣＡの動作の様子を示す。行アドレスＲＯＷ方向に行アドレスを＋１ずつ増加させ不良セルの有無を探索する。図３に示す行アドレス不良セル数記憶メモリＲＦＣ及び列アドレス不良セル数記憶メモリＣＦＣ、不良セル総数記憶メモリＴＦＣに記憶されている不良セルの数は図１０で説明したマストリペア救済処理により取り除かれている状態を示す。
【００３４】
不良ラインサーチ手段ＳＥＡのサーチ動作により行アドレスがＲN1に達すると、この行アドレスＲN1には不良セルＦＣ１が存在するから、このアドレスＲN1で列アドレスＣＯＬ方向にアドレススキャン動作を実行する。アドレススキャン動作により列方向にアドレスを歩進させＣN1に達すると、ゼロ検出器ＺＯ３はメモリＣＦＣの出力が「０」でないことを表すＨ論理信号を出力する。このとき不良解析メモリの読み出しデータが「０」でなければＧ４の出力がＨとなり、このＨ論理信号をコントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ  Ａｄｄｒｅｓｓとして入力する。コントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ  Ａｄｄｒｅｓｓが入力されることにより書き込み信号ＷＴを出力するから、この不良セルの探索が記憶領域Ａで行われているとすると、不良アドレスメモリ１２５には図４に示すように不良セルが存在する領域アドレスＡと、行アドレスＲN1と列アドレスＣN1とが記憶される。
【００３５】
列アドレス発生器ＣＡＰが最終アドレスまで発生すると、その状態がキャリセレクタＣＹ３が検出し、桁上げ信号ＣＡＰ  ＭＡＸを出力する。桁上げ信号が入力されることによりコントローラＣＯＮは不良ラインサーチ手段ＳＥＡを再起動させ、不良ラインサーチ手段ＳＥＡにより不良セルの探索を繰り返し実行する。  不良ラインサーチが行アドレスＲN2に達すると、１個の不良セルＦＣ２の存在が検出される。これにより不良ラインサーチ手段ＳＥＡは動作を一時中断し、アドレススキャン手段ＳＣＡを起動させ、列アドレスＣN2を検出する。この検出した行アドレスＲN2と列アドレスＣN2を不良アドレスメモリ１２５に記憶させる。
【００３６】
記憶動作が終了するとアドレススキャン手段ＳＣＡは列アドレスの最終アドレスまでアドレススキャンを繰り返し、最終アドレスの読み出し後に不良ラインサーチ手段ＳＥＡに動作権を移し、不良ラインサーチ動作を実行させる。不良ラインサーチ動作が行アドレスの最終アドレスに達すると、この記憶領域２の不良救済解析が終了し、次の記憶領域２の不良救済解析が実行される。
【００３７】
上述の説明では不良ラインサーチ手段ＳＥＡを行アドレス上の不良セルを検出する構成とした場合を説明したが、列アドレス上の不良セルを検出して不良ラインサーチを実行するように設定することができる。その設定はコントローラＣＯＮに設ける設定手段に設定すればよい。列アドレス上の不良セルを検出して不良ラインサーチ手段ＳＥＡを構成した場合には、行アドレス上の不良セルの存在を検出する側の構成はアドレススキャン手段ＳＣＡを構成すこととなる。
【図面の簡単な説明】
【００３８】
【図１】この発明によるメモリの不良救済解析方法と、不良救済解析方法を適用した不良救済解析器のコントローラと被検査領域探索手段の部分の構成を説明するためのブロック図。
【図２】図１と同様の不良救済解析器の不良ラインサーチ手段と、アドレススキャン手段と不良セルアドレス記憶器の部分の構成を説明するためのブロック図。
【図３】この発明の不良救済解析方法を説明するための図。
【図４】図１及び図２に示した実施例の動作を説明するための図。
【図５】メモリ試験装置の概要を説明するためのブロック図。
【図６】被試験メモリの内部の構造を説明するための平面図。
【図７】図６に示した構造の一部を拡大して示した拡大平面図。
【図８】メモリの不良救済解析に必要な不良セルデータを説明するための図。
【図９】メモリの不良の形態の一つであるマストリペアを説明するための平面図。
【図１０】図９に示したマストリペアを救済処理した後の不良セルデータの様子を説明するための図。
【図１１】従来の欠点を説明するための図。
【符号の説明】
【００３９】
１          半導体チップ
２          記憶領域
ＢＬＳ          被解析領域探索手段
ＴＡＰ          領域アドレス発生器
ＺＯ１，ＺＯ２，ＺＯ３          ゼロ検出器
ＣＹ１，ＣＹ２，ＣＹ３          キャリセレクタ
ＳＥＡ          不良ラインサーチ手段
ＲＡＰ          行アドレス発生器
ＲＦＣ          行アドレス不良セル数記憶メモリ
ＳＣＡ          アドレススキャン手段
ＣＡＰ          列アドレス発生器
ＣＦＣ          列アドレス不良セル数記憶メモリ
ＣＯＮ          コントローラ
１１９          被試験メモリ
１２５          不良セルアドレス記憶器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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