(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
相互隣接に並んで配置される一対のビットラインと、
第１電圧を使用して動作する第１回路と、
所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時、前記ビットラインから前記第１回路を電気的に分離するための第２回路と、
前記第１回路と前記第２回路との間に連結され、前記第２電圧が前記ビットラインに供給される時、前記第２回路から前記第１回路を電気的に分離して前記ビットラインから前記第１回路に漏洩電流が流れることを防止する第３回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第２電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第２回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを含み、
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記所定の動作は、データ消去動作である
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記ビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含む
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１回路は、ページバッファである
ことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１回路は、ビットラインドライバ回路である
ことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１電圧は、電源電圧である
ことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第１および第２ＭＯＳトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタとを含む
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
不揮発性半導体メモリ装置において、
相互隣接して並んで配置される一対のビットラインと、
前記ビットラインに隣接に配置され、第１電圧を使用して動作する第１回路と、
前記ビットラインに隣接に配置され、第１電圧を使用して動作する第２回路と、
所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時、前記ビットラインから前記第１回路を電気的に分離するための第３回路と、
前記所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時、前記ビットラインから前記第２回路を電気的に分離するための第４回路と、
前記第１回路と前記第３回路との間に連結され、そして前記第２電圧が前記ビットラインに供給される時、前記第３回路から前記第１回路を電気的に分離して前記ビットラインから前記第１回路に漏洩電流が流れることを防止する第５回路と、
前記第２回路と前記第４回路との間に連結され、そして前記第２電圧が前記ビットラインに供給される時、前記第４回路から前記第２回路を電気的に分離して前記ビットラインから前記第２回路に漏洩電流が流れることを防止する第６回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第２電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第３回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを具備し、
前記第４回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第３および第４ＭＯＳトランジスタとを具備し、
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、
前記第３および第４ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
前記所定の動作は、データ消去動作である
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記ビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含む
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１回路は、ページバッファであり、
前記第２回路は、ビットラインドライバ回路である
ことを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記ページバッファと前記ビットラインドライバ回路は、前記ビットラインを中心にして各々離隔されて配置される
ことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第１電圧は、電源電圧である
ことを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１５】
第５回路は、前記第１および第２ＭＯＳトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタとを具備し、
第６回路は、前記第３および第４ＭＯＳトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第４ＭＯＳトランジスタとを具備する
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、前記第３および第４ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１７】
不揮発性半導体メモリ装置において、
相互隣接に並んで配置される複数のビットラインを有する第１グループのビットラインと、
相互隣接に並んで配置される複数のビットラインを有する第２グループのビットラインと、
第１電圧を使用して動作する第１回路と、
前記第１電圧を使用して動作する第２回路と、
所定の動作の間に前記第１電圧より高い第２電圧が前記第１グループのビットラインに供給される時に前記第１グループのビットラインから前記第１回路を電気的に分離するための第３回路と、
前記所定の動作の間に前記第２電圧が前記第２グループのビットラインに供給される時に前記第２グループのビットラインから前記第２回路を電気的に分離するための第４回路と、
前記第１回路と前記第３回路との間に連結され、そして前記第２電圧が前記第１グループのビットラインに供給される時、前記第３回路から前記第１回路を電気的に分離する第５回路と、
前記第２回路と前記第４回路との間に連結され、そして前記第２電圧が前記第２グループのビットラインに供給される時に前記第４回路から前記第２回路を電気的に分離する第６回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第２電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第３回路は、前記第１グループのビットラインに各々連結される電流通路と、データ消去動作の間に電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを具備し、
前記第４回路は、前記第２グループのビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第３および第４ＭＯＳトランジスタとを具備し、
前記第５回路は、前記第１および第２ＭＯＳトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧またはそれより低い低電圧が印加されるゲートを有する第５ＭＯＳトランジスタとを具備し、
前記第６回路は、前記第３および第４ＭＯＳトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第６ＭＯＳトランジスタとを具備し、
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記第１グループのビットライン間の間隔を最小化し、
前記第３および第４ＭＯＳトランジスタは、併置されず、相互交差配置されて前記第２グループのビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１８】
前記所定の動作は、データ消去動作である
ことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記第１グループのビットライン間の間隔を最小化し、前記第３および第４ＭＯＳトランジスタは、併置されず、相互交差配置されて前記第２グループのビットライン間の間隔を最小化する
ことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記第１乃至第４ＭＯＳトランジスタは、できる限り前記第１および第２グループのビットライン間の間隔を減らすように、互いにずらして配置される
ことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記第５および第６ＭＯＳトランジスタは、併置されず、相互交差配置される
ことを特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【請求項２２】
前記第１および第２グループのビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含む
ことを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２３】
前記第１および第２回路は、ページバッファである
ことを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記低電圧は、グラウンド電圧である
ことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置に関するものであり、さらに詳細にはビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
電気的に消去およびプログラムが可能な不揮発性半導体メモリ装置ＥＥＰＲＯＭは既に記録されているデータを電気的に消去して新しいデータをプログラムすることができる。特に、ＮＡＮＤフラッシュメモリはよく知られた他のタイプのＥＥＰＲＯＭよりさらに高い集積度を提供する。
【０００３】
ＮＡＮＤフラッシュメモリはセルストリング(cell strings)を含むセルアレイを有する。セルストリングは直列に連結された複数のメモリセルを有する。前記メモリセルはよく知られたように、バルクに形成されたソース及びドレインと、フローティングゲートと、コントロールゲートとで構成される。
【０００４】
前記ＮＡＮＤフラッシュメモリはＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｉｅｍ  ｔｕｎｎｅｌｉｎｇ）方式を利用してページ単位でプログラムされ、ブロック単位で消去される。
【０００５】
プログラム動作はメモリセルにデータ‘０’を書き込む動作である。すなわち、フローティングゲートに電子を注入させてスレッショルド電圧Ｖｔｈを高める動作である。プログラム動作はソースおよびドレインに低電圧（例えば、０Ｖ）を印加し、コントロールゲートに高電圧（通常１５Ｖ以上）を印加することによって行なわれる。
【０００６】
フローティングゲートとチャンネル領域との間の電圧差がＦ−Ｎトンネリングを引き起こす程度に十分に高い電界が形成されると、電子はチャンネル領域からフローティングゲートに流入され、その結果、メモリセルのスレッショルド電圧は増加する。スレッショルド電圧が増加したメモリセルは‘プログラムされたセル（ｐｒｏｇｒａｍｍｅｄ  ｃｅｌｌ）’または‘プログラムされた状態（ｐｒｏｇｒａｍｍｅｄ  ｓｔａｔｅ）’と呼ばれ、データ値‘０’を有する。
【０００７】
これに反して、消去動作はコントロールゲートにマイナスの電圧を印加し、バルクに高電圧を印加する。前記フローティングゲートおよび前記バルクの間の電圧差がＦ−Ｎトンネリングを引き起こす程度に至れば、電子はフローティングゲートからバルクへ移動する。電子がフローティングゲートからバルクにトンネリングされれば、前記メモリセルのスレッショルド電圧は低くなる。スレッショルド電圧が減少したメモリセルは‘消去されたセル（ｅｒａｓｅｄ  ｃｅｌｌ）’または‘消去された状態（ｅｒａｓｅｄ  ｓｔａｔｅ）’と呼ばれ、データ値‘１’を有する。
【０００８】
図１はよく知られたＮＡＮＤフラッシュメモリにおけるセルストリングの断面図を示す図面である。図１で、半導体基板Ｐ−ｓｕｂはＰ型シリコン半導体である。Ｐｐ−ｗｅｌｌ（Ｐｏｃｋｅｔ  ｐ−ｗｅｌｌ）がＰ−ｓｕｂの表面から一定の深さで形成されており、Ｎ−ｗｅｌｌによって囲まれている。Ｐｐ−ｗｅｌｌ内にはＮ型不純物でドーピングされた複数のｎ＋領域がチャンネル領域を挟んで互いに離間されている。
【０００９】
消去動作の時、バルクＰｐ−ｗｅｌｌには電源電圧に比べて非常に高い高電圧Ｖｅｒａｓｅが印加される。前記バルクに高電圧が印加されれば、前記高電圧はＰＮ接合順方向バイアスによってビットラインＢ／Ｌに印加される。一般的に、消去動作の時、バルク領域に印加される高電圧は例えば、約２０Ｖ程度である。したがって、前記ビットラインに連結されるトランジスタは前記高電圧に対して耐性を有する高電圧トランジスタではなければならない。また、前記高電圧は、電源電圧を使用して動作するページバッファやビットラインドライバなどのような低電圧回路に直接的に印加されてはいけない。
【００１０】
図２は従来の技術によるフラッシュメモリ装置の回路図である。図２と類似した図面が特許文献１に開示されている。
【００１１】
図２を参照すれば、フラッシュメモリ装置は、セルアレイ１０、第１高電圧回路２０、第２高電圧回路３０、および電源電圧を使用して動作するページバッファ４０とビットラインドライバ５０を含む。
【００１２】
前記セルアレイ１０は複数個のセルストリングからなる。図２では、説明の便宜上、４個のセルストリングのみを図示したが、これよりさらに多くの数のセルストリングが存在することは自明の事実である。ビットラインに連結されるセルストリングは、ストリング選択トランジスタ、グラウンド選択トランジスタ、および前記ストリング選択トランジスタとグラウンド選択トランジスタとの間に直列に連結されるメモリセルで構成される。ストリング選択トランジスタ、メモリセル、およびグラウンド選択トランジスタは、ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｎ、およびグラウンド選択ラインＧＳＬにそれぞれ連結される。前記ラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＧＳＬは行デコーダに電気的に連結される。前記ビットラインはページバッファ４０またはビットラインドライバ５０に連結される。
【００１３】
一方、ＮＡＮＤフラッシュメモリは、高集積化によってビットライン間のカップリングキャパシタンスが増加することにより、隣接したビットラインの間で誤動作が発生しやすくなる。特に、０Ｖにバイアスされたビットラインは、電源電圧Ｖｃｃにバイアスされた隣接したビットラインの電圧を落としてプログラム動作を不安定にしたり、または消去された状態でいなければならないメモリセルをプログラムすることがある。このような問題点を解決するために、遮蔽されたビットライン（ｓｈｉｅｌｄｅｄ  ｂｉｔ  ｌｉｎｅ）構造を採択した。この遮蔽されたビットライン構造によれば、選択トランジスタＮＭ１〜ＮＭ４、ｎｍ１〜ｎｍ４によって読み出し、またはプログラム動作の時、偶数番目のビットラインＢＬｅ０、ＢＬｅ１または奇数番目のビットラインＢＬｏ０、ＢＬｏ１のうちの一つが選択される。選択されたビットラインでは読み出しまたはプログラム動作が実行され、非選択されたビットラインは選択されたビットラインを遮蔽する役割を果たす。したがって、選択されたビットラインの間の影響は顕著に減少する。
【００１４】
しかし、遮蔽されたビットライン構造によれば、消去動作の時、ビットラインに印加された高電圧が低電圧領域で動作するページバッファやビットラインドライバに漏洩する問題が発生する。このような問題点は後述の図３と図４を通じて詳細に説明される。
【００１５】
続いて、図２を参照すれば、前記第１高電圧回路２０は高電圧トランジスタＮＭ１〜ＮＭ４で構成される。消去動作の時、前記高電圧トランジスタのゲートには０Ｖが印加される。これはビットラインの高電圧が低電圧領域であるノードｓｏ０、ｓｏ１に印加されないようにするためのである。しかし、レイアウト構造上、遮蔽されたビットライン間の間隔が狭い場合に、望ましくない漏洩電流が発生して低電圧領域に高電圧が印加されることもあり得る。
【００１６】
図３は第１高電圧回路２０のレイアウト図である。図３を参照すれば、前記第１高電圧回路２０は高電圧トランジスタＮＭ１〜ＮＭ４によって高電圧領域と低電圧領域に分けられる。消去動作の時、前記高電圧トランジスタのゲートには０Ｖが印加される。この時に、セルアレイ１０に連結されるビットラインＢＬｅ０、ＢＬｏ０、ＢＬｅ１、ＢＬｏ１は高電圧領域に属し、ノードｓｏ０、ｓｏ１に連結されるビットラインは低電圧領域に属する。
【００１７】
消去動作の時、高電圧トランジスタＮＭ１のソースＳ１に連結されるビットラインは低電圧領域に属し、高電圧トランジスタＮＭ２のドレインＤ２に連結されるビットラインは高電圧領域に属する。もし、高電圧領域であるＤＣコンタクトと低電圧領域であるビットライン間の間隔ａが狭ければ、製造工程中に、若干の位置合わせずれ(misalignment)が発生するか、マイクロブリッジなどの欠陥が発生すると、高電圧領域と低電圧領域との間にオキサイドブレークダウン現像や高電圧漏洩現像が発生する。このような現像は、高電圧領域と低電圧領域との間の距離が狭くなることによって両端間の電界が大きくなることに起因する。
【００１８】
また、高電圧トランジスタのゲート電圧が０Ｖであるので、ノードｓｏ０はフローティング状態であるが、カップリングキャパシタンスに比べてビットラインのセルフキャパシタンスが非常に大きいので、高電圧がカップリングされず、ページバッファ４０にあるＰＭＯＳトランジスタＰＭ１に漏洩電流が発生する。ビットラインと連結された前記ＰＭＯＳトランジスタのドレインｐ＋とバルクｎ−ｗｅｌｌとの間のＰＮ接合順方向バイアスによって漏洩された高電圧はバルク領域に抜け出る。上のようなメカニズムによって消去動作の時に望ましくない高電圧の減少をもたらす。消去動作の時、メモリセルのバルクに印加される高電圧の減少は製造歩留り(product yield)減少と信頼性低下の主な原因になる。
【００１９】
続いて、図２を参照すれば、前記第２高電圧回路３０は高電圧トランジスタｎｍ１〜ｎｍ４で構成される。消去動作の時、前記高電圧トランジスタのゲートには０Ｖが印加される。これはビットラインの高電圧が低電圧領域に印加されることを防止するためである。しかし、レイアウト構造上、遮蔽されたビットライン間の間隔が狭い場合に望ましくない漏洩電流が発生して低電圧領域に高電圧が印加されることもあり得る。
【００２０】
図４は第２高電圧回路のレイアウト図である。図４を参照すれば、前記高電圧回路３０は高電圧トランジスタｎｍ１〜ｎｍ４によって高電圧領域と低電圧領域に分けられる。消去動作の時、前記高電圧トランジスタのゲートには０Ｖが印加される。この時に、セルアレイ１０とＤＣコンタクトの間に連結されるビットラインＢＬｅ０、ＢＬｏ０、ＢＬｅ１、ＢＬｏ１は高電圧領域に属する。ノードＶＩＲＰＷＲに連結され、ＶＩＡコンタクトされたビットラインは低電圧領域に属する。
【００２１】
消去動作の時、高電圧領域であるＤＣコンタクトと低電圧領域であるビットライン間の距離（例えば、ｃ、ｄ）が狭ければ、製造工程中に若干の合わせずれが発生するか、マイクロブリッジなどの欠陥が発生すると、高電圧領域と低電圧領域との間にオキサイドブレークダウン現像や高電圧漏洩現像が発生する。このような現像は高電圧領域と低電圧領域との間の距離が狭くなることによって両端間の電界が大きくなることに起因する。
【００２２】
また、高電圧トランジスタのゲート電圧が０Ｖであるので、ノードＶＩＲＰＷＲはフローティング状態であるが、カップリングキャパシタンスに比べてビットラインのセルフキャパシタンスが非常に大きいので、高電圧がカップリングされず、ビットラインドライバ５０にあるＮＭＯＳトランジスタｐｍ１に漏洩電流が発生する。ビットラインと連結された前記ＰＭＯＳトランジスタのドレインｐ＋とバルクｎ−ｗｅｌｌの間のＰＮ接合順方向バイアスによって漏洩された高電圧はバルク領域に抜け出る。上のようなメカニズムによって消去動作の時に望ましくない高電圧の減少をもたらす。消去動作の時、メモリセルのバルクに印加される高電圧の減少は歩留りの減少と信頼性低下の主な原因になる。
【特許文献１】米国特許第６４８０４１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は上述の問題点を解決するために提案されたものであって、本発明の目的は消去動作の時に、ビットラインに印加された高電圧が電源電圧を使用して動作する低電圧回路に漏洩することを防止するための不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２４】
上述の技術的課題を達成するための本発明による不揮発性半導体メモリ装置は、相互隣接して並んで配置される一対のビットラインと、第１電圧を使用して動作する第１回路と、所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時に前記ビットラインから前記第１回路を選択的に電気的に分離するための第２回路と、前記第１回路と前記第２回路との間に連結され、そして前記第２電圧が前記ビットラインに供給される時、前記第２回路から前記第１回路を電気的に分離して前記ビットラインから前記第１回路に漏洩電流が流れることを防止する第３回路とを含むことを特徴とする。
【００２５】
この実施形態において、前記所定の動作は、データ消去動作であることを特徴とする。
【００２６】
この実施形態において、前記ビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含むことを特徴とする。
【００２７】
この実施形態において、前記第１回路は、ページバッファであることを特徴とする。
【００２８】
この実施形態において、前記第１回路は、ビットラインドライバ回路であることを特徴とする。
【００２９】
この実施形態において、前記第１電圧は、電源電圧であることを特徴とする。
【００３０】
この実施形態において、前記第２回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを含むことを特徴とする。
【００３１】
この実施形態において、前記第１および第２ＭＯＳトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタとを含むことを特徴とする。
【００３２】
この実施形態において、前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化することを特徴とする。
【００３３】
本発明による不揮発性半導体メモリ装置の他の一面は、相互隣接して並んで配置される一対のビットラインと、第１電圧を使用して動作する第１回路と、前記第１電圧を使用して動作する第２回路と、所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時に前記ビットラインから前記第１回路を選択的に電気的に分離するための第３回路と、前記所定の動作の間に前記第１電圧より高い第２電圧が前記ビットラインに供給される時に前記ビットラインから前記第２回路を選択的に電気的に分離するための第４回路と、前記第１回路と前記第３回路との間に連結され、そして前記第２電圧が前記ビットラインに供給される時に前記第３回路から前記第１回路を電気的に分離して前記ビットラインから前記第１回路に漏洩電流が流れることを防止する第５回路と、前記第２回路と前記第４回路との間に連結され、そして前記第２電圧が前記ビットラインに供給される時に前記第４回路から前記第２回路を電気的に分離して前記ビットラインから前記第２回路に漏洩電流が流れることを防止する第６回路とを含むことを特徴とする。
【００３４】
この実施形態において、前記所定の動作は、データ消去動作であることを特徴とする。
【００３５】
この実施形態において、前記ビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含むことを特徴とする。
【００３６】
この実施形態において、前記第１回路はページバッファであり、前記第２回路はビットラインドライバ回路であることを特徴とする。
【００３７】
この実施形態において、前記ページバッファと前記ビットラインドライバ回路は、前記ビットラインを中心にして各々離隔されて配置されることを特徴とする。
【００３８】
この実施形態において、前記第１電圧は、電源電圧であることを特徴とする。
【００３９】
この実施形態において、前記第３回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを具備し、前記第４回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第３および第４ＭＯＳトランジスタとを具備することを特徴とする。
【００４０】
この実施形態において、第５回路は、前記第１および第２ＭＯＳトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタとを具備し、第６回路は、前記第３および第４ＭＯＳトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第４ＭＯＳトランジスタとを具備することを特徴とする。
【００４１】
この実施形態において、前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、前記第３および第４ＭＯＳトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小することを特徴とする。
【００４２】
本発明による不揮発性半導体メモリ装置のまた他の一面は、相互隣接して並んで配置される複数のビットラインを有する第１グループのビットラインと、相互隣接して並んで配置される複数のビットラインを有する第２グループのビットラインと、前記第１グループのビットラインに隣接して配置され、そして第１電圧を使用して動作する第１回路と、前記第２グループのビットラインに隣接して配置され、そして前記第１電圧を使用して動作する第２回路と、所定の動作の間に前記第１電圧より高い第２電圧が前記第１グループのビットラインに供給される時に前記第１グループのビットラインから前記第１回路を選択的に電気的に分離するための第３回路と、前記所定の動作の間に前記第２電圧が前記第２グループのビットラインに供給される時に前記第２グループのビットラインから前記第２回路を選択的に電気的に分離するための第４回路と、前記第１回路と前記第３回路との間に連結され、そして前記第２電圧が前記第１グループのビットラインに供給される時に前記第３回路から前記第１回路を電気的に分離する第５回路と、前記第２回路と前記第４回路との間に連結され、そして前記第２電圧が前記第２グループのビットラインに供給される時に前記第４回路から前記第２回路を電気的に分離する第６回路とを含むことを特徴とする。
【００４３】
この実施形態において、前記所定の動作は、データ消去動作であることを特徴とする。
【００４４】
この実施形態において、前記第３回路は、前記第１グループのビットラインに各々連結される電流通路と、データ消去動作の間に電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタとを具備し、前記第４回路は、前記第２グループのビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第３および第４ＭＯＳトランジスタとを具備し、前記第５回路は、前記第１および第２ＭＯＳトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧またはそれより低い低電圧が印加されるゲートを有する第５ＭＯＳトランジスタとを具備し、前記第６回路は、前記第３および第４ＭＯＳトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第６ＭＯＳトランジスタとを具備することを特徴とする。
【００４５】
この実施形態において、前記第１および第２ＭＯＳトランジスタは、併置されず、相互交差配置されて前記第１グループのビットライン間の間隔を最小化し、前記第３および第４ＭＯＳトランジスタは併置されず、相互交差配置されて前記第２グループのビットライン間の間隔を最小化することを特徴とする。
【００４６】
この実施形態において、前記第１乃至第４ＭＯＳトランジスタは、できる限り前記第１および第２グループのビットライン間の間隔を減らすように並んでいなく配置されることを特徴とする。
【００４７】
この実施形態において、前記第５および第６ＭＯＳトランジスタは、併置されず、相互交差配置されることを特徴とする。
【００４８】
この実施形態において、前記第１および第２グループのビットラインに連結されるＮＡＮＤフラッシュメモリセルをさらに含むことを特徴とする。
【００４９】
この実施形態において、前記第１および第２回路は、ページバッファであることを特徴とする。
【００５０】
この実施形態において、前記低電圧は、グラウンド電圧であることを特徴とする。
【００５１】
本発明による不揮発性メモリ装置の低電圧領域を電気的に分離する方法は、ａ）不揮発性メモリ装置の高電圧領域に第１電圧を印加する段階と、ｂ）前記第１電圧の印加と同時に、所定の電圧領域にある第２電圧に応答して前記高電圧領域から前記不揮発性メモリ装置の低電圧領域を電気的に分離する段階とを含み、前記第１電圧は前記所定の電圧領域の上限値より高い電圧であることを特徴とする。
【００５２】
この実施形態において、前記ａ）段階は、前記不揮発性メモリ装置のメモリセルに貯蔵されたデータを消去する動作の間に、前記不揮発性メモリ装置のビットラインに前記第１電圧を印加する段階を含むことを特徴とする。
【００５３】
この実施形態において、前記所定の電圧領域の上限値は、前記不揮発性メモリ装置の電源電圧より高くないことを特徴とする。
【発明の効果】
【００５４】
本発明によれば、データ消去の時、ビットラインに印加された高電圧が漏洩されることを防止することができる。したがって、電源電圧を使用して動作するページバッファやビットラインドライバのような回路が高電圧の漏洩により破壊されることや、誤動作することを防止することができる。
【発明を実施するための最良の形態】
【００５５】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の望ましい実施形態を添付の図面を参照して説明する。
【００５６】
図５は本発明による不揮発性半導体メモリ装置の最も望ましい実施形態を示す回路図である。
【００５７】
図５を参照すれば、本発明による不揮発性半導体メモリ装置の第１実施形態は、ＮＡＮＤフラッシュメモリセルに連結され、相互隣接して並んで配置される第１および第２ビットライン（例えば、ＢＬｅ０、ＢＬｏ０）と、電源電圧Ｖｃｃを使用して動作するページバッファ４１０と、データ消去動作の間に、前記電源電圧Ｖｃｃより高い高電圧が前記ビットラインに供給される時、前記ビットラインから前記ページバッファ４１０を電気的に分離するための第１高電圧回路２１０と、前記ページバッファ４１０と前記第１高電圧回路２１０との間に連結され、前記高電圧が前記ビットラインに供給される時、前記第１高電圧回路２１０から前記ページバッファ４１０を電気的に分離して前記ビットラインから前記ページバッファ４１０に漏洩電流が流れることを防止する第２高電圧回路２５１を含む。
【００５８】
前記第１および第２ビットラインＢＬｅ０、ＢＬｏ０はＮＡＮＤフラッシュメモリセルに連結され、消去動作の時、電源電圧より高い高電圧（例えば、２０Ｖ）が印加される。図１で説明したように、消去動作の時、前記第１および第２ビットラインに印加される前記高電圧はメモリセルのバルクに印加される消去電圧がＰＮ接合順方向バイアスによって前記第１および第２ビットラインに印加される電圧である。
【００５９】
前記ページバッファ４１０はプログラムまたは読み出し動作の間に選択的に前記ビットラインに電気的に連結される。前記ページバッファ４１０は外部からローディングされたデータを一時的に貯蔵するか、メモリセルから感知されたデータを一時的に貯蔵するラッチと、プログラム動作の時に前記ラッチに貯蔵されたデータを前記メモリセルにプログラムし、読み出し動作の時、前記メモリセルに貯蔵されたデータを感知する手段とを含む。前記ページバッファ４１０は前記電源電圧を使用して動作する。したがって、前記ページバッファ４１０のノードｓｏ０電圧は前記電源電圧またはそれより小さい低電圧にならなければいけない。
【００６０】
前記第１および第２高電圧回路２１０、２５１は前記第１ビットラインＢＬｅ０および第２ビットラインＢＬｏ０と前記ページバッファ４１０との間に連結され、消去動作の時、前記ビットラインの高電圧が前記ページバッファ４１０に漏洩されることを防止する。前記高電圧回路２１０、２５１は前記ビットラインに印加される高電圧に対して耐性を有するトランジスタで構成される。
【００６１】
前記第１高電圧回路２１０は、データ消去動作の間に前記電源電圧Ｖｃｃより高い高電圧が前記ビットラインに供給される時に前記ビットラインから前記ページバッファ４１０を電気的に分離するための回路である。前記第１高電圧回路２１０は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２で構成される。
【００６２】
前記第２高電圧回路２５１は前記ページバッファ４１０と前記第１高電圧回路２１０との間に連結され、前記高電圧が前記ビットラインに供給される時に前記第１高電圧回路２１０から前記ページバッファ４１０を電気的に分離して前記ビットラインから前記ページバッファ４１０に漏洩電流が流れることを防止するための回路である。前記第２高電圧回路２５１は前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２の前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタＮＭ５で構成される。
【００６３】
前記トランジスタＮＭ１、ＮＭ２、ＮＭ５はドレインＤ、ソースＳ、およびゲートＧで構成され、高電圧に対して耐性を有するＮＭＯＳトランジスタである。ゲート−ソース電圧をＶＧＳとすれば、ソースＳの電圧はＶＧＳ−Ｖｔｈになる。ここで、Ｖｔｈは前記ＮＭＯＳトランジスタのスレッショルド電圧である。ＶＧＳ＞Ｖｔｈである時、前記ＮＭＯＳトランジスタがターンオンされる。しかし、ソースＳのレベルがＶＧＳ−Ｖｔｈ以上になれば、前記ＮＭＯＳトランジスタはターンオフされる。このようなＮＭＯＳトランジスタの動作特性をシャットオフ(shut-off)という。ゲートに高電圧Ｖｅｒａｓｅが印加されれば、トランジスタのシャットオフ特性によってソースＳはＶｅｒａｓｅ−Ｖｔｈの電圧レベルを有する。したがって、消去動作の時、前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２のゲートに高電圧Ｖｅｒａｓｅが印加されれば、トランジスタのシャットオフ特性によってノードＳＯＢＬＫ０の電圧レベルはＶｅｒａｓｅ−Ｖｔｈになる。
【００６４】
また、上述のシャットオフ特性によって、消去動作の時に前記第３ＭＯＳトランジスタＮＭ５のゲートに低電圧（例えば、Ｖｃｃ）が印加されれば、ノードｓｏ０の電圧レベルはＶｃｃ−Ｖｔｈになる。
【００６５】
図６は第１および第２高電圧回路に対するレイアウト図である。図６を参照すれば、前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２は併置されず、相互交差配置されて、前記ビットライン間の間隔を最小化する。前記第１および第２ＭＯＳトランジスタのゲートに高電圧が印加されれば、前記第１ＭＯＳトランジスタＮＭ１のソースＳ１に連結されるビットラインはシャットオフ特性によって高電圧Ｖｅｒａｓｅ−Ｖｔｈになり、前記第２ＭＯＳトランジスタＮＭ２のドレインＤ２に連結されるＤＣコンタクトは高電圧Ｖｅｒａｓｅになる。これら間の間隔ａが狭くても電圧レベルが類似して電界がほとんど発生されない。したがって、従来のように遮蔽されたビットライン構造を有しても、第１高電圧回路２１０で高電圧の漏洩現像は発生されない。前記第１および第２ＭＯＳトランジスタのソースに共通に連結されるノードＳＯＢＬＫ０は高電圧レベルＶｅｒａｓｅ−Ｖｔｈになる。
【００６６】
望ましい実施形態として、消去動作の時に前記第１および第２ＭＯＳトランジスタのゲートに印加される高電圧は前記第１および第２ビットラインに印加される高電圧と同一の電圧レベルであり、前記第３ＭＯＳトランジスタのゲートに印加される低電圧は電源電圧Ｖｃｃである。
【００６７】
上述のように、消去動作の時、第１および第２ＭＯＳトランジスタのゲートに高電圧を印加し、第３ＭＯＳトランジスタのゲートに低電圧を印加すれば、遮蔽されたビットラインの構造下で、ビットラインの間の間隔ａが狭くても前記ページバッファ４１０に高電圧が漏洩されない。したがって、高電圧の漏洩による前記ページバッファ内にあるトランジスタの破損や、消去電圧の減少による収率の減少または信頼性下落の問題は解決される。
【００６８】
続いて、図５を参照すれば、本発明による不揮発性半導体メモリ装置の第２実施形態は、ＮＡＮＤフラッシュメモリセルに連結され、相互隣接して並んで配置される第１および第２ビットライン（例えば、ＢＬｅ０、ＢＬｏ０）と、電源電圧Ｖｃｃを使用して動作するビットラインドライバ５００と、データ消去動作の間に、前記電源電圧Ｖｃｃより高い高電圧が前記ビットラインに供給される時に前記ビットラインから前記ビットラインドライバ５００を電気的に分離するための第３高電圧回路３１０と、前記ビットラインドライバ５００と前記第３高電圧回路３１０との間に連結され、前記高電圧が前記ビットラインに供給される時に前記第３高電圧回路３１０から前記ビットラインドライバ５００を電気的に分離して前記ビットラインから前記ビットラインドライバ５００に漏洩電流が流れることを防止する第４高電圧回路３５０とを含む。
【００６９】
前記ビットラインドライバ５００はプログラムまたは読み出し動作の間に選択的に前記ビットラインに電気的に連結される。前記ビットラインドライバ５００はＰＭＯＳトランジスタｐｍｌとＮＭＯＳトランジスタで構成される少なくとも一つのインバータを含み、電源電圧を使用して動作する。図５では説明の便宜のために一つのインバータのみを示した。実際には複数個のインバータが連結され得ることは自明の事実である。前記ビットラインドライバ５００はプログラム動作の時に前記第１または第２ビットラインをプリチャージし、プログラム終了の時に前記第１または第２ビットラインをディスチャージする。前記ビットラインドライバ５００は前記電源電圧より低い低電圧を使用して動作する。したがって、前記ビットラインドライバ５００のノードＶＩＲＰＷＲは常に電源電圧より小さくなければならない。
【００７０】
前記第３および第４高電圧回路３１０、３５０は前記第１ビットラインＢＬｅ０および第２ビットラインＢＬｏ０と前記ビットラインドライバ５００との間に連結され、消去動作の時に前記ビットラインの高電圧が前記ビットラインドライバ５００に漏洩されることを防止する。前記高電圧回路３１０、３５０は前記ビットラインに印加される高電圧に対して耐性を有するトランジスタで構成される。
【００７１】
前記第３高電圧回路３１０は、データ消去動作の間に前記電源電圧Ｖｃｃより高い高電圧が前記ビットラインに供給される時に前記ビットラインから前記ビットラインドライバ５００を電気的に分離するための回路である。前記第３高電圧回路３１０は前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタｎｍ１、ｎｍ２で構成される。
【００７２】
前記第４高電圧回路３５０は前記ビットラインドライバ５００と前記第３高電圧回路３１０との間に連結され、前記高電圧が前記ビットラインに供給される時に前記第３高電圧回路３１０から前記ビットラインドライバ５００を電気的に分離して前記ビットラインから前記ビットラインドライバ５００に漏洩電流が流れることを防止するための回路である。
【００７３】
前記第４高電圧回路３５０は前記第１および第２ＭＯＳトランジスタｎｍ１、ｎｍ２の前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第３ＭＯＳトランジスタｎｍ５で構成される。
前記トランジスタｎｍ１、ｎｍ２、ｎｍ５は、ドレインＤ、ソースＳ、およびゲートＧで構成され、高電圧に対し耐性を有するＮＭＯＳトランジスタである。ゲートに高電圧Ｖｅｒａｓｅが印加されれば、トランジスタのシャットオフ特性によってソースＳはＶｅｒａｅ−Ｖｔｈの電圧レベルを有する。したがって、消去動作の時に前記第１および第２ＭＯＳトランジスタｎｍ１、ｎｍ２のゲートに高電圧Ｖｅｒａｓｅが印加されれば、トランジスタのシャットオフ特性によって、ノードＳＯＢＬＫ０の電圧レベルＶｅｒａｓｅ−Ｖｔｈになる。
【００７４】
消去動作の時に前記第３ＭＯＳトランジスタｎｍ５のゲートに低電圧（例えば、Ｖｃｃ）が印加されれば、ノードＶＩＲＰＷＲの電圧レベルはＶｃｃ−Ｖｔｈになる。
【００７５】
図７は第３および第４高電圧回路に対するレイアウト図である。図７を参照すれば、前記第１および第２ＭＯＳトランジスタｎｍ１、ｎｍ２は併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する。
【００７６】
消去動作の時、前記第１および第２ＭＯＳトランジスタｎｍ１、ｎｍ２のゲートには高電圧が印加される。ＤＣコンタクトされたドレインｄ１はビットラインＢＬｅ０に連結され、フローティング状態にあり、ＤＣコンタクトされたドレインｄ２はビットラインＢＬｏ０に連結されている。ＶＩＡコンタクトされたソースｓはノードＳＯＢＬＫ３に連結されている。
【００７７】
前記第１ＭＯＳトランジスタｎｍ１のＤＣコンタクトされたドレインｄ１は高電圧Ｖｅｒａｓｅになり、前記第２ＭＯＳトランジスタＮＭ２のソースｓに連結されるビットラインは高電圧Ｖｅｒａｓｅ−Ｖｔｈになる。したがって、これら間の間隔ｃが狭くても電圧レベルが類似して電界がほとんど発生されない。したがって、従来のように遮蔽されたビットライン構造を有しても、高電圧回路３１０で高電圧の漏洩現像は発生されない。前記第１および第２ＭＯＳトランジスタのソースに共通に連結されるノードＳＯＢＬＫ３は高電圧レベルＶｅｒａｓｅ−Ｖｔｈになる。
【００７８】
望ましい実施形態として、消去動作の時に前記第１および第２ＭＯＳトランジスタのゲートに印加される高電圧は前記第１および第２ビットラインに印加される高電圧と同一の電圧レベルであり、前記第３ＭＯＳトランジスタのゲートに印加される低電圧は電源電圧Ｖｃｃである。
【００７９】
上述のように、消去動作の時、第１および第２ＭＯＳトランジスタのゲートに高電圧を印加し、第３ＭＯＳトランジスタのゲートに低電圧を印加すれば、遮蔽されたビットラインの構造下で、ビットラインの間の間隔ｃが狭くても前記ビットラインドライバ５００に高電圧が漏洩されない。したがって、高電圧の漏洩による前記ドライバ内にあるトランジスタの破損や、消去電圧の減少による収率の減少または信頼性下落の問題は解決される。
【００８０】
続いて、図５を参照すれば、本発明による不揮発性半導体メモリ装置の第３実施形態は、ＮＡＮＤフラッシュメモリセルに連結され、相互隣接して並んで配置される一対のビットライン（例えば、ＢＬｅ０、ＢＬｏ０）と、電源電圧を使用して動作するページバッファ４１０と、前記電源電圧を使用して動作するビットラインドライバ５００と、データ消去動作の間に前記電源電圧より高い高電圧が前記ビットラインに供給される時、前記ビットラインから前記ページバッファ４１０を電気的に分離するための第１高電圧回路２１０と、前記データ消去動作の間に前記高電圧が前記ビットラインに供給される時に前記ビットラインから前記ビットラインドライバ５００を電気的に分離するための第３高電圧回路３１０と、前記ページバッファ４１０と前記第１高電圧回路２１０との間に連結され、前記高電圧が前記ビットラインに供給される時、前記第１高電圧回路２１０から前記ページバッファ４１０を電気的に分離して前記ビットラインから前記ページバッファ４１０に漏洩電流が流れることを防止する第２高電圧回路２５１と、前記ビットラインドライバ５００と前記第３高電圧回路３１０との間に連結され、前記高電圧が前記ビットラインに供給される時、前記第３高電圧回路３００から前記ビットラインドライバ５００を電気的に分離して前記ビットラインから前記ビットラインドライバ５００に漏洩電流が流れることを防止する第４高電圧回路３５０とを含む。
【００８１】
図５で、前記ページバッファ４１０とビットラインドライバ５００は前記ビットラインを中心にして各々分離して配置されている。しかし、前記ビットラインドライバ５００は前記ビットラインと前記第１高電圧回路２１０との間に位置することもできることは自明の事実である。
【００８２】
前記第１高電圧回路２１０は前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有するＭＯＳトランジスタＮＭ１、ＮＭ２を具備する。前記ＭＯＳトランジスタＮＭ１、ＮＭ２は併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する。
【００８３】
前記第２高電圧回路２５１は、前記ＭＯＳトランジスタＮＭ１、ＮＭ２の前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有するＭＯＳトランジスタＮＭ５を具備する。
【００８４】
前記第３高電圧回路３１０は前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有するＭＯＳトランジスタｎｍ１、ｎｍ２を具備する。前記ＭＯＳトランジスタｎｍ１、ｎｍ２は併置されず、相互交差配置されて前記ビットライン間の間隔を最小化することを特徴とする。
【００８５】
第４高電圧回路３５０は前記ＭＯＳトランジスタｎｍ１、ｎｍ２の前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有するＭＯＳトランジスタｎｍ５を具備する。
【００８６】
第１および第２実施形態で説明したように、消去動作の時、ＭＯＳトランジスタＮＭ１、ＮＭ２、ｎｍ１、ｎｍ２のゲートに高電圧を印加し、ＭＯＳトランジスタＮＭ５、ｎｍ５のゲートに低電圧を印加すれば、遮蔽されたビットラインの構造下で、ビットラインの間の間隔が狭くても前記ページバッファ４００および前記ビットラインドライバ５００に高電圧が漏洩されない。したがって、高電圧の漏洩によるトランジスタの破損や、消去電圧の減少による歩留りの減少または信頼性低下の問題は解決される。
【００８７】
続いて図５を参照すれば、本発明による不揮発性半導体メモリ装置の第４実施形態は、ＮＡＮＤフラッシュメモリセルに連結され、そして相互隣接して並んで配置される複数のビットラインを有する第１グループのビットラインＢＬｅ０、ＢＬｏ０と、ＮＡＮＤフラッシュメモリセルに連結され、そして相互隣接して並んで配置される複数のビットラインを有する第２グループのビットラインＢＬｅ１、ＢＬｏ１と、前記第１グループのビットラインに隣接して配置され、そして電源電圧を使用して動作するページバッファ４１０と、前記第２グループのビットラインに隣接して配置され、そして電源電圧を使用して動作するページバッファ４２０と、データ消去動作の間に前記電源電圧より高い高電圧が前記第１グループのビットラインに供給される時、前記第１グループのビットラインから前記ページバッファ４１０を電気的に分離するための第１高電圧回路２１０と、前記データ消去動作の間に前記高電圧が前記第２グループのビットラインに供給される時、前記第２グループのビットラインから前記ページバッファ４２０を電気的に分離するための第２高電圧回路２２０と、前記ページバッファ４１０と前記第１高電圧回路２１０との間に連結され、そして前記高電圧が前記第１グループのビットラインに供給される時、前記第１高電圧回路２１０から前記ページバッファ４１０を電気的に分離する第３高電圧回路２５１と、そして前記ページバッファ４２０と前記第２高電圧回路２２０との間に連結され、そして前記高電圧が前記第２グループのビットラインに供給される時、前記第２高電圧回路２２０から前記ページバッファ４２０を電気的に分離する第４高電圧回路２５２とを含む。
【００８８】
ここで、前記第１高電圧回路２１０は前記第１グループのビットラインＢＬｅ０、ＢＬｏ０に各々連結される電流通路と、データ消去動作の間に高電圧が各々印加されるゲートを各々有する第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２とを具備する。前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２は併置されず、相互交差配置されて前記第１グループのビットライン間の間隔を最小化する。
【００８９】
前記第２高電圧回路２２０は前記第２グループのビットラインＢＬｅ１、ＢＬｏ１に各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第３および第４ＭＯＳトランジスタＮＭ３、ＮＭ４とを具備する。前記第３および第４ＭＯＳトランジスタＮＭ３、ＮＭ４は併置されず、相互交差配置されて前記第２グループのビットライン間の間隔を最小化する。
【００９０】
前記第１乃至第４ＭＯＳトランジスタは、図６に示したように、できる限り、前記第１および第２グループのビットライン間の間隔を減らすように、互いにずらして配置される。
前記第３高電圧回路２５１は前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２の前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧が印加されるゲートを有する第５ＭＯＳトランジスタＮＭ５とを具備する。
【００９１】
前記第４高電圧回路２５２は前記第３および第４ＭＯＳトランジスタＮＭ３、ＮＭ４の前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧が印加されるゲートを有する第６ＭＯＳトランジスタＮＭ６とを具備する。
【００９２】
データ消去動作の時、前記第１乃至第４ＭＯＳトランジスタのゲートに高電圧Ｖｅｒａｓｅが印加されれば、トランジスタのシャットオフ特性によってノードＳＯＢＬＫ０、ＳＯＢＬＫ１の電圧レベルはＶｅｒａｓｅ−Ｖｔｈになる。また、データ消去動作の時、前記第５および第６ＭＯＳトランジスタのゲートに電源電圧Ｖｃｃが印加されれば、ノードｓｏ０、ｓｏ１の電圧レベルはＶｃｃ−Ｖｔｈになる。
【００９３】
図６を参照すれば、前記第１高電圧回路２１０でＭＯＳトランジスタＮＭ１、ＮＭ２は併置されず、交差配置されている。前記トランジスタのゲートに高電圧Ｖｅｒａｓｅを印加すれば、前記第１ＭＯＳトランジスタＮＭ１のソースＳ１に連結されるビットラインは高電圧Ｖｅｒａｓｅ−Ｖｔｈになり、前記第２トランジスタＮＭ２のドレインＤ２に連結されるＤＣコンタクトは高電圧Ｖｅｒａｓｅになる。したがって、これら間の間隔ａが狭くても電界が発生されないので、高電圧の漏洩現像が発生されない。前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２のソースＳ１、Ｓ２に連結されるノードＳＯＢＬＫ０は高電圧レベルになる。
【００９４】
前記第２高電圧回路２２０の場合にも前記第１高電圧回路２１０と同一の原理によって第３および第４ＭＯＳトランジスタＮＭ３、ＮＭ４のソースＳ３、Ｓ４に連結されるノードＳＯＢＬＫ１は高電圧レベルになる。望ましい実施形態として、消去動作の時、前記第１乃至第４ＭＯＳトランジスタのゲートに印加される高電圧は第１および第２グループのビットライン対に印加される高電圧と同一の電圧レベルである。
【００９５】
続いて、図６を参照すれば、高電圧回路２５０で前記第５および第６ＭＯＳトランジスタＮＭ５、ＮＭ６は併置されず、相互交差配置される。前記第５ＭＯＳトランジスタＮＭ５のソースＳ５に連結されるビットラインは低電圧領域に属し、前記第６ＭＯＳトランジスタＮＭ６のドレインＤ６に連結されるＤＣコンタクトは高電圧領域に属する。したがって、これらの間（ａ＋ｂ）には以前のようなオキサイドブレークダウン現像や高電圧の漏洩現像などが発生し得る。
【００９６】
しかし、図６に示したように、高電圧回路２５０でビットラインの間の距離は、前記第１および第２ＭＯＳトランジスタＮＭ１、ＮＭ２または第３および第４ＭＯＳトランジスタＮＭ３、ＮＭ４の間の距離よりレイアウト構造上一ピッチｂだけ更に離れている。したがって、遮蔽されたビットライン構造を有するフラッシュメモリ装置において、以前のような高電圧の漏洩電流現像やオキサイドブレークダウン現像を大幅に減らすことができる。
【００９７】
上述のように、データ消去動作の時、第１乃至第４ＭＯＳトランジスタのゲートに高電圧を印加し、第５および第６ＭＯＳトランジスタのゲートに低電圧を印加すれば、遮蔽されたビットラインの構造下で、ビットラインの間の間隔ａが狭くても前記ページバッファ４００に高電圧が漏洩されることを大きく減らすことができる。したがって、高電圧の漏洩による前記ページバッファ内にあるトランジスタの破損や、消去電圧の減少による歩留りの減少または信頼性低下の問題は解決される。
【００９８】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲を逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に極限されて決めてはならず、上述の特許請求の範囲だけではなく、この発明の特許請求の範囲と均等な範囲によって決めるべきである。
【図面の簡単な説明】
【００９９】
【図１】セルアレイを構成するセルストリングの断面図である。
【図２】従来の技術による不揮発性半導体メモリ装置の回路図である。
【図３】図２のページバッファに連結される高電圧回路のレイアウト図である。
【図４】図２のドライバに連結される高電圧回路のレイアウト図である。
【図５】本発明による不揮発性半導体メモリ装置の回路図である。
【図６】図５のページバッファに連結される高電圧回路のレイアウト図である。
【図７】図５のドライバに連結される高電圧回路のレイアウト図である。
【符号の説明】
【０１００】
１００  セルアレイ
２００，２５０，３００，３５０  高電圧回路
４００  ページバッファ
５００  ビットラインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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