(57)【特許請求の範囲】
【請求項１】
電源端子に入力される電源電圧を分圧した分圧電圧を出力する分圧抵抗部と、
完全空乏型ＳＯＩ構造のＭＯＳトランジスタで構成されており、前記分圧電圧を検出した結果を出力する電圧検出部と、
少なくとも出力端子とＧＮＤ端子の間に完全空乏型ＳＯＩ構造のＮチャネル型ＭＯＳトランジスタを備え、前記電圧検出部の出力を前記電源電圧またはＧＮＤ電圧に変換した出力信号として前記出力端子に出力する出力部と、を備えた電圧検出回路であって、
前記電源電圧から生成した定電圧を出力ノードに出力する定電圧出力部と、
前記電源端子と前記電圧検出部との間に設けられ、ゲートに前記定電圧が入力される第１のディプレッション型Ｎチャネル型ＭＯＳトランジスタと、
前記出力端子と前記出力部の前記Ｎチャネル型ＭＯＳトランジスタの間に設けられ、ゲートに前記定電圧が入力される第２のディプレッション型Ｎチャネル型ＭＯＳトランジスタと、
を備えたことを特徴とする電圧検出回路。
【請求項２】
前記定電圧出力部は、ソースとゲートが前記出力ノードに接続された第３のディプレッション型Ｎチャネル型ＭＯＳトランジスタと、ドレインとゲートが前記出力ノードに接続され第１のＮチャネル型ＭＯＳトランジスタと、を前記電源端子と接地端子の間に直列に設けた、ことを特徴とする請求項１記載の電圧検出回路。
【請求項３】
請求項１または２記載の電圧検出回路を備えた、ことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ回路を有する電子機器に関するものであり、特に、低電圧動作が要求されるＣＭＯＳ回路を有する電子機器に関する。
【０００２】
【従来の技術】
図４に従来の電圧検出回路の概略回路図を示す。図４に示すように、従来の電圧検出回路は、主にPチャネル型ＭＯＳトランジスタ（以降ＰＭＯＳと略称する。）と、Nチャネル型ＭＯＳトランジスタ（以降ＮＭＯＳと略称する。）と、ソースとゲートの電位差が０Vでもドレイン電流が流れる構成のディプレッションタイプNチャネル型ＭＯＳトランジスタ（以降D型ＮＭＯＳと略称する。）と、抵抗とで構成されており、第１のＰＭＯＳ３０４は、ソースが電源端子１０１に、ドレインが自らのゲートとD型ＮＭＯＳ３０５のドレインと、第２のＰＭＯＳ３０６のゲートにそれぞれ接続され、D型ＮＭＯＳ３０５は、ソースが自らのゲートとＧＮＤ端子１０２に接続され、第２のＰＭＯＳ３０６は、ソースが電源端子１０１に、ドレインが第１のＮＭＯＳ３０７のドレインと第２のＮＭＯＳ３１１のゲートにそれぞれ接続され、第１のＮＭＯＳ３０７は、ソースがGND端子１０２に、ゲートが第１の抵抗１０９の第２電極と第２の抵抗１０８の第１の電極にそれぞれ接続され、第１の抵抗１０９の第１の電極は、電源端子１０１に接続され、第２の抵抗１０８の第２の電極は、ＧＮＤ端子１０２に接続され、出力抵抗１１０は、第１の電極が電源端子１０１に、第２の電極が出力端子１０３と第２のＮＭＯＳ３１１のドレインにそれぞれ接続され、第２のＮＭＯＳ３１１のソースがＧＮＤ端子１０２に接続された構成である。
【０００３】
また、電源端子１０１は、電池等の電力供給手段のプラス側端子が接続され、ＧＮＤ端子１０２は、前記電力供給手段のマイナス側端子が接続される構成である。
【０００４】
そして、上記構成の従来の電圧検出回路において、第１のＰＭＯＳ３０４と第２のＰＭＯＳ３０６とＤ型ＮＭＯＳ３０５と第１のＮＭＯＳ３０７とで構成される部分が電圧検出部、第１の抵抗１０９と第２の抵抗１０８で構成される部分がブリーダ抵抗部、出力抵抗１１０と出力端子１０３と第２のＮＭＯＳ３１１とで構成される部分が出力部である。また、前記ブリーダ抵抗部は、電源端子１０１の電圧を第１の抵抗１０９と第２の抵抗１０８とで分圧することで発生させた分圧電圧を出力し、前記電圧検出部は前記分圧電圧の電圧を検出することで、電源端子１０１の電圧を間接的に検出し、前記出力部は、前期電圧検出部の検出結果を出力端子１０３の電圧に反映させる構成である。
【０００５】
さらに、図２に電圧検出回路の電源端子１０１の電圧（以降電源電圧と略称する。）に対する出力端子１０３の電圧（以降出力電圧と略称する。）のグラフを示す。図２に示す太線と点線部分が上記した従来の電圧検出回路のグラフである。なお、太線と細線部分は、以降で述べる本発明の電圧検出回路のグラフである。図２からわかるように、出力電圧が電源電圧の状態から、電源電圧を低下させて行くと、所定の電源電圧を境に、出力電圧はＧＮＤ端子の電圧（以降ＧＮＤ電圧と略称する。）となることがわかる。しかし、本来出力電圧が、ＧＮＤ電圧まで低下した場合、さらに電源電圧を低下させても、出力電圧は、ＧＮＤ電圧を維持できるはずであるが、電源電圧がある電圧以下に達すると、出力電圧がＧＮＤ電圧よりも高くなってしまう現象が発生してしまうこともわかる。このような現象が起こる電源電圧の領域は、不定領域と呼ばれており、上記構成の従来の電圧検出回路が、電源電圧の低下により動作できなくなるのが原因である。また、前記従来の電圧検出回路は、０．６Ｖ程度の高い電源電圧から前記不定領域に入ってしまう。
【０００６】
【発明が解決しようとする課題】
上記従来の電圧検出回路で問題となるのは、上記従来の電圧検出回路と、前記電力供給手段の電力で駆動される負荷回路を有した電子機器において、前記負荷回路を上記従来の電圧検出回路の出力電圧を利用してリセットする場合である。
【０００７】
この場合、前記電池等の電力供給手段の電圧の低下とともに、前記負荷回路の電源電圧も低下するので、前記負荷回路の電源電圧が、所定の電圧以下となると、前記負荷回路は不安定動作することで、システム的、あるいは、ハード的に致命的ダメージを受ける問題が発生する。
【０００８】
この問題を防止するために、前記電力供給手段の電力が、前記負荷回路が不安定動作する電圧以下となった場合、前記従来の電圧検出回路は、出力電圧を電源電圧からＧＮＤ電圧に低下させることで、前記負荷回路をリセットし、さらに、前記電力供給手段の電力が、前記負荷回路が完全に動作できなくなる電圧以下になるまで、前記従来の電圧検出回路は、出力電圧をＧＮＤ電圧に維持し、前記負荷回路のリセットを持続させる必要がある。
【０００９】
ところが、上記従来の電圧検出回路は、前記不定領域に入る電源電圧が高い。従って、上記従来の電圧検出回路では、前記電力供給手段の電力が、前記負荷回路が完全に動作できなくなる電圧よりも高い電圧で前記不定領域に入ってしまう。このため、前記負荷回路が不安定動作する電源電圧で、前記負荷回路のリセットが解除されてしまうので、前記負荷回路はシステム的、あるいは、ハード的に致命的ダメージを受ける問題が防止できていなかった。また、この問題は、最近の前記負荷回路の低電圧動作化に伴い、前記負荷回路の不安定動作する電源電圧領域も低電圧化しているので、さらに深刻な問題となりつつある。
【００１０】
なお、前記従来の電圧検出回路では、上記問題の発生を防止するために、図４で示す各ＰＭＯＳと各ＮＭＯＳのしきい値電圧を低下することで、前記不定領域に入る電源電圧を下げる方法が採用される場合もあった。しかし、この場合、前記各ＰＭＯＳと前記各ＮＭＯＳのリーク電流が増大し、その結果、この方法を採用した前記従来の電圧検出回路の消費電流が増大してしまうと言った問題が発生していた。
【００１１】
つまり、上記内容をまとめると、前記従来の電圧検出回路は、上記したような問題を防止するために、消費電流の増大を防止しつつ、前記不定領域に入る電源電圧を低下させると言う課題があった。
【００１２】
なお、上記では電圧検出回路の課題について述べたが、この課題は、他の機能を有するＣＭＯＳ回路であっても、低電圧動作が要求される場合は、共通の課題であることは言うまでもない。
【００１３】
【課題を解決するための手段】
そこで、本発明の第１の手段では、所望の機能を有するＣＭＯ回路と、該ＣＭＯＳ回路を駆動する電力を供給する電力供給手段とで構成され、前記ＣＭＯＳ回路は、少なくとも内部のある回路が、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで構成されており、さらに、前記電力供給手段のプラス側端子と前記ある回路のプラス側電源端子の間に、ドレインの電圧がある電圧以上の場合は、ソース電圧を所望の電圧以下に抑え、ドレインの電圧がある電圧未満の場合は、ソースの電圧をドレインの電圧が同じとなるようなゲート電圧を与えたディプレッション型のＮチャネル型ＭＯＳトランジスタを有し、前記ある回路は、該ディプレッション型のＮチャネル型ＭＯＳトランジスタのドレインからソースへと供給される前記電力供給手段の電力で駆動される構成の電子機器とした。これにより、前記電力供給手段に供給する電力の電圧が高い物を採用でき、しかも、前記電力供給手段の電力の電圧が低下しても動作することが可能で、しかも、消費電力の少ない前記ＣＭＯＳ回路を有した電子機器が実現可能となる。
【００１４】
さらに、本発明の第２の手段では、前記ＣＭＯＳ回路は、前電力供給手段のプラス側端子の電圧を検出する機能を有する電圧検出回路であり、該電圧検出回路は、電圧検出結果を出力する出力端子と、前記電力供給手段のプラス側端子の電圧を分圧した分圧電圧を出力する分圧抵抗部と、前記分圧電圧を検出し、検出結果を出力信号に反映させる電圧検出部と、前記出力信号をゲートに受けた完全空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタを有し、該ＭＯＳトランジスタのドレイン電流を変動することで、前記出力端子の電圧を変動させる出力部とで構成されており、さらに、前記電圧検出部は、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで構成され、前記電力供給手段のプラス側端子と、前記電圧検出部のプラス側電源端子の間に、前記ディプレッション型のＮチャネル型ＭＯＳトランジスタを設け、前記電圧検出回路は、該ディプレッション型のＮチャネル型ＭＯＳトランジスタのドレインからソースへ供給される前記電力供給手段の電力を利用して駆動され、さらに、前記出力部の完全空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタのドレインと、前記出力端子端子の間にも、前記ディプレッション型のＮチャネル型ＭＯＳトランジスタを設け、該ディプレッション型のＮチャネル型ＭＯＳトランジスタのドレインとソース間に、前記完全空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタのドレイン電流が流れる構成の電子機器とした。これにより、前記電力供給手段に供給する電力の電圧が高い物を採用でき、しかも、前記電力供給手段の電力の電圧が低下しても、電圧検出結果が前記出力端子に反映されるだけでなく、消費電力も少ない前記電圧検出回路を有した電子機器が実現可能となる。
【００１５】
そしてさらに、本発明の第３の手段として、前記電子機器は、さらに、所望の機能を有した負荷回路を有し、該負荷回路は、前記電力供給手段の電力で駆動し、さらに、前記電力供給手段の電力の電圧がある電圧以下の場合、前記電圧検出回路の出力端子の電圧により、リセットされる構成とした。これにより、前記電力供給手段に供給する電力の電圧が高い物を採用でき、しかも、前記電力供給手段の電力の電圧が低下しても、電圧検出結果が前記出力端子に反映されるだけでなく、消費電力も少ない前記電圧検出回路と、前記電力供給手段の電力の電圧が低下しても、システム的、あるいは、ハード的に、致命的なダメージを受けることない前記負荷回路とを有する電子機器が実現可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の実施の形態に係わる電圧検出回路の概略回路図である。図４で示す従来の電圧検出回路は、各ＭＯＳトタンジスタが通常のバルク構造なのに対し、本発明の電圧検出回路は、サブスレッシュホールド特性がバルク構造のＭＯＳトランジスタよりも良い完全空乏型ＳＯＩ構造のＭＯＳトランジスタを採用した。従って、本発明の電圧検出回路で採用する完全空乏型ＳＯＩ構造のPチャネル型ＭＯＳトランジスタ（以降ＦＤＳＯＩＰＭＯＳと略称する。）と完全空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタ（以降ＦＤＳＯＩＮＭＯＳと略称する。）は、前記従来の電圧検出回路で採用したＰＭＯＳとＮＭＯＳと比べ、オフリーク電流は同じ程度であるが、しきい値電圧を低くすることが出来た。
【００１７】
なお、本発明の電圧検出回路では、前記従来の電圧検出回路で用いたＤ型ＮＭＯＳと同じ機能が必要な部分には、他のＭＯＳトランジスタが完全空乏型のＳＯＩ構造なので、同一のチップ上での構成し易さの点から完全空乏型ＳＯＩ構造のディプレッションタイプNチャネル型ＭＯＳトランジスタ（以降D型ＦＤＳＯＩＮＭＯＳと略称する。）を用いたが、Ｄ型ＮＭＯＳを用いても良い。
【００１８】
また、図４に示す従来の電圧検出回路と構成が異なる点は、新たに第３のＤ型ＦＤＳＯＩＮＭＯＳ１１２と第３のＦＤＳＯＩＮＭＯＳ１１４と第４のＦＤＳＯＩＮＭＯＳ１１３等で構成される定電圧出力回路を設けた点と、図４に示す電圧検出部を構成する第１のＰＭＯＳ３０４、第２のＰＭＯＳ３０６、Ｄ型ＮＭＯＳ３０５、そして、第１のＮＭＯＳ３０７を、図１に示すように、第１のＦＤＳＯＩＮＭＯＳ１０４、第２のＦＤＳＯＩＮＭＯＳ１０６、第１のＤ型ＦＤＳＯＩＮＭＯＳ１０５、そして、第１のＦＤＳＯＩＮＭＯＳ１０７にそれぞれ置き換えた点と、図４で示す出力部を構成する第２のＮＭＯＳ３１１を、図１に示す第２のＦＤＳＯＩＮＭＯＳ１１１に置き換えた点と、電圧検出部と電源端子１０１の間に、ドレインを電源端子１０１に、ソースを第１のＦＤＳＯＩＰＭＯＳ１０４と第２のＦＤＳＯＩＰＭＯＳ１０６のソースに、そして、ゲートを前記定電圧出力回路の出力に接続した第１のＤ型ＦＤＳＯＩＮＭＯＳ１１５を設けた点と、出力部の出力端子１０３と第２のＦＤＳＯＩＮＭＯＳ１１１の間に、ソースを第２のＦＤＳＯＩＮＭＯＳ１１１のドレインに、ドレインを出力端子に、そして、ゲートを前記定電圧出力回路の出力に接続した第２のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設けた点である。
【００１９】
さらに、前記定電圧出力回路は、第３のＤ型ＦＤＳＯＩＮＭＯＳ１１２は、ドレインが電源端子１０１、ソースが自らのゲートと第１のノード１１７とにそれぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１３は、ドレインが自らのゲートと第１のノード１１７とにそれぞれ接続され、第３のＦＤＳＯＩＮＭＯＳ１１４は、ソースがＧＮＤ端子１０２、ドレインが自らのゲートにそれぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１３のソースと第３のＦＤＳＯＩＮＭＯＳ１１４のドレイン間には、自らのゲートとドレインを接続した複数のＦＤＳＯＩＮＭＯＳが直列接続された構造であり、この直列接続された複数のＦＤＳＯＩＮＭＯＳの数で、前記定電圧出力回路が出力する定電圧の電圧値を調節することが可能である。なお、第１のノード１１７は、前記定電圧出力回路の出力であり、前記定電圧出力回路の各ＭＯＳトランジスタは、バルク構造でも良い。
【００２０】
先ず、上記構成の本発明の電圧検出回路の回路性能について説明する。
図２は、上記本発明の電圧検出回路の電源電圧に対する出力電圧のグラフを示したものである。太線部分と細線部分が本発明の電圧検出回路の電源電圧に対する出力電圧のグラフである。図２からわかるように、点線と太線で示す前期従来の電圧検出回路の電源電圧に対する出力電圧のグラフよりも低い電源電圧まで前記不定領域に入らないことがわかる。これは、図１に示すの前記電圧検出部の第１のＦＤＳＯＩＰＭＯＳ１０４と第２のＦＤＳＯＩＰＭＯＳ１０６と第１のＦＤＳＯＩＮＭＯＳ１０７のしきい値電圧と、同じく図１に示す前記出力部の第２のＦＤＳＯＩＮＭＯＳ１１１のしきい値電圧が低いためである。なお、図１で示す本発明の電圧検出回路の消費電流は、図４に示す従来の電圧検出回路よりも、前記定電圧出力回路の消費電流分増加はしたものの、前記電圧検出部と出力部消費電流は、同程度の消費電流とすることが出来た。これは、図１で示す各ＭＯＳトランジスタのリーク電流を、図４で示す各ＭＯＳトタンジスタのリーク電流と同じ程度に抑えることができたためである。
【００２１】
次に、上記本発明の電圧検出回路の回路的特徴について説明する。
図３は、上記本発明の電圧検出回路の電源電圧に対する第１のノード１１７と第２のノード１１８と第３のノード１１９の電圧を示したグラフである。なお、このグラフの電源電圧範囲は、上記本発明の電圧検出回路の出力端子が、電源電圧と等しくなる範囲である。
【００２２】
図３に示すように、どのノードもある電源電圧までは、電源電圧と同じ電圧であるが、電源電圧の上昇とともに、先ず、２Ｖ程度の電源電圧から太線と一点鎖線とで示す第１のノード１１７の電圧が、電源電圧が上昇してもほとんど上昇しなくなり、次に、２．５Ｖ程度の電源電圧から太線と二点鎖線で示す第２のノード１１８と第３のノード１１９の電圧がほとんど上昇しなくなる。このように、上記本発明の電圧検出回路は、第１のノード１１７と第２のノード１１８と第３のノード１１９をある電圧以上に上昇させない構成としてある。これは、図１で示す各ＦＤＳＯＩのＭＯＳトランジスタの各端子間電圧が３Ｖ程度になると、該各ＦＤＳＯＩのＭＯＳトランジスタにキンクやパンチスルーが発生したり、該各ＦＤＳＯＩのＭＯＳトランジスタの埋め込み酸化膜をゲート酸化膜とし、同じく該各ＦＤＳＯＩのＭＯＳトランジスタの共通支持基板をゲートとしたバックチャネルの悪影響が顕著となり、該各ＦＤＳＯＩのＭＯＳトランジスタで構成する回路が正常に動作できなくなったり、該各ＦＤＳＯＩのＭＯＳトランジスタが破壊してしまったりするのを防止するためである。
【００２３】
つまり、上記したような回路的特徴を有した上記本発明の電圧検出回路は、電源電圧が３Ｖ以上の場合でも、破壊したり誤動作したりしないので、電池容量の大きなＬｉ系の電池（電池電圧が３〜４Ｖ程度）等の供給する電力の電圧が高い電力供給手段で動作させることができるとともに、該電力供給手段の電力の電圧を検出することができる。
【００２４】
なお、上記本発明の電圧検出回路で用いた各ＦＤＳＯＩのＭＯＳトランジスタの共通支持基板は、第１のノード１１７、あるいは、第２のノード１１８と同じ電圧となる様に構成することで、各ＦＤＳＯＩＰＭＯＳでの前記バックチャネルによる悪影響はなくなるとともに、各ＦＤＳＯＩＮＭＯＳでの前記バックチャネルによる悪影響は軽減され、該共通支持基板をＧＮＤ電圧と同じ電圧となる様に構成とすることで、各ＦＤＳＯＩＮＭＯＳでの前記バックチャネルによる悪影響はなくなるとともに、各ＦＤＳＯＩＰＭＯＳでの前記バックチャネルによる悪影響は軽減されることは言うまでもない。
【００２５】
また、図３に示すように、第１のノード１１７と第２のノード１１８と第３のノード１１９の電圧は、ある電源電圧未満では、電源電圧と同じ電圧となる。これも上記本発明の電圧検出回路の回路的特徴である。特に重要なのは、第２のノード１１８の電圧が前記電圧検出部の最低動作電圧付近の場合に、第２のノード１１８の電圧は、最も高い電圧である電源電圧と同じ電圧となることである。なぜなら、電源電圧よりも第２のノード１１８の電圧が低下するほど、高い電源電圧で前記電源電圧検出部が動作できなくなってしまい、その結果、前記不定領域に入る電源電圧が高くなってしまうからである。つまり、前記不定領域に入る電源電圧を最も低い電圧とするために、上記本発明の電圧電圧検出回路では、前記電圧検出部と電源端子の間にゲートに前記定電圧出力回路からの定電圧が入力され、ドレインに電源端子１０１が接続され、ソースに前記電圧検出部の電源端子である第２のノード１１８が接続された第２のＤ型ＦＤＳＯＩＮＭＯＳ１１５を設けることで、電源電圧が高い場合は、前記電圧検出部の電源端子である第２のノード１１８に過度の電圧がかかることを防止するとともに、電源電圧が低い場合は、前記電圧検出部の電源端子である第２のノード１１８が、電源電圧と同じ電圧となるよう構成したのである。
【００２６】
なお、上記の場合以外に、第１のノード１１７の電圧が電源電圧よりも低下しすぎた場合も、第のノード１１８の電圧が電源電圧より低下してしまう。従って、上記本発明の電圧検出回路では、前記した構成の定電圧出力回路を採用し、その出力を第１のノード１１７とすることにより、電源電圧が低い場合は、第１のノード１１７と電源電圧が同じ電圧となるようにした。
【００２７】
また、上記したような電源電圧が高い場合ではノード電圧の上昇を防ぎ、電源電圧が低い場合ではノード電圧を電源電圧と同じにするよう機能する本発明の回路構成部分は、このような電圧となる必要があるノードを有する他のＣＭＯＳ回路にも応用できることは言うまでもない。特に、低電圧動作の性能はそのままに、最大動作電圧を向上させることを目標とするＣＭＯＳ回路において、該ＣＭＯＳ回路のプラス側電源端子の電圧制御に上記本発明の回路構成部分を応用することで、上記目標が達成された該ＣＭＯＳ回路が実現できるし、アナログ回路部分においては、該アナログ回路部のプラス側電源端子の電圧制御に上記本発明の回路構成部分を応用することで、ある電源電圧以上では電源電圧が変動してもアナログ特性の変動しない該アナログ回路部を実現することができる。
【００２８】
そしてさらに、図１で示すように、上記本発明の電圧検出回路は、出力電圧変動させるための第２のＦＤＳＯＩＮＭＯＳ１１１のドレインと、出力端子１０３との間にゲートに前記定電圧出力回路からの定電圧が入力され、ドレインに出力端子１０３が接続され、ソースに第２のＦＤＳＯＩＮＭＯＳ１１１のドレインが接続された第３のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設けることで、ある電源電圧以上では、出力電圧が電源電圧と同じ電圧となり、しかも、第２のＦＤＳＯＩＮＭＯＳのドレインに過度の電圧がかかるのを防止するとともに、前記ある電源電圧未満では、前記不定領域に入る電源電圧までは、出力電圧をＧＮＤ電圧とすることが出来るようにした。
【００２９】
なお、図１あるいは、図４に示す出力対抗１１０は、同じく図１あるいは図４で示す出力端子１０３と接続される前記負荷回路の端子が、抵抗でプルアップされている場合は必要ないことは言うまでもない。
【００３０】
上記してきたたように、本発明の電圧検出回路は、内部の各ＭＯＳトランジスタにＦＤＳＯＩのＭＯＳトランジスタを採用した構成と、電源電圧がＦＤＳＯＩのＭＯＳトランジスタの挙動がおかしくなる３Ｖ以上の電圧となっても、各ＦＤＳＯＩのＭＯＳトランジスタの各端子間の電圧を３Ｖ以下に抑え、しかも、電源電圧が低下した場合は、各ＦＤＳＯＩのＭＯＳトランジスタの各端子間の電圧を抑えることを行わない機能を有した構成とすることにより、前記本発明の電圧検出回路は、前記従来の電圧検出回路の課題として述べた、消費電流の増大を抑え、前記不定領域に入る電源電圧を下げると言う課題を解決することができるとともに、内蔵するＦＤＳＯＩのＭＯＳトランジスタの挙動がおかしくなる３Ｖ以上の電圧を供給する電力供給手段を採用しても、前記不定領域に入る電源電圧が低下する特徴を維持しながら、その他の特性については、前記従来の電圧検出回路と変わりない特性を有することが可能となる。
【００３１】
そしてさらに、上記のような特性を有する本発明の電圧検出回路の出力電圧を、前記本発明の電圧検出回路の電源端子に接続される電力供給手段が、電源端子に接続される負荷回路のリセット信号として利用することで、前記負荷回路の動作が完全に停止する停止電圧以下の電源電圧まで、リセット信号が維持できるので、前記負荷回路が、システム的、ハード的に致命的ダメージを受けるのを防止することが可能となる。
【００３２】
なお、上記では、本発明の電圧検出回路について述べたが、本発明を他の機能を有する回路であっても、低電圧動作が要求される場合は、共通の課題であることは言うまでもない。
【００３３】
【発明の効果】
本発明によれば、ある機能を果たす回路において、消費電流の増大を最小限に抑えつつ、最大動作電圧はそのままで、最低動作電圧を低下させることが出来る。
【００３４】
また、本発明を利用した電圧検出回路においては、従来の電圧検出回路と比べ、消費電流の増大を最小限に抑えつつ、最大動作電圧はそのままで、該電圧検出回路の出力信号が不定領域に入る電源電圧を低下させることが出来る。
【００３５】
そしてさらに、電池等の電力供給手段の電力で動作する演算処理回路等の負荷回路と、該負荷回路と同じ電力で動作する本発明を利用した電圧検出回路を設け、該電圧検出回路で、前記電力の電圧を検出し、前記電力の電圧がある電圧以下の場合、該前記電圧検出回路の出力信号にて前記負荷回路をリセットする構成の電子機器において、本発明を利用した電圧検出回路は、前記負荷回路が完全に動作できなくなる前記電力の電圧以下まで、前記負荷回路のリセットを維持することが出来るので、前記負荷回路がシステム的、あるいは、ハード的に、致命的なダメージを受けることを防止することが出来るとともに、前記電子機器の消費電流の増加は最小限に抑えることができ、しかも、前記電力の電圧を低下させる必要がないので、容量が大きい代わりに前記電力の電圧が高くなる電池が採用できるので、前記電子機器の動作時間の低下を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる電圧検出回路の概略回路図である。
【図２】本発明の電圧検出回路の電源電圧に対する出力電圧のグラフを示したものである。
【図３】本発明の電圧検出回路の電源電圧に対する第１のノードと第２のノードと第３のノードの電圧を示したグラフである。
【図４】従来の電圧検出回路の概略回路図である。
【符号の説明】
１０１    電源端子
１０２    ＧＮＤ端子
１０３    出力端子
１０４    第１のＦＤＳＯＩＰＭＯＳ
１０５    第１のＤ型ＦＤＳＯＩＮＭＯＳ
１０６    第２のＦＤＳＯＩＰＭＯＳ
１０７    第１のＦＤＳＯＩＮＭＯＳ
１０８    第２の抵抗
１０９    第１の抵抗
１１０    出力抵抗
１１１    第２のＦＤＳＯＩＮＭＯＳ
１１２    第３のＤ型ＦＤＳＯＩＮＭＯＳ
１１３    第４のＦＤＳＯＩＮＭＯＳ
１１４    第３のＦＤＳＯＩＮＭＯＳ
１１５    第２ＦＤＳＯＩＮＭＯＳ
１１６    第４のＦＤＳＯＩＮＭＯＳ
１１７    第１のノード
１１８    第２のノード
１１９    第３のノード
３０４    第１のＰＭＯＳ
３０５    第１のＤ型ＮＭＯＳ
３０６    第２のＰＭＯＳ
３０７    第１のＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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