(57)【特許請求の範囲】
【請求項１】
半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、
前記半導体デバイスの複数の配線の位置を所定の座標系で該配線の輪郭矩形図形として特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、並びに、前記半導体デバイスの短絡する複数の配線の組合せ、およびセル接触数毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶部と、
前記座標系における仮想的な異物座標をランダムに生成し、当該異物座標から前記複数の各配線までの最短距離を、最も近い配線から順に所定検出図形数の配線まで測定して、前記記憶部へ各異物座標毎の最短距離の順列を記憶するシミュレーション部と、
前記記憶部に記憶された各異物座標毎の最短距離の順列情報を読み出し、前記最短距離を半径とする円を前記各異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により短絡不良を起こす候補となる配線の組合せを特定し、前記特定された配線の組合せ毎に、前記最短距離を半径とする円を異物サイズとして、それぞれの配線のセル接触数の加算値を算出して、前記セル接触数の加算値が同じ配線の組合せ毎に、異物サイズ毎に不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線の組合せ毎の歩留まり又は不良率を算出し、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、
を備えることを特徴とするシミュレーション装置。
【請求項２】
請求項１に記載のシミュレーション装置であって、
前記予測解析部は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体
デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線の組合せ毎の歩留まり又は不良率を算出すること、
を特徴とするシミュレーション装置。
【請求項３】
半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶部と、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を各々測定するシミュレーション部と、
前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線毎及び前記組合せ毎の歩留まり又は不良率を算出し、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、
を備えることを特徴とするシミュレーション装置。
【請求項４】
請求項３に記載のシミュレーション装置であって、
前記予測解析部は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線毎及び前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーション装置。
【請求項５】
請求項３に記載のシミュレーション装置であって、
前記予測解析部は、前記最短距離を半径とする円を前記異物座標に設置した際に、前記円が前記配線の対向する複数の辺に接触する場合に、前記円が前記配線を断線するものと判断すること、
を特徴とするシミュレーション装置。
【請求項６】
請求項１乃至５の何れか一項に記載のシミュレーション装置であって、
前記致命率は、前記最短距離を半径とする異物毎に前記致命確率及び前記発生確率を乗算することにより算出すること、
を特徴とするシミュレーション装置
【請求項７】
コンピュータを、
前記半導体デバイスの複数の配線の位置を所定の座標系で該配線の輪郭矩形図形として特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、並びに、前記半導体デバイスの短絡する複数の配線の組合せ、およびセル接触数毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶手段、
前記座標系における仮想的な異物座標をランダムに生成し、当該異物座標から前記複数の各配線までの最短距離を、最も近い配線から順に所定検出図形数の配線まで測定して、前記記憶部へ各異物座標毎の最短距離の順列を記憶するシミュレーション手段、
前記記憶部に記憶された各異物座標毎の最短距離の順列情報を読み出し、前記最短距離を半径とする円を前記各異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により短絡不良を起こす候補となる配線の組合せを特定し、前記特定された配線の組合せ毎に、前記最短距離を半径とする円を異物サイズとして、それぞれの配線のセル接触数の加算値を算出して、前記セル接触数の加算値が同じ配線の組合せ毎に、異物サイズ毎に不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線の組合せ毎の歩留まり又は不良率を算出し、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析手段、
として機能させるためのシミュレーションプログラム。
【請求項８】
請求項７に記載のシミュレーションプログラムであって、
前記予測解析手段は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線の組合せ毎の歩留まり又は不良率を算出すること、
を特徴とするシミュレーションプログラム。
【請求項９】
コンピュータを、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶手段、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を複数測定するシミュレーション手段、
前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線毎及び前記組合せ毎の歩留まり又は不良率を算出し、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析手段、
として機能させるためのシミュレーションプログラム。
【請求項１０】
請求項９に記載のシミュレーションプログラムであって、
前記予測解析手段は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線毎及び前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーションプログラム。
【請求項１１】
請求項９に記載のシミュレーションプログラムであって、
前記予測解析部は、前記最短距離を半径とする円を前記異物座標に設置した際に、前記円が前記配線の対向する複数の辺に接触する場合に、前記円が前記配線を断線するものと判断すること、
を特徴とするシミュレーションプログラム。
【請求項１２】
請求項７乃至１１の何れか一項に記載のシミュレーションプログラムであって、
前記致命率は、前記最短距離を半径とする異物毎に前記致命確率及び前記発生確率を乗算することにより算出すること、
を特徴とするシミュレーションプログラム。
【請求項１３】
前記半導体デバイスの複数の配線の位置を所定の座標系で該配線の輪郭矩形図形として特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、並びに、前記半導体デバイスの短絡する複数の配線の組合せ、およびセル接触数毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶部と、演算部と、を備えるシミュレーション装置におけるシミュレーション方法であって、
前記演算部が、前記座標系における仮想的な異物座標をランダムに生成し、当該異物座標から前記複数の各配線までの最短距離を、最も近い配線から順に所定検出図形数の配線まで複数測定して、前記記憶部へ各異物座標毎の最短距離の順列を記憶する測定過程と、
前記演算部が、前記記憶部に記憶された各異物座標毎の最短距離の順列情報を読み出し、前記最短距離を半径とする円を前記各異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により短絡不良を起こす候補となる配線の組合せを特定し、前記特定された配線の組合せ毎に、前記最短距離を半径とする円を異物サイズとして、それぞれの配線のセル接触数の加算値を算出して、前記セル接触数の加算値が同じ配線の組合せ毎に、異物サイズ毎に不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線の組合せ毎の歩留まり又は不良率を算出する予測過程と、
前記演算部が、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する集計過程と、
を備えることを特徴とするシミュレーション方法。
【請求項１４】
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶部と、演算部と、を備えるシミュレーション装置におけるシミュレーション方法であって、
前記演算部が、前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を複数測定する測定過程と、
前記演算部が、前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出する予測過程と、
前記演算部が、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する集計過程と、
を備えることを特徴とするシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスのフェイルビットモード（不良モード）別の歩留まり又は不良率を予測する技術、および、半導体デバイスのフェイルビットモードから、不良の原因となる欠陥候補を特定する技術に関する。
【背景技術】
【０００２】
半導体デバイスの歩留まりを予測するための技術としてＣＡＡ（Critical Area Analysis）によるシミュレーションが従来から行われている。
【０００３】
このＣＡＡによるシミュレーションの方法としては、配線幅拡張法（ジオメトリ法）、モンテカルロ法及び距離測定法がある。
【０００４】
ここで、距離測定法の従来技術としては、特許文献１に記載された半導体デバイスの歩留まり予測システムがある。
【０００５】
また、半導体デバイスの不良率をフェイルビットモード別に算出する従来技術として特許文献２に記載された半導体デバイスの歩留まり予測システムがある。
【０００６】
【特許文献１】特開２００３−１７５４１号公報
【特許文献２】特開２００２−１００５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載された距離測定法は、ある座標から異なる二つの配線に接続する最短距離を測定する方法であるため、三つ以上の配線間の短絡により引き起こされるフェイルビットモードにおける歩留まり又は不良率を算出することができず、また、断線不良により引き起こされるフェイルビットモードにおける歩留まり又は不良率を算出することができなかったため、フェイルビットモード毎に歩留まり又は不良率を算出することはできなかった。
【０００８】
また、特許文献２に記載された歩留まり予測システムでは、フェイルビットモード別に半導体デバイスの歩留まり又は不良率を予測することはできるが、フェイルビットモード別に原因となる欠陥候補を特定することは行われていなかった。
【０００９】
そこで、本発明の第一の目的は、距離測定法を用いてフェイルビットモード別の歩留まり又は不良率を算出する技術を提供することにある。
【００１０】
また、本発明の第二の目的は、半導体デバイスのフェイルビットモード別に原因となる欠陥候補を特定する技術を提供することにある。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明は、半導体デバイスの設計レイアウトデータにおいて、ランダムに抽出された異物座標から予め定められた数の配線に接触する最短距離を各々測定し、各々の最短距離を半径とする異物の致命確率及び発生確率から、当該異物に接触する配線の組合せ毎に致命率を算出して、当該組合せ毎の歩留まり又は不良率を予測し、フェイルビットモード毎に集計する。
【００１２】
例えば、本発明は、半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、前記半導体デバイスの複数の配線の位置を所定の座標系で該配線の輪郭矩形図形として特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、並びに、前記半導体デバイスの短絡する複数の配線の組合せ、およびセル接触数毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶部と、
前記座標系における仮想的な異物座標をランダムに生成し、当該異物座標から前記複数の各配線までの最短距離を、最も近い配線から順に所定検出図形数の配線まで測定して、前記記憶部へ各異物座標毎の最短距離の順列を記憶するシミュレーション部と、
前記記憶部に記憶された各異物座標毎の最短距離の順列情報を読み出し、前記最短距離を半径とする円を前記各異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により短絡不良を起こす候補となる配線の組合せを特定し、前記特定された配線の組合せ毎に、前記最短距離を半径とする円を異物サイズとして、それぞれの配線のセル接触数の加算値を算出して、前記セル接触数の加算値が同じ配線の組合せ毎に、異物サイズ毎に不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線の組合せ毎の歩留まり又は不良率を算出し、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、を備えることを特徴とする。
【００１３】
また、本発明は、半導体デバイスの設計レイアウトデータにおいて、ランダムに抽出された異物座標から予め定められた数の配線を通過するまでの最短距離を各々測定し、各々の最短距離を半径とする異物の致命確率及び発生確率から、当該異物により断線する配線毎及び当該異物により断線する配線の組合せ毎に致命率を算出して、当該配線毎及び当該組合せ毎の歩留まり又は不良率を予測し、フェイルビットモード毎に集計する。
【００１４】
例えば、本発明は、半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶部と、前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を各々測定するシミュレーション部と、前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線毎及び前記組合せ毎の歩留まり又は不良率を算出し、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、を備えることを特徴とする。
【発明の効果】
【００１７】
以上のように、本発明によれば、半導体デバイスの設計レイアウトデータにおいて、ランダムに抽出された異物座標から予め定められた数の配線（または、予め定められた距離内にある配線）に接触する最短距離を各々測定して歩留まりを予測し、フェイルビットモード毎に集計しているため、距離測定法においても三つ以上の配線間の短絡により引き起こされるフェイルビットモードにおける歩留まり又は不良率を算出することができる。
【００１８】
また、本発明によれば、半導体デバイスの設計レイアウトデータにおいて、ランダムに抽出された異物座標から予め定められた数の配線（または、予め定められた距離内にある配線）を通過するまでの最短距離を各々測定して歩留まりを予測し、フェイルビットモード毎に集計しているため、距離測定法においても断線不良の場合のフェイルビットモードにおける歩留まり又は不良率を算出することができる。
【００１９】
さらに、本発明によれば、半導体デバイスにおいて発生した欠陥の欠陥位置及び欠陥サイズに対応する異物を、その半導体デバイスの設計レイアウトデータに仮想的に投下して、短絡又は断線を引き起こす異物の欠陥位置をフェイルビットモード毎に集計しているため、フェイルビットモード毎にその原因となる欠陥位置を特定することができ、例えば、ＳＥＭ（Scanning Electron Microscope）等で異物を観察する際に、不良モード毎にサンプリングを行うことができるようになる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の一実施形態であるシミュレーション装置１００の概略図である。
【００２１】
図示するように、本実施形態に係るシミュレーション装置１００は、記憶部１１０と、演算部１２０と、表示部１３０と、入力部１４０と、を備えている。
【００２２】
記憶部１１０には、レイアウトデータ記憶領域１１１と、設計付帯情報記憶領域１１２と、欠陥検査結果記憶領域１１３と、実績フェイルビット解析結果記憶領域１１４と、対応表記憶領域１１５と、第一のシミュレーション結果記憶領域１１６と、第二のシミュレーション結果記憶領域１１７と、予測・解析結果記憶領域１１８と、を備えている。
【００２３】
レイアウトデータ記憶領域１１１には、図２に示されているように、半導体メモリデバイスの設計レイアウトデータ１１１ａが記憶されている。ここで、半導体メモリデバイスは、一ビットの情報を記憶するセルと呼ばれる最小単位のレイアウトが縦横規則的に配列された繰り返し構成となっている。
【００２４】
なお、本実施形態では半導体メモリデバイスの設計レイアウトデータ１１１ａを使用しているが、このような態様に限定されず、システムＬＳＩ（Large Scale Integration）等のその他の半導体デバイスの設計レイアウトデータを用いることもできる。
【００２５】
この半導体デバイスの設計レイアウトデータ１１１ａには、少なくとも半導体メモリデバイスを形成する配線を表す図形の位置、形状に関する情報が予め定められた座標系において特定されている。
【００２６】
設計付帯情報記憶領域１１２には、後述する第一のシミュレーション実施部１２１及び第二のシミュレーション実施部１２２においてシミュレーションを行うために必要な、少なくとも、同電位判定・配線定義領域、シミュレーション領域、セル最小単位、セル番号、セル接触数、配線定義、同電位定義、シミュレーション座標数、検出図形数、データ間隔、発生確率、最小欠陥寸法、欠陥分布指数、チップ面積及びラインの欠陥密度についての情報が、シミュレーション毎及び設計レイアウトデータ毎に記憶される。なお、これらのデータについては、シミュレーション装置１００のオペレータにより直接入力又は入力されたデータから演算されて設計付帯情報記憶領域１１２に記憶される。
【００２７】
ここで、同電位判定・配線定義領域に関する情報については、例えば、図２に示されているような設計レイアウトデータ１１１ａを後述する表示部１３０に表示して、マウスやキーボードといった入力部１４０で、オペレータが対角の二点を特定することにより、その領域が設計付帯情報記憶領域１１２に記憶される。
【００２８】
なお、同電位判定・配線定義領域は、後述する第１のシミュレーション実施部１２１及び第二のシミュレーション実施部１２２においてシミュレーションを行う際に、異物に接触する図形を検索する最大範囲であり、図２においては、領域１１１ｂにより示されている。
【００２９】
ここで、同電位判定・配線定義領域を、後述するシミュレーション領域と同じ又は小さな領域にしてしまうと、後述する第一のシミュレーション実施部１２１においてシミュレーションを行う際に、異物が接触する図形に配線名や同電位の定義がなされていない事態が生じ、正確なシミュレーションを行うことができないため、この同電位判定・配線定義領域は、後述するシミュレーション範囲が含まれるように設定する。
【００３０】
シミュレーション領域に関する情報についても、例えば、図２に示されているような設計レイアウトデータ１１１ａを後述する表示部１３０に表示して、マウスやキーボードといった入力部１４０で、オペレータが対角の二点を特定することにより、設計付帯情報記憶領域１１２に記憶される。
【００３１】
なお、シミュレーション領域は、後述する第一のシミュレーション実施部１２１においてシミュレーションを行う際に仮想的な異物を投下する座標を選択する範囲であって、本実施形態のように、半導体メモリデバイスのシミュレーションを行う場合には、シミュレーション領域として、一ビットの情報を記憶するセルといわれる最小単位が連続して形成されているため、このセルをシミュレーション領域とするのが一般的であるが、この限りではない。
【００３２】
ここで、図２においては、領域１１１ｃに示される領域がシミュレーション領域となる。
【００３３】
セル最小単位に関する情報についても、例えば、図３に示されているように、少なくとも同電位判定・配線定義領域を後述する表示部１３０に表示して、マウスやキーボードといった入力部１４０を介して、オペレータが対角の二点を特定することにより、これらの情報がセル最小単位に関する情報として設計付帯情報記憶領域１１２に記憶される。
【００３４】
なお、一つの配線が複数のセルに跨って機能する場合には、そのような配線に対応する図形については、跨るセルの境界線がその図形の中を通るように対角の二点を特定する。
【００３５】
ここで、図３においては、塗りつぶし模様の異なる領域が各々セル最小単位となる。
【００３６】
セル最小単位に関する情報がオペレータにより特定されることにより、特定された各々のセル最小単位毎にユニークなセル番号が第一のシミュレーション実施部１２１で付加されて、セル番号として設計付帯情報記憶領域１１２に記憶される。
【００３７】
また、セル最小単位に関する情報がオペレータにより特定されることにより、同電位判定・配線定義領域に含まれる各々の図形についてセル接触数が第一のシミュレーション実施部１２１で算出され、このセル接触数に関する情報が後述する配線定義に関する情報に対応して設計付帯情報記憶領域１１２に記憶される。
【００３８】
ここで、セル接触数は、一つの配線が、複数のセルに跨って機能する場合に、その跨っているセルの個数のことをいう。
【００３９】
配線定義に関する情報についても、例えば、図３に示されているように、少なくとも、同電位判定・配線定義領域を後述する表示部１３０に表示して、マウスやキーボードといった入力部１４０で、配線名を特定する図形をオペレータが選択（例えば、図形内の領域をマウス等で選択）し、選択した配線の名称及びＩＤをキーボード等の入力部１４０で入力することにより、設計付帯情報記憶領域１１２に記憶される。
【００４０】
また、同電位定義に関する情報は、同電位判定・配線定義領域に含まれる配線同士が同じ電位となっており、短絡不良の生じないものを設計データ等から特定し、特定された配線同士が同電位であることを特定する情報を設計付帯情報記憶領域１１２に記憶する。なお、この同電位定義に関する情報については、公知の方法で取得すればよい。
【００４１】
シミュレーション座標数に関する情報については、後述する第一のシミュレーション実施部１２１でシミュレーションを行う際に（同電位定義に関する情報を取得する際に）、仮想異物を投下する異物座標を生成する数が公知の方法で自動的に算出され設計付帯情報記憶領域１１２に記憶される。
【００４２】
検出図形数に関する情報についても、後述する第一のシミュレーション実施部１２１でシミュレーションを行う際に（同電位定義に関する情報を取得する際に）、仮想異物を投下する異物座標から最短距離を算出する図形の数（シミュレーション領域において同電位ではない図形の数）が算出され、算出された数字が設計付帯情報記憶領域１１２に記憶される。
【００４３】
データ間隔に関する情報は、後述するフェイルビットモード別予測解析部１２３又はレビュー対象欠陥サンプリング部１２４において異物数（欠陥数）を集計する際の異物サイズの間隔を特定する情報である。
【００４４】
発生確率に関する情報は、半導体デバイスメモリの製造工程における過去の実績から算出される異物サイズ毎の異物の発生確率を特定する情報である。
【００４５】
最小欠陥寸法に関する情報は、後述するフェイルビットモード別予測解析部１２３又はレビュー対象欠陥サンプリング部１２４において異物数（欠陥数）を集計する際の最小異物（欠陥）サイズを特定する情報である。
【００４６】
欠陥分布指数に関する情報は、製造ラインの清浄度により定まる変数で、例えば、製造ラインの異物検査装置や外観検査装置により実測した検査結果やＴＥＧ（Test Element Group）の検査結果等に基づき予め定めておき、本実施形態では、入力部１４０を介してオペレータが入力し、設計付帯情報記憶領域１１２に記憶される。
【００４７】
チップ面積に関する情報は、歩留まりを算出するチップの面積を特定する情報であり、本実施形態においては、シミュレーションを行うシミュレーション領域の面積であり、オペレータがシミュレーション領域を特定した際に登録されるシミュレーション領域座標から自動的に計算され、設計付帯情報記憶領域１１２に記憶される。
【００４８】
ラインの欠陥密度に関する情報は、単位面積あたりの異物の数を特定する情報であり、製造ラインで実測した検査結果に基づき予め定められ、本実施形態では、入力部１４０を介してオペレータが入力し、設計付帯情報記憶領域１１２に記憶される。
【００４９】
また、設計付帯情報記憶領域１１２には、後述する第一のシミュレーション実施部１２１及び第二のシミュレーション実施部１２２においてシミュレーションを行うために必要な場合には、例えば、トップセル名、層名層番対応表、シュリンク率、メモリデバイス領域といった情報を記憶する。
【００５０】
欠陥検査結果記憶領域１１３には、既知の方法、例えば、電気を通すことにより一つ一つのセル回路の良否を判定するフェイルビット解析等、により取得された欠陥データ１１３ａが記憶される。
【００５１】
欠陥データ１１３ａは、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａに基づいて実際に製造された半導体メモリデバイスから検出された欠陥毎に、欠陥の座標と、欠陥のサイズと、欠陥の発生層と、に関する情報が記憶される。
【００５２】
例えば、図４に示されているように、欠陥データ１１３ａは、欠陥座標欄１１３ｂと、サイズ欄１１３ｃと、発生層欄１１３ｄと、が設けられている。
【００５３】
ここで、欠陥座標欄１１３ｂには、欠陥の座標を登録し、サイズ欄１１３ｃには、欠陥座標欄１１３ｂで特定される位置にある異物のサイズを登録し、発生層欄１１３ｄには、その異物が発生した半導体デバイスメモリの発生層を登録する。
【００５４】
なお、この欠陥の座標は、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａに対応した座標系において算出する。
【００５５】
実績フェイルビット解析結果記憶領域１１４には、図示してはいないが、レイアウトデータ記憶領域１１１に記憶されている配線データ１１１ａに対応する半導体メモリデバイスを実際に製造した際の不良率又は歩留まりがフェイルビットモード毎に記憶される。
【００５６】
対応表記憶領域１１５には、例えば、図５（ａ）に示されているような短絡対応表データ１１５ａと、図５（ｂ）に示されているような断線対応表データ１１５ｅと、が記憶されている。
【００５７】
短絡対応表データ１１５ａには、短絡する配線の組合せ毎に、短絡する配線の配線名と、該配線名により特定される図形が接触するセル接触数と、短絡する配線の組合せによって生ずるフェイルビットモードと、が記憶されている。
【００５８】
例えば、短絡対応表データ１１５ａには、配線の組合せ欄１１５ｂと、セル接触数欄１１５ｃと、フェイルビットモード欄１１５ｄと、が設けられている。
【００５９】
そして、配線の組合せ欄１１５ｂには、短絡する複数の配線の配線名が登録されている。なお、複数の配線を区別するために「、」の記号を用いているが、このような態様に限定されるわけではない。
【００６０】
セル接触数欄１１５ｃには、配線の組合せが一緒であっても、配線の接触するセルの数によって、フェイルビットモードが異なる場合があるため、そのセルの数を特定する情報が入力される。なお、「ｏｒ」は、セル接触数が入力された数字の何れか一方に該当すれば、そのような配線の組合せがフェイルビットモード欄１１５ｄに登録されたフェイルビットモードになることを示している。
【００６１】
フェイルビットモード欄１１５ｄには、配線の組合せ欄１１５ｂで特定される配線の組合せと、セル接触数欄１１５ｃで特定されるセル接触数と、に基づいて生ずる不良モードを特定するフェイルビットモードが登録される。
【００６２】
断線対応表データ１１５ｅには、断線する配線毎及び断線する配線の組合せ毎に、断線する配線の配線名と、断線する配線が接触するセル接触数と、断線する配線によって生ずるフェイルビットモードと、が記憶されている。
【００６３】
例えば、断線対応表データ１１５ｅには、断線配線欄１１５ｆと、セル接触数欄１１５ｇと、フェイルビットモード欄１１５ｈと、が設けられている。
【００６４】
そして、断線配線欄１１５ｆには、断線する配線の配線名が登録されている。なお、断線する配線が複数ある場合には、登録する配線名の間に「、」の記号を用いることにより、配線名同士を区別している。
【００６５】
セル接触数欄１１５ｇには、配線又は配線の組合せが一緒であっても、配線の接触するセルの数によって、フェイルビットモードが異なる場合があるため、そのセルの数を特定する情報が入力される。
【００６６】
フェイルビットモード欄１１５ｅには、断線配線欄１１５ｆで特定される配線の組合せと、セル接触数欄１１５ｇで特定されるセル接触数と、に基づいて生ずる不良モードを特定するフェイルビットモードが登録される。
【００６７】
第一のシミュレーション結果記憶領域１１６には、例えば、図６（ａ）に示されているような短絡結果データ１１６ａと、図６（ｂ）に示されているような断線結果データ１１６ｈと、が後述する第一のシミュレーション実施部１２１でシミュレーションを行う毎に記憶される。
【００６８】
短絡結果データ１１６ａは、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形に対応する配線名と、配線ＩＤと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報が記憶される。なお、これらの情報は、設計レイアウトデータ１１１ａと、設計付帯情報記憶領域１１２に記憶されているデータと、から抽出される。
【００６９】
例えば、短絡結果データ１１６ａは、異物番号欄１１６ｂと、異物座標欄１１６ｃと、図形欄１１６ｄと、距離欄１１６ｅと、セル番号欄１１６ｆと、レイアウト番号欄１１６ｆと、が設けられている。
【００７０】
そして、異物番号欄１１６ｂには、各異物を識別するための異物番号を登録する。
【００７１】
異物座標欄１１６ｃには、異物番号により識別される異物の異物座標を登録する。
【００７２】
図形欄１１６ｄには、異物番号により識別される異物に接触する図形によって特定される配線の配線名と、この配線の配線ＩＤと、が登録される。なお、本実施形態では、配線名及び配線ＩＤを同じ欄に段を変えて登録しているが、このような態様に限定されるわけではなく、例えば、これらのデータを別個に登録するための欄を別々に設けてもよい。
【００７３】
距離欄１１６ｅには、異物番号により識別される異物から図形欄１１６ｄで特定される図形に接触するまでの最短距離を登録する。
【００７４】
セル番号欄１１６ｆには、図形欄１１６ｄで特定される図形が属するセルの番号を登録する。なお、図形欄１１６ｄで特定される図形が複数のセルに跨る場合には、複数のセルの番号を相互に識別することができるように入力する。
【００７５】
レイアウト番号欄１１６ｆには、設計レイアウトデータ１１１ａにおいて、図形欄１１６ｄで特定される図形が配置されるレイアウトを特定するためのレイアウト番号が登録される。なお、本実施形態においては、図形欄１１６ｄで特定される図形の識別ＩＤと、セル番号欄１１６ｆで特定されるセル番号（セル番号が複数ある場合には、任意のセル番号）とを「−」で連結することにより、レイアウト番号としている。
【００７６】
ここで、図形に対応する配線名と、配線ＩＤと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域１１２に記憶されている検出図形数だけ記憶されるため、図形欄１１６ｄ、距離欄１１６ｅ、セル番号欄１１６ｆ及びレイアウト番号欄１１６ｆは、検出図形数だけ設けられる。
【００７７】
また、異物番号については、「１」から設計付帯情報記憶領域１１２に記憶されるシミュレーション座標数までの数字が連番で各異物座標に一つずつ割り振られる。
【００７８】
なお、これらの情報の取得方法については後述する。
【００７９】
断線結果データ１１６ｈは、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形に対応する配線名と、配線ＩＤと、異物座標から該図形を通過するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報が記憶される。
【００８０】
例えば、断線結果データ１１６ｈは、異物番号欄１１６ｉと、異物座標欄１１６ｊと、図形欄１１６ｋと、距離欄１１６ｌと、セル番号欄１１６ｍと、レイアウト番号欄１１６ｎと、が設けられている。
【００８１】
そして、異物番号欄１１６ｉには、各異物を識別するための異物番号を登録する。
【００８２】
異物座標欄１１６ｊには、異物番号により識別される異物の異物座標を登録する。
【００８３】
図形欄１１６ｋには、異物番号により識別される異物により断線する図形によって特定される配線の配線名と、この配線の配線ＩＤと、が登録される。なお、本実施形態では、配線名及び配線ＩＤを同じ欄に段を変えて登録しているが、このような態様に限定されるわけではなく、例えば、これらのデータを別個に登録するための欄を別々に設けてもよい。
【００８４】
距離欄１１６ｌには、異物番号により識別される異物から図形欄１１６ｋで特定される図形を通過するまでの最短距離を登録する。
【００８５】
セル番号欄１１６ｍには、図形欄１１６ｋで特定される図形が属するセルの番号を登録する。なお、図形欄１１６ｋで特定される図形が複数のセルに跨る場合には、複数のセルの番号を相互に識別することができるように入力する。
【００８６】
レイアウト番号欄１１６ｎには、設計レイアウトデータ１１１ａにおいて、図形欄１１６ｋで特定される図形が配置されるレイアウトを特定するためのレイアウト番号が登録される。なお、本実施形態においては、図形欄１１６ｋで特定される図形の識別ＩＤと、セル番号欄１１６ｍで特定されるセル番号（セル番号が複数ある場合には、任意のセル番号）とを「−」で連結することにより、レイアウト番号としている。
【００８７】
ここで、図形に対応する配線名と、配線ＩＤと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域１１２に記憶されている検出図形数だけ記憶されるため、図形欄１１６ｋ、距離欄１１６ｌ、セル番号欄１１６ｍ及びレイアウト番号欄１１６ｎは、検出図形数だけ設けられる。
【００８８】
ここで、図形に対応する配線名と、配線ＩＤと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域１１２に記憶されている検出図形数だけ記憶される。
【００８９】
また、異物番号については、「１」から設計付帯情報記憶領域１１２に記憶されるシミュレーション座標数までの数字が連番で各異物座標に一つずつ割り振られる。
【００９０】
なお、これらの情報の取得方法については後述する。
【００９１】
第二のシミュレーション結果記憶領域１１７には、例えば、図７に示されるような結果データ１１７ａが記憶される。
【００９２】
結果データ１１７ａは、設計レイアウトデータ１１１ａに仮想的に投下される仮想異物毎に、異物の座標を特定する欠陥座標と、異物のサイズを特定する異物サイズと、短絡する配線の配線を特定する短絡配線と、短絡する配線により特定される図形が接触するセル接触数と、断線する配線を特定する断線配線と、断線する配線により特定される図形が接触するセル接触数と、に関する情報が記憶される。
【００９３】
例えば、結果データ１１７ａは、欠陥座標欄１１７ｂと、異物サイズ欄１１７ｃと、短絡配線欄１１７ｄと、セル接触数欄１１７ｅと、断線配線欄１１７ｆと、セル接触数欄１１７ｇと、を備える。
【００９４】
欠陥座標欄１１７ｂには、第二のシミュレーション実施部１２２でシミュレーションを行った異物の欠陥座標を登録する。
【００９５】
異物サイズ欄１１７ｃには、欠陥座標１１７ｂで特定される座標における欠陥の大きさ（サイズ）を登録する。
【００９６】
短絡配線欄１１７ｄには、欠陥座標欄１１７ｂで特定される欠陥座標に、異物サイズ欄１１７ｃで特定される大きさの異物を設置した場合に短絡する配線の配線名を登録する。なお、短絡する配線が複数ある場合には、各配線名を区別することができるように本欄に複数の配線名を登録する。
【００９７】
セル接触数欄１１７ｅには、短絡配線欄１１７ｄで特定される配線が接触している（属している）セルの数を登録する。短絡配線欄１１７ｄに配線名が複数登録されている場合には、各々の接触数の加算値を本欄に登録する。
【００９８】
断線配線欄１１７ｆには、欠陥座標欄１１７ｂで特定される欠陥座標に、異物サイズ欄１１７ｃで特定される大きさの異物を設置した場合に断線する配線の配線名を登録する。なお、断線する配線が複数ある場合には、各配線名を区別することができるように本欄に複数の配線名を登録する。
【００９９】
セル接触数欄１１７ｇと、断線配線欄１１７ｆで特定される配線が接触している（属している）セルの数を登録する。段落配線欄１１７ｆに配線名が複数登録されている場合には、各々の接触数の加算値を本欄に登録する。
【０１００】
なお、これらの情報の取得方法については後述する。
【０１０１】
予測・解析結果記憶領域１１８には、第一のシミュレーション結果記憶領域１１６に記憶されているデータから、後述するフェイルビットモード別予測解析部１２３で算出したフェイルビットモード毎の歩留まりや不良率が記憶される。
【０１０２】
また、予測・解析結果記憶領域１１８には、第二のシミュレーション結果記憶領域１１７に記憶されるデータから、後述するレビュー対象欠陥サンプリング部１２４で算出したフェイルビットモード毎の欠陥座標が記憶される。
【０１０３】
演算部１２０は、第一のシミュレーション実施部１２１と、第二のシミュレーション実施部１２２と、フェイルビットモード別予測解析部１２３と、レビュー対象欠陥サンプリング部１２４と、を備えている。
【０１０４】
第一のシミュレーション実施部１２１は、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａを読み込み、この設計レイアウトデータ１１１ａのシミュレーション領域に仮想異物を投下する異物座標を特定して、この異物座標から同電位判定・配線定義領域に含まれる図形に接触する最短距離及びその図形を通過する最短距離を算出して、算出結果を第一のシミュレーション欠陥記憶領域１１３に記憶する。
【０１０５】
具体的には、第一のシミュレーション実施部１２１は、シミュレーションを行うための初期設定として、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａを読み込み、表示部１３０に表示し、入力部１４０を介してオペレータからの、同電位判定・配線定義領域、シミュレーション領域、セル最小単位及び配線定義（配線名及び配線ＩＤ）についての情報の入力を受け付け、入力されたこれらの情報を設計付帯情報記憶領域１１２に記憶する。
【０１０６】
また、第一のシミュレーション実施部１２１は、オペレータにより入力されたセル最小単位と配線定義についての情報から各配線のセル接触数を求め、求めたセル接触数を配線毎に設計付帯情報記憶領域１１２に記憶する。
【０１０７】
さらに、第一のシミュレーション実施部１２１は、オペレータにより選択されたシミュレーション領域内において、仮想異物を投下する異物座標を乱数を用いてランダムに抽出し、抽出された異物座標からオペレータにより選択された同電位判定・配線定義領域内にある各図形までの最短距離を算出して、この算出結果を短絡結果データ１１６ａとして第一のシミュレーション結果記憶領域１１６に記憶する。
【０１０８】
例えば、図８に示されているように、ランダムに抽出された座標が座標Ｐとすると、図形Ａまでの最短距離αと、図形Ｂまでの最短距離βと、図形Ｃまでの最短距離γというように、座標Ｐに近い図形から順にその図形までの最短距離を算出する。
【０１０９】
ここで、本実施形態のように、図形を矩形状に形成した場合には、座標Ｐから図形におろした垂線の長さ又は座標Ｐから図形の頂点までの長さのうち最も短いものが最短距離となる。
【０１１０】
なお、異物座標が図形内にある場合には、その図形以外の図形への最短距離を算出する。
【０１１１】
このようにして算出された最短距離は、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形の配線名と、図形の配線ＩＤと、図形が属するセル番号と、図形のレイアウト番号と、ともに短絡結果データ１１６ａとして、第一のシミュレーション結果記憶領域１１６に記憶される。
【０１１２】
ここで、本実施形態における短絡結果データ１１６ａは、図６（ａ）に示されているように、図形の配線名と、図形の配線ＩＤと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号（配線ＩＤとセル番号とを「−」でつなげることにより生成）と、を異物座標からの最短距離が短いものから順に記憶される。
【０１１３】
なお、第一のシミュレーション実施部１２１において最短距離を算出する図形の数は、設計付帯情報記憶領域１１２に記憶されている検出図形数（ここでは、ｎ個）である。
【０１１４】
また、第一のシミュレーション実施部１２１において乱数を用いて算出する異物座標の数は、設計付帯情報記憶領域１１２に記憶されているシミュレーション座標数である。
【０１１５】
さらに、第一のシミュレーション実施部１２１は、オペレータにより選択されたシミュレーション領域内において、乱数を用いて仮想異物を投下する座標をランダムに抽出し、抽出された座標からオペレータにより選択された同電位判定・配線定義領域内にある各図形を通過する最短距離を算出して、この算出結果を断線結果データ１１６ｈとして第一のシミュレーション結果記憶領域１１６に記憶する。
【０１１６】
例えば、図９に示されているように、ランダムに抽出された座標が座標Ｑとすると、図形Ｄまでの最短距離δと、図形Ｅまでの最短距離εというように、座標Ｑから通過する距離が短い順に、その図形を通過するまでの最短距離を算出する。
【０１１７】
ここで、本実施形態のように、図形を矩形状に形成した場合には、座標Ｑから図形までの最短距離で接触する点からその図形の対辺までの垂線の足までの長さ又は座標Ｑから図形の頂点までの長さのうち二番目に短いものが最短距離となる。
【０１１８】
なお、異物座標が図形内にある場合には、その図形以外の図形を通過する最短距離を算出する。
【０１１９】
このようにして、算出された最短距離は、シミュレーション領域に投下される仮想異物毎に、欠陥番号と、欠陥座標と、図形の配線名と、図形の配線ＩＤと、図形が属するセル番号と、図形のレイアウト番号（配線ＩＤとセル番号とを「−」でつなげることにより生成）と、ともに断線結果データ１１６ｈとして、第一のシミュレーション結果記憶領域１１６に記憶される。
【０１２０】
ここで、本実施形態における断線結果データ１１６ｈは、図６（ｂ）に示されているように、図形の配線名と、図形の配線ＩＤと、欠陥座標から図形を通過するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、を欠陥座標からの最短距離が短いものから順に記憶されている。
【０１２１】
なお、第一のシミュレーション実施部１２１において最短距離を算出する図形の数は、設計付帯情報記憶領域１１２に記憶されている検出図形数（ここでは、ｎ個）であり、第一のシミュレーション実施部１２１において乱数を用いて算出する異物座標の数は、設計付帯情報記憶領域１１２に記憶されているシミュレーション座標数である。
【０１２２】
第二のシミュレーション実施部１２２は、欠陥検査結果記憶領域１１３に記憶されている欠陥データ１１３ａを読み込み、この欠陥データ１１３ａに記憶されている欠陥座標に、この欠陥データ１１３ａに記憶されているサイズの異物を、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａに仮想的に投下して、この異物に接触する図形を求めて、短絡不良と断線不良を引き起こす配線を検出する。
【０１２３】
具体的には、第二のシミュレーション実施部１２２では、欠陥検査結果記憶領域１１３に記憶されている欠陥データ１１３ａに対応する異物を設計レイアウトデータ１１１ａに仮想的に投下した際に、投下した異物が二つ以上の図形に接触する場合には短絡不良と判定し、接触される図形により特定された配線の配線名と、特定された配線のセル接触数（特定された配線が複数ある場合にはそれぞれのセル接触数の加算値）と、を投下した異物の欠陥座標と対応させて結果データ１１７ａに登録する。
【０１２４】
また、第二のシミュレーション実施部１２２では、欠陥検査結果記憶領域１１３に記憶されている欠陥データ１１３ａに対応する異物を設計レイアウトデータ１１１ａに仮想的に投下した際に、投下した異物が図形を寸断している場合には断線不良と判定し、寸断される図形により特定された配線の配線名と、また、特定された配線のセル接触数（特定された配線が複数ある場合にはそれぞれのセル接触数の加算値）と、を投下した異物の欠陥座標と対応させて結果データ１１７ａに登録する。
【０１２５】
なお、本実施形態のように図形を矩形状に形成した場合には、図形が寸断されているか否かについては、図形の対向する辺の両方に異物が接触するか否かで判断すればよい。
【０１２６】
フェイルビットモード別予測解析部１２３は、第一のシミュレーション結果記憶領域１１６に記憶されている短絡結果データ１１６ａから短絡不良の場合におけるフェイルビットモード別の歩留まり（または、不良率）を算出し、また、断線結果データ１１６ｈから断線不良の場合におけるフェイルビットモード別の歩留まり（または、不良率）を算出して、これらを集計することによりフェイルビットモード別の歩留まり（または、不良率）を算出する。
【０１２７】
具体的には、フェイルビットモード別予測解析部１２３は、まず、短絡結果データ１１６ａから短絡する配線の組合せを抽出する。
【０１２８】
短絡する配線の組合せは、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線及び二番目に短い配線を第一の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線及び三番目に短い配線を第二の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線、三番目に短い配線及び四番目に短い配線を第三の組合せ、といったようにして、検出図形数ｎまでのｎ−１個の組合せを抽出する。
【０１２９】
そして、抽出した配線の組合せ毎に短絡する異物サイズと、それぞれの配線のセル接触数の加算値を算出して、算出された異物サイズの異物が予め定められたデータ区間内に含まれる個数をセル接触数の加算値が同じもの同士で集計する。
【０１３０】
なお、各組合せにおける短絡する異物サイズは、各組合せにおいてもっとも大きい最短距離となる。
【０１３１】
そして、セル接触数の加算値が同じ配線の組合せ毎に各異物サイズ（各データ区間）における個数を異物投下数（投下座標数）で除算することで、セル接触数の加算値が同じ配線の組合せ毎に各異物サイズにおける致命確率分布を算出する。
【０１３２】
このようにして算出した致命確率分布に対応する異物サイズの発生確率密度（欠陥粒径分布）を乗算することにより異物サイズ毎の致命率を算出する。そして、このようにして算出した異物サイズ毎の致命率を全てのデータ区間で加算することにより、セル接触数の加算値が同じ配線の組合せ毎の致命率を算出する。
【０１３３】
そして、このようにして算出したセル接触数の加算値が同じ配線の組合せ毎の致命率に、チップ面積と、ラインの欠陥密度と、を乗算して、その自然対数を算出することで、配線の組合せ毎の歩留まりを算出する。
【０１３４】
そして、短絡対応表データ１１５ａを用いて、フェイルビットモード別の配線の組合せ及びセル接触数を特定し、フェイルビットモード別に特定された配線の組合せの歩留まりを積算することによりフェイルビットモード別の歩留まりを算出する。
【０１３５】
なお、このようにして算出したフェイルビットモード別の不良率を１００％から減算することで、フェイルビットモード別の不良率を算出してもよい。
【０１３６】
また、フェイルビットモード別予測解析部１２３は、断線結果データ１１６ｈから断線する配線又は配線の組合せを抽出する。
【０１３７】
断線する配線は、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線を抽出する。
【０１３８】
断線する配線の組合せは、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線及び二番目に短い配線を第一の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線及び三番目に短い配線を第二の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線、三番目に短い配線及び四番目に短い配線を第三の組合せ、といったようにして、検出図形数ｎまでのｎ−１個の組合せを抽出する。
【０１３９】
抽出した配線又は配線の組合せ毎に断線する異物サイズとセル接触数を算出して、セル接触数の同じ配線毎又は配線の組合せ毎に、算出された異物サイズの異物が予め定められたデータ区間内に含まれる個数を集計する。
【０１４０】
そして、セル接触数の同じ配線毎又は配線の組合せ毎に各異物サイズ（データ区間）における個数を異物投下数（投下座標数）で除算することで、セル接触数の同じ配線毎又は配線の組合せ毎に各異物サイズにおける致命確率分布を算出する。
【０１４１】
このようにして算出した致命確率分布に対応する異物サイズの発生確率密度（欠陥粒径分布）を乗算することにより異物サイズ毎の致命率を算出する。
【０１４２】
このようにして算出した異物サイズ毎の致命率を全てのデータ区間で加算することにより、セル接触数の同じ配線毎又は配線の組合せ毎の致命率を算出する。
【０１４３】
そして、このようにして算出したセル接触数の同じ配線毎又は配線の組合せ毎の致命率にチップ面積とラインの欠陥密度とを乗算して、その自然対数を算出することで、セル接触数の同じ配線毎又は配線の組合せ毎の歩留まりを算出する。
【０１４４】
そして、断線対応表データ１１５ｅを用いて、フェイルビットモード別の配線又は配線の組合せを特定し、フェイルビットモード別に特定された配線又は配線の組合せの歩留まりを積算することによりフェイルビットモード別の歩留まりを算出する。
【０１４５】
なお、このようにして算出したフェイルビットモード別の歩留まりを１００％から減算することで、フェイルビットモード別の不良率を算出してもよい。
【０１４６】
以上のようにして算出された短絡不良におけるフェイルビットモード別の歩留まりと断線不良におけるフェイルビットモード別の歩留まりとを対応するフェイルビットモード毎に積算することで、チップ全体における短絡不良と断線不良とを含むフェイルビットモード別の歩留まりを算出することができる。
【０１４７】
なお、このようにして算出した歩留まりから不良率を算出してもよい。
【０１４８】
このようにして算出されたフェイルビットモード別の歩留まり（または、不良率）については、フェイルビットモード別歩留まり予測データとして予測・解析結果記憶領域１１８に記憶する。
【０１４９】
また、フェイルビットモード別予測解析部１２３は、予測・解析結果記憶領域１１８に記憶されているフェイルビットモード別の歩留まりの予測値と、実績フェイルビット解析結果記憶領域１１４に記憶されているフェイルビットモード別の実際の歩留まりと、を、たとえば、対応するフェイルビットモード毎に数値、グラフ又は表等で対比可能に表示部１３０に表示することにより、歩留まりの予測値と実測値とを比較することができるようにすることも可能である。
【０１５０】
このような比較結果に基づいて、シミュレーション装置１００のオペレータは、後述するレビュー対象欠陥サンプリング部１２４で、どのフェイルビットモードに分類されている欠陥座標をレビュー対象としてサンプリングすればよいかを容易に把握することができる。
【０１５１】
レビュー対象欠陥サンプリング部１２４は、第二のシミュレーション結果記憶領域１１７に記憶されている結果データ１１７ａからフェイルビットモード別の欠陥座標を特定する。
【０１５２】
具体的には、結果データ１１７ａにおいて短絡配線に配線の組合せが登録されている場合には、登録されている配線の組合せ及びセル接触数に対応するフェイルビットモードを短絡対応表データ１１５ａから特定し、また、結果データ１１７ａにおいて断線配線に配線名が登録されている場合には、登録されている配線（または、配線の組合せ）及びセル接触数に対応するフェイルビットモードを断線対応表データ１１５ｅから特定することで、各フェイルビットモード別に異物番号、異物座標、異物サイズをまとめたサンプリングデータを生成し、予測・解析結果記憶領域１１８に記憶する。
【０１５３】
表示部１３０は、ディスプレイ等により構成されており、入力部１４０は、キーボード、マウス等により構成されている。
【０１５４】
以上のように構成されるシミュレーション装置１００については、例えば、コンピュータにより実現可能である。例えば、記憶部１１０については、ハードディスク等の補助記憶装置に特定のデータを記憶することにより実現可能であり、演算部１２０については、補助記憶装置に記憶されている特定のプログラムをＣＰＵ（Central Processing Unit）に読み込み実行することにより実現可能である。
【０１５５】
以上のように構成されるシミュレーション装置１００において、第一のシミュレーション実施部１２１でシミュレーションを行い、フェイルビットモード別予測解析部１２３でフェイルビットモード別の歩留りを算出する全体的な処理の流れを図１０に示すフローチャートを用いて説明する。
【０１５６】
まず、第一のシミュレーション実施部１２１は、短絡不良の場合のシミュレーションを実行する（Ｓ２００）。この処理の詳細については、図１１に示すフローチャートを用いて後述する。
【０１５７】
次に、第一のシミュレーション実施部１２１は、断線不良の場合のシミュレーションを実行する（Ｓ２０１）。この処理の詳細についても、図１２に示すフローチャートを用いて後述する。
【０１５８】
そして、フェイルビットモード別予測解析部１２３は、ステップＳ２００及びステップＳ２０１で行われたシミュレーション結果から歩留まり又は不良率を算出するためのパラメータの入力を要求する（Ｓ２０２）。
【０１５９】
ここで入力を要求するパラメータは、最小欠陥寸法Ｘ０、欠陥分布指数ｎ及びラインの欠陥密度Ｄ０である。
【０１６０】
そして、これらのパラメータが全て入力された場合には（Ｓ２０３）、入力されたパラメータを用いて短絡不良の場合及び断線不良の場合の歩留まりを算出する（Ｓ２０４）。
【０１６１】
ここで、短絡不良の場合の歩留まりの算出は、ステップＳ２００で行った短絡不良の場合のシミュレーション結果から、セル接触数が同じとなる配線の組合せ毎に、予め定められた各データ区間における短絡不良を引き起こす異物サイズが含まれる個数を投下異物数（ランダムに選択した座標数）で除算することで、セル接触数が同じとなる配線の組合せ毎に各データ区間における致命確率分布ｇ１（ｘ）を算出する。ここで、ｘは、各データ区間における異物サイズを示す。
【０１６２】
次に、欠陥サイズ毎の発生密度を示す欠陥発生確率密度関数ｆ（ｘ）を下記の式（１）から算出する。
【０１６３】
【数１】
0004789651.tif 000002
【０１６４】
ここで、Ｘ０は最小欠陥寸法、Ｘはデータ間隔、ｎは欠陥分布指数であり、これらのパラメータについては、ステップＳ２０２においてオペレータにより入力されている。
【０１６５】
そして、以上のようにして算出した致命確率分布ｇ１（ｘ）と欠陥発生確率密度関数ｆ（ｘ）とを対応する異物サイズ毎に乗算したものを全ての異物サイズにおいて積分することで、セル接触数が同じとなる配線の組合せ毎の致命率（θｙ１）を算出する。この致命率の算出法は、例えば、下記の式（２）により示される。
【０１６６】
【数２】
0004789651.tif 000003
【０１６７】
なお、ｙ１は、セル接触数が同じとなる配線の組合せを示す。
【０１６８】
そして、このようにして算出したセル接触数が同じとなる配線の組合せ毎の致命率（θｙ１）と、チップ面積Ａと、ラインの欠陥密度Ｄ０と、を乗算したものから、例えば、下記の式（３）に示されているように、自然対数を算出することで、セル接触数が同じとなる配線の組合せ毎の歩留まりｈ（ｙ１）が求められる。
【０１６９】
【数３】
0004789651.tif 000004
【０１７０】
また、断線不良の場合の歩留まりの算出は、ステップＳ２０１で行った断線不良の場合のシミュレーション結果から、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎に、予め定められた各データ区間における断線不良を引き起こす異物サイズの最小サイズが含まれる個数を投下異物数（ランダムに選択した座標数）で除算することで、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎に各データ区間における致命確率分布ｇ２（ｘ）を算出する。
【０１７１】
次に、欠陥サイズ毎の発生密度を示す欠陥発生確率密度関数ｆ（ｘ）を上記の式（１）から算出する。
【０１７２】
そして、以上のようにして算出した致命確率分布ｇ２（ｘ）と欠陥発生確率密度関数ｆ（ｘ）とを対応する異物サイズ毎に乗算したものを全ての異物サイズにおいて積分することで、配線毎の致命率（θｙ２）を算出する。この致命率の算出法は、例えば、下記の式（４）により示される。
【０１７３】
【数４】
0004789651.tif 000005
【０１７４】
なお、ｙ２は、セル接触数が同じとなる配線の各々又はセル接触数が同じとなる配線の組合せの各々を示す。
【０１７５】
そして、このようにして算出したセル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎の致命率（θｙ２）と、チップ面積Ａと、ラインの欠陥密度Ｄ０と、乗算したものを、例えば、下記の式（５）に示されているように、ｅを底とする指数対数を求めることで、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎の歩留まりｈ（ｙ２）が求められる。
【０１７６】
【数５】
0004789651.tif 000006
【０１７７】
そして、ステップＳ２０４で算出された短絡不良の場合の歩留まりｈ（ｙ１）と配線不良の場合の歩留まりｈ（ｙ２）を、対応表記憶領域１１５に記憶されている短絡対応表データ１１５ａ及び断線対応表データ１１５ｅを用いて、配線の組合せとセル接触数又は配線とセル接触数からフェイルビットモード別に集計して、集計した配線の組合せ又は配線歩留まりをそれぞれ積算することで、フェイルビットモード別の歩留まりを算出する（Ｓ２０５）。なお、このようにして算出した歩留まりを１００％から減算することで、フェイルビットモード別の不良率を算出することも可能である。
【０１７８】
このようにして算出されたフェイルビットモード別の歩留まり（または、不良率）は、予測・解析結果記憶領域１１８に記憶される（Ｓ２０６）。
【０１７９】
図１１は、第一のシミュレーション実施部１２１において、短絡不良の場合のシミュレーションを行う手順を示すフローチャートである。
【０１８０】
まず、第一のシミュレーション実施部１２１は、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａを読み込み（Ｓ２１０）、読み込んだ設計レイアウトデータ１１１ａを表示部１３０に表示して、初期設定を要求する（Ｓ２１１）。
【０１８１】
初期設定では、シミュレーション装置１００のオペレータは、入力部１４０を介して、同電位判定・配線定義領域、シミュレーション領域、セル最小単位、配線定義を入力する。ここで、入力された同電位判定・配線定義領域に基づいて、同電位に関する情報、シミュレーション座標数Ｓｍａｘ及び検出図形数Ｔｍａｘが算出される。なお、これらの情報についてもオペレータが入力するようにしてもよい。
【０１８２】
そして、初期設定が完了すると（Ｓ２１２）、異物番号Ｓを初期値（Ｓ＝１）に設定し（Ｓ２１３）、乱数を用いて異物を投下する異物座標を算出する（Ｓ２１４）。
【０１８３】
そして、距離探索数Ｔを初期値（Ｔ＝１）に設定して（Ｓ２１５）、異物座標からＵ番目に近い距離にある図形までの最短距離を算出する（Ｓ２１６）。
【０１８４】
このようにして算出したシミュレーション結果は、異物番号及び異物座標により特定される異物毎に配線名、配線ＩＤ、最短距離、図形の属するセル番号、図形のレイアウト番号が短絡結果データ１１６ａとして第一のシミュレーション結果記憶領域１１６に記憶される（Ｓ２１７）。
【０１８５】
そして、最短距離を探索した距離探索数Ｔがステップ２１１で設定されたオペレータの指定数以上か否かを判断し（Ｓ２１８）、最短距離を探索した距離探索数Ｔが検出図形数Ｔｍａｘ以上ではない場合には、距離探索数Ｔに「１」を加算して（Ｓ２１９）、ステップＳ２１６及びステップＳ２１７の処理を繰り返す。
【０１８６】
一方、最短距離を探索した距離探索数Ｔが検出図形数Ｔｍａｘ以上の場合には、異物番号Ｓが、シミュレーション座標数Ｓｍａｘ以上であるか否かを判断する（Ｓ２２０）。
【０１８７】
そして、異物番号Ｓが、ステップ２１１で設定されたシミュレーション座標数Ｓｍａｘ以上ではない場合には、異物番号Ｓに「１」を加算して（Ｓ２２１）、ステップＳ２１４〜ステップＳ２１９までの処理を繰り返す。
【０１８８】
図１２は、第一のシミュレーション実施部１２１において、断線不良の場合のシミュレーションを行う手順を示すフローチャートである。
【０１８９】
まず、第一のシミュレーション実施部１２１は、レイアウトデータ記憶領域１１１に記憶されている設計レイアウトデータ１１１ａを読み込み（Ｓ２３０）、読み込んだ設計レイアウトデータ１１１ａを表示部１３０に表示して、初期設定を要求する（Ｓ２３１）。初期設定では、シミュレーション装置１００のオペレータは、入力部１４０を介して、同電位判定・配線定義領域、シミュレーション領域、および、セル最小単位を入力する。なお、入力された同電位判定・配線定義領域から配線定義、シミュレーション座標数Ｓｍａｘ、検出図形数Ｔｍａｘが算出される。なお、これらの情報についてもオペレータが入力するようにしてもよい。
【０１９０】
そして、初期設定が完了すると（Ｓ２３２）、異物番号Ｓを初期値（Ｓ＝１）に設定し（Ｓ２３３）、乱数を用いて異物を投下する異物座標を算出する（Ｓ２３４）。
【０１９１】
そして、距離探索数Ｔを初期値（Ｔ＝１）に設定して（Ｓ２３５）、異物座標からＵ番目に近い距離にある図形を通過するまでの最短距離を算出する（Ｓ２３６）。
【０１９２】
このようにして算出したシミュレーション結果は、異物番号及び異物座標により特定される異物毎に配線名、配線ＩＤ、最短距離、図形の属するセル番号、図形のレイアウト番号が断線結果データ１１６ｈとして第一のシミュレーション結果記憶領域１１６に記憶される（Ｓ２３７）。
【０１９３】
そして、最短距離を探索した距離探索数Ｔが検出図形数Ｔｍａｘ以上か否かを判断し（Ｓ２３８）、最短距離を探索した距離探索数Ｔが検出図形数Ｔｍａｘ以上ではない場合には、距離探索数Ｔに「１」を加算して（Ｓ２３９）、ステップＳ２３６及びステップＳ２３７の処理を繰り返す。
【０１９４】
一方、最短距離を探索した距離探索数Ｔが検出図形数Ｔｍａｘ以上の場合には、異物番号Ｓがシミュレーション座標数Ｓｍａｘ以上であるか否かを判断する（Ｓ２４０）。
【０１９５】
そして、異物番号Ｓがシミュレーション座標数Ｓｍａｘ以上ではない場合には、異物番号Ｓに「１」を加算して（Ｓ２４１）、ステップＳ２３４〜ステップＳ２３９までの処理を繰り返す。
【０１９６】
図１３は、第二のシミュレーション実施部１２２でシミュレーションを行い、レビュー対象欠陥サンプリング部１２４でフェイルビットモード別にサンプルとなる欠陥座標をまとめる処理を示すフローチャートである。
【０１９７】
まず、第二のシミュレーション実施部１２２は、欠陥検査結果記憶領域１１３に記憶されている欠陥データ１１３ａを読み込む（Ｓ２５０）。
【０１９８】
そして、欠陥データ１１３ａを取得した半導体メモリデバイスの設計レイアウトデータ１１１ａをレイアウトデータ記憶領域１１１から取得する（Ｓ２５１）。
【０１９９】
そして、第二のシミュレーション実施部１２２は、シミュレーションを行うための初期設定の入力を要求する（Ｓ２５２）。
【０２００】
ここでの初期設定としては、ステップＳ２５１において読み込まれた設計レイアウトデータ１１１ａに設けられている図形の配線定義と、セル最小単位と、同電位定義と、を入力する（Ｓ２５３）。なお、これらの入力方法については、第一のシミュレーション実施部１２１においてシミュレーションを行う場合と同様である。この点、第一のシミュレーション実施部１２１において既にシミュレーションが行われている場合には、行われたシミュレーションにおいて入力された情報を流用することも可能である。
【０２０１】
そして、初期設定の入力が終了すると（Ｓ２５３）、欠陥検査番号Ｒを初期値（Ｒ＝１）に設定する（Ｓ２５４）。
【０２０２】
そして、欠陥検査番号Ｒに対応する異物を設計レイアウトデータ１１１ａに仮想的に投下する（Ｓ２５５）。
【０２０３】
そして、投下された異物に接触する図形があるか否かを判定する（Ｓ２５６）。
【０２０４】
投下された異物に接触する図形がある場合には、投下した異物に接触する図形が短絡不良を起こしているのか、断線不良を起こしているのかを判定する（Ｓ２５７）。ここで、投下した異物に二以上の図形が接触している場合には短絡不良と判定し、投下した異物が図形を切断している場合（例えば、図形の向かい合う辺のいずれにも異物が接している場合）には、断線不良と判定する。
【０２０５】
そして、短絡不良又は断線不良と判定された場合には、これらの不良を引き起こしている異物の欠陥座標、欠陥サイズ、短絡する配線の組合せを特定する情報、短絡する配線の組合せが接触しているセルの数、断線する配線を特定する情報及び断線する配線が接触しているセルの数を結果データ１１７ａとして第二のシミュレーション結果記憶領域１１７に記憶する（Ｓ２５８）。
【０２０６】
なお、仮想的に投下した異物が二以上の図形に接し、かつ、その図形を切断している場合には、短絡する配線を特定する情報、短絡する配線が接触しているセルの数、断線する配線を特定する情報及び断線する配線が接触しているセルの数の両方とも記憶する。
【０２０７】
一方、仮想的に投下した異物に接触する図形がない場合（Ｓ２５６）、短絡不良及び断線不良のいずれも生じていない場合（Ｓ２５７）及びシミュレーション結果を記憶した場合（Ｓ２５８）、には、欠陥検査番号Ｐが、欠陥検査データ１１６ａに登録されている欠陥総数以上であるか否かを判定する（Ｓ２５９）。
【０２０８】
そして、欠陥検査番号Ｒが、欠陥検査データ１１６ａに登録されている欠陥総数以上でない場合には、欠陥検査番号Ｒに「１」を加算して（Ｓ２６０）、ステップＳ２５５〜ステップＳ２５８の処理を繰り返す。
【０２０９】
一方、欠陥検査番号Ｐが、欠陥検査データ１１６ａに登録されている欠陥総数以上である場合には、結果データ１１７ａの配線の組合せが短絡不良の場合には、短絡対応表データ１１５ａを参照してフェイルビットモード毎に欠陥座標を集計し、また、結果データ１１７ａの配線又は配線の組合せが断線不良の場合には、断線対応表データ１１５ｅを参照してフェイルビットモード毎に欠陥座標を集計する（Ｓ２６０）。
【０２１０】
このようにして集計されたデータは、予測・解析結果記憶領域１１８に記憶される（Ｓ２６１）。
【０２１１】
このように、欠陥検査データ１１６ａで発見された欠陥座標に仮想の異物を投下して、不良となるフェイルビットモード毎に欠陥座標を集計しておくことで、実際の検査における欠陥検査データ１１６ａから、半導体メモリデバイスの特定のフェイルビットモードを引き起こしている欠陥の座標を予測することができ、このような予測結果からＳＥＭ等で観察する欠陥座標を容易に特定することができる。
【０２１２】
例えば、半導体メモリデバイスの不良は、異物の混入を低減することにより低減することのできるランダム不良と、製品の設計等の製品固有の問題に起因して、各製品の設計や製造条件を見直すことにより低減することのできるシステマティック不良と、があり、本方法により、フェイルビットモード毎に欠陥座標を集計しておくことで、フェイルビットモードの予測値と実際の歩留まりとに乖離があるような場合（予測値よりも実際の歩留まりが低いような場合）には、システマティック不良を生じている場合が多いと考えられ、そのようなフェイルビットモードを引き起こしていると考えられる欠陥の座標位置をＳＥＭで観察することで、システマティック不良の原因を確かめることができる。
【０２１３】
ここで、例えば、実績フェイルビット解析結果記憶領域１１４に記憶されているフェイルビットモード別の実測歩留まりが、フェイルビットモード別予測解析部１２３において算出されたフェイルビットモード別の歩留まり（または不良率）よりも所定の閾値を超えて低いような場合には、閾値を超えたフェイルビットモードにおける欠陥座標をレビューサンプリング部１２４で自動的に算出し、そのような座標の画像をＳＥＭで自動的に取得するように構成することも可能である。
【０２１４】
なお、図１４は、フェイルビットモード別予測解析部１２３において、予測の対象とする配線の組合せをオペレータが選択するための表示画面２７０の一例である。
【０２１５】
表示画面２７０は、製品名表示欄２７１と、層名表示欄２７２と、配線の組合せの発生頻度表示画面欄２７３と、を備えている。
【０２１６】
製品名表示欄２７１には、シミュレーションを実施した製品の名称をプルダウンメニューから選択することができるようにしておくことが望ましい。
【０２１７】
層名表示欄２７２は、製品名表示欄２７１で選択された製品においてシミュレーションが行われた層の名称が表示され、表示された層の名称を選択することにより、後述する配線の組合せの発生頻度表示画面欄２７３に後述するような情報が表示されるようにしておくことが望ましい。
【０２１８】
配線の組合せの発生頻度表示画面欄２７３には、層名表示欄２７２で選択された層において発生頻度が高い順に、配線の組合せ、接触セル数及び発生率が表示される。
【０２１９】
なお、これらの欄に表示される情報については、記憶部１１０に記憶されている情報を適宜使用する。
【０２２０】
また、配線の組合せの発生頻度表示画面欄２７３を設けておくことにより、短絡対応表データ１１５ａ及び断線対応表データ１１５ｅを作成する作業工数を削減することができる。これらの対応表データ１１５ａ、１１５ｅを作成する際には、異物によって発生する可能性のある配線の組合せをくまなく抽出し、それら全ての組合せに対応するフェイルビットモードを考える必要があり、作業工数を要する上、作業ミスが発生しやすいという問題があるが、配線の組合せの発生頻度表示画面欄２７３では、シミュレーション結果から全ての配線の組合せを表示するため、発生する可能性のある配線の組合せを考える作業を削減することができる。さらに各配線の組合せの発生率を表示するため、発生頻度が極端に低い配線の組合せは計算対象外としてフェイルビットモードを考える工数を削減することも可能となる。
【０２２１】
また、フェイルビットモード別予測解析部１２３は、第一のシミュレーション結果記憶領域１１６及び予測・解析結果記憶領域１１８に記憶されているデータに基づいて、例えば、図１５に示すように、配線の組合せ毎の各欠陥サイズにおける致命確率分布のグラフ３００を生成して、表示部１３０で表示してもよい。
【０２２２】
ここで、図１５では、曲線３０１及び曲線３０２が特定の配線の組合せにおける致命確率分布であり、曲線３０３が全ての配線の組合せにおける致命確率分布である。
【０２２３】
また、フェイルビットモード別予測解析部１２３は、予測・解析結果記憶領域１１８に記憶されているデータに基づいて、図１６に示されているようなフェイルビットモード別の不良率予測結果をまとめた表３１０を表示部１３０に表示することも可能である。
【０２２４】
また、フェイルビットモード別予測解析部１２３は、予測・解析結果記憶領域１１８及び実績フェイルビット解析結果記憶領域１１４に記憶されているデータに基づいて、フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較して表示する図１７に示されているようなグラフ３２０を表示部１３０に表示することも可能である。
【０２２５】
なお、フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較する際には、図１８の表３３０に示されているように、モード別不良率予測結果における各層の不良率を弁別して表示することも可能である。
【０２２６】
なお、レビュー対象欠陥サンプリング部１２４は、欠陥検査結果記憶領域１１３及び第二のシミュレーション結果記憶領域１１７に記憶されているデータに基づいて、製造中のウェハから検出される欠陥のフェイルビット別の欠陥座標予測結果を、表示部１３０において図１９に示されているようなウェハイメージ３４０における座標に表示することも可能である。
【０２２７】
また、レビュー対象欠陥サンプリング部１２４は、実績フェイルビット解析結果記憶領域１１４及び予測・解析結果記憶領域１１８に記憶されているデータに基づいて、フェイルビットモード毎に予測された不良率、実績の不良率及び欠陥座標予測結果における座標数をまとめた図２０に示すような表３５０を表示部１３０に表示することも可能である。
【０２２８】
以上に記載した実施形態においては、シミュレーション装置１００において、第一のシミュレーション実施部１２１とフェイルビットモード別予測解析部１２３によるフェイルビットモード別の歩留まり（または、不良率）の算出処理と、第二のシミュレーション実施部１２１とレビュー対象欠陥サンプリング部１２４によるフェイルビットモード別の欠陥座標の集計処理と、を行うようにしているが、これらの処理を別個の装置で行うようにすることも可能である。このような場合には、それぞれの装置については、それぞれの処理を行うために必要な装置を備えて構成することが可能である。
【０２２９】
このように、フェイルビットモード別の歩留まり（または、不良率）の算出処理と、フェイルビットモード別の欠陥座標の集計処理と、を別個の装置で行うような場合には、例えば、実績フェイルビット解析結果記憶領域１１４に記憶されている実績によるフェイルビットモード別の歩留まり（または、不良率）と比較する、フェイルビットモード別の歩留まり（または、不良率）の予測値については、本実施形態により算出したものに限定されず、他の配線幅拡張法（ジオメトリ法）、モンテカルロ法及び距離測定法により算出したものを用いてもよい。
【０２３０】
また、本実施形態で、断線不良と判定する方法については、配線幅拡張法（ジオメトリ法）、モンテカルロ法においても適宜変更して使用することができる。
【０２３１】
以上の実施形態では、ポアソンの式を用いて予測を行っているが、負の二項分布など他の式を用いて予測することも可能である。
【図面の簡単な説明】
【０２３２】
【図１】シミュレーション装置１００の概略図。
【図２】設計レイアウトデータ１１１ａの概略図。
【図３】同電位判定・配線定義領域の概略図。
【図４】欠陥データ１１３ａの概略図。
【図５】短絡対応表データ１１５ａ及び断線対応表データ１１５ｅの概略図。
【図６】短絡結果データ１１６ａ及び断線結果データ１１６ｈの概略図。
【図７】結果データ１１７ａの概略図。
【図８】座標Ｐから図形までの最短距離を算出する方法を説明する概略図。
【図９】座標Ｑから図形を通過する最短距離を算出する方法を説明する概略図。
【図１０】フェイルビットモード別の歩留りを算出する全体的な処理の流れを示すフローチャート。
【図１１】第一のシミュレーション実施部１２１において、短絡不良の場合のシミュレーションを行う手順を示すフローチャート。
【図１２】第一のシミュレーション実施部１２１において、断線不良の場合のシミュレーションを行う手順を示すフローチャート。
【図１３】フェイルビットモード別にサンプルとなる欠陥座標をまとめる処理を示すフローチャート。
【図１４】予測の対象とする配線の組合せを選択するための表示画面２７０の概略図。
【図１５】配線の組合せ毎の各欠陥サイズにおける致命確率分布のグラフ３００の概略図。
【図１６】フェイルビットモード別の不良率予測結果をまとめた表３１０の概略図。
【図１７】フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較するグラフ３２０の概略図。
【図１８】フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較する表３３０の概略図。
【図１９】ウェハイメージ３４０の概略図。
【図２０】フェイルビットモード毎に予測された不良率、実績の不良率及び欠陥座標予測結果における座標数をまとめた表３５０の概略図。
【符号の説明】
【０２３３】
１００  シミュレーション装置
１１０  記憶部
１１１  レイアウトデータ記憶領域
１１２  設計付帯情報記憶領域
１１３  欠陥検査結果記憶領域
１１４  実績フェイルビット解析結果記憶領域
１１５  対応表記憶領域
１１６  第一のシミュレーション結果記憶領域
１１７  第二のシミュレーション結果記憶領域
１１８  予測・解析結果記憶領域
１２０  演算部
１２１  第一のシミュレーション実施部
１２２  第二のシミュレーション実施部
１２３  フェイルビットモード別予測解析部
１２４  レビュー対象欠陥サンプリング部
１３０  表示部
１４０  入力部
【図１】
0004789651.tif 000007
【図２】
0004789651.tif 000008
【図３】
0004789651.tif 000009
【図４】
0004789651.tif 000010
【図５】
0004789651.tif 000011
【図６】
0004789651.tif 000012
【図７】
0004789651.tif 000013
【図８】
0004789651.tif 000014
【図９】
0004789651.tif 000015
【図１０】
0004789651.tif 000016
【図１１】
0004789651.tif 000017
【図１２】
0004789651.tif 000018
【図１３】
0004789651.tif 000019
【図１４】
0004789651.tif 000020
【図１５】
0004789651.tif 000021
【図１６】
0004789651.tif 000022
【図１７】
0004789651.tif 000023
【図１８】
0004789651.tif 000024
【図１９】
0004789651.tif 000025
【図２０】
0004789651.tif 000026