(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含む複数のバンクを有し、クロック信号に同期し且つコマンドに応答して前記メモリセルのデータを読み出し又は書き込むメモリデバイスにおいて、
前記バンク毎に設けられ、前記メモリセルから読み出したデータを増幅するセンスアンプと、
前記複数のバンクに共通に設けられ、前記バンクの数よりも少なく前記センスアンプの最小動作サイクルに入れられる前記コマンド数に等しい本数の複数のコモンデータバス線と、
前記バンク毎に設けられ、当該バンクのデータを、前記複数のコモンデータバス線に供給又は受け取るスイッチ回路とを有し、
前記複数のバンクのデータを、前記複数のコモンデータバス線を前記スイッチ回路により順次選択して読み出し又は書き込み、
前記スイッチ回路は、前記複数のコモンデータバス線をサイクリックに選択し、前記複数のバンクのデータを読み出し又は書き込むことを特徴とするメモリデバイス。
【請求項２】
請求項１において、
更に、前記各バンクは、前記センスアンプが検出したデータを増幅して前記コモンデータバス線に供給するバスアンプを有し、
前記スイッチ回路は、前記バスアンプの活性化信号を前記コモンデータバス線の本数に等しい分周比で分周したタイミング信号に応答して、前記複数のコモンデータバス線をサイクリックに選択することを特徴とするメモリデバイス。
【請求項３】
請求項１において、
更に、前記複数のコモンデータバス線のデータをシリアルにデータ入出力回路との間で転送するデータ転送回路を有し、
前記データ転送回路は、前記クロック信号に同期して前記シリアル転送を行うことを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなどのメモリデバイスに関し、特に、複数のバンクに対して共通のデータバスを有し、読み出し動作を高速化したメモリデバイスに関する。
【０００２】
【従来の技術】
同期型のダイナミックラム（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory、ＦＣＲＡＭ：Fast Cycle RAM等）は、高速のダイナミックＲＡＭとして注目されている。かかるダイナミックＲＡＭにおいて、データの読み出しを更に高速化するため、バンクインターリーブによるデータの読み出しが行われる。バンクインターリーブとは、メモリ領域を複数のバンクに分割し、複数のバンクから時分割でデータを読み出すデータの読出方法である。
【０００３】
図１は、従来のバンク構成のメモリデバイスの構成図である。図１に示すメモリデバイスは、メモリ領域が４つのバンクＢａｎｋ０〜３に分割され、それぞれのバンクには、複数のメモリセル、ワードデコーダ、コラムデコーダ、センスアンプ等が設けられる。
【０００４】
バンクＢａｎｋ０〜３は、それぞれのバンクに対応するグローバルデータバスＧＤＢ０〜３に接続され、それぞれのグローバルデータバスＧＤＢ０〜３は、コモンデータバススイッチ回路CDBSW0〜CDBSW3を介して、４つのバンクに共通に設けられたコモンデータバスＣＤＢに接続される。コモンデータバススイッチ回路CDBSW0〜CDBSW3は、Ｎ型トランジスタとＰ型トランジスタを並列に接続したトランスファゲートTrsf.A0 を有する。
【０００５】
コモンデータバスＣＤＢの出力側は、ラッチ回路１１を介してトランスファゲートTrsf.A1 に接続され、トランスファゲートTrsf.A1 は、ラッチ回路１５を介してデータ入出力端子ＤＱに接続される。
【０００６】
同期型のメモリデバイスは、クロック信号に同期してデータの読み出し及び書込みが行われる。ただし、バンク構成のメモリデバイスにおいて、あるバンクからデータを読み出した後、同じバンクから次のデータを読み出すには、最初のデータを読み出してから次のデータの読み出し準備が完了するまでの時間、即ち、センスアンプの最小動作サイクル時間ｔＲＣ（RAS cycle time）に相当する時間以上待たなければならない。例えば、ｔＲＣ＝３×ｔＣＬＫのメモリデバイスでは、同じバンクのデータを読み出すには、３クロック毎にしかＲＥＡＤコマンドを入れることができない。
【０００７】
このため、メモリデバイスのメモリ領域を複数のバンクに分割し、あるバンクからデータを読み出せない期間中に他のバンクからデータを読み出すバンクインターリーブを行うことにより、メモリデバイスのデータ読み出し動作を高速化することができる。このことは、データの書き込みを行う場合も同様である。
【０００８】
図２は、図１に示した従来のメモリデバイスにおいて、バンクインターリーブによりデータを読み出す場合のタイミングチャート図である。メモリデバイスは、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫの立ち上がりに同期して各バンクに読み出しコマンドＲＤ０、ＲＤ１等が供給される。なお、同じバンク、例えばバンクＲａｎｋ０に読み出しコマンドＲＤ０を続けて供給する場合は、前述のように、２つのコマンドＲＤ０の間に最小動作サイクルｔＲＣの期間を設けなければならない。
【０００９】
各バンクは、読み出しコマンドＲＤ０、ＲＤ１等に応答してそれぞれのデータをグローバルデータバスＧＤＢ０、ＧＤＢ１等に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、それぞれのデータをコモンデータバスＣＤＢに出力する。ここで、トランスファゲートTrsf.A0 のゲート信号Ａ０の周期は、クロック信号ＣＬＫの周期と同じであり、コモンデータバスＣＤＢのデータは、クロック信号ＣＬＫの周期ｔＣＬＫ毎に変化する。
【００１０】
コモンデータバスＣＤＢに出力されたデータは、ラッチ回路１１に保持され、トランスファゲートTrsf.A1 のゲート信号Ａ１の立ち上がりに同期して、ラッチ回路１５に保持される。そして、ラッチ回路１５に保持されたデータが入出力端子ＤＱに出力される。
【００１１】
このように、従来のメモリデバイスは、各バンクのデータをバンクインターリーブによりコモンデータバスＣＤＢに読み出し、クロック信号ＣＬＫと同じ周期ｔＣＬＫで入出力端子ＤＱに出力することができる。なお、各バンクにデータを書き込む場合は逆の動作である。
【００１２】
【発明が解決しようとする課題】
このように従来のメモリデバイスでは、複数のバンクのデータをバンクインターリーブにより読み出して入出力端子ＤＱに出力する場合、コモンデータバスＣＤＢは、クロック信号ＣＬＫと同じ周期ｔＣＬＫで、ＬレベルとＨレベルの間のレベル遷移を繰り返す。
【００１３】
しかしながら、メモリデバイスが１２８Ｍビット又は２５６Ｍビットのような高集積デバイスの場合は、コモンデータバスＣＤＢのチップ内の配線が長くなり、その配線容量が大きくなる。このため、コモンデータバスＣＤＢに読み出されたデータの立ち上がり及び立ち下がり時間が長くなり、動作クロックＣＬＫが高周波数域帯では読み出したデータが正確に入出力端子ＤＱに到達しない場合が生じる。
【００１４】
一方、複数のバンクのそれぞれにコモンデータバスＣＤＢを設ければ、それぞれのコモンデータバスＣＤＢのレベル遷移の周期を遅くできるので、読み出したデータを正確に入出力端子ＤＱに到達させることができる。しかし、これではコモンデータバスＣＤＢの本数が、メモリデバイス全体で、
（バンクの数）×（入出力端子の数）
となり、メモリデバイスのチップ面積を増加させてしまう。
【００１５】
そこで、本発明の目的は、できるだけ少ないコモンデータバスの本数で、高速周波数域帯でバンクインターリーブを行うことができるメモリデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、複数のバンクを有するメモリデバイスにおいて、そのバンク数より少ない複数のコモンデータバス線によりバンクインターリーブを行うことを特徴とする。本発明によれば、チップ面積の増加を抑えつつ、データの読み出しを高速化することができる。
【００１７】
上記の目的を達成するために、本発明の別の側面は、複数のメモリセルを含む複数のバンクを有し、クロック信号に同期して前記メモリセルのデータを読み出し又は書き込むメモリデバイスにおいて、前記バンク毎に設けられ、前記メモリセルから読み出したデータを増幅するセンスアンプと、前記複数のバンクに共通に設けられ、前記バンクの数よりも少ない本数の複数のコモンデータバス線と、前記バンク毎に設けられ、当該バンクのデータを、前記複数のコモンデータバス線に供給又は受け取るスイッチ回路とを有し、前記複数のバンクのデータを、前記複数のコモンデータバス線を前記スイッチ回路により順次選択して読み出し又は書き込むことを特徴とする。
【００１８】
本発明によれば、各バンクのデータを複数のコモンデータバス線を順次選択して出力又は入力するので、１本のコモンデータバス線におけるレベル遷移の周期を遅くすることができる。このため、高速周波数域帯でのバンクインターリーブにおいて、コモンデータバス線の配線容量が大きくコモンデータバス線のデータの立ち上がり又は立ち下がり時間が長い場合でも、コモンデータバス線のデータを正確に入出力端子ＤＱに伝達することができる。また、バンク数をｎ、コモンデータバス線の本数をｍとすると、メモリデバイス全体のコモンデータバス線の本数を、バンク毎にコモンデータバス線を設ける場合に比べて、
（ｎ−ｍ）×（入出力端子の数）
だけ減らすことができ、メモリデバイスの高集積化に貢献することができる。
【００１９】
また、上記の発明における好ましい態様として、前記コモンデータバス線の本数は、前記センスアンプの最小動作サイクルに入れられるコマンドの数に等しいことを特徴とする。
【００２０】
本発明によれば、（コモンデータバス線の本数×ｔＣＬＫ）は、センスアンプの最小動作サイクルに等しいので、コモンデータバス線のデータ遷移の間隔が最小動作サイクルに等しくなり、各バンクのデータを最も効率良く読み出すことができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２２】
図３は、第１の実施の形態例のメモリデバイスの構成図である。図３に示すメモリデバイスは、メモリ領域が４つのバンクＢａｎｋ０〜３に分割され、それぞれのバンクには、後述する複数のメモリセル、ワードデコーダ、コラムデコーダ、センスアンプ等が設けられる。この実施の形態では、コモンデータバスＣＤＢａ、ＣＤＢｂは、バンクの数４より少ない２本である。
【００２３】
バンクＢａｎｋ０〜３は、それぞれのバンクに対応するグローバルデータバスＧＤＢ０〜３に接続される。グローバルデータバスＧＤＢ０〜３は、コモンデータバススイッチ回路CDBSW0〜CDBSW3により、それぞれコモンデータバスＣＤＢａ、ＣＤＢｂに接続される。
【００２４】
コモンデータバススイッチ回路CDBSW0〜CDBSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジスタとＰ型トランジスタを並列に接続したトランスファゲートTrsf.A0 、Trsf.B0 を介して、コモンデータバスＣＤＢａ、ＣＤＢｂに接続する。
【００２５】
コモンデータバスＣＤＢａ、ＣＤＢｂの出力側は、ラッチ回路１１、１２を介してトランスファゲートTrsf.A1 、Trsf.B1 に接続され、トランスファゲートTrsf.A1 、Trsf.B1 は、ラッチ回路１５を介してデータ入出力端子ＤＱに接続される。
【００２６】
図４は、第１の実施の形態のメモリデバイスにおいて、バンクインターリーブによりデータを読み出す場合のタイミングチャート図である。本実施の形態のメモリデバイスは、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫの立ち上がりに同期して各バンクに読み出しコマンドＲＤ０、ＲＤ１等が供給される。なお、同じバンク、例えばバンクＲａｎｋ０に読み出しコマンドＲＤ０を供給する場合は、前述のように、２つの読み出しコマンドＲＤ０の間にセンスアンプの最小動作サイクルｔＲＣの期間を設ける必要がある。
【００２７】
バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応答してデータをグローバルデータバスＧＤＢ０に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、そのデータを第１のコモンデータバスＣＤＢａに出力する。
【００２８】
同様に、バンクＢａｎｋ１は、読み出しコマンドＲＤ１に応答してデータをグローバルデータバスＧＤＢ１に出力し、トランスファゲートTrsf.B0 のゲート信号Ｂ０の立ち上がりに同期して、そのデータを第２のコモンデータバスＣＤＢｂに出力する。
【００２９】
同様に、バンクＢａｎｋ２は、読み出しコマンドＲＤ２に応答してデータをグローバルデータバスＧＤＢ２に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、そのデータを第１のコモンデータバスＣＤＢａに出力する。
【００３０】
同様に、バンクＢａｎｋ０に読み出しコマンドＲＤ０が供給されるが、この読み出しコマンドＲＤ０は、前回の読み出しコマンドＲＤ０からセンスアンプの最小動作サイクルｔＲＣの期間だけ遅れて供給される。バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応答してデータをグローバルデータバスＧＤＢ０に出力し、トランスファゲートTrsf.B0 のゲート信号Ｂ０の立ち上がりに同期して、そのデータを第２のコモンデータバスＣＤＢｂに出力する。以下、同様に、各バンクから読み出されたデータが第１、第２のコモンデータバスＣＤＢａ、ＣＤＢｂに順次、交互に出力される。
【００３１】
コモンデータバスＣＤＢａ、ＣＤＢｂに出力されたデータは、ラッチ回路１１、１２に保持され、トランスファゲートTrsf.A1 、Trsf.B1 のゲート信号Ａ１、Ｂ１の立ち上がりに同期して、データ入出力回路として機能するラッチ回路１５にデータ転送され、保持される。ラッチ回路１５に保持されたデータは、第１、第２のコモンデータバスＣＤＢａ、ＣＤＢｂのデータをシリアルに変換したものになる。ラッチ回路１５に保持されたデータは、入出力端子ＤＱに出力される。従って、ラッチ回路１１、１２及びトランスファゲートTrsf.A1 、Trsf.B1 は、第１、第２のコモンデータバスＣＤＢａ、ＣＤＢｂのデータをラッチ回路１５にシリアルに転送するデータ転送回路として機能する。
【００３２】
このように本実施の形態のメモリデバイスは、各バンクから読み出したデータを２本のコモンデータバスＣＤＢａ、ＣＤＢｂに振り分けるので、１本のコモンデータバスＣＤＢａ、ＣＤＢｂにおけるレベル遷移の周期は従来に比較して２倍の（ｔＣＬＫ×２）になる。
【００３３】
このため、コモンデータバスＣＤＢａ、ＣＤＢｂの配線容量が大きく、コモンデータバスＣＤＢａ、ＣＤＢｂのデータの立ち上がり又は立ち下がり時間が長い場合でも、コモンデータバスＣＤＢａ、ＣＤＢｂのデータを正確に入出力端子ＤＱに伝達することができる。なお、入出力端子ＤＱのレベル遷移の周期はクロック周期ｔＣＬＫになるので、データの高速読み出しが妨げられることはない。
【００３４】
また、本実施の形態のメモリデバイスは、４バンクに対して２本のコモンデータバスでバンクインターリーブが可能である。従って、メモリデバイス全体のコモンデータバスの本数を、バンク毎にコモンデータバスを設ける場合に比べて、
（４−２）×（入出力端子の数）
だけ減らすことができ、メモリデバイスの高集積化に貢献することができる。
【００３５】
図５は、第２の実施の形態例のメモリデバイスの構成図である。図５に示すメモリデバイスは、第１の実施の形態と同様に、メモリ領域が４つのバンクＢａｎｋ０〜３に分割され、それぞれのバンクには、複数のメモリセル、ワードデコーダ、コラムデコーダ、センスアンプ等が設けられる。この実施の形態では、コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃは、バンクの数４より少ない３本である。
【００３６】
本実施の形態のメモリデバイスは、同じバンクに読み出しコマンドを供給する場合の最小動作サイクルｔＲＣが３であるので、コモンデータバスの本数を３本にすれば、各バンクのデータを最も効率良く読み出すことができる。
【００３７】
バンクＢａｎｋ０〜３は、それぞれのバンクに対応するグローバルデータバスＧＤＢ０〜３に接続される。グローバルデータバスＧＤＢ０〜３は、コモンデータバススイッチ回路CDBSW0〜CDBSW3により、それぞれコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接続される。
【００３８】
コモンデータバススイッチ回路CDBSW0〜CDBSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジスタとＰ型トランジスタを並列に接続したトランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 によりコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接続する。
【００３９】
コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃの出力側は、ラッチ回路１１、１２、１３を介してトランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 に接続され、トランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 は、ラッチ回路１５を介して入出力端子ＤＱに接続される。
【００４０】
図６は、第２の実施の形態のメモリデバイスにおいて、バンクインターリーブによりデータの読み出しを行う場合のタイミングチャート図である。本実施の形態のメモリデバイスは、第１の実施の形態と同様に、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫの立ち上がりに同期して各バンクに読み出しコマンドＲＤ０、ＲＤ１等が供給される。なお、同じバンク、例えばバンクＲａｎｋ０に読み出しコマンドＲＤ０を供給する場合は、前述のように、センスアンプの最小動作サイクルｔＲＣの期間だけ遅れて供給する。
【００４１】
バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応答してデータをグローバルデータバスＧＤＢ０に出力し、トランスファーゲートTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、そのデータを第１のコモンデータバスＣＤＢａに出力する。
【００４２】
同様に、バンクＢａｎｋ１は、読み出しコマンドＲＤ１に応答してデータをグローバルデータバスＧＤＢ１に出力し、トランスファーゲートTrsf.B0 のゲート信号Ｂ０の立ち上がりに同期して、そのデータを第２のコモンデータバスＣＤＢｂに出力する。
【００４３】
同様に、バンクＢａｎｋ２は、読み出しコマンドＲＤ２に応答してデータをグローバルデータバスＧＤＢ２に出力し、トランスファーゲートTrsf.C0 のゲート信号Ｃ０の立ち上がりに同期して、そのデータを第３のコモンデータバスＣＤＢｃに出力する。
【００４４】
同様に、バンクＢａｎｋ０に対し、最初の読み出しコマンドＲＤ０からセンスアンプの最小動作サイクルｔＲＣの期間経過後に、次の読み出しコマンドＲＤ０が供給される。バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応答してデータをグローバルデータバスＧＤＢ０に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、そのデータを第１のコモンデータバスＣＤＢａに出力する。
【００４５】
同様に、バンクＢａｎｋ３は、読み出しコマンドＲＤ３に応答してデータをグローバルデータバスＧＤＢ３に出力し、トランスファゲートTrsf.B0 のゲート信号Ｂ０の立ち上がりに同期して、そのデータを第２のコモンデータバスＣＤＢｂに出力する。
【００４６】
同様に、バンクＢａｎｋ２は、読み出しコマンドＲＤ２に応答してデータをグローバルデータバスＧＤＢ２に出力し、トランスファゲートTrsf.C0 のゲート信号Ｃ０の立ち上がりに同期して、そのデータを第３のコモンデータバスＣＤＢｃに出力する。以下、同様に、各バンクから読み出されたデータが３本のコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに順次出力される。
【００４７】
コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに出力されたデータは、ラッチ回路１１、１２、１３に保持され、トランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 のゲート信号Ａ１、Ｂ１、Ｃ１の立ち上がりに同期して、データ入出力回路として機能するラッチ回路１５にデータ転送され、保持される。ラッチ回路１５に保持されたデータは、コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに出力されたデータをシリアルの変換したものである。ラッチ回路１５に保持されたデータが入出力端子ＤＱに出力される。従って、ラッチ回路１１、１２、１３及びトランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 は、第１、第２、第３のコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃのデータをラッチ回路１５にシリアルに転送するデータ転送回路として機能する。
【００４８】
このように、本実施の形態のメモリデバイスは、各バンクから読み出したデータを３本のコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに振り分けるので、１本のコモンデータバスにおけるレベル遷移の周期は、従来に比較して３倍の（ｔＣＬＫ×３＝ｔＲＣ）の期間になる。
【００４９】
従って、コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃの配線容量が大きく、コモンデータバスのデータの立ち上がり又は立ち下がり時間が長い場合でも、コモンデータバスのデータを正確に入出力端子ＤＱに伝達することができる。なお、入出力端子ＤＱのレベル遷移の周期はクロック周期ｔＣＬＫになるので、データの高速読み出しが妨げられることはない。
【００５０】
また、本実施の形態のメモリデバイスは、４バンクに対して３本のコモンデータバスでバンクインターリーブが可能である。従って、メモリデバイス全体のコモンデータバスの本数を、バンク毎にコモンデータバスを設ける場合に比べて、
（４−３）×（入出力端子の数）
だけ減らすことができ、メモリデバイスの高集積化に貢献することができる。
【００５１】
本実施の形態のメモリデバイスは、同じバンクに読み出しコマンドを供給する場合、センスアンプの最小動作サイクルｔＲＣが３であるので、コモンデータバスの本数を３本にすれば、各バンクのデータを最も効率良く読み出すことができる。
【００５２】
図７は、図５に示した第２の実施の形態のメモリデバイスのトランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 にゲート信号A0,/AO,B0,/B0,C0,/C0を供給する３分周回路の構成図である。本実施の形態の３分周回路は、後述するグローバルデータバスアンプGDBAmpに供給するグローバルデータバスアンプ活性化信号SBEZ0 〜SBEZ3 が入力されるＮＯＲ回路３１と、ＮＯＲ回路３１の出力を３分周するＪＫフリップフロップ３２、３３、３４と、３分周した信号をトランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するＮＡＮＤ回路３５、３６、３７及びインバータ回路３８、３９、４０とを有する。
【００５３】
各バンクから供給されるグローバルデータバスアンプ活性化信号SBEZ0 〜SBEZ3 は、ＮＯＲ回路３１で合成され、周期ｔＣＬＫのクロック信号ＣＬＫになり、ＪＫフリップフロップ３２、３３、３４のＣＫ端子に供給される。
【００５４】
３つのＪＫフリップフロップ３２、３３、３４は、それぞれのＪ端子、Ｋ端子が隣接するＪＫフリップフロップのＱ端子、／Ｑ端子にリング状に接続されている。そして、予め１つのＪＫフリップフロップのＱ端子、／Ｑ端子が（１、０）にセットされ、他の２つのＪＫフリップフロップのＱ端子、／Ｑ端子が（０、１）にリセットされている。従って、ＣＫ端子に周期ｔＣＬＫのクロック信号ＣＬＫが入力される毎に、Ｑ端子、／Ｑ端子が（１、０）になるＪＫフリップフロップがサイクリックに隣に移動し、周期ｔＣＬＫのクロック信号ＣＬＫを３分周したタイミング信号ＱＡ、ＱＢ、ＱＣを生成する。
【００５５】
タイミング信号ＱＡ、ＱＢ、ＱＣは、データが読み出されるバンクを選択するバンク選択信号ＢＳＳと共に、ＮＡＮＤ回路３５、３６、３７に入力される。ＮＡＮＤ回路３５、３６、３７の出力は、インバータ回路３８、３９、４０で反転され、トランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号A0,/AO,B0,/B0,C0,/C0が生成される。
【００５６】
このように、本実施の形態の３分周回路は、周期ｔＣＬＫのクロック信号ＣＬＫを３分周したタイミング信号ＱＡ、ＱＢ、ＱＣから、トランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号A0,/AO,B0,/B0,C0,/C0を生成するので、コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃをサイクリックに選択し、各バンクのデータを読み出すことができる。
【００５７】
図８は、本実施の形態例のメモリデバイスを、例えば８バンクで構成した場合の回路配置を示す図である。８バンク構成のメモリデバイスは、図８（１）に示すように、チップ２１内においてメモリ領域が８つのバンクＢａｎｋ０〜７に分割される。各バンクのメモリ領域は更に分割され、例えばバンクＢａｎｋ０には、図８（２）に示すように、複数のブロックＢＫ０〜ＢＫ２４と、メインワードデコーダＭＷＤとが設けられる。
【００５８】
図８（３）は、図８（２）のブロックＢＫ０の構成図である。図８（３）に示すように、ブロックＢＫ０内には、複数のメモリセルを有するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの両側に複数のセンスアンプＳＡを有するセンスアンプアレイＳＡＡとが設けられる。
【００５９】
センスアンプＳＡは、サブコラムデコーダＳＣＤから供給されるコラム選択信号に応答して、ビット線対ＢＬ、／ＢＬに読み出されたデータを増幅し、ローカルデータバスＬＤＢ、／ＬＤＢに出力する。尚、ここでローカルデータバスＬＤＢ、／ＬＤＢは、逆相の信号が供給される１対のデータバスである。
【００６０】
また、メモリセルアレイＭＣＡの両側には、サブワードデコーダＳＷＤ設けられる。サブワードデコーダＳＷＤは、図８（２）に示したメインワードデコーダＭＷＤにより選択され、選択されたサブワードデコーダＳＷＤが、サブワード線ＳＷＬを駆動する。
【００６１】
図８（３）のブロックＢＫ０内の構成を、図９により更に説明する。図９に示すように、メモリセルアレイＭＣＡ内には、サブワードデコーダＳＷＤで駆動される複数のサブワード線ＳＷＬと、センスアンプＳＡに接続される複数のビット線対ＢＬ、／ＢＬとが設けられ、それらの交差位置に１トランジスタと１キャパシタで構成されるメモリセルＭＣが設けられる。
【００６２】
サブコラムデコーダＳＣＤは、コラム選択信号ＣＬ０〜ＣＬ７を生成する。１対のトランジスタＴｃで構成されるコラムゲートは、コラム選択信号ＣＬ０〜ＣＬ７により導通し、ビット方向に２組づつ配置される４組のセンスアンプＳＡの出力を、ローカルデータバスＬＤＢ、／ＬＤＢに転送する。
【００６３】
図１０は、ローカルデータバスＬＤＢ、／ＬＤＢとグローバルデータバスＧＤＢ、／ＧＤＢの関係を示す図である。なお、コモンデータバスＣＤＢは、第２の実施の形態と同様に３本の場合を示す。
【００６４】
図１０に示すように、メモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬは、トランジスタＮ１０〜Ｎ１２を介してセンスアンプＳＡに接続され、更に、コラムゲートを構成するトランジスタＴｃを介してローカルデータバスＬＤＢ、／ＬＤＢに接続される。
【００６５】
ローカルデータバスＬＤＢ、／ＬＤＢは、ローカルデータバススイッチ回路LDBSW を介してグローバルデータバスＧＤＢ、／ＧＤＢに接続され、グローバルデータバスＧＤＢ、／ＧＤＢは、グローバルデータバスに転送されたデータを増幅するグローバルデータバスアンプGDBAmpに接続される。そして、グローバルデータバスアンプGDBAmpは、トランスファゲートTrsf.A0 、Trsf.B0 、Trsf.C0 を介してコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接続される。
【００６６】
次に、各バンクからデータを読み出す場合のセンスアンプの最小動作サイクルｔＲＣについて説明する。各バンクからデータを読み出すには、まず、ビット線対ＢＬ、／ＢＬをプリチャージし、各バンクへ読み出しコマンドＲＤを入力する。次に、サブワード線ＳＷＬを駆動し、センスアンプＳＡを活性化した後、コラムゲートを導通してデータをローカルデータバスＬＤＢ、／ＬＤＢに出力する。そして、ローカルデータバスＬＤＢ、／ＬＤＢのデータをグローバルデータバスＧＤＢ、／ＧＤＢに転送した後、次の読み出しのために、ビット線対ＢＬ、／ＢＬをプリチャージする。この一連の動作サイクルが、センスアンプの最小動作サイクルｔＲＣである。
【００６７】
即ち、ビット線対ＢＬ、／ＢＬは、トランジスタＮ１０にビット線短絡信号ＢＬＴＣが供給された時に短絡されてプリチャージレベルになり、その後、トランジスタＮ１１、Ｎ１２にビット線接続信号ＢＬＴが供給された時にセンスアンプＳＡに接続される。
【００６８】
センスアンプＳＡは、センスアンプ活性化信号ＬＥにより活性化された時に、メモリセルＭＣのデータに応じて、ビット線対ＢＬ、／ＢＬをＨレベルとＬレベルに駆動する。センスアンプＳＡで増幅されたデータは、コラム選択信号ＣＬにより導通するトランジスタＴｃを介して、ローカルデータバスＬＤＢ、／ＬＤＢに出力される。
【００６９】
ローカルデータバスＬＤＢ、／ＬＤＢに出力されたデータは、ローカルデータバススイッチ回路LDBSW を介してグローバルデータバスＧＤＢ、／ＧＤＢに転送され、グローバルデータバスアンプ活性化信号ＳＢＥＺ＃により活性化されるグローバルデータバスアンプGDBAmpにより増幅される。なお、グローバルデータバスアンプ活性化信号ＳＢＥＺ＃の「＃」は、各バンク毎の信号であることを示す。
【００７０】
図１１は、本実施の形態のメモリセルのデータ読み出し時のタイミングチャート図である。データの読み出しの場合、時間ｔ０で各バンクに供給される読み出しコマンドＲＤに応答して、サブワード線ＳＷＬが駆動され、メモリセルＭＣがビット線対ＢＬ、／ＢＬに接続される。ビット線対ＢＬ、／ＢＬは、時間ｔ１で短絡が解除されるまではプリチャージレベルになっており、時間ｔ１からメモリセルＭＣのデータに対応する電位差が生じ始める。
【００７１】
時間ｔ２でセンスアンプ活性化信号ＬＥがＬレベルになり、センスアンプＳＡが活性化して、ビット線対ＢＬ、／ＢＬの電位差を増幅する。次に、時間ｔ３でコラムゲートのトランジスタＴｃにコラム選択信号ＣＬが供給され、ビット線対ＢＬ、／ＢＬがローカルデータバスＬＤＢ、／ＬＤＢに接続される。従って、ローカルデータバスＬＤＢ、／ＬＤＢは、いずれか一方がＨレベルに他方がＬレベルに駆動される。
【００７２】
次に、時間ｔ４でグローバルデータバスアンプGDBAmpにグローバルデータバスアンプ活性化信号ＳＢＥＺ＃が供給されてグローバルデータバスＧＤＢ、／ＧＤＢのデータが増幅され、トランスファーゲトTrsf.A0 、Trsf.B0 、Trsf.C0 を介して、コモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃにデータが出力される。
【００７３】
その後、ビット線対ＢＬ、／ＢＬは、時間ｔ５でプリーチャージレベルに戻り、次のデータの読み出し準備が完了する。即ち、読み出しコマンドＲＤが供給される時間ｔ０から、ビット線対ＢＬ、／ＢＬがプリーチャージレベルに戻る時間ｔ５までの期間が、センスアンプの最小動作サイクルｔＲＣである。
【００７４】
このように、各バンクのデータを読み出すには、センスアンプの最小動作サイクルｔＲＣの期間が必要であり、同じバンクからデータを読み出せない期間に他のバンクから順次データを読み出すことにより、各バンクのデータを効率良く読み出すことができる。
【００７５】
本発明の保護範囲は、上記の実施の形態例に限定されず、請求の範囲に記載された発明とその均等物に及ぶ。
【００７６】
【発明の効果】
本発明によれば、各バンクのデータを複数のコモンデータバス線を順次選択して出力又は入力するので、１本のコモンデータバス線におけるレベル遷移の周期を遅くすることができる。このため、高速周波数域帯でのバンクインターリーブにおいて、コモンデータバス線の配線容量が大きくコモンデータバス線のデータの立ち上がり又は立ち下がり時間が長い場合でも、コモンデータバス線のデータを正確に入出力端子に伝達することができる。
【００７７】
また、メモリデバイス全体のコモンデータバス線の本数を、バンク毎にコモンデータバス線を設ける場合に比べて大幅に減らすことができ、メモリデバイスの高集積化に貢献することができる。
【図面の簡単な説明】
【図１】従来のメモリデバイスの構成図である。
【図２】従来のメモリデバイスのタイミングチャート図である。
【図３】本発明の実施の形態のメモリデバイスの構成図（１）である。
【図４】図３のメモリデバイスのタイミングチャート図である。
【図５】本発明の実施の形態のメモリデバイスの構成図（２）である。
【図６】図５のメモリデバイスのタイミングチャート図である。
【図７】本発明の実施の形態の３分周回路の構成図である。
【図８】本発明の実施の形態のメモリデバイスの回路配置を示す図である。
【図９】本発明の実施の形態のメモリセルアレイの構成図である。
【図１０】本発明の実施の形態のメモリセルの構成図である。
【図１１】本発明の実施の形態のメモリセルのタイミングチャート図である。
【符号の説明】
Ｂａｎｋ    バンク
ＣＤＢＳＷ  コモンデータバススイッチ回路
Ｔｒｓｆ    トランスファゲート
Ｌａｔ      ラッチ回路
ＤＱ        データ入出力端子
ＧＤＢ      グローバルデータバス
ＣＤＢ      コモンデータバス
ＬＤＢ      ローカルデータバス
ＭＣ        メモリセル
ＳＡ        センスアンプ
ＬＤＢＳＷ  ローカルデータバススイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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