(57)【特許請求の範囲】
【請求項１】
印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される複数の相変化セルを備える、相変化メモリアレイのセットプログラミング方法において、
前記複数の相変化セルの状態をセット抵抗状態に変換させるために、電流量が順次に減少する複数個のステージを備えるセット電流パルスを、前記複数の相変化セルに印加する段階を備え、
前記第１ステージの電流量は、
前記複数の相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させる電流量であり、
前記複数の相変化セルを溶融温度まで加熱させる電流量を超えないことを特徴とする相変化メモリアレイのセットプログラミング方法。
【請求項２】
前記複数個のステージは、
第１ないし第ｎステージを備え、ｎ≧２であることを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項３】
前記セット電流パルスの第１ステージないし前記第ｎステージのそれぞれの間には、前記電流量が０である区間が存在することを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項４】
前記セット電流パルスの複数個のステージのそれぞれは、
連続して発生されることを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項５】
前記複数個のステージは、
４個のステージであることを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項６】
印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される複数の相変化セルを備える、相変化メモリアレイのセットプログラミング方法において、
対応する前記複数の相変化セルの状態をセット抵抗状態に変換させるために、所定の電流量を有する第１電流パルスを、複数の相変化物質に印加する段階と、
前記第１電流パルスの電流量より少量の電流量を有する第２ないし第ｎ電流パルスを、前記複数の相変化セルに順次に印加する段階と、を備え、
前記第２ないし第ｎ電流パルスは、
電流量が順次に減少し、
前記第１電流パルスの電流量は、
前記複数の相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させる電流量であり、
前記複数の相変化セルを溶融温度まで加熱させる電流量を超えないことを特徴とする相変化メモリアレイのセットプログラミング方法。
【請求項７】
前記第１電流パルスないし前記第ｎ電流パルスのそれぞれの間には、電流量が０である区間が存在することを特徴とする請求項６に記載の相変化メモリアレイのセットプログラミング方法。
【請求項８】
前記第１電流パルスないし前記第ｎ電流パルスのそれぞれは、
連続して発生することを特徴とする請求項６に記載の相変化メモリアレイのセットプログラミング方法。
【請求項９】
前記ｎは、
４であることを特徴とする請求項５に記載の相変化メモリアレイのセットプログラミング方法。
【請求項１０】
印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される複数の相変化セルを備える、相変化メモリ装置の書き込みドライバ回路において、
電圧の大きさが順次に減少する第１ないし第ｎ（ｎ≧２）ステージを備える、セット電圧パルスを発生させるパルス発生部と、
前記セット電圧パルスに応答して、電流量が順次に減少する第１ないし第ｎステージを備えるセット電流パルスを、前記複数の相変化セルに印加する電流制御部と、を備え、
前記セット電圧パルスの第１ステージの電圧の大きさは、
前記複数の相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させるセット電流パルスを発生させ得る電圧の大きさであり、
前記複数の相変化セルを溶融温度まで加熱させるセット電流パルスを発生させ得る、電圧の大きさを超えないことを特徴とする書き込みドライバ回路。
【請求項１１】
前記電流制御部は、
電源電圧に第１端が連結され、ゲートと第２端とが互いに連結される第１トランジスタと、
前記電源電圧に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端に前記セット電流パルスが出力される第２トランジスタと、
前記第１トランジスタの第２端に第１端が連結され、接地電圧に第２端が連結され、ゲートに印加される前記セット電圧パルスに応答して、ターンオンされる程度が決定される制御トランジスタと、を備えることを特徴とする請求項１０に記載の書き込みドライバ回路。
【請求項１２】
前記セット電圧パルスの第１ステージないし前記第ｎステージのそれぞれの間には、前記電圧の大きさが０である区間が存在することを特徴とする請求項１０に記載の書き込みドライバ回路。
【請求項１３】
前記セット電圧パルスの第１ステージないし前記第ｎステージのそれぞれは、
連続して発生することを特徴とする請求項１０に記載の書き込みドライバ回路。
【請求項１４】
前記ｎは、
４であることを特徴とする請求項１０に記載の書き込みドライバ回路。
【請求項１５】
電源電圧に第１端が連結され、ゲートと第２端とが互いに連結される第１トランジスタと、
前記電源電圧に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端にセット電流パルスが出力される第２トランジスタと、
前記第１トランジスタの第２端に第１端が連結され、接地電圧に第２端が連結され、ゲートに印加される前記セット電圧パルスに応答して、ターンオンされる程度が決定される制御トランジスタと、を備え、
前記セット電流パルスの電流量は、
複数の相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させる電流量であり、前記複数の相変化セルを溶融温度まで加熱させる電流量を超えないことを特徴とする電流コントローラ。
【請求項１６】
複数個のステージの間、複数個のセット電圧パルスに応答して複数個のセット電流パルスを発生させ、前記セット電圧パルス及び前記セット電流パルスの大きさは徐々に減少し、前記複数個のセット電流パルスは複数の相変化メモリセルに印加されて、複数の相変化メモリセルをセット状態に変化させ、
前記セット電流パルスの電流量は、
複数の相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させる電流量であり、前記複数の相変化セルを溶融温度まで加熱させる電流量を超えないことを特徴とする書き込みドライバ回路。
【請求項１７】
請求項１に記載のセットプログラミング方法を具現した書き込みドライバ回路。
【請求項１８】
請求項６に記載のセットプログラミング方法を具現した書き込みドライバ回路。
【請求項１９】
請求項１５に記載の電流コントローラを備える書き込みドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリアレイのセットプログラミング方法及び、セットプログラミング方法を具現する書き込みドライバ回路に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、温度変化による状転移に応えて、抵抗が変化されるＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）のような物質（以下、相変化物質という）を用いて、データを保存する不揮発性メモリ素子である。ＰＲＡＭは、ＤＲＡＭの全てのメリットと不揮発性、低消費電力という特徴を有する。
【０００３】
書き込み動作時、相変化物質に電流を流せば、相変化物質が結晶状態または非結晶状態に転移される。
相変化物質の結晶状態または非結晶状態は、相変化物質に流れる電流の大きさと量に左右される。相変化物質に多量の電流を短時間流せば、相変化物質は非結晶状態に変化されるが、このような状態を普通リセット状態と称し、データ１に対応する。
【０００４】
相変化物質に、リセット電流より少量の電流を長時間流せば、相変化物質は結晶状態に変化されるが、このような状態を普通セット状態と称し、データ０に対応する。
【０００５】
リセット状態での相変化物質の抵抗が、セット状態でのそれより大きい。初期に、セット状態にあるメモリセルをリセット状態に変換させようとする時、相変化物質にリセット電流を流して、溶融点以上に相変化物質を加熱した後、急速冷却させれば、相変化物質はリセット状態となる。
【０００６】
それに対し、初期に、リセット状態にあるメモリセルをセット状態に変換させようとする時、相変化物質にセット電流を流して、相変化物質を結晶化温度以上に加熱した後、一定時間を維持してから冷却させれば、相変化物質がセット状態となる。
【０００７】
図１は、相変化物質にデータを書き込むための、一般的な電流パルスを示す図面である。
既存のデータ書き込み方法は、図１のように、短くて大きい電流パルスを相変化物質に印加して、相変化物質を溶かした後に急速冷却させて、非晶質状態（リセット状態）に変換させるか、または長くて小さな電流パルスを相変化物質に印加して、結晶化温度以上に加熱して、相変化物質を結晶化状態（セット状態）に変換させる。
【０００８】
ところが、複数個の相変化メモリセルを備えるメモリアレイにおいて、メモリアレイ内部のメモリセルの配置によって、それぞれのメモリセルの寄生抵抗が相異なることもある。
また、メモリセルに連結される信号線間の負荷が相異なることもあり、メモリアレイの面積が大きくなるにつれて、製造工程中に発生するメモリセルの間に、リセット電流の差が発生することもある。メモリセルの間にリセット電流の差が発生すれば、セット電流の差も発生する。
【０００９】
このように、複数個の相変化セルを備えるメモリアレイで、相変化セルをセット状態に変換させるセット電流の電流量が、メモリセルの間で相異なることもあるため、一つのセット電流で全てのメモリセルをセット状態に転換させ得ないという問題がある。
【００１０】
すなわち、一部のメモリセルはセット電流によってセット状態となるが、他の一部のメモリセルはリセット状態ともなり、また更に他の一部のセルはセット状態ともなるが、セット状態の抵抗値が、他のメモリセルのセット状態の抵抗値と異なる問題が発生することもある。これは、相変化メモリアレイの動作エラーを発生させる原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が達成しようとする技術的課題は、相変化メモリアレイの全てのメモリセルを、セット状態に変換させ得るセットプログラミング方法を提供するところにある。
【００１２】
本発明が達成しようとする他の技術的課題は、相変化メモリアレイの全てのメモリセルをセット状態に変換させ得る書き込みドライバ回路を提供するところにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するための、本発明の実施例に係るセットプログラミング方法は、印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される相変化セルを備える、相変化メモリアレイのセットプログラミング方法において、前記相変化セルの状態をセット抵抗状態に変換させるために、電流量が順次に減少する複数個のステージを備えるセット電流パルスを、前記相変化セルに印加する段階を備える。前記複数個のステージは、第１ないし第ｎステージを備え、ｎ≧２である。
【００１４】
前記第１ステージの電流量は、前記相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換させる電流量である。
【００１５】
前記第１ステージの電流量は、前記相変化セルを溶融温度まで加熱させる電流量を超えない。
【００１６】
前記セット電流パルスの第１ステージないし前記第ｎステージのそれぞれの間には、前記電流量が０である区間が存在する。前記セット電流パルスの複数個のステージのそれぞれは連続して発生される。前記複数個のステージは４であり得る。
【００１７】
前記技術的課題を達成するための、本発明の他の実施例に係るセットプログラミング方法は、印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される相変化セルを備える、相変化メモリアレイのセットプログラミング方法において、対応する前記相変化セルの状態をセット抵抗状態に変換させるために、所定の電流量を有する第１電流パルスを、前記相変化物質に印加する段階を備える。
【００１８】
そして、前記第１電流パルスの電流量より少量の電流量を有する第２ないし第ｎ電流パルスを、前記相変化セルに順次に印加する段階を備える。前記第２ないし第ｎ電流パルスは、電流量が順次に減少される。
【００１９】
前記他の技術的課題を達成するための、本発明の実施例に係る書き込みドライバ回路は、前記印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化される相変化セルを備える、相変化メモリ装置の書き込みドライバ回路において、パルス発生部及び電流制御部を備える。
【００２０】
パルス発生部は、電圧の大きさが順次に減少する第１ないし第ｎステージを備えるセット電圧パルスを発生させる。
【００２１】
電流制御部は、前記セット電圧パルスに応答して、電流量が順次に減少する第１ないし第ｎステージを備えるセット電流パルスを、前記相変化セルに印加する。
前記電流制御部は、第１トランジスタ、第２トランジスタ及び制御トランジスタを備える。
【００２２】
第１トランジスタは、電源電圧に第１端が連結され、ゲートと第２端とが互いに連結される。第２トランジスタは、前記電源電圧に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端に前記セット電流パルスが出力される。
【００２３】
制御トランジスタは、前記第１トランジスタの第２端に第１端が連結され、接地電圧に第２端が連結され、ゲートに印加される前記セット電圧パルスに応答して、ターンオンされる程度が決定される。
【００２４】
前記セット電圧パルスの第１ステージの電圧の大きさは、前記相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルをセット抵抗状態に変換させる、セット電流パルスを発生させ得る電圧の大きさである。
【００２５】
前記セット電圧パルスの第１ステージの電圧の大きさは、前記相変化セルを溶融温度まで加熱させるセット電流パルスを発生させ得る電圧の大きさを超えない。
【００２６】
前記セット電圧パルスの、第１ステージないし前記第ｎステージのそれぞれの間には、前記電圧の大きさが０である区間が存在する。前記セット電圧パルスの第１ステージないし前記第ｎステージのそれぞれは連続して発生する。前記ｎは４であり得る。
【００２７】
前記他の技術的課題を達成するための、本発明の実施例に係る電流コントローラは、電源電圧に第１端が連結され、ゲートと第２端とが互いに連結される第１トランジスタ、前記電源電圧に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端に前記セット電流パルスが出力される第２トランジスタ及び、前記第１トランジスタの第２端に第１端が連結され、接地電圧に第２端が連結され、ゲートに印加される前記セット電圧パルスに応答して、ターンオンされる程度が決定される制御トランジスタを備える。
【００２８】
前記他の技術的課題を達成するための、本発明の実施例に係る書き込みドライバ回路は、複数個のステージの間、複数個のセット電圧パルスに応答して複数個のセット電流パルスを発生させ、前記セット電圧パルス及び前記セット電流パルスの大きさは徐々に減少し、前記複数個のセット電流パルスは相変化メモリセルに印加されて、相変化メモリセルをセット状態に変化させる。
【発明を実施するための最良の形態】
【００２９】
本発明と本発明の動作上のメリット及び、本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３０】
図２は、相変化メモリセルに印加される電流変化による相変化セルの抵抗変化を説明する図面である。
図２を参照すれば、相変化メモリアレイに存在するメモリセルの中、二つのメモリセルＡ、Ｂを例として挙げて説明する。
メモリセルＡに印加される電流を増加させれば、メモリセルＡの抵抗が減少する。メモリセルＡに印加される電流が約１ｍＡならば、メモリセルＡの抵抗は最低となる。
そして、メモリセルＡに印加される電流が１ｍＡを超えれば、メモリセルＡの抵抗は徐々に増加して電流が約１．２ｍＡ以上になれば、メモリセルＡの抵抗は最大となり、抵抗がそれ以上増加しない飽和状態となる。
【００３１】
メモリセルＡの抵抗が最大の状態で、再び印加される電流の量を減らせば、メモリセルＡの抵抗も減る。ところが、印加される電流量が１ｍＡ以下になっても、メモリセルＡの抵抗が再び増加されず、一定値を維持する。
すなわち、印加される電流を１ｍＡ以下に下げても、メモリセルＡの抵抗は図２の抵抗曲線（ｉ）に示されたように、一定値を維持する。
【００３２】
メモリセルＡに印加される電流が１ｍＡである場合のメモリセルの抵抗状態をセット抵抗状態と定義すれば、メモリセルＡに印加される電流を増加させた後、再び減少させる場合、メモリセルＡはセット抵抗状態を維持し続けるということがわかる。
このような原理は、メモリセルＢについても同様に適用される。メモリセルＢに印加される電流が約０．８ｍＡならば、メモリセルＢの抵抗は最低となり、メモリセルＢに印加される電流が約０．９ｍＡ以上になれば、メモリセルＢの抵抗は最大となる。
【００３３】
メモリセルＢの抵抗が最大の状態で再び印加される電流の量を減らせば、メモリセルＢの抵抗も減る。ところが、印加される電流量が０．８ｍＡ以下となっても、メモリセルＢの抵抗が再び増加されず、一定値を維持する。
すなわち、印加される電流を０．８ｍＡ以下に下げても、メモリセルＢの抵抗は、図２の抵抗曲線（ｉ）に示されたように、一定値を維持する。
【００３４】
メモリセルＢに印加される電流が０．８ｍＡである場合のメモリセルの抵抗状態をセット抵抗状態と定義すれば、メモリセルＢに印加される電流を増加させた後、再び減少させる場合、メモリセルＢはセット抵抗状態を維持し続けるということがわかる。
【００３５】
図２から、メモリセルＡ、Ｂの状態がセット抵抗状態となる電流量が相異なることがわかる。図２では、二つのメモリセルＡ、Ｂのみを例として挙げたが、相変化メモリアレイに存在する多数のメモリセルがセット抵抗状態となる電流量は相異なることもある。
【００３６】
本発明は、一旦、メモリセルに多量の電流量を印加した後、再び印加される電流量を減少させれば、メモリセルがセット抵抗状態を維持するという原理を用いる。
メモリセルに印加されるセット電流を一回でなく数回印加し、印加されるセット電流の電流量を徐々に減少させれば、相変化メモリアレイ内部のメモリセルを全てセット抵抗状態に変換させ得る。
したがって、相変化メモリアレイ内部の相変化セルのセット抵抗が相異なることにより、セット電流を受信したメモリセルの中一部がセット抵抗状態になれない問題を解決できる。
【００３７】
図３Ａは、本発明の実施例に係る相変化メモリアレイに印加されるセット電流パルスを示す図面である。
図３Ｂは、本発明の他の実施例に係る相変化メモリアレイに印加されるセット電流パルスを示す図面である。
【００３８】
本発明の実施例に係るセットプログラミング方法は、相変化セルの状態をセット抵抗状態に変換するために、電流量が順次に減少する第１ないし第ｎステージを備えるセット電流パルスＩＳＥＴを相変化セルに印加する段階を備える。
図３Ａを参照すれば、セット電流パルスＩＳＥＴの第１ステージＳＴ１の電流量が最も多く、第ｎステージＳＴｎの電流量が最も少ない。第１ステージＳＴ１の電流量は、相変化セルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルを、セット抵抗状態に変換する電流量である。
【００３９】
図２を例として挙げれば、もし複数個のメモリセルの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化メモリセルが、図２のＡに対応するメモリセルならば、セット電流パルスＩＳＥＴの第１ステージＳＴ１の電流量は１ｍＡとなる。
【００４０】
セット電流パルスＩＳＥＴの電流量は、印加されるメモリアレイのメモリセルによって異なり得るが、セット電流パルスＩＳＥＴの第１ステージＳＴ１の電流量は、相変化セルを溶融温度まで加熱させる電流量を超えない。
【００４１】
相変化セルを溶融温度以上に加熱すれば、相変化セルはリセット抵抗状態に変化される。したがって、セット電流パルスＩＳＥＴの最も大きい電流量である第１ステージＳＴ１の電流量は、相変化セルを溶融温度まで加熱させる電流量よりは少なくなければならない。
【００４２】
相変化メモリアレイに印加されるセット電流パルスＩＳＥＴは、図３Ａ及び図３Ｂのように、２つの形態であり得る。図３Ａのセット電流パルスＩＳＥＴは、第１ステージないし前記第ｎステージＳＴ１、ＳＴ２ないしＳＴｎのそれぞれの間には、電流量が０である区間が存在する。
【００４３】
図３Ａのセット電流パルスＩＳＥＴは、第１ステージＳＴ１電流が相変化メモリアレイに印加された後、一定時間の間、電流が相変化メモリアレイに印加されない区間が存在する。そして、再び第２ステージＳＴ２電流が相変化メモリアレイに印加される。
【００４４】
図３Ｂのセット電流パルスＩＳＥＴは、第１ステージＳＴ１電流が相変化メモリアレイに印加された後、次いで、第２ステージＳＴ２電流が相変化メモリアレイに印加される。このような方式で、第ｎステージＳＴｎ電流まで相変化メモリアレイに連続的に印加される。図３Ｂのセット電流パルスＩＳＥＴは、階段波と同じ形態である。
【００４５】
図３Ａ及び図３Ｂには、セット電流パルスＩＳＥＴのそれぞれのステージＳＴ１、ＳＴ２ないしＳＴｎが矩形波形態で示されているが、セット電流パルスＩＳＥＴの形態が必ず矩形波に限られるものではない。
【００４６】
セット電流パルスＩＳＥＴが備えるステージの数は、複数個であり得る。相変化メモリアレイの大きさと第１ステージＳＴ１の電流量とを考慮して、相変化セルをいずれもセット抵抗状態に変換させ得るステージの数が決定される。
【００４７】
一実施例として、ｎが４である場合、すなわち、セット電流パルスＩＳＥＴが第１ないし４ステージＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４を備える場合、相変化メモリアレイの全てのセルをセット抵抗状態に変換させ得る。
【００４８】
本発明の他の実施例に係るセットプログラミング方法は、対応する相変化セルの状態をセット抵抗状態に変換させるために、所定の電流量を有する第１電流パルスを前記相変化物質に印加する段階と、前記第１電流パルスの電流量より少量の電流量を有する第２ないし第ｎ電流パルスを、前記相変化セルに順次に印加する段階と、を備える。
前記第２ないし第ｎ電流パルスは、電流量が順次に減少される。
【００４９】
本発明の他の実施例に係るセットプログラミング方法で、前記第１電流パルスないし第ｎ電流パルスは、図３Ａ及び図３Ｂのセット電流パルスＩＳＥＴのそれぞれのステージＳＴ１、ＳＴ２ないしＳＴｎと同じである。
すなわち、本発明の他の実施例に係るセットプログラミング方法は、図３Ａ及び図３ＢのそれぞれのステージＳＴ１、ＳＴ２ないしＳＴｎ電流を、順次に相変化メモリアレイに印加する方法に関する。図３Ａ及び図３Ｂのセット電流パルスＩＳＥＴを相変化メモリアレイに印加する方法については、既に説明したため詳細な説明を省略する。
【００５０】
図４は、本発明の実施例に係る書き込みドライバ回路を示す図面である。
図５Ａは、図４のパルス発生部が発生させるセット電圧パルスの実施例を示す図面である。
図５Ｂは、図４のパルス発生部が発生させるセット電圧パルスの他の実施例を示す図面である。
【００５１】
本発明の実施例に係る書き込みドライバ回路４００は、パルス発生部４１０及び電流制御部４２０を備える。
パルス発生部４１０は、電圧の大きさが順次に減少する第１ないし第ｎステージＳＴ１、ＳＴ２ないしＳＴｎを備えるセット電圧パルスＶＳＥＴを発生させる。
【００５２】
電流制御部４２０は、セット電圧パルスＶＳＥＴに応答して、電流量が順次に減少する第１ないし第ｎステージＳＴ１、ＳＴ２ないしＳＴｎを備えるセット電流パルスＩＳＥＴを、相変化セルＰＣＥＬＬに印加する。
【００５３】
図４には、相変化セルＰＣＥＬＬのうち一つが示されている。相変化セルＰＣＥＬＬは、ワードラインＷ／Ｌに連結されてターンオンまたはターンオフされるトランジスタＰＴＲと、印加されるセット電流パルスＩＳＥＴまたはリセット電流パルスＩＲＥＳＥＴによって抵抗の大きさが変化される相変化物質ＧＳＴとを備える。
【００５４】
図４の書き込みドライバ回路４００は、前記したセットプログラミング方法を具現するための回路である。すなわち、書き込みドライバ回路４００は、相変化メモリアレイ４３０の相変化セルＰＣＥＬＬをセット抵抗状態に変換させるためのセット電流パルスＩＳＥＴを、相変化メモリアレイ４３０に印加する。
【００５５】
セット電流パルスＩＳＥＴは、図３Ａ及び図３Ｂに示されたような、前記セット電流パルスＩＳＥＴの特性を有する。すなわち、第１ないし第ｎステージＳＴ１、ＳＴ２ないしＳＴｎを備えて電流量が順次に減少する。
【００５６】
書き込みドライバ回路４００で、図３Ａまたは図３Ｂに示されたようなセット電流パルスＩＳＥＴを発生させるために、パルス発生部４１０は、図５Ａまたは図５Ｂのような電圧波形を有するセット電圧パルスＶＳＥＴを発生させる。
【００５７】
図５Ａの左側には、パルス発生部４１０が発生させるリセット電圧パルスＶＲＥＳＥＴが示されている。パルス発生部４１０がリセット電圧パルスＶＳＥＴを発生させれば、書き込みドライバ回路４００は、相変化メモリアレイ４３０の相変化セルＰＣＥＬＬにリセット電流パルスＩＲＥＳＥＴを出力する。
【００５８】
図５Ａの右側には、パルス発生部４１０が発生させるセット電圧パルスＶＳＥＴが示されている。図５Ａの右側に示されたセット電圧パルスＶＳＥＴは、図３Ａに示されたセット電流パルスＩＳＥＴと同じ形態である。
すなわち、セット電圧パルスＶＳＥＴの第１ステージないし前記第ｎステージＳＴ１、ＳＴ２ないしＳＴｎのそれぞれの間には、電圧の大きさが０である区間が存在する。
【００５９】
図５Ｂの右側に示されたセット電圧パルスＶＳＥＴは、図３Ｂに示されたセット電流パルスＩＳＥＴと同じ形態である。すなわち、セット電圧パルスＶＳＥＴの第１ステージないし前記第ｎステージＳＴ１、ＳＴ２、ＳＴ３ないしＳＴｎのそれぞれは、連続して発生する。
すなわち、電流制御部４２０は、パルス発生部４１０から印加されるセット電圧パルスＶＳＥＴと同じ波形を有するセット電流パルスＩＳＥＴを発生させる。
【００６０】
言い換えれば、相変化メモリアレイ４３０の相変化セルＰＣＥＬＬに印加されるセット電流パルスＩＳＥＴの形態は、パルス発生部４１０で発生させるセット電圧パルスＶＳＥＴの形態によって制御される。
【００６１】
図５Ａ及び図５Ｂのようなセット電圧パルスＶＳＥＴを発生させるパルス発生部４１０の構造は、当業者ならば理解できるため、詳細な説明を省略する。
パルス発生部４１０が発生させるセット電圧パルスＶＳＥＴの第１ステージＳＴ１の電圧の大きさは、相変化セルＰＣＥＬＬの中、セット抵抗状態となるに当たって最も大きい電流量を必要とする相変化セルをセット抵抗状態に変換させるセット電流パルスＩＳＥＴを発生させ得る電圧の大きさである。
【００６２】
セット電圧パルスＶＳＥＴの第１ステージＳＴ１の電圧の大きさは、前記相変化セルＰＣＥＬＬを溶融温度まで加熱させるセット電流パルスＩＳＥＴを発生できる電圧の大きさを超えない。
【００６３】
セット電圧パルスＶＳＥＴが備えるステージの数は、複数個であり得る。相変化メモリアレイ４３０の大きさと、セット電圧パルスＶＳＥＴの第１ステージＳＴ１の電圧量とを考慮して、相変化セルＰＣＥＬＬをいずれもセット抵抗状態に変換させ得るセット電圧パルスＶＳＥＴのステージの数が決定される。
【００６４】
一実施例として、ｎが４である場合、すなわち、セット電圧パルスＶＳＥＴが第１ないし４ステージＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４を備える場合、相変化メモリアレイ４３０の全てのセルをセット抵抗状態に変換させ得る。
【００６５】
電流制御部４２０は、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び制御トランジスタＣＴＲを備える。
第１トランジスタＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートと第２端とが互いに連結される。第２トランジスタＴＲ２は、電源電圧ＶＤＤに第１端が連結され、第１トランジスタＴＲ１のゲートにゲートが連結され、第２端にセット電流パルスＩＳＥＴが出力される。
第１トランジスタＴＲ１と第２トランジスタＴＲ２とは、電流ミラー形態で結合される。
【００６６】
制御トランジスタＣＴＲは、第１トランジスタＴＲ１の第２端に第１端が連結され、接地電圧ＶＳＳに第２端が連結され、ゲートに印加されるセット電圧パルスＶＳＥＴに応答してターンオンされる程度が決定される。
【００６７】
制御トランジスタＣＴＲのゲートにセット電圧パルスＶＳＥＴの第１ステージＳＴ１電圧が印加される場合、制御トランジスタＣＴＲのターンオンされる程度は、セット電圧パルスＶＳＥＴの第ｎステージＳＴｎ電圧が印加される場合、制御トランジスタＣＴＲのターンオンされる程度より大きい。
すなわち、制御トランジスタＣＴＲのゲートにセット電圧パルスＶＳＥＴの第１ステージＳＴ１電圧が印加される場合、制御トランジスタＣＴＲを通じて流れる電流量が、セット電圧パルスＶＳＥＴの第ｎステージＳＴｎ電圧が印加される場合、制御トランジスタＣＴＲを通じて流れる電流量より多い。
【００６８】
第１トランジスタＴＲ１に電流ミラーの形態で結合される第２トランジスタＴＲ２の第２端に流れるセット電流パルスＩＳＥＴの電流量は、制御トランジスタＣＴＲを通って流れる電流量に比例する。
したがって、制御トランジスタＣＴＲに印加されるセット電圧パルスＶＳＥＴの電圧の大きさに比例して、相変化メモリアレイ４３０に流れるセット電流パルスＩＳＥＴの電流量が決まる。
したがって、書き込みドライバ回路４００は、パルス発生部４１０で発生されるセット電圧パルスＶＳＥＴの電圧の大きさを制御して、相変化メモリアレイ４３０に印加されるセット電流パルスＩＳＥＴの電流量を決定できる。
【００６９】
図４の書き込みドライバ回路４００を用いて、相変化メモリアレイ４３０に印加されるセット電流パルスＩＳＥＴの電流量を徐々に減少させて、相変化メモリアレイ４３０のあらゆる相変化セルＰＣＥＬＬをセット抵抗状態に変換させ得る。
【００７０】
前述したように、本発明に係るセットプログラミング方法及び書き込みドライバ回路は、相変化メモリアレイに複数個のセット電流パルスを印加し、電流量を徐々に減少させることで、相変化メモリアレイのあらゆる相変化セルをセット抵抗状態とし得るメリットがある。
【００７１】
本発明の実施例で、電流パルスや電圧パルスが、階段波形または矩形波形であると説明されているが、当業者ならば、本発明の実施例が電流パルスや電圧パルスの波形に限られないということがわかる。
なお、本発明の実施例が相変化メモリについて説明しているが、当業者ならば、いかなる適当な物質によって形成された適当なメモリ装置にも適用できるということが分かる。
【００７２】
本発明の実施例で、電流パルスの大きさの変化を例として説明しているが、当業者ならば、電流パルスの幅の変化も相変化メモリに影響を与え得ることが理解できる。
また、本発明の実施例が、相変化メモリセルがリセット状態からセット状態に変化されることを例として説明しているが、当業者ならば、いかなるメモリセルまたはアレイが、ある状態から他の状態に変化される場合にも、本発明の実施例が適用され得ることが理解できる。
【００７３】
本発明の実施例で、セット状態をデータ０に対応させ、リセット状態をデータ１に対応させて説明したが、当業者ならば、対応するデータ値を異ならせ得るということが理解できる。
【００７４】
以上のように、図面と明細書とで最良の実施例が開示された。ここでは特定用語が使用されたが、これは単に、本発明を説明するための目的で使用され、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【図面の簡単な説明】
【００７５】
【図１】相変化物質にデータを書き込みするための一般的な電流パルスを示す図面である。
【図２】相変化メモリセルに印加される電流変化に係る相変化セルの抵抗の変化を説明する図面である。
【図３Ａ】本発明の実施例に係る相変化メモリアレイに印加されるセット電流パルスを示す図面である。
【図３Ｂ】本発明の他の実施例に係る相変化メモリアレイに印加されるセット電流パルスを示す図面である。
【図４】本発明の実施例に係る書き込みドライバ回路を示す図面である。
【図５Ａ】図４のパルス発生部が発生させるセット電圧パルスの実施例を示す図面である。
【図５Ｂ】図４のパルス発生部が発生させるセット電圧パルスの他の実施例を示す図面である。
【符号の説明】
【００７６】
４００      書き込みドライバ回路
４１０      パルス発生部
４２０      電流制御部
４３０      相変化メモリアレイ
ＶＳＥＴ    セット電圧パルス
ＩＳＥＴ    セット電流パルス
ＰＣＥＬＬ  相変化セル
Ｗ／Ｌ      ワードライン
ＰＴＲ      トランジスタ
ＩＲＥＳＥＴ    リセット電流パルス
ＧＳＴ相変化物質
ＴＲ１      第１トランジスタ
ＴＲ２      第２トランジスタ
ＶＤＤ      電源電圧
ＣＴＲ      制御トランジスタ
ＶＳＳ      接地電圧
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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