(57)【特許請求の範囲】
【請求項１】
内側面が相対向し、外側面が互いに反対方向を向いて配置される第１および第２回路ボードであって、前記第１回路ボードはメモリモジュールをマザーボードに連結する連結部分を具備し、前記第１回路ボードの内側面および外側面のうち少なくとも１つは第１の複数個のメモリチップを装着し、前記第２回路ボードの内側面および外側面のうち少なくとも１つは第２の複数個のメモリチップを装着する第１および第２回路ボードと、
前記第１回路ボードおよび前記第２回路ボードを電気的に連結する電気的コネクタと、
前記第１回路ボードに装着され、前記第１および第２の複数個のメモリチップのための信号をバッファリングするバッファと、を具備し、
前記バッファリングされた信号は、コマンドおよびアドレス信号であり、
前記電気的コネクタは、前記第２の複数個のメモリチップのために前記バッファから出力される前記コマンドおよび前記アドレス信号をバッファリングする少なくとも一つのレジスタを装着することを特徴とするメモリモジュール。
【請求項２】
前記バッファリングされた信号は、
データをさらに具備することを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記バッファリングされた信号は、
チップ選択信号をさらに具備することを特徴とする請求項１に記載のメモリモジュール。
【請求項４】
前記第１回路ボードの前記外側面は前記バッファを装着することを特徴とする請求項１に記載のメモリモジュール。
【請求項５】
前記電気的コネクタは、
前記第１回路ボードの前記内側面および前記第２回路ボードの前記内側面に付着されることを特徴とする請求項１に記載のメモリモジュール。
【請求項６】
前記レジスタは、
少なくとも一つが前記電気的コネクタの端部に電気的に連結されることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
前記レジスタは前記バッファに電気的に連結され、
前記レジスタおよび前記バッファは前記第１回路ボードの対向する反対部分に装着されることを特徴とする請求項１に記載のメモリモジュール。
【請求項８】
第１回路ボードと、
第２回路ボードと、
前記第１回路ボードに装着される第１の複数個のメモリチップと、
前記第２回路ボードに装着される第２の複数個のメモリチップと、
前記第１回路ボードおよび前記第２回路ボードを電気的に連結する電気的コネクタと、
前記第１および第２回路ボードのうち一つに装着され、前記電気的コネクタに電気的に連結され、前記第１および第２の複数個のメモリチップのための信号をバッファリングするバッファと、
前記第２の複数個のメモリチップのために前記バッファから出力されたコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタと、を具備し、
前記レジスタおよび前記バッファは前記第１回路ボードの対向する反対部分に装着されることを具備することを特徴とするメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型メモリモジュールおよびメモリシステムに関する。
【背景技術】
【０００２】
コンピュータシステムは、メモリインタフェースを使用してメモリモジュールに連結される一つまたはそれ以上の集積回路チップセットを具備する。メモリインタフェースはＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のような集積回路チップセットとメモリモジュール間の通信を提供する。メモリインタフェースはアドレスバスライン、命令信号ラインおよびデータバスラインを具備する。
【０００３】
初期に、メモリモジュールは一側または両側面にメモリチップを持つ一枚の基板で構成された。しかし、大容量および高性能への要求の高まりは大きいサイズおよび速い動作を行うメモリへの要求につながる。このような要求に応じて 電気的に連結され、かつ互いに並列に装着される２枚以上の基板を持つメモリモジュールが開発された。
【０００４】
特許文献１は、このようなタイプのメモリモジュールについて開示する。多重基板メモリモジュール以外にも同じ基板にメモリチップを積層することによってメモリ集積度を高くしたメモリモジュールが開発された。特許文献２はこのような積層技術を開示する。
【０００５】
しかし、動作速度、メモリモジュールおよび／またはチップセットに連結されるメモリチップの数が増加するにつれて、容量性負荷の増加はメモリの速度および量に制限をもたらす。このような容量性負荷の影響を減少させるためにコマンドおよびアドレス信号をバッファリングするバッファまたはレジスタを持つメモリモジュールが開発された。
【０００６】
モジュールの各基板は容量性負荷の効果を減少させるバッファを具備する。特許文献２は、いわゆるレジスタメモリモジュールと呼ばれる例を開示する。
【０００７】
最近ではバッファメモリモジュールが開発された。バッファメモリモジュールで、各基板のメモリチップに連結されるコマンドおよびアドレス信号はレジスタメモリモジュールでのようにバッファリングされ、モジュールの各基板の他のバッファはデータもバッファリングする。
【０００８】
バッファメモリモジュールはチップセットから電気的に絶縁される。特許文献３はバッファメモリモジュールの例を開示する。
【特許文献１】米国特許第５，９４９，６５７号公報
【特許文献２】米国特許第６，８４７，１０２号公報
【特許文献３】米国特許第６，５５３，４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、信号減衰の問題を解決できる大容量の積層型メモリモジュールを提供することにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための本発明の第１のメモリモジュールは、第１および第２回路ボード、この第１および第２回路ボードの内側面および外側面、電気的コネクタおよびバッファを具備する。
【００１１】
第１および第２回路ボードは、内側面が相対向し、外側面が互いに反対方向を向いて配置される第１および第２回路ボードであって、前記第１回路ボードはメモリモジュールをマザーボードに連結する連結部分を具備する。前記第１回路ボードの内側面および外側面のうち少なくとも１つは第１の複数個のメモリチップを装着する。前記第２回路ボードの内側面および外側面のうち少なくとも１つは第２の複数個のメモリチップを装着する。電気的コネクタは前記第１回路ボードおよび前記第２回路ボードを電気的に連結する。バッファは前記第１回路ボードに装着され、前記第１および第２の複数個のメモリチップのための信号をバッファリングする。
【００１２】
前記バッファリングされた信号はコマンドおよびアドレス信号である。前記バッファリングされた信号はデータをさらに具備する。前記電気的コネクタは、前記第２の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングする少なくとも一つのレジスタを装着する。
【００１３】
前記第１回路ボードの前記外側面は前記バッファを装着する。前記電気的コネクタは、前記第１回路ボードの前記内側面および前記第２回路ボードの前記内側面に付着される。前記電気的コネクタの端部に少なくとも一つのレジスタが電気的に連結される。
【００１４】
前記レジスタは、前記第２の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングする。前記第２の複数個のメモリチップのためのコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタをさらに具備し、前記レジスタおよび前記バッファは前記第１回路ボードの対向する反対部分に装着される。
【００１５】
前記技術的課題を達成するための本発明の第２のメモリモジュールは、第１回路ボードと、第２回路ボードと、前記第１回路ボードに装着される第１の複数個のメモリチップと、前記第２回路ボードに装着される第２の複数個のメモリチップと、前記第１回路ボードおよび前記第２回路ボードを電気的に連結する電気的コネクタと、前記第１および第２回路ボードのうち一つに装着され、前記電気的コネクタに電気的に連結され、前記第１および第２の複数個のメモリチップのための信号をバッファリングするバッファとを具備する。
【００１６】
前記技術的課題を達成するための本発明のメモリ構造は、メモリチップを装着して電気的に連結される一枚以上の回路ボードを具備する積層型メモリモジュールと、前記一枚以上の回路ボードに装着されたメモリチップのための信号をバッファリングし、前記回路ボードのうち一枚に装着されるバッファとを具備する。
【００１７】
前記技術的課題を達成するための本発明の積層型メモリモジュールは、メモリモジュールに装着される少なくとも二枚の回路ボードのうち一枚に装着されるバッファを有し、前記バッファは、前記メモリモジュールに装着される前記少なくとも２枚の回路ボードに装着されたメモリチップのための信号をバッファリングする。
【発明の効果】
【００１８】
本発明によるメモリモジュールは、バッファ部およびレジスタを利用して大容量のメモリモジュールを高速に動作させうる長所がある。また、本発明によれば、単一のバッファを使用してフルバッファのメモリモジュールを提供でき、バッファの数およびバッファに対する接続を減らすことができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部材を表す。
【００２０】
図１は、本発明の実施形態によるメモリモジュールを示す図である。
マザーボードと呼ばれる回路ボード１０はＣＰＵ １２、および複数個のスロット１４を具備する。各スロットはメモリモジュール２０を装着できる。回路ボード１０およびスロット１４はＣＰＵ １２とメモリモジュール２０とを電気的に連結する。
【００２１】
図１を参照すれば、各スロット１４は、メモリモジュール２０の雄型の連結部を受け入れる雌型のコネクタを提供する。各メモリモジュール２０は互いに離れているが、電気的におよび機械的に連結される第１回路ボード３０および第２回路ボード５０を具備する。
【００２２】
第１回路ボード３０は外側面３２および内側面３４を具備する。外側面３２は第１ランクを形成する少なくとも１セットのメモリチップ３６およびバッファ３８を装着する。内側面３４は、第２ランクを形成する少なくとも１セットのメモリチップ４０を装着する。
【００２３】
フレキシブルコネクタ６０は、第１回路ボード３０の内側面３４に電気的および機械的に連結される。すなわち、コネクタ６０の外側面６４は電気的および機械的に第１回路ボード３０に連結される。コネクタ６０の内側面６６は電気的に連結された一つまたはそれ以上のレジスタ７０を装着する。
【００２４】
第２回路ボード５０は外側面５２および内側面５４を具備する。外側面５２は第３ランクを形成する少なくとも１セットのメモリチップ５６を装着する。内側面５４は第４ランクを形成する少なくとも１セットのメモリチップ５８を装着する。
【００２５】
コネクタ６０は第２回路ボード５０の内側面５４に電気的および機械的に連結される。一対の締結装置８０が、第１回路ボード３０と第２回路ボード５０間を機械的に連結するために提供される。例えば、締結装置８０は第１回路ボード３０と第２回路ボード５０とのビアに装着される柱でありうる。
【００２６】
前述したように、図１は、本発明の実施形態によるメモリモジュールの機械的な構造の側面図である。図２は、第１回路ボード３０の外側面３２からメモリモジュール２０を眺めた正面図である。図３は、第２回路ボード５０の外側面５２からメモリモジュール２０を眺めた他の正面図である。
【００２７】
次に、図４および図５を参照してメモリモジュールの構造をさらに説明する。
図４は、第１回路ボード３０の内側面３４と第２回路ボード５０の内側面５４間の連結構造を示す図である。第１回路ボード３０の内側面３４に連結されたコネクタ６０はレジスタ７０が装着されるタブ部１１０を具備する。
【００２８】
コネクタ６０のタブ部１１０以外の部分は第１回路ボード３０の内側面３４に接着部１１２によって装着される。コネクタ６０の端部は、第２回路ボード５０の内側面５４に物理的に連結される。コネクタ６０のターミナル７６はメモリチップ５６、５８に電気的だけでなく機械的にも連結される。
このような電気的連結は図６を参照してさらに詳細に説明される。
【００２９】
図５は、第１回路ボード３０と第２回路ボード５０間の連結および、バッファ３８の第１回路ボード３０への連結構造を示す図である。特に、図５は図４のＶ−Ｖ’線断面を示す。
【００３０】
バッファ３８は第１回路ボード３０に電気的および物理的に連結される。バッファ３８は第１回路ボード３０の外側面３２の連結パッド９４に連結されるボール９０を具備する。第１回路ボード３０は、チップ３６、４０と連結パッド９４とを電気的に連結する導電性ライン（図示せず）を具備する。図示されていないが、導電性ラインの一部はビア（図示せず）に配置されてメモリチップ４０に連結される。
【００３１】
連結パッド９４の一部は第１回路ボード３０のターミナルエンド１００に電気的に連結される。ターミナルエンド１００はメモリモジュール２０がスロット１４に装着される時にスロット１４への電気的連結を提供する。
【００３２】
外側面３２の連結パッド９４は、第１回路ボード３０の内側面３４の連結パッド９６に電気的に連結される。特に、第１回路ボード３０のビアに形成された導電体９８が電気的連結を作る。内側面３４の連結パッド９６は、フレキシブルコネクタ６０の連結パッド６２に電気的に連結される。連結パッド９４と連結パッド６２とは、第１回路ボード３０とフレキシブルコネクタ６０間に電気的かつ機械的連結を形成するために互いに連結される。
【００３３】
図５で、コネクタ６０の外側面の連結パッド６２は、内側面６６の連結パッド６８と電気的に連結される。コネクタ６０のビアに形成された導電体７２は連結パッド６２と連結パッド６８間の電気的連結を提供する。
【００３４】
レジスタ７０は電気的かつ機械的にコネクタ６０に連結される。レジスタ７０は対応する連結パッド６８に装着されるボール７４を具備する。したがって、レジスタ７０はバッファ３８にコネクタ６０を通じて電気的に連結される。
【００３５】
コネクタ６０は、第１回路ボード３０に対して、コネクタ６０の端部にあるターミナル７６と連結パッド６２間で電気的な導電性経路を提供する。ターミナル７６は導電性ライン（図示せず）によってチップ５６、５８に電気的に連結され、電気的コンタクト１１４によって、コネクタ６０と第２回路ボード５０との機械的な付着を提供する。
【００３６】
図５には図示されていないが、導電性ラインは第２回路ボード５０の内側面５４に形成され、またメモリチップ５６に電気的な連結を提供するために第２回路ボード５０のビア（図示せず）に配置される。図５で説明されたメモリモジュールの構造の電気的連結は図６で説明される。
【００３７】
図６は、図１のメモリモジュールの素子間の電気的連結を示す図である。第１回路ボード３０はメモリチップの第１ランクＲＣ１および第２ランクＲＣ２を具備する。第２回路ボード５０はメモリチップの第３ランクＲＣ３および第４ランクＲＣ４を具備する。
【００３８】
第１ランクＲＣ１は半分に分けられた部分３６ａ、３６ｂを持つメモリチップ３６を具備する。第２ランクＲＣ２は半分に分けられた部分４０ａ、４０ｂを持つメモリチップ４０を具備する。第３ランクＲＣ３は半分に分けられた部分５８ａ、５８ｂを持つメモリチップ５８を具備する。第４ランクＲＣ４は半分に分けられた部分５６ａ、５６ｂを持つメモリチップ５６を具備する。
【００３９】
ランクＲＣ１〜ＲＣ４はＣＰＵ １２からコマンドおよびアドレス信号ＣＡを受信し、データＤＱバス５５をＣＰＵ １２と共有する。ランクＲＣ１〜ＲＣ４のうち一つがランク制御信号ＲＣｓに応答して活性化されれば、活性化されたランクはコマンドおよびアドレス信号ＣＡに基づいてデータＤＱバス５５を通じてＣＰＵ １２とデータＤＱを通信する。
【００４０】
ＣＰＵ １２から発生する信号は、ＣＡ信号とＲＣｓ信号の２種類に分類される。ＣＡ信号はランクＲＣ１〜ＲＣ４に共通的に印加される信号であり、ＲＣｓ信号はそれぞれのランクを別個に制御する信号である。ＣＡ信号はＲＡＳ、ＣＡＳ、アドレス信号などを具備し、ランク制御信号ＲＣｓは例えばチップ選択信号ＣＳｓを具備する。
【００４１】
ＣＡ信号、ランク制御信号ＲＣｓおよびデータＤＱはバッファ３８によりバッファリングされた後、ランクＲＣ１〜ＲＣ４に提供される。特に、図６で、ＣＡ１ａ、ＣＡ１ｂ、ＣＡ２ａおよびＣＡ２ｂと表示されるＣＡ信号はバッファリングされた信号であり、メモリチップの半分の部分３６ａ、４０ａ、３６ｂ、４０ｂ、５８ａ、５６ａ、５８ｂ、５６ｂに提供され、ランク制御信号ＲＣ１、ＲＣ２、ＲＣ３、ＲＣ４はバッファリングされた信号であり、各ランクＲＣ１〜ＲＣ４に入力される。
【００４２】
図６はまた、レジスタ７０が第３および第４コマンドおよびアドレス信号ＣＡ２Ａ、ＣＡ２ｂと、第３および第４ランク制御信号ＲＣ３、ＲＣ４とをバッファリングすることを追加的に示す。また図６は、メモリチップ５６、５８の半分の部分５６ａ、５８ａ、５８ｂ、５６ｂが、それぞれのメモリチップ５６、５８の半分の部分５６ａ、５８ａ、５８ｂ、５６ｂに連結されるチェックビットチップ８６ａ、８８ａ、８６ｂ、８８ｂを具備することを示す。
【００４３】
チェックビットチップ８６ａ、８８ａ、８６ｂ、８８ｂのそれぞれは、連結されたメモリチップ５６、５８の半分の部分に連結された同じコマンドおよびアドレス信号ＣＡを受信する。例えば、チェックビットチップ８６ａ、８８ａはチェックビットデータＣＢ０〜ＣＢ７を受信し、チェックビットチップ８６ｂ、８８ｂはチェックビットデータＣＢ８〜ＣＢ１５を受信する。チェックビットデータはデータＤＱの一部として受信される。
【００４４】
図２に図示されたように、メモリモジュール２０は完全にバッファリングされたメモリモジュールである。本実施形態で一つのバッファ３８は第１および第２回路ボード３０および５０のメモリチップにデータ、コマンドおよびアドレス信号をバッファリングして提供する。
【００４５】
以上により最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者ならばこれより多様な変形および均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００４６】
本発明は半導体メモリ装置の分野に利用でき、特に、積層型メモリモジュールの構造に関連した技術分野に利用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態によるメモリモジュールを示す図である。
【図２】図１のメモリモジュールの正面図である。
【図３】図１のメモリモジュールの他の正面図である。
【図４】図１のメモリモジュールの第１回路ボードの内面と第２回路ボードの内面との連結を示す図である。
【図５】図１のメモリモジュールの第１回路ボードと第２回路ボード間の連結およびバッファの第１回路ボードへの連結構造を示す図である。
【図６】図１のメモリモジュールの素子間の電気的連結を示す図である。
【符号の説明】
【００４８】
１０    回路ボード
１２    ＣＰＵ
１４    スロット
２０    メモリモジュール
３０    第１回路ボード
３２    外側面
３４    内側面
３６、４０    メモリチップ
３８    バッファ
５０    第２回路ボード
５２    外側面
５４    内側面
５６，５８    メモリチップ
６０    フレキシブルコネクタ
６４    外側面
６６    内側面
７０    レジスタ
８０    締結装置
【図１】
0004695361.tif 000002
【図２】
0004695361.tif 000003
【図３】
0004695361.tif 000004
【図４】
0004695361.tif 000005
【図５】
0004695361.tif 000006
【図６】
0004695361.tif 000007