(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の前記ゲート電極下の領域に形成されたチャネル領域と、
前記チャネル領域を挟んで形成され、前記チャネル領域に歪みを発生させ、チャネル方向に平行な方向に区切られた第１の領域と第２の領域を有するソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の底面と前記半導体基板との界面に形成された、結晶のエピタキシャル成長を抑制する成長抑制部と、
を有し、
前記第１の領域は、チャネル方向に平行な方向に前記チャネル領域から遠くなるに従って導電型不純物の濃度が連続的に増加するチャネル領域側の領域であり、
前記第２の領域は、前記導電型不純物の濃度がチャネル方向に平行な方向で一定な領域であり、
前記第１および第２の領域の前記導電型不純物の濃度は、前記第１の領域と前記第２の領域との境界において等しく、
前記ソース領域および前記ドレイン領域の前記導電型不純物の濃度は、前記第１の領域の前記チャネル領域側端部において最も低く、前記第２の領域の前記チャネル領域の反対側の端部において最も高く、
前記ソース領域および前記ドレイン領域は、前記成長抑制部により前記半導体基板の前記チャネル領域側からチャネル方向に平行な方向にのみエピタキシャル成長して形成されたエピタキシャル層からなり、
前記エピタキシャル層の成長は、前記第１の領域において前記導電型不純物の濃度が増加するように成長させ、その後、前記第２の領域において前記導電型不純物の濃度が一定となるように成長させた、
ことを特徴とする半導体装置。
【請求項２】
前記成長抑制部は、前記半導体基板内の前記ソース領域および前記ドレイン領域の底面と前記半導体基板との界面付近の領域に不純物を注入して形成される成長抑制領域、または前記半導体基板と前記ソース領域および前記ドレイン領域の底面との間に形成された絶縁膜からなる成長抑制膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および前記ドレイン領域は、他の領域よりも深さが浅く、前記チャネル領域に隣接したエクステンション領域を含むことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、エピタキシャル結晶成長法を用いて基板のＳｉ結晶と異なる格子定数を有する結晶をソース・ドレイン領域に埋め込み、格子定数の違いを利用してチャネル領域に歪みを与えるというものがある。
【０００３】
ところで、埋め込んだエピタキシャル結晶をソース・ドレイン領域として用いるためには、導電性を持たせる必要がある。エピタキシャル結晶に導電性を持たせる方法としては、Ｉｎ−ｓｉｔｕで導電型不純物を含んだエピタキシャル結晶を成長させる方法（例えば、非特許文献１参照）、導電型不純物を含まないエピタキシャル結晶を成長させた後、イオン注入法により導電型不純物を結晶に注入する方法（例えば、特許文献１参照）がある。
【非特許文献１】J. Murota et al. Surf. Interface Anal. 2002; 34: 423-431.
【特許文献１】特開２００６−１３４２８号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ロールオフ特性を劣化させずにチャネル領域に十分な歪みを生じさせることのできるエピタキシャル結晶を埋め込んだソース・ドレイン領域を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極下の領域に形成されたチャネル領域と、前記チャネル領域を挟んで形成され、前記チャネル領域に歪みを発生させ、チャネル方向に平行な方向に区切られた第１の領域と第２の領域を有するソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の底面と前記半導体基板との界面に形成された、結晶のエピタキシャル成長を抑制する成長抑制部と、を有し、前記第１の領域は、チャネル方向に平行な方向に前記チャネル領域から遠くなるに従って導電型不純物の濃度が連続的に増加するチャネル領域側の領域であり、前記第２の領域は、前記導電型不純物の濃度がチャネル方向に平行な方向で一定な領域であり、前記第１および第２の領域の前記導電型不純物の濃度は、前記第１の領域と前記第２の領域との境界において等しく、前記ソース領域および前記ドレイン領域の前記導電型不純物の濃度は、前記第１の領域の前記チャネル領域側端部において最も低く、前記第２の領域の前記チャネル領域の反対側の端部において最も高く、前記ソース領域および前記ドレイン領域は、前記成長抑制部により前記半導体基板の前記チャネル領域側からチャネル方向に平行な方向にのみエピタキシャル成長して形成されたエピタキシャル層からなり、前記エピタキシャル層の成長は、前記第１の領域において前記導電型不純物の濃度が増加するように成長させ、その後、前記第２の領域において前記導電型不純物の濃度が一定となるように成長させた、ことを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、ロールオフ特性を劣化させずにチャネル領域に十分な歪みを生じさせることのできるエピタキシャル結晶を埋め込んだソース・ドレイン領域を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
ソース・ドレイン領域のチャネル領域に歪みを与えるエピタキシャル結晶に導電性を持たせるために、Ｉｎ−ｓｉｔｕで導電型不純物を含んだエピタキシャル結晶を成長させる方法を用いた場合、結晶が主にソース・ドレイン領域となる領域の底面から一様に成長するため、結晶中の基板の表面に平行な方向の不純物濃度は均一になる。そのため、結晶中のゲート近傍の領域の不純物濃度のみを選択的に小さくすることができず、ロールオフ特性の劣化を回避するために、エピタキシャル結晶をあまりゲートに近づけることができない。その結果、チャネル領域に十分な歪みを与えることができなくなるおそれがある。
【０００８】
一方、導電型不純物を含まないエピタキシャル結晶を成長させた後、イオン注入法により導電型不純物を結晶に注入する方法を用いた場合、イオン注入によりエピタキシャル結晶がダメージを受けて格子欠陥等が発生し、エピタキシャル結晶がチャネル領域に与える歪みの効果が緩和してしまうおそれがある。
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の側面に形成されたゲート側壁５と、半導体基板２内のゲート電極４の下方に形成されたチャネル領域７と、チャネル領域７を挟んで形成されたエピタキシャル層６と、半導体基板２内のエピタキシャル層６の底面と半導体基板２との界面付近の領域に形成された成長抑制領域８と、ゲート電極４の上面に形成された第１のシリサイド層９ａと、エピタキシャル層６の上面に形成された第２のシリサイド層９ｂと、半導体基板２内に形成された素子分離領域１０と、を有して概略構成される。
【００１０】
半導体基板２は、例えば、Ｓｉ基板が用いられる。
【００１１】
ゲート絶縁膜３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１２】
ゲート電極４は、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面に第１のシリサイド層９ａが形成されない。
【００１３】
第１のシリサイド層９ａは、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。なお、第１のシリサイド層９ａはゲート電極４の上部をシリサイド化することにより形成されるが、ゲート電極４の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。
【００１４】
ゲート側壁５は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１５】
エピタキシャル層６は、ｐ型トランジスタの場合は、半導体基板２を構成する結晶よりも大きい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＧｅ結晶等をエピタキシャル成長させる。一方、ｎ型トランジスタの場合は、半導体基板２を構成する結晶よりも小さい格子定数を有する結晶をエピタキシャル成長させることにより形成する。例えば、半導体基板２がＳｉ結晶からなる場合は、ＳｉＣ結晶等をエピタキシャル成長させる。
【００１６】
ここで、エピタキシャル層６が半導体基板２を構成する結晶よりも大きい格子定数を有する結晶からなる場合は、エピタキシャル層６がチャネル領域７に圧縮歪みを与えて、チャネル領域７における正孔の移動度を向上させることができる。一方、エピタキシャル層６が半導体基板２を構成する結晶よりも小さい格子定数を有する結晶からなる場合は、エピタキシャル層６がチャネル領域７に引張歪みを与えて、チャネル領域７における電子の移動度を向上させることができる。
【００１７】
なお、エピタキシャル層６に用いられるＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、ＳｉＣ結晶のＣ濃度は３原子％以下であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、チャネル領域７が形成される部分に与える歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。また、ＳｉＣ結晶のＣ濃度が３原子％を超える場合は、やはり基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
【００１８】
また、エピタキシャル層６は、導電型不純物を含み、ソース・ドレイン領域として機能する。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。エピタキシャル層６中の導電型不純物の濃度分布は不均一であり、チャネル方向に平行な方向の導電型不純物の濃度分布が、ゲート電極４から遠くなるに従って濃度が増加する部分を有する。特に、チャネル領域７に隣接する所定の範囲（例えば、単位体積）の領域における平均の濃度が、チャネル領域７から離れた他の所定の領域（例えば、単位体積）における平均の濃度よりも低いことが好ましい。さらに、チャネル領域７に隣接する領域における濃度が最も低いことが特に好ましい。なお、ここでいう不均一とは、半導体装置の製造装置の製造精度や、製造装置を操作する者の操作精度、製造時の環境等に基づいて生じる誤差により均一でなくなった程度のものは含まない。
【００１９】
成長抑制領域８は、エピタキシャル結晶成長を抑制する機能を有し、半導体基板２内のエピタキシャル層６の底面と半導体基板２との界面付近の領域に不純物を注入することにより形成される。注入する不純物は、注入することにより半導体基板２を構成する結晶の格子定数を変化させるものを用いることができる。例えば、半導体基板２がＳｉ結晶からなる場合は、不純物としてＣ、Ｇｅ等を用いることができる。特に、Ｃ等のように、十分な濃度になるまで注入すれば、ほぼ完全にエピタキシャル結晶成長を抑えることができる不純物を用いることが好ましい。
【００２０】
図２（ａ）、（ｂ）は、エピタキシャル層６内の導電型不純物の濃度分布の一例を示したグラフである。図２（ａ）、（ｂ）は、半導体基板２の成長抑制領域８が形成された領域からエピタキシャル結晶成長がほぼ完全に起こらない場合の例である。
【００２１】
図２（ａ）の横軸は、チャネル方向に平行な方向（図１中の水平方向、以下Ｘ方向とする）の位置を表し、縦軸は導電型不純物の濃度を表す。ここで、図中のＸ０は、エピタキシャル層６のチャネル領域７側の端部の位置、Ｘ１は、エピタキシャル層６の素子分離領域側１０側の端部の位置を表す。
【００２２】
図２（ａ）に示すように、Ｘ０から所定の位置Ｘ２までの領域において、不純物濃度がＸ０からの距離に応じて増加し、Ｘ２からＸ１までの間の領域は不純物濃度が一定（例えば、１×１０２０ａｔｏｍ／ｃｍ３）になっている。なお、Ｘ０から所定の位置Ｘ２までの領域におけるＸ０からの距離に応じた不純物濃度の増加は、同図に示したような直線的なものに限られず、例えば、曲線的な増加であってもよいし、矩形的な増加であってもよい。また、位置Ｘ０から不純物の注入を開始しなくてもよい。この場合、図２（ａ）の不純物濃度プロファイルがＸ０から離れた位置で立ち上がり始める。また、不純物濃度が一定になる境界であるＸ２の位置は図２（ａ）に示したものに限られない。また、Ｘ２からＸ１までの間の領域のような不純物濃度が一定の領域はなくてもよい。また、Ｘ方向の位置と不純物濃度との関係は、半導体基板２の表面に垂直な方向（図１中の鉛直方向、以下Ｚ方向とする）の位置に依らず、図２（ａ）の様になる。
【００２３】
図２（ｂ）の横軸は、Ｚ方向の位置を表し、縦軸は導電型不純物の濃度を表す。ここで、図中のＺ０は、エピタキシャル層６の底部の位置、Ｚ１は、エピタキシャル層６の上端部の位置を表す。
【００２４】
図２（ｂ）に示すように、Ｚ０から所定の位置Ｚ１までの領域において、不純物濃度が一定（例えば、１×１０２０ａｔｏｍ／ｃｍ３）になっている。これは、エピタキシャル層６がＸ方向にのみ成長し、Ｚ方向には成長しないことによる。なお、Ｚ方向の位置と不純物濃度との関係は、Ｘ方向の位置に依らず、図２（ｂ）の様になる。
【００２５】
なお、エピタキシャル層６にＳｉＣ結晶が用いられ、成長抑制領域８ｃがＣの注入により形成される場合、成長抑制領域８ｃ中の最もＣ濃度の濃い領域のＣ濃度は、エピタキシャル層６中のＣの濃度よりも高い。
【００２６】
図３は、この場合のＺ方向の位置とＣ濃度の関係の一例を示したグラフである。Ｚ１（エピタキシャル層６の上端部の位置）からＺ０（エピタキシャル層６の底部の位置）までの領域がエピタキシャル層６内の領域、Ｚ０より右側の領域が半導体基板２内の領域である。半導体基板２内のＣが存在する領域が成長抑制領域８ｃに相当する。
【００２７】
第２のシリサイド層９ｂは、第１のシリサイド層９ａと同様に、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。
【００２８】
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００２９】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３０】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３１】
まず、図４Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、続いて、イオン注入法により導電型不純物を半導体基板２表面に注入し、ウェル（図示しない）を形成する。また、チャネル領域７となる領域に導電型不純物を注入してもよい。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、注入した導電型不純物を活性化させる。
【００３２】
ここで、ｐ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを注入してｎ型ウェル（図示しない）を形成し、Ｂ、ＢＦ２等のｐ型不純物イオンをチャネル領域７となる領域に注入する。一方、ｎ型トランジスタを形成する場合は、ｐ型不純物イオンを注入してｐ型ウェル（図示しない）を形成し、ｎ型不純物イオンをチャネル領域７となる領域に注入する。
【００３３】
次に、図４Ａ（ｂ）に示すように、半導体基板２上にゲート絶縁膜３、ゲート電極４、キャップ膜１１、およびスペーサ１２を形成する。
【００３４】
ここで、ゲート絶縁膜３、ゲート電極４、キャップ膜１１、スペーサ１２は、例えば、以下の方法により形成される。まず、ＳｉＯ２膜等のゲート絶縁膜３の材料膜、多結晶シリコン膜等のゲート電極４の材料膜、ＳｉＮ等のキャップ膜１１の材料膜を熱酸化法、またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、それぞれ形成する。次に、光リソグラフィー法、Ｘ線リソグラフィー法、または電子ビームリソグラフィー法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってキャップ膜１１の材料膜、ゲート電極４の材料膜、ゲート絶縁膜３の材料膜をエッチング加工し、ゲート絶縁膜３、ゲート電極４、キャップ膜１１を形成する。次に、熱酸化法によりＳｉＯ２膜をゲート絶縁膜３、ゲート電極４、キャップ膜１１を覆うように形成し、その上にＬＰＣＶＤ法によりＳｉＮ等のスペーサ１２の材料膜を形成する。次に、ＲＩＥ法によりスペーサ１２の材料膜をエッチング加工して、スペーサ１２を形成する。
【００３５】
次に、図４Ａ（ｃ）に示すように、スペーサ１２、キャップ膜１１および素子分離領域１０をマスクとして半導体基板２上面をエッチングし、凹部１３を形成する。このとき、異方性エッチングにより鉛直方向にのみエッチングを施してもよいし、等方性エッチング等を用いて、スペーサ１２やゲート絶縁膜３の下方の領域の一部までエッチングを施してもよい。
【００３６】
次に、図４Ｂ（ｄ）に示すように、イオン注入法により半導体基板２の表面に垂直な方向からＣ等の不純物を注入し、成長抑制領域８を形成する。このとき、不純物を垂直方向から注入するため、半導体基板２の凹部１３の側面に位置する領域には成長抑制領域８がほとんど形成されない。なお、半導体基板２の凹部１３の側面近傍にマスクを形成し、マスクに覆われない領域にのみ成長抑制領域８を形成してもよい。
【００３７】
次に、図４Ｂ（ｅ）に示すように、半導体基板２の凹部１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層６をエピタキシャル成長させる。このとき、成長抑制領域８が形成された領域からはほとんど成長が起きないため、エピタキシャル層６は、主に半導体基板２の凹部１３の側面に位置する領域からＸ方向に成長する。
【００３８】
さらにエピタキシャル結晶成長を続け、図４Ｂ（ｆ）に示すように、エピタキシャル層６で凹部１３を埋める。ここで、エピタキシャル層６の成長は、導電型不純物の分布が図２（ａ）、（ｂ）に示したグラフのようになるように、エピタキシャル成長させながら所定の位置まで不純物濃度を上げていき、その後不純物濃度が一定になるように行う。
【００３９】
ここで、ｐ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）、Ｂの原料としてジボラン（Ｂ２Ｈ６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉＧｅ結晶を気相エピタキシャル成長させ、ｐ型のエピタキシャル層６を形成する。
【００４０】
一方、ｎ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）、Ａｓの原料としてアルシン（ＡｓＨ３）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＡｓを含んだＳｉＣ結晶を気相エピタキシャル成長させ、ｎ型のエピタキシャル層６を形成する。
【００４１】
次に、図４Ｃ（ｇ）に示すように、リン酸を用いたウェットエッチング等により、キャップ膜１１およびスペーサ１２を除去した後、ゲート電極４の側面にゲート側壁５を形成する。
【００４２】
ここで、ゲート側壁５は、ＳｉＯ２等のゲート側壁５の材料膜をゲート電極４の側面を覆うように堆積させた後、ＲＩＥ法によりゲート側壁５の材料膜をエッチング加工することにより形成される。
【００４３】
次に、図４Ｃ（ｈ）に示すように、ゲート電極４の上面に第１のシリサイド層９ａ、エピタキシャル層６の上面の露出部分に第２のシリサイド層９ｂを形成することにより、図１に示した半導体装置１を得る。
【００４４】
ここで、第１および第２のシリサイド層９ａ、９ｂは、フッ酸処理により自然酸化膜を除去した後に、ゲート電極４の上面およびエピタキシャル層６の上面の露出部分を覆うようにＮｉ等からなる金属膜（図示しない）をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡを行って金属膜とゲート電極４ならびにエピタキシャル層６をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００４５】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、成長抑制領域８を形成し、導入する導電型不純物の濃度を大きくしながら、エピタキシャル層６を半導体基板２のチャネル領域７側からＸ方向に成長させることにより、エピタキシャル層６中のチャネル領域７近傍の領域における導電型不純物の濃度を他の領域よりも低くすることができる。このため、エピタキシャル層６をチャネル領域７に近づけて、ロールオフ特性の劣化を起こさずに、効果的にチャネル領域に歪みを与えることができる。
【００４６】
また、エピタキシャル層６への導電型不純物の導入にイオン注入法を用いていないため、エピタキシャル層６にダメージを生じさせず、エピタキシャル層６がチャネル領域７へ与える歪みを緩和させることがない。
【００４７】
また、成長抑制領域８を形成することにより、エピタキシャル層６中の導電型不純物の半導体基板２中への拡散を抑制することができる。
【００４８】
また、Ｉｎ−ｓｉｔｕで導電型不純物を注入しながらエピタキシャル層６をＸ方向にのみ成長させることにより、エピタキシャル層６中のＺ方向の不純物濃度の分布を均一にすることができる。このため、エピタキシャル層６の表面近傍の領域と同様に、内部にも高濃度の導電型不純物が注入されることとなり、寄生抵抗を小さくすることができる。
【００４９】
なお、本実施の形態においては、成長抑制領域８が形成された領域からはエピタキシャル層６が成長せず、エピタキシャル層６がＸ方向にのみ成長する場合について説明したが、Ｘ方向の成長とともに成長抑制領域８からのＺ方向の成長があってもよい。ただし、Ｘ方向の成長速度はＺ方向の成長速度よりも大きいことが好ましい。
【００５０】
図５は、半導体基板２の成長抑制領域８が形成された領域から、エピタキシャル結晶成長が起こる場合のエピタキシャル層６の模式図を示す。この場合、エピタキシャル層６は、Ｘ方向に成長したエピタキシャル層６ａ（図５左上）と、Ｚ方向に成長したエピタキシャル層６ｂ（図５右下）からなる。界面６ｃは、エピタキシャル層６ａとエピタキシャル層６ｂの界面であり、エピタキシャル層６ａの方がエピタキシャル層６ａよりも成長速度が速いため、傾きが４５°よりも小さくなっている。
【００５１】
Ｘ０は、エピタキシャル層６のチャネル領域７側の端部のＸ方向の位置、Ｘ１は、エピタキシャル層６の素子分離領域側１０側の端部のＸ方向の位置を表す。また、Ｚ０は、エピタキシャル層６の底部のＺ方向の位置、Ｚ１は、エピタキシャル層６の上端部のＺ方向の位置を表す。また、エピタキシャル層６ａのＸ０からＸ２までの領域、およびエピタキシャル層６ｂのＺ０からＺ２までの領域は、導電型不純物の濃度がＸ０またはＺ０からの距離に応じて増加する領域であり、エピタキシャル層６ａのＸ２からＸ１までの領域、およびエピタキシャル層６ｂのＺ２からＺ１までの領域は、導電型不純物の濃度が一定（例えば、１×１０２０ａｔｏｍ／ｃｍ３）の領域である。
【００５２】
図６（ａ）、（ｂ）は、図５に示したエピタキシャル層６内の導電型不純物の濃度分布を示したグラフである。
【００５３】
図６（ａ）の横軸は、Ｘ方向の位置を表し、縦軸は導電型不純物の濃度を表す。図６（ａ）には、Ｚ＝Ｚ２、Ｚ３、Ｚ４のそれぞれのＺ方向の位置（図５参照）におけるＸ方向の位置と不純物濃度との関係を示す。
【００５４】
図６（ｂ）の横軸は、Ｚ方向の位置を表し、縦軸は導電型不純物の濃度を表す。図６（ｂ）には、Ｘ＝Ｘ２、Ｘ３、Ｘ４のそれぞれのＸ方向の位置（図５参照）におけるＺ方向の位置と不純物濃度との関係を示す。
【００５５】
図５、図６（ａ）からわかるように、Ｘ方向の位置と不純物濃度との関係は、Ｚ０≦Ｚ＜Ｚ２の領域においてＺ方向の位置により変化し、Ｚ２≦Ｚ≦Ｚ１の領域において一定になる。また、図５、図６（ｂ）からわかるように、Ｚ方向の位置と不純物濃度との関係は、Ｘ０≦Ｘ＜Ｘ２の領域においてＸ方向の位置により変化し、Ｘ２≦Ｘ≦Ｘ１の領域において一定になる。
【００５６】
しかし、成長抑制領域８内のＣ等の不純物の濃度を大きくして、結晶成長を抑制する効力を大きくして、エピタキシャル層６のＺ方向の成長速度を遅くすれば、図５の界面６ｃの傾きはさらに小さくなり、図６（ａ）のＺ＝Ｚ３を含むＺ０＜Ｚ＜Ｚ２の領域におけるプロファイルはＺ２≦Ｚ≦Ｚ１のプロファイルに近づき、図６（ｂ）のＺ０≦Ｚ≦Ｚ２のプロファイルの傾きは９０°に近づく。その結果、図６（ａ）、（ｂ）のプロファイルを図２（ａ）、（ｂ）のプロファイルに近づけることができる。
【００５７】
〔第２の実施の形態〕
本発明の第２の実施の形態は、成長抑制領域８の代わりに成長抑制膜１８を形成する点において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００５８】
（半導体装置の構成）
図７は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００５９】
成長抑制膜１８は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料からなる膜であり、エピタキシャル結晶成長を抑制する機能を有する。なお、成長抑制膜１８の形成された領域からは、エピタキシャル層６はほぼ成長せず、エピタキシャル層６内の導電型不純物の濃度分布は、図２（ａ）、（ｂ）の様になる。
【００６０】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００６１】
（半導体装置の製造）
図８（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６２】
まず、図４Ａ（ａ）〜（ｃ）で示した凹部１３を形成するまでの工程を第１の実施の形態と同様に行う。
【００６３】
次に、図８（ａ）に示すように、スペーサ１２および半導体基板２の凹部１３の側面を覆うように第２のスペーサ１４を形成する。第２のスペーサ１４は、例えば、ＬＰＣＶＤ法により第２のスペーサ１４の材料膜を半導体基板２上に堆積させた後、ＲＩＥ法によりこれを加工することにより形成する。第２のスペーサ１４の材料としては、ＳｉＯ２、ＳｉＮ等の絶縁材料のうち、成長抑制膜１８に用いる絶縁材料とエッチング選択比を大きくとることのできるものを用いる。
【００６４】
次に、図８（ｂ）に示すように、半導体基板２の凹部１３の底面の第２のスペーサ１４に覆われていない領域上に成長抑制膜１８を形成する。成長抑制膜１８は、例えば、ＳｉＯ２膜を用いる場合は、半導体基板２の表面に酸化処理を施す方法や、ＣＶＤ法等により形成することができる。また、ＳｉＮ膜を用いる場合は、半導体基板２の表面に窒化処理を施す方法や、ＣＶＤ法等により形成することができる。また、ＳｉＯＮ膜を用いる場合は、半導体基板２の表面に酸窒化処理を施す方法や、ＣＶＤ法等により形成することができる。
【００６５】
次に、図８（ｃ）に示すように、塩酸、リン酸等をエッチャントに用いたウェットエッチング等により、第２のスペーサ１４を除去する。
【００６６】
その後、図４Ｂ（ｅ）に示したエピタキシャル層６を成長させる工程以降の工程を第１の実施の形態と同様に行う。
【００６７】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態に係る成長抑制領域８の代わりに成長抑制膜１８を形成し、第１の実施の形態と同様の効果を得ることができる。
【００６８】
また、本実施の形態に係る成長抑制膜１８は絶縁膜からなるため、製造条件によりエピタキシャル層６の成長を抑制する効果に差が出ることが少ない。すなわち、第１の実施の形態のように、注入する不純物の濃度により効果に差が出るといったことがなく、製造条件によらずほぼ完全にエピタキシャル層６の成長を抑制することができる。
【００６９】
同様に、エピタキシャル層６中の導電型不純物の半導体基板２中への拡散も、製造条件によらず効果的に抑えることができる。
【００７０】
また、エピタキシャル層６下にＰＮ接合を形成しないため、接合容量を低減することができる。
【００７１】
〔第３の実施の形態〕
本発明の第３の実施の形態は、エピタキシャル層６の形状において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００７２】
（半導体装置の構成）
図９は、本発明の第３の実施の形態に係る半導体装置の断面図である。
【００７３】
エピタキシャル層６は、チャネル領域７側の領域に、深さの浅いエクステンション領域６ｅを有する。なお、成長抑制領域８のエピタキシャル層６の成長を抑制する効果により、エピタキシャル層６内の導電型不純物の濃度分布は、図２（ａ）、（ｂ）、または図６（ａ）、（ｂ）の様になる。
【００７４】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００７５】
（半導体装置の製造）
図１０Ａ（ａ）〜（ｃ）、図１０Ｂ（ｄ）〜（ｆ）、図１０Ｃ（ｇ）〜（ｈ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００７６】
まず、図１０Ａ（ａ）に示すように、図４Ａ（ａ）〜（ｂ）で示したスペーサ１２を形成するまでの工程を第１の実施の形態と同様に行う。
【００７７】
次に、図１０Ａ（ｂ）に示すように、スペーサ１２、キャップ膜１１および素子分離領域１０をマスクとして半導体基板２上面を後に形成するエピタキシャル層６のエクステンション領域６ｅの深さまでエッチングし、凹部１３を形成する。
【００７８】
次に、図１０Ａ（ｃ）に示すように、スペーサ１２および半導体基板２の凹部１３の側面を覆うように第２のスペーサ１５を形成する。第２のスペーサ１５は、例えば、ＬＰＣＶＤ法により第２のスペーサ１５の材料膜を半導体基板２上に堆積させた後、ＲＩＥ法によりこれを加工することにより形成する。第２のスペーサ１５の材料としては、ＳｉＯ２、ＳｉＮ等の絶縁材料を用いることができる。
【００７９】
次に、図１０Ｂ（ｄ）に示すように、第２のスペーサ１５、キャップ膜１１および素子分離領域１０をマスクとして半導体基板２上面をエッチングし、第２のスペーサ１５に覆われていない領域の凹部１３を後に形成するエピタキシャル層６の深さまで掘り下げる。
【００８０】
次に、図１０Ｂ（ｅ）に示すように、イオン注入法により半導体基板２の表面に垂直な方向からＣ等の不純物を注入し、成長抑制領域８を形成する。このとき、不純物を垂直方向から注入するため、半導体基板２の凹部１３の側面に位置する領域には成長抑制領域８がほとんど形成されない。
【００８１】
次に、図１０Ｂ（ｆ）に示すように、ウェットエッチング等により第２のスペーサ１５を除去する。なお、第２のスペーサ１５を除去した後にＣ等の不純物を注入し、成長抑制領域８を形成してもよい。
【００８２】
次に、図１０Ｃ（ｇ）に示すように、半導体基板２の凹部１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層６をエピタキシャル成長させる。このとき、成長抑制領域８が形成された領域からはほとんど成長が起きないため、エピタキシャル層６は、主に半導体基板２の凹部１３の側面に位置する領域からＸ方向に成長する。ここで、形成されたエピタキシャル層６のうち、凹部１３の浅い領域内に成長した部分が、エクステンション領域６ｅとなる。
【００８３】
さらにエピタキシャル結晶成長を続け、図１０Ｃ（ｈ）に示すように、エピタキシャル層６で凹部１３を埋める。ここで、エピタキシャル層６の成長は、導電型不純物の分布が図２（ａ）、（ｂ）に示したグラフのようになるように、エピタキシャル成長させながら所定の位置まで不純物濃度を上げていき、その後不純物濃度が一定になるように行う。
【００８４】
その後、図４Ｃ（ｇ）に示したゲート側壁５を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００８５】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、エピタキシャル層６にエクステンション領域６ｅを設けることにより、より効果的にロールオフ特性の劣化を抑制することができる。
【００８６】
〔第４の実施の形態〕
本発明の第４の実施の形態は、エピタキシャル層６および成長抑制領域８の形状において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００８７】
（半導体装置の構成）
図１１は、本発明の第４の実施の形態に係る半導体装置の断面図である。
【００８８】
エピタキシャル層６は、チャネル領域７側から素子分離領域１０側に向かって高さが段々に下がる階段状の形状を有する。なお、階段形状の段数および段差は、図１１に示した数に限られない。また、エピタキシャル層６の形状に伴い、第２のシリサイド層９ｂの形状も階段状になる。
【００８９】
成長抑制領域８は、エピタキシャル層６の階段形状の各段の位置に対応して、チャネル領域７側から素子分離領域１０側に向かってＣ等の不純物濃度が高くなっている。
【００９０】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００９１】
（半導体装置の製造）
図１２Ａ（ａ）〜（ｃ）、図１２Ｂ（ｄ）〜（ｆ）、図１２Ｃ（ｇ）〜（ｉ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００９２】
まず、図４Ａ（ａ）〜（ｃ）で示した凹部１３を形成するまでの工程を第１の実施の形態と同様に行う。
【００９３】
次に、図１２Ａ（ａ）に示すように、スペーサ１２および半導体基板２の凹部１３の側面を覆うように第２のスペーサ１６を形成する。第２のスペーサ１６は、例えば、ＬＰＣＶＤ法により第２のスペーサ１６の材料膜を半導体基板２上に堆積させた後、ＲＩＥ法によりこれを加工することにより形成する。第２のスペーサ１６の材料としては、ＳｉＯ２、ＳｉＮ等の絶縁材料用いることができる。
【００９４】
次に、図１２Ａ（ｂ）に示すように、第２のスペーサ１６、キャップ膜１１、および素子分離領域１０をマスクとして用いて、イオン注入法により半導体基板２の表面にＣ等の不純物を注入し、成長抑制領域８を形成する。
【００９５】
次に、図１２Ａ（ｃ）に示すように、第２のスペーサ１６の厚さを増した後、厚さを増した第２のスペーサ１６、キャップ膜１１、および素子分離領域１０をマスクとして用いて、イオン注入法により半導体基板２の表面にＣ等の不純物を注入し、第２のスペーサ１６に覆われていない領域の成長抑制領域８の濃度を高める。ここで、第２のスペーサ１６は、例えば、ＬＰＣＶＤ法により第２のスペーサ１６の材料膜を第２のスペーサ１６上に堆積させた後、ＲＩＥ法によりこれを加工することにより、厚さを増す。
【００９６】
次に、図１２Ｂ（ｄ）、（ｅ）に示すように、図１２Ａ（ｃ）に示した工程と同様に、第２のスペーサ１６の厚さを増した後、半導体基板２の表面にＣ等の不純物を注入し、第２のスペーサ１６に覆われていない領域の成長抑制領域８の濃度を高める工程を繰り返す。これにより、成長抑制領域８に含まれる不純物は、チャネル領域７側から素子分離領域１０側に向かって段々に濃度が高くなる。なお、図１２Ｂには、チャネル領域７側から素子分離領域１０側に向かって成長抑制領域８の深さが増加しているように描かれているが、実際には、不純物濃度が増加すれば深さが増加しなくてもよい。
【００９７】
次に、図１２Ｂ（ｆ）に示すように、半導体基板２の凹部１３により露出した表面を下地として導電型不純物を含んだ結晶であるエピタキシャル層６をエピタキシャル成長させる。このとき、成長抑制領域８に含まれる不純物は、チャネル領域７側から素子分離領域１０側に向かって段々に濃度が高くなるため、凹部１３の底部からのエピタキシャル層６の成長速度は、チャネル領域７に近い領域ほど速く、素子分離領域１０に近い領域ほど遅くなる。
【００９８】
図１２Ｃ（ｇ）に示すように、さらにエピタキシャル結晶成長を続けると、チャネル領域７側から素子分離領域１０側に向かって高さが段々に下がる階段状の形状を有するエピタキシャル層６が形成される。
【００９９】
次に、図１２Ｃ（ｈ）に示すように、ウェットエッチング等により、第２のスペーサ１６、キャップ膜１１、およびスペーサ１２を除去した後、ゲート電極４の側面にゲート側壁５を形成する。
【０１００】
次に、図１２Ｃ（ｉ）に示すように、ゲート電極４の上面に第１のシリサイド層９ａ、エピタキシャル層６の上面の露出部分に第２のシリサイド層９ｂを形成することにより、図１１に示した半導体装置１を得る。
【０１０１】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、成長抑制領域８の不純物濃度に、チャネル領域７側から素子分離領域１０側に向かって濃度が増加する分布を与えることにより、エピタキシャル層６の形状を階段状にすることができる。エピタキシャル層６の階段形状の段数、段差等は、成長抑制領域８の不純物濃度の分布を調節することにより変えることができ、それにより、エピタキシャル層６がチャネル領域７へ与える歪みの大きさを変えることができる。
【０１０２】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１０３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【０１０４】
また、本発明は、以下の構成を有する半導体装置においても特徴を有する。
（１）  半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の前記ゲート電極下の領域に形成されたチャネル領域と、
前記チャネル領域を挟んで形成されたエピタキシャル層と、
前記半導体基板内の前記エピタキシャル層の底面と前記半導体基板との界面付近の少なくとも一部の領域である所定の領域に形成された、結晶のエピタキシャル成長を抑制する成長抑制部と、
を有することを特徴とする半導体装置。
（２）  前記成長抑制部は、前記半導体基板の前記所定の領域に不純物を注入して形成される成長抑制領域、または前記半導体基板の前記所定の領域上に形成された絶縁膜からなる成長抑制膜であることを特徴とする（１）に記載の半導体装置。
（３）  前記成長抑制領域は、前記不純物の濃度が異なる複数の領域を有し、
前記エピタキシャル層は、前記成長抑制領域の前記不純物の濃度が異なる前記複数の領域の位置に対応した、表面の高さの異なる複数の領域を有することを特徴とする（２）に記載の半導体装置。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置のエピタキシャル層内の導電型不純物の濃度分布の一例を示したグラフ。
【図３】本発明の第１の実施の形態に係る半導体装置のＺ方向の位置とＣ濃度の関係の一例を示したグラフ。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｃ】（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第１の実施の形態に係る半導体装置の変形例のエピタキシャル層の模式図。
【図６】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の変形例のエピタキシャル層内の導電型不純物の濃度分布の一例を示したグラフ。
【図７】本発明の第２の実施の形態に係る半導体装置の断面図。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の断面図。
【図１０Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１０Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１０Ｃ】（ｇ）〜（ｈ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第４の実施の形態に係る半導体装置の断面図。
【図１２Ａ】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１２Ｂ】（ｄ）〜（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１２Ｃ】（ｇ）〜（ｉ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【０１０６】
１    半導体装置。２    半導体基板。３    ゲート絶縁膜。４    ゲート電極。６    エピタキシャル層。７    チャネル領域。８    成長抑制領域。１８    成長抑制膜。
【図１】
0004664950.tif 000002
【図２】
0004664950.tif 000003
【図３】
0004664950.tif 000004
【図４Ａ】
0004664950.tif 000005
【図４Ｂ】
0004664950.tif 000006
【図４Ｃ】
0004664950.tif 000007
【図５】
0004664950.tif 000008
【図６】
0004664950.tif 000009
【図７】
0004664950.tif 000010
【図８】
0004664950.tif 000011
【図９】
0004664950.tif 000012
【図１０Ａ】
0004664950.tif 000013
【図１０Ｂ】
0004664950.tif 000014
【図１０Ｃ】
0004664950.tif 000015
【図１１】
0004664950.tif 000016
【図１２Ａ】
0004664950.tif 000017
【図１２Ｂ】
0004664950.tif 000018
【図１２Ｃ】
0004664950.tif 000019