(57)【特許請求の範囲】
【請求項１】
第1キャパシタ(C1)及び第2キャパシタ(C2)と、
前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数の第1スィッチの第1配列と、
入力されるワードの隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数の第1スィッチの前記第1配列をトグルするためのコントローラと、を含むことを特徴とする循環デジタル-アナログコンバータ。
【請求項２】
前記コントローラは、
アルファキャパシタ(Cα)とベータキャパシタ(Cβ)それぞれを前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とに指定するか、すなわち、Cα=C1であり、Cβ=C2であるか、逆にCα=C2、Cβ=C1に指定し、前記指定によって前記多数の第1スィッチの前記第1配列を初期化するための制御をさらに実行することを特徴とする請求項１に記載の循環デジタル-アナログコンバータ。
【請求項３】
前記コントローラは、
N(Nは、自然数)ビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、
d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、
d(i+1)≠d(i)である場合、トグルしていない動作をさらに実行するように制御することを特徴とする請求項１に記載の循環デジタル-アナログコンバータ。
【請求項４】
前記循環デジタル-アナログコンバータは、
前記第2キャパシタ(C2)の電圧を増幅するためのユニットゲイン増幅器をさらに含むことを特徴とする請求項１に記載の循環デジタル-アナログコンバータ。
【請求項５】
前記ユニットゲイン増幅器は、
前記第2キャパシタが前記ユニットゲイン増幅器のフィードバックキャパシタとして使われるように選択的に形成される多数の第2スィッチの第2配列を含むことを特徴とする請求項４に記載の循環デジタル-アナログコンバータ。
【請求項６】
第1キャパシタ(C1)及び第2キャパシタ(C2)と、
前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、
下位ビットから上位ビットまで処理される順序を有する入力ワードのビットのうち最下位ビットの値に基づいて前記第1構成と前記第2構成とのうち何れか一方を選択し、前記入力ワードの隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を含むことを特徴とする循環デジタル-アナログコンバータ。
【請求項７】
N(Nは、自然数)ビットワードを変換するための循環デジタル-アナログコンバータにおいて、
前記循環デジタル-アナログコンバータは、
第1キャパシタ(C1)及び第2キャパシタ(C2)と、
前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、
Nビットワードのすべてのビットを検査せずに前記Nビットワードの１番目のビットの値に基づいて前記第1構成と前記第2構成とのうち何れか一方を選択し、前記Nビットワードの隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を含むことを特徴とする循環デジタル-アナログコンバータ。
【請求項８】
デジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法において、前記方法は、
入力ワードの隣接ビットを検査する段階と、
前記検査結果に基づいて前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成、または前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成で前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階と、を含むことを特徴とするチャージングシェアリング配列を使う方法。
【請求項９】
前記チャージングシェアリング配列を使う方法は、
アルファキャパシタ(Cα)とベータキャパシタ(Cβ)それぞれを前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とに指定するか、すなわち、Cα=C1、Cβ=C2に、逆に、Cα=C2、Cβ=C1に指定する段階と、
前記指定によって多数のスィッチの配列を初期化する段階と、をさらに含むことを特徴とする請求項８に記載のチャージングシェアリング配列を使う方法。
【請求項１０】
前記指定する段階は、
前記入力ワードのLSB(least significantbit)が基準値に相応するロジッグ基準と同一のロジッグ値を有するかどうかを判断する段階と、
判断の結果、同一の値である場合、Cα=C1とCβ=C2とに指定し、判断の結果、同一の値を有していない場合、Cα=C2とCβ=C1とに指定する段階と、を含むことを特徴とする請求項９に記載のチャージングシェアリング配列を使う方法。
【請求項１１】
前記チャージングシェアリング配列を使う方法は、
N(Nは、自然数)ビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、
d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、
d(i+1)≠d(i)である場合、トグルしていない段階をさらに含むことを特徴とする請求項８に記載のチャージングシェアリング配列を使う方法。
【請求項１２】
デジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法において、前記方法は、
下位ビットから上位ビットに進行する順序を有する入力ワードのビットのうち最下位ビットの値に基づいて、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とのうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階と、
前記入力ワードの隣接ビットを検査する段階と、
前記検査結果に基づいて前記第1構成と前記第2構成との間でトグリングする段階と、
を含むことを特徴とするチャージングシェアリング配列を使う方法。
【請求項１３】
デジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法において、前記方法は、
前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とを提供する段階と、
前記Nビットワードの1番目のビットの値に基づいて、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とのうちの何れか一つで前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階と、
Nビットワードのすべてのビットを検査せずに前記Nビットワードの隣接ビットを検査する段階と、
前記検査結果に基づいて前記第1構成と前記第2構成との間でトグリングする段階と、を含むことを特徴とするチャージングシェアリング配列を使う方法。
【請求項１４】
ディスプレイパネルと、
前記ディスプレイパネルを駆動するためのゲートドライバとソースドライバとを備え、
前記ソースドライバは、多数の循環デジタル-アナログコンバータを備え、
前記多数の循環デジタル-アナログコンバータのそれぞれは、
第1キャパシタ(C1)と第2キャパシタ(C2)とを含む多数のキャパシタと、
前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と、前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、
入力されるワードの隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を含むことを特徴とするディスプレイデバイス。
【請求項１５】
前記コントローラは、
アルファキャパシタとベータキャパシタそれぞれを前記第1キャパシタと前記第2キャパシタとになるように指定するか、または逆になるように指定し、前記指定によって前記多数のスィッチの前記配列を初期化するための制御をさらに実行することを特徴とする請求項１４に記載のディスプレイデバイス。
【請求項１６】
前記コントローラは、
Nビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、
d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、
d(i+1)≠d(i)である場合、トグルしないようにさらに制御することを特徴とする請求項１４に記載のディスプレイデバイス。
【請求項１７】
前記多数の循環デジタル-アナログコンバータのそれぞれは、
前記第2キャパシタ(C2)の電圧を増幅するためのユニットゲイン増幅器をさらに含むことを特徴とする請求項１４に記載のディスプレイデバイス。
【請求項１８】
前記ユニットゲイン増幅器は、
前記第2キャパシタが前記ユニットゲイン増幅器のフィードバックキャパシタで使われるように多数のスィッチの他の配列を含むことを特徴とする請求項１７に記載の循環デジタル-アナログコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル-アナログコンバータに係り、より詳細には、循環デジタル-アナログコンバータ(cyclic digital to analog converter:以下、CDAC)、これを備えたシステム及び方法に関する。
【背景技術】
【０００２】
従来の直列電荷再分配CDACを、図７に示す。図７は、従来技術による直列電荷再分配(charge-redistribution)CDACの回路図を表わす。
【０００３】
図７を参照すれば、CDAC７００の電荷再分配は、MOS型スィッチSB0〜SB3及びSBINITの選択的制御によってなされる。CDAC７００は、次のような動作を実行する。Nビットワードの変換を始める前に、チャージングキャパシタ(charging capacitor)CCHは、スィッチSB1及びSB3をオープン(open)にし、スィッチSB2をクローズ(close)にして放電して初期化し、シェアリングキャパシタ(sharing capacitor)CSHは、スィッチSB2及びSB3をオープンにし、スィッチSBINITをクローズにして放電して初期化できる。その後、Nビットワードのそれぞれのビットに対して、チャージングモード及び後続するシェアリングモードのサイクルが反復される。
【０００４】
チャージングモードでは、次のような動作が起きることができる。チャージングキャパシタCCHとシェアリングキャパシタCSHとは、スィッチSB2がオープンになることで分離する。Nビットワードのi番目のビット値diによってチャージングキャパシタCCHは、スィッチSB1がクローズになってスィッチSB0がオープンになることで基準電圧VREFに充電されるか、その反対の場合に電源電圧VSSに充電される。そして、シェアリングキャパシタCSHの電圧は、スィッチSB2、SB3、及びSBINITがオープンになっているので維持される。
【０００５】
チャージングモード後のシェアリングモードではチャージングキャパシタCCHの電荷がスィッチSB0及びSB1がオープンになって、スィッチSB2がクローズになって、スィッチSB3及びSBINITがオープンになることでシェアリングキャパシタCSHに分けられる。
【０００６】
それぞれのサイクルの反復で電荷はシェアリングキャパシタCSHに蓄積される。Nビットのチャージングシェアリングサイクル反復後、蓄積された電荷はスィッチSB3がクローズになってスィッチSB2及びSBINITがオープンになることで演算増幅器(operational amplifier;OP AMP)７０２のノンインバーティング(non-inverting)入力端子(+)に入力される。
【０００７】
前述したCDAC７００の変換過程では周知のように少なくとも二つの歪曲(distortion)要素が生じることがある。一番目は、チャージングキャパシタCCHとシェアリングキャパシタCSHのミスマッチエラー(例えば、工程誤差に起因)であり、二番目は、スィッチSB3による電荷注入エラーである。
【０００８】
したがって、前記のような歪曲要素を減らすための多様な試みが行われている。その中の一つは、CDAC７００にさらにスィッチを備えてCDAC７００がチャージングキャパシタCCHとシェアリングキャパシタCSHとの役割が転換されうる二つの構成を有しながらスィッチを用いて二つの構成が互いに転換されるように制御することである。
【０００９】
より詳細には、最初の構成では、第1キャパシタは、チャージングキャパシタCCHになり、第2キャパシタは、シェアリングキャパシタCSHになる。二番目の構成ではこれとは逆に、第1キャパシタは、シェアリングキャパシタCSHになり、第2キャパシタは、チャージングキャパシタCCHになりうる。この時には、入力されるワードに構わずに任意の構成(すなわち、最初の構成または二番目の構成)がビット別に変換するための初期構成になりうる。
【００１０】
また、i番目のビットで二つの構成間の転換如何を決めることは、累積的な計算が必要になる。そして、ビット変換は大概LSBからMSB方向に進行する一方に、累積的な計算が必要な転換如何の決定はMSB(Most significant bit)からLSB(Least significant bit)に計算が進行するので、Nビットそれぞれに対してあらかじめすべての転換如何の決定に必要な計算が先行されなければならなかった。
【００１１】
したがって、すべてのビットに対してあらかじめ計算しなくとも二つの構成間の転換如何を決めうるCDAC、これを備えるシステム、及び方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が果たそうとする技術的な課題は、すべてのビットに対して計算しなくとも前述した歪曲要素を減らしうるCDAC、これを備えるシステム、及び方法を提供することである。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するための循環デジタル-アナログコンバータは、第1キャパシタ(C1)及び第2キャパシタ(C2)と、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数の第1スィッチの第1配列と、入力されるワード(word)の隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数の第1スィッチの前記第1配列をトグル(toggle)するためのコントローラと、を備える。
【００１４】
前記コントローラは、アルファキャパシタ(Cα)とベータキャパシタ(Cβ)それぞれを前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とに指定するか、すなわち、Cα=C1であり、Cβ=C2であるか、逆にCα=C2、Cβ=C1に指定し、前記指定によって前記多数の第1スィッチの前記第1配列を初期化するための制御をさらに実行する。
【００１５】
前記コントローラは、N(Nは、自然数)ビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、d(i+1)≠d(i)である場合、トグルしていない動作をさらに実行する。前記循環デジタル-アナログコンバータは、前記第2キャパシタ(C2)の電圧を増幅するためのユニットゲイン増幅器(unit gain amplifier)をさらに備える。前記ユニットゲイン増幅器は、前記第2キャパシタが前記ユニットゲイン増幅器のフィードバック(feedback)キャパシタとして使われるように選択的に形成される多数の第2スィッチの第2配列を備える。
【００１６】
前記技術的課題を達成するための循環デジタル-アナログコンバータは、第1キャパシタ(C1)及び第2 キャパシタ(C2)と、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、下位ビットから上位ビットまで処理される順序を有する入力ワードのビットによる動作によって前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を備える。
【００１７】
前記技術的課題を達成するためのN(Nは、自然数)ビットワード(bit word)を変換するための循環デジタル-アナログコンバータは、第1キャパシタ(C1)及び第2 キャパシタ(C2)と、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、Nビットワードのすべてのビットを検査せずに前記Nビットワードのi(iは、自然数、N≧i)番目のビットのために前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を備える。
【００１８】
前記技術的課題を達成するためのデジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法は、入力ワードの隣接ビットを検査する段階と、 前記検査結果に基づいて前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成または前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成で前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階と、を備える。
【００１９】
前記チャージングシェアリング配列を使う方法は、アルファキャパシタ(Cα)とベータキャパシタ(Cβ)それぞれを前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とに指定するか、すなわち、Cα=C1、Cβ=C2に、逆にCα=C2、Cβ=C1に指定する段階と、前記指定によって多数のスィッチの配列を初期化する段階と、をさらに含む。
【００２０】
前記指定する段階は、前記入力ワードのLSBが基準値に相応するロジッグ基準と同一のロジッグ値を有するかどうかを判断する段階と、判断の結果、同一の値である場合、Cα=C1とCβ=C2とに指定し、判断の結果、同一の値を有していない場合、Cα=C2とCβ=C1とに指定する段階と、を含む。
【００２１】
前記チャージングシェアリング配列を使う方法は、N(Nは、自然数)ビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、d(i+1)≠d(i)である場合、トグルしていない段階をさらに備える。
【００２２】
前記技術的課題を達成するためのデジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法は、下位ビットから上位ビットに進行する順序を有する入力ワードのビットの動作によって、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とのうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階を備える。
【００２３】
前記技術的課題を達成するためのデジタル-アナログ変換を容易にするために第1キャパシタ(C1)と第2キャパシタ(C2)とからなるチャージングシェアリング配列を使う方法は、前記第1キャパシタ(C1)と前記第2キャパシタ(C2)とを提供する段階と、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とのうちの何れか一つで前記第1キャパシタと前記第2キャパシタとを選択的に接続する段階と、Nビットワードのすべてのビットを検査せずに前記Nビットワードのi番目のビットのために前記第1構成と前記第2構成との間でトグリングする段階と、を備える。
【００２４】
前記技術的課題を達成するためのディスプレイデバイス(display device)は、ディスプレイパネル(display panel)と、前記ディスプレイパネルを駆動するためのゲートドライバ(gate driver)とソースドライバ(source driver)とを備え、前記ソースドライバは多数の循環デジタル-アナログコンバータを備え、前記多数の循環デジタル-アナログコンバータのそれぞれは、第1キャパシタ(C1)と第2キャパシタ(C2)とを含む多数のキャパシタと、前記第1キャパシタがチャージングキャパシタ(CCH=C1)になり、前記第2キャパシタ(C2)がシェアリングキャパシタ(CSH=C2)になる第1構成と前記第2キャパシタがチャージングキャパシタ(CCH=C2)になり、前記第1キャパシタがシェアリングキャパシタ(CSH=C1)になる第2構成とを含む多数の構成のうちの何れか一つの構成で前記第1キャパシタと前記第2キャパシタとを連結するために選択的に制御可能な多数のスィッチの配列と、入力されるワードの隣接ビットに基づいて前記第1構成と前記第2構成との間で前記多数のスィッチの前記配列をトグルするためのコントローラと、を備える。
【００２５】
前記コントローラは、Nビット入力ワード(dN-1dN-2…d1d0)のi(iは、自然数、N≧i)番目のビットのために、d(i+1)=d(i)である場合、前記第1構成と前記第2構成との間でトグルし、d(i+1)≠d(i)である場合、トグルしないようにさらに制御する。
【発明の効果】
【００２６】
本発明の一実施形態によるCDACによれば、キャパシタ転換を通じるキャパシタミスマッチ(mismatch)が補償される效果がある。また、電荷注入エラー及び/またはユニットゲイン増幅器を通じるクロックフィードスルー(feedthrough)エラーが減少する效果がある。また、INL/DNLが向上して、性能の向上と変換の正確度とが向上する效果がある。また費用が節減され、LCD装置のような環境で特に重要な要素である面積が減る效果があって、変換速度が改善される效果がある。
【発明を実施するための最良の形態】
【００２７】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００２８】
図１Ａは、本発明の実施形態による隣接ビットキャパシタスィッチド(capacitor-switched)循環デジタル-アナログコンバータ(cyclic digital to analof converter:以下、CDAC)の回路図を表わす。
【００２９】
図１Ａを参照すれば、CDAC１００は、MOS(metal-oxide semiconductor)型スィッチSW1〜SW11、第1キャパシタ(C1)及び第2キャパシタ(C2)、OP AMP８０、及びスイッチング信号生成器８２を備える。スィッチSW1〜SW11は、ロジッグレベル'1'でイネーブル(enable)になることもでき、ロジッグレベル'0'でイネーブルになることもある。例えば、スィッチSW5は、ロジッグレベル'0'でイネーブルになるスィッチであり、残りのスィッチSW1〜SW4、SW6〜SW11は、ロジッグレベル'1'でイネーブルになるスィッチであり得る。他の組合わせとすることもできるのは勿論である。第1キャパシタ(C1)及び第2キャパシタ(C2)は、工程誤差が許容する範囲内で同じ容量を有しうることが望ましい。
【００３０】
OP AMP８０のノンインバーティング(非反転)入力(+)は、システム電圧VDDの半分程度である基準電圧HVDDと繋がれ、OP AMP８０の正電源(positive power supply)はシステム電圧VDDと繋がれ、OP AMP８０の負電源(negative power supply)は電源電圧VSSと繋がれる。
【００３１】
第1スィッチSW1及び第2スィッチSW2は、それぞれ基準電圧VREFと第1ノードN1及び第2ノードN2とを選択的に連結する。第3スィッチSW3及び第4スィッチSW4は、それぞれ電源電圧VSSと前記第1ノードN1及び前記第2ノードN2とを選択的に連結する。第5スィッチSW5は、選択的に前記第1ノードN1と前記第2ノードN2とを連結する。
【００３２】
第1キャパシタ(C1)の第1端子は、第1ノードN1と繋がれる。第2キャパシタ(C2)の第1端子は、第2ノードN2と繋がれる。第6スィッチSW6は、第2キャパシタ(C2)の第2端子である第3ノードN3とOP AMP８０のノンインバーティング入力(+)とを選択的に連結する。第7スィッチSW7は、第1キャパシタ(C1)の第2端子とOP AMP８０のノンインバーティング入力(+)とを選択的に連結する。第8スィッチSW8は、第1ノードN1と電源電圧VSSとを選択的に連結する。第9スィッチSW9は、第2ノードN2とOP AMP８０の出力とを選択的に連結する。第10スィッチSW10は、OP AMP８０のインバーティング(inverting)(反転)入力(-)と第3ノードN3とを選択的に連結する。第11スィッチSW11は、OP AMP８０の出力とOP AMP８０のインバーティング入力(-)とを選択的に連結する。
【００３３】
スイッチング信号生成器８２は、クロック信号CLKによってアナログ信号に変換されるデータをデジタル入力信号(DATA)として入力される。デジタル入力信号(DATA)は、それぞれのビットがDN-1，DN-2，...，D2，D1，D0で構成されたNビットワードであり得る。スイッチング信号生成器８２は、順にスイッチング信号SO_1，SO_2，S1_1，S1_2，及びS2〜S11を生成できる。スイッチング信号生成器８２の具体的な動作は後述する。また、スィッチSW1〜SW11は、スイッチング信号SO_1，SO_2，S1_1，S1_2，及びS2〜S11によって制御される。スィッチSW1〜SW11の詳細な動作も後述する。
【００３４】
図１Ａに表われたボックス１０２は、本発明の実施形態によるCDAC１００に備えられたスイッチング補償(sitching-compensated)、電圧電荷変換(voltage-to-charge conversion、VCC)回路を表わす。VCC１０２の詳細な動作も後述する。
【００３５】
また、図１Ａに表われたボックス１０４は、本発明の実施形態によるCDAC１００に備えられたユニットゲイン(unit gain)増幅回路を表わし、詳細な動作も後述する。
【００３６】
図１Ｂは、本発明の実施形態によって図１Ａに表われたCDACで電荷注入防止回路(charge injection protection circuit)の回路図を斜線で表わす。電荷注入防止回路１０６の詳細な説明は後述する。
【００３７】
一方、CDAC１００のようなデジタル-アナログコンバータを評価する要素として INL(Integral Non-Linearity)とDNL(Differential Non-Linearity)が尺度としてよく使われるが、本発明による少なくとも一つの実施形態によって実験した結果、次のような事実が分かった。すなわち、従来のCDAC(図示せず)のような場合には入力されるワードとはかかわりなく、一律的に第1キャパシタまたは第2キャパシタのうち何れか一つがLSBからチージングキャパシタで動作した。しかし、チャージングキャパシタまたはシェアリングキャパシタを入力されるデータ(すなわち、ワードの各ビット)によって指定することができたら、INLエラーが減ることが分った。
【００３８】
特に、LSBでのチャージングキャパシタを第1キャパシタまたは第2キャパシタのうち如何なるもので指定するかに対する初期の指定に対するデシジョンルール(decision rule)を用いる場合、INLエラーを減らすことができた。本発明による少なくとも一つの実施形態にこのようなデシジョンルールを適用し、そのうち一つのデシジョンルールは次のようである。
【００３９】
＜ルール1(RULE1)＞
LSBが0(すなわち、d0=0)である場合、
第1キャパシタ(C1)=チャージングキャパシタ(CCH)、
第2キャパシタ(C2)=シェアリングキャパシタ(CSH);
逆に、LSBが1(すなわち、d0=1)である場合、
第1キャパシタ(C1)=シェアリングキャパシタ(CSH)、
第2キャパシタ(C2)=チャージングキャパシタ(CCH);
または、前記と反対。
【００４０】
また、本発明による少なくとも一つの実施形態によって実験した結果、次のような事実がさらに分かった。すなわち、従来のCDAC(図示せず)は、i番目のビットでの構成の転換(すなわち、チャージングキャパシタとシェアリングキャパシタと間の転換)如何をすべてのN ビットに対してあらかじめ計算しなければならない。これは転換如何の決定に必要な計算が累積的な計算であるだけでなく、累積をMSB方向から始めてLSB 方向にしなければならないためである。
【００４１】
また、実際ビットの変換は、LSBからMSB方向に進行し、すべてのNビットそれぞれに対して転換如何を決める計算が終わった(すなわち、LSBに対する計算が完了した)後、実際にビット変換を実行することによって、CDACの速度を低下させる要因になった。また、従来のCDACは、累積的な計算のためのメモリをさらに備えなければならないので、複雑度、面積、費用などの増加をもたらした。したがって、もし構成間の転換決定に必要な計算があまり累積的でなけば(すなわち、効率的であれば)、ビット変換の速度が向上し、CDAC構造が単純化され、面積と費用などが節減される効果があって、本発明による実施形態はこのような技術的思想を成功的に具体化した。
【００４２】
前述したようなあまり累積的な転換如何を決める計算の規則を本発明の実施形態のうち一つを挙げれば、次のようである。
【００４３】
＜ルール2(RULE2)＞
Nビットワードのうち1〜(N-1)ビットの値をdiとする時(i=1〜(N-1))、
もし、d(i+1)=d(i)であれば、キャパシタを転換(swap);
そうではなければ、(d(i+1)≠d(i))、キャパシタを切り替えない
【００４４】
前記のような隣接ビット転換決定ルール(rule)は、キャパシタミスマッチエラー(capacitor mismatch error)を減らすだけではなく(それぞれのビットを切り替えながら蓄積される余剰電圧の相殺による)、CDAC自体の構造を利用することで相対的に少ないメモリだけを使うことができ、したがって、簡単であり、面積、費用などを減らしうる効果がある。ここで、キャパシタを切り替えると言うことは、例えば、第1キャパシタがチャージングキャパシタであり(C1=CCH)、第2キャパシタがシェアリングキャパシタである場合(C2=CSH)、転換によって第1キャパシタがシェアリングキャパシタ(C1=CSH)になり、第2キャパシタがチャージングキャパシタ(C2=CCH)になることを言うか、あるいはその反対の場合を言う。
【００４５】
図２Ａないし図２Ｇは、本発明の実施形態によって図１Ａに表われたCDACのスイッチング補償、電圧電荷変換動作を表わすタイミング図である。
【００４６】
より詳細には、図２Ａないし図２Ｇに表われたタイミング図は、図１ＡのVCC１０２の動作を9ビットデータ"110000111"を、例えば、変換する場合を表わす。また、前述したRULE1が適用された。
【００４７】
すなわち、前述したRULE1によってd0=1なので第1キャパシタ(C1)=チャージングキャパシタCCHであり、第2キャパシタ(C2)=シェアリングキャパシタCSHである。また、第1キャパシタ(C1)と第2キャパシタ(C2)は、初期化されたと仮定する。すなわち、T1区間前の区間であるT0で第1キャパシタ(C1、この時にもチャージングキャパシタである(C1=CCH(T0))は、第8スィッチSW8をクローズ(close)にし、第1、第3、及び第5スィッチSW1、SW3、及びSW5をオープン(open)にして放電することで初期化し、第2キャパシタ(C2、この時にもシェアリングキャパシタ(C1=CSH(T0))は、T0で第4スィッチSW4をクローズにし、第2、第6、第9、及び第10スィッチSW2、SW6、SW9、及びSW10をオープンにして放電することで初期化できる。勿論、このような初期化は、他のスィッチのアレンジメント(arrangement)として実現することもできる。例えば、第8スィッチSW8代わりに第3スィッチSW3を制御することもある。
【００４８】
T1区間(すなわち、d0ビットの変換に相応する区間)で第1キャパシタ(C1)=チャージングキャパシタ(C1=CCH(T1)であり、第2キャパシタ(C2)=シェアリングキャパシタ(C2=CSH(T1))である。すなわち、簡略に表わせば、すなわち、C1=CCH(T1)であり、C2=CSH(T1)になって、C1とC2とは第5スィッチSW5をオープンにして分離される。ここで、Ti(i=1〜9)を相応するクロックCLKの周期とする時、チャージングモード(charging mode)はクロック区間の最初の半分から実行される。したがって、C1=CCH(T1)は正のパルス(すなわち、ロジッグレベル'1')を有するスイッチング信号S1_1によって第1スィッチSW1がクローズになって、パルスがない(すなわち、ロジッグレベル'0'を有する)スイッチング信号S0_1によって第3スィッチSW3がオープンになることで基準電圧VREFで充電(d0=1なので)される。また、C2=CSH(T1)は、ロジッグレベル'0'を有するスイッチング信号S1_2及びスイッチング信号S0_2それぞれによって第2スィッチSW2及び第4スィッチSW4がオープンになることで相変らず電源電圧VSSで放電した状態である。
【００４９】
T1区間の残りの半分(シェーディングされた区間)２０２は、シェアリングモードが実行される。したがって、C1=CCH(T1)に充電された電荷は、ロジッグレベル'1'を有するスイッチング信号S2によって第5スィッチSW5がクローズになることでC2=CSH(T1)に分けられる。同時に、スイッチング信号S1_1，S1_2，S0_1，及びS0_2は、ロジッグレベル'0'を有してスィッチSW1、SW2、SW3、及びSW4がオープンになる。
【００５０】
次の区間であるT2(すなわち、d1に相応する区間)では、前述したRULE2によって、キャパシタが転換される。すなわち、d1=1であり、これはd0と同じであるためにC1=CSH(T2)になって、C2=CCH(T2)になる。T2区間の最初の半分ではチャージングモードが実行されて、C2=CCH(T2)はロジッグレベル'1'を有するスイッチング信号S1_2によって第2スィッチSW2がクローズになって、ロジッグレベル'0'を有するスイッチング信号S0_2によって第4スィッチSW4がオープンになることで基準電圧VREFで充電される。また、C1=CSH(T2)は、ロジッグレベル'0'を有するスイッチング信号S1_1及びスイッチング信号S0_1それぞれによって第1スィッチSW1及び第3スィッチSW3がオープンになることで電源電圧VSSで放電される。
【００５１】
T2区間の残りの半分では、シェアリングモードが実行される。したがって、C2=CCH(T2)に充電された電荷は、ロジッグレベル'1'を有するスイッチング信号S2によって第5スィッチSW5がクローズになることでC1=CSH(T2)に分けられる。同時に、スイッチング信号S1_1，S1_2，S0_1，及びS0_2は、ロジッグレベル'0'を有してスィッチSW1、SW2、SW3、及びSW4がオープンになる。
【００５２】
次の区間であるT3(すなわち、d2に相応する区間)では、RULE2によってd2=0でd=1なのでキャパシタ間の転換は起きない。T4(すなわち、d3に相応する区間)では、RULE2によってd3=d2=0なのでキャパシタ間の転換が起きる。以後の区間T5〜T9でも類似した過程が起きるが詳細な説明は省略する。
【００５３】
図３Ａは、本発明の実施形態による図１Ｂでの電荷注入防止回路および差動入力増幅器の回路図を簡略に表わす。
【００５４】
図３Ａを参照すれば、電荷注入防止回路１０６は、キャパシタ(C2)及びスィッチSW6、SW9、SW10、及びSW11を備えることができる。電荷注入防止回路１０６でキャパシタ(C2)は、サンプルアンドホールド構造のホーディング構成要素としての役割を果たす。図３Ｂないし図３Ｆは、本発明の実施形態によって図３Ａに表われた回路のタイミング図を表わす。
【００５５】
図１Ａ、図３Ａ、及び図３Ｂないし図３Ｆを参照すれば、CDAC１００のビット別変換区間(図３Ｂないし図３Ｆに表われた)後には増幅(amplification)モードへの転換がある。増幅モードへの転換の中に第2スィッチSW2、第7スィッチSW7、及びスィッチSW6、及びSW11は、図３Ｅに示すようにオープンになって、スィッチSW9とSW10は、図３Ｆに示すようにクローズになる。その結果、第2キャパシタ(C2)は、サンプルアンドホールド配置でのホーディング要素で動作する。
【００５６】
さらに詳細に説明すれば、スィッチSW6とSW11は、スィッチSW9とSW10がターン オン(turn on)になる直前にターン オフ (turn off)になる。第6スィッチSW6がオープンになれば(すなわち、ターン オフになれば)、OP AMP８０のノンインバーティング入力(+)で発生した寄生キャパシタ(図示せず)で少量の電荷が注入されうる。しかし、ノンインバーティング入力は基準電圧HVDDと繋がれているので、ノンインバーティング入力における少量の電荷の注入は無視出来る程度である。また、スィッチSW6とSW11はオープンになってスィッチSW9とSW10はクローズになることによって、第2キャパシタ(C2)がOP AMP８０の出力とインバーティング入力端子(-)との間でフィードバック経路で存在するようになるので、OP AMP８０のインバーティング入力端子では電荷が注入されなくなる。したがって、本発明によるCDACは、実質的に電荷の注入を完全に遮断することはできないとしても、電荷注入エラーを減少しうる効果がある。
【００５７】
図４は、本発明の実施形態による図１Ａまたは図１Ｂに表われたスイッチング信号発生器の回路図を表わす。図４を参照すれば、スイッチング信号発生器８２は、シフトレジスタ５０、遷移検出器５２、排他論理和(Exclusive-OR(XOR))ゲート５４、比較結果ラッチ５６、データ(D)ラッチ５８、インバータ５９、第1信号発生器６０、第2信号発生器６２、及び第3信号発生器６４を備えることができる。
【００５８】
シフトレジスタ５０は、それぞれのデジタル入力信号(DATA)を受信する。遷移検出器５２は、クロック信号CLK及びi番目のビット(di)をシフトレジスタ５０から受信し、場合によって1ビットラッチとして機能できる。XORゲート５４は、遷移検出されたビット(transition-detected di、以下'DTD')を一つの入力信号として遷移検出器５２から受信する。比較結果ラッチ５６は、XORゲート５４から出力された比較結果を受信してラッチする。Dラッチ５８は、遷移検出器５２からDTDを受信し、該DTDを遅延させて遅延された信号(d(i+1))をXORゲート５４のまた他の入力に出力する。
【００５９】
第1信号発生器６０は、比較結果ラッチ５６の出力とクロック信号CLKとを受信し、スイッチング信号S0_1及びS1_1を生成させる。第2信号発生器６２は、インバータ５９を介して比較結果ラッチ５６の反転された出力及び前記クロック信号CLKを受信し、スイッチング信号S0_2及びS1_2を生成させる。第3信号発生器６４は、クロック信号CLKを受信してスイッチング信号(S2)を生成させる。
【００６０】
シフトレジスタ５０、遷移検出器５２、Dラッチ５８、及びXORゲート５４などは、前述したRULE2を行うための一つの例に過ぎず、本発明の権利範囲はこれに限定されてはいない。また、図２Ａないし図２Ｇを通じて、第1、第2、及び第3信号発生器６０、６２、６４の具体的な実現例は、本発明の技術分野での平均的専門家には容易に理解されうる。
【００６１】
図５は、本発明の実施形態による図１Ａまたは図１Ｂの回路が備えられたシステム(例えば、LCD(liquid crystal diplay)装置)のブロック図を表わす。
【００６２】
図５を参照すれば、LCD装置９０は、LCD パネル９２、ソースドライバ１００、ゲートドライバ１３０、及びタイミングコントローラ１４０を備える。ソースドライバ１００は、データラッチ１０２、CDACバンク１０４、１１１、１１２〜１１n、及びバッファ増幅器のバンク１２１、１２２〜１２nを備えることができる。例えば、データラッチ１０２は、一つのNビットワードをホールドし、ホールドされたワードを並列に出力できる。
【００６３】
バッファ増幅器のバンク１２１、１２２〜１２nは、LCDパネル９２とCDACバンクとの間に備えることができる。それぞれのCDAC(11i)は、図１Ａに図示されたCDAC１００と対応し、それぞれのCDAC(11i)は少なくともVCC１０２及びスイッチング信号発生器８２を備えることができる。
【００６４】
図６は、本発明の実施形態による隣接ビットキャパシタスィッチドCDACの動作方法を表わすフローチャートである。フローが始まれば(602)、iは0に初期化されうる(604)。以後、di(すなわち、d0、LSB)を確認する(606)。例えば、図６に図示されたようにd0が0であるか否かを確認できる。
【００６５】
もし、d0が0であれば、第1キャパシタ(C1)はT0区間(d0ビットに相応する区間)でチャージングキャパシタCCHになり、第2キャパシタ(C2)はシェアリングキャパシタCSHになる(608)。すなわち、C1=CCH(T0)及びC2=CSH(T0)になる。もし、d0が0でなければ、逆になってC1=CSH(T0)及びC2=CCH(T0)になる(610)。ブロック６０６、６０８、６１０は、前述したRULE1による過程である。
【００６６】
そして、それぞれのビット(di)によってチャージングキャパシタCSHは充電されてシェアリングキャパシタCSHの電荷は維持される(612)。以後、チャージングキャパシタCSHに充電された電荷はシェアリングキャパシタCSHに分けられる(614)。もし、iがNであれば(すなわち、すべてのビットに対してチャージングシェアリング過程が終われば(616)、チャージングキャパシタCCHとシェアリングキャパシタCSHとは分離し、シェアリングキャパシタCSHに充電された電荷はOP AMP８０のインバーティング入力(-)に入力され、チャージングキャパシタCCHは放電される(618)。そして、フローは終了する(628)。
【００６７】
もし、iがNでなければ(616)、連続されたビットが同じか如何、すなわち、d(i+1)=diであるか否かが決まる(620)。もし、そうであれば(すなわち、d(i+1)=diである場合)キャパシタは転換される(622)。キャパシタが転換されるということは、例えば、C2=CCHでC1=CSH なら、多様なスィッチの設定を変えてC2=CSHでC1=CCHになるように設定することを言う。勿論、これとは反対の場合もキャパシタが転換される場合であり得る。
【００６８】
もし、d(i+1)=diではなければ(620)、キャパシタは転換されない。ブロック６２０、６２２、及び６２４は、前述したRULE2による過程である。
【００６９】
それぞれのブロック６２２及び６２４が終われば、iが増加する(626)。すなわち、i=i+1になる。以後、フローはブロック６１２に戻る。
【００７０】
少なくとも一つの本発明による実施形態によれば、第1及び第2キャパシタのミスマッチエラーが0.2%である環境で、前述したRULE1及びRULE2を適用した場合、従来の累積的な転換決定規則を使うことに比べてINLエラーのRMS(root mean squre)が13.4%向上し、DNLエラーのRMSが99.6% 向上した。また、従来の規則に比べて最大INLエラーは類似しているが、最大DNLエラーは従来に比べて1%程度に過ぎなかった。
【産業上の利用可能性】
【００７１】
本発明の循環デジタル-アナログコンバータは、半導体回路、または半導体回路を備える信号変換装置、及びディスプレイ装置に適用可能である。
【図面の簡単な説明】
【００７２】
【図１Ａ】本発明の実施形態による隣接ビットキャパシタスィッチド循環デジタル-アナログコンバータの回路図である。
【図１Ｂ】本発明の実施形態によって図１Ａに表われたCDACで電荷注入防止回路の回路図である。
【図２】本発明の実施形態によって図１Ａに表われたCDACのスイッチング補償、電圧電荷変換動作を表わすタイミング図である。
【図３】Ａは本発明の実施形態による図１Ｂでの電荷注入防止回路と差動入力増幅器の簡略回路図であり、ＢないしＦは本発明の実施形態によって図３Ａに表われた回路のタイミング図である。
【図４】本発明の実施形態による図１Ａまたは図１Ｂに表われたスイッチング信号発生器の回路図である。
【図５】本発明の実施形態による図１Ａまたは図１Ｂの回路が備えられたシステム(例えば、LCD(liquid crystal diplay)装置)のブロック図である。
【図６】本発明の実施形態による隣接ビットキャパシタスィッチドCDACの動作方法を表わすフローチャートである。
【図７】従来技術による直列電荷再分配CDACの回路図である。
【符号の説明】
【００７３】
50：シフトレジスタ
52：遷移検出器
54：排他論理和回路
58：データラッチ
80：OP AMP
82：スイッチング信号発生器
102：VCC回路
104：ユニットゲイン増幅器
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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