(57)【特許請求の範囲】
【請求項１】
メモリセルに用いる半導体素子の製造方法において、
セル領域と周辺領域とを備えている半導体基板を準備する第1ステップと、
ゲート誘電膜、ゲート電極及びマスクパターンからなるゲート構造を、前記セル領域の一部および前記周辺領域の一部に各々形成する第2ステップと、
各々の前記ゲート構造の側面に第1側壁スペーサを形成する第3ステップと、
選択的エピタキシャル成長(selective epitaxial growth)方法を利用して、前記半導体基板が露出した部分に単結晶シリコン膜を成長させ、前記単結晶シリコン膜を形成する間、前記単結晶シリコン膜の不純物イオンを拡散させることにより、前記セル領域の前記単結晶シリコン膜下部の前記半導体基板の表層に、第１の接合領域を形成する第4ステップと、
前記基板と前記ゲート構造上に第2及び第3絶縁膜を形成し、第1所定の形態にエッチングして前記セル領域には第2及び第3絶縁膜パターンを形成し、前記周辺領域には、第2及び第3側壁スペーサを形成する第5ステップと、
前記周辺領域の前記半導体基板にイオン注入を実施して、前記周辺領域の前記単結晶シリコン膜下部の前記半導体基板の表層に、前記第１の接合領域の深さよりも深さが深い第２の接合領域を形成する第6ステップと、
第3絶縁膜パターンと前記第3側壁スペーサとを除去する第7ステップと、
前記半導体基板と前記ゲート構造上に層間絶縁膜を形成する第8ステップと、
前記層間絶縁膜を第2所定の形態にエッチングして、前記層間絶縁膜が前記セル領域に残留せず、前記第2絶縁膜は、側壁パターンにパターニングされる第9ステップと、
前記セル領域と前記周辺領域とに導電膜を形成する第10ステップと、
前記導電膜の表面を平坦化して、前記セル領域上に接合プラグを形成する第11ステップとを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記第1側壁スペーサは、約200Åから500Åの厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
単結晶シリコン層は、5E18イオン/cm2（5ｘ1018イオン/cm2）から5E19イオン/cm2のドーズ量でリンをドーピングして約1,000Åから3,000Åの厚さに形成させることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項４】
前記単結晶シリコン膜は、LPCVD(low pressure chemical vapor deposition)、またはUHVCVD(ultra high vacuum chemical vapor deposition)の方法を用いて形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項５】
前記LPCVDは、10Torrから100Torrの圧力と、750℃から950℃の温度でジクロロシラン(dichlorosilane)とHClとの混合ガスを用いて行われることを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項６】
前記ジクロロシランの流量は、約30sccmから300sccmであり、HClの流量は、約30sccmから200sccmであることを特徴とする請求項5に記載の半導体素子の製造方法。
【請求項７】
前記UHVCVDは、750℃から950℃の温度と、10から100Torrの圧力でシラン(silane)ガスを用いて実施することを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項８】
前記第2絶縁膜は、窒化膜を用いて100Åから200Åの範囲の厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項９】
前記第3絶縁膜は、300Åから500Åの範囲の厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１０】
前記第6ステップは、前記第２の接合領域がp型である場合、1E15イオン/cm2（1015イオン/cm2）から1E17イオン/ cm2ドーズ量でホウ素(B)をドーパントとして用いて実施し、5KeVから50KeVのエネルギーでイオン注入することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１１】
前記第6ステップは、前記第２の接合領域がp型である場合、1E15イオン/ cm2から1E17イオン/ cm2ドーズ量でBF2をドーパントとして用いて実施し、10KeVから100KeVのエネルギーでイオン注入することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１２】
前記第6ステップは、前記第２の接合領域がn型である場合、1E15イオン/ cm2から1E17イオン/ cm2ドーズ量でヒ素(As)をドーパントとして用いて実施し、10KeVから100KeVのエネルギーでイオン注入することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１３】
前記第6ステップは、前記第２の接合領域がn型である場合、1E15イオン/ cm2から1E17イオン/ cm2ドーズ量でリン(P)をドーパントとして用いて実施し、10KeVから70KeVのエネルギーでイオン注入することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１４】
前記セル領域の前記第１の接合領域は、300Åから800Åの深さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１５】
前記層間絶縁膜は、BPSG(boron phosphorous silicate glass)を用いて4,000Åから8,000Åの厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１６】
前記導電膜は、リンが1E19イオン/ cm2から1E21イオン/cm2ドーズ量でドーピングされている単結晶シリコンを用いて3,000Åから7,000Åの厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１７】
前記第3ステップ以後、前記半導体基板をRCA洗浄法、UV/O3法またはHF浸漬(dipping)法で洗浄することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１８】
前記第11ステップは、CMP方法を用いて実施されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１９】
前記第7ステップは、HFを用いて実施されることを特徴とする請求項1に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子に関し、特に、単結晶シリコンの選択的エピタキシャル成長(selective epitaxial growth)を利用して均一な接合領域を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、P-N接合半導体素子における拡散領域は、不純物を半導体基板にイオン注入した後、熱処理により活性化される。チャネルの幅が狭い半導体素子で拡散領域の側面拡散によるショートチャネル効果を防止するために、拡散領域の深さは浅いべきである。
【０００３】
図1Aないし図1Fは、従来の技術にかかるEMSAC(enlarged margin self-aligned contact)を利用した半導体素子の製造方法を示した断面図である。まず、素子分離領域112を含む半導体基板110を準備する。ここで、図面符号160と180とは、各々セル領域と周辺回路領域とを示す。次いで、図1Aに示したように、ゲートオキサイド膜、ゲート電極膜及びマスク膜を連続的に半導体基板110に形成し、第1所定の形態にエッチングして、ゲート誘電体114、ゲート電極116及びマスクパターン118を備えた二つのゲート構造を得ることとなる。ここで、一つのゲート構造は、セル領域160に位置し、もう一つのゲート構造は、周辺領域180に位置する。
【０００４】
図1Bに示したように、続けて、不純物イオン145をセル領域160の半導体基板に注入して、浅い接合領域122を得る。次いで、第1側壁スペーサ120をゲート構造の側面に形成する。
【０００５】
次いで、第2絶縁膜と第3絶縁膜とを半導体基板110とゲート構造上に形成し、前記第2及び前記第3絶縁膜を、セル領域160はマスクを利用して第2所定の形態にエッチングし、第2絶縁膜パターン124Aと第3絶縁膜パターン126Aとをセル領域160に形成する。そして、第2側壁スペーサ124Bと第3側壁スペーサ126Bを周辺領域180に形成する。引続き、不純物イオンを周辺領域180の半導体基板に注入して、図1Cに示したように、深い接合領域128を得ることとなる。
【０００６】
次いで、第3絶縁膜パターン126Aと第3側壁スペーサ126Bを、HFを利用した湿式エッチング方法(wet etching method)により除去する。そうしてから、層間絶縁膜130を全体表面上に形成し、化学的機械研磨(CMP:chemical mechanical polishing)技術を利用して平坦化する。
【０００７】
次いで、層間絶縁膜130をマスクを用いて第3所定の形態に選択的にエッチングして、セル領域160にある層間絶縁膜130は除去され、第2絶縁膜パターン124Aは、図1Eに示したように、側壁パターン124A'にパターン化される。
【０００８】
最後に、導電膜を全体表面に蒸着し、セル領域160の導電膜の高さが周辺領域180の層間絶縁膜130Aの高さと同一になるまでCMP技術で研摩して図1Fに示したようにコンタクトプラグ132を形成する。
【０００９】
上記のEMSAC工程を利用した従来の方式は、全体製造ステップがあまりにも複雑であるという短所を有する。しかも、CMP工程適用時、精巧に均一な表面高さを調整することに多くの時間がかかる。なお、ショートチャネル効果を防止するために形成された浅い接合領域は、半導体基板の損失によって悪化し得る。
【００１０】
【発明が解決しようとする課題】
したがって本発明は、上記した従来技術の問題点に鑑みてなされたものであって、単結晶シリコン層の選択的エピタキシャル成長(selective epitaxial growth)を利用してセル領域で浅い接合領域と周辺領域で深い接合領域とを有する半導体素子を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明は、メモリセルに用いる半導体素子の製造方法において、セル領域と周辺領域とを備えている半導体基板を準備する第1ステップと、ゲート誘電膜、ゲート電極及びマスクパターンからなるゲート構造を、前記セル領域の一部および前記周辺領域の一部に各々形成する第2ステップと、各々の前記ゲート構造の側面に第1側壁スペーサを形成する第3ステップと、選択的エピタキシャル成長(selective epitaxial growth)方法を利用して、前記半導体基板が露出した部分に単結晶シリコン膜を成長させ、前記単結晶シリコン膜を形成する間、前記単結晶シリコン膜の不純物イオンを拡散させることにより、前記セル領域の前記単結晶シリコン膜下部の前記半導体基板の表層に、第１の接合領域を形成する第4ステップと、前記基板と前記ゲート構造上に第2及び第3絶縁膜を形成し、第1所定の形態にエッチングして前記セル領域には第2及び第3絶縁膜パターンを形成し、前記周辺領域には、第2及び第3側壁スペーサを形成する第5ステップと、前記周辺領域の前記半導体基板にイオン注入を実施して、前記周辺領域の前記単結晶シリコン膜下部の前記半導体基板の表層に、前記第１の接合領域の深さよりも深さが深い第２の接合領域を形成する第6ステップと、第3絶縁膜パターンと前記第3側壁スペーサとを除去する第7ステップと、前記半導体基板と前記ゲート構造上に層間絶縁膜を形成する第8ステップと、前記層間絶縁膜を第2所定の形態にエッチングして、前記層間絶縁膜が前記セル領域に残留せず、前記第2絶縁膜は、側壁パターンにパターニングされる第9ステップと、前記セル領域と前記周辺領域とに導電膜を形成する第10ステップと、前記導電膜の表面を平坦化して、前記セル領域上に接合プラグを形成する第11ステップとを含んでなることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の最も好ましい実施例を添付した図面を参照しながら説明する。
【００１３】
図2Aないし図2Fは、本発明の好ましい実施例にかかる半導体素子製造方法を説明するための概略的な断面図である。
【００１４】
まず、素子分離領域212を含む半導体基板210を準備する。ここで、図面符号260と280とは、各々セル領域と周辺回路領域とを示す。次いで、図2Aに示したように、ゲートオキサイド膜、ゲート電極膜及びマスク膜を連続的に半導体基板210に形成し、第1所定の形態にエッチングして、ゲート誘電体214、ゲート電極216及びマスクパターン218を備えた二つのゲート構造を得ることとなる。マスク膜は、窒化膜(plasma enhanced nitride)を用いて約1,000Åから2,000Åの厚さに形成される。ここで、一つのゲート構造は、セル領域260に位置し、もう一つのゲート構造は、周辺領域280に位置する。
【００１５】
次いで、窒化膜のような第1絶縁膜(図示せず)を200Åから500Åの厚さに形成し、第1所定の形態にエッチングして第1側壁スペーサ220を得る。第1側壁スペーサ220は、製造工程後にエッチング防止膜に用いられる。次いで、半導体基板210をRCA洗浄法、UV/O3及びHF浸漬(dipping)のような方法を用いて洗浄する。そうした後、単結晶シリコン膜222を選択的エピタキシャル成長法を用いて半導体基板210の露出された部分で成長させる。
【００１６】
単結晶シリコン膜222は、LPCVDやUHVCVD方法を用いて形成される。LPCVD方法を用いる場合、まず、水素ベーキング(hydrogen bake)は、1〜5分間800℃から900℃の温度で実施する。そうしてから、ジクロロシラン(DCS)ガスとHCIガスとの流量を各々30sccmから300sccm、30sccmから200sccmの条件下で蒸着工程を実施する。そして、LPCVD方法は、750℃〜950℃の温度と、10Torr〜100Torrの圧力で実施することが好ましい。
【００１７】
また、UHVCVD方法を用いる場合、750℃〜950℃の温度と、10Torr〜100Torrの圧力でシラン(silane)ガスやジシラン(disilane)ガスを利用して蒸着工程を実施することが好ましい。この場合、50-300sccmのリンがドーピングされた単結晶シリコンを単結晶シリコン膜222として用いる。LPCVDまたはUHVCVD方法を用いることによって、単結晶シリコン膜222の不純物は半導体基板210に拡散されて、300Å〜800Åの深さの浅い接合領域228を形成することとなる。
【００１８】
次いで、図2Cに示したように、その以後に、第2絶縁膜と第3絶縁膜とを半導体基板210とゲート構造上に形成する。そうした後、前記第2及び前記第3絶縁膜を、セル領域260はマスクを利用して第2所定の形態にエッチングし、第2絶縁膜パターン224Aと第3絶縁膜パターン226Aとをセル領域260に形成し、第2側壁スペーサ224Bと第3側壁スペーサ226Bは、周辺領域280に形成する。第3側壁スペーサ226Bは、後続製造工程で接合領域の深さを均一にするために形成される。第2絶縁膜は、窒化膜を用いて100Å〜200Åの厚さに形成され、第3絶縁膜は、熱酸化膜(thermal oxide)を用いて300Å〜500Åの厚さに形成される。その以後に、不純物イオンを周辺領域280の半導体基板に注入して、深い接合領域230を得る。
【００１９】
接合領域230がp型である場合、イオン注入は、1E15イオン/cm2から1E17イオン/cm2ドーズ量でホウ素(B)やBF2のようなドーパントを用いて実施する。この場合、Bの注入エネルギーは、5KeV〜50KeVの範囲であり、BF2の注入エネルギーは、10KeV〜100KeVにすることが好ましい。また、接合領域230がn型である場合、イオン注入は、1E15イオン/cm2から1E17イオン/cm2ドーズ量でヒ素(As)やリン(P)のようなドーパントを用いて実施する。この場合、Asの注入エネルギーは、10KeV〜100KeVの範囲であり、Pの注入エネルギーは、10KeV〜70KeVであるのが好ましい。
【００２０】
次いで、図2Dに示したように、第3絶縁膜パターン226Aと第3側壁スペーサ226BとをHF(fluoric acid)を用いて湿式エッチング方法で除去する。次いで、BPSGのような物質からなる層間絶縁膜232を全体表面上に4,000Å〜8,000Åの厚さに形成し、CMP技術で平坦化する。
【００２１】
次いで、層間絶縁膜232をマスクを用いて第3所定の形態に選択的にエッチングして、図2Eに示したように、セル領域260にある層間絶縁膜232を除去し、第2絶縁膜パターン224Aは、側壁パターン224A'に形成される。
【００２２】
最後に、導電膜を全体表面上に蒸着し、セル領域260の導電膜の高さが周辺領域280の層間絶縁膜232Aの高さと同一になるまで、CMP技術で研摩する。
【００２３】
本発明では、単結晶シリコン膜の選択的エピタキシャル成長を利用して、セル領域でのコンタクトマージン(contact margin)を増大させ、周辺回路領域は均一な深さを有する深い接合領域を得ることができる。
【００２４】
なお、本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることを理解されるべきである。
【００２５】
【発明の効果】
上述したようになされる本発明は、高集積半導体素子で、セル領域及び周辺回路領域とが備える半導体基板にゲート電極を形成し、接合領域に予定される部分に選択的エピタキシャル成長方法で単結晶シリコン層を形成して前記セル領域に浅い接合領域を形成し、周辺回路領域上に絶縁膜スペーサを利用してイオン注入工程を実施することによって均一な深さの接合領域が得られることとなり、素子の駆動特性(drivability of the device)を向上させる効果がある。
【図面の簡単な説明】
【図１Ａ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図１Ｂ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図１Ｃ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図１Ｄ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図１Ｅ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図１Ｆ】  従来の半導体メモリ素子の製造方法を説明する断面図である。
【図２Ａ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【図２Ｂ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【図２Ｃ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【図２Ｄ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【図２Ｅ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【図２Ｆ】  本発明の好ましい実施例にかかる半導体メモリ素子の製造方法を説明する断面図である。
【符号の説明】
110      半導体基板
112      素子分離領域
114      ゲート誘電体
116      ゲート電極
118      マスクパターン
120      第1側壁スペーサ
122, 128  接合領域
145      イオン注入
124A      第2絶縁膜パターン
126A      第3絶縁膜パターン
124B      第2側壁スペーサ
126B      第3側壁スペーサ
130        層間絶縁膜
132      コンタクトプラグ
210      半導体基板
212      素子分離領域
214      ゲート誘電体
216      ゲート電極
218      マスクパターン
220      第1側壁スペーサ
222      単結晶シリコン膜
228, 230  接合領域
224A      第2絶縁膜パターン
226A      第3絶縁膜パターン
224B      第2側壁スペーサ
226B      第3側壁スペーサ
232       層間絶縁膜
234       コンタクトプラグ
160, 260   セル領域
180, 280   周辺回路領域
【図１Ａ】
0004698021.tif 000002
【図１Ｂ】
0004698021.tif 000003
【図１Ｃ】
0004698021.tif 000004
【図１Ｄ】
0004698021.tif 000005
【図１Ｅ】
0004698021.tif 000006
【図１Ｆ】
0004698021.tif 000007
【図２Ａ】
0004698021.tif 000008
【図２Ｂ】
0004698021.tif 000009
【図２Ｃ】
0004698021.tif 000010
【図２Ｄ】
0004698021.tif 000011
【図２Ｅ】
0004698021.tif 000012
【図２Ｆ】
0004698021.tif 000013