(57)【特許請求の範囲】
【請求項１】
シリコン基材上にシリコンゲルマニウム層を形成する工程と、
シリコン層を前記シリコンゲルマニウム層上に形成する工程と、
前記シリコン層及び前記シリコンゲルマニウム層に前記シリコン基材を露出させる穴を形成する工程と、
前記シリコン層を前記シリコン基材上で支持する支持体を、前記穴が埋め込まれ且つ当該シリコン層が覆われるようにして該シリコン基材上に形成する工程と、
前記支持体に前記シリコンゲルマニウム層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記シリコンゲルマニウム層をフッ硝酸でエッチングすることにより、前記シリコン層下に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であることを特徴とする半導体基板の製造方法。
【請求項２】
前記シリコンゲルマニウム層はシリコンゲルマニウム層Ａとシリコンゲルマニウム層Ｃとを備え、且つ前記シリコン層はシリコン層Ｂとシリコン層Ｄとを備え、
前記シリコン基材上に前記シリコンゲルマニウム層を形成する工程と、前記シリコン層を前記シリコンゲルマニウム層上に形成する工程は、
前記シリコン基材上に前記シリコンゲルマニウム層Ａを形成し、次に、前記シリコンゲルマニウム層Ａ上に前記シリコン層Ｂを形成し、さらに、前記シリコン層Ｂ上に前記シリコンゲルマニウム層Ｃを形成し、その後、前記シリコンゲルマニウム層Ｃ上に前記シリコン層Ｄを形成する工程であることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記支持体を形成する工程では、
前記穴が埋め込まれ且つ前記シリコン層が覆われるようにして前記シリコン基材上に前記シリコン窒化膜を形成し、次に、
前記シリコン窒化膜上に前記シリコン酸化膜を形成することを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。
【請求項４】
前記支持体を形成する工程では、
前記穴が埋め込まれ、且つ前記シリコン層が覆われるようにして前記シリコン基材上に前記シリコン酸化膜を形成し、次に、
前記シリコン酸化膜上に前記シリコン窒化膜を形成することを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。
【請求項５】
前記シリコン層を形成する工程と、前記支持体を形成する工程との間に、
前記シリコンゲルマニウム層の周縁部をエッチングして取り除くことにより、前記シリコン層の周縁部と前記シリコン基材との間に隙間を形成する工程を含み、
前記支持体を形成する工程では、
前記隙間が埋め込まれるようにして前記シリコン基材上に前記支持体を形成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体基板の製造方法。
【請求項６】
所定領域のシリコン基材上にシリコンゲルマニウム層を形成する工程と、
シリコン層を前記シリコンゲルマニウム層上に形成する工程と、
前記シリコン層を前記シリコン基材上で支持する支持体を当該シリコン層が覆われるようにして該シリコン基材上に形成する工程と、
前記支持体に前記シリコンゲルマニウム層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記シリコンゲルマニウム層をフッ硝酸でエッチングすることにより、前記シリコン層下に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であり、
前記シリコンゲルマニウム層はシリコンゲルマニウム層Ａとシリコンゲルマニウム層Ｃとを備え、且つ前記シリコン層はシリコン層Ｂとシリコン層Ｄとを備え、
前記シリコン基材上に前記シリコンゲルマニウム層を形成する工程と、前記シリコン層を前記シリコンゲルマニウム層上に形成する工程は、
前記シリコン基材上に前記シリコンゲルマニウム層Ａを形成し、次に、前記シリコンゲルマニウム層Ａ上に前記シリコン層Ｂを形成し、さらに、前記シリコン層Ｂ上に前記シリコンゲルマニウム層Ｃを形成し、その後、前記シリコンゲルマニウム層Ｃ上に前記シリコン層Ｄを形成する工程であることを特徴とする半導体基板の製造方法。
【請求項７】
所定領域のシリコン基材上にシリコンゲルマニウム層を形成する工程と、
シリコン層を前記シリコンゲルマニウム層上に形成する工程と、
前記シリコン層を前記シリコン基材上で支持する支持体を当該シリコン層が覆われるようにして該シリコン基材上に形成する工程と、
前記支持体に前記シリコンゲルマニウム層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記シリコンゲルマニウム層をフッ硝酸でエッチングすることにより、前記シリコン層下に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であり、
前記支持体を形成する工程では、
前記シリコン層が覆われるようにして前記シリコン基材上に前記シリコン窒化膜を形成し、次に、
前記シリコン窒化膜上に前記シリコン酸化膜を形成することを特徴とする半導体基板の製造方法。
【請求項８】
所定領域のシリコン基材上にシリコンゲルマニウム層を形成する工程と、
シリコン層を前記シリコンゲルマニウム層上に形成する工程と、
前記シリコン層を前記シリコン基材上で支持する支持体を当該シリコン層が覆われるようにして該シリコン基材上に形成する工程と、
前記支持体に前記シリコンゲルマニウム層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記シリコンゲルマニウム層をフッ硝酸でエッチングすることにより、前記シリコン層下に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であり、
前記シリコン層を形成する工程と、前記支持体を形成する工程との間に、
前記シリコンゲルマニウム層の周縁部をエッチングして取り除くことにより、前記シリコン層の周縁部と前記シリコン基材との間に隙間を形成する工程、をさらに含み、
前記支持体を形成する工程では、
前記隙間が埋め込まれるようにして前記シリコン基材上に前記支持体を形成することを特徴とする半導体基板の製造方法。
【請求項９】
前記空洞部内に前記絶縁膜を形成した後で、
前記シリコン基材の上方全面に平坦化処理を施して前記シリコン層上から前記支持体を取り除く工程、を含むことを特徴とする請求項１から請求項８の何れか一項に記載の半導体基板の製造方法。
【請求項１０】
請求項９に記載の半導体基板の製造方法を行って前記シリコン層上から前記支持体を取り除いた後で、
前記シリコン層にトランジスタを形成する工程、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、半導体基材にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
現在、半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ（ＳＯＩ）技術の開発が盛んである。ＳＯＩ基板を用いたデバイスでは、トランジスタが持つ寄生容量を大幅に削減できるため、従来のデバイスより高速で、且つ低消費電力の特性が得られることが知られている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
【０００３】
例えば、非特許文献１に開示されているＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄｓ）技術は、上記提案されている方法の一つである。ＳＢＳＩ技術によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板の所望とする領域のみＳＯＩ構造とすることが出来、安価で高性能なＳＯＩデバイスを実現可能とする技術である。
【０００４】
具体的な製造方法は、まず、Ｓｉ基板上にＳｉＧｅ層とＳｉ層とをエピタキシャル成長させる。次に、Ｓｉ層とＳｉＧｅ層とに支持体用の穴を形成する。そして、支持体としてシリコン酸化（ＳｉＯ２）膜あるいはシリコン窒化（Ｓｉ３Ｎ４）膜を成膜した後、支持体を素子領域の形にドライエッチし、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この状態でＳｉＧｅ層をフッ硝酸で選択的にエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞が形成される。その後、酸化により空洞をＳｉＯ２膜で埋めることでＳＯＩ構造となる。
【非特許文献１】Ｔ，Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記ＳＢＳＩ技術において、支持体をＳｉＯ２膜又はＳｉ３Ｎ４膜で形成した場合、次のような問題がある。
即ち、支持体をＳｉＯ２膜のみで形成する場合は、ＳｉＧｅ層をフッ硝酸でエッチングする際に支持体を構成するＳｉＯ２膜もある程度エッチングされる。そのため、このエッチング量を見越してＳｉＯ２膜を厚く成膜しておく必要がある。しかしながら、ＳｉＯ２膜を厚く形成すると、ＳＯＩ構造形成後のＳｉ基板の平坦化が難しくなる（問題点１）。
【０００６】
また、Ｓｉ３Ｎ４膜は応力が大きい膜であり、その成膜条件によって縮む方向或いは伸びる方向に応力が働く傾向がある。そのため、支持体をＳｉ３Ｎ４膜のみで形成する場合は、応力の関係でＳｉ３Ｎ４膜を厚く成膜することができず、支持体の剛性が低くなりがちであった。支持体の剛性が低いとＳｉ層を十分に支持することができず、Ｓｉ層が落下して空洞部を潰してしまうおそれがある（問題点２）。
【０００７】
本発明は、このような事情に鑑みてなされたものであって、シリコン酸化膜を支持体としたときの欠点と、シリコン窒化膜を支持体としたときの欠点とを同時に補うことができるようにした半導体基板の製造方法及び、半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
〔発明１〕  上記目的を達成するために、発明１の半導体基板の製造方法は、所定領域の半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であることを特徴とするものである。
【０００９】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板であり、「所定領域」とは例えばトランジスタ等の素子を形成する領域（即ち、素子形成領域）のことである。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。ＳｉＧｅのエッチングには、例えばフッ硝酸を使用する。
【００１０】
発明１の半導体基板の製造方法によれば、シリコン酸化膜とシリコン窒化膜とを積層して支持体を構成することによって、シリコン酸化膜とシリコン窒化膜のそれぞれの欠点を互いに補わせることができる。
即ち、シリコン酸化膜は、シリコン窒化膜と比べて成膜後に生じる応力が小さく、その厚膜化が可能である。従って、支持体をシリコン窒化膜のみで構成する場合と比べて、支持体の剛性を高くすることが可能であり、それゆえ空洞部の潰れを防止することができる。また、シリコン窒化膜は、シリコン酸化膜と比べてフッ硝酸によってエッチングされにくい。従って、支持体をシリコン酸化膜のみで構成する場合と比べて、シリコン酸化膜を過剰に厚く形成しないで済むので、絶縁膜を形成した後の半導体基材の平坦化が容易である。
【００１１】
〔発明２〕  発明２の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体は、シリコン窒化膜とシリコン酸化膜とを備えた積層構造の膜であることを特徴とするものである。
【００１２】
ここで、「穴」は、例えば素子分離領域に形成する。
発明２の半導体基板の製造方法によれば、シリコン酸化膜とシリコン窒化膜とを積層して支持体を構成することによって、シリコン酸化膜とシリコン窒化膜のそれぞれの欠点を互いに補わせることができる。
即ち、シリコン酸化膜は、シリコン窒化膜と比べて成膜後に生じる応力が小さく、その厚膜化が可能である。従って、支持体をシリコン窒化膜のみで構成する場合と比べて、支持体の剛性を高くすることが可能であり、それゆえ空洞部の潰れを防止することができる。また、シリコン窒化膜は、シリコン酸化膜と比べてフッ硝酸によってエッチングされにくい。従って、支持体をシリコン酸化膜のみで構成する場合と比べて、シリコン酸化膜を過剰に厚く形成しないで済むので、絶縁膜を形成した後の半導体基材の平坦化が容易である。
【００１３】
〔発明３〕  発明３の半導体基板の製造方法は、発明１又は発明２の半導体基板の製造方法において、前記第１半導体層は半導体層Ａと半導体層Ｃとを備え、且つ前記第２半導体層は半導体層Ｂと半導体層Ｄとを備え、前記半導体基材上に前記第１半導体層を形成する工程と、前記第２半導体層を前記第１半導体層上に形成する工程は、前記半導体基材上に前記半導体層Ａを形成し、次に、前記半導体層Ａ上に前記半導体Ｂを形成し、さらに、前記半導体層Ｂ上に前記半導体Ｃを形成し、その後、前記半導体層Ｃ上に前記半導体Ｄを形成する工程であることを特徴とするものである。
【００１４】
ここで、「半導体層Ａ」及び「半導体層Ｃ」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「半導体層Ｂ」及び「半導体層Ｃ」は例えばエピタキシャル成長によって得られるＳｉ層である。
発明３の半導体基板の製造方法によれば、例えば、半導体層Ｂを電極に、絶縁膜を挟んでその上方の半導体層Ｄをボディとした構造を半導体基材に作ることができる。
【００１５】
〔発明４〕  発明４の半導体基板の製造方法は、発明１から発明３の何れか一の半導体基板の製造方法において、前記支持体を形成する工程では、前記穴が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基材上に前記シリコン窒化膜を形成し、次に、前記シリコン窒化膜上に前記シリコン酸化膜を形成することを特徴とするものである。
【００１６】
このような構成であれば、支持体はシリコン窒化膜の上にシリコン酸化膜が積層された構造となる。従って、例えば、第２半導体層下の空洞部内に絶縁膜を形成した後で、半導体基材の上方全面をＣＭＰ（化学的機械的研磨）により平坦化する際に、支持体を構成するシリコン窒化膜が研磨処理に対するストッパとして機能する。これにより、第２半導体層の上面を研磨パッドで直接こすらないようにすることができるので、ＣＭＰによるダメージを第２半導体層に与えないようにすることができる。
【００１７】
〔発明５〕  発明５の半導体基板の製造方法は、発明１から発明３の何れか一の半導体基板の製造方法において、前記支持体を形成する工程では、前記穴が埋め込まれ、且つ前記第２半導体層が覆われるようにして前記半導体基材上に前記シリコン酸化膜を形成し、次に、前記シリコン酸化膜上に前記シリコン窒化膜を形成することを特徴とするものである。
【００１８】
このような構成であれば、支持体はシリコン酸化膜の上にシリコン窒化膜が積層された構造となる。従って、例えば、第２半導体層下の第１半導体層をフッ硝酸でエッチングする際に、支持体を構成するシリコン酸化膜の上面をシリコン窒化膜で保護することができる。これにより、支持体の薄膜化を防ぐことができ、その剛性をより高く維持することができる。
【００１９】
〔発明６〕  発明６の半導体基板の製造方法は、発明１から発明５の何れか一の半導体基板の製造方法において、前記第２半導体層を形成する工程と、前記支持体を形成する工程との間に、前記第１半導体層の周縁部をエッチングして取り除くことにより、前記第２半導体層の周縁部と前記半導体基材との間に隙間を形成する工程を含み、前記支持体を形成する工程では、前記隙間が埋め込まれるようにして前記半導体基材上に前記支持体を形成することを特徴とするものである。
【００２０】
このような構成であれば、支持体は第２半導体層の周縁部と半導体基材との間に入りこむので、第２半導体層をその側面だけでなく周縁部の下側からも支えることが可能となる。従って、空洞部の潰れをより効果的に防止することができる。
【００２１】
〔発明７〕  発明７の半導体基板の製造方法は、発明１から発明６の何れか一の半導体基板の製造方法において、前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面に平坦化処理を施して前記第２半導体層上から前記支持体を取り除く工程、を含むことを特徴とするものである。
このような構成であれば、支持体下から第２半導体層の表面が露出するので、第２半導体層にトランジスタ等の素子を形成することが可能である。
【００２２】
〔発明８〕  発明８の半導体装置の製造方法は、発明７の半導体基板の製造方法を行って前記第２半導体層上から前記支持体を取り除いた後で、前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。
このような構成であれば、上記半導体基板の製造方法が応用されるので、支持体の剛性を高く維持することができ、しかも半導体基材の平坦化が容易である。従って、ＳＯＩ構造のトランジスタを再現性良く形成することができる。
本発明は、バルクの半導体基材の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（Ａ）、図２（Ａ）及び図３（Ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図である。また、図１（Ｂ）は図１（Ａ）のＸ１−Ｘ１′矢視断面図であり、図１（Ｃ）は図１（Ａ）のＹ１−Ｙ１  ′矢視断面図である。さらに、図２（Ｂ）は図２（Ａ）のＸ２−Ｘ２′矢視断面図であり、図２（Ｃ）は図２（Ａ）のＹ２−Ｙ２  ′矢視断面図である。また、図３（Ｂ）は図３（Ａ）のＸ３−Ｘ３′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ３−Ｙ３  ′矢視断面図である。さらに、図４（Ａ）〜（Ｃ）は、Ｘ３−Ｘ３′断面において、図３（Ｂ）以降の半導体装置の製造方法を示す断面図である。
【００２４】
図１（Ａ）〜（Ｃ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、第１のＳｉＧｅ層１１を形成し、その上に第１のＳｉ層１３を形成する。さらに、第１のＳｉ層１３上に第２のＳｉＧｅ層１５を形成し、その上に第２のＳｉ層１７を形成する。これらＳｉＧｅ層１１，１５及びＳｉ層１３，１７は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層１１，１５の膜厚は例えば５〜５０［ｎｍ］程度であり、Ｓｉ層１３，１７の膜厚は例えば１０〜１００［ｎｍ］程度である。
【００２５】
次に、支持体用の穴ｈを形成する。即ち、図１（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ層１７、ＳｉＧｅ層１５、Ｓｉ層１３、ＳｉＧｅ層１１を順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体用の穴ｈである。この穴ｈはトランジスタ等の素子を形成する領域の外側（即ち、素子分離領域）の一部に形成する。なお、Ｓｉ基板１の一部を露出させる場合、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしても良い。
【００２６】
次に、図２（Ａ）〜（Ｃ）に示すように、ＳｉＧｅ層中のＧｅが拡散しない程度の温度で、Ｓｉ基板１を熱酸化し、Ｓｉ基板１の表面と、ＳｉＧｅ層１１，１５及びＳｉ層１３，１７の側面及び、Ｓｉ層１７の上面に熱酸化膜（ＳｉＯ２）２１を形成する。この熱酸化膜２１は、後述するＳｉ３Ｎ４膜３１の下地膜（即ち、Ｓｉ３Ｎ４膜３１の応力緩和用及び、Ｓｉ３Ｎ４膜３１を除去する際のエッチングストッパ用）であり、その膜厚は例えば数十［μｍ］程度である。
【００２７】
次に、ＣＶＤなどの方法により、Ｓｉ基板１の上方全体にＳｉ３Ｎ４膜３１を形成する。図２（Ｂ）に示すように、このＳｉ３Ｎ４膜３１は、支持体用の穴ｈや、Ｓｉ層１７上だけでなく、ＳｉＧｅ層１１，１５及びＳｉ層１３，１７の側面にも熱酸化膜２１を介して形成される。このＳｉ３Ｎ４膜３１の厚さは例えば５０〜２００［ｎｍ］程度である。
次に、ＣＶＤなどの方法により、このＳｉ３Ｎ４膜３１上にＳｉＯ２膜３３を形成する。図２（Ｂ）に示すように、このＳｉＯ２膜３３は、Ｓｉ３Ｎ４膜３１と同様、支持体用の穴ｈやＳｉ層１７上だけでなく、ＳｉＧｅ層１３，１７及びＳｉ層１３，１７の側面にも形成される。このＳｉＯ２膜３３の厚さは例えば５０〜４００［ｎｍ］程度である。
【００２８】
この半導体装置の製造方法では、図２（Ｂ）及び（Ｃ）に示すように、Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３とを備えた積層構造の膜で支持体３０を構成しており、このような支持体３０によってＳｉ層１３，１７をＳｉ基板１上で支持する。なお、熱酸化膜２１はＳｉ３Ｎ４膜３１の下地膜として形成したものであり、その厚さはＳｉ３Ｎ４膜３１やＳｉＯ２膜３３と比べて極端に薄く、Ｓｉ層１３，１７を支持することにはほとんど寄与しないので、支持体３０とは区別される（即ち、支持体３０には含まれない。）。
【００２９】
次に、図３（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３とからなる支持体３０と、その下地の熱酸化膜２１と、Ｓｉ層１７、ＳｉＧｅ層１５、Ｓｉ層１３、ＳｉＧｅ層１１とを順次パターニングすることにより、支持体３０にＳｉＧｅ層１１，１５の側面の一部と、Ｓｉ層１３，１７の側面（端部）の一部とを露出させる開口面を形成する。
【００３０】
このパターニングによって、Ｓｉ層１７、ＳｉＧｅ層１５、Ｓｉ層１３、ＳｉＧｅ層１１はトランジスタ等の素子を形成する領域（即ち、素子形成領域）のＳｉ基板１上にだけ残され、素子分離領域のＳｉ基板１上からは完全に取り除かれる。なお、図３（Ａ）〜（Ｃ）に示すように、ＳｉＧｅ層１１，１５の側面の一部等を露出させる開口面は、素子形成領域の周縁に沿って形成する。支持体３０の開口面を形成しない部分では、開口面の形成後も支持体３０とＳｉＧｅ層１３，１７の側面及び、支持体３０とＳｉ層１３、１７の側面とが接している。そして、支持体３０はこの接している部分でＳｉ層１３、１７を支持し続けている。
【００３１】
次に、支持体３０に形成された開口面を介してフッ硝酸等のエッチング液をＳｉＧｅ層１１，１５及びＳｉ層１３，１７に接触させることにより、ＳｉＧｅ層１１，１５をエッチングして除去する。これにより、図４（Ａ）に示すように、Ｓｉ基板１とＳｉ層１３との間、及びＳｉ層１３とＳｉ層１７との間にそれぞれ空洞部４１，４５を形成する。フッ硝酸を用いたウエットエッチングでは、ＳｉＧｅとＳｉとのエッチングの選択比は、例えば１００：１程度であるから、Ｓｉ層１３，１７をあまりエッチングすることなくＳｉＧｅ層１１，１５（図３（Ｂ）参照。）だけを選択的に取り除くことが可能である。
【００３２】
また、図４（Ａ）に示すように、ＳｉＧｅ層を除去して空洞部４１，４５を形成した後においても、支持体３０の開口面を形成していない部分ではＳｉ層１３，１７の側面は支持体３０で覆われたままである。それゆえ、空洞部４１，４５を形成した後も、Ｓｉ層１３，１７はＳｉ基板１上で支持され、この状態を維持し続ける。
次に、Ｓｉ基板１を熱酸化する。このとき、Ｏ２等の酸化種は、ＳｉＯ２膜３３下から露出したＳｉ基板１の表面だけでなく、開口面を通って空洞部４１，４５内にも到達する。従って、図４（Ｂ）に示すように、この空洞部内にもＳｉＯ２膜５１，５５が形成される。以下で、この空洞部内に形成されたＳｉＯ２膜５１，５５を埋め込み酸化膜という。なお、埋め込み酸化膜５１，５５による空洞部内の埋め込みが十分でない場合には、熱酸化の後でＣＶＤなどの方法により空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。また、空洞部内に埋め込み酸化膜を形成した後で、１０００℃以上の高温アニールを行うようにしても良い。これにより、埋め込み酸化膜をリフローさせることが可能となる。
【００３３】
次に、ＣＶＤなどの方法によりＳｉ基板１の上方全面にＳｉＯ２等の絶縁膜（図示せず）を形成する。そして、ＣＭＰでＳｉ基板１の上方全面を平坦化処理する。これにより、Ｓｉ層１７の上方からＳｉＯ２膜３３等を取り除くと同時に、Ｓｉ層１７の素子分離を行う。このＣＭＰを用いた平坦化処理では、ＳｉＯ２膜３３下のＳｉ３Ｎ４膜３１が研磨処理に対するストッパとして機能する。従って、Ｓｉ層１７の上面を研磨パッドで直接こすらないようにすることができ、ＣＭＰによるダメージをＳｉ層１７に与えないようにすることができる。
【００３４】
次に、例えば熱リン酸を用いたウエットエッチングによってＳｉ層１７上のＳｉ３Ｎ４膜３１を取り除く。熱リン酸を用いたウエットエッチングでは、ＳｉＯ２はほとんどエッチングされないので、図４（Ｃ）に示すように、Ｓｉ層１７の上面が露出し、且つＳｉ層１７が素子分離された構造（即ち、ＳＯＩ構造）をバルクのＳｉ基板１に完成させることができる。
【００３５】
その後、例えばＳｉ層１７の表面の熱酸化を行うことにより、Ｓｉ層１７の表面にゲート絶縁膜（図示せず）を形成する。そして、ゲート絶縁膜が形成されたＳｉ層１７上にゲート電極（図示せず）を形成する。また、このゲート電極等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１７内にイオン注入することにより、ソース及びドレイン（図示せず）を形成し、ＳＯＩトランジスタを完成させる。このＳＯＩトランジスタでは、埋め込み絶縁膜５５を挟んでＳｉ層１３とＳｉ層１７とが積み重なった構造となっているので、このＳｉ層１３を例えば電極として用いることが可能である。
【００３６】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３とを積層して支持体を構成することによって、Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３のそれぞれの欠点を互いに補わせることができる。
即ち、ＳｉＯ２膜３３は、Ｓｉ３Ｎ４膜３１と比べて成膜後に生じる応力が小さく、その厚膜化が可能である。従って、支持体３０をＳｉ３Ｎ４膜３３のみで構成する場合と比べて、支持体３０の剛性を高くすることが可能であり、それゆえ空洞部４１，４５の潰れを防止することができる。
【００３７】
また、Ｓｉ３Ｎ４膜３１は、ＳｉＯ２膜３３と比べてフッ硝酸によってエッチングされにくい。従って、支持体３０をＳｉＯ２膜３３のみで構成する場合と比べて、ＳｉＯ２膜３３を過剰に厚く形成しないで済む。さらに、ＣＭＰによる平坦化処理の際にＳｉ３Ｎ４膜３１がストッパとして機能するので、ＣＭＰによるダメージをＳｉ層１７に与えないようにすることができる。このため、埋め込み酸化膜５１，５５を形成した後のＳｉ基板１の平坦化が容易である。
【００３８】
この第１実施形態では、Ｓｉ基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層１１，１５が本発明の「第１半導体層」に対応し、Ｓｉ層１３，１７が本発明の「第２半導体層」に対応している。また、ＳｉＧｅ層１１が本発明の「半導体層Ａ」に対応し、Ｓｉ層１３が本発明の「半導体層Ｂ」に対応し、ＳｉＧｅ層１５が本発明の「半導体層Ｃ」に対応し、Ｓｉ層１７が本発明の「半導体層Ｄ」に対応している。さらに、埋め込み酸化膜５１，５５が本発明の「絶縁膜」に対応している。
【００３９】
（２）第２実施形態
図５（Ａ）及び図６（Ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図である。また、図５（Ｂ）は図５（Ａ）のＸ４−Ｘ４′矢視断面図であり、図５（Ｃ）は図５（Ａ）のＹ４−Ｙ４  ′矢視断面図である。さらに、図６（Ｂ）は図６（Ａ）のＸ５−Ｘ５′矢視断面図であり、図６（Ｃ）は図６（Ａ）のＹ５−Ｙ５  ′矢視断面図である。この第２実施形態においても、素子分離領域の外側の一部に支持体用の穴ｈを形成する工程までは、第１実施形態と同じである。
【００４０】
この第２実施形態では、図５（Ａ）〜（Ｃ）に示すように、支持体用の穴ｈを形成した後で、ＳｉＧｅ層１１，１５をフッ硝酸等で軽くエッチングしてその周縁部を取り除く。これにより、Ｓｉ層１３の周縁部とＳｉ基板１との間、及び第Ｓｉ層１３の周縁部とＳｉ層１７の周縁部との間にそれぞれ隙間６０を形成する。図５（Ａ）に示すように、この隙間６０の奥行きをＬとしたとき、Ｌは例えば０．０１〜０．３［μｍ］程度である。
【００４１】
次に、図６（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１を熱酸化して、Ｓｉ基板１の表面と、ＳｉＧｅ層１１，１５及びＳｉ層１３，１７の側面及び、Ｓｉ層１７の上面に熱酸化膜２１を形成する。そして、ＣＶＤなどの方法により、この隙間６０が埋め込まれるようにしてＳｉ基板１の上方全体にＳｉ３Ｎ４膜３１を形成する。これ以降の工程は、第１実施形態と同じである。
【００４２】
このような構成であれば、Ｓｉ層１３の周縁部とＳｉ基板１との間、及びＳｉ層１３の周縁部とＳｉ層１７の周縁部との間にそれぞれＳｉ３Ｎ４膜３１が入り込むので、Ｓｉ層１３，１７をその側面だけでなく周縁部の下側からも支えることが可能となる。従って、空洞部の潰れをより効果的に防止することができる。
【００４３】
（３）第３実施形態
図７（Ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図である。また、図７（Ｂ）は図７（Ａ）のＸ４−Ｘ４′矢視断面図であり、図７（Ｃ）は図７（Ａ）のＹ４−Ｙ４  ′矢視断面図である。
【００４４】
上述した第１、第２実施形態では、ＳｉＧｅ層とＳｉ層とをそれぞれ２層ずつ、交互に積層する場合について説明したが、ＳｉＧｅ層とＳｉ層はそれぞれ１層ずつでも構わない。例えば、図７（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１上にＳｉＧｅ層１５´とＳｉ層１７´とを積層し、その上に支持体３０としてＳｉ３Ｎ４膜３１とＳｉＯ２膜３３とを積層する。このような構成であっても、Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３のそれぞれの欠点を互いに補わせることができるので、支持体３０の剛性を高く維持することができる。また、Ｓｉ基板１の平坦化が容易である。
【００４５】
この第３実施形態では、ＳｉＧｅ層１５´が本発明の「第１半導体層」に対応し、Ｓｉ層１７´が本発明の「第２半導体層」に対応している。
なお、本発明の実施形態では、支持体３０の下層をＳｉ３Ｎ４膜３１に、支持体３０の上層をＳｉＯ２膜３３で構成する場合について説明した。しかしながら、本発明の支持体３０は、その下層がＳｉＯ２膜３３で、その上層がＳｉ３Ｎ４膜３１でも良い。
【００４６】
このような構成であれば、例えば図３（Ａ）〜（Ｃ）において、ＳｉＧｅ層１１，１５をフッ硝酸でエッチングする際に、支持体３０を構成するＳｉＯ２膜３３の上面をＳｉ３Ｎ４膜３１で保護することができる。従って、支持体３０の薄膜化を防ぐことができ、その剛性をより高く維持することができる。
また、本発明の実施形態では、支持体３０がＳｉ３Ｎ４膜３１とＳｉＯ２膜３３との２層からなる場合について説明したが、本発明の支持体３０は２層に限定されるものではない。Ｓｉ３Ｎ４膜３１とＳｉＯ２膜３３とを含む３層又は、それ以上でも良い。例えば、支持体３０の下層をＳｉ３Ｎ４膜３１とし、中間層をＳｉＯ２膜３３とし、上層をＳｉ３Ｎ４膜３１としても良い。或いは、支持体３０の下層をＳｉＯ２膜３３とし、中間層をＳｉ３Ｎ４膜３１とし、上層をＳｉＯ２膜３３としても良い。
【００４７】
このような構成でも、ＳｉＯ２膜３３とＳｉ３Ｎ４膜３１のそれぞれの欠点を互いに補わせることができるので、支持体３０の剛性を高く維持することができ、Ｓｉ基板１の平坦化が容易である。
さらに、本発明の実施形態では、始めに、Ｓｉ基板１上の全面にＳｉＧｅ層１１と、Ｓｉ層１３と、ＳｉＧｅ層１５と、Ｓｉ層１７とを順次エピタキシャル成長させる場合について説明した。しかしながら、これらの層は、Ｓｉ基板１上の全面ではなく、素子形成領域にのみ形成し、素子分離領域には形成しないようにしても良い。例えば、素子分離領域のＳｉ基板１表面をＳｉＯ２膜で覆った状態で、ＳｉＧｅ層とＳｉ層とを交互に選択エピタキシャル成長法により形成しても良い。
【００４８】
このような構成であっても、Ｓｉ層１７が覆われるようにしてＳｉ基板１上に支持体３０を形成することができ、この支持体３０にＳｉＧｅ層１１，１５等の側面を露出させる開口面を形成することができる。従って、素子形成領域に空洞部４１，４５（図４（Ａ）参照。）を形成することが可能である。
また、本発明の実施形態では、「半導体基材」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基材」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板１および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図６】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図７】第３実施形態に係る半導体装置の製造方法を示す図（その１）。
【符号の説明】
【００５０】
１  Ｓｉ基板、１１  （第１の）ＳｉＧｅ層、１３  （第１の）Ｓｉ層、１５  （第２の）ＳｉＧｅ層、１５´  ＳｉＧｅ層、１７  （第２の）Ｓｉ層、１７´  Ｓｉ層、２１  熱酸化膜（ＳｉＯ２）、３０  支持体、３１  Ｓｉ３Ｎ４膜、３３  ＳｉＯ２膜、４１，４５  空洞部、５１，５５  埋め込み酸化膜（ＳｉＯ２）、６０  隙間、ｈ  （支持体用の）穴
【図１】
0004649282.tif 000002
【図２】
0004649282.tif 000003
【図３】
0004649282.tif 000004
【図４】
0004649282.tif 000005
【図５】
0004649282.tif 000006
【図６】
0004649282.tif 000007
【図７】
0004649282.tif 000008