(57)【特許請求の範囲】
【請求項１】
制御部から送られてくる画像データを２ライン分保持する第１の保持部と、
前記２ライン分保持した画像データに対して、パターンマッチングを行う第１のパターンマッチング部と、
前記第１のパターンマッチング結果に基づいて、前記２ライン分の画像データを６ライン分の画像データに変換して保持する第２の保持部と、
前記第２保持部のうち、前記６ラインの画像データの偶数ラインが転送される偶数画像処理部と、
前記第２保持部のうち、前記６ラインの画像データの奇数ラインが転送される奇数画像処理部と、
複数個の発光素子が一方向に配列され、前記偶数画像処理部及び前記奇数画像処理部からのデータが転送される書込手段と、
前記制御部から送られてくる１ライン毎の画像データに基づいてパターンマッチングを行う第２のパターンマッチング部と、
前記第２のパターンマッチング結果に基づいて、前記書込手段の光量補正データを記憶する第３の記憶部と、
を備え、
前記書込手段は、前記第３の記憶部に記憶された光量補正データによって補正された光量で、前記偶数画像処理部及び前記奇数画像処理部から転送されたデータの書き込みを行うこと
を特徴とする画像書込装置。
【請求項２】
前記偶数画像処理部及び前記奇数画像処理部から前記書込手段への前記画像データの転送速度を２倍にすること
を特徴とする請求項１に記載の画像書込装置。
【請求項３】
前記書込手段は前記画像データを１．５倍に密度変換すること
を特徴とする請求項１に記載の画像書込装置。
【請求項４】
前記第１のパターンマッチング部は、前記画像データに対して２×２マトリクスの画像データに基づいて６×３のマトリクスになるようにデータマッチングすること
を特徴とする請求項３に記載の画像書込装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の画像書込装置を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像書込装置及び画像形成装置に関し、詳細には、複数の２値の発光素子アレイユニットを、非整数倍の画像密度で駆動する画像書込装置及び当該画像書込装置を用いた画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を利用した複写機、プリンタ及びファクシミリ装置等の画像形成装置においては、一様に帯電された感光体上に、光書込部で画像データにより変調された書込光を照射して、感光体上に静電潜像を形成し、この静電潜像の形成された感光体に現像部によりトナー（現像剤）を供給して感光体を現像する。画像形成装置は、この感光体上のトナー像（現像剤像）を転写部で記録紙に転写した後、定着部で記録紙上に転写したトナー画像を加熱・加圧して定着させて画像形成している。
【０００３】
このような画像形成装置の画像書込部としては、光源としてレーザを出射するＬＤ（Laser Diode ）とポリゴンモータにより回転駆動するポリゴンミラーを備えたレーザビーム走査光学系を用いたＬＤ走査方式と、光源としてＬＥＤ（Light Emitting Diode）等の発光素子をアレイ状に配列した発光素子アレイ方式とが一般に用いられている。
【０００４】
発光素子アレイ方式は、ＬＤ走査方式のポリゴンミラーのような可動部がなく、高信頼性であり、また、Ａ０幅等の大判サイズのプリント出力を必要とする広幅機の場合には、主走査方向に光ビームを走査させるための光学的空間が不要であり、ＬＥＤアレイとセルフォックレンズ等の光学素子を一体化した発光素子アレイユニットであるＬＥＤヘッド（ＬＰＨ：LED Print Head）を配置することで対応することができ、装置全体を小型化することができるので、ＬＤ走査方式から置き換わってきている。
【０００５】
一方、発光素子アレイ方式は、発光素子アレイユニットとして、画像書込幅以上の長尺の発光素子アレイユニットを用いる必要があるが、Ａ０幅等の大判サイズのプリント出力を必要とする幅広機では、発光素子アレイユニットが長尺になるのに応じて、使用するＬＥＤ素子ドライバＩＣが増えて生産の歩留まりが低下し、また、発光素子アレイユニットが長くなり、書込ビーム配列の精度を維持するために、高精度の部品を用いる必要があり、部品単価も小型のプリンタや複写機の発光素子アレイユニットに比較して、非常に高価なものとなってしまう。また、この長尺の発光素子アレイユニットのうちの１ドットでも故障すると、発光素子アレイユニット毎交換しなければならず、この観点からも高価なものとなる。
【０００６】
このような発光素子アレイ方式のＡ０幅等の広幅の画像形成装置においては、従来、画素密度変換をソフトウェア処理により行っている。例えば、４００ｄｐｉの画像データを６００ｄｐｉに１．５倍に密度変換を行って出力する場合、ソフトウェア処理によって、主／副の１．５倍密の変倍処理を行っている。
【０００７】
したがって、広幅の画像形成装置においては、取り扱う画像データのデータ量が膨大であるため、このような膨大な量の画像データをソフトウェア処理で変倍処理を行うと、変倍処理に非常に時間を要することとなり、処理速度の改善が求められている。
【０００８】
この状態を改善するには、従来、ソフトウェア処理で行っている変倍処理をハードウェア処理によって行うことで、リアルタイムに近い処理時間で、処理行うことができ、高速出力を可能とすることができる。
【０００９】
このようにハードウェア処理で変倍処理を行う場合、ＬＥＤヘッド（ＬＰＨ）が多値仕様の場合には、ＩＰＵ（Image Processing Unit ）からＬＥＤヘッドに送られてくる２値の画像データを、既存の種々の変倍アルゴリズムを用いて容易に多値の画像データに変倍変換することができる。例えば、画素密度を１．５倍に密度変換する場合、ＩＰＵからの４００ｄｐｉの２値画像データを６００ｄｐｉの多値の画像データにハードウェア処理で変倍処理することで、画質を向上させつつ適切に密度変換することができる。
【００１０】
例えば、従来、第１の画素密度の複数のラインデータからなる画像データを、第１の画素密度に対して比率がＮ／Ｍ（Ｎ、Ｍは整数、Ｎ／Ｍ＞１）の第２の画素密度に変換するに際して、第１の画素密度のラインデータをそれぞれ１ラインずつＭ個のラインメモリに記憶し、当該Ｍ個のラインデータを、第１の変換手段で、副走査方向のデータの画素密度変換としてＮ個のラインデータに変換し、このＮ個のラインデータをメモリに順次に記憶して、このメモリのラインデータを、第２の変換手段で、主走査方向のデータの画素密度変換としてＮ／Ｍの比率の第２の画素密度に変換し、この第２の変換手段により変換されたラインデータをメモリに記憶して、第１の変換手段で、少なくとも一組の任意の隣り合うラインデータを論理積して密度変換し、第２の変換手段で、少なくとも一組の画素間で論理積して密度変換し、連続的に出力装置に出力する画素密度変換装置が提案されている（特許文献１参照）。
【００１１】
【特許文献１】特開平１１−２０５５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術にあっては、ＬＥＤヘッド（以下、必要に応じて、ＬＰＨという。）が多値仕様の場合には、適切に対応することができるが、ＬＰＨが２値仕様の場合には、画質を保ちつつ密度変換を行うことが困難であり、改良が要望されている。
【００１３】
すなわち、ＬＰＨが２値仕様の場合には、例えば、画素密度を１．５倍に密度変換するとき、４００ｄｐｉの２値画像データを６００ｄｐｉの２値の画像データにハードウェア処理で変倍処理する必要があるが、２値のＬＥＤヘッドの場合、中間値のデータを印字出力することができないため、１ドット以下の縦線、横線に関しては、ソフトウェアで画像処理を行うことが難しく、ハードウェアで主／副の１．５倍密の変倍処理を行って、画質を保ちつつ密度変換を行うことが困難である。
【００１４】
そこで、本発明は、ＬＰＨが２値仕様の場合にも、ハードウェア処理で、高速にかつ画質を維持しつつ密度変換する画像書込装置及び画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
前記目的を達成するため、第１の手段は、制御部から送られてくる画像データを２ライン分保持する第１の保持部と、前記２ライン分保持した画像データに対して、パターンマッチングを行う第１のパターンマッチング部と、前記第１のパターンマッチング結果に基づいて、前記２ライン分の画像データを６ライン分の画像データに変換して保持する第２の保持部と、前記第２保持部のうち、前記６ラインの画像データの偶数ラインが転送される偶数画像処理部と、前記第２保持部のうち、前記６ラインの画像データの奇数ラインが転送される奇数画像処理部と、複数個の発光素子が一方向に配列され、前記偶数画像処理部及び前記奇数画像処理部からのデータが転送される書込手段と、前記制御部から送られてくる１ライン毎の画像データに基づいてパターンマッチングを行う第２のパターンマッチング部と、前記第２のパターンマッチング結果に基づいて、前記書込手段の光量補正データを記憶する第３の記憶部と、を備え、前記書込手段は、前記第３の記憶部に記憶された光量補正データによって補正された光量で、前記偶数画像処理部及び前記奇数画像処理部から転送されたデータの書き込みを行うことを特徴とする。
第２の手段は、第１の手段に係る画像書込装置を備えた画像形成装置を特徴とする。
【発明の効果】
【００２２】
本発明によれば、ハードウェア処理で、高速にかつ画質を維持しつつ密度変換することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【実施例１】
【００２５】
図１〜図２０は、本発明の画像書込装置の一実施例を示す図であり、図１は、本発明の画像書込装置の一実施例を適用したデジタル複写装置１の正面概略構成図である。
【００２６】
図１において、デジタル複写装置１は、本体筐体２内に、給紙部３、搬送部４、画像形成部５、定着部６、排紙部７及び画像読取部８等が収納されており、さらに、手差しトレイ１０、原稿台１１、分離チャージャ１２、搬送タンク１３及び排紙トレイ１４等が設けられているとともに、操作部１５（図２参照）等が設けられている。
【００２７】
給紙部３には、複数の転写紙２１がそれぞれ給紙台２２上にセットされ、搬送部４は、レジストローラ２３等を備えて、給紙部３の適宜の転写紙２１をレジストローラ２３でタイミング調整した後、画像形成部５に搬送する。また、搬送部４は、手差しトレイ１０上にセットされた転写紙２１についても、レジストローラ２３でタイミング調整した後、画像形成部５に搬送する。
【００２８】
画像形成部５は、図示しないモータにより図１の反時計方向に回転駆動される感光体２４を中心として、帯電部２５、光書込部（光書込装置）２６、現像部２７、転写部２８、クリーニング部２９等を備えており、帯電部２５は、例えば、グリッド付きのスコロトロンチャージャが用いられていて、感光体２４を、例えば、−２５００Ｖに一様に帯電させる。画像形成部５は、帯電部２５により一様に帯電された感光体２４に、画像読取部８で読み取った原稿の画像データや外部から受け取った画像データに基づいて点灯制御される光を光書込部２６が照射することで、光の照射された部分の感光体２４の表面の電荷を光導電現象でアースに流して消滅させて静電潜像を形成して、静電潜像の形成された感光体２４に現像部２７がトナー（現像剤）を付着させてトナー画像（現像剤像）を形成する。すなわち、現像部２７内のトナーは、撹拌によって負に帯電されており、バイアスは、−７００Ｖに印加されていて、感光体２４の光の照射部分にだけトナーが付着する。画像形成部５は、感光体２４上に形成したトナー画像を、給紙部３から搬送されてきた転写紙２１に転写部２８で転写し、転写の完了した転写紙２１を分離チャージャ１２により分離して、搬送タンク１３で定着部６に搬送する。また、画像形成部５は、転写の完了した感光体２４上の残留トナーをクリーニング部２９でクリーニングし、清浄にクリーニングされた感光体２４を図示しない除電部で除電した後、帯電部２５で一様に帯電させて、再度画像形成に供する。
【００２９】
そして、この光書込部２６は、図２及び図３に示すように、例えば、感光体２４がＡ０幅の書込幅を有しているときには、Ａ３幅の３つのＬＰＨ（ＬＥＤヘッド：LED Print Head、発光素子アレイユニット）２６ａ、２６ｂ、２６ｃとＬＥＤ書込制御回路５１及び図示しないＳＡＬ（セルフォックレンズアレイ）等の結像手段等を有し、ＬＰＨ２６ａ〜２６ｃは、感光体２４の軸方向（主走査方向）にアレイ状に配設されているとともに、感光体２４の回転方向（副走査方向）に位置ずれして千鳥状に配設されている。
【００３０】
そして、各ＬＰＨ２６ａ〜２６ｃは、図示しないが、所定数、例えば、４０個のＬＥＤアレイ（発光素子アレイ）が列状に等間隔で配列されており、各ＬＥＤアレイは、例えば、それぞれ１９２個のＬＥＤ素子（発光素子）が列状に配列されて、総数で、７６８０（１９２×４０＝７６８０）個のＬＥＤ素子が配列されている。各ＬＥＤ素子には、各ＬＥＤアレイ毎にドライバが接続されており、各ドライバには、ＬＥＤ書込制御回路５１が接続されている。ＬＰＨ２６ａ〜２６ｃは、原稿の画像濃度の淡い部分ではＬＥＤ素子が発光せず、原稿の画像濃度の濃い部分ではＬＥＤ素子が発光して、感光体２４上の光照射部に、原稿画像の濃淡に対応した静電潜像を形成する。
【００３１】
そして、ＬＰＨ２６ａ〜２６ｃは、具体的には、図３に示すように、以下のような構成となっている。
（１）両側に１２０ｄｏｔ分の余白（シフト等のための余裕）部分が形成されており、５ｍｍのシフトが可能で、制御では±２ｍｍである。
（２）ヘッド間の繋ぎ目部は、ＬＰＨ２６ａ、２６ｃが５２４ｄｏｔ、ＬＰＨ２６ｂが６８ｄｏｔ分重複し、それぞれの画像有効領域が制御されることで、画像が重ならないようになっている。
（３）ＬＰＨ２６ｂの画像データ位置は、固定であり、ＬＰＨ２６ａ、２６ｃの画像が（有効領域幅固定のまま）シフトされることで、ヘッド間の位置補正が可能となっている。
（４）ＬＰＨ２６ａ、２６ｃの画像のシフトが、図４〜図６及び図２０に示す第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１のＡ群ＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）とＢ群ＳＲＡＭ（ＳＲＡＭ  Ｂ−１〜ＳＲＡＭ  Ｂ−３）の書込アドレスを指定することで可能となっている。
（５）ＬＰＨ間の距離を極力短く（画像遅延メモリを減らす）するため、ＬＰＨ２６ａ、２６ｃに対して、ＬＰＨ２６ｂが、１８０度反対の向きに実装されている。
（６）プログラマブルロジック１００からの画像転送は、図３の左から右であるが、上記（５）の取り付け状態となっているため、ＬＰＨ２６ａ、２６ｃは、図３の右から左への画像転送であり、ＬＰＨ２６ｂは、図３の左から右である。
【００３２】
ＬＥＤ書込制御回路５１は、各ＬＰＨ２６ａ〜２６ｃの各ドライバにその時間だけそのＬＥＤ素子を点灯させるストローブ信号ＳＴＢ、データ転送用のクロックＣＬＫ、データ転送を開始するためのリセット信号ＲＥＳＥＴ、データをセレクトする信号、光量補正と通常画像のデータを切り換えるロード信号ＬＯＡＤ等を出力する。
【００３３】
ＬＥＤ書込制御回路５１は、画像データを、各ＬＰＨ２６ａ〜２６ｃの各ドライバに転送し、各ドライバは、それぞれ内部で転送されてくる画像データをラッチして、各ＬＥＤ素子の点灯・消灯を行う。
【００３４】
再び、図１において、定着部６は、所定の定着温度に加熱される加熱ローラと加熱ローラに圧接されている加圧ローラ等を備え、画像形成部５から搬送されてくるトナー画像の形成されている転写紙２１を搬送しつつ加熱・加圧して、トナー画像を転写紙２１に定着させて、定着の完了した転写紙２１を排紙部７に排出する。
【００３５】
排紙部７は、排紙ローラ７ａ、７ｂを備え、これらの排紙ローラ７ａ、７ｂで、定着の完了した転写紙２１を排紙トレイ１４上に排出する。
【００３６】
上記画像読取部８は、ローラ３１、密着センサ３２、密着センサ３２と対向する位置に配設されている白色ローラ３３及びローラ３４等を備え、原稿台１１上にセットされた原稿を挿入口からローラ３１により密着センサ３２と白色ローラ３３の間に搬送する。画像読取部８は、ローラ３１により密着センサ３２と白色ローラ３３との間に搬送されてきた原稿を白色ローラ３３、ローラ３１及びローラ３４で搬送しつつ密着センサ３２で原稿を主走査及び副走査して、原稿の画像を読み取る。すなわち、密着センサ３２は、その光源（例えば、ＬＥＤ）から原稿に読取光を照射し、原稿で反射された画像情報を含む反射光を光電変換してアナログの画像信号を出力する。画像読取部８は、読み取りの完了した原稿をローラ３４により原稿排紙トレイ１６上に排出する。なお、白色ローラ３３は、照明ムラや密着センサ３２の画素毎の感度ムラに等に起因するバラツキを補正するシェーディング補正に利用され、デジタル複写装置１は、この白色ローラ３３を読み取ったときの密着センサ３２の出力するデータをシェーディングデータ（白基準データ）として用いてシェーディング補正する。
【００３７】
そして、デジタル複写装置１は、図２に示すように回路ブロック構成されており、上記画像読取部８、画像形成部５、操作部１５等を備えているとともに、画像処理部４０等を備えている。
【００３８】
画像読取部８は、上記密着センサ３２を備えているとともに、画像増幅回路８１、Ａ／Ｄ変換回路８２、シェーディング補正回路８３、画像処理回路８４、同期制御回路８５、読取制御回路８６及びスキャナ駆動回路８７等を有しており、上記密着センサ３２の読み取った原稿のアナログ画像信号が画像増幅回路８１に入力される。画像増幅回路８１は、密着センサ３２から入力されるアナログ画像信号を増幅してＡ／Ｄ変換回路８２に出力し、Ａ／Ｄ変換回路８３は、画像増幅回路８１で増幅されたアナログ画像信号を画素毎の多値デジタル画像データに変換して、シェーディング補正回路８３に出力する。シェーディング補正回路８３は、同期制御回路８５から入力されるクロックに同期してＡ／Ｄ変換回路８２の変換した多値デジタル画像データを取り込んで、光量ムラ、コンタクトガラスの汚れ、密着センサ３２の感度ムラ等によるひずみを補正して、画像処理回路８４に出力し、画像処理回路８４は、シェーディング補正回路８３でシェーディング補正された多値デジタル画像データをデジタル画像データ（デジタル記録画像データ）に変換して、画像処理部４０の画像メモリ部４１に出力する。
【００３９】
画像処理部４０は、画像メモリ部４１、システム制御部４２及び駆動制御回路４３等を備えており、また、画像形成部５は、上記ＬＰＨ２６ａ〜２６ｃとＬＥＤ書込制御回路５１を備えているとともに、プリンタ駆動回路５２を備えている。
【００４０】
画像処理部４０の画像メモリ部４１には、上記画像読取部８の画像処理回路８４からのデジタル画像データが書き込まれ、画像メモリ部４１に書き込まれた画像データは、同期信号クロックにより画像形成部５のＬＥＤ書込制御回路５１に転送される。
【００４１】
システム制御部４２は、デジタル複写装置１の全体の制御を行って、読取制御回路８６、画像メモリ部４１、ＬＥＤ書込制御回路５１での画像データの転送制御を行い、また、駆動制御回路４３を介してスキャナ駆動回路８７とプリンタ駆動回路５２を制御してモータ等を駆動させて、原稿の搬送や転写紙２１の搬送を円滑に制御する。
【００４２】
画像形成部５は、上記画像メモリ部４１からデジタル画像データが同期信号クロックによりＬＥＤ書込制御回路５１に転送され、ＬＥＤ書込制御回路５１は、この転送されてきたデジタル画像データを１画素単位にビット変換して各ＬＰＨ２６ａ〜２６ｃのＬＥＤ素子に出力して、各ＬＥＤ素子の発光制御を行う。
【００４３】
そして、この画像メモリ部４１からＬＥＤ書込制御回路５１へのデジタル画像データの流れとしては、画像メモリ部４１からイーブン（Ｅ）：１ｂｉｔ、オッド（Ｏ）：１ｂｉｔの画像データが２ラインパラレルの２５ＭＨｚでＬＥＤ書込制御回路５１に送られてくる。このＬＥＤ書込制御回路５１に２ラインで送られてきたデジタル画像データは、ＬＥＤ書込制御回路５１内で一旦、１ラインに合成された後、各々のＬＰＨ２６ａ〜２６ｃの仕様に合わせたフォーマットに変換されて、最終的に、各ＬＰＨ２６ａ〜２６ｃに転送される。
【００４４】
操作部１５は、デジタル複写装置１に動作をさせるための各種操作を行う操作パネル６１と操作制御回路６２を備えており、操作制御回路６２は、操作パネル６１の操作内容を画像処理部４０のシステム制御部４２に渡し、また、システム制御部４２からの情報を操作パネル６１の表示部に表示出力する。
【００４５】
以下、ＬＥＤ書込制御回路５１について説明する。ＬＥＤ書込制御回路５１は、具体的には、通常出力モード時を図４に、密度変換モードである細線化モード時と副走査方向２倍密度書込モード（副走査倍密モード）時を、それぞれ図５及び図６に、示すように、回路構成されており、大きく分けて、書込制御ＩＣとしてのＡＳＩＣ（Application Specific Integrated Circuit）である第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１及びプログラマブルロジック１００等を備えており、プログラマブルロジック１００は、ＬＶＤＳ（Low Voltage Differential Signaling）レシーバ１０１、パターン処理・光量補正値生成部（図５参照）１０２、密度変換部１０３、制御信号生成部１０４、レジスタ１０５、入力データ速度変換＆転送部１０６、光量制御部１０７、出力データ速度変換部１０８、セレクタ１０９及びＬＰＨ制御信号生成部１１０等を備えている。
【００４６】
ＬＥＤ書込制御回路５１は、画像メモリ部４１からイーブン（Ｅ）：１ｂｉｔ、オッド（Ｏ）：１ｂｉｔの画像データが、２ラインパラレルでＬＥＤ書込制御回路５１に送られてくる。また、ＬＥＤ書込制御回路５１には、タイミング信号が、画像メモリ部４１から図示しない低電圧作動信号素子ＬＶＤＳドライバーを使用してパラレルからシリアルに変換されて、プログラマブルロジック１００に通常書込モード、副走査倍密モードによって転送時間の異なったクロックで送られてくる。プログラマブルロジック１００は、ＬＶＤＳレシーバ１０１を用いて、シリアル信号をパラレル信号に変換し、PKDE_IPU、PKDO_IPU、CLK_IPU、LSYNC_IPU、XLGATE_IPU、FGATE_IPU、LV1SEL_IPUを取得する。
【００４７】
ＬＥＤ書込制御回路５１は、ＬＶＤＳレシーバ１０１で受けたデータ・制御信号を、動作モードが通常モードであると、副走査方向倍密処理も行うことなく、図４にそのデータ及び制御信号の流れを矢印で示すように、PKDE_IPU、PKDO_IPU、CLK_IPU、LSYNC_IPU、XLGATE_IPU、FGATE_IPU、LV1SEL_IPUの各信号をなにも処理することなく、密度変換部１０３及び入力データ速度変換＆転送部１０６を経て、第１ＶＤＩＰ９０にそのまま入力信号・データとして入力する。
【００４８】
一方、ＬＥＤ書込制御回路５１は、レジスタ１０５の設定値（レジスタ値）Ｔ＿ＳＥＬで細線化モードが選択された場合には、図５にそのデータ及び制御信号の流れを矢印で示すように、システム制御部（ＩＰＵ）４２から受け取ったデータに対して、パターン処理・光量補正値生成部１０２で各１ライン毎に、図７に示す細線化パターンに従ってパターン処理を行って、レジスタ値SENTAN1［５：０］〜SENTAN4［５：０］、KOUTAN1［５：０］〜KOUTAN4［５：０］、DUTY1［５：０］〜DUTY4［５：０］、KORITSU1［５：０］〜KORITSU4［５：０］に基づいて、図８に示すように、光量補正データ値を更新して、順次、光量制御部１０７のＳＲＡＭ１０７ａに更新値を格納する。
【００４９】
そして、システム制御部４２からのＶ＿ＳＥＬによって副走査方向２倍の密度で書込みを行うモードに設定されると、図６にそのデータ及び制御信号の流れを矢印で示すように、ＬＥＤ書込制御回路５１のプログラマブルロジック１００は、その制御信号生成部１０４の密変換用制御信号生成部１０４ａがLSYNC_IPUを間引いたLSYNC_OUTを生成し、このLSYNC_OUTを画像処理部４０へ転送する。したがって、図９に通常モード出力時と比較して１．５倍密度モード時のＶＤＩＰ入力制御信号・データ変換図を示すように、LSYNC_OUTのタイミング生成を行ったLSYNC_IPUによって画像データが２ライン分ずつ送信されてくる。プログラマブルロジック１００は、この２ライン分ずつ送信されてくる画像データをパターン処理・光量補正値生成部１０２を介して密度変換部１０３で受ける。
【００５０】
そして、密度変換部１０３は、図１０に示すように、セレクタ１２１、２つのラインメモリ１２２ａ、１２２ｂからなるメモリＡ群１２２、パターン処理部１２３、６つのラインメモリ１２４ａ〜１２４ｆからなるメモリＢ群１２４及びセレクタ１２５等を備えている。密度変換部１０３は、上記パターン処理・光量補正値生成部１０２からの２ライン分の画像データを、図９及び図１０に示すように、２ライン分ずつメモリＡ群１２２のラインメモリ１２２ａ、１２２ｂに溜めて、パターン処理部１２３で変換を行い、６ライン分のデータに変換を行って、メモリＢ群１２４のラインメモリ１２４ａ〜１２４ｆに展開する。密度変換部１０３は、メモリＢ群１２４の画像データの奇数行を、入力データ速度変換＆転送部１０６のＶＤＩＰ１用処理部１０６ａへ、偶数行を、ＶＤＩＰ２用処理部１０６ｂへとセレクタ１２５によって切り換えて転送する。
【００５１】
入力データ速度変換＆転送部１０６は、密度変換部１０３からの各データを、図１１及び図１２に示すように、変倍処理を行う前のタイミングに速度変換して、VDIP1_PKDE_N、VDIP1_PKDO_N、VDIP2_PKDE_N、VDIP2_PKDO_Nとして、それぞれの第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１へ出力する。また、この変倍処理時に、パターン処理部１２３で行われる変換に適応される変倍のパターンは、図１３〜図１５に示す変倍処理適応パターン１〜変倍処理適用パターン３のなかから、レジスタ値TYPEによって選択されて、それぞれ適応される。
【００５２】
そして、ＬＥＤ書込制御回路５１は、制御信号生成部１０４の密度変換用信号生成部１０４ａにおいて、図９に示したように各種制御信号を変換して、CLK_FCI、LSYNC_FCI、LGATE_FCI、FGATE_FCI、LV1SEL_FCIとし、その後、ＶＤＩＰ用制御信号生成部１０４ｂで、図１６のＶＤＩＰ入力信号・データ速度変換図に示すように、変倍処理を行う前のタイミングに直して、図６に矢印で示すように、それぞれVDIP1_CLK_N、VDIP1_LSYNC_N、VDIP1_XLGATE_N、VDIP1_FGATE_N、VDIP1_LV1SEL_N、VDIP2_CLK_N、VDIP2_LSYNC_N、VDIP2_XLGATE_N、VDIP2_FGATE_N、VDIP2_LV1SEL_Nとして、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１へ出力する。
【００５３】
ＬＥＤ書込制御回路５１は、その後、各ラインデータを、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１で処理して、各第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１の出力としてプログラマブルロジック１００に出力する。
【００５４】
そして、ＬＥＤ書込制御回路５１は、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１から出力されたラインデータを、プログラマブルロジック１００で受けた後、データ・制御信号をＬＰＨ２６ａ〜２６ｃに転送する。
【００５５】
すなわち、ＬＥＤ書込制御回路５１は、通常モードにおいては、図４に示したように、第１ＶＤＩＰ（ＶＤＩＰ１）９０から出力されたＬＰＨ２６ａ〜２６ｃの制御信号・データを出力データ速度変換部１０８及びＬＰＨ制御信号生成部１１０ではなにも処理を行わず、そのまま各ＬＰＨ２６ａ〜２６ｃに転送する。
【００５６】
次に、ＬＥＤ書込制御回路５１は、細線化モードにおいては、図５及び図１１、図１２に示したように、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）から出力データを出力データ速度変換部１０８でデータ変換して、第１ＶＤＩＰ（ＶＤＩＰ１）用ＳＲＡＭ１０８ａ及び第２ＶＤＩＰ（ＶＤＩＰ２）用ＳＲＡＭ１０８ｂに溜め込み、ＬＰＨ制御信号生成部１１０で各種制御信号を変更して、その制御信号にあわせて、上記各ラインの先頭で更新した光量補正値でＬＰＨ２６ａ〜２６ｃを光量補正した後、ＬＰＨ２６ａ〜２６ｃにデータを送信する。このとき、ＬＰＨ制御信号生成部１１０では、レジスタ値ＬＳＹＮＣ＿ｉｔｖｌ［３９：０］によって１ラインの間隔が決定される。
【００５７】
そして、ＬＥＤ書込制御回路５１は、副走査倍密モードにおいては、図１７に示すように、第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１からＬＰＨ２６ａ〜２６ｃの制御信号が出力され、データに関しては、偶数ラインは、第１ＶＤＩＰ（ＶＤＩＰ１）９０から出力され、また、奇数ラインは、第２ＶＤＩＰ（ＶＤＩＰ２）９１から出力される。
【００５８】
出力データ速度変換部１０８は、図１７に示すように、第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１からの出力データを速度変換を行いながら、内部のラインメモリに貯めて、その後出力するという動作を繰り返し行い、この出力データ速度変換部１０８の出力をセレクタ１０９で切り換えて、ＬＰＨ２６ａ〜２６ｃへ転送する。また、ＬＰＨ制御信号生成部１１０では、図１７に示すように、ＯＤＤ＿ＤＲＶ、ＥＶＥＮ＿ＤＲＶ、ＬＯＡＤ、ＳＴＲＢ、ＣＬＫ、ＨＳＹＭＣを、それぞれ倍の速度に対応するように変換し、ＬＰＨ２６ａ〜２６ｃに転送する。
【００５９】
ＬＥＤ書込制御回路５１は、レジスタ値Y_SELによって副走査方向の線幅を補正する細線化モードが選択された場合には、図１８及び図１９に示すように、レジスタ値ＳＴＢＳＴＡＲＴ［１２：０］、ＳＴＢＮｏ［３：０］、ＳＴＢ１〜７ｂｔｗ［９：０］の値に基づいて、任意の回数ＬＥＤの点灯制御を行うことができるように、各制御信号を変更して、ＬＰＨ２６ａ〜２６ｃにデータ・制御信号を転送する。
【００６０】
そして、上記第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、図２０にその画像データの置換と流れを示すように回路ブロック構成されており、小振幅の差動信号（クロック）を利用した高速伝送回路である。なお、図２０において、ＬＰＨ２６ａ〜ＬＰＨ２６ｃを、図のスペースの関係上、ＬＰＨ１〜ＬＰＨ３と表示している。第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１には、プログラマブルロジック１００からＯＤＤ：１ｂｉｔ、ＥＶＥＮ：１ｂｉｔの画像データが同時に１６．６６ＭＨＺの転送速度で送られてくる。第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、ＬＶＤＳ転送されてきたデータを、ダブルコピー機能・密度変換用ＳＲＡＭ  ＤまたはＳＲＡＭ  Ｅに書き込み、レジスタ設定によりダブルコピー機能や密度変換を行って、６００ｄｐｉのデータを読み出す。第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、転送されてきたデータが６００ｄｐｉのデータであると、そのまま出力し、ＳＲＡＭ  ＤまたはＳＲＡＭ  Ｅの書き込み・読み出しにより、転送周波数を、書き込みでは、プログラマブルロジック１００からのクロックＣＬＫＡ：１６．６６ＭＨｚで行い、読み出しでは、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１のＶＤＢ機能の内部クロックＣＬＫ１６：１６．６５ＭＨｚを使用して周波数変換する。
【００６１】
次に、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、転送されてきた画像データを、３本のＬＰＨ２６ａ〜２６ｃに対応する画像データＲＡＭ部の３個のＡ郡ＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）に、１ライン分のデータをＣＬＫ１６：１６．６５ＭＨＺ  １／２周期の転送速度で順に分割書き込みする。このとき、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、主走査方向の書込範囲の制御（ドット補正）、ＬＰＨ２６ａ〜２６ｃ間の位置補正を行い、クロック周波数１／２  ８．３２５ＭＨｚで、４ドットを１アドレスに指定しながら書き込みを行う。なお、ＳＲＡＭへの書込アドレスは、ＬＰＨ２６ａ〜２６ｃの取り付けが、ＬＰＨ２６ａ、ＬＰＨ２６ｃが、転送方向左に対して逆であるため、書込アドレスもダウンカウントで転送される。
【００６２】
次に、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、Ａ郡の３個のＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）に書き込んだ１ライン分の画像データを、８．３２５ＭＨｚ（ＶＤＮ内部クロック１６．６５ＭＨｚの１／２）の速度で、Ａ群の３個のＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）から同時に読み出す。このとき、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、その読出アドレスを、「０」から始めて「１９１９」までカウントし、ＬＰＨ２６ａ〜２６ｃの１本分の１９２０＊４＝７６８０ｄｏｔを転送する。
【００６３】
そして、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、Ａ群ＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）から読み出した各ＬＰＨ２６ａ〜２６ｃの画像データを、４アドレス分１６ドットの画像データのうち、まず、ＯＤＤデータ分を取り出し、８ビット（ドット）を１ブロックとし、ＬＰＨ２６ａのデータは、ＡＳＩＣである第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１の内部の次のブロックへ、ＬＰＨ２６ｂのデータは、フィールドメモリ（ＦＭ１）へ、ＬＰＨ２６ｃのデータは、フィールドメモリ（ＦＭ３）へ、転送速度１／４  ２．０８１ＭＨｚで転送する。
【００６４】
ここで、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、Ａ群ＳＲＡＭ（ＳＲＡＭ  Ａ−１〜ＳＲＡＭ  Ａ−３）からの読出データとしては、ＯＤＤデータ全てが終了すると、今度は、ＥＶＥＮデータを行うので、２回アドレスカウントすることになる。なお、ＬＰＨ２６ａとＬＰＨ２６ｃは、上述のように、取付が逆であり、転送方向も右から左であるので、ＥＶＥＮデータから転送する。そして、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、８ドット単位でデータフォ−マットし、ＬＰＨ２６ａのデータを、次の内部ブロックへ転送するが、ＬＰＨ２６ｂ、２６ｃのデータについては、フィールドメモリで副走査ライン遅延させる。
【００６５】
ＬＥＤ書込制御回路５１は、ＬＰＨ２６ｂが、ＬＰＨ２６ａと１７．５ｍｍ（４１３ライン）副走査方向にずれているため、２個のフィールドメモリ（ＦＭ２−１、ＦＭ２−２）をカスケ−ド接続して、副走査の制御を行い、ＬＰＨ２６ｃが、ＬＰＨ２６ａと０．４ｍｍ（９ライン）副走査方向にずれているので、１個のフィールドメモリ（ＦＭ３）で制御する。
【００６６】
フィールドメモリＦＭ２−２、ＦＭ３から転送クロック２．０８１ＭＨｚで読み出された画像データは、再び、ＡＳＩＣである第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１内に入力される。
【００６７】
第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、フィールドメモリＦＭ２−２、ＦＭ３から読み出された８ドット単位のデータを、４ｄｏｔ毎に変換し、転送速度４．１６２５ＭＨｚでプログラマブルロジック１００に転送する。
【００６８】
第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１は、上述のようにして１ラインのデータ転送動作を行い、２ライン目の画像データについては、入力でＳＲＡＭ  Ｅに入り、主走査ＳＲＡＭでは、Ｂ群のＳＲＡＭ（ＳＲＡＭ  Ｂ−１〜ＳＲＡＭ  Ｂ−３）で書き込み・読み出しを行い、主走査毎にＳＲＡＭを切り換えて（ＳＲＡＭ  ＤとＳＲＡＭ  Ｅ、ＳＲＡＭ  Ａ郡とＢ群）、トグル動作で制御することによりライン間の繋ぎを行う。
【００６９】
次に、本実施例の作用を説明する。本実施例のデジタル複写装置１は、その画像形成部５の光書込部２６の備えているＬＰＨ２６ａ〜２６ｃが２値仕様の場合にも、ハードウェア処理で、高速にかつ画質を維持しつつ非整数倍の密度に密度変換を行う。
【００７０】
すなわち、光書込部２６のＬＥＤ書込制御回路５１は、操作部１５のキー操作で、密度変換モードが副走査方向２倍の密度で書込みを行うモードが選択され、システム制御部４２からのレジスタ値V_SELによって副走査倍密モードに設定されると、図６にそのデータ及び制御信号の流れを矢印で示したように、プログラマブルロジック１００の制御信号生成部１０４の密変換用制御信号生成部１０４ａが、LSYNC_IPUを間引いたLSYNC_OUTを生成し、このLSYNC_OUTを画像処理部４０へ転送する。したがって、図９に示したように、LSYNC_OUTのタイミング生成を行ったLSYNC_IPUによって画像データが２ライン分ずつ送信されてくる。プログラマブルロジック１００は、この２ライン分ずつ送信されてくる画像データをパターン処理・光量補正値生成部１０２を介して密度変換部１０３で受ける。
【００７１】
そして、密度変換部１０３は、上記パターン処理・光量補正値生成部１０２からの２ライン分の画像データを、図９及び図１０に示したように、２ライン分ずつメモリＡ群１２２のラインメモリ１２２ａ、１２２ｂに溜めて、パターン処理部１２３で変換を行い、６ライン分のデータに変換を行って、メモリＢ群１２４の６個のラインメモリ１２４ａ〜１２４ｆに展開する。密度変換部１０３は、メモリＢ群１２４の画像データの奇数行を、入力データ速度変換＆転送部１０６のＶＤＩＰ１用処理部１０６ａへ、偶数行を、ＶＤＩＰ２用処理部１０６ｂへとセレクタ１２５によって切り換えて転送する。
【００７２】
入力データ速度変換＆転送部１０６は、密度変換部１０３からの各データを、図１１及び図１２に示したように、変倍処理を行う前のタイミングに速度変換して、VDIP1_PKDE_N、VDIP1_PKDO_N、VDIP2_PKDE_N、VDIP2_PKDO_Nとして、それぞれの第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１へ出力する。
【００７３】
そして、ＬＥＤ書込制御回路５１は、制御信号生成部１０４の密度変換用信号生成部１０４ａにおいて、図９に示したように各種制御信号を変換して、CLK_FCI、LSYNC_FCI、LGATE_FCI、FGATE_FCI、LV1SEL_FCIとし、その後、ＶＤＩＰ用制御信号生成部１０４ｂで、変倍処理を行う前のタイミングに直して、図６に矢印で示したように、それぞれVDIP1_CLK_N、VDIP1_LSYNC_N、VDIP1_XLGATE_N、VDIP1_FGATE_N、VDIP1_LV1SEL_N、VDIP2_CLK_N、VDIP2_LSYNC_N、VDIP2_XLGATE_N、VDIP2_FGATE_N、VDIP2_LV1SEL_Nとして、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１へ出力する。
【００７４】
ＬＥＤ書込制御回路５１は、その後、各ラインデータを、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１で処理して、各第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１の出力としてプログラマブルロジック１００に出力する。
【００７５】
そして、ＬＥＤ書込制御回路５１は、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）９１から出力されたラインデータを、プログラマブルロジック１００で受けた後、データ・制御信号をＬＰＨ２６ａ〜２６ｃに転送する。
【００７６】
すなわち、ＬＥＤ書込制御回路５１は、この副走査倍密モードにおいては、図１７に示したように、第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１からＬＰＨ２６ａ〜２６ｃの制御信号が出力され、データに関しては、偶数ラインは、第１ＶＤＩＰ（ＶＤＩＰ１）９０から出力され、また、奇数ラインは、第２ＶＤＩＰ（ＶＤＩＰ２）９１から出力される。出力データ速度変換部１０８は、図１７に示したように、第１ＶＤＩＰ（ＶＤＩＰ１）９０、第２ＶＤＩＰ（ＶＤＩＰ２）９１からの出力データを速度変換を行いながら、内部のラインメモリに貯めて、その後出力するという動作を繰り返し行い、この出力データ速度変換部１０８の出力をセレクタ１０９で切り換えて、ＬＰＨ２６ａ〜２６ｃへ転送する。また、ＬＰＨ制御信号生成部１１０では、ODD_DRV、EVEN_DRV、LOAD、STRB、CLK、HSYMCを、それぞれ倍の速度に対応するように変換し、ＬＰＨ２６ａ〜２６ｃに転送する。
【００７７】
また、光書込部２６のＬＥＤ書込制御回路５１は、操作部１５のキー操作で、細線化モードが選択され、レジスタ１０５の設定値（レジスタ値）T_SELで細線化モードが設定された場合には、図５に示したように、システム制御部（ＩＰＵ）４２から受け取ったデータに対して、パターン処理・光量補正値生成部１０２で各１ライン毎に、図７に示した細線化パターンに従ってパターン処理を行って、レジスタ値SENTAN1［５：０］〜SENTAN4［５：０］、KOUTAN1［５：０］〜KOUTAN4［５：０］、DUTY1［５：０］〜DUTY4［５：０］、KORITSU1［５：０］〜KORITSU4［５：０］に基づいて、図８に示したように、光量補正データ値を更新して、順次光量制御部１０７のＳＲＡＭ１０７ａに更新値を格納する。
【００７８】
次に、ＬＥＤ書込制御回路５１は、図５及び図１１、図１２に示したように、第１ＶＤＩＰ（ＶＤＩＰ１）９０及び第２ＶＤＩＰ（ＶＤＩＰ２）から出力データを出力データ速度変換部１０８でデータ変換して、第１ＶＤＩＰ（ＶＤＩＰ１）用ＳＲＡＭ１０８ａ及び第２ＶＤＩＰ（ＶＤＩＰ２）用ＳＲＡＭ１０８ｂに溜め込み、ＬＰＨ制御信号生成部１１０で各種制御信号を変更して、その制御信号にあわせて、上記各ラインの先頭で更新した光量補正値でＬＰＨ２６ａ〜２６ｃを光量補正した後、ＬＰＨ２６ａ〜２６ｃにデータを送信する。
【００７９】
さらに、ＬＥＤ書込制御回路５１は、図１８及び図１９で説明したように、レジスタ値STBSTART［１２：０］、STBNo［３：０］、STB1〜7btw［９：０］の値に基づいて、任意の回数ＬＥＤの点灯制御を行うことができるように、各制御信号を変更して、ＬＰＨ２６ａ〜２６ｃにデータ・制御信号を転送する。
【００８０】
なお、上記説明においては、入力される画像データが４００ｄｐｉ（Ａｄｐｉ）であって、この４００ｄｐｉ×４００ｄｐｉの画像データを、２つのラインメモリ（メモリ）１２２ａ、１２２ｂからなるメモリＡ群１２２を用いて２×２（ｎ×ｎ）マトリックスを形成し、パターン処理部１２３で画像データのパターン認識と副走査方向に延在する縦線を認識するパターン認識処理を行いつつ、６つのラインメモリ（メモリ）１２４ａ〜１２４ｆからなるメモリＢ群１２４で６×６（［ｍｎ｛（２Ｂ＋１）／２｝］×［ｎ｛（２Ｂ＋１）／２｝］）マトリックスに変換して、１．５倍の密度である１２００ｄｐｉ×６００ｄｐｉ（［ｍｎ｛（２Ｂ＋１）／２｝Ａ］ｄｐｉ×［ｎ｛（２Ｂ＋１）／２｝Ａ］ｄｐｉ）に密度変換して、副走査方向を通常の転送速度ｘの２（ｍ）倍の転送速度ｍｘで各ＬＰＨ２６ａ〜２６ｃに転送するとともに、縦線の認識結果に応じてＬＰＨ２６ａ〜２６ｃの各ＬＥＤの光量補正を行っているが、入力画像データの密度、使用するラインメモリの数、形成するマトリックス及び転送速度の倍率は、上記の条件に限るものではない。
【００８１】
このように、本実施例のデジタル複合装置１の光書込部２６は、４００ｄｐｉ（Ａｄｐｉ）の２値の画像データを非整数倍の｛（２Ｂ＋１）／２｝（Ｂは、１より大きい整数）倍、上記実施例では、１．５倍の密度に密度変換して出力する際に、４００ｄｐｉ×４００ｄｐｉの２値の画像データを、２個のラインメモリ１２２ａ、１２２ｂに２ラインずつ蓄積して、この２個のラインメモリ１２２ａ、１２２ｂの画像データに対して２×２マトリックス毎に当該画像データのパターン認識と副走査方向に延在する縦線を認識するパターン認識処理をパターン処理部１２３で行いつつ、６×６マトリックスに変換して、１２００ｄｐｉ×６００ｄｐｉの画像データに変換し、副走査方向を通常の転送速度ｘの２倍の転送速度２ｘで各ＬＰＨ２６ａ〜２６ｃに転送するとともに、縦線の認識結果に応じてＬＰＨ２６ａ〜２６ｃの各ＬＥＤの光量補正を行っている。
【００８２】
したがって、２値のＬＰＨ２６ａ〜２６ｃに対応させて、ハードウェア処理で、画像データを非整数の密度に高速に密度変換を行うことができるとともに、ライン間で行う各ＬＥＤの光量補正によって細線化を行うことができ、線幅を任意に変更して縦横比の改善を行って、画像品質を向上させることができる。
【００８３】
また、本実施例のデジタル複合装置１の光書込部２６は、２個のラインメモリ１２２ａ、１２２ｂに２ラインずつ蓄積し、この２個のラインメモリ１２２ａ、１２２ｂの画像データに対して２×２マトリックス毎に当該画像データのパターン認識と副走査方向に延在する縦線を認識するパターン認識処理を行いつつ、６×６マトリックスに変換して、１２００ｄｐｉ×６００ｄｐｉの画像データに変換し、副走査方向を通常の転送速度ｘの２倍の転送速度２ｘで各ＬＰＨ２６ａ〜２６ｃに転送するとともに、縦線の認識結果に応じてＬＰＨ１２６ａ〜１２６ｃの各ＬＥＤの光量補正を行っている。
【００８４】
したがって、簡単な回路構成で、画像品質を維持させつつ、２値のＬＰＨ２６ａ〜２６ｃに対応した状態で画像データを非整数倍の密度に密度変換することができる。
【００８５】
さらに、本実施例のデジタル複合装置１の光書込部２６は、画像データのＬＰＨ２６ａ〜２６ｃへの副走査方向の転送を、通常の転送速度ｘの２倍の転送速度２ｘで行っている。
【００８６】
したがって、２個の書込制御ＩＣであるＶＤＩＰ９０、９１を用いて画像データの転送を行うことができ、簡単な回路構成で、画像品質を維持させつつ、２値のＬＰＨ２６ａ〜２６ｃに対応した状態で画像データを非整数倍の密度に密度変換することができる。
【００８７】
また、本実施例のデジタル複合装置１の光書込部２６は、４００ｄｐｉ×４００ｄｐｉの２値の画像データを｛（２Ｂ＋１）／２｝＝１．５倍に密度変換している。
【００８８】
したがって、画像品質を維持させつつ、現在汎用されている４００ｄｐｉの２値のＬＰＨに対応した状態で画像データを非整数倍の密度に密度変換することができる。
【００８９】
さらに、本実施例のデジタル複写装置１の光書込部２６は、画像データを１．５倍の密度に密度変換している。
【００９０】
したがって、画像品質を維持させつつ、画像データを現在汎用されている非整数倍の密度に密度変換することができる。
【００９１】
また、本実施例のデジタル複合装置１の光書込部２６は、副走査方向を通常の転送速度ｘのｍ倍の転送速度ｍｘで各ＬＰＨ２６ａ〜２６ｃに転送するとともに、主走査１ラインの間にＬＥＤを複数回駆動させている。
【００９２】
したがって、縦線画像の縦横比を適切にかつ容易に改善することができ、画像品質を向上させることができる。
【００９３】
さらに、本実施例のデジタル複合装置１は、上記光書込部２６を用いているので、ハードウェア処理で、画像データを非整数の密度に高速に密度変換を行うことができるとともに、ライン間で行う各ＬＥＤの光量補正によって細線化を行うことができ、線幅を任意に変更して縦横比の改善を行って、画像品質を向上させることができる。
【００９４】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９５】
２値のＬＰＨ等の発光素子アレイを用いて１．５倍等の非整数倍の密度に画像データを密度変換して光書込を行う光書込装置及びこの光書込装置を利用したプリンタ、複写装置、複合装置等の画像形成装置一般に適用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の画像書込装置及び画像形成装置の一実施例を適用したデジタル複写装置の正面概略構成図。
【図２】図１のデジタル複写装置の要部ブロック構成図。
【図３】図２のＬＥＤヘッドの配列を示す平面図。
【図４】通常出力モード時の図２のＬＥＤ書込制御回路の回路ブロック構成図。
【図５】細線化モード時の図２のＬＥＤ書込制御回路の回路ブロック構成図。
【図６】副走査倍密モード時の図２のＬＥＤ書込制御回路の回路ブロック構成図。
【図７】細線化モード時に使用する細線化パターンの一例を示す図。
【図８】図７の細線化モード時の各信号と光量補正値の説明図。
【図９】通常モード出力時及び１．５倍密度モード時のＶＤＩＰ入力制御信号・データ変換図。
【図１０】図４〜図６の密度変換部の回路ブロック構成図。
【図１１】図４〜図６の入力データ速度変換＆転送部による速度変換の説明図。
【図１２】図１１の速度変換の補正タイミングの説明図。
【図１３】図４のパターン処理部での変換に適応される変倍のパターンの一例を示す図。
【図１４】図４のパターン処理部での変換に適応される変倍のパターンの他の例を示す図。
【図１５】図４のパターン処理部での変換に適応される変倍のパターンのさらに他の例を示す図。
【図１６】図４〜図６の制御信号生成部のＶＤＩＰ用制御信号生成部でのＶＤＩＰ入力信号・データ速度変換図。
【図１７】図４〜図６の出力データ速度変換部でのＬＰＨ出力制御信号・データ速度変換図。
【図１８】図４〜図６のＬＥＤ書込制御回路による細線化モード時のデータ、レジスタ値（ＳＴＲＢ）、ＬＯＡＤ信号等の各信号のタイミング図。
【図１９】図１８のＬＰＨ点灯制御の説明図。
【図２０】図４〜図６のＶＤＩＰ及びその周辺の回路構成図。
【符号の説明】
【００９７】
１  デジタル複写装置
２  本体筐体
３  給紙部
４  搬送部
５  画像形成部
６  定着部
７  排紙部
７ａ、７ｂ  排紙ローラ
８  画像読取部
１０  手差しトレイ
１１  原稿台
１２  分離チャージャ
１３  搬送タンク
１４  排紙トレイ
１５  操作部
２１  転写紙
２２  給紙台
２３  レジストローラ
２４  感光体
２５  帯電部
２６  光書込部
２６ａ、２６ｂ、２６ｃ  ＬＰＨ（ＬＥＤヘッド）
２７  現像部
２８  転写部
２９  クリーニング部
３１  ローラ
３２  密着センサ
３３  白色ローラ
３４  ローラ
４０  画像処理部
４１  画像メモリ部
４２  システム制御部
４３  駆動制御回路
５１  ＬＥＤ書込制御回路
５２  プリンタ駆動回路
６１  操作パネル  ６２  操作制御回路
８１  画像増幅回路
８２  Ａ／Ｄ変換回路
８３  シェーディング補正回路
８４  画像処理回路
８５  同期制御回路
８６  読取制御回路
８７  スキャナ駆動回路
９０  第１ＶＤＩＰ（ＶＤＩＰ１）
９１  第２ＶＤＩＰ（ＶＤＩＰ２）
１００  プログラマブルロジック
１０１  ＬＶＤＳレシーバ
１０２  パターン処理・光量補正値生成部
１０３  密度変換部
１０４ａ  密変換用制御信号生成部
１０４ｂ  ＶＤＩＰ用制御信号生成部
１０４  制御信号生成部
１０５  レジスタ
１０６  入力データ速度変換＆転送部
１０６ａ  ＶＤＩＰ１用処理部
１０６ｂ  ＶＤＩＰ２用処理部
１０７  光量制御部
１０８  出力データ速度変換部
１０８ａ  第１ＶＤＩＰ（ＶＤＩＰ１）用ＳＲＡＭ
１０８ｂ  第２ＶＤＩＰ（ＶＤＩＰ２）用ＳＲＡＭ
１０９  セレクタ
１１０  ＬＰＨ制御信号生成部
１２１  セレクタ
１２２  メモリＡ群
１２２ａ、１２２ｂ  ラインメモリ
１２３  パターン処理部
１２４  メモリＢ群
１２４ａ〜１２４ｆ  ラインメモリ
１２５  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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