(57)【特許請求の範囲】
【請求項１】
複数の抵抗から構成され（２ｎ−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、
前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、
前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、
以下同様に、分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３から第（２ｎ−１）の比較器と、
複数の論理ゲート及びラッチ回路から構成され、前記（２ｎ−１）個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成されるｎビット並列型アナログ・ディジタル変換器であり、
前記比較器列の出力である温度計コードからグレイコードヘの変換を表す下記（数１）式の右辺に出てくる比較器の順に前記比較器列を配置したことを特徴とするアナログ・ディジタル変換器。
【数１】
0004763744.tif 000006
ただし、Ｔｉ（ｉ＝１〜ｎ）はｉ番目の比較器の出力、Ｇｉはグレイコード（ｉ＝１〜ｎ）、「・」はＡＮＤ、「＋」はＯＲ、オーバーラインは反転出力を示す。また一つのＧｉ内において、ＯＲの前後の比較器の順番の入替え、及び一つのＡＮＤを挟んだ比較器の前後の入れ替えは可とする。
【請求項２】
請求項１に記載のｎビット並列型のアナログ・ディジタル変換器において、
前記エンコーダは、
前記（２ｎ−１）個の比較器列に接続するｎ段のラッチ回路列を有し、
前記各比較器と各ラッチ回路はＡＮＤゲートを介して接続し、ラッチ回路と次段のラッチ回路はＯＲゲートまたはＮＯＲゲートを介して接続し、
隣接する２つの比較器の出力が１つのＡＮＤゲートに入力し、隣接する２つのラッチ回路の出力が１つのＯＲゲートまたはＸＯＲゲートに入力するような順序で前記比較器列を配置したことを特徴とするアナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるアナログ信号をディジタルデータに変換して出力するアナログ・ディジタル変換器（analog-to-digital converter：ＡＤＣ）に関するものであり、特に広帯域無線通信や光通信の受信器に利用される並列型（フラッシュ型）のアナログ・ディジタル変換器に関するものである。
【背景技術】
【０００２】
従来のアナログ・ディジタル変換器の一例として、図５に示す回路が知られている。なお、図５の回路構成は、下記非特許文献１のＦig．１に記載されているアナログ・ディジタル変換器を３ビット構成としたものである。この回路は並列型アナログ・ディジタル変換器と呼ばれ、７個の比較器（ＣＰ１〜ＣＰ７）、比較電圧発生回路であるラダー抵抗（Ｒ１〜Ｒ８）、およびエンコーダから構成される。Ｖｉｎはアナログ信号入力端子、Ｄ１〜Ｄ３はディジタル信号出力端子、Ｖrefは基準電圧入力端子、ＣＫはクロック入力端子である。
【０００３】
並列型アナログ・ディジタル変換器の動作原理について説明する。アナログ信号は入力端子Ｖｉｎから、比較器ＣＰ１〜ＣＰ７の一端の入力端子に入力される。一方、各比較器の他端に入力される比較電圧はラダー抵抗によって発生する。直列接続された抵抗Ｒ１〜Ｒ８が基準電圧入力端子Ｖrefとグランド間に接続され、各比較器には抵抗により分圧された異なる比較電圧が与えられる。比較器は前置増幅器とラッチ回路（例えばフリップフロップ）から構成されており、前置増幅器はアナログ信号と比較電圧との差分を増幅し、ラッチ回路は前置増幅器の出力信号つまり比較結果をクロック毎に保持出力する。比較器列の出力は温度計コードとよばれるディジタルコードであり、エンコーダによってバイナリコード（Binary Code）に変換され、出力端子Ｄ１〜Ｄ３から出力される。
【０００４】
並列型アナログ・ディジタル変換器のエンコーダは、高速動作時におけるエラーを低減するために、中間コードとしてグレイコード（Gray code）を用いることが一般的である。図６に３ビット並列型アナログ・ディジタル変換器のエンコーダ内部の論理ゲート構成の一例を示す。温度計コードはＡＮＤゲート（ＡＮＤ１、ＡＮＤ２、ＡＮＤ３）、及びＯＲゲート（ＯＲ１）によって温度計コードからグレイコードに変換された後、ＸＯＲ（exclusive OR）ゲート（ＸＯＲ１、ＸＯＲ２）によってグレイコードからバイナリコードヘ変換される。各論理ゲートの間にはラッチ回路（Ｌ１〜Ｌ１０）が挿入されており、パイブライン処理で温度計コードからバイナリコードヘの変換を行う。
【非特許文献１】「Tsutomu Wakimotoらによる”Si Bipolar 2-GHz 6-bit Flash A/D ConverterLSI"、IEEE Jouna1 of Solid-State Circuits,vol.23,No.6,(1988)」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えるためには、各論理ゲートヘ入力されるデータのタイミングスキューを抑える必要がある。したがって各比較器及び各ラッチ回路列はそれぞれ同時に動作しなければならない。例えば、図６に示すエンコーダにおいては、比較器（ＣＰ１〜ＣＰ７）、ラッチ回路（Latch１〜Latch４）、ラッチ回路（Latch５〜Latch７）、及びラッチ回路（Latch８〜Latch１０）はそれぞれ同時に動作しなければならない。これを実現するためには、クロック入力端子から各比較器及び各ラッチ回路までの配線が等長となるようなレイアウト構成にする必要がある。しかし等長配線は回路レイアウトの条件を大きく制限するものであり、必ずしも各比較器及び各ラッチ回路までの配線を等長にできるとは限らない。  
また等長配線を実現するためにバイパス配線を設けることで、レイアウト面積の増加を招く可能性がある。さらにバイパス配線はクランク状に配線を引き回す場合が多く、このとき配線がインダクタンスとして振る舞うため波形劣化を招く可能性もある。  
本発明は、配線を等長にすることなくデータのタイミングスキューを最小にすることを可能とし、高速動作における有効ビットの低下を抑えた並列型アナログ・ディジタル変換器を提供するものである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明の請求項１においては、下記のように構成している。すなわち、複数の抵抗から構成され（２ｎ−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に、分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３から第（２ｎ−１）の比較器と、複数の論理ゲート及びラッチ回路から構成され、前記（２ｎ−１）個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成されるｎビット並列型アナログ・ディジタル変換器であり、前記比較器列の出力である温度計コードからグレイコードヘの変換を表す（数１）式の右辺に出てくる比較器の順に前記比較器列を配置したことを特徴とするアナログ・ディジタル変換器である。
【０００７】
また、請求項２においては、請求項１に記載のｎビット並列型のアナログ・ディジタル変換器において、前記エンコーダは、前記（２ｎ−１）個の比較器列に接続するｎ段のラッチ回路列を有し、前記各比較器と各ラッチ回路はＡＮＤゲートを介して接続し、ラッチ回路と次段のラッチ回路はＯＲゲートまたはＮＯＲゲートを介して接続し、隣接する２つの比較器の出力が１つのＡＮＤゲートに入力し、隣接する２つのラッチ回路の出力が１つのＯＲゲートまたはＸＯＲゲートに入力するような順序で前記比較器列を配置するように構成している。
【発明の効果】
【０００８】
本発明においては、エンコーダ内部の論理ゲートヘの入力が隣接する比較器及びラッチ回路からの入力となるように配列することが出来るので、全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器又はラッチ回路間のデータスキューであり、その値は非常に小さくなる。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる、という効果が得られる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
図１に第１の実施の形態の２ビットのアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子Ｖｉｎから、比較器ＣＰ１〜ＣＰ３の一端の入力端子に入力される。  一方、各比較器の他端に入力される比較電圧はラダー抵抗によって発生する。すなわち、直列接続された抵抗Ｒ１〜Ｒ４が基準電圧入力端子Ｖrefとグランド間に接続され、各比較器には抵抗により分圧された異なる比較電圧が与えられる。比較器は前置増幅器とラッチ回路（例えばフリップフロップ）から構成されており、前置増幅器はアナログ信号と比較電圧との差分を増幅し、ラッチ回路は前置増幅器の出力信号つまり比較結果をクロック毎に保持出力する。比較器列の出力は温度計コードとよぱれるディジタルコードであり、エンコーダによってバイナリコードに変換され、出力端子Ｄ１〜Ｄ２から出力される。ここまでは従来の２ビットアナログ・ディジタル変換器の構成と同じであるが、比較器列をアナログ信号入力端子Ｖｉｎ側から順にＣＰ１、ＣＰ３、ＣＰ２の順に配置したことが従来例と異なる。ここでＣＰ１は最も低い比較電圧が与えられた比較器であり、ＣＰ２は２番目に低い比較電圧が与えられた比較器であり、ＣＰ３は最も高い比較電圧が与えられた比較器である。このようなレイアウト構成にすることで、配線を等長にすることなくデータ間のスキューを抑えることができる。
【００１０】
この点を説明するために、第１の実施の形態でのエンコーダ内部の論理ゲート構成、及びラフレイアウトを図２に示す。比較器の出力（温度計コード）はＡＮＤゲートによってグレイコードヘ変換された後、ＸＯＲゲートによってバイナリコードヘ変換される。ここで、比較器列をＣＰ１、ＣＰ３、ＣＰ２の順に配置しているため、ＡＮＤゲートヘの入力は隣接する比較器からとなっている。さらにＸＯＲゲートヘの入力も隣接するラッチ回路からとなっている。したがって全ての論理ゲート（ＡＮＤゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器、又はラッチ回路間のデータスキューであり、その値は非常に小さい。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる。
【００１１】
上記のように比較器列をＣＰ１、ＣＰ３、ＣＰ２の順に配置に配置するために、ラダー抵抗と比較器列の接続が複雑になるが、この接続はアナログ・ディジタル変換器の動的特性には何ら影響を与えることはないためアナログ・ディジタル変換器の動作を制限することはない。  
なお、図２において、ラッチ回路（Latch１、２）を示す四角形の右辺から二つの出力が出ているが、これらは同じ出力を示す。以下、他の図においても同様である。
【００１２】
図３に４０Ｇsps（sampling per second）動作時の本第１の実施の形態でのＡＮＤゲート（ＡＮＤ１）への入力データのタイミングを示す。比較のために従来の２ビットアナログ・ディジタル変換器（図４にエンコーダ内部の論理ゲート構成、及びラフレイアウトを示す）でのＡＮＤゲート（ＡＮＤ１）への入力データのタイミングを示す。ここで比較器間はマイクロストリッブ線路で接続したと仮定し、データ信号伝播速度は１０００μｍ当り６psとしている。
【００１３】
従来例では入力データ間のスキューが大きいため、ＡＮＤゲートが正しい結果を出力する時間範囲が２３psしかないのに対し、本第１の実施の形態ではＡＮＤゲートヘの入力データ間のスキューは非常に小さい。したがってＡＮＤゲートが正しい結果を出力する時間範囲は２４psと、従来例に比べ１ps改善されている。
【００１４】
上記のように、第１の実施例の形態においては、「複数の抵抗から構成され３（＝２２−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する最も高い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３の比較器と、複数の論理ゲート及びラッチ回路から構成され、前記３個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成される２ビット並列型アナログ・ディジタル変換器であり、前記比較器列をアナログ信号入力端子から第１の比較器、第３の比較器、第２の比較器の順に配置したことを特徴とするアナログ・ディジタル変換器。」を開示している。
【００１５】
（第２の実施の形態）
図７に第２の実施の形態の３ビットのアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子Ｖｉｎから、比較器ＣＰ１〜ＣＰ７の一端の入力端子に入力される。一方、各比較器の他端に入力される比較電圧はラダー抵抗によって発生する。直列接続された抵抗Ｒ１〜Ｒ８が基準電圧入力端子Ｖrefとグランド間に接続され、各比較器には抵抗により分圧された異なる比較電圧が与えられる。比較器は前置増幅器とラッチ回路（例えばフリップフロップ）から構成されており、前置増幅器はアナログ信号と比較電圧との差分を増幅し、ラッチ回路は前置増幅器の出力信号つまり比較結果をクロック毎に保持出力する。比較器列の出力は温度計コードとよばれるディジタルコードであり、エンコーダによってバイナリコードに変換され、出力端子Ｄ１〜Ｄ３から出力される。
【００１６】
ここまでは従来のアナログ・ディジタル変換器の構成と同じであるが、比較器列をアナログ信号入力端子Ｖｉｎ側から順にＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ２、ＣＰ６、ＣＰ４の順に配置したことが従来例と異なる。ここでＣＰ１は最も低い比較電圧が与えられた比較器であり、ＣＰ２は２番目に低い比較電圧が与えられた比較器であり、以下同様にＣＰ３からＣＰ７の順に与えられる比較電圧値が高くなっている。このようなレイアウト構成にすることで、配線を等長にすることなくデータ間のスキューを抑えることが可能となる。
【００１７】
この点を説明するために、第２の実施の形態でのエンコーダ内部の論理ゲート構成及びラフレイアウトを図８に示す。比較器の出力（温度計コード）はＡＮＤゲートとＯＲゲートによってグレイコードヘ変換された後、ＸＯＲゲートによってバイナリコードヘ変換される。ここで、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ２、ＣＰ６、ＣＰ４の順に配置しているため、ＡＮＤゲートヘの入力は全て隣接する比較器からとなっている。さらに、後段のＯＲゲート及びＸＯＲゲートヘの入力も全て隣接するラッチ回路からとなっている。したがって、全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器又はラッチ回路間のデータスキューであり、その値は非常に小さい。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる。
【００１８】
なお、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ２、ＣＰ６、ＣＰ４の順に配置するために、ラダー抵抗と比較器列の接続が複雑になるが、この接続はアナログ・ディジタル変換器の動的特性には何ら影響を与えることはないためアナログ・ディジタル変換器の動作を制限することはない。
【００１９】
図９に４０Ｇsps動作時の本第２の実施の形態でのＡＮＤゲート（ＡＮＤ３）への入力データのタイミングを示す。比較のために従来の３ビットアナログ・ディジタル変換器（図６）でのＡＮＤゲート（ＡＮＤ３）への入力データのタイミングを示す。ここで比較器間はマイクロストリップ線路で接続したと仮定し、データ信号伝播速度は１０００μｍ当り６psとしている。
【００２０】
従来例では入力データ間のスキューが大きいため、ＡＮＤゲートが正しい結果を出力する位相余裕が２０psしかないのに対し、本第２の実施の形態ではＡＮＤゲートヘの入力データ間のスキューは非常に小さい。したがってＡＮＤゲートが正しい結果を出力する位相余裕は２４psと、従来例に比べ４ps改善されている。
【００２１】
また図１０に、ＡＮＤゲート（ＡＮＤ３）の入力部でのスキューの割合（サンプリングレートで規格化）の動作速度依存性を示す。実線が本第２の実施の形態におけるスキューの割合を示し、破線が従来構成の３ビットアナログ・ディジタル変換器におけるスキューの割合を示す。図１０に示すように、４０Ｇsps動作時において従来構成ではスキューの割合が２０％まで増加するのに対し、本第２の実施の形態ではスキューの割合を５％以下まで抑えることができることがわかる。
【００２２】
上記のように、第２の実施の形態においては、「複数の抵抗から構成され７（＝２３−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３から第７の比較器と、複数の論理ゲート及びラッチ回路から構成され前記７個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成される３ビット並列型アナログ・ディジタル変換器であり、前記比較器列をアナログ信号入力端子から第１の比較器、第３の比較器、第５の比較器、第７の比較器、第２の比較器、第６の比較器、比第４の比較器の順に配置したことを特徴とするアナログ・ディジタル変換器。」について開示している。
【００２３】
（第３の実施の形態）
図１１に第３の実施の形態の４ビットのアナログ・ディジタル変換器の構成を示す。第２の実施の形態でのアナログ・ディジタル変換器の分解能は３ビットであった。本実施の形態では１５個の比較器から成る４ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Ｖｉｎ側から順にＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ４、ＣＰ１２、ＣＰ８の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。ここでＣＰ１は最も低い比較電圧が与えられた比較器であり、ＣＰ２は２番目に低い比較電圧が与えられた比較器であり、以下同様にＣＰ３からＣＰ１５の順に与えられる比較電圧値が高くなっている。このようなレイアウト構成にすることで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることができる。
【００２４】
この点を説明するために、第３の実施の形態でのエンコーダ内部の論理ゲート構成、及びラフレイアウトを図１２に示す。比較器の出力（温度計コード）はＡＮＤゲートとＯＲゲートによってグレイコードヘ変換された後、ＸＯＲゲートによってバイナリコードヘ変換される。ここで、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ４、ＣＰ１２、ＣＰ８の順に配置しているため、ＡＮＤゲートヘの入力は全て隣接する比較器からとなっている。さらに、後段のＯＲゲート及びＸＯＲゲートヘの入力も全て隣接するラッチ回路からとなっている。したがって、全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器又はラッチ回路間のデータスキューであり、その値は非常に小さい。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる。
【００２５】
なお、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ４、ＣＰ１２、ＣＰ８の順に配置に配置するために、ラダー抵抗と比較器列の接続が複雑になるが、この接続はアナログ・ディジタル変換器の動的特性には何ら影響を与えることはないためアナログ・ディジタル変換器の動作を制限することはない。
【００２６】
図１３に４０Ｇsps動作時の本第３の実施の形態でのＡＮＤゲート（ＡＮＤ７）への入力データのタイミングを示す。比較のために従来の４ビットアナログ・ディジタル変換器（図１４にエンコーダ内部の論理ゲート構成及びラフレイアウトを示す）でのＡＮＤゲート（ＡＮＤ７）への入力データのタイミングを示す。ここで比較器間はマイクロストリッブ線路で接続したと仮定し、データ信号伝播速度は１０００μｍ当り６psとしている。従来例では入力データ間のスキューが大きいため、ＡＮＤゲートが正しい結果を出力する位相余裕が１５psしかないのに対し、本第３の実施の形態ではＡＮＤゲートヘの入力データ間のスキューは非常に小さい。したがってＡＮＤゲートが正しい結果を出力する位相余裕は２４psと、従来例に比べ９ps改善されている。
【００２７】
また図１５に、ＡＮＤゲート（ＡＮＤ７）の入力部でのスキューの割合（サンプリングレートで規格化）の動作速度依存性を示す。実線が本第３の実施の形態におけるスキューの割合を示し、破線が従来構成の４ビットアナログ・ディジタル変換器におけるスキューの割合を示す。図１５に示すように、４０Ｇsps動作時において従来構成ではスキューの割合が４０％まで増加するのに対し、本第３の実施の形態ではスキューの割合を５％以下まで抑えることができることがわかる。
【００２８】
上記のように第３の実施の形態においては、「複数の抵抗から構成され１５（＝２４−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３から第１５の比較器と、複数の論理ゲート及びラッチ回路から構成され、前記１５個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成される４ビット並列型アナログ・ディジタル変換器であり、前記比較器列をアナログ信号入力端子から第１の比較器、第３の比較器、第５の比較器、第７の比較器、第９の比較器、第１１の比較器、第１３の比較器、第１５の比較器、第２の比較器、第６の比較器、第１０の比較器、第１４の比較器、第４の比較器、第１２の比較器、第８の比較器の順に配置したことを特徴とするアナログ・ディジタル変換器。」について開示している。
【００２９】
（第４の実施の形態）
図１６に第４の実施の形態の５ビットのアナログ・ディジタル変換器の構成を示す。第３の実施の形態でのアナログ・ディジタル変換器の分解能は４ビットであった。本実施の形態では３１個の比較器から成る５ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Ｖｉｎ側から順にＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ１７、ＣＰ１９、ＣＰ２１、ＣＰ２３、ＣＰ２５、ＣＰ２７、ＣＰ２９、ＣＰ３１、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ１８、ＣＰ２２、ＣＰ２６、ＣＰ３０、ＣＰ４、ＣＰ１２、ＣＰ２０、ＣＰ２８、ＣＰ８、ＣＰ２４、ＣＰ１６の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。ここでＣＰ１は最も低い比較電圧が与えられた比較器であり、ＣＰ２は２番目に低い比較電圧が与えられた比較器であり、以下同様にＣＰ３からＣＰ３１の順に与えられる比較電圧値が高くなっている。このようなレイアウト構成にすることで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることができる。
【００３０】
この点を説明するために、第４の実施の形態でのエンコーダ内部の論理ゲート構成、及びラフレイアウトを図１７に示す。比較器の出力（温度計コード）はＡＮＤゲートとＯＲゲートによってグレイコードヘ変換された後、ＸＯＲゲートによってバイナリコードヘ変換される。ここで、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ１７、ＣＰ１９、ＣＰ２１、ＣＰ２３、ＣＰ２５、ＣＰ２７、ＣＰ２９、ＣＰ３１、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ１８、ＣＰ２２、ＣＰ２６、ＣＰ３０、ＣＰ４、ＣＰ１２、ＣＰ２０、ＣＰ２８、ＣＰ８、ＣＰ２４、ＣＰ１６の順に配置しているため、ＡＮＤゲートヘの入力は全て隣接する比較器からとなっている。さらに、後段のＯＲゲート及びＸＯＲゲートヘの入力も全て隣接するラッチ回路からとなっている。したがって、全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器、又はラッチ回路間のデータスキューであり、その値は非常に小さい。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる。
【００３１】
なお、比較器列をＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ１７、ＣＰ１９、ＣＰ２１、ＣＰ２３、ＣＰ２５、ＣＰ２７、ＣＰ２９、ＣＰ３１、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ１８、ＣＰ２２、ＣＰ２６、ＣＰ３０、ＣＰ４、ＣＰ１２、ＣＰ２０、ＣＰ２８、ＣＰ８、ＣＰ２４、ＣＰ１６の順に配置に配置するために、ラダー抵抗と比較器列の接続が複雑になるが、この接続はアナログ・ディジタル変換器の動的特性には何ら影響を与えることはないためアナログ・ディジタル変換器の動作を制限することはない。
【００３２】
図１８に４０Ｇsps動作時の本第４の実施の形態でのＡＮＤゲート（ＡＮＤ１５）への入力データのタイミングを示す。比較のために従来の５ビットアナログ・ディジタル変換器（図１９にエンコーダ内部の論理ゲート構成及びラフレイアウトを示す）でのＡＮＤゲート（ＡＮＤ１５）への入力データのタイミングを示す。ここで比較器間はマイクロストリップ線路で接続したと仮定し、データ信号伝播速度は１０００μｍ当り６psとしている。従来例では入力データ間のスキューが大きいため、ＡＮＤゲートが正しい結果を出力する位相余裕が６psしかないのに対し、本第４の実施の形態ではＡＮＤゲートヘの入力データ間のスキューは非常に小さい。したがってＡＮＤゲートが正しい結果を出力する位相余裕は２４psと、従来例に比べ１８ps改善されている。
【００３３】
また図２０に、ＡＮＤゲート（ＡＮＤ１５）の入力部でのスキューの割合（サンプリングレートで規格化）の動作速度依存性を示す。実線が本第４の実施の形態におけるスキューの割合を示し、破線が従来構成の５ビットアナログ・ディジタル変換器におけるスキューの割合を示す。図２０に示すように、４０Ｇsps動作時において従来構成ではスキューの割合が７６％まで増加するのに対し、本第４の実施の形態ではスキューの割合を５％以下まで抑えることができることがわかる。
【００３４】
上記のように第４の実施の形態においては、「複数の抵抗から構成され３１（＝２５−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に分圧抵抗が発生する比較電圧とアナログ信号電圧を比較し比較結果をクロックの入力毎に保持出力する第３から第３１の比較器と、複数の論理ゲート及びラッチ回路から構成され前記３１個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成される５ビット並列型アナログ・ディジタル変換器であり、前記比較器列をアナログ信号入力端子から比較第１の比較器、第３の比較器、第５の比較器、第７の比較器、第９の比較器、第１１の比較器、第１３の比較器、第１５の比較器、第１７の比較器、第１９の比較器、第２１の比較器、第２３の比較器、第２５の比較器、第２７の比較器、第２９の比較器、第３１の比較器、第２の比較器、第６の比較器、第１０の比較器、第１４の比較器、第１８の比較器、第２２の比較器、第２６の比較器、第３０の比較器、第４の比較器、第１２の比較器、第２０の比較器、第２８の比較器、第８の比較器、第２４の比較器、第１６の比較器の順に配置したことを特徴とするアナログ・ディジタル変換器。」について開示している。
【００３５】
（第５の実施の形態）
第４の実施の形態でのアナログ・ディジタル変換器の分解能は５ビットであったが、本実施の形態においては、分解能を６ビットにしたものであり、図示は省略しているが、第４の実施の形態を示した図１６及び図１７を６ビット用に拡大したものである。すなわち、本実施の形態では、６３個の比較器からなる６ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Ｖｉｎ側から順にＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１、ＣＰ１３、ＣＰ１５、ＣＰ１７、ＣＰ１９、ＣＰ２１、ＣＰ２３、ＣＰ２５、ＣＰ２７、ＣＰ２９、ＣＰ３１、ＣＰ３３、ＣＰ３５、ＣＰ３７、ＣＰ３９、ＣＰ４１、ＣＰ４３、ＣＰ４５、ＣＰ４７、ＣＰ４９、ＣＰ５１、ＣＰ５３、ＣＰ５５、ＣＰ５７、ＣＰ５９、ＣＰ６１、ＣＰ６３、ＣＰ２、ＣＰ６、ＣＰ１０、ＣＰ１４、ＣＰ１８、ＣＰ２２、ＣＰ２６、ＣＰ３０、ＣＰ３４、ＣＰ３８、ＣＰ４２、ＣＰ４６、ＣＰ５０、ＣＰ５４、ＣＰ５８、ＣＰ６２、ＣＰ４、ＣＰ１２、ＣＰ２０、ＣＰ２８、ＣＰ３６、ＣＰ４４、ＣＰ５２、ＣＰ６０、ＣＰ８、ＣＰ２４、ＣＰ４０、ＣＰ５６、ＣＰ１６、ＣＰ４８、ＣＰ３２の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。
【００３６】
ここでＣＰ１は最も低い比較電圧が与えられた比較器であり、ＣＰ２は２番目に低い比較電圧が与えられた比較器であり、以下同様にＣＰ３からＣＰ６３の順に与えられる比較電圧値が高くなっている。比較器列をこのような配置にすることで、ＡＮＤゲートヘの入力は全て隣接する比較器からとなっている。さらに、後段のＯＲゲート及びＸＯＥゲートヘの入力も全て隣接するラッチ回路からとなっている。したがって全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器又はラッチ回路間のデータスキューであり、その値は非常に小さい。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる。
【００３７】
上記のように、第５の実施の形態においては、「複数の抵抗から構成され６３（＝２６−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に分圧抵抗が発生する比較電圧とアナログ信号電圧を比較し比較結果をクロックの入力毎に保持出力する第３から第６３の比較器と、複数の論理ゲート及びラッチ回路から構成され、前記６３個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成される６ビット並列型アナログ・ディジタル変換器であり、前記比較器列をアナログ信号入力端子から第１の比較器、第３の比較器、第５の比較器、第７の比較器、第９の比較器、第１１の比較器、第１３の比較器、第１５の比較器、第１７の比較器、第１９の比較器、第２１の比較器、第２３の比較器、第２５の比較器、第２７の比較器、第２９の比較器、第３１の比較器、第３３の比較器、第３５の比較器、第３７の比較器、第３９の比較器、第４１の比較器、第４３の比較器、第４５の比較器、第４７の比較器、第４９の比較器、第５１の比較器、第５３の比較器、第５５の比較器、第５７の比較器、第５９の比較器、第６１の比較器、第６３の比較器、第２の比較器、第６の比較器、第１０の比較器、第１４の比較器、第１８の比較器、第２２の比較器、第２６の比較器、第３０の比較器、第３４の比較器、第３８の比較器、第４２の比較器、第４６の比較器、第５０の比較器、第５４の比較器、第５８の比較器、第６２の比較器、第４の比較器、第１２の比較器、第２０の比較器、第２８の比較器、第３６の比較器、第４４の比較器、第５２の比較器、第６０の比較器、第８の比較器、第２４の比較器、第４０の比較器、第５６の比較器、第１６の比較器、第４８の比較器、第３２の比較器の順に配置したことを特徴とするアナログ・ディジタル変換器。」について開示している。
【００３８】
（第６の実施の形態）
これまで本発明の実施の形態では分解能が２ビットから６ビットのアナログ・ディジタル変換器について説明してきたが、第６の実施の形態においては、任意のビットに適用できる一般化した場合について説明する。
【００３９】
本発明を一般化して示す場合には、前記各実施の形態に示したと同様に、複数の抵抗から構成され（２ｎ−１）値（ｎは２以上の整数）の比較電圧を発生する分圧抵抗と、前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第１の比較器と、前記第１の比較器と同様の構成を有し、分圧抵抗が発生する２番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第２の比較器と、以下同様に、分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第３から第（２ｎ−１）の比較器と、複数の論理ゲート及びラッチ回路から構成され、前記（２ｎ−１）個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成されるｎビット並列型アナログ・ディジタル変換器であって、かつ、前記比較器列の出力である温度計コードからグレイコードヘの変換を表す下記（数２）式（＝前記請求項１の数１式）の右辺に出てくる比較器の順に前記比較器列を配置すればよい。
【００４０】
【数２】
0004763744.tif 000002
ただし、Ｔｉ（ｉ＝１〜ｎ）はｉ番目の比較器の出力、Ｇｉはグレイコード（ｉ＝１〜ｎ）、「・」はＡＮＤ、「＋」はＯＲ、オーバーラインは反転出力を示す。また一つのＧｉ内において、ＯＲの前後の比較器の順番の入替え、及び一つのＡＮＤを挟んだ比較器の前後の入れ替えは可とする。
【００４１】
例えば、前記第１の実施の形態に示した２ビットの並列型アナログ・ディジタル変換器の場合に上記（数２）式を演算すると、下記（数３）式に示すようになる。
【００４２】
【数３】
0004763744.tif 000003
つまり、比較器の出てくる順番は（Ｔ１・Ｔ３）→Ｔ２の順番になるので、前記図１、図２に示したように、第１の比較器ＣＰ１、第３の比較器ＣＰ３、第２の比較器ＣＰ２の順に配置している。ただし「・」はＡＮＤを示す。なお、一つのＡＮＤを挟んだ比較器の前後の入れ替えは可とするので、例えば（Ｔ１・Ｔ３）つまりＴ１→Ｔ３の順番をＴ３→Ｔ１の順番に入れ替え、全体としてＴ３→Ｔ１→Ｔ２の順番にしても良い。
【００４３】
次に、前記第２の実施の形態に示した３ビットの並列型アナログ・ディジタル変換器の場合に上記（数２）式を演算すると、下記（数４）式に示すようになる。ただし「・」はＡＮＤ、「＋」はＯＲを示す。
【００４４】
【数４】
0004763744.tif 000004
つまり、比較器の出てくる順番は（Ｔ５・Ｔ７＋Ｔ１・Ｔ３）→（Ｔ２・Ｔ６）→Ｔ４となるが、一つのＧｉ内において、ＯＲ（＋）の前後の順番の入替えは可であるからＴ５・Ｔ７とＴ１・Ｔ３を数字の小さい順から並べるように入れ替えると、Ｔ１→Ｔ３→Ｔ５→Ｔ７→Ｔ２→Ｔ６→Ｔ４の順番になる。したがって前記図７、図８に示したように、第１の比較器ＣＰ１、第３の比較器ＣＰ３、第５の比較器ＣＰ５、第７の比較器ＣＰ７、第２の比較器ＣＰ２、第６の比較器ＣＰ６、第４の比較器ＣＰ４の順に配置している。なお、上記の入替えを行わずＴ５→Ｔ７→Ｔ１→Ｔ３→Ｔ２→Ｔ６→Ｔ４の順に並べても効果は変わらない。要はエンコーダ内部の論理ゲートヘの入力が隣接する比較器及びラッチ回路からの入力となるように配列すればよい。
【００４５】
次に、前記第３の実施の形態に示した４ビットの並列型アナログ・ディジタル変換器の場合に上記（数２）式を演算すると、下記（数５）式に示すようになる。
【００４６】
【数５】
0004763744.tif 000005
つまり、比較器の出てくる順番は（Ｔ１３・Ｔ１５＋Ｔ９・Ｔ１１＋Ｔ５・Ｔ７＋Ｔ１・Ｔ３）→（Ｔ１０・Ｔ１４＋Ｔ２・Ｔ６）→（Ｔ４・Ｔ１２）→Ｔ８となるが、一つのＧｉ内において、ＯＲ（＋）の前後の順番の入替えは可であるから、数字の小さい順から並べるようにＴ１３・Ｔ１５とＴ９・Ｔ１１とＴ５・Ｔ７とＴ１・Ｔ３の順番を入替え、Ｔ１０・Ｔ１４とＴ２・Ｔ６の順番を入替えると、Ｔ１→Ｔ３→Ｔ５→Ｔ７→Ｔ９→Ｔ１１→Ｔ１３→Ｔ１５→Ｔ２→Ｔ６→Ｔ１０→Ｔ１４→Ｔ４→Ｔ１２→Ｔ８の順番になる。したがって前記図１１、図１２に示したように、第１の比較器ＣＰ１、第３の比較器ＣＰ３、第５の比較器ＣＰ５、第７の比較器ＣＰ７、第９の比較器ＣＰ９、第１１の比較器ＣＰ１１、第１３の比較器ＣＰ１３、第１５の比較器ＣＰ１５、第２の比較器ＣＰ２、第６の比較器ＣＰ６、第１０の比較器ＣＰ１０、第１４の比較器ＣＰ１４、第４の比較器ＣＰ４、第１２の比較器ＣＰ１２、第８の比較器ＣＰ８の順に配置している。なお、この例においても、上記の入替えを行わずＴ１３→Ｔ１５→Ｔ９→Ｔ１１→Ｔ５→Ｔ７→Ｔ１→Ｔ３→Ｔ１０→Ｔ１４→Ｔ２→Ｔ６→Ｔ４→Ｔ１２→Ｔ８の順に並べても効果は変わらない。要はエンコーダ内部の論理ゲートヘの入力が隣接する比較器及びラッチ回路からの入力となるように配列すればよい。
【００４７】
以下同様に、上記（数２）式で求められた順番に各比較器を配置することにより、任意のビット数の並列型アナログ・ディジタル変換器を実現することが出来る。
【００４８】
上記のように構成したことにより、エンコーダ内部の論理ゲートヘの入力が隣接する比較器、及びラッチ回路からの入力となるように配列することが出来るので、全ての論理ゲート（ＡＮＤゲート、ＯＲゲート、ＸＯＲゲート）の入力部でのデータスキューは隣接する比較器又はラッチ回路間のデータスキューであり、その値は非常に小さくなる。そのため配線を等長にすることなくエンコーダ内部のデータスキューを最小に抑え、高速動作時におけるアナログ・ディジタル変換器の有効ビットの低下を抑えることができる、という効果が得られる。
【００４９】
なお、従来のアナログ・ディジタル変換器においては、２０Ｇsps（sampling per second）程度までには対応できたが、２０Ｇsps以上に対応することは困難であった。一方、本発明のアナログ・ディジタル変換器は２０Ｇsps以上に対応することができる。しかし、アナログ・ディジタル変換器の動作速度は比較器の不確定性によって制限されるため、現在２００８年における最先端のプロセス（トランジスタの電流遮断周波数：４００ＧＨｚ程度）を用いたアナログ・ディジタル変換器の場合は、５０Ｇsps程度が上限になるものと考えられる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態を示す図。
【図２】本発明の第１の実施の形態でのエンコーダの論理ゲート構成、及びラフレイアウトを示す図。
【図３】本発明の第１の実施の形態でのＡＮＤゲートヘの入力データのタイミングを示す図。
【図４】従来の２ビットアナログ・ディジタル変換器のエンコーダの論理ゲート構成、及びラフレイアウトの一例を示す図。
【図５】従来の３ビット並列型アナログ・ディジタル変換器の構成を示す図。
【図６】従来の３ビットアナログ・ディジタル変換器のエンコーダの論理ゲート構成、及びラフレイアウトの一例を示す図。
【図７】本発明の第２の実施の形態を示す図。
【図８】本発明の第２の実施の形態でのエンコーダの論理ゲート構成、及びラフレイアウトを示す図。
【図９】本発明の第２の実施の形態でのＡＮＤゲートヘの入力データのタイミングを示す図。
【図１０】本発明の第２の実施の形態のＡＮＤゲート入力部におけるスキューの動作速度依存性を示す図。
【図１１】本発明の第３の実施の形態を示す図。
【図１２】本発明の第３の実施の形態でのエンコーダの論理ゲート構成、及びラフレイアウトを示す図。
【図１３】本発明の第３の実施の形態でのＡＮＤゲートヘの入力データのタイミングを示す図。
【図１４】従来の４ビットアナログ・ディジタル変換器のエンコーダの諭理ゲート構成、及びラフレイアウトの一例を示す図。
【図１５】本発明の第３の実施の形態のＡＮＤゲート入力部におけるスキューの動作速度依存性を示す図。
【図１６】本発明の第４の実施の形態を示す図。
【図１７】本発明の第４の実施の形態でのエンコーダの論理ゲート構成、及びラフレイアウトを示す図。
【図１８】本発明の第４の実施の形態でのＡＮＤゲートヘの入力データのタイミングを示す図。
【図１９】従来の５ビットアナログ・ディジタル変換器のエンコーダの論理ゲート構成、及びラフレイアウトの一例を示す図。
【図２０】本発明の第４の実施の形態のＡＮＤゲート入力部におけるスキューの動作速度依存性を示す図。
【符号の説明】
【００５１】
Ｖｉｎ…アナログ信号入力端子            Ｄ１〜Ｄ５…デジタル信号出力端子
Ｖref…基準電圧入力端子               ＣＫ…クロック入力端子
ＣＰ１〜ＣＰ３１…比較器              Ｒ１〜Ｒ４…ラダー抵抗
Latch１〜Latch４１…ラッチ回路        ＡＮＤ１〜ＡＮＤ１５…ＡＮＤゲート
ＯＲ１〜ＯＲ１１…ＯＲゲート          ＸＯＲ１〜ＸＯＲ４…ＸＯＲゲート
【図１】
0004763744.tif 000007
【図２】
0004763744.tif 000008
【図３】
0004763744.tif 000009
【図４】
0004763744.tif 000010
【図５】
0004763744.tif 000011
【図６】
0004763744.tif 000012
【図７】
0004763744.tif 000013
【図８】
0004763744.tif 000014
【図９】
0004763744.tif 000015
【図１０】
0004763744.tif 000016
【図１１】
0004763744.tif 000017
【図１２】
0004763744.tif 000018
【図１３】
0004763744.tif 000019
【図１４】
0004763744.tif 000020
【図１５】
0004763744.tif 000021
【図１６】
0004763744.tif 000022
【図１７】
0004763744.tif 000023
【図１８】
0004763744.tif 000024
【図１９】
0004763744.tif 000025
【図２０】
0004763744.tif 000026