(57)【特許請求の範囲】
【請求項１】
半導体層のチャネル領域上に配置されたゲート電極と、
前記半導体層の裏面側に第１絶縁層を介して配置されたフローティングゲートと、
前記フローティングゲートの裏面側に第２絶縁層を介して配置された電子加速層と、
前記電子加速層の裏面側に配置されたコントロールゲートとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体層は単結晶半導体であり、前記フローティングゲートは単結晶半導体または多結晶半導体であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記コントロールゲートは単結晶半導体であることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記コントロールゲートは、半導体基板上に形成されたＮ型不純物拡散層からなる電子注入層とを備えることを特徴とする請求項１から請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート電極が接続されたワードラインと前記コントロールゲートとは複数のメモリセル上に平行に配線されていることを特徴とする請求項１から請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記チャネルを挟み込むようにして前記半導体層に形成されたソース／ドレイン層と、
前記ゲート電極が接続されたワードラインと直交するように配線され、前記ソース／ドレイン層に接続されたビットラインをさらに備えることを特徴とする請求項１から請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記フローティングゲートに記憶された情報の読み出し時の駆動電圧は１．５Ｖ以下であることを特徴とする請求項１から請求項６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上に、コントロールゲートとなるＮ型不純物導入層を形成する工程と、
前記Ｎ型不純物導入層上に、電子加速層となるＰ型不純物導入層を形成する工程と、
前記Ｐ型不純物導入層上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、  
前記第１半導体層、第２半導体層、Ｐ型不純物導入層およびＮ型不純物導入層を貫通して前記半導体基板を露出させる溝である第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる溝であって、前記溝の延在する方向は前記第１露出部の延在する方向と直交している第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内の上下面に形成された表面絶縁膜を形成する工程と、
前記表面絶縁膜にて上下を挟み込まれるようにして前記空洞部内に埋め込まれた、フローティングゲートとなる埋め込み導電層を形成する工程と、
前記第２半導体層上に配置されたゲート電極を形成する工程と、
前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体層のチャネル領域上に配置されたゲート電極と、
前記半導体層の裏面側に第１絶縁層を介して配置されたトラップ膜と、
前記トラップ膜の裏面側に第２絶縁層を介して配置された電子加速層と、
前記電子加速層の裏面側に配置されたコントロールゲートとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記コントロールゲートは単結晶半導体であることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記コントロールゲートは、半導体基板上に形成されたＮ型不純物拡散層からなる電子注入層とを備えることを特徴とする請求項９または請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート電極が接続されたワードラインと前記コントロールゲートとは複数のメモリセル上に平行に配線されていることを特徴とする請求項９から請求項１１のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１３】
前記チャネルを挟み込むようにして前記半導体層に形成されたソース／ドレイン層と、
前記ゲート電極が接続されたワードラインと直交するように配線され、前記ソース／ドレイン層に接続されたビットラインをさらに備えることを特徴とする請求項９から請求項１２のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１４】
前記トラップ膜に記憶された情報の読み出し時の駆動電圧は１．５Ｖ以下であることを特徴とする請求項９から請求項１３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１５】
半導体基板上に、コントロールゲートとなるＮ型不純物導入層を形成する工程と、
前記Ｎ型不純物導入層上に、電子加速層となるＰ型不純物導入層を形成する工程と、
前記Ｐ型不純物導入層上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層、第２半導体層、Ｐ型不純物導入層およびＮ型不純物導入層を貫通して前記半導体基板を露出させる溝である第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる溝であって、前記溝の延在する方向は前記第１露出部の延在する方向と直交している第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内の上下面に形成された表面絶縁膜を形成する工程と、
前記表面絶縁膜にて上下を挟み込まれるようにして前記空洞部内に埋め込まれた、電子を蓄積するトラップ膜を形成する工程と、
前記第２半導体層上に配置されたゲート電極を形成する工程と、
前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタの裏面側にフローティングゲートが形成された不揮発性半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置では、電気的に書き込み／消去を行えるようにするために、チャネル領域上にフローティングゲートを介してコントロールゲートが形成されたものがある。そして、この不揮発性半導体記憶装置の書き込みでは、コントロールゲートに高電圧を印加しトンネル効果を利用してフローティングゲートに電子が注入される。また、この不揮発性半導体記憶装置の消去では、基板側に高電圧を印加しフローティングゲートに蓄積された電荷がトンネル効果を利用して基板側に引き抜かれる。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の不揮発性半導体記憶装置では、絶縁膜で囲まれたフローティングゲートがチャネル領域上に形成されるため、コントロールゲート電極とチャネル領域との間のゲート絶縁膜を薄膜化することが困難である。このため、不揮発性半導体記憶装置の読み出し時のしきい値が大きくなり、駆動能力が小さくなることから、低電圧での高速読み出しに対応することができないという問題があった。また、センスアンプの駆動電圧も高くなり、不揮発性半導体記憶装置が組み込まれた集積回路の駆動電圧の低電圧化の妨げになるという問題があった。
【０００５】
一方、完全空乏型ＳＯＩトランジスタを用いたロジック回路では低電圧化が進み、０．５Ｖ以下の駆動電圧で動作する回路も作製され、低パワーのＬＳＩの実現も可能となっている。
そこで、本発明の目的は、読み出し時のしきい値及び駆動電圧の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置によれば、半導体層のチャネル領域上に配置されたゲート電極と、前記半導体層の裏面側に第１絶縁層を介して配置されたフローティングゲートとを備えることを特徴とする。
これにより、フローティングゲートに蓄積された電荷によってチャネル領域の裏面側からしきい値を変化させることが可能となるとともに、チャネル領域がオン／オフする時のゲート電極の電位の変化に基づいて情報を読み出すことができる。このため、ゲート電極が形成されたチャネル領域上にフローティングゲートを配置する必要がなくなり、ゲート電極下に形成されるチャネル領域上のゲート絶縁膜を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。また、センスアンプの駆動電圧も低くすることが可能となり、不揮発性半導体記憶装置が組み込まれた集積回路の駆動電圧の低電圧化を促進することができる。
【０００７】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記半導体層は単結晶半導体であり、前記フローティングゲートは単結晶半導体または多結晶半導体であることを特徴とする。
これにより、半導体層を積層させることで、チャネル領域下にフローティングゲートを配置することができ、フローティングゲートを安定して形成することができる。
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記フローティングゲート下に第２絶縁層を介して配置されたコントロールゲートをさらに備えることを特徴とする。
【０００８】
これにより、コントロールゲートに印加される電位を制御することで、トンネル効果またはホットキャリアを利用してフローティングゲートに電荷を注入したり、フローティングゲートから電荷を引き抜いたりすることが可能となるとともに、コントロールゲートをチャネル領域上に配置する必要がなくなり、書き込みおよび消去時にゲート絶縁膜に高電圧が印加されることを防止することができる。このため、ゲート絶縁膜を薄膜化することが可能となり、読み出し時のしきい値及び駆動電圧の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能となる。
【０００９】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記コントロールゲートは単結晶半導体であることを特徴とする。
これにより、半導体層を積層させることで、チャネル領域下にフローティングゲートを介してコントロールゲートを配置することができ、コントロールゲートを安定して形成することができる。
【００１０】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記コントロールゲートは、半導体基板上に形成されたＮ型不純物拡散層からなる電子注入層とを備えることを特徴とする。
これにより、製造工程の煩雑化を抑制しつつ、チャネル領域下にコントロールゲートを配置することが可能となるとともに、ホットキャリアを利用してフローティングゲートに電荷を注入することができ、読み出し時のしきい値と駆動電圧の低電圧化を可能としつつ、電気的に書き込みを行うことが可能となる。
【００１１】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記ゲート電極が接続されたワードラインと前記コントロールゲートとは複数のメモリセル上に平行に配線されていることを特徴とする。
これにより、メモリセルがマトリックスアレイ状に配置されている場合においても、ワードラインおよびコントロールゲートの選択を行うことで同一ライン上のメモリセルの選択を行うことが可能となり、選択されたメモリセルに対して読み出し／書き込み／消去を行うことが可能となる。
【００１２】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記チャネルを挟み込むようにして前記半導体層に形成されたソース／ドレイン層と、前記ゲート電極が接続されたワードラインと直交するように配線され、前記ソース／ドレイン層に接続されたビットラインをさらに備えることを特徴とする。
これにより、メモリセルがマトリックスアレイ状に配置されている場合においても、ワードラインおよびコントロールゲートにて行方向の選択を行うとともに、ビットラインにて列方向の選択を行うことで、特定のメモリセルの選択を行うことが可能となり、特定の選択されたメモリセルに対してのみ読み出し／書き込み／消去を行うことが可能となる。
【００１３】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記フローティングゲートに記憶された情報の読み出し時の駆動電圧は１．５Ｖ以下であることを特徴とする。
ここで、完全空乏型ＳＯＩトランジスタのチャネル領域下にフローティングゲートを配置することにより、フローティングゲートに注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．５Ｖ程度で飽和させることが可能となる。このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。
【００１４】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、半導体基板上にＮ型不純物導入層を形成する工程と、前記Ｎ型不純物導入層上にＰ型不純物導入層を形成する工程と、前記Ｐ型不純物導入層上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層、第２半導体層、Ｐ型不純物導入層およびＮ型不純物導入層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内の上下面に形成された表面絶縁膜を形成する工程と、前記表面絶縁膜にて上下を挟み込まれるようにして前記空洞部内に埋め込まれた埋め込み導電層を形成する工程と、前記第２半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１６】
また、表面絶縁膜にて上下を挟み込まれるようにして埋め込まれた埋め込み導電層を第２半導体層下の空洞部内に形成することにより、第２半導体層に形成されるチャネル領域下にフローティングゲートを配置することができる。さらに、半導体基板上にＮ型不純物導入層を形成することにより、フローティングゲート下にコントロールゲートを配置することが可能となる。
【００１７】
この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ゲート電極が形成されたチャネル領域上にフローティングゲートを配置することなく、フローティングゲートに蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極の電位を変化させることが可能となることから、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００１８】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、半導体基板上にＮ型不純物導入層を形成する工程と、前記Ｎ型不純物導入層上にＰ型不純物導入層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を前記Ｐ型不純物導入層上に複数層形成する工程と、前記第１半導体層、第２半導体層、Ｐ型不純物導入層およびＮ型不純物導入層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、上から２層目の第２半導体層に不純物のイオン注入を行うことにより、上から２層目の第２半導体層に不純物を導入する工程と、最上層の第２半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程とを備えることを特徴とする。
【００１９】
これにより、ＳＯＩ基板を用いることなく、上から２層目の第２半導体層をフローティングゲートとして機能させることが可能となるとともに、ＳＯＩトランジスタを最上層の第２半導体層に形成することができ、ＳＯＩトランジスタが形成された第２半導体層の裏面にフローティングゲートを配置することが可能となる。また、半導体基板上にＮ型不純物導入層を形成することにより、フローティングゲート下にコントロールゲートを配置することが可能となる。このため、ゲート電極が形成されたチャネル領域上にフローティングゲートを配置することなく、フローティングゲートに蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極の電位を変化させることが可能となることから、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００２０】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１半導体層および第３半導体層と同一の組成を持つ第５半導体層を前記第４半導体層上に成膜する工程と、前記第２半導体層および第４半導体層と同一の組成を持つ第６半導体層を前記第５半導体層上に成膜する工程と、前記第１から第６半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記半導体基板上で前記第２、第４および第６半導体層を支持する支持体を前記第１露出部に形成する工程と、前記支持体が形成された前記第１、第３および第５半導体層の少なくとも一部を前記第２、第４および第６半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１、第３および第５半導体層を選択的にエッチングすることにより、前記第１、第３および第５半導体層がそれぞれ除去された第１、第２および第３空洞部を形成する工程と、前記第１、第２および第３空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、前記第６半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第６半導体層に形成する工程とを備えることを特徴とする。
【００２１】
これにより、ＳＯＩ基板を用いることなく、コントロールゲート、フローティングゲートおよびＳＯＩトランジスタを第２、第４および第６半導体層にそれぞれ形成することが可能となる。このため、ゲート電極が形成されたチャネル領域上にフローティングゲートを配置することなく、フローティングゲートに蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極の電位を変化させることが可能となることから、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００２２】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、半導体層のチャネル領域上に配置されたゲート電極と、前記半導体層の裏面側に第１絶縁層を介して配置されたトラップ膜とを備えることを特徴とする。
これにより、トラップ膜に蓄積された電荷によってチャネル領域の裏面側からしきい値を変化させることが可能となるとともに、チャネル領域がオン／オフする時のゲート電極の電位の変化に基づいて情報を読み出すことができる。このため、ゲート電極が形成されたチャネル領域上にトラップ膜を配置する必要がなくなり、ゲート電極下に形成されるチャネル領域上のゲート絶縁膜を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値及び駆動電圧を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。また、センスアンプの駆動電圧も低くすることが可能となり、不揮発性半導体記憶装置が組み込まれた集積回路の駆動電圧の低電圧化を促進することができる。
【００２３】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記トラップ膜下に第２絶縁層を介して配置されたコントロールゲートをさらに備えることを特徴とする。
これにより、コントロールゲートに印加される電位を制御することで、トンネル効果またはホットキャリアを利用してトラップ膜に電荷を注入したり、トラップ膜から電荷を引き抜いたりすることが可能となるとともに、コントロールゲートをチャネル領域上に配置する必要がなくなり、書き込みおよび消去時にゲート絶縁膜に高電圧が印加されることを防止することができる。このため、ゲート絶縁膜を薄膜化することが可能となり、読み出し時のしきい値及び駆動電圧の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能となる。
【００２４】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記コントロールゲートは単結晶半導体であることを特徴とする。
これにより、半導体層を積層させることで、チャネル領域下にトラップ膜を介してコントロールゲートを配置することができ、コントロールゲートを安定して形成することができる。
【００２５】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記コントロールゲートは、半導体基板上に形成されたＮ型不純物拡散層からなる電子注入層とを備えることを特徴とする。
これにより、製造工程の煩雑化を抑制しつつ、チャネル領域下にコントロールゲートを配置することが可能となるとともに、ホットキャリアを利用してトラップ膜に電荷を注入することができ、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みを行うことが可能となる。
【００２６】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記ゲート電極が接続されたワードラインと前記コントロールゲートとは複数のメモリセル上に平行に配線されていることを特徴とする。
これにより、メモリセルがマトリックスアレイ状に配置されている場合においても、ワードラインおよびコントロールゲートの選択を行うことで同一ライン上のメモリセルの選択を行うことが可能となり、選択されたメモリセルに対して読み出し／書き込み／消去を行うことが可能となる。
【００２７】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記チャネルを挟み込むようにして前記半導体層に形成されたソース／ドレイン層と、前記ゲート電極が接続されたワードラインと直交するように配線され、前記ソース／ドレイン層に接続されたビットラインをさらに備えることを特徴とする。
これにより、メモリセルがマトリックスアレイ状に配置されている場合においても、ワードラインおよびコントロールゲートにて行方向の選択を行うとともに、ビットラインにて列方向の選択を行うことで、特定のメモリセルの選択を行うことが可能となり、特定の選択されたメモリセルに対してのみ読み出し／書き込み／消去を行うことが可能となる。
【００２８】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記トラップ膜に記憶された情報の読み出し時の駆動電圧は１．５Ｖ以下であることを特徴とする。
これにより、完全空乏型ＳＯＩトランジスタのチャネル領域下にトラップ膜を配置するこ
とで、トラップ膜に注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．５Ｖ程度で飽和させることが可能となる。このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。
【００２９】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、半導体基板上にＮ型不純物導入層を形成する工程と、前記Ｎ型不純物導入層上にＰ型不純物導入層を形成する工程と、前記Ｐ型不純物導入層上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層、第２半導体層、Ｐ型不純物導入層およびＮ型不純物導入層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内の上下面に形成された表面絶縁膜を形成する工程と、前記表面絶縁膜にて上下を挟み込まれるようにして前記空洞部内に埋め込まれたトラップ膜を形成する工程と、前記第２半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００３０】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。このため、第２半導体層の欠陥の発生を回避しつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００３１】
また、表面絶縁膜にて上下を挟み込まれるようにして埋め込まれたトラップ膜を第２半導体層下の空洞部内に形成することにより、第２半導体層に形成されるチャネル領域下にトラップ膜を配置することができる。さらに、半導体基板上にＮ型不純物導入層を形成することにより、トラップ膜下にコントロールゲートを配置することが可能となる。
この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ゲート電極が形成されたチャネル領域上にトラップ膜を配置することなく、トラップ膜に蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極の電位を変化させることが可能となることから、読み出し時のしきい値と駆動電圧の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００３２】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１露出部に形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第１および第２空洞部内の上下面にそれぞれ形成された表面絶縁膜を形成する工程と、前記表面絶縁膜を介して前記第１および第２空洞部にそれぞれ埋め込まれたトラップ膜を形成する工程と、前記第４半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４半導体層に形成する工程とを備えることを特徴とする。
【００３３】
これにより、ＳＯＩ基板を用いることなく、コントロールゲートおよびＳＯＩトランジスタを第２および第４半導体層にそれぞれ形成することが可能となる。このため、ゲート電極が形成されたチャネル領域上にトラップ膜を配置することなく、トラップ膜に蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極の電位を変化させることが可能となることから、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）は、本発明の第１実施例に係る不揮発性半導体記憶装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ０−Ａ０´線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ０−Ｂ０´線で切断した断面図である。
【００３５】
図１において、半導体基板１上には電子注入層２および電子加速層３が順次形成されている。そして、電子加速層３上には絶縁層４を介してフローティングゲート５が形成され、フローティングゲート５上には絶縁層６を介して半導体層７が形成されている。そして、半導体層７上には、ゲート絶縁膜８を介してゲート電極９が形成され、ゲート電極９の側壁にはサイドウォール１０が形成されている。そして、半導体層７には、ゲート電極９を挟み込むように配置されたソース層１１ａおよびドレイン層１１ｂがＬＤＤ層１０ａ、１０ｂをそれぞれ介して形成されている。
【００３６】
そして、電子注入層２、電子加速層３、フローティングゲート５および半導体層７はゲート電極９の配線方向に沿って素子分離絶縁膜１２ａにて分離され、フローティングゲート５および半導体層７はゲート電極９の配線方向と直交する方向に沿って素子分離絶縁膜１２ｂにて分離されている。ここで、電子注入層２および電子加速層３とゲート電極とは、複数のメモリセルに渡って平行に配置することができる。
【００３７】
なお、半導体基板１、電子注入層２、電子加速層３および半導体層７としては単結晶半導体を用いることができ、フローティングゲート５としては単結晶半導体または多結晶半導体を用いることができる。また、半導体基板１、電子注入層２、電子加速層３および半導体層７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、フローティングゲート５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体の他、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなどの金属あるいはシリサイドなどの合金を用いるようにしてもよい。また、電子注入層２は高濃度Ｎ型不純物拡散層にて構成することができ、電子加速層３は低濃度Ｐ型不純物拡散層にて構成することができる。
【００３８】
そして、書き込みを行う場合、ゲート電極９に印加される電圧ＶG、ソース層１１ａに
印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも高電圧ＶPに
設定するとともに、電子注入層２に印加される電圧ＶCを０Ｖに設定する。なお、書き込
み時の高電圧ＶPとしては、例えば、５〜２０Ｖ程度の範囲内に設定することができる。
すると、電子注入層２とフローティングゲート５との間には電子注入層２からフローティングゲート５の方向に高電界がかかり、電子注入層２から放出された電子が電子加速層３にて加速され、絶縁層４を介してフローティングゲート５に電子が注入される。そして、フローティングゲート５に電子が注入されると、フローティングゲート５は周囲が絶縁層にて覆われているので、フローティングゲート５に電子が保持され、ゲート電極９下の半導体層７に形成されるチャネル領域のしきい値が正の方向に変化する。
【００３９】
また、消去を行う場合、ゲート電極９に印加される電圧ＶG、ソース層１１ａに印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも０Ｖに設定するとともに、電子注入層２に印加される電圧ＶCを高電圧ＶEに設定する。なお、消去時の高電圧ＶEとしては、例えば、５〜２０Ｖ程度の範囲内に設定することができる。
すると、電子注入層２とフローティングゲート５との間にはフローティングゲート５から電子注入層２の方向に高電界がかかり、フローティングゲート５に蓄積されている電子が電子加速層３を介して電子注入層２に引き抜かれる。そして、フローティングゲート５から電子が引き抜かれると、ゲート電極９下の半導体層７に形成されるチャネル領域のしきい値が負の方向に変化する。
【００４０】
ここで、図１の不揮発性半導体記憶装置に情報を記憶させる場合、例えば、読み出し時のしきい値が０．２Ｖ以上にあるときに論理値“０”に対応させ、読み出し時のしきい値が−１．２Ｖ以下のときに論理値“１”に対応させることができる。
また、読み出しを行う場合、ゲート電極９に印加される電圧ＶGを０Ｖ、ソース層１１
ａに印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも１Ｖ以下に設定するとともに、電子注入層２に印加される電圧ＶCを０Ｖに設定する。
【００４１】
すると、不揮発性半導体記憶装置に論理値“０”が記憶されている場合には、読み出し時のしきい値が０．２Ｖ以上にあるため、ゲート電極９下のチャネル領域はオフとなり、ソース層１１ａとドレイン層１１ｂとの間が非導通となる。一方、不揮発性半導体記憶装置に論理値“１”が記憶されている場合には、読み出し時のしきい値が−１．２Ｖ以下であるため、ゲート電極９下のチャネル領域はオンとなり、ソース層１１ａとドレイン層１１ｂとの間が導通となる。
【００４２】
これにより、フローティングゲート５に蓄積された電荷によってチャネル領域の裏面側からしきい値を変化させることが可能となるとともに、チャネル領域がオン／オフする時のゲート電極９の電位（しきい値）の変化に基づいて情報を読み出すことができる。このため、ゲート電極９が形成されたチャネル領域上にフローティングゲート５を配置する必要がなくなり、ゲート電極９下に形成されるチャネル領域上のゲート絶縁膜８を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。また、センスアンプの駆動電圧も低くすることが可能となり、不揮発性半導体記憶装置が組み込まれた集積回路の駆動電圧の低電圧化を促進することができる。
【００４３】
また、電子注入層２に印加される電位を制御することで、トンネル効果またはホットキャリアを利用してフローティングゲート５に電荷を注入したり、フローティングゲート５から電荷を引き抜いたりすることが可能となるとともに、電子注入層２をチャネル領域上に配置する必要がなくなり、書き込みおよび消去時にゲート絶縁膜８に高電圧が印加されることを防止することができる。このため、ゲート絶縁膜８を薄膜化することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能となる。
【００４４】
なお、ゲート電極９下の半導体層７に形成されるチャネル領域下にフローティングゲート５を配置することにより、フローティングゲート５に注入される電荷量を増大させた場合においても、読み出し時のしきい値が飽和し、ほとんど変化しないようにすることができる。例えば、ゲート電極９がＮ型多結晶シリコンで構成され、ゲート長が０．２μｍ、
ゲート絶縁膜８のＳｉＯ2換算の膜厚が６ｎｍ、半導体層７の膜厚が３０ｎｍ、不純物濃
度が１×１０17ｃｍ-3、絶縁層６のＳｉＯ2換算の膜厚が２０ｎｍであるとすると、フロ
ーティングゲート５に注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．５Ｖ程度以下で飽和させることが可能となる。このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。
【００４５】
一方、フローティングゲート５に蓄積される電荷量が同じでも、ゲート電極９におけるしきい値の変動は、ゲート電極９のゲート長、ゲート絶縁膜８の膜厚、半導体層７の膜厚、絶縁層６の膜厚に依存する。すなわち、ゲート電極９のゲート長が長い程、ゲート絶縁膜８の膜厚が厚い程、半導体層７の膜厚が薄い程、絶縁層６の膜厚が薄い程、フローティングゲート５に電荷が蓄積されたときのしきい値の変動量は大きくなる傾向にある。
【００４６】
しかしながら、ゲート電極９がＮ型多結晶シリコンで構成され、ゲート長が０．２μｍ程度、ゲート絶縁膜８のＳｉＯ2換算の膜厚が１ｎｍ程度、半導体層７の膜厚が５ｎｍ程度、絶縁層６のＳｉＯ2換算の膜厚が１０ｎｍ程度のデバイスにおいても、半導体層７のボディ領域の不純物濃度が１×１０17ｃｍ-3であれば、フローティングゲート５に電荷が蓄積されていない場合、ゲート電極９に印加される電圧ＶGが０Ｖでも、ソース・ドレイン間電圧が１Ｖあれば、ドレイン電流Ｉｄが１×１０-4Ａ／ｕｍ程度流れるが、フローティングゲート５に電荷が蓄積されると、ゲート電極９に印加される電圧ＶGが０Ｖの場合、ソース・ドレイン間電圧が１Ｖの時、ドレイン電流Ｉｄが１×１０-12Ａ／ｕｍ程度となり、オフ時のリーク電流が８桁程度減少する。
【００４７】
この場合でも、フローティングゲート５に注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．２から０．４程度で飽和させることが可能となる。このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。上記では、ゲート長が０．２ｕｍの例を示したが、更に短いゲート長でも同様なことが言える。
【００４８】
ゲート電極９がＮ型多結晶シリコンで構成され、ゲート長が３０ｎｍと短くなった場合でも、ゲート絶縁膜８のＳｉＯ2換算の膜厚が１ｎｍ程度、半導体層７の膜厚が５ｎｍ程度、絶縁層６のＳｉＯ2換算の膜厚が１０ｎｍ程度のデバイスにおいて、半導体層７のボディ領域の不純物濃度が１×１０17ｃｍ-3であれば、フローティングゲート５に電荷が蓄積されていない場合、ゲート電極９に印加される電圧ＶGが０Ｖでも、ソース・ドレイン間電圧が１Ｖあれば、ドレイン電流Ｉｄが１×１０-4Ａ／ｕｍ強流れるが、フローティングゲート５に電荷が蓄積されると、ゲート電極９に印加される電圧ＶGが０Ｖの場合、ソース・ドレイン間電圧が１Ｖの時、ドレイン電流Ｉｄが１×１０-11Ａ／ｕｍ程度となり、オフ時のリーク電流が７桁程度減少する。
【００４９】
図２は、本発明の第２実施例に係る不揮発性半導体記憶装置のレイアウト構成例を示す平面図である。
図２において、メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎがマトリクスアレイ状に配置されている。なお、各メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎとしては、図１の構成を用いることができる。そして、各メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎには、フローティングゲートＰ１１〜Ｐ１ｎ、・・・、Ｐｍ１〜Ｐｍｎがそれぞれ設けられ、フローティングゲートＰ１１〜Ｐ１ｎ、・・・、Ｐｍ１〜Ｐｍｎ上には半導体層Ｌ１１〜Ｌ１ｎ、・・・、Ｌｍ１〜Ｌｍｎがそれぞれ配置されている。そして、半導体層Ｌ１１、Ｌ１２、・・・、Ｌ１ｎ上に渡ってワードラインＷ１が配置され、半導体層Ｌ２１、Ｌ２２、・・・、Ｌ２ｎ上に渡ってワードラインＷ２が配置され、半導体層Ｌｍ１、Ｌｍ２、・・・、Ｌｍｎ上に渡ってワードラインＷｍが配置されている。
【００５０】
そして、半導体層Ｌ１１〜Ｌｍ１の間は配線層Ｈ０１〜Ｈｍ１をそれぞれ介して接続されることでビットラインＢＬ１が構成され、半導体層Ｌ１２〜Ｌｍ２の間は配線層Ｈ０２〜Ｈｍ２をそれぞれ介して接続されることでビットラインＢＬ２が構成され、半導体層Ｌ１ｎ〜Ｌｍｎの間は配線層Ｈ０ｎ〜Ｈｍｎをそれぞれ介して接続されることでビットラインＢＬｎが構成されている。
【００５１】
また、フローティングゲートＰ１１〜Ｐｍ１の間はフィールドプレートＤ０１〜Ｄｍ１をそれぞれ介して接続されることでコントロールゲートＣＧ１が構成され、フローティングゲートＰ１２〜Ｐｍ２の間はフィールドプレートＤ０２〜Ｄｍ２をそれぞれ介して接続されることでコントロールゲートＣＧ２が構成され、フローティングゲートＰ１ｎ〜Ｐｍｎの間はフィールドプレートＤ０ｎ〜Ｄｍｎをそれぞれ介して接続されることでコントロールゲートＣＧｎが構成されている。
【００５２】
また、フローティングゲートＰ１１、Ｐ１２、・・・、Ｐ１ｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧ１（以下、コントロールゲートＣＧ１と称す）が配置され、フローティングゲートＰ２１、Ｐ２２、・・・、Ｐ２ｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧ２（以下、コントロールゲートＣＧ２と称す）が配置され、フローティングゲートＰｍ１、Ｐｍ２、・・・、Ｐｍｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧｍ（以下、コントロールゲートＣＧｍと称す）が配置されている。
【００５３】
図３は、図２の不揮発性半導体記憶装置の回路構成を示す図である。
図３において、ビットラインＢＬ１上にはメモリセルＭ１１〜Ｍｍ１が接続され、メモリセルＭ１１〜Ｍｍ１の前段および後段には選択用トランジスタＳ１１、Ｓ２１がそれぞれ接続されている。また、ビットラインＢＬ２上にはメモリセルＭ１２〜Ｍｍ２が接続され、メモリセルＭ１２〜Ｍｍ２の前段および後段には選択用トランジスタＳ１２、Ｓ２２がそれぞれ接続されている。また、ビットラインＢＬｎ上にはメモリセルＭ１ｎ〜Ｍｍｎが接続され、メモリセルＭ１ｎ〜Ｍｍｎの前段および後段には選択用トランジスタＳ１ｎ、Ｓ２ｎがそれぞれ接続されている。そして、選択用トランジスタＳ２１〜Ｓ２ｎのソースはソースラインＳＬに共通に接続されている。ここで、選択用トランジスタＳ１１〜Ｓ１ｎには選択用ゲートＳＧ１が共通に配置され、選択用トランジスタＳ２１〜Ｓ２ｎには選択用ゲートＳＧ２が共通に配置されている。また、メモリセルＭ１１〜Ｍ１ｎには、ワードラインＷ１およびコントロールゲートＣＧ１が共通に配置され、メモリセルＭ２１〜Ｍ２ｎには、ワードラインＷ２およびコントロールゲートＣＧ２が共通に配置され、メモリセルＭｍ１〜Ｍｍｎには、ワードラインＷｍおよびコントロールゲートＣＧｍが共通に配置されている。
【００５４】
そして、例えば、選択されたメモリセルＭ１１〜Ｍｍｎの書き込みを行う場合、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜ＷｍおよびビットラインＢＬ１〜ＢＬｎに高電圧ＶPを印加するとともに、コントロールゲートＣＧ１〜ＣＧｍに
０Ｖを印加する。一方、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍ、ビットラインＢＬ１〜ＢＬｎおよびコントロールゲートＣＧ１〜ＣＧｍに１／２ＶPを印加する。
【００５５】
すると、選択されたメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍとフローティングゲートＰ１１〜Ｐｍｎとの間にはコントロールゲートＣＧ１〜ＣＧｍからフローティングゲートＰ１１〜Ｐｍｎの方向に高電界がかかり、選択されたメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍから放出された電子が絶縁層４を介してフローティングゲートＰ１１〜Ｐｍｎに電子が注入される。そして、選択されたメモリセルＭ１１〜ＭｍｎのフローティングゲートＰ１１〜Ｐｍｎに電子が注入されると、フローティングゲートＰ１１〜Ｐｍｎに電子が保持され、ワードラインＷ１〜Ｗｍ下の半導体層７に形成されるチャネル領域のしきい値を飽和しきい値（例えば０．２Ｖ）に設定し、選択されたメモリセルＭ１１〜Ｍｍｎに論理値“０”を記憶させることができる。
【００５６】
一方、非選択のメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍとフローティングゲートＰ１１〜Ｐｍｎとの間には大きな電界がかからないため、非選択のメモリセルＭ１１〜ＭｍｎのフローティングゲートＰ１１〜Ｐｍｎには電子が注入されることはなく、非選択のメモリセルＭ１１〜ＭｍｎのフローティングゲートＰ１１〜Ｐｍｎに蓄積されている電荷量に変化はない。
【００５７】
なお、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに印加される電圧は、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたビットラインＢＬ１〜ＢＬｎとの間の耐圧によって設定することができ、例えば、１／２ＶP〜４／５ＶPの間で調整することができる。また、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに印加される電圧は、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたビットラインＢＬ１〜ＢＬｎとの間の耐圧によって設定することができ、例えば、１／２ＶP〜ＶPの間で調整することができる。
【００５８】
また、消去を行う場合、全てのメモリセルＭ１１〜ＭｍｎのワードラインＷ１〜ＷｍおよびビットラインＢＬ１〜ＢＬｎに０Ｖを印加するとともに、コントロールゲートＣＧ１〜ＣＧｍに高電圧ＶEを印加する。
すると、全てのメモリセルＭ１１〜ＭｍｎコントロールゲートＣＧ１〜ＣＧｍとフローティングゲートＰ１１〜Ｐｍｎとの間にはフローティングゲートＰ１１〜ＰｍｎからコントロールゲートＣＧ１〜ＣＧｍの方向に高電界がかかり、フローティングゲートＰ１１〜Ｐｍｎに蓄積されている電子がコントロールゲートＣＧ１〜ＣＧｍに引き抜かれる。そして、フローティングゲートＰ１１〜Ｐｍｎから電子が引き抜かれると、全てのメモリセルＭ１１〜ＭｍｎのワードラインＷ１〜Ｗｍ下の半導体層７に形成されるチャネル領域のしきい値を−１．２Ｖ以下に設定し、論理値“１”を記憶させることができる。
【００５９】
また、選択されたメモリセルＭ１１〜Ｍｍｎからの読み出しを行う場合、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに０Ｖ、コントロールゲートＣＧ１〜ＣＧｍに０Ｖの電圧を印加するとともに、ビットラインＢＬ１〜ＢＬｎに１Ｖの電圧を印加する。一方、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに論理値“０”時のしきい値より高い１．５Ｖの電圧を印加するとともに、コントロールゲートＣＧ１〜ＣＧｍおよびビットラインＢＬ１〜ＢＬｎに０Ｖの電圧を印加する。
【００６０】
すると、選択されたメモリセルＭ１１〜Ｍｍｎに論理値“０”が記憶されている場合には、読み出し時のしきい値が０．２にあるため、ワードラインＷ１〜Ｗｍ下のチャネル領域はオフとなり、選択されたメモリセルＭ１１〜Ｍｍｎが非導通となる。そして、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍには１．５Ｖの電圧が印加されるため、非選択のメモリセルＭ１１〜Ｍｍｎに記憶されている値に関わらず、非選択のメモリセルＭ１１〜Ｍｍｎのチャネル領域はオンとなる。この結果、選択されたメモリセルＭ１１〜Ｍｍｎの非導通状態をビットラインＢＬ１〜ＢＬｎを介して読み出すことができる。
【００６１】
一方、不揮発性半導体記憶装置に論理値“１”が記憶されている場合には、読み出し時のしきい値が−１．２Ｖ以下であるため、ワードラインＷ１〜Ｗｍ下のチャネル領域はオンとなり、選択されたメモリセルＭ１１〜Ｍｍｎが導通となる。そして、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍには１．５Ｖの電圧が印加されるため、非選択のメモリセルＭ１１〜Ｍｍｎに記憶されている値に関わらず、非選択のメモリセルＭ１１〜Ｍｍｎのチャネル領域はオンとなる。この結果、選択されたメモリセルＭ１１〜Ｍｍｎの導通状態をビットラインＢＬ１〜ＢＬｎを介して読み出すことができる。
【００６２】
これにより、チャネル領域下にフローティングゲートＰ１１〜Ｐｍｎを配置することを可能としつつ、ＮＡＮＤ型フラッシュメモリを構成することが可能となり、選択されたメモリセルＭ１１〜ＭｍｎのビットラインＢＬ１〜ＢＬｎの電圧を１．０Ｖ、ワードラインＷ１〜Ｗｍの電圧を０Ｖに設定するとともに、非選択のメモリセルＭ１１〜ＭｍｎのビットラインＢＬ１〜ＢＬｎの電圧を０Ｖ、ワードラインＷ１〜Ｗｍの電圧を１．５Ｖに設定することにより、情報の読み出しが可能となり、不揮発性半導体記憶装置の読み出し時の駆動電圧を小さくすることができる。
【００６３】
図４（ａ）〜図１４（ａ）は、本発明の第３実施例に係る不揮発性半導体記憶装置の製造方法を示す平面図、図４（ｂ）〜図１４（ｂ）は、図４（ａ）〜図１４（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図４（ｃ）〜図１４（ｃ）は、図４（ａ）〜図１４（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
【００６４】
図４において、ＰやＡｓなどのＮ型不純物を半導体基板３１にイオン注入することにより、高濃度Ｎ型不純物拡散層からなる電子注入層５１を半導体基板３１に形成する。また、ＢやＢＦ2などのＰ型不純物を半導体基板３１にイオン注入することにより、低濃度Ｐ型不純物拡散層からなる電子加速層３３を電子注入層５１上に形成する。なお、電子注入層５１は、Ｎ型不純物がドーピングされた半導体層を半導体基板３１上にエピタキシャル成長することにより形成してもよい。また、電子加速層３３は、Ｐ型不純物がドーピングされた半導体層を電子注入層５１上にエピタキシャル成長することにより形成してもよい。
【００６５】
そして、半導体層５２、３５をエピタキシャル成長にて電子加速層３３上に順次積層する。ここで、半導体層５２は、半導体基板３１および半導体層３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、半導体層５２としてＳｉＧｅ、半導体層３５としてＳｉを用いることが好ましい。これにより、半導体層５２と半導体層３５との間の格子整合をとることを可能としつつ、半導体層５２と半導体層３５との間の選択比を確保することができる。また、半導体層５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００６６】
そして、半導体層３５の熱酸化あるいはＣＶＤ法により半導体層３５の表面に下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、電子加速層３３、電子注入層５１および半導体基板３１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成することが好ましい。また、溝３６の配置位置は、半導体層３３の素子分離領域の一部に対応させることができる。
【００６７】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２および電子加速層３３をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅が広く、電子注入層５１を露出する溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００６８】
次に、図６に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、半導体層３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５６の材質としてはシリコン酸化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、半導体層３５、５２をパターニングすることにより、電子加速層３３を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、溝３８の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００６９】
次に、図８に示すように、溝３８を介してエッチング液またはエッチングガスを半導体層５２に接触させることにより、半導体層５２をエッチング除去し、電子加速層３３と半導体層５２との間に空洞部５７を形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、半導体層５２が除去された場合においても、半導体層３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、半導体層３５下に配置された半導体層５２にエッチング液を接触させることが可能となる。このため、半導体層３５の結晶品質を損なうことなく、半導体層３５と電子加速層３３との間の絶縁を図ることが可能となる。
【００７０】
なお、半導体基板３１、半導体層３５がＳｉ、半導体層５２がＳｉＧｅの場合、半導体層５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および半導体層３５のオーバーエッチングを抑制しつつ、半導体層５２を除去することが可能となる。
【００７１】
次に、図９に示すように、半導体層３５と電子加速層３３の熱酸化を行うことにより、半導体基板３１と半導体層３３との間の空洞部５７内の上下面に表面酸化膜３４ｃ、３４ａをそれぞれ形成する。ここで、半導体層３５と電子加速層３３の熱酸化にて表面酸化膜３４ｃ、３４ａを形成する場合、溝３８内の半導体層３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【００７２】
そして、表面酸化膜３４ｃ、３４ａが形成された空洞部５７内にＡＬＤ，ＣＶＤなどの方法にて導電膜を埋め込むことにより、表面酸化膜３４ｃ、３４ａが形成された空洞部５７内に埋め込み導電層３４ｂを形成する。なお、埋め込み導電層３４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体の他、Ａｌ、Ｃｕ、Ｗ、Ａｇ，Ｐｔなどの金属あるいはシリサイドなどの合金を用いるようにしてもよい。
【００７３】
これにより、埋め込み導電層３４ｂをフローティングゲートとして機能させることができ、半導体層３５に形成されるチャネル領域下にフローティングゲートを配置することができる。さらに、半導体基板３１上に電子注入層５１を形成することにより、フローティングゲートに電荷を注入したり、フローティングゲートから電荷を引き抜くためのコントロールゲートとして電子注入層５１を機能させることができ、フローティングゲート下にコントロールゲートを配置することが可能となる。このため、半導体層３５に形成されるチャネル領域上にフローティングゲートを配置することなく、フローティングゲートに蓄積される電荷量を制御することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００７４】
なお、図９の方法では、半導体層３５と電子加速層３３の熱酸化を行うことにより、空洞部５７内の上下面にそれぞれ配置された表面酸化膜３２ｃ、３２ａを形成する方法について説明したが、ＡＬＤやＣＶＤ法にて空洞部５７内の上下面に絶縁膜を成膜させるようにしてもよい。なお、図９において、表面酸化膜３４ａ，３４ｃや導電層３４ｂは、溝３８の側壁や底面にも形成されるが、支持体５６をマスクにして、等方性エッチングおよび異方性エッチングを行い、溝３８内に形成された表面酸化膜３４ａ，３４ｃと導電層３４ｂを除去している。
【００７５】
次に、図１０に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５の材質としてはシリコン酸化膜を用いることができる。
次に、図１１に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、半導体層３５の表面を露出させる。
【００７６】
次に、図１２に示すように、半導体層３５の表面の熱酸化を行うことにより、半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された半導体層３５上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、半導体層３５上にゲート電極４２を形成する。
【００７７】
次に、図１３に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2な
どの不純物のイオン注入ＩＰを半導体層３５内に行うことにより、ゲート電極４２を挟み込むように配置されたソース層４３ａおよびドレイン層４３ｂを半導体層３５に形成する。
次に、図１４に示すように、ＣＶＤなどの方法により、ゲート電極４２上に層間絶縁層４４を堆積する。そして、層間絶縁層４４および支持体５６に埋め込まれ、電子注入層５１に接続されたコントロールゲートコンタクト電極４５ａを層間絶縁層４４上に形成するとともに、層間絶縁層４４に埋め込まれ、ソース層４３ａおよびドレイン層４３ｂにそれぞれ接続されたソースコンタクト電極４６ａおよびドレインコンタクト電極４６ｂを層間絶縁層４４上に形成する。
【００７８】
これにより、ＳＯＩ基板を用いることなく、半導体層３５上にＳＯＩトランジスタを形成することが可能となるとともに、半導体層３５に形成されるチャネル領域下にフローティングゲートを配置しつつ、フローティングゲートに蓄積される電荷量を電子注入層５１にて制御することが可能となる。このため、ゲート電極４２が形成されたチャネル領域上にフローティングゲートを配置する必要がなくなり、ゲート電極４２下に形成されるチャネル領域上のゲート絶縁膜４１を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。なお、上述した実施形態では、埋め込み導電層３４ｂを表面酸化膜３４ｃ、３４ａ間に埋め込むことにより、半導体層３５に形成されるチャネル領域下にフローティングゲートを配置する方法について説明したが、エッチングレートの異なる半導体層５２、３５の積層構造をもう１層分（５２´、３５´）追加することにより、半導体層３５´に形成されるチャネル領域下に、フローティングゲートを単結晶半導体層３５にて構成するようにしてもよい。
【００７９】
図１５（ａ）〜図２７（ａ）は、本発明の第４実施例に係る不揮発性半導体記憶装置の製造方法を示す平面図、図１５（ｂ）〜図２７（ｂ）は、図１５（ａ）〜図２７（ａ）のＡ２１−Ａ２１´〜Ａ３３−Ａ３３´線でそれぞれ切断した断面図、図１５（ｃ）〜図２７（ｃ）は、図１５（ａ）〜図２７（ａ）のＢ２１−Ｂ２１´〜Ｂ３３−Ｂ３３´線でそれぞれ切断した断面図である。
【００８０】
図１５において、半導体基板１３１上には、半導体層１５０、１３２、１５１、１３３、１５２、１３５がエピタキシャル成長にて順次積層されている。ここで、半導体層１５０、１５１、１５２は、半導体基板１３１および半導体層１３２、１３３、１３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板１３１がＳｉの場合、半導体層１５０、１５１、１５２としてＳｉＧｅ、半導体層１３２、１３３、１３５としてＳｉを用いることが好ましい。また、半導体層１３２の膜厚は半導体層１３３、１３５の膜厚よりも薄いことが好ましく、半導体層１５０、１５１の膜厚は半導体層１５２の膜厚よりも薄いことが好ましい。
【００８１】
そして、半導体層１３５の熱酸化あるいはＣＶＤ法により半導体層１３５の表面に下地酸化膜１５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１５３上の全面に酸化防止膜１５４を形成する。
次に、図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１、１３２、１５０をパターニングすることにより、半導体基板１３１を露出させる溝１３６を所定の方向に沿って形成する。
【００８２】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２をパターニングすることにより、溝１３６と重なるように配置された溝１３６よりも幅の広い溝１３７を形成する。
次に、図１７に示すように、ＣＶＤなどの方法により、溝１３６、１３７内に埋め込まれ、半導体層１３２、１３３、１３５を半導体基板１３１上で支持する支持体１５６を半導体基板１３１上の全面に形成する。
【００８３】
次に、図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１、１３２、１５０をパターニングすることにより、半導体基板１３１を露出させる溝１３８を溝１３６と直交する方向に沿って形成する。
次に、図１９に示すように、溝１３８を介してエッチング液またはエッチングガスを半導体層１５０、１５１、１５２に接触させることにより、半導体層１５０、１５１、１５２をエッチング除去し、半導体基板１３１と半導体層１３３との間には空洞部１５７ａを形成し、半導体層１３２、１３３間には空洞部１５７ｂを形成し、半導体層１３３、１３５間には空洞部１５７ｃを形成する。
【００８４】
次に、図２０に示すように、半導体基板１３１および半導体層１３２、１３３、１３５の熱酸化を行うことにより、半導体基板１３１と半導体層１３３との間に埋め込み絶縁層１３２を形成するとともに、半導体層１３３、１３５間の空洞部１５７ｃ内の上下面に表面酸化膜１３４ｃ、１３４ａをそれぞれ形成する。ここで、半導体基板１３１および半導体層１３２、１３３、１３５の熱酸化を行う場合、半導体層１３３、１３５間に空洞部１５７ｃを残したまま半導体層１３２が消失するまで半導体層１３２の熱酸化を行うことにより、空洞部１５７ｃ内の上下面に形成された表面酸化膜１３４ｃ、１３４ａを薄膜化しつつ、半導体基板１３１と半導体層１３３との間に埋め込まれた埋め込み絶縁層１３２を厚膜化することができる。なお、半導体基板１３１および半導体層１３２、１３３、１３５の熱酸化にて表面酸化膜１３４ｃ、１３４ａおよび埋め込み絶縁層１３２ａを形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板１３１および半導体層１３２、１３３、１３５の熱酸化にて表面酸化膜１３４ｃ、１３４ａおよび埋め込み絶縁層１３２ａを形成する場合、溝１３８内の半導体基板１３１および半導体層１３３、１３５が酸化され、溝１３８内の側壁に酸化膜１３９が形成される。
【００８５】
次に、図２１に示すように、表面酸化膜１３４ｃ、１３４ａが形成された空洞部１５７ｃ内にＡＬＤ、ＣＶＤなどの方法にて導電膜を埋め込むことにより、表面酸化膜１３４ｃ、１３４ａが形成された空洞部１５７ｃ内に埋め込み導電層１５８を形成する。
これにより、埋め込み導電層１５８をフローティングゲートとして機能させることができ、半導体層１３５に形成されるチャネル領域下にフローティングゲートを配置することができる。さらに、フローティングゲートに電荷を注入したり、フローティングゲートから電荷を引き抜くためのコントロールゲートとして半導体層１３３を機能させることができ、フローティングゲート下にコントロールゲートを配置することが可能となる。このため、半導体層１３５に形成されるチャネル領域上にフローティングゲートを配置することなく、フローティングゲートに蓄積される電荷量を制御することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【００８６】
次に、図２２に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングにて埋め込み導電層１５８をエッチングすることにより、表面酸化膜１３４ｃ、１３４ａ間に埋め込み導電層１５８を残したまま支持体１５６の表面および半導体層１３３、１３５の側壁の埋め込み導電層１５８を除去し、支持体１５６および酸化膜１３９を露出させる。あるいは、導電層１５８を酸化処理し、溝領域及び表面の導電層を絶縁酸化膜化しても良い。例えば、導電層１５８にシリコンを用いた場合には、酸化処理にて、溝領域と表面領域のシリコンは、シリコン酸化膜になる。
【００８７】
次に、図２３に示すように、ＣＶＤなどの方法により、溝１３８内が埋め込まれるようにして、支持体１５６上に埋め込み絶縁体１４５を堆積する。なお、埋め込み絶縁体１４５の材質としてはシリコン酸化膜を用いることができる。
次に、図２４に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体１４５および支持体１５６を薄膜化するとともに、酸化防止膜１５４および下地酸化膜１５３を除去することにより、半導体層１３５の表面を露出させる。そして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入を半導体層１３３内に行うことにより、半導体
層１３３内に不純物を導入する。
【００８８】
次に、図２５に示すように、半導体層１３５の表面の熱酸化を行うことにより、半導体層１３５の表面にゲート絶縁膜１４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４１が形成された半導体層１３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層１３５上にゲート電極１４２を形成する。
【００８９】
次に、図２６に示すように、ゲート電極１４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2
などの不純物のイオン注入ＩＰ２を半導体層１３５内に行うことにより、ゲート電極１４２を挟み込むように配置されたソース層１４３ａおよびドレイン層１４３ｂを半導体層１３５に形成する。
次に、図２７に示すように、ＣＶＤなどの方法により、ゲート電極１４２上に層間絶縁層１４４を堆積する。そして、層間絶縁層１４４および支持体１５６に埋め込まれ、半導体層１３３に接続されたコントロールゲートコンタクト電極１４５ａを層間絶縁層１４４上に形成するとともに、層間絶縁層１４４に埋め込まれ、ソース層１４３ａおよびドレイン層１４３ｂにそれぞれ接続されたソースコンタクト電極１４６ａおよびドレインコンタクト電極１４６ｂを層間絶縁層１４４上に形成する。
【００９０】
なお、上述した実施形態では、埋め込み導電層１５８を表面酸化膜１３４ｃ、１３４ａ間に埋め込むことにより、半導体層１３５に形成されるチャネル領域下にフローティングゲートを配置する方法について説明したが、エッチングレートの異なる半導体層１５０、１３２、１５１、１３３、１５２、１３５の積層構造をもう１層分追加することにより、フローティングゲートを単結晶半導体層にて構成するようにしてもよい。
【００９１】
（２）第２実施形態
図２８（ａ）は、本発明の第５実施例に係る不揮発性半導体記憶装置の概略構成を示す平面図、図２８（ｂ）は、図２９（ａ）のＡ２８−Ａ２８´線で切断した断面図、図２９（ｃ）は、図２８（ａ）のＢ２８−Ｂ２８´線で切断した断面図である。
【００９２】
図２８において、半導体基板１上には電子注入層２および電子加速層３が順次形成されている。そして、電子加速層３上には絶縁層４を介してトラップ膜２０５が形成され、トラップ膜２０５上には絶縁層６を介して半導体層７が形成されている。そして、半導体層７上には、ゲート絶縁膜８を介してゲート電極９が形成され、ゲート電極９の側壁にはサイドウォール１０が形成されている。そして、半導体層７には、ゲート電極９を挟み込むように配置されたソース層１１ａおよびドレイン層１１ｂがＬＤＤ層１０ａ、１０ｂをそれぞれ介して形成されている。
【００９３】
そして、電子注入層２、電子加速層３、トラップ膜２０５および半導体層７はゲート電極９の配線方向に沿って素子分離絶縁膜１２ａにて分離され、トラップ膜２０５および半導体層７はゲート電極９の配線方向と直交する方向に沿って素子分離絶縁膜１２ｂにて分離されている。ここで、電子注入層２および電子加速層３とゲート電極とは、複数のメモリセルに渡って平行に配置することができる。
【００９４】
なお、半導体基板１、電子注入層２、電子加速層３および半導体層７としては単結晶半導体を用いることができ、トラップ膜２０５としてはシリコン窒化膜またはシリコン酸窒化膜などを用いることができる。また、半導体基板１、電子注入層２、電子加速層３および半導体層７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、電子注入層２は高濃度Ｎ型不純物拡散層にて構成することができ、電子加速層３は低濃度Ｐ型不純物拡散層にて構成することができる。
【００９５】
そして、書き込みを行う場合、ゲート電極９に印加される電圧ＶG、ソース層１１ａに印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも高電圧ＶPに設定するとともに、電子注入層２に印加される電圧ＶCを０Ｖに設定する。なお、書き込み時の高電圧ＶPとしては、例えば、５〜２０Ｖ程度の範囲内に設定することができる。
すると、電子注入層２とトラップ膜２０５との間には電子注入層２からトラップ膜２０５の方向に高電界がかかり、電子注入層２から放出された電子が電子加速層３にて加速され、絶縁層４を介してトラップ膜２０５に電子が注入される。そして、トラップ膜２０５に電子が注入されると、トラップ膜２０５は周囲が絶縁層にて覆われているので、トラップ膜２０５に電子が保持され、ゲート電極９下の半導体層７に形成されるチャネル領域のしきい値が正の方向に変化する。
【００９６】
また、消去を行う場合、ゲート電極９に印加される電圧ＶG、ソース層１１ａに印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも０Ｖに設定するとともに、電子注入層２に印加される電圧ＶCを高電圧ＶEに設定する。なお、消去時の高電圧ＶEとしては、例えば、５〜２０Ｖ程度の範囲内に設定することができる。
すると、電子注入層２とトラップ膜２０５との間にはトラップ膜２０５から電子注入層２の方向に高電界がかかり、トラップ膜２０５に蓄積されている電子が電子加速層３を介して電子注入層２に引き抜かれる。そして、トラップ膜２０５から電子が引き抜かれると、ゲート電極９下の半導体層７に形成されるチャネル領域のしきい値が負の方向に変化する。
【００９７】
ここで、図２８の不揮発性半導体記憶装置に情報を記憶させる場合、例えば、読み出し時のしきい値が０．２Ｖ以上にあるときに論理値“０”に対応させ、読み出し時のしきい値が−１．２Ｖ以下のときに論理値“１”に対応させることができる。
また、読み出しを行う場合、ゲート電極９に印加される電圧ＶGを０Ｖ、ソース層１１ａに印加される電圧ＶSおよびドレイン層１１ｂに印加される電圧ＶDをいずれも１Ｖ以下に設定するとともに、電子注入層２に印加される電圧ＶCを０Ｖに設定する。
【００９８】
すると、不揮発性半導体記憶装置に論理値“０”が記憶されている場合には、読み出し時のしきい値が０．２Ｖより大きい値にあるため、ゲート電極９下のチャネル領域はオフ
となり、ソース層１１ａとドレイン層１１ｂとの間が非導通となる。一方、不揮発性半導体記憶装置に論理値“１”が記憶されている場合には、読み出し時のしきい値が−１．２Ｖ以下であるため、ゲート電極９下のチャネル領域はオンとなり、ソース層１１ａとドレイン層１１ｂとの間が導通となる。
【００９９】
これにより、トラップ膜２０５に蓄積された電荷によってチャネル領域の裏面側からしきい値を変化させることが可能となるとともに、チャネル領域がオン／オフする時のゲート電極９の電位（しきい値）の変化に基づいて情報を読み出すことができる。このため、ゲート電極９が形成されたチャネル領域上にトラップ膜２０５を配置する必要がなくなり、ゲート電極９下に形成されるチャネル領域上のゲート絶縁膜８を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。また、センスアンプの駆動電圧も低くすることが可能となり、不揮発性半導体記憶装置が組み込まれた集積回路の駆動電圧の低電圧化を促進することができる。
【０１００】
また、電子注入層２に印加される電位を制御することで、トンネル効果またはホットキャリアを利用してトラップ膜２０５に電荷を注入したり、トラップ膜２０５から電荷を引き抜いたりすることが可能となるとともに、電子注入層２をチャネル領域上に配置する必要がなくなり、書き込みおよび消去時にゲート絶縁膜８に高電圧が印加されることを防止することができる。このため、ゲート絶縁膜８を薄膜化することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能となる。
【０１０１】
なお、ゲート電極９下の半導体層７に形成されるチャネル領域下にトラップ膜２０５を配置することにより、トラップ膜２０５に注入される電荷量を増大させた場合においても、読み出し時のしきい値が飽和し、ほとんど変化しないようにすることができる。例えば、ゲート電極９のゲート長が０．２μｍ、ゲート絶縁膜８のＳｉＯ2換算の膜厚が６ｎｍ、半導体層７の膜厚が３０ｎｍ、絶縁層６のＳｉＯ2換算の膜厚が２０ｎｍであるとすると、トラップ膜２０５に注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．５Ｖ程度以下で飽和させることが可能となる。このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。
【０１０２】
一方、トラップ膜２０５に蓄積される電荷量が同じでも、ゲート電極９におけるしきい値の変動は、ゲート電極９のゲート長、ゲート絶縁膜８の膜厚、半導体層７の膜厚、絶縁層６の膜厚に依存する。すなわち、ゲート電極９のゲート長が長い程、ゲート絶縁膜８の膜厚が厚い程、半導体層７の膜厚が薄い程、絶縁層６の膜厚が薄い程、トラップ膜２０５に電荷が蓄積されたときのしきい値の変動量は大きくなる傾向にある。
【０１０３】
しかしながら、ゲート電極９がＮ型多結晶シリコンで構成されゲート長が０．２μｍ程度、ゲート絶縁膜８のＳｉＯ2換算の膜厚が１ｎｍ程度、半導体層７の膜厚が５ｎｍ程度、絶縁層６のＳｉＯ2換算の膜厚が１０ｎｍ程度のデバイスにおいても、半導体層７のボディ領域の不純物濃度が１×１０17ｃｍ-3であれば、トラップ膜２０５に電荷が蓄積されていない場合、ゲート電極９に印加される電圧ＶGが０Ｖでも、ソース・ドレイン間電圧が１Ｖの時、ドレイン電流Ｉｄが１×１０-4Ａ／ｕｍ程度流れるが、トラップ膜２０５に電荷が蓄積されると、ゲート電極９に印加される電圧ＶGが０Ｖの場合、ドレイン電流Ｉｄが１×１０-12Ａ／ｕｍ程度となり、オフ時のリーク電流が８桁程度減少する。この場合でも、トラップ膜２０５に注入される電荷量を増大させた場合においても、読み出し時のしきい値を０．２から０．４程度で飽和させることが可能となる。
【０１０４】
このため、読み出し時の駆動電圧が１．５Ｖ以下の低電圧で動作可能な不揮発性半導体記憶装置を実現することができる。上記では、ゲート長が０．２ｕｍの例を示したが、更に短いゲート長でも同様なことが言える。
ゲート電極９がＮ型多結晶シリコンで構成され、ゲート長が３０ｎｍと短くなった場合でも、ゲート絶縁膜８のＳｉＯ2換算の膜厚が１ｎｍ程度、半導体層７の膜厚が５ｎｍ程度、絶縁層６のＳｉＯ2換算の膜厚が１０ｎｍ程度のデバイスにおいて、半導体層７のボディ領域の不純物濃度が１×１０17ｃｍ-3であれば、トラップ膜２０５に電荷が蓄積されていない場合、ゲート電極９に印加される電圧ＶGが０Ｖでも、ソース・ドレイン間電圧が１Ｖあれば、ドレイン電流Ｉｄが１×１０-4Ａ／ｕｍ強流れるが、トラップ膜２０５に電荷が蓄積されると、ゲート電極９に印加される電圧ＶGが０Ｖの場合、ソース・ドレイン間電圧が１Ｖの時、ドレイン電流Ｉｄが１×１０-12Ａ／ｕｍ程度となり、オフ時のリーク電流が７桁程度減少する。
【０１０５】
図２９は、本発明の第６実施例に係る不揮発性半導体記憶装置のレイアウト構成例を示す平面図である。
図２９において、メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎがマトリクスアレイ状に配置されている。なお、各メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎとしては、図２８の構成を用いることができる。そして、各メモリセルＭ１１〜Ｍ１ｎ、・・・、Ｍｍ１〜Ｍｍｎには、トラップ膜Ｐ´１１〜Ｐ´１ｎ、・・・、Ｐ´ｍ１〜Ｐ´ｍｎがそれぞれ設けられ、トラップ膜Ｐ´１１〜Ｐ´１ｎ、・・・、Ｐ´ｍ１〜Ｐ´ｍｎ上には半導体層Ｌ１１〜Ｌ１ｎ、・・・、Ｌｍ１〜Ｌｍｎがそれぞれ配置されている。そして、半導体層Ｌ１１、Ｌ１２、・・・、Ｌ１ｎ上に渡ってワードラインＷ１が配置され、半導体層Ｌ２１、Ｌ２２、・・・、Ｌ２ｎ上に渡ってワードラインＷ２が配置され、半導体層Ｌｍ１、Ｌｍ２、・・・、Ｌｍｎ上に渡ってワードラインＷｍが配置されている。
【０１０６】
そして、半導体層Ｌ１１〜Ｌｍ１の間は配線層Ｈ０１〜Ｈｍ１をそれぞれ介して接続されることでビットラインＢＬ１が構成され、半導体層Ｌ１２〜Ｌｍ２の間は配線層Ｈ０２〜Ｈｍ２をそれぞれ介して接続されることでビットラインＢＬ２が構成され、半導体層Ｌ１ｎ〜Ｌｍｎの間は配線層Ｈ０ｎ〜Ｈｍｎをそれぞれ介して接続されることでビットラインＢＬｎが構成されている。
【０１０７】
また、トラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´１ｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧ１（以下、コントロールゲートＣＧ１と称す）が配置され、トラップ膜Ｐ´２１、Ｐ´２２、・・・、Ｐ´２ｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧ２（以下、コントロールゲートＣＧ２と称す）が配置され、トラップ膜Ｐ´ｍ１、Ｐ´ｍ２、・・・、Ｐ´ｍｎ下に渡ってコントロールゲートとして機能する電子注入層ＣＧｍ（以下、コントロールゲートＣＧｍと称す）が配置されている。
【０１０８】
図２９に示した不揮発性半導体記憶装置の回路構成は、例えば前述の図３と同じである。即ち、図３において、ビットラインＢＬ１上にはメモリセルＭ１１〜Ｍｍ１が接続され、メモリセルＭ１１〜Ｍｍ１の前段および後段には選択用トランジスタＳ１１、Ｓ２１がそれぞれ接続されている。また、ビットラインＢＬ２上にはメモリセルＭ１２〜Ｍｍ２が接続され、メモリセルＭ１２〜Ｍｍ２の前段および後段には選択用トランジスタＳ１２、Ｓ２２がそれぞれ接続されている。また、ビットラインＢＬｎ上にはメモリセルＭ１ｎ〜Ｍｍｎが接続され、メモリセルＭ１ｎ〜Ｍｍｎの前段および後段には選択用トランジスタＳ１ｎ、Ｓ２ｎがそれぞれ接続されている。そして、選択用トランジスタＳ２１〜Ｓ２ｎのソースはソースラインＳＬに共通に接続されている。ここで、選択用トランジスタＳ１１〜Ｓ１ｎには選択用ゲートＳＧ１が共通に配置され、選択用トランジスタＳ２１〜Ｓ２ｎには選択用ゲートＳＧ２が共通に配置されている。また、メモリセルＭ１１〜Ｍ１ｎには、ワードラインＷ１およびコントロールゲートＣＧ１が共通に配置され、メモリセルＭ２１〜Ｍ２ｎには、ワードラインＷ２およびコントロールゲートＣＧ２が共通に配置され、メモリセルＭｍ１〜Ｍｍｎには、ワードラインＷｍおよびコントロールゲートＣＧｍが共通に配置されている。
【０１０９】
そして、例えば、選択されたメモリセルＭ１１〜Ｍｍｎの書き込みを行う場合、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜ＷｍおよびビットラインＢＬ１〜ＢＬｎに高電圧ＶPを印加するとともに、コントロールゲートＣＧ１〜ＣＧｍに０Ｖを印加する。一方、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍ、ビットラインＢＬ１〜ＢＬｎおよびコントロールゲートＣＧ１〜ＣＧｍに１／２ＶPを印加する。
【０１１０】
すると、選択されたメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍとトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎとの間にはコントロールゲートＣＧ１〜ＣＧｍからトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎの方向に高電界がかかり、選択されたメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍから放出された電子が絶縁層４を介してトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎに電子が注入される。そして、選択されたメモリセルＭ１１〜Ｍｍｎのトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎに電子が注入されると、トラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎに電子が保持され、ワードラインＷ１〜Ｗｍ下の半導体層７に形成されるチャネル領域のしきい値を飽和しきい値（例えば０．２Ｖ）に設定し、選択されたメモリセルＭ１１〜Ｍｍｎに論理値“０”を
記憶させることができる。
【０１１１】
一方、非選択のメモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧ１〜ＣＧｍとトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎとの間には大きな電界がかからないため、非選択のメモリセルＭ１１〜Ｍｍｎのトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎには電子が注入されることはなく、非選択のメモリセルＭ１１〜Ｍｍｎのトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎに蓄積されている電荷量に変化はない。
【０１１２】
なお、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに印加される電圧は、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたビットラインＢＬ１〜ＢＬｎとの間の耐圧によって設定することができ、例えば、１／２ＶP〜４／５ＶPの間で調整することができる。また、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに印加される電圧は、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたビットラインＢＬ１〜ＢＬｎとの間の耐圧によって設定することができ、例えば、１／２ＶP〜ＶPの間で調整することができる。
【０１１３】
また、消去を行う場合、全てのメモリセルＭ１１〜ＭｍｎのワードラインＷ１〜ＷｍおよびビットラインＢＬ１〜ＢＬｎに０Ｖを印加するとともに、コントロールゲートＣＧ１〜ＣＧｍに高電圧ＶEを印加する。
すると、全てのメモリセルＭ１１〜ＭｍｎコントロールゲートＣＧ１〜ＣＧｍとトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎとの間にはトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎからコントロールゲートＣＧ１〜ＣＧｍの方向に高電界がかかり、トラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎに蓄積されている電子がコントロールゲートＣＧ１〜ＣＧｍに引き抜かれる。そして、トラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎから電子が引き抜かれると、全てのメモリセルＭ１１〜ＭｍｎのワードラインＷ１〜Ｗｍ下の半導体層７に形成されるチャネル領域のしきい値を例えば−１．２Ｖ以下に設定し、論理値“１”を記憶させることができる。
【０１１４】
また、選択されたメモリセルＭ１１〜Ｍｍｎからの読み出しを行う場合、選択されたメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに０Ｖ、コントロールゲートＣＧ１〜ＣＧｍに０Ｖの電圧を印加するとともに、ビットラインＢＬ１〜ＢＬｎに１Ｖの電圧を印加する。一方、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍに１．５Ｖの電圧を印加するとともに、コントロールゲートＣＧ１〜ＣＧｍおよびビットラインＢＬ１〜ＢＬｎに０Ｖの電圧を印加する。
【０１１５】
すると、選択されたメモリセルＭ１１〜Ｍｍｎに論理値“０”が記憶されている場合には、読み出し時のしきい値が０．２Ｖにあるため、ワードラインＷ１〜Ｗｍ下のチャネル
領域はオフとなり、選択されたメモリセルＭ１１〜Ｍｍｎが非導通となる。そして、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍには１．５Ｖの電圧が印加されるため、非選択のメモリセルＭ１１〜Ｍｍｎに記憶されている値に関わらず、非選択のメモリセルＭ１１〜Ｍｍｎのチャネル領域はオンとなる。この結果、選択されたメモリセルＭ１１〜Ｍｍｎの非導通状態をビットラインＢＬ１〜ＢＬｎを介して読み出すことができる。
【０１１６】
一方、不揮発性半導体記憶装置に論理値“１”が記憶されている場合には、読み出し時のしきい値が−１．２Ｖ以下であるため、ワードラインＷ１〜Ｗｍ下のチャネル領域はオンとなり、選択されたメモリセルＭ１１〜Ｍｍｎが導通となる。そして、非選択のメモリセルＭ１１〜Ｍｍｎに接続されたワードラインＷ１〜Ｗｍには１．５Ｖの電圧が印加されるため、非選択のメモリセルＭ１１〜Ｍｍｎに記憶されている値に関わらず、非選択のメモリセルＭ１１〜Ｍｍｎのチャネル領域はオンとなる。この結果、選択されたメモリセルＭ１１〜Ｍｍｎの導通状態をビットラインＢＬ１〜ＢＬｎを介して読み出すことができる。
【０１１７】
これにより、チャネル領域下にトラップ膜Ｐ´１１、Ｐ´１２、・・・、Ｐ´ｍｎを配置することを可能としつつ、ＮＡＮＤ型フラッシュメモリを構成することが可能なり、選択されたメモリセルＭ１１〜ＭｍｎのビットラインＢＬ１〜ＢＬｎの電圧を１．０Ｖ、ワードラインＷ１〜Ｗｍの電圧を０Ｖに設定するとともに、非選択のメモリセルＭ１１〜ＭｍｎのビットラインＢＬ１〜ＢＬｎの電圧を０Ｖ、ワードラインＷ１〜Ｗｍの電圧を１．５Ｖに設定することにより、情報の読み出しが可能となり、不揮発性半導体記憶装置の読み出し時のしきい値と駆動電圧を小さくすることができる。
【０１１８】
図３０（ａ）〜図３５（ａ）は、本発明の第７実施例に係る不揮発性半導体記憶装置の製造方法を示す平面図、図３０（ｂ）〜図３５（ｂ）は、図３０（ａ）〜図３５（ａ）のＡ３０−Ａ３０´〜Ａ３５−Ａ３５´線でそれぞれ切断した断面図、図３０（ｃ）〜図３５（ｃ）は、図３０（ａ）〜図３５（ａ）のＢ３０−Ｂ３０´〜Ｂ３５−Ｂ３５´線でそれぞれ切断した断面図である。なお、この第７実施例において、電子加速層３３と半導体層５２との間に空洞部５７を形成する工程までは、例えば第３実施例と同じである。
【０１１９】
即ち、図４において、ＰやＡｓなどのＮ型不純物を半導体基板３１にイオン注入することにより、高濃度Ｎ型不純物拡散層からなる電子注入層５１を半導体基板３１に形成する。また、ＢやＢＦ2などのＰ型不純物を半導体基板３１にイオン注入することにより、低濃度Ｐ型不純物拡散層からなる電子加速層３３を電子注入層５１上に形成する。なお、電子注入層５１は、Ｎ型不純物がドーピングされた半導体層を半導体基板３１上にエピタキシャル成長することにより形成してもよい。また、電子加速層３３は、Ｐ型不純物がドーピングされた半導体層を電子注入層５１上にエピタキシャル成長することにより形成してもよい。
【０１２０】
そして、半導体層５２、３５をエピタキシャル成長にて電子加速層３３上に順次積層する。ここで、半導体層５２は、半導体基板３１および半導体層３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、半導体層５２としてＳｉＧｅ、半導体層３５としてＳｉを用いることが好ましい。これにより、半導体層５２と半導体層３５との間の格子整合をとることを可能としつつ、半導体層５２と半導体層３５との間の選択比を確保することができる。また、半導体層５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【０１２１】
そして、半導体層３５の熱酸化あるいはＣＶＤ法により半導体層３５の表面に下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、電子加速層３３、電子注入層５１および半導体基板３１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成することが好ましい。また、溝３６の配置位置は、半導体層３３の素子分離領域の一部に対応させることができる。
【０１２２】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２および電子加速層３３をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅が広く、電子注入層５１を露出する溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【０１２３】
次に、図６に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、半導体層３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５６の材質としてはシリコン酸化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、半導体層３５、５２をパターニングすることにより、電子加速層３３を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、溝３８の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【０１２４】
次に、図８に示すように、溝３８を介してエッチング液またはエッチングガスを半導体層５２に接触させることにより、半導体層５２をエッチング除去し、電子加速層３３と半導体層５２との間に空洞部５７を形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、半導体層５２が除去された場合においても、半導体層３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、半導体層３５下に配置された半導体層５２にエッチング液を接触させることが可能となる。このため、半導体層３５の結晶品質を損なうことなく、半導体層３５と電子加速層３３との間の絶縁を図ることが可能となる。
【０１２５】
なお、半導体基板３１、半導体層３５がＳｉ、半導体層５２がＳｉＧｅの場合、半導体層５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および半導体層３５のオーバーエッチングを抑制しつつ、半導体層５２を除去することが可能となる。
【０１２６】
次に、図３０に示すように、半導体層３５と電子加速層３３の熱酸化を行うことにより、半導体基板３１と半導体層３３との間の空洞部５７内の上下面に表面酸化膜２３４ｃ、２３４ａをそれぞれ形成する。ここで、半導体層３５と電子加速層３３の熱酸化にて表面酸化膜２３４ｃ、２３４ａを形成する場合、溝３８内の半導体層３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【０１２７】
そして、表面酸化膜２３４ｃ、２３４ａが形成された空洞部５７内にＡＬＤ、ＣＶＤ、熱窒化などの方法にてトラップ膜２３４ｂを埋め込むことにより、表面酸化膜２３４ｃ、２３４ａが形成された空洞部５７内にトラップ膜２３４ｂを形成する。なお、トラップ膜２３４ｂの材質としては、例えば、シリコン窒化膜またはシリコン酸窒化膜を用いることができる。
【０１２８】
これにより、半導体層３５に形成されるチャネル領域下にトラップ膜２３４ｂを配置することができる。さらに、半導体基板３１上に電子注入層５１を形成することにより、トラップ膜２３４ｂに電荷を注入したりトラップ膜から電荷を引き抜くためのコントロールゲートとして電子注入層５１を機能させることができ、トラップ膜２３４ｂ下にコントロールゲートを配置することが可能となる。このため、半導体層３５に形成されるチャネル領域上にトラップ膜２３４ｂを配置することなく、トラップ膜２３４ｂに蓄積される電荷量を制御することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【０１２９】
なお、図３０の方法では、半導体層３５と電子加速層３３の熱酸化を行うことにより、空洞部５７内の上下面にそれぞれ配置された表面酸化膜３２ｃ、３２ａを形成する方法について説明したが、ＡＬＤ、ＣＶＤ法にて空洞部５７内の上下面に絶縁膜を成膜させるようにしてもよい。なお、図３０において、表面酸化膜２３４ａ，２３４ｃやトラップ膜２３４ｂは、溝３８の側壁や底面にも形成されるが、支持体５６をマスクにして、等方性エッチングおよび異方性エッチングを行い、溝３８内に形成された表面酸化膜２３４ａ，２３４とトラップ膜２３４ｂを除去している。
【０１３０】
次に、図３１に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５の材質としてはシリコン酸化膜を用いることができる。
次に、図３２に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、半導体層３５の表面を露出させる。
【０１３１】
次に、図３３に示すように、半導体層３５の表面の熱酸化、ＡＬＤ、あるいはＣＶＤ処理を行うことにより、半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された半導体層３５上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、半導体層３５上にゲート電極４２を形成する。
【０１３２】
次に、図３４に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入ＩＰを半導体層３５内に行うことにより、ゲート電極４２を挟み込むように配置されたソース層４３ａおよびドレイン層４３ｂを半導体層３５に形成する。
次に、図３５に示すように、ＣＶＤなどの方法により、ゲート電極４２上に層間絶縁層４４を堆積する。そして、層間絶縁層４４および支持体５６に埋め込まれ、電子注入層５１に接続されたコントロールゲートコンタクト電極４５ａを層間絶縁層４４上に形成するとともに、層間絶縁層４４に埋め込まれ、ソース層４３ａおよびドレイン層４３ｂにそれぞれ接続されたソースコンタクト電極４６ａおよびドレインコンタクト電極４６ｂを層間絶縁層４４上に形成する。
【０１３３】
これにより、ＳＯＩ基板を用いることなく、半導体層３５上にＳＯＩトランジスタを形成することが可能となるとともに、半導体層３５に形成されるチャネル領域下にトラップ膜２３４ｂを配置しつつ、トラップ膜２３４ｂに蓄積される電荷量を電子注入層５１にて制御することが可能となる。このため、ゲート電極４２が形成されたチャネル領域上にトラップ膜２３４ｂを配置する必要がなくなり、ゲート電極４２下に形成されるチャネル領域上のゲート絶縁膜４１を薄膜化することが可能となる。このため、不揮発性半導体記憶装置の読み出し時のしきい値を小さくすることが可能となり、不揮発性半導体記憶装置の駆動能力を向上させることを可能として、低電圧での高速読み出しに対応させることができる。
【０１３４】
図３６（ａ）〜図４７（ａ）は、本発明の第８実施例に係る不揮発性半導体記憶装置の製造方法を示す平面図、図３６（ｂ）〜図４７（ｂ）は、図３６（ａ）〜図４７（ａ）のＡ３６−Ａ３６´〜Ａ４７−Ａ４７´線でそれぞれ切断した断面図、図３６（ｃ）〜図４７（ｃ）は、図３６（ａ）〜図４７（ａ）のＢ３６−Ｂ３６´〜Ｂ４７−Ｂ４７´線でそれぞれ切断した断面図である。
【０１３５】
図３６において、半導体基板１３１上には、半導体層１５１、１３３、１５２、１３５がエピタキシャル成長にて順次積層されている。ここで、半導体層１５１、１５２は、半導体基板１３１および半導体層１３３、１３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板１３１がＳｉの場合、半導体層１５１、１５２としてＳｉＧｅ、半導体層１３３、１３５としてＳｉを用いることが好ましい。
【０１３６】
そして、半導体層１３５の熱酸化またはＣＶＤ法により半導体層１３５の表面に下地酸化膜１５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１５３上の全面に酸化防止膜１５４を形成する。
次に、図３７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１をパターニングすることにより、半導体基板１３１を露出させる溝１３６を所定の方向に沿って形成する。
【０１３７】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２をパターニングすることにより、溝１３６と重なるように配置された溝１３６よりも幅が広く、半導体層１３３を露出する溝１３７を形成する。
次に、図３８に示すように、ＣＶＤなどの方法により、溝１３６、１３７内に埋め込まれ、半導体層１３３、１３５を半導体基板１３１上で支持する支持体１５６を半導体基板１３１上の全面に形成する。
【０１３８】
次に、図３９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１をパターニングすることにより、半導体基板１３１を露出させる溝１３８を溝１３６と直交する方向に沿って形成する。
次に、図４０に示すように、溝１３８を介してエッチング液またはエッチングガスを半導体層１５１、１５２に接触させることにより、半導体層１５１、１５２をエッチング除去し、半導体基板１３１と半導体層１３３との間に空洞部１５７ａを形成するとともに、半導体層１３３、１３５間に空洞部１５７ｂを形成する。
【０１３９】
次に、図４１に示すように、半導体基板１３１および半導体層１３３、１３５の熱酸化を行うことにより、半導体基板１３１と半導体層１３３との間の空洞部１５７ａ内の上下面に表面酸化膜１３２ｂ、１３２ａをそれぞれ形成するとともに、半導体層１３３、１３５間の空洞部１５７ｂ内の上下面に表面酸化膜１３４ｂ、１３４ａをそれぞれ形成する。なお、半導体基板１３１および半導体層１３３、１３５の熱酸化にて表面酸化膜１３２ｂ、１３２ａ、１３４ｂ、１３４ａを形成する場合、溝１３８内の半導体基板１３１および半導体層１３３、１３５が酸化され、溝１３８内の側壁に酸化膜１３９が形成される。
【０１４０】
そして、空洞部１５７ａ、１５７ｂ内にＡＬＤ、ＣＶＤなどの方法にてトラップ膜２５８ａ、２５８ｂをそれぞれ埋め込むことにより、空洞部１５７ａ、１５７ｂ内にトラップ膜２５８ａ、２５８ｂをそれぞれ形成する。なお、空洞部１５７ａ、１５７ｂ内にトラップ膜２５８ａ、２５８ｂをそれぞれ埋め込む場合、支持体１５６上および半導体層１３３、１３５の側壁にトラップ膜２５８が形成される。
【０１４１】
次に、図４２に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングにてトラップ膜２５８をエッチングすることにより、空洞部１５７ａ、１５７ｂ内にトラップ膜２５８ａ、２５８ｂをそれぞれ残したまま支持体１５６の表面および半導体層１３３、１３５の側壁のトラップ膜２５８を除去し、支持体１５６および酸化膜１３９を露出させる。
【０１４２】
これにより、半導体層１３５に形成されるチャネル領域下にトラップ膜２５８ｂを配置することができる。さらに、トラップ膜２５８ｂに電荷を注入したりトラップ膜２５８ｂから電荷を引き抜くためのコントロールゲートとして半導体層１３３を機能させることができ、トラップ膜２５８ｂ下にコントロールゲートを配置することが可能となる。このため、半導体層１３５に形成されるチャネル領域上にトラップ膜２５８ｂを配置することなく、トラップ膜２５８ｂに蓄積される電荷量を制御することが可能となり、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【０１４３】
次に、図４３に示すように、ＣＶＤなどの方法により、溝１３８内が埋め込まれるようにして、支持体１５６上に埋め込み絶縁体１４５を堆積する。なお、埋め込み絶縁体１４５の材質としてはシリコン酸化膜を用いることができる。
次に、図４４に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体１４５および支持体１５６を薄膜化するとともに、酸化防止膜１５４および下地酸化膜１５３を除去することにより、半導体層１３５の表面を露出させる。
【０１４４】
次に、図４５に示すように、半導体層１３５の表面の熱酸化、ＡＬＤ、あるいはＣＶＤ処理を行うことにより、半導体層１３５の表面にゲート絶縁膜１４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４１が形成された半導体層１３５上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、半導体層１３５上にゲート電極１４２を形成する。
【０１４５】
次に、図４６に示すように、ゲート電極１４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入ＩＰ２を半導体層１３５内に行うことにより、ゲート電極１４２を挟み込むように配置されたソース層１４３ａおよびドレイン層１４３ｂを半導体層１３５に形成する。
次に、図４７に示すように、ＣＶＤなどの方法により、ゲート電極１４２上に層間絶縁層１４４を堆積する。そして、層間絶縁層１４４および支持体１５６に埋め込まれ、半導体層１３３に接続されたコントロールゲートコンタクト電極１４５ａを層間絶縁層１４４上に形成するとともに、層間絶縁層１４４に埋め込まれ、ソース層１４３ａおよびドレイン層１４３ｂにそれぞれ接続されたソースコンタクト電極１４６ａおよびドレインコンタクト電極１４６ｂを層間絶縁層１４４上に形成する。
【０１４６】
これにより、ＳＯＩ基板を用いることなく、コントロールゲートおよびＳＯＩトランジスタを半導体層１３３、１３５にそれぞれ形成することが可能となる。このため、ゲート電極１４２が形成されたチャネル領域上にトラップ膜２５８ｂを配置することなく、トラップ膜２５８ｂに蓄積される電荷量を制御することが可能となり、チャネル領域がオン／オフする時のゲート電極１４２の電位を変化させることが可能となることから、読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１実施例の不揮発性半導体記憶装置の概略構成を示す図。
【図２】本発明の第２実施例の不揮発性半導体記憶装置のレイアウト構成を示す平面図。
【図３】図２の不揮発性半導体記憶装置の回路構成を示す図。
【図４】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図５】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図６】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図７】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図８】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図９】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１０】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１１】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１２】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１３】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１４】本発明の第３実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１５】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１６】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１７】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１８】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図１９】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２０】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２１】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２２】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２３】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２４】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２５】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２６】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２７】本発明の第４実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図２８】本発明の第５実施例の不揮発性半導体記憶装置の概略構成を示す図。
【図２９】本発明の第６実施例の不揮発性半導体記憶装置のレイアウト構成を示す平面図。
【図３０】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３１】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３２】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３３】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３４】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３５】本発明の第７実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３６】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３７】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３８】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図３９】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４０】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４１】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４２】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４３】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４４】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４５】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４６】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【図４７】本発明の第８実施例の不揮発性半導体記憶装置の製造方法を示す図。
【符号の説明】
【０１４８】
１、３１、１３１  半導体基板、２、５１、Ｐ´１１〜  Ｐ´１ｎ、・・・、Ｐ´ｍ１〜  Ｐ´ｍｎ  電子注入層、３、３３  電子加速層、４、６  絶縁層、５、Ｐ１１〜  Ｐ１ｎ、・・・、Ｐｍ１〜  Ｐｍｎ  フローティングゲート、７、３５、５２、１３１、１３２、１３３、１３５、１５０、１５１、１５２、Ｌ１１〜  Ｌ１ｎ、・・・、Ｌｍ１〜  Ｌｍｎ  半導体層、８、４１、１４１  ゲート絶縁膜、９、４２、１４２  ゲート電極、１０サイドウォール、１０ａ、１０ｂ  ＬＤＤ層、１１ａ、４３ａ、１４３ａ  ソース層、１１ｂ、４３ｂ、１４３ｂ  ドレイン層、１２ａ、１２ｂ  素子分離絶縁膜、３４ａ、３４ｃ、１３４ａ、１３４ｃ、２３４ａ、２３４ｃ  表面絶縁膜、３４ｂ、１５８  埋め込み導電層、３６、３７、３８、１３６、１３７、１３８  溝、３９、１３９  酸化膜、４４、１４４  層間絶縁層、４５、１４５  埋め込み絶縁体、４５ａ、１４５ａ  コントロールゲートコンタクト電極、４６ａ、１４６ａ  ソースコンタクト電極、４６ｂ、１４６ｂ  ドレインコンタクト電極、５３、１５３  下地酸化膜、５４、１５４  酸化防止膜、５６、１５６  支持体、５７ａ、５７ｂ、１５７ａ、１５７ｂ、１５７ｃ  空洞部、１３２ａ  埋め込み絶縁層、２０５、２３４ｂ、２５８ａ、２５８ｂ  トラップ膜、ＢＬ１〜  ＢＬｎ  ビットライン、Ｓ１１〜  Ｓ１ｎ、Ｓ２１〜Ｓ２ｎ  選択用トランジスタ、Ｍ１１〜  Ｍ１ｎ、・・・、Ｍｍ１〜  Ｍｍｎ  メモリセル、ＳＧ１、ＳＧ２  選択用ゲート、Ｗ１〜  Ｗｍ  ワードライン、ＣＧ１〜  ＣＧｍ  コントロールゲート、Ｈ０１〜  Ｈ０ｎ、・・・、Ｈｍ１〜  Ｈｍｎ  配線層、Ｄ０１〜  Ｄ０ｎ、・・・、Ｄｍ１〜  Ｄｍｎ  フィールドプレート
【図１】
0004661707.tif 000002
【図２】
0004661707.tif 000003
【図３】
0004661707.tif 000004
【図４】
0004661707.tif 000005
【図５】
0004661707.tif 000006
【図６】
0004661707.tif 000007
【図７】
0004661707.tif 000008
【図８】
0004661707.tif 000009
【図９】
0004661707.tif 000010
【図１０】
0004661707.tif 000011
【図１１】
0004661707.tif 000012
【図１２】
0004661707.tif 000013
【図１３】
0004661707.tif 000014
【図１４】
0004661707.tif 000015
【図１５】
0004661707.tif 000016
【図１６】
0004661707.tif 000017
【図１７】
0004661707.tif 000018
【図１８】
0004661707.tif 000019
【図１９】
0004661707.tif 000020
【図２０】
0004661707.tif 000021
【図２１】
0004661707.tif 000022
【図２２】
0004661707.tif 000023
【図２３】
0004661707.tif 000024
【図２４】
0004661707.tif 000025
【図２５】
0004661707.tif 000026
【図２６】
0004661707.tif 000027
【図２７】
0004661707.tif 000028
【図２８】
0004661707.tif 000029
【図２９】
0004661707.tif 000030
【図３０】
0004661707.tif 000031
【図３１】
0004661707.tif 000032
【図３２】
0004661707.tif 000033
【図３３】
0004661707.tif 000034
【図３４】
0004661707.tif 000035
【図３５】
0004661707.tif 000036
【図３６】
0004661707.tif 000037
【図３７】
0004661707.tif 000038
【図３８】
0004661707.tif 000039
【図３９】
0004661707.tif 000040
【図４０】
0004661707.tif 000041
【図４１】
0004661707.tif 000042
【図４２】
0004661707.tif 000043
【図４３】
0004661707.tif 000044
【図４４】
0004661707.tif 000045
【図４５】
0004661707.tif 000046
【図４６】
0004661707.tif 000047
【図４７】
0004661707.tif 000048