(57)【特許請求の範囲】
【請求項１】
保持された１データと０データとでデータ保持特性に千倍以上の時間差を持つメモリセルが集積されたセルアレイを具備し、
前記メモリセルが保持するデータを、一定の時間ごとにリフレッシュする第１リフレッシュ動作と、
前記第１リフレッシュ動作間に前記セルアレイに対するライト動作を生じたときのみ、前記メモリセルが保持する前記１データまたは前記０データのいずれかデータを、このライト動作後にリフレッシュする第２リフレッシュ動作とを行い、
前記ライト動作を生じる毎に、前記セルアレイに対するリフレッシュサイクルを先に進めることを特徴とする半導体集積回路装置。
【請求項２】
保持されたデータごとに異なったデータ保持特性を持つメモリセルが集積された第１、第２セルアレイと、
前記第１セルアレイ内のメモリセル、及び第２セルアレイ内のメモリセルのうち、データをリフレッシュするメモリセルを選択するリフレッシュアドレス発生カウンタとを具備し、
前記リフレッシュアドレス発生カウンタは、
前記第１セルアレイ内のメモリセルを、カウント値に従って選択する第１カウンタと、
前記第２セルアレイ内のメモリセルを、カウント値に従って選択する第２カウンタと、
前記第１、第２セルアレイの１つを、カウント値に従って選択する第３カウンタとを含み、
一定の時間ごとに行う第１リフレッシュ動作において、データをリフレッシュするメモリセルを、前記第１、第２カウンタの１つ、及び前記第３カウンタそれぞれを用いて選択し、前記第１リフレッシュ動作後に、前記第１、第２カウンタのうち、前記メモリセルを選択したカウンタのカウント値、及び前記第３カウンタのカウント値を、それぞれ次のカウント値に更新し、
前記第１リフレッシュ動作間に前記第１、第２セルアレイの１つに対してライト動作を生じたとき、このライト動作後に行う第２リフレッシュ動作時において、リフレッシュするメモリセルを、前記第１、第２カウンタのうち、前記ライト動作を行ったセルアレイ内のメモリセルを選択するカウンタを用いて選択し、前記第２リフレッシュ動作後に、前記第１、第２カウンタのうち、前記メモリセルを選択したカウンタのカウント値を、次のカウント値に更新することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、データのリフレッシュが必要な半導体記憶装置を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
システムシリコンとして、大容量で低消費電力の組み込みランダムアクセスメモリ（ＲＡＭ）への需要が増大しており、その需要は、組み込みＲＡＭがシステムチップの半分以上の領域を占めるまでになっている。組み込みＲＡＭには、ＳＲＡＭとＤＲＡＭとがある。
【０００３】
組み込みＲＡＭのうち、ＳＲＡＭは、１つのセルに必要なトランジスタ数が６つでありセル面積が大きい。また、微細が進むと、セル情報保持のためのリーク電流も増大するので大容量化に向かなくなってきている。
【０００４】
対して、ＤＲＡＭは、１つのセルがキャパシタンスとトランジスタとで構成されるため、ＳＲＡＭに比較してセル面積を小さくでき、大容量化が容易である。しかし、キャパシタンスの容量を充分にとり、安定した動作を行わせるためには、キャパシタンスやトランジスタに特別な製造プロセスが必要である。このため、標準的なロジックプロセスの製造ラインにはのらず、製造コストが高くつく。
【０００５】
そこで、図３６に示すような３つのトランジスタからなるＤＲＡＭセルが模索されるようになってきた。本明細書では、以下、３ＴタイプＤＲＡＭセルと呼ぶ。３ＴタイプＤＲＡＭセルは、一般的なＤＲＡＭのように特別な製造プロセスが要らない。かつ、１つのセルに必要なトランジスタ数が３つであるので、ＳＲＡＭのセル面積に比較して、その半分くらいのセル面積で済む。３ＴタイプＤＲＡＭセルは、ストレージノード（Storage Node）に保持した電荷量で、セルトランジスタ１００をＯＮ／ＯＦＦし、リードビット線ＲＢＬに生じる電流の変化で情報を読み取る。
【０００６】
しかしながら、低消費電力と微細化とに対する低電圧動作を考え、０．５Ｖ辺りでの動作を考えると、３ＴタイプＤＲＡＭセルには、次のような事情があることが新たに判明した。
【０００７】
（１）  “０”データを読み出す際のセル電流特性と、“１”データを読み出す際のセル電流特性との間に非対称性があり、微小な電流差を安定してセンスするセンスシステムが不可欠である。
【０００８】
（２）  “０”データを保持中のリーク特性と、“１”データを保持中のリーク特性との間に非対称性があり、現状のＤＲＡＭに対して行うリフレッシュ動作では、データのリフレッシュに対処できない。
【０００９】
まず、（１）の事情についての具体例を、図３７Ａ〜図３７Ｃを参照して説明する。
【００１０】
図３７Ａに示すように、縦軸にストレージノードの電圧（Sweep）をプロットし、横軸にセル電流（Icell）をプロットすると、“１”データを読み出した際のセル電流は１μＡから５μＡであるのに対し、“０”データを読み出した際のセル電流は１μＡ以下であることが分かる。つまり、“０”データを正確にセンスするためには、１μＡ以下の電流を安定して高速にセンスするセンスアンプと、“０”と“１”とを切り分けるためのレファレンスレベルＶｒｅｆの設定とが必要となる。
【００１１】
図３７Ｂは“１”データを保持したセルのストレージノードの電圧変化（“１”セルリテンション）を示す図、同じく図３７Ｃは“０”データを保持したセルのストレージノードの電位変化（“０”セルリテンション）を示す図である。図３７Ｂ、及び図３７Ｃそれぞれにおいて、縦軸はストレージノードの電圧（Cell level）であり、横軸は時間（Time）である。
【００１２】
図３７Ｂに示すように、“１”セルのリークレベルは一定の値で飽和し、そして安定する。このため、“１”データは、ｍｓオーダーの時間で保持することが可能である。対して、“０”セルは、図３７Ｃに示すように、際限なくリークが続く。やがては“０”セルは“１”セルに化ける。このため、“０”データは、μｓオーダーの時間、せいぜい１〜２μｓ程度しか保持することができない。
【００１３】
このような状況においては、センスシステムは、例えば、２８０ｍＶ以上は“１”、１３０ｍＶ以下は“０”とみなせるようにセンスできることが望まれ、従って、これに対応した新たなセンスシステムが必要となる。
【００１４】
次に、（２）の事情についての具体例を、図３８を参照して説明する。
【００１５】
図３８に示すように、セルが“１”データ、及び“０”データを、それぞれ最悪条件で保持した場合、“１”セルの状態変化と“０”セルの状態とは大きく異なる。“１”セルの最悪条件はライトビット線ＷＢＬの電位がＶＳＳの状態であり（図３８中の“１”セルワースト）、“０”セルの最悪条件はライトビット線ＷＢＬの電位がＶＤＤの状態である。
【００１６】
このような状況は、３ＴタイプＤＲＡＭセルに限らず、一般的な１Ｃ１ＴタイプＤＲＡＭにおいても、セルに特別なプロセスを用いず標準プロセスで低電圧動作をさせるセルを作ると生じる。
【００１７】
図３８から分かるように、“１”セルの場合、ストレージノードの電圧がリークによってある程度下がると、トランジスタ１０３のＯＦＦはより深くなる。このため、ストレージノードの電圧は飽和する。
【００１８】
対して“０”セルの場合、トランジスタ１０３のＯＦＦが反対に浅くなっていく。このため、リークがライトビット線ＷＢＬのＶＤＤレベルまで進行し、やがてセルの情報が壊れる。つまり、“０”セルを、ライトビット線ＷＢＬの電位を“Ｈ”、例えば、ＶＤＤで放置すると、μｓのオーダーで“０”データ、“１”データの中間レベルを超え、“１”セルに化ける。そこで、ライトビット線ＷＢＬは、通常状態ではＶＳＳとし、セルへの“１”の書き込みの際のみＶＤＤとしてリークに対応することになる。しかし、現状のＤＲＡＭにおける“１”側のリフレッシュに加え、リーク特性の極端な非対称性に対して対処できる新たな方式を、さらに工夫しなければならない。なお、セル情報の読み出しについては、ビット線が書き込み用とは別であるので、セルへの影響はほとんどない。
【００１９】
上記（２）の課題に対し、従来技術に残る課題は図３９にまとめられる。
【００２０】
図３９に示すように、従来のＤＲＡＭでは、ビット線に１２８セルがぶら下がっている場合を仮定すると、１つのセルは数十ｍｓのサイクルでリフレッシュされる。しかし、保持データが“０”であるか“１”であるかに依存して生ずる、１０3 オーダーで時間が異なるようなディスターブに対処するリフレッシュは、従来に無い。
【００２１】
また、公知例として、ダイナミック型のセルとスタティック型のセルとを組み合わせたようなスタティック型のセルが特許文献１に記載されている。特許文献１に記載のスタティック型のセルを、図４０に示す。
【００２２】
図４０に示すように、特許文献１に記載のスタティック型のセルは、“１”データをストレージノードＮａにダイナミックに保持し、“０”データをＰＭＯＳ ２００のＯＮ、ＮＭＯＳ ２０２のＯＦＦ、ＮＭＯＳ ２０４をＯＮによりスタティックに保持する。ビット線ＢＬはリード及びライトで共用であるので、データはアクセスのたびにディスターブされ、アクセスのたびにデータはリフレッシュされる。特許文献１では、“０”データはスタティックに保持されるので、保持データに関係なく、ビット線ＢＬの電位を利用した、図３９に示す従来のＤＲＡＭと同様の一斉リフレッシュが可能である。
【００２３】
しかし、“０”データ、及び“１”データの双方を、それぞれダイナミックに保持するＤＲＡＭには、特許文献１は適用することはできない。もちろん、保持データに依存して生ずる、１０３オーダー以上の時間が異なるようなディスターブに対処するリフレッシュについても記載が無い。
【特許文献１】特開２００２−３４３０８５号
【発明の開示】
【発明が解決しようとする課題】
【００２４】
この発明は、保持データに依存して生ずる、異なったディスターブに対処できるデータリフレッシュ機能を有した半導体集積回路装置を提供する。
【課題を解決するための手段】
【００２５】
この発明の一態様に係る半導体集積回路装置は、保持された１データと０データとでデータ保持特性に千倍以上の時間差を持つメモリセルが集積されたセルアレイを具備し、前記メモリセルが保持するデータを、一定の時間ごとにリフレッシュする第１リフレッシュ動作と、前記第１リフレッシュ動作間に前記セルアレイに対するライト動作を生じたときのみ、前記メモリセルが保持する前記１データまたは前記０データのいずれかデータを、このライト動作後にリフレッシュする第２リフレッシュ動作とを行い、前記ライト動作を生じる毎に、前記セルアレイに対するリフレッシュサイクルを先に進める。
【発明の効果】
【００２７】
この発明によれば、保持データに依存して生ずる、異なったディスターブに対処できるデータリフレッシュ機能を有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明の実施形態を１Ｍｂ規模のメモリシステムに適用した例に基づき、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２９】
図１はこの発明の１つの実施形態に係る半導体集積回路装置が備える１Ｍｂセルアレイユニット（タイル）を示す平面図である。
【００３０】
図１に示すように、１Ｍｂセルアレイユニット（1Mb Cell Array Unit(Tile)）１は、基本ユニット５を４個集積することで構成される。基本ユニット５は、３２セル×５１２カラムからなるマット(MAT)３を１６個含む。センスアンプＳ／Ａは、各基本ユニット５に設けられる。
【００３１】
１Ｍｂセルアレイユニット１からは、５０ＭＨｚ動作として、３２ビットから５１２ビットの同時データ転送が可能である。このユニット１を複数並べて任意の規模のメモリを構成する。
【００３２】
このメモリを制御する外部制御信号の信号例は次の通りである。
【００３３】
/ＭＥＭ：立下げでアドレスを取り込み、その後、次の立下げまで保持する。
【００３４】
/Ａｄｄ：同時にアクセスする５１２ビットの行及び列のアドレスビット情報。
【００３５】
/ＩＯＥ：グローバルバスを活性化し、“Ｌ”の期間、グローバルバスをセンスアンプに接続し、データを転送する。
【００３６】
/ＷＩＯＥ：“Ｌ”で、システムバスのデータをグローバルバスに伝達する期間を設定する。
【００３７】
/ＷＥ：“Ｌ”で、ライトワード線がアクティブ、即ち“Ｌ”である期間を設定する。
【００３８】
/ＲＦ：“Ｌ”で、通常リフレッシュのアドレス有効期間を設定する。立ち上がり時にリフレッシュアドレス発生カウンタのカウント値をカウントアップする。
【００３９】
/ＷＥＲＦ：“Ｌ”で、ライトエコーリフレッシュのアドレス有効期間を設定する。立ち上がり時にリフレッシュアドレス発生カウンタのカウント値をカウントアップする。
【００４０】
/ＲＥ：“Ｌ”で、リードワード線がアクティブ、即ち“Ｈ”である期間を設定する。
【００４１】
/ＳＥ：立下げでセンス動作を開始し、“Ｌ”である期間、センス状態を維持する。
【００４２】
メモリの各動作モードは、例えば、上記外部制御信号を用いてそれぞれ設定される。
【００４３】
主な動作モードと外部制御信号波形との関係例を図２に示す。ただし、図２中の外部制御信号の波形は、上記外部制御信号一覧と正負の論理を逆にして示す。以下、上記外部制御信号一覧と正負の論理を逆にして動作モードを説明する。
【００４４】
主な動作モードは“READ”、“WRITE”、“REFRESH”、“ECHO REFRESH”の４つを挙げることができる。
【００４５】
＜ＲＥＡＤ（リード）＞
“READ”は、信号ＭＥＭの立ち上がりでアドレスを取り込み、信号ＲＥの立ち上がりでリードワード線ＲＷＬを立ち上げ、信号ＳＥの立ち上がりでセンス動作を行い、信号ＩＯＥの立ち上がりで外部へデータを転送する。
【００４６】
＜ＷＲＩＴＥ（ライト）＞
“WRITE”は、信号ＭＥＭの立ち上がりでアドレスを取り込み、信号ＲＥの立ち上がりでリードワード線ＲＷＬを立ち上げ、書き込みを行わないビット線にデータを読み出す。外部からのライトデータを信号ＩＯＥ及び信号ＷＩＯＥそれぞれの立ち上がりでライトビット線ＲＢＬに導入し、信号ＳＥの立ち上がりでセンス動作を行い、信号ＷＥの立ち上がりでライトワード線ＷＷＬを立ち下げてセルへデータを格納する。
【００４７】
＜ＲＥＦＲＥＳＨ（リフレッシュ）＞
“REFRESH”は、信号ＲＦの立ち上がりで内部カウンタのアドレスに切り替え、信号ＲＥの立ち上がりでリードワード線ＲＷＬを立ち上げ、信号ＳＥの立ち上がりでセンス動作を行い、信号ＷＥの立ち上がりでライトワード線ＷＷＬを立ち下げて読み出したセルデータを再格納する。
【００４８】
＜ＥＣＨＯ ＲＥＦＲＥＳＨ（エコーリフレッシュ）＞
“ECHO REFRESH”は、信号ＷＥＲＦの立ち上がりで内部カウンタのアドレスに切り替え、信号ＲＥの立ち上がりでリードワード線ＲＷＬを立ち上げ、信号ＳＥの立ち上がりでセンス動作を行い、信号ＷＥの立ち上がりでライトワード線ＷＷＬを立ち下げて読み出したセルデータを再格納する。
【００４９】
図３に示すように、セルのリーク特性の制約から“WRITE”の後には必ず“ECHO REFRESH”を行う。“ECHO REFRESH”により、ライトディスターブ分のリークを解消する。“WRITE”の後には必ず“ECHO REFRESH”を行うため、この動作を以下“WRITE ECHO REFRESH（ライトエコーリフレッシュ）”と呼ぶ。
【００５０】
次に、センスアンプを挟んだ１６個のマット３からなる基本ユニット５の詳細を説明する。
【００５１】
メモリの動作は、基本ユニット５内で閉じる。図４は、基本ユニット５を上下に二つ置いた場合を示すブロック図である。即ち、図１に示した１Ｍｂユニット１を上下に二つ置いて、１つのセンスアンプ系列に注目したものである。
【００５２】
＜ワード線関係のドライブ＞
図４に示すように、ロウデコーダ（Row DEC）からのデコード信号は、各マット３の上下に設けたライトワード線ドライバ（WWL DRV）７、リードワード線ドライバ（RWL DRV）９に、グローバルワード線ＧＷＬ、ｂＧＷＬを介して供給される。ＷＷＬドライバ７、及びＲＷＬドライバ９はデコード信号を受け、ワード線信号を、ライトワード線ＷＷＬ、及びリードワード線ＲＷＬに供給する。
【００５３】
この際、電源電圧以外の負のレベルがワード線で必要となるので、レベルシフタ又はレベルコンバータ、いわゆるレベコン（以下レベルコンバータと総称する）がマット３周辺の随所に設けられる。ｂＷＷＤレベルコンバータは参照符号１１により示し、ＲＷＤレベルコンバータを参照符号１３により示す。
【００５４】
センスアンプ（Sense AMP）から見ると、両側に４つずつのマット３があり、これらマット３からビット線（図示せず）が延び、そしてセンスアンプ（Sense AMP）につながる。両側に配置されたマット３の中間には、センスの際のリファレンスとなるＶｒｅｆレベル発生回路（VREF）とリファレンスセル（R-Cell）とが設けられる。ビット線は、リードビット線ＲＢＬとライトビット線ＷＢＬがあるが、リードビット線ＲＢＬはセンスアンプ（Sense AMP）の片側のマット３のカラムに対して共通である。ライトビット線ＷＢＬはマット３ごとに分けられ、これをグローバルなライトビット線ＷＢＬにつないでセンスアンプ（Sense AMP）に導入する。このため、マット３ごとに、スイッチ部（MAT Selector）が設けられる。ライトビット線ＷＢＬのマット３への接続の詳細を図５Ａ〜図５Ｃに示す。
【００５５】
図５Ａは、基本ユニット５の半分（５１２カラム）を示す平面図である。図５Ｂは図５Ａ中の参照符号５Ｂに示す部分の拡大図、図５Ｃは図５Ｂ中の円５Ｃ内の拡大図である。
【００５６】
特に、図５Ｃに示すように、リードビット線ＲＢＬは、スイッチ部（MAT Selector）を通過する。グローバルライトビット線ＧＷＢＬは、センスアンプにつながるマット３それぞれで共通である。グローバルライトビット線ＧＷＢＬは、スイッチ部（MAT Selector）を介してマット３ごとのライトビット線ＷＢＬに選択的に接続される。即ち、信号bMATSLl又は信号bMATSLrは、電源電圧ＶＤＤから負電位のＶｎｎに引き下げられた側のマット３のライトビット線ＷＢＬとグローバルビット線ＧＷＢＬとにつながり、非接続側のマット３のライトビット線ＷＢＬは、接地ＶＳＳに接続されたままで、セル状態の保持に対して一番良い状態を維持する。ライトビット線ＷＢＬをこのように分け、リフレッシュはアドレスをマット３内で循環させながら、かつ、マット３間を横断させながら進行する方式をとる。理由は後ほど詳細に説明する。
【００５７】
図６はリードワード線ＲＷＬを選択的にドライブするＲＷＬドライバ９の回路例を示す回路図、図７はライトワード線ＷＷＬを選択的にドライブするＷＷＬドライバ７の回路例を示す回路図である。
【００５８】
図６、及び図７に示すように、全てのマット３に共通に走っているグローバルＧＷＬとその相補グローバルワード線ｂＧＷＬとのペアによって、４本のワード線が選択される。４本のうちの１本をドライブする信号が、リードワード線ＲＷＬについてはリードワード線駆動信号ＲＷＤ０〜ＲＷＤ３であり、ライトワード線ＷＷＬについてはライトワード線駆動信号ｂＷＷＤ０〜ｂＷＷＤ３である。これら駆動信号ＲＷＤ０〜ＲＷＤ３、ｂＷＷＤ０〜ｂＷＷＤ３は選択されたマット３で供給され、選択されたマット３のみのワード線が活性化される。駆動信号ＲＷＤ、ｂＷＷＤとも電源電位ＶＤＤと負電位Ｖｎｎとの間でスイングする信号で、トランジスタのオフリークを抑えたり、ＰｃｈトランジスタのＯＮ状態を確保したりして、セルへの書き込みレベルを保証する。図６、及び図７は、グローバルワード線ＧＷＬｍ又はＧＷＬｎが選択されたとき、１つの駆動信号ＲＷＤ又はｂＷＷＤがワード線ＷＬｍ又はＷＬｎに供給される回路を示している。各駆動信号ＲＷＤ又はｂＷＷＤについては、点線で囲んだブロックとして８本のワード線が選択される部分を示している。選択されなかったリードワード線ＲＷＬは負電位Ｖｎｎに、ライトワード線ＷＷＤは電源電位ＶＤＤに保持される。マット３へのアドレス割付、及びリフレッシュでのアドレスカウント方法はリフレッシュ方式の説明とし、後ほど詳細に行う。
【００５９】
次に、セル情報をセンスするための基準となるリファレンスセルのセルレベルＶｒｅｆの発生と電流センス方式を説明する。
【００６０】
セルレベルＶｒｅｆのレベルは、２５０ｍＶ〜３００ｍＶの間で、電源電位ＶＤＤの変化や、しきい値Ｖｔｈの変動に合わせてわずかに変動することが、微少なセル電流をセンスするためには望ましい。条件によらずセルレベルＶｒｅｆが一定であると、セル電流自体が変動するので、条件によってはセルの“１”と“０”とのセンスのマージンバランスを悪化させてしまう。セルレベルＶｒｅｆは、セルの特性に合わせ、自己整合的にある程度変動することが望ましい。このような条件に合うＶｒｅｆの発生方法の概要を図８に示す。
【００６１】
図８Ａはセルが流すセル電流とリファレンスセルが流すリファレンスセル電流とを比較する様子を示す図、図８ＢはセルレベルＶｒｅｆ発生回路（VREF）の回路例を示す回路図である。
【００６２】
Ｖｒｅｆ発生回路（VREF）は、ゲートに接地電位ＶＳＳを受け、ソースに電源電位ＶＤＤを受けるＰｃｈトランジスタ２１と、ドレイン及びゲートをＰｃｈトランジスタ２１のドレインに接続したＮｃｈトランジスタ２３-１と、ドレイン及びゲートをＮｃｈトランジスタ２３-１のソースに接続し、ソースに接地電位ＶＳＳを受けるＮｃｈトランジスタ２５-１とを含む。
【００６３】
Ｖｒｅｆ発生回路（VREF）は、さらに、ドレインをＰｃｈトランジスタ２１のドレインに接続し、ゲートをＮｃｈトランジスタ２３-１のソースとＮｃｈトランジスタ２５-１のドレインとの相互接続ノード２７-１に接続したＮｃｈトランジスタ２３-２と、ドレイン及びゲートをＮｃｈトランジスタ２３-２のソースに接続し、ソースに接地電位ＶＳＳを受けるＮｃｈトランジスタ２５-２と、ドレインをＰｃｈトランジスタ２１のドレインに接続し、ゲートを相互接続ノード２７-２に接続したＮｃｈトランジスタ２３-３と、ドレイン及びゲートをＮｃｈトランジスタ２３-３のソースに接続し、ソースに接地電位ＶＳＳを受けるＮｃｈトランジスタ２５-３とを含む。セルレベルＶｒｅｆは、Ｎｃｈトランジスタ２３-３のソースとＮｃｈトランジスタ２５-３のドレインとの相互接続ノード２７-３から得られる。なお、図８Ｂ中の参照符号Ｗ、Ｗｒ１、Ｗｒ２、Ｗｒ３はそれぞれ、トランジスタのゲート幅の値を示す。
【００６４】
Ｖｒｅｆ発生回路は、セル読み出しＮｃｈトランジスタの特性変動に対してもしきい値Ｖｔｈが小さくなり、セルの“０”電流が増加したとき、セルレベルＶｒｅｆは上昇してリファレンスセル電流を更に増加させて“０”センスのマージンを広げてくれることが望ましい。図８Ｂに示すＶｒｅｆ発生回路（VREF）が、このような特性を持つ。これを解析した例を、図９を参照して説明する。
【００６５】
図９に示す電流Ｉ１、Ｉ２、Ｉ３はそれぞれ、
Ｉ１＝k1(Vd-x-Vt)2＝k(x-Vt)2
Ｉ２＝k2(x-y-Vt)2＝k(y-Vt)2
Ｉ３＝k3(z-y-Vt)2＝k(z-Vt)2
である。
【００６６】
β1＝(k1/k)1/2＝(Wr1/W)1/2
β2＝(k2/k)1/2＝(Wr2/W)1/2
β3＝(k3/k)1/2＝(Wr3/W)1/2
とすると、
α＝β/(1+β)＜１
x＝α1Vd＋(1-2α1)Vt
y＝α2x＋(1-2α2)Vt
z＝α3y＋(1-2α3)Vt
z＝α1α2α3Vd−(2α1α2α3＋α2α3＋α3−1)Vt
β3＋β2＋β1  →  １＞α3＞α2＞α1
から
2α1α2α3＋α2α3＋α3−1＞2α13＋α12＋α1−1＞０
であれば、ｚ（＝Ｖｒｅｆ）の電源依存性をα1α2α3から小さくでき、Ｖｔ依存性もＶｔが小さくなればｚは大きくなる特性にできる。
【００６７】
2α3＋α2＋α−1＝(2α−1)(α12＋α1＋1)
なので、
α1＞０．５からβ1＞１  即ち、Ｗｒ１＞ＷとしてＷｒ２、Ｗｒ３と順次寸法を増す。Ｗｒ１、Ｗｒ２、Ｗｒ３と寸法を増すことによってゲート電圧の低下によるｇｍの低下も補える。
【００６８】
αは寸法のみに依存し、トランジスタ特性変動はＶｔを通してＶＤＤとは逆に現れるので、ＶＤＤ依存性やＶｔ依存性は、セル電流のＶＤＤ変化、及びＶｔ変化に呼応してリファレンス電流を変化させる。
【００６９】
実際にあるトランジスタモデルを用いてシミュレーションした結果を図１０に示す。
【００７０】
シミュレーションに使用した回路は、図９に示す回路と同様の回路であり、シミュレーション条件は次の通りである。
【００７１】
Ｎｃｈ Ｔｒ２３-１：ゲート幅Ｗｒ１＝１μｍ
Ｎｃｈ Ｔｒ２３-２：ゲート幅Ｗｒ２＝１．３μｍ
Ｎｃｈ Ｔｒ２３-３：ゲート幅Ｗｒ３＝１．９μｍ
Ｎｃｈ Ｔｒ２５-１〜２５-３：ゲート幅０．１６μｍ
なお、Ｎｃｈ Ｔｒ２３-１〜２３-３、２５-１〜２５-３のゲート長Ｌは、それぞれＬ＝０．１６μｍである。
【００７２】
図１０中の曲線Ｖｒｅｆに示すように、ＶＤＤ依存性とＶｒｅｆの値は所望の特性を示す。また、Ｚ＝Ｖｒｅｆの大きさは、最終段のＮｃｈトランジスタ２３-３のゲート幅Ｗｒ３の大きさのみで調節できる。
【００７３】
さらに、実際にＶｒｅｆ発生回路をシステムに搭載する場合には、不必要なときには電源と切り離し、消費電力を抑えると良い。かつ、調節するパラメータも少ないほうが良いので、図１１に示す変形回路例を用いると良い。
【００７４】
図１１に示すように、変形回路例に係るＶｒｅｆ発生回路（VREF´）は、図８Ｂに示したＶｒｅｆ発生回路が３段構成であったのに対して２段構成である。これにより、調節するパラメータを減らすことができ、例えば、セルレベルＶｒｅｆの設定が容易となる。動作原理は、図８Ｂに示したＶｒｅｆ発生回路と同様であり、解析例を下記する。
【００７５】
Ｉ１＝k1(Vd-x-Vt)2＝k(x-Vt)2
Ｉ２＝k2(x-y-Vt)2＝k(y-Vt)2
β1＝(k1/k)1/2＝(Wr1/W)1/2
β2＝(k2/k)1/2＝(Wr2/W)1/2
α＝β/(1+β)＜１
x＝α1Vd＋(1-2α1)Vt
y＝α2x＋(1-2α2)Vt
y＝α1α2Vd−(2α1α2＋α2−1)Vt
β3＋β2＋β1  →  １＞α3＞α2＞α1
電源電圧依存性とトランジスタ依存性の調合は、α1とα2とで行うことができる。
【００７６】
さらに、必要なときのみＶｒｅｆ発生回路（VREF´）を働かせて、電力消費を抑える。これを、Ｐｃｈトランジスタ２１´のゲートにＶＲＥＦ制御信号/ＯＮを与えることで行う。ＶＲＥＦ制御信号/ＯＮが“Ｈ”レベル（ＶＤＤ）のとき、Ｐｃｈトランジスタ２１´はオフし、Ｖｒｅｆ発生回路（VREF´）は非活性となる。反対に、ＶＲＥＦ制御信号/ＯＮが“Ｌ”レベル（ＶＳＳ）のとき、Ｐｃｈトランジスタ２１´はオンし、電源電位ＶＤＤがＶｒｅｆ発生回路（VREF´）に供給され、Ｖｒｅｆ発生回路（VREF´）は活性となる。
【００７７】
かつ、高速で確実にノードｙの電位をセルレベルＶｒｅｆに設定するために、ＶＲＥＦ制御信号/ＯＮをゲートに受けるＮｃｈトランジスタ２２-１〜２２-４が各ノードを設け、Ｎｃｈトランジスタ２９-１、及び２９-２をノードｘ及びｙに設ける。Ｎｃｈトランジスタ２２-１〜２２-４は、ＶＲＥＦ制御信号/ＯＮが“Ｈ”レベルのときにオンし、各ノードの初期値を接地電位ＶＳＳに設定する。ＶＲＥＦ制御信号/ＯＮが“Ｈ”レベルから“Ｌ”レベルになり、Ｖｒｅｆ発生回路（VREF´）が活性化すると、トランジスタ２９-１、２９-１から自己ブートが瞬間的にかかり、ノードｘ及びノードｙの電位は、初期値から、急速に設定値に向かう。
【００７８】
次に、電流センスアンプについて説明する。電流センスアンプは、セル及びリファレンスセルからの電流を比較してセンスする。図１２に電流センスアンプを示す。図１２に示す電流センスアンプを、本明細書では、ＦＦＳＡ（Forced Feed-back Sense Amplifier）と呼ぶ。ＦＦＳＡは、本件発明者によって発明され、本件出願人によって日本国に対して先行出願された特願２００４−９３３８７号（２００４年３月２６日出願）に記載されている。
【００７９】
センスを開始する前、信号ＥＱ、ＡＣＣ、及びＳＥは“Ｈ”レベル、信号ＬＷ、及びＲＷはともに“Ｈ”レベル、カラム選択信号ＣＳＬ１、及びＣＳＬ２はともに“Ｌ”レベルである。WRITEモードのとき、信号ＣＳＬ１、及びＣＳＬ２は、センスを開始する前に選択的に立ち上がり、外部からのデータをＦＦＳＡに注入するが、READモードのとき、信号ＣＳＬ１、及びＣＳＬ２は、“Ｌ”レベルのままである。
【００８０】
センスは、アクセスするセルのリードワード線ＲＷＬと、ＦＦＳＡを間に挟んで反対側にあるリファレンスセルのワード線ＷＬとを立ち上げ、電流のパスをリードビット線ＲＢＬ、及び相補リードビット線ｂＲＢＬに作ってから開始する。センスを開始する前、ＦＦＳＡの内部ノードは接地電位ＶＳＳである。
【００８１】
外部制御信号/ＳＥが立ち下がってセンスが開始されると、信号ＡＣＣは“Ｌ”レベルになる。これにより、ＦＦＳＡは電源電位ＶＤＤにつながり、電流パスの抵抗に従って電流が流れ始める。ビット線ＲＢＬ、ｂＲＢＬにはセル情報である電流ＩDATA、及びＩREFがそれぞれ流れる。しかし、電流ＩDATAと電流ＩREFとの電流差はセンスアンプには伝わらず、センスアンプノードＯＵＴ、ｂＯＵＴは、接地電位ＶＳＳに向かって電流を左右バランスして流している。
【００８２】
次に、信号ＥＱが立ち下がり、ビット線ＲＢＬ、ｂＲＢＬの電流パスはセルとリファレンスセルのみとなり、電流ＩDATA、及びＩREFがカレントミラー回路３１Ｒ、及び３１Ｌで増幅され、センスアンプの内部電流の差となって接地電位ＶＳＳへと流れる。ここで、信号ＳＥを立ち下げて、接地電位ＶＳＳへの直接へのパスを切る。すると、センスアンプの内部ノードに強制的なフィードバックがかかり、微少な電流差は、一気にセンスアンプ左右のノードの電位へ変換され、センスデータとしてラッチされる。
【００８３】
WRITEモードでは、カレントミラー回路３１Ｒ、３１Ｌからの増幅電流ではなく、グローバルＤＱ線対ＧＤＱ、ｂＧＤＱのデータを利用する。データがラッチされると、読み出したセル側又は書き込みを行う側の信号ＲＷ、又はＬＷを立ち下げ、グローバルライトワード線ＧＷＢＬ、又はＢＧＷＬへとデータのレベルを転送する。
【００８４】
READモードでは、信号ＣＳＬ１、及びＣＳＬ２を立ち上げ、グローバルＤＱ線対ＧＤＱ、ｂＧＤＱの一方を放電し、外部へとデータを転送する。
【００８５】
ＦＦＳＡを制御する制御信号の発生ロジックの概要を図１３に示す。
【００８６】
図１３に、グローバルな選択信号を発生するロウデコーダ部（Row Dec部）で作られる信号と、各マットをセンスするセンスアンプに個別に設けられるコントロール信号発生部（MAT部）とを示した。図１３中、信号ＴＩＬＥｙ、ＡＣＣ、ＳＥ、ＬＷ、ＲＷ、ｂＧＷＥ、ＩＯＥ、ＷＥ、Ｙａ、及びＹｂは、電源電位ＶＤＤと負電位Ｖｎｎとの間で変化する信号である。
【００８７】
ロウデコーダ部（Row Dec部）に入る信号のうち、信号ＩＯＥ、ＷＥ、ＳＥは既に動作モードのところ説明した信号である。信号Ｙａ、Ｙｂはアドレス信号のカラム選択部分を、部分デコードした信号で外部とデータをやり取りするカラムを選択する。信号Ａ７はアドレス１つでセンスアンプの左右のどちらの側のＭＡＴを選択するかを決める。信号Ｘｄは同時に活性化されるセンスアンプ系列である基本ユニットを選択するアドレス信号を、部分デコードした信号である。信号ＴＩＬＥｘは１Ｍｂのタイル（Tile＝1Mb Cell Array Unit）を複数並べてメモリを構成した場合に、タイルをｘ方向から選択するための部分デコード信号である。信号ＳＳは選択されたセンスアンプ系列のみで“Ｈ”となり、グローバルな信号を発生させるセンスアンプ系列が決まる。信号ＳＥによって信号ＳＳｂが“Ｌ”に変化してセンスが開始される。また、信号ＷＥによって信号ｂＧＷＥが立ち下がり、セルへのセンスアンプからのデータ書き込みのタイミングが作られる。
【００８８】
コントロール信号発生部（MAT部）に与えられる信号ＴＩＬＥｙは、１Ｍｂのタイルを複数並べてメモリを構成した場合に、タイルをｙ方向から選択するための部分デコード信号である。信号ＴＩＬＥｙと、ロウデコーダ部（Row Dec部）からの信号とが交わったマットのセンスアンプは、上述のセンスアンプ動作で説明したように信号が発生される。
【００８９】
次に、メモリと外部データとをやり取りするバッファ部について説明する。
【００９０】
図１４はグローバルＤＱバッファの回路例を示す回路図である。
【００９１】
図１４に示すように、グローバルＤＱバッファ（GDQBUFF）は、信号ＩＯＥが“Ｈ”レベルになり、センスアンプとグローバルＤＱ線対ＧＤＱ、ｂＧＤＱとが接続されたカラムにおいて活性化される。バッファ（GDQBUFF）を活性化する信号は、カラム選択信号ＣＳＬ１、及びＣＳＬ２を活性化する信号と同じであり、例えば、信号Ｙａ、Ｙｂ、ＴＩＬＥｙである。データが転送されるＤＱ線対ＧＤＱ、ｂＧＤＱは、プリチャージ、及びイコライズが信号ＩＯＥにより停止される。読み出されたデータは、“フローティングＨ”レベルになっているバスＲＩＯを、接地電位ＶＳＳに放電するか、電源電位ＶＤＤに接続するかによって確定される。
【００９２】
WRITEモードでは、信号ＩＯＥが“Ｈ”レベルになるのに加え、信号ｂＷＩＯＥが立ち下がるとバスＷＩＯのデータに従って、ＤＱ線対ＧＤＱ、ｂＧＤＱの一方が接地電位ＶＳＳに接続され、センスアンプに強制的に接地電位ＶＳＳのパスを付加してセンスさせることになる。
【００９３】
以上が１つの実施形態に係る半導体集積回路装置のデータセンスに関係する説明である。
【００９４】
以下、セルデータを保持するためのリフレッシュに関連するワード線ＲＷＬのアドレッシングについて説明する。
【００９５】
図１５は、１６Ｍｂのメモリブロックの構成例を示す平面図である。
【００９６】
図１５に示す構成例は、１Ｍｂタイル１を、縦、横４個ずつ計１６個並べ、１６Ｍｂのメモリブロックを構成する。ワード線選択に関わるアドレスビット（Row Address bit）の割付例を図１６に示す。ワード線選択に関わるアドレスビットは、アドレスＡ０〜Ａ１１の１２ビットであり、これらビットを、部分デコードして１つの信号のみが立ち上がり、ある部分を選択するようにしている。
【００９７】
即ち、“Ｘａ”は４つの信号でワード線をドライブする信号ＲＷＤやＷＷＤをｘ方向のマット配置の関係なく選択する。“Ｘｂ”は８つの信号でマットのグローバルワード線ＧＷＬ及びｂＧＷＬを選択する。従って、各マットは４×８=３２本のワード線からなる。“Ｘｃ”は４つの信号でセンスアンプを挟んだ４つのマットペアを選択する。“Ａ７”は選ばれたマットペアの左右のどちらかを選択する。“Ｘｄ”は４つの信号で１Ｍｂタイル１を構成する４系統のセンスアンプから１つを選択する。“ＴＩＬＥｘ”は４つの信号でｘ方向に並ぶ４つのタイル系列のうち、１つを選択する。
【００９８】
以上のようにワード線のアドレス割付を行う。このようなアドレス割付で、グローバルワード線やＭＡＴを選択するグローバルな信号を発生する発生回路を図１７に示す。
【００９９】
図１７において、インバータに入る矢印４１の信号は、この信号がＰｃｈトランジスタの電源端子に電源電位ＶＤＤの代わりに接続され、インバータから出る矢印４３の信号は、この信号がＮｃｈトランジスタの接地端子に接地電位ＶＳＳの代わりに接続されることを示す。インバータのうち、インバータ４５は、信号振幅を電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差から、電源電位ＶＤＤと負電位Ｖｎｎとの間の電位差にレベルシフトするレベルシフタ付インバータである。レベルシフタ付インバータ４５のうち、レベルシフタの部分の具体的な回路例を図１８に示す。
【０１００】
図１８に示すインバータ４５は、図１７に示す信号Ｘｂ、及びＸｃの信号の信号振幅を、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差から、電源電位ＶＤＤと負電位Ｖｎｎとの間の電位差にレベルシフトする。インバータ４５のレベルシフタの部分は、入力ＩＮが“Ｈ”レベルになったとき、低電圧でも高速に、出力ノード４７の電位が反転するように、まず、入力ノード４９の電荷を、Ｎｃｈトランジスタ５１、５３を用いて接地電位ＶＳＳに引き抜く。
【０１０１】
タイル、センスアンプ系列、及びセンスアンプの左右は、信号ＴＩＬＥｘ、Ｘｄ、及びＡ７によって選択され、信号ＲＥ、又は信号ＳＥが立ち上がると、選択された側のグローバルワード線ペアＧＷＬ、ｂＧＷＬが、信号Ｘｂ、及びＸｃに従って活性化される。同時に反対側のリファレンスセルR cellのグローバルワード線であるｂＧＲＷＬが立ち下がる。信号Ｘｃに従って書き込みの際のマットのライトビット線ＷＢＬと、グローバルライトビット線ＧＷＢＬを接続するための選択信号GMATSLが対応するマット選択回路に対して活性化される。また、センスアンプの左右の選択にかかわらず、信号ＳＥが立ち上がると信号ＳＳｂが立ち下がり、選択されたマットでセンスアンプが活性化される。
【０１０２】
以上のメモリシステムにおいて、課題であったセルの保持特性に対応したリフレッシュ方式がどう実現されているかについて以下説明する。
【０１０３】
セルの保持特性に対応するには、
（１）  “１”保持に対しては、通常ＤＲＡＭと同様一定時間内にリフレッシュする。
【０１０４】
即ち、ライト動作状況に無関係にリフレッシュアドレスを進める。例えば、“１”保持のセルは１ｍｓオーダーでリフレッシュする。
【０１０５】
（２）  “０”保持は、ライトビット線ＷＢＬの電位が数ｎｓの間、“Ｈ”又は“Ｌ”に固定されるため、ライトサイクルごとに“０”状態のリークが加速される（以下、このような状態を“０”セルディスターブと呼ぶ）。即ち、ライト動作状況によってリフレッシュアドレスの進め方を変える。例えば、“０”保持のセルは１μｓオーダーでリフレッシュする。
【０１０６】
（３）  ライトビット線ＷＢＬの電位が、ライト動作期間、又はリフレッシュ動作期間でのみ“Ｈ”又は“Ｌ”となるようにし、リード動作期間等、その他の動作期間においては、ライトビット線ＷＢＬの電位を“Ｌ”、例えば、ＶＳＳレベルとして、ライトビット線ＲＢＬが“Ｈ”となるトータル時間を減らす。
【０１０７】
（４）  ライト動作がランダムに入り、リフレッシュが一巡しても、ライトビット線ＷＢＬが“Ｈ”となるトータル時間が“０”保持状態を“１”に化けさせないアレイ分割と、アドレス循環サイクルを設ける。
【０１０８】
例えば、１つの実施形態において、ライトビット線ＷＢＬをＭＡＴごとに小分けし、グローバルビット線ＧＢＬをライトビット線ＷＢＬに、マット間のセレクタを介して選択的に接続するようにしたのは、“０”ディスターブの期間をできるだけ少なくするためである。１つの実施形態では、マット内のリフレッシュを次の原理１、２に従って行う。
【０１０９】
図１９はこの発明の実施形態に係る半導体集積回路装置のリフレッシュの原理１を示す図、図２１はこの発明の実施形態に係る半導体集積回路装置のリフレッシュの原理２を示す図である。
【０１１０】
原理１は、上述したライトエコーリフレッシュ（Write Echo Refresh: WER）である。
【０１１１】
ディスターブトータル時間と無関係のリフレッシュは、一定の時間ごとに行うリフレッシュ“Ｒ”で対応する（以下、通常リフレッシュと呼ぶ）。セルアレイ内のメモリセルのリフレッシュが一巡する時間は、一巡リフレッシュサイクル数で決まる、と考えることができる。一巡リフレッシュサイクル数は、ライトビット線ＷＢＬに接続されるセル数Ｒで決まる。このセル数Ｒを変えることで一巡リフレッシュサイクル数が変わり、故にリフレッシュが一巡する時間を調整できる。一巡リフレッシュサイクル数を調整し、リフレッシュが一巡する時間を、例えば、ディスターブトータル時間未満内に抑えることで、メモリセルが保持するデータを、ディスターブによる破壊から保護する。
【０１１２】
ライト時に生ずるディスターブに対しては、例えば、“１”ライトを生じたライトビット線ＷＢＬに接続されたセルに対して付加的なリフレッシュ“ＷＥＲ”を行うことで対応する。付加的なリフレッシュを行うことで、リフレッシュサイクルが通常リフレッシュ毎に１つ進むのに加え、付加的なリフレッシュ毎にも１つ進む。このため、リフレッシュは、付加的なリフレッシュの分、通常リフレッシュのみの場合に比べてより早く巡回する。リフレッシュがより早く巡回することで、ライト時に生ずる“０”セルディスターブに対処できる。このような付加的なリフレッシュが、ライトエコーリフレッシュである。
【０１１３】
上記動作を、一巡サイクル数を“４”に簡略化した例を参照し、より簡単に説明する。
【０１１４】
図２０は、リフレッシュが一巡する時間が短縮される様子を示す図である。
【０１１５】
図２０中のケース１は、通常リフレッシュＲのみが行われるケースである。ケース１においては、一定の時間Ｔｒｆｈごとに通常リフレッシュＲが行われるだけであるので、リフレッシュが一巡する時間は、“Ｔｒｆｈ×一巡リフレッシュサイクル数”、即ち、“Ｔｒｆｈ×４”である。
【０１１６】
ケース２は、通常リフレッシュＲに加え、ライトエコーリフレッシュＷＥＲが一度行われたケースである。ケース２においては、ライトエコーリフレッシュＷＥＲが一度行われるので、その分リフレッシュサイクルが増え、リフレッシュサイクルが１つ進む。従って、リフレッシュが一巡する時間は“Ｔｒｆｈ×３”となり、リフレッシュが一巡する時間は、ケース１に比べて、一定の時間Ｔｒｆｈ短縮され、リフレッシュがより早く巡回する。
【０１１７】
ケース３は、通常リフレッシュＲに加え、ライトエコーリフレッシュＷＥＲが二度行われたケースである。ケース３においては、リフレッシュサイクルが２つ進むので、リフレッシュが一巡する時間は“Ｔｒｆｈ×２”となる。リフレッシュが一巡する時間は、ケース１に比べて、一定の時間Ｔｒｆｈ×２短縮され、リフレッシュがさらに早く巡回する。
【０１１８】
原理２はセルアレイの分割である。リフレッシュ循環は、図２１に示すように、マット間とマット内との２重周期巡回とする。ライト動作が入るとマット間巡回を無視し、ライト動作を生じたマット内でライトサイクルのすぐ後にリフレッシュアドレスを先に進める。その後、通常リフレッシュサイクルを続ける。リフレッシュカウンタは、ＭＡＴ個々に独立したものが必要である。カウンタは、Ｎ個のサブカウンタ（ｍ0、ｍ1、…、ｍn、…、ｍN-1）から全体のカウンタが構成される。サブカウンタｍnはそれぞれ、例えば、Ｍカウントサイクルのカウンタであり、一定の時間ごとに行われる通常リフレッシュはＮ×Ｍサイクルで全体を一巡する。サブカウンタｍnに属するアドレスに“１”ライトが何回か入り、ｗ(n)回のライトエコーリフレッシュをこのカウンタアドレスに対して行い、サブカウンタｍnのカウント値をｍからｗ(n)先に進める。時間で行われる通常リフレッシュでサブカウンタｍnが次に選択されるとき、“ｍ＋ｗ(n)(mod.Ｍ)”がサブカウンタｍnのカウンタアドレスとなる。“ｍ”はライトエコーリフレッシュ発生前のカウンタアドレスである。
【０１１９】
サイクルＭを、例えば、簡略化して“４”と仮定すると、カウンタアドレス“ｍ＋ｗ(n)(mod.Ｍ)”は、以下の、４つのカウント数の数列で表される。
【０１２０】
｛０、４、８、１２、１６、…｝
｛１、５、９、１３、１７、…｝
｛２、６、１０、１４、１８、…｝
｛３、７、１１、１５、１９、…｝
上記４つの数列において、｛０、４、８、１２、１６、…｝は全て等価なカウント数であり、以下同様に、｛１、５、９、１３、１７、…｝は全て等価なカウント数、｛２、６、１０、１４、１８、…｝は全て等価なカウント数、及び｛３、７、１１、１５、１９、…｝は全て等価なカウント数である。
【０１２１】
ここで、“ｍ”を“２”とし、“ｗ(n)”を“３”とすると、カウンタアドレスは“２”から“５”へ進む。上記数列から“５”は“１”と等価であるから、サブカウンタｍnのカウンタアドレスは“１”に戻る。このことは以下に説明するカウンタにおいても同様である。
【０１２２】
原理２において説明したカウンタ動作を実現するための回路の例を図２２に示す。
【０１２３】
図２２に示す点線のブロックの各々がマットごとのサブカウンタ６１（６１-0〜６１-N-1）である。各マットには３２本のワード線があるので４ビットのシフトカウンタと８ビットのシフトカウンタからなるトータルサイクル３２サイクルカウンタがサブカウンタとなる。
【０１２４】
サブカウンタ６１の出力は、マット、グローバルワード線の選択にかかわる信号Ｘａ、Ｘｂでありそれぞれ４本、８本の信号線である。リフレッシュの際はカウンタ出力を外部アドレスの代わりに使用する。サブカウンタ６１を横断的に巡回するのが３２ビットのカウンタ６３であり、これは１Ｍｂタイルがセンスアンプ系列４つの３２マットから構成されることに対応している。即ち、３２ビットカウンタ６３を３２サイクル巡回することで１０２４本の全ワード線のリフレッシュが一巡する。３２ビットカウンタ６３の出力はマット選択にかかわる信号Ｘｄ、Ａ７、Ｘｃのそれぞれ４本、２本、４本の信号線である。カウンタ６３動揺に、リフレッシュの際には外部アドレスの代わりにカウンタ出力に切り替わる。
【０１２５】
REFRESHモードの時には３２ビットカウンタ６３によって決まるマットが選択され、信号Ｘｄ、Ａ７、Ｘｃが対応するマットアドレスになっているので、選ばれるサブカウンタ６１はこれらのＮＡＮＤ出力で選択され、サブカウンタ６１の信号ＲＦＡによって信号Ｘａ、Ｘｂがこのサブカウンタ出力に切り替わり、リフレッシュワード線が選択される。リフレッシュサイクルの終了時に３２ビットカウンタ６３、及びサブカウンタ６１ともカウントを１つ先に進める。
【０１２６】
ECHO REFRESHモードでは、WRITEモードで書き込みが行われたＭＡＴに対してのみリフレッシュを行い、そのサブカウンタ６１のカウントを１つ進める。そのためWRITEモードでは信号ｂＷＩＯＥが必ず“Ｌ”になり、外部アドレスによって選択され、書き込みが行われるマットの信号Ｘｄ、Ａ７、Ｘｃが確定するので、この状態をフリップフロップでラッチし選択されたＭＡＴのサブカウンタ６１が選択されるようにセットする。WRITEの直後には必ずECHO REFRESHが入るので信号ＷＥＲＦが立ち上がると、直前に書き込みがなされたサブカウンタ６１で信号ＲＦＡが立ち上がり、信号Ｘａ、Ｘｂがサブカウンタ６１の内容に切り替わり、信号Ｘｄ、Ａ７、Ｘｃは、外部アドレスの取り込み信号である信号ＭＥＭが“Ｌ”のままであるので、直前のWRITEの状態を維持し、WRITEが行われたマットのみのサブカウンタ６１でワード線が選択され、リフレッシュされる。ECHO REFRESHモードの終了時に、サブカウンタ６１は、次のリフレッシュに備えて１つカウントを進める。
【０１２７】
次に、上記動作を、ＭＡＴ数を４つ（即ち、サブカウンタ数Ｎ＝４）、マット１つ当りのワード線数を４本（即ち、サブカウンタのカウントサイクル数Ｍ＝４）に簡略化した例を参照し、より簡単に説明する。
【０１２８】
図２３は時刻毎のコマンド入力例を示す図である。図２３中の横軸は時間を示し、本入力例においては、各コマンド（Ｒ、Ｗ、ＷＥＲ）は、時刻ｔ０、ｔ２、ｔ４、ｔ５、ｔ７、ｔ９、ｔ１０、ｔ１２、ｔ１４に、それぞれ入力される。
【０１２９】
通常リフレッシュは一定の時間Ｔｒｆｈおきに行われる。通常リフレッシュのコマンドは“Ｒ”により示される。通常リフレッシュコマンドＲは、一定の時間Ｔｒｆｈおきに半導体集積回路装置の半導体メモリの部分に対して入力される。本例では、それぞれ時刻ｔ０、ｔ２、ｔ７、ｔ１２、ｔ１４に入力される。本例では、通常リフレッシュは、Ｎ×Ｍ＝４×４＝１６サイクルで、ＭＡＴ３-０〜３-３中の全体のワード線を一巡する。
【０１３０】
ライトコマンドは“Ｗ”により示される。ライトコマンドＷは、通常リフレッシュコマンドが入力される時刻間に半導体メモリの部分に対して入力される。本例では、例えば、時刻ｔ４、ｔ９に入力される。ライトコマンドＷが入力され、選択されたＭＡＴに対してライト動作が行われると、ライトエコーリフレッシュコマンドＷＥＲが発行され、半導体メモリの部分に対して入力される。本例では、時刻ｔ５、ｔ１０に入力される。
【０１３１】
図２４Ａ〜図２４Ｄ、図２５Ａ〜図２５Ｄ、図２６Ａ〜図２６Ｄ、及び図２７Ａ〜図２７Ｄは、時刻ｔ０〜ｔ１５毎のカウンタ６３のカウント値、及びサブカウンタ６１のカウント値の遷移を目視化した図である。
【０１３２】
まず、図２４Ａに示すように、時刻ｔ０において、カウンタ６３のカウント値、及びＭＡＴ３-０〜３-３毎に設けられたサブカウンタ６１-０〜６１-３のカウント値は、それぞれ“００”を示すものとする。この状態は、例えば、初期状態である。初期状態は、例えば、電源投入直後の状態や、例えば、システムリセットがかかり、メモリに記憶された情報がオールクリアされた状態等に例えることができる。
【０１３３】
カウンタ６３は、カウント値“００”でＭＡＴ６１-０、“０１”でＭＡＴ６１-１、“１０”でＭＡＴ６１-２、及び“１１”でＭＡＴ６１-３を選択する。
【０１３４】
サブカウンタ６１は、カウント値“００”で第１番目のワード線ＷＬ００ｘｘ、“０１”で第２番目のワード線ＷＬ０１ｘｘ、“１０”で第３番目のワード線ＷＬ１０ｘｘ、及び“１１”で第４番目のワード線ＷＬ１１ｘｘを選択する。なお、“ｘｘ”には、ＭＡＴ３-０〜３-１毎に、カウンタ６３のカウント値に対応させた“００”、“０１”、“１０”、及び“１１”の番号を、便宜上入れる。
【０１３５】
時刻ｔ０において、通常リフレッシュコマンドＲが入力される。カウンタ６３のカウント値は“００”であるからＭＡＴ３-０が選択され、ＭＡＴ３-０に対応するサブカウンタ６１-０のカウント値は“００”である。従って、全１６本のワード線のなかから、ＭＡＴ３-０内の第１番目のワード線ＷＬ００００が選択され、ワード線ＷＬ００００に接続されるメモリセルのデータがリフレッシュされる。
【０１３６】
通常リフレッシュが終了すると、図２４Ｂに示すように、時刻ｔ１において、カウンタ６３のカウント値、及びサブカウンタ６１-０のカウント値を、それぞれ１つ先に進める（カウントアップ）。カウンタ６３のカウント値は“００”から“０１”に遷移し、サブカウンタ６１-０のカウント値は“００”から“０１”に遷移する。
【０１３７】
次に、図２４Ｃに示すように、時刻ｔ２において、通常リフレッシュコマンドＲが入力される。図２４Ａを参照して説明した動作と同様に、カウンタ６３、及びサブカウンタ６１-１はＭＡＴ３-１内のワード線ＷＬ０００１を選択し、ワード線ＷＬ０００１に接続されるメモリセルのデータがリフレッシュされる。
【０１３８】
通常リフレッシュが終了すると、図２４Ｄに示すように、時刻ｔ３において、図２４Ｂ
を参照して説明した動作と同様に、カウンタ６３のカウント値、及びサブカウンタ６１-０のカウント値を、それぞれ１つ先に進める。
【０１３９】
次に、図２５Ａに示すように、時刻ｔ４において、ライトコマンドＷが入力される。例えば、ＭＡＴ３-３中の、あるワード線（例えば、ＷＬ１０１１）が選択されたとすると、新しいデータが、あるワード線に接続されるメモリセルに対して書き込まれる。ライトコマンドが入力される、もしくはライト動作が終了すると、ライトエコーリフレッシュコマンドＷＥＲが発行される。
【０１４０】
図２５Ｂに示すように、時刻ｔ５において、ライトエコーリフレッシュコマンドＷＥＲが入力されると、書き込みが行われたＭＡＴ３-３のサブカウンタ６１-３はカウント値に従ってワード線ＷＬ００１１を選択し、ワード線ＷＬ００１１に接続されるメモリセルのデータをリフレッシュする。
【０１４１】
ライトエコーリフレッシュが終了すると、図２５Ｃに示すように、時刻ｔ６において、サブカウンタ６１-３のカウント値を１つ先に進める。サブカウンタ６１-３のカウント値は“００”から“０１”に遷移する。ライトエコーリフレッシュが行われると、サブカウンタ６１-３のカウント値は通常リフレッシュ毎のカウントアップに関係なく、カウントアップされる。これにより、ライト動作が発生したＭＡＴ、本例では、ＭＡＴ３-３では、他のＭＡＴ３-０〜３-２に比べて、サブカウンタ６３のカウントアップが進む。このため、ＭＡＴ３-３内の全ワード線のリフレッシュを、他のＭＡＴ３-０〜３-２に比べて、より早く一巡させることができる。なお、カウンタ６３のカウント値は、ライトエコーリフレッシュ終了後においては、カウントアップされない。
【０１４２】
次に、図２５Ｄに示すように、時刻ｔ７において、通常リフレッシュコマンドＲが入力されると、カウンタ６３、及びサブカウンタ６１-２はＭＡＴ３-２中のワード線ＷＬ００１０を選択し、ワード線ＷＬ００１０に接続されるメモリセルのデータをリフレッシュする。
【０１４３】
通常リフレッシュが終了すると、図２６Ａに示すように、時刻ｔ８において、カウンタ６３のカウント値、及びサブカウンタ６１-２のカウント値を、それぞれ１つ先に進める。
【０１４４】
次に、図２６Ｂに示すように、時刻ｔ９において、ライトコマンドＷが入力され、例えば、ＭＡＴ３-３中の、あるワード線（例えば、ＷＬ００１１）が選択されたとする。このワード線に接続されるメモリセルには新しいデータが書き込まれる。
【０１４５】
ライトが終了すると、ライトエコーリフレッシュコマンドＷＥＲが発行される。
【０１４６】
図２６Ｃに示すように、時刻ｔ１０において、ライトエコーリフレッシュコマンドＷＥＲが入力されると、書き込みが行われたＭＡＴ３-３のサブカウンタ６１-３はカウント値に従ってワード線ＷＬ０１１１を選択し、ワード線ＷＬ０１１１に接続されるメモリセルのデータをリフレッシュする。
【０１４７】
ライトエコーリフレッシュが終了すると、図２６Ｄに示すように、時刻ｔ１１において、サブカウンタ６１-３のカウント値を１つ先に進める。サブカウンタ６１-３のカウント値は“０１”から“１０”に遷移する。
【０１４８】
次に、図２７Ａに示すように、時刻ｔ１２において、通常リフレッシュコマンドＲが入力されると、カウンタ６３、及びサブカウンタ６１-３はＭＡＴ３-３内のワード線ＷＬ１０１１を選択し、ワード線ＷＬ１０１１に接続されるメモリセルのデータをリフレッシュする。
【０１４９】
通常リフレッシュが終了すると、図２７Ｂに示すように、時刻ｔ１３において、カウンタ６３のカウント値、及びサブカウンタ６１-３のカウント値を、それぞれ１つ先に進める。カウンタ６３のカウント値は“１１”から“００”に戻り、サブカウンタ６１-３のカウント値は“１０”から“１１”に進む。
【０１５０】
次に、図２７Ｃに示すように、時刻ｔ１４において、通常リフレッシュコマンドＲが入力されると、カウンタ６３、及びサブカウンタ６１-０はＭＡＴ３-０中のワード線ＷＬ０１００を選択し、ワード線ＷＬ０１００に接続されるメモリセルのデータをリフレッシュする。
【０１５１】
通常リフレッシュが終了すると、図２７Ｄに示すように、時刻ｔ１５において、カウンタ６３のカウント値、及びサブカウンタ６１-０のカウント値を、それぞれ１つ先に進める。カウンタ６３のカウント値は“００”から“０１”に進み、サブカウンタ６１-０のカウント値は“０１”から“１０”に進む。
【０１５２】
以後、通常リフレッシュコマンドＲの入力、及びライトエコーリフレッシュコマンドＷＥＲの入力に従ってリフレッシュを行い、上述のようにカウンタ６３のカウント値、及びサブカウンタ６１-０〜６１-３のカウント値をカウントアップさせていけば良い。
【０１５３】
ライト後のライトエコーリフレッシュが行われたＭＡＴ３では、サブカウンタ６１のカウント値がカウントアップされ、ライトが行われる毎に、リフレッシュが先に進んでいく。このため、ライトが行われる毎に、ＭＡＴ３内の全ワード線のリフレッシュが一巡するまでに要する時間が短縮される。ライトが行われたＭＡＴ３において、全ワード線のリフレッシュが一巡するまでに要する時間が短縮されることで、“０”セルディスターブに起因したデータの反転現象を抑制することができる。
【０１５４】
次に、リフレッシュアドレス発生カウンタの回路例を説明する。
【０１５５】
図２８Ａは回路例に係るリフレッシュアドレス発生カウンタが有するシフトユニットの回路例を示す回路図、図２８Ｂは図２８Ａに示すシフトユニットの論理を示す図である。
【０１５６】
図２８Ａに示すシフトユニット７７は、ラッチ回路７３とシフト回路７５とを含む。ラッチ回路７３は“１”又は“０”の情報を保持し、シフト回路７５はラッチ回路７３の“０”と“１”との境目を左右にシフトする。カウンタ６３、及びサブカウンタ６１は、それぞれシフトユニット７７を１つ、もしくは複数組み合わせることで構成される。
【０１５７】
シフトユニット７７の原理は“０”と“１”との境目の数を“ｍ”とした場合、“０”及び“１”の左右のシフトを考えると、“２×ｍ”の情報が得られることを利用する。図２８Ａに示すシフトユニット７７はラッチ回路７３を１つ有する。ラッチ回路７３の２つの出力Ａ、Ｂの間には、図２８Ｂに示すように、“Ａ＝０、Ｂ＝１”、及び“Ａ＝１、Ｂ＝０”の２つの境目を作ることができる。即ち、境目の数ｍは“２”である。
【０１５８】
このように１つのシフトユニット７７には、“０”と“１”との境目を２つ作ることができるから、ｍ個の境目を作るにはシフトユニット７７がｍ−１個あれば良い。これにより、シフトユニット７７の数は、ビット情報に対して半分以下にでき、一般的なカウンタ回路に比較して回路規模を小さくできる。
【０１５９】
シフトユニット７７の数を最小にするには、欲しいビット数を４の倍数の因数に分解して、それぞれを順にカウントするようにすれば良い。３２ビットの場合は４×８が４の倍数の因数分解なので、シフトユニット７７を有する４ビットのシフトカウンタと、同じくシフトユニット７７を有する８ビットのシフトカウンタとを組み合わせれば良い。４ビットのシフトカウンタ７１(4)の回路例を図２９に、８ビットのシフトカウンタ７１(8)の回路例を図３０に示す。
【０１６０】
図２９に示すように、４ビットのシフトカウンタ７１(4)は、１つのシフトユニット７７と、１つのシフト信号発生回路７９とを含む。シフトユニット７７内のラッチ回路７３の出力Ｆ、及びＣは、それぞれクロック入力CLKの立ち上がりで“０”、“１”の変化をする。シフト信号発生回路７９の出力Ｒ、及びＬは、それぞれクロック入力CLKの立ち下がりで“０”、“１”が入れ替わる。従って、例えば、論理積（ＡＮＤ）回路８１を用いて、出力Ｆ、Ｃ、Ｒ、及びＬの論理積（ＡＮＤ）を適切に取れば、ｔ０、ｔ１、ｔ２、ｔ３のように巡回する４ビットの信号が得られる。
【０１６１】
図３０に示すように、８ビットのシフトカウンタ７１(8)は、３つのシフトユニット７７-０〜７７-２と、１つのシフト信号発生回路７９とを含む。情報“１”は、３つのシフトユニット７７-０〜７７-２内のラッチ回路７３-０〜７３-２を順次シフトして行ったり来たりする。
【０１６２】
具体的には、シフト信号発生回路７９の出力ＲＳＦが“１”であれば、クロック信号CKの立ち上がり／立ち下がり、即ち、クロック入力CKのトグルに従って、情報“１”が出力Ｂ０、Ｂ１、Ｂ２の順にシフトする。情報“１”が出力Ｂ２までシフト、即ち、情報“１”がラッチ回路７３-２に達した後、出力ＲＳＦがクロック入力CKの立ち下がりで“１”から“０”に変化し、出力ＬＳＦが“０”から“１”に変化する。次のクロック入力CKの立ち上がりからは、情報“１”が出力Ｂ２、Ｂ１、Ｂ０の順に反対にシフトする。従って、例えば、論理積（ＡＮＤ）回路８１を用いて、出力Ｂ０、Ｂ１、Ｂ２、ＲＳＦ、及びＬＳＦの論理積（ＡＮＤ）を適切に取れば、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４、ｓ５、ｓ６、ｓ７のように巡回する８ビットの信号が得られる。
【０１６３】
これらシフトカウンタ７１(4)とシフトカウンタ７１(8)とを用いて、３２ビットのシフトカウンタを構成するには、例えば、８ビットのシフトカウンタ７１(8)が、４ビットのシフトカウンタ７１(4)が一巡してからカウントするようにすれば良い。このようにするには、図３１に示すクロック周期変更回路８３を用いれば良い。周期変更回路８３は、４ビットのシフトカウンタ７１(4)と同様に、１つのシフトユニット７７、及び１つのシフト信号発生回路７９を含む。周期変更回路８３のクロック入力は４ビットのシフトカウンタ７１(4）の出力Ｃであり、出力ＣＫ、/ＣＫを発生させる。周期変更回路８３は、クロック入力である出力Ｃが立ち上がるときに出力ＣＫをトグルさせる。出力ＣＫを、８ビットのシフトカウンタ７１(8)のクロック入力CLKとすれば、シフトカウンタ７１(8)のカウントは、クロック入力CLKの４トグルごとに行われることになる。従って、シフトカウンタ７１(4)とシフトカウンタ７１(8)とを用いて、合計３２サイクルで一巡する３２ビットのシフトカウンタを構成できる。
【０１６４】
４ビットのシフトカウンタの出力、８ビットのシフトカウンタの出力、及び３２ビットのシフトカウンタの出力と、ワード線のアドレスとの対応を示したのが図３２である。
【０１６５】
図３２に示すように、外部アドレスビットであるＡ０〜Ａ９の代わりに、４ビットのシフトカウンタ、８ビットのシフトカウンタ、３２ビットのシフトカウンタの対応する出力（ビット信号）を割り付け、部分デコードされた信号を作ればよい。
【０１６６】
次に、サブカウンタが受け持つワード線の本数、即ち、ＭＡＴの大きさを決める方法について説明する。
【０１６７】
ＭＡＴの大きさは、通常、接地電位Ｖｓｓに設定されているライトビット線ＷＢＬが、他のセルへの“１”書き込みで“Ｈ”レベルとなる時間の総和が、セルのリークによって“０”が“１”に化けない時間内に収まるようにして決めることができる。以下、最悪ディスターブ時間の総和から、ライトビット線ＷＢＬを共有することができるワード線の本数の決め方をまとめる。
【０１６８】
ワーストディスターブパターンは、リフレッシュが終わった直後の１つのセルに“０”を書き、次に、リフレッシュされるセルが“１”で、同じＭＡＴの他のセルには“１”を書き込むサイクルを続けることである。これを図３３に示す。
【０１６９】
図３３に示すように、ライトビット線ＷＢＬにＲ個のセルが接続される、とする。ＭＡＴにＲ−１回のリフレッシュ要求があれば、次は“０”セルのリフレッシュに戻るので、ディスターブを受けるリフレッシュのサイクル数はＲ−１である。
【０１７０】
リフレッシュ要求がＭＡＴへのＷ回の“１”ライトに対応したライトエコーリフレッシュを含むとすると、サイクル数Ｒ−１の間に入るライトによるディスターブのサイクル数は、Ｗである。
【０１７１】
リフレッシュによるディスターブのサイクル数、及びライトによるディスターブのサイクル数を合わせた全ディスターブのサイクル数は、Ｗ＋Ｒ−１（Ｗ＜Ｒ）である。１サイクルでのディスターブ時間をτ、ライトビット線ＷＢＬを“Ｈ”状態にして“０”が“０”と判定できるクリティカルなディスターブトータル時間をＴとすると、
Ｔ≧τ（Ｗ＋Ｒ−１）
となる。ライトの最大回数はＲ−１回であるので、上式は、
Ｔ≧τ（２Ｒ−２）
と変形できる。上式をセルの数Ｒについて解けば、
（Ｔ／τ＋２）／２≧Ｒ
となる。セルの数Ｒは、ライトビット線ＷＢＬを共有するワード線の総数と同じと考えることができる。従って、ライトビット線ＷＢＬを共有することができるワード線の最大本数Ｒは、（Ｔ／τ＋２）／２≧Ｒとなる。図３４に、（Ｔ／τ＋２）／２≧Ｒの関係を示しておく。
【０１７２】
なお、Ｔが２τより小さいと、ＭＡＴは１ワード線となり、図３５に示すように５トランジスタセル（５ＴタイプＤＲＡＭセル）となる。
【０１７３】
以上、この発明を１つの実施形態により説明したが、この発明は１つの実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１７４】
また、１つの実施形態は種々の段階の発明を含んでおり、１つの実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０１７５】
また、１つの実施形態は、この発明を半導体メモリに適用した例に基づき説明したが、この発明は半導体メモリに限られるものではなく、半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１７６】
【図１】図１はこの発明の１つの実施形態に係る半導体集積回路装置が備える１Ｍｂセルアレイユニット（タイル）を示す平面図
【図２】図２は主な動作モードと制御信号波形との関係例を示すタイミング図
【図３】図３はエコーリフレッシュのタイミング例を示すタイミング図
【図４】図４は基本ユニットを上下に二つ置いた場合を示すブロック図
【図５】図５Ａは基本ユニットの半分を示す平面図、図５Ｂは図５Ａ中の参照符号５Ｂに示す部分の拡大図、図５Ｃは図５Ｂ中の円５Ｃ内の拡大図
【図６】図６はＲＷＬドライバの回路例を示す回路図
【図７】図７はＷＷＬドライバの回路例を示す回路図
【図８】図８Ａはセル電流とリファレンスセル電流とを比較する様子を示す図、図８ＢはＶｒｅｆ発生回路の回路例を示す回路図
【図９】図９はＶｒｅｆ発生回路の動作例を説明するための図
【図１０】図１０はＶｒｅｆ発生回路の特性例（シミュレーション結果）を示す図
【図１１】図１１はＶｒｅｆ発生回路の変形回路例を示す回路図
【図１２】図１２はセンスアンプの回路例を示す回路図
【図１３】図１３はセンスアンプを制御する制御信号を発生する回路の回路例を示す回路図
【図１４】図１４はグローバルＤＱバッファの回路例を示す回路図
【図１５】図１５は１６Ｍｂのメモリブロックの構成例を示す平面図
【図１６】図１６はロウアドレス（Row Address bit）の割付例を示す図
【図１７】図１７はワード線選択信号を発生する発生回路の回路例を示す回路図
【図１８】図１８はレベルシフタの回路例を示す回路図
【図１９】図１９はこの発明の１つの実施形態に係る半導体集積回路装置のリフレッシュの原理１を示す図
【図２０】図２０は、リフレッシュが一巡する時間が短縮される様子を示す図
【図２１】図２１はこの発明の１つの実施形態に係る半導体集積回路装置のリフレッシュの原理２を示す図
【図２２】図２２はエコーリフレッシュ制御回路の回路例を示す回路図
【図２３】図２３は時刻毎のコマンド入力例を示す図
【図２４】図２４Ａ〜図２４Ｄはそれぞれ時刻ｔ０〜時刻ｔ３毎のカウント値、及びカウント値の遷移を目視化した図
【図２５】図２５Ａ〜図２５Ｄは時刻ｔ４〜時刻ｔ７毎のカウント値、及びカウント値の遷移を目視化した図
【図２６】図２６Ａ〜図２６Ｄは時刻ｔ８〜時刻ｔ１１毎のカウント値、及びカウント値の遷移を目視化した図
【図２７】図２７Ａ〜図２７Ｄは時刻ｔ１２〜時刻ｔ１５毎のカウント値、及びカウント値の遷移を目視化した図
【図２８】図２８Ａはシフトユニットの回路例を示す回路図、図２８Ｂは図２８Ａに示すシフトユニットの論理を示す図
【図２９】図２９は４ビットのシフトカウンタの回路例を示す回路図
【図３０】図３０は８ビットのシフトカウンタの回路例を示す回路図
【図３１】図３１はクロック周期変更回路の回路例を示す回路図
【図３２】図３２は４ビットのシフトカウンタの出力、８ビットのシフトカウンタの出力、及び３２ビットのシフトカウンタの出力と、ワード線のアドレスとの対応を示した図
【図３３】図３３はワーストディスターブバターン例を示す図
【図３４】図３４は（Ｔ／τ＋２）／２≧Ｒの関係を示す図
【図３５】図３５は５ＴタイプＤＲＡＭセルの回路例を示す図
【図３６】図３６は３ＴタイプＤＲＡＭセルの回路例を示す図
【図３７】図３７Ａはストレージノードの電圧（Sweep）とセル電流（Icell）との関係を示す図、図３７Ｂは“１”セルリテンションを示す図、図３７Ｃは“０”セルリテンションを示す図
【図３８】図３８は保持データの変化を示す図
【図３９】図３９は従来のＤＲＡＭにおけるデータリフレッシュを示す図
【図４０】図４０は公知例を示す図
【符号の説明】
【０１７７】
１…１Ｍｂセルアレイユニット（１Ｍｂタイル）、３…マット、５…基本ユニット、６１…サブカウンタ（リフレッシュアドレス発生カウンタ）、６３…カウンタ（リフレッシュアドレス発生カウンタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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