(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に対向して設けられ、シリコンからなる単結晶または多結晶構造を有する第１導電型の一対のソース・ドレイン電極と、
前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された第２導電型の単結晶チャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース・ドレイン電極の上部に形成されたシリサイド層と、
前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、
前記応力付与層の下部に位置する第１の埋め込み絶縁領域と、
前記応力付与層と前記第１の埋め込み絶縁領域との間に形成された、ＨＦ溶液に不溶な第１のライナー絶縁層と、
前記応力付与層のゲート電極側の側部に形成されたＨＦ溶液に不溶な第２のライナー絶縁層若しくはＨＦ溶液に可溶な第２の埋め込み絶縁領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記応力付与層の、前記ゲート電極から離れた方の端部に形成された封止絶縁層をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の埋め込み絶縁領域と封止絶縁層は連結して形成され、素子分離絶縁領域として機能することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリサイド層が前記チャネル領域の表面より上部に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記応力付与層がＳｉとＧｅ、或いはＳｉとＣの共晶体であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記応力付与層が金属酸化物を含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２の埋め込み絶縁領域は、前記チャネル領域の下部に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記シリサイド層がＮｉＳｉを含むことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記ソース・ドレイン電極の前記第１導電型がｐ型である場合は、前記応力付加層の格子間隔は前記ソース・ドレイン電極の格子間隔より大きく、前記ソース・ドレイン電極の前記第１導電型がｎ型である場合は、前記応力付加層の格子間隔は前記ソース・ドレイン電極の格子間隔より小さいことを特徴とする請求項１記載の半導体装置。
【請求項１０】
半導体基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、
前記半導体基板上の前記ゲート電極を挟む領域に、対向する一対の凹部を形成する工程と、
前記一対の凹部の前記底部に第１の埋め込み絶縁領域を形成する工程と、
前記一対の凹部の底部に設けられた第１の埋め込み絶縁領域上および前記凹部の側面に、ＨＦ溶液に不溶なライナー絶縁層を形成する工程と、
前記ライナー絶縁層を介して、前記一対の凹部を、ＨＦ溶液に可溶な犠牲絶縁層で埋め込む工程と、
前記犠牲絶縁層の埋め込み後で、前記ゲート電極形成後の前記半導体基板上に、アモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層に熱処理を施し、前記半導体基板上の前記アモルファスシリコン層をシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、
前記ＨＦ溶液に可溶な犠牲絶縁膜をＨＦ溶液で除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、
前記空隙にシリコンとは格子間隔の異なる結晶性物質を埋め込む工程と、
前記ソース・ドレイン電極上にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
基板上に、埋め込み絶縁層を介して半導体層が形成されたＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、
前記ゲート電極の両側の前記ＳＯＩ基板に、前記埋め込み絶縁層に達する一対の凹部を形成する工程と、
前記一対の凹部の底部および側面に、ＨＦ溶液に不溶なライナー絶縁層を形成する工程と、
前記ライナー絶縁膜を介して、前記一対の凹部を、ＨＦ溶液に可溶な犠牲絶縁層で埋め込む工程と、
前記ゲート電極形成後の前記半導体基板上に、アモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層に熱処理を施し、これをシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、
前記犠牲絶縁層をＨＦ溶液で除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、
前記空隙にシリコンとは格子間隔の異なる結晶性物質を埋め込む工程と、
前記ソース・ドレイン電極上にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
基板上に、中央部にＨＦ溶液に不溶なライナー絶縁層を含む３層構造の埋め込み絶縁層を介して半導体層が形成されたＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、
前記側壁絶縁膜付きゲート電極をマスクとして、前記半導体層を除去する工程と、
前記半導体層が除去された後の前記埋め込み絶縁層上に、アモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層に熱処理を施し、これをシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、
前記ライナー絶縁層上の前記埋め込み絶縁層をＨＦ溶液で選択的に除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、
前記空隙に前記半導体層とは格子間隔の異なる結晶性物質を埋め込む工程と、
前記ソース・ドレイン電極上にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記アモルファスシリコン層を形成する工程の後に、前記アモルファスシリコン層の水平面上のみに選択的に炭素含有シリコン層を形成する工程と、
前記炭素含有シリコン層を酸化保護膜として前記アモルファスシリコン層の垂直面のみを酸化する工程と、
をさらに含むことを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記空隙に前記半導体基板あるいは前記半導体層とは格子間隔の異なる結晶性物質を埋め込む工程は、
前記ソース・ドレイン電極下部に形成された空隙に、前記半導体基板あるいは前記半導体層とは組成の異なる非晶質物質を堆積する工程と、
前記非晶質物質に熱処理を施し、前記非晶質物質をシリコンとは格子間隔の異なる結晶性物質に変化させる工程と、
を含むことを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記シリコンとは格子間隔の異なる結晶性物質の、前記ゲート電極から離れた端部を酸化する工程をさらに含むことを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記ライナー絶縁層が炭素含有酸化膜またはシリコン窒化膜であることを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板あるいは前記半導体層がシリコンであり、前記半導体基板あるいは半導体層とは格子間隔の異なる結晶性物質がＳｉとＧｅの共晶体、またはＳｉとＣの共晶体であることを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に、チャネルを構成する半導体領域に機械的応力を保持し、シリサイド化されたソース・ドレイン電極を具備する高速微細電界効果型トランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の高速化、微細化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）の高速化、微細化を考えた場合、これには様々な困難が伴う。
【０００３】
ＭＯＳＦＥＴの高速化を実現するためには、チャネル部分を構成する半導体部分に機械的応力が付与された場合、半導体の伝導帯、価電子帯の電子状態が変調し、荷電担体（キャリア、即ち、電子、正孔）の移動度が向上するという現象を利用することが効果的である（例えば、非特許文献１参照）。
【０００４】
しかしながら、このような機械的応力をチャネル部分に発生させようとして、ＭＯＳＦＥＴ形成後、この上部に高い内部応力を有する絶縁膜を追加堆積しても、膜の応力の大部分はゲート電極に付加されてしまい、チャネル部分に有効に応力を発生させることはできない。また、ソース・ドレイン電極には、この絶縁膜を穿つ形で、コンタクトホールを形成しなければならず、微細化に伴いコンタクトホールの大きさがソース・ドレイン電極の大きさに匹敵するようになると、応力含有堆積膜のほとんどが、結局除去されてしまうことになり、チャネル部分に応力は発生しなくなる。
【０００５】
このような応力の散逸は、図２８に示すように、ソース・ドレイン電極を、チャネル部分を構成する半導体（Ｓｉ）とは種類の異なる、高い内部応力を有する半導体物質１（例えば、ＳｉとＧｅの共晶、以下ＳｉＧｅと略称する）に置き換えることで回避できる（例えば、非特許文献２参照）。ソース・ドレイン電極が直接チャネル部分を圧縮、或いは、伸張させる構造にすることで、効果的にチャネル部分に応力が発生するのである。
【０００６】
ここで、ソース・ドレイン電極に高い応力を有する異種半導体を形成するためには、一度、ソース・ドレイン電極に対応する基板半導体領域を、基板表面より掘り下げ、この窪に、基板半導体と異なる格子定数を有する異種半導体を選択エピタキシャル成長させればよい。但し、ソース・ドレイン電極を基板半導体とは異種の半導体で形成するため、当然、基板半導体とソース・ドレイン電極半導体との間に必ず異種半導体接合２が形成されることになる。
【０００７】
しかしながら、異なる格子定数を有する異種半導体接合には多数の結晶欠陥３が発生し、これを媒介として、ソース・ドレイン電極から基板半導体へ接合リークが発生してしまう。接合リークを抑制するためには、異種半導体部分を完全に包含する領域に、これを十分覆うように導電性不純物を導入し、異種半導体接合よりさらに深い位置にｐｎ接合４を形成、異種半導体部分を基板から電気的に遮断する必要がある。
【０００８】
この際、異種半導体接合付近に導入される導電性不純物は、この近傍に存在する結晶欠陥により、その拡散速度が特異的に増加しており(Transient enhanced diffusion)、ｐｎ接合の位置はことさら深くなる。加えて、Ａｓのような導電性不純物はＳｉＧｅ中を高速に拡散することが知られており、ｐｎ接合の位置は一層深くなる。
【０００９】
ところが、ソース・ドレイン電極の深い位置にｐｎ接合が形成されると、ＭＯＳＦＥＴのソース及びドレイン電極部分での電界の歪みが、チャネル部分中央付近にまで影響を与え、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降してしまう（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なうことになる。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得る事が不可能となる。
【００１０】
一方、短チャネル効果を抑制するために、異種半導体部分を薄く、即ち、異種半導体接合位置を浅く形成し、これによってｐｎ接合位置を浅く保とうとすると、異種半導体部分が、チャネル部分に十分な応力を発生させることができず、移動度の上昇が見込めなくなる。移動度が上昇しないので、素子の高速動作は達成されない。
【００１１】
また、異種半導体ソース・ドレイン電極構造では、ソース・ドレイン電極の導電性に関する問題も顕在化する。まず、素子の高速動作を確保するためには、異種半導体によって構成されたソース・ドレイン電極の低電気抵抗化を実現しなければならない。このためには、ソース・ドレインの上部表面を、金属と化合させる必要がある。
【００１２】
この目的に使用する金属種として適当なのは、細線形状にしたときに電気抵抗の上昇（細線効果）が見られず、微細化ＬＳＩに対応可能なＮｉである。しかし、ＮｉはＳｉ以外の半導体物質、例えばＳｉＧｅと化合する場合、反応が均一に進行せず、下地の半導体物質と生成金属化合物５の界面は、極めて起伏の激しいものとなってしまう。そのため、一部の金属化合物６が、異種半導体接合、さらにはそれより深いｐｎ接合を超えて、深く基板に貫入形成され、激しい接合リークを発生させたり、また、一部が断裂して、電気抵抗が上昇してしまう。
【００１３】
加えて、ＮｉとＳｉＧｅの化合物は、ＳｉＧｅの持つ内部応力を緩和してしまうことが知られている。従って、応力発生のため、わざわざ異種半導体ソース・ドレイン電極構造を構築しても、チャネル部分に十分な応力を発生させることができず、移動度が上昇しない。
【非特許文献１】H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004
【非特許文献２】T.Ghani et. al., IEDM Tech. Dig. 978-980, 2003
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上詳しく説明した通り、チャネル部分に応力を発生させ、高移動度のＭＯＳＦＥＴを実現するためには、ソース・ドレイン電極に高い応力を有する異種半導体を形成しなければならない。
【００１５】
しかし、このとき、接合リークの抑制、応力の保持、短チャンネル効果の抑制を同時に実現することがかなわなくなる。加えて、ソース・ドレイン電極の低抵抗化と、接合リークの抑制、応力の保持を両立させることが困難となる。
【００１６】
本発明は、上記のような、従来技術の欠点を除去し、短チャンネル効果と接合リークが共に抑制され、且つ、ソース・ドレイン電極が低抵抗化され、さらに、チャネル部分に負荷された応力により移動度が向上した超高速微細ＭＯＳＦＥＴ、及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本実施形態の半導体装置は、半導体基板と、前記半導体基板の表面に対向して設けられ、シリコンからなる単結晶または多結晶構造を有する第１導電型の一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された第２導電型の単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成されたシリサイド層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の埋め込み絶縁領域と、前記応力付与層と前記第１の埋め込み絶縁領域との間に形成された、ＨＦ溶液に不溶な第１のライナー絶縁層と、前記応力付与層のゲート電極側の側部に形成されたＨＦ溶液に不溶な第２のライナー絶縁層若しくはＨＦ溶液に可溶な第２の埋め込み絶縁領域とを具備することを特徴とする。
【００１８】
また、本実施形態の半導体装置の製造方法の第１は、半導体基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、前記半導体基板上の前記ゲート電極を挟む領域に、対向する一対の凹部を形成する工程と、前記一対の凹部の前記底部に第１の埋め込み絶縁領域を形成する工程と、前記一対の凹部の底部に設けられた第１の埋め込み絶縁領域上および前記凹部の側面に、ＨＦ溶液に不溶なライナー絶縁層を形成する工程と、前記ライナー絶縁層を介して、前記一対の凹部を、ＨＦ溶液に可溶な犠牲絶縁層で埋め込む工程と、前記犠牲絶縁層の埋め込み後で、前記ゲート電極形成後の前記半導体基板上に、アモルファスシリコン層を形成する工程と、前記アモルファスシリコン層に熱処理を施し、前記半導体基板上の前記アモルファスシリコン層をシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、前記ＨＦ溶液に可溶な犠牲絶縁膜をＨＦ溶液で除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、前記空隙にシリコンとは格子間隔の異なる結晶性物質を埋め込む工程と、前記ソース・ドレイン電極上にシリサイド層を形成する工程とを含むことを特徴とする。
【００１９】
また、本実施形態の半導体装置の製造方法の第２は、基板上に、埋め込み絶縁層を介して半導体層が形成されたＳＯＩ基板を準備する工程と、前記ＳＯＩ基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、前記ゲート電極の両側の前記ＳＯＩ基板に、前記埋め込み絶縁層に達する一対の凹部を形成する工程と、前記一対の凹部の底部および側面に、ＨＦ溶液に不溶なライナー絶縁層を形成する工程と、前記ライナー絶縁膜を介して、前記一対の凹部を、ＨＦ溶液に可溶な犠牲絶縁層で埋め込む工程と、前記ゲート電極形成後の前記半導体基板上に、アモルファスシリコン層を形成する工程と、前記アモルファスシリコン層に熱処理を施し、これをシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、前記犠牲絶縁層をＨＦ溶液で除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、前記空隙にシリコンとは格子間隔の異なる結晶性物質を埋め込む工程と、前記ソース・ドレイン電極上にシリサイド層を形成する工程とを含むことを特徴とする。  
また、本実施形態の半導体装置の製造方法の第３は、基板上に、中央部にＨＦ溶液に不溶なライナー絶縁層を含む３層構造の埋め込み絶縁層を介して半導体層が形成されたＳＯＩ基板を準備する工程と、前記ＳＯＩ基板上に、ゲート絶縁膜を介して側壁絶縁膜付きゲート電極を形成する工程と、前記側壁絶縁膜付きゲート電極をマスクとして、前記半導体層を除去する工程と、前記半導体層が除去された後の前記埋め込み絶縁層上に、アモルファスシリコン層を形成する工程と、前記アモルファスシリコン層に熱処理を施し、これをシリコンからなる単結晶或いは多結晶のソース・ドレイン電極とする工程と、前記ライナー絶縁層上の前記埋め込み絶縁層をＨＦ溶液で選択的に除去して、前記ソース・ドレイン電極の下部に空隙を形成する工程と、前記空隙に前記半導体層とは格子間隔の異なる結晶性物質を埋め込む工程と、前記ソース・ドレイン電極上にシリサイド層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、埋め込まれた応力付与層がチャネル部分に隣接しているので、チャネル部分にその応力を効果的に伝播することができ、効率的にチャネル移動度を向上させることができる。
【００２１】
さらに、応力付与層はその側部、及び、底部をライナー絶縁膜で覆われているため、基板、及び、チャネル領域へのリーク電流の漏出は完全に阻止される。また、応力付与層を包含した領域にｐｎ接合を形成する必要もないので、短チャネル効果が抑制される。
【００２２】
金属化合物層を形成するためのシリサイド化反応がシリコン層でのみ進行し、埋め込まれた応力付与層とは反応しないので、金属化合物層の底部は平坦に保たれ、突発的な金属化合物の基板半導体への貫入を抑制し、接合リークの発生を回避しつつ、また、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置では、チャネル部分に発生した応力によりキャリア移動度が向上し、内部応力含有物質が素子分離領域上に形成されることにより、接合リークの発生が回避され、浅い接合位置を保つことで、短チャンネル効果が抑止される。さらに、ソース・ドレイン電極が一部素子分離領域上に延在することにより、基板との電気容量結合が低減し、しかも、シリコン層内のシリサイド化反応により得られた均一な金属化合物層により、ソース・ドレイン電極が低抵抗化される。これにより、サリサイド型の（即ち、ソース・ドレイン、ゲート電極上に自己整合的にシリサイドを形成する）エレベーテッドソース・ドレイン（Elevated source/drain）構造ｐ−ＭＯＳＦＥＴの簡略な製造工程を具現する。
【００２４】
本発明の実施形態に係るＭＯＳＦＥＴの代表的な構成は、図１に断面図として示すように、ソース・ドレイン電極上に選択的に形成されたシリコン層３３１，３３２と半導体基板１０１の間に、内部応力を有する物質４０１，４０２を具備していることにより、チャネル部分を直接圧縮、或いは、伸張させることで、効果的にチャネル部分に応力が発生する。この結果、自由にチャネルの移動度を変調できる。
【００２５】
しかも、内部応力含有物質（応力付与層）４０１，４０２の底部が埋め込み絶縁領域１２１，１２２によって半導体基板１０１から絶縁されていることにより、ソース・ドレイン電極から基板半導体へのリーク電流が遮断される。
【００２６】
さらに、内部応力含有物質４０１，４０２の底部が、埋め込み絶縁領域１２１，１２２によって半導体基板１０１から絶縁されていることにより、内部応力含有物質４０１．４０２を通して導電性不純物の基板半導体１０１への拡散、浸潤が阻止され、浅い接合位置（エクステンション）３４１，３４２を保持できるので、短チャネル効果の発生を回避できる。
【００２７】
加えて、金属との化合反応が、ソース・ドレイン電極上に選択的に形成されたシリコン層内で進行するため、均一な金属化合物（シリサイド）層５１１，５１２が生成され、突発的な金属化合物の基板半導体への貫入を抑制し、接合リークの発生を回避しつつ、また、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【００２８】
同時に、シリサイド５１１，５１２は、内部応力含有物質４０１，４０２の上部に、しかも、チャネル部分と離間して、追加的に形成されるため、シリサイド化によるチャネル部分応力への影響が制限され、チャネル部分の応力が保持される。この結果、チャネル移動度の向上を享受しつつ、ソース・ドレイン電極の低抵抗化を実現できる。
【００２９】
また、ソース・ドレイン電極の下部に埋め込み絶縁領域１２１，１２２を具備していることにより、突発的な金属化合物の貫入が発生した場合、金属原子が拡散、浸潤した場合でも、接合リークの発生を阻止できる。
【００３０】
その上、ソース・ドレイン電極の下部の埋め込み絶縁領域１２１，１２２は、素子分離絶縁領域として機能するので、ソース・ドレイン電極と基板半導体との電気的結合容量が減少し、素子の高速動作を達成できる。
【００３１】
また、応力含有物質の一部４０１，４０２を酸化して封止絶縁層４１１，４１２を形成することにより、上記の素子分離絶縁領域を拡大すると共に、含有応力の調整が可能となり、チャネル部分に発生する応力を制御することができる。この結果、自由にチャネルの移動度を変調できる。
【００３２】
また、ソース・ドレイン電極上に選択的に形成されたシリコン層３３１，３３２に、結晶性を有する内部応力含有物質（応力付与層）４０１，４０２をエピタキシャル成長させることにより、内部応力含有物質の組成を変化させることで、含有応力の調整が可能となり、チャネル部分に発生する応力を制御することができる。この結果、自由にチャネルの移動度を変調できる。当然、応力付与層４０１，４０２が基板内に完全に埋め込まれているので、コンタクト形成に際して、応力に影響を及ぼすことがない。
【００３３】
以下、図面を参照しつつ、本発明の実施の形態を説明する。
【００３４】
（第１の実施形態）
図１は、本発明の実施形態の半導体装置の代表的な構成を示したもので、その構成要素については前項において既に説明したが、半導体基板上には、この素子（ＭＯＳＦＥＴ）が多数隣接して形成されるのが一般的で、図１はその１素子について図示したものである。第１の実施形態では、図２〜図１６を参照して、図１の半導体装置の製造方法について説明する。
【００３５】
まず、図２に示すように、シリコン半導体基板１０１上に公知の技術、例えば、化学気相成長法（ＣＶＤ法）、リソグラフィ工程、異方性エッチング（ＲＩＥ）技術等により、ＭＯＳＦＥＴ形成予定領域上に絶縁膜、例えばシリコン窒化膜１１０を形成し、これをマスクとして、ＲＩＥ等によって素子分離予定領域に浅い溝１１１、１１２を形成する。シリコン半導体基板には、ｎ型導電性不純物を導入する。
【００３６】
引き続き、図３に示すように、素子分離用の浅い溝１１１，１１２の底部に、埋め込み絶縁領域として、例えばシリコン酸化膜１２１，１２２を形成する。シリコン酸化膜１２１，１２２の膜厚は、その上部に意図した素子の動作電圧が印加されても、浅い溝１１１，１１２の底部の半導体基板の導電性が反転しないように調節されている。
【００３７】
シリコン酸化膜１２１、１２２は公知の技術の効果的な方法で形成できる。例えば、浅い溝の側壁に、シリコン窒化膜の様な耐酸化性の絶縁膜を形成し、底部のみを熱酸化しても良いし、また、浅い溝に、酸化膜をＣＶＤ法などにより完全に埋め込み、上部から酸化膜をエッチングバックしても良い。
【００３８】
ついで、これらの構造体の上部に、耐ＨＦ性を備えた絶縁膜、例えば、シリコン窒化膜１４１，１４２を堆積形成し、さらに、浅い溝１１１，１１２を完全に埋め込むように、犠牲絶縁層として、例えばシリコン酸化膜１３１，１３２を、ＣＶＤ法、化学機械研磨（ＣＭＰ）法などの公知の技術を用いて形成する。当然、これらの膜の下部、及び側部には、ライナー絶縁層としてシリコン窒化膜１４１，１４２が存在する。シリコン窒化膜１１０を除去し、図４に示す構造が実現される。
【００３９】
さらに、図５に示すように、例えば、熱窒化法、ＣＶＤ法、ＲＩＥ法などの、公知の技術の効果的方法により、例えば、シリコン窒化酸化膜によるゲート絶縁膜２００、ポリシリコンによるゲート電極２１０、シリコン窒化膜によるゲート側壁２１１、２１２を形成する。
【００４０】
この後、図６に示すように、これらの構造体の上部を覆うように、アモルファスシリコン層３００を基板の表面に一様に堆積させる。このアモルファスシリコン層３００の堆積は、公知の技術の範囲内であり、例えば、０．２Ｔｏｒｒ、４００℃でＳｉＨ4ガスを使用する事で容易に形成することができる。また、ＳｉＨ4ガスにＢ2 Ｈ6 等を混入させ、アモルファスシリコン層をこの段階でp型導電性にしておいても良い。このアモルファスシリコン層は、ＭＯＳＦＥＴのエレベーテッドソース・ドレイン電極として使用するので、素子分離領域上に堆積したアモルファスシリコン層の一部は、リソグラフィ法、ＲＩＥ法などにより除去する。
【００４１】
続いて、この構造体を炭素含有プラズマ中に晒し、アモルファスシリコン層３００の水平面上に選択的に炭素を導入し、炭素含有シリコン層３１０，３１１，３１２を形成する。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することが出来る。炭素の供給源は、プラズマ内に炭素を供給出来る任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ4，ＣＨＦ3，ＣＣｌ、ＣＨ4などのガスをプラズマ中に供給する事で生成出来る。
【００４２】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、アモルファスシリコン層３００の水平面に垂直に衝突する。一方、垂直表面には炭素粒子は注入されない。
【００４３】
通常使われるＲＩＥプラズマからの入射粒子は、１ＫＶ以下で加速されているので、この炭素含有シリコン層の厚さは数十オングストロームにとどまる。炭素含有シリコン層の炭素含有率は１atomic％以上あれば良い。
【００４４】
この後、炭素含有シリコン層３１０、３１１、３１２をマスクとして熱酸化を行う。米国特許公報６、０５１、５０９に開示されているように、炭素含有シリコン層には耐酸化性があるので、水平面上では酸化が進行しないが、炭素含有シリコン層で保護されていない垂直面上では酸化が進行する。従って、垂直面上のシリコン層はシリコン酸化膜３２１、３２２に変化し、図７に示す構造となる。
【００４５】
このとき、熱酸化に伴って、基板に接しているソース・ドレイン部のアモルファスシリコン層３００は接点の基板の結晶性を引き継いで、水平方向にエピタキシャル成長し、ソース・ドレイン単結晶シリコン電極３３１，３３２となる。一方、ゲート電極上のアモルファスシリコン層は、多結晶シリコン層３３０となる。もちろん、エピタキシャル成長の熱処理を、酸化工程に先立ち、独立に行うことができることは言うまでもない。また、シリコン層３３０，３３１，３３２上に形成される薄い酸化膜、及び、炭素含有シリコン層３１０，３１１，３１２は、ＲＩＥ処理を短時間施すことで除去してある。
【００４６】
ここで、特に、均一な膜厚の単結晶エレベーテッドソース・ドレイン電極が形成できていることを注記しておく。同様の構造を選択エピタキシャル法によって達成しようとしても、この技法は選択成長を行う表面状態に非常に敏感である。例えば、成膜されるシリコンの膜厚は、その下方にある基板表面の荒れや結晶構造によって変わって来る。また、その膜質（欠陥の有無）も表面の形状により異なって来る可能性がある。エレベーテッドソース・ドレイン電極の膜厚が変化すると、後にこの上に形成すべきシリサイド層の膜厚を、一意に決定できなくなってしまうなどの不都合が生じることになる。しかし、本実施形態では、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させているので、エレベーテッドソース・ドレイン電極の膜厚を一定に保つことができる。
【００４７】
続いて、これらの構造体をＨＦ溶液に浸し、犠牲絶縁層であるシリコン酸化膜１３１，１３２を溶解除去する。この処理で、ゲート側壁上のシリコン酸化膜３２１，３２２、素子分離領域上半部分のシリコン酸化膜１３１，１３２が除去される。一方、素子分離領域底部に形成されたシリコン酸化膜１２１，１２２は、シリコン窒化膜ライナー１４１，１４２によって保護され残存する。この結果、図８に図示するように、ソース・ドレイン単結晶シリコン電極３３１，３３２が、一部、素子分離領域上の中空に、翼状に張り出した構造が実現される。
【００４８】
このとき、単結晶シリコン電極３３１，３３２に、例えば、イオン注入のような、公知の技術を用いて、p型不純物を導入しても良い。さらに、熱処理を加えて、単結晶シリコン電極から、不純物を拡散させて、ゲート電極の両端にソース・ドレインエクステンション部３４１，３４２を形成することができる。ここで、電極の底部は中空なので、基板下部には不純物は拡散しないことに注目すべきである。もちろん、ソース・ドレインエクステンション部は、ゲート電極形成時に、ゲート電極をマスクとして、イオン注入することにより予め形成しておくことができることは言うまでもない。
【００４９】
次に、図８の構造体に、例えば、Ｇｅの含有比率が５０％のアモルファスＳｉＧｅ層を、ＣＶＤ法などを用いて堆積成長させる。このアモルファスＳｉＧｅ層の堆積は、例えば、３００Ｔｏｒｒ、５００℃でＳｉＨ4 ガスとＧｅＨ4ガスを使用する事で容易に達成することができる。当然、ＳｉＧｅ層は、翼状に突き出たソース・ドレイン単結晶シリコン電極３３１，３３２を覆いこむように、上記シリコン電極と素子分離領域底部に形成されたシリコン酸化膜１２１，１２２との間の中空領域にも回り込み、これを埋め尽くす。
【００５０】
続いて、中空領域を埋めたＳｉＧｅ層４０１，４０２以外の、構造体の外表面に形成されたＳｉＧｅ層を、例えば、硫酸と過酸化水素水の混合液に浸すことで除去する。中空領域を埋めたＳｉＧｅ層４０１，４０２は、上部をソース・ドレイン単結晶シリコン電極３３１，３３２に保護されているので残存する。この結果、図９に図示する構造が出現する。このときＳｉＧｅ層４０１，４０２はその側部、及び、底部でシリコン窒化膜ライナー１４１、１４２と接し、上部は単結晶シリコン電極３３１，３３２に接していることに注意する。
【００５１】
この状態で、例えば、５５０℃の熱処理を施すと、ＳｉＧｅ層４０１，４０２は、ソース・ドレイン単結晶シリコン電極３３１，３３２の格子配列を参照しつつ、エピタキシャル成長して単結晶となる。しかしながら、Ｓｉ原子より大きなＧｅ原子を含んだＳｉＧｅ層の本来の格子間隔は、単結晶Ｓｉの格子間隔よりも大きい。にもかかわらず単結晶Ｓｉの格子間隔を基準として結晶成長したＳｉＧｅ層４０１，４０２には、強い応力が発生することになる。当然、その応力は周囲の物質に、これを圧縮或いは伸張させるような力を及ぼすことになる。この場合、ＳｉＧｅ層４０１，４０２は押し縮められる形で中空領域を満たすことになるので、その反作用として、これに隣接したチャネル部分には、これを圧縮するような応力が発生する。
【００５２】
このように、チャネル部分に、これを圧縮するような応力が発生した場合、正孔の移動度が向上することが知られている（前記非特許文献１参照）。従って、ここに形成されるｐ−ＭＯＳＦＥＴは、高速で動作することができるようになる。
【００５３】
ここで、ＳｉＧｅ層４０１，４０２の形成は、アモルファス層の堆積を経ずに、直接ソース・ドレイン単結晶シリコン電極３３１，３３２にエピタキシャル成長させて行うことも可能であることを付言しておく。
【００５４】
さらに、このような基板と直接接点のない埋め込みＳｉＧｅ層４０１，４０２での応力の発生には、その上部に結晶性シリコン電極３３１，３３２が存在することが重要であることも付言しておく。もし、このような上部結晶性シリコン電極３３１，３３２が存在しなければ、ＳｉＧｅ層４０１，４０２は縦横自由に結晶成長を起こし、それ自体に応力が発生することはない。上部を結晶性シリコン電極で押さえられていることで、初めてエピタキシャル成長が進行し、意図した内部応力が発生することになる。  
逆に、このような上部結晶性シリコン電極３３１，３３２を参照としてエピタキシャル成長を起こさせれば、この下部に形成する物質の組成、従って、その本来の格子間隔を調整することによって、その内部に発生する応力を正確に調整することができるのである。
【００５５】
その上、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、直接チャネル部分に隣接しているので、チャネル部分にその応力を効果的に伝播することができることに注目すべきである。
【００５６】
さらに、埋め込み応力含有ＳｉＧｅ層４０１，４０２はその側部、及び底部をシリコン窒化膜ライナー１４１，１４２で覆われているため、ＳｉＧｅ層から基板、及び、チャネル部へのリーク電流の漏出は完全に阻止されている。
【００５７】
同様に、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、その側部、及び底部をシリコン窒化膜ライナー１４１，１４２で覆われているため、応力に起因して転位などの結晶欠陥が発生しても、基板、及びチャネル部へ伝播は完全に阻止される。
【００５８】
当然、応力付与層が完全に埋め込まれているので、コンタクト形成に際して、応力に影響を及ぼすことがないし、もちろん、この上部に、さらに内部応力を有する絶縁膜を追加堆積しても良いことは言うまでもない。
【００５９】
また、既に浅いソース・ドレインエクステンション部３４１，３４２を形成してあり、埋め込み応力含有ＳｉＧｅ層４０１，４０２を含有した領域にｐｎ接合を形成する必要もないので、短チャネル効果が抑制されている。
【００６０】
加えて、ソース・ドレイン単結晶シリコン電極３３１，３３２の下部には、酸化膜１２１，１２２が存在し、ソース・ドレイン電極と基板との電気的容量結合がさらに減少し、素子の高速動作が可能となる。
【００６１】
また、ソース・ドレイン電極が素子分離領域に延在しているので、高密度集積化が容易になる。その上、素子分離領域に延在したソース・ドレイン電極をさらに延長して局所配線として応用することも可能である。
【００６２】
次に、図９の構造を形成した後、図１０に示す様に、さらに熱酸化を行う。このとき、埋め込み応力含有ＳｉＧｅ層４０１，４０２の酸化速度は、Ｓｉ層に比べて非常に大きいので、酸化は主に埋め込み応力含有ＳｉＧｅ層４０１，４０２の端部で選択的に進行し、酸化膜層（封止絶縁層）４１１，４１２が形成される。酸化に伴い、Ｇｅ原子はＳｉＧｅ層４０１，４０２に向かって吐き出され、この部分のＧｅ含有濃度をさらに上昇させる。この結果、酸化膜層４１１，４１２の体積膨張と相俟って、チャネル部分には更なる応力が発生することになる。酸化膜層４１１，４１２は、酸化膜１２１，１２２と窒化膜ライナー１４１，１４２を介して接続され、素子分離領域の一部としても機能する。
【００６３】
続いて、ＨＦ溶液に短時間浸して、ソース・ドレイン単結晶シリコン電極３３１，３３２上の酸化膜を除去した後、例えば、Ｎｉをスパッタ法により堆積形成し、これを、例えば窒素中で急速熱処理（ＲＴＡ）することで、ゲート、ソース・ドレイン電極上にＮｉＳｉ層５１０，５１１，５１２を形成する。このとき、シリサイド化反応が、シリコン層３３０、３３１，３３２内でのみ進行し、埋め込み応力含有ＳｉＧｅ層４０１，４０２とは反応しないように、Ｎｉの膜厚を調整する。もちろん、シリコン層３３０、３３１、３３２を残存させても良いし、完全にＮｉＳｉ層に転換しても良い。
【００６４】
最後に、未反応のＮｉを、例えば、硫酸と過酸化水素水の混合液に浸すことで除去し、図１０に示す構造が実現される。ここで、シリサイド化に先立ち、必要ならば、第２のゲート側壁を形成して、ゲート電極とシリサイド層の離間距離を調節しても良いことは言うまでもない。
【００６５】
ここで、酸化膜層（封止絶縁層）４１１，４１２を形成することにより、チャネル部分に発生する応力を、自由に調節できるようになっていることに着目すべきである。加えて、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、酸化膜層４１１，４１２とソース・ドレイン単結晶シリコン電極３３１，３３２で完全に封止されるので、未反応のＮｉを、硫酸と過酸化水素水で除去するときに、埋め込み応力含有ＳｉＧｅ層が侵食されることがないことにも注意を喚起しておく。
【００６６】
さらに、シリサイド化反応が、シリコン層３３０，３３１，３３２でのみ進行し、埋め込み応力含有ＳｉＧｅ層４０１，４０２とは反応しないので、シリサイド層５１０、５１１，５１２の底部は平坦に保たれ、突発的な金属化合物の基板半導体への貫入を抑制し、接合リークの発生を回避しつつ、また、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【００６７】
特に、シリコン層３３０、３３１、３３２は、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させているので、均一な膜厚を確保でき、この上で進行するシリサイド化反応を、シリコン層内に正確にとどめることが容易であることも重要である。
【００６８】
その上、シリサイド層５１０，５１１，５１２は、チャネル表面より上に、しかも、チャネル領域とは離間した位置に形成されるので、シリサイド層が有する埋め込みＳｉＧｅ層とは逆の内部応力が、チャネル部分に伝播することが回避できている。チャネル部分に目途の応力を保持しつつ、ソース・ドレイン電極の低抵抗化が達成されていることは注目に値する。
【００６９】
これに引き続き、公知の技術を用いて、層間膜とこれを穿つ各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。このようにして、従来技術の欠点を除去し、短チャンネル効果と接合リークが共に抑制され、且つ、ソース・ドレイン電極が低抵抗化され、さらに、チャネル部分に付加された応力により移動度が向上し、加えて、ソース・ドレイン電極と基板との電気的容量結合が低減された、超高速微細エレベーテッドソース・ドレイン構造ｐ−ＭＯＳＦＥＴが実現される。
【００７０】
なお、上記実施形態は、一個のｐ−ＭＯＳＦＥＴに対して示されているが、複数個のｐ−ＭＯＳＦＥＴに関しても適応可能であることはいうまでもない。
【００７１】
また、埋め込み内部応力含有物質としてＳｉＧｅを用いて説明しているが、Ｄｙ2Ｏ3、Ｌａ2Ｏ3のようにＳｉ結晶とその本来の格子定数が異なる結晶性物質であれば、本実施形態に示した方法で、埋め込み内部応力含有物質として使用できることは明らかである。埋め込み内部応力含有物質には導電性が有っても、無くてもかまわない。
【００７２】
さらに、埋め込み内部応力含有物質は必ずしも純粋な結晶性を保持する必要はなく、ＳｉＧｅの様な共晶体でもよく、多結晶でもかまわない。また、ＮｉＳｉ2 、ＣｏＳｉ2のように熱処理等の外部刺激によってその構造を変化させることで、応力を発生するような物質を用いることも可能である。これ以外に、シリコン窒化膜のように堆積工程で内部応力を発生させることができる物質を埋め込み内部応力含有物質として適応することも可能である。
【００７３】
特に、ｎ−ＭＯＳＦＥＴの場合、ｐ−ＭＯＳＦＥＴとは逆に、チャネル部に引っ張り応力を付加することで、移動度が向上することが知られている（前記非特許文献１参照）。従って、Ｓｉに比べて格子定数の小さいＳｉとＣの共晶や、Ｐｒ2Ｏ3，ＣｅＯ2のような結晶性金属酸化物を用いれば、本実施形態の方法は、ｎ−ＭＯＳＦＥＴに対しても適応可能となることを明記しておく。
【００７４】
さらに、本実施形態を応用して複数のｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴに対して別々の埋め込み内部応力含有物質を形成し、それぞれの移動度を向上させることができることは言うまでもない。
【００７５】
また、Ｓｉ半導体基板の表面方位は（１００）に限定されるものではないし、ソース・ドレインシリコン電極も必ずしも完全な単結晶となっていなくても、ゲート電極に隣接した部分にＳｉ基板半導体の結晶性を反映していれば、多結晶でもかまわないことを付言しておく。
【００７６】
（第２の実施形態）
次に、前述の図１の構成に類似の構成を有し、製造がより容易な第２の実施形態について説明する。第２の実施形態の最終的な構成は、図１６に示されるが、図１との相異は素子分離領域１２１，１２２が無く、薄いライナー膜１７１，１７２でその作用を兼務させていることである。素子分離領域としての機能を補足するために、縦長の素子分離膜１５１，１５２を備えている。図１１〜１６を参照してその製造方法を説明する。
【００７７】
先ず、図１１に示す構造を形成する。即ち、シリコン半導体基板１０１上に公知の技術、例えば、リソグラフィ工程、異方性エッチング（ＲＩＥ）、化学機械研磨（ＣＭＰ）法などにより、後に素子分離予定領域に穿たれる浅い溝を完全に埋め込む深さに、素子分離絶縁膜として、例えば、シリコン酸化膜１５１，１５２を形成する。さらに、例えば、熱窒化法、ＣＶＤ法、ＲＩＥ法などの、公知の技術の効果的方法により、例えばシリコン窒化酸化膜によるゲート絶縁膜２００、ポリシリコンによるゲート電極２１０、シリコン窒化膜によるゲート側壁２１１，２１２、及びシリコン窒化膜によるゲート電極上の絶縁膜２２０を形成する。また、シリコン半導体基板には、ｎ型導電性不純物が導入されている。
【００７８】
次に、図１２に示すように、ゲート構造体、素子分離絶縁膜１５１，１５２をマスクにＲＩＥを行い、ソース・ドレイン電極領域を一定の深さに掘り下げ、浅い溝１６１、１６２を形成する。さらに、掘り下げたソース・ドレイン電極領域の底部、及び側部に、炭素原子を角度をつけてイオン注入し、炭素含有シリコン層を形成する。入射エネルギーは１ＫＶ以下に調整することで、この炭素含有シリコン層の厚さは数十オングストロームにとどまる。炭素含有シリコン層の炭素含有率は１atomic％以上あれば良い。
【００７９】
また、炭素原子注入を垂直、或いは、一方向のみから行うことにより、両方、或いは、一方の掘り下げたソース・ドレイン電極領域側部に炭素含有シリコン層を形成しないこともできる。ここでは、後の工程で内部応力含有物資が埋め込まれることになるこの領域の掘り下げが、ゲート構造体、素子分離絶縁膜をマスクとして自己整合的に行われたことに注目するべきである。
【００８０】
この後、炭素含有シリコン層を熱酸化する。前述のように、形成された炭素含有酸化膜はＨＦ溶液によってエッチングされない。よって、掘り下げたソース・ドレイン電極領域の底部、及び側部に耐ＨＦ性を備えた炭素含有ライナー絶縁膜１７１，１７２が自己整合的に形成される。
【００８１】
ついで、浅い溝浅い溝１６１，１６２を完全に埋め込むように、犠牲絶縁層として、例えばホウ素添加シリコン酸化膜１８１，１８２を、例えば、ＣＶＤ法、化学機械研磨（ＣＭＰ）法などの公知の技術を用いて形成する。さらに、公知の技術のうちの効果的な方法、例えば昇温したリン酸溶液に浸すことにより、ゲート側壁２１１，２１２を後退させ、ゲート両端にシリコン表面１９１，１９２を露出させ、あわせてゲートキャップシリコン窒化膜２２０を除去し、図１３に示す構造が実現される。
【００８２】
ここで、ホウ素添加シリコン酸化膜（１８１，１８２）は、通常のシリコン酸化膜に比べ、ＨＦ溶液によるエッチング速度が極めて早いことを付言しておく。底部を耐ＨＦ性を備えた絶縁膜１７１，１７２、一方の側部を通常のシリコン酸化膜１５１，１５２によって囲われているので、ホウ素添加シリコン酸化膜１８１，１８２は、ＨＦ溶液により、これらと選択的に容易に剥離可能となることに注意する。
【００８３】
引き続き、第１の実施形態の図６、図７で説明した工程を繰り返すことにより、図１４に示すように、側壁上に酸化膜３２１，３２２、ゲート電極上に多結晶シリコン層３３０、及びソース・ドレイン電極上には単結晶シリコン電極３３１，３３２が形成される。
【００８４】
続いて、これらの構造体をＨＦ溶液に浸し、酸化膜を溶解除去する。この処理で、ゲート側壁上の酸化膜、３２１，３２２、ホウ素添加シリコン酸化膜１８１，１８２が除去される。一方、耐ＨＦ性を備えた絶縁膜１７１，１７２は残存することはいうまでもない。また、ホウ素添加シリコン酸化膜は、通常のシリコン酸化膜に比べ、ＨＦ溶液によるエッチング速度が極めて早いので、エッチング時間を調節して素子分離シリコン酸化膜１５１，１５２も残存させることができる。この結果、図１５に示すようにソース・ドレイン単結晶シリコン電極３３１，３３２が、ゲート電極の両翼に張り出した構造が実現される。
【００８５】
もちろん、単結晶シリコン電極３３１，３３２はシリコン表面部１９１，１９２を通じてチャネル部分と接続していることは言うまでもない。さらに、ゲート電極上には、多結晶シリコン層３３０が形成されている。単結晶シリコン電極３３１，３３２に、例えば、イオン注入のような、公知の技術を用いて、p型不純物を導入すること、さらに、熱処理を加えて、単結晶シリコン電極から、不純物を拡散させて、ゲート電極の両端にソース・ドレインエクステンション部３４１，３４２を形成することができるのは従前の通りである。
【００８６】
引き続き、第１の実施形態の図９、図１０で説明した工程を繰り返し、翼状に突き出たソース・ドレイン単結晶シリコン電極３３１，３３２下部に、内部応力を含有したＳｉＧｅ層４０１，４０２を形成、さらに、熱酸化を行う。この結果、酸化膜層（封止絶縁層）４１１，４１２が形成される。続いて、ゲート、ソース・ドレイン電極上にＮｉＳｉ層５１０，５１１、５１２を形成する。このことによって、図１６に示すような構造が実現される。
【００８７】
ここで、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、直接チャネル部分に隣接しているので、チャネル部分にその応力を効果的に伝播することができることに注目すべきである。
【００８８】
さらに、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、その側部、及び、底部を絶縁膜１７１，１７２で覆われているため、ＳｉＧｅ層から基板、及び、チャネル部へのリーク電流の漏出は完全に阻止されている。
【００８９】
同様に、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、その側部、及び底部を絶縁膜１７１，１７２で覆われているため、応力に起因して転位などの結晶欠陥が発生しても、基板、及びチャネル部へ伝播は完全に阻止される。
【００９０】
応力付与層が完全に埋め込まれているので、コンタクト形成に際して、当然、応力に影響を及ぼすことがないし、もちろん、この上部に、さらに内部応力を有する絶縁膜を追加堆積しても良いことは言うまでもない。
【００９１】
また、既に浅いソース・ドレインエクステンション部３４１，３４２を形成してあり、埋め込み応力含有ＳｉＧｅ層４０１，４０２を含有した領域に、ｐｎ接合を形成する必要もないので、短チャネル効果が抑制されている。
【００９２】
その上、酸化膜層４１１，４１２を形成することにより、チャネル部分に発生する応力を、自由に調節できるようになっていることに着目すべきである。
【００９３】
加えて、埋め込み応力含有ＳｉＧｅ層は、酸化膜層４１１，４１２とソース・ドレイン単結晶シリコン電極３３１，３３２で完全に封止されるので、未反応のＮｉを、硫酸と過酸化水素水で除去するときに、埋め込み応力含有ＳｉＧｅ層が侵食されることがないことにも注意を喚起しておく。
【００９４】
さらに、シリサイド化反応が、シリコン層３３０，３３１，３３２内でのみ進行し、埋め込み応力含有ＳｉＧｅ４０１，４０２とは反応しないので、シリサイド層５１０，５１１，５１２の底部は平坦に保たれ、突発的な金属化合物の基板半導体への貫入を抑制し、接合リークの発生を回避しつつ、また、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【００９５】
特に、シリコン層３３０，３３１は、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させているので、均一な膜厚を確保でき、この上で進行するシリサイド化反応を、シリコン層内に正確にとどめることが容易であることも重要である。
【００９６】
その上、シリサイド層５１０，５１１，５１２は、チャネル表面より上に、しかも、チャネル領域とは離間した位置に形成されるので、シリサイド層が有する埋め込みＳｉＧｅ層とは逆の内部応力が、チャネル部分に伝播することが回避できている。チャネル部分に目途の応力を保持しつつ、ソース・ドレイン電極の低抵抗化が達成されていることは注目に値する。
【００９７】
これに引き続き、公知の技術を用いて、層間膜とこれを穿つ各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【００９８】
以上のようにして形成されたＭＯＳＦＥＴは、第１の実施形態のそれと同様な効果を有し、また同様な変形例を構成することが可能である。
【００９９】
（第３の実施形態）
第３の実施形態は、基板上に酸化膜のような絶縁体（ＢＯＸ: Buried Oxide）を設け、この上部に形成された極めて薄い単結晶半導体層（ＳＯＩ: Silicon On Insulator）に半導体素子（ＳＯＩ素子）を加工形成する半導体装置の製造法に係る。内部応力含有物質をＢＯＸ内に埋め込むことにより、応力を効果的にＳＯＩ層に伝播し、キャリア移動度を向上させ、且つ、内部応力含有物質埋め込み領域がゲート電極と自己整合的に形成できる。しかも、シリコン層内のシリサイド化反応により得られた均一な金属化合物層により、ソース・ドレイン電極が低抵抗化された、サリサイド型のエレベーテッドソース・ドレイン構造ＭＯＳＦＥＴの簡略な製造工程を具現する。
【０１００】
基本的な構成は図１と類似であるが、ＳＯＩ基板を使用するので、第３の実施形態の最終的な構成は、図２２に示すものとなる。以下、その製造方法を順次説明する。
【０１０１】
図１７は本実施形態で使用するＳＯＩ基板を示す。このＳＯＩ基板は公知の技術によって製造されたもので、シリコン半導体基板１０１、その上に形成されたＢＯＸシリコン酸化膜１０００、さらにその上に形成された単結晶シリコン半導体層１１００からなる。
【０１０２】
まず、このシリコン半導体基板１１００上に、図５で示したように、公知の技術、例えば、熱窒化法、ＣＶＤ法、ＲＩＥ法などの効果的方法により、例えば、シリコン窒化酸化膜によるゲート絶縁膜２００、ポリシリコンによるゲート電極２１０、シリコン窒化膜によるゲート側壁２１１、２１２を形成する。
【０１０３】
引き続き、ＲＩＥ法などによりこれらのゲート構造体をマスクとして、シリコン半導体基板１１００を貫き、さらに、ＢＯＸシリコン酸化膜１０００の上部を穿つ。この結果、図１８に示すように、チャネル領域１１１０、ソース・ドレイン電極領域に掘り下げられた、浅い溝１１１１，１１１２が形成される。チャネル領域１１１０にはｎ型導電性不純物が導入されている。ここで、後の工程で内部応力含有物質が埋め込まれることになるこの領域の掘り下げが、ゲート構造体をマスクとして自己整合的に行われたことに注目するべきである。
【０１０４】
ついで、これらの構造体の上部に、耐ＨＦ性を備えた絶縁膜、例えば、シリコン窒化膜１１４１，１１４２をライナーとして堆積形成し、さらに、浅い溝１１１１，１１１２を完全に埋め込むように、犠牲絶縁層として、例えばシリコン酸化膜１１３１，１１３２を、例えばＣＶＤ法、化学機械研磨（ＣＭＰ）法などの公知の技術を用いて形成する。当然、シリコン酸化膜１１３１，１１３２の下部、及び側部には、シリコン窒化膜ライナー１１４１、１１４２が存在する。かくて図１９に示す構造が実現される。
【０１０５】
引き続き、第１の実施形態の図６、図７で説明した工程を繰り返すことにより、図２０に示すように、側壁上にシリコン酸化膜３２１，３２２、ゲート電極上に多結晶シリコン層３３０、及び、ソース・ドレイン電極上には単結晶シリコン電極３３１，３３２が形成される。
【０１０６】
もちろん単結晶シリコン電極３３１，３３２の厚みは、薄いＳＯＩ層の膜厚よりも厚くする。このことで、ソース・ドレイン電極の厚みを確保し、この部分の電気抵抗の上昇を抑えことが可能となるからである。
【０１０７】
従来は、このような薄いＳＯＩ層上に厚いソース・ドレイン電極を形成する場合、薄いソース・ドレイン電極のＳＯＩ層上に選択的エピタキシャル成長を施してきた。しかし、一般に、極めて薄いＳＯＩ層にシリコン層を選択エピタキシャル成長させようとすると、選択性を確保するために高温の熱処理が必要となり、このため薄いソース・ドレイン電極のＳＯＩ層の形状が孤立した多数の島状に変性し（Aggromeration）、導電性が失われることがある。
【０１０８】
これに対し、本実施形態では、まず、低温でアモルファスシリコン層をＣＶＤ堆積しているので、このようなＳＯＩ層の形状の変性が回避できていることを、ここで強調しておく。シリコン層の膜厚が増えれば、シリコン層の熱変性に対する耐性は劇的に向上し、この後の熱処理を自由に構築できるようになることも付言しておく。
【０１０９】
続いて、これらの構造体をＨＦ溶液に浸し、シリコン酸化膜を溶解除去する。この処理で、ゲート側壁上の酸化膜３２１，３２２、犠牲絶縁層であるシリコン酸化膜１１３１、１１３２が除去される。一方、耐ＨＦ性を備えたシリコン窒化膜ライナー１１４１，１１４２に保護されて、それより下部のＢＯＸ酸化膜１０００は残存することはいうまでもない。この結果、図２１に示すようにソース・ドレイン単結晶シリコン電極３３１，３３２が、ゲート電極の両翼に張り出した構造が実現される。もちろん、単結晶シリコン電極３３１，３３２はチャネル側面を通じてチャネル部分１１１０と接続していることは言うまでもない。
【０１１０】
さらに、ゲート電極２１０上には、多結晶シリコン層３３０が形成されている。単結晶シリコン電極３３１，３３２に、例えば、イオン注入のような、公知の技術を用いて、p型不純物を導入すること、さらに、熱処理を加えて、単結晶シリコン電極から、不純物を拡散させて、ゲート電極の両端にソース・ドレインエクステンション部３４１，３４２を形成することができるのは従前の通りである。
【０１１１】
引き続き、第１の実施形態の図９、図１０で説明した工程を繰り返し、翼状に突き出たソース・ドレイン単結晶シリコン電極３３１，３３２下部に、内部応力を含有したＳｉＧｅ層４０１，４０２を形成、さらに、熱酸化を行う。この結果、酸化膜層（封止絶縁層）４１１，４１２が形成される。続いて、ゲート、ソース・ドレイン電極上にＮｉＳｉ層５１０，５１１、５１２を形成する。これにより、図２２に示すような構造が実現される。
【０１１２】
ここで、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、チャネル部分に近接しているので、チャネル部分にその応力を効果的に伝播することができることに注目すべきである。
【０１１３】
さらに、埋め込み応力含有ＳｉＧＥ層４０１，４０２はその側部、及び底部を絶縁膜１１４１，１１４２で覆われているため、ＳｉＧｅ層からチャネル部へのリーク電流の漏出は完全に阻止されている。同様に、応力に起因して転位などの結晶欠陥が発生しても、このような構成により、チャネル部へ伝播は完全に阻止される。
【０１１４】
当然、応力付与層４０１，４０２が完全に埋め込まれているので、コンタクト形成に際して、応力に影響を及ぼすことがないし、もちろん、この上部に、さらに内部応力を有する絶縁膜を追加堆積しても良いことは言うまでもない。
【０１１５】
また、浅いソース・ドレインエクステンション部３４１，３４２が形成されており、埋め込み応力含有ＳｉＧｅ層４０１，４０２を含有した領域にｐｎ接合を形成する必要もないので、短チャネル効果が抑制されている。
【０１１６】
その上、封止絶縁層としてシリコン酸化膜層４１１，４１２を形成することにより、チャネル部分に発生する応力を、自由に調節できるようになっていることに着目すべきである。
【０１１７】
加えて、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、シリコン酸化膜層４１１、４１２とソース・ドレイン単結晶シリコン電極３３１，３３２で完全に封止されるので、未反応のＮｉを、硫酸と過酸化水素水で除去するときに、埋め込み応力含有ＳｉＧｅ層が侵食されることがないことにも注意を喚起しておく。
【０１１８】
さらに、シリサイド化反応が、シリコン層３３０，３３１，３３２でのみ進行し、埋め込み応力含有ＳｉＧｅ層４０１，４０２とは反応しないので、シリサイド層５１０、５１１，５１２は均一に保たれ、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【０１１９】
特に、シリコン層３３０，３３１，３３２は、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させているので、均一な膜厚を確保でき、この上で進行するシリサイド化反応を、シリコン層内に正確にとどめることが容易であることも重要である。
【０１２０】
加えて、ソース・ドレイン電極の厚みの増大を、低温でアモルファスシリコン層をＣＶＤ堆積することで行っているために、従来の選択エピタキシャル成長に見られるようなＳＯＩ層の形状の変性が回避できる。
【０１２１】
その上、シリサイド層５１０，５１１，５１２は、チャネル表面より上に、しかも、チャネル領域とは離間した位置に形成されるので、シリサイド層が有する埋め込みＳｉＧｅ層とは逆の内部応力が、チャネル部分に伝播することが回避できている。チャネル部分に目途の応力を保持しつつ、ソース・ドレイン電極の低抵抗化が達成されていることは注目に値する。
【０１２２】
これに引き続き、公知の技術を用いて、層間膜とこれを穿つ各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【０１２３】
このようにして、超高速微細エレベーテッドソース・ドレイン構造のｐ型ＳＯＩ−ＭＯＳＦＥＴが実現される。このＭＯＳＦＥＴは、従来技術の欠点を除去し、短チャンネル効果と接合リークが共に抑制され、且つ、ソース・ドレイン電極が低抵抗化され、さらに、チャネル部分に負荷された応力により移動度が向上し、加えて、ソース・ドレイン電極下の内部応力含有物質埋め込み領域が自己整合的に形成されたものとなる。
【０１２４】
以上のようにして形成されたＭＯＳＦＥＴは、ＳＯＩ技術による薄いチャネル層を享受するとともに、第１の実施形態のＭＯＳＦＥＴと同様な効果を有し、また同様な変形例を構成することが可能である。
【０１２５】
（第４の実施形態）
第４の実施形態のＭＯＳＦＥＴでは、内部応力含有物質をＢＯＸ内に埋め込むことにより、応力を効果的にＳＯＩ層に伝播し、キャリア移動度を向上させることができるのみならず、簡便な方法で内部応力含有物質埋め込み領域を形成でき、しかも、シリコン層内のシリサイド化反応により得られた均一な金属化合物層により、ソース・ドレイン電極が低抵抗化された、サリサイド型のエレベーテッドソース・ドレイン構造のp型ＳＯＩ−ＭＯＳＦＥＴの簡略な製造工程を具現する。
【０１２６】
第４の実施形態のＭＯＳＦＥＴの基本構成は図１と類似するが、ＳＯＩ基板を使用するので、最終的な構成は図２７に示すものとなる。第４の実施形態では、図２３に示すようなＳＯＩ基板を使用する。即ち、図２３は、シリコン半導体基板１０１、その上に形成された３層の絶縁膜、例えば第一のＢＯＸシリコン酸化膜１００１、その上に形成された耐ＨＦ性を有する絶縁膜、例えば、シリコン窒化膜ライナー１００２、その上に形成された第二のＢＯＸシリコン酸化膜１００３、及びさらにその上に形成された単結晶シリコン半導体層１１００からなるＳＯＩ基板を示す。このようなＳＯＩ基板は、通常のシリコン基板に、上記のような絶縁膜を積層した後、薄く研磨された単結晶シリコン層を、従来の技術のうち効果的な方法で貼り付けることにより実現できる。
【０１２７】
先ず、このシリコン半導体層１１００上に、図５で示したように、公知の技術、例えば、熱窒化法、ＣＶＤ法、ＲＩＥ法などの効果的方法により、例えば、シリコン窒化酸化膜からなるゲート絶縁膜２００、ポリシリコンからなるゲート電極２１０、シリコン窒化膜からなるゲート側壁２１１、２１２を形成する。
【０１２８】
引き続き、ＲＩＥ法などによりこれらのゲート構造体をマスクとして、シリコン半導体層１１００を除去する。この結果、図２４に示すように、チャネル領域１１００が形成される。チャネル領域１１００にはｎ型導電性不純物が導入されている。
【０１２９】
引き続き、第１の実施形態の図６、図７で説明した工程を繰り返すことにより、図２５に示すように、側壁上にシリコン酸化膜３２１，３２２、ゲート電極上に多結晶シリコン層３３０、及び、ソース・ドレイン電極上には単結晶シリコン電極３３１，３３２が形成される。
【０１３０】
もちろん単結晶シリコン電極３３１，３３２の厚みは、薄いＳＯＩ層の膜厚よりも厚くする。このことで、ソース・ドレイン電極の厚みを確保し、この部分の電気抵抗の上昇を抑えことが可能となるからである。本実施形態では、まず、低温でアモルファスシリコン層をＣＶＤ堆積しているので、選択エピタキシャル成長法に付随したＳＯＩ層の形状の変性が回避できていることは、従前の通りである。
【０１３１】
続いて、これらの構造体をＨＦ溶液に浸し、シリコン酸化膜を溶解除去する。この処理で、図２６に示すように、ゲート側壁上のシリコン酸化膜３２１、３２２が除去される。同時に、第２のＢＯＸシリコン酸化膜１００３が、単結晶シリコン電極３３１，３３２の端部の露出面からエッチングされる。このとき、ＨＦのエッチング時間を調整し、チャネル領域１１１０下部に、第２のＢＯＸシリコン酸化膜の一部１１２０が残存するようにする。
【０１３２】
一方、耐ＨＦ性を備えたシリコン窒化膜ライナー１００２に保護されて、それより下部の第１のＢＯＸシリコン酸化膜１００１は残存することは言うまでもない。この結果、図２６に示すようにソース・ドレイン単結晶シリコン電極３３１，３３２が、ゲート電極の両翼に張り出した構造が実現される。もちろん、単結晶シリコン電極３３１，３３２はチャネル側面を通じてチャネル部分１１１０と接続していることは言うまでもない。さらに、ゲート電極上には、多結晶シリコン層３３０が形成されている。
【０１３３】
単結晶シリコン電極３３１，３３２に、例えばイオン注入のような、公知の技術を用いて、p型不純物を導入すること、さらに、熱処理を加えて、単結晶シリコン電極から不純物を拡散させて、ゲート電極の両端にソース・ドレインエクステンション部３４１，３４２を形成することができるのは従前の通りである。
【０１３４】
ここで、なんら埋め込み工程を必要とせず、単結晶シリコン電極３３１，３３２が、ゲート電極の両翼の中空に張り出した構造が実現されていることに注目されたい。シリコン基板上の絶縁膜を三層構造とすることで、埋め込み工程を省略でき、製造コストを低減することが可能となる。
【０１３５】
引き続き、第１の実施形態の図９、図１０で説明した工程を繰り返し、翼状に突き出たソース・ドレイン単結晶シリコン電極３３１，３３２の下部に、内部応力を含有したＳｉＧｅ層４０１，４０２を形成、さらに、熱酸化を行う。この結果、シリコン酸化膜層（封止絶縁層）４１１，４１２が形成される。続いて、ゲート、ソース・ドレイン電極上にＮｉＳｉ層５１０，５１１，５１２を形成する。このことによって、図２７に示すような構造が実現される。
【０１３６】
ここで、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、チャネル部分に近接しているので、チャネル部分にその応力を効果的に伝播することができることに注目すべきである。
【０１３７】
さらに、埋め込み応力含有ＳｉＧｅ層４０１，４０２はその側部、及び、底部を絶縁膜で覆われているため、ＳｉＧｅ層からチャネル部へのリーク電流の漏出は、完全に阻止されている。
【０１３８】
同様に、埋め込み応力含有ＳｉＧｅ層４０１，４０２はその側部、及び、底部を絶縁膜で覆われているため、応力に起因して転位などの結晶欠陥が発生してもチャネル部へ伝播は完全に阻止される。
【０１３９】
当然、応力付与層４０１，４０２が完全に埋め込まれているので、コンタクト形成に際して、応力に影響を及ぼすことがないし、もちろん、この上部に、さらに内部応力を有する絶縁膜を追加堆積しても良いことは言うまでもない。
【０１４０】
また、浅いソース・ドレインエクステンション部３４１，３４２が形成されており、埋め込み応力含有ＳｉＧｅ層４０１，４０２を含有した領域にｐｎ接合を形成する必要もないので、短チャネル効果が抑制されている。
【０１４１】
その上、酸化膜層（封止絶縁層）４１１，４１２を形成することにより、チャネル部分に発生する応力を、自由に調節できるようになっていることに着目すべきである。加えて、埋め込み応力含有ＳｉＧｅ層４０１，４０２は、シリコン酸化膜層４１１，４１２とソース・ドレイン単結晶シリコン電極３３１，３３２で完全に封止されるので、未反応のＮｉを、硫酸と過酸化水素水で除去するときに、埋め込み応力含有ＳｉＧｅ層が侵食されることがないことにも注意を喚起しておく。
【０１４２】
さらに、シリサイド化反応が、シリコン層３３０，３３１，３３２でのみ進行し、埋め込み応力含有ＳｉＧｅ層４０１，４０２とは反応しないので、シリサイド層５１０、５１１、５１２は均一に保たれ、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【０１４３】
特に、シリコン層３３０、３３１，３３２は、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させているので、均一な膜厚を確保でき、この上で進行するシリサイド化反応を、シリコン層内に正確にとどめることが容易であることも重要である。
【０１４４】
加えて、ソース・ドレイン電極の厚みの増大を、低温でアモルファスシリコン層をＣＶＤ堆積することで行っているために、従来の選択エピタキシャル成長に見られるようなＳＯＩ層の形状の変性が回避できる。
【０１４５】
その上、シリサイド層５１０，５１１，５１２は、チャネル表面より上に、しかも、チャネル領域とは離間した位置に形成されるので、シリサイド層が有する埋め込みＳｉＧｅ層とは逆の内部応力が、チャネル部分に伝播することが回避できている。チャネル部分に目途の応力を保持しつつ、ソース・ドレイン電極の低抵抗化が達成されていることは注目に値する。
【０１４６】
これに引き続き、公知の技術を用いて、層間膜とこれを穿つ各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【０１４７】
このようにして、従来技術の欠点を除去し、短チャンネル効果と接合リークが共に抑制され、且つ、ソース・ドレイン電極が低抵抗化され、さらに、チャネル部分に付加された応力により移動度が向上し、加えて、埋め込み工程を用いずソース・ドレイン電極下に内部応力含有物質が形成された、超高速微細エレベーテッドソース・ドレイン構造のp型ＳＯＩ−ＭＯＳＦＥＴが実現される。
【０１４８】
以上のようにして形成されたＭＯＳＦＥＴは、ＳＯＩ基板の薄いチャネル層の特徴を享受するのみならず、第１の実施形態のＭＯＳＦＥＴと同様な効果を有し、また同様な変形例を構成することが可能である。
【０１４９】
以上、詳述してきた様に、本発明の実施形態によれば、以下のような効果が期待出来る。
【０１５０】
（１）埋め込み応力含有層が、直接チャネル部分に隣接しているので、チャネル部分にその応力を効果的に伝播することができる。従って、効率的にチャネル移動度を向上させることができる。
【０１５１】
（２）埋め込み応力含有層はその側部、及び、底部を絶縁膜で覆われているため、基板、及び、チャネル部へのリーク電流の漏出は完全に阻止される。
【０１５２】
（３）埋め込み応力含有層を包含した領域にｐｎ接合を形成する必要もないので、短チャネル効果が抑制される。
【０１５３】
（４）シリサイド層は、チャネル表面より上に、しかも、チャネル領域とは離間した位置に形成されるので、シリサイド層が有する内部応力が、チャネル部分に伝播することが回避できる。
【０１５４】
（５）シリサイド化反応が、シリコン層でのみ進行し、埋め込み応力含有層とは反応しないので、シリサイド層の底部は平坦に保たれ、突発的な金属化合物の基板半導体への貫入を抑制し、接合リークの発生を回避しつつ、また、一部が断裂して電気抵抗が上昇してしまうことを阻止し、ソース・ドレイン電極の低抵抗化を実現できる。
【０１５５】
（６）応力付与層が完全に埋め込まれているので、コンタクト形成に際して、応力に影響を及ぼすことがない。また、この上部に、さらに内部応力を有する絶縁膜を追加堆積できる。
【０１５６】
（７）内部応力含有物質を上部結晶性シリコン電極を参照としてエピタキシャル成長させているので、内部応力含有物質の組成、従って、その本来の格子間隔を調整することによって、その内部に発生する応力を正確に調整できる。
【０１５７】
（８）埋め込み応力含有層端部に酸化膜層を形成することにより、チャネル部分に発生する応力を、さらに自由に調節できる。
【０１５８】
（９）埋め込み応力含有層はその側部、及び、底部を絶縁膜で覆われているため、応力に起因して転位などの結晶欠陥が発生しても基板、及び、チャネル部へ伝播は完全に阻止される。
【０１５９】
（１０）埋め込み応力含有層としてＳｉＧｅ層を用いた場合、酸化膜層とソース・ドレインシリコン電極で完全に封止されるので、未反応のＮｉを、硫酸と過酸化水素水で除去するときに、埋め込み応力含有ＳｉＧｅ層が侵食されることがない。
【０１６０】
（１１）ソース・ドレイン電極は、ＣＶＤ法を用いて均一な膜厚のアモルファスシリコン層を水平方向にエピタキシャル成長させて形成しているので、均一な膜厚を確保でき、この上で進行するシリサイド化反応を、シリコン層内に正確にとどめることが容易である。
【０１６１】
（１２）ＳＯＩ基板に適応した場合、ソース・ドレイン電極の厚みの増大を、低温でアモルファスシリコン層をＣＶＤ堆積することで行っているために、従来の選択エピタキシャル成長に見られるようなＳＯＩ層の形状の変性が回避できる。
【０１６２】
（１３）ソース・ドレインシリコン電極の下部に、素子分離酸化膜を備えることにより、ソース・ドレイン電極と基板との電気的容量結合が減少し、素子の高速動作が可能となる。
【０１６３】
（１４）ソース・ドレイン電極を素子分離領域に延在させることにより、高密度集積化が容易になる。
【０１６４】
（１５）ソース・ドレイン電極をさらに素子分離領域に延在して局所配線として応用することが可能である。
【０１６５】
（１６）ゲート構造体をマスクとして、内部応力含有物質埋め込み領域を自己整合的に形成できる。
【０１６６】
（１７）ゲート構造体をマスクとして、内部応力含有物質埋め込み領域に炭素含有シリコン層を形成、これを熱酸化することで内部応力含有物質埋め込み領域の底部、及び、側部に耐ＨＦ性を備えた絶縁膜を自己整合的に形成できる。
【０１６７】
（１８）ＳＯＩ基板に適応した場合、シリコン基板上の絶縁膜を三層構造とすることで、なんら埋め込み工程を必要とせず、ソース・ドレインシリコン電極下に内部応力含有物質を配置すべき空間を確保でき、製造コストを低減することが可能となる。
【図面の簡単な説明】
【０１６８】
【図１】本発明の実施形態の基本構成を示すＭＯＳＦＥＴの断面図。
【図２】第１の実施形態に係るＭＯＳＦＥＴの製造工程を説明するための断面図。
【図３】図２に続く工程を説明する断面図。
【図４】図３に続く工程を説明する断面図。
【図５】図４に続く工程を説明する断面図。
【図６】図５に続く工程を説明する断面図。
【図７】図６に続く工程を説明する断面図。
【図８】図７に続く工程を説明する断面図。
【図９】図８に続く工程を説明する断面図。
【図１０】図９に続く工程を説明する断面図。
【図１１】第２の実施形態に係るＭＯＳＦＥＴの製造工程を説明するための断面図。
【図１２】図１１に続く工程を説明する断面図。
【図１３】図１２に続く工程を説明する断面図。
【図１４】図１３に続く工程を説明する断面図。
【図１５】図１４に続く工程を説明する断面図。
【図１６】図１５に続く工程を説明する断面図。
【図１７】第３の実施形態に係るＭＯＳＦＥＴの製造工程を説明するための断面図。
【図１８】図１７に続く工程を説明する断面図。
【図１９】図１８に続く工程を説明する断面図。
【図２０】図１９に続く工程を説明する断面図。
【図２１】図２０に続く工程を説明する断面図。
【図２２】図２１に続く工程を説明する断面図。
【図２３】第４の実施形態に係るＭＯＳＦＥＴの製造工程を説明するための断面図。
【図２４】図２３に続く工程を説明する断面図。
【図２５】図２４に続く工程を説明する断面図。
【図２６】図２５に続く工程を説明する断面図。
【図２７】図２６に続く工程を説明する断面図。
【図２８】従来のＭＯＳＦＥＴの問題点を説明するための断面図。
【符号の説明】
【０１６９】
１０１…シリコン半導体基板
１１０…シリコン窒化膜
１１１，１１２…素子分離予定領域に形成された浅い溝
１２１，１２２、１３１，１３２、４１１，４１２、１１３１，１１３２…シリコン酸化膜
１４１，１４２、１００２、１１４１，１１４２…シリコン窒化膜ライナー
１５１，１５２…素子分離絶縁膜
１６１，１６２、１１１１，１１１２…ソース・ドレイン電極領域に形成された浅い溝
１７１，１７２…耐ＨＦ性を備えた酸化膜
１８１，１８２…ホウ素添加シリコン酸化膜
１９１，１９２…ゲート両端のシリコン表面
２００…ゲート絶縁膜
２１０…ゲート電極
２１１，２１２…ゲート側壁絶縁膜
２２０…シリコン窒化膜
３００…アモルファスシリコン層
３１０，３１１，３１２…炭素含有シリコン層
３２１，３２２…垂直面上のシリコン酸化膜
３３０…多結晶シリコン層
３３１，３３２…ソース・ドレイン単結晶シリコン電極
３４１，３４２…ソース・ドレインエクステンション部
４０１，４０２…ＳｉＧｅ層
５１０，５１１，５１２…ＮｉＳｉ層
１０００…ＢＯＸシリコン酸化膜
１００１…第１のＢＯＸシリコン酸化膜
１００３、１１２０…第２のＢＯＸシリコン酸化膜
１１００…単結晶シリコン半導体層
１１１０…チャネル領域
【図１】
0004664760.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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