(57)【特許請求の範囲】
【請求項１】
一面側に第１の絶縁膜を有する支持基板と、第２の絶縁膜を有する半導体基板とを、前記第１及び第２の絶縁膜を介して貼り合わせて形成した複合基板の、前記半導体基板から形成された半導体層を能動層とする薄膜トランジスタを有する電気光学装置用基板であって、
前記半導体層を熱酸化することにより形成した第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の直上の配線層に形成されたゲート電極と、前記第２のゲート絶縁膜の直上の配線層に形成されるとともに前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を貫通するコンタクトホールを介して前記半導体層と電気的に接続された中継電極とを有しており、
前記支持基板と前記半導体基板との前記貼り合わせの際に、前記支持基板上に前記半導体基板が存在しない領域に、前記第２のゲート絶縁膜と前記第２の絶縁膜との界面を貫通し、前記第２の絶縁膜に到達する凹部が形成され、
前記凹部内の前記界面を覆うように前記中継電極と同一の材質及び同一の層の保護層が形成されていることを特徴とする電気光学装置用基板。
【請求項２】
支持基板上に薄膜トランジスタを有する電気光学装置用基板の製造方法であって、
一面側に第１の絶縁膜を有する前記支持基板と、第２の絶縁膜を有する半導体基板とを、前記第１及び第２の絶縁膜を介して貼り合わせる工程と、
前記半導体基板から半導体層を形成する工程と、
前記半導体層をパターニングする工程と、
パターニングされた前記半導体層を熱酸化することにより第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成する工程と、
前記半導体層のソース領域及びドレイン領域に対応する位置の前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜にコンタクトホールを形成するとともに、前記支持基板と前記半導体基板との前記貼り合わせの際に、前記支持基板上に前記半導体基板が存在しない領域に、前記第２のゲート絶縁膜と前記第２の絶縁膜との界面を貫通し、前記第２の絶縁膜に到達する凹部を形成する工程と、
前記第２のゲート絶縁膜上の配線層に、前記薄膜トランジスタのゲート電極と、前記コンタクトホールを介して前記半導体層に電気的に接続される中継電極と、前記凹部内の前記界面を覆う保護層と、を形成する工程と、
を有することを特徴とする電気光学装置用基板の製造方法。
【請求項３】
請求項１に記載の電気光学装置用基板、または請求項２記載の電気光学装置用基板の製造方法によって製造された電気光学装置用基板を備えることを特徴とする電気光学装置。
【請求項４】
請求項３記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
従来、液晶表示装置等の電気光学装置において、高速化、低消費電力化、高集積化等の観点から、周辺駆動回路や画素スイッチング素子を構成する薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと略記する）の能動層に単結晶シリコンを用いる技術が知られており、係る単結晶シリコンをガラスや石英等の絶縁基板の上に形成する技術として、従来からＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が用いられている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−１０６４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した特許文献１では、ＴＦＴとして金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＭＯＳＦＥＴと略記する）を形成している。このＭＯＳＦＥＴのソース領域およびドレイン領域におけるコンタクトを形成する際には、ソース領域およびドレイン領域であるＳｉ層に対して層厚の厚い層間絶縁層をエッチングし、コンタクトホールを形成してコンタクトを形成していた。
【０００４】
このように、層間絶縁層をエッチングしてＳｉ層に届くコンタクトホールを形成すると、コンタクトホール深さを制御することが困難であり、Ｓｉ層をオーバーエッチングしてしまう恐れがあった。つまり、コンタクトホールがＳｉ層を突き抜けてしまい、コンタクトとソース領域、ドレイン領域との接触が、Ｓｉ層の断面での接触になる恐れがあった。そのため、コンタクトとソース領域、ドレイン領域との接触面積が小さくなることからコンタクト抵抗が増大し、ドレイン電流が減少する恐れがあった。
【０００５】
また、コンタクトホール深さがばらつく条件下で複数のコンタクトホールを形成すると、Ｓｉ層を突き抜けるコンタクトホールと、Ｓｉ層を突き抜けないコンタクトホールとが形成される可能性がある。この場合、コンタクトとソース領域、ドレイン領域との接触面積にばらつきが増大し、コンタクト抵抗のばらつきの増大、ドレイン電流のばらつきの増大を生じる恐れがあった。
ドレイン電流のばらつきが増大すると、例えば、表示装置にこの基板を用いていると表示される画像の表示ムラが大きくなる恐れがあった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、薄膜トランジスタにおけるコンタクト抵抗の増大、ばらつきの増大を防止することができる電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の電気光学装置用基板は、支持基板と、半導体層を有する半導体基板とを貼り合わせてなり、半導体層を能動層とする薄膜トランジスタが形成され、薄膜トランジスタのソース領域およびドレイン領域の上には、導電性を有する中継層が形成されていることを特徴とする。
【０００８】
すなわち、本発明の電気光学装置用基板は、薄膜トランジスタのソース領域およびドレイン領域との上に中継層を形成するため、中継層と半導体層との接触面積のばらつきを抑えることができる。つまり、中継層を形成するときに、薄膜トランジスタのソース領域およびドレイン領域領域のゲート絶縁膜のみを除去すればよく、従来の上記ゲート絶縁膜とその上に積層された層間絶縁膜とを除去する場合と比較して、精度よく中継層を形成することができ、上記接触面積のばらつきを抑えることができ、中継層とソース領域およびドレイン領域とのコンタクト抵抗の増大、ばらつきの増大を防止することができる。さらには、ドレイン電流のばらつきの増大を防止することができる。
【０００９】
上記の構成を実現するために、より具体的には、中継層がソース領域およびドレイン領域と直接接触し、導通していることが望ましい。
この構成によれば、中継層とソース領域およびドレイン領域とを直接接触させることにより、コンタクト抵抗のばらつきの増大をより確実に抑えることができる。
【００１０】
上記の構成を実現するために、より具体的には、中継層がソース領域およびドレイン領域との接触面と反対の面において、配線と導通していることが望ましい。
この構成によれば、中継層が、上記接触面を反対側の面において配線と導通しているため、ソース領域およびドレイン領域と配線とを電気的に接触させることができる。
【００１１】
上記の構成を実現するために、より具体的には、中継層が薄膜トランジスタのゲート電極層と同一の材料および同一の層で形成されていることが望ましい。
この構成によれば、中継層をゲート電極層と同一の材料および同一の層で形成することにより、中継層とゲート電極層とを、別々の材料で形成するときと比較して、容易に形成することができる。例えば、中継層とゲート電極層とを同時に形成することができるので、電気光学装置用基板の製造工程を簡略化することができ、製造効率を向上させることができる。
【００１２】
上記の構成を実現するために、より具体的には、支持基板が透明基板であることが望ましい。より望ましくは支持基板がガラス基板であることが望ましく、さらに支持基板が石英基板であることが望ましい。
この構成によれば、支持基板に透明基板（好ましくはガラス基板、より好ましくは石英基板）を用いることにより、電気光学装置用基板に透光性を与えることができる。そのため、電気光学装置用基板を光透過型の電気光学装置に用いることができる。
【００１３】
上記の構成を実現するために、より具体的には、複数の薄膜トランジスタが、１種類の導電型のトランジスタから構成されていることが望ましい。
この構成によれば、複数の薄膜トランジスタを、１種類の導電型のトランジスタで構成するため、薄膜トランジスタの製造工程を、複数の導電型のトランジスタから形成するときと比較して、簡略化することができる。そのため、電気光学装置用基板の製造工程を簡略化することができ、製造効率を向上させることができる。
【００１４】
上記の構成を実現するために、より具体的には、半導体層が設けられていない領域であって、薄膜トランジスタのソース領域またはドレイン領域に対応する領域の上に、中継層と同じ材料からなる保護層が形成されていることが望ましい。
この構成によれば、保護層を形成することにより、コンタクトホールを形成するときのウエットエッチングのエッチャントが半導体基板を貫通して支持基板との貼り合わせ界面に侵入することを防止することができる。
【００１５】
本発明の電気光学装置用基板の製造方法は、支持基板上に半導体層を形成する工程と、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜のソース領域およびドレイン領域に対応する領域にコンタクトホールを形成する工程と、ゲート絶縁膜の上に導電材料を成膜し、パターニングすることにより、ゲート電極層を形成するとともに、少なくともコンタクトホールの内部に中継層を形成する工程と、を有することを特徴とする。
【００１６】
すなわち、本発明の電気光学装置用基板の製造方法では、半導体層上にゲート絶縁膜を形成した後に、ゲート絶縁膜のソース領域およびドレイン領域に対応する領域にコンタクトホールを形成しているため、コンタクトホール深さが浅くなって、深さのばらつきを抑えやすくなる。そのため、コンタクトホールが半導体層を突き抜けることを防止することができ、中継層と半導体層との接触面積が減少することを防止することができる。
また、コンタクトホール深さのばらつきによる、コンタクトホールが半導体層を突き抜ける、突き抜けないというばらつきを抑えることができる。そのため、中継層と半導体層との接触面積のばらつきを抑えることができる。
【００１７】
本発明の電気光学装置は、上記本発明の電気光学装置用基板、または上記本発明の電気光学装置用基板の製造方法によって製造された電気光学装置用基板を備えることを特徴とする
【００１８】
すなわち、本発明の電気光学装置は、上記本発明の電気光学装置用基板、または上記本発明の製造方法により製造された電気光学装置用基板を備えているため、ドレイン電流のばらつきの増大を防止することができ、電気光学装置の表示ムラを防止することができる。また、電気光学装置用基板の貼り合わせ界面の剥離などの不具合を防止することができ、電気光学装置の不具合の発生を防止することができる。
【００１９】
本発明の電子機器は、上記本発明の電気光学装置を備えることを特徴とする。
【００２０】
すなわち、本発明の電子機器は、上記本発明の電気光学装置を備えているため、表示ムラを防止することができるとともに、電気光学装置の不具合による電子機器の不具合発生を防止することができる。
【発明を実施するための最良の形態】
【００２１】
（液晶装置）
〔第１の実施の形態〕
以下、本発明に係る電気光学装置における第１の実施の形態である液晶装置について図１から図８を参照して説明する。本実施形態の液晶装置は、スイッチング素子用のＴＦＴとしてＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）型のＴＦＴを用いたアクティブマトリクス型の透過型液晶装置である。また、本実施形態では、表示モードとしてＴＮモードを採用した場合を例示している。
【００２２】
図１は本実施形態の透過型液晶装置の画像表示領域を構成するマトリクス状に配置された複数の画素におけるスイッチング素子、信号線等の等価回路図である。
なお、本明細書中に示す図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２３】
本実施形態の透過型液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素には、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（薄膜トランジスタ）３０Ａとがそれぞれ形成されており、Ｘドライバ（データ線駆動回路）２０１から出力される画像信号をＴＦＴ３０Ａに供給するデータ線６ａが、前記ＴＦＴ３０Ａのソースに電気的に接続されている。Ｘドライバ２０１からデータ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００２４】
また、Ｙドライバ（走査線駆動回路）２０４から出力される走査信号をＴＦＴ３０Ａに供給する走査線３ａがＴＦＴ３０Ａのゲートに電気的に接続されており、Ｙドライバ２０４から複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、・・・、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０Ａのドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０Ａを一定期間だけオンすることにより、データ線６ａを介して供給される画像信号Ｓ１、Ｓ２、・・・、Ｓｎを所定のタイミングで書き込む。
【００２５】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。この蓄積容量７０には、走査線３ａと並んで延びる容量線３００が接続されており、この容量線３００は、Ｙドライバ２０４と接続され、Ｙドライバ２０４により任意の電圧ないし電気信号を印加可能に構成されている。
【００２６】
図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の構造を示す平面図である。
次に、図２に基づいて、本実施形態の透過型液晶装置の平面構造について説明する。
図２に示すように、ＴＦＴアレイ基板上に、平面矩形状の複数の画素電極９が、マトリクス状に配列されており、画素電極９の縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３００が延在している。本実施形態において、１つの画素電極９と、この画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ、容量線３００等が形成された領域が画素であり、マトリクス状に配置された画素毎に表示を行うことが可能な構造になっている。また、データ線６ａと走査線３ａとが交差する領域にＴＦＴ３０Ａが形成されている。
【００２７】
データ線６ａは、ＴＦＴ３０Ａを構成する例えば単結晶シリコン膜からなる半導体層１ａ（図中右上がりの斜線領域）のうち、後述のソース領域にコンタクトホール８２、８３を介して電気的に接続された後述する第１ソース中継層３ｃ、第２ソース中継層７１ｂにコンタクトホール８１を介して接続されている。一方、画素電極９は、半導体層１ａのうち、後述のドレイン領域にコンタクトホール８４、８５を介して電気的に接続された後述する第１ドレイン中継層３ｂ、容量電極７１ａに、コンタクトホール８を介して電気的に接続されている。
また、半導体層１ａと走査線３ａとは、半導体層１ａの後述のチャネル領域（図中左上がりの斜線の領域）にて対向するように互いに交差して配置されており、係る構成のもと走査線３ａはチャネル領域に対向する部分でゲート電極層として機能する。走査線３ａは、ポリシリコンやアモルファスシリコン、単結晶シリコン膜等のシリコン膜や、これらのポリサイドやシリサイドにより形成できる。
【００２８】
容量線３００は、走査線３ａに沿って略直線状に延びる本線部と、この本線部がデータ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中上向き）に突出した突出部とを有する。
また、データ線６ａ、走査線３ａの双方に沿って平面視格子状に、遮光膜１１ａが設けられている。遮光膜１１ａは、半導体層１ａのチャネル領域を含むＴＦＴ３０ＡをＴＦＴアレイ基板側から見て覆うように形成されている。この遮光膜１１ａと前記容量線３００とは、データ線６ａの延在方向で隣接する２つの半導体層１ａ、１ａ間の領域に設けられたコンタクトホール９１を介して互いに導電接続されている。
【００２９】
図３は本実施形態の透過型液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線に沿う断面図である。図４は本実施形態の透過型液晶装置の周辺部構造を示す断面図である。
次に、図３および図４に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。
図３に示すように、本実施形態の透過型液晶装置は、ＴＦＴアレイ基板（電気光学装置用基板）１０と、これに対向配置される対向基板２０と、前記両基板１０、に０間に挟持された液晶層５０とを備えて構成されている。ＴＦＴアレイ基板１０は、石英等の透光性材料からなる基板本体（支持基板、透明基板、ガラス基板、石英基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０Ａ等を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１とを主体として構成されている。基板本体１０Ａ、２０Ａに石英等の透光性材料からなる基板を用いることにより、本実施の形態の液晶装置は光透過性を有し、透過型の液晶装置とすることができる。
【００３０】
ＴＦＴアレイ基板１０において、基板本体１０Ａの液晶層５０側表面には画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用のＴＦＴ３０Ａが設けられている。
ＴＦＴ３０Ａは、図３に示す如くＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、走査線（ゲート電極層）３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁する第１ゲート絶縁膜（ゲート絶縁膜）２ａ、第２ゲート絶縁膜（ゲート絶縁膜）２ｂ、データ線（配線）６ａ、半導体層１ａの低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄおよび高濃度ドレイン領域（ドレイン領域）１ｅを備えている。
【００３１】
基板本体１０Ａの液晶層５０側表面において、各ＴＦＴ３０Ａが形成された領域には、基板本体１０Ａ側から入射する光が、半導体層１ａのチャネル領域１ａ’及び低濃度ソース、ドレイン領域（ＬＤＤ領域）１ｂ、１ｃに入射するのを防止するための遮光膜１１ａが設けられている。
この遮光膜１１ａとＴＦＴ３０Ａとの間には、基板本体１０Ａ側から順に積層された絶縁膜１２ａと、保護層１２ｂと、貼り合わせ絶縁膜１２ｃとからなる下地絶縁膜（第１絶縁膜）１２が設けられている。この下地絶縁膜１２は、ＴＦＴ３０Ａを構成する半導体層１ａと遮光膜１１ａとを電気的に絶縁する機能を奏するのに加え、後続の工程にて遮光膜１１ａが酸化されたり、遮光膜１１ａの成分が拡散して半導体層１ａが汚染されたりするのを防止できるようになっている。
このように、本実施形態に係るＴＦＴアレイ基板１０は、基板本体１０Ａ上に下地絶縁膜１２を介して半導体層１ａが形成された複合基板（ＳＯＩ基板）を用いて構成されたアクティブマトリクス基板であり、下地絶縁膜１２の貼り合わせ絶縁膜１２ｃは、ＳＯＩ技術を用いて貼り合わされた、貼り合わせ界面を有する絶縁膜となっている。
【００３２】
ＴＦＴ３０Ａの第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂには、高濃度ソース領域１ｄへ通じる第１ソースコンタクトホール（コンタクトホール）８３、および高濃度ドレイン領域１ｅへ通じる第１ドレインコンタクトホール（コンタクトホール）８５が形成されている。そして、第２ゲート絶縁膜２ｂの上には、導電性を有する材料（例えばドープトポリシリコン膜）であって、望ましくはゲート電極層３ａと同じ材料からなる第１ソース中継層（中継層）３ｃと第１ドレイン中継層（中継層）３ｂとが形成されている。なお、第１ソース中継層３ｃと第１ドレイン中継層３ｂとは上述のようにドープトポリシリコン膜から形成されてもよいし、導電性の高い金属膜から形成されてもよい。
【００３３】
上記走査線３ａの上、第２ゲート絶縁膜２ｂの上には、第１ソース中継層３ｃへ通じる第２ソースコンタクトホール８２、および第１ドレイン中継層３ｂへ通じる第２ドレインコンタクトホール８４が開口した第１層間絶縁膜４１が形成されている。そして、第１層間絶縁膜４１の上には、容量電極７１ａと、第２ソース中継層７１ｂとが形成されている。
容量電極７１ａは、図２に示す平面図では走査線３ａとデータ線６ａとの交差する位置を基点として走査線３ａ及びデータ線６ａに沿って延在する略Ｌ字状に形成されている。
そして、上記容量電極７１ａは、第２ドレインコンタクトホール８４および第１ドレインコンタクトホール８５に形成された第１ドレイン中継層３ｂを介して半導体層１ａの高濃度ドレイン領域１ｅに電気的に接続されている。第２ソース中継層７１ｂは、第１ソースコンタクトホール８３を介して高濃度ソース領域１ｄに電気的に接続されている。
【００３４】
第１層間絶縁膜４１上の容量電極７１ａおよび第２ソース中継層７１ｂを覆うように、容量絶縁膜７５が形成されている。そして、容量絶縁膜膜７５を間に挟んで容量電極７１ａと対向するように、容量線３００が形成されている。本実施形態では、ＴＦＴ３０の高濃度ドレイン領域１ｅおよび画素電極９に接続された画素電位側容量電極としての容量電極７１ａと、固定電位側容量電極としての容量線３００の一部とが、容量絶縁膜７５を介して対向配置されることにより、蓄積容量７０を形成している。
画素電位側容量電極としての容量電極７１ａは導電性を有するドープトポリシリコン膜等からなる。固定電位側容量電極としての容量線３００は、導電性を有するドープトポリシリコン膜や非晶質、単結晶からなるシリコン膜等からなる第１膜７２と、高融点金属を含む金属シリサイド膜などからなる第２膜７３とが積層形成された多層膜からなる。
【００３５】
容量線３００は、図２に示した突出部の先端領域に設けられて容量絶縁膜７５、第１層間絶縁膜４１および下地絶縁膜１２には、遮光膜１１ａに達するコンタクトホール９１を介して、遮光膜１１ａと接続されている。すなわち、容量線３００と遮光膜１１ａとが、コンタクトホール９１を介して導電接続されている。
【００３６】
本実施形態の液晶装置において、ＴＦＴ３０の遮光膜として機能する遮光膜１１ａ、および容量線３００の第２膜７３は、例えばＣｒ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属、あるいはこれらの金属を含む金属シリサイド、ポリシリサイドや、これらを積層したものにより構成することが好ましく、場合によってはＡｌ等からなる構成としてもよい。
また、容量電極７１ａと容量線３００との間に介在して蓄積容量７０を構成する容量絶縁膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜などの酸化シリコン膜、窒化シリコン膜、窒化酸化膜や、それらの積層膜で構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて容量絶縁膜７５は薄い程良い。
【００３７】
光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚５０〜１５０ｎｍのポリシリコン膜または非晶質、単結晶からなるシリコン膜からなる。また、遮光膜として機能するのみならず容量線３００の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。また、容量電極７１ａは、第１膜７２と同様のポリシリコン膜で構成されている。
このように、容量絶縁膜７５と接する側に配置される第１膜７２および容量電極７１ａをポリシリコン膜から構成することで、容量絶縁膜７５の劣化を防止し、液晶装置の信頼性を向上させることができる。仮に、蓄積容量を構成する場合に、容量絶縁膜７５と金属シリサイド膜が当接するように構成すると、容量絶縁膜７５へ金属シリサイド膜に含まれる金属成分が拡散し、容量絶縁膜７５の絶縁性を劣化させるおそれがある。
【００３８】
容量絶縁膜７５上、容量線３００を含む基板本体１０Ａ上には、容量電極７１ａへ通じる画素コンタクトホール８、および第２ソース中継層７１ｂへ通じる第３ソースコンタクトホール８１、並びに容量線３００に通じるコンタクトホール９３が開孔した第３層間絶縁膜４２が形成されている。この第３層間絶縁膜４２の上には、走査線３ａと直行する方向に延在するデータ線６ａと、信号配線６ｂとが形成されている。
データ線６ａは第３ソースコンタクトホール８１を介して第２ソース中継層７１ｂに電気的に接続されており、第２ソース中継層７１ｂを介して半導体層１ａの高濃度ソース領域１ｄに電気的に接続されている。
【００３９】
容量線３００は、平面的には画素電極９が配置された画像表示領域からその周囲に延設され、第２層間絶縁膜４２を貫通して設けられたコンタクトホール９３を介して信号配線６ｂと導電接続されている。この信号配線６ｂは、実際には画像表示領域の外側に配設されたＹドライバ２０４の定電位源と電気的に接続されており、容量線３００を任意の電位に保持するようになっている。そして、本実施形態では、コンタクトホール９１を介して容量線３００と遮光膜１１ａとが導電接続されているので、容量線３００と同様に定電位に保持可能となっており、その電位変動がＴＦＴ３０に対して悪影響を及ぼすのを避けることができるようになっている。
【００４０】
容量線３００（および遮光膜１１ａ）に導電接続される定電位源としては、ＴＦＴ３０の走査信号を走査線３ａに供給するためのＹドライバ（走査線駆動回路）２０４のみならず、画像信号をデータ線６ａに供給するためのサンプリング回路を制御するＸドライバ（データ線駆動回路）２０１に供給される正電源や負電源の定電位源を利用することもできる。さらには、対向基板２０の電極２１に定電位を供給する定電位源を利用しても構わない。
【００４１】
第２層間絶縁膜４２上、データ線６ａを含む基板本体１０Ａ上には、容量電極７１ａへ通じる画素コンタクトホール８が開孔した第３層間絶縁膜４３が形成されている。すなわち、画素コンタクトホール８は、第３層間絶縁膜４３と第２層間絶縁膜４２とを貫通して容量電極７１ａに到るコンタクトホールである。
第３層間絶縁膜４３上には、画素コンタクトホール８を介して容量電極７１ａと導電接続された画素電極９が形成されている。この導電接続構造により、画素電極９は、容量電極７１ａを中継して半導体層１ａの高濃度ドレイン領域１ｅと電気的に接続されている。また画素電極９は、平面的には図２に示すように画像表示領域を含む領域に矩形状に形成されている。
【００４２】
このように、容量電極７１ａは蓄積容量７０の画素電位側容量電極としての機能、および光吸収層としての機能のほかに、画素電極９と高濃度ドレイン領域１ｅとの電気的接続を中継する機能を有している。このような容量電極７１ａを設けることで、層間距離が例えば１０００〜２０００ｎｍと長くなる場合にも、両者間を１つのコンタクトホールで接続する技術的困難性を回避しつつ、比較的小径の直列なコンタクトホールで両者間を良好に接続でき、コンタクトホールの小径化による画素開口率の向上を実現することができる。また、コンタクトホール開孔時にも、開孔深さが比較的小さくなるので、エッチング時の突き抜けが起こり難くなるという効果も得られる。
【００４３】
ＴＦＴアレイ基板１０の液晶層５０側最表面、すなわち、画素電極９を含む第３層間絶縁膜４３上には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜１６が形成されている。ＴＦＴアレイ基板１０の液晶層５０と反対側の面には、偏光子１７が設けられている。
【００４４】
他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、その略全面に渡って、インジウム錫酸化物（ＩＴＯ）等からなる共通電極２１が形成され、その液晶層５０側には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜２２が形成されている。また対向基板２０の液晶層５０と反対側の面にも偏光子２４が設けられている。
【００４５】
なお、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側の面には、平面視格子状の溝を設けることもでき、この溝内に走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子を形成することで、配線や素子などが形成されている領域と、これらが形成されていない領域との間に段差が形成されるのを緩和することができ、前記段差に起因する液晶の配向不良等を防止できるという利点が得られる。
【００４６】
次に、図４に基づいて、本実施形態の透過型液晶装置の周辺部断面構造について説明する。
図４に示すように、ＴＦＴアレイ基板１０において、基板本体１０Ａの液晶層５０側表面には、画素スイッチング用のＴＦＴ３０Ａを駆動するＴＦＴ（薄膜トランジスタ）３０Ｂが設けられている。ＴＦＴ３０Ｂは、図４に示す如くＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、走査線３ａ、チャネル領域１ａ’、第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、データ線６ａ、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを備えている。
なお、ＴＦＴ３０Ｂは、図４においては、上述したＸドライバ２０１を構成するトランジスタに適応して説明しているが、Ｙドライバ２０４を構成するトランジスタとして用いることもできる。
【００４７】
ＴＦＴ３０Ｂの第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂにも、ＴＦＴ３０Ａと同様に、第１ソースコンタクトホール８３、および第１ドレインコンタクトホール８５が形成されている。そして、第２ゲート絶縁膜２ｂの上には、第１ソース中継層３ｃと第１ドレイン中継層３ｂとが形成されている。
上記走査線３ａの上および第２ゲート絶縁膜２ｂの上には、第１層間絶縁膜４１、容量絶縁膜７５、第３層間絶縁膜４２が積層されている。これら第１層間絶縁膜４１、容量絶縁膜７５、第３層間絶縁膜４２には、第１ソース中継層３ｃへ通じる第４ソースコンタクトホール（コンタクトホール）８６、および第１ドレイン中継層３ｂへ通じる第４ドレインコンタクトホール（コンタクトホール）８７が形成されている。
【００４８】
信号配線（配線）６ｃは第４ソースコンタクトホール８６を介して第１ソース中継層３ｃに電気的に接続されており、第１ソース中継層３ｃを介して半導体層１ａの高濃度ソース領域１ｄに電気的に接続されている。信号配線６ｃは、Ｘドライバ２０１に信号を入力する信号配線であってもよいし、Ｘドライバ２０１内部の信号配線であってもよい。データ線６ａは第４ドレインコンタクトホール８７を介して第１ドレイン中継層３ｂに電気的に接続されており、第１ドレイン中継層３ｂを介して半導体層１ａの高濃度ドレイン領域１ｅに電気的に接続されている。
【００４９】
図５は、図４の領域Ｂを説明する図であって、基板本体１０Ａ上に半導体層１ａが貼り合わされた複合基板の平面視図である。
図４の領域Ｂは、透過型液晶装置の周辺部であって、半導体層１ａが形成されていない領域である。領域Ｂは、例えば、図５に示すように、基板本体１０Ａよりも一回り小さな半導体層１ａが半導体基板１０Ａに貼り合わされた複合基板を用いた場合に形成される。つまり、上記複合基板上に透過型液晶装置を形成すると、複合基板の周辺部には、半導体層１ａを含まないが、その領域が小さいため、液晶装置としての性能に不具合が生じない透過型液晶装置が形成される（例えば図５のＰに示す部分）。
【００５０】
このような領域Ｂの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに相当する領域には、第２ゲート絶縁膜２ｂを貫通し、貼り合わせ絶縁膜１２ｃに到達する凹部８８が形成されている。第２ゲート絶縁膜２ｂの上には、凹部８８を覆うように、保護層３ｄが形成されている。保護層３ｄは、ゲート電極層３ａ、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂと同じ材料から形成されていることが望ましいが、それ以外の材料から形成されていてもよい。
保護層３ｄおよび第２ゲート絶縁層２ｂの上には、第１層間絶縁膜４１、容量絶縁膜７５、第３層間絶縁膜４２が積層されている。これら第１層間絶縁膜４１、容量絶縁膜７５、第３層間絶縁膜４２には、第１ソース中継層３ｃへ通じる第５コンタクトホール（コンタクトホール）８９が形成されている。
第３層間絶縁膜４２の上には、第５コンタクトホール８９を介して保護層３ｄを接触する配線６ｄが形成されている。配線６ｄは、データ線６ａ、信号配線６ｂ、信号配線６ｃと同じ材料から形成されていることが望ましい。
【００５１】
上記の構成によれば、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅとの上にそれぞれ第１ソース中継層３ｃおよび第１ドレイン中継層３ｂを形成するため、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂと高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅとの接触面積のばらつきを抑えることができる。
つまり、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂを形成するときに、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅの第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂのみを除去すればよく、精度よく第１ソース中継層３ｃおよび第１ドレイン中継層３ｂを形成することができる。
そのため、上記接触面積のばらつきを抑えることができ、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂと高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅとのコンタクト抵抗の増大、ばらつきの増大を防止することができる。さらには、ドレイン電流のばらつきの増大を防止することができる。
【００５２】
＜アクティブマトリクス基板の製造方法＞
以下、本発明に係る半導体装置の製造方法を含むアクティブマトリクス基板の製造方法を、図面を参照して説明する。本実施形態では、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板（アクティブマトリクス基板）１０を製造する工程を、図６から図８に示す断面工程図により詳細に説明する。
【００５３】
まず、図６（Ａ）に示すように、ガラスや石英等からなる基板本体１０Ａを用意する。この基板本体１０Ａは、後続の工程における加熱温度と同等、あるいはそれ以上の温度でアニール処理しておくことが好ましい。具体的には、Ｎ２等の不活性ガス雰囲気下で８５０℃〜１３００℃程度に加熱してアニール処理するのがよい。このアニール処理を行っておくことで、後続の工程にて基板本体１０Ａを高温処理した際に生じる基板の歪みを低減することができる。
【００５４】
次いで、このように処理された基板本体１０Ａの表面上の全面に遮光膜１１ａを形成する。遮光膜１１ａは、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等からなり、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより堆積され、公知のフォトリソグラフィ技術を用いて所定平面形状にパターン形成される。遮光膜１１ａの膜厚は、例えば略１５０ｎｍ〜略２００ｎｍニ形成されることが望ましく、より好ましくは、略２００ｎｍに形成されることが好ましい。
【００５５】
次に、図６（Ｂ）に示すように、遮光膜１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、下層側絶縁膜１２ａと、保護層１２ｂと、下層側絶縁膜１２ｃ１及び上層側絶縁膜１２ｃ２からなる２層構造の上層側絶縁膜１２ｃ３を形成する。
このとき、遮光膜１１ａを形成した領域上には、上層側絶縁膜１２ｃ３の表面にて前記遮光膜１１ａに倣う凸部が形成されている。また、上記保護層１２ｂを設けることで、遮光膜１１ａを構成する金属材料の拡散や、基板本体１０Ａからの不純物の拡散を抑制することができ、半導体装置の信頼性を向上させることができる。
【００５６】
絶縁膜１２ａ、１２ｃ１、１２ｃ２の構成材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。好ましくは、絶縁膜１２ａが高温酸化シリコン（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；以後、ＨＴＯと表記する）ＨＴＯから形成され、１２ｃ１、１２ｃ２がＴＥＯＳ（テトラエトキシシラン）−ＮＳＧから形成されることが望ましい。
下層側絶縁膜１２ａの膜厚は５０ｎｍ程度とされることが好ましく、上層側絶縁膜１２ｃ３を構成する絶縁膜１２ｃ１、１２ｃ２の膜厚は、いずれも８００ｎｍ程度とされる。また、保護層１２ｂとしては、例えば１０ｎｍ〜５０ｎｍ程度、好ましくは１５ｎｍの膜厚の窒化シリコン（ＳｉＮ）膜を用いることができ、ジクロロシランとアンモニアを用いた減圧ＣＶＤ法やプラズマＣＶＤ法により形成できる。
【００５７】
次に、図６（Ｃ）に示すように、上層側絶縁膜１２ｃ３の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨することで、前記遮光膜１１ａに倣う凸部を除去して表面を平坦化する。この平坦化後の上層側絶縁膜１２ｃ３の膜厚は、遮光膜１１ａの形成領域で１２０ｎｍ程度とする。
【００５８】
次に、図６（Ｄ）に示すように、上記工程を経た基板本体１０Ａと、別途用意した単結晶シリコン基板との貼り合わせを行う。貼り合わせに用いる単結晶シリコン基板としては、単結晶シリコン層１と、その一面側に形成された酸化膜１２ｃ４とからなる、例えば６００μｍ程度の板厚の単結晶シリコン基板が用いられる。単結晶シリコン層１中には、例えば、加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて水素イオンが注入されている。酸化膜１２ｃ４は、単結晶シリコン基板１の単結晶シリコン層を５０ｎｍ〜８００ｎｍ程度酸化することにより形成することができる。貼り合わせ工程は、前記単結晶シリコン基板と基板本体１０Ａとを接触させた状態にて３００℃〜３５０℃程度で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用できる。この貼り合わせ工程により、単結晶シリコン層（半導体層）と保護層１２ｂとの間に、貼り合わせ界面ｓを有する貼り合わせ絶縁膜１２ｃが形成される。
【００５９】
また、貼り合わせ強度をさらに高めるために、熱処理温度を上げて４５０℃程度とする方法も適用できるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板１の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。このようなクラック等の欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板１を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板１の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００６０】
次に、貼り合わせた単結晶シリコン層１を部分的に剥離する。この単結晶シリコン層の剥離は、単結晶シリコン層１中に導入された水素イオンによって、単結晶シリコン層１の貼り合わせ絶縁膜１２ｃ側の表面近傍にてシリコンの結合が分断される作用を利用するものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン層１が、部分的に基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層が得られる。剥離後の単結晶シリコン層１の膜厚については、前述した単結晶シリコン基板に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に調整することができる。
【００６１】
なお、薄膜化した単結晶シリコン層１は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００６２】
さらに、貼り合わせ絶縁膜１２ｃと単結晶シリコン層１との密着性を高め、貼り合わせ強度を高めるために、基板本体１０Ａと単結晶シリコン層１との貼り合わせを行った後に、急速熱処理法（ＲＴＡ）などによる加熱処理を実施することが望ましい。その際の加熱温度としては、６００℃〜１２００℃、望ましくは絶縁膜の粘度を下げ、原子的な密着性を高めるため１０５０℃〜１２００℃とすることが望ましい。
【００６３】
次に、図６（Ｅ）、（Ｆ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを、例えば膜厚略４０ｎｍ〜略６０ｎｍにて形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いることもできる。
なお、図６（Ｆ）以後の図においては、図１に示したＸドライバ２０１をＴＦＴアレイ基板１０上に実装する場合に対応した図になっている。つまり、Ｘドライバ２０１のドライバ回路に用いるスイッチング素子であるＴＦＴ３０Ｂの形成工程を領域Ｘに示している。
その後、半導体層１ａを約７５０℃〜１０５０℃の温度で熱酸化することにより、第１ゲート酸化膜（ゲート絶縁膜）２ａを形成する。第１ゲート酸化膜２ａの膜厚としては５〜５０ｎｍ程度の厚さが好ましく、より好ましくは略２０ｎｍの膜厚で形成されることが好ましい。ここでの熱酸化法としては、前述したように特に形成する第１ゲート酸化膜２ａの厚さに応じて、ドライ熱酸化処理又はウェット熱酸化処理を適宜に選択して用いる。
その後、第１ゲート酸化膜２ａの上および貼り合わせ絶縁膜１２ｃの上に、スパッタリング法、ＣＶＤ法などにより、ＨＴＯからなる第２ゲート絶縁膜２ｂを形成する。第２ゲート絶縁膜２ｂは、その膜厚が略６０ｎｍに形成されることが好ましいが、それ以外の膜厚で形成されても良い。
【００６４】
次に、図７（Ａ）に示すように、第１ゲート絶縁膜２ａおよび第２ゲート絶縁膜２ｂを形成したならば、半導体層１ａに対するイオン注入を行う。
本実施形態では、ＴＦＴ３０ＡおよびＴＦＴ３０ＢとしてＮチャネルの薄膜トランジスタを形成する場合について説明するが、ＴＦＴ３０ＡおよびＴＦＴ３０ＢはＰチャネルトランジスタであっても良いし、その一部がＰチャネルトランジスタであっても良い。
ＮチャネルのＴＦＴ３０ＡおよびＴＦＴ３０Ｂを形成するために、まず、半導体層１ａにボロンなどのIII族元素のドーパントを低濃度（例えば、加速電圧３５ｋｅＶ、ドーズ量１×１０１２／ｃｍ２程度）でドープする。その後、さらに半導体層１ａ及びゲート絶縁膜２上にフォトレジストを被覆した状態で、前述の工程の１〜１０倍のドーズ量でボロンなどのIII族元素をドープする。続いて、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、後述する走査線３ａよりも幅の広いマスクでレジスト層を形成した状態で、リンなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
ＰチャネルのＴＦＴを形成する場合には、上記III族元素のドーパントに代えてリンなどのV族元素のドーパントを用いればよく、上記V族元素のドーパントに代えて、ボロン等のIII族元素のドーパントを用いる。また、以下で参照する図面においては、
高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ、ならびに、後述する低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、その図示を適宜省略している。
【００６５】
次に、図７（Ｂ）に示すように、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに相当する領域に、第１ゲート絶縁膜２ａ、および第２ゲート絶縁膜２ｂを貫通する第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５を公知のフォトリソグラフィ法などを用いて形成する。この際、第１ゲート絶縁膜２ａおよび第２ゲート絶縁膜２ｂの膜厚は、例えば、略２０ｎｍおよび略６０ｎｍ程度なので、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５の深さが浅くなり、その深さの制御が行いやすくなる。
このとき同時に、領域Ｂにおいて、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに相当する領域に、第２ゲート絶縁膜２ｂを貫通し、貼り合わせ絶縁膜１２ｃに到達する凹部８８もエッチングにより形成している。
【００６６】
次に、リンイオンを成膜と同時に導入したドープトポリシリコン膜を形成する。又は、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化したものも用いることができる。さらに、ドープトポリシリコン膜の上部にＴｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造としてもよい。係る層構造を採用することで前記ドープトポリシリコン膜を含む層の導電性を向上させることができる。
レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図７（Ｃ）に示すように、所定パターンの走査線３ａと、第１ソース中継層３ｃと、第１ドレイン中継層３ｂと、保護層３ｄとを形成する。
その後、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、走査線３ａをマスクとして、まず、リン等のＶ族元素のドーパントを低濃度でドープする。具体的には、Ｐイオンを加速電圧７０ｋｅＶ、ドーズ量６×１０１２／ｃｍ２にてドープし、図３に示した低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００６７】
次に、図７（Ｄ）に示すように、走査線３ａ、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。
この第１層間絶縁膜４１の膜厚は、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００６８】
次に、第１層間絶縁膜４１を貫通して第１ソース中継層３ｃに達する第２ソースコンタクトホール８２、および第１ドレイン中継層３ｂに達する第２ドレインコンタクトホール８４を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、或いはウエットエッチングにより形成する。
その後、第１層間絶縁膜４１上に、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜を形成する。あるいは、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化してもよい。
ドープトポリシリコン膜を成膜したら、ドープトポリシリコン膜をフォトリソグラフィ工程、エッチング工程等によりパターニングして容量電極７１ａおよび第２ソース中継層７１ｂを形成する。その後、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を成膜することにより、第１層間絶縁膜４１、容量電極７１ａおよび第２ソース中継層７１ｂを覆う容量絶縁膜７５を形成する。
【００６９】
次に、ドープトポリシリコン膜や単結晶シリコン膜からなる第１膜７２と、高融点金属を含む金属シリサイド膜等からなる第２膜７３との積層膜を成膜し、フォトリソグラフィ工程及びエッチング工程等によりパターニングすることで、図２に示した所定平面形状の容量線３００を形成する。この容量線３００は、図１に示す如くＹドライバ２０４と接続されるため、図２の左右方向で画像表示領域の外側にまで延設する。
【００７０】
次に、図８（Ａ）に示すように、容量線３００及び第１層間絶縁膜４１を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の膜厚は、約５００〜１５００ｎｍ程度が好ましく、より好ましくは８００ｎｍ程度である。
【００７１】
続いて、第２層間絶縁膜４２および容量絶縁膜７５を貫通して第２ソース中継層７１ｂに達する第３ソースコンタクトホール８１を形成しする。また同時に、第２層間絶縁膜４２、容量絶縁膜７５および第１層間絶縁膜４１を貫通して、それぞれＴＦＴ３０Ｂの第１ドレイン中継層３ｂ、第１ソース中継層３ｃ、保護層３ｄに達する第４ドレインコンタクトホール８７、第４ソースコンタクトホール８６、第５コンタクトホール８９を形成する。
【００７２】
次に、第２層間絶縁膜４２の上にスパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングして、図８（Ｂ）に示すように、データ線６ａ、信号配線６ｃ、配線６ｄを形成する。
データ線６ａは、第３ソースコンタクトホール８１および第４ドレインコンタクトホール８７を介して第２ソース中継層７１ｂおよび第１ドレイン中継層３ｂと電気的に接続されている。信号配線６ｃは、第４ソースコンタクトホール８６を介して第１ソース中継層３ｃと電気的に接続され、配線６ｄは、第５コンタクトホール８９を介して保護層３ｄと電気的に接続されている。
【００７３】
次に、図８（Ｃ）に示すように、データ線６ａ、信号配線６ｂ、および第２層間絶縁膜４２を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、約５００〜１５００ｎｍが好ましく、さらに８００ｎｍがより好ましい。
次いで、ＴＦＴ３０Ａにおいて、画素電極９と容量電極７１ａとを電気的に接続するために、第２層間絶縁膜４２と第３層間絶縁膜４３とを貫通する画素コンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００７４】
そして、第３層間絶縁膜４３上に、スパッタ処理等によってＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングすることで、図２に示した平面視矩形状の画素電極９を形成する。なお、本実施形態の電気光学装置を反射型電気光学装置とする場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９を形成してもよい。
その後、画素電極９および第３層間絶縁膜４３を覆うようにポリイミド等からなる配向膜１６を塗布形成すれば、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板１０が得られる。
【００７５】
上記工程を備えた本実施形態の製造方法では、半導体層１ａ上に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂを形成した後に、第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに対応する領域に第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５を形成している。そのため、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５深さが第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂの合計膜厚程度と浅くなって、深さのばらつきを抑えやすくなる。そのため、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５が半導体層１ａを突き抜けることを防止することができ、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂと半導体層１ａとの接触面積が減少することを防止することができる。
また、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５深さのばらつきに起因する、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５が半導体層１ａを突き抜ける、突き抜けないというばらつきを抑えることができる。そのため、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂと半導体層１ａとの接触面積のばらつきを抑えることができる。
【００７６】
第１ソース中継層３ｃおよび第１ドレイン中継層３ｂをゲート電極層３ａと同一の材料で形成することにより、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂとゲート電極層３ａとを、別々の材料で形成するときと比較して、容易に形成することができる。例えば、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂとゲート電極層３ａとを同時に形成することができるので、電気光学装置用基板の製造工程を簡略化することができ、製造効率を向上させることができる。
【００７７】
複数のＴＦＴ３０Ａ、３０Ｂを、１種類の導電型のトランジスタで構成するため、ＴＦＴ３０Ａ、３０Ｂの製造工程を、複数の導電型のトランジスタから形成するときと比較して、簡略化することができる。そのため、電気光学装置用基板の製造工程を簡略化することができ、製造効率を向上させることができる。
【００７８】
保護層３ｄを形成することにより、第５コンタクトホール８９を形成するときのウエットエッチングのエッチャントが単結晶シリコン層と保護層１２ｂとの貼り合わせ界面ｓに侵入することを防止することができる。
【００７９】
〔第２の実施の形態〕
次に、本発明の第２の実施形態について図９を参照して説明する。
本実施の形態における液晶装置の基本構成は、第１の実施の形態と同様であるが、第１の実施の形態とは、ＴＦＴアレイ基板が異なっている。よって、本実施の形態においては、図９を用いてＴＦＴアレイ基板の絶縁膜周辺のみを説明し、ＴＦＴ等の説明を省略する。
次に、図９に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。
図９に示すように、基板本体１０Ａの上には、基板本体１０Ａ側から順に積層された遮光膜１１ａと、貼り合わせ絶縁膜１０２が設けられている。この貼り合わせ絶縁膜１０２は、ＴＦＴ３０Ａを構成する半導体層１ａと遮光膜１１ａとを電気的に絶縁する機能を奏するのに加え、後続の工程にて遮光膜１１ａが酸化されたり、遮光膜１１ａの成分が拡散して半導体層１ａが汚染されたりするのを防止できるようになっている。
このように、本実施形態に係るＴＦＴアレイ基板１０は、基板本体１０Ａ上に貼り合わせ絶縁膜１０２を介して半導体層１ａが形成された複合基板（ＳＯＩ基板）を用いて構成されたアクティブマトリクス基板であり、貼り合わせ絶縁膜１０２は、ＳＯＩ技術を用いて貼り合わされた、貼り合わせ界面を有する絶縁膜となっている。
【００８０】
上記の構成によれば、遮光膜１１ａ上の貼り合わせ絶縁膜１０２の膜厚を薄くすることができる。これにより、遮光膜１１ａによる遮光性が向上し、液晶装置による表示画像のコントラストを向上させることができる。
【００８１】
（電子機器）
前記実施形態の製造方法で得られた液晶パネルを備える電子機器の例について説明する。
図１０は、前記実施形態の電気光学装置（液晶装置）を用いた電子機器の他の例としての、携帯電話の一例を示す斜視図である。図１０において、携帯電話１３００は、上記実施形態の液晶装置を備えた表示部１３０１と、操作部１３０２、受話部１３０３、送話部１３０４を備えて構成されている。図９に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、信頼性が高く、高性能の表示品質に優れた表示部を備えたものとなっている。
【００８２】
また、本発明の電子機器としては、携帯電話以外にも、例えばプロジェクタ（投射型表示装置）や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのは勿論である。
【図面の簡単な説明】
【００８３】
【図１】本発明による液晶装置の第１の実施の形態における等価回路図である。
【図２】同、画素領域の平面構成図である。
【図３】図２のＡ−Ａ’線に沿う断面構成図である。
【図４】同、液晶装置の周辺部構造を示す断面構成図である。
【図５】同、液晶装置における半導体層の形成領域を示す平面図である。
【図６】ＴＦＴアレイ基板の断面製造工程図である。
【図７】ＴＦＴアレイ基板の断面製造工程図である。
【図８】ＴＦＴアレイ基板の断面製造工程図である。
【図９】本発明による液晶装置の第１の実施の形態における断面構成図である。
【図１０】電子機器の一形態を示す斜視構成図である。
【符号の説明】
【００８４】
１ａ・・・半導体層、  １ｄ・・・高濃度ソース領域（ソース領域）、  １ｅ・・・高濃度ドレイン領域（ドレイン領域）、  ２ａ・・・第１ゲート絶縁膜（ゲート絶縁膜）、  ２ｂ・・・第２ゲート絶縁膜（ゲート絶縁膜）、  ３ａ・・・走査線（ゲート電極層）、  ３ｂ・・・第１ドレイン中継層（中継層）、  ３ｃ・・・第１ソース中継層（中継層）、  ３ｄ・・・保護層、  ６ａ・・・データ線（配線）、  ６ｃ・・・信号配線（配線）、  １０・・・ＴＦＴアレイ基板（電気光学装置用基板）、  １０Ａ・・・基板本体（支持基板、透明基板、ガラス基板、石英基板）、  ３０Ａ、３０Ｂ・・・ＴＦＴ（薄膜トランジスタ）、  ８３・・・第１ソースコンタクトホール（コンタクトホール）、  ８５・・・第１ドレインコンタクトホール（コンタクトホール）、  ８６・・・第４ソースコンタクトホール（コンタクトホール）、  ８７・・・第４ドレインコンタクトホール（コンタクトホール）、  ８９・・・第５コンタクトホール（コンタクトホール）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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