(57)【特許請求の範囲】
【請求項１】
電気的な消去及びプログラム可能な半導体メモリ装置において、
複数のワードライン及びビットラインと複数のメモリセルとで構成された複数のメモリセルセクタと、
所定の連結手段によって前記ワードラインと電気的に連結される複数のグローバルワードラインと、
前記メモリセルセクタを選択するために前記連結手段を制御する複数のセクタ選択回路と、
動作モードに従う電圧をプルアップトランジスタを通して選択的に前記グローバルワードラインに供給する複数のドライバ回路と、
前記動作モードに従う電圧をパーシャルワードラインを介して前記複数のドライバ回路に選択的に供給するパーシャルロウデコーダと、
所定の選択信号に応じて前記動作モードに従う電圧が前記グローバルワードラインに供給される前に前記プルアップトランジスタのゲートを所定の電位に予備充電する予備充電回路とを含み、
前記パーシャルロウデコーダは、
前記予備充電の完了後に選択された前記パーシャルワードラインを自己昇圧により活性化させることを特徴とする半導体メモリ装置。
【請求項２】
前記プルアップトランジスタは高電圧用のＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ドライバ回路は前記グローバルワードラインと接地電圧の間に連結されたプルダウントランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記予備充電回路は前記動作モードに従う電圧が前記グローバルワードラインに供給される前に前記プルダウントランジスタをターンオンさせる回路を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記連結手段はディプリーショントランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記予備充電回路は第１高電圧を電源として使用し、前記動作モードに従う電圧が読み出しモードでは第２高電圧になり、プログラム動作モードでは第３高電圧になることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第１、第２及び第３高電圧は前記半導体装置の電源電圧より高電圧を有し、前記第１高電圧を発生させる回路と前記第２高電圧を発生させる回路とが電気的に分離されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
電気的な消去及びプログラム可能な半導体メモリ装置において、
複数のワードライン及びビットラインと複数のメモリセルとで構成された複数のメモリセルセクタと、
所定の連結手段によって前記ワードラインと電気的に連結される複数のグローバルワードラインと、
前記メモリセルセクタを選択するために動作モードに従う電圧を前記連結手段に印加する複数のセクタ選択回路と、
前記動作モードに従う電圧を選択的に供給するためのパーシャルワードライン駆動信号を発生させるパーシャルロウデコーダと、
前記動作モードに従う電圧が前記グローバルワードラインに供給される前にプルアップトランジスタのゲートを予備充電した後、前記パーシャルワードライン駆動信号を通して供給された動作モードに従う電圧を前記プルアップトランジスタを通して選択的に前記グローバルワードラインに印加するグローバルロウデコーダとを含み、
前記パーシャルロウデコーダは、
前記予備充電の完了後に前記パーシャルワードライン駆動信号を自己昇圧により活性化させることを特徴とする半導体メモリ装置。
【請求項９】
前記プルアップトランジスタは高電圧用のＮＭＯＳトランジスタであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記連結手段はディプリーショントランジスタであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記グローバルロウデコーダは前記グローバルワードラインと接地電圧の間に連結されて、前記動作モードに従う電圧が前記グローバルワードラインに供給される前にターンオンされるプルダウントランジスタを含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記グローバルロウデコーダは第１高電圧を電源として使用し、前記動作モードに従う電圧が読み出しモードでは第２高電圧になり、プログラム動作モードでは第３高電圧になることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
前記第１、第２及び第３高電圧は前記半導体装置の電源電圧より高電圧を有し、前記第１高電圧を発生させる回路と前記第２高電圧を発生させる回路が電気的に分離されていることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
複数のワードライン及びビットラインと複数のメモリセルとで構成された複数のメモリセルセクタを有し、電気的な消去及びプログラム可能な半導体メモリ装置において前記ワードラインを選択する回路として、
所定の連結手段によって前記ワードラインと連結された複数のグローバルワードラインと、
前記グローバルワードラインに連結されたプルアップ及びプルダウントランジスタを有し、動作モードに従う高電圧が前記グローバルワードラインのうち、選択された１つのグローバルワードラインに供給される前に、前記プルダウントランジスタをターンオンさせ、かつ前記プルアップトランジスタのゲートを予備充電するグローバルロウデコーダと、
前記動作モードに従う電圧を選択的に供給するためのパーシャルワードライン駆動信号を発生させるパーシャルロウデコーダとを含み、
前記パーシャルロウデコーダは、
前記予備充電の完了後に前記パーシャルワードライン駆動信号を自己昇圧により活性化させることを特徴とする半導体メモリ装置。
【請求項１５】
前記グローバルロウデコーダは第１高電圧を電源として使用し、前記動作モードに従う電圧が読み出しモードでは第２高電圧になり、プログラム動作モードでは第３高電圧になることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１、第２及び第３高電圧は前記半導体装置の電源電圧より高電圧を有し、前記第１高電圧を発生させる回路と前記第２高電圧を発生させる回路が電気的に分離されていることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置、詳しくは不揮発性メモリ装置に関し、特にロウデコーダに関する。
【０００２】
【従来の技術】
フラッシュメモリ装置では、メモリセルは電気的にデータをプログラムしたり、そのメモリセルに貯蔵されたデータを電気的に消去できる。通常のフラッシュメモリ装置の動作によると、ドレイン領域と隣接したチャンネル領域からフローティングゲートにホットエレクトロン注入（ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）を利用してプログラムを行う。プログラムするためには、ソース領域と基板領域を接地させ、コントロールゲートに約９Ｖの高電圧を印加すると同時に、ドレイン領域にはホットエレクトロンを発生させ得るぐらいの電圧、約５Ｖを印加する。このように、プログラムされたメモリセルでは、フローティングゲートにマイナス電荷が蓄積されるので、メモリセルのしきい値電圧を上昇させる。これに対して、消去の時には、コントロールゲートに−９Ｖぐらいのマイナスの高電圧を印加し、バルク領域には約９Ｖを印加して、フローティングゲートに蓄積されたマイナス電荷がバルク領域に放出される（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）。消去されたメモリセルのしきい値電圧は、そうではないものより低くなる。読み出し動作は、ドレイン領域に約１Ｖの電圧を印加し、コントロールゲートにはプログラムされたしきい値電圧より低電圧を印加し、ソース領域には０Ｖを印加することによって行われ、プログラムされたメモリセルは“オフセル”、消去されたメモリセルは“オンセル”に判別される。
【０００３】
プログラムされたり、消去されたりしたメモリセルに対する読み出し動作が行われる時には、プログラムされたメモリセルのしきい値電圧と消去されたメモリセルのしきい値電圧の間の電圧（以下、“読み出し電圧”）を選択されたメモリセルに連結されたワードラインに印加する。この時、読み出し電圧が電源電圧よりさらに高くなければならない場合があるが、これを解決するために読み出し電圧を昇圧（ｂｏｏｓｔｉｎｇ）させる方式が紹介されたことがある（ＩＥＥＥ  １９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ１７２〜１７３，“Ａ  ２．７Ｖ  ｏｎｌｙ  ８Ｍｂ×１６ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ”）。
【０００４】
近年、携帯用通信機器又は携帯用コンピュータのようにバッテリによって動作する装置で、フラッシュメモリは低消費電力のために低電圧化が図られつつある。しかし、高集積化と並行する低電圧化に一番大きな障害物は、低電圧で読み出し動作の間、ワードラインの昇圧効率が集積度が上昇すれば上昇するほど下がることである。これを解決するための幾つかの方法が紹介された。１つは、ワードラインを多重に昇圧させる方法として、昇圧効率を高めて、低電圧でも高速の読み出し動作をできる方法である（第６回  韓国半導体学術大会，１９９９年  ２月，  “Ｑｕｉｃｋ  Ｄｏｕｌｅ  Ｂｏｏｔｓｔｒａｐｐｉｎｇ  Ｓｃｈｅｍｅｆｏｒ  Ｗｏｒｄ  Ｌｉｎｅ  ｏｆ  １．８Ｖ  Ｏｎｌｙ  １６Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”）。もう１つは、パワーアップされたとたん、高電圧発生器のチャージポンプを駆動させて、読み出し動作が始まる時、チャージポンプから発生された高電圧を該当するワードラインに印加する方法で、動作速度が速いし、低消費電力を実現できるので、最近、利用されている（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｊｕｎ  １９７６，  ｐｐ  ３７４〜３７８，  Ｊ．Ｆ．Ｄｉｃｋｓｏｎ，“Ｏｎ−Ｃｈｉｐ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｏｎ  ｉｎ  ＭＮＯＳ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ  ｕｓｉｎｇ  ａｎ  ｉｍｐｒｏｖｅｄ  ｖｏｌｔａｇｅ  ｍｕｌｔｉｐｌｉｅｒ  ｔｅｃｈｎｉｑｕｅ”）。低電源電圧下での読み出し動作の時、ワードラインの電圧を昇圧させるためにチャージポンプを使用する方法に関して、関連論文（ＩＥＥＥ  ＪＳＳＣ，Ｖｏｌ．３４，Ｎｏ．８，Ａｕｇ．１９９９，ｐｐ  １０９１〜１０９８，“Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  ｗｏｒｄ−ｌｉｎｅ  ｂｏｏｓｔｅｒ  ｃｉｒｃｕｉｔｓ  ｆｏｒ  ｌｏｗ−ｖｏｌｔａｇｅ  ｆｌａｓｈ  ｍｅｍｏｒｉｅｓ”）では、チャージポンプが占める回路面積及び動作電流が他の周辺回路要素に比べて相対的に小さいので、１０μＡ以下ぐらいのスタンバイ電流（ｓｔａｎｄ−ｂｙ  ｃｕｒｒｅｎｔ）が流れても、消費電力面においてむしろ有利であると評価した。
【０００５】
一方、ＮＯＲ型フラッシュメモリ装置で採用されるロウデコーダは、前述のようなフラッシュメモリの特性上、マイナスの高電圧からプラスの高電圧に到る様々なレベルの電圧を印加しなければならない。一般的に、電源電圧のポテンシャル（ｐｏｔｅｎｔｉａｌ）より高チャージポンプである電圧なら、高電圧と呼ばれる。即ち、電源電圧が３．３Ｖである場合、読み出しの時には選択されたワードラインに約４．５Ｖが印加され、プログラムの時には選択されたワードラインに約９Ｖが印加され、消去の時にはワードラインとバルク領域に約９Ｖ及び−９Ｖが各々印加される。そのような電圧の供給のために、従来、使用されたロウデコーダとその関連回路が図１および図２に示されている。
【０００６】
図１および図２のメモリセルセクタ１３及び１４は、例えば、全体メモリセルアレイを、セクタ単位に分けて配列したもののうち、ｉ番目とｊ番目に各々該当し、各々は１０２４本のワードラインと５１２本のビットラインで構成された６４ＫＢｙｔｅの貯蔵容量を有する  （６４Ｋ  Ｂｙｔｅ＝１０２４×５１２ｂｉｔ）。読み出し動作又はプログラム動作の時、１つのワードラインを選択するためには、１０２４本のワードラインに対応する１０個のアドレス信号が必要である。グローバル（ｇｌｏｂａｌ）ワードラインは１２８本に分けられ、グローバルロウデコーダ１０によって１つが選択され、１つのグローバルワードラインには８本のローカルワードラインが配置され（１２８×８＝１０２４）、ローカルロウデコーダ１５（又は１６）によって選択される。ワードラインの各々に配置されるワードラインドライバＷＤは、グローバルロウデコーダ１０から提供されるグローバルワードライン選択信号ＧＷＬと、ローカルロウデコーダ１５（又は１６）から提供されるローカルワードライン選択信号ＰＷＬ、そして、ブロックデコーダ１７（又は１８）から提供されるブロック選択信号ＢＬＳに応じて、該当するワードラインを駆動させる。読み出し動作、プログラム動作又は消去動作でワードラインに高電圧（プラスの高電圧又はマイナスの高電圧）を供給するために、グローバルロウデコーダ１０とローカルロウデコーダ１５（又は１６）には、高電圧をスイッチングするためのレベルシフタ（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）ＬＳが配置される。
【０００７】
図３はグローバルロウデコーダ１０に内蔵されたレベルシフタ（１２８個）のうち、１つのレベルシフタＬＳ０とワードラインドライバＷＤ０〜ＷＤ７の間の連結関係を示し、図４はローカルロウデコーダ１５に内蔵されたレベルシフタ（８個）のうち、１つのレベルシフタＬＳ０ｉの構成を示す。図３で、電圧端（ｖｏｌｔａｇｅ  ｔｅｒｍｉｎａｌ）ＶＰＰはプログラムのためのプラスの高電圧を、電圧端ＶＥＸは消去動作のためのマイナスの高電圧を示す。図３及び図４に示すように、高電圧をスイッチングするために、高電圧用ＰＭＯＳトランジスタＰＨ１〜ＰＨ１１と高電圧用ＮＭＯＳトランジスタＮＨ１〜ＮＨ１１が使用される。高電圧用トランジスタは、ＭＯＳトランジスタのエンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）特性を強化させて、ドレイン又はソースに電源電圧より高電圧が印加されても、絶縁膜破壊等の物理的な負担なしに、スイッチング機能を実行できるように製造されたトランジスタである。読み出し動作又はプログラム動作の時には、高電圧用ＰＭＯＳトランジスタＰＨ１、ＰＨ１１そしてＰＨ３等を通してプラスの高電圧ＶＰＰが対応するワードライン（例えば、ＷＬ０ｉ）にスイッチングされ、消去の時には高電圧用ＮＭＯＳトランジスタＮＨ２及びＮＨ４等を通してマイナスの高電圧ＶＥＸが対応するワードラインにスイッチングされる。下記の表は各動作モードに従って印加される電圧を示す。
【０００８】
【表１】
0004733871.tif 000002
【０００９】
【発明が解決しようとする課題】
図１および図２のようなデコーダ構造において、高電圧用ＰＭＯＳトランジスタＰＨ１〜ＰＨ１１はそれらのバルク領域のＮ型ウェルを共有するように製造される。即ち、１つのＮ型ウェルにデコーディングに関した全ての高電圧用ＰＭＯＳトランジスタが形成されている。そのような高電圧用ＰＭＯＳトランジスタのチャンネルを通して読み出し又はプログラムのための高電圧がスイッチングされるので、ＰＮ接合による電圧降下を防止するために、バルク領域のＮ型ウェルにも同一の高電圧が印加されなければならない。結局、読み出し又はプログラム動作で電源電圧から高電圧に昇圧する時、選択されたデコーダ領域の高電圧用ＰＭＯＳトランジスタだけでなく非選択されたデコーダ領域の高電圧用ＰＭＯＳトランジスタにも共有されているＮ型ウェルを昇圧しなければならないので、昇圧負荷が大きくなる。特に、読み出しの時、ワードライン電圧が速く昇圧すると、読み出し動作の速度が速くなるので、昇圧による負担がさらに増加する。フラッシュメモリ装置で使用される電源電圧が低くなるに従って、昇圧負荷の増加による読み出し動作速度はさらに低下される。
【００１０】
プログラム又は消去の時には、読み出し動作の時より動作時間に対する昇圧負荷の負担が相対的に少ないが、高電圧用ＰＭＯＳトランジスタが１つのバルク領域、即ち、Ｎ型ウェルを共有する限り、不要な昇圧負担を有する。
【００１１】
低電源電圧を使用するフラッシュメモリ装置で、読み出し動作又はプログラム動作でワードラインに供給される高電圧を発生させるための従来の回路が図５に示されている。図５に示されたように、図１のグローバルロウデコーダ１０に使用される高電圧ＶＰＰを供給するために、フラッシュメモリ装置がパワーオンになると、すぐに活性化される小容量のスタンバイ用高電圧発生器２１と、アドレス遷移感知信号（ａｄｄｒｅｓｓ  ｔｒａｎｓｉｔｉｏｎ  ｄｅｔｅｃｔｉｏｎｓｉｇｎａｌ  ：ＡＴＤ）に応じて活性化されるアクティブ用の大容量高電圧発生器２３が使用される。又、スタンバイ用及びアクティブ用高電圧発生器２１及び２３に採用される比較増幅器ＡＭＰの非反転入力端（ｎｏｎ−ｉｎｖｅｒｔｅｄ  ｓｔａｇｅｓ）に印加される基準電圧ＶＲＥＦを発生させる基準電圧発生回路２２が使用される。しかし、図５の高電圧発生構成では、スタンバイ用高電圧発生器２１の出力とアクティブ用高電圧発生器２３の出力端が１つに縛られているので、アクティブ用チャージポンプの効率が低下することは勿論、スタンバイ動作とアクティブ動作での高電圧制御を別途にできない。
【００１２】
本発明は、前述した問題点に鑑みなされたもので、低電源電圧を使用するフラッシュメモリで昇圧負荷を減少させ得る装置を提供することを目的とする。
【００１３】
また、本発明は、低電源電圧を使用するフラッシュメモリで読み出し動作の速度を向上させ得る装置を提供することを目的とする。
【００１４】
さらに、本発明は、低電源電圧を使用するフラッシュメモリで読み出し動作とプログラム動作、そして、消去動作の時、昇圧負荷を減少させ得る装置を提供することを目的とする。
【００１５】
さらに、本発明は、低電源電圧を使用するフラッシュメモリで効率的に高電圧の発生及び制御をできる装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明による半導体メモリ装置には、複数のワードライン及びビットラインと複数のメモリセルで構成された複数のメモリセルセクタと、所定の連結手段によってワードラインと電気的に連結される複数のグローバルワードラインが配列されてあり、メモリセルセクタを選択するために動作モードに従う電圧を連結手段に印加するセクタ選択回路と、動作モードに従う電圧を供給するためのパーシャルワードライン駆動信号を発生させるパーシャルロウデコーダと、動作モードに従う電圧がグローバルワードラインに供給される前にプルアップトランジスタのゲートを予備充電した後、パーシャルワードライン駆動信号によって供給された動作モードに従う電圧をプルアップトランジスタを通して選択的にグローバルワードラインに印加するグローバルロウデコーダとを有する。
【００１７】
プルアップトランジスタは高電圧用ＮＭＯＳトランジスタで構成され、連結手段にはディプリーション（ｄｅｐｌｅｔｉｏｎ）トランジスタを使用する。又、グローバルロウデコーダはグローバルワードラインと接地電圧の間に連結されて、動作モードに従う電圧がグローバルワードラインに供給される前に、グローバルワードラインを放電させる。グローバルロウデコーダは第１高電圧を電源として使用し、動作モードに従う電圧が読み出し動作モードでは第２高電圧になり、プログラム動作モードでは第３高電圧になることを特徴とする。第１、第２及び第３高電圧は前記半導体装置の電源電圧より高電圧を有し、第１高電圧を発生させる回路と第２高電圧を発生させる回路は電気的に分離されている。
【００１８】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００１９】
本発明の図又は説明で使用される信号の参照符号中、“ｎ”で始まる信号はネガティブロジック（ｎｅｇａｔｉｖｅ  ｌｏｇｉｃ）によって活性化される信号である。又、本発明の実施形態で適用されるフラッシュメモリの貯蔵容量とそれに従うワードラインの数は１つの例に過ぎない。又、本発明は正常的なデータ読み出しのためにワードラインの電圧を昇圧させる低電力フラッシュメモリ装置に利用される。
【００２０】
図６は、本発明によるデコーディング回路とメモリセルアレイの間の連結関係を示す。図６に示されたメモリセルセクタＭＣＳｉ及びＭＣＳｊは、全体メモリセルアレイを複数のセクタに分けたうちの各々ｉ番目とｊ番目に該当し、各々は１０２４本のワードライン（ｎ＝１０２３）と５１２本のビットラインで構成され、６４Ｋｂｙｔｅ（１０２４×５１２＝６４Ｋ  ｂｙｔｅ）の貯蔵容量を有すると仮定する。各々のメモリセルセクタに配列された１０２４本のワードラインＷＬ０〜ＷＬｎ（ｎ＝１０２３）は１０２４本のグローバルワードラインＧＷＬ０〜ＧＷＬｎ（ｎ＝１０２３）にワードライン駆動トランジスタＤＴ０〜ＤＴｎ（ｎ＝１０２３）を通して連結される。ワードライン及びワードライン駆動トランジスタの符号の末尾に表示された“ｉ”又は“ｊ”は、それらが含まれるメモリセルセクタを示す。ワードライン駆動トランジスタＤＴ０〜ＤＴｎの各グループは、メモリセルセクタＭＣＳｉ及びＭＣＳｊを各々担当するワードライン駆動ブロックＷＤＢｉ及びＷＤＢｊに各々含まれる。又、ワードライン駆動トランジスタＤＴ０〜ＤＴｎはディプリーション型のＮＭＯＳで形成され、それらのゲートにはセクタ選択回路ＳＳｉ（又はＳＳｊ）から提供されるセクタ選択信号ＳＷＳｉ（又はＳＷＳｊ）が共通に印加される。セクタ選択回路ＳＳｉ及びＳＳｊはメモリセルセクタＭＣＳｉ及びＭＣＳｊを各々選択するために、該当するメモリセルセクタのワードライン駆動トランジスタＤＴ０ｉ〜ＤＴｎｉ及びＤＴ０ｊ〜ＤＴｎｊを制御する。パーシャルロウデコーダ５５とセクタ選択回路ＳＳｉ及びＳＳｊには第２高電圧Ｖｂｓｔと第３高電圧Ｖｐｇｍが供給される。
【００２１】
グローバルワードラインＧＷＬ０〜ＧＷＬｎを駆動させるために、グローバルワードラインデコーディングブロック（グローバルロウデコーダ）５０にはグローバルワードラインの数に相応する自己昇圧ドライバＳＢＤ０〜ＳＢＤｎ（ｎ＝１０２３）が配置される。自己昇圧ドライバＳＢＤ０〜ＳＢＤｎは各々が８個ずつでなされた１２８個のグループＳＢＤＧ０〜ＳＢＤＧｋ（ｋ＝１２７）に分けられる。自己昇圧ドライバグループＳＢＤＧ０〜ＳＢＤＧｋの各々に属する８個ずつの自己昇圧ドライバ（ＳＢＤ０〜ＳＢＤｎ，．．．．，又はＳＢＤｎ−７〜ＳＢＤｎ：ｎ＝１０２３）はパーシャルロウデコーダ５５から提供される８個のパーシャルワードライン駆動信号ＰＷＬ０〜ＰＷＬ７を各々入力する。又、自己昇圧ドライバグループＳＢＤＧ０〜ＳＢＤＧｋの各々に属する８個ずつの自己昇圧ドライバ（ＳＢＤ０〜ＳＢＤｎ，．．．．，又はＳＢＤｎ−７〜ＳＢＤｎ：ｎ＝１０２３）は１２８個で配置されたチャンネル予備充電回路ＣＰＣ０〜ＣＰＣｋ（ｋ＝１２７）の各々から提供されるチャンネル予備充電信号Ａ０〜Ｃ０，．．．．，Ａｋ〜Ｃｋを各々入力する。チャンネル予備充電回路ＣＰＣ０〜ＣＰＣｋの各々はデコーディング論理回路ＤＬＣ０〜ＤＬＣｋの各々から提供されるコーディング論理信号を各々入力する。又、チャンネル予備充電回路ＣＰＣ０〜ＣＰＣｋはスタンバイの間、活性化される第１高電圧ＶＰＰ１を電源電圧として利用する。デコーディング論理回路ＤＬＣ０〜ＤＬＣｋはプリデコーダから提供されるプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉを入力する。
【００２２】
プリデコーディング信号Ｐｉ〜Ｒｉからデコーディング論理回路ＤＬＣ０及びチャンネル予備充電回路ＣＰＣ０を経て自己昇圧ドライバグループＳＢＤＧ０までの回路グループは、１つのグローバルロウデコーディングユニットと呼ばれ、このようなユニットが本実施形態では１２８個が配列される。１２８番目のグローバルロウデコーディングユニットはプリデコーディング信号Ｐｊ〜Ｒｊからデコーディング論理回路ＤＬＣｋ（ｋ＝１２７）及びチャンネル予備充電回路ＣＰＣｋ（ｋ＝１２７）経て自己昇圧ドライバグループＳＢＤＧｋ（ｋ＝１２７）までの回路グループに該当する。各グローバルロウデコーディングユニットには８本ずつのグローバルワードラインが属し、合計１０２４本のグローバルワードラインを選択するためには、１０個のアドレスビットが必要である。１０個のアドレスビット中、７個は１２８個のグローバルロウデコーディングユニットを選択するのに割り当てられ、残りの３個のアドレスビットは１個のグローバルロウデコーディングユニットに属した８本のグローバルワードラインを選択するのに割り当てられる。
【００２３】
図７は、図６に示された１つのグローバルロウデコーディングユニット（ＤＬＣ０＋ＣＰＣ０＋ＳＢＤ０〜ＳＢＤ７）の詳細な構成を示す。デコーディング論理回路ＤＬＣ０は、プリデコーディング信号Ｐｉ〜Ｒｉを入力するＮＡＮＤゲートＮＤ１と、このＮＡＮＤゲートＮＤ１の出力をインバータＩＮＶ１を通して入力し、ワードライン放電信号ｎＷＬｄを入力するＮＡＮＤゲートＮＤ２と、インバータＩＮＶ１の出力とワードラインＷＬｐを入力するＮＡＮＤゲートＮＤ３とを含む。チャンネル予備充電回路ＣＰＣ０は第１高電圧ＶＰＰ１を電源とする２個のレベルシフタＬＳ１及びＬＳ２で構成される。レベルシフタＬＳ１（又はＬＳ２）はＰＭＯＳトランジスタＰ１及びＰ２（又はＰ３及びＰ４）とＮＭＯＳトランジスタＮ１及びＮ２（又はＮ３及びＮ４）で構成される普通のレベルシフタである。ＮＡＮＤゲートＮＤ２の出力はインバータＩＮＶ２を通してＮＭＯＳトランジスタＮ１のゲートに印加され、かつＮＭＯＳトランジスタＮ２のゲートに直接に印加される。ＮＡＮＤゲートＮＤ３の出力はインバータＩＮＶ３を通してＮＭＯＳトランジスタＮ３のゲートに印加され、かつＮＭＯＳトランジスタＮ４のゲートに直接に印加される。
【００２４】
自己昇圧ドライバＳＢＤ０〜ＳＢＤ７の各々は高電圧用ディプリーションＮＭＯＳトランジスタＭ１（ＳＢＤ１のＭ４又はＳＢＤ７のＭ７）と高電圧用ＮＭＯＳトランジスタＭ２（ＳＢＤ１のＭ５又はＳＢＤ７のＭ８）及びＭ３（ＳＢＤ１のＭ６又はＳＢＤ７のＭ９）で構成される。高電圧用ディプリーションＮＭＯＳトランジスタＭ１はレベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトランジスタＭ２のゲートの間に連結される。高電圧用ディプリーションＮＭＯＳトランジスタＭ１のゲートはレベルシフタＬＳ２の出力端Ｃ０に連結される。高電圧用ＮＭＯＳトランジスタＭ２はパーシャルワードライン駆動信号ＰＷＬ０とグローバルワードラインＧＷＬ０の間に連結される。
【００２５】
１番目の自己昇圧ドライバＳＢＤ０で、高電圧用ＮＭＯＳトランジスタＭ３はグローバルワードラインＧＷＬ０と接地電圧の間に連結され、デコーディング論理回路ＤＬＣ０のＮＡＮＤゲートＮＤ２の出力Ｂ０がそのゲートに印加される。ＮＡＮＤゲートＮＤ２の出力Ｂ０は自己昇圧ドライバＳＢＤ０〜ＳＢＤ７の各々に設けられた高電圧用ＮＭＯＳトランジスタＭ３，Ｍ６及びＭ９のゲートに共通に印加される。
【００２６】
２番目の自己昇圧ドライバＳＢＤ１で、高電圧用ディプリーションＮＭＯＳトランジスタＭ４はレベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトランジスタＭ５のゲートの間に連結される。高電圧用ＮＭＯＳトランジスタＭ５はパーシャルワードライン駆動信号ＰＷＬ１とグローバルワードラインＧＷＬ１の間に連結され、高電圧用ＮＭＯＳトランジスタＭ６はグローバルワードラインＧＷＬ１と接地電圧の間に連結される。
【００２７】
８番目の自己昇圧ドライバＳＢＤ７で、高電圧用ディプリーションＮＭＯＳトランジスタＭ７はレベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトランジスタＭ８のゲートの間に連結される。高電圧用ＮＭＯＳトランジスタＭ８はパーシャルワードライン駆動信号ＰＷＬ７とグローバルワードラインＧＷＬ７の間に連結され、高電圧用ＮＭＯＳトランジスタＭ９はグローバルワードラインＧＷＬ７と接地電圧の間に連結される。
【００２８】
第１高電圧ＶＰＰ１はフラッシュメモリ装置がパワーアップになると発生され、約４．５Ｖの電位を有する。第１高電圧ＶＰＰ１は自己昇圧ドライバを構成する高電圧用ＮＭＯＳトランジスタのゲート電圧で使用される。
【００２９】
図８は図６に示されたパーシャルロウデコーダ５５の詳細な構成を示す。図８のパーシャルロウデコーダの回路はパーシャルワードライン駆動信号ＰＷＬ０〜ＰＷＬ７の数（８個）ほど設けられ、３個のレベルシフタＬＳ１１〜ＬＳ１３を含む。レベルシフタＬＳ１１は約４．５Ｖの第２高電圧Ｖｂｓｔを電源として使用し、レベルシフタＬＳ１２及びＬＳ１３は第１高電圧ＶＰＰ１を電源として使用する。
【００３０】
レベルシフタＬＳ１１のＮＭＯＳトランジスタＮ１１のゲートには、予備充電信号ｎＰＲＥとアドレスデコーディング信号Ｓｉ（ｉは０〜７のうちの１つ）を入力するＮＡＮＤゲートＮＤ１１の出力が印加される。又、ＮＡＮＤゲートＮＤ１１の出力はインバータＩＮＶ１１を通してレベルシフタＬＳ１のＮＭＯＳトランジスタＮ１２のゲートに印加される。レベルシフタＬＳ１２のＮＭＯＳトランジスタＮ１３のゲートには、書込み制御信号ｎＷＲとアドレスデコーディング信号Ｓｉを入力するＮＡＮＤゲートＮＤ１２の出力がインバータＩＮＶ１２を通して印加される。ＮＡＮＤゲートＮＤ１２の出力は、又、レベルシフタＬＳ１２のＮＭＯＳトランジスタＮ１４のゲートに直接に印加される。レベルシフタＬＳ１３のＮＭＯＳトランジスタＮ１５のゲートには書込み制御信号ＷＲとアドレスデコーディング信号Ｓｉを入力するＮＡＮＤゲートＮＤ１３の出力がインバータＩＮＶ１３を通して印加される。又、ＮＡＮＤゲートＮＤ１３の出力はレベルシフタＬＳ１３のＮＭＯＳトランジスタＮ１６のゲートに直接に印加される。
【００３１】
レベルシフタＬＳ１１の出力端Ｔ１は、ソースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトランジスタＰ１３のゲートに連結される。レベルシフタＬＳ１２の出力端Ｔ２は、高電圧用ディプリーションＮＭＯＳトランジスタＭ１１を通して高電圧用ディプリーションＮＭＯＳトランジスタＭ１３のゲートに連結される。レベルシフタＬＳ１３の出力端Ｔ３は、高電圧用ディプリーションＮＭＯＳトランジスタＭ１２を通して高電圧用ＮＭＯＳトランジスタＭ１５のゲートに連結される。
【００３２】
高電圧用ＮＭＯＳトランジスタＭ１５は、約９Ｖの第３高電圧Ｖｐｇｍとパーシャルワードライン駆動信号出力端ＰＷＬｉ（ｉは０〜７のうちの１つ）の間に連結される。高電圧用ディプリーションＮＭＯＳトランジスタＭ１１及びＭ１２のゲートはレベルシフタＬＳ１１の出力端Ｔ１に共通に接続される。高電圧用ディプリーションＮＭＯＳトランジスタＭ１３はＰＭＯＳトランジスタＰ１３とパーシャルワードライン駆動信号出力端ＰＷＬｉの間に連結される。ゲートがレベルシフタＬＳ１１の出力端Ｔ１に接続された高電圧用ＮＭＯＳトランジスタＭ１４はパーシャルワードライン駆動信号出力端ＰＷＬｉと接地電圧の間に連結される。
【００３３】
第１、第２及び第３高電圧の発生については、図１０の高電圧発生回路と関連して後述される。
【００３４】
図９は、セクタ選択回路５６の詳細な回路構成を示す。レベルシフタに入力される信号の種類を除いて前述したパーシャルロウデコーダ５５の構成と類似である。即ち、図９のセクタ選択回路５６は、例えば図６のセクタ選択回路ＳＳｉとして使用され、メモリセルセクタＭＣＳｉを選択するためのセクタ選択信号ＳＷＳｉを発生させ、３個のレベルシフタＬＳ２１〜ＬＳ２３を含む。レベルシフタＬＳ２１は第２高電圧Ｖｂｓｔを電源として使用し、レベルシフタＬＳ２２及びＬＳ２３は第１高電圧ＶＰＰ１を電源として使用する。レベルシフタＬＳ２１の入力は、予備充電信号ｎＰＲＥとアドレスデコーディング信号ＳＡｉ（ｉ番目のメモリセルセクタを選択するためのアドレスデコーディング信号）を入力するＮＡＮＤゲートＮＤ２１の出力である。レベルシフタＬＳ２２は、書込み制御信号ｎＷＲとアドレスデコーディング信号ＳＡｉを入力するＮＡＮＤゲートＮＤ２２の出力を入力とする。レベルシフタＬＳ２３は書込み制御信号ＷＲとアドレスデコーディング信号ＳＡｉを入力するＮＡＮＤゲートＮＤ１３の出力を入力とする。
【００３５】
レベルシフタＬＳ２１の出力端Ｔ５は、ソースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトランジスタＰ２３のゲートに連結される。レベルシフタＬＳ２２の出力端Ｔ６は、高電圧用ディプリーションＮＭＯＳトランジスタＭ２１を通して高電圧用ディプリーションＮＭＯＳトランジスタＭ２３のゲートに連結される。レベルシフタＬＳ２３の出力端Ｔ７は、高電圧用ディプリーションＮＭＯＳトランジスタＭ２２を通して高電圧用ＮＭＯＳトランジスタＭ２５のゲートに連結される。高電圧用ＮＭＯＳトランジスタＭ２５は約９Ｖの第３高電圧Ｖｐｇｍとセクタ選択信号出力端ＳＷＳｉの間に連結される。高電圧用ディプリーションＮＭＯＳトランジスタＭ２１及びＭ２２のゲートはレベルシフタＬＳ２１の出力端Ｔ５に共通に接続される。高電圧用ディプリーションＮＭＯＳトランジスタＭ２３はＰＭＯＳトランジスタＰ２３とセクタ選択信号出力端ＳＷＳｉの間に連結される。ゲートがレベルシフタＬＳ２１の出力端Ｔ５に接続された高電圧用ＮＭＯＳトランジスタＭ２４はセクタ選択信号出力端ＳＷＳｉと接地電圧の間に連結される。
【００３６】
図８のパーシャルロウデコーダ５５又は図９のセクタ選択回路５６で出力ターミナル側に高電圧用ＮＭＯＳトランジスタを使用するのは、読み出し又はプログラムの時、電源電圧より高電圧をワードラインに印加しなければならないためである。又、プルアップ用のトランジスタをディプリーション型で使用するのは、しきい値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）による電圧降下要素を除去するためである。
【００３７】
図１０を参照すると、本発明による高電圧発生回路はスタンバイ用の小容量のチャージポンプ９１と、基準電圧発生回路９２と、大容量のアクティブキッカ（ａｃｔｉｖｅ  ｋｉｃｋｅｒ）９３とで構成される。第１高電圧ＶＰＰ１を発生させるスタンバイ用チャージポンプ９１は，従来の構造の図５のチャージポンプ２１と同一の構成を有する。これに対して、正常動作、即ち、読み出し又はプログラム動作の間、ワードラインに供給される第２高電圧Ｖｂｓｔを発生させるアクティブキッカ９３は、図５の従来例と違って、基準電圧発生回路９２から基準電圧ＶＲＥＦが提供されないばかりか、スタンバイ用チャージポンプ９１と電気的に分離されている。
【００３８】
アクティブキッカ９３はアドレス遷移検出信号ＡＴＤを入力するインバータＩＮＶ３１と、このインバータＩＮＶ３１の出力ノードと第２高電圧出力端Ｖｂｓｔの間に連結されたキャパシタＣ３１と、電源電圧Ｖｃｃと第２高電圧出力端Ｖｂｓｔの間に連結され、そのゲートが予備充電信号ＰＲＥに接続されたＰＭＯＳトランジスタＰ３２とで構成される。
【００３９】
前述のように、第１高電圧ＶＰＰ１はロウデコーダ（グローバルロウデコーダ、パーシャルロウデコーダ、又はセクタ選択回路）で、自己昇圧のための電源として使用される電圧であり、寄生容量成分は大きいが、電流消耗はほとんどない電圧ノードである。これに対して、ワードラインに供給される実際の電圧の第２高電圧Ｖｂｓｔは電流消耗はチャージポンプ９１に比べて多いが負荷が少ない電圧ノードである。
【００４０】
本発明は、従来のワードライン昇圧方式すなわち、高電圧用ＰＭＯＳトランジスタを通して読み出し又はプログラムに必要なワードライン電圧を伝送する方式の場合に大きい昇圧負荷を減少させるために、自己昇圧方式を採用することを特徴とする。これについて、図１１の電圧波形図と関連回路を参照して説明する。
【００４１】
以下の読み出し又はプログラム動作では、グローバルワードラインＧＷＬ０及びワードラインＷＬ０ｉが選択され、メモリセルセクタＭＣＳｉが選択されると仮定する。先ず、図７のグローバルロウデコーダ５０で、動作の前にグローバルワードラインＧＷＬ０〜ＧＷＬ７を放電させるためにワードライン放電信号ｎＷＬｄがローレベルに活性化されることに従って、ＮＡＮＤゲートＮＤ２の出力Ｂ０がハイレベルになる。すると、チャンネル予備充電回路ＣＰＣ０のレベルシフタＬＳ１の出力Ａ０がローレベルになる。出力Ｂ０がハイレベルである間（期間Ｔｗｌｄの間）、自己昇圧ドライバＳＢＤ０〜ＳＢＤ７のＮＭＯＳトランジスタＭ３、Ｍ６及びＭ９（以下、“ワードライン放電用プルダウントランジスタ”と呼ぶ）がターンオンされて、グローバルワードラインＧＷＬ０〜ＧＷＬ７を接地電圧のレベルに放電させる。パーシャルワードライン駆動信号ＰＷＬ０〜ＰＷＬに連結されたＮＭＯＳトランジスタＭ２、Ｍ５及びＭ８（以下、“ワードラインプルアップトランジスタ”と呼ぶ）のゲートにはローレベルの出力Ａ０が印加されている状態であるので、トランジスタはターンオンされない。
【００４２】
ワードライン放電信号ｎＷＬｄがハイレベルに非活性化されることに従って、出力Ｂ０がローレベルになり、プルダウントランジスタＭ３、Ｍ６及びＭ９がターンオフされることによって、グローバルワードラインに対する放電動作が完了される。グローバルワードラインＧＷＬ０〜ＧＷＬ７の放電が完了された後、ＮＡＮＤゲートＮＤ２の出力（Ｂ０）がローレベルになる。すると、レベルシフタＬＳ１のＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がターンオンされて、出力Ａ０は第１高電圧ＶＰＰ１に充電される。ハイレベルのショートパルスに活性化されたワードライン予備充電信号ＷＬｐを含むＮＡＮＤゲートＮＤ３の入力が全部ハイレベルになり、レベルシフタＬＳ２のＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ４がターンオンされることによって、レベルシフタＬＳ２出力Ｃ０は第１高電圧ＶＰＰ１に充電される。すると、第１高電圧ＶＰＰ１に充電された出力Ａ０はディプリーションＮＭＯＳトランジスタＭ１、Ｍ４及びＭ７を通してプルアップトランジスタＭ２、Ｍ５及びＭ８のゲートに印加される。プルアップトランジスタＭ２、Ｍ５及びＭ８のゲートを第１高電圧ＶＰＰ１のレベルに予備充電した後、出力Ｃ０が第１高電圧ＶＰＰ１から０Ｖに降下されることによって、プルアップトランジスタのゲートが第１高電圧ＶＰＰ１の予備充電レベルに維持されるようになる。予備充電動作が完了されると、８本のグローバルワードラインのうち、選択されたグローバルワードラインＧＷＬ０を選択的に駆動させるために、図８のパーシャルロウデコーダ５５からパーシャルワードライン駆動信号ＰＷＬ０が活性化されて、プルアップトランジスタＭ２のドレインに印加される。
【００４３】
選択されたグローバルワードラインＧＷＬ０に対応するパーシャルワードライン駆動信号ＰＷＬ０を活性化させて発生する過程を説明する。図８のパーシャルロウデコーダ５５で、予備充電信号ｎＰＲＥは読み出し又はプログラム動作のために第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍのレベルにパーシャルワードライン駆動信号ＰＷＬｉを発生させる前に、経路上にいるトランジスタのゲートを予備充電させ、パーシャルワードライン駆動信号出力端ＰＷＬｉを放電させるために使用される。グローバルデコーダで高電圧を電圧降下なしに伝送するために予備充電過程を実行する。即ち、信号ｎＰＲＥがローレベルに活性化されると、ＮＡＮＤゲートＮＤ１１の出力がハイレベルであるので、レベルシフタＬＳ１１の出力Ｔ１がハイレベルになる。出力Ｔ１が高電圧用ＮＭＯＳディプリーショントランジスタＭ１１及びＭ１２のゲートと高電圧用ＮＭＯＳディプリーショントランジスタＭ１４のゲートに印加されるので、ＮＭＯＳディプリーショントランジスタＭ１１及びＭ１２のゲートは第２高電圧Ｖｂｓｔに充電され、ＮＭＯＳトランジスタＭ１４を通してパーシャルワードライン駆動信号出力端ＰＷＬｉは０Ｖに放電される。以降、予備充電信号ｎＰＲＥがハイレベルに非活性化されると、ハイレベルに非活性化された信号ｎＰＲＥによってＮＡＮＤゲートＮＤ１１の出力はローレベルになり、出力Ｔ１はローレベルになる。すると、ローレベルの出力Ｔ１によってターンオンされたＰＭＯＳトランジスタＰ１３を通して高電圧用ディプリーションＮＭＯＳトランジスタＭ１３のドレインは第２高電圧Ｖｂｓｔに充電される。
【００４４】
書込み制御信号ＷＲ（ｎＷＲ）は、プログラム動作ではハイレベル（ｎＷＲはローレベル）に活性化され、読み出しではローレベル（ｎＷＲはハイレベル）に非活性化される信号である。従って、プログラム動作ではレベルシフタＬＳ１３の出力Ｔ３をハイレベルにして、高電圧用ＮＭＯＳトランジスタＭ１５のゲートを第１高電圧ＶＰＰ１のレベルに充電させる。これによって、第３高電圧の約９Ｖのプログラム電圧ＶｐｇｍをＮＭＯＳトランジスタＭ１５を通してパーシャルワードライン駆動信号ＰＷＬ０の電源として供給する。この時、信号ｎＷＲはローレベルであるので、レベルシフタＬＳ１２の出力Ｔ２はローレベルになり、ＮＭＯＳトランジスタＭ１３はターンオフされて、読み出しに使用される第２高電圧Ｖｂｓｔは出力端ＰＷＬ０に伝送されない。これに対して、書込み制御信号ＷＲがローレベル（ｎＷＲがハイレベル）である時、即ち、読み出し動作の場合、出力Ｔ２がハイレベルになり、出力Ｔ３がローレベルになるので、読み出し動作用電源の第２高電圧ＶｂｓｔがＮＭＯＳトランジスタＭ１３を通して出力端ＰＷＬ０に供給される。
【００４５】
ここで、読み出し又はプログラム動作でプルアップ用として使用される高電圧用ＮＭＯＳトランジスタＭ１３及びＭ１５のドレインは読み出し用電源Ｖｂｓｔ及びプログラム用電源Ｖｐｇｍに各々充電されているので、それらのゲートに第１高電圧ＶＰＰ１の電源が印加されると、ゲートとドレインの間に存在する容量成分によって自己昇圧が自動的に発生される。これによって、トランジスタＭ１３及びＭ１５のゲートは第１高電圧ＶＰＰ１より高い第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍに応じて上昇するので、第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍが電圧降下なしに出力端ＰＷＬ０に供給される。
【００４６】
図７で、第２高電圧Ｖｂｓｔ（読み出し動作用）又は第３高電圧Ｖｐｇｍ（プログラム動作用）のレベルになるパーシャルワードライン駆動信号ＰＷＬ０がパーシャルロウデコーダ５５から発生されて、ＮＭＯＳプルアップトランジスタＭ２のドレインに印加される。トランジスタＭ２のゲートノードＧＮ０は既に第１高電圧ＶＰＰ１のレベルに予備充電されているので、ドレインに印加された第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍに応じてゲートとドレインの間の容量結合（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）による自己昇圧が進行する。その結果、図１１に示されたように、ゲートノードＧＮ０は第１高電圧ＶＰＰ１から第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍのレベルまで昇圧され、第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍは電圧降下なしに、選択されたグローバルワードラインＧＷＬ０にトランジスタＭ２を通して伝送される。選択されない他のプルアップトラジスタＭ５及びＭ８のゲートノードＧＮ１及びＧＮ７は以前の予備充電レベルの第１高電圧ＶＰＰ１に維持され、選択されない他のグローバルワードラインＧＷＬ１〜ＧＷＬ７は以前に放電された状態の０Vに維持される。
【００４７】
図６を参照すると、第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍのレベルの選択されたグローバルワードラインＧＷＬ０はｉ番目のワードライン駆動ブロックＷＤＢｉに含まれた駆動トランジスタＤＴＯｉのドレインに接続される。
【００４８】
ディプリーションの駆動トランジスタＤＴＯｉのゲートに印加されるセクタ選択信号ＳＷＳｉを発生させる過程を、図９を参照して説明する。図９のセクタ選択回路５６で予備充電信号ｎＰＲＥと関連して行われる、高電圧用ＮＭＯＳディプリーショントランジスタＭ２１及びＭ２２のゲートの充電動作と高電圧用ＮＭＯＳトランジスタＭ２４によるセクタ選択信号出力端ＳＷＳｉの放電動作は、図８のパーシャルロウデコーダでのそれと同一である。即ち、信号ｎＰＲＥがローレベルに活性化されることに従ってレベルシフタＬＳ２１の出力Ｔ５がハイレベルになり、ターンオンされたトランジスタＭ２４を通してセクタ選択信号出力端ＳＷＳｉは０Ｖに放電される。読み出し動作又はプログラム動作の時、ワードライン駆動電圧がドレインに印加される図６の駆動トランジスタＤＴ０ｉのゲートに第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍに対応するセクタ選択信号ＳＷＳｉを印加するために、書込み制御信号ＷＲ（又はプログラム制御信号）がローレベル（ｎＷＲがハイレベル）である時、即ち、読み出し動作である場合は、高電圧用ディプリーションＮＭＯＳトランジスタＭ２３を通して第２高電圧Ｖｂｓｔがセクタ選択信号ＳＷＳｉの電源として供給され、書込み制御信号ＷＲがハイレベルであるプログラム動作では、第３高電圧Ｖｐｇｍが高電圧用ＮＭＯＳトランジスタＭ２５を通してセクタ選択信号ＳＷＳｉの電源として供給される。
【００４９】
そして、このようにして、選択されたグローバルワードラインＧＷＬ０と選択されたワードラインＷＬ０ｉとを連結してワードラインＷＬ０ｉに駆動電圧（読み出しの時は第２高電圧Ｖｂｓｔ、プログラムの時は第３高電圧Ｖｐｇｍ）を供給する駆動トランジスタＤＴＯｉのゲートに、伝送される電圧レベルと同一の電圧を印加し、駆動トランジスタがディプリーション型であるので、最終的に選択されたワードラインＷＬ０ｉには読み出し又はプログラムに必要な電圧が電圧降下なしに印加される。
【００５０】
下記の表は、前述した本発明の実施形態に従って行われるプログラム、消去及び読み出し動作で印加される電圧のレベルを示す。表２は選択されたメモリセルに印加される電圧状態であり、表３は動作モードに従う第１、第２及び第３高電圧のレベルを示す。表４は動作モードで、ワードライン及び選択信号の電圧レベルを示す。
【００５１】
【表２】
0004733871.tif 000003
【００５２】
【表３】
0004733871.tif 000004
【００５３】
【表４】
0004733871.tif 000005
【００５４】
表２に示されたように、本発明の実施形態では、消去動作で従来の場合のように、バルク領域にプラスの高電圧を印加し、ワードラインにマイナスの高電圧を印加する方式を使用しないで、バルク領域だけに１８Ｖのプラスの高電圧を印加する。プログラム動作又は読み出し動作での電圧レベルは従来と同一であるが、前述した自己昇圧方式を利用するので、高電圧をワードラインに印加するためにプルアップトランジスタとしてＰＭＯＳトランジスタを使用しないし、又、ＰＭＯＳトランジスタのバルク領域に高電圧を印加しないことに注意しなければならない。
【００５５】
前述した本発明の自己昇圧ドライバ、パーシャルロウデコーダ、セクタ選択回路及びワードラインドライバブロックの回路構成において、自己昇圧方式を適用して様々な構造に変更できることは、当業者には周知である。
【００５６】
【発明の効果】
本発明による半導体メモリ装置、特にデコーディング回路は、従来のように高電圧用ＰＭＯＳトランジスタをプルアップ用に使用せず、高電圧用ＮＭＯＳトランジスタ及びディプリーショントランジスタを使用し、自己昇圧方式によって、読み出し又はプログラムに必要な高電圧を選択されたワードラインに供給するので、電圧昇圧のためにバルク領域まで昇圧させる負担がない。又、供給される電圧に対応してゲート電圧が上昇するので、読み出し又はプログラムの時、ワードラインに供給される高電圧が電圧降下なしに伝送される。
【図面の簡単な説明】
【図１】フラッシュメモリ装置で従来使用されたワードライン駆動方式を示す回路図である。
【図２】フラッシュメモリ装置で従来使用されたワードライン駆動方式を示す回路図である。
【図３】図１のグローバルロウデコーダとワードラインドライバの間の連結関係を示す回路図である。
【図４】図１のローカルロウデコーダの回路図である。
【図５】図１で使用される高電圧を発生させる回路図である。
【図６】本発明の実施形態によるワードライン駆動方式を示す回路図である。
【図７】図６のグローバルロウデコーディングブロックとワードラインドライバの間の連結関係を示す回路図である。
【図８】図６のパーシャルロウデコーダの回路図である。
【図９】図６のセクタ選択回路の構成を示す回路図である。
【図１０】図６で使用される高電圧を発生させる回路図である。
【図１１】図６で使用される信号の間の関係を示す電圧波形図である。
【符号の説明】
ＶＰＰ１  第１高電圧
Ｖｂｓｔ  第２高電圧
Ｖｐｇｍ  第３高電圧
ＷＤＢｉ，ＷＤＢｊ  ワードライン駆動ブロック
ＭＣＳｉ，ＭＣＳｊ  メモリセルセクタ
ＣＰＣ０〜ＣＰＣｋ  チャンネル予備充電回路
ＳＢＤ０〜ＳＢＤｎ  自己昇圧ドライバ
５０  グローバルワードラインロウデコーディングブロック（グローバルロウデコーダ）
５５  パーシャルロウデコーダ
ＳＳｉ，ＳＳｊ，５６  セクタ選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004733871.tif 000014
【図１０】
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【図１１】
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