(57)【特許請求の範囲】
【請求項１】
スイッチングデバイスをターンオンさせるための第１のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第２のパルス状の電圧を出力するリセットレベル回路と、
前記第１のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第２のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第１のパルス状の電圧と前記ラッチ回路に入力される前記第２のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きく、
前記セットレベル回路及び前記リセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路であり、
前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積である、ことを特徴とする、スイッチングデバイスの駆動回路。
【請求項２】
前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きい、請求項１に記載のスイッチングデバイスの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等のスイッチングデバイスの駆動回路に関し、より詳細には、その回路の誤動作防止に関する。
【背景技術】
【０００２】
従来から、トランジスタ等のスイッチングデバイスを駆動する駆動回路において、或る電圧を異なる電圧に電圧レベルをシフトするレベルシフト回路が知られている。そのような駆動回路には、電力消費の抑制等のために、スイッチングデバイスをターンオンさせるための短いセットパルスを出力するレベルシフト回路とスイッチングデバイスをターンオフさせるための短いリセットパルスを出力するレベルシフト回路とを備えることがある。そして、このようなレベルシフト回路が、誤パルスを出力することによってスイッチングデバイスをターンオンさせる誤動作を防止するために、誤パルスが出力されてもスイッチングデバイスをターンオフさせるリセット優先機能を備えたものが存在する（例えば、特許文献１参照）。
【０００３】
特許文献１に開示されているリセット優先機能は、リセット側のレベルシフト回路（リセットレベル回路）内の抵抗の抵抗値をセット側のレベルシフト回路（セットレベル回路）内の抵抗の抵抗値よりも大きくしている。これによって、例えばスイッチングデバイスがスイッチングする過程において高圧側浮遊供給オフセット電圧ＶＳが負電圧になることによって大きな電圧変動（ｄｖ／ｄｔ）が発生したとしても、レベルシフト回路とＲＳラッチ回路の間にあるパルスフィルタがセットパルスに比べリセットパルスを広い動作範囲で読み込みできるようになり、誤ってスイッチングデバイスがターンオンしないようにしている。
【特許文献１】特開平８−６５１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１ではレベルシフト回路とＲＳラッチ回路の間にあるパルスフィルタの種類については特に言及されていないが、高速の応答や消費電力の抑制やラッチ回路への禁止入力の防止などを実現するために、レベルシフト回路で使用されるパルスフィルタとして、組み合わせ論理回路で同相信号を除去するパルスフィルタ（同相除去フィルタ）を採用する場合がある。この同相除去フィルタによって、リセットパルスとセットパルスが電圧変動（ｄｖ／ｄｔ）などによって同相で誤発生したとしても、誤ってスイッチングデバイスをターンオンさせないようにすることができる。
【０００５】
しかしながら、セットパルスとリセットパルスが電圧変動（ｄｖ／ｄｔ）によって本来なら同相で誤発生するような状況であっても、レベルシフト回路内のトランジスタ等の寄生容量や配線インピーダンス等のばらつきによって、セットパルスとリセットパルスの位相差が大きくなって同相除去フィルタで除去しきれない誤パルスが出力されてしまい、誤ってスイッチングデバイスをターンオンさせてしまうことが考えられる。
【０００６】
このような除去しきれない誤パルスをローパスフィルタ等のアナログフィルタの追加によって除去することも対策として考えられるが、電圧変動（ｄｖ／ｄｔ）自体の速度が遅くなるほどアナログフィルタでは除去できない時間幅の長い誤パルスが出力されるため、アナログフィルタを単に追加しただけではその対策効果にも限界がある。
【０００７】
そこで、本発明は、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させた、スイッチングデバイスの駆動回路の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、第１の発明として、
スイッチングデバイスをターンオンさせるための第１のパルス状の電圧を出力するセットレベル回路と、
スイッチングデバイスをターンオフさせるための第２のパルス状の電圧を出力するリセットレベル回路と、
前記第１のパルス状の電圧の入力時にセット状態となってスイッチングデバイスをターンオンし、前記第２のパルス状の電圧の入力時にリセット状態となってスイッチングデバイスをターンオフするラッチ回路と、
前記ラッチ回路に入力される前記第１のパルス状の電圧と前記ラッチ回路に入力される前記第２のパルス状の電圧との同論理部分を除去する同論理除去手段とを備える、スイッチングデバイスの駆動回路において、
前記リセットレベル回路の出力特性である時定数が前記セットレベル回路の出力特性である時定数より大きいことを特徴とする、スイッチングデバイスの駆動回路を提供する。
【０００９】
また、第２の発明は、第１の発明に係るスイッチングデバイスの駆動回路であって、前記セット及びリセットレベル回路は、抵抗とトランジスタの直列接続により構成されたレベルシフト回路であることを特徴とする。
【００１０】
また、第３の発明は、第２の発明に係るスイッチングデバイスの駆動回路であって、前記時定数は、前記抵抗の抵抗値と前記トランジスタの寄生容量との積であることを特徴とする。
【００１１】
また、第４の発明は、第２または第３の発明に係るスイッチングデバイスの駆動回路であって、前記リセットレベル回路中の前記抵抗の抵抗値は、前記セットレベル回路中の前記抵抗の抵抗値より大きいことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、セットパルスとリセットパルスの誤発生による誤動作防止機能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。図１は、本発明に係るスイッチングデバイス３０，３１の駆動回路４０の一実施形態を示した図である。図１に示されるように、スイッチングデバイス３０，３１によってハーフブリッジ回路が形成され、駆動回路４０が外部からの制御指令に従ってスイッチングデバイス３０，３１を駆動することによって図示しない負荷に電流が流れる。スイッチングデバイス３０，３１、ならびに、後述するスイッチングデバイス５，６，１８，１９，２２，２３は、電流の導通・遮断が可能な半導体素子であって、その具体例として、ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタなどのトランジスタが挙げられる。以下、スイッチングデバイス３０を上アーム３０といい、スイッチングデバイス３１を下アーム３１という。
【００１４】
図１，２を参照しながら、上アーム３０と下アーム３１を駆動する駆動回路４０の正常時の動作について簡単に説明する。図２は、駆動回路４０の正常時の動作シーケンスの一例である。
【００１５】
下アーム３１を駆動するためのＰＷＭ指令（下アーム制御指令）は、駆動回路４０のＬＩＮ端子に入力され、バッファ１を介して下アーム用プリドライブ回路２０に入力される。下アーム用プリドライブ回路２０の出力は、スイッチングデバイス２２のゲートに接続されるとともに、インバータ２１を介してスイッチングデバイス２３のゲートに接続される。スイッチングデバイス２２，２３は、低圧側固定供給電圧ＶＣＣと共通接地ＣＯＭの間に直列に接続され、その接続点が低圧側出力端子ＬＯに接続される。低圧側出力端子ＬＯは、下アーム３１のゲートに接続される。したがって、下アーム３１は下アーム用プリドライブ回路２０の出力電圧ＶＧ２に応じて駆動し、ＶＧ２がＨレベルの電圧のとき下アーム３１はオン状態であり、ＶＧ２がＬレベルの電圧のとき下アーム３１はオフ状態である（図２のＶＧ２）。
【００１６】
上アーム３０を駆動するためのＰＷＭ指令（上アーム制御指令）は、駆動回路４０のＨＩＮ端子に入力され、バッファ１を介してパルス発生器２に入力される（図２のＨＩＮ）。パルス発生器２は、上アーム制御指令の立ち下がりエッジをトリガにしてデッドタイムの後に所定のパルス幅を有するセットパルスＶＳＥＴＰを出力し（図２のＶＳＥＴＰ）、上アーム制御指令の立ち上がりエッジをトリガにして所定のパルス幅を有するリセットパルスＶＲＳＴＰを出力する（図２のＶＲＳＴＰ）。セットパルスＶＳＥＴＰは、高電圧レベルシフト用のスイッチングデバイス４のゲートに入力され、リセットパルスＶＲＳＴＰは、高電圧レベルシフト用のスイッチングデバイス３のゲートに入力される。
【００１７】
電圧レベルをシフトするために、スイッチングデバイス３のドレインには抵抗９が高圧側浮遊供給絶対電圧ＶＢにプルアップされ、スイッチングデバイス４のドレインには抵抗１０が高圧側浮遊供給絶対電圧ＶＢにプルアップされる。抵抗９，１０のそれぞれの両端には、電圧クランプのために、ツェナーダイオード８，１１が接続される。また、スイッチングデバイス３，４のソースは、ＧＮＤ７で接地される。ＧＮＤ７は、下アーム３１のエミッタに接続される共通接地ＣＯＭと同電位である。なお、５はスイッチングデバイス３のドレイン−ソース間の寄生容量ＣＲＥＳＥＴを示し、６はスイッチングデバイス４のドレイン−ソース間の寄生容量ＣＳＥＴを示す。
【００１８】
つまり、スイッチングデバイス４と抵抗１０の直列接続により構成されたセット側レベルシフト回路は、セットパルスＶＳＥＴＰを反転して電圧レベルをシフトしたセット抵抗電圧ＶＳＥＴＲを出力する。また、スイッチングデバイス３と抵抗９の直列接続により構成されたリセット側レベルシフト回路は、リセットパルスＶＲＳＴＰを反転して電圧レベルをシフトしたリセット抵抗電圧ＶＲＳＴＲを出力する。
【００１９】
同相除去フィルタ１２，１３は、組み合わせ論理回路で同相信号を除去するロジックフィルタである。セット側ロジックフィルタ１３とリセット側ロジックフィルタ１２のそれぞれに、パルス状のセット抵抗電圧ＶＳＥＴＲとパルス状のリセット抵抗電圧ＶＲＳＴＲが入力される。セット側ロジックフィルタ１３は、セット抵抗電圧ＶＳＥＴＲのパルス状の電圧部分のうちリセット抵抗電圧ＶＲＳＴＲと同論理の部分については反転して（除去して）出力し、その部分以外のセット抵抗電圧ＶＳＥＴＲについてはそのまま出力する。一方、リセット側ロジックフィルタ１２は、リセット抵抗電圧ＶＲＳＴＲのパルス状の電圧部分のうちセット抵抗電圧ＶＳＥＴＲと同論理の部分については反転して（除去して）出力し、その部分以外のリセット抵抗電圧ＶＲＳＴＲについてはそのまま出力する。セット側ロジックフィルタ１３の出力電圧ＶＳＥＴＯはアナログフィルタ１５に入力され、リセット側ロジックフィルタ１２の出力電圧ＶＲＳＴＯはアナログフィルタ１４に入力される。
【００２０】
アナログフィルタ１４，１５は、例えばローパスフィルタである。アナログフィルタ１５の出力電圧ＶＳＥＴは、ＲＳフリップフロップ１６のセット端子Ｓに入力され、アナログフィルタ１４の出力電圧ＶＲＳＴはＲＳフリップフロップ１６のリセット端子Ｒに入力される。
【００２１】
図１２は、図１に示されるＲＳフリップフロップ１６の遷移表である。図１２において、「０」はＬレベルの電圧、「１」はＨレベルの電圧、「−」は禁止入力を表す。ＲＳフリップフロップ１６は、図１２に示されるように、セット端子Ｓとリセット端子Ｒと現在の状態の出力端子Ｑの電圧レベルに応じて次の状態の出力端子Ｑの電圧レベルが定まる。
【００２２】
ＲＳフリップフロップ１６の出力端子Ｑは、スイッチングデバイス１８のゲートに接続されるとともに、インバータ１７を介してスイッチングデバイス１９のゲートに接続される。スイッチングデバイス１８，１９は、高圧側浮遊供給絶対電圧ＶＢと高圧側浮遊供給オフセット電圧ＶＳの間に直列に接続され、その接続点が高圧側出力端子ＨＯに接続される。高圧側出力端子ＨＯは、上アーム３０のゲートに接続される。したがって、図２に示されるように、セットパルスＶＳＥＴＰとリセットパルスＶＲＳＴＰに基づいてＲＳフリップフロップ１６の出力端子Ｑには図２に示されるような電圧ＶＧ１が出力される。上アーム３０はＲＳフリップフロップ１６の出力端子Ｑの電圧ＶＧ１に応じて駆動し、ＶＧ１がＨレベルの電圧のとき上アーム３０はオン状態であり、ＶＧ１がＬレベルの電圧のとき上アーム３０はオフ状態である。
【００２３】
上アーム３０には、エミッタからコレクタにかけてダイオード３２があり、下アーム３１には、エミッタからコレクタにかけてダイオード３３がある。ダイオード３２，３３は、アーム３０，３１の寄生ダイオードでもよい。また、高圧側浮遊供給絶対電圧ＶＢと高圧側浮遊供給オフセット電圧ＶＳの間にコンデンサ３４が接続され、低圧側固定供給電圧ＶＣＣと共通接地ＣＯＭの間にコンデンサ３５が接続される。
【００２４】
また、上アーム３０のコレクタは高電圧ＨＶ１に接続され、上アーム３０のエミッタは高圧側浮遊供給オフセット電圧ＶＳに接続される。また、下アーム３１のコレクタは高圧側浮遊供給オフセット電圧ＶＳに接続され、下アーム３１のエミッタは共通接地ＣＯＭ及びＧＮＤに接地される。
【００２５】
ところで、ターンオンしていた下アーム３１がターンオフし、フリーホイールダイオード３２によって電流が還流するまでの過程において、下アーム３１のコレクタ−エミッタ間電圧ＶＣＥ（言い換えれば、上下アーム３０，３１のエミッタ間電圧）は急激に変動する。すなわち、電圧変動（ｄｖ／ｄｔ）が発生する。高圧側浮遊供給オフセット電圧ＶＳと高圧側浮遊供給絶対電圧ＶＢはコンデンサ３４でカップリングされているので、下アーム３１のコレクタ−エミッタ間電圧ＶＣＥの電圧変動とともに、スイッチングデバイス５，６の寄生容量５，６によってセット抵抗１０及びリセット抵抗９に電流が流れ、セット抵抗１０及びリセット抵抗９による電圧降下が生じる。この場合、セットパルスＶＳＥＴＰまたはリセットパルスＶＲＳＴＰが入力されていないにもかかわらず、セット抵抗電圧ＶＳＥＴＲがロジックフィルタ１３の入力閾値を横切ると、ロジックフィルタ１３はセットパルスＶＳＥＴＰが入力された場合と誤認識し、また、リセット抵抗電圧ＶＲＳＴＲがロジックフィルタ１２の入力閾値を横切ると、ロジックフィルタ１２はリセットパルスＶＲＳＴＰが入力された場合と誤認識し、上アーム３０を予期せずにターンオンするなどの駆動回路４０の誤動作を引き起こすおそれがあるため、そのような誤動作を防止する対策が駆動回路４０には盛り込まれている必要がある。
【００２６】
そのような誤動作防止機能について図３を参照しながら説明する。図３は、下アーム３１のコレクタ−エミッタ間電圧ＶＣＥが変動するときの駆動回路４０の基本的な動作シーケンスである。なお、図３（及び、後述する図６，８，１０）におけるリセット抵抗電圧ＶＲＳＴＲとセット抵抗電圧ＶＳＥＴＲのそれぞれは、抵抗９，１０の両端電圧を表すものとする。したがって、図３におけるリセット抵抗電圧ＶＲＳＴＲがＨレベルの場合はリセットパルスＶＲＳＴＰが出力されている場合に相当し、図３におけるセット抵抗電圧ＶＳＥＴＲがＨレベルの場合はセットパルスＶＳＥＴＰが出力されている場合に相当する。
【００２７】
図３に示されるように、下アーム３１のコレクタ−エミッタ間電圧ＶＣＥが上昇すると、スイッチングデバイス５，６の寄生容量５，６によってセット抵抗１０及びリセット抵抗９に電流が流れ、セット抵抗１０及びリセット抵抗９による電圧の変化が生じる。この場合、セット抵抗電圧ＶＳＥＴＲがロジックフィルタ１３の入力閾値以上の場合、ロジックフィルタ１３は入力レベルＶＳＥＴＩをＨレベルに設定し、リセット抵抗電圧ＶＲＳＴＲがロジックフィルタ１２の入力閾値以上の場合、ロジックフィルタ１２は入力レベルＶＲＳＴＩをＨレベルに設定する。
【００２８】
ここで、リセット抵抗９の抵抗値をセット抵抗１０の抵抗値より大きくなるように設定していれば、通常、ロジックフィルタ１２，１３の入力レベルがＨレベルに設定されている時間はセット側よりもリセット側の方が長く、リセット側ロジックフィルタ１２の出力ＶＲＳＴＯのみに短いパルスが発生し、セット側ロジックフィルタ１３の出力ＶＳＥＴＯには何も発生しないことになる。しかし、リセット側ロジックフィルタ１２から図３に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ１４で十分に除去することが可能であり、結果的に駆動回路４０が誤動作することはない。
【００２９】
図４は、駆動回路４０の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。図５は、図４に基づく駆動回路４０の基本的な動作シーケンス（図３）のシミュレーション結果を示した図である。図５は、下アーム３１のＶＣＥの電圧変動（ｄｖ／ｄｔ）を１ｋＶ／μｓの変動速度で図４の位置に与えた場合、リセット側ロジックフィルタ１２から短いパルスが出力されることを示している。
【００３０】
ところで、スイッチングデバイス３，４の寄生容量ＣＲＥＳＥＴ，ＣＳＥＴは、製造上ばらつくものである。したがって、寄生容量ＣＳＥＴが寄生容量ＣＲＥＳＥＴより大きく、更に、セットレベル回路側の時定数（ＣＳＥＴＲＳＥＴ）がリセットレベル回路側の時定数（ＣＲＥＳＥＴＲＲＥＳＥＴ）より大きくなっている場合、図６に示されるように、図３の場合と異なり、ロジックフィルタ１２，１３の入力レベルがＨレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ１２の出力ＶＲＳＴＯには何も発生しないが、セット側ロジックフィルタ１３の出力ＶＳＥＴＯのみに短いパルスが発生することになる。図６は、下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンスである。しかし、セット側ロジックフィルタ１３から図６に示されるように短いパルスが出力されたとしても、十分小さい時間であればローパスフィルタ等のアナログフィルタ１５で十分に除去することが可能であり、結果的に駆動回路４０が誤動作することはない。
【００３１】
図７は、図４に基づく駆動回路４０の「時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンス（図６）のシミュレーション結果を示した図である。図７は、下アーム３１のＶＣＥの電圧変動（ｄｖ／ｄｔ）を約１ｋＶ／μｓの変動速度で図４の位置に与えた場合、セット側ロジックフィルタ１３から短いパルスが出力されることを示している。
【００３２】
しかしながら、図１において負荷に流れる出力電流がほぼ零（電流が正方向から負方向にゼロクロス）でフライホイールダイオード３２，３３の還流もほとんど無い状態で上下アーム３０，３１がともにターンオフする場合には、下アーム３１のコレクタ−エミッタ電圧ＶＣＥは高電圧ＨＶ１の１／２の電圧にむかって緩やかに変動する。この場合の下アーム３１のＶＣＥの電圧変動（ｄｖ／ｄｔ）の変動速度は通常のスイッチングデバイス３１のスイッチングによるＶＣＥの電圧変動（ｄｖ／ｄｔ）の変動速度に比べ遅くなる。
【００３３】
図８は、下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンスである。電流がゼロクロス、且つ、セットレベル回路側の時定数（ＣＳＥＴＲＳＥＴ）がリセットレベル回路側の時定数（ＣＲＥＳＥＴＲＲＥＳＥＴ）より大きくなっている場合、図８に示されるように、ロジックフィルタ１２，１３の入力レベルがＨレベルに設定されている時間はセット側よりもリセット側の方が短く、リセット側ロジックフィルタ１２の出力ＶＲＳＴＯには何も発生せずにセット側ロジックフィルタ１３の出力ＶＳＥＴＯのみにパルスが発生している点は図６と同様ではあるが、セット側ロジックフィルタ１３の出力ＶＳＥＴＯには図６よりも長いパルスが出力されている点が異なる。したがって、ローパスフィルタ等のアナログフィルタ１５では除去できないパルスがアナログフィルタ１５の出力電圧ＶＳＥＴとして現れる。その結果、ＲＳフリップフロップ１６は、その除去できなかったパルスＶＳＥＴによってセット状態となり、スイッチングデバイス１８をオンすることで、スイッチングデバイス３０がターンオンすることが考えられる。
【００３４】
図９は、図４に基づく駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンス（図８）のシミュレーション結果を示した図である。図９は、下アーム３１のＶＣＥの電圧変動（ｄｖ／ｄｔ）を約０．２ｋＶ／μｓの変動速度で図４の位置に与えた場合、セット側ロジックフィルタ１３からアナログフィルタ１５で除去できない程の長いパルスが出力されることを示している。
【００３５】
そこで、本実施形態に係るスイッチングデバイス３０，３１の駆動回路４０は、寄生容量ＣＳＥＴが寄生容量ＣＲＥＳＥＴより大きく、更に、リセットレベル回路側の時定数（ＣＲＥＳＥＴＲＲＥＳＥＴ）がセットレベル回路側の時定数（ＣＳＥＴＲＳＥＴ）より大きくなるように設定する。
【００３６】
図１０は、下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＲＥＳＥＴＲＲＥＳＥＴ＞時定数ＣＳＥＴＲＳＥＴ」の場合の動作シーケンスである。電流がゼロクロス、且つ、リセットレベル回路側の時定数（ＣＲＥＳＥＴＲＲＥＳＥＴ）がセットレベル回路側の時定数（ＣＳＥＴＲＳＥＴ）より大きくなっている場合、図１０に示されるように、ロジックフィルタ１２，１３の入力レベルがＨレベルに設定されている時間はセット側よりもリセット側の方が長く、図７と異なり、セット側ロジックフィルタ１３の出力ＶＳＥＴＯには何も発生せずにリセット側ロジックフィルタ１２の出力ＶＲＳＴＯのみに長いパルスが発生している。したがって、ローパスフィルタ等のアナログフィルタ１４では除去できないパルスがアナログフィルタ１４の出力電圧ＶＲＳＴとして現れる。しかしながら、リセット側での発生であるため、ＲＳフリップフロップ１６は、その除去できなかったパルスＶＲＳＴによってリセット状態となり、スイッチングデバイス１８をオフすることで、スイッチングデバイス３０がターンオンすることはないと考えられ、誤動作の懸念がなくなる。
【００３７】
図１１は、図４に基づく駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＲＥＳＥＴＲＲＥＳＥＴ＞時定数ＣＳＥＴＲＳＥＴ」の場合の動作シーケンス（図１０）のシミュレーション結果を示した図である。図１１は、下アーム３１のＶＣＥの電圧変動（ｄｖ／ｄｔ）を約０．２ｋＶ／μｓの変動速度で図４の位置に与えた場合、リセット側ロジックフィルタ１２からアナログフィルタ１４で除去できない程の長いパルスが出力されることを示している。
【００３８】
したがって、本実施形態に係るスイッチングデバイス３０，３１の駆動回路４０によれば、電圧変動（ｄｖ／ｄｔ）の変動速度が速い場合はもちろんのこと、変動速度が遅い電圧変動によって、セットパルスとリセットパルスが誤発生したとしても、リセット側が優先されるため、上アーム３０が誤ってターンオンすることを防止することができる。
【００３９】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４０】
例えば、上述の駆動回路４０は、集積回路で構成してもよいし、ディスクリート部品で構成してもよい。
【００４１】
また、セット抵抗１０とリセット抵抗９の抵抗値を同一として、寄生容量５，６のばらつき分だけロジックフィルタ１２のリセット側閾値を低く設定して、必ずリセット優先となるようにしてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明に係るスイッチングデバイス３０，３１の駆動回路４０の一実施形態を示した図である。
【図２】駆動回路４０の正常時の動作シーケンスの一例である。
【図３】下アーム３１のコレクタ−エミッタ間電圧ＶＣＥが変動するときの駆動回路４０の基本的な動作シーケンスである。
【図４】駆動回路４０の動作シーケンスのシミュレーションを実行するための回路のブロック図を示す。
【図５】図４に基づく駆動回路４０の基本的な動作シーケンス（図３）のシミュレーション結果を示した図である。
【図６】下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンスである。
【図７】図４に基づく駆動回路４０の「時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンス（図６）のシミュレーション結果を示した図である。
【図８】下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンスである。
【図９】図４に基づく駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＳＥＴＲＳＥＴ＞時定数ＣＲＥＳＥＴＲＲＥＳＥＴ」の場合の動作シーケンス（図８）のシミュレーション結果を示した図である。
【図１０】下アーム３１のコレクタ−エミッタ電圧ＶＣＥが変動するときの駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＲＥＳＥＴＲＲＥＳＥＴ＞時定数ＣＳＥＴＲＳＥＴ」の場合の動作シーケンスである。
【図１１】図４に基づく駆動回路４０の「電流がゼロクロス、且つ、時定数ＣＲＥＳＥＴＲＲＥＳＥＴ＞時定数ＣＳＥＴＲＳＥＴ」の場合の動作シーケンス（図１０）のシミュレーション結果を示した図である。
【図１２】図１に示されるＲＳフリップフロップ１６の遷移表である。
【符号の説明】
【００４３】
２  パルス発生器
３，４，１８，１９，２２，２３，３０，３１  スイッチングデバイス
５，６  寄生容量
９  リセット抵抗
１０  セット抵抗
１２，１３  ロジックフィルタ
１４，１５  アナログフィルタ
１６  ＲＳフリップフロップ
３２，３３  ダイオード
【図１】
0004677928.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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