(57)【特許請求の範囲】
【請求項１】
第１の極性の信号を入力する第１の入力手段と第２の極性の信号を入力する第２の入力手段とを有するプリドライバと、前記第１の入力手段と第２の入力手段の何れから信号が入力されているかを判定する判定手段と、複数のスイッチよりなるブリッジ構成のドライバと、前記プリドライバと前記ドライバとの間に介挿される切り替え手段とを具備するブリッジ構成の増幅器であって、
前記プリドライバは、前記第１及び第２の入力手段からの入力信号に基づいて前記複数のスイッチに流れる電流を制御する制御信号を生成し、
前記切り替え手段は、前記判定手段の判定結果に基づいて前記複数のスイッチから所定のスイッチを選択し、当該スイッチの制御入力へ前記プリドライバで生成された制御信号を出力することを特徴とする増幅器。
【請求項２】
前記ドライバは、４つのスイッチで構成されることを特徴とする請求項１に記載の増幅器。
【請求項３】
前記切り替え手段で選択されない前記スイッチを所定の電位に固定する第２の切り替え手段をさらに具備することを特徴とする請求項１又は請求項２に記載の増幅器。
【請求項４】
前記複数のスイッチの制御入力には、プルアップ抵抗が設けられていることを特徴とする請求項１又は請求項２に記載の増幅器。
【請求項５】
前記複数のスイッチの制御入力には、当該制御入力の電位を保持するラッチ回路が設けられていることを特徴とする請求項１又は請求項２に記載の増幅器。
【請求項６】
前記判定手段は、前記第１及び第２の入力手段のうち一方の入力手段の信号を入力してから他方の入力手段の信号を入力するまで出力を保持し、他方の入力手段の信号を入力した時点で出力を変化させることを特徴とする請求項１から請求項５の何れか１項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号又はデジタル信号に対して増幅を行う、出力段がブリッジ構成である増幅器に関する。
【背景技術】
【０００２】
従来、例えば、スピーカを駆動するための増幅器として用いられるＤ級増幅器においては、アナログ又はデジタルのオーディオ信号を入力してＰＷＭ(Pulse Width Modulation)変調を行い、ＰＷＭ変調後の信号を増幅し負荷回路をブリッジ構成のドライバで駆動する（ＢＴＬ(Bridged Transformer Less)接続ともいう）Ｄ級増幅器が知られている。
【０００３】
図７は従来のＤ級増幅器の構成を示す構成図であり、ＰＷＭ変調部７１と、二つのプリドライバ７２・７３とドライバ７４とから構成される。ドライバ７４は４つのスイッチから構成される。なお、図７では２つずつのドライバ７４１・７４２として示している。ＰＷＭ変調部７１は、アナログ又はデジタルのオーディオ信号を入力してＰＷＭ変調を行い、プリドライバ７２・７３へと出力する。なお、ＰＷＭ変調部７１は、+ＯＵＴ端子へ出力するための信号＋ＩＮをプリドライバ７２へ出力し、−ＯＵＴ端子へ出力するための信号−ＩＮをプリドライバ７３へと出力する。
【０００４】
従来のＤ級増幅器においては、電力損失を少なくするために無信号時の出力をほぼゼロにする変調方法が使われる（例えば、特許文献１参照）。この方式による入力と出力との関係を図８に示す。図８では、入力をアナログ値として表現してあるが、デジタル値であっても同様の動作となる。
【０００５】
図８において、入力信号が正の時には＋ＯＵＴ端子にＰＷＭ変調した信号が出力される。一方、入力信号が負の時には−ＯＵＴ端子に出力される。負荷回路は＋ＯＵＴ端子と−ＯＵＴ端子との間に接続されているので、＋ＯＵＴ端子からの出力信号と−ＯＵＴ端子からの出力信号との差（＋ＯＵＴ）−（−ＯＵＴ）が負荷回路への入力となる。
【０００６】
プリドライバ７２は、ＰＷＭ変調部７１からのＰＷＭ信号の一方を入力し、ドライバ７４１を駆動するゲート信号をドライバ７４１へ出力する。ドライバ７４１は、プリドライバ７２から入力するゲート信号を増幅しプラス極性側のＢＴＬ信号を＋ＯＵＴ端子から出力する。
【０００７】
同様に、プリドライバ７３は、ＰＷＭ変調部７２からのＰＷＭ信号の他方を入力し、ドライバ７４２を駆動するゲート信号をドライバ７４２へ出力する。ドライバ７４２は、プリドライバ７３から入力するゲート信号を増幅しマイナス極性側のＢＴＬ信号を−ＯＵＴ端子から出力する。
【０００８】
なお、ＢＴＬ接続のＤ級増幅器では＋ＯＵＴ端子又は−ＯＵＴ端子のいずれか一方から高電位（Ｈｉｇｈレベル）を連続して出力している時は、他方の出力は低電位（Ｌｏｗレベル）となる。この時、二つのプリドライバ７２・７３の一方だけが動作しており、他方のプリドライバはＬｏｗレベルを出力するよう静止した状態となる。
【０００９】
また、特許文献２に開示されているスイッチングアンプでは、出力段を構成する四つのスイッチを同時に駆動しているため、二つの出力を駆動する二つの増幅器を必要とする。
【特許文献１】特願２００４−２９７５７９号公報
【特許文献２】特開平０６−１５２２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記従来の増幅器においては、二つのプリドライバの一方が静止している状態があり不要な回路となっているにもかかわらずプリドライバを二つ必要とするため、増幅器のチップの面積が大きくなるという課題があった。
本発明は上記事情を考慮してなされたもので、その目的は、アナログ信号又はデジタル信号に対して増幅を行うブリッジ接続の増幅器のチップ面積を縮小することにある。
【課題を解決するための手段】
【００１１】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、第１の極性の信号を入力する第１の入力手段と第２の極性の信号を入力する第２の入力手段とを有するプリドライバと、前記第１の入力手段と第２の入力手段の何れから信号が入力されているかを判定する判定手段と、複数のスイッチよりなるブリッジ構成のドライバと、前記プリドライバと前記ドライバとの間に介挿される切り替え手段とを具備するブリッジ構成の増幅器であって、前記プリドライバは、前記第１及び第２の入力手段からの入力信号に基づいて前記複数のスイッチに流れる電流を制御する制御信号を生成し、前記切り替え手段は、前記判定手段の判定結果に基づいて前記複数のスイッチから所定のスイッチを選択し、当該スイッチの制御入力へ前記プリドライバで生成された制御信号を出力することを特徴とする。
【００１２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ドライバは、４つのスイッチで構成されることを特徴とする。
【００１３】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記切り替え手段で選択されない前記スイッチを所定の電位に固定する第２の切り替え手段をさらに具備することを特徴とする。
【００１４】
また、請求項４に記載の発明は、請求項１又は請求項２に記載の発明において、前記複数のスイッチの制御入力には、プルアップ抵抗が設けられていることを特徴とする。
【００１５】
また、請求項５に記載の発明は、請求項１又は請求項２に記載の発明において、前記複数のスイッチの制御入力には、当該制御入力の電位を保持するラッチ回路が設けられていることを特徴とする。
【００１６】
また、請求項６に記載の発明は、請求項１から請求項５の何れか１項に記載の発明において、前記判定手段は、前記第１及び第２の入力手段のうち一方の入力手段の信号を入力してから他方の入力手段の信号を入力するまで出力を保持し、他方の入力手段の信号を入力した時点で出力を変化させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、一つのプリドライバからの制御信号を、切り替え手段により出力先を切り替えることでブリッジ構成のドライバを構成する複数のスイッチを選択的に駆動することが可能であるため、ドライバの駆動に二つのプリドライバが必要である従来の増幅器と比較して、プリドライバの数を一つ減らすことができ、増幅器のチップ面積を縮小することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の一実施形態について説明する。
図１は、本発明の一実施形態にかかるＤ級増幅器の構成を示す回路図である。図１に示すＤ級増幅器は、ＰＷＭ信号を入力しドライバ４を駆動するゲート信号を出力するプリドライバ１と、切り替え回路３への切り替え信号を生成する切り替え信号生成回路２（判定手段）と、プリドライバ１の出力を＋ＯＵＴ端子及び−ＯＵＴ端子の何れから出力するかを切り替える切り替え回路３（切り替え手段）と、負荷回路へ出力するドライバ４とから構成される。
【００１９】
＋ＩＮ端子（第１の入力手段）及び−ＩＮ端子（第２の入力手段）は、ＰＷＭ変調部（図示せず）においてオーディオ信号等をＰＷＭ変調したプラス極性（第１の極性）及びマイナス極性（第２の極性）の二つのＰＷＭ信号をそれぞれ入力する端子である。＋ＩＮ端子は、プリドライバ１のＩ１端子及び、切り替え信号生成回路２内のＮＯＲ回路Ｘ２の一の入力端子へと接続される。−ＩＮ端子は、プリドライバ１のＩ２端子及び、切り替え信号生成回路２内のＮＯＲ回路Ｘ３の一の入力端子へと接続される。
【００２０】
プリドライバ１の出力端子であるＯ１端子は、切り替え回路３内のスイッチＳＷ１の一端へと接続される。プリドライバ１の出力端子であるＯ２端子は、切り替え回路３内のスイッチＳＷ２の一端へと接続される。なお、プリドライバ１内の詳細な回路構成は図２を参照して後述する。
【００２１】
切り替え信号生成回路２はＲ−Ｓフリップフロップの構成であり、二つのＮＯＲ回路Ｘ２・Ｘ３と二つのＮＯＴ回路Ｔ１４・Ｔ１５とから構成される。ＮＯＲ回路Ｘ２の別の一の入力端子はＮＯＲ回路Ｘ３の出力端子及びＮＯＴ回路Ｔ１５の入力端子と接続され、ＮＯＲ回路Ｘ３の別の一の入力端子はＮＯＲ回路Ｘ２の出力端子及びＮＯＴ回路Ｔ１４の入力端子と接続される。
【００２２】
＋ＩＮ端子がＨｉｇｈレベルになるとＮＯＴ回路Ｔ１４の出力Ｓ１がＨｉｇｈ、ＮＯＴ回路Ｔ１５の出力Ｓ２がＬｏｗとなり、その状態を維持する。この後、−ＩＮ端子がＨｉｇｈレベルになると、ＮＯＴ回路Ｔ１４の出力Ｓ１がＨｉｇｈからＬｏｗ、ＮＯＴ回路Ｔ１５の出力Ｓ２がＬｏｗからＨｉｇｈへと変化し、次に＋ＩＮ端子がＨｉｇｈレベルになるまでこの状態を維持する。なお、＋ＩＮ端子と−ＩＮ端子とが同時にＨｉｇｈレベルとならないようにＰＷＭ変調部は設定されている。
【００２３】
ＮＯＴ回路Ｔ１４の出力Ｓ１は、切り替え回路３のスイッチＳＷ１・ＳＷ２・ＳＷ３・ＳＷ６の制御端子と接続され、ＮＯＴ回路Ｔ１５の出力Ｓ２は、切り替え回路３のスイッチＳＷ１・ＳＷ２・ＳＷ４・ＳＷ５の制御端子と接続される。以下では、ＮＯＴ回路Ｔ１４から出力される信号を切り替え信号Ｓ１、ＮＯＴ回路１５から出力される信号を切り替え信号Ｓ２と呼ぶ。
【００２４】
切り替え回路３は、スイッチＳＷ１〜ＳＷ６から構成されている。スイッチＳＷ１は、切り替え信号Ｓ１・Ｓ２を入力し、切り替え信号Ｓ１がＨｉｇｈ、切り替え信号Ｓ２がＬｏｗの時はプリドライバ１のＯ１端子からＧ１端子への接続を確保する。逆に、切り替え信号Ｓ１がＬｏｗ、切り替え信号Ｓ２がＨｉｇｈの時はプリドライバ１のＯ１端子からＧ２端子への接続を確保する。
【００２５】
同様に、スイッチＳＷ２は、切り替え信号Ｓ１・Ｓ２を入力し、切り替え信号Ｓ１がＨｉｇｈ、切り替え信号Ｓ２がＬｏｗの時はプリドライバ１のＯ２端子からＧ３端子への接続を確保する。逆に、切り替え信号Ｓ１がＬｏｗ、切り替え信号Ｓ２がＨｉｇｈの時はプリドライバ１のＯ２端子からＧ４端子への接続を確保する。
【００２６】
スイッチＳＷ３〜ＳＷ６は、制御信号がＨｉｇｈの時にはＯＮとなり、制御信号がＬｏｗの時にはＯＦＦとなるスイッチである。図１に示したスイッチＳＷ１〜ＳＷ６の状態は、切り替え信号Ｓ１がＨｉｇｈ、切り替え信号Ｓ２がＬｏｗのときのものである。
【００２７】
スイッチＳＷ３の一端は高圧側電源ＶＤＤと接続され、他端はスイッチＳＷ１のＧ２端子及びＰチャネルＭＯＳ(Metal Oxide Semiconductor)トランジスタＭＰ２のゲートと接続される。スイッチＳＷ４の一端は高圧側電源ＶＤＤと接続され、他端はスイッチＳＷ１のＧ１端子及びＰチャネルＭＯＳトランジスタＭＰ１のゲートと接続される。
【００２８】
スイッチＳＷ５の一端は高圧側電源ＶＤＤと接続され、他端はスイッチＳＷ２のＧ３端子及びＮチャネルＭＯＳトランジスタＭＮ１のゲートと接続される。スイッチＳＷ６の一端は高圧側電源ＶＤＤと接続され、他端はスイッチＳＷ２のＧ４端子及びＮチャネルＭＯＳトランジスタＭＮ２のゲートと接続される。
【００２９】
ドライバ４は、４つのスイッチ、すなわちＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２より構成されている。各トランジスタのゲートが各スイッチの制御入力であり、このゲートに印加する電圧によってドレイン・ソース間を流れる電流が制御される。また、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１は相補スイッチング回路となっているため、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１との組み合わせを以後ドライバ４１として説明する。同様に、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２の組み合わせをドライバ４２として説明する。
【００３０】
ＰチャネルＭＯＳトランジスタＭＰ１のソースは高圧側電源ＶＤＤと接続され、ドレインは＋ＯＵＴ端子とＮチャネルＭＯＳトランジスタＭＮ１のドレインとプリドライバ１のＦＢ１端子とに接続される。ＮチャネルＭＯＳトランジスタＭＮ１のソースは低圧側電源ＶＳＳと接続される。
【００３１】
ＰチャネルＭＯＳトランジスタＭＰ２のソースは高圧側電源ＶＤＤと接続され、ドレインは−ＯＵＴ端子とＮチャネルＭＯＳトランジスタＭＮ２のドレインとプリドライバ１のＦＢ２端子とに接続される。ＮチャネルＭＯＳトランジスタＭＮ２のソースは低圧側電源ＶＳＳと接続される。
【００３２】
続いて、図２を参照してプリドライバ１の詳細な回路構成を説明する。
Ｉ１端子及びＩ２端子はローアクティブのＡＮＤ回路Ｘ１の二つの入力端子にそれぞれ接続され、ＡＮＤ回路Ｘ１の出力はＮＯＲ回路Ｘ５の一の入力端子及びＮＡＮＤ回路Ｘ４の一の入力端子へと接続される。
【００３３】
ＮＯＲ回路Ｘ５の出力はＰチャネルプリドライバ１１へ入力され、ＮＡＮＤ回路Ｘ４の出力はＮチャネルプリドライバ１２へ入力される。Ｐチャネルプリドライバ１１は、図１のＰチャネルＭＯＳトランジスタＭＰ１（ＭＰ２）を駆動するためのゲート信号を生成する回路であり、Ｎチャネルプリドライバ１２は、図１のＮチャネルＭＯＳトランジスタＭＮ１（ＭＮ２）を駆動するためのゲート信号を生成する回路である。
【００３４】
Ｐチャネルプリドライバ１１の出力はＯ１端子を介して図１のスイッチＳＷ１へ出力され、Ｎチャネルプリドライバ１２の出力はＯ２端子を介して図１のスイッチＳＷ２へ出力される。
【００３５】
Ｐチャネルゲート電圧判定回路１３は、Ｐチャネルプリドライバ１１の出力Ｏ１がＨｉｇｈであるかＬｏｗであるかを判定する回路であり、Ｈｉｇｈである場合にはＮＯＴ回路Ｘ７の出力がＨｉｇｈとなり、Ｌｏｗである場合にはＮＯＴ回路Ｘ７の出力がＬｏｗとなる。
【００３６】
Ｐチャネルゲート電圧判定回路１３の出力（すなわち、ＮＯＴ回路Ｘ７の出力）は、ＮＡＮＤ回路Ｘ４の別の一の入力端子へ入力されるとともに、Ｐチャネルプリドライバ１１内のＮチャネルＭＯＳトランジスタＭＮ１３のゲート及びＮチャネルプリドライバ１２内のＮＯＴ回路Ｘ８へも入力される。
【００３７】
Ｎチャネルゲート電圧判定回路１４は、Ｎチャネルプリドライバ１２の出力Ｏ２がＨｉｇｈであるかＬｏｗであるかを判定する回路であり、Ｈｉｇｈである場合にはＮＯＴ回路Ｘ６の出力がＨｉｇｈとなり、Ｌｏｗである場合にはＮＯＴ回路Ｘ６の出力がＬｏｗとなる。
【００３８】
Ｎチャネルゲート電圧判定回路１４の出力（すなわち、ＮＯＴ回路Ｘ６の出力）は、ＮＯＲ回路Ｘ５の別の一の入力端子へ入力されるとともに、Ｎチャネルプリドライバ１２内のＰチャネルＭＯＳトランジスタＭＰ２４のゲート及びＰチャネルプリドライバ１１内のＮＯＴ回路Ｘ９へも入力される。
【００３９】
ＦＢ１端子は図１の＋ＯＵＴ端子から出力される信号をフィードバックで入力する端子であり、ＮＯＲ回路Ｘ１３及びＸ１２の一の入力端子と接続される。ＦＢ２端子は図１の−ＯＵＴ端子から出力される信号をフィードバックで入力する端子であり、ＮＯＲ回路Ｘ１３及びＸ１２の別の一の入力端子と接続される。
【００４０】
ＮＯＲ回路Ｘ１３の出力は、ＮＯＴ回路Ｘ１１へ入力されるとともに、Ｐチャネルプリドライバ１１内のＰチャネルＭＯＳトランジスタＭＰ１４のゲートへと入力される。ＮＯＴ回路Ｘ１１の出力は、Ｐチャネルプリドライバ１１内のＮチャネルＭＯＳトランジスタＭＮ１４のゲートへと入力される。
【００４１】
ＮＯＲ回路Ｘ１２の出力は、ＮＯＴ回路Ｘ１０へ入力されるとともに、Ｎチャネルプリドライバ１２内のＮチャネルＭＯＳトランジスタＭＮ２４のゲートへと入力される。ＮＯＴ回路Ｘ１０の出力は、Ｎチャネルプリドライバ１２内のＰチャネルＭＯＳトランジスタＭＰ２３のゲートへと入力される。
【００４２】
次に、Ｐチャネルゲート電圧判定回路１３、Ｎチャネルゲート電圧判定回路１４、Ｐチャネルプリドライバ１１、Ｎチャネルプリドライバ１２の順に、各々の詳細な構成を説明する。
【００４３】
Ｐチャネルゲート電圧判定回路１３において、ＮチャネルＭＯＳトランジスタＭＮ１５及びＭＮ１６は、カレントミラーを構成しており、ＮチャネルＭＯＳトランジスタＭＮ１６のドレインと高圧側電源ＶＤＤとの間に介挿された定電流源Ｉの電流に比例した電流（例えば、ｋ１・Ｉとする。）がＮチャネルＭＯＳトランジスタＭＮ１５に流れるようになっている。
【００４４】
このＮチャネルＭＯＳトランジスタＭＮ１５のドレインと高圧側電源ＶＤＤとの間にはＰチャネルＭＯＳトランジスタＭＰ１５が介挿されており、このＰチャネルＭＯＳトランジスタＭＰ１５のゲートは、Ｏ１端子から出力されてＰチャネルトランジスタＭＰ１又はＭＰ２にゲート電圧ＶＧＰを与える信号線１Ｇに接続されている。そして、インバータＸ７は、ＮチャネルＭＯＳトランジスタＭＮ１５のドレインの出力信号のレベルを反転し、信号ＳＰとして出力するものである。
【００４５】
この構成において、信号線１Ｇ上のゲート電圧ＶＧＰがＨｉｇｈレベル（高圧側電源ＶＤＤの出力電圧レベル）である場合には、ＰチャネルトランジスタＭＰ１５がＯＦＦ状態となるため、信号ＳＰはＨｉｇｈレベルとなる。
【００４６】
一方、ゲート電圧ＶＧＰがＰチャネルトランジスタＭＰ１（又はＭＰ２）をＯＮ状態にする程度に低く、ＰチャネルトランジスタＭＰ１５にｋ１・Ｉ以上の電流が流れようとすると、ＮチャネルＭＯＳトランジスタＭＮ１５のドレイン電圧が上昇し、信号ＳＰはＬｏｗレベルとなる。
【００４７】
Ｎチャネルゲート電圧判定回路１４において、ＰチャネルＭＯＳトランジスタＭＰ２５及びＭＰ２６は、カレントミラーを構成しており、ＰチャネルＭＯＳトランジスタＭＰ２６のドレインと低圧側電源ＶＳＳとの間にはＮチャネルＭＯＳトランジスタＭＮ１７が介挿されている。
【００４８】
そして、ＮチャネルＭＯＳトランジスタＭＮ１７のゲートはＮチャネルＭＯＳトランジスタＭＮ１５及びＭＮ１６のゲートと接続されている。したがって、ＰチャネルＭＯＳトランジスタＭＰ２５には、定電流源Ｉの電流に比例した電流（例えば、ｋ２・Ｉとする。
）が流れる。
【００４９】
このＰチャネルＭＯＳトランジスタＭＰ２５のドレインと低圧側電源ＶＳＳとの間にはＮチャネルＭＯＳトランジスタＭＮ２５が介挿されており、このＮチャネルＭＯＳトランジスタＭＮ２５のゲートは、Ｏ２端子から出力されてＮチャネルトランジスタＭＮ１又はＭＮ２にゲート電圧ＶＧＮを与える信号線２Ｇに接続されている。そして、インバータＸ６は、ＰチャネルＭＯＳトランジスタＭＰ２５のドレインの出力信号のレベルを反転し、信号ＳＮとして出力するものである。
【００５０】
この構成において、信号線２Ｇ上のゲート電圧ＶＧＮがＬｏｗレベル（低圧側電源ＶＳＳの出力電圧レベル）である場合には、ＮチャネルトランジスタＭＮ２５がＯＦＦ状態となるため、信号ＳＮはＬｏｗレベルとなる。
【００５１】
一方、ゲート電圧ＶＧＮがＮチャネルトランジスタＭＮ１（又はＭＮ２）をＯＮ状態にする程度に高く、ＮチャネルトランジスタＭＮ２５にｋ２・Ｉ以上の電流が流れようとすると、ＰチャネルＭＯＳトランジスタＭＰ２５のドレイン電圧が下降し、信号ＳＮはＨｉｇｈレベルとなる。
【００５２】
Ｐチャンネルプリドライバ１１において、ＰチャネルトランジスタＭＰ１１およびＮチャネルトランジスタＭＮ１１は、高圧側電源ＶＤＤおよび低圧側電源ＶＳＳ間に直列に介挿されており、インバータを構成している。これらのトランジスタは、各々のゲートがＮＯＲ回路Ｘ５の出力端子に接続され、各々のドレインが信号線１Ｇに共通接続されている。
【００５３】
この信号線１Ｇには、ＰチャネルトランジスタＭＰ１２およびＮチャネルトランジスタＭＮ１２のドレインが接続されており、これらのトランジスタのゲートはＮＯＲ回路Ｘ５の出力端子に接続されている。そして、ＰチャネルトランジスタＭＰ１２のソースと高圧側電源ＶＤＤとの間には、ＰチャネルトランジスタＭＰ１３及びＭＰ１４が並列に介挿されている。
【００５４】
ここで、ＰチャネルトランジスタＭＰ１３のゲートには、Ｎチャネルゲート電圧判定回路１４の出力である信号ＳＮをインバータＸ９によってレベル反転した信号が与えられ、ＰチャネルトランジスタＭＰ１４のゲートには、ＮＯＲ回路Ｘ１３の出力信号が与えられる。
【００５５】
一方、ＮチャネルトランジスタＭＮ１２のソースと低圧側電源ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタＭＮ１３及びＭＮ１４が並列に介挿されている。ここで、ＮチャネルトランジスタＭＮ１３のゲートには信号ＳＰが与えられ、ＮチャネルトランジスタＭＮ１４のゲートには、インバータＸ１１の出力信号が与えられる。
【００５６】
Ｎチャンネルプリドライバ１２において、ＰチャネルトランジスタＭＰ２１およびＮチャネルトランジスタＭＮ２１は、高圧側電源ＶＤＤおよび低圧側電源ＶＳＳ間に直列に介挿されており、インバータを構成している。これらのトランジスタは、各々のゲートがＮＡＮＤ回路Ｘ４の出力端子に接続され、各々のドレインが信号線２Ｇに共通接続されている。
【００５７】
この信号線２Ｇには、ＰチャネルトランジスタＭＰ２２およびＮチャネルトランジスタＭＮ２２のドレインが接続されており、これらのトランジスタのゲートはＮＡＮＤ回路Ｘ４の出力端子に接続されている。そして、ＰチャネルトランジスタＭＰ２２のソースと高圧側電源ＶＤＤとの間には、ＰチャネルトランジスタＭＰ２３及びＭＰ２４が並列に介挿されている。
【００５８】
ここで、ＰチャネルトランジスタＭＰ２３のゲートには、インバータＸ１０の出力信号が与えられ、ＰチャネルトランジスタＭＰ２４のゲートには信号ＳＮが与えられる。
【００５９】
一方、ＮチャネルトランジスタＭＮ２２のソースと低圧側電源ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタＭＮ２３及びＭＮ２４が並列に介挿されている。ここで、ＮチャネルトランジスタＭＮ２３のゲートには、信号ＳＰをインバータＸ８によってレベル反転した信号が与えられ、ＮチャネルトランジスタＭＮ２４のゲートには、ＮＯＲ回路Ｘ１２の出力信号が与えられる。
【００６０】
以上説明したＰチャネルプリドライバ１１及びＮチャネルプリドライバ１２は、出力段のＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）及びＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）を駆動する手段として、複数の並列接続されたトランジスタを有しているため、これらを選択使用することにより、ＮＯＲ回路Ｘ５の出力又はＮＡＮＤ回路Ｘ４の出力に応じて出力段のドライバ４を構成する各トランジスタをＯＮ状態からＯＦＦ状態へ又はＯＦＦ状態からＯＮ状態に移行させる際の利得の制御が可能である。
【００６１】
上記構成により、Ｐチャネルプリドライバ１１又はＮチャネルプリドライバ１２がＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）をＯＮ状態からＯＦＦ状態に移行させるように駆動する過程において、ＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）の出力電圧が基準レベル（ＮＯＲ回路Ｘ１３，Ｘ１２の閾値レベル）を超えたとき、Ｐチャネルゲート電圧判定回路１３及びＮチャネルゲート電圧判定回路１４によってＰチャネルプリドライバ１１又はＮチャネルプリドライバ１２の利得を低下させるように第１の利得制御が行われるため、＋ＯＵＴ端子又は−ＯＵＴ端子から出力される信号にオーバーシュート及びアンダーシュートが発生するのを低減することができる。
【００６２】
また、Ｐチャネルプリドライバ１１又はＮチャネルプリドライバ１２がＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）をＯＦＦ状態からＯＮ状態に移行させるように駆動する過程において、ＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）に電流が流れ始めてからＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）の出力電圧が基準レベル（ＮＯＲ回路Ｘ１３，Ｘ１２の閾値レベル）に到達するまでの間、Ｐチャネルゲート電圧判定回路１３及びＮチャネルゲート電圧判定回路によってＰチャネルプリドライバ１１又はＮチャネルプリドライバ１２の利得（駆動能力）を低下させる第２の利得制御が行われるので、ＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）に流れる電流の急激な変化を防止し、雑音の発生を防ぐことができる。
【００６３】
ここで、上述した第１及び第２の利得制御は、ＰチャネルＭＯＳトランジスタＭＰ１（又はＭＰ２）又はＮチャネルＭＯＳトランジスタＭＮ１（又はＭＮ２）に流れる電流の変化を緩和するように作用するので、図１のＤ級増幅器の後段に接続された誘導性負荷に起因して発生する雑音のみならず、電源線や接地線に介在する寄生インダクタンスに起因して発生する雑音を抑制する効果も有する。
【００６４】
次に、上述した実施形態の動作を、図３のタイミングチャートを参照して説明する。図３において、＋ＩＮ端子からＰＷＭ信号が入力され、−ＩＮ端子はＬｏｗが連続している間は（図３のａ，ｂ：時刻ｔ１〜ｔ２）、切り替え信号生成回路２の出力、切り替え信号Ｓ１はＨｉｇｈ、切り替え信号Ｓ２（切り替え信号Ｓ２は切り替え信号Ｓ１の反転信号であるため、図３では省略している。）はＬｏｗとなる（図３のｃ：時刻ｔ１〜ｔ２）。
【００６５】
このとき、切り替え回路３内の各スイッチは、スイッチＳＷ１がＧ１端子側へ接続され、スイッチＳＷ２がＧ３側へ接続され、スイッチＳＷ３・ＳＷ６がＯＮ、スイッチＳＷ４・ＳＷ５がＯＦＦとなる。
【００６６】
すわなち、プリドライバ１のＯ１端子・Ｏ２端子からの出力は、それぞれＰチャネルＭＯＳトランジスタＭＰ１（Ｇ１）及びＮチャネルＭＯＳトランジスタＭＮ１のゲートへと入力され（Ｇ３）、ＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２のゲートはＨｉｇｈとなる。
【００６７】
したがって、＋ＯＵＴ端子からは+ＩＮ端子からの入力に応じた信号が出力される。一方、−ＯＵＴ端子からの出力は、ＰチャネルＭＯＳトランジスタＭＰ２がＯＦＦ、ＮチャネルＭＯＳトランジスタＭＮ２がＯＮとなるため、低圧側電源ＶＳＳとほぼ同電位となる（図３のｈ，ｇ：時刻ｔ１〜ｔ２）。
【００６８】
この後、−ＩＮ端子からＰＷＭ信号が入力されると（図３のｂ：時刻ｔ２〜）、切り替え信号生成回路２の出力の論理が反転し、切り替え信号Ｓ１はＬｏｗ、切り替え信号Ｓ２はＨｉｇｈとなる（図３のｃ：時刻ｔ２〜）。このとき、＋ＩＮ端子はＬｏｗが連続している（図３のａ：時刻ｔ２〜）。
【００６９】
切り替え信号生成回路２の出力の論理が反転し、切り替え信号Ｓ１がＬｏｗ、切り替え信号Ｓ１がＨｉｇｈになると、切り替え回路３内の各スイッチが切り替わり、スイッチＳＷ１がＧ２端子側へ接続され、スイッチＳＷ２がＧ４側へ接続され、スイッチＳＷ３・ＳＷ６がＯＦＦ、スイッチＳＷ４・ＳＷ５がＯＮとなる。
【００７０】
すわなち、プリドライバ１のＯ１端子・Ｏ２端子からの出力は、ＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２のゲートへと入力され、ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１のゲートはＨｉｇｈとなる。
【００７１】
したがって、−ＯＵＴ端子からは−ＩＮ端子からの入力に応じた信号が出力される。一方、＋ＯＵＴ端子からの出力は、ＰチャネルＭＯＳトランジスタＭＰ１がＯＦＦ、ＮチャネルＭＯＳトランジスタＭＮ１がＯＮとなるため、低圧側電源ＶＳＳとほぼ同電位となる（図３のｈ，ｇ：時刻ｔ２〜）。
【００７２】
プリドライバ１内では、Ｉ１端子からのＰＷＭ信号とＩ２端子からのＰＷＭ信号をローアクティブのＡＮＤ回路Ｘ１で入力するため、どちらの端子からＰＷＭ信号が入力されても、そのＰＷＭ信号に対応する応答がＯ１端子及びＯ２端子から出力される（図３のｄ）。
【００７３】
なお、−ＩＮ端子からのＰＷＭ信号入力後から切り替え回路３内の各スイッチが切り替わるまでに要する時間は、当該ＰＷＭ信号に対応する出力がプリドライバ１のＯ１端子及びＯ２端子に現れるまでに要する時間よりも短く、Ｏ１端子及びＯ２端子から信号が出力される時点では既に各スイッチの切り替えが終了している。
【００７４】
切り替え回路３内のスイッチＳＷ２のＧ４端子における信号は、切り替え信号Ｓ１がＨｉｇｈ（切り替え信号Ｓ２がＬｏｗ）の間はＯ２端子との接続が切断され、高圧側電源ＶＤＤと接続されるためＨｉｇｈ固定となるが、切り替え信号Ｓ１がＬｏｗ（切り替え信号Ｓ２がＨｉｇｈ）の間は高圧側電源ＶＤＤとの接続が切断され、Ｏ２端子と接続されるためＯ２端子からの出力信号と一致する（図３のｅ）。
【００７５】
一方、切り替え回路３内のスイッチＳＷ２のＧ３端子における信号は、切り替え信号Ｓ１がＨｉｇｈ（切り替え信号Ｓ２がＬｏｗ）の間は高圧側電源ＶＤＤとの接続が切断され、Ｏ２端子と接続されるためＯ２端子からの出力信号と一致するが、切り替え信号Ｓ１がＬｏｗ（切り替え信号Ｓ２がＨｉｇｈ）の間はＯ２端子との接続が切断され、高圧側電源ＶＤＤと接続されるためＨｉｇｈ固定となる（図３のｆ）。
【００７６】
すなわち、＋ＩＮ端子からＰＷＭ信号が入力されている間はＯ２端子（Ｏ１端子）の出力はＮチャネルＭＯＳトランジスタＭＮ１（ＰチャネルＭＯＳトランジスタＭＰ１）のゲートへと出力されて＋ＯＵＴ端子からＰＷＭ信号が出力され、−ＯＵＴ端子は低圧側電源ＶＳＳに固定される（図３のｇ、ｈ：時刻ｔ１〜ｔ２）。
【００７７】
同様に、−ＩＮ端子からＰＷＭ信号が入力されている間はＯ２端子（Ｏ１端子）の出力はＮチャネルＭＯＳトランジスタＭＮ２（ＰチャネルＭＯＳトランジスタＭＰ２）のゲートへと出力されて−ＯＵＴ端子からＰＷＭ信号が出力され、＋ＯＵＴ端子は低圧側電源ＶＳＳに固定される（図３のｇ、ｈ：時刻ｔ２〜）。
【００７８】
本実施形態のＤ級増幅器を用いることにより、一つのプリドライバからの出力により、スイッチの切り替えで出力先を選択することによりドライバ４１・４２の双方を駆動することが可能となる。したがって、従来は二つ必要であったプリドライバを一つにすることができ、チップ面積を縮小することができる。
【００７９】
なお、図１の切り替え回路３におけるスイッチＳＷ３〜ＳＷ６は、図４に示したように高抵抗Ｒ３１・Ｒ３２（プルアップ抵抗）でプルアップする構成や、図５に示したようにラッチＬ３１・Ｌ３２でゲート電圧を保持する構成としても、スイッチＳＷ１・ＳＷ２によりプリドライバ１との接続が切断されているドライバのゲートはＨｉｇｈに維持されるため、本実施形態と同様の効果が得られる。
【００８０】
また、上記実施例では、低圧側電源（ＶＳＳ）を基準に出力するが、高圧側電源（ＶＤＤ）を基準にしてもよい。その場合、スイッチＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６は低圧側電源ＶＳＳと接続することになる。
【００８１】
さらにまた、図３ではＯ１端子及びＯ２端子からの出力は同じとしてあるが、図６に示したようにＯ１端子及びＯ２端子からの出力の立上がり・立下りのタイミングが異なるようにすることで、ＰチャネルトランジスタＭＰ１のゲート（Ｏ１端子からの出力）がＬｏｗ、ＮチャネルトランジスタＭＮ１のゲート（Ｏ２端子からの出力）がＨｉｇｈとなり貫通電流が流れることを防ぐことが可能である。
【００８２】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本発明の増幅器への入力はアナログ信号でもデジタル信号でもよく、また、ＰＷＭ以外のスイッチング（例えば、ＰＤＭ(Pulse Density Modulation)）を使用する増幅器にも適用可能である。さらに、本実施形態ではＭＯＳ型の電界効果トランジスタによりＤ級増幅器を構成したが、その他の電界効果トランジスタやバイポーラトランジスタにより構成するものであってもよい。
【産業上の利用可能性】
【００８３】
本発明は、アナログ信号又はデジタル信号に対して増幅を行うＢＴＬ接続の増幅器に用いて好適である。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態にかかるＤ級増幅器の構成を示す回路図である。
【図２】図１のプリドライバ１の詳細な回路構成を示す回路図である。
【図３】図１のＤ級増幅器の各部における信号のタイミングチャートである。
【図４】図１のドライバ４において高抵抗プルアップを用いた図である。
【図５】図１のドライバ４においてゲート電圧を保持するラッチを用いた図である。
【図６】図１のＯ１端子及びＯ２端子からの出力の立上がり・立下りのタイミングを示す図である。
【図７】従来のＤ級増幅器の構成を示す構成図である。
【図８】図７のＤ級増幅器における信号の入力と出力との関係を示す図である。
【符号の説明】
【００８５】
１…プリドライバ、２…切り替え信号生成回路（判定手段）、３…切り替え回路（切り替え手段）、４…ドライバ、１１…Ｐチャネルプリドライバ、１２…Ｎチャネルプリドライバ、１３…Ｐチャネルゲート電圧判定回路、１４…Ｎチャネルゲート電圧判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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