(57)【特許請求の範囲】
【請求項１】
複数の要求元が提示するデータ値のうち最大値または最小値を選択し、該最大値または最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値または最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御方法において、
上位のＭビットを調停アルゴリズム用に各要求元が提示する第１の比較数値データとし、下位のＮビットを、前記複数の要求元の数が２Nの場合において、前回の調停結果に対して各要求元毎に０から２N−１までの異なる値を出力するそれぞれ異なる符号なし整数演算を施した全て異なるＮビット分の整数値から成るラウンドロビン用の第２の比較数値データとし、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより前記Ｍ＋Ｎビットのデータの最大値または最小値を検索する事に基づいて今回の調停結果を求めることを特徴とする調停制御方法。
【請求項２】
複数の要求元が提示するデータ値のうち最大値を選択し、該最大値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、
クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、
前記複数の要求元の数と同数備えて夫々が異なる要求元に対応し、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、
これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとして、各要求元が提示するＭビットの比較数値データに対応する第１の演算回路からのＮビット出力をそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最大値を出力する比較器と、
この比較器の出力のうちの下位Ｎビットが示す値を、前記ラッチ回路から出力される前回の調停結果から符号なし減算し、この減算結果を今回の調停結果として前記ラッチ回路に入力する第２の演算回路と、
を備え、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする調停制御回路。
【請求項３】
ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、前記各第１の演算回路は、前記ラッチ回路の出力に（ｎ−Ｌ＋１）を加算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力することを特徴とする請求項２に記載の調停制御回路。
【請求項４】
前記比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を前記ラッチ回路にイネーブル信号として入力することを特徴とする請求項２または３に記載の調停制御回路。
【請求項５】
複数の要求元が提示するデータ値のうち最大値を選択し、該最大値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、
クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、
前記複数の要求元の数と同数備えて夫々が異なる要求元に対応し、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の演算回路と、
これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとして、各要求元が提示するＭビットの比較数値データに対応する演算回路からのＮビット出力をそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較し、この比較により最大値となる要求元の番号を出力し、この番号データを今回の調停結果として前記ラッチ回路に入力する比較器と、
を備え、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする調停制御回路。
【請求項６】
複数の要求元が提示するデータ値のうち最小値を選択し、該最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、
クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、
前記複数の要求元の数と同数備えて夫々が異なる要求元に対応し、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、
これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとして、各要求元が提示するＭビットの比較数値データに対応する第１の演算回路からのＮビット出力をそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最小値を出力する比較器と、
この比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果とを符号なし加算することに基づき今回の調停結果を得、この今回の調停結果を前記ラッチ回路に入力する第２の演算回路と、
を備え、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする調停制御回路。
【請求項７】
ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、前記各第１の演算回路は、値（Ｌ＋ｎ）から前記ラッチ回路の出力を減算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力し、
前記第２の演算回路は、前記比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果と、値１とを符号なし加算することに基づき今回の調停結果を得ることを特徴とする請求項６に記載の調停制御回路。
【請求項８】
前記比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を論理反転して前記ラッチ回路にイネーブル信号として入力することを特徴とする請求項６または７に記載の調停制御回路。
【請求項９】
複数の要求元が提示するデータ値のうち最小値を選択し、該最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、
クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、
前記複数の要求元の数と同数備えて夫々が異なる要求元に対応し、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の演算回路と、
これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとして、各要求元が提示するＭビットの比較数値データに対応する演算回路からのＮビット出力をそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較し、この比較により最小値となる要求元の番号を出力し、この番号データを今回の調停結果として前記ラッチ回路に入力する比較器と、
を備え、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする調停制御回路。
【請求項１０】
複数の要求元が提示するデータ値のうち最大値を選択し、該最大値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御方法において、
上位のＭビットを調停アルゴリズム用に各要求元が提示する第１の比較数値データとし、下位のＮビットを、前記複数の要求元の数が２NでありＬを０からｎ＝２N−１までの整数として０から数えてＬ番目の要求元において、前回の調停結果に（ｎ−Ｌ＋１）のＮビット符号なし加算を施した全て異なるＮビット分の整数値から成るラウンドロビン用の第２の比較数値データとし、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより前記Ｍ＋Ｎビットのデータの最大値を検索する事に基づいて今回の調停結果を求めることを特徴とする調停制御方法。
【請求項１１】
複数の要求元が提示するデータ値のうち最小値を選択し、該最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御方法において、
上位のＭビットを調停アルゴリズム用に各要求元が提示する第１の比較数値データとし、下位のＮビットを、前記複数の要求元の数が２NでありＬを０からｎ＝２N−１までの整数として０から数えてＬ番目の要求元において、（Ｌ＋ｎ）から前回の調停結果をＮビット符号なし減算を施した全て異なるＮビット分の整数値から成るラウンドロビン用の第２の比較数値データとし、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより前記Ｍ＋Ｎビットのデータの最小値を検索する事に基づいて今回の調停結果を求めることを特徴とする調停制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交換装置やバスアクセスなどの調停に用いられる調停制御回路に関し、さらに詳しくは複数の基本的に平等な扱いをされるべき要求元がある場合であって特に調停アルゴリズムが各要求元が提示するデータ値のうち最大値または最小値を選択してその値を提示している要求元を選択結果とする手順をとる場合、最大値または最小値に相当する値が複数の要求元から提示されているときに、最終的に１つの要求元を決定するためにラウンドロビン(回転優先)制御を適用する調停制御方法および回路に関するものである。
【０００２】
【従来の技術】
交換装置やバスアクセスの調停などに用いられるラウンドロビン方式は歴史も古く、多くの実現方式が提案されている。ラウンドロビン方式は、基本的に平等な扱いをされるべき要求元に対し、共用帯域やバスなどの共用資源を公平にアクセスする権利を与えるべく調停するものである。
【０００３】
この種のラウンドロビンについての従来技術として、特開平１１−２１９３３５号公報がある。この従来技術には、要求の有無を示す１ビットの要求信号のビット列と、１ビットのみが１である検索信号とを用い、検索信号が１であるビット位置から要求信号のビット列を検索し、最初に要求信号が１であるビットに対応した許可信号を１とし、他のビットに対応する許可信号は０とするラウンドロビンスキャンを、加算回路や論理回路などの組み合わせ論理回路によって実現することが示されており、組み合わせ論理回路のみによって一意にラウンドロビン結果を求めることができるため、高速処理が可能である。
【０００４】
この従来技術においては、検索要因（要求信号）として用いることができるのは、あくまでも０か１かを示す１ビットのフラグであり、それらを何段か重ねて処理することは可能である。しかし、この従来技術において、調停アルゴリズムが様々の要因から算出した複数ビットから成る数値を比較して要求元を選択していく場合には、結局比較のための回路を前段に用意し、その結果をあらためてフラグ化してこのラウンドロビン制御回路に入力する必要がある。このようにこの従来技術においては、要求元が提示するデータが複数ビットの場合には、調停結果を出すまでに、結局２段階以上の処理が必要となり、回路規模が増大するとともに、処理速度をいまひとつ向上させることができない問題がある。
【０００５】
一方、調停アルゴリズムとラウンドロビンによる比較を同時に行う従来技術として、特開平１−２９６３６５号公報がある。この従来技術には、共通バスにアクセスする複数のインタフェース装置毎にカウンタを設け、各インタフェース装置はカウンタ値を出力し、各インタフェース装置は自分の出力したカウンタ値と全装置から出力されたカウンタ値の最大値を比較して一致、不一致を判定し、一致したインタフェース装置がバスの使用権を獲得し、バスの使用権を獲得した装置のカウンタ値よりも小さいカウンタ値をもつ全てのインタフェース装置はカウンタをカウントアップし、バスの使用権を獲得したインタフェース装置はカウンタを最小値にセットすることが示されている。
【０００６】
この従来技術の問題点は、まず比較を行うのに必要な条件として、比較値（カウンタ値）が各要求元（各インタフェース装置）別に全て異なっていなければならないことである。
【０００７】
また、この従来技術には、前記カウンタ値の最上位ビットの上に優先順位情報を付加して出力し、比較を行うことが開示されているが、この従来技術において、一括して調停結果を出力するには、優先順位情報も元々の調停比較値（カウンタ値）と同様に、要求元毎に全て異なる値を出力できなければならない。この上位に付加する値が要求元毎に必ずしも全て異なっていない場合には、この従来技術にも示されているように、各インタフェース装置にカウンタを２つずつ用意し、まず上位ビット(第１のカウンタ)の出力の比較結果を認識するための手順を踏み、その結果第２の比較に参加することを許された要求元だけが第２のカウンタの内容を調停バスに出力するという２段階の手順を踏む必要がある。
【０００８】
この従来技術では、第１のカウンタと第２のカウンタは共通バスに接続されているが、各カウンタのバスを別々にし、第１のカウンタと第２のカウンタの値を各インタフェース装置が同時に送出した場合を想定する。例えば第１のカウンタが最大値、第２のカウンタが２番目の値を持つ要求元Ａと、第１のカウンタが２番目の値、第２のカウンタが最大値を持つ要求元Ｂがあったとき、要求元Ａでは第１のカウンタの出力による比較結果は最大値を示すが、第２のカウンタの出力による比較結果は最大値であることを示さない。このように、この従来技術では、２つのカウンタの出力を同時に出力した場合は、自分が選択されるべきかどうかを判断することはできない。すなわち、この従来技術では、要求元Ｂが第１のカウンタによる結果から自分は第１のカウンタにおける選択段階で脱落したことを認識し、第２のカウンタの出力を取り下げることによって、初めて要求元Ａの第２のカウンタにおける比較結果が最大であることを認識することが可能となる。
【０００９】
これは、結局、第１段目にあたる特定の要因による要求元選択をまず実施し、複数の要求元が並立した場合に、次の第２段目であらためて最終的に必ず一意に決定することが可能な調停回路を用いる前者の従来技術と特に異なるものではない。
【００１０】
【発明が解決しようとする課題】
このように上記従来技術においては、調停アルゴリズムに固有の要因による計算値を比較して調停するとき、そのときのラウンドロビンつまり最終的な一意選択を行うための手順がどうしても分離されて、２ステップ以上の手順を要してしまう。このため、従来技術では、その回路構成がわかりにくく複雑かつ大規模になる。また、クロックステップが多くなり、高速処理をなし得ず、高速で調停を行う必要のあるシステムでは、速度ネックとなる。
【００１１】
この発明は上記に鑑みてなされたもので、調停アルゴリズムによる要求元候補の選択とラウンドロビンによる最終的な要求元選択を一括して行うようにして、回路の単純化および高速化を実現する調停制御回路を得ることを目的としている。
【００１２】
【課題を解決するための手段】
上記目的を達成するためこの発明にかかる調停制御方法は、複数の要求元が提示するデータ値のうち最大値または最小値を選択し、該最大値または最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値または最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御方法において、上位のＭビットを調停アルゴリズム用に各要求元が提示する第１の比較数値データとし、下位のＮビットを前回の調停結果に各要求元毎にそれぞれ異なる所定の演算を施した全て異なるＮビット分の整数値から成るラウンドロビン用の第２の比較数値データとし、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより前記Ｍ＋Ｎビットのデータの最大値または最小値を検索する事に基づいて今回の調停結果を求めることを特徴とする。
【００１３】
この発明によれば、上位のＭビットを調停アルゴリズム用に各要求元が提示する第１の比較数値データとし、下位のＮビットを前回の調停結果に各要求元毎にそれぞれ異なる所定の演算を施した全て異なるＮビット分の整数値から成るラウンドロビン用の第２の比較数値データとし、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより前記Ｍ＋Ｎビットのデータの最大値または最小値を検索する事に基づいて今回の調停結果を求める。すなわち、複数の要求元分の第１および第２の比較数値データをＭ＋Ｎビットの符号なし整数として比較することにより、上位Ｍビットに関する調停アルゴリズムによる要求元選択と下位Ｎビットによる要求元の一意選択とを1ステップで一括して実行する。
【００１４】
つぎの発明にかかる調停制御回路は、複数の要求元が提示するデータ値のうち最大値を選択し、該最大値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最大値を出力する比較器と、この比較器の出力のうちの下位Ｎビットが示す値を、前記ラッチ回路から出力される前回の調停結果から符号なし減算し、この減算結果を今回の調停結果として前記ラッチ回路に入力する第２の演算回路とを備え、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする。
【００１５】
この発明によれば、複数の第１の演算回路は、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する。比較器は、これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最大値を出力する。第２の演算回路は、比較器の出力のうちの下位Ｎビットが示す値を、前記ラッチ回路から出力される前回の調停結果から符号なし減算し、この減算結果を今回の調停結果として前記ラッチ回路に入力する。このようにして、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出する。
【００１６】
つぎの発明にかかる調停制御回路は、上記発明において、ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、前記各第１の演算回路は、前記ラッチ回路の出力に（ｎ−Ｌ＋１）を加算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力することを特徴とする。
【００１７】
この発明によれば、第１の演算回路は、ラッチ回路の出力に（ｎ−Ｌ＋１）を加算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力する。
【００１８】
つぎの発明にかかる調停制御回路は、上記発明において、前記比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を前記ラッチ回路にイネーブル信号として入力することを特徴とする。
【００１９】
この発明によれば、比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を前記ラッチ回路にイネーブル信号として入力することで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしている。
【００２０】
つぎの発明にかかる調停制御回路は、複数の要求元が提示するデータ値のうち最大値を選択し、該最大値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最大値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の演算回路と、これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較し、この比較により最大値となる要求元の番号を出力し、この番号データを今回の調停結果として前記ラッチ回路に入力する比較器とを備え、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする。
【００２１】
この発明によれば、複数の演算回路では、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する。比較器では、これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最大値に対応する番号データを出力する。この比較器の出力すなわち番号データが今回の調停結果としてラッチ回路に入力される。
【００２２】
つぎの発明にかかる調停制御回路は、複数の要求元が提示するデータ値のうち最小値を選択し、該最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最小値を出力する比較器と、この比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果とを符号なし加算することに基づき今回の調停結果を得、この今回の調停結果を前記ラッチ回路に入力する第２の演算回路とを備え、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする。
【００２３】
この発明によれば、複数の第１の演算回路は、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する。比較器は、これら各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最小値を出力する。第２の演算回路は、比較器の出力のうちの下位Ｎビットが示す値と前記ラッチ回路から出力される前回の調停結果とを符号なし加算することに基づき今回の調停結果を得る。この今回の調停結果はラッチ回路に入力される。このようにして、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出する。
【００２４】
つぎの発明にかかる調停制御回路は、上記発明において、ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、前記各第１の演算回路は、値（Ｌ＋ｎ）から前記ラッチ回路の出力を減算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力し、前記第２の演算回路は、前記比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果と、値１とを符号なし加算することに基づき今回の調停結果を得ることを特徴とする。
【００２５】
この発明によれば、第１の演算回路は、値（Ｌ＋ｎ）から前記ラッチ回路の出力を減算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力する。第２の演算回路は、比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果と、値１とを符号なし加算することに基づき今回の調停結果を得る。
【００２６】
つぎの発明にかかる調停制御回路は、上記発明において、前記比較器に、最上位ビットとして、各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を論理反転して前記ラッチ回路にイネーブル信号として入力することを特徴とする。
【００２７】
この発明によれば、比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を論理反転してラッチ回路にイネーブル信号として入力することで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしている。
【００２８】
つぎの発明にかかる調停制御回路は、複数の要求元が提示するデータ値のうち最小値を選択し、該最小値を提示している要求元を選択結果とする調停アルゴリズムに適用され、最小値に相当する値が複数の要求元から提示されている場合に、最終的に１つの要求元を決定するべくラウンドロビン制御を用いる調停制御回路において、クロック信号をトリガとしてＮビットの調停結果をラッチするラッチ回路と、前記ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する複数の演算回路と、これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較し、この比較により最小値となる要求元の番号を出力し、この番号データを今回の調停結果として前記ラッチ回路に入力する比較器とを備え、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出することを特徴とする。
【００２９】
この発明によれば、複数の演算回路では、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施して全て異なるＮビット分の整数値から成るラウンドロビン用の比較数値データを出力する。比較器では、これら各演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最小値に対応する番号データを出力する。この比較器の出力すなわち番号データが今回の調停結果としてラッチ回路に入力される。
【００３０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる調停制御回路の好適な実施の形態を詳細に説明する。
【００３１】
実施の形態１.
この発明の実施の形態１を図１および図２に従って説明する。実施の形態１においては、調停アルゴリズムが要求元の提示する数値のうちの最大値を出力しているものを選択する場合のラウンドロビン機能を実現している。図１は特にラウンドロビンに関係する箇所だけに抽出して示す図である。
【００３２】
図１において、ＮビットのＤＦＦ(ラッチ回路、Ｄ型フリップフロップ回路)１１は、選択された要求元を示すラウンドロビン結果（Ｎビット）をクロック信号をトリガとしてラッチしておくためのものである。演算回路２１は、ＤＦＦ１１が保持している前回のラウンドロビン結果ａ（Ｎビット）から、比較器３１の出力ｂ（Ｎビット）を符号なし整数で減算し、その減算結果（ａ-ｂ）をＤＦＦ１１に出力する。
【００３３】
演算回路４０〜４ｎ（ｎ＝２N-１）は、夫々、入力されるＤＦＦ１１の出力値すなわち前回のラウンドロビン結果ａ（Ｎビット）に、枠内に示す演算を施してラウンドロビン用の比較数値を出力するものである。例えば、演算回路４０は、要求元「０」に対応し、ＤＦＦ１１の出力値（Ｎビット）に＋０するＮビット符号なし加算を実行する。演算回路４１は、要求元「１」に対応し、ＤＦＦ１１の出力値（Ｎビット）に＋ｎするＮビット符号なし加算を実行する。演算回路４２は、要求元「２」に対応し、ＤＦＦ１１の出力値（Ｎビット）に＋（ｎ−１）するＮビット符号なし加算を実行する。すなわち、ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、０から数えてＬ番目の演算回路は、要求元「Ｌ」に対応し、（ＤＦＦ１１の出力値）＋(ｎ−Ｌ＋１)のＮビット符号なし加算を実行している。以下、同様に、演算回路４ｎは、要求元「ｎ」に対応し、ＤＦＦ１１の出力値（Ｎビット）に＋１するＮビット符号なし加算を実行する。これら演算回路４０〜４ｎの出力値は比較器３１に入力される。比較器３１は、これらの入力値を全て比較し、そのうちの最大となる値を演算回路２１に出力する。
【００３４】
Ｎ＝３で、ｎ＝７の場合について、その演算の流れを説明する。ある時点におけるＤＦＦ１１の出力値が「５」であった場合、演算回路４０，４１,４２，４３，４４，４５，４６,および４７の演算出力結果は、それぞれ「５」，「４」，「３」，「２」，「１」，「０」，「７」，「６」となる。ここで、前回のラウンドロビン結果である「５」の位置、つまり符号４５（要求元「５」に対応）の演算回路の演算結果は０となっていて、次回のラウンドロビン処理における優先度が最低になり、符号４５の次の符号４６（要求元「６」に対応）の演算回路の演算結果が３ビット整数の最大値「７」を示し、優先度が最高になっている。したがって、もし全ての要求元が要求を出していた場合、この中で一番大きい数値は当然「７」であるので、比較器３１からは「７」が比較結果として出力される。そして、演算回路２１では、５[＋８]−７＝６（符号なしの減算では、解が負になる場合には桁借りが自動的に発生し、また桁上がりは自動的に破棄される）が計算されて、その出力としての最新のラウンドロビン結果は「６」となる。このラウンドロビン結果「６」が、次のクロック信号の立ち上がりでＤＦＦ１１にラッチされ、ラウンドロビン結果として出力されることになる。このラウンドロビン結果は、演算回路４０〜４７の演算結果と比較しても正しいことがわかる。
【００３５】
このように、ラウンドロビンを実現するための演算回路２１、比較器３１、演算回路４０〜４ｎは全て組み合わせ回路で構成され、ＤＦＦ１１のみがクロック信号に応答するラッチ回路であるので、ラウンドロビン処理は１クロックで完了することになる。
【００３６】
つぎに、図３は、図１に示したラウンドロビン用の比較数値（Ｎビット）と、調停アルゴリズムに関する各要求元の提示する比較数値（Ｍビット）と、各要求元の要求の有無を示すフラグ信号（有効表示ビット）とを一括して比較し、選択結果を出力するための調停制御回路を示している。
【００３７】
この図３においては、比較器３１に対して、複数の演算回路４０〜４ｎからのラウンドロビン用の比較数値の他に、調停アルゴリズム用に各要求元「０」〜「ｎ」が提示する比較数値（夫々Ｍビット）と、各要求元の要求の有無を示す有効表示ビット（夫々１ビット）とが入力されている。有効表示ビットは、要求元が要求を出しているときは「１」で、要求元が要求を出していないときは「０」である。すなわち、比較器３１に対しては、１つの要求元に対応して１＋Ｍ＋Ｎビットに合成された比較数値データが入力される。
【００３８】
そのビット構成は、図２に示すように、最上位ビットに有効表示ビット（有効／無効ビット）が配置され、つぎの上位ビットにＭビットの調停アルゴリズムの比較数値データが配置され、下位ビットにラウンドロビン（ＲＲ）のＮビットが配置されている。
【００３９】
比較器３１では、各要求元に対応して入力される（１＋Ｍ＋Ｎ）ビット幅のｎ＋１(２N)個の比較数値データ（有効表示ビット含む）を符号なし整数値として比較して、そのうちの最大値を検索し、検索した最大値を出力する。
【００４０】
この比較器３１での比較処理を図２を用いて説明する。調停アルゴリズムの比較数値の比較部分は、比較器３１のビット幅の許す限り何段あってもよく、調停アルゴリズムの比較数値の比較によって選択肢が一意に決まらなくても、下位ビットのラウンドロビン用の比較数値の比較によって、選択肢が必ず一意に決定する。数値の比較は、当然上位側ビットが結果を大きく左右し、上位で決まらなかった場合に下位側ビットが参照される。よって、もっとも影響の大きいものから上位ビット側に割り当てていくということによって、複数要因の比較も一括して行い、結果を導出することが可能となる。
【００４１】
図２では、有効/無効ビットを最上位ビットに持ってきており、まず要求元が本当に要求を出しているのかどうかを判断できるようになっている。図２の場合は、最大値を検索する比較器であるので、このビットが１であるものを有効であるとすれば、有効なものが無効なものに比較して小さくなることは、下位ビット側がいかなる状態であってもあり得ない。同様に、有効ビットが１であるものの中で、次の下位側数ビットである調停アルゴリズムの提示する数値を比較し、そのうちの最大値を示すものが複数あれば、最後はつぎの下位側数ビットであるラウンドロビンの数値の比較によって一意に選択結果が得られることになる。結局、一括して数値比較を行っても、このような処理が行われるのと同値なのである。
【００４２】
さらに具体例で解説する。図２は、Ｎ＝３、ｎ＝７、つまり８つ（ｎ＋１）の要求元がある場合の、比較数値の状態の一例を示している。まず最上位ビットの有効/無効ビットが１か０かによって４４（要求元「４」に対応する）および４６（要求元「６」に対応する）が脱落し、次に調停アルゴリズムに対して提示された数値を比較すると、４１（要求元「１」に対応する）と４７（要求元「７」に対応する）が１１で、最大値を示している。この段階ではまだ一意に決まっていないので、最後のラウンドロビンの数ビットを参照すると、４１（要求元「１」に対応する）は０で、４７（要求元「７」に対応する）は２であり、最終的に４７（要求元「７」に対応する）が選択されることになる。
【００４３】
図２の右側に、これらの数値を実際に２進数表示したものを示している。ここでは調停アルゴリズムの比較数値の最大値は１１なので、Ｍ＝４として表している。一括した数値比較においては、この最上位ビットから１ビットずつ最大のものを探していくのと等価であるので、これを上位から追ってみると、
最上位ビット：４０、４１、４２、４３、４５、４７
２ビット目：        ４１、４２、            ４７
３ビット目：        ４１、４２、            ４７
４ビット目：        ４１、                  ４７
５ビット目：        ４１、                  ４７
６ビット目：        ４１、                  ４７
７ビット目：                                ４７
８ビット目：  −
となり、先ほどの結果と当然ながら同一になる。
【００４４】
つぎに、図３において、比較器３１の出力結果（最大値）のうち下位Ｎビットｂは次段の演算回路２１で最終的な選択結果を算出するために利用される。また、比較器３１の出力結果（最大値）のうちの最上位ビットはイネーブル信号付きのＮビットのラッチ回路（ＤＦＦ）１１のイネーブル信号端子に共通入力される。
【００４５】
演算回路２１では、図１を用いて説明したように、ＤＦＦ１１の出力ａから比較器３１の出力結果（最大値）のうち下位Ｎビットｂを符号なし整数で減算する演算を行い、その減算結果（ａ-ｂ）を最新の調停結果としてＤＦＦ１１に出力する。
【００４６】
また、ＤＦＦ１１のイネーブル端子には、比較器３１の出力結果（最大値）のうちの最上位ビットが入力されているので、出力結果が有効な場合のみ調停結果がラッチされる。したがって、全ての要求元から要求が出ていない場合には、調停動作が行われず、調停結果が無効な値となる。
【００４７】
このようにこの実施の形態１においては、最大値を検索して選択する調停アルゴリズムとその結果が複数になったときに最終的に選択結果を一意に絞るためのラウンドロビンとを含む調停において、比較数値ビット中の上位ビットを調停アルゴリズムに関係して各要求元が提示する値とし、その下位ビットをラウンドロビン制御によって決定される数値として、これらを一括して比較して最大値を検索することによって、数値比較による調停アルゴリズムによる調停手順とラウンドロビンによる絞り込み手順を、複数のクロックステップなどの複数の段階を踏まずに同時に実行することが可能となり、これにより回路の単純簡素化、回路の高速化等を実現することが可能となる。また、比較器３１に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、比較器３１の最上位ビット出力をラッチ回路１１にイネーブル信号として入力するようにすることで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしているので、誤った調停結果が出力されることがなくなる。
【００４８】
実施の形態２．
つぎに図４を用いてこの発明の実施の形態２について説明する。実施の形態２においては、調停アルゴリズムが要求元の提示する数値のうちの最小値を出力しているものを選択する場合のラウンドロビン機能を実現している。図４は、ラウンドロビン用の比較数値（Ｎビット）と、調停アルゴリズムに関する各要求元の提示する比較数値（Ｍビット）と、各要求元の要求の有無を示すフラグ信号（有効表示ビット）とを一括して比較し、選択結果を出力するための調停制御回路を示している。
【００４９】
図４において、Ｎビットのラッチ回路（ＤＦＦ）１１は、選択された要求元を示すラウンドロビン結果（Ｎビット）をクロック信号をトリガとしてラッチしておくためのものである。この場合、ラッチ回路１１は、前記同様、入力されるイネーブル信号が１の場合に有効になり、０の場合に無効になるイネーブル信号端子を有している。演算回路２２は、ＤＦＦ１１が保持している前回のラウンドロビン結果ａ（Ｎビット）と、比較器３２の下位Ｎビットの出力ｂと、値１を符号なし整数で加算し、その加算結果（ａ＋ｂ＋１）を、最新調停結果としてＤＦＦ１１に出力する。
【００５０】
演算回路５０〜５ｎ（ｎ＝２N-１）は、夫々、入力されるＤＦＦ１１の出力値すなわち前回のラウンドロビン結果ａ（Ｎビット）に、枠内に示す演算を施してラウンドロビン用の比較数値を出力するものである。例えば、演算回路５０は、要求元「０」に対応し、ＤＦＦ１１の出力値ａ（Ｎビット）をｎから減算するＮビット符号なし減算（ｎ−ａ）を実行する。演算回路５１は、要求元「１」に対応し、ＤＦＦ１１の出力値ａ（Ｎビット）を０から減算するＮビット符号なし減算（０−ａ）を実行する。演算回路５２は、要求元「２」に対応し、ＤＦＦ１１の出力値a（Ｎビット）を１から減算するＮビット符号なし減算（１−ａ）を実行する。すなわち、ｎ＝２N−１とし、Ｌを０からｎまでの整数とするとき、０から数えてＬ番目の演算回路は、要求元「Ｌ」に対応し、（Ｌ＋ｎ−ａ）のＮビット符号なし加算を実行している。以下、同様に、演算回路５ｎは、要求元「ｎ」に対応し、ＤＦＦ１１の出力値（Ｎビット）ａを（ｎ−１）から減算するＮビット符号なし減算を実行する。これら演算回路５０〜５ｎの出力値は比較器３２に入力される。
【００５１】
比較器３２に対して、先の実施の形態１と同様、複数の演算回路５０〜５ｎからのラウンドロビン用の比較数値の他に、調停アルゴリズム用に各要求元「０」〜「ｎ」が提示する比較数値（夫々Ｍビット）と、各要求元の要求の有無を示す有効表示ビット（夫々１ビット）とが入力されている。ただし、この場合は、最小値を選択するので、有効表示ビットは、先の実施の形態１と逆であり、要求元が要求を出しているときは「０」で、要求元が要求を出していないときは「１」である。このように、比較器３２に対しては、１つの要求元に対応して１＋Ｍ＋Ｎビットに合成された比較数値データが入力される。
【００５２】
そのビット構成は、先の図２に示すように、最上位ビットに有効表示ビット（有効／無効ビット）が配置され、つぎの上位ビットにＭビットの調停アルゴリズムの比較数値データが配置され、下位ビットにラウンドロビン（ＲＲ）のＮビットが配置される。
【００５３】
比較器３２では、各要求元に対応して入力される（１＋Ｍ＋Ｎ）ビット幅のｎ＋１(２N)個の比較数値データ（有効表示ビット含む）を符号なし整数値として比較して、そのうちの最小値を検索し、検索した最小値を出力する。
【００５４】
比較器３２の出力結果（最大値）のうち下位Ｎビットｂは次段の演算回路２２で最終的な選択結果を算出するために利用される。すなわち、演算回路２２では、ＤＦＦ１１の出力ａ（Ｎビット）と、比較器３２の下位Ｎビットの出力ｂと、値１を符号なし整数で加算し、その加算結果（ａ＋ｂ＋１）を、最新調停結果としてＤＦＦ１１に出力する。
【００５５】
また、比較器３２の出力結果（最大値）のうちの最上位ビットは、インバータ２３に入力され、インバータ２３で論理反転された値がイネーブル信号としてＮビットのラッチ回路（ＤＦＦ）１１のイネーブル信号端子に共通入力される。このように、この場合も、ＤＦＦ１１のイネーブル端子には、比較器３２の出力結果（最小値）のうちの最上位ビットが入力されているので、出力結果が有効な場合のみ調停結果がラッチされる。したがって、全ての要求元から要求が出ていない場合には、調停動作が行われず、調停結果が無効な値となる。
【００５６】
つぎに、比較器３２が最小値を算出する計算の流れを説明する。Ｎ＝３、ｎ＝７の場合とし、ＤＦＦ１１に現在ラッチされている値が「４」であるとすると、演算回路５０〜５７の演算出力は、順にそれぞれ「３」，「４」，「５」，「６」，「７」，「０」，「１」，「２」となる。ここで、前回のラウンドロビン結果である「４」の位置、つまり符号５４（要求元「４」に対応）の演算回路の演算結果は３ビット整数の最大値７となっていて、最小値を検索する回路なので次回のラウンドロビン処理における優先度が最低になり、符号５４の次の符号５５（要求元「５」に対応）の演算回路の演算結果が最小の「０」を示し、優先度が最高になっている。したがって、もし全ての要求元が要求を出していた場合、この中で一番小さい数値は当然「０」であるので、比較器３２からは「０」が比較結果として出力される。そして、演算回路２２では、４＋０＋１＝５（３ビット符号なし加算）が計算されて、その出力としての最新のラウンドロビン結果は「５」となる。このラウンドロビン結果「５」が、次のクロック信号の立ち上がりでＤＦＦ１１にラッチされ、ラウンドロビン結果として出力されることになる。このラウンドロビン結果は、演算回路５０〜５７の演算結果と比較しても正しいことがわかる。
【００５７】
このようにこの実施の形態２においては、最小値を検索して選択する調停アルゴリズムとその結果が複数になったときに最終的に選択結果を一意に絞るためのラウンドロビンとを含む調停において、比較数値ビット中の上位ビットを調停アルゴリズムに関係して各要求元が提示する値とし、その下位ビットをラウンドロビン制御によって決定される数値として、これらを一括して比較して最小値を検索することによって、数値比較による調停アルゴリズムによる調停手順とラウンドロビンによる絞り込み手順を、複数のクロックステップなどの複数の段階を踏まずに同時に実行することが可能となり、これにより回路の単純簡素化、回路の高速化等を実現することが可能となる。また、比較器３２に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、比較器３２の最上位ビット出力を論理反転してラッチ回路（ＤＦＦ）１１にイネーブル信号として入力するようにすることで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしているので、誤った調停結果が出力されることがなくなる。
【００５８】
実施の形態３．
次にこの発明の実施の形態３を説明する。通常、比較器においては、入力された複数の値の比較結果を出力する第１のタイプと、比較の結果選択された入力値に対応する番号データまたはその番号をデコードしたものを出力する第２のタイプの２つのタイプがある。
【００５９】
たとえばトーナメント形式で随時比較を行って最大、または最小を検索するような比較器では、１回の比較のあと、また比較する必要があるため、比較した結果として出力される値は比較値そのものであり、最終段の比較の結果も比較値がそのまま出力される第１のタイプが望ましい。
【００６０】
これに対し、全ての値を比較して一斉に比較結果を出力する場合は、比較値を次に伝える必要がないため、入力値の番号データに対応したフラグが有効か無効かによって比較結果を得ることになる。すなわち、この場合は、例えば０〜７までの比較対象があって、その比較結果の出力用に８本の信号が用意されていて、最大または最小を示す比較対照の番号に対応する信号線だけに１がたつことになる。この場合、その結果をエンコードして数値とすることで、最大値または最小値となった比較値に対応する番号データ(０〜ｎ)を出力する比較器を実現できる。
【００６１】
このような第２のタイプの比較器を用いれば、比較器の出力が最終的な調停結果になるので、最大値選択方式を採る場合は図１の演算回路２１を省略することができ、また最小値選択方式を採る場合は図４の演算回路２２を省略することが可能となる。そして、この比較器の出力をそのままＤＦＦ１１に入力すればよくなる。
【００６２】
この実施の形態３においても、先の実施の形態と同様、数値比較による調停アルゴリズムによる調停手順とラウンドロビンによる絞り込み手順を、複数のクロックステップなどの複数の段階を踏まずに同時に実行することが可能となる。
【００６３】
【発明の効果】
以上説明したように、この発明にかかる調停制御方法によれば、最大値または最小値を検索して選択する調停アルゴリズムおよびその結果が複数になったときに最終的に選択結果を一意に絞るためのラウンドロビンを含む調停において、比較数値ビット中の上位ビットを調停アルゴリズムに関係して各要求元が提示する値とし、その下位ビットをラウンドロビン制御によって決定される数値として、これらを一括して比較することによって、数値比較による調停アルゴリズムによる調停手順とラウンドロビンによる絞り込み手順を、複数のクロックステップなどの複数の段階を踏まずに同時に実行することが可能となり、これにより回路の単純簡素化、回路の高速化等を実現することが可能となる。
【００６４】
つぎの発明によれば、最大値を出力している１つの要求元を決定する調停制御回路において、クロック信号によってＮビットの調停結果をラッチするラッチ回路と、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施してラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最大値を出力する比較器と、この比較器の出力のうちの下位Ｎビットが示す値を、前記ラッチ回路から出力される前回の調停結果から符号なし減算しこの減算結果を今回の調停結果として前記ラッチ回路に入力する第２の演算回路とを備え、１クロック周期で、最大値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出するようにしているので、単純な構成で且つ高速処理が可能な調停制御回路を具現化することができる。
【００６５】
つぎの発明にかかる調停制御回路によれば、第１の演算回路は、ラッチ回路の出力に（ｎ−Ｌ＋１）を加算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力するようにしているので、単純な構成で、高速処理が可能でかつ高精度の調停をなし得る調停制御回路を具現化することができる。
【００６６】
つぎの発明にかかる調停制御回路によれば、比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を前記ラッチ回路にイネーブル信号として入力するようにすることで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしているので、誤った調停結果が出力されることがなくなる。
【００６７】
つぎの発明にかかる調停制御回路によれば、比較器は調停結果としての最大値に対応する要求元の番号データを出力するようにしているので、導出した最大値から最大値に対応する要求元を演算するための演算回路を省略することができ、これにより、より回路の単純簡素化、回路の高速化等を実現することが可能となる。
【００６８】
つぎの発明にかかる調停制御回路によれば、最小値を出力している１つの要求元を決定する調停制御回路において、クロック信号によってＮビットの調停結果をラッチするラッチ回路と、ラッチ回路から出力される前回の調停結果に夫々異なる符号なし整数演算を施してラウンドロビン用の比較数値データを出力する複数の第１の演算回路と、各第１の演算回路からのＮビット出力を下位ビットとし、調停アルゴリズム用に各要求元が提示するＭビットの比較数値データを上位ビットとしてそれぞれ合成した複数の要求元分の合成データをＭ＋Ｎビットの符号なし整数として比較して最小値を出力する比較器と、この比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果とを符号なし加算することに基づき今回の調停結果出力する第２の演算回路とを備え、１クロック周期で、最小値を検索する調停アルゴリズムおよびラウンドロビンを一括して実行して唯一の調停結果を導出するようにしているので、単純な構成で且つ高速処理が可能な調停制御回路を具現化することができる。
【００６９】
つぎの発明にかかる調停制御回路によれば、第１の演算回路は、値（Ｌ＋ｎ）から前記ラッチ回路の出力を減算することにより、Ｌ番目の要求元に対応するラウンドロビン用の比較数値データを出力し、第２の演算回路は、比較器の出力のうちの下位Ｎビットが示す値と、前記ラッチ回路から出力される前回の調停結果と、値１とを符号なし加算することに基づき今回の調停結果を得るようにしているので、単純な構成で、高速処理が可能でかつ高精度の調停をなし得る調停制御回路を具現化することができる。
【００７０】
つぎの発明にかかる調停制御回路によれば、比較器に最上位ビットとして各要求元の要求の有無を示すフラグ信号を入力し、前記比較器の最上位ビット出力を論理反転してラッチ回路にイネーブル信号として入力することで、全ての要求元から要求が出ていない場合には、調停動作を実行させないようにしているので、誤った調停結果が出力されることがなくなる。
【００７１】
つぎの発明にかかる調停制御回路によれば、比較器は調停結果としての最小値に対応する要求元の番号データを出力するようにしているので、導出した最小値から最小値に対応する要求元を演算するための演算回路を省略することができ、これにより、より回路の単純簡素化、回路の高速化等を実現することが可能となる。
【図面の簡単な説明】
【図１】  この発明にかかる調停制御回路の実施の形態１を示す図であり、特にラウンドロビンに関係する箇所だけに抽出して示すブロック図である。
【図２】  上位ビットに調停アルゴリズムによる比較数値を用い、下位ビットにラウンドロビンによる比較数値を用いた比較数値データを示す図である。
【図３】  この発明にかかる調停制御回路の実施の形態１を示すブロック図である。
【図４】  この発明にかかる調停制御回路の実施の形態２を示すブロック図である。
【符号の説明】
１１  ラッチ回路（Ｄ型フリップフロップ）、２１  演算回路（第２の演算回路）、２２  演算回路（第２の演算回路）、３１  比較器、３２  比較器、４０〜４ｎ  演算回路（第１の演算回路）、５０〜５ｎ  演算回路（第１の演算回路）。
【図１】
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【図２】
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【図３】
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【図４】
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