(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置の製造方法であって、
前記不揮発性半導体記憶装置は、
第１チャネル領域上に形成された第１ゲート電極を備えるトランジスタと、
第２チャネル領域上に形成された第２ゲート電極と、前記第２ゲート電極の側面に絶縁層を介して形成された第３ゲート電極とを備えるメモリセルトランジスタと
を具備し、
前記第２ゲート電極の膜厚は、前記第１ゲート電極及び前記第３ゲート電極の膜厚より厚く、
前記不揮発性半導体記憶装置の製造方法は、
半導体基板上の第１領域に形成された第１ゲート絶縁層及び第２領域に形成された第２ゲート絶縁層上に、第１ゲート層を形成する工程と、
前記第１領域の前記第１ゲート層を保護膜で覆い、前記第２領域の前記第１ゲート層を前記保護膜で覆わない工程と、
前記第１領域の前記保護膜上及び前記第２領域の前記第１ゲート層上に第２ゲート層を形成する工程と、
前記第１領域の前記第２ゲート層をエッチングしながら、前記第２領域の前記第２ゲート層及び前記第１ゲート層をエッチングして、前記第２領域に前記メモリセルトランジスタの前記第２ゲート電極を形成する工程と、
前記第１領域の前記保護膜をエッチングし、前記第２ゲート電極をマスクとして前記第２領域の第２ゲート絶縁層をエッチングする工程と、
前記第１領域及び前記第２領域を覆うように、前記絶縁層としての電荷を蓄積するＯＮＯ積層膜と第３ゲート層とをこの順に積層する工程と、
前記第３ゲート層をエッチバックし、前記第２ゲート電極の側面に前記絶縁層を介して、前記第２ゲート電極の膜厚より薄く前記メモリセルトランジスタの前記第３ゲート電極を形成する工程と、
前記第２ゲート電極及び前記第３ゲート電極をマスクとして露出した前記絶縁層をエッチングする工程と、
前記第１領域の前記第１ゲート層をエッチングして、前記トランジスタの前記第１ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極にサイドウォールを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記前記第２ゲート電極の上部をシリサイド化する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置の製造方法において、
前記第３ゲート電極は、前記第２ゲート電極の前記サイドウォールで覆われている
不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記第３ゲート電極を形成する工程は、
前記第３ゲート層をエッチバックして、前記第２ゲート電極の対向する二側面に前記絶縁層を介して前記メモリセルトランジスタの二つの第３ゲート電極を形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造の不揮発性メモリセルに代表されるように、ワードゲート電極の側壁にコントロールゲート電極が形成される不揮発性メモリのセル構造が知られている。例えば、非特許文献１に、ｔｗｉｎＭＯＮＯＳ構造のフラッシュメモリのセル構造が開示されている。図１は、非特許文献１に開示されたｔｗｉｎＭＯＮＯＳセルの構造を示す斜視図である。ｔｗｉｎＭＯＮＯＳセルは、二つのソース／ドレイン注入部（Ｓｏｕｒｃｅ／Ｄｒａｉｎ  Ｉｍｐｌａｎｔ）と、二つのソース／ドレイン注入部に挟まれたチャネル領域上にワードゲート酸化膜（Ｗｏｒｄ  Ｇａｔｅ  Ｏｘｉｄｅ）を介して設けられたワードゲート電極（Ｗｏｒｄ  Ｇａｔｅ）と、ワードゲート電極の両側面に設けられたコントロールゲート電極（Ｃｏｎｔｒｏｌ  Ｇａｔｅ）と、ワードゲート電極とコントロールゲート電極との間、及びコントロールゲート電極とチャネル領域との間に設けられたＯＮＯ積層膜（ＯＮＯ  Ｓｔａｃｋ）と、コントロールゲート電極の側面に設けられたサイドウォール（Ｓｉｄｅ  Ｗａｌｌ）を具備している。ワードゲート電極の上部はＣｏシリサイド層（Ｃｏ  Ｓｉｌｉｃｉｄｅ）がオプションで形成される。
【０００３】
一方、このメモリセルを駆動する回路や入出力回路（以下、これらの回路を総称して「周辺回路部」と記載する）も、ＭＯＳトランジスタが使用される。以下、周辺回路部を構成するＭＯＳトランジスタを周辺トランジスタと記載する。図２は、従来の周辺トランジスタ及びメモリセルの構造を示す断面図である。（ａ）は周辺トランジスタ１０１としてＭＯＳトランジスタを、（ｂ）はメモリセルであるメモリセルトランジスタ１０２としてｔｗｉｎＭＯＮＯＳセルをそれぞれ示している。これら周辺トランジスタ及びメモリセルトランジスタは、同一の半導体基板上に形成されている。
【０００４】
周辺トランジスタは、二つのソース／ドレイン拡散層１４３と、二つのソース／ドレイン拡散層１４３に挟まれたチャネル領域上にゲート絶縁膜１３５を介して設けられたゲート電極１３４と、ゲート電極１３４の両側面に設けられたサイドウォール１４１とを有している。ゲート電極１３４及びソース／ドレイン拡散層１４３の上部には、それぞれシリサイド層１４７、１４６が形成されている。サイドウォール１４１直下のチャネル領域には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層１３７が形成されている。
【０００５】
メモリセルトランジスタは、二つのソース／ドレイン拡散層１４４と、二つのソース／ドレイン拡散層１４４に挟まれたチャネル領域上にワードゲート絶縁膜１２６を介して設けられたワードゲート電極１２５と、ワードゲート電極１２５の両側面に設けられたコントロールゲート電極１３２と、ワードゲート電極１２５とコントロールゲート電極１３２との間、及びコントロールゲート電極１３２とチャネル領域との間に設けられたＯＮＯ積層膜１３１と、ワードゲート電極１２５の両側面に設けられたサイドウォール１４２を具備している。ワードゲート電極１２５及びソース／ドレイン拡散層１４４の上部には、それぞれシリサイド層１４９、１５０が形成されている。サイドウォール１４２直下のチャネル領域には、ＬＤＤ拡散層１３８が形成されている。
【０００６】
関連する技術として、特開２００２−６４１５７号公報（ＵＳＰ６，９８９，３０３、６，７９４，７０８）に、同一の半導体基板上に形成されたセルアレイと、周辺回路とを備える半導体メモリ積層回路及びその製造方法が開示されている。このセルアレイには浮遊ゲートと制御ゲートとを有するスタック型の不揮発性メモリセルが配列されている。
【０００７】
【非特許文献１】Ｔ．Ｏｇｕｒａ，ｅｔ  ａｌ．“Ｅｍｂｅｄｄｅｄ  ｔｗｉｎ  ＭＯＮＯＳ  Ｆｌａｓｈ  ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ４ｎｓ  ａｎｄ  １５ｎｓ  ｆａｓｔ  ａｃｃｅｓｓ  ｔｉｍｅｓ”，２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｊｕｎ．１２−１４，２００３．
【特許文献１】特開２００２−６４１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２のような周辺トランジスタとメモリセルトランジスタとが、同一の半導体基板上に形成される場合、周辺トランジスタのゲート電極１３４は、メモリセルトランジスタのワードゲート電極１２５と同時に形成されるのが一般的と考えられる。それにより、周辺トランジスタ及びメモリセルトランジスタの製造プロセスの一部が共通化されるので、製造プロセスの簡略化や低コスト化等を実現することができるからである。その場合、ゲート電極１３４の膜厚ｔ１１とワードゲート電極１２５の膜厚ｔ２０とは等しくなっている。
【０００９】
周辺トランジスタの高集積化、高速化を目的としたゲート長の微細化に伴い、ゲート電極１３４の膜厚も薄くなってきている。ゲート電極１３４の膜厚が厚くなると、ゲート電極１３４の長さ（チャネル方向の長さ）に対するアスペクト比が増大し、ゲート長を微細化できないからである。ゲート電極１３４を薄膜化すると、ゲート配線は、断面積が小さくなるので高抵抗化する。そのため、ゲート電極１３４の低抵抗化するために、ゲート電極１３４に対してシリサイド化（サリサイド化）技術が適用される。すなわち、ゲート電極１３４である多結晶シリコンの一部をコバルト（Ｃｏ）等と反応させ、ゲート電極１３４の低抵抗化を図る。ゲート電極１３４の上部にシリサイド層１４７が形成されているのは、そのような理由による。
【００１０】
ゲート電極１３４の薄膜化に伴い、同時に形成されると考えられワードゲート電極１２５も薄膜化される。したがって、薄膜化に伴うゲート配線の高抵抗化を防止するために、上記のシリサイド化技術は、ワードゲート電極１２５に対しても適用される。すなわち、ワードゲート電極１２５の上部にシリサイド層１４９が形成されることで、ワードゲート電極１２５の抵抗を低く抑えることができる。
【００１１】
ここで、メモリセルトランジスタにおいて、ワードゲート電極１２５のシリサイド層１４９の端部とコントロールゲート電極１３２の上部とが近い（両者の距離ｄが小さい）場合、短絡する恐れが有る。特に、サイドウォール１４２がコントロールゲート電極１３２の上部を完全に覆っていない場合、その影響が顕著となる。したがって、シリサイド層１４９の端部とコントロールゲート電極１３２の上部との間の短絡を防止するため、コントロールゲート電極１３２はワードゲート電極１２５より低く形成される。すなわち、コントロールゲート電極１３２の膜厚ｔ３０はワードゲート電極１２５の膜厚ｔ２０よりも薄く形成される。それにより、シリサイド層１４９の端部とコントロールゲート電極１３２の上部との距離ｄを大きくすることが出来る。距離ｄを大きくすることで、短絡し難くすることが出来る。加えて、距離ｄを大きくするとワードゲート電極１２５のサイドウォール１４２がコントロールゲート電極１３２の上部を完全に覆うことが出来るので、サイドウォール１４２の絶縁性により、確実に短絡を防止することができる。
【００１２】
しかし、上記のように、ゲート電極１３４の薄膜化に伴いワードゲート電極１２５が薄膜化されるので、コントロールゲート電極１３２の膜厚ｔ３０は著しく薄くなる。その場合、コントロールゲート電極１３２の配線としての断面積が小さくなるので、配線抵抗が増加してしまうという問題が発生する。それに対処する方法として、断面積を維持しようとしてコントロールゲート電極１３２の幅Ｗ３０を広くすることが考えられる。しかし、幅Ｗ３０を広くすることは、メモリセルを高集積化、高速化するためにメモリセルトランジスタのゲート長を微細化することに反するため、採用することが出来ない。すなわち、周辺トランジスタの高集積化、高速化を目的としたゲート長の微細化と、メモリセルトランジスタの高集積化、高速化を目的としたゲート長の微細化とを両方同時に実現させることが困難となる。周辺トランジスタとメモリセルトランジスタとを全く別のプロセスで製造する方法も考えられるが、製造工程の工数が増大してしまし、労力や時間がかかり、コストが増加してしまう。
【００１３】
製造プロセスをできるだけ共通化させながら、周辺トランジスタの高集積化、高速化を目的としたゲート長の微細化と、メモリセルトランジスタの高集積化、高速化を目的としたゲート長の微細化とを両立可能な技術が望まれる。製造プロセスをできるだけ共通化させながら、周辺トランジスタの特性（構成）と、メモリセルトランジスタの特性（構成）とを独立に設定可能な技術が求められる。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の不揮発性半導体記憶装置は、第１チャネル領域上方に形成された第１ゲート電極（３４）を備える周辺トランジスタ（１）と、第２チャネル領域上方に形成された第２ゲート電極（３０）と、第２ゲート電極（３０）の側面に絶縁層（３１）を介して形成された第３ゲート電極（３２）とを備えるメモリセルトランジスタ（２）とを具備する。第２ゲート電極（３０）の膜厚（ｔ２０）は、第１ゲート電極（３４）及び第３ゲート電極（３２）の膜厚（ｔ１０、ｔ３０）より厚い。
本発明では、第２ゲート電極（３０）の膜厚（ｔ２０）が薄くなっても、第１ゲート電極（３４）の膜厚（ｔ１０）を相対的に厚くしておくことで、第２ゲート電極（３０）の上部と第３ゲート電極（３２）の上部との距離を離すことが出来る。それにより、第２ゲート電極（３０）の上部と第３ゲート電極（３２）の上部との間の短絡を防止することができる。すなわち、メモリセルトランジスタ（２）の第２ゲート電極（３０）及び第３ゲート電極（３２）の構造が、周辺トランジスタ（１）の第１ゲート電極（３４）の構造に影響されないようにすることが出来る。本発明の不揮発性半導体記憶装置は、不揮発性メモリを搭載した不揮発性メモリ混載半導体装置を含む。
【発明の効果】
【００１６】
本発明により、不揮発性半導体記憶装置において、周辺トランジスタの特性（構成）と、メモリセルトランジスタの特性（構成）とを独立に設定することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。（ａ）は周辺トランジスタ１としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、（ｂ）はメモリセルであるメモリセルトランジスタ２としてｔｗｉｎＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルをそれぞれ示している。これら周辺トランジスタ及びメモリセルトランジスタは、同一の半導体基板上に形成されている。
【００１８】
周辺トランジスタ１は、二つのソース／ドレイン拡散層４３と、ゲート絶縁膜３５と、ゲート電極３４と、サイドウォール４１と、シリサイド層４７、４６と、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層３７とを具備する。二つのソース／ドレイン拡散層４３は、半導体基板の表面に形成されている。半導体基板は、ｐ型Ｓｉ基板に例示され、ソース／ドレイン拡散層４３のドーパントはＡｓ又はＰに例示される。ゲート絶縁膜３５は、二つのソース／ドレイン拡散層４３に挟まれたチャネル領域上に形成されている。酸化シリコンに例示される。ゲート電極３４は、そのチャネル領域上にゲート絶縁膜３５を介して形成されている。ポリシリコンに例示される。サイドウォール４１は、ゲート電極３４の両側面に設けられている。酸化シリコンに例示される。シリサイド層４７、４６は、それぞれゲート電極３４及びソース／ドレイン拡散層４３の上部に形成されている。コバルトシリサイドに例示される。ＬＤＤ拡散層３７は、サイドウォール４１直下のチャネル領域に形成されている。ドーパントはＡｓ又はＰに例示される。
【００１９】
メモリセルトランジスタ２は、二つのソース／ドレイン拡散層４４と、ワードゲート絶縁膜２６と、ワードゲート電極３０と、コントロールゲート電極３２と、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）積層膜３１と、サイドウォール４２と、シリサイド層４９、５０と、ＬＤＤ拡散層３８とを具備する。二つのソース／ドレイン拡散層４４は、半導体基板の表面に形成されている。ソース／ドレイン拡散層４４のドーパントはＡｓ又はＰに例示される。ワードゲート絶縁膜２６は、二つのソース／ドレイン拡散層４４に挟まれたチャネル領域上に形成されている。酸化シリコンに例示される。ワードゲート電極３０は、そのチャネル領域上にワードゲート絶縁膜２６を介して形成されている。ポリシリコンに例示される。コントロールゲート電極３２は、ワードゲート電極３０の両側面にＯＮＯ積層膜３１を介して形成されている。ポリシリコンに例示される。ＯＮＯ積層膜３１は、ワードゲート電極３０とコントロールゲート電極３２との間、及びコントロールゲート電極３２とチャネル領域との間に形成されている。酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。サイドウォール４２は、ワードゲート電極３０の両側面に、コントロールゲート電極３２を覆うように形成されている。酸化シリコンに例示される。シリサイド層４９、５０は、それぞれワードゲート電極３０及びソース／ドレイン拡散層４４の上部に形成されている。コバルトシリサイドに例示される。ＬＤＤ拡散層３８は、サイドウォール４２直下のチャネル領域に形成されている。ドーパントはＡｓ又はＰに例示される。
【００２０】
本発明のメモリセルトランジスタ２では、ワードゲート電極３０の膜厚ｔ２０が周辺トランジスタ１のゲート電極３４の膜厚ｔ１０よりも厚いという特徴を有する。そのワードゲート電極３０は、周辺トランジスタ１のゲート電極３４の膜厚ｔ１０と等しい膜厚ｔ２１の一層目と、膜厚ｔ２２の二層目とを有する二層構造である。すなわち、周辺トランジスタ１のゲート電極３４とワードゲート電極３０の一層目とを同時に形成した後、ワードゲート電極３０についてのみ二層目を追加で積層、形成する。
【００２１】
このような構成にすることで、周辺トランジスタ１の高集積化、高速化を目的としたゲート長の微細化により、ゲート電極３４の膜厚ｔ１０が薄くなっても、ワードゲート電極３０の膜厚ｔ２０（＝ｔ２１＋ｔ２２）をゲート電極３４の膜厚ｔ１０よりも厚い所望の膜厚にすることができる。このように、本発明では、周辺トランジスタ１のゲート電極３４の膜厚ｔ１０とメモリセルトランジスタ２のワードゲート電極３０の膜厚ｔ２０とを互いに独立に任意に設定することができる。それにより、周辺トランジスタ１についてはＵＬＳＩの技術等の高集積化、高速化に関する技術を適用することができる一方、メモリセルトランジスタ２については独立して最適デバイス設計を行うことが可能となる。
【００２２】
ワードゲート電極３０は、その膜厚ｔ２０がコントロールゲート電極３２の膜厚ｔ３０よりも厚くなるように形成される。それにより、シリサイド層４９の端部とコントロールゲート電極３２の上部との距離ｄを大きくすることができ、ワードゲート電極３０のサイドウォール４２がコントロールゲート電極３２の上部を完全に覆うことが出来るようになる。そして、サイドウォール４２の絶縁性により、シリサイド層４９の端部とコントロールゲート電極３２の上部との間の短絡を確実に防止することができる。
【００２３】
コントロールゲート電極３２の幅Ｗ３０は、メモリセルトランジスタを高集積化するために設定されるゲート長に基づいて設定される。コントロールゲート電極３２の膜厚ｔ３０は、幅Ｗ３０が設定された上で、ゲート配線の配線抵抗が所望の値より小さくなるように設定される。そして、ワードゲート電極３０の膜厚ｔ２０とコントロールゲート電極３２の膜厚ｔ３０との膜厚差は、コントロールゲート電極３２の幅Ｗ３０及び膜厚ｔ３０が設定された上で、サイドウォール４２をエッチバックで形成するとき、コントロールゲート電極３２の上面及び側面がサイドウォール４２に完全に覆われたままとなるように設定される。
【００２４】
このように設定することで、ゲート電極３４が薄膜化されても、それとは独立にワードゲート電極３０の膜厚ｔ２０を十分に厚くすることで、コントロールゲート電極３２の膜厚ｔ３０を十分に厚くすることができる。その結果、コントロールゲート電極３２の配線としての断面積を十分に大きく維持できるので、配線抵抗を十分に小さく維持できる。それにより、断面積を維持しようとしてコントロールゲート電極３２の幅Ｗ３０を広くする必要が無くなり、メモリセルトランジスタ２を高集積化させながら、シリサイド層４９の端部とコントロールゲート電極３２の上面とが短絡することを防止することができる。
【００２５】
以上のように、周辺トランジスタ１の構造とメモリセルトランジスタ２の構造とを独立に制御することができる。そして、周辺トランジスタの高集積化、高速化を目的としたゲート長の微細化と、メモリセルトランジスタの高集積化、高速化を目的としたゲート長の微細化とを両立させて実現させることが可能となる。
【００２６】
次に、図３を参照して、不揮発性半導体記憶装置の実施の形態の動作について説明する。まず、メモリセルへの情報の書き込み動作について説明する。ワードゲート電極３０に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート電極３２に約６Ｖの正電位を印加し、このコントロールゲート電極３２と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート電極３２に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層４４に約０Ｖを印加する。する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ積層膜３１の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、メモリセルにデータが書き込まれる。
【００２７】
次に、書き込んだ情報の消去動作について説明する。ワードゲート電極３０に約０Ｖを印加し、選択側のコントロールゲート電極３２に約−３Ｖの負電位を印加し、非選択側のコントロールゲート電極３２に約２Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ積層膜３１の窒化膜中に注入される。これにより、ＯＮＯ積層膜３１の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００２８】
次に、書き込んだ情報の読み出し動作について説明する。ワードゲート電極３０に約２Ｖの正電位を印加し、選択側のコントロールゲート電極３２に約２Ｖの正電位を印加し、非選択側のコントロールゲート電極３２に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約０Ｖを印加し、非選択側のソース／ドレイン拡散層４４に約１．５Ｖを印加する。この状態で、メモリセルトランジスタ２のしきい値を検出する。選択側のＯＮＯ積層膜３１に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ積層膜３１に書き込まれた情報を読み出すことができる。図３に示すメモリセルトランジスタ２においては、ワードゲート電極３０の両側に１ビットずつの２ビットの情報を記録することができる。
【００２９】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施の形態について説明する。図４〜図８は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。断面図における一点差線の左側は周辺回路部を示し、右側はメモリセル部を示す。
【００３０】
図４（ａ）を参照して、ｐ型シリコンの半導体基板２０の表面の所定の領域に、 従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により素子分離領域２３を形成する。半導体基板２０の表面に、熱酸化処理により、ゲート絶縁膜２２を形成する。ゲート絶縁膜２２の膜厚は、例えば、周辺回路部の周辺トランジスタ１において要求される膜厚とする。ただし、周辺トランジスタ１とメモリセルトランジスタ２とで、ゲート絶縁膜２２の膜厚を変えていてもよい。また、周辺回路部内でも、内部の領域ごとに周辺トランジスタ１の膜厚を変えていてもよい。その後、そのゲート絶縁膜２２を覆うように、ポリシリコン膜２１をＣＶＤ法により形成する。ポリシリコン膜２１は、周辺トランジスタ１のゲート電極３４となり、メモリセルトランジスタ２のワードゲート電極３０の第１層となる。ポリシリコン膜２１の膜厚は、例えば、１２０ｎｍである。
【００３１】
図４（ｂ）を参照して、ポリシリコン膜２１上にマスク絶縁膜２４を形成する。マスク絶縁膜２４は、例えば、膜厚５０ｎｍの酸化シリコンである。その後、図４（ｃ）を参照して、フォトリソグラフィー及びドライエッチングにより、メモリセル部のマスク絶縁膜２４を除去する。それにより、メモリセル部のポリシリコン膜２１が露出する。これにより、周辺回路部のポリシリコン膜２１だけがマスク絶縁膜２４に覆われて、追加のポリシリコン膜２７（後述）と積層されることが無くなる。すなわち、周辺トランジスタ１のゲート電極３４の膜厚を、ポリシリコン膜２１の膜厚にすることが出来る。
【００３２】
図５（ａ）を参照して、周辺回路部のマスク絶縁膜２４及びメモリセル部のポリシリコン膜２１上にポリシリコン膜２７をＣＶＤ法により形成する。ポリシリコン膜２７は、メモリセルトランジスタ２のワードゲート電極３０の第２層となる。ポリシリコン膜の膜厚は、例えば、８０ｎｍである。これにより、メモリセル部のポリシリコン膜２１上にだけポリシリコン膜２７が積層される。すなわち、メモリセルトランジスタ２のワードゲート電極３０を、ポリシリコン膜２１の膜厚とポリシリコン膜２７の膜厚とを加えた膜厚にすることができる。
【００３３】
次に、図５（ｂ）を参照して、フォトリソグラフィー及びドライエッチングにより、周辺回路部のポリシリコン膜２７をエッチングして除去する。それと同時に、そのフォトリソグラフィー及びドライエッチングにより、メモリセル部のポリシリコン膜２７及びポリシリコン膜２１をエッチングしてワードゲート電極３０を形成する。この場合、半導体基板２０の全面でドライエッチングを行うので、終点検出が容易となる。すなわち、エッチングの制御性が向上する。ポリシリコン膜２１はワードゲート電極３０の第１層３０ａとなり、ポリシリコン膜２７はワードゲート電極３０の第２層３０ｂとなる。周辺回路部は、マスク絶縁膜２４の表面が露出する。メモリセル部は、ワードゲート電極３０のない部分はゲート絶縁膜２２の表面が露出する。
【００３４】
その後、図５（ｃ）を参照して、周辺回路部のマスク絶縁膜２４をエッチングして除去する。同時に、メモリセル部において、ワードゲート電極３０をマスクに用いて、そのエッチングによりゲート絶縁膜２２をワードゲート絶縁膜２６に成形する。それにより、ワードゲート電極３０直下にワードゲート絶縁膜２６が形成される。周辺回路部は、ポリシリコン膜２１の表面が露出する。メモリセル部は、ワードゲート電極３０のない部分は半導体基板２０の表面が露出する。
【００３５】
図６（ａ）を参照して、周辺回路部のポリシリコン膜２１の表面及びメモリセル部の半導体基板２０とワードゲート電極３０の表面を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをスパッタ法でこの順に積層する。それにより、電荷蓄積層としてのＯＮＯ積層膜２８が形成される。その後、ＯＮＯ積層膜２８を覆うようにポリシリコン膜２９をＣＶＤ法により形成する。ポリシリコン膜２９は、後に、コントロールゲート電極３２となる。
【００３６】
図６（ｂ）を参照して、ポリシリコン膜２９をエッチバックして、周辺回路部のポリシリコン膜２９を除去すると共に、ワードゲート電極３０の側面近傍以外のポリシリコン膜２９を除去する。これにより、コントロールゲート電極３２が形成される。その後、周辺回路部のＯＮＯ積層膜２８をエッチングして除去する。それと同時に、メモリセル部において、ワードゲート電極３０及びコントロールゲート電極３２をマスクに用いて、そのエッチングによりＯＮＯ積層膜２８をＯＮＯ積層膜３１に成形する。それにより、周辺回路部では、ポリシリコン膜２１の表面が露出する。また、メモリセル部では、ワードゲート電極３０とコントロールゲート電極３２との間、及び半導体基板２０とコントロールゲート電極３２との間にＯＮＯ積層膜３１が形成される。
【００３７】
図６（ｃ）を参照して、フォトリソグラフィー及びドライエッチングにより、周辺回路部のポリシリコン膜２１をエッチングしてゲート電極３４を形成する。ポリシリコン膜２１はゲート電極３４となる。その後、周辺回路部において、ワードゲート電極３４をマスクに用いて、ゲート絶縁膜２２をエッチングしてゲート絶縁膜３５に成形する。それにより、ゲート電極３４直下にゲート絶縁膜３５が形成される。周辺回路部は、ゲート電極３４のない部分は半導体基板２０の表面が露出する。なお、メモリセル部は、図６（ｂ）の状態のまま手を加えない。
【００３８】
図７（ａ）を参照して、周辺回路部ではゲート電極３４を、メモリセル部ではワードゲート電極３０、ＯＮＯ積層膜３１及びコントロールゲート電極３２をそれぞれマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を半導体基板２０に注入する。それにより、周辺回路部の半導体基板２０の表面におけるゲート電極３４の直下の領域と素子分離領域２３とを除く領域に、自己整合的にＬＤＤ拡散層３７が形成される。それと同時に、メモリセル部の半導体基板２０の表面におけるワードゲート電極３０、ＯＮＯ積層膜３１及びコントロールゲート電極３２の直下の領域と素子分離領域２３とを除く領域に、自己整合的にＬＤＤ拡散層３８が形成される。
【００３９】
図７（ｂ）を参照して、周辺回路部では半導体基板２０の表面及びゲート電極３４を、メモリセル部では半導体基板２０及びワードゲート電極３０、ＯＮＯ積層膜３１及びコントロールゲート電極３２をそれぞれ覆うように、酸化シリコンに例示されるサイドウォール絶縁膜４０をＣＶＤ法で形成する。半導体基板２０の全面がサイドウォール絶縁膜４０に覆われる。
【００４０】
図７（ｃ）を参照して、サイドウォール絶縁膜４０をエッチバックし、周辺回路部においてゲート電極３４の側面にサイドウォール４１を、及びメモリセル部においてワードゲート電極３０の側面にサイドウォール４２をそれぞれ形成する。このとき、ゲート電極３４上部、及びワードゲート電極３０上部は、いずれも露出している。ただし、コントロールゲート３２は、側面及び上部がサイドウォール４２に覆われている。
【００４１】
図８を参照して、周辺回路部ではゲート電極３４及びサイドウォール４１を、メモリセル部ではワードゲート電極３０、ＯＮＯ積層膜３１及びサイドウォール４２をそれぞれマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を半導体基板２０に注入する。それにより、周辺回路部の半導体基板２０の表面におけるゲート電極３４及びサイドウォール４１の直下の領域と素子分離領域２３とを除く領域に、自己整合的にソース／ドレイン拡散層４３が形成される。それと同時に、メモリセル部の半導体基板２０の表面におけるワードゲート電極３０、ＯＮＯ積層膜３１及びサイドウォール４２の直下の領域と素子分離領域２３とを除く領域に、自己整合的にソース／ドレイン拡散層４４が形成される。その後、半導体基板２０の全面にコバルト膜をスパッタ法により形成し、熱処理を行う。この熱処理により、周辺回路部ではゲート電極３４の上部及びソース／ドレイン拡散層４３の表面側がシリサイド化され、それぞれシリサイド層４７、４６となる。メモリセル部ではワードゲート電極３０の上部及びソース／ドレイン拡散層４４の表面側がシリサイド化され、それぞれシリサイド層４９、５０となる。このとき、コントロールゲート電極３２は、サイドウォール４２に覆われているので、シリサイド化されない。その後、シリサイド層以外のコバルト膜をエッチングにより除去する。
【００４２】
上記製造工程により、不揮発性半導体記憶装置が製造される。
【００４３】
周辺トランジスタ１のゲート電極３４の膜厚は、ポリシリコン膜２１の膜厚で制御することが出来る。メモリセルトランジスタ２のワードゲート電極３０の膜厚は、ポリシリコン膜２１の膜厚とポリシリコン膜２７の膜厚とで制御することができる。したがって、ポリシリコン膜２１の膜厚が薄くても、ポリシリコン膜２７の膜厚を最適化することで、ワードゲート電極３０の膜厚を所望の膜厚に制御することが出来る。すなわち、ポリシリコン膜２１の製造プロセスを共通化しながら、ゲート電極３４の膜厚とワードゲート電極３０の膜厚とをそれぞれ独立に制御することができる。
【００４４】
このように、本発明では、ゲート電極３４とワードゲート電極３０の第１層３０ａ、サイドウォール４１とサイドウォール４２、ＬＤＤ拡散層３７とＬＤＤ拡散層３８、ソース／ドレイン拡散層４３とソースドレイン拡散層４４を形成する工程など、製造プロセスをできるだけ共通化させながら、周辺トランジスタ１の特性や構成（ゲート電極３４の膜厚等）と、メモリセルトランジスタの特性や構成（ワードゲート電極３０やコントロールゲート電極３２の膜厚等）とを独立に形成可能となる。すなわち、製造プロセスをできるだけ共通化させながら、周辺トランジスタ１の特性（構成）と、メモリセルトランジスタの特性（構成）とを独立に設定可能となる。そして、製造プロセスをできるだけ共通化させながら、周辺トランジスタの高集積化、高速化を目的としたゲート長の微細化と、メモリセルトランジスタの高集積化、高速化を目的としたゲート長の微細化とを両立可能となる。
【００４５】
上記メモリセルトランジスタ２において、コントロールゲート電極３２の上部をもシリサイド化することでコントロールゲート電極３２を低抵抗化することも可能である。ただし、ワードゲート電極３０上部のシリサイド層４９とコントロールゲート電極３２の上部のシリサイド層との距離ｄが近過ぎると、シリサイド化していない場合に比較して短絡してしまう可能性がより高くなる。しかし、この場合でも、本発明では、ゲート電極３４の膜厚ｔ１０とは独立に、ワードゲート電極３０の膜厚ｔ２０を十分に厚くすることができる。それにより、距離ｄを大きくすることができるので、ワードゲート電極３０上部のシリサイド層４９とコントロールゲート電極３２の上部のシリサイド層との間のショートを防止することができる。
【図面の簡単な説明】
【００４６】
【図１】図１は、非特許文献１に開示されたｔｗｉｎＭＯＮＯＳセルの構造を示す斜視図である。
【図２】図２は、従来の周辺トランジスタ及びメモリセルの構造を示す断面図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図７】図７は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図８】図８は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【符号の説明】
【００４７】
１    周辺トランジスタ
２    メモリセルトランジスタ
２０    半導体基板
２１、２７、２９    ポリシリコン膜
２２、３５    ゲート絶縁膜
２３    素子分離領域
２４    マスク絶縁膜
２６    ワードゲート絶縁膜
２８、３１    ＯＮＯ積層膜
３０    ワードゲート電極
３０ａ    第１層
３０ｂ    第２層
３１    ＯＮＯ積層膜
３２    コントロールゲート電極
３４    ゲート電極
３５    ゲート絶縁膜
３７、３８    ＬＤＤ拡散層
４０    サイドウォール絶縁膜
４１、４２    サイドウォール
４３、４４    ソース／ドレイン拡散層
４６、４７、４９、５０    シリサイド層
【図１】
0004789250.tif 000002
【図２】
0004789250.tif 000003
【図３】
0004789250.tif 000004
【図４】
0004789250.tif 000005
【図５】
0004789250.tif 000006
【図６】
0004789250.tif 000007
【図７】
0004789250.tif 000008
【図８】
0004789250.tif 000009