(57)【特許請求の範囲】
【請求項１】
消去及び書き換え可能な不揮発性半導体記憶装置が、消去単位のセクタを、論理アドレス空間に対応した個数分備え、これらのセクタは、論理セクタとして、それぞれ、個別の論理セクタアドレスが割り付けられるものであり、
前記不揮発性半導体記憶装置は、これらのセクタに加えて、さらに、未使用、消去済みであり論理セクタアドレスが割り付けられていない付加セクタを１又は複数備えており、
前記付加セクタとその物理セクタアドレスの対応を管理する付加セクタ管理テーブルを備え、
前記各セクタは、データを保管するデータ部と、
消去と書き換えを制御するための制御データを保管する制御データ部と、
を有し、
前記セクタの制御データ部が、消去と書き換えに関する制御情報として、
データの書き換えにあたり、自セクタに新たに割り付けられる論理セクタアドレスと、
前記データの書きこみ直前まで前記論理セクタアドレスが割り付けられていたセクタの物理セクタアドレスと、
前記物理セクタアドレスのセクタと自セクタのそれぞれのセクタについて、消去、書き込み回数と、セクタの消去が完了したか否かを示す消去フラグと、セクタの使用可否を示すフラグと、
を有し、
一の論理セクタアドレスのセクタのデータを更新する場合、
消去済みであり且つ使用可能な前記付加セクタのうちの一の付加セクタの前記制御データ部に、前記一の論理のセクタアドレスに対応する物理セクタアドレスのセクタの必要な情報を書き込んだ後に、前記データ部に更新すべきデータを書き込む手段と、
前記一の論理のセクタアドレスに対応する前記物理セクタアドレスのセクタの消去を行う手段と、
を備え、
前記セクタの消去と、前記一の付加セクタへの更新すべきデータの書き込みとは並行して行われる構成とされ、
前記一の付加セクタの制御データ部に、前記一の論理セクタアドレスを書き込み、論理セクタとして管理する手段と、
消去された前記セクタを新たな付加セクタとして前記付加セクタ管理テーブルに登録して管理する手段と、
を備え、
前記一の論理のセクタアドレスに対応する前記物理セクタアドレスの前記セクタの消去が完了した場合、前記一の付加セクタの制御データ部の前記物理セクタアドレスのセクタの消去フラグを消去完了を示す情報に設定し、消去回数を更新する、ことを特徴とする不揮発性記憶装置。
【請求項２】
前記消去済みであり且つ使用可能な前記付加セクタのうち一の付加セクタに対して更新すべきデータを書き込む手段が、消去、書き換え回数の最も少ない一の付加セクタを選択する手段を備え、
選択された前記一の付加セクタに、前記更新すべきデータを書き込む、ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
論理セクタアドレスが割り当てられていたセクタが消去され、新たに付加セクタとされた場合、前記付加セクタの物理セクタアドレスを前記付加セクタ管理テーブルに登録し、
前記付加セクタ管理テーブルに登録されている付加セクタのデータ部に更新すべきデータが書き込まれ、論理セクタアドレスが割り当てられた場合には、前記付加セクタ管理テーブルから、前記付加セクタの物理セクタアドレスを削除する手段を備えている、ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
論理セクタアドレスの入力に対して、入力された前記論理セクタアドレスに対応して現在割り当てられている物理セクタアドレスを出力するアドレス変換テーブルを備え、
ある論理セクタアドレスのセクタのデータを更新した場合、前記アドレス変換テーブルにおける、前記ある論理セクタアドレスに対応する物理セクタアドレスを、前記更新すべきデータの書き込みを行った前記セクタの物理セクタアドレスに変更する手段を備えている、ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記アドレス変換テーブルを格納するランダムアクセスメモリを備え、
パワーオンまたはリセットのとき、論理セクタアドレスが割り当てられているセクタの制御データ部の情報を読み出し、前記アドレス変換テーブルに論理セクタアドレスと物理セクタアドレスとの対応を設定する手段を備えている、ことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項６】
前記セクタの消去の結果、消去不良の場合、前記セクタの制御データ部における前記セクタの使用可否フラグを、使用不可を示す値に設定する手段を備えている、ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記各セクタが、データを保管するデータ部と、
消去と書き換えを制御するための制御データを保管する制御データ部と、
を有し、
書き換えのときに、新たにデータが書き込まれるセクタの制御データ部に、
前記セクタに対して新たに割り当てられる論理セクタアドレスと、
前記論理セクタアドレスが割り当てられていた物理セクタアドレスと、
前記直前の物理セクタアドレスのセクタの消去が完了しているか否かを示す消去フラグと、
を書き込む手段と、
前記直前の物理セクタアドレスの前記セクタの消去が完了した場合、前記直前の物理セクタアドレスの前記セクタの制御データ部の消去フラグを、消去完了を示す情報に設定する手段と、
を備えている、ことを特徴とする請求項１又は２に記載の不揮発性記憶装置。
【請求項８】
前記各セクタが、データを保管するデータ部と、
消去と書き換えを制御するための制御データを保管する制御データ部と、
を有し、
セクタのデータの書き換えのときに、新たにデータが書き込まれるセクタの制御データ部に、
前記セクタに対して新たに割り当てられる論理セクタアドレスと、
前記論理セクタアドレスが割り当てられていたセクタの物理セクタアドレスと、
前記物理セクタアドレスのセクタの消去が完了したか否かを示す消去フラグと、
前記物理セクタアドレスのセクタの履歴としてこれまでの消去、書き換え回数と、
を書き込む手段と、
消去対象の前記物理セクタアドレスの前記セクタの消去が完了した場合、前記物理セクタアドレスの前記セクタの制御データ部の消去フラグを、消去完了を示す情報に設定し、さらに、前記制御データ部に、前記物理セクタアドレスの前記セクタの消去回数を書き込む手段と、
を備えている、ことを特徴とする請求項１又は２に記載の不揮発性記憶装置。
【請求項９】
セクタの消去のときに電源が断した場合の電源再投入時に、前記各セクタの制御データ部を読み出し、前記セクタの制御データ部に書き込まれている前記物理セクタアドレスの消去フラグが、消去完了を示していない場合、前記物理セクタアドレスのセクタの消去を開始するように制御する手段を備えている、ことを特徴とする請求項１、６、及び７のいずれか一に記載の不揮発性記憶装置。
【請求項１０】
消去及び書き換えが可能なフラッシュメモリ又はフラッシュメモリのメモリチップを有する不揮発性記憶装置において、
前記フラッシュメモリは、消去単位のセクタを、論理アドレス空間に対応した個数分備え、これらのセクタは、論理セクタとして、それぞれ、個別の論理セクタアドレスが割り付けられるものであり、
前記フラッシュメモリは、これらのセクタに加えて、さらに、付加セクタを１又は複数備えており、
前記各セクタは、消去と書き換えに関する制御情報として、
項目１として、自セクタに対して割り付けられる論理セクタアドレス、
項目２として、前記論理セクタアドレスに直前まで割り付けられていたセクタの物理セクタアドレス、
項目３として、前記直前の物理セクタアドレスのセクタのこれまでの消去・書き込み回数、
項目４として、前記直前の物理セクタアドレスのセクタの消去が完了したか否かを示す消去フラグ、
項目５として、自セクタのこれまでの消去・書き込み回数、
項目６として、自セクタの使用の可否を示す使用可否フラグ、
項目７として、自セクタの消去が完了したか否かを示す消去フラグ
を含む制御データ部を含み、
一の論理セクタアドレス（これを「Ｌ」とする）に割り付けられているセクタのデータを書き換える場合、論理セクタアドレスが割り付けられていず、使用可能であり、すでに消去済みであるセクタを探索する手段と、
探索された物理セクタアドレス（これを「Ｐ１」とする）のセクタの制御データ部の前記項目１乃至項目４に、
前記一の論理セクタアドレス（Ｌ）と、
前記一の論理セクタアドレス（Ｌ）にこの書き換え直前まで割り付けられていたセクタの物理セクタアドレス（これを「Ｐ２」とする）と、
前記物理セクタアドレス（Ｐ２）のセクタの履歴としてこれまでの消去、書き込み回数と、
前記物理セクタアドレス（Ｐ２）のセクタの消去が完了したか否かを示す消去フラグと、
をそれぞれ書き込む手段と、
前記物理セクタアドレス（Ｐ１）のセクタの制御データ部に、前記物理セクタアドレス（Ｐ２）の必要な情報を書き込んだ後に、前記物理セクタアドレス（Ｐ２）のセクタを消去する手段と、
前記物理セクタアドレス（Ｐ１）のセクタに新たなデータを書き込む手段と、
を備え、
前記物理セクタアドレス（Ｐ２）のセクタの消去と、前記物理アドレス（Ｐ１）のセクタへの新たなデータを書き込みとは並行して行われ、
前記物理セクタアドレス（Ｐ２）のセクタの消去が完了した場合に、前記物理セクタアドレス（Ｐ１）のセクタの制御データ部の前記項目４の消去フラグを消去完了を示す値に設定する手段と、
前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の前記項目３、項目４に、前記物理セクタアドレス（Ｐ１）のセクタの制御データ部の前記項目３の消去・書き込み回数を１つインクリメントした値と、前記物理セクタアドレス（Ｐ２）のセクタの消去の完了の有無を示す消去フラグとを書き込み、消去が完了した前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の前記項目６の使用可否フラグを使用可を示す値に設定する手段と、
前記物理セクタアドレス（Ｐ２）のセクタを、消去済みの使用可能な空の付加セクタとする手段と、
を備えている、ことを特徴とする不揮発性記憶装置。
【請求項１１】
前記物理セクタアドレス（Ｐ２）のセクタが消去できない場合には、前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の使用可否のフラグを使用不可を示す値に設定する手段を備えている、ことを特徴とする請求項１乃至１０のいずれか一に記載の不揮発性記憶装置。
【請求項１２】
消去及び書き換え可能な不揮発性半導体記憶装置を有する不揮発性記憶装置の書き換え制御方法において、
前記不揮発性半導体記憶装置が、消去単位のセクタを、論理アドレス空間に対応した個数分有し、これらのセクタは、論理セクタとして、それぞれ、個別の論理セクタアドレスが割り付けられるものであり、
前記不揮発性半導体記憶装置には、これらのセクタに加えて、さらに、未使用、消去済みであり論理セクタアドレスが割り付けられていない付加セクタを１又は複数設け、
前記付加セクタとその物理セクタアドレスの対応を付加セクタ管理テーブルで管理し、
前記各セクタは、データを保管するデータ部と、
消去と書き換えを制御するための制御データを保管する制御データ部と、
を有し、
一の論理セクタアドレスのセクタのデータを更新する場合、
消去済みであり且つ使用可能な前記付加セクタのうちの一の付加セクタの制御データ部に対して、前記一論理セクタアドレスに対応する物理セクタアドレスのセクタの情報を書き込み、前記データ部に更新すべきデータを書き込むステップと、
前記一論理セクタアドレスに対応する物理セクタアドレスのセクタの消去を行うステップと、
を有し、
前記セクタの消去ステップと、前記一の付加セクタへの更新すべきデータの書き込みステップとは並行して行われ、
前記一の付加セクタの制御データ部に、前記一の論理セクタアドレスを書き込み、論理セクタとするステップと
消去された前記セクタを新たな付加セクタとして前記付加セクタ管理テーブルに登録して管理するステップと、
を含み、
書き換えのときに、新たにデータが書き込まれるセクタの制御データ部に、
前記セクタに対して新たに割り当てられる論理セクタアドレスと、
前記論理セクタアドレスに割り当てられていた物理セクタアドレスと、
前記物理セクタアドレスのセクタの消去が完了しているか否かを示す消去フラグと、
を書き込み、
前記物理セクタアドレスの前記セクタの消去が完了した場合、前記一の付加セクタの前記制御データ部の前記物理セクタアドレスのセクタの消去フラグを消去完了を示す情報に設定し、消去回数を更新する、ことを特徴とする不揮発性記憶装置の書き換え制御方法。
【請求項１３】
前記消去済みであり且つ使用可能な前記付加セクタのうち一の付加セクタに対して更新すべきデータを書き込むステップが、消去、書き換え回数が最も少ない一の付加セクタを選択し、選択された前記一の付加セクタに、前記更新すべきデータを書き込む、ことを特徴とする請求項１２記載の不揮発性憶装置の書き換え制御方法。
【請求項１４】
論理セクタアドレスが割り当てられていたセクタが消去され、新たに付加セクタとされた場合、前記付加セクタの物理セクタアドレスを前記付加セクタ管理テーブルに登録し、
論理セクタアドレスが割り当てられていたセクタが消去され、新たに付加セクタとされた場合、前記付加セクタの物理セクタアドレスを前記付加セクタ管理テーブルに登録し、
前記付加セクタ管理テーブルに登録されている付加セクタのデータ部に更新すべきデータが書き込まれ、論理セクタアドレスが割り当てられた場合には、前記付加セクタ管理テーブルから、付加セクタの物理セクタアドレスを削除する、ことを特徴とする請求項１２記載の不揮発性憶装置の書き換え制御方法。
【請求項１５】
前記セクタの制御データ部が、消去と書き換えに関する制御情報として、
データの書き換えにあたり、自セクタに新たに割り付けられる論理セクタアドレスと、
前記データの書き換えの直前まで前記論理セクタアドレスが割り付けられていたセクタの物理セクタアドレスと、
前記物理セクタアドレスのセクタと自セクタのそれぞれのセクタについて、消去、書き込み回数と、セクタの消去が完了したか否かを示す消去フラグと、セクタの使用可否を示すフラグと、
を含む、ことを特徴とする請求項１２記載の不揮発性記憶装置の書き換え制御方法。
【請求項１６】
論理セクタアドレスの入力に対して、入力された前記論理セクタアドレスに対応して現在割り当てられている物理セクタアドレスを出力するアドレス変換テーブルを有し、
ある論理セクタアドレスのセクタのデータを更新した場合、前記アドレス変換テーブルにおける、前記ある論理セクタアドレスに対応する物理セクタアドレスを、前記更新すべきデータの書き込みを行った前記セクタの物理セクタアドレスに変更する、ことを特徴とする請求項１２記載の不揮発性記憶装置の書き換え制御方法。
【請求項１７】
前記アドレス変換テーブルが、ランダムアクセスメモリに格納され、
パワーオンまたはリセットのとき、論理セクタアドレスが割り当てられているセクタの制御データ部の情報を読み出し、前記アドレス変換テーブルに論理セクタアドレスと物理セクタアドレスとの対応を設定する、ことを特徴とする請求項１２記載の不揮発性記憶装置の書き換え制御方法。
【請求項１８】
前記セクタの消去の結果、消去不良の場合、前記セクタの制御データ部における前記セクタの使用可否フラグを、使用不可を示す値に設定する手段を備えている、ことを特徴とする請求項１２記載の不揮発性記憶装置の書き換え制御方法。
【請求項１９】
セクタのデータの書き換えのときに、新たにデータが書き込まれるセクタの制御データ部に、
前記セクタに対して新たに割り当てられる論理セクタアドレスと、
前記論理セクタアドレスに前記書き換えの直前まで割り当てられていた直前の物理セクタアドレスと、
前記直前の物理セクタアドレスのセクタの消去が完了したか否かを示す消去フラグと、
前記直前の物理セクタアドレスのセクタの履歴としてこれまでの消去、書き換え回数と、
を書き込み、
消去対象の前記直前の物理セクタアドレスの前記セクタの消去が完了した場合、前記直前の物理セクタアドレスの前記セクタの制御データ部の消去フラグを、消去完了を示す情報に設定し、
さらに、前記制御データ部に、前記直前の物理セクタアドレスの前記セクタの消去回数を書き込む、ことを特徴とする請求項１２乃至１５のいずれか一に記載の不揮発性記憶装置の書き換え制御方法。
【請求項２０】
セクタの消去のときに電源が断した場合の電源再投入時に、前記各セクタの制御データ部を読み出し、前記セクタの制御データ部に書き込まれている前記直前の物理セクタアドレスの消去フラグが、消去完了を示していない場合、前記直前の物理セクタアドレスのセクタの消去を開始するように制御する、ことを特徴とする請求項１２、１５、及び１９のいずれか一に記載の不揮発性記憶装置の書き換え制御方法。
【請求項２１】
消去及び書き換えが可能なフラッシュメモリ又はフラッシュメモリのメモリチップを有する不揮発性記憶装置の書き換え制御方法において、
前記フラッシュメモリは、消去単位のセクタを、論理アドレス空間に対応した個数分備え、これらのセクタは、論理セクタとして、それぞれ、個別の論理セクタアドレスが割り付けられるものであり、
前記フラッシュメモリは、これらのセクタに加えて、さらに、付加セクタを１又は複数備えており、
前記各セクタは、消去と書き換えに関する制御情報として、
項目１として、自セクタに対して割り付けられる論理セクタアドレス、
項目２として、前記論理セクタアドレスに直前まで割り付けられていたセクタの物理セクタアドレス、
項目３として、前記直前の物理セクタアドレスのセクタのこれまでの消去・書き込み回数、
項目４として、前記直前の物理セクタアドレスのセクタの消去が完了したか否かを示す消去フラグ、
項目５として、自セクタのこれまでの消去・書き込み回数、
項目６として、自セクタの使用の可否を示す使用可否フラグ、
項目７として、自セクタの消去が完了したか否かを示す消去フラグ
を含む制御データ部を含み、
一の論理セクタアドレス（これを「Ｌ」とする）に割り付けられているセクタのデータを書き換える場合、論理セクタアドレスが割り付けられていず、使用可能であり、すでに消去済みであるセクタを探索する第１のステップと、
探索された物理セクタアドレス（これを「Ｐ１」とする）のセクタの制御データ部の前記項目１乃至項目４に、
前記一の論理セクタアドレス（Ｌ）と、
前記一の論理セクタアドレス（Ｌ）にこの書き換え直前まで割り付けられていたセクタの物理セクタアドレス（これを「Ｐ２」とする）と、
前記物理セクタアドレス（Ｐ２）のセクタの履歴としてこれまでの消去、書き込み回数と、
前記物理セクタアドレス（Ｐ２）のセクタの消去が完了したか否かを示す消去フラグと、をそれぞれ書き込む第２のステップと、
前記第２のステップで、前記物理セクタアドレス（Ｐ１）のセクタの制御データ部に、前記物理セクタアドレス（Ｐ２）の必要な情報を書き込んだ後に、前記物理セクタアドレス（Ｐ２）のセクタを消去する第３のステップと、
前記物理アドレス（Ｐ１）のセクタに、新たなデータを書き込む第４のステップと、を有し、
前記第３のステップと前記第４のステップとは並行して行われ、
前記第３のステップで、前記物理セクタアドレス（Ｐ２）のセクタの消去が完了した場合に、
前記物理セクタアドレス（Ｐ１）のセクタの制御データ部の前記項目４の消去フラグを消去完了を示す値に設定する第５のステップと、
前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の前記項目３、項目４に、前記物理セクタアドレス（Ｐ１）のセクタの制御データ部の前記項目３の消去・書き込み回数を１つインクリメントした値と、前記物理セクタアドレス（Ｐ２）のセクタの消去の完了の有無を示す消去フラグを書き込み、消去が完了した前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の前記項目６の使用可否フラグを使用可を示す値に設定する第６のステップと、
前記物理セクタアドレス（Ｐ２）のセクタを、消去済みの使用可能な空の付加セクタとする第７のステップと、
を含む、ことを特徴とする不揮発性記憶装置の書き換え制御方法。
【請求項２２】
前記第３のステップで、前記物理セクタアドレス（Ｐ２）のセクタが消去できない場合には、前記物理セクタアドレス（Ｐ２）のセクタの制御データ部の使用可否のフラグを使用不可を示す値に設定する第８のステップを有する、ことを特徴とする請求項２１記載の不揮発性記憶装置の書き換え制御方法。
【請求項２３】
前記第１のステップにおいて、前記消去済みであり且つ使用可能な前記付加セクタのうち、前記制御データ部の前記項目４の消去・書き換え回数が最小の一の付加セクタを選択し、
前記第４のステップで、前記一の付加セクタに更新すべきデータを書き込む、ことを特徴とする請求項２１記載の不揮発性記憶装置の書き換え制御方法。
【請求項２４】
前記第３のステップで、セクタの消去時に電源断した場合、電源再投入時に、まず各セクタの制御データ部を読み込み、前記セクタの制御データ部の前記項目４に書き込まれている直前の物理セクタアドレスの消去フラグが、消去フラグが消去完了を示していない場合、前記直前の物理セクタアドレスのセクタの消去を開始する、ことを特徴とする請求項２１記載の不揮発性記憶装置の書き換え制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、セクタ単位に一括消去され、書き換え可能な不揮発性の記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
電気的に消去可能であり、書き換え可能な不揮発性の半導体記憶装置（Electriccally Erasable and Programmable Rom；ＥＥＰＲＯＭ）、特に、一括消去可能なＥＥＰＲＯＭ（フラッシュメモリ）は、メモリ容量の大容量化が著しく、磁気記録媒体等の代替ファイル装置として用いられている。
【０００３】
図１０（ａ）は、従来のフラッシュメモリのチップレイアウトの一例を示す図である。フラッシュメモリは、不揮発性という特性を生かすため、消去と書き込みを繰り返して用いられており、ハードディスク装置等との互換性や、チップサイズの縮減等の目的のため、消去は、複数のメモリセルを単位に行われている。
一括消去される複数のメモリセルの単位をセクタという。
【０００４】
図１０（ａ）に示す例では、物理セクタ番号が０〜６３のセクタＳ００〜Ｓ６３の６４個配置されており、書き込み等の高電圧Ｖｐｐを供給するための昇圧回路をなすチャージポンプ（ＣＰ）容量１２と、セクタ単位での消去を行う消去及びベリファイ回路、メモリセルへの書き込みを制御する書き込み回路、メモリセルからの読み出しを制御する読出し回路、電源制御回路等を含むロジック部１１を備えている。
【０００５】
消去は、同一セクタ内のメモリセル（フローティングゲートを有するメモリセルトランジスタ）の全ビットが同時に消去される。この消去にあたり、例えばＦＮ（Fowler-Nordheim）トンネル注入等で、フローティングゲートから、電子を引き抜く時間と、ベリファイ等消去後の特性を揃えるための処理の時間が必要であり、読出しと比べて、消去には、長大な時間を要している。
【０００６】
また全てのセクタＳ００〜Ｓ６３がすでに使用されている場合、いずれかのセクタを消去して、再度、書き込みを行う場合、［セクタの消去］−＞［セクタの書き込み］という手順が、シーケンシャルな順序で実行されることになる。
【０００７】
図１１は、この手順を模式的に示す図である。図１１には、縦方向に、物理セクタ番号０〜６３が示されており、横方向に、論理セクタアドレスとその消去／書き込み（Prog）の推移が図示されている。この例において、物理セクタ番号（「物理セクタアドレス」ともいい、物理セクタ空間におけるセクタ単位のアドレスを示す）と、論理セクタ番号（「論理セクタアドレス」ともいい、ホスト装置からのセクタをアクセスするための論理アドレスに対応する）とは、一対一に対応している。図１１において、論理セクタ番号６３（この場合、物理セクタ番号６３）のセクタを書き換える場合、物理セクタ番号６３のセクタを消去し、書き換え（図１１のProg；プログラム）が行われる。
【０００８】
つづいて、論理セクタ番号３（したがって物理セクタ番号３）のセクタを消去し、書き換え（Prog）が行われる。
【０００９】
消去／書き込み３、５では、再び、物理セクタ番号６３のセクタを消去し、書き換え（Prog）が行われる。
【００１０】
消去／書き込み６、７では、物理セクタ番号２のセクタを消去し、書き換え（Prog）が連続して行われる。
【００１１】
１セクタあたりの消去ルーチンに要する時間は、１秒前後必要とされ（preprogram＋消去＋書き戻し）、書き込みも１セクタ内の全ビットを書き込む場合、０．５秒程度必要である。このため、消去ルーチンを含めて１セクタの書き換えには、１．５秒以上が必要とされている。
【００１２】
また、フラッシュメモリの書き込みや消去は、通常、Ｆ−Ｎ（Ｆowler−Ｎordheim）トンネル注入や、ＣＨＥ（チャネル・ホット・エレクトロン）方式が用いられており、例えば書き込みは、フローティングゲート型メモリセルトランジスタのコントロールゲートとドレインに高電圧を印加し、ソースを接地することで、ドレイン近傍で生じたホット・エレクトロンをフローティングゲートに注入している。また消去は、例えばＦ−Ｎトンネル注入等により、ソース又はドレイン等に電子を引き抜く。このように、消去、書き込みは、フローティングゲート型メモリセルトランジスタのシリコン酸化膜（ゲート絶縁膜）を通して、フローティングゲートと、電子を出し入れすることにより行っている。フラッシュメモリの書き込みや消去により、シリコン酸化膜への損傷（ダメージ）が生じ、書き込み／消去の書き換え回数は、１０万回〜１００万回程度とされている。
【００１３】
そして、フラッシュメモリのデータを書き換える場合、データ書き換え対象のセクタの消去が行われ、消去の完了後、該セクタに対して新たなデータの書き込みを行う。
【００１４】
図１１に示したように、書き換え対象のセクタに対して、シーケンシャルに、消去と、消去後の書き込み（Ｐｒｏｇ）とが実行されており、データの書き換えには、必ず、［１セクタの消去時間]＋[書き込み時間]で規定される時間が必要とされている。
【００１５】
すなわち、フラッシュメモリにおいては、物理的にセクタ単位にデータを消去してからでないと、新たに書き込みができないため、消去時間＋書き込み時間が必要であり、これに要する時間は読み出し時間にくらべて長大である。上述したように、書き換え時間は、１．５秒程度以上とされる。図１１に示すように、物理セクタ番号２の消去が連続する場合、連続する、書き換え時間分、フラッシュメモリへのアクセスが待機させられる等される。
【００１６】
そして、同一のセクタの消去／書き込み回数が、他のセクタに比べて偏って頻発すると、この偏りにより、フラッシュメモリの寿命が短縮される。すなわち、あるセクタが消去／書き込みの繰り返し回数オーバーした場合、フラッシュメモリは使用不可となるが、書き換え頻度のセクタ間での偏りにより、セクタの使用期間が短縮される。そして、フラッシュメモリが多岐の用途にわたって適用されており、書き込み／消去の繰り返し回数の増大、及び長寿命化に対する要求が増えてきている。
【００１７】
なお、例えば特開平９−８１３３２号公報には、フラッシュメモリをより長時間有効に使用するフラッシュディスクカードとして、図１３に示すような構成が開示されている。図１３を参照すると、フラッシュディスクカードは、Ｍ個のセクタ又はＭ個のセクタ及びｒ個の冗長セクタよりなるフラッシュメモリ４００と、Ｍ未満の１〜Ｎの論理セクタ番号の入力に対して、１〜Ｎ又は１〜Ｎ及びＭ＋１〜Ｍ＋ｒの物理セクタ番号を出力する論理／物理アドレス変換テーブル９１と、Ｎ以下の論理セクタ番号Ｌのデータ更新時、テーブル９１により特定される物理セクタ番号のデータを消去するとともに、未使用又はすでにデータの消去が行われているセクタに対して更新データを書き込み、論理セクタ番号Ｌに対してテーブル９１が出力する物理セクタの番号を更新データを書き込んだセクタの番号に変更する手段と、入力された論理セクタ番号ＬがＮ以下の場合、テーブルにより判定される物理セクタ番号のデータを読出し、番号ＬがＮよりも大きい場合、物理セクタ番号Ｌのデータを読み出す手段を備えた構成が開示されている。各セクタは不良／正常の情報を書き込む領域を有している。ＲＡＭ９００により、欠陥セクタ置換テーブル９２が記憶管理され、物理アドレスと論理アドレスが変換されないセクタの不良において、冗長セクタとして、置換される。
【００１８】
図１３において、５１２バイトのセクタデータ領域５００には、ハードディスク装置にデータアクセス単位であるセクタ（５１２バイト）のデータが格納され、１６バイトのセクタ管理データ領域５０１には、当該セクタの論理セクタ番号（ＬＳＮ）、該セクタデータに対するＥＣＣ（誤り訂正符号）データ、該セクタの有効性を示すフラグ情報等のデータが格納される。フラッシュメモリ４００のメモリ空間は、第１のエリア５０３、第２のエリア５０４、第３のエリア５０５からなり、第１のエリア５０３は、ホスト装置（不図示）によって頻繁に書き換えられるセクタよりなるエリアであり物理セクタ番号１乃至Ｎのセクタからなり、ホスト装置（不図示）がアクセスする物理セクタ番号は、ＲＡＭ９００に記憶される論理／物理アドレス変換テーブル９１に基づいて決められる。第２のエリア５０４は、ファイルデータを格納するエリアであり、物理セクタ番号Ｎ＋１〜Ｍのセクタからなる。ホスト装置がアクセスする物理セクタ番号は論理セクタ番号と同一である。第３のエリア５０５は、ｒ個の冗長用のエリアであり、物理セクタ番号Ｍ＋１〜Ｍ＋ｒのセクタからなる。論理セクタ番号Ｌのセクタに欠陥が生じた場合、当該セクタの管理エリアに無効セクタを意味するデータを書き込み、ｒ個の冗長セクタのうち、データの書き込まれていないセクタにデータを書き込むとともに、欠陥セクタ置換テーブル９２に、論理セクタ番号Ｌに対してデータの書き込みを行った冗長セクタを記憶させる。しかしながら、この特開平９−８１３３２号公報に記載されたフラッシュカードディスクにおいて、論理セクタ番号を物理セクタ番号に変換するアドレス変換テーブルは、ＲＡＭ内に設けられている。このため、電源断が生じた場合、アドレス変換テーブルのアドレス変換情報は失われる。特開平９−８１３３２号公報では、セクタの消去スピードを改善するという課題の認識を欠いている。
【００１９】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、フラッシュメモリ又はフラッシュメモリチップを備えた不揮発性記憶装置の見かけ上の書き換え時間を特段に短縮する不揮発性記憶装置及びその制御方法を提供することにある。
【００２０】
また本発明が解決しようとする他の課題は、セクタ間での使用頻度をバランスさせるようにして、寿命を増大させる、不揮発性記憶装置及びその制御方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記した課題を解決するための手段を提供する本発明は、その一つのアスペクトとして、消去及び書き換え可能な不揮発性半導体記憶装置が、消去単位のセクタを、論理アドレス空間に対応した個数分備え、これらのセクタは、論理セクタとして、それぞれ、個別の論理セクタアドレスが割り付けられるものであり、前記不揮発性半導体記憶装置は、これらのセクタに加えて、さらに、付加セクタを１又は複数備えており、前記各セクタは、データを保管するデータ部と、消去と書き換えを制御するための制御データを保管する制御データ部と、を有し、一の論理セクタアドレスのセクタのデータを更新する場合、前記一の論理セクタアドレスに対応する物理セクタアドレスのセクタの消去を行い、消去済みであり且つ使用可能な前記付加セクタのうちの一の付加セクタに対して更新すべきデータを書き込み、前記セクタの消去と、前記一の付加セクタへの更新すべきデータの書き込みとは並行して行われる構成とされ、前記一の付加セクタに前記一の論理セクタアドレスを割り付けて論理セクタとして管理し、消去された前記セクタを新たな付加セクタとして管理するものである。
【００２２】
本発明においては、好ましくは、前記消去済みであり且つ使用可能な付加セクタのうち書き換え回数が最小の一のセクタを選択し、前記一のセクタに更新すべきデータを書き込む構成とされる。本発明においては、前記セクタの制御データ部が、消去と書き換えに関する制御情報として、データの書き換えにあたり、自セクタに新たに割り付けられる論理セクタアドレスと、前記データの書き換えの直前まで前記論理セクタアドレスが割り付けられていたセクタの物理セクタアドレスと、前記物理セクタアドレスのセクタと自セクタのそれぞれのセクタについて、消去、書き込み回数と、セクタの消去が完了したか否かを示す消去フラグと、セクタの使用可否を示すフラグと、を含む。
【００２３】
本発明においては、好ましくは、複数のセクタの消去と別のセクタへの書き込みが並列に行われる構成とされる。以下の説明からも明らかとされるように、上記課題は、特許請求の範囲の各請求項に記載される発明によっても、同様にして解決される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。図１０（ｂ）は、本発明の一実施の形態に係るフラッシュメモリのチップレイアウトの一例を示す図である。本発明は、物理的にＭ個のセクタを具備するフラッシュメモリまたはフラッシュメモリチップを備えた不揮発性記憶装置において、論理アドレス（セクタ単位の論理アドレスを「論理セクタアドレス」ともいい、「論理セクタ番号」に対応する）で特定されるセクタ１０の数をＮ個とし、残りのＭ−Ｎ個を付加セクタ１０Ａとしている。チャージポンプ容量１２は、書き込み又は消去時の高電圧Ｖｐｐを生成する昇圧回路であり、ロジック回路１１は、消去、書き込み、読み出し、電源制御等の各種制御を行う回路である。
【００２５】
図７は、セクタの物理アドレスと論理アドレスの対応を模式的に示す図である。このうち図７（ａ）は、各セクタの物理セクタ番号（セクタ単位の物理アドレスに対応し、物理セクタアドレスに対応する）の関係を示す図である。図７（ａ）に示すように、物理アドレス空間は、００〜６３の物理セクタ番号の６４個のセクタと、物理セクタ番号６４、６５、６６、６７の４個の付加セクタの計６８個のセクタよりなり、１セクタのメモリ容量を６８倍した容量に対応するアドレス空間とされる。ここで、物理アドレスについて簡単に説明しておくと、フラッシュメモリの１セクタが６４ＫByte（５１２Ｋbits）のとき、例えば、物理セクタ番号２のセクタの物理アドレスは、物理セクタ番号１の物理アドレス（セクタの先頭アドレス）＋６４Ｋのアドレスとされる。一方、論理セクタ番号は、ホスト装置（不図示）からのアドレス信号あるいはコマンドによるアクセスアドレスの一部のビットフィールドに対応しており、フラッシュメモリのセクタを指定するアドレスフィールドで指定され、論理セクタ番号を指定するアドレスフィールドの下位ビットでセクタ内でのアドレスが指定される。
【００２６】
図７（ｂ）は、各セクタに割り当てられている論理アドレス（論理セクタ番号）の一例を示す図である。図７（ｂ）に示す例では、例えば物理セクタ番号００、０１、０２、０３は、論理セクタ番号２８、０１、５８、６０に対応しており、物理セクタ番号６４、６５、６６、６７の付加セクタは、論理セクタ番号１８、３０、４６、６３に対応している。図７（ｂ）に示す例では、物理セクタ番号１１、１３、１８、３０は、付加セクタとされる（付加セクタは、論理セクタ番号が割り付けられていず、図中、空白で示す）とされている。なお、図７（ｂ）に示す例では、当初付加セクタとして管理されていた、物理セクタ番号６４、６５、６６、６７の４つのセクタには、論理セクタ番号１８、３０、４６、６３が割り付けられ、論理セクタとして、管理されており、もはや、付加セクタではなくなっている。
【００２７】
この発明の実施の形態では、ある論理セクタ番号（Ｌ）のセクタのデータを更新するとき、論理セクタ番号（Ｌ）に対して割り当てられていた物理セクタ番号（Ｐ）のセクタを消去し、消去済みであり未使用であり付加セクタのうちの一つのセクタ（物理セクタ番号（Ｑ））に、該論理セクタ番号（Ｌ）のセクタに対して書き込むべきデータを書き込み、物理アドレス番号（Ｑ）のセクタに対して、論理セクタ番号Ｌ（論理アドレス）を割り当てる。
【００２８】
図８は、本発明の一実施の形態において、書き換え前後のセクタにおける論理アドレスの変化の様子を示す模式図である。図８（ａ）を参照すると、論理セクタ番号０３（物理セクタ番号２６）のデータを書き換えるとき、論理セクタ番号０３に割り当てられている物理セクタ番号２６を消去し、付加セクタの一つである物理セクタ番号１３（図８（ａ）において、論理セクタ番号２５の右隣のセクタ）に対して、該論理セクタ番号０３に対して書き込むべきデータを書き込み、物理セクタ番号１３のセクタの論理アドレスとして、該論理セクタ番号０３が割り付けられる（図８（ｂ）参照）。
【００２９】
この実施の形態においては、複数のセクタの消去と、別のセクタへの書き込みとを並列して行うことで、１セクタあたりの消去時間を、見かけ上、
１／（付加セクタ数）
にまで短縮することを可能としている。
【００３０】
ところで、フラッシュメモリの書き換え回数が増えると、消去または書き込みができない不良セクタが発生する場合がある。
【００３１】
この実施の形態では、不良セクタを、セクタ内に用意されている消去、書き換えを管理する制御データ部における使用可否フラグをオンとし、以後、当該セクタを使用不可とする（付加セクタとして扱われることはない）。付加セクタの個数を減らすことにより、消去、書き換えの繰り返しによる、不良の発生を低減させる。
【００３２】
さらに、この実施の形態では、使用されているセクタ（論理セクタアドレスが割り付けられている）のデータを更新するときは、付加セクタの一つにデータを書き込み、元のセクタは、付加セクタにまわして、空きとする制御を行っている。新たに付加セクタとされた場合、該付加セクタの物理セクタアドレスをテーブルに登録し、登録されている付加セクタに更新すべきデータが書き込まれ、論理セクタアドレスが割り当てられた場合には、前記テーブルから、付加セクタの物理セクタアドレスを削除する制御が行われる。かかる構成により、この実施の形態によれば、複数のセクタ間でセクタの使用頻度を平均化させることにより、フラッシュメモリのチップとしての書き換え回数寿命を伸ばしている。
【００３３】
この実施の形態において、各セクタ（図１の１０）は、データを保管するデータ部（図１の１０２）と、消去・書き換え制御するためのデータを保管する制御データ部（図１の１０１）とを有し、セクタのデータの書き換え時に、新たに書き込まれるセクタの制御データ部（１０１）に、当該セクタに割り付けられる論理アドレス（論理セクタアドレス）（図１の１０１の項目１）と、当該論理セクタアドレスが前記書き換え直前まで割り付けられていたセクタの物理アドレス（物理セクタアドレス）（図１の１０１の項目２）と、を書き込む。該論理セクタアドレスが割り付けられていたセクタの消去が完了したら、制御データ部の消去フラグ（図１の１０１の項目４）をオンとする。
【００３４】
あるいは、各セクタ（図１の１０）は、セクタのデータの書き換え時に、新たに書き込まれるセクタの制御データ部（１０１）に、当該セクタに割り付けられる論理アドレス（論理セクタアドレス）（図１の１０１の項目１）と、当該論理セクタアドレスが前記書き換え直前まで割り付けられていたセクタの物理アドレス（物理セクタアドレス）（図１の１０１の項目２）と、当該論理セクタアドレスが割り付けられていたセクタの書込／消去回数（図１の１０１の項目３）を書き込む。当該論理セクタアドレスが割り付けられていたセクタの消去が完了したら、該セクタの制御データ部の消去フラグ（図１の１０１の項目４）をオンとする。そして、消去されたセクタ（直前の物理セクタアドレスのセクタ）の制御データ部の消去フラグを立てるとともに、当該セクタの書込／消去の繰り返し回数（図１の１０１の項目３）を書き込む。
【００３５】
一部のセクタが消去途中のときに（図３のステップＳ１２）、電源がオフになったとき、電源投入時に、まず各セクタの消去フラグ（図１の１０１の項目４）を読み出し、消去フラグがオンでない場合、当該セクタの制御データ部に書き込まれている直前の物理セクタアドレス（図１の１０１の項目２）のセクタの消去を開始する。上記した制御は、フラッシュメモリチップ内のロジック部（図１の１１）と、フラッシュメモリの制御装置（図２の３０）、ホスト（図２の４０）とにおいて、ファームウエア、ソフトウエア等による連携で行われる。
【００３６】
この実施の形態においては、かかる構成により、フラッシュメモリにおいて、消去時間が速く、消去／書き込みの信頼性を向上させる。
【００３７】
この実施の形態の作用効果について以下に説明する。本発明においては、消去の単位であるセクタの個数が、論理的に必要なセクタの数（論理アドレス空間を規定する）よりも多く設定されており（セクタ全体で規定される物理アドレス空間＞論理アドレス空間）、選択されたセクタに対して、データの書き換え要求が行われたとき、当該セクタを消去するとともに、付加セクタのうちの一つを、消去されたセクタの論理セクタ番号に置き換え、データの書き込みを行い、その際、新たに書き込みを行うセクタの制御データ部に必要な情報を入力する。これより、見かけ上の、１セクタあたりの消去時間を高速化する。
【００３８】
また本発明によれば、消去／書き込みを繰り返しているうちに動作不良のセクタが生じた場合、該不良セクタには、論理セクタアドレスが割り当てられないようにして、消去／書き込みで生じる不具合の発生率を低減している。
【００３９】
そして本発明によれば、論理アドレスを物理アドレスに変換するアドレス変換テーブルはＲＡＭ（ランダムアクセスメモリ）に格納されており、電源投入時、あるいはリセット時等に、フラッシュメモリの各セクタの制御データ部の情報を読み出して、論理アドレスと物理アドレスのアドレス変換情報を設定しており、電源断時によって、アドレス変換テーブルのアドレス変換情報の内容が失われても、電源の再投入等より、アドレス変換テーブルは容易に再現される。このため、装置の信頼性を向上している。
【００４０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例を説明するための図である。図１には、フラッシュメモリのチップ全体のレイアウトが示されている。図１を参照すると、このチップ１は、昇圧回路をなすチャージポンプ容量１２と、動作やアドレスを制御するロジック部１１と、メモリセルアレイ部を備えており、メモリセルアレイ部内のメモリセルは、例えば６４Ｋバイト単位で、セクタ１０ごとに分割されている。１セクタは、フラッシュメモリの消去の単位である。
【００４１】
例えば、３２Ｍbits（メガビット）のフラッシュメモリのチップの場合、いずれも６４Ｋbytes（キロバイト）のセクタ１０が６４個設けられる（図１０（ｂ）参照）。本発明では、さらに、６４Ｋバイトの付加セクタ１０Ａとして複数設けられている。図１０（ｂ）では、Ａ００〜Ａ０３の４個のセクタが付加セクタである。
【００４２】
再び図１を参照すると、各セクタ１０は、消去、書き換えを制御するための情報を格納する制御データ部１０１と、データを格納するデータ部１０２とを備える。
【００４３】
各セクタに用意される制御データ部１０１は、アドレス変換情報と、消去、書き換え回数、消去完了を示すフラグ、使用可否を示すフラグ情報が格納される。
より詳細には、図１を参照すると、制御データ部１０１は、
・項目１として、該セクタに割り付けられている論理アドレス（論理セクタアドレス）、
・項目２として、この論理アドレスに直前まで割り付けられていたセクタの物理アドレス（物理セクタアドレス）、
・項目３として、直前の物理アドレスのセクタの書き込み／消去回数、
・項目４として、直前の物理アドレスのセクタの消去の完了の有無を示す消去フラグ、
・項目５として、自セクタの消去と書き込み回数、
・項目６として、自セクタの使用の可否、
・項目７として、自セクタの消去の完了を示す消去フラグ
の各制御データを含む。
【００４４】
図２は、本発明の一実施例のメモリが適用されるシステムの構成を示す図である。３２Ｍビットのフラッシュメモリのチップの場合、いずれもメモリ容量が６４Ｋバイトの６４個のセクタ１０１〜１０６４（物理セクタ番号０〜６３）が設けられており、さらに６４Ｋバイトの４個の付加セクタ１０Ａ１〜１０Ａ４が設けられている。図２に示す例では、４個の付加セクタの物理セクタ番号は６４〜６７とされる。
【００４５】
ＣＰＵ等のホスト４０からのコマンド又はアドレス信号で指定されるアクセスアドレスは、論理アドレスとして、制御装置（コントローラ）３０に供給され、制御装置３０では、ＲＡＭに格納されているアドレス変換テーブル２０を参照して論理アドレスを物理アドレスに変換し、フラッシュメモリへのアクセスが行われる。アドレス変換テーブル２０は、論理アドレスと物理アドレスの対応をテーブル形式で格納したものであり、電源投入等の初期化時に、論理アドレス（論理セクタ番号）とセクタの物理アドレス（物理セクタ番号）との対応が格納される。セクタをアクセスする論理アドレスとしては、６４個のセクタをアクセスするために、例えばアドレス信号の６ビットが用いられる。ＲＡＭあるいはレジスタ群等に格納されている付加セクタ管理リスト５０には、電源投入等の初期化時に、付加セクタの物理セクタ番号が格納されるとともに、セクタの書き換え時において、消去され新たに付加セクタとして管理されるセクタの物理アドレスが登録される。
【００４６】
例えば製品出荷時には、図２のアドレス変換テーブル２０に示すように、論理セクタ番号０は物理セクタ番号０、論理セクタ番号１は物理セクタ番号１、論理セクタ番号６３は物理セクタ番号６３と一対一に対応しているとする（物理セクタ番号０〜６３の各セクタの制御データ部の論理アドレスには、０〜６３が書き込まれている）。また付加セクタ管理リスト５０には、第１乃至第４の付加セクタの物理セクタ番号６４〜６７が登録されているものとする。その後、例えば論理セクタ番号０の書き換えが行われる場合、物理セクタ番号０は消去されて付加セクタとなり（物理セクタ番号０が付加セクタ管理リスト５０に付加セクタとして登録される）、物理セクタ番号６４の付加セクタが論理セクタ番号０として割り当てられる（物理セクタ番号６４は付加セクタ管理リスト５０から削除される）。この場合、アドレス変換テーブル２０において、論理セクタ番号０に対応する物理セクタ番号は６４となる。アドレス変換テーブル２０に入力される論理アドレスは０〜６３とされる。
【００４７】
電源投入時に、ホスト４０からの指令を受けて、制御装置３０は、各セクタの制御データ部の論理アドレスを読み出し、該セクタの物理アドレスからアドレス変換テーブル２０の内容を作成する。制御装置３０は、付加セクタ管理リスト６０に付加セクタの物理アドレス（物理セクタ番号）を設定する。その際、制御装置３０は、論理セクタとして論理アドレスが割り付けられているセクタ以外のセクタのうち、制御データ部の項目７の消去フラグが消去完了を示し項目６の使用可否フラグが使用可を示すセクタを付加セクタとして、その物理セクタ番号を、付加セクタ管理リスト５０に登録する。そして、セクタの書き換えによる論理アドレスとセクタの物理アドレスの対応に変更が生じた場合、ホスト４０、制御装置３０の制御のもと、アドレス変換テーブル２０の内容が更新され、付加セクタ管理リスト５０の内容が更新され、さらに、以下に詳細に説明されるように、書き換え対象のセクタの制御データ部の内容が更新される。
【００４８】
図３は、本発明の一実施例の動作を説明するための図である。以下では、論理セクタ番号"２０"を書き換える要求を処理する場合について説明する。この時点で、論理セクタ番号"２０"に割り付けられているセクタの物理セクタ番号は"１０"であるものとする。
【００４９】
論理セクタ番号が割り付けられていず（未使用）、使用可能であり、消去済みのセクタを探索する（ステップＳ１０）。その際、消去・書き込みが最小のセクタが選択される。この例では、物理セクタ番号"２５"のセクタが選択される。物理セクタ番号"２５"は付加セクタ管理リスト５０（図２参照）から削除される。
【００５０】
探索された物理セクタ番号"２５"のセクタの制御データ部の項目１、２、３、４（図１参照）には、書き換え要求対象のセクタの論理セクタ番号である"２０"と、論理セクタ番号"２０"に直前まで割り付けられていたセクタの物理セクタ番号である"１０"と、物理セクタ番号"１０"の消去・書き込み回数と、消去フラグと、を書き込む（ステップＳ１１）。すなわち、消去される物理セクタ番号１０の書き込み消去回数は、物理セクタ番号"１０"の制御データ部の項目５、７を読み出し、これを物理セクタ番号"２５"のセクタの制御データ部の項目３、４に書き込む。
【００５１】
物理セクタ番号"１０"のセクタを消去し（ステップＳ１２）、物理セクタ番号"２５"に、更新すべきデータを書き込む（ステップＳ１３）。
【００５２】
物理セクタ番号"１０"のセクタの消去が完了した場合（ステップＳ１４のＹＥＳ）、物理セクタ番号"２５"のセクタの制御データ部の項目４の消去フラグをオンとする（ステップＳ１５）。
【００５３】
物理セクタ番号"１０"のセクタの消去ができない場合、物理セクタ番号"１０"のセクタの制御データ部の項目６の使用可否のフラグを使用不可とする（ステップＳ１６）。以後、このセクタは、不良セクタとされ、使用されない。
【００５４】
消去が完了した物理セクタ番号"１０"のセクタの制御データ部の項目３に、物理セクタ番号"２５"のセクタの制御データ部の項目３に書き込んである物理セクタ番号"１０"の消去と書き込み回数を１つインクリメントした値を書き込み、物理セクタ番号"１０"のセクタの制御データ部の項目４には、物理セクタ番号"１０"のセクタの消去の完了の有無を示す消去フラグを書き込み、物理セクタ番号"１０"のセクタの制御データ部の項目６の使用可否フラグを使用可とする（ステップＳ１７）。なお、セクタの制御データ部の項目６の使用可否フラグの値として、消去時の設定値を、使用可としてもよい。
【００５５】
物理セクタ番号"１０"のセクタは、消去済みの使用可能な空の付加セクタとなる（ステップＳ１８）。付加セクタ管理リスト５０（図２参照）には、新たに付加セクタとなったセクタの物理セクタ番号"１０”が追加される。
【００５６】
図１２は、図２に示した制御を行う制御装置（図２の３０）の構成の一例を示す図である。図１２を参照すると、制御装置は、セクタ探索部２０１、セクタの制御データ部の書き込み処理部２０２、セクタのデータ部の書き込み処理部２０３、セクタ消去処理部２０４、第１、第２のセクタの制御データ部の消去情報設定部２０５、２０６、付加セクタ管理部２０７、論理セクタ管理部２０８、アドレス変換テーブル設定部２０９、セクタ消去状態管理部２１０、及び、全体を制御する制御部２００を備えている。
【００５７】
ホスト（図２の４０）から制御部２００が、論理セクタアドレス（論理アドレス）がＬ（アドレス変換テーブル（図２の２０）から論理セクタアドレスＬに対応する物理セクタアドレスをＰ２とする）のセクタのデータを書き換え要求（コマンド）を受けた場合、セクタ探索部２０１は、論理セクタアドレスが割り付けられていないセクタ（このセクタは「付加セクタ」として付加セクタ管理リスト５０（図２参照）に物理セクタアドレスが登録されて管理される）のうち、使用可能であり（当該セクタの制御データ部の項目６の消去可否フラグが使用可能を示す）、すでに消去済みである（当該セクタの制御データ部の項目７の消去フラグがオンである）セクタを探索する。
【００５８】
セクタ探索部２０１でセクタが探索されると、セクタの制御データ部の書き込み処理部２０２は、論理セクタアドレスＬに対応する物理セクタアドレス（Ｐ２）のセクタの制御データ部の項目５、項目７等の情報を読み出し、セクタ探索部２０１で探索された物理セクタアドレス（Ｐ１）のセクタの制御データ部の項目１乃至項目４に、論理セクタアドレス（Ｌ）と物理セクタアドレス（Ｐ２）と、物理セクタアドレス（Ｐ２）のセクタの履歴としてこれまでの消去、書き込み回数と、物理セクタアドレス（Ｐ２）のセクタの消去が完了したか否かを示す消去フラグをそれぞれ書き込む。
【００５９】
セクタのデータ部の書き込み処理部２０３は、物理セクタアドレス（Ｐ１）のセクタのデータ部（図１の１０２）に新たなデータを書き込む。新たなデータは、物理セクタアドレス（Ｐ２）のセクタのデータ部を更新するためのデータであり、制御装置（図２の３０）に、セクタのデータ蓄積用のバッファメモリ（図示されない）を設け、このバッファメモリに更新データを一時的に記憶保持しておき、バッファメモリに保持されるデータを、物理セクタアドレス（Ｐ１）のセクタのデータ部に書き込む構成としてもよい。
【００６０】
セクタの制御データ部の書き込み処理部２０２が、物理セクタアドレス（Ｐ１）の付加セクタの制御データ部に、物理セクタアドレス（Ｐ２）の消去・書き込み回数、消去の完了の有無等、必要な情報を書き込んだ後に、セクタ消去処理部２０４は、物理セクタアドレス（Ｐ２）のセクタを一括消去する。
【００６１】
セクタ消去処理部２０４による物理セクタアドレス（Ｐ２）のセクタの消去と、セクタへのデータ書き込み処理部２０３による物理アドレス（Ｐ１）のセクタへの新たなデータを書き込みとは並行して行われる。ただし、セクタの消去時間の方が長い。
【００６２】
セクタ消去処理部２０４による、物理セクタアドレス（Ｐ２）のセクタの消去が完了した場合、第１のセクタの制御データ部の消去情報設定部２０５は、物理セクタアドレス（Ｐ１）のセクタの制御データ部の項目４の消去フラグを消去完了を示す値に設定する。
【００６３】
第２のセクタの制御データ部の消去情報設定部２０６は、消去済みの物理セクタアドレス（Ｐ２）のセクタの制御データ部の項目３、項目４に、物理セクタアドレス（Ｐ１）のセクタの制御データ部の項目３の消去・書き込み回数を１つインクリメントした値と、物理セクタアドレス（Ｐ２）のセクタの消去の完了の有無を示す消去フラグとを書き込み、消去が完了した物理セクタアドレス（Ｐ２）のセクタの制御データ部の項目６の使用可否フラグを使用可を示す値に設定する。セクタ消去処理部２０４による消去の結果、物理セクタアドレス（Ｐ２）のセクタが消去できない場合には（消去不良の場合）、第２のセクタの制御データ部の消去情報設定部２０６は、物理セクタアドレス（Ｐ２）のセクタの制御データ部の項目６の使用可否のフラグを使用不可を示す値に設定する。
【００６４】
付加セクタ管理部２０７は、付加セクタ管理リスト５０の管理を行い、セクタ消去処理部２０４による物理セクタアドレス（Ｐ２）のセクタの消去が完了した場合、物理セクタアドレス（Ｐ２）のセクタを、消去済みの使用可能な、新たな付加セクタ（論理セクタアドレスが割り付けられていない）として、その物理セクタアドレス（Ｐ２）を、付加セクタ管理リスト５０に登録する。また、付加セクタ管理部２０７は、セクタ探索部２０１で付加セクタの探索が行われた場合、該探索されたセクタの物理セクタアドレスを、付加セクタ管理リスト５０から削除する。
【００６５】
論理セクタ管理部２０８は、アドレス変換テーブル（図２の２０）において、論理セクタアドレスＬ１に対応する物理セクタアドレスとして、データの書き込みが行われた付加セクタの物理セクタアドレスＰ１を更新登録する。これ以降、データの書き込みが行われた付加セクタは、ホスト（図２の４０）から論理セクタアドレスＬでアクセスされる論理セクタとなる。
【００６６】
アドレス変換テーブル設定部２０９は、システムの電源投入時等に、論理セクタアドレスが割り付けられているセクタの制御データ部を読み出し、該セクタに割り当てられている論理セクタアドレスと、物理セクタアドレスの対応をアドレス変換テーブル（図２の２０）に設定する。また付加セクタ管理部２０７は、システムの電源投入時等に、論理セクタアドレスが割り付けられていないセクタのうち、消去済みであり、使用可能なセクタを付加セクタとして、ＲＡＭ又はレジスタ等からなる付加セクタ管理リスト５０に登録する。
【００６７】
セクタ消去状態管理部は２１０は、セクタ消去処理部２０４がセクタを消去中に電源断した場合において、電源再投入時に、当該セクタの消去を行う。なお、図１２に示した各要素の機能は、図２の制御装置３０とフラッシュメモリチップ１のロジック部（図１の１１）とに機能分散させてもよい。
【００６８】
図４は、本発明の一実施例において、セクタの書き換え動作を時間軸にそって示した模式図である。図４において、縦軸は、物理セクタ番号０〜６３と、第１〜第４の付加セクタの物理セクタ番号Ａｄｄ０〜Ａｄｄ３に対応し、横軸の１００、２００、３００、〜９００、１０００の単位はミリ秒（ｍｓ）であり、セクタに対応して記載されている破線はＰｒｏｇ（書き込み）、実線はＥｒａｓｅ（消去）の期間を表している。また、図５は、本発明の一実施例のセクタの書き換え動作時の論理セクタ番号と物理セクタ番号の対応の変化の過程を模式的に説明するための図であり、従来の技術の説明で参照された図１１に対応している。なお、付加セクタには、論理セクタ番号（０〜６３の値をとる）は割り当てられないが、図５では、単に説明を容易とするために、第１乃至第４の付加セクタをそれぞれ番号Ａｄｄ１、Ａｄｄ２、Ａｄｄ３、Ａｄｄ４で表している。図６は、図５に示した書き換え動作を、フラッシュメモリの各セクタに割り当てられる論理セクタを一覧で示した図であり、図６の（ａ）〜（ｆ）は、図５の消去／書き込み１〜６に対応している。
【００６９】
図４、図５、及び図６を参照して、本発明の一実施例における、セクタの書き換え動作についてさらに説明する。使用開始当初は、論理セクタ番号と物理セクタ番号とは一致している。また、１つのセクタを消去するのに必要な時間を４００ｍｓとし、付加セクタの数を４個とする。０〜６３セクタまですべて使用されているものとする。このとき、４個の付加セクタの物理セクタ番号６４、６５、６６、６７が、付加セクタ管理リスト５０（図２参照）に登録されている。なお、４個の付加セクタの管理は、制御装置（図２の３０参照）の付加セクタ管理部（図１２の２０７）またはフラッシュメモリ１のロジック部（図１の１１）で行われる。
【００７０】
最初、物理セクタ番号０〜６３（論理セクタ番号は０〜６３）の６４個すべてのセクタにデータが書き込まれており、使用されている。
【００７１】
論理セクタ番号６３のセクタのデータを書き換える要求（コマンド）が入力された場合、図５の消去／書込１に示すように、物理セクタ番号６３が消去され、同時に、第１の付加セクタ（物理セクタ番号６４）に、更新対象のデータが書き込まれる。そして、この物理セクタ番号６４のセクタの論理セクタ番号が「６３」となる（図６（ｂ）参照）。第１の付加セクタ（物理セクタ番号６４）は、この段階で、論理アドレスは割り付けられていず、アドレス変換テーブル（図２の２０）に登録されていないため、ホスト（図２の４０）側では見えない。第１の付加セクタ（物理セクタ番号６４）の選択、第１の付加セクタ（物理セクタ番号６４）への更新対象のデータが書き込みは、書き換えコマンドを受けた制御装置（図２の３０）の付加セクタ探索部、セクタのデータ部の書き込み処理部（図１２の２０１、２０３）で行われる。あるいは、フラッシュメモリのロジック部（図１の１１）で行う構成としてもよい。
【００７２】
図５に示すように、消去された物理セクタ番号６３のセクタは、第４の付加セクタ（付加セクタ番号Ａｄｄ４）へと変更される（図６（ｂ）のＡ０３）。
【００７３】
物理セクタ番号６５、６６、６７の各付加セクタは、第１乃至第３の付加セクタ１、２、３（図５のＡｄｄ１、Ａｄｄ２、Ａｄｄ３、図６（ｂ）のＡ００、Ａ０１、Ａ０２）となる。なお、図５における、第１乃至第４の付加セクタの番号Ａｄｄ１、Ａｄｄ２、Ａｄｄ３、Ａｄｄ４、図６におけるＡ００〜Ａ０３は、ホスト側に見える論理アドレスではなく、第１乃至第４の付加セクタのいずれであるかを模式的に示したものである。消去された物理セクタ番号６３のセクタの第４の付加セクタ（付加セクタ番号Ａｄｄ４）への移行管理も、セクタの書き換えコマンドを受けた制御装置（図２の３０）の付加セクタ管理部（図１２の２０７）で行われる。この付加セクタ管理部（図１２の２０７）の機能は、フラッシュメモリのロジック部（図１の１１）に実装してもよい。制御装置（図２の３０）の付加セクタ管理部（図１２の２０７）は、付加セクタ管理リスト（図２の５０）における、第１乃至第４の付加セクタＡｄｄ１〜Ａｄｄ４を、物理セクタ番号６５、６６、６７、６３に更新登録する。
【００７４】
論理セクタ番号３のセクタのデータを書き換える場合、図５の消去／書き込み２において、物理セクタ番号３が消去され、同時に第１の付加セクタ（物理セクタ番号６５）に，書き換えようとしている新規データが書き込まれ、物理セクタ番号６５の付加セクタが論理セクタ上の３、すなわち論理セクタ番号３となる。物理セクタ番号３は、第４の付加セクタ（Ａｄｄ４）へと変更される（図６（ｃ）参照）。物理セクタ番号６６、６７のセクタは、第１、第２の付加セクタ１、２（Ａｄｄ１、２）、物理セクタ番号６３のセクタは、第３の付加セクタ３（Ａｄｄ３）、物理セクタ番号３のセクタは第４の付加セクタ（図５のＡｄｄ４、図６（ｃ）のＡ０３）となる。この操作が順次繰り返される。
【００７５】
次に、論理セクタ番号６３のセクタのデータを消去して書き換える場合、図５の消去／書き込み３において、物理セクタ番号６４が消去され、同時にその時点で第１の付加セクタ（物理セクタ番号６６）に，書き換えようとしている新規データが書き込まれ、物理セクタ番号６６の付加セクタが論理セクタ上の６３、すなわち論理セクタ番号６３となる。物理セクタ番号６４は、第４の付加セクタ（図５のＡｄｄ４、図６（ｄ）のＡ０３）へと変更される。
【００７６】
次に、論理セクタ番号６２のセクタのデータを消去して書き換える場合、図５の消去／書き込み４において、物理セクタ番号６２が消去され、同時にその時点で第１の付加セクタ（物理セクタ番号６７）に，書き換えようとしている新規データが書き込まれ、物理セクタ番号６７の付加セクタが論理セクタ上の６２、すなわち論理セクタ番号６２となる。物理セクタ番号６２は、第４の付加セクタ（図５のＡｄｄ４、図６（ｅ）のＡ０３）へと変更される。
【００７７】
この結果、図４に示すように、複数のセクタを並行して消去することになる。物理セクタ番号６３の消去は時間０〜４００ｍｓ、物理セクタ番号３の消去は時間１００〜５００ｍｓ、物理セクタ番号６４の消去は時間２００〜６００ｍｓ、物理セクタ番号６２の消去は時間３００〜７００ｍｓとされ、時間６００〜７００ｍｓでは４つのセクタが同時に消去されている。なお、図４の括弧（）内は、物理セクタ番号に割り付けられる論理セクタ番号であり、図５の書き換え時の割り付けに対応している。
【００７８】
図９は、本発明の一実施例の動作の一例を模式的に示す図である。図９に示す例では、物理セクタ番号６３と、物理セクタ番号６４（第１の付加セクタ：Ａｄｄ０）、物理セクタ番号６５（第２の付加セクタ：Ａｄｄ１）、物理セクタ番号６６（第３の付加セクタ：Ａｄｄ２）、物理セクタ番号６７（第４の付加セクタ：Ａｄｄ３）が、互いにタイミングをずらしながら（図９では１００ｍｓ）、並列に、消去、書き換えが行われており、０ｍｓから８００ｍｓの間に、５個のセクタの消去が行われており、シーケンシャルに消去・書き込みを行った場合、消去時間４００ｍｓ＋書き込み時間１００ｍｓの和である５００ｍｓを５倍した時間、すなわち、２５００ｍｓとなり、１／３以下に短縮している。
【００７９】
なお、図９において、例えば物理セクタ番号６３は消去後に、付加セクタとして管理され、あるセクタのデータ書き換え要求に対して、付加セクタをなす物理セクタ番号６３が選択されて更新すべきデータが書き込まれ論理セクタとして管理され（書き換えデータが少ないため書き込み時間は短い）、その後、再び物理セクタ番号６３の書き換え要求に対して、物理セクタ番号６３が消去されるというシーケンスが繰り返されている。
【００８０】
図４、図９等からも明らかなとおり、複数のセクタの消去（実線で示す）を並行して行うことで、外部から見たときの１セクタあたりの消去時間をＴ、セクタ１つの消去時間をｔ、付加セクタ数をＭとすると、並行して消去できるセクタ数がＭ以上である場合、最速で
Ｔ＝ｔ／Ｍ
に短縮することができる。
【００８１】
すなわち、本実施例では、４個の付加セクタを備え、並行して消去できるセクタ数が４以上の場合、一セクタの消去時間を、見かけ上、４００／４＝１００ｍｓに短縮することができる。フラッシュメモリチップ１（図１参照）において、チャージポンプ容量１２は、４セクタ以上同時に消去可能とする分の容量とされ（４セクタ独立に並列に消去可能であり、さらに別のセクタの書き込みに要する電力とされる）、ロジック部１１は、並列に消去するセクタ、及び書き込み対象セクタの切替え制御を行う。
【００８２】
論理セクタ番号から、物理セクタ番号への変換は、アドレス変換テーブル２０を使用して変更を行う。このアドレス変換テーブルの内容は、フラッシュメモリのセクタの制御データ部に記憶されている情報を用いて設定される。
【００８３】
本発明の一実施例によれば、セクタのデータ書き換え時、付加セクタにデータを書き込んで論理セクタ番号を割り付け、もとの論理セクタを消去して付加セクタ（論理アドレスではアクセスされない）とする構成とし、物理セクタ番号と論理セクタ番号の対応を順次変更することにより、特定のセクタに、書き込み・消去が集中して繰り返されるということを回避し、消去・書き換えの繰り返し回数を、最大で、付加セクタの個数倍にすることができる。
【００８４】
次に、本発明の一実施例において、書き込み・消去の繰り返しで、セクタに不良が発生した場合について説明する。
【００８５】
再び図５を参照すると、論理セクタ番号６３のセクタのデータを消去して書き換える場合、消去／書き込み５のところで、物理セクタ番号６６が消去できなくなった場合（消去不良発生）、これ以降、物理セクタ番号６６（図６（ｆ）のＡ０３）のセクタを使用禁止する。物理セクタ番号６６のセクタの制御データ部の項目６を使用不可とする。本実施例において、使用不可とされたセクタの物理セクタ番号６６を、制御装置（図２の３０）又はフラッシュメモリのロジック部（図１の１１）内に設けられる欠陥セクタテーブル（不図示）等で記憶管理してもよいことは勿論である。
【００８６】
このように、不良セクタの発生時には、付加セクタの数を減少させていくことで、不良セクタの発生を吸収する。付加セクタの数は減少するが、論理セクタ番号の数は変更されない。図５の消去／書き込み６において、付加セクタは、Ａｄｄ１、Ａｄｄ２、Ａｄｄ３（図６（ｆ）のＡ００〜Ａ０２）の３つとされ、これ以降の消去／書き込み７、８においても、付加セクタは３つとされる。
【００８７】
次に、本実施例における付加セクタの個数について説明する。付加セクタは、フラッシュメモリの設計時に、外部から見た場合の所望の消去時間と、製品として信頼性の上で必要とされる不良発生率とを考慮して、論理セクタ数に対する、付加セクタ数が用意される。
【００８８】
また、ウエハ試験等の選別工程では、フラッシュメモリのセクタのすべてについてチェックし、良／不良を判定しているが、本実施例のように、付加セクタが複数用意されている場合には、選別工程でフラッシュメモリのセクタの数個が不良であっても、不良セクタを使用不可とし、付加セクタを、論理セクタとして割り当てることで、製品自体を良品として、扱うこともできる。
【００８９】
セクタ内の制御データ部に格納されているセクタの消去／書き込みの繰り返し回数を、データ書き込みの際に認識し、論理アドレス上、付加セクタとなっているものの中で、繰り返し回数の一番少ないものから順次使用していくことで、書き込み・消去の繰り返しの特定セクタへの偏りを分散させている。
【００９０】
本実施例では、論理セクタの数よりも物理セクタの数を多く用意しており、フラッシュメモリの１チップとしてのみでなく、装置に同一構成のチップが複数搭載される場合でも、それらのチップ間で、付加セクタが共用されるように、ロジック部を設計することで、見かけ上の消去時間を短縮し、信頼性を向上させることができる。
【００９１】
なお、本実施例において、図５等に示した書き換えのシーケンスで、最後に消去されるセクタの消去が終了するまで、電源はオン状態としておく。また電源再投入時、消去途中だったものは、追加消去から実行する。このとき、どのセクタが消去途中であるかは、各セクタの制御データ部に記憶されている、直前の物理セクタ番号（物理アドレス）とその物理セクタ番号が消去完了しているかを示す消去フラグとを、電源投入時に読み出すことで、確認される。消去途中であれば、物理セクタ番号のセクタの消去を開始する。図１２の消去状態管理部２１０が、電源投入時、消去途中で電源断となったセクタを検出し、消去を再開する制御を行う。
【００９２】
本実施例において、図４に示したように、並行して消去されるセクタの数が増えるため、並行して消去するセクタ数、書き込みされるセクタ数等に対応したパワーに対処可能なチャージポンプ容量１２（図１参照）が必要とされる。
【００９３】
この実施例においては、論理的に必要なセクタ数より多くのセクタを物理的に設け、各セクタには、アドレス変換情報、書き換え回数、消去フラグ等の情報をセクタ内に用意しておき、将来的に発生した不良セクタを使用しないようにすることで、書き込み消去の繰り返しが物理的な特定のセルまたはセクタに集中しないように分散させている。
【００９４】
かかる構成の本実施例の代表的な作用効果について説明する。
【００９５】
第１の作用効果として、１セクタのみかけ上の消去スピードを、従来の１セクタの消去時間に対して、（１／（付加セクタ数））としている。
【００９６】
第２の作用効果として、書き込み／消去の繰り返しの寿命を、最大、付加セクタ数倍とすることが可能であるということである。最小、論理セクタ数／物理セクタ数である。
【００９７】
第３の作用効果として、書き込みまたは消去によるチップの不良率を減少させる。図１０（ａ）に示した従来の構成（論理セクタ数＝物理セクタ数）の場合、１つのチップがＭ個のセクタを有し、チップ中で１つでもセクタが不良である場合、当該チップは不良となる。これに対して、本実施例では、論理セクタ数Ｍに対して付加セクタ数をＮとすると、（Ｎ＋１）個のセクタが故障している（不良である）場合に、チップは不良となる。すなわち、本発明においては、Ｍ＋Ｎ個のセクタのうち、Ｎ個のセクタが同時に不良であっても、チップ不良とはならず、チップの不良率を、従来の構成と比較して、特段に低減している。
【００９８】
このように、見かけ上のセクタ消去時間を短縮し、不良率を特段に低減する本発明は、データの書き換えが行われるフラッシュメモリカードに適用して好適とされる。
【００９９】
なお、上記実施例において、アドレス変換テーブル、フラッシュメモリへのアクセス制御を行う制御装置（図２の３０）の機能を、フラッシュメモリのチップ内に集積化してもよいことは勿論である。
【０１００】
上記実施例において、付加セクタ管理リスト（図２の５０）への付加セクタの登録において、消去・書き換え回数を優先順位として、消去・書き換え回数の最小のセクタが、最初に取り出される第１の付加セクタとなるように、付加セクタ管理リストに登録するようにしてもよい。この場合、セクタ探索部（図１２の２０１）は、第１の付加セクタを付加セクタ管理リストから取り出すことで、消去・書き換え回数の比較処理を行うことなく、付加セクタのうち消去・書き換え回数の最も少ないセクタを取り出すことができる。
【０１０１】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、下記記載の効果を奏する。
【０１０３】
本発明の第１の効果は、複数の付加セクタを備え、書き換え時、複数のセクタを並列に消去可能としたことにより、１セクタのみかけ上の消去スピードを、従来の１セクタの消去時間に対して、（１／（付加セクタ数））としている、ということである。
【０１０４】
本発明の第２の効果は、セクタの書き換え時、消去された付加セクタにデータを書き込み、当該セクタは消去して付加セクタに戻す制御を行い、付加セクタを循環させて用いる構成としたことにより、書き込み／消去の繰り返しの寿命が、最大、付加セクタ数の倍とすることが可能である、ということである。
【０１０５】
本発明の第３の効果は、不良セクタが存在する場合、付加セクタを減らすことにより、書き込み、消去による不良率を減少する、ということである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を説明するための図である。
【図２】本発明の一実施例の構成を説明するための図である。
【図３】本発明の一実施例における書き換え動作の一例を説明するための流れ図である。
【図４】本発明の一実施例の動作シーケンスを説明するための図である。
【図５】本発明の一実施例の書き換え時の物理セクタ番号と論理セクタ番号の対応の時間的推移の様子を模式的に示す図である。
【図６】本発明の一実施例の書き換え時の物理セクタ番号と論理セクタ番号の対応の推移を説明するための図である。
【図７】本発明の実施の形態における、物理セクタ番号と論理セクタ番号の対応を説明するための図である。
【図８】本発明の実施の形態における、論理セクタ番号０３書き換え時の物理セクタ番号と論理セクタ番号の対応の変化を説明するための図である。
【図９】本発明の一実施例の動作シーケンスを説明するための図である。
【図１０】（ａ）は、従来のフラッシュメモリのチップレイアウト、（ｂ）は本発明の実施の形態におけるフラッシュメモリのチップレイアウトを模式的に示す図である。
【図１１】従来のフラッシュメモリの書き換え時の物理セクタ番号と論理セクタ番号の対応の時間的推移の様子を模式的に示す図である。
【図１２】本発明の一実施例における制御装置の機能構成を示す図である。
【図１３】従来のフラッシュディスクカードの構成を示す図である。
【符号の説明】
１  フラッシュメモリ
１０  セクタ
１０Ａ  付加セクタ
１１  ロジック部
１２  チャージポンプ（ＣＰ）容量
２０  アドレス変換テーブル
３０  制御装置（コントローラ）
４０  ホスト
５０  付加セクタ管理リスト
９１  論理／物理アドレス変換テーブル
９２  欠陥セクタ置換テーブル
１０１  制御データ部
１０２  データ部
２００  制御部
２０１  セクタ探索部
２０２  セクタの制御データ部の書き込み処理部
２０３  セクタのデータ部の書き込み処理部
２０４  セクタ消去処理部
２０５  第１のセクタの制御データ部の消去情報設定部
２０６  第２のセクタの制御データ部の消去情報設定部
２０７  付加セクタ管理部
２０８  論理セクタ管理部
２０９  アドレス変換テーブル設定部
２１０  セクタ消去状態管理部
４００  フラッシュメモリ
５００  セクタデータ領域
５０１  セクタ管理データ領域
５０２  ディレクトリエントリ及びＦＡＴのデータ
５０３  第１のエリア
５０４  第２のエリア
５０５  第３のエリア
９００  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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