(57)【特許請求の範囲】
【請求項１】
第１及び第２の不揮発性メモリトランジスタが形成されるメモリセル領域と、前記第１及び第２の不揮発性メモリトランジスタに電気的に接続するためのコンタクトが形成されるコンタクト領域と、を有する半導体記憶装置であって、
前記メモリセル領域及び前記コンタクト領域の両方の領域に横断し、基板表面上に延伸して形成され、前記コンタクト領域内で前記コンタクトと電気的に接続されるとともに、前記第１及び第２の不揮発性メモリセルトランジスタに共用される拡散層と、
前記メモリセル領域内に形成され、前記拡散層を挟むような位置に対応する前記基板上に形成された前記第１の不揮発性メモリトランジスタ用の第１のフローティングゲート及び前記第２の不揮発性メモリトランジスタ用の第２のフローティングゲートと、
前記メモリセル領域及び前記コンタクト領域の両方の領域に横断し、前記拡散層を挟むような位置に対応する前記基板上に互いに平行に延伸して形成され、前記メモリセル領域内では、前記第１及び前記第２のフローティングゲートのそれぞれの上に位置する前記第１の不揮発性メモリトランジスタ用の第１のコントロールゲート及び前記第２の不揮発性メモリトランジスタ用の第２のコントロールゲートと、
前記メモリセル領域内に形成された前記拡散層上を覆い、前記メモリセル領域内の前記拡散層に対するシリサイド化反応を防止するためのシリサイド化阻止膜と、
前記コンタクト領域内の前記拡散層と前記コンタクトとの間に形成されたシリサイド膜と、
を備え、
前記コンタクト領域内における前記コンタクトが形成される位置に対応する前記第１のコントロールゲートと前記第２のコントロールゲートとの間の距離は、前記メモリセル領域内における前記第１のコントロールゲートと前記第２のコントロールゲートとの間の距離よりも長い
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記拡散層は、第１の拡散層であり、
前記コンタクトは、第１のコンタクトであり、
前記半導体記憶装置は、
前記メモリセル領域内に形成され、前記第１の拡散層とで、前記第１のフローティングゲート及び前記第１のコントロールゲートを挟むような位置に対応する前記基板上に形成された前記第１の不揮発性メモリトランジスタ用の第２の拡散層と、
前記メモリセル領域内において、前記第２の拡散層と電気的に接続するために形成された第２のコンタクトと、
前記メモリセル領域及び前記コンタクト領域の両方の領域に横断し、前記第１のコントロールゲートとで、前記第２の拡散層を挟むような位置に対応する前記基板上に、前記第１のコントロールゲートに対して平行に延伸して形成された第３のコントロールゲートと、
を更に備え、
前記第３のコントロールゲートは、前記メモリセル領域内に形成された前記第１の不揮発性メモリトランジスタに隣接する第３の不揮発性メモリトランジスタ用のコントロールゲートであり、
前記第２の拡散層は、前記第１及び前記第３の不揮発性メモリトランジスタによって共用される
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記メモリセル領域内における前記第２のコンタクトが形成される位置に対応する前記第１のコントロールゲートと前記第３のコントロールゲートとの間の距離は、前記コンタクト領域内における前記第１のコンタクトが形成される位置に対応する前記第１のコントロールゲートと前記第３のコントロールゲートとの間の距離よりも長い
半導体記憶装置。
【請求項４】
請求項２又は３に記載の半導体記憶装置において、
前記シリサイド膜は、第１のシリサイド膜であり、
前記第１のコントロールゲート表面上に形成された第２のシリサイド膜と、
前記第２のコントロールゲート表面上に形成された第３のシリサイド膜と、
前記第２の拡散層と前記第２のコンタクトの間に第４のシリサイド膜と、
を備える半導体記憶装置。
【請求項５】
請求項２乃至４のいずれかに記載の半導体記憶装置であって、
周辺トランジスタが形成される周辺トランジスタ部を更に有し、
前記周辺トランジスタは、
周辺ゲートと、
ソースまたはドレインとして作用する第３及び第４の拡散層と、
前記第３及び前記第４の拡散層のそれぞれの上に形成された第５及び第６のシリサイド膜と、
前記周辺ゲート表面上に形成された第７のシリサイド膜と、
前記第５及び前記第６のシリサイド膜のそれぞれを介して、前記第３及び前記第４の拡散層のそれぞれと電気的に接続するための第３及び第４のコンタクトと、
を備える半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記シリサイド化阻止膜は、第１乃至３のシリサイド化阻止膜を含み、
前記第１のシリサイド化阻止膜は、前記第１の拡散層の一部の上に、前記第１のフローティングゲート及び前記第１のコントロールゲートを覆うように形成され、
前記第２のシリサイド化阻止膜は、前記第１の拡散層の一部の上に、前記第２のフローティングゲート及び前記第２のコントロールゲートを覆うように形成され、
前記第３のシリサイド化阻止膜は、前記第１の拡散層上の前記第１及び前記第２のシリサイド化阻止膜の間に形成され、
前記周辺トランジスタは、
前記周辺ゲートの両側面に形成された第１及び第２のサイドウォールと、
前記第１及び前記第２のサイドウォールのそれぞれの下の前記基板表面上に形成された第１及び第２の周辺ＬＤＤ拡散層と、
を更に備え、
前記第３のシリサイド化阻止膜の幅と、前記第１及び前記第２の周辺ＬＤＤ拡散層のそれぞれの幅とは、対応した長さで形成されている
半導体記憶装置。
【請求項７】
不揮発性メモリトランジスタが形成されるメモリセル領域と、前記不揮発性メモリトランジスタに電気的に接続するためのコンタクトが形成されるコンタクト領域と、を有する半導体記憶装置の製造方法であって、
前記メモリセル領域及び前記コンタクト領域内のシリコン基板上に、前記不揮発性メモリトランジスタのフローティングゲート用の第１のポリシリコン層と、前記不揮発性メモリトランジスタのコントロールゲート用の第２のポリシリコン層と、を積層する工程と、
前記第１及び第２のポリシリコン層を選択的にエッチングすることによって、前記メモリセル領域内よりも前記コンタクト領域内の方が広くなるような間隔で、前記第１及び前記第２のポリシリコン層の積層構造からなる複数の帯状の前記フローティングゲート及び前記コントロールゲートを形成する工程と、
複数の前記帯状のフローティングゲート及びコントロールゲートをマスクとして不純物を注入し、前記帯状のフローティングゲート及びコントロールゲート間の露出している前記シリコン基板表面上に、第１の拡散層と第２の拡散層とを、前記帯状のフローティングゲート及びコントロールゲート毎に交互に形成する工程と、
前記メモリセル領域における前記第１の拡散層上にシリサイド化阻止膜を形成する工程と、
前記コンタクト領域における前記第１の拡散層上にシリサイド膜を形成する工程と、
前記シリサイド膜上に前記コンタクトを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法であって、
前記シリサイド化阻止膜を形成する工程は、
前記シリコン基板全面に前記シリサイド化阻止膜用の絶縁膜を形成する工程と、
前記コンタクト領域内に形成された前記絶縁膜を除去する工程と、
を含む半導体記憶装置の製造方法。
【請求項９】
請求項７に記載の半導体記憶装置の製造方法であって、
前記シリサイド化阻止膜を形成する工程は、
前記シリコン基板全面に前記シリサイド化阻止膜用の絶縁膜を形成する工程と、
前記メモリセル領域内における前記第１の拡散層上及び前記第１の拡散層側の前記帯状のフローティングゲート及びコントロールゲートの側面上に形成された前記絶縁膜を覆うマスクを形成する工程と、
前記マスクを使用して、露出している前記絶縁膜を除去する工程と、
を含む半導体記憶装置の製造方法。
【請求項１０】
請求項７に記載の半導体記憶装置の製造方法であって、
前記シリサイド化阻止膜を形成する工程は、
前記メモリセル領域内の前記第１の拡散層上の前記帯状のフローティングゲート及びコントロールゲート間を埋め込むような厚さの前記シリサイド化阻止用の絶縁膜を前記シリコン基板全面に形成する工程と、
前記シリコン基板全面をエッチバックして、前記コンタクト領域内の前記第１の拡散層上に形成された前記絶縁膜を除去する工程と、
を含む半導体記憶装置の製造方法。
【請求項１１】
請求項７に記載の半導体記憶装置の製造方法であって、
前記シリサイド化阻止膜を形成する工程は、
前記シリコン基板全面に前記シリサイド化阻止膜用の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングして、複数の前記帯状のフローティングゲート及びコントロールゲートの側面に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールを形成する工程の後、前記メモリセル領域内の前記第１の拡散層上の前記帯状のフローティングゲート及びコントロールゲート間を埋め込むような厚さの前記シリサイド化阻止膜用の第２の絶縁膜を前記シリコン基板全面に形成する工程と、
前記シリコン基板全面をエッチバックして、前記コンタクト領域内の前記第１の拡散層上に形成された前記第２の絶縁膜を除去するとともに、前記第１のサイドウォールを介して、前記コンタクト領域内の前記第１の拡散層上に前記帯状のフローティングゲート及びコントロールゲートの側面を覆う第２のサイドウォールを形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項１２】
請求項７乃至１１のいずれかに記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、周辺トランジスタが形成される周辺トランジスタ部を更に有し、
前記周辺トランジスタ領域内の前記シリコン基板上に周辺ゲート用の前記第３のポリシリコン層を形成する工程と、
前記シリサイド化阻止膜を形成する工程の前に、前記第３のポリシリコン層をパターニングして前記周辺ゲートを形成する工程と、
前記周辺ゲートをマスクにして、前記周辺トランジスタ領域内に周辺ＬＤＤ拡散層を形成する工程と、
前記周辺ゲートの側面に第３のサイドウォールを形成する工程と、
前記周辺ゲート及び前記第３のサイドウォールをマスクとして、前記周辺トランジスタ内に第３及び第４の拡散層を形成する工程と、
前記周辺ゲート、前記第３及び前記第４の拡散層の表面上をシリサイド化する工程と、
を更に含む半導体記憶装置の製造方法。
【請求項１３】
請求項１１に記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、周辺トランジスタが形成される周辺トランジスタ部を更に有し、
前記周辺トランジスタ領域内の前記シリコン基板上に周辺ゲート用の前記第３のポリシリコン層を形成する工程と、
シリサイド化阻止膜を形成する工程の前に、前記第３のポリシリコン層をパターニングして前記周辺ゲートを形成する工程と、
前記周辺ゲートをマスクにして、前記周辺トランジスタ領域内に周辺ＬＤＤ拡散層を形成する工程と、
前記周辺ゲートの側面に第３のサイドウォールを形成する工程と、
前記周辺ゲート及び前記第３のサイドウォールをマスクとして、前記周辺トランジスタ内に第３及び第４の拡散層を形成する工程と、
前記周辺ゲート、前記第３及び前記第４の拡散層の表面上をシリサイド化する工程と、
を更に含み、
前記第２の絶縁膜を前記シリコン基板全面に形成する工程は、
前記周辺トランジスタ領域内のシリコン基板全面に前記第２の絶縁膜を形成する工程
を含み、
前記第３のサイドウォールを形成する工程は、
前記周辺トランジスタ領域内のシリコン基板全面に形成された前記第２の絶縁膜をエッチバックして、前記第３のサイドウォールを形成する工程
を含む半導体記憶装置の製造方法。
【請求項１４】
シリコン基板上に、素子分離酸化膜、トンネル酸化膜、フローティングゲートとなる１層目のポリシリコン、容量絶縁膜、周辺トランジスタ部のゲート酸化膜、コントロールゲート及び周辺トランジスタ部のゲート電極となる２層目のポリシリコンを形成する工程と、
周辺トランジスタ部を覆い、メモリセル部のゲート電極を形成するためのマスクを形成し、２層目のポリシリコン、容量絶縁膜、１層目のポリシリコンを順次エッチングしてメモリセル部のゲート電極を形成する工程と、
メモリセルのドレイン部を覆いソース側は開口したマスクを形成し、このマスクとメモリセル部のゲート電極をマスクとしてソース側の素子分離酸化膜を除去する工程と、
メモリセル部のソース・ドレイン拡散層を形成する工程と、
第１の絶縁膜を堆積、エッチバックして第１のサイドウォールを形成する工程と、
メモリセル部を覆い、且つ、周辺トランジスタ部のゲート電極を形成するためのマスクを形成し、２層目のポリシリコンをエッチングして周辺トランジスタ部のゲート電極を形成する工程と、
第２の絶縁膜を堆積し、第１のサイドウォールと合わせてソース側におけるメモリセル部のゲート電極同士のスペースを埋め込み、エッチバックして第２のサイドウォールを形成する工程と、
周辺トランジスタ部のソース・ドレイン拡散層を形成する工程と、
メモリセル部のソース拡散層を除く拡散層上及びゲート電極上をシリサイド化する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびその製造方法に関し、特に、サリサイド構造を有するフラッシュメモリおよびその製造方法に関する。
【０００２】
【従来の技術】
図１８は、従来のフラッシュメモリセルアレイの等価回路図である。図１８に示すように、フラッシュメモリ１は、複数のメモリセル１ａと、Ｘデコーダ１ｂと、Ｙデコーダ及びセンスアンプ１ｃとを有している。
【０００３】
各メモリセル１ａを構成するトランジスタのゲート電極は、ワード線ＷＬ（ＷＬ１〜ＷＬ４のみ図示）に接続され、ドレイン側はドレインコンタクト２を介してビット線ＢＬ（ＢＬ１〜ＢＬ３のみ図示）に、ソース側はソースコンタクト３を介してソース線ＳＬに、それぞれ接続されている。
【０００４】
また、各ワード線ＷＬはＸデコーダ１ｂに、各ビット線ＢＬはＹデコーダ及びセンスアンプ１ｃに、それぞれ接続されており、各メモリセル１ａは、ワード線ＷＬにより選択指定され、ビット線ＢＬを介して情報の入出力が行われる。
【０００５】
図１９は、図１８のメモリセルの一部を示す平面説明図である。図１９に示すように、メモリセル１ａを構成するトランジスタは、ドレインコンタクト２を挟んでその両側に位置するように配置されている。このドレインコンタクト２は、ドレイン拡散層４ａに設けられ、隣接するワード線ＷＬの間には、ソース拡散層４ｂが設けられている。
【０００６】
図２０は、フラッシュメモリの一般的な製造工程を説明する図１９のＡ−Ａ線に沿う断面図及びＢ−Ｂ線に沿う断面図である。図２０に示すように、フラッシュメモリ１を製造する場合、先ず、Ｐ型のシリコン基板５に、素子分離酸化膜５ａ及びトンネル酸化膜５ｂを形成し、更に、フローティングゲート５ｃ、容量絶縁膜５ｄ、コントロールゲート５ｅを順次積層し、シリコン基板５上にトランジスタ６を形成する（（ａ）参照）。
【０００７】
次に、ソース部のみを開口するようにフォトレジスト７でパターニングし（（ｂ）参照）、素子分離酸化膜５ａをエッチングした後、イオン注入により、隣接する２個のトランジスタ６に共通のソース拡散層４ｂ、続いてドレイン拡散層４ａを形成する（（ｃ）参照）。
【０００８】
このようなプロセスによって形成される構造は、自己整合ソース構造と呼ばれ、各メモリセル毎にソースコンタクトを設けずに済み、アライメント余裕等が不要となるため、メモリセルサイズを小さくすることができる。
【０００９】
次に、各トランジスタ６の両側面にサイドウォール８を形成し（（ｄ）参照）、その後、露出したドレイン拡散層４ａ、ソース拡散層４ｂ及びコントロールゲート５ｅの各表面をシリサイド膜９で覆い、シリサイド化する。
【００１０】
ところで、シリサイド層は、高融点金属と基板との合金形成反応により形成することができ、例えば、チタン（Ｔｉ）を用いた公知のサリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ：ＳＡＬＩＣＩＤＥ）プロセスを用いて、形成することができる。
【００１１】
このサリサイドプロセスは、例えばゲート電極とサイドウォールを形成後、ソース・ドレイン用の不純物を注入してアニールを行い、この後、チタンを例えば１００ｎｍスパッタリングし、７００℃程度のアニールを行ってシリサイド化し、未反応のチタンを除去する。これにより、拡散層は容易にシリサイド構造になる（特開平８−３３０４５３号公報参照）。
【００１２】
このように、拡散層、ゲート表面をシリサイド化することは、寄生抵抗を低減し微細且つ高速なデバイスを実現する上で、特に、ランダム・ロジックＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）において、必須である。
【００１３】
【発明が解決しようとする課題】
しかしながら、メモリセル１ａのソース領域は、ゲートに挟まれて非常に狭いことからスパッタ膜が入り難く、応力によりシリサイド化が阻害されるため、抵抗のばらつきをもたらしてしまう。また、素子分離酸化膜５ａ及びトンネル酸化膜５ｂをエッチングした際に段差が生じるため、この段差部Ｌを覆ってシリサイド膜９を形成することにより（図２０（ｅ）参照）、段差部Ｌでシリサイド膜９が断線し易く、断線による抵抗のばらつきが発生してしまう。
【００１４】
この発明の目的は、メモリセルのソース領域のシリサイド化を行わないことで、シリサイド化が阻害されることによる抵抗のばらつきを無くすと共に、段差部でのシリサイド膜断線による抵抗のばらつきを発生させない半導体記憶装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体記憶装置は、第１及び第２の不揮発性メモリトランジスタが形成されるメモリセル領域と、前記第１及び第２の不揮発性メモリトランジスタに電気的に接続するためのコンタクトが形成されるコンタクト領域と、を有する半導体記憶装置であって、前記メモリセル領域及び前記コンタクト領域の両方の領域に横断し、基板表面上に延伸して形成され、前記コンタクト領域内で前記コンタクトと電気的に接続されるとともに、前記第１及び第２の不揮発性メモリセルトランジスタに共用される拡散層と、前記メモリセル領域内に形成され、前記拡散層を挟むような位置に対応する前記基板上に形成された前記第１の不揮発性メモリトランジスタ用の第１のフローティングゲート及び前記第２の不揮発性メモリトランジスタ用の第２のフローティングゲートと、前記メモリセル領域及び前記コンタクト領域の両方の領域に横断し、前記拡散層を挟むような位置に対応する前記基板上に互いに平行に延伸して形成され、前記メモリセル領域内では、前記第１及び前記第２のフローティングゲートのそれぞれの上に位置する前記第１の不揮発性メモリトランジスタ用の第１のコントロールゲート及び前記第２の不揮発性メモリトランジスタ用の第２のコントロールゲートと、前記メモリセル領域内に形成された前記拡散層上を覆い、前記メモリセル領域内の前記拡散層に対するシリサイド化反応を防止するためのシリサイド化阻止膜と、前記コンタクト領域内の前記拡散層と前記コンタクトとの間に形成されたシリサイド膜と、を備え、
前記コンタクト領域内における前記コンタクトが形成される位置に対応する前記第１のコントロールゲートと前記第２のコントロールゲートとの間の距離は、前記メモリセル領域内における前記第１のコントロールゲートと前記第２のコントロールゲートとの間の距離よりも長いことを特徴としている。
【００１６】
上記構成を有することにより、自己整合プロセスによりソース領域が形成されたメモリセル部を有する半導体記憶装置は、ソース領域の表面の一部に、ソース領域のシリサイド化による抵抗のばらつきを発生させないシリサイド化阻止部を有することになる。これにより、メモリセルのソース領域のシリサイド化が行われないので、シリサイド化が阻害されることによる抵抗のばらつきを無くすと共に、段差部でのシリサイド膜断線による抵抗のばらつきを発生させない。
【００１７】
また、この発明に係る半導体記憶装置の製造方法により、上記半導体記憶装置を製造することができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は、この発明の第１の実施の形態に係る半導体記憶装置の一部を示す平面説明図である。図１に示すように、半導体記憶装置１０は、フラッシュメモリ（不揮発性記憶装置）が混載されたランダム・ロジックＬＳＩであり、メモリセル部１１、ソースコンタクト部１２及び周辺トランジスタ部１３を有している。
【００１９】
このメモリは、ＮＯＲ型のフラッシュメモリであり、等価回路図は、前述した従来のフラッシュメモリセルアレイ（図１８参照）と同様である。
【００２０】
各メモリセルを構成するトランジスタのゲート電極は、ワード線ＷＬに接続され、ドレイン側はドレインコンタクトを介してビット線ＢＬに、ソース側はソースコンタクトを介してソース線ＳＬに、それぞれ接続されている。また、各ワード線ＷＬはＸデコーダに、各ビット線ＢＬはＹデコーダ及びセンスアンプに、それぞれ接続されており、各メモリセルは、ワード線ＷＬにより選択指定され、ビット線ＢＬを介して情報の入出力が行われる（図１８参照）。
【００２１】
メモリセル部１１を構成するトランジスタは、ドレイン拡散層１４に設けられたドレインコンタクト１５を挟んで、その両側に位置するように設けられており、ソース拡散層１６を挟んで隣接するワード線ＷＬに接続されたフローティングゲート１７及びコントロールゲート１８を有している。
【００２２】
ソースコンタクト部１２は、ソース拡散層１６に設けられたソースコンタクト１９の両側に位置している。また、周辺トランジスタ部１３を構成するトランジスタは、周辺拡散層２０に設けられた周辺コンタクト２１の間に位置しており、周辺回路の配線に接続する周辺ゲート２２を有している。
【００２３】
図２は、図１のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、Ｃ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図である。
【００２４】
図２に示すように、メモリセル部１１は、シリコン基板２３に、ドレイン拡散層１４及びソース拡散層１６を形成すると共に、シリコン基板２３上に、トンネル酸化膜２４、フローティングゲート１７、容量絶縁膜２５、コントロールゲート１８を順次積層したトランジスタ２６を有している。
【００２５】
トランジスタ２６は、全面を覆う酸化膜２７を介してＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ｆｉｌｍ）膜からなる層間膜２８で覆われており、層間膜２８には、ドレイン拡散層１４とビット線ＢＬに接続されたドレインコンタクト１５が開けられている。
【００２６】
また、ソースコンタクト部１２は、シリコン基板２３に、ドレイン拡散層１４及びソース拡散層１６を形成すると共に、シリコン基板２３上に、トンネル酸化膜２４、フローティングゲート１７、容量絶縁膜２５、コントロールゲート１８を順次積層している。
【００２７】
これらトンネル酸化膜２４、フローティングゲート１７、容量絶縁膜２５、コントロールゲート１８からなる積層部２９は、フローティングゲート１７及びコントロールゲート１８の各側面にサイドウォール３０を、ドレイン拡散層１４、ソース拡散層１６及びコントロールゲート１８の各上面にシリサイド膜３１をそれぞれ有すると共に、層間膜２８で覆われている。
【００２８】
この層間膜２８には、ソース線ＳＬとシリサイド膜３１を介してソース拡散層１６に接続されたソースコンタクト１５が開けられている。
【００２９】
また、周辺トランジスタ部１３は、シリコン基板２３に、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）分離による素子分離酸化膜３２及び周辺拡散層２０を形成すると共に、シリコン基板２３上に、トンネル酸化膜２４、周辺ゲート２２を順次積層したトランジスタ３３を有している。
【００３０】
トランジスタ３３は、周辺ゲート２２の側面にサイドウォール３０を、周辺拡散層２０及び周辺ゲート２２の各上面にシリサイド膜３１をそれぞれ有すると共に、層間膜２８で覆われている。この層間膜２８には、周辺配線３４とシリサイド膜３１を介して周辺拡散層２０に接続された周辺コンタクト２１が開けられている。
【００３１】
図３から図７は、図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その１〜５）である。
【００３２】
図３から図７に示すように、先ず、Ｐ型のシリコン基板２３に、周知の選択酸化法、若しくは基板に溝を形成し酸化膜を埋め込む溝分離法により、約２００〜６００ｎｍの厚さの素子分離酸化膜３２を形成する（図３（ａ）参照）。
【００３３】
ここで、素子分離酸化膜３２の形成前後において、シリコン基板２３のＰウェル形成領域にＰ型不純物、Ｎウェル形成領域にＮ型不純物をイオン注入し、約１０００〜１２００℃の熱処理を施して、表面濃度が約１×１０16〜１×１０18／ｃｍ3 の深いＰウェル、Ｎウェルを形成し、或いは表面濃度が約１×１０16〜１×１０18／ｃｍ3 の浅いＰウェル、Ｎウェルを形成しても良い。
【００３４】
また、素子分離酸化膜３２の形成後、トンネル酸化膜２４、１層目ポリシリコン３５、及びＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜からなる容量絶縁膜２５を、記載順に積層する（図３（ａ）参照）。
【００３５】
トンネル酸化膜２４は、熱酸化法により厚さ約８〜１５ｎｍに形成する。１層目ポリシリコン３５は、減圧ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法により、約１００〜３００ｎｍの厚さに堆積する。
【００３６】
この１層目ポリシリコン３５に、約１×１０19〜１×１０21／ｃｍ3 の濃度となるように、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物を導入する。不純物の導入は、堆積後イオン注入法によってもよいし、堆積中にホスフィン（ＰＨ3 ）等のガスを混合するｉｎ−ｓｉｔｕドーピング（ｉｎ−ｓｉｔｕ  ｄｏｐｉｎｇ）法によっても良い。これを、ワード線ＷＬの垂直方向に走るストライプ状にパターニングしておく。
【００３７】
容量絶縁膜（ＯＮＯ膜）２５は、例えば、ＬＰＣＶＤ法により、それぞれ約４〜１０ｎｍの厚さの酸化膜、窒化膜、酸化膜を順次堆積して形成する。
【００３８】
次に、メモリセル部１１及びソースコンタクト部１２をフォトレジスト３６ａで覆って、周辺トランジスタ部１３を開口し、容量絶縁膜２５、１層目ポリシリコン３５膜及びトンネル酸化膜２４を、順次エッチングして、周辺トランジスタ部１３のシリコン基板２３を露出させる（図３（ｂ）参照）。
【００３９】
次に、熱酸化法により、約１〜４０ｎｍの厚さの周辺ゲート酸化膜３７を形成する（図４（ｃ）参照）。このとき、酸化後に厚い酸化膜を形成する領域をフォトレジストで覆って、薄い酸化膜を形成する領域の酸化膜を除去し、フォトレジストを除去した後に再び酸化、という操作を繰り返し、使用電圧に応じ異なる膜厚の酸化膜を形成する、マルチオキサイドプロセスを設けても良い。
【００４０】
また、ＬＰＣＶＤ法により、約１００〜３００ｎｍの厚さの２層目ポリシリコン３８を堆積する（図４（ｃ）参照）。これに約１×１０20〜１×１０21／ｃｍ3 の濃度に、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物を導入する。不純物の導入法は、堆積後イオン注入法によってもよいし、堆積中にホスフィン（ＰＨ3 ）等のガスを混合するＩｎ−Ｓｉｔｕドーピング法によっても良い。
【００４１】
次に、周辺トランジスタ部１３を覆って、メモリセル部１１及びソースコンタクト部１２に、フォトレジスト３６ｂを形成し、２層目ポリシリコン３８、容量絶縁膜２５、１層目ポリシリコン３５を順次エッチングすることにより、コントロールゲート１８及びフローティングゲート１７を形成する（図４（ｄ）参照）。
【００４２】
１層目ポリシリコン３５は、予めワード線ＷＬの垂直方向に走るストライプ状にパターニングしてあるので、フローティングゲート１７は、ここでワード方向とビット方向の両方共に分断され、メモリセル毎にアイランド状となる。
【００４３】
次に、ソース領域のみを開口するようにフォトレジスト３６ｃを形成し、ドライエッチングにより、この開口部の素子分離酸化膜３２を除去して、シリコン基板２３を露出させる（図５（ｅ）参照）。
【００４４】
次に、イオン注入によりリン（Ｐ）又はヒ素（Ａｓ）を導入し、コントロールゲート１８と素子分離酸化膜３２に対し、自己整合的に、約１×１０20〜１×１０21／ｃｍ3 の濃度を持つ、メモリセル部１１及びソースコンタクト部１２の各ソース拡散層１６とドレイン拡散１層１４を形成する（図５（ｆ）参照）。
【００４５】
次に、メモリセル部１１及びソースコンタクト部１２を覆って、周辺トランジスタ部１３にフォトレジスト３６ｄのパターンを形成し、２層目ポリシリコン３８をエッチングすることにより、周辺ゲート２２を形成する（図６（ｇ）参照）。
【００４６】
次に、周辺トランジスタ部１３の所定の部分が開口したフォトレジスト（図示しない）を形成し、イオン注入法により、周辺ゲート２２及び素子分離酸化膜３２に、自己整合的に、約１×１０18〜１×１０20／ｃｍ3 の濃度を持つ周辺ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）拡散層３９を形成する。
【００４７】
必要に応じ、Ｎチャネルトランジスタ及びＰチャネルトランジスタのそれぞれに対して、この工程を設ける。Ｎチャネルトランジスタの場合はリン（Ｐ）又はヒ素（Ａｓ）、Ｐチャネルトランジスタの場合はホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2 ）を、イオン注入する。
【００４８】
そして、メモリセル部１１、ソースコンタクト部１２及び周辺トランジスタ部１３の全面に、約５０〜２００ｎｍの厚さの酸化膜２７を、ＬＰＣＶＤ法により堆積する（図６（ｈ）参照）。
【００４９】
次に、メモリセル部１１のみを覆うフォトレジスト３６ｅを形成し、異方性ドライエッチングにより、酸化膜２７をエッチバックし、ソースコンタクト部１２のコントロールゲート１８とフローティングゲート１７、及び周辺トランジスタ部１３の周辺ゲート２２の各側面に、サイドウォール３０を形成する（図７（ｉ）参照）。
【００５０】
次に、周辺トランジスタ部１３の所定の部分が開口したフォトレジスト３６ｆを形成し、イオン注入法により不純物ｉを打ち込んで、サイドウォール３０と素子分離酸化膜３２に対し、自己整合的に、約１×１０20〜１×１０21／ｃｍ3 の濃度を持つ周辺拡散層２０を形成する（図７（ｊ）参照）。
【００５１】
Ｎチャネルトランジスタ及びＰチャネルトランジスタのそれぞれに対し、この工程を設ける。Ｎチャネルトランジスタの場合はリン（Ｐ）又はヒ素（Ａｓ）、Ｐチャネルトランジスタの場合はホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2 ）を、イオン注入する。
【００５２】
次に、短時間のウェット酸化膜エッチングにより、自然酸化膜を除去した後、例えばチタン（Ｔｉ）やコバルト（Ｃｏ）等の高融点金属を、スパッタ法等により約１０〜３０ｎｍの厚さに堆積し、約６００〜７００℃で数１０秒間の急速加熱を行う。
【００５３】
これにより、シリコンと高融点金属を反応させてシリサイド化した後、未反応の高融点金属を除去して、約７５０〜８５０℃で数１０秒間の急速加熱を行い、シリサイドを低抵抗化する。
【００５４】
このサリサイドプロセスにより、メモリセル部１１を除く、ソースコンタクト部１２のコントロールゲート１８、ドレイン拡散層１４、ソース拡散層１６、及び周辺トランジスタ部１３の周辺ゲート２２と周辺拡散層２０の各上面が、自己整合的にシリサイド化され、これら各上面にシリサイド膜３１が形成される（図７（ｋ）参照）。
【００５５】
次に、約１００〜２００ｎｍの厚さのアンドープ酸化膜、及び約５００〜１０００ｎｍの厚さのＢＰＳＧ膜を堆積して、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法等により平坦化し、層間膜２８を形成する。
【００５６】
層間膜２８の形成後、フォトエッチングにより、メモリセル部１１のドレインコンタクト１５、ソースコンタクト部１２のソースコンタクト１９、及び周辺トランジスタ部１３の周辺コンタクト２１を開口し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のバリアメタルを形成して、タングステン（Ｗ）等を埋め込む。その後、アルミニウム（Ａｌ）等によるビット線ＢＬ、ソース線ＳＬ及び周辺配線３４を形成する（図２参照）。
【００５７】
従って、ソース拡散層１６の表面の一部に、ソース拡散層１６のシリサイド化による抵抗のばらつきを発生させないシリサイド化阻止部が形成されることになる。
【００５８】
このように、この第１の実施の形態においては、マスクプロセスにより、メモリセル部１１のソース領域のシリサイド化が行われない。従って、シリサイド化が阻害されることによる抵抗のばらつきが発生せず、また、段差部てのシリサイド膜断線による抵抗のばらつきも発生させない。このようなマスクプロセスを容易、且つ、簡便に行うことができる。
（第２の実施の形態）
図８は、第２の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【００５９】
図８に示すように、第２の実施の形態にかかる半導体記憶装置の場合、メモリセル部１１のコントロールゲート１８、容量絶縁膜２５及びフローティングゲート１７のドレイン側の側面に、サイドウォール３０が形成されていると共に、ドレイン拡散層１４及びコントロールゲート１８の各上面にシリサイド膜３１が形成されている。その他の構成及び作用は、第１の実施の形態にかかる半導体記憶装置１０（図２参照）と同様である。
【００６０】
図９及び図１０は、図８の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図である。この実施の形態の場合、第１の実施の形態における図３（ａ）から図６（ｈ）迄の工程を、同様に行う。従って、それ以降の工程を以下に説明する。
【００６１】
図９及び図１０に示すように、先ず、メモリセル部１１のソース拡散層１６のみを覆うフォトレジスト３６ｇを形成する（図９（ａ）参照）。
【００６２】
次に、異方性ドライエッチングにより、酸化膜２７をエッチバックし、メモリセル部１１のコントロールゲート１８、容量絶縁膜２５とフローティングゲート１７のドレイン側、ソースコンタクト部１２のコントロールゲート１８、容量絶縁膜２５とフローティングゲート１７の両側、及び周辺トランジスタ部１３の周辺ゲート２２の両側、の各側面にサイドウォール３０を形成する（図９（ｂ）参照）。
【００６３】
これにより、第１の実施の形態の場合と異なり、メモリセル部１１のコントロールゲート１８及びドレイン拡散層１４の上面が露出する（図９（ｂ）参照）。
【００６４】
次に、第１の実施の形態と同様に、周辺トランジスタ部１３の所定の部分が開口したフォトレジスト３６ｆを形成し、イオン注入法により不純物ｉを打ち込んで、サイドウォール３０と素子分離酸化膜３２に対し、自己整合的に、約１×１０20〜１×１０21／ｃｍ3 の濃度を持つ、周辺拡散層２０を形成する（図１０（ｃ）参照）。
【００６５】
Ｎチャネルトランジスタ、Ｐチャネルトランジスタそれぞれに対し、この工程を設ける。Ｎチャネルトランジスタの場合はリン（Ｐ）又はヒ素（Ａｓ）、Ｐチャネルトランジスタの場合はホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2 ）を、イオン注入する。
【００６６】
次に、第１の実施の形態と同様に、サリサイドプロセスにより、メモリセル部１１のソース拡散層１６を除いて、メモリセル部１１のコントロールゲート１８、ドレイン拡散層１４、ソースコンタクト部１２のコントロールゲート１８、ドレイン拡散層１４、ソース拡散層１６、及び周辺トランジスタ部１３の周辺ゲート２２と周辺拡散層２０の各上面を、自己整合的にシリサイド化し、これら各上面にシリサイド膜３１を形成する（図１０（ｄ）参照）。
【００６７】
次に、第１の実施の形態と同様に、層間膜２８の形成後、メモリセル部１１のドレインコンタクト１５、ソースコンタクト部１２のソースコンタクト１９、及び周辺トランジスタ部１３の周辺コンタクト２１を開口し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のバリアメタルを形成して、タングステン（Ｗ）等を埋め込む。その後、アルミニウム（Ａｌ）等によるビット線ＢＬ、ソース線ＳＬ及び周辺配線３４を形成する（図８参照）。
【００６８】
このように、この第２の実施の形態においては、上記第１の実施の形態において得られる効果に加えて、メモリセル部１１のゲート上をシリサイド化することができる。これにより、ゲート抵抗が低減し、ドレイン抵抗の低減をもたらし、アクセス速度を速くすることができる。
（第３の実施の形態）
図１１は、第３の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【００６９】
図１１に示すように、第３の実施の形態にかかる半導体記憶装置の場合、メモリセル部１１のソース領域を埋め込むようにサイドウォール３０が形成されている。その他の構成及び作用は、第２の実施の形態にかかる半導体記憶装置１０（図８参照）と同様である。
【００７０】
図１２及び図１３は、図１１の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図である。この実施の形態の場合、第１の実施の形態における図３（ａ）から図６（ｇ）迄の工程を同様に行う。従って、それ以降の工程を以下に説明する。
【００７１】
図１２及び図１３に示すように、先ず、メモリセル部１１、ソースコンタクト部１２及び周辺トランジスタ部１３の全面に、約５０〜３００ｎｍの厚さの酸化膜２７を、ＬＰＣＶＤ法により堆積する（図１２（ａ）参照）。
【００７２】
このとき、メモリセル部１１のソース領域が、この酸化膜２７により埋め込まれるように、隣接するトランジスタ２６，３０間のソース領域の幅、及び堆積する酸化膜２７の膜厚を設定する。
【００７３】
次に、異方性ドライエッチングにより、酸化膜２７を全面エッチバックし、メモリセル部１１のコントロールゲート１８とフローティングゲート１７の両側、ソースコンタクト部１２のコントロールゲート１８とフローティングゲート１７の両側、及び周辺トランジスタ部１３の周辺ゲート２２の両側、の各側面にサイドウォール３０を形成する（図１２（ｂ）参照）。このとき、メモリセル部１１のソース領域は、このサイドウォール３０で埋め込まれる。
【００７４】
次に、第１の実施の形態と同様に、周辺トランジスタ部１３の所定の部分が開口したフォトレジスト３６ｆを形成し、イオン注入法により不純物ｉを打ち込んで、サイドウォール３０と素子分離酸化膜３２に対し、自己整合的に、約１×１０20〜１×１０21／ｃｍ3 の濃度を持つ、周辺拡散層２０を形成する（図１３（ｃ）参照）。
【００７５】
Ｎチャネルトランジスタ、Ｐチャネルトランジスタそれぞれに対し、この工程を設ける。Ｎチャネルトランジスタの場合はリン（Ｐ）又はヒ素（Ａｓ）、Ｐチャネルトランジスタの場合はホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2 ）を、イオン注入する。
【００７６】
次に、第２の実施の形態と同様に、サリサイドプロセスにより、メモリセル部１１のソース拡散層１６を除いて、メモリセル部１１のコントロールゲート１８、ドレイン拡散層１４、ソースコンタクト部１２のコントロールゲート１８、ドレイン拡散層１４、ソース拡散層１６、及び周辺トランジスタ部１３の周辺ゲート２２と周辺拡散層２０の各上面が、自己整合的にシリサイド化され、これら各上面にシリサイド膜３１が形成される（図１３（ｄ）参照）。
【００７７】
次に、第１の実施の形態と同様に、層間膜２８の形成後、メモリセル部１１のドレインコンタクト１５、ソースコンタクト部１２のソースコンタクト１９、及び周辺トランジスタ部１３の周辺コンタクト２１を開口し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のバリアメタルを形成して、タングステン（Ｗ）等を埋め込む。その後、アルミニウム（Ａｌ）等によるビット線ＢＬ、ソース線ＳＬ及び周辺配線３４を形成する（図１１参照）。
【００７８】
このように、この第３の実施の形態においては、上記第２の実施の形態において得られる効果に加えて、メモリセル部１にシリサイド膜が形成されないようにする特別なマスクを必要としない。即ち、メモリセル部１１のドレイン拡散層１４及びコントロールゲート１８は、自己整合的にシリサイド化される。
（第４の実施の形態）
図１４は、第４の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【００７９】
図１４に示すように、第４の実施の形態にかかる半導体記憶装置の場合、メモリセル部１１のソース領域に埋め込まれるサイドウォールが２回に分けて形成されている。即ち、メモリセル部１１及びソースコンタクト部１２に、それぞれ第１サイドウォール４０が形成され、この第１サイドウォール４０、及び周辺トランジスタ部１３の周辺ゲート２２の側面に、第２サイドウォール４１が形成される。その他の構成及び作用は、第３の実施の形態にかかる半導体記憶装置１０（図２参照）と同様である。
【００８０】
図１５から図１７は、図１４の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その１〜３）である。この実施の形態の場合、第１の実施の形態における図３（ａ）から図５（ｆ）迄の工程を同様に行う。従って、それ以降の工程を以下に説明する。
【００８１】
図１５から図１７に示すように、先ず、ＬＰＣＶＤ法により、メモリセル部１１、ソースコンタクト部１２及び周辺トランジスタ部１３の全面に、約５０〜２００ｎｍの厚さの第１酸化膜４２を堆積する（図１５（ａ）参照）。
【００８２】
次に、異方性ドライエッチングにより、第１酸化膜４２を全面エッチバックし、メモリセル部１１のコントロールゲート１８とフローティングゲート１７の両側、及びソースコンタクト部１２のコントロールゲート１８とフローティングゲート１７の両側に、第１サイドウォール４０を形成する（図１５（ｂ）参照）。
【００８３】
次に、第１の実施の形態と同様に、メモリセル部１１及びソースコンタクト部１２を覆って、周辺トランジスタ部１３にフォトレジスト３６ｄのパターンを形成し、２層目ポリシリコン３８をエッチングすることにより、周辺ゲート２２を形成する（図１６（ｃ）参照）。
【００８４】
次に、メモリセル部１１、ソースコンタクト部１２及び周辺トランジスタ部１３の全面に、約５０〜２００ｎｍの厚さの第２酸化膜４３を、ＬＰＣＶＤ法により堆積する（図１６（ｄ）参照）。このとき、メモリセル部１１のソース領域が、この第２酸化膜４３により埋め込まれるように、隣接するトランジスタ２６，３０間のソース領域の幅、及び堆積する第２酸化膜４３の膜厚を設定する。
【００８５】
次に、異方性ドライエッチングにより、第２酸化膜４３をエッチバックし、メモリセル部１１の第１サイドウォール４０、ソースコンタクト部１２の第１サイドウォール４０、及び周辺トランジスタ部１３の周辺ゲート２２の各側面に、第２サイドウォール４１を形成する（図１７（ｅ）参照）。
【００８６】
即ち、第１サイドウォール４０と第２サイドウォール４１を合わせて、メモリセル部１１のソース領域が埋め込まれることになり、第１酸化膜４２の膜厚は、この目的に合わせて設定される。
【００８７】
次に、第１の実施の形態と同様に、周辺トランジスタ部１３の所定の部分が開口したフォトレジスト３６ｆを形成し、イオン注入法により不純物ｉを打ち込んで、第２サイドウォール４１と素子分離酸化膜３２に対し、自己整合的に、約１×１０20〜１×１０21／ｃｍ3 の濃度を持つ、周辺拡散層２０を形成する（図１７（ｆ）参照）。
【００８８】
Ｎチャネルトランジスタ及びＰチャネルトランジスタのそれぞれに対し、この工程を設ける。Ｎチャネルトランジスタの場合はリン（Ｐ）又はヒ素（Ａｓ）、Ｐチャネルトランジスタの場合はホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2 ）を、イオン注入する。
【００８９】
次に、第２の実施の形態と同様に、サリサイドプロセスにより、メモリセル部１１のソース拡散層１６を除く、メモリセル部１１のコントロールゲート１８とドレイン拡散層１４、ソースコンタクト部１２のコントロールゲート１８とドレイン拡散層１４とソース拡散層１６、及び周辺トランジスタ部１３の周辺ゲート２２と周辺拡散層２０の各上面が、自己整合的にシリサイド化され、これら各上面にシリサイド膜３１が形成される（図１７（ｇ）参照）。
【００９０】
次に、第１の実施の形態と同様に、層間膜２８の形成後、メモリセル部１１のドレインコンタクト１５、ソースコンタクト部１２のソースコンタクト１９、及び周辺トランジスタ部１３の周辺コンタクト２１を開口し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のバリアメタルを形成して、タングステン（Ｗ）等を埋め込む。その後、アルミニウム（Ａｌ）等によるビット線ＢＬ、ソース線ＳＬ及び周辺配線３４を形成する（図１４参照）。
【００９１】
このように、この第４の実施の形態においては、上記第３の実施の形態において得られる効果に加えて、設計の自由度が増大するという効果が得られる。
【００９２】
即ち、周辺トランジスタ部１３のサイドウォールとなる第２サイドウォール４１とは別の第１サイドウォール４０を、メモリセル部１１に予め形成しておき、第１、第２サイドウォール４０，４１を合わせてソース領域に埋め込むので、ソース領域の幅が、周辺トランジスタの特性から決まる第２サイドウォール４１の幅によって決定されるのではないからである。
【００９３】
なお、メモリセル部１１のトランジスタの２層目の第２のサイドウォール４１を、周辺トランジスタ部１３のトランジスタの１層目の第２サイドウォール４１として、同時に形成しており、その際、ソース領域の露出していた部分も一緒に埋め込むことで、幅の狭い部分をシリサイド化することがなくなるので、抵抗が不安定になることはない。
【００９４】
このように、この発明によれば、フラッシュメモリ混載のＬＳＩのサリサイドプロセスにおいて、メモリセル部１１のソース拡散層をシリサイド化しないようにしたので、メモリセルのソース領域のシリサイド化が阻害されて、抵抗のばらつきをもたらしてしまったり、また、素子分離酸化膜及びトンネル酸化膜をエッチングした際に段差が生じて、この段差部を覆って形成されたシリサイド膜が断線し、断線による抵抗のばらつきが発生してしまうこともない。
【００９５】
なお、上記実施の形態において示した各種処理方法や形成方法等は一例であって、これに限るものではなく、同様の作用や効果を得ることができるものを用いても良い。
【００９６】
【発明の効果】
以上説明したように、この発明によれば、自己整合プロセスによりソース領域が形成されたメモリセル部を有する半導体記憶装置は、ソース領域の表面の一部に、ソース領域のシリサイド化による抵抗のばらつきを発生させないシリサイド化阻止部を有することになり、メモリセルのソース領域のシリサイド化が行われないので、シリサイド化が阻害されることによる抵抗のばらつきを無くすと共に、段差部でのシリサイド膜断線による抵抗のばらつきを発生させずに、小さなメモリセルを実現することができる。
【００９７】
また、この発明に係る半導体記憶装置の製造方法により、上記半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置の一部を示す平面説明図である。
【図２】図１のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、Ｃ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図である。
【図３】図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その１）である。
【図４】図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その２）である。
【図５】図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その３）である。
【図６】図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その４）である。
【図７】図１の半導体記憶装置の製造工程を説明するＣ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面図（その５）である。
【図８】第２の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【図９】図８の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その１）である。
【図１０】図８の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その２）である。
【図１１】第３の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【図１２】図１１の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その１）である。
【図１３】図１１の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その２）である。
【図１４】第４の実施の形態にかかる半導体記憶装置のメモリセル部、ソースコンタクト部及び周辺トランジスタ部の構造を示す、図２と同様の断面図である。
【図１５】図１４の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その１）である。
【図１６】図１４の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その２）である。
【図１７】図１４の半導体記憶装置の製造工程を説明する、図３から図７と同様の断面図（その３）である。
【図１８】従来のフラッシュメモリセルアレイの等価回路図である。
【図１９】図１８のメモリセルの一部を示す平面説明図である。
【図２０】フラッシュメモリの一般的な製造工程を説明する図１９のＡ−Ａ線に沿う断面図及びＢ−Ｂ線に沿う断面図である。
【符号の説明】
１０  半導体記憶装置
１１  メモリセル部
１２  ソースコンタクト部
１３  周辺トランジスタ部
１４  ドレイン拡散層
１５  ドレインコンタクト
１６  ソース拡散層
１７  フローティングゲート
１８  コントロールゲート
１９  ソースコンタクト
２０  周辺拡散層
２１  周辺コンタクト
２２  周辺ゲート
２３  シリコン基板
２４  トンネル酸化膜
２５  容量絶縁膜
２６，３３  トランジスタ
２７  酸化膜
２８  層間膜
２９  積層部
３０  サイドウォール
３１  シリサイド膜
３２  素子分離酸化膜
３４  周辺配線
３５  １層目ポリシリコン
３６ａ〜３６ｇ  フォトレジスト
３７  周辺ゲート酸化膜
３８  ２層目ポリシリコン
３９  周辺ＬＤＤ拡散層
４０  第１サイドウォール
４１  第２サイドウォール
４２  第１酸化膜
４３  第２酸化膜
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
ｉ  不純物
【図１】
0004733810.tif 000002
【図２】
0004733810.tif 000003
【図３】
0004733810.tif 000004
【図４】
0004733810.tif 000005
【図５】
0004733810.tif 000006
【図６】
0004733810.tif 000007
【図７】
0004733810.tif 000008
【図８】
0004733810.tif 000009
【図９】
0004733810.tif 000010
【図１０】
0004733810.tif 000011
【図１１】
0004733810.tif 000012
【図１２】
0004733810.tif 000013
【図１３】
0004733810.tif 000014
【図１４】
0004733810.tif 000015
【図１５】
0004733810.tif 000016
【図１６】
0004733810.tif 000017
【図１７】
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【図１８】
0004733810.tif 000019
【図１９】
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【図２０】
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