(57)【特許請求の範囲】
【請求項１】
ジッタを印加した出力クロックを生成するクロック発生装置であって、
それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズクロック発生部と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と
を備えるクロック発生装置。
【請求項２】
前記マルチフェーズクロック発生部は、
与えられる基準クロックを所定の時間ずつ順次遅延させる複数の遅延素子と、
前記複数の遅延素子が出力する出力信号と、前記基準クロックとの位相差を検出する位相検出器と、
前記位相検出器が検出した前記位相差に基づいて、それぞれの前記遅延素子の遅延時間を制御する遅延制御部と
を有し、それぞれの前記遅延素子が出力する信号を、それぞれの前記クロック信号として出力する
請求項１に記載のクロック発生装置。
【請求項３】
前記マルチフェーズクロック発生部は、
複数のインバータをループして接続したリングオシレータと、
前記リングオシレータが出力する信号と、与えられる基準クロックとの位相差を検出する位相検出器と、
前記位相検出器が検出した前記位相差に基づいて、それぞれの前記インバータにおける遅延時間を制御する遅延制御部と
を有し、それぞれの前記インバータが出力する信号を、それぞれの前記クロック信号として出力する
請求項１に記載のクロック発生装置。
【請求項４】
前記ジッタ印加部は、
前記複数のクロック信号に対応して設けられ、対応するクロック信号を遅延して出力する複数の可変遅延回路と、
前記出力クロックに印加すべきジッタデータに基づいて、それぞれの前記可変遅延回路における遅延量を制御するジッタ制御部と
を有する請求項２又は３に記載のクロック発生装置。
【請求項５】
前記ジッタ制御部は、それぞれの前記可変遅延回路における遅延量をそれぞれ独立に制御する
請求項４に記載のクロック発生装置。
【請求項６】
前記ジッタ制御部は、前記複数の可変遅延回路に対応して設けられ、対応する前記可変遅延回路の遅延量を制御する個別ジッタデータを格納する複数のジッタメモリを有する
請求項５に記載のクロック発生装置。
【請求項７】
それぞれの前記ジッタメモリは、対応する可変遅延回路がパルスを出力したことに応じて、次に設定すべきジッタデータを出力する
請求項６に記載のクロック発生装置。
【請求項８】
前記ジッタ制御部は、前記出力クロックに印加すべきジッタデータに基づいて、それぞれの前記ジッタメモリに格納すべき前記個別ジッタデータを生成するデータ生成部を更に有する
請求項６に記載のクロック発生装置。
【請求項９】
前記ジッタ制御部は、
前記出力クロックに印加すべき前記ジッタデータを格納するジッタメモリと、
前記ジッタメモリが順次出力する前記ジッタデータのそれぞれのビットを、対応する前記可変遅延回路の制御データとしてそれぞれ出力するデマルチプレクサと
を有する請求項５に記載のクロック発生装置。
【請求項１０】
前記ジッタ制御部は、
与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、前記ジッタメモリのアドレスを順次指定するカウンタと、
前記カウンタにおける前記所定の値を制御することにより、前記出力クロックに印加するジッタの周期を制御する周期制御部と
を更に有する請求項９に記載のクロック発生装置。
【請求項１１】
前記ジッタ制御部は、
与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、前記ジッタメモリのアドレスを順次指定するカウンタと、
擬似ランダム系列信号を生成し、前記カウンタクロックとして前記カウンタに供給する周期制御部と
を更に有する請求項９に記載のクロック発生装置。
【請求項１２】
前記ジッタ制御部は、前記周期制御部が生成する前記擬似ランダム系列信号において、所定の論理値が発生する頻度を制御する頻度制御部を更に有する請求項１１に記載のクロック発生装置。
【請求項１３】
前記ジッタ印加部において前記ジッタが印加された前記クロック信号を合成し、シングルフェーズクロックを生成するクロック変換器
を更に備える請求項１に記載のクロック発生装置。
【請求項１４】
被試験デバイスを試験する試験装置であって、
ジッタを印加した出力クロックを生成するクロック発生部と、
前記出力クロックに同期して、前記被試験デバイスに入力する試験データを生成するパターン発生部と、
前記被試験デバイスが出力する信号に基づいて、前記被試験デバイスを評価する判定部と
を備え、
前記クロック発生部は、
所定のサイクル期間において、それぞれが略等間隔でパルスを有する複数のクロック信号を生成するマルチフェーズクロック発生部と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と
を有する試験装置。
【請求項１５】
前記クロック発生部は、前記ジッタ印加部において前記ジッタが印加された前記クロック信号を合成し、シングルフェーズクロックを生成するクロック変換器を更に備える請求項１４に記載の試験装置。
【請求項１６】
ジッタを印加したクロックを生成する電子デバイスであって、
それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズクロック発生部と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と、
前記マルチフェーズクロック発生部、及び前記ジッタ印加部が設けられるチップ基板と
を備える電子デバイス。
【請求項１７】
前記チップ基板に設けられ、前記ジッタが印加された前記クロック信号を合成し、シングルフェーズクロックを生成するクロック変換器を更に備える請求項１６に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタを印加したクロックを生成するクロック発生装置、被試験デバイスを試験する試験装置、及びジッタを印加したクロックを出力する電子デバイスに関する。文献の参照による組み込みが認められる指定国については、下記の米国出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
出願番号  ＵＳ１１／２６０，６６５    出願日  ２００５年１０月２８日
【背景技術】
【０００２】
従来、高速なデータ通信デバイス、又はシリアルＩ／Ｏデバイスにおいて、正確に刻まれたビット間隔（ｂｉｔ  ｉｎｔｅｒｖａｌ）を生成する目的で、マルチフェーズクロックが用いられている。【０００３】
マルチフェーズクロックは、複数の低周波数クロックを、略等間隔に位相配置（ａｌｉｇｎ  ｔｈｅ  ｐｈａｓｅ  ｏｆ  ｔｈｅ  ｐｌｕｒａｌ  ｌｏｗ−ｆｒｅｑｕｅｎｃｙ  ｃｌｏｃｋｓ  ｅａｃｈ  ｏｔｈｅｒ  ｉｎ  ｔｈｅ  ｓａｍｅ  ｐｈａｓｅ  ｄｉｆｆｅｒｅｎｃｅ）させて生成される。例えば、ＤＬＬ（ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路におけるそれぞれの遅延素子が出力する信号を、複数の低周波数クロックとして用いる場合や、ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路におけるそれぞれのインバータが出力する信号を、複数の低周波数クロックとして用いる場合がある。【０００４】
また、高速な通信デバイス等を試験する項目として、ジッタ試験がある。例えば、国際電気通信連合（ＩＴＵ）の勧告では、通信データに数１００ＭＨｚの周波数を有するジッタを印加して試験を行う必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のマルチフェーズクロック発生器では、ＤＬＬ又はＰＬＬ等を用いて、低周波数クロックを等間隔に位相配置して、マルチフェーズクロックを生成している。このため、当該マルチフェーズクロックはジッタを有しておらず、ジッタ試験に用いることができなかった。また、高周波数のマルチフェーズクロックを生成した後に、係る高周波数のクロックに高周波数のジッタを印加することは困難であり、従来のマルチフェーズクロックをジッタ試験に用いることは困難であった。【０００６】
そこで本発明は、上記の課題を解決することができる試験装置、及びクロック発生装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、本発明の第１の形態においては、ジッタを印加したシングルフェーズクロックを生成するクロック発生装置であって、それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズクロック発生部と、それぞれのクロック信号にジッタを印加するジッタ印加部とを備えるクロック発生装置を提供する。【０００８】
マルチフェーズクロック発生部は、与えられる基準クロックを所定の時間ずつ順次遅延させる複数の遅延素子と、複数の遅延素子が出力する出力信号と、基準クロックとの位相差を検出する位相検出器と、位相検出器が検出した位相差に基づいて、それぞれの遅延素子の遅延時間を制御する遅延制御部とを有し、それぞれの遅延素子が出力する信号を、それぞれのクロック信号として出力してよい。【０００９】
マルチフェーズクロック発生部は、複数のインバータをループして接続したリングオシレータと、リングオシレータが出力する信号と、与えられる基準クロックとの位相差を検出する位相検出器と、位相検出器が検出した位相差に基づいて、それぞれのインバータにおける遅延時間を制御する遅延制御部とを有し、それぞれのインバータが出力する信号を、それぞれのクロック信号として出力してよい。【００１０】
ジッタ印加部は、複数のクロック信号に対応して設けられ、対応するクロック信号を遅延して出力する複数の可変遅延回路と、シングルフェーズクロックに印加すべきジッタデータに基づいて、それぞれの可変遅延回路における遅延量を制御するジッタ制御部とを有してよい。【００１１】
ジッタ制御部は、それぞれの可変遅延回路における遅延量をそれぞれ独立に制御してよい。ジッタ制御部は、複数の可変遅延回路に対応して設けられ、対応する可変遅延回路の遅延量を制御する個別ジッタデータを格納する複数のジッタメモリを有してよい。【００１２】
それぞれのジッタメモリは、対応する可変遅延回路がパルスを出力したことに応じて、次に設定すべきジッタデータを出力してよい。ジッタ制御部は、シングルフェーズクロックに印加すべきジッタデータに基づいて、それぞれのジッタメモリに格納すべき個別ジッタデータを生成するデータ生成部を更に有してよい。【００１３】
ジッタ制御部は、シングルフェーズクロックに印加すべきジッタデータを格納するジッタメモリと、ジッタメモリが順次出力するジッタデータのそれぞれのビットを、対応する可変遅延回路の制御データとしてそれぞれ出力するデマルチプレクサとを有してよい。
ジッタ制御部は、与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、ジッタメモリのアドレスを順次指定するカウンタと、カウンタにおける所定の値を制御することにより、シングルフェーズクロックに印加するジッタの周期を制御する周期制御部とを更に有してよい。【００１４】
ジッタ制御部は、与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、ジッタメモリのアドレスを順次指定するカウンタと、擬似ランダム系列信号を生成し、カウンタクロックとしてカウンタに供給する周期制御部とを更に有してよい。【００１５】
ジッタ制御部は、周期制御部が生成する擬似ランダム系列信号において、所定の論理値が発生する頻度を制御する頻度制御部を更に有してよい。クロック発生装置は、ジッタ印加部においてジッタが印加されたクロック信号を合成し、シングルフェーズクロックを生成するクロック変換器を更に備えてよい。【００１６】
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、ジッタを印加したシングルフェーズクロックを生成するクロック発生部と、シングルフェーズクロックに同期して、被試験デバイスに入力する試験データを生成するパターン発生部と、被試験デバイスが出力する信号に基づいて、被試験デバイスを評価する判定部とを備え、クロック発生部は、所定のサイクル期間において、それぞれが略等間隔でパルスを有する複数のクロック信号を生成するマルチフェーズクロック発生部と、それぞれのクロック信号にジッタを印加するジッタ印加部とを有する試験装置を提供する。【００１７】
クロック発生部は、ジッタ印加部においてジッタが印加されたクロック信号を合成し、シングルフェーズクロックを生成するクロック変換器を更に有してよい。【００１８】
本発明の第３の形態においては、ジッタを印加したシングルフェーズクロックを生成する電子デバイスであって、それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズクロック発生部と、それぞれのクロック信号にジッタを印加するジッタ印加部と、マルチフェーズクロック発生部、及びジッタ印加部が設けられるチップ基板とを備える電子デバイスを提供する。【００１９】
電子デバイスは、チップ基板に設けられ、ジッタが印加されたクロック信号を合成し、シングルフェーズクロックを生成するクロック変換器を更に備えてよい。【００２０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００２１】
本発明によれば、高周波数のジッタを印加した、高周波数のクロックを容易に生成することができる。また、当該クロックを用いることにより、被試験デバイスを精度よく試験することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る、試験装置１００の構成の一例を示す図である。
【図２】マルチフェーズクロック発生部５０及びジッタ印加部３０の構成の一例を示す図である。
【図３】クロック変換器４０の構成の一例を示す図である。
【図４】図２及び図３に示したクロック発生部２０が生成する、それぞれのクロック信号（ＣＬＫ１〜ＣＬＫ４）及びシングルフェーズクロックの一例を示すタイミングチャートである。
【図５】マルチフェーズクロック発生部５０の構成の他の例を示す図である。
【図６】図５に示したマルチフェーズクロック発生部５０が出力するそれぞれのクロック信号の一例を示すタイミングチャートである。
【図７】ジッタ制御部３２の構成の一例を示す図である。
【図８】ジッタ制御部３２の構成の他の例を示す図である。
【図９】ジッタ制御部３２の構成の他の例を示す図である。
【図１０】ジッタ制御部３２の構成の他の例を示す図である。
【符号の説明】
【００２３】
１０・・・パターン発生部、１２・・・判定部、２０・・・クロック発生部、３０・・・ジッタ印加部、３２・・・ジッタ制御部、３４・・・加算部、３６・・・可変遅延回路、３８・・・ジッタメモリ、４０・・・クロック変換器、４２・・・パルサー、４４・・・遅延回路、４６・・・論理積回路、４８・・・論理和回路、５０・・・マルチフェーズクロック発生部、５２・・・遅延素子、５４・・・位相検出器、５６・・・遅延制御部、５８・・・チャージポンプ、６０・・・フィルタ、６４・・・インバータ、７０・・・データ生成部、７２・・・アドレスポインタ、７４・・・カウンタ、７６・・・ジッタメモリ、７８・・・デマルチプレクサ、８０・・・周期制御部、８２・・・擬似ランダム系列発生部、８４・・・頻度制御部、１００・・・試験装置、２００・・・被試験デバイス
【発明を実施するための最良の形態】
【００２４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２５】
図１は、本発明の実施形態に係る、試験装置１００の構成の一例を示す図である。試験装置１００は、通信デバイス等の被試験デバイス２００を試験する装置であって、クロック発生部２０、パターン発生部１０、及び判定部１２を備える。【００２６】
クロック発生部２０は、ジッタを印加した出力クロックを生成する。本例においては、クロック発生部２０が、高周波数のシングルフェーズクロックを、当該出力クロックとして出力する場合について説明する。また、他の例においては、クロック発生部２０は、クロック変換器４０を有さず、マルチフェーズクロックを当該出力クロックとして出力してもよい。【００２７】
クロック発生部２０は、シングルフェーズクロックに所望のジッタを印加できることが好ましい。パターン発生部１０は、クロック発生部２０から与えられるシングルフェーズクロックに同期して、被試験デバイス２００に入力する試験データを生成する。また、パターン発生部１０は、当該試験データに基づいて、被試験デバイス２００が出力すべき期待値データを生成する。【００２８】
判定部１２は、被試験デバイス２００が試験データに応じて出力する信号と、パターン発生部１０から与えられる期待値データとを比較し、被試験デバイス２００を評価する。例えば、クロック発生部２０がシングルフェーズクロックに印加するジッタ量を制御し、どの程度のジッタ量を印加した場合に、被試験デバイス２００の出力信号にエラービットが生じるかを判定することにより、被試験デバイス２００のジッタ耐力を評価する。【００２９】
クロック発生部２０は、マルチフェーズクロック発生部５０、ジッタ印加部３０、及びクロック変換器４０を備える。マルチフェーズクロック発生部５０は、所定のサイクル期間において、それぞれが略等間隔でパルスを有する複数のクロック信号を生成する。マルチフェーズクロック発生部５０は、例えばＤＬＬ回路、又はＰＬＬ回路を用いて、所定のサイクル期間においてそれぞれが略等間隔となるように位相調整された複数のクロック信号を生成する。【００３０】
ジッタ印加部３０は、マルチフェーズクロック発生部５０が生成したそれぞれのクロック信号にジッタを印加する。例えば、ジッタ印加部３０は、それぞれのクロック信号を独立に遅延させる手段を有し、それぞれのクロック信号に対する遅延量を制御することにより、それぞれのクロック信号にジッタを印加する。【００３１】
クロック変換器４０は、ジッタが印加されたそれぞれのクロック信号を合成し、シングルフェーズクロックを生成する。すなわち、クロック発生部２０は、低周波数のクロック信号に対してジッタを印加し、ジッタが印加されたクロック信号を合成する。このような構成により、ジッタが印加された高周波数のシングルフェーズクロックを容易に生成することができる。また、シングルフェーズクロックに印加すべき高周波数のジッタ成分を、低周波数のクロック信号のエッジにそれぞれ印加するので、高周波数のジッタ成分を容易に印加することができる。【００３２】
また、本例における試験装置１００によれば、高周波数のジッタを用いた被試験デバイス２００の評価を容易に行うことができる。また、クロック発生部２０は、一つの電子デバイスであってよい。この場合、当該電子デバイスは、ジッタ印加部３０、マルチフェーズクロック発生部５０、クロック変換器４０、及びこれらの構成が設けられる一つのチップ基板を備える。当該チップ基板は、半導体基板であってよい。【００３３】
また、当該電子デバイスには、図２において後述する基準クロックが、外部から与えられてよい。例えば、当該電子デバイスが設けられる試験装置１００から、当該電子デバイスに基準クロックが与えられてよい。【００３４】
図２は、マルチフェーズクロック発生部５０及びジッタ印加部３０の構成の一例を示す図である。本例において、マルチフェーズクロック発生部５０は、ＤＬＬ回路を用いた構成であって、縦続接続された複数の遅延素子５２、位相検出器５４、及び遅延制御部５６を有する。【００３５】
それぞれの遅延素子５２は、与えられる制御電圧に応じた遅延量を生成する。また、それぞれの遅延素子５２は、初段の遅延素子５２に入力される基準クロックを、制御電圧に応じた所定の遅延時間ずつ順次遅延させて伝送する。【００３６】
位相検出器５４は、最終段の遅延素子５２が出力する信号と、基準クロックとの位相差を検出する。遅延制御部５６は、位相検出器５４が検出した位相差に基づいて、それぞれの遅延素子５２の遅延時間を制御する制御電圧を出力する。本例において遅延制御部５６は、チャージポンプ５８及びフィルタ６０を有する。【００３７】
チャージポンプ５８は、位相検出器５４が検出した位相差に応じた電流パルス信号を出力し、フィルタ６０に供給する。また、フィルタ６０は、与えられる電流パルス信号を、制御電圧に変換する。【００３８】
また、マルチフェーズクロック発生部５０は、それぞれの遅延素子５２が出力する信号を、それぞれのクロック信号（ＣＬＫ１〜ＣＬＫ４）として出力する。本例においてマルチフェーズクロック発生部５０は、４個の遅延素子５２を有し、４個のクロック信号を出力するが、遅延素子５２及びクロック信号の個数は４個に限定されない。マルチフェーズクロック発生部５０は、生成すべきマルチフェーズクロックの周波数、それぞれのクロック信号に印加できるジッタの周波数等に応じて、所望の個数の遅延素子５２を有してよい。【００３９】
ジッタ印加部３０は、複数の可変遅延回路（３６−１〜３６−４、以下３６と総称する）、ジッタ制御部３２、及び加算部３４を有する。複数の可変遅延回路３６は、複数のクロック信号に対応して設けられ、対応するクロック信号を遅延してクロック変換器４０に供給する。つまり、複数の可変遅延回路３６は、複数の遅延素子５２に対応して設けられる。それぞれの可変遅延回路３６は、対応する遅延素子５２に入力される信号、又は対応する遅延素子５２が出力する信号を遅延して、クロック変換器４０に供給する。【００４０】
ジッタ制御部３２は、シングルフェーズクロックに印加すべきジッタデータに基づいて、それぞれの可変遅延回路３６における遅延量を制御する。ジッタ制御部３２は、それぞれの可変遅延回路３６における遅延量をそれぞれ独立に制御することが好ましい。それぞれの可変遅延回路３６における遅延量を、印加すべきジッタ成分を示すジッタデータに応じて制御することにより、それぞれのクロック信号に対してジッタを印加することができる。【００４１】
本例におけるジッタ印加部３０によれば、それぞれの可変遅延回路３６における遅延量の制御は、低周波数のクロック信号のエッジに応じて行えばよい。このため、それぞれの可変遅延回路３６において低周波数のクロック信号に低周波数のジッタを印加し、それぞれのクロック信号を合成することで、高周波数のジッタを印加した高周波数のシングルフェーズクロックを容易に生成することができる。【００４２】
また、加算部３４は、ジッタ制御部３２が出力する遅延制御信号と、予め定められた位相制御信号とを加算した信号に基づいて、それぞれの可変遅延回路３６における遅延量を制御する。ここで、位相制御信号とは、クロック信号にジッタを印加しない場合における、クロック信号の初期位相を調整する信号である。例えば、位相制御信号により、それぞれのクロック信号の位相が等間隔となるように、高精度に制御することができる。【００４３】
図３は、クロック変換器４０の構成の一例を示す図である。本例におけるクロック変換器４０は、複数のパルサー（４２−１〜４２−４、以下４２と総称する）、及び論理和回路４８を有する。複数のパルサー４２は、複数のクロック信号（ＣＬＫ１〜ＣＬＫ４）に対応して設けられる。それぞれのパルサー４２は、対応するクロック信号の立ち上がりエッジに応じて所定のパルス幅のパルス信号を出力する。【００４４】
本例において、それぞれのパルサー４２は、パルス信号のパルス幅を規定する遅延回路４４と、論理積回路４６とを有する。遅延回路４４は、対応するクロック信号を遅延して出力する。また、論理積回路４６は、対応するクロック信号と、遅延回路４４が出力する信号を反転した信号との論理積を出力する。このような構成により、遅延回路４４における遅延量に応じたパルス幅を有するパルス信号を、クロック信号の立ち上がりエッジに応じて生成することができる。【００４５】
論理和回路４８は、それぞれのパルサー４２が出力するパルス信号の論理和を出力する。これにより、それぞれのクロック信号を合成し、ジッタが印加された高周波数のシングルフェーズクロックを生成することができる。【００４６】
図４は、図２及び図３に示したクロック発生部２０が生成する、それぞれのクロック信号（ＣＬＫ１〜ＣＬＫ４）及びシングルフェーズクロックの一例を示すタイミングチャートである。前述したように、マルチフェーズクロック発生部５０は、所定のサイクル期間において、略等間隔に配置された複数のクロック信号を生成する。図４においては、マルチフェーズクロック発生部５０が出力するクロック信号の波形を点線で示す。【００４７】
そして、ジッタ印加部３０は、それぞれのクロック信号に対して、独立にジッタを印加する。図４においては、ジッタが印加されたそれぞれのクロック信号の波形を実線で示す。上述したように、ジッタ印加部３０は、低周波数のそれぞれのクロック信号のエッジに応じて、対応する可変遅延回路３６における遅延量を制御する。つまり、ジッタ印加部３０は、シングルフェーズクロックに印加すべき高周波数のジッタを、インターリーブ処理により低周波数のジッタに置き換え、低周波数のそれぞれのクロック信号に印加する。このため、ジッタ印加部３０は、高周波数のジッタを容易に印加できる。【００４８】
そして、クロック変換器４０は、ジッタが印加されたそれぞれのクロック信号を合成する。このとき、クロック変換器４０は、ジッタが印加されたそれぞれのクロック信号の立ち上がりエッジに応じて所定のパルス信号を生成するので、それぞれのパルス信号には、対応するクロック信号に印加されたジッタ成分が保存される。このため、それぞれのパルス信号を合成したシングルフェーズクロックは、それぞれのクロック信号に印加されたジッタ成分を合成したジッタが印加される。このため、シングルフェーズクロックに、高周波数のジッタを容易に印加することができる。【００４９】
図５は、マルチフェーズクロック発生部５０の構成の他の例を示す図である。本例におけるマルチフェーズクロック発生部５０は、ＰＬＬ回路を用いた構成であって、ループして接続される複数のインバータ６４、位相検出器５４、及び遅延制御部５６を有する。【００５０】
マルチフェーズクロック発生部５０は、インバータ６４を有する。これらの回路は差動回路でもよい。それぞれのインバータ６４は、入力信号を、与えられる制御電圧に応じた遅延量で遅延させ、且つ反転して出力する。【００５１】
位相検出器５４は、いずれかのインバータ６４が出力する信号と、所定の基準クロックとの位相差を検出する。遅延制御部５６は、位相検出器５４が検出した位相差に基づいて、それぞれのインバータ６４における遅延時間を制御する制御電圧を出力する。本例において遅延制御部５６は、チャージポンプ５８及びフィルタ６０を有する。【００５２】
チャージポンプ５８は、位相検出器５４が検出した位相差に応じた電流パルス信号を出力し、フィルタ６０に供給する。また、フィルタ６０は、与えられる電流パルス信号を、制御電圧に変換する。【００５３】
また、マルチフェーズクロック発生部５０は、それぞれのインバータ６４が出力する信号を、それぞれのクロック信号（ＣＬＫ１〜ＣＬＫ５）として出力する。本例においてマルチフェーズクロック発生部５０は、５個のインバータ６４を有し、５個のクロック信号を出力するが、インバータ６４及びクロック信号の個数は５個に限定されない。マルチフェーズクロック発生部５０は、生成すべきマルチフェーズクロックの周波数、それぞれのクロック信号に印加できるジッタの周波数等に応じて、所望の個数のインバータ６４を有してよい。【００５４】
また、図５に示したジッタ印加部３０は、図２に関連して説明したジッタ印加部３０と同様の機能及び構成を有するので、その説明を省略する。このような構成のマルチフェーズクロック発生部５０を用いた場合であっても、高周波数のジッタを印加したマルチフェーズクロックを容易に生成することができ、高周波数のジッタが印加されたシングルフェーズクロックを容易に生成することができる。【００５５】
図６は、図５に示したマルチフェーズクロック発生部５０が出力するそれぞれのクロック信号の一例を示すタイミングチャートである。それぞれのインバータ６４が出力するそれぞれのクロック信号は、図６に示すように、所定のサイクル期間において、パルスが略等間隔となる。そして、図６において矢印で示すように、ジッタ印加部３０により、それぞれのクロック信号に対してジッタが印加される。クロック変換器４０は、ジッタが印加されたそれぞれのクロック信号を合成し、高周波数のジッタが印加された高周波数のシングルフェーズクロックを生成する。【００５６】
図７は、ジッタ制御部３２の構成の一例を示す図である。本例におけるジッタ制御部３２は、複数のジッタメモリ（３８−１〜３８−Ｍ、以下３８と総称する）、複数のアドレスポインタ（７２−１〜７２−Ｍ、以下７２と総称する）、及びデータ生成部７０を有する。【００５７】
複数のジッタメモリ３８は、複数の可変遅延回路３６に対応して設けられる。それぞれのジッタメモリ３８は、対応する可変遅延回路３６の遅延量を制御する個別ジッタデータを格納する。ジッタ印加部３０は、それぞれのジッタメモリ３８に格納された当該個別ジッタデータに基づいて、対応する可変遅延回路３６における遅延量を制御し、対応するクロック信号にジッタを印加する。【００５８】
それぞれのジッタメモリ３８が格納する個別ジッタデータは、シングルフェーズクロックに印加すべきジッタデータを分割したデータであってよい。例えば、個別ジッタデータは、シングルフェーズクロックに印加すべきジッタ波形を、それぞれのクロック信号でサンプリングしたデータに対応する。データ生成部７０は、シングルフェーズクロックに印加すべきジッタデータに基づいて、それぞれの個別ジッタデータを生成し、それぞれのジッタメモリ３８に格納してよい。【００５９】
ジッタ制御部３２は、さらに複数のアドレスポインタ７２を有してもよい。複数のアドレスポインタ７２は、複数のジッタメモリ３８に対応して設けられる。それぞれのアドレスポインタ７２は、対応するジッタメモリ３８のアドレスを、対応する可変遅延回路３６がパルスを出力したことに応じて、順次指定する。これにより、ジッタメモリ３８は、対応する可変遅延回路３６がパルスを出力したことに応じて、次に設定すべきジッタデータを出力する。つまり、それぞれのクロック信号に含まれる各パルスに対して、印加すべきジッタ波形に応じたタイミングジッタを印加することができる。【００６０】
図８は、ジッタ制御部３２の構成の他の例を示す図である。本例におけるジッタ制御部３２は、カウンタ７４、ジッタメモリ７６、及びデマルチプレクサ７８を有する。ジッタメモリ７６は、シングルフェーズクロックに印加すべきジッタデータを格納する。例えば、ジッタメモリ７６は、サイン波ジッタに対応するジッタデータを格納してよく、ランダムジッタに対応するジッタデータを格納してもよい。また、当該ジッタデータは、矩形波ジッタに対応するジッタデータであってよく、その他の波形のジッタに対応するジッタデータであってもよい。また、ジッタメモリ７６が格納するジッタデータは、所定のジッタデータを格納してよく、ジッタデータ生成中に動的に内容を変更してもよい。【００６１】
カウンタ７４は、所定のカウンタクロックに応じて、ジッタメモリ７６のアドレスを順次指定する。デマルチプレクサ７８は、ジッタメモリ７６が順次出力するジッタデータのそれぞれのビットを、対応する可変遅延回路３６の制御データとしてそれぞれ出力する。【００６２】
本例においては、ジッタメモリ７６は、それぞれのアドレスに、複数の可変遅延回路３６の制御データを格納する。そして、デマルチプレクサ７８は、複数の可変遅延回路３６に対する制御データを受け取り、それぞれの制御データを、対応する可変遅延回路３６に供給する。【００６３】
また、カウンタ７４は、与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、ジッタメモリ７６のアドレスを順次指定する。カウンタ７４は、シングルフェーズクロックと略等しい周波数のカウンタクロックを受け取ってよい。また、カウンタ７４は、シングルフェーズクロックを、カウンタクロックとして受け取ってもよい。【００６４】
図９は、ジッタ制御部３２の構成の他の例を示す図である。本例におけるジッタ制御部３２は、図８において説明したジッタ制御部３２の構成に加え、周期制御部８０を更に備える。【００６５】
周期制御部８０は、カウンタ７４において、計数値がいずれの値となったときに、ジッタメモリ７６に対して指定するアドレスをリセットするかを制御する。これにより、シングルフェーズクロックに印加するジッタの周期を制御することができる。例えば、カウンタ７４に対して、計数値がＸとなったときに、ジッタメモリ７６に対して出力するアドレスをリセットさせる場合と、計数値が２Ｘとなったときに、ジッタメモリ７６に対して出力するアドレスをリセットさせる場合では、シングルフェーズクロックに印加されるジッタの周期は２倍となる。【００６６】
また、周期制御部８０は、カウンタ７４に設定する計数初期値をランダムに変更してもよい。このような制御により、周期がランダムに制御されるジッタを、シングルフェーズクロックに印加することができる。周期制御部８０は、擬似ランダム系列を生成し、計数初期値としてカウンタ７４に供給してよい。【００６７】
この場合、ジッタ制御部３２は、周期制御部８０が生成する擬似ランダム系列において、所定の論理値が発生する頻度を制御してもよい。例えば、擬似ランダム系列において、論理値１が発生する頻度を制御してよい。【００６８】
図１０は、ジッタ制御部３２の構成の他の例を示す図である。本例におけるジッタ制御部３２は、擬似ランダム系列（ＰＲＢＳ）発生部８２、頻度制御部８４、及びデマルチプレクサ７８を有する。擬似ランダム系列発生部８２は、たとえばｎビットの擬似ランダム系列を生成する。【００６９】
頻度制御部８４は、擬似ランダム系列発生部８２が生成する擬似ランダム系列信号において、所定の論理値が発生する頻度を制御する。デマルチプレクサ７８は、擬似ランダム系列発生部８２が生成する擬似ランダム系列信号を受け取り、擬似ランダム系列信号におけるそれぞれのデータ系列を、対応する可変遅延回路３６に遅延制御データとして供給する。このような構成により、ランダムジッタを印加したシングルフェーズクロックを生成することができる。【００７０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００７１】
以上から明らかなように、高周波数のジッタを印加した、高周波数のクロックを容易に生成することができる。また、当該クロックを用いることにより、被試験デバイスを精度よく試験することができる。
【図１】
0004649480.tif 000002
【図２】
0004649480.tif 000003
【図３】
0004649480.tif 000004
【図４】
0004649480.tif 000005
【図５】
0004649480.tif 000006
【図６】
0004649480.tif 000007
【図７】
0004649480.tif 000008
【図８】
0004649480.tif 000009
【図９】
0004649480.tif 000010
【図１０】
0004649480.tif 000011