(57)【特許請求の範囲】
【請求項１】
入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路において、入力信号のローからハイへの電位変化時に微小時間だけオンする第１のスイッチと、入力信号のハイからローへの電位変化時に微小時間だけオンする第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチを微小時間だけオンさせるためのトリガを発生するトリガ発生手段を１次側に設け、前記トリガ発生手段により前記第１のスイッチ及び前記第２のスイッチが各別にオンになるとき、２次側の電源電位間で動作する２つのインバータの入出力を相互に接続したラッチ回路の各インバータ入力を駆動して所定の系に信号を伝達するとともに前記ラッチ回路を構成する前記インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を前記２次側の電源と前記インバータの各入力との間に接続したことを特徴とするレベルシフト回路。
【請求項２】
前記ラッチ回路を構成する前記第１のインバータの入力端と前記２次側電源のハイサイドとの間に第１のクランプ素子および前記第１のインバータの入力端と前記２次側電源のローサイドとの間に第２のクランプ素子が接続され、且つ、前記ラッチ回路を構成する前記第２のインバータの入力端と前記２次側電源のハイサイドとの間に第３のクランプ素子および前記第２のインバータの入力端と前記２次側電源のローサイドとの間に第４のクランプ素子が接続され、さらに前記第１のインバータの入力端及び前記第２のインバータの出力端との間に第１の抵抗が接続され、また前記第１のインバータの出力端に第２の抵抗の一端が接続され、前記第２の抵抗の他端に前記第２のインバータの入力端が接続され、前記第２のインバータの出力端から出力を取り出すことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記トリガ発生手段は、前記入力信号を所定時間遅延させた信号を出力する遅延回路を有し、前記入力信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第１のスイッチのゲートに与え、前記入力信号の反転信号および前記遅延回路の出力の論理積信号を生成して前記第２のスイッチのゲートに与えることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項４】
前記トリガ発生手段は、遅延回路、第１及び第２のNOR回路、第１及び第２のインバータを有し、前記第１のNOR回路、前記遅延回路、前記第１のインバータの各入力は信号入力に接続され、前記第１のインバータの出力と前記遅延回路の出力は前記第２のNOR回路の入力に接続され、また前記遅延回路の出力は前記第２のインバータの入力に接続され、前記第２のインバータの出力は前記第１のNOR回路の入力に接続され、前記第１のNOR回路の出力は前記第２のスイッチのゲートに与えられ、また第２のNOR回路の出力は前記第１のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項５】
前記トリガ発生手段は、前記入力信号を所定時間遅延させた反転信号を出力する遅延回路を有し、前記入力信号の反転信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第１のスイッチのゲートに与え、前記入力信号および前記遅延回路の出力の論理積信号を生成して前記第２のスイッチのゲートに与えることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項６】
前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を出力する遅延回路、NAND回路並びに第１，第２及び第３のインバータから成る第１のロジック回路、NAND回路及びインバータから成る第２のロジック回路を有し、前記遅延回路、前記第１のロジック回路に係る前記第２のインバータの各入力は信号入力に接続され、前記遅延回路の出力と信号入力とが前記第２のロジック回路に係るNAND回路の入力に接続され、前記遅延回路の出力が前記第１のロジック回路に係る前記第１のインバータの入力に接続され、前記第１インバータと前記第２のインバータの各出力が前記第１のロジック回路に係る前記NAND回路の入力に接続され、前記第１のロジック回路に係る前記NAND回路の出力は前記第１のロジック回路に係る前記第３のインバータに接続され、前記第２のロジック回路に係る前記NAND回路の出力は前記第２のロジック回路に係る前記インバータに接続され、前記第１のロジック回路に係る前記第３のインバータの出力は前記第１のスイッチのゲートに与えられ、また前記第２のロジック回路に係る前記インバータの出力は前記第２のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項７】
前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を複数出力する遅延回路、NAND回路及び第１ないし第３のインバータから成る第１のロジック回路、NAND回路及びインバータから成る第２のロジック回路を備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第１の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第２の遅延回路を有し、前記第１及び第２の遅延回路、前記第１のロジック回路に係る前記第２のインバータの各入力は信号入力に接続され、前記第１の遅延回路の出力が前記第１のロジック回路に係る前記第１のインバータの入力に接続され、前記第２の遅延回路の出力と信号入力とが前記第２のロジック回路に係るNAND回路の入力に接続され、前記第１のロジック回路に係る前記第１インバータと前記第２のインバータの各出力が前記第１のロジック回路に係る前記NAND回路の入力に接続され、前記第１のロジック回路に係る前記NAND回路の出力は前記第１のロジック回路に係る前記第３のインバータに接続され、前記第２のロジック回路に係る前記NAND回路の出力は前記第２のロジック回路に係る前記インバータに接続され、前記第１のロジック回路に係る前記第３のインバータの出力は前記第１のスイッチのゲートに与えられ、また前記第２のロジック回路に係る前記インバータの出力は前記第２のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項８】
前記トリガ発生手段は、入力信号を所定時間遅延させた信号を複数出力する遅延回路、第１及び第２のNOR回路、第１及び第２のインバータを備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第１の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第２の遅延回路を有し、前記第１のNOR回路、前記第１及び第２の遅延回路、前記第１のインバータの各入力は信号入力に接続され、前記第１のインバータの出力と前記第２の遅延回路の出力は前記第２のNOR回路の入力に接続され、また前記第１の遅延回路の出力は前記第２のインバータの入力に接続され、前記第２のインバータの出力は前記第１のNOR回路の入力に接続され、前記第１のNOR回路の出力は前記第２のスイッチのゲートに与えられ、また第２のNOR回路の出力は前記第１のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項９】
前記第１の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、また前記第２の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項７または８に記載のレベルシフト回路。
【請求項１０】
前記第１の遅延回路の２段目のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、前記第２の遅延回路の２段目のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項９に記載のレベルシフト回路。
【請求項１１】
前記第１および第２の遅延回路において、前記ゲート長が標準のものより長く設定されたMOSトランジスタとペアになるMOSトランジスタのゲート幅が標準のものより広く設定されていることを特徴とする請求項９または１０に記載のレベルシフト回路。
【請求項１２】
前記トリガ発生手段により発生されるトリガパルスの幅は、前記遅延回路の遅延時間により決定されることを特徴とする請求項４ないし１０のいずれかに記載のレベルシフト回路。
【請求項１３】
前記ラッチ回路出力段に微小パルスを除去するフィルタ回路を接続して成る請求項１または２に記載のレベルシフト回路。
【請求項１４】
前記フィルタ回路は、第１のインバータおよび該第１のインバータの出力が入力される第２のインバータを有し、前記第１のインバータの入力端及び前記第２のインバータの出力端との間に第１の抵抗、キャパシタが並列に接続され、前記第１のインバータの入力端に第２の抵抗の一端が接続され、前記第２の抵抗の他端に前記ラッチ回路の出力段が接続され、前記第２のインバータの出力端から出力を取り出すことを特徴とする請求項１３記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路に関するものである。
【背景技術】
【０００２】
図１１は特許文献１に開示された従来のレベルシフト回路の構成を示す図である。図１１において従来のレベルシフト回路は、１次側すなわち低圧側の系に電源電位V1H(102)、V1L(103)を有し、２次側すなわち高圧側の系に電源電位V2H(106)、V2L(107)を有する場合に、１次側に入力されるV1H−V1L振幅の信号を、２次側のV2H−V2L振幅の信号に変換する機能を有するものである。いま入力(IN)101がＨ(ハイ)レベル(V1H)である時は、MOSトランジスタ110、121はOFF、MOSトランジスタ120、111はONとなり、出力(OUT)105はＨ(ハイ)レベル(V2H)となる。一方、入力(IN)101がＬ(ロー)レベル(V1L)である時は、MOSトランジスタ110、121はON、MOSトランジスタ120、111はOFFとなり、出力(OUT)105はＬ(ロー)レベル(V2L)となる。そしてMOSトランジスタ121、111のゲートとインバータ108の入力に、大きな負電圧（基準はV2H）が掛かることを防止するためにクランプ素子112、122が設けられている。またMOSトランジスタ110、120のソース側に、抵抗113、キャパシタ114および抵抗123、キャパシタ124を電流制御手段としてソース抵抗115および125に並列にそれぞれ設けている。電流制御手段として設けられたキャパシタ114、124は、信号変化の瞬間にのみ大きな電流を流すことで、応答速度を確保しつつ、定常時消費電流を削減する役目を担っている。
【０００３】
また図示していないが特許文献２に開示された従来のレベルシフト回路は、信号の立ち上がりエッジ及び立ち下りエッジに対応するパルスによりＲＳラッチをセット／リセットし、これにより操作対象にオン／オフ信号を伝達するレベルシフト回路において、ＲＳラッチのセット及びリセットの各入力にロジック回路を配置し、ノイズが発生してＲＳラッチのセット入力及びリセット入力に誤ったパルスが入力されないようにロジック回路によるマスク制御を行ってノイズに基づく誤パルスによりＲＳラッチが誤動作するのを防ぐようにしている。
【特許文献１】特開平９−２０００２０号公報
【特許文献２】特開２０００−２５２８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された従来のレベルシフト回路にあっては、大きな負電圧が掛かることを防止するために設けたクランプ素子112、122に定常的に電流が流れしまって電流を消費し、低消費電力化が不十分であるという課題があった。すなわち、MOSトランジスタ110がオンしているときはクランプ素子112，MOSトランジスタ110およびソース抵抗115という経路で定常的に電流が流れ、MOSトランジスタ120がオンしているときはクランプ素子122，MOSトランジスタ120およびソース抵抗125という経路で定常的に電流が流れてしまう。
【０００５】
また上記特許文献２に開示された従来のレベルシフト回路にあっては、機能の実現に多数の素子を要する構成である上に、マスク制御を行わせるためにロジック回路にしきい値の異なるNOR回路を用意しなければならないという設計上の精緻さが要求され、構成の精緻さが回路設計の隘路となっているという課題があった。
【０００６】
そこで本発明は、上記した課題を解決するため、低消費電力で応答性が良く、かつ、機
能を実現するために回路設計に精緻さを必要としないレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路において、入力信号のローからハイへの電位変化時に微小時間だけオンする第１のスイッチと、入力信号のハイからローへの電位変化時に微小時間だけオンする第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチを微小時間だけオンさせるためのトリガを発生するトリガ発生手段を１次側に設け、前記トリガ発生手段により前記第１のスイッチ及び前記第２のスイッチが各別にオンになるとき、２次側の電源電位間で動作する２つのインバータの入出力を相互に接続したラッチ回路の各インバータ入力を駆動して所定の系にレベルシフトした信号を伝達するとともに前記ラッチ回路を構成する前記インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を前記２次側の電源と前記インバータの各入力との間に接続したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、入力に電位変化がない時には定常的に電流を消費しない構成となっている上に、２次側の電源とインバータの各入力との間にクランプ素子を接続したことにより、低消費電力化と応答性を良くするラッチ回路を構成するインバータの各入力に大きな負電圧が掛かるのを防止することができる。また２つのスイッチ、トリガ発生手段、インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を有するラッチ回路でもって回路を構成するので回路設計に精緻さを必要とせず且つ回路の破壊を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態に係るレベルシフト回路の基本構成を示す図である。図１において本発明の実施の形態に係るレベルシフト回路は、インバータ４１、４２、および、抵抗４３、４４を有し、インバータ４１、４２の入出力を相互に抵抗４３、４４を介して接続して成るラッチ回路４０を備え、インバータ４１、４２は２次側すなわち高圧側の電源電位であるV2H５とV2L６の間で動作するようにされている。またインバータ４１の入力は、１次側すなわち低圧側からラッチ回路４０を駆動するためのMOSFET２０のドレインに接続され、またインバータ４２の入力は、１次側からラッチ回路４０を駆動するためのMOSFET３０のドレインに接続されている。またMOSFET２０、３０をスイッチ動作させるためにそのゲートにパルス生成回路１０の出力OUT1、OUT2が接続されている。パルス生成回路１０は、入力(IN)１の立ち上がり時及び立ち下り時に、それぞれ、微小パルスを生成する回路であり、MOSFET２０、３０をスイッチ動作させるトリガの役目を担い、図２Ａ及び図２Ｂにおいて詳細に説明する。
【００１０】
図２Ａ及び図２Ｂは、本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の構成および動作を説明する図である。図２Ａに示すように本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路は、遅延回路１３と、NOR回路１１、１６及びインバータ１４、１５とから構成され、NOR回路１１、遅延回路１３、インバータ１５の各入力は信号入力(IN)１に接続され、インバータ１５の出力と遅延回路１３の出力はNOR回路１６の入力に接続され、また遅延回路１３の出力はインバータ１４の入力に接続され、インバータ１４の出力はNOR回路１１の入力に接続されている。NOR回路１１の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。ドモルガンの定理により論理和を論理積に変換すると、信号入力(IN)１の反転信号と信号入力(IN)１の遅延信号との論理積信号がMOSFET２０のゲートに与えられていることになる。またNOR回路１６の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。上記と同様にドモルガンの定理を適用すると、信号入力(IN)１とその遅延信号の反転信号との論理積信号がMOSFET３０のゲートに与えられていることになる。図２Ｂの波形図に示されるようにパルス生成回路は、入力(IN)１の立ち上がり時に、入力(IN)１の信号（参照符号ａ）のレベル変化がインバータ１５に加えられ、インバータ１５による反転出力（参照符号ｅ）および遅延回路１３の遅延出力（参照符号ｂ）がNOR回路１６に加えられ、NOR回
路１６の出力（参照符号ｆ）から微小パルスの出力OUT2（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号（参照符号ａ）のレベル変化がNOR回路１１の入力に加えられるとともに、遅延回路１３による遅延出力（参照符号ｂ）によるインバータ１４の反転出力（参照符号ｃ）がNOR回路１１の入力に加えられ、NOR回路１１の出力（参照符号ｄ）から微小パルスの出力OUT1（１２）が生成される。ここで微小パルスのパルス幅は、遅延回路１３の遅延時間によって決まる。
【００１１】
図３は、本発明の実施の形態に係るパルス生成回路における遅延回路の構成を示す図であり、図２Ａに示した遅延回路の詳細構成を示す図である。図３では、４段のインバータ６１〜６４をもって遅延回路が構成されている。各インバータ６１〜６４は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路により構成されるものである。そして最終段インバータ６４から遅延回路出力OUT６７を得るようにしている。遅延回路の出力OUT６７は図２Ａの参照符号ｂに対応し、図２Ａに示すよう遅延回路出力OUT６７はインバータ１４およびNOR回路１６にそれぞれ入力される。
【００１２】
図１、図２Ａ及び図２Ｂを用いて本発明の実施の形態に係るレベルシフト回路の基本的動作をさらに説明すると、図２Ｂの波形図に示すように入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、図２Ａに示したパルス生成回路１０により生成された微小パルスの出力OUT2（１７）がMOSFET３０のゲートに入力され、その結果MOSFET３０が導通状態となり、それによってラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ(ハイ)(V2H)となる。また図２Ｂの波形図に示すように入力(IN)１がＨ(ハイ)からＬ(ロー)にレベル変化すると、図２Ａに示したパルス生成回路１０により生成された微小パルスの出力OUT1（１２）がMOSFET２０のゲートに入力され、その結果MOSFET２０が導通状態となり、ラッチ回路４０のインバータ４１の入力が引き下げられて、ラッチ回路４０の出力(OUT)４がＬ(ロー)(V2L)になる。したがって、本発明の実施の形態に係るレベルシフト回路は、入力INに電位変化がない時にはMOSFET２０、３０が遮断されていて定常的に電流を消費しない構成となっている上に、少ない素子で回路を構成することが可能なのでより低消費電力化を図ることができ、且つ応答性を良くすることができる。またMOSFETから成る２つのスイッチ、パルス生成回路、ラッチ回路でもってレベルシフト回路を構成するので回路設計に精緻さを必要としない。
【実施例１】
【００１３】
図４は本発明の第１の実施形態に係るレベルシフト回路の構成を示す図である。図４において本発明の第１の実施形態に係るレベルシフト回路は、基本的な構成は図１、図２Ａ及び図２Ｂに示したのと同様であるので重複部分についてはその説明を省く。図１、図２Ａ及び図２Ｂと異なるところは、インバータ４１、４２の入力に大きな負電圧が掛かるのを防止するために、クランプ素子４５、４６、４７、４８を設けた点である。なお、２次側すなわち高圧側の電源電位V2H５が高い場合には、MOSFET２０、３０に高耐圧のMOSFETもしくは高耐圧素子を使用する。
【００１４】
図４に示した本発明の第１の実施形態に係るレベルシフト回路において、入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、パルス生成回路１０により生成された微小パルスの出力OUT2（１７）がMOSFET３０のゲートに入力され、その結果MOSFET３０が導通状態となり、それによってラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ(ハイ)(V2H)となる。この状態では、クランプ素子４８を通じてMOSFET３０へと流れる電流が生じるが、微小時間経過後すなわち遅延回路１３の遅延時間によって決定されるパルス幅のパルス出力の経過後、MOSFET３０は遮断状態に戻るため、この電流は停止する。この時、ラッチ回路４０では、直前の状態が保持されるため、出力(OUT)４はＨ(ハイ)(V2H)のままである。また入力(IN)１がＨ(ハイ)からＬ(ロー)にレベル変化する場合には、MOSFET２０側が同様の動作をすることで、出力(OUT)４がＬ(ロー
)(V2L)になる。この場合にはクランプ素子４６を通じてMOSFET２０へと流れる電流が生じるが、微小時間経過後すなわち遅延回路１３の遅延時間によって決定されるパルス幅のパルス出力の経過後、MOSFET２０は遮断状態に戻るため、この電流は停止する。この時、ラッチ回路４０では、直前の状態が保持されるため、出力(OUT)４はＬ(ロー)(V2L)のままである。このように本発明の第１の実施形態に係るレベルシフト回路は入力(IN)のレベル変化時にクランプ素子を通じてMOSFETに微小時間だけ電流が流れて電流を消費してしまうが、クランプ素子によってラッチ回路のインバータの入力に大きな負電圧が掛かるのを防止し回路の破壊を防ぐことができる。
【実施例２】
【００１５】
図５は本発明の第２の実施形態に係るレベルシフト回路の構成を示す図である。図４に示した本発明の第１の実施形態に係るレベルシフト回路構成では、２次側すなわち高圧側の電源電位V2L６が１次側すなわち低圧側の電源電位V1L３から見て変化する場合がある（例えば、Ｈ(high)サイドがNMOS構成のDC-DCコンバータにおけるＨサイドMOSFETの駆動回路などにおいてしばしば見受けられる）。このようなケースでは、MOSFET２０とMOSFET３０の各ドレイン−基板間寄生容量を介してインバータ４１，４２の入力端がMOSFET２０，３０の基板と接続されているため、電源電位V2L６の変化に伴いインバータ４１，４２の入力に信号（ノイズ）が混入することがある。この場合、ある状態を保持しているラッチ回路４０の２つの入力に等しく信号が加わるため、ラッチ状態変化は起きにくい構成ではあるものの、一時的に、ラッチ回路出力(OUT)４に微小パルスが現れることがあるので、本発明の第２の実施形態に係るレベルシフト回路はこの微小パルスがラッチ回路出力段に現れたとしてもレベルシフト回路出力には影響しないようにしたものである。
【００１６】
そのため本発明の第２の実施形態に係るレベルシフト回路は、図４に示したラッチ回路出力(OUT)４に出現した微小パルスを濾過するフィルタ回路５０を付加している。すなわち図５においてフィルタ回路５０は、インバータ５１とインバータ５２が直列に接続され、インバータ５１の入力端及びインバータ５２の出力端との間に抵抗５４、キャパシタ５５が並列に接続され、インバータ５１の入力端に抵抗５３の一端が接続され、抵抗５３の他端に図４に示したラッチ回路出力(OUT)４が接続され、インバータ５２の出力端から出力(OUT)５６を取り出す構成にしている。そしてインバータ５１、５２には２次側の電源電位すなわちV2H５、V2L６が印加されるように構成している。
【００１７】
いま図４に示すレベルシフト回路において２次側の電源電位V2L６が１次側の電源電位V1L３から見て変化した場合であって、MOSFET２０とMOSFET３０の各ドレイン−基板間寄生容量を介して信号が混入（インバータ４１，４２の入力端電位が寄生容量を介してMOSFET２０，３０の基板電位に引っ張られて変動）したとき、図４に示したラッチ回路出力(OUT)４に微小パルスが現れることがある。この微小パルスは、フィルタ回路５０の抵抗５３からキャパシタ５５に導かれ、キャパシタ５５に充電されて吸収されるため、フィルタ回路５０の出力(OUT)５６には微小パルスが現れるのを防ぐことができる。図４に示したラッチ回路出力(OUT)４から微小パルスが消失した後にキャパシタ５５に充電された電荷は抵抗５４を介して放電される。一方、図４に示したラッチ回路出力(OUT)４から正常出力が出力された場合には、抵抗５３を経由して直列接続されたインバータ５１、インバータ５２を介してフィルタ回路５０の出力(OUT)５６からレベルシフトされた出力が出力される。このように本発明の第２の実施形態に係るレベルシフト回路は、フィルタ回路を図４に示したラッチ回路出力段に付加することによりレベルシフト回路の２次側の電源電位V2Lが１次側の電源電位V1Lから見て変化することに伴って招来する微小パルスが図４のラッチ回路出力段に生じた場合であってもレベルシフトされた回路出力には影響を与えないようにするため、誤信号の伝達を防止することができる。
【実施例３】
【００１８】
図６Ａ及び図６Ｂは、図２Ａ及び図２Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路とは異なるパルス生成回路の構成および動作を説明する図である。図６Ａに示すパルス生成回路は、入力信号を所定時間遅延させた反転信号を出力する遅延回路１３’と、NAND253回路及びインバータ251、252、254から成る第１のロジック回路２５と、NAND回路261及びインバータ262から成る第２のロジック回路２６と、から構成されている。また、遅延回路１３’は縦続接続された奇数段のインバータから構成されている。そして遅延回路１３’、第１のロジック回路２５に係るインバータ252の各入力は信号入力(IN)１に接続され、遅延回路１３’の出力と信号入力(IN)１とが第２のロジック回路２６に係るNAND回路261の入力に接続され、遅延回路１３’の出力が第１のロジック回路２５に係るインバータ251の入力に接続され、第１のロジック回路２５に係るインバータ251とインバータ252の各出力が第１のロジック回路２５に係るNAND回路253の入力に接続され、第１のロジック回路２５に係るNAND回路253の出力は第１のロジック回路２５に係るインバータ254に接続され、第２のロジック回路２６に係るNAND回路261の出力は第２のロジック回路２６に係るインバータ262に接続されている。第１のロジック回路２５に係るインバータ254の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。また第２のロジック回路２６に係るインバータ262の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。
【００１９】
図６Ｂの波形図に示されるように図６Ａに示すパルス生成回路は、入力(IN)１の立ち上がり時に、入力(IN)１の信号（参照符号ｇ）のレベル変化がNAND回路261の一方の入力に加えられるとともに、遅延回路１３’による反転遅延出力（参照符号ｈ）がNAND回路261の他方の入力に加えられ、NAND回路261の出力はインバータ262に加えられ、インバータ262の出力（参照符号ｊ）から微小パルスの出力OUT２（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号（参照符号ｇ）のレベル変化がインバータ252に加えられてその反転出力（参照符号ｍ）がNAND回路253の一方の入力に加えられ、遅延回路１３’の反転遅延出力（参照符号ｈ）がインバータ251に加えられるともにインバータ251の出力（参照符号ｋ）がNAND回路253の他方の入力に加えられ、NAND回路253の出力はインバータ254に加えられて、インバータ254の出力（参照符号ｎ）から微小パルスの出力OUT１（１２）が生成される。ここで微小パルスのパルス幅は、遅延回路１３’の遅延時間によって決まる。
【００２０】
このように本実施例では、図２Ａ及び図２Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路とは異なる遅延回路およびロジック素子によりパルス生成回路を構成したものであり、上述したと同様に、本発明の実施の形態に係るレベルシフト回路は、入力INに電位変化がない時にはMOSFET２０、３０が遮断されていて定常的に電流を消費しない構成となっている上に、少ない素子で回路を構成することが可能なのでより低消費電力化を図ることができ且つ応答性を良くすることができる。またMOSFETから成る２つのスイッチ、パルス生成回路、ラッチ回路でもってレベルシフト回路を構成するので回路設計に精緻さを必要としない。
【実施例４】
【００２１】
図２Ａ及び図２Ｂや図６Ａ及び図６Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路では、信号入力（IN）がパルス状であってその幅が細い場合には、遅延回路１３もしくは１３’を構成する各段のインバータで信号が徐々に鈍って信号が消えてしまうという事態が起こり、ロジック回路において信号入力（IN）と遅延信号との論理積を取ることが出来ないことがあるため、図７及び図８に示す本実施例のパルス生成回路では信号入力（IN）の幅が細い場合でも、ロジック回路において信号入力（IN）と遅延信号との論理積が確実に取れるようにして正しくレベルシフトした信号を後段の回路に伝達できるようにしたものである。
【００２２】
図７及び図８に示す本発明の第４の実施例に係るパルス生成回路は、遅延回路２３の出力を二系統に分けて出力する。すなわち第１の系統は、入力信号の反転信号との論理積を取るための遅延信号を生成する系統で、図８に示す遅延回路の構成において、第１の系統は、PチャネルMOSトランジスタ611,621,631とNチャネルMOSトランジスタ612,622,632から成る３段のインバータの直列回路によって構成され、第１の系統の出力６５を出力する。その場合、初段のインバータを構成するPチャネルMOSトランジスタ611のゲート長Lと次段のインバータを構成するNチャネルMOSトランジスタ622のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち下がりへの応答が初段、次段のインバータで遅くなり、一方、立ち上がりへの応答は速いため、第１の系統の出力６５から出力される信号は、ロー（Low）の幅が広くなる。以上のことから、入力信号にハイ（High）の幅の狭い信号が入ってきたときでも、ロー（Low）の幅の広い遅延信号を生成できるため、図７の第１のロジック回路２５において信号入力（IN）の反転信号と遅延信号との論理積を取ることができ、したがって、正しくレベルシフトした信号を後段の回路に伝達することができる。なお最終段インバータは標準のゲート長を持つトランジスタ631,632で構成している。
【００２３】
一方、第２の系統は、入力信号との論理積を取るための遅延信号を生成する系統で、図８に示す遅延回路の構成において、第２の系統は、PチャネルMOSトランジスタ613,623,633とNチャネルMOSトランジスタ614,624,634から成る３段のインバータの直列回路によって構成され、第２の系統の出力６６を出力する。その場合、初段のインバータを構成するNチャネルMOSトランジスタ614のゲート長Lと次段のインバータを構成するPチャネルMOSトランジスタ623のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち上がりへの応答が初段、次段のインバータで遅くなり、一方、立ち下がりへの応答は速いため、第２の系統の出力６６から出力される信号は、ハイ（High）の幅が広くなる。以上のことから、入力信号にロー（Low）の幅の狭い信号が入ってきた場合でも、ハイ（High）の幅の広い遅延信号を生成できるため、図７の第２のロジック回路２６において信号入力（IN）と遅延信号との論理積を取ることができ、したがって、正しくレベルシフトした信号を後段の回路に伝達することができる。なお最終段インバータは標準のゲート長を持つトランジスタ633,634で構成している。
【００２４】
さらに、上記においてゲート長Lが長いMOSトランジスタとペアになっているMOSトランジスタ（上記した第１の系統では、MOSトランジスタ612,621、第２の系統では、MOSトランジスタ613,624）のゲート幅Wを標準のものより広くすれば、すなわちオン抵抗を小さくすれば、最初のエッジに対する応答を速くできるので、遅延回路の出力パルス幅をさらに拡げられるためより効果的となる。
【００２５】
また、上記の説明ではトランジスタゲート長Lやゲート幅Wを標準のものより大きくするインバータを初段と２段目の２段としたが、初段のみの１段、もしくは３段以上としてもよい。
【００２６】
以上説明したように本実施例によれば、信号入力（IN）の幅が細い場合でも、ロジック回路において信号入力（IN）と遅延信号との論理積が取れるようにして、ロジック回路から微小パルス信号を出力してMOSFET２０、３０で構成されるスイッチをオンすることにより、信号入力（IN）をレベルシフトし、後段の回路へ伝達することができる。
【実施例５】
【００２７】
図９は、本発明の第５の実施例に係る遅延回路の構成を示す図であり、図８に示した第４の実施例に係る遅延回路の二系統に分けた各系統の出力段インバータにさらにインバータを１段付加したものである。図８で説明したと同様に、図９に示した遅延回路は、図１
０のパルス生成回路に示すように遅延回路２３’の出力を二系統に分けて出力する。そして図１０に示すパルス生成回路において、図９に示した遅延回路を用いることによって、信号入力（IN）がパルス状であってその幅が細い場合でも、NOR回路において信号入力（IN）と遅延信号との論理積（NOR回路は論理和の反転信号を出力するものであるが、ドモルガンの定理により論理積とみなせる）が取れるようにして正しくレベルシフトした信号を後段の回路に伝達できるようにしたものである。
【００２８】
図９に示す遅延回路において、第１の系統は、入力信号との論理積を取るための遅延信号を生成する系統で、図９に示す遅延回路の構成において、第１の系統は、PチャネルMOSトランジスタ611,621,631,641とNチャネルMOSトランジスタ612,622,632,640から成る４段のインバータの直列回路によって構成され、第１の系統の出力６５’を出力する。その場合、初段のインバータを構成するPチャネルMOSトランジスタ611のゲート長Lと次段のインバータを構成するNチャネルMOSトランジスタ622のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち下がりへの応答が初段、次段のインバータで遅くなり、一方、立ち上がりは速いため、第１の系統の出力６５’から出力される信号は、ハイ（High）の幅が広くなる。以上のことから、入力信号にハイ（High）の幅の狭い信号が入ってきたときでも、ハイ（High）の幅の広い遅延信号を生成できるため、図１０のNOR回路１１において信号入力（IN）と遅延信号との論理積を取ることができ、したがって、レベルシフトした信号を後段の回路に伝達することができる。なお３段目および最終段のインバータは標準のゲート長を持つトランジスタ631,632、641,642で構成している。
【００２９】
一方、第２の系統は、入力信号の反転信号との論理積（上記と同様にドモルガンの定理によりNOR回路の出力を論理積にみなしている）を取るための遅延信号を生成する系統で、図９に示す遅延回路の構成において、第２の系統は、PチャネルMOSトランジスタ613,623,633,643とNチャネルMOSトランジスタ614,624,634,644から成る、４段のインバータの直列回路によって構成され、第２の系統の出力６６’を出力する。その場合、初段のインバータを構成するNチャネルMOSトランジスタ614のゲート長Lと次段のインバータを構成するPチャネルMOSトランジスタ623のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち上がりへの応答が初段、次段のインバータで遅くなり、一方、立ち下がりへの応答は速いため、第２の系統の出力６６’から出力される信号は、ロー（Low）の幅が広くなる。以上のことから、入力信号にロー（Low）の幅の狭い信号が入ってきた場合でも、ロー（Low）の幅の広い遅延信号を生成できるため、図１０のNOR回路１６において信号入力（IN）の反転信号と遅延信号との論理積を取ることができ、したがって、レベルシフトした信号を後段の回路に伝達することができる。なお３段目および最終段のインバータは標準のゲート長を持つトランジスタ633,634、643,644で構成している。
【００３０】
さらに、上記においてゲート長Lが長いMOSトランジスタとペアになっているMOSトランジスタ（上記した第１の系統では、MOSトランジスタ612,621、第２の系統では、MOSトランジスタ613,624）のゲート幅Wを標準のものより広くすれば、すなわちオン抵抗を小さくすれば、最初のエッジに対する応答を速くできるので、遅延回路の出力パルス幅をさらに拡げられためより効果的となる。
【００３１】
また、上記の説明ではトランジスタゲート長Lやゲート幅Wを標準のものより大きくするインバータを初段と２段目の２段としたが、初段のみの１段、もしくは３段以上としてもよい。
【００３２】
図１０は、図９に示す遅延回路を用いたパルス生成回路の他の構成例を示す図である。図１０に示したパルス生成回路は、図９に示した遅延回路２３’と、NOR回路１１、１６
及びインバータ１４、１５とから構成され、NOR回路１１、遅延回路２３’、インバータ１５の各入力は信号入力(IN)１に接続され、遅延回路２３’の第１の系統に係る出力（６５’）はインバータ１４の入力に接続され、またインバータ１５の出力と遅延回路２３’の第２の系統に係る出力（６６’）はNOR回路１６の入力に接続され、インバータ１４の出力はNOR回路１１の入力に接続されている。NOR回路１６の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。ドモルガンの定理により論理和を論理積に変換すると、信号入力(IN)１と遅延回路２３’の第２の系統に係る遅延信号（出力６６’）の反転信号との論理積信号がMOSFET３０のゲートに与えられていることになる。またNOR回路１１の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。上記と同様にドモルガンの定理を適用すると、信号入力(IN)１の反転信号と信号入力(IN)１の第１の系統に係る遅延信号（出力６５’）との論理積信号がMOSFET２０のゲートに与えられていることになる。
【００３３】
図１０に示されるパルス生成回路は、図２Ａ及び図２Ｂに示したパルス生成回路と同様に、入力(IN)１の立ち上がり時に、入力(IN)１の信号レベル変化がインバータ１５に加えられ、インバータ１５による反転出力および遅延回路２３’の遅延出力６６’（図９に示す第２の系統の出力６６’）がNOR回路１６に加えられ、NOR回路１６の出力から微小パルスの出力OUT2（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号レベル変化がNOR回路１１の入力に加えられるとともに、遅延回路２３’の遅延出力６５’（図９に示す第１の系統の出力６５’）によるインバータ１４の反転出力がNOR回路１１の入力に加えられ、NOR回路１１の出力から微小パルスの出力OUT1（１２）が生成される。微小パルスのパルス幅は、遅延回路２３’の遅延時間によって決まることは上述したとおりである。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係るレベルシフト回路の原理構成を示す図である。
【図２Ａ】本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の構成を示す図である。
【図２Ｂ】本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の動作を説明するための波形図である。
【図３】本発明の実施の形態に係るパルス生成回路における遅延回路の構成を示す図である。
【図４】本発明の第１の実施形態に係るレベルシフト回路の構成を示す図である。
【図５】本発明の第２の実施形態に係るレベルシフト回路の構成を示す図である。
【図６Ａ】本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の別構成例を示す図である。
【図６Ｂ】図６Ａに示したパルス生成回路の動作を説明するための波形図である。
【図７】本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の更に別の構成例を示す図である。
【図８】図７に示したパルス生成回路における遅延回路の構成を示す図である。
【図９】本発明の実施の形態に係るパルス生成回路に用いる他の遅延回路の構成を示す図である。
【図１０】図９に示す遅延回路を用いたパルス生成回路の他の構成例を示す図である。
【図１１】従来のレベルシフト回路の構成を示す図である。
【符号の説明】
【００３５】
１０  パルス生成回路(トリガ発生手段)
１１  NOR回路
１３、１３’、２３、２３’  遅延回路
１４、１５  インバータ
１６  NOR回路
２０  MOSFET(第２のスイッチ)
３０  MOSFET(第１のスイッチ)
４０  ラッチ回路
４１、４２  インバータ
４３、４４  抵抗
４５〜４８  クランプ素子
５０  フィルタ回路
５１、５２  インバータ
５３、５４  抵抗
５５  キャパシタ
【図１】
0004702261.tif 000002
【図２Ａ】
0004702261.tif 000003
【図２Ｂ】
0004702261.tif 000004
【図３】
0004702261.tif 000005
【図４】
0004702261.tif 000006
【図５】
0004702261.tif 000007
【図６Ａ】
0004702261.tif 000008
【図６Ｂ】
0004702261.tif 000009
【図７】
0004702261.tif 000010
【図８】
0004702261.tif 000011
【図９】
0004702261.tif 000012
【図１０】
0004702261.tif 000013
【図１１】
0004702261.tif 000014