(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、
前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域と
を備え、
前記メモリセル領域には、
半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、
前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、
前記柱状半導体層と前記導電層との間に形成され、第１絶縁膜及び第２絶縁膜に挟まれた前記第１絶縁膜及び前記第２絶縁膜とは異なる絶縁膜からなる電荷蓄積層と
が形成され、
前記周辺回路領域には、
複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トランジスタは、
前記半導体基板内に不純物拡散領域を有するプレーナ型トランジスタであり、複数形成される前記ダミー配線層の最下層と前記半導体基板との間には前記プレーナ型トランジスタのゲート電極が形成され、
前記ゲート電極は前記ダミー配線層を貫通して積層方向に延びるように形成される第１コンタクトと接続され、
前記不純物拡散領域は前記ダミー配線層を貫通して積層方向に延びるように形成される第２コンタクトと接続される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１及び前記第２のコンタクトの側面はシリサイド化される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記導電層の中で前記半導体基板に最も近接して形成される最下導電層の上面側、及び複数の前記ダミー配線層の最下層と前記半導体基板との間に形成されるプレーナ型トランジスタのゲート電極の上面側には酸化アルミニウムが形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、
層間絶縁層と導電層とを交互に積層する工程と、
前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、
前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第１ホールを形成する工程と、
前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第２ホールを形成する工程と、
前記第１ホール内に、第１絶縁膜及び第２絶縁膜に挟まれた前記第１絶縁膜及び前記第２絶縁膜とは異なる絶縁膜からなる電荷蓄積層を形成する工程と、
前記第１ホール内に第１絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、
前記第２ホール内に第２絶縁層を介して上端から下方に延びるコンタクトを形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に積層型ＮＡＮＤフラッシュメモリに関するものである。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。
【０００３】
そこで、近年、メモリの集積度を高めるために様々な施策が検討されている。例えば、その施策として、多値技術を採用する構成、メモリセルを３次元的に積層する構成（特許文献１参照）、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を用いる構成が挙げられる。
【０００４】
しかし、そのメモリセルを３次元的に積層させて形成される構成では、メモリセル部を形成するトランジスタと、同じ基板上に形成され周辺回路部を構成するトランジスタとの間に段差を発生させてしまっていた。そのため、露光時の焦点深度に差異が発生し、化学機械研磨（Ｃｈｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）時にメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまい不安定な動作をする製品を製造してしまう問題があった。
【０００５】
従って、従来の技術では、安定した動作の積層型不揮発性半導体記憶装置を提供する事が困難であった。
【特許文献１】特開２００７−３１７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様による不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、前記メモリセル領域には、半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、前記柱状半導体層と前記導電層との間に形成され、第１絶縁膜及び第２絶縁膜に挟まれた前記第１絶縁膜及び前記第２絶縁膜とは異なる絶縁膜からなる電荷蓄積層とが形成され、前記周辺回路領域には、複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成されることを特徴とする。
【０００８】
また、この発明の一態様による不揮発性半導体装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、層間絶縁層と導電層とを交互に積層する工程と、前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第１ホールを形成する工程と、前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第２ホールを形成する工程と、前記第１ホール内に、第１絶縁膜及び第２絶縁膜に挟まれた前記第１絶縁膜及び前記第２絶縁膜とは異なる絶縁膜からなる電荷蓄積層を形成する工程と、前記第１ホール内に第１絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、前記第２ホール内に第２絶縁層を介して上端から下方に延びるコンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置（以下積層型ＮＡＮＤフラッシュメモリ）を図面に基づいて説明する。
【００１１】
［本実施の形態の構成］
図１は、本発明に係る積層型ＮＡＮＤフラッシュメモリ１０を示した概略図である。本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０は、メモリセル領域５０と周辺回路領域７０との２つの領域から構成される。
【００１２】
メモリセル領域５０は、ゲートに電荷蓄積層を有するメモリトランジスタＭＴを複数有する。
【００１３】
周辺回路領域７０は、図１では具体的に図示しないが、ワード線駆動回路、ソース側選択ゲート線（ＳＧＳ）駆動回路、ドレイン側選択ゲート線（ＳＧＤ）駆動回路、センスアンプ等を有する。
【００１４】
ワード線駆動回路は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプは、メモリトランジスタＭＴから読み出した電圧を増幅する。図１に示すように、メモリセル領域５０を構成するメモリトランジスタＭＴは、半導体層と絶縁層を交互に複数積層することによって形成される。
【００１５】
図２は、本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０のメモリセル領域５０の一部斜視図である。
【００１６】
メモリセル領域５０は、メモリトランジスタＭＴ１ｍｎ〜ＭＴ４ｍｎ、ソース側選択トランジスタＳＳＴｍｎ及びドレイン側選択トランジスタＳＤＴｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）有する。図２は、ｍ＝３、ｎ＝４の一例を示している。なお、図２において、隣り合う半導体層の間に形成される絶縁層は説明の都合上省略して説明する。
【００１７】
各メモリストリングスＭＳのメモリトランジスタＭＴ１ｍｎのゲートの全ては、ワード線ＷＬ１に接続される。それと同じように、各メモリストリングスＭＳのメモリトランジスタＭＴ２ｍｎ、ＭＴ３ｍｎ、ＭＴ４ｍｎのゲートの全ては、それぞれ対応したワード線ＷＬ２、ＷＬ３、ＷＬ４に接続される。
【００１８】
本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０は、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ半導体基板１１に対し平行に延びるように形成され、且つ、それらが積層方向（垂直方向）に積層するように形成される。
【００１９】
また、図１に示すように、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成される。ここで、ロウ方向とは、半導体基板１１に対し平行で、且つワード線ＷＬが延びる方向である。カラム方向とは、半導体基板１１に対し平行で、且つビット線ＢＬが延びる方向である。垂直方向とは、半導体基板１１、ワード線ＷＬ、及びビット線ＢＬに対し垂直な方向である。
【００２０】
各メモリストリングスＭＳは、半導体基板１１のｐ−型領域（ｐウェル領域）１１Ａに形成されるｎ＋型拡散領域（後述する１１Ｂ）の上に柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有する。各柱状半導体ＣＬｍｎは、半導体基板１１に対し垂直方向に形成され、半導体基板１１及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置される。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置される。なお、この柱状半導体ＣＬｍｎは、円柱状でも、角柱状でもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００２１】
図２に示すように、ワード線ＷＬ４に対し垂直上面には、ドレイン側選択トランジスタＳＤＴｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が絶縁膜（図示せず）を介して形成される。なお、各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成される。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが形成される。
【００２２】
図２に示すように、ワード線ＷＬ１に対し垂直下面には、ソース側選択トランジスタＳＳＴｍｎを構成するソース側選択ゲート線ＳＧＳが絶縁膜（図示せず）を介して形成される。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００２３】
次に、図２及び図３を参照して、第１の実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０を構成するメモリストリングスＭＳの回路構成及びその動作を説明する。図３は、メモリストリングスＭＳの回路図である。
【００２４】
図２及び図３に示すように、メモリストリングスＭＳは、４つのメモリトランジスタＭＴ１ｍｎ〜ＭＴ４ｍｎ、ソース側選択トランジスタＳＳＴｍｎ、及びドレイン側選択トランジスタＳＤＴｍｎを有する。これら４つのメモリトランジスタＭＴ１ｍｎ〜ＭＴ４ｍｎ、ソース側選択トランジスタＳＳＴｍｎ、及びドレイン側選択トランジスタＳＤＴｍｎは、それぞれ直列に接続される（図３参照）。
【００２５】
メモリストリングスＭＳでは、半導体基板１１上のｐ−型領域（ｐウェル領域）１１Ａに形成されたｎ＋型拡散領域１１Ｂ上に柱状半導体ＣＬｍｎが形成される。なお、ｎ＋型拡散領域１１Ｂはソース線ＳＬとして機能し、ソース側選択トランジスタＳＳＴｍｎのソースと接続される。
【００２６】
また、ドレイン側選択トランジスタＳＤＴｍｎのドレインにはビット線ＢＬが接続される。
【００２７】
各メモリトランジスタＭＴｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｍｎの制御ゲート電極として機能する。
【００２８】
本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０において、ビット線ＢＬ１〜ＢＬ３に印加される電圧はビット線駆動回路（図示せず）によって制御される。また、ドレイン側選択ゲート線ＳＧＤに印加される電圧はドレイン側選択ゲート線駆動回路（図示せず）によって制御される。また、ワード線ＷＬ１〜ＷＬ４に印加される電圧はワード線駆動回路（図示せず）によって制御される。ソース側選択ゲート線ＳＧＳに印加される電圧はソース側選択ゲート線駆動回路（図示せず）によって制御される。ソース線ＳＬに印加される電圧はソース線駆動回路（図示せず）によって制御される。それらによってメモリトランジスタＭＴｍｎの電荷蓄積層の電荷は制御され、データの読み出し、書き込み、及び消去の動作が行われる。
【００２９】
次に、図４Ａ、図４Ｂを参照して、本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０の具体的構成を説明する。図４Ａは、積層型ＮＡＮＤフラッシュメモリ１０内のメモリセル領域５０の一部と周辺回路領域７０の一部の断面図（図１のＡ−Ａ断面図）である。
【００３０】
まず、メモリセル領域５０について説明する。
【００３１】
図４Ａに示すように、メモリセル領域５０は、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。半導体基板１１に最も近接して形成されるソース側選択トランジスタ層２０（最下導電層）は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００３２】
半導体基板１１にはｐ−型領域（ｐウェル領域）１１Ａが形成される。また、ｐ−型領域１１Ａにはｎ＋領域１１Ｂが形成される。
【００３３】
ソース側選択トランジスタ層２０は、半導体基板１１上に形成されたｎ＋領域１１Ｂ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側分離絶縁層２３を有する。
【００３４】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側分離絶縁層２３は、半導体基板１１と平行な水平方向において２次元的に広がりを有するようにメモリセル領域５０に形成される。また、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側分離絶縁層２３は、メモリセル領域５０内の所定領域（消去単位）毎に分断される。
【００３５】
ソース側第１絶縁層２１は酸化シリコンにて形成される。ソース側導電層２２は、ポリシリコンにて形成される。ソース側分離絶縁層２３は窒化シリコンにて形成される。
【００３６】
また、ソース側分離絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２４（第１ホール）が形成される。ソース側ホール２４に面する側壁には、順次、ソース側ゲート絶縁層２５、ソース側柱状半導体層２６が形成される。
【００３７】
ソース側ゲート絶縁層２５は、酸化シリコンにて形成される。ソース側柱状半導体層２６は、ｎ−型ポリシリコンにて形成される。
【００３８】
ソース側選択トランジスタ層２０において、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｍｎの制御ゲートとして機能する。
【００３９】
ソース側分離絶縁層２３上には、酸化アルミニウムにて形成される分離層２７が積層される。分離層２７は、半導体基板１１と平行な水平方向において２次元的に広がりを有するようにメモリセル領域５０に形成され、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側分離絶縁層２３と同じようにメモリセル領域５０内の所定領域（消去単位）毎に分断される。
【００４０】
メモリトランジスタ層３０は、ソース側分離絶縁層２３上に積層された、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線間絶縁層３１ａ〜３１ｄの上下間に形成される第１〜第４ワード線導電層３２ａ〜３２ｄ、及び第４ワード線間絶縁層３１ｄ上に積層されたメモリ分離絶縁層３３を有する。
【００４１】
第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３は、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成される。
【００４２】
第１〜第４ワード線間絶縁層３１ａ〜３１ｄは、酸化シリコンにて形成される。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンにて形成される。メモリ分離絶縁層３３は、窒化シリコンにて形成される。
【００４３】
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３４（第１ホール）が形成される。なお、メモリホール３４は、ソース側ホール２４と整合する位置に形成される。
【００４４】
メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。メモリ柱状半導体層３８は、半導体基板１１に対して垂直方向に延びるように形成される。
【００４５】
ブロック絶縁層３５、電荷蓄積層３６、及びトンネル絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄ、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及びメモリ分離絶縁層３３の側壁に、順次形成される。
【００４６】
ブロック絶縁層３５、及びトンネル絶縁層３７は、酸化シリコンにて形成される。電荷蓄積層３６は、窒化シリコンにて形成される。電荷蓄積層３６は、電荷を蓄積可能に構成され、第１〜第４ワード線導電層３２ａ〜３２ｄに印加される電位によって電荷蓄積状態（特性）が変化する。ここで、本実施の形態に係る一つのメモリストリングスＭＳのメモリトランジスタＭＴ１〜ＭＴ４における「書き込み動作」及び「読み出し動作」について、図２を参照しながら説明する。なお、メモリトランジスタＭＴ３を例に説明する。
【００４７】
メモリトランジスタＭＴ３にデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴ３の電荷蓄積層３６に電子を注入してメモリトランジスタの閾値を上げる場合は、ビット線ＢＬに電圧０Ｖ、ソース線ＳＬに電圧Ｖｄｄ（例えば３．０Ｖ）、選択ゲート線ＳＧＤに電圧Ｖｄｄ（例えば３．０Ｖ）、選択ゲート線ＳＧＳに電圧Ｖｏｆｆ（例えば０Ｖ）、Ｐウェル領域１１Ａに電圧Ｖｐｗ（例えば０Ｖ）を印加する。
【００４８】
また、書き込みたいメモリトランジスタ（ＭＴ３）のワード線ＷＬ３に電圧Ｖｐｒｏｇ（例えば１８Ｖ）、それ以外のワード線ＷＬに電圧Ｖｐａｓｓ（例えば１０Ｖ)を印加することで、メモリトランジスタ（ＭＴ３）のみ電荷蓄積層３６に印加される電界強度が強くなり電荷蓄積層に電子が注入される。即ち、メモリトランジスタＭＴ３の閾値が上がる。
【００４９】
メモリトランジスタＭＴ３にデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴ３の閾値を消去状態から上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬに電圧Ｖｄｄ（例えば３．０Ｖ）を印加する。それにより、選択トランジスタＳＤＴのゲート電位とそのソース電位とが同電位となり、選択トランジスタＳＤＴがオフ状態になる。よって、メモリトランジスタＭＴ３のチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴ３の電荷蓄積層３６には電子の注入は起こらない。
【００５０】
メモリトランジスタＭＴ３からのデータの読み出す場合、ビット線ＢＬに電圧Ｖｂｌ（例えば０.７Ｖ）、ソース線ＳＬに電圧０Ｖ、選択ゲート線ＳＧＤ及びＳＧＳに電圧Ｖｄｄ（例えば３．０Ｖ）、Ｐウェル領域１１Ａに電圧Ｖｐｗ（例えば０Ｖ）を印加する。そして、読み出したいメモリトランジスタ（ＭＴ３）に接続されているワード線ＷＬ３に電圧０Ｖ、それ以外のワード線ＷＬに電圧Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。メモリトランジスタ（ＭＴ３）の閾値が０Ｖより大きいか小さいかによってビット線ＢＬに流れる電流が変わり、ビット線ＢＬに流れたその電流をセンスしてメモリトランジスタ（ＭＴ３）のデータ情報を読み出す。
【００５１】
再び図４Ａに戻って構成を説明する。
【００５２】
メモリ柱状半導体３８は、ｎ−型のポリシリコンにて構成される。
【００５３】
メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００５４】
また、酸化シリコンで形成されるトンネル絶縁層３７は、メモリ柱状半導体層３８から電荷蓄積層３６に電荷を蓄積する際や、電荷蓄積層３６に蓄積された電荷がメモリ柱状半導体層３８へ拡散する際に電位障壁として機能する。同様に、ブロック絶縁層３５も電荷蓄積層３６に蓄積された電荷が第１〜第４ワード線導電層３２ａ〜３２ｄへ拡散することを防ぐ電位障壁として機能する。
【００５５】
ドレイン側選択トランジスタ層４０は、メモリ分離絶縁層３３上に順次積層された、ドレイン側絶縁層４１、ドレイン側導電層４２を有する。
【００５６】
ドレイン側絶縁層４１及びドレイン側導電層４２は、メモリ柱状半導体層３８の上部に整合する位置に形成され、且つロウ方向に延びるように矩形板状に形成される。そして、それらはカラム方向に繰り返して形成される。
【００５７】
ドレイン側絶縁層４１は、酸化シリコンにて形成される。ドレイン側導電層４２は、ポリシリコンにて形成される。
【００５８】
また、ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２、及びドレイン側絶縁層４１を貫通するようにドレイン側ホール４３（第１ホール）が形成される。ドレイン側ホール４３は、メモリホール３４と整合する位置に形成される。ドレイン側導電層４２及びドレイン側絶縁層４１のドレイン側ホール４３に面側には、順次、ドレイン側ゲート絶縁層４４、及びドレイン側柱状半導体層４５が形成される。
【００５９】
ドレイン側ゲート絶縁層４４は、酸化シリコンにて形成される。ドレイン側柱状半導体層４５は、ｐ−型のポリシリコンにて形成される。また、ドレイン側柱状半導体層４５の垂直上面には、ｎ＋型ポリシリコンにて形成される柱状導体層４８が積層され、柱状半導体層４８はビット線ＢＬと接続される。
【００６０】
ドレイン側選択トランジスタ層４０において、ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｍｎの制御ゲートとして機能する。
【００６１】
次に、周辺回路領域７０について説明する。
【００６２】
周辺回路領域７０には、具体的に図示しないが、メモリセルＭＣを制御するワード線駆動回路、ドレイン側選択ゲート線駆動回路、ソース側選択ゲート線駆動回路、読み出し回路、書き込み回路、入出力バッファ等が形成される。また、それら周辺回路は複数のプレーナ型トランジスタが組み合わされて形成される。
【００６３】
図４Ａの右側の図は、周辺回路領域７０に形成される一つのプレーナ型のトランジスタの断面図である。
【００６４】
周辺回路領域７０内の半導体基板１１にはｐ−型領域（ｐウェル領域）１０１Ａが形成され、そのｐ−型領域１０１Ａにはプレーナ型トランジスタのソース／ドレイン領域となるｎ＋領域１０１Ｂが複数形成される。各プレーナ型トランジスタは、素子分離絶縁膜１０２により他から電気的に分離されている。
【００６５】
半導体基板１１上のｎ＋領域１０１Ｂの間には、絶縁層１２１及びトランジスタ導電層１２２が順次積層される。絶縁層１２１及びトランジスタ導電層１２２は、半導体基板１１と平行な水平方向において２次元的に広がりを有するように周辺回路領域７０に形成され、各トランジスタ毎に分断される。
【００６６】
トランジスタ導電層１２２は、ポリシリコンにて形成され、周辺回路を構成するプレーナ型トランジスタのゲート電極として機能する。絶縁膜１２１は、酸化シリコンにて形成され、プレーナ型トランジスタのゲート絶縁膜として機能する。
【００６７】
トランジスタ導電層１２２の上面には、メモリセル領域５０と同じように、第１分離絶縁層１２３、分離層１２７、第１〜第４絶縁層１３１ａ〜１３１ｄ、第１〜第４導電層１３２ａ〜１３２ｄ、第２分離絶縁層１３３、第５絶縁層１４１、及び第５導電層１４２が順次積層される。
【００６８】
なお、第１分離絶縁層１２３は、メモリセル領域５０内に形成されるソース側分離絶縁層２３と対応する高さに積層される。分離層１２７は、分離層２７と対応する高さに積層される。第１〜第４絶縁層１３１ａ〜１３１ｄは、第１〜第４ワード線間絶縁層３１ａ〜３１ｄと対応する高さに積層される。第１〜第４導電層１３２ａ〜１３２ｄは、第１〜第４ワード線導電層３２ａ〜３２ｄと対応する高さに積層される。第２分離絶縁層１３３は、メモリ分離層３３と対応する高さに積層される。第５絶縁層１４１は、ドレイン側絶縁層４１と対応する高さに積層される。第５導電層１４２は、ドレイン側導電層４２と対応する高さに積層される。
【００６９】
また、第１分離絶縁層１２３、分離層１２７、第１〜第４絶縁層１３１ａ〜１３１ｄ、第１〜第４導電層１３２ａ〜１３２ｄ、第２分離絶縁層１３３、第５絶縁層１４１、及び第５導電層１４２は、半導体基板１０１と平行な水平方向において２次元的に広がりを有するように形成される。そして、これら全ては他の導電層及び絶縁層から分断されて形成される。よって、周辺回路領域７０に形成されるプレーナ型トランジスタの垂直上面に積層される第１分離絶縁層１２３、分離層１２７、第１〜第４絶縁層１３１ａ〜１３１ｄ、第１〜第４導電層１３２ａ〜１３２ｄ、第２分離絶縁層１３３、第５絶縁層１４１、及び第５導電層１４２は、電気的に分離されて形成され回路上で機能しないためダミー配線層１００と称する。
【００７０】
なお、第１分離絶縁層１２３、分離層１２７、第１〜第４絶縁層１３１ａ〜１３１ｄ、第１〜第４導電層１３２ａ〜１３２ｄ、第２分離絶縁層１３３、第５絶縁層１４１、及び第５導電層１４２は、メモリセル領域５０に形成される導電層及び絶縁層と同じ材料、同じ厚さで形成され、且つ最上段に形成されるドレイン側導電層４２の上面と第５導電層１４２の上面とが同一平面になるように形成されるのが好ましい。
【００７１】
ただし、本実施の形態では、メモリセル領域５０に形成されるドレイン側導電層４２の上面と周辺回路領域７０に形成される第５導電層１４２の上面との間に多少の段差を生じるものであってもよい。要するに、周辺回路領域７０を形成するプレーナ型トランジスタの上面にダミー配線層１００が形成され、メモリセル領域５０に形成されるドレイン側導電層４２の上面と周辺回路領域７０に形成される第５導電層１４２の上面との段差が悪影響を与えない程度に小さくされていればよい。
【００７２】
また、第５導電層１４２、第５絶縁層１４１、第２分離絶縁層１３３、第１〜第４導電層１３２ａ〜１３２ｄ、第１〜第４絶縁層１３１ａ〜１３１ｄ、分離層１２７、及び第１分離絶縁層１２３を貫通するようにホール１５０Ａ〜１５０Ｃ（第２ホール）が形成される。ホール１５０Ａ及び１５０Ｃはｎ＋領域１０１Ｂに達し、ホール１５０Ｂは導電層１２２に達する。また、ダミー配線層１００のホール１５０Ａ〜１５０Ｃ面はシリサイド化される。
【００７３】
ｎ＋領域１０１Ｂ及びトランジスタ導電層１２２上には、垂直方向に柱状の導電性コンタクト１５１Ａ〜１５１Ｃがホール１５０Ａ〜１５０Ｃ内を通るように形成される。
【００７４】
コンタクト１５１Ａ及び１５１Ｃ（第２コンタクト）は、図４Ｂに示すように、プレーナ型トランジスタのドレイン／ソースとして機能するｎ＋領域１０１Ｂとビット線ＢＬ／ソース線ＳＬとを接続させる。また、コンタクト１５１Ｂ（第１コンタクト）は、ゲート電極として機能するトランジスタ導電層１２２とゲート線ＧＬとを接続させる。
【００７５】
なお、ホール１５０Ａ〜１５０Ｃの断面積はコンタクト１５１Ａ〜１５１Ｃの断面積の５〜１５倍で形成されるのが望ましい。また、ホール１５０Ａとコンタクト１５１Ａとの間には、絶縁層１６０ａ（第２絶縁層）が形成される。同じように、ホール１５０Ｂとコンタクト１５１Ｂとの間、及びホール１５０Ｃとコンタクト１５１Ｃとの間には、絶縁層１６０ｂ、１６０ｃ（第２絶縁層）が形成される。
【００７６】
図４に示すように、本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０は、周辺回路領域７０上にダミー配線層１００が形成されているため、メモリセル領域５０と周辺回路領域７０との間で段差がなく形成される。
【００７７】
しかし、図５（ａ）に示すような、周辺回路領域上にダミー配線層が形成されない積層型ＮＡＮＤフラッシュメモリは、メモリセル領域５０と周辺回路領域７０との間で大きな段差を発生させてしまう。それにより、露光時の焦点深度に差異が発生し、化学機械研磨（Ｃｈｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰ）をする際に、図５（ｂ）に示すようにメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまっていた。
【００７８】
それに対し、本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０は、周辺経路領域７０上にダミー配線層１００を形成するため、メモリセル領域５０と周辺回路領域７０とが平坦に形成される。よって、ＣＭＰ時にメモリセル部の上端部まで研磨したり、周辺回路部の上面に膜残りを発生させる等の問題を回避することができる。
【００７９】
[本実施の形態の製造方法]
次に、図４Ａに示す本実施の形態に係る積層型ＮＡＮＤフラッシュメモリ１０の製造方法について図６Ａ〜図６Ｅを用いて説明する。なお、図６Ａ〜図６Ｅでは、図面の単純化のため、柱状半導体ＣＬｍｎ、ソース側第１絶縁層２１、ソース側分離絶縁層２３、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ等の図示は省略し、導電層（第１〜第４ワード線導電層３２ａ〜３２ｄ等）のみを図示している。
【００８０】
半導体基板１１の表面に、所望の領域を開口するフォトレジストパターン（図示せず）を形成し、イオンを注入してｐ−型領域（ｐウェル領域）１１Ａ及び１０１Ａを形成する（図６Ａ）。
【００８１】
次に、所望の領域を開口するフォトレジストパターン（図示せず）を形成し、イオンを注入してｎ＋領域１１Ｂ及び１０１Ｂを形成する（図６Ａ）。なお、メモリセル領域５０内に形成されるｎ＋領域１１Ｂは、ソース線ＳＬとして機能する。次に、半導体基板１１上に絶縁膜（図示せず）を形成し、リン等の導電型不純物を添加したポリシリコン層２００と絶縁層（図示せず）を順次積層する（図６Ａ）。
【００８２】
そして、エッチングにより、ポリシリコン層２００を、メモリセル領域５０内のソース側選択トランジスタ２０のゲート線ＳＧＳとして機能するソース側導電層２２と、周辺回路領域７０内のプレーナ型トランジスタのゲート電極として機能するトランジスタ導電層１２２とに分断する（図６Ｂ）。同じように、絶縁層（図示せず）を、ソース側分離絶縁層２３（図６Ｂでは図示せず）と第１分離絶縁層１２３（図６Ｂでは図示せず）とに分断する。
【００８３】
次に、ソース側分離絶縁層２３（図６Ｂでは図示せず）及び第１分離絶縁層１２３（図６Ｂでは図示せず）の上面に酸化アルミニウムにて形成される分離層２０１を形成する（図６Ｂ）。
【００８４】
次に、分離層２０１の上面に、絶縁層（図示せず）と、リン等の導電性不純物を添加した導電層２０２ａ〜２０２ｄとを交互に積層する。更に、最上層の導電層２０２ｄの上面に、２層の絶縁層（図示せず）と導電層２０３を順次積層する（図６Ｃ）。
【００８５】
次に、エッチングにより、分離層２０１、導電層２０２ａ〜２０２ｄ、２０３、及び複数の絶縁層（図示せず）をメモリセル領域５０上の層（メモリセル導電層又はメモリセル層間絶縁層）と周辺回路領域７０上の層（ダミー配線層又はダミー層間絶縁層）とに分断する。
【００８６】
これにより、導電層２０２ａ〜２０２ｄは、メモリセル領域５０に形成される第１〜第４ワード線導電層３２ａ〜３２ｄ（メモリセル導電層）と周辺回路領域７０に形成される第１〜第４導電層１３２ａ〜１３２ｄ（ダミー配線層）とに分断される。同じように、分離層２０１は、メモリセル領域５０に形成される分離層２７と周辺回路領域７０に形成される分離層１２７とに分断される。導電層２０３は、メモリセル領域５０に形成されるドレイン側導電層４２（メモリセル導電層）と周辺回路領域７０に形成される第５導電層１４２（ダミー配線層）とに分断される。
【００８７】
複数形成される絶縁層（図示せず）は、第１〜第４ワード選間絶縁層３１ａ〜３１ｄ（メモリセル層間絶縁層；図示せず）と第１〜第４絶縁層１３１ａ〜１３１ｄ（ダミー層間絶縁層；図示せず）、メモリ分離絶縁層３３（メモリセル層間絶縁層；図示せず）と第２分離絶縁層１３３（ダミー層間絶縁層；図示せず）、ドレイン側絶縁層４１（メモリセル層間絶縁層；図示せず）と第５絶縁層１４１（ダミー層間絶縁層；図示せず）とに分断される（図６Ｄ）。
【００８８】
また、エッチングの際は、メモリセル領域５０内のメモリストリングスＭＳの柱状半導体ＣＬｍｎ、及び周辺回路領域７０内のコンタクト１５１を形成するための、ホール２４（第１ホール；図示せず）、３４（第１ホール；図示せず）、４３（第１ホール；図示せず）、及び１５０Ａ〜１５０Ｃ（第２ホール）も同時に形成する（図６Ｄ）。
【００８９】
次に、ホール２４（図示せず）、３４（図示せず）、４３（図示せず）に酸化シリコン層２５（第１絶縁層；図示せず）、３５（第１絶縁層；図示せず）、４４（第１絶縁層；図示せず）、窒化シリコン層３６（図示せず）、及び酸化シリコン層３７（図示せず）を順次積層し、いわゆるＯＮＯ膜（図示せず）を形成する。また、周辺回路領域７０のポリシリコン層１３２ａ〜１３２ｄ及び酸化シリコン層（図示せず）に形成されたホール１５０Ａ〜１５０Ｃ表面にチタン等の金属を形成し、加熱処理を行いシリサイド化する。そして、シリサイド化した表面には絶縁層１６０ａ〜１６０ｃ（第２絶縁層；図示せず）を形成する。なお、メモリセル領域５０に形成された窒化シリコン層３６は、メモリトランジスタＭＴの電荷蓄積層となる。
【００９０】
次に、アモルファスシリコンを堆積し、ＣＭＰ処理して柱状半導体ＣＬｍｎ（図示せず）を形成する。なお、アモルファスシリコンを堆積する代わりに、多結晶シリコン膜をエピタキシャル成長させて、多結晶シリコンの柱状半導体ＣＬｍｎ（図示せず）を形成してもよい。次に、導電性不純物を添加したポリシリコンを堆積しコンタクト１５１Ａ〜１５１Ｃを形成する（図６Ｅ）。
【００９１】
以上に説明したように本実施の形態によれば、メモリセルＭＣ及び選択トランジスタＳＴを半導体基板１１に対し垂直方向に積層させているため、ＮＡＮＤ型フラッシュメモリ１０の面積を低減することができる。
【００９２】
更に、周辺回路領域７０にダミー配線層１００を積層させ、周辺回路領域７０とメモリセル領域５０との段差を軽減させているため、積層型ＮＡＮＤフラッシュメモリ１０の動作性を向上することが可能となる。
【００９３】
なお、本発明に係る積層型ＮＡＮＤフラッシュメモリ１０を構成するメモリストセルは、図４Ａに示した構造に限らず、メモリストリングスＭＳ構造（積層構造）の全てのメモリセルを含むものとする。図７に他の構造例を示す。
【００９４】
図７（ａ）に示す積層型ＮＡＮＤフラッシュメモリは、半導体基板１５１のｐ−型領域（ｐウェル領域）１５２に複数のｎ＋型拡散領域１５３を有し、そのｎ＋型拡散領域１５３上に柱状半導体ＣＬは形成される。なお、図７（ａ）には、複数形成されるｎ＋型拡散領域１５３の中でｎ＋型拡散領域１５３Ａ〜Ｃが形成される一部分を示す。
【００９５】
図７（ａ）に示すように、ｎ＋型拡散領域１５３Ａ及びＣ上に柱状半導体ＣＬＡ及びＣＬＢは形成される。ｎ＋型拡散領域１５３Ｂ上には導電性のコンタクト１５４が形成され、コンタクト１５４はソース線（図示せず）と接続される。
【００９６】
半導体基板１５１上において、ｎ＋型拡散領域１５３Ａと１５３Ｂと接する位置から絶縁層１５５ａ〜１５５ｆ及び導電層１５６ａ〜１５６ｆは交互に積層されて形成される。また、絶縁層１５５ａ〜１５５ｆを導電層１５６ａ〜１５６ｆは、柱状半導体ＣＬＡと接するように形成される。
【００９７】
同じように、半導体基板１５１上において、ｎ＋型拡散領域１５３Ｂと１５３Ｃと接する位置から絶縁層１５７ａ〜１５７ｆ及び導電層１５８ａ〜１５８ｆは交互に積層されて形成される。また、絶縁層１５７ａ〜１５７ｆを導電層１５８ａ〜１５８ｆは、柱状半導体ＣＬＢと接するように形成される。
【００９８】
柱状半導体ＣＬＡ及びＣＬＢの上面には、ビット線（図示せず）が接続される。
【００９９】
導電層１５６ａ及び１５８ａは、ソース側選択トランジスタのゲートとして機能する。導電層１５６ｂ〜１５６ｅ及び１５８ｂ〜１５８ｅは、メモリトランジスタのゲートとして機能する。導電層１５６ｆ及び１５８ｆは、ドレイン側選択トランジスタのゲートとして機能する。導電層１５６ａ及び１５８ａは、柱状半導体ＣＬＡ及びＣＬＢだけでなく、ｎ＋型拡散領域１５３Ａと１５３Ｂとの間に形成されるチャネル及びｎ＋型拡散領域１５３Ｂと１５３Ｃの間に形成されるチャネルを制御する。
【０１００】
図７（ａ）に示すメモリセルの電流経路は、ビット線（図示せず）、柱状半導体ＣＬ、半導体基板１５１、コンタクト１５４、ソース線（図示せず）の順となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【０１０１】
次に、図７（ｂ）に示すメモリセルの構造を説明する。
【０１０２】
図７（ｂ）に示す積層型ＮＡＮＤフラッシュメモリのメモリセルは、半導体基板１７１のｐ−型領域（ｐウェル領域）１７２上にｎ＋型拡散領域１７３を有し、そのｎ＋型拡散領域１７３上に柱状半導体ＣＬがＵ字型で形成される。換言すると、柱状半導体ＣＬは、半導体基板１７１上に柱状半導体ＣＬＡ及びＣＬＢが底面を繋ぐように形成される。
【０１０３】
Ｕ字型で形成される柱状半導体ＣＬの外側に接するように、絶縁層１７４ａ〜１７４ｅと導電層１７５ａ〜１７５ｅ及び絶縁層１７６ａ〜１７６ｅと導電層１７７ａ〜１７７ｅは交互に積層されて形成される。
【０１０４】
柱状半導体ＣＬＡの上面にはビット線（図示せず）が接続される。柱状半導体ＣＬＢの上面にはソース線（図示せず）が接続される。
【０１０５】
導電層１７５ａ〜１７５ｄ及び１７７ａ〜１７７ｄは、メモリトランジスタのゲートとして機能する。導電層１７５ｅは、ドレイン側選択トランジスタのゲートとして機能する。導電層１７７ｅは、ソース側選択トランジスタのゲートとして機能する。
【０１０６】
よって、図７（ｂ）に示すメモリセルの電流経路は、ビット線（図示せず）、柱状半導体ＣＬＡ、ＣＬＢ、ソース線（図示せず）の順となり、Ｕ字を描くような経路となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【０１０７】
以上、不揮発性半導体メモリとして積層型ＮＡＮＤフラッシュメモリの一実施形態を説明したきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、コンタクト１５１Ａ〜１５１Ｃは、図４Ｂに示すような互い違いではなく、ショートしない範囲であれば一直線に配置することもできる。
【図面の簡単な説明】
【０１０８】
【図１】この発明の一実施の形態による積層型ＮＡＮＤフラッシュメモリを示した概略図である。
【図２】同積層型ＮＡＮＤフラッシュメモリの一部斜視図である。
【図３】同積層型ＮＡＮＤフラッシュメモリの一部回路図である。
【図４Ａ】図１のＡ−Ａ断面図である。
【図４Ｂ】図４Ａの一部上面図である。
【図５】周辺回路領域にダミー配線層が形成されない積層型フラッシュメモリの一部断面図である。
【図６Ａ】同積層型ＮＡＮＤフラッシュメモリの製造方法を示す図である。
【図６Ｂ】同積層型ＮＡＮＤフラッシュメモリの製造方法を示す図である。
【図６Ｃ】同積層型ＮＡＮＤフラッシュメモリの製造方法を示す図である。
【図６Ｄ】同積層型ＮＡＮＤフラッシュメモリの製造方法を示す図である。
【図６Ｅ】同積層型ＮＡＮＤフラッシュメモリの製造方法を示す図である。
【図７】メモリストリングスの他の構成を示す図である。
【符号の説明】
【０１０９】
１０…積層型ＮＡＮＤフラッシュメモリ、１１、１０１、１５１、１７１…半導体基板、１１Ａ、１０１Ａ、１５２、１７２…ｐ−型領域、１１Ｂ、１０１Ｂ、１５２Ａ〜１５３Ｃ、１７３…ｎ＋型拡散領域、２０…ソース側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側分離絶縁層、２４…ソース側ホール、２５…ソース側ゲート絶縁層、２６…ソース側柱状半導体層、２７…分離層、３０…メモリトランジスタ層、３１ａ〜３１ｄ…第１〜第４ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリ分離絶縁層、３４…メモリホール、３５…ブロック絶縁層、３６…電荷蓄積層、３７…トンネル絶縁層（第２絶縁層）、３８…メモリ柱状半導体層、４０…ドレイン側選択トランジスタ層、４１…ドレイン側絶縁層、４２…ドレイン側導電層、４３…ドレイン側ホール、４４…ドレイン側ゲート絶縁層、４５…ドレイン側柱状半導体層、４８…ｎ＋型ポリシリコンで形成される柱状導体層、５０…メモリセル領域、７０…周辺回路領域、１００、１２３、１２７、１３１ａ〜１３１ｄ、１３２ａ〜１３２ｄ、１３３、１４１、１４２…ダミー配線層、１２１、１５５ａ〜１５５ｆ、１５７ａ〜１５７ｆ、１６０ａ〜１６０ｃ、１７４ａ〜１７４ｅ、１７６ａ〜１７６ｅ…絶縁層、１２２、１５６ａ〜１５６ｆ、１５８ａ〜１５８ｆ、１７５ａ〜１７５ｅ、１７６ａ〜１７６ｅ、１７７ａ〜１７７ｅ…導電層、１５０Ａ〜１５０Ｃ…ホール、１５１Ａ〜１５１Ｃ…コンタクト。
【図１】
0004649487.tif 000002
【図２】
0004649487.tif 000003
【図３】
0004649487.tif 000004
【図４Ａ】
0004649487.tif 000005
【図４Ｂ】
0004649487.tif 000006
【図５】
0004649487.tif 000007
【図６Ａ】
0004649487.tif 000008
【図６Ｂ】
0004649487.tif 000009
【図６Ｃ】
0004649487.tif 000010
【図６Ｄ】
0004649487.tif 000011
【図６Ｅ】
0004649487.tif 000012
【図７】
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