(57)【特許請求の範囲】
【請求項１】
ミリ波半導体チップを実装する抵抗率が０．５〜１０．５ｋΩ・ｃｍのシリコン基板に、ミリ波信号を伝達する伝送線路を構成する信号導体及び接地導体を電気的に接触させて形成し、前記信号導体に静電気が印加された場合、前記シリコン基板を通じて前記接地導体に静電気を逃がすようにしたことを特徴とするミリ波実装用配線基板。
【請求項２】
ミリ波半導体チップを実装する抵抗率が０．５〜１０．５ｋΩ・ｃｍのシリコン基板に、ミリ波信号を伝達する伝送線路を構成する信号導体及び接地導体の一部を電気的に接触させて形成し、残りの前記信号導体及び接地導体を前記シリコン基板上に形成した絶縁膜上に形成し、前記信号導体に静電気が印加された場合、前記シリコン基板を通じて前記シリコン基板に電気的に接触させて形成した前記接地導体に静電気を逃がすようにしたことを特徴とするミリ波実装用配線基板。
【請求項３】
請求項１又は２に記載のミリ波実装用配線基板において、前記電気的に接触させる手段がオーミック接触又はショットキ接触であることを特徴とするミリ波実装用配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はミリ波半導体チップ例えばミリ波モノリシック集積回路を実装するミリ波実装用配線基板に関するものである。
【背景技術】
【０００２】
高歩留りで高性能なミリ波通信モジュールを実現する技術は種々提案されており、例えば次のような文献に記載されたものがある。
【特許文献１】特許第３６１１７２８号公報
【０００３】
特許文献１には、シリコン基板上に絶縁膜を形成し、絶縁膜の上にミリ波信号を伝達する線路導体を形成し、更に線路導体の上に半導体チップになったミリ波用基本素子をバンプでフリップチップ実装してミリ波信号の接続をしている。
図９はこれらの要部を従来例の斜視図として示したものである。
シリコン基板１の上に全面にわたり絶縁膜７を形成し、更に絶縁膜７の上に伝送線路の導体、この例ではコプレーナ線路を構成する信号導体２と両側の接地導体３を構成し、信号導体２と接地導体３に半導体チップ４をバンプ５によりフリップチップ実装し、信号導体２の端面に外部端子６を形成している。
【０００４】
ミリ波通信モジュールでは、信号導体２と半導体チップ４のミリ波用基本素子例えばバイポーラトランジスタのベース端子を接続してバイアス電圧を加えるため、信号導体２とシリコン基板１との絶縁が必要となる。
一方、ミリ波用基本素子はその高速性を実現するため、例えば電界効果トランジスタの場合はゲート長をできる限り微細にし、またバイポーラトランジスタの場合はエミッタ寸法を微細にしている。
このため、ミリ波用基本素子の静電破損電圧は低速の素子に比べて小さい値となり、外部端子６から見た静電破損電圧を向上させる必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の構造では伝送線路がシリコン基板と絶縁されているため、外部端子に静電気が印加されるとミリ波用基本素子にそのまま印加されてしまい、静電破壊に対する耐性を向上させることはできなかった。
【課題を解決するための手段】
【０００６】
上記した課題を解決するため、本発明はミリ波半導体チップを実装する抵抗率が０．５〜１０．５ｋΩ・ｃｍのシリコン基板に、ミリ波信号を伝達する伝送線路の導体を電気的に接触させて形成したもので、半導体チップに静電気が印加された場合、シリコン基板の導電性を利用して静電気を逃がす経路をシリコン基板により形成している。
【発明の効果】
【０００７】
本発明は、抵抗率が０．５〜１０．５ｋΩ・ｃｍで、ある程度導電性のあるシリコン基板を使用し、しかも伝送線路の導体がシリコン基板に電気的に接触する構成としているので、外部端子から静電気が入力した場合、シリコン基板を通じて伝送線路の接地導体へ電流が流れるため、半導体チップの静電耐圧を著しく向上させることができる。
【発明を実施するための最良の形態】
【０００８】
本発明は、ミリ波半導体チップ例えばミリ波モノリシック集積回路をフリップチップ実装する抵抗率が０．５〜１０．５ｋΩ・ｃｍのシリコン基板に、ミリ波信号を伝達する伝送線路例えばコプレーナ線路の信号導体及び接地導体を電気的に接触させて形成したもので、ミリ波モノリシック集積回路に静電気が印加されてもシリコン基板の導電性により静電気を逃がす経路が形成されることで、ミリ波モノリシック集積回路の静電耐圧を大きく向上させることを実現した。
【実施例１】
【０００９】
図１は本発明の実施例１を示す斜視図、図２は実施例１の基板拡大断面図である。
ミリ波実装用配線基板は、シリコン基板１１と、シリコン基板１１上に形成した３０〜３００ＧＨzのミリ波信号を伝達する伝送線路の導体１２，１３とで構成される。
図１，２の場合、伝送線路としてコプレーナ線路を使用しているので、中央に信号導体１２、その両側に接地導体１３が並行して形成され、信号導体１２の端面には外部からミリ波信号が入力される外部端子１６が形成されている。
コプレーナ線路はシリコン基板１１上にフォトリソグラフィ技術により形成し、信号導体１２及び接地導体１３がシリコン基板１１と電気的に接触、例えば、オーミック接触、ショットキ接触等、好ましくはオーミック接触がとれるように熱処理を行っている。
【００１０】
このように形成した配線基板にワイヤボンダなどでバンプ１５を形成し、例えばミリ波モノリシック集積回路の半導体チップ１４をバンプ１５でフリップチップ実装する。これによりミリ波モノリシック集積回路１４のミリ波信号入力端子（図示せず）はシリコン基板１１上のコプレーナ線路１２，１３に接続される。
なお、シリコン基板１１には抵抗率が０．５〜１０．５ｋΩ・ｃｍ、好ましくは０．９〜１０．１ｋΩ・ｃｍ、更に好ましくは１〜１０ｋΩ・ｃｍの高抵抗シリコン基板が適当であるが、実施例１ではシリコン基板１１として抵抗率が１ｋΩ・ｃｍのものを用いている。
また、ミリ波モノリシック集積回路１４の入力端子は内部に結合容量が挿入されているので、低周波では高インピーダンスになっている。
このように構成されたミリ波実装用配線基板は図示していないセラミック基板等に搭載され、ミリ波通信モジュールが構成される。
【００１１】
図２はミリ波実装用配線基板の断面を示しているが、伝送線路のコプレーナ線路１２，１３の特性インピーダンスを５０Ωとするため、信号導体１２の導体幅ｗは５０μｍ、信号導体１２と接地導体１３との間隔ｓは３０μｍ、線路導体１２，１３の導体長は１０ｍｍとしている。
また、コプレーナ線路１２，１３の配線導体厚は数μｍ程度で、線路導体１２，１３はシリコン基板１１に電気的に接触されている。
なお、コプレーナ線路として、図２でシリコン基板１１の厚さを間隔ｓ又は幅ｗと同程度の寸法にし、シリコン基板１１の底面に更に接地電極を形成したグランデッドコプレーナ線路を拳げることもできる。
【００１２】
動作について説明すると、シリコン基板１１上の外部端子１６からミリ波信号が入力され、信号導体１２を通してミリ波モノリシック集積回路１４に入力される。
このとき、シリコン基板１１はシリコンが半導体なのである程度導電性があるが、その抵抗率が約３００Ω・ｃｍ以上では誘電緩和周波数が５００ＭＨz程度となり、３０ＧＨz以上のミリ波ではほぼ誘電体として振る舞い、シリコン基板１１上に形成された伝送線路１２，１３でミリ波信号の伝送が十分可能となる。
【００１３】
図３は実施例１のミリ波伝送線路の損失特性を示す図で、縦軸は伝送損失（ｄＢ／ｍｍ）、横軸はシリコン基板の抵抗率（Ω・ｃｍ）であり、実施例１の寸法の伝送線路でシリコン基板の抵抗率に対する伝送損失を計算した例を示している。
実施例１では、抵抗率が１ｋΩ・ｃｍであるので、単位長さ当たりの損失は０．０３２ｄＢ／ｍｍとなり、１０ｍｍの伝送線路全体では０．３２ｄＢの損失で、実用上問題ない値となっている。
なお、抵抗率が０．５〜１０．５ｋΩ・ｃｍであっても、図３で示した伝送損失から判断して十分に使用に耐え得るものである。
また、図１の外部端子１６から静電気が印加された場合、シリコン基板１１に導電性があることから、静電気を逃がす経路がシリコン基板１１により形成され、静電気の電流は信号導体１２、シリコン基板１１、接地導体１３の経路で流れることになる。
【００１４】
実施例１によれば、ある程度導電性のあるシリコン基板１１でしかも伝送線路の導体１２，１３と電気的に接触がなされた構成としたので、ミリ波外部端子１６から静電気のパルスが入力した場合、シリコン基板１１を通じて両側の接地導体１３へ電流が流れるため、ミリ波モノリシック集積回路１４に対する静電気による破損の恐れが軽減される。
【００１５】
図４は静電耐圧を調べる静電耐圧試験回路図で、静電耐圧試験器１７と伝送線路配線基板１８を介してモノリシック集積回路１９とを接続している。
静電耐圧試験器１７は人体モデルにするため、可変の直流電源Ｖａから充電用直列抵抗Ｒ１、スイッチＳＷを介して１００ｐＦの容量Ｃに充電した静電気を１．５ｋΩの抵抗Ｒ２を通して伝送線路配線基板１８の外部端子１６に印加するように構成されている。
なお、実施例１の場合、伝送線路配線基板１８のシリコン基板上に構成されたミリ波伝送線路に相当する並列抵抗Ｒ３は、コプレーナ線路の周知な等角写像解析により、シリコン基板の抵抗率、伝送線路の導体長、導体幅、間隔の数値を使用して計算され、６７４Ωとなる。
【００１６】
この静電耐圧試験回路による測定は、まず静電耐圧試験器１７のスイッチＳＷをａ側にして、電源Ｖａから印加電圧Ｖａで容量Ｃを充電する。容量Ｃが十分充電された後、スイッチＳＷをｂ側に切り替え、被測定回路側の伝送線路配線基板１８の外部端子１６へ容量Ｃに充電された電流を放電してパルス状の静電気を印加する。
ミリ波モノリシック集積回路１９の入力端子２０には図示してないが内部にミリ波帯用結合容量が挿入されており、ミリ波の周期に比べて静電耐圧試験器１７で発生する静電気のパルス時間は十分長いため、ミリ波モノリシック集積回路１９は静電気パルスに対しては高インピーダンスとなり、等価回路的には図４のようにほぼ開放となる。
【００１７】
実施例１の場合、伝送線路配線基板１８の並列抵抗Ｒ３の作用により、ミリ波モノリシック集積回路１９への入力電圧Ｖｉｎは、印加電圧Ｖａより低くなる。従来の絶縁されたミリ波信号伝送線路の場合は抵抗Ｒ３が無限大のため、静電気パルスが直接印加されるが、実施例１では、抵抗Ｒ２と抵抗Ｒ３により抵抗分割されて印加される。
即ち、Ｒ２＝１．５ｋΩ、Ｒ３＝０．６７４ｋΩなので、静電気パルスはＲ３／（Ｒ２＋Ｒ３）＝０．６７４／（１．５＋０．６７４）＝１／３．２となる。
従って、実施例１と従来例を比較すると、ミリ波モノリシック集積回路への入力電圧Ｖｉｎは１／３．２となるので、実施例１の静電耐圧は従来例の約３．２倍に向上する。
【実施例２】
【００１８】
図５は本発明の実施例２を示す斜視図、図６は実施例２の基板拡大断面図である。
ミリ波実装用配線基板は、シリコン基板２１と、シリコン基板２１に形成したミリ波信号を伝達する伝送線路の導体２２，２３で構成される。
図５，６の場合、伝送線路としてマイクロストリップ線路を使用しているので、シリコン基板２１の表面にマイクロストリップ線路の信号導体２２が形成され、裏面にマイクロストリップ線路の接地導体２３が形成され、信号導体２２の端面には外部からミリ波信号が入力される外部端子２６が形成されている。
【００１９】
例えばミリ波モノリシック集積回路の半導体チップ２４は表面に導体配線２５によるマイクロストリップ型の信号回線を形成し、裏面に接地導体（図示せず）を形成したもので、シリコン基板２１の信号導体２２と半導体チップ２４上の導体配線２５とをリボンワイヤ２７で接続している。
半導体チップ２４とミリ波実装用配線基板は接地導体が表面に形成されている実装基板２８に搭載されてミリ波通信モジュールが構成される。
なお、実施例２では抵抗率が２ｋΩ・ｃｍのシリコン基板を使用する。
また、ミリ波モノリシック集積回路２４の図示してない入力端子は内部に結合容量が挿入されているので、低周波では高インピーダンスになっている。
【００２０】
図６はミリ波実装用配線基板の断面を示しているが、伝送線路のマイクロストリップ線路２２，２３の特性インピーダンスを５０Ωとするため、シリコン基板２１の基板厚ｈが１００μｍであるのに対し、信号導体２２の導体幅ｗは７８μｍとしている。また配線導体厚は数μｍ程度であり、線路導体２２，２３はシリコン基板２１に電気的に接触されている。なお、線路導体２２，２３の導体長は１０ｍｍとしている。
【００２１】
動作について説明すると、シリコン基板２１の外部端子２６からミリ波信号が入力され、信号導体２２、リボンワイヤ２７、導体配線２５を通してミリ波モノリシック集積回路２４に入力される。
このとき、シリコン基板２４にはある程度導電性があるが、その抵抗率が約３００Ω・ｃｍ以上では誘電緩和周波数が５００ＭＨzとなり、３０ＧＨz以上のミリ波ではほぼ誘電体として振る舞い、シリコン基板２１上に形成された伝送線路２２でミリ波信号の伝送が十分可能となる。
【００２２】
図７は実施例２のミリ波伝送線路の損失特性を示す図で、図３と同様に実施例２の寸法の伝送線路でシリコン基板の抵抗率に対する伝送損失を計算した例を示している。
実施例２では、抵抗率が２ｋΩ・ｃｍであるので、単位長さ当たりの損失は０．０１８ｄＢ／ｍｍとなり、１０ｍｍの伝送線路全体では０．１８ｄＢの損失で、実用上問題ない値となっている。
また、図５の外部端子２６から静電気が印加された場合、シリコン基板２１に導電性があることから、静電気を逃がす経路がシリコン基板２１により形成され、静電気の電流は図６の信号導体２２、シリコン基板２１、接地導体２３の経路で流れることになる。
【００２３】
実施例２によれば、ある程度導電性のあるシリコン基板２１でしかも伝送経路の導体２２，２３と電気的に接触がなされた構成としたので、ミリ波外部端子２６から静電気のパルスが入力した場合、シリコン基板２１を通じて裏面の接地導体２３への電流が流れるため、ミリ波モノリシック集積回路２４に対する破損の恐れが軽減される。
【００２４】
実施例２の場合も図４に示した静電耐圧試験回路で同様の測定をしてみる。実施例２では伝送線路配線基板のシリコン基板２１に形成されたミリ波伝送線路に相当する並列抵抗Ｒ３は、マイクロストリップ線路の周知の設計式で比誘電率が十分高いときに基板誘電率を導電率に置き換えて計算すると、１．１８ｋΩとなる。
実施例１のときと同様にＲ２＝１．５ｋΩ、Ｒ３＝１．１８ｋΩを適用して従来例と比較すると、ミリ波モノリシック集積回路２４への入力電圧Ｖｉｎは１．１８／（１．５＋１．１８）＝１／２．３となり、実施例２の静電耐圧は従来例の約２．３倍に向上する。
【実施例３】
【００２５】
図８は本発明の実施例３を示す斜視図である。
実施例１の場合は、シリコン基板１１上に直接信号導体１２及び接地導体１３を形成して電気的に接触させた構造にしているが、実施例３では、信号導体３２及び接地導体３３の大半がシリコン基板３１の表面に形成した絶縁膜３９上に形成され、信号導体３２及び接地導体３３の一部は絶縁膜３９が形成されていないシリコン基板３１上に形成され、電気的に接触されている。半導体チップ３４がバンプ３５により線路導体３２，３３にフリップチップ接続されるのは実施例１と同じである。
このように構成した場合にも、信号導体３２及び接地導体３３とシリコン基板３１との導通がとれるので、実施例１と同等の効果を得ることができる。
【００２６】
また、図５に示した実施例２についても、信号導体２２の一部をシリコン基板２１上に形成し、シリコン基板２１上に形成した絶縁膜上に残りの信号導体２２を形成しても良い。この場合も信号導体２２とシリコン基板２１との導通がとれるので、実施例２と同等の効果を得ることができる。
なお、上記した実施例２では、半導体チップをミリ波モノリシック集積回路を例にして説明したが、ミリ波半導体素子であっても構わない。
【産業上の利用可能性】
【００２７】
上記した実施例ではシリコン基板にミリ波信号が入力される外部端子を設けているが、信号導体に接続された外部端子をシリコン基板とは別個にセラミックパッケージやモジュール内に設けて外部と接続することによりミリ波通信モジュールとしても良い。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例１の斜視図である。
【図２】実施例１の基板拡大断面図である。
【図３】実施例１のミリ波伝送線路の損失特性を示す図である。
【図４】静電耐圧試験回路図である。
【図５】本発明の実施例２の斜視図である。
【図６】実施例２の基板拡大断面図である。
【図７】実施例２のミリ波伝送線路の損失特性を示す図である。
【図８】本発明の実施例３の斜視図である。
【図９】従来例の斜視図である。
【符号の説明】
【００２９】
１１，２１，３１          シリコン基板
１２，２２，３２          信号導体
１３，２３，３３          接地導体
１４，２４，３４          半導体チップ
１５，３５                バンプ
１６，２６，３６          外部端子
２７                      リボンワイヤ
２８                      実装基板
３９                      絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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