(57)【特許請求の範囲】
【請求項１】
基板表面に配置され、所定長のチャネル領域で隔てられた一対の拡散層と、
前記チャネル領域上に、互いに対向するサイドウォール構造の曲面を有して離間する２つの制御ゲート層と、
前記制御ゲート層と前記基板表面との間に形成され、前記制御ゲート層ごとに固有に電荷が注入または／および放出される領域を有する電荷蓄積層と、
を有して構成されるメモリセルを備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記基板表面と前記電荷蓄積層との間に形成される第１絶縁層、または／および前記電荷蓄積層と前記制御ゲート層との間に形成される第２絶縁層とを、更に備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記電荷蓄積層は離散的な電荷トラップを有し、固有に電荷が注入または／および放出される前記領域が区画されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記電荷蓄積層は、前記制御ゲート層ごとに相互に離間して備えられることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記電荷蓄積層は、導電性材料により構成されていることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
所定数の前記メモリセルごとに、同じビット線に接続され、
前記２つの制御ゲート層の各々に接続される２つの制御線は、前記所定数のメモリセル間では、メモリセルごとに別配線とされることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記メモリセルの前記２つの制御ゲート層は、前記メモリセルにおける前記一対の拡散層に接続されるビット線と交差する方向に連続するメモリセル間で共有される２つの制御線を構成することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記２つの制御線は、前記ビット線と交差すると共に、互いに隣接・並行して配線されることを特徴とする請求項６または請求項７に記載の不揮発性記憶装置。
【請求項９】
前記２つの制御ゲート層の各々に印加される書き込み電圧である第１電圧により、前記制御ゲート層ごとに固有に電荷が注入または／および放出される領域を有する前記電荷蓄積層に、ＦＮトンネリング現象またはホットエレクトロン現象またはホットホール現象に基づく電荷の注入または／および放出が行われることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
前記領域ごとの電荷の有無の組み合わせ数に応じて、前記メモリセルに記憶されるデータビット数が定まることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記メモリセルからのデータの読み出しは、前記２つの制御ゲート層に読み出し電圧である第６電圧を印加した上で、前記一対の拡散層の間に流れる電流値に応じて行われることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１２】
前記２つの制御ゲート層は、前記一対の拡散層を結ぶチャネル径路方向に前記基板表面を２つに区切る一対の制御ゲート層として配置されると共に、前記制御ゲート層ごとに異なるアドレスが割り当てられ、
前記異なるアドレスにより選択される前記制御ゲート層に印加されるホットエレクトロン現象を誘起する書き込み電圧である正の第９電圧により、前記制御ゲート層下に固有な前記領域に、ホットエレクトロン現象に基づいて電荷の注入または／および放出がなされ、書き込みが行なわれることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１３】
前記制御ゲート層ごとに備えられる前記電荷蓄積層での電荷の有無に応じて、前記メモリセルにおいて、前記制御ゲート層ごとに１ビットが記憶されることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１４】
書き込みの際、前記選択される制御ゲート層と対をなす前記制御ゲート層に対しては、前記第９電圧に比して低電圧の電荷を加速させる正の第１０電圧が印加されることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１５】
書き込みの際、前記選択される制御ゲート層と対をなす前記制御ゲート層に隣接する前記拡散層から、電荷が入力されることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１６】
書き込みの際、書き込まれる電荷は、前記第１０電圧に応じて、前記選択される制御ゲート層に向かって加速されることを特徴とする請求項１４に記載の不揮発性記憶装置。
【請求項１７】
前記制御ゲート層ごとに記憶されているデータの読み出しは、前記選択される制御ゲート層に隣接する前記拡散層をソース端子とした上で、前記一対の制御ゲート層に読み出し電圧である正の第６電圧を印加して行われることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１８】
前記電荷蓄積層の電荷の注入または／および放出は、少なくとも前記メモリセルに対して一括して行われることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１９】
前記制御ゲート層は、
前記一対の拡散層が形成される前記基板表面の領域を含んで、前記基板表面上に前記拡散層ごとに一対のマスク層が形成された上で、
前記一対のマスク層を含む前記基板表面上の全面に渡って、前記制御ゲート層の形成材料であるゲート堆積層が堆積され、
前記ゲート堆積層に対する異方性エッチングが行われて、
前記ゲート堆積層が前記一対の拡散層間の中間部で離間して、前記マスク層の側壁に形成されるサイドウォール構造として形成されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項２０】
前記ゲート堆積層の下層には、前記一対のマスク層を含む前記基板表面上の全面に渡って、前記電荷蓄積層の形成材料である電荷蓄積堆積層が更に堆積されることを特徴とする請求項１９に記載の不揮発性記憶装置。
【請求項２１】
前記異方性エッチングは、前記ゲート堆積層に加えて、前記電荷蓄積堆積層に対して行われ、
前記電荷蓄積堆積層は、前記一対のマスク層間の中間部で離間して、前記制御ゲート層ごとに独立した前記電荷蓄積層として形成されることを特徴とする請求項１９に記載の不揮発性記憶装置。
【請求項２２】
前記一対のマスク層は、前記一対の拡散層が形成される領域と、該領域から前記メモリセルのチャネル幅方向に延伸された領域とをマスクして形成され、
前記一対のマスク層の側壁に形成されるサイドウォール構造の前記ゲート堆積層は、前記一対の拡散層に隣接して前記制御ゲート層を構成する部分と、前記制御ゲート層からの配線引き出し基部を構成する部分とを残して、除去されることを特徴とする請求項１９に記載の不揮発性記憶装置。
【請求項２３】
前記配線引き出し基部は、前記制御ゲート層が、前記メモリセルのチャネル幅方向に延伸されて引き出された上で、前記メモリセルのチャネル長方向に屈曲されて形成されることを特徴とする請求項２２に記載の不揮発性記憶装置。
【請求項２４】
前記制御ゲート層は、前記拡散層の両端辺に形成され、各々の前記制御ゲート層に対して、前記配線引き出し基部が備えられることを特徴とする請求項２２に記載の不揮発性記憶装置。
【請求項２５】
前記２つの制御ゲート層のうち、一方の制御ゲート層を書き込み電圧である正の第１電圧とし、他方の制御ゲート層を前記第１電圧よりも低いＦＮトンネリング現象を誘起しない第２電圧とし、前記基板を前記第１電圧よりも低いＦＮトンネリング現象を誘起する第５電圧として、前記一方の制御ゲート層下の前記電荷蓄積層にＦＮトンネリング現象に基づく電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項２６】
前記２つの制御ゲート層を書き込み電圧である第１電圧とし、前記基板を前記第１電圧よりも低いＦＮトンネリング現象を誘起する第５電圧として、前記２つの制御ゲート層下のそれぞれの前記電荷蓄積層にＦＮトンネリング現象に基づく電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項２７】
前記２つの制御ゲート層のうち、一方の制御ゲート層をホットエレクトロン現象を誘起する書き込み電圧である正の第９電圧とし、他方の制御ゲート層を第９電圧よりも低い電荷を加速させる正の第１０電圧とし、前記一対の拡散層のうち、前記一方の制御ゲート層に隣接する一方の拡散層を正の第１１電圧、前記他方の制御ゲートに隣接する他方の拡散層を前記第１１電圧よりも低い第７電圧とし、前記一方の制御ゲート層下の前記電荷蓄積層にホットエレクトロン現象に基づいて電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項２８】
前記２つの制御ゲート層を読み出し電圧である正の第６電圧とし、前記一対の拡散層のうち、一方の拡散層を前記第６電圧より低い正の第８電圧、他方の拡散層を前記第８電圧よりも低い第７電圧として、前記一対の拡散層間に流れる電流の多寡に応じて読み出し動作が行われることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項２９】
前記２つの制御ゲート層を読み出し電圧である正の第６電圧とし、前記２つの制御ゲート層のうち一方の制御ゲート層に隣接する、前記一対の拡散層のうち一方の拡散層を前記第６電圧より低い正の第８電圧、前記２つの制御ゲート層のうち他方の制御ゲートに隣接する、前記一対の拡散層のうち他方の拡散層を前記第８電圧よりも低い第７電圧として、前記一対の拡散層間に流れる電流の多寡に応じて読み出し動作が行われることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３０】
前記２つの制御ゲート層を第１２電圧とし、前記基板を前記第１２電圧よりも高いＦＮトンネリング現象を誘起する第１４電圧として、前記２つの制御ゲート層下のそれぞれの前記電荷蓄積層にＦＮトンネリング現象に基づく電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３１】
前記２つの制御ゲート層のうち、選択された一方の制御ゲート層を書き込み電圧である第１５電圧とし、前記一対の拡散層を、前記第１５電圧よりも高いＦＮトンネリング現象を誘起する第１７電圧とし、非選択の制御ゲート層を前記第１５電圧よりも高いＦＮトンネリング現象を誘起しない第１６電圧として、前記選択された一方の制御ゲート層下の前記電荷蓄積層にＦＮトンネリング現象に基づく電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３２】
選択される前記メモリセルに備えられる前記２つの制御ゲート層を第１５電圧とし、前記一対の拡散層を、前記第１５電圧よりも高いＦＮトンネリング現象を誘起する第１７電圧として、選択される前記メモリセルにおける前記２つの制御ゲート層下の前記電荷蓄積層に、ＦＮトンネリング現象に基づく電荷が注入または／および放出されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３３】
一対の拡散層に挟まれる基板表面上に、互いに離間して形成される２つの制御ゲート層と、前記制御ゲート層ごとに固有に電荷が注入または／および放出される領域を有する電荷蓄積層とを備えて構成されるメモリセルを備える不揮発性記憶装置の製造方法であって、
前記一対の拡散層が形成される領域を含む前記基板表面上に、一対のマスク層を形成するステップと、
前記一対のマスク層を含む前記基板表面上の全面に渡って、前記制御ゲート層の形成材料であるゲート堆積層を堆積するステップと、
前記ゲート堆積層に対して異方性エッチングを行い、前記ゲート堆積層を前記一対のマスク層間の中間部で離間すると共に、前記一対のマスク層の側壁にサイドウォール構造として残留させることにより、前記２つの制御ゲート層を形成するステップと、
を有することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値記憶が可能な不揮発性メモリセルを有する不揮発性記憶装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリセルに対して多値記憶が可能な不揮発性記憶装置を実現するために、従来より、不揮発性メモリセルに複数の状態を持たせることが考案されている。すなわち、フローティングゲートに注入される電荷量を段階的に制御して、不揮発性メモリセルの閾値電圧を段階的に異ならせることにより、多値記憶を可能とする方法である。
【０００３】
例えば、書き込み電荷量を４段階に調整すれば、記憶セルあたり２ビットのデータを記憶することができる。この場合の書き込みは、以下に示す、少なくとも２段階の書き込み電圧印加のステップにより行われる。
【０００４】
第１のステップでは、消去状態の記憶セルに対して第１電圧を印加して、フローティングゲートへ、第１段階の電荷量となる電荷の注入を行う。次に、第２のステップにおいては、記憶すべきデータに応じて、第２段階の電荷量、または更に電荷量の多い第３段階の電荷量にするため、記憶セルごとに、第２電圧、または第２電圧より高電圧の第３電圧を印加して電荷の注入を行う。これにより、不揮発性メモリセルは、注入電荷量に応じて、閾値電圧の異なる３つの書き込み状態を保持する。これに消去状態を加えて、４つの状態である２ビットデータが記憶される。データの読み出しは、不揮発性メモリセルの閾値電圧の違いから、読み出し電流量の違いを検出することにより行われる。
【０００５】
また、下記に示す特許文献１では、図２５に示すように、離散的なトラップを含むゲート絶縁膜１２０及びコントロールゲート電極１７０を有するメモリトランジスタ部Ｔｒｍｃを有し、その両側に、スイッチゲート電極１６０−１、１６０−２を備えたスイッチトランジスタ部Ｔｒｓｗを備え、その外側にソース線／ビット線に接続される拡散層１４０−１、１４０−２が形成される。ゲート絶縁膜１２０に、局所的な書き込みを行い、１メモリセルは少なくとも２ビット分の情報を蓄積するマルチストレージをなす。
【０００６】
ここで、離散的なトラップを含むゲート絶縁膜に捕獲された電荷は、最初に捕獲された位置から基板表面に対して水平方向への移動がほとんどない。また、離散的なトラップを含むゲート絶縁膜の材料として、今日明白であるのは、窒化シリコン膜と、窒化シリコンの微小粒子を含むゲート絶縁膜である。
【０００７】
書き込み動作は、ソースサイド注入方式により行われる。何れか一方のスイッチトランジスタ部Ｔｒｓｗの絞られたチャネルをキャリアが通過するとき加速されてエネルギが高められ、メモリトランジスタ部Ｔｒｍｃのチャネルに飛び込んだキャリアは高バイアスをコントロールゲート電極１７０方向に感じて、離散的トラップに捕獲される。メモリトランジスタ部Ｔｒｍｃのソース領域にある程度の分布をもって電荷は蓄積される。メモリトランジスタ部Ｔｒｍｃの両側に備えられるスイッチゲート電極１６０−１、１６０−２下のチャネルがそれぞれが導通することにより、ゲート絶縁膜１２０の両側に電荷の蓄積が行われ、２ビットのデータが記憶される。
【０００８】
読み出し動作は、ソースサイド注入方式であることにより、ソース側に書き込み動作を行うため、読み出しのチャネル電流もそのまま同じ方向でよい。
【０００９】
また、下記の特許文献２では、図２６に示すように、シリコン（Ｓｉ）基板２１０上に形成されたゲート絶縁膜（ＳｉＯ２膜）２５０、２６０と、シリコン酸化膜２６０上に形成された一対の浮遊ゲート２７０ａ、２７０ｂと、浮遊ゲート２７０とシリコン酸化膜２５０、２６０を覆うように形成されたＯＮＯ膜２８０と、ＯＮＯ膜２８０上形成されたワード線として制御ゲート２９０とを備えている。ここで、一対の浮遊ゲート２７０ａ、２７０ｂは、ソース２３０、ドレイン２４０上にそれぞれ独立して配置されており、ソース２３０、ドレイン２４０からの電子をそれぞれ注入・引き抜きできるようになっている。浮遊ゲート２７０ａ、２７０ｂは、後に除去される絶縁膜の側壁に形成されたサイドウォールである。
【００１０】
書き込み動作は、チャネル中をソース２３０からドレイン２４０に向かって進む電子が、ドレイン２４０の近傍で高いエネルギを獲得してホットエレクトロンとなり、その一部がシリコン酸化膜２６０を飛び越えて浮遊ゲート２７０ｂに注入されて行なわれる。浮遊ゲート２７０ｂへの注入は、ソース２３０とドレイン２４０とのバイアス関係を逆転させれば同様である。
【００１１】
読み出し動作は、浮遊ゲート２７０ａ、２７０ｂに電子がない状態ではチャネルは繋がっており、ソース２３０とドレイン２４０との間に電流が流れ、データ「１」として読み出される。電子が注入されている状態ではチャネルが切断され、ソース２３０とドレイン２４０との間に電流が流れず、データ「０」として読み出される。一対の浮遊ゲート２７０ａ、２７０ｂに、それぞれ独立して書き込み、消去、読み出しを行うことにより、記憶量を２倍とする。
【００１２】
【特許文献１】
特開２００１−１５６２７５号公報
【特許文献２】
特開２００３−２８２７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の背景技術に示す、不揮発性メモリセルの閾値電圧を段階的に変えて多値記憶を行う場合には、データ値に応じた閾値電圧とするために、書き込み電圧をデータ値に応じて変化させる必要がある。書き込み動作に２ステップ以上の多段階のステップが必要となり、書き込み時間が長くなるおそれがある。また、データ値ごとに異なる多段階の書き込み電圧を発生させる電圧発生回路が必要となる。加えて、１つの不揮発性メモリセルに対して多段階の閾値電圧を設定する際、各閾値電圧での読み出し余裕を確保する必要から、書き込み電圧は非多値記憶の場合よりも高電圧とせざるを得ない。電圧発生回路の回路構成が複雑、大規模となり、消費電流も大きなものとなるおそれがある。
【００１４】
また、上記特許文献１では、ソースサイド注入方式により、高速、低消費電流の書き込み動作が可能となるものの、メモリセルは、メモリトランジスタ部と、その両側にスイッチトランジスタ部を備える、３トランジスタ構成となる。メモリセルの占有面積が大きくならざるを得ず問題である。
【００１５】
また、上記特許文献２では、浮遊ゲートにサイドウォールを利用するのものである。メモリセルに対して、２つの浮遊ゲートと、その間に制御ゲートを備える構成である。このため、多値記憶に当たっては、仮想接地方式によりドレイン端子とソース端子とを入れ替えて読み出し動作を行わねばならず、動作が煩雑である。また、浮遊ゲート間には、制御ゲートおよび拡散層領域を備える構成である。このため、浮遊ゲート間に制御ゲートや拡散層領域を配置するための間隔を備える必要がある。
【課題を解決するための手段】
［００１６］
本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、
小さなセルサイズであって、書き込み時の消費電流が少なくまたは／および高速な書き込み動作が可能なメモリセルを備える不揮発性記憶装置、およびその製造方法を提供することを目的とする。
［００１７］
前記目的を達成するためになされた本発明の不揮発性記憶装置は、基板表面に所定間隔で配置される一対の拡散層と、基板表面上であって、一対の拡散層に挟まれる領域に、互いに対向するサイドウォール構造の曲面を有して離間する２つの制御ゲート層と、制御ゲート層と基板表面との間に形成され、制御ゲート層ごとに、固有に電荷が注入または／および放出される領域を有する電荷蓄積層と、を有して構成されるメモリセルを備えることを特徴とする。
［００１８］
本発明の不揮発性記憶装置では、一対の拡散層に挟まれた基板表面上の領域に、互いに対向するサイドウォール構造の曲面を有して離間する２つの制御ゲート層が形成され、制御ゲート層と基板表面との間に備えられる電荷蓄積層は、制御ゲート層ごとに固有な電荷蓄積領域が形成される。
［００１９］
これにより、制御ゲート層ごとに固有に形成される電荷蓄積領域に対して、電荷の注入／放出、つまり、電子またはホールの注入／放出を行うことができ、各制御ゲート層に固有に備えられる、電荷が注入または／および放出される領域における電荷有無の状態の組み合わせ数に応じた数のデータビットを記憶することができる。電荷の注入／放出を行うべき制御ゲート層を選択することで多値記憶を行うことができ、書き込むべきデータ値に応じて制御ゲート層に印加する第１電圧を変える必要がなく、また、１回の書き込み動作で多値記憶を行うことができる。
［００２０］
また、２つの制御ゲート層数に応じたビット数のデータ値を記憶することができる。メモリトランジスタ部のほかに、記憶すべきビット数分のスイッチトランジスタ部が必要となる特許文献１に比して、メモリセルの占有面積の縮小を図ることができる。また、マスク層の側壁に形成されるサイドウォール構造をもって、制御ゲート層をチャネル領域の中間部で分離することができ、メモリセルサイズの縮小を図ることができる。また、対向するサイドウォール構造の曲面を有して離間する２つの制御ゲートは、異方性エッチング工程により形成されるサイドウォール構造を利用すれば、同時に形成することができる。少ない工程数で、一対の拡散層に挟まれた基板表面上の領域に、互いに離間する２つの制御ゲート層を形成することができる。
［００２１］
また、電荷蓄積層への電荷注入については、第１電圧が印加される制御ゲート層下の基板よりＦＮトンネリング現象に基づくチャネル注入動作とすることの他、第９電圧が印加される制御ゲート層に隣接する制御ゲート層下にチャネルを形成して、電荷を加速してホットエレクトロン現象またはホットホール現象に基づいてソース注入動作とすることができる。チャネル注入動作により、ＦＮトンネリング現象に伴う低消費電流の書き込み動作を行うことができ、ソース注入動作により、高速で低消費電流の書き込み動作を行うことができる。
【発明の効果】
【００２２】
本発明によれば、多値記憶が可能な不揮発性メモリセルを有する不揮発性記憶装置において、不揮発性メモリセルとして、小さなセルサイズであって、書き込み時の消費電流が少なく、または／および高速な書き込み動作が可能なメモリセルを備える不揮発性記憶装置、およびその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の不揮発性記憶装置に備えられるメモリセルの原理構造を示す断面図である。
【図２】実施形態のメモリセルの断面図である。
【図３】実施形態のメモリセルに対して第１多値記憶の書き込み動作を行う際の図（１）である。
【図４】実施形態のメモリセルに対して第１多値記憶の書き込み動作を行う際の図（２）である。
【図５】実施形態のメモリセルに対して第１多値記憶の書き込み動作を行う際の図（３）である。
【図６】実施形態のメモリセルに対して第１多値記憶の読み出し動作を行う際の図（１）である。
【図７】実施形態のメモリセルに対して第１多値記憶の読み出し動作を行う際の図（２）である。
【図８】実施形態のメモリセルに対して第１多値記憶の読み出し動作を行う際の図（３）である。
【図９】実施形態のメモリセルに対して第２多値記憶の書き込み動作を行う際の図（１）である。
【図１０】実施形態のメモリセルに対して第２多値記憶の書き込み動作を行う際の図（２）である。
【図１１】実施形態のメモリセルに対して第２多値記憶の読み出し動作を行う際の図（１）である。
【図１２】実施形態のメモリセルに対して第２多値記憶の読み出し動作を行う際の図（２）である。
【図１３】実施形態のメモリセルに対して消去動作（チャネルイレーズ）を行う際の図である。
【図１４】実施形態のメモリセルに対して消去動作（ソースイレーズ）を行う際の図である。
【図１５】実施形態のメモリセルをＮＡＮＤ型に構成する場合のレイアウトを示す図である。
【図１６】実施形態のメモリセルをＮＯＲ型に構成する場合のレイアウトを示す図である。
【図１７】実施形態のメモリセルの制御ゲート層をチャネル方向に並行に配線する場合のレイアウト図である。
【図１８】実施形態のメモリセルの平面および断面構造を示す図である。
【図１９】図１８のメモリセルの製造工程を示す断面図（１）である（マスク層の堆積まで）。
【図２０】図１８のメモリセルの製造工程を示す断面図（２）である（マスク層の堆積から異方性エッチングまで）。
【図２１】図２０までの製造工程を終了した時点でのメモリセルの平面構造を示す図である。
【図２２】制御ゲート層と配線引き出し基部との構成を示すメモリセルの平面構造図である。
【図２３】本発明のメモリセルにおける各動作時の電圧条件を示す図である。
【図２４】本発明の不揮発性記憶装置に備えられるメモリセルの更なる原理構造を示す断面図である。
【図２５】特許文献１のメモリセルの断面図である。
【図２６】特許文献２のメモリセルの断面図である。
【符号の説明】
【００２４】
１１    基板
１３Ａ、１３Ｂ    拡散層
１５    ゲート酸化膜(第１絶縁層)
１６、１６Ｂ    フィールド酸化膜
１７    窒化膜（電荷蓄積層）
１７Ａ、１７Ｂ    電荷蓄積層
１９    酸化膜（第２絶縁膜）
１９Ａ、１９Ｂ    第２絶縁層
２１    導電性材料膜（制御ゲート層）
２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋    制御ゲート層
２２Ａ，２２Ｂ、２２Ｂ_、２２Ａ＋    配線引き出し基部
３１    トランジスタ領域
４１    酸化膜
４３    窒化膜
４４    窒化膜
４５    レジスト
ＢＬ１、ＢＬ２    ビット線
Ｄ１１、Ｄ２１、Ｄ２２、Ｄ１３、Ｄ２３    拡散層
Ｇ１、Ｇ２    ギャップ
Ｌ１、Ｌ２  Ｌ３、Ｌ４    引き出し線
ＳＬ１、ＳＬ２    ソース線
ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２    ワード線
【発明を実施するための最良の形態】
【００２５】
以下、本発明の不揮発性記憶装置、およびその製造方法について具体化した実施形態を図１乃至図２４に基づき図面を参照しつつ詳細に説明する。
【００２６】
図１に示す断面図は、本発明の不揮発性記憶装置に備えられるメモリセルの原理構造を示している。基板１１には、１．５Ｆの間隔を有して一対の拡散層１３Ａ、１３Ｂが配置されている。各拡散層は、隣接するメモリセルの拡散層と共有する０．５Ｆの幅を有している。拡散層１３Ａ、１３Ｂで挟まれたチャネル領域上には、第１絶縁層１５、電荷蓄積層１７、第２絶縁層１９がこの順番に積層されており、第２絶縁層１９上には、チャネル幅方向の中間部にギャップＧ１を有して離間した２つの制御ゲート層２１Ａ、２１Ｂが配置されている。ここで、Ｆとは最小加工寸法であり、メモリセルは面積２．５Ｆ２で構成されている。ここで、一般的に、基板１１はＰ型半導体材料で構成され、拡散層１３Ａ、１３ＢはＮ型半導体材料で構成される。
【００２７】
ギャップＧ１にて離間される制御ゲート層２１Ａ、２１Ｂは、チャネル長方向の中間部において切り離されており、各々の制御ゲート層２１Ａ、２１Ｂへは、個別に電圧の印加が可能である。制御ゲート層２１Ａは拡散層１３Ａに隣接して配置され、制御ゲート層２１Ｂは拡散層１３Ｂに隣接して配置されている。制御ゲート層２１Ａ、２１Ｂ下にある電荷蓄積層１７は、制御ゲート層２１Ａ、２１Ｂ間で共通に形成されている。
【００２８】
メモリセルへのデータの記憶は、電荷蓄積層１７での電荷の有無により行なわれる。電荷蓄積層１７に対する電荷の注入／放出は、図３乃至図５、図９乃至図１０、および図１３乃至図１４において後述するように、制御ゲート層２１Ａ、２１Ｂへの電圧印加に応じて行われる。電荷蓄積層１７に、離散的な電荷のトラップを有する、窒化膜や小粒径導電体を使用することにより、または／および電荷蓄積層１７と第１または／および第２絶縁層との界面近傍に存在する電荷トラップを利用することにより、電荷蓄積層１７に注入される電荷の電荷蓄積層１７内での移動を制限することができる。
【００２９】
これにより、１つの電荷蓄積層１７において、制御ゲート層２１Ａ、２１Ｂごとに印加された書き込み電圧に応じて電荷蓄積層１７に注入された電荷は、書き込み電圧を印加した制御ゲート層２１Ａ、２１Ｂ下に局在させることができる。電荷蓄積層１７における制御ゲート層２１Ａ、２１Ｂ下の電荷蓄積領域ごとに、電荷の有無を制御することができ、メモリセルへの多値記憶が可能となる。図１の場合、メモリセルに２つの制御ゲート層２１Ａ、２１Ｂを有するので、４状態、すなわち２ビットデータの記憶が可能となる。
【００３０】
ここで、ギャップＧ１は、製造工程上、制御ゲート層２１Ａ、２１Ｂを確実に電気的に分離できる空隙であればよい。ギャップＧ１を介して、基板表面に拡散層を形成する場合や、上位層との接続領域を確保する場合に比して、僅少な空隙とすることができる。また、電荷蓄積層１７の上方に配置される制御ゲート層２１Ａ、２１Ｂは、電荷蓄積層１７を越えて拡散層１３Ａ、１３Ｂ側に回り込んで形成されることはない。これにより、ギャップＧ１を必要最小限とすることができると共に、拡散層１３Ａ、１３Ｂ上に、上位配線層との接続を行うためのコンタクトを、その周縁部を電荷蓄積層１７の端部に詰めて配置することができ、メモリセルサイズの縮小を図ることができる。
【００３１】
また、第１絶縁層１５と第２絶縁層１９とは、例えば、酸化シリコン（ＳｉＯ２）で構成され、電荷蓄積層１７は、例えば、窒化シリコン（Ｓｉ３Ｎ４）で構成されている場合、第１絶縁層１５、電荷蓄積層１７、および第２絶縁層１９で、いわゆるＯＮＯ膜が構成される。メモリセルの浮遊ゲート層として機能すると共に、ゲート絶縁膜として機能する。また、電荷蓄積層１７と制御ゲート層２１Ａ、２１Ｂとを電気的に絶縁する機能を奏するものである。電荷蓄積層１７が、電荷のトラップ機能を有すると共に、基板１１または／および制御ゲート層２１Ａ、２１Ｂとの間で絶縁性能を有する場合には、第１絶縁層１５または／および第２絶縁層１９を不要とすることも可能である。
【００３２】
また、電荷蓄積層１７は、層内での電荷の移動が制限された電荷トラップを有する構造を使用することにより、制御ゲート層２１Ａ、２１Ｂ間で電荷蓄積層１７を分離せず共通に備える場合を示したが、本発明はこれに限定されるものではない。制御ゲート層２１Ａ、２１Ｂが離間されているギャップＧ１に応じて、第２絶縁層１９と電荷蓄積層１７、または／および第１絶縁層１５が離間される構成とすることも可能である。この場合、制御ゲート層２１Ａ、２１Ｂごとに独立した電荷蓄積層を有することとなる。制御ゲート層２１Ａ、２１Ｂごとに、各々、独立の電荷蓄積層に電荷が注入／放出される。
【００３３】
この場合、電荷蓄積層として、上述の電荷トラップを有する材料を使用することができる他、多結晶シリコン材のような導電性材料により構成することもできる。電荷トラップを有する材料を使用する場合には、制御ゲート層２１Ａ、２１Ｂ下の電荷蓄積層間を移動する電荷を更に確実に阻止することができる。また、電荷トラップを有する材料を使用する場合には、加工ばらつき等により電荷蓄積層の離間が不十分になってしまう場合にも、注入された電荷の移動は制限されるため、記憶データの消失等の不具合はない。また、多結晶シリコン材等の導電性材料を使用すれば、１ビットデータを記憶する通常の不揮発性メモリセルのフローティングゲートと同様な構成とすることができ、製造工程の簡略化を図ることができる。
【００３４】
また、ギャップＧ１は、制御ゲート層２１Ａ、２１Ｂを分離することを目的に形成されるものであり、制御ゲート層２１Ａ、２１Ｂの分離は、各々に制御されて注入される電荷の電荷蓄積層１７での位置が、両者で分離されればよい。従って、ギャップＧ１の形成位置、およびギャップＧ１の幅は、厳密に規定する必要はなく、簡易な製造工程で形成することができる。
【００３５】
図２に示す断面図はメモリセルの実施形態である。図１９乃至図２２の製造工程において後述するように、拡散層１３Ａ、１３Ｂ上にマスク層（不図示）を堆積した上で、全面に電荷蓄積堆積層、第２絶縁堆積層、およびゲート堆積層を積層する。一対の拡散層１３Ａ、１３Ｂに挟まれたチャネル領域は、拡散層１３Ａ、１３Ｂ上に堆積されたマスク層に挟まれて凹部を形成しているが、上記の堆積層は、マスク層に沿って、チャネル領域にも堆積される。
【００３６】
その後、電荷蓄積堆積層までを異方性エッチングにより取り除く。異方性エッチングであるため、積層厚み方向に選択的にエッチングされる。マスク層の上部の他、チャネル領域において、エッチングされるところ、マスク層の側壁に沿って堆積されている部分は、エッチング方向に対して深い厚みを有していることから、エッチングされずに残る部分が存在する。いわゆるサイドウォール構造である。マスク層の側壁に近いほどエッチングがされず、側壁から離れるに従ってエッチング量が増大し、中間部において、ギャップＧ２の空隙が形成される。これにより、チャネル領域の中間部において、互いに対向する円弧状形状を有して、制御ゲート層２１Ａ、２１Ｂ、第２絶縁層１９Ａ、１９Ｂ、および電荷蓄積層１７Ａ、１７Ｂが分離される。
【００３７】
ここで、ギャップＧ２は、電荷蓄積層に電荷トラップを有する材料を使用する場合には、製造工程上、少なくとも制御ゲート層２１Ａ、２１Ｂを確実に分離できる空隙であればよい。電荷蓄積層に多結晶シリコン材のような導電性材料を使用する場合には、製造工程上、少なくとも制御ゲート層２１Ａ、２１Ｂ、第２絶縁層１９Ａ、１９Ｂ、および電荷蓄積層１７Ａ、１７Ｂを確実に分離できる空隙であればよい。ギャップＧ２を介して、基板表面に拡散層を形成する場合や、上位層との接続する場合に比して、僅少な空隙とすることができ、メモリセルサイズの縮小を図ることができる。
【００３８】
異方性エッチングにより形成される、マスク層側壁のサイドウォール構造をもって、制御ゲート層２１Ａ、２１Ｂから電荷蓄積層１７Ａ、１７Ｂを、チャネル領域の中間部で分離することができ、メモリセルサイズの縮小を図ることができる。
【００３９】
図２のメモリセルにおける他の作用・効果については、図１に示すメモリセルの原理構造図において説明した内容と同様であるので、ここでの説明は省略する。
【００４０】
図３乃至図１４は、メモリセルへの書き込み動作、読み出し動作、および消去動作を行う際の電圧の印加状態と、電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出について説明した図である。電圧の印加状態は、メモリセルＡ乃至Ｄをマトリクス状に配置したメモリセルアレイを例にとり説明し、電荷の注入／放出に関しては、図２に示すメモリセルの断面図を例にとり説明する。図３乃至図５、および図９乃至図１０に書き込み動作を、図６乃至図８、および図１１乃至図１２に読み出し動作を示す。ここで、前者がチャネルから電荷注入により書き込み動作を行う第１多値記憶動作の場合であり、後者がソースから電荷注入により書き込み動作を行う第２多値記憶動作の場合である。また、図１３乃至図１４に消去動作を示す。各々、チャネルイレーズ／ソースイレーズを示す。
【００４１】
先ず、第１多値記憶動作について説明する。メモリセルに複数の制御ゲート層を備える場合、制御ゲート層ごとに独立して書き込み電圧を印加することにより、各制御ゲート層下ごとに固有な電荷蓄積領域に電荷の注入を行い、制御ゲート層ごとに、下方の電荷蓄積領域での電荷の有無の組み合わせに応じてデータ値を記憶して多値記憶を実現する場合である。ＦＮトンネリング現象により、チャネルから電荷が注入される。
【００４２】
図３乃至図５は書き込み動作の場合である。メモリセルあたり２つの制御ゲート層を備えており、３通りの書き込み状態を実現することができる。メモリセルＡおよびＢは、一対の拡散層の各々に、ソース線ＳＬ１とビット線ＢＬ１とが接続され、メモリセルＣおよびＤは、一対の拡散層の各々に、ソース線ＳＬ２とビット線ＢＬ２とが接続されている。また、メモリセルＡおよびＣの一対の制御ゲート層は、各々、制御線であるワード線ＷＬ１１およびＷＬ２１に接続され、メモリセルＢおよびＤの一対の制御ゲート層は、各々、制御線であるワード線ＷＬ１２およびＷＬ２２に接続されているものとする。
【００４３】
メモリセルＡが書き込み対象であるとする。図３では、メモリセルＡにおける、○印で示す電荷蓄積層に電荷を注入する場合である。メモリセルＡが接続されているソース線ＳＬ１が第３電圧である０Ｖまたはフローティング状態に、ビット線ＢＬ１が第４電圧である０Ｖまたはフローティング状態に維持されると共に、基板を第５電圧である０Ｖ、一方の制御ゲートであるワード線ＷＬ１１を第１電圧である９Ｖとする。この場合、拡散層と基板との間に逆バイアスは印加されず、空乏層が伸びることはないため、ワード線ＷＬ１１が接続される制御ゲート層から基板に向かって電界が印加される。この電界に加速されて、基板より、ワード線ＷＬ１１が接続されている制御ゲート層下の電荷蓄積層に、ＦＮトンネリング電流により電荷が注入される。
【００４４】
メモリセルＡの他方の制御ゲート層には、他方の制御ゲートであるワード線ＷＬ２１が接続されているところ、ワード線ＷＬ２１には第２電圧である０Ｖが印加されるので、電荷が電荷蓄積層に加速されることはなく、ワード線ＷＬ２１下の電荷蓄積層には電荷の注入は行われない。ワード線１２、２２にも０Ｖが印加されるので、メモリセルＢへの電荷の注入は行われない。つまり、他方の制御ゲートには、電荷蓄積層と基板間に、ＦＮトンネリング作用を起こさない電圧を与えればよい。
【００４５】
また、メモリセルＣ、Ｄの拡散層が接続されているソース線ＳＬ２には０Ｖ、または６Ｖが印加され、ビット線ＢＬ２には６Ｖが印加される。メモリセルＣに着目すると、ワード線ＷＬ１１に接続される制御ゲート層に９Ｖが印加されるところ、隣接する拡散層にはビット線ＢＬ２が接続されて６Ｖが印加される。これにより、拡散層と基板とが逆バイアスされて空乏層が形成されて、制御ゲート層と基板との間の電界が緩和される。メモリセルＣにおいて、９Ｖに印加されたワード線ＷＬ１１に応じて電荷蓄積層に電荷注入がされることはなく、メモリセルＣにおけるディスターブ現象が防止される。
【００４６】
図４は、メモリセルＡにおいて、ワード線ＷＬ２１への第１電圧である９Ｖ印加により、○印で示す電荷蓄積層に電荷注入が行われる場合を示す。図３において、ワード線ＷＬ１１に代えて一方の制御ゲートであるワード線２１に９Ｖを印加すると共に、他方の制御ゲートであるワード線ＷＬ１１には第２電圧である０Ｖを印加する。また、第１電圧である９Ｖが印加されたワード線ＷＬ２１が接続されているメモリセルＣのディスターブ現象を防止するために、９Ｖが印加されるワード線の入れ替えに応じて、ソース線ＳＬ２を６Ｖに、ビット線ＢＬ２を０Ｖまたは６Ｖに印加する。作用・効果については、図３の場合と同様であるので、ここでの説明は省略する。
【００４７】
図５は、メモリセルＡにおいて、ワード線ＷＬ１１およびＷＬ２１への第１電圧である９Ｖ印加により、○印で示す電荷蓄積層に電荷注入が行われる場合を示す。メモリセルＡが有する２つの電荷蓄積層の双方に電荷の注入を行う場合である。図３において、ワード線ＷＬ１１に加えてワード線２１に９Ｖを印加する。また、９Ｖにバイアスされたワード線ＷＬ１１およびＷＬ２１が接続されているメモリセルＣのディスターブ現象を防止するために、ソース線ＳＬ２およびビット線ＢＬ２を６Ｖに印加する。作用・効果については、図３の場合と同様であるので、ここでの説明は省略する。
【００４８】
第１多値記憶動作における書き込み動作では、制御ゲート層ごとに第１電圧である書き込み電圧（９Ｖ）を印加することにより、各制御ゲート層の直下にある電荷蓄積層に局在させて電荷の注入を行うことができる。これにより、２つの制御ゲート層を有する１つのメモリセルに対して、２ビットデータ、すなわち４状態のデータを記憶することができる。基板から制御ゲート層下に位置する範囲の電荷蓄積層にＦＮトンネリング電流により電荷が注入されるため、ホットエレクトロン現象を利用した電荷の注入方法に比して、ゲート酸化膜に対する局所的なダメージが少ない。
【００４９】
図６乃至図８は読み出し動作の場合である。各々、図３乃至図５により書き込み動作が行われたメモリセルＡの内容を読み出す場合を示している。第１多値記憶動作では、読み出し動作を行う際、一対の拡散層については、ソース線側とビット線側とが固定されている。図６乃至図８においては、一方の拡散層にソース線ＳＬ１が接続され、他方の拡散層にビット線ＢＬ１が接続されている。読み出し動作の際には、記憶されているデータに関わらず、ソース線ＳＬ１に第７電圧である０Ｖ、ビット線ＢＬ１に第８電圧である１．５Ｖを印加すると共に、ワード線ＷＬ１１およびＷＬ２１に第６電圧である読み出し電圧３Ｖを印加して２つの制御ゲート層を共に３Ｖにバイアスし、拡散層間を流れる電流の多寡に応じて読み出し動作が行われる。
【００５０】
図６は、ワード線ＷＬ１１に接続されている制御ゲート層下の電荷蓄積層に電荷が注入されて蓄積されている場合である。メモリセルＡにおいて、ビット線ＢＬ１側の電荷蓄積層に電荷が蓄積され、ソース線ＳＬ１側の電荷蓄積層には電荷は蓄積されていない。これにより、ビット線ＢＬ１側では、電荷の蓄積により３Ｖより低下した電位がチャネル領域に対向するところ、ソース線ＳＬ１側では、３Ｖ電位がチャネル領域に対向して、ゲート・ソース間に３Ｖが印加される。ソース線ＳＬ１側において、充分なゲートバイアスが印加されることにより、チャネルには充分に大きな第１電流が流れることとなる。
【００５１】
図７は、ワード線ＷＬ２１に接続されている制御ゲート層下の電荷蓄積層に電荷が注入されて蓄積されている場合である。メモリセルＡにおいて、ビット線ＢＬ１側の電荷蓄積層には電荷が蓄積されず、ソース線ＳＬ１側の電荷蓄積層に電荷が蓄積される。これにより、ビット線ＢＬ１側では、３Ｖ電位がチャネル領域に対向するところ、ソース線ＳＬ１側では、電荷の蓄積により３Ｖより低下した電位がチャネル領域に対向して、ゲート・ソース間に３Ｖより低い電圧が印加される。ソース線ＳＬ１側でのゲートバイアスが制限されることにより、チャネルに流れる電流は前記図６の第１電流値よりも制限される第２電流が流れることとなる。
【００５２】
図８は、ワード線ＷＬ１１およびＷＬ２１に接続されている制御ゲート層下の電荷蓄積層に電荷が注入されて蓄積されている場合である。メモリセルＡにおいて、ビット線ＢＬ１側およびソース線ＳＬ１側の両者の電荷蓄積層に電荷が蓄積される。これにより、ビット線ＢＬ１側およびソース線ＳＬ１側の両者において、電荷の蓄積により３Ｖより低下した電位がチャネル領域に対向する。ビット線ＢＬ１側およびソース線ＳＬ１側の両者においてゲートバイアスが制限され、チャネルに流れる電流は、前記図７の第２電流値よりも更に制限される第３電流が流れることとなる。
尚、図示しないがメモリセルＡにおいて、ワード線ＷＬ１１およびＷＬ２１に接続されている制御ゲート層下の電荷蓄積層に電荷が蓄積されていない場合、ビット線ＢＬ１側およびソース線ＳＬ１側の両者において、制御ゲート層の３Ｖ電位がチャネル領域に対向して、充分なゲートバイアスが印加されることにより、チャネルには前記図６の第１電流値よりも大きな第４電流が流れることとなる。
【００５３】
尚、読み出し動作においては、基板には、第５電圧である０Ｖを印加しておくことが一般的である。
【００５４】
第１多値記憶動作における読み出し動作では、メモリセルにおける一対の拡散層について、ソース線およびビット線への接続関係が固定されるところ、拡散層間にチャネル長方向に沿って配置される２つの制御ゲート層下の電荷蓄積層への電荷の注入に応じて、チャネル長に沿ってゲートバイアスが可変とされる。これにより、電荷の蓄積が行われる電荷蓄積層の組み合わせに応じてチャネル電流が可変となり、多値データが読み出される。
【００５５】
次に、第２多値記憶動作について説明する。メモリセルのチャネル領域に、チャネル長方向に沿って２つ（一対）の制御ゲート層を備える場合、一方の制御ゲート層に第９電圧である書き込み電圧を印加しながら、他方の制御ゲート層に第１０電圧である補助電圧を印加する。これにより、補助電圧が印加された制御ゲート層を補助トランジスタとして、隣接する拡散層から入力された電荷が加速されながら、書き込み電圧が印加されている制御ゲート層下の電荷蓄積層に電荷の注入が行われる。何れか一方の拡散層から電荷を注入して他方の拡散層に隣接する制御ゲート層に注入する場合である。補助トランジスタで加速された電荷が、一方の制御ゲート層下でホットエレクトロン現象を発生し、得られた電荷がチャネルに注入される。
【００５６】
図９乃至図１０は書き込み動作の場合である。チャネル長方向に２つの制御ゲート層を備えて基本構成とする。一方の制御ゲート層下に対して、他方の制御ゲート層下側から入力された電荷が注入される。２つの制御ゲート層の各々に対して書き込み動作が行われる。メモリセルＡおよびＢは、一対の拡散層の各々に、引き出し線Ｌ１、Ｌ２が接続され、メモリセルＣおよびＤは、一対の拡散層の各々に、引き出し線Ｌ３、Ｌ４が接続されている。また、メモリセルＡおよびＣの一対の制御ゲート層は、各々、制御線であるワード線ＷＬ１１およびＷＬ２１に接続され、メモリセルＢおよびＤの一対の制御ゲート層は、各々、制御線であるワード線ＷＬ１２およびＷＬ２２に接続されているものとする。
【００５７】
メモリセルＡが書き込み対象であるとする。図９では、メモリセルＡにおける、○印で示す電荷蓄積層に電荷を注入する場合である。メモリセルＡが接続されている引き出し線Ｌ１、Ｌ２のうち、○印で示す電荷蓄積層に隣接する一方の拡散層に接続されている引き出し線Ｌ１を第１１電圧である３Ｖに、他方の拡散層に接続されている引き出し線Ｌ２を第７電圧である０Ｖに印加すると共に、基板を第５電圧である０Ｖとする。更に、○印で示す電荷蓄積層上の一方の制御ゲート層に接続されているワード線ＷＬ１１を第９電圧である６Ｖ、隣接する他方の制御ゲート層に接続されているワード線ＷＬ２１を第１０電圧である３Ｖとする。この場合、ワード線ＷＬ２１が接続されている他方の制御ゲート層が電荷を加速させる機能としての補助トランジスタを構成する。引き出し線Ｌ２から入力された電荷は、３Ｖが印加されている制御ゲート層下のチャネル領域を加速して進み、６Ｖが印加されている制御ゲート層下に至る段階では高い運動エネルギを備えた、ホットエレクトロンとなる。このホットエレクトロンにより生成された電荷が、６Ｖに印加されている一方の制御ゲート層方向に加速され電荷蓄積層に注入される。ホットエレクトロン電流により電子が注入される。
【００５８】
ここで、ワード線ＷＬ２１に印加される第１０電圧である３Ｖの電圧は、ワード線ＷＬ２１に接続されている他方の制御ゲート層下のチャネル領域にチャネルを形成する電圧である。例えば、補助トランジスタとして読み出し状態と同様な電圧が印加される結果、引き出し線Ｌ２より入力された電荷が、ワード線ＷＬ１１に接続されている一方の制御ゲート層の方向に加速される。
【００５９】
メモリセルＣ、Ｄに関しては引き出し線Ｌ３、Ｌ４が０Ｖである。メモリセルＣは、メモリセルＡと共通のワード線ＷＬ１１、ＷＬ２１が接続されているものの、引き出し線Ｌ３、Ｌ４が共に０Ｖであるため、チャネル内を電荷が加速されることはなく、ディスターブ現象が防止される。また、メモリセルＢ、Ｄに関しては、ワード線ＷＬ１２、ＷＬ２２が０Ｖであることとも相俟って、書き込み動作は行われない。
【００６０】
図１０は、メモリセルＡにおいて、ワード線ＷＬ２１への第９電圧である６Ｖ印加により、○印で示す電荷蓄積層に電荷注入が行われる場合である。図９において、ワード線ＷＬ１１、ＷＬ２１のバイアス関係を逆転して、他方の制御ゲートであるワード線ＷＬ１１に第１０電圧である３Ｖ、一方の制御ゲートであるワード線２１に第９電圧である６Ｖを印加する。また、引き出し線Ｌ１、Ｌ２のバイアス関係を逆転して、他方の拡散層に接続されている引き出し線Ｌ１に第７電圧である０Ｖ、○印で示す電荷蓄積層に隣接する一方の拡散層に接続されている引き出し線Ｌ２に第１１電圧である３Ｖを印加する。ワード線ＷＬ１１、ＷＬ２１が接続されているメモリセルＣのディスターブ現象を防止するために、引き出し線Ｌ３、Ｌ４には、共に０Ｖが印加されていることは図９と同様である。図１０の場合は、○印で示す電荷蓄積層上の一方の制御ゲート層に接続されているワード線ＷＬ２１とワード線ＷＬ１１が接続されている他方の制御ゲート層が補助トランジスタを構成し、引き出し線Ｌ１から電荷が入力される。この他の作用・効果については、図９の場合と同様であるので、ここでの説明は省略する。
【００６１】
第２多値記憶動作における書き込み動作では、電荷を注入する対象である電荷蓄積層の上にある一方の制御ゲート層に第９電圧である書き込み電圧（６Ｖ）を印加すると共に、チャネル長方向に隣接する他方の制御ゲート層に読み出し電圧と同等な第１０電圧を印加して、チャネル領域にチャネルを形成する。他方の制御ゲート層が補助トランジスタとなる。補助トランジスタに隣接する拡散層から入力された電荷は、補助トランジスタのチャネルに沿って加速され、書き込み対象の電荷蓄積層下に至る。この時点で電荷は高エネルギ状態のホットエレクトロンとなっており、ホットエレクトロン現象により電荷蓄積層に電荷注入が行われる。各制御ゲート層下の電荷蓄積層に電荷を注入するために、他方の制御ゲート層を補助トランジスタとして使用して電荷を加速する役割を持たせる。電荷の蓄積を行う電荷蓄積層の位置に応じて、電荷の入力方向を変えることが必要である。制御ゲート層ごとにデータを記憶することができる。ワード線ごとにデータを記憶することができ、２つの制御ゲート層を有する１つのメモリセルについて、２アドレスを有して２ビットのデータを記憶することができる。
【００６２】
図１１乃至図１２は読み出し動作の場合である。各々、図９乃至図１０により書き込み動作が行われたメモリセルＡの内容を読み出す場合を示している。第２多値記憶動作では、引き出し線のバイアス関係を、読み出し動作と書き込み動作で逆転する必要がある。いわゆるリバースリード動作が必要である。読み出し動作において、読み出し対象の電荷蓄積層に隣接する拡散層を、０Ｖが印加されるソース端子側とするためである。電荷蓄積層への電荷の有無に応じてゲートバイアスが変化するところ、ソース端子側においてゲートバイアスの変化が生ずるほうがチャネル電流の変化を大きくし、電荷蓄積の有無の感度を向上させることができるからである。読み出し動作の際には、読み出し対象の電荷蓄積層に隣接する一方の拡散層に隣接されている引き出し線を第７電圧である０Ｖに、他方の拡散層に接続されている引き出し線を第８電圧である１．５Ｖとする。２つのワード線には、共に第６電圧である読み出し電圧３Ｖを印加して、拡散層間を流れる電流の有無により読み出し動作が行われる。
【００６３】
図１１は、ワード線ＷＬ１１に接続されている制御ゲート層下の電荷蓄積層に電荷が注入されて蓄積されている場合である。メモリセルＡにおいて、引き出し線Ｌ１側の電荷蓄積層が読み出し対象である。引き出し線Ｌ１に０Ｖ、引き出し線Ｌ２に１．５Ｖを印加する。またワード線ＷＬ１１、ＷＬ２１には、共に３Ｖを印加する。読み出し対象の電荷蓄積層に電荷が蓄積されていれば、引き出し線Ｌ１側では、電荷の蓄積により３Ｖより低下した電位がチャネル領域に対向して、ゲート・ソース間に３Ｖより低い電圧が印加され、前述の図７同様にチャネルに流れる電流は少ない第２電流が流れる。更に隣接する電荷蓄積層に電荷が蓄積されていれば、前述の図８同様に最も少ない第３電流となるか、チャネル領域にチャネルが形成されず電流は流れない。
読み出し対象の電荷蓄積層に電荷が蓄積されていなければ、引き出し線Ｌ１側では、３Ｖ電位がチャネル領域に対向して、ゲート・ソース間に３Ｖが印加され充分なゲートバイアスが印加されることにより、チャネルには前記図７の第２電流よりも大きく最も大きな第４電流が流れることとなる。読み出し対象の電荷蓄積層に電荷が蓄積されていなく、且つ隣接する電荷蓄積層に電荷が蓄積されていれば、前述の図６同様に、前記図７の第２電流よりも大きく且つ前記第４電流よりも少ない第１電流が流れる。
【００６４】
図１２は、ワード線ＷＬ２１に接続されている制御ゲート層下の電荷蓄積層に電荷が注入されて蓄積されている場合である。図１１の場合に比して、引き出し線Ｌ１、Ｌ２のバイアス関係が逆転される。引き出し線Ｌ１に１．５Ｖ、引き出し線Ｌ２に０Ｖを印加する。またワード線ＷＬ１１、ＷＬ２１には、共に３Ｖを印加する。読み出し時の作用・効果は、図１１の場合と同様であり、ここでの説明は省略する。
【００６５】
尚、読み出し動作においては、基板には、第５電圧である０Ｖを印加しておくことが一般的である。
【００６６】
第２多値記憶動作における読み出し動作では、メモリセルにおける一対の拡散層について、読み出し対象となる電荷蓄積層に隣接する拡散層をソース端子として読み出しを行う。この場合、ソース端子とする拡散層に０Ｖを印加するが、これは、書き込み時に０Ｖが印加される拡散層とは反対側の拡散層となり、いわゆるリバースリード動作が行われる。読み出し対象の電荷蓄積層における電荷の有無に応じてゲートバイアスが変化し、チャネル領域におけるチャネルの有無が反転する。電荷の蓄積がある場合には、少ない電流かもしくはチャネルは形成されず電流は流れない。電荷の蓄積がない場合には、チャネルが形成され大きな電流が流れる。これにより、電荷蓄積層を選択する制御ゲートごとに１ビットが読み出される。
【００６７】
図１３乃至図１４は消去動作である。図１３は、チップまたはセクタ内のメモリセルを一括して消去する場合である。いわゆるチップ消去またはセクタ消去と称せられる消去動作である。電荷蓄積層に蓄積されている電荷を基板に向かって放出するチャネルイレーズを行う際のバイアス印加を示している。メモリセルＡ乃至Ｄの各電荷蓄積層を一括して消去するため、メモリセル間で同様のバイアスが印加される。ソース線ＳＬ１、ＳＬ２、ビット線ＢＬ１、ＢＬ２を第１３電圧であるフローティング状態とした上で、ワード線ＷＬ１１乃至ＷＬ２２に第１２電圧である０Ｖを、基板に第１４電圧である９Ｖを印加する。
【００６８】
図１４は、ワード線を共有するメモリセルを一括して消去する場合である。いわゆるページ消去と称せられる消去動作である。電荷蓄積層に蓄積されている電荷を、隣接する拡散層に向かって放出するソースイレーズを行う際のバイアス印加を示している。メモリセルＡ、Ｃの各両側の電荷蓄積層を一括して消去するため、メモリセル間で同様のバイアスが印加される。基板を第５電圧である０Ｖとした上で、引き出し線Ｌ１乃至Ｌ４を第１７電圧である９Ｖとし、ワード線ＷＬ１１、ＷＬ２１を第１５電圧である０Ｖとする。消去対象ではないメモリセルＢ、Ｄについては、ワード線ＷＬ１２、ＷＬ２２に６Ｖを印加することにより、ワード線と拡散層との間、ワード線と基板との間での電界を制限して消去動作が行われないようにバイアスされる。
また、ページ消去方法はこの方法に限られず、図２３には図示しないが、任意ワード線の電荷蓄積層に蓄積されている電荷を基板に向かって放出するチャネルイレーズを行うこともできる。ページ消去するワード線に第１２電圧である０Ｖを、ページ消去しないワード線に第１６電圧である６Ｖを、基板に第１４電圧である９Ｖを印加する。
また、メモリセルＡ、Ｃの各片側の電荷蓄積層、すなわち、ワード線ＷＬ１１下の電荷蓄積層のみを消去する場合は、ワード線ＷＬ１１を第１５電圧である０Ｖとし、ワード線ＷＬ２１を第１６電圧である６Ｖとすることにより、ワード線ＷＬ２１と拡散層との間、ワード線ＷＬ２１と基板との間で電界を制限して、ワード線ＷＬ２１下の電荷蓄積層に対する消去動作が行われないようにバイアスされる。
尚、ワード線を共有するメモリセルのうち、消去しないメモリセルの引き出し線を０Ｖとすることにより、ビット単位の消去動作を行うことができる。
また、チップまたはセクター内のメモリセルを一括して消去する場合においても、
消去対象でないワード線を６Ｖとすることにより、同様に、ページ単位の消去が可能である。
【００６９】
以上に説明した消去動作では、ブロック単位またはチップ一括、ビット単位の消去が可能であり、高速な消去動作が実現できること等の有利な効果を有している。
【００７０】
図１５乃至図１７には、拡散層とワード線とについてのレイアウト図を示している。尚、制御ゲート層は、行方向に隣接するメモリセル間で共有することにより、制御線であるワード線を構成し、図中の斜線部分は、一対の拡散層で挟まれたメモリセルのチャネル領域を示す。
【００７１】
図１５はＮＡＮＤ型フラッシュメモリにおけるレイアウトである。拡散層Ｄ１１、Ｄ２２はチャネル領域と交互に配置され、２本で一対のワード線（ＷＬ１１およびＷＬ２１、ＷＬ１２およびＷＬ２２、等）と交差して配置される。一対のワード線と、その両側のソース端子Ｓおよびドレイン端子Ｄとでメモリセルが構成され、メモリセルが直列に接続されて配置されている。拡散層Ｄ１２、２２の両端には、各々、拡散層Ｄ１１、Ｄ２１、および拡散層Ｄ１３、Ｄ２３が接続されている。拡散層Ｄ１１、Ｄ２１には、ソース線との接続用コンタクトＳＬが形成され、拡散層Ｄ１３、Ｄ２３には、ビット線との接続用コンタクトＢＬ１、ＢＬ２が形成されている。一対のワード線（ＷＬ１１およびＷＬ２１、ＷＬ１２およびＷＬ２２、等）は、互いに隣接して並行に配置されると共に、一対のワード線間も並行に配置されている。また、同じビット線に接続されるメモリセル群については、メモリセルごとに異なるワード線対が接続されている。
【００７２】
図１６はＮＯＲ型フラッシュメモリにおけるレイアウトである。拡散層Ｄ１、Ｄ２はチャネル領域と交互に配置され、２本で一対のワード線（ＷＬ１１およびＷＬ２１、ＷＬ１２およびＷＬ２２、等）と交差して配置される。一対のワード線間には、引き出し線との接続用コンタクトＬ１、Ｌ２、およびＬ３、Ｌ４が交互に形成されている。交互に形成されるコンタクトは、コンタクトごとに引き出し線に接続されている。一対のワード線と、その両側のコンタクトを含んでメモリセルが構成される。一対のワード線（ＷＬ１１およびＷＬ２１、ＷＬ１２およびＷＬ２２、等）は、互いに隣接して並行に配置されると共に、一対のワード線間も並行に配置されている。また、同じビット線に接続されるメモリセル群については、メモリセルごとに異なるワード線対が接続されている。
【００７３】
一対のワード線が隣接して並行に配置され、同じビット線や同じ引き出し線に接続されるメモリセル群を構成する拡散層と交差しているので、メモリセル群ごとに、一対のワード線により選択されるメモリセルは１つに限定される。従って、非選択のメモリセルが同時にバイアスされることはなく、非選択メモリセルからの誤読み出しや、非選択メモリセルのディスターブ現象が発生する等のおそれはない。
【００７４】
尚、図１７に示すように、隣接して並行に配置されている一対のワード線が、拡散層と交差する場合において、ワード線の配線方向と並行にメモリセルが形成される構成とすることもできる。すなわち、ワード線ＷＬ１１乃至ＷＬ２２が引き出し線Ｌ１乃至Ｌ３に直交して配線される。隣接する引き出し線Ｌ１およびＬ２、またはＬ２およびＬ３の間にあるチャネル領域において、制御ゲート層が、チャネル長方向に沿って隣接する引き出し線を結ぶ矩形領域を為し、チャネル幅を区切るように１列に形成される。隣接する一対の引き出し線と、引き出し線間の一対の制御ゲート層とでメモリセルが形成される。チャネル長方向に配置される２本の制御ゲート層下の各々で、電荷蓄積層への電荷の有無が制御され、チャネル径路の形成が制御される。各チャネル電流の径路として、読み出し時のチャネル径路が、２径路形成される場合、１径路形成される場合、および形成されない場合で可変とすることができる。読み出し時の電流量を可変とすることができ多値記憶が実現される。
この場合、引き出し線Ｌ１乃至Ｌ３をワード線に直交する方向に連続する複数のメモリセル間で共有する拡散層（これを埋め込み拡散層と定義する）とすることにより、ソース／ビット線として引き出すことができる。
【００７５】
図１８には、実施形態のメモリセルの平面構造、およびＡＡ／ＢＢ断面構造を示し、図１９乃至図２１には、その製造工程を示す。
【００７６】
図１８は、メモリセルのレイアウト図である。トランジスタ領域３１は、複数のメモリセルが展開されたメモリセルアレイであり、フィールド酸化膜１６Ｂを堆積しない領域であって、メモリセルを形成する一対の拡散層１３Ａ、１３Ｂ、およびその間のチャネル領域が形成される領域である。一対の拡散層１３Ａ、１３ＢにおけるＡＡ方向の両端辺には、端辺に沿ってＯＮＯ膜とその上に形成される制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋とが配置されている。対向する拡散層１３Ａ、１３Ｂに挟まれるチャネル領域上に配置される制御ゲート層２１Ａ、２１Ｂが、注目しているメモリセルの制御ゲート層である。制御ゲート層２１Ａ、２１Ｂは、トランジスタ領域３１を越えて一方向に延伸されている。拡散層１３Ａ、１３Ｂの外方端辺に沿って配置されている制御ゲート層２１Ｂ_、２１Ａ＋は、隣接する不図示のメモリセルの制御ゲート層である。メモリセルが、拡散層を共有して図１８中のＡＡ方向に多数繰り返して配置される場合である。制御ゲート層２１Ｂ_、２１Ａ＋は、トランジスタ領域３１を越えて、制御ゲート層２１Ａ、２１Ｂとは逆方向に延伸されている。
【００７７】
トランジスタ領域３１を越えて延伸されている制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋は、複数のメモリセルが展開されたメモリセルアレイの端部の部分で拡散層１３Ａ，１３Ｂを囲むように屈曲されている。屈曲された部分には、ワード線との配線引き出し基部２２Ａ，２２Ｂ、２２Ｂ_、２２Ａ＋が接続されている。最小加工寸法をＦとする場合、配線引き出し基部間の間隔はＦ、配線引き出し基部の幅は１．５Ｆ、配線引き出し基部の端辺から制御ゲート層の端辺までの余裕はＦ／４で構成することができる。
【００７８】
図１８では、合せて、ＡＡ断面図、およびＢＢ断面図を示している。ＡＡ断面図において、制御ゲート層２１Ａ、２１Ｂは、対向面が曲面をなす、いわゆるサイドウォール構造で構成されている。制御ゲート層２１Ａ、２１Ｂ下には、第１絶縁層１５、電荷蓄積層１７、および第２絶縁層１９の積層構造であるＯＮＯ膜が堆積されている。第１絶縁層１５は、拡散層１３Ａ、１３Ｂ上にも形成されている。
【００７９】
ＢＢ断面図において、トランジスタ領域３１の外部にはフィールド酸化膜１６Ｂが形成されている。メモリセルにおけるチャネル領域上の制御ゲート層２１ＢとＯＮＯ膜とが、延伸されて屈曲した部分上に、配線引き出し基部２２Ｂが積層されている。制御ゲート層２１Ｂと配線引き出し基部２２Ｂとは、同じ組成の材質であるため、積層することによりオーミックコンタクトをとることができる。
【００８０】
次に、実施形態のメモリセルについての製造工程の概略を示す。図１９（ａ）において、基板１１上に酸化膜４１と窒化膜４３とを積層した上で、トランジスタ領域３１以外の領域にある窒化膜４３を除去する。残された窒化膜４３をマスクとして、基板上にフィールド酸化膜１６を形成する（ｂ）。これにより、基板表面上の素子分離が行われる。窒化膜４３および酸化膜４１を除去（ｃ）した上で、全面に、熱酸化によりゲート酸化膜（第１絶縁層）１５を形成し（ｄ）、更にその上に窒化膜４４を堆積する（ｅ）。窒化膜４４は、チャネル領域上に形成される制御ゲート層２１のサイドウォール構造を形成する際の異方性エッチングのマスク層である。
【００８１】
図２０に移って、窒化膜４４上に塗布されたレジスト４５を露光、除去することにより、拡散層が形成される部分と制御ゲート層の引き出し部分とのレジスト４５を残し、レジスト４５をマスクとして窒化膜４４をエッチングする（ｆ）。拡散層間のチャネル領域の幅は、１．５Ｆで構成される。拡散層の幅はＦである。ここで、制御ゲート層の引き出し部分とは、トランジスタ領域３１を越えて、ワード線の配線方向に延伸された部分である。窒化膜４４は、拡散層が形成されるトランジスタ領域３１と、その外方であって、フィールド酸化膜が形成されている領域まで延伸して残される。
【００８２】
レジスト４５の除去後（ｇ）、ＯＮＯ膜の上位２層を全面に渡って順次積層する。すなわち、窒化膜(電荷蓄積層)１７、および酸化膜（第２絶縁膜）１９である。更にその上に制御ゲート層を構成する多結晶シリコン層等の導電性材料膜（制御ゲート層）２１を積層する（ｈ）。
【００８３】
次に、異方性エッチングを行い、基板上端面に積層されている、導電性材料膜（制御ゲート層）２１、およびＯＮＯ膜の上位２層（酸化膜（第２絶縁膜）１９、窒化膜（電荷蓄積層）１７）をエッチングする（ｉ）。これにより、マスク層である窒化膜４４の側壁に積層されている、ＯＮＯ膜の上位２層および制御ゲート層２１をサイドウォール構造として形成させることができる。サイドウォール構造は、トランジスタ領域３１内のチャネル領域となる部分に対向して形成されると共に、トランジスタ領域３１の外方にある窒化膜４４の側壁にも同様に形成される。
【００８４】
図２１が、工程（ｉ）の後の平面構造である。マスク層である窒化膜４４の外周側壁に、電荷蓄積層１７、第２絶縁層１９、および制御ゲート層２１がサイドウォール構造をなして形成される。
【００８５】
図２２に示すように、窒化膜４４を除去して、イオン注入等により拡散層１３Ａ、１３Ｂを形成すると共に、窒化膜４４の外周を取り巻いて形成されているサイドウォール構造を、拡散層１３Ａ、１３Ｂにおける左右端辺ごとに分離して、制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋を形成する。このとき、各制御ゲート層の分離はトランジスタ領域３１の外で行うところ、分離された、各制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋の端部が、拡散層１３Ａ、１３Ｂを取り囲むように形成されることが好ましい。これにより、トランジスタ領域３１の外部で、サイドウォール構造を有した制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋が外方に向かって形成されることとなり、制御ゲート層２１Ａ、２１Ｂ、２１Ｂ_、２１Ａ＋をワード線として引き出す際の配線引き出し基部２２Ａ、２２Ｂ、２２Ｂ_、２２Ａ＋との接続を、より確実とすることができる。
【００８６】
以上の説明から明らかなように本実施形態によれば、電荷蓄積層１７のうち制御ゲート層２１Ａ、２１Ｂごとに固有な電荷蓄積領域（図１）、または個別に備えられている電荷蓄積層１７Ａ、１７Ｂ（図２）に対して、電荷の注入／放出を行うことができる。電荷蓄積層１７の固有領域や電荷蓄積層１７Ａ、１７Ｂごとに、電荷有無の組み合わせに応じた数のデータを記憶することができる。すなわち、２つの制御ゲート層２１Ａ、２１Ｂを有するメモリセルについて、２ビットデータの記憶を行うことができる。電荷の注入／放出を行うべき制御ゲート層２１Ａ、２１Ｂを選択することで所定のビットデータを記憶する第１多値記憶動作を行うことができる。
【００８７】
また、制御ゲート層２１Ａ、２１Ｂごとに電荷の蓄積を行うことにより、各制御ゲート層２１Ａ、２１Ｂ下の電荷蓄積層１７の固有領域（図１）や、電荷蓄積層１７Ａ、１７Ｂ（図２）ごとに、電荷の有無に応じて１ビットデータを記憶することができる。また、書き込み時、他方の制御ゲート層に補助電圧を印加してやれば、入力された電荷を加速することができる。
【００８８】
２つの制御ゲート層２１Ａ、２１Ｂを有するメモリセルについて、制御ゲート層２１Ａ、２１Ｂごとに別アドレスによる選択をすることにより、各制御ゲート層２１Ａ、２１Ｂに対して、１ビットデータの記憶を行うことができる。１つのメモリセルに２つのアドレスにより識別されて、２つの１ビットデータを記憶する第２多値記憶動作を行うことができる。
【００８９】
書き込みデータ値に応じて制御ゲート層２１Ａ、２１Ｂに印加する書き込み電圧を変更する必要はなく、また１回の書き込み動作で多値記憶を行うことができる。
【００９０】
本実施形態のメモリセルの書き込み動作、読み出し動作、消去動作の各動作において、開示された主要な方法での、メモリセルトランジスタの各電極に印加される電圧条件をまとめると図２３に示すようになる。ここで、第１電圧乃至第１７電圧は、書き込み動作、読み出し動作、消去動作における、メモリセルトランジスタの各電極に印加される電圧の一例である。
【００９１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００９２】
例えば、本実施形態では、メモリセルに２つの制御ゲート層を備える場合を例に説明をしたが、本発明はこれに限定されるものではない。メモリセルあたり３つ以上の制御ゲート層を備えることも可能である。
【００９３】
この場合、第１多値記憶動作を行う場合には、メモリセルにおいて、拡散層に挟まれたチャネル領域上に、チャネル長方向またはチャネル幅方向に沿って１列に制御ゲート層が配置されていることが必要である。制御ゲート層へのバイアス印加に応じて電荷の蓄積が行われる電荷蓄積層の領域が、チャネル領域上のチャネル長方向またはチャネル幅方向に沿って変化することにより、読み出し動作における電流量を変化させる必要があるからである。更に、第１多値記憶動作での書き込みの場合、例えば制御ゲート層が３つであり、書き込み対象のどれか１つの制御ゲート層が“一方の制御ゲート”として前記第１電圧を与え、書き込み非対象の２つの制御ゲート層が“他方の制御ゲート”として前記第１電圧よりも低い前記第５電圧を与える。
【００９４】
また、第２多値記憶動作を行う場合には、チャネル長方向に沿って２つ１組で配置される制御ゲート層を、多数組備える構成とする必要がある。各組ごとに、何れか一方の制御ゲート層を補助ゲートとし、電荷を加速しながら他方の制御ゲート層への書き込み電圧に応じて、他方の制御ゲート層下の電荷蓄積層に電荷の注入を行うことができる。
【００９５】
実施形態では、書き込み動作および消去動作について、電荷蓄積層に対して電荷を注入／放出させる場合について説明したが、本発明はこれに限定されるものではない。電荷蓄積層へホットホールを注入する書き込み／消去方法も可能である。また、電荷蓄積層と拡散層間の、いわゆるバンド間トンネル電流による書き込みも可能である。
【００９６】
また、基本原理である図１の原理構造を更に発展させて、セルサイズを縮小させることも可能である。図２４に示す断面図は、本発明の不揮発性記憶装置に備えられるメモリセルの発展型の原理構造を示している。この原理構造は、拡散層１３Ａ、１３Ｂで挟まれたチャネル領域上には、第１絶縁層１５、電荷蓄積層１７、第２絶縁層１９がこの順番に積層されており、第２絶縁層１９上には、チャネル長方向に２つの制御ゲート層２１Ａ、２１Ｂが一部重なるように離間して配置されている。
この原理構造の特徴は、離散的な電荷のトラップを有する電荷蓄積層１７は、図１の原理構造と同様そのままとし、２つの制御ゲート層２１Ａ、２１Ｂを一部重ねて配置した点であり、一部の重なり部分の間には、絶縁層が配置される。
図１の原理構造で備えるギャップＧ１をなくすことができる上、一部重ねて配置することにより、前記１．５Ｆの間隔を有して一対の拡散層１３Ａ、１３Ｂ間を大幅に狭めることができるので、セルサイズの縮小のみならず、チャネル抵抗を低減できるなど書き込み動作や読み出し動作時の電気的特性を向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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