(57)【特許請求の範囲】
【請求項１】
横断面がＴ字形の金属コンタクト電極を有する半導体素子の製造方法において、次の工程：
（ａ）半導体材料上に保護層を堆積させる工程と、垂直な材料縁部への堆積及びエッチングにより、スペーサとしての補助層を前記保護層の上に形成し、電極脚部の位置及び幅を規定する工程と；
（ｂ）前記スペーサの尖端が頂部層を越えて突出するように前記頂部層を前記スペーサの周囲に堆積させる工程と；
（ｃ）前記スペーサをエッチング除去する工程と；
（ｄ）前記保護層をエッチングし、電極脚部の位置および幅を定める工程と、その後に前記頂部層をエッチングし、前記電極頂部の位置および幅を定める工程と；
（ｅ）前記電極脚部および前記電極頂部を堆積させる工程と；
（ｆ）前記電極を露出させる工程とを有することを特徴とする、横断面がＴ字形の金属コンタクト電極を有する半導体素子の製造方法。
【請求項２】
前記半導体素子がＴゲートを有する電界効果トランジスタである、請求項１記載の方法。
【請求項３】
輪郭層を前記頂部層上及び前記スペーサの尖端に堆積させ、被覆層を前記輪郭層上に堆積させ、前記輪郭層を前記被覆層の部分除去により前記スペーサ層の上に露出させる、請求項１記載の方法。
【請求項４】
前記輪郭層内の前記被覆層の下をアンダーエッチングすることにより、前記スペーサの周りに拡開された開口を前記電極頂部を製造するためのマスクとして露出させる、請求項３記載の方法。
【請求項５】
前記頂部層において下方に向かって前記電極脚部まで先細になった成形部を露出させる、請求項１記載の方法。
【請求項６】
前記保護層のエッチング後にリセストレンチを前記半導体材料内にエッチングする、請求項１記載の方法。
【請求項７】
前記リセストレンチのエッチングを電極脚部金属（２２ａ）の堆積前に最後のエッチング工程として行う、請求項６記載の方法。
【請求項８】
前記電極脚部および前記電極頂部を１工程で電極金属の蒸着により製造する、請求項１記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、横断面がＴ字形の金属コンタクト電極を有する半導体素子、特にＴゲートを有する電界効果トランジスタの製造方法に関する。
【０００２】
電界効果トランジスタの場合には、ゲート長はトランジスタの限界周波数を決定するディメンジョンであるので、高い周波数のためには可能な限り短いゲート長が所望される。他面、ゲート電極のリード抵抗もできる限り低いべきである。短いゲート長及び低いリード抵抗の特徴は、特に狭いゲート脚部及びそれに対して幅広いゲート頂部を有する金属ゲート電極、いわゆるＴ字形の電極（Ｔゲート）によって実現可能である。
【０００３】
サブミクロン範囲、特に０．２μｍ以下の極めて小さいゲート長は、目下のところ直接光リソグラフィーにおいて制限された許容性においてのみ製造可能である。
【０００４】
ＤＥ３９１１５１２Ａ１から、ホトリソグラフィーでレジスト層内にソース及びドレイン電極の構造化のための開口を形成する制御電極を製造するための自己整合する方法が公知である。アンダーエッチングによりソース構造とドレイン構造との間の領域を狭いダミーゲートに縮小し、該ダミーゲートを後続の製造工程において新たなレジスト層によって包囲してゲート頂部構造のエッチングのエッチングを心合わせしかつゲート金属の堆積前に除去する。しかし、該アンダーエッチングは、実際には幅が広がった脚部を有するダミーゲート形を生じる。更に、直接的光リソグラフィーの際にダミーゲートの幅のための出発ベースとしてのソース及びドレイン電極の構造のための開口の間隔は、十分に正確には調整不可能である。
【０００５】
正確に調整可能な厚さの補助層としての垂直方向の段差部側面に堆積した層によりサブミクロン範囲内の横方向構造を規定する技術は、従来自体公知である。例えば、ハンター（Hunter）他著、IEEE Electron Device Letters, EDL-2, No. 1, January 1981, pp. 4-6, A New Edge-Defined Approach for Submicrometer MOSFETには、段差構造の側面に対して形成された横方向のサブミクロンメートル寸法を有する２つの構成要素を段差構造の除去後に、下に位置する層内に極めて狭いゲート構造を形成するためのマスクとして利用する方法が記載されている。垂直な側面に形成された前記のような構成要素は、サイドスペーサとも称され、以下には簡単にスペーサとも記載する。
【０００６】
ＤＥ１９５４８０５８Ｃ２には、ＭＯＳトランジスタの製造方法が記載されており、該方法においては、ホトリソグラフィーで形成した構造の間隔を置いた側面にスペーサを形成し、該スペーサを下に位置する第１の電極層の後続のエッチングのためのマスクとして利用し、それによりスペーサの下に材料ウェブがゲート脚部として残す。その上に全面的に堆積させた第２の電極層を、ゲート頂部を形成するためにホトリソグラフィーで構造化する。
【０００７】
ＥＰ０２４０６８３においては、ＧａＡｓ−ＪＦＥＴのゲート長をホトレジスト構造の垂直な縁部のＳｉＮスペーサにより規定する。ＳｉＮスペーサの平坦化後に、該スペーサは高ドーピングされたキャップ層のエッチングをマスクし、そうしてＪＦＥＴのゲートを規定する。
【０００８】
相応する方式は、シリコン技術においてＦＥＴを製造するためにＵＳ５,２０２,２７２から公知である。
特開平４−１９６１３５号公報には、半導体基板上に堆積したフォトレジストマスクの垂直な縁部にＳｉＯスペーサを形成し、該スペーサをゲート脚部層内のゲート脚部のためのダミーとして利用しかつ再び除去し、その上に堆積したヘッド層内に、別のマスクを用いてゲートヘッドのための構造として開口を形成し、単一の堆積工程でダミーゲートのギャップ及びヘッド層内の開口内にＴ字形ゲートを形成するためにゲート金属を堆積させ、その際中間工程でホトマスクの垂直な縁部のスペーサを低抵抗領域の自己整合的形成のために利用することもできる、小さいゲート長さを有するＴゲートの製造方法が記載されている。
特開平２−２０８９４５号公報から公知の方法では、同様にスペーサを垂直な縁部にダミーゲートとして形成しかつその後でリセストレンチの付加的なエッチングで除去し、その後別のホトレジスト層を成長させかつ該層内にダミーゲートのギャップを介して別のマスクを通してゲートヘッドの構造のための開口を形成し、前記別のホトレジスト層の開口及びダミーゲートのギャップ内にＴ字形ゲートを形成するためにゲート金属を堆積させ、ホトレジスト層上の不要の金属をリフトオフにより除去する。
【０００９】
ＵＳ５,３９１,５１０には、垂直な層縁部のスペーサを用いて、絶縁層により包囲されるダミーゲートを形成しかつゲート脚部のための構造を形成するギャップを残して除去し、ゲート金属層を全面的に堆積させかつ引き続きエッチングすることによりＴ字形ゲートを製造する方法が記載されている。
【００１０】
ＥＰ０１７７１２９からは、ゲートを直接金属スペーサにより規定することが公知であるが、しかしこの場合には幅広いゲート頂部を形成することはできない。
【００１１】
ＥＰ０５９１６０８Ａ２には、上下に堆積される異なる２つのホトレジストを用いてゲート頂部のための光リソグラフィーと、ゲート脚部のための電子ビームリソグラフィーとを組合わせる最初の製造方法が記載されている。しかし、電子ビームリソグラフィーは不満足な収率を伴う製造において費用及び時間のかかるステップである。
【００１２】
従って、同一の工程で、半導体材料上に絶縁層を堆積させかつ該層内に光リソグラフィーにより垂直な段差部を形成する新規の方法が提案される。面状で堆積される金属層は、垂直な段差部側面にも析出される。垂直な段差部上でのゲート頂部マスクの平坦化及び形成後に、段差部側面の金属層を除去することができる。この際に生じるはギャップは、リセストレンチのエッチング及びゲート脚部金属の堆積のためのマスクとして役立つ。段差部側面に堆積する金属層の層厚は、公知方法に基づき極めて精確に調整可能であり、従って許容可能に極めて小さいゲート長が実現可能である。もちろん、一方では垂直な段差部のための別々のリソグラフィー工程及びゲート頂部マスクによりゲート脚部とゲート頂部の間にミスアライメント（Fehlausrichtung）の危険が生じる。
【００１３】
公知方法は、特に後続の製造工程において、素子の特性に不利に影響する恐れがある別の不利な工程、即ち開放したリセストレンチ及び／又は部分的に開放した半導体コンタクト層におけるエッチング工程を含む。
【００１４】
ＵＳ５,３９９,８９６から公知の方法では、まず段差部側面の第１のスペーサ（アウトサイドスペーサ：outside spacer）を用いかつＡｌ注入によりリセストレンチを形成しかつこの際生じるリセストレンチの側壁に、ゲート長の横方向間隔を決定する互いに対面した別のスペーサ層（インサイドスペーサ：inside spacer）を形成し、かつゲート金属を充填する。実際に生じるゲート長は、それぞれの垂直な段差部の高さによっても影響される、第１と別のスペーサの横方向寸法により左右される。ゲート長に影響を及ぼす多数のパラメータにより、ゲート長の悪い再現性が予測される。更に、該方法の欠点は、２回目のスペーサエッチングの際にリセス底部が損傷されることがあり、このことが素子特性の劣化を生じる恐れがあることである。
【００１５】
本発明が基礎とした課題は、極めて狭い電極脚部を有するＴ字形の電極を有する半導体素子の有利な製造方法を提供することである。
【００１６】
本発明は、請求項１に記載されている。従属請求項は、本発明の有利な構成及び更なる実施態様を含む。本発明を、以下に半導体素子の電極としての電界効果トランジスタのゲート電極を製造するための有利な使用に基づき説明するが、しかし本発明を制限するものではない。
【００１７】
本発明は、自体公知のかつ冒頭に詳細に記載した技術を、層厚がゲート脚部の幅を決定するスペーサとして垂直な材料縁部に堆積された補助層を用いて極めて微細な横方向構造を形成するために利用するが、しかし更にこのスペーサをゲート脚部に対して著しく幅広いゲート頂部のための位置決めマスクとしても使用する。一面では、それにより専ら光リソグラフィーを使用することができ、他面では、ゲート頂部及びゲート脚部の自己配向により複数のリソグラフィーステップにおけるような調整エラーが排除される。ゲート長は、実質的にスペーサの補助層の厚さ、材料縁部の傾斜度並びにスペーサエッチングの異方性及び均一性により規定される。しかしながら、これらの量は公知の方法でかつ特にドライ化学的方法を使用して十分に正確に調整可能及び制御可能である。
【００１８】
有利には、スペーサを、製造すべきゲート頂部の高さの上にある、半導体材料の上の高さまで形成する。特に、スペーサの周りの両側に以下に頂部層と記載する材料層を形成し、該材料層内に後でゲート頂部を製造するための構造を形成することもできる。スペーサの尖端は、有利には前記頂部層の上に突出する。頂部層は、例えばホトレジストからなっていてもよくかつ有利には平坦化する。
【００１９】
スペーサの上、特にその上に突出するスペーサ尖端を有する頂部層の上に、更に層を堆積させることができる。特に、スペーサの領域内でその上に堆積されたカバー層を貫通して突出する、スペーサもしくはスペーサ尖端の輪郭に従う輪郭層を設けることもできる。カバー層のアンダーエッチングを伴う輪郭層の規定のエッチングにより、輪郭層内にスペーサに対して心合わせされ、スペーサに比して幅広い開口を幅広いゲート頂部構造のためのマスクとして形成することができる。頂部層に、ゲート頂部のために有利にはゲート脚部に向かって細くなる成形部を形成し、該成形部はソース及びドレインに対して小さい容量を有するゲート頂部の、側面が上に向かって湾曲した下側、特に張り出し部を有しない頂部成形部を生じる。有利には、ゲート脚部及びゲート頂部を唯一の製造工程で、特にゲート電極金属の蒸着により形成する。
【００２０】
有利には、半導体材料をスペーサの形成前に保護層、例えば窒化物層で被覆し、該層内にスペーサの溶解後に半導体材料までの開口を形成しかつ該層をゲート電極金属の堆積後に初めて除去する。この保護層は、半導体表面をゲート電極の製造過程で特に種々のエッチング工程において損傷から保護する。半導体材料内のゲート脚部を包囲するリセスは、有利にはゲート電極金属の堆積前の最後のエッチング工程で形成する。それにより、リセス底部の特に重要な半導体表面が更なる製造工程の万一の損傷影響に曝されない。これらの保護手段は、またゲート電極を製造するための別の処置においても有利である。
【００２１】
以下に、本発明を、化合物半導体材料においてＰＨＥＭＴを製造するための特に有利な工程順序を示す添付図１ａ〜図１ｒを参照して有利な実施例により、なお詳細に説明する。
【００２２】
以下に、図面に示した概略図を参照して実施例により本発明を詳細に説明する。
【００２３】
ＧａＡｓ基板１から出発して、エピタキシーで製造した層２〜５は、その厚さ及び素子構造が個々の場合それぞれの用途に合わせられたトランジスタの垂直プロフィールを規定する。典型的には、２はバッファであり、３は二次元的電子ガス（チャンネル）を形成し、４は、リセストレンチの規定されたエッチングに貢献するストッパ層であり、かつ５は高ドーピングされたコンタクト層である（図１ａ）。図１ｂにおけるソース及びドレインのためのオーミックコンタクト６の形成後、保護層としての窒化物（Ｓｉ3Ｎ4）層７のプラズマＣＶＤにより堆積及び金属ストッパ層８の塗布を行う（図１ｃ参照）。次に、熱安定性レジスト層９（例えばＰＭＧＩ、ＰＭＭＡ又はポリイミド）及び無機層１０を被着し、これらにホトレジストマスク１１ｂによって反応性イオンエッチング（ＲＩＥ）により構造１０ｂを形成する。次いで、マスク１０ｂは熱安定性のレジスト層９のドライ化学プラズマエッチングをマスクし、それによって、高い側面傾斜度により優れておりかつストッパ層８に対する移行部にレジスト脚部を有しない材料段差部を有する構造９ｂを形成する（図１ｄ及びｅ参照）。両者の特性は、使用するＲＩＥエッチングの自体公知のパラメータ調整により形成することができる。マスク１０ｂの除去後に、後続の異方性エッチングによりレジスト縁部にスペーサ１２ｂを形成する酸化物層１２ａのＰＥＣＶＤ堆積を行う。その都度のオーミックコンタクト６のトポグラフィーに基づき、別の寄生スペーサ１２ｃが発生することがある（図１ｆ及びｇ）。化学的組成に依存して、例えば酸素プラズマ内で又はウエット化学的方法（図１ｈ）で、熱安定性のレジスト層９の除去後に、酸化物スペーサが維持されるべきである領域１３を光処理工程により保護する。１３から１２ｂまでの構造大きさ及び調整は殆ど重要ではない。寄生酸化物スペーサ１２ｃ並びに１３によってはカバーされないストッパ層８を除去する（図１ｉ）。
【００２４】
もう１つのレジスト層１４は表面を、均一なドライ化学的レジスト薄膜化後にエッチバックしたレジスト層１４ｂがスペーサ１２ｂの上部を露出させるように平坦化する（図１ｊ）。この製造工程を、輪郭層１５を被覆層上のスペーサ１２ｂにおいてのみ見ることができるように、スペーサ１２ｂの輪郭に従う無機層１５の堆積後の被覆層１６としての薄いレジスト１６を用いて繰り返す（図１ｋ）。薄膜化前に、１６において付加的にゲートコンタクト領域のための図示されていない構造を露光することができる。エッチバックしたホトレジスト１６ｂによりマスクしてかつ酸化物スペーサ１２に対して選択的に、無機層１５をエッチングする。この際、ホトレジストに対する選択性は十分に大きく選択されかつドライ化学的エッチングは高い等方性割合を有する。それにより、規定されたアンダーエッチングを達成することができる。輪郭層の生じる構造１５ｂは、開口１７でゲート頂部の大きさを決定する（図１ｋ）。酸化物スペーサ１２ｂ及びストッパ層８の湿式化学的除去により孔１８が生じ、該孔は１６ｂと一緒に引き続いての保護層７のプラズマエッチングをマスクする（図１ｍ及びｎ）。保護層７内に生じる孔１９は、後の工程でリセスの湿式化学的エッチングをマスクする。
【００２５】
マスク１４ｂとして輪郭層１５ｂ内の開口を有する頂部層の別のドライ化学的エッチングにより、一面では１５ｂに対する明らかなアンダーカットを有しかつ他面ではなお保護層７上の底部の大部分を覆うパン型成形部２０を形成する（図１ｏ）。この形により、後でのゲートリフトオフが十分でありかつ蒸着の際にゲート頂部の下方面の他の典型的ゲートプロフィールが回避される。リセストレンチ２１のエッチング後に（図１ｐ）、ゲート蒸着２２を行う（図１ｑ）。
【００２６】
この際に、２２ａはゲート脚部及び２２ｂはゲート頂部を形成する。引き続いてのリフトオフ工程で、ホトレジスト１４ｃを湿式化学的に除去しかつその際層１５ｂ及び２２ｃが除去される。窒化物保護層７の除去後に、トランジスタを不動態化層２３、例えばＳｉ3Ｎ4層で不動態化しかつ別の工程で通常の方法で受動素子と接続させる。
【００２７】
本発明は、ゲート長さ及びリセストレンチの幅が幾何学的に０．２μｍ未満の特に臨界的横方向大きさであり、それに対してその他の横方向の寸法が著しく大きくかつ重要でない、化合物半導体材料、特に仮晶又は変成ＩＩＩ−Ｖ−ＨＥＭＴ技術において電界効果トランジスタのために特に有利である。
【００２８】
前記のかつ特許請求の範囲に記載の並びに図面から推察可能な特徴は、個々にまた異なった組合せも有利に実現可能である。本発明は、記載の実施例に制限されず、当業者の知識の範囲内で多種多様に変更可能である。
【図面の簡単な説明】
【図１】  図１ａ〜１ｒは、自己調整するＴゲートをＰＨＥＭＴの製造工程を示す工程別図である。
【符号の説明】
１  ＧａＡｓ基板、  ２〜５  エピタキシーで製造した層（２  バッファ、３  二次元的電子ガス（チャンネル）、  ４  ストッパ層、  ５  接触層、  ６  オームコンタクト、  ７  窒化物（Ｓｉ3Ｎ4）層、  ８  堆積及び金属ストッパ層、  ９  熱安定性レジスト層、  １０  無機層、  １０ｂ  マスク、  １１  ホトレジストマスク、  １２ａ  酸化物層、  １２ｂ  スペーサ、  １２ｃ  寄生スペーサ、  １３  酸化物スペーサが維持されるべきである領域、  １４  レジスト層、  １４ｂ  マスク、  １４ｃ  ホトレジスト、  １５  輪郭層（無機層）、  １５ｂ  輪郭層の生じる構造、  １６  被覆層（ホトレジスト）、  １７  開口、  １７  保護層、  １８，１９  孔、  ２０  パン型成形部、  ２１  リセストレンチ、２２  ゲート蒸着層、  ２２ａ  ゲート脚部、  ２２ｂ  ゲート頂部
【図１ａ】
0004615187.tif 000002
【図１ｂ】
0004615187.tif 000003
【図１ｃ】
0004615187.tif 000004
【図１ｄ】
0004615187.tif 000005
【図１ｅ】
0004615187.tif 000006
【図１ｆ】
0004615187.tif 000007
【図１ｇ】
0004615187.tif 000008
【図１ｈ】
0004615187.tif 000009
【図１ｉ】
0004615187.tif 000010
【図１ｊ】
0004615187.tif 000011
【図１ｋ】
0004615187.tif 000012
【図１ｌ】
0004615187.tif 000013
【図１ｍ】
0004615187.tif 000014
【図１ｎ】
0004615187.tif 000015
【図１ｏ】
0004615187.tif 000016
【図１ｐ】
0004615187.tif 000017
【図１ｑ】
0004615187.tif 000018
【図１ｒ】
0004615187.tif 000019