(57)【特許請求の範囲】
【請求項１】
コンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置において、
所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号のサンプリングポイントから、仮想クロックのタイミングに対応したサンプリングポイントを抽出し、抽出したサンプリングポイントに同期したタイミング信号を生成するタイミング信号生成手段と、
上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記仮想クロックのサンプリングポイントにおける信号レベルを補間して、仮想クロックでサンプリングされたコンポジット映像信号を生成し、この仮想クロックでサンプリングされたコンポジット映像信号を上記タイミング信号に同期させて出力する補間手段と、
上記仮想クロックの周波数を、上記符号化データのデータレートの２倍の逓倍に制御する制御手段と、
上記仮想クロックでサンプリングされたコンポジット映像信号の垂直ブランキング期間に含まれている信号を抽出し、抽出した信号を上記符号化データのデータレートの１／２周期単位で時分割することによって第１位相信号と第２の位相信号とを生成し、第１位相信号及び第２の位相信号をそれぞれ復号して２つ上記符号化データを生成し、２つの上記符号化データを比較して一方の符号化データを選択して出力する符号化データ復号手段と
を備える付加情報復号装置。
【請求項２】
上記制御手段は、上記仮想クロックの周波数を、上記コンポジット映像信号の水平同期信号に基づき制御すること
を特徴とする請求項１記載の付加情報復号装置。
【請求項３】
上記コンポジット映像信号は、ＰＡＬ方式の映像信号であり、
上記符号化データは、上記ＰＡＬ方式で規定されているＷＳＴ信号であること
を特徴とする請求項１記載の付加情報復号装置。
【請求項４】
上記制御手段は、上記仮想クロックの周波数をＰＡＬ方式における水平同期周波数の８８８倍の逓倍とすること
を特徴とする請求項３記載の付加情報復号装置。
【請求項５】
上記符号化データ復号手段は、ＷＳＴ信号のフレーミングコードに続く２バイトのデータに付加されているハミングコードを参照してエラーチェックを行い、２つの符号化データのうちいずれか一方を選択すること
を特徴とする請求項４記載の付加情報復号装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＰＡＬ信号におけるＷＳＴ信号のようなコンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置に関するものである。
【０００２】
【従来の技術】
テレビジョン信号の信号規格であるＰＡＬ方式では、例えば、交通情報や天気情報といった情報をテキストで表したＷＳＴ（Word System Telatext）信号を、映像信号の付加情報として挿入することが規定されている。
【０００３】
通常、このＷＳＴ信号を復号する場合、データクロック（６．９３７５ＭＨｚ水平同期周期ｆｈの４４４倍の周波数）をＰＬＬ等を用いて再生して、抽出が行われる。
【０００４】
【発明が解決しようとする課題】
ところで、近年、テレビジョン信号の復調装置のデジタル化が進んでいる。
【０００５】
ＰＡＬ方式のコンポジット映像信号のデジタル復調を行う場合、クロマデコード処理を行うために色搬送波周波数（４．４３ＭＨｚ）の４倍のシステムクロックが必要となる。また、ＩＴＵ−Ｒ６０１に規定されるデジタルコンポーネント信号でクロマデコードした映像信号を出力する場合には、さらに、ラインロック出力周波数（１３．５ＭＨｚ）のシステムクロックが必要となる。
【０００６】
また、ＷＳＴ信号をデジタル復調する場合、６．９３７５ＭＨｚのシステムクロックが必要となる。
【０００７】
このため、ＰＡＬのコンポジット映像信号に対して、クロマデコード，ラインクロック出力，ＷＳＴデータ復号の３つの処理をデジタルで行う場合には、少なくとも３種類のシステムクロックが必要となってしまう。
【０００８】
しかしながら、複数のシステムクロックを１つの基板上や１つの半導体チップ上に実装した場合、クロック間相互で干渉が発生し、その干渉信号が例えばＡ／Ｄコンバータのアナログ入力に回り込み、その結果、画面上にビート上のノイズが発生してしまう。そのため、上記３つのデジタル処理を行うモジュールを、例えば１つの基板や１つの半導体チップ上に作成することは、以上のようなシステムクロックの制約により非常に困難であった。
【０００９】
本発明は、このような実情を鑑みてなされたものであり、コンポジット映像信号中に挿入されているＷＳＴ信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、１つの基板上に実装したり１つのチップ上に集積化することを可能としたテレビジョン信号の付加情報復号装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明にかかる付加情報復号装置は、コンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置であって、所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号のサンプリングポイントから、仮想クロックのタイミングに対応したサンプリングポイントを抽出し、抽出したサンプリングポイントに同期したタイミング信号を生成するタイミング信号生成手段と、上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記仮想クロックのサンプリングポイントにおける信号レベルを補間して、仮想クロックでサンプリングされたコンポジット映像信号を生成し、この仮想クロックでサンプリングされたコンポジット映像信号を上記タイミング信号に同期させて出力する補間手段と、上記仮想クロックの周波数を、上記符号化データのデータレートの２倍の逓倍に制御する制御手段と、上記仮想クロックでサンプリングされたコンポジット映像信号の垂直ブランキング期間に含まれている信号を抽出し、抽出した信号を上記符号化データのデータレートの１／２周期単位で時分割することによって第１位相信号と第２の位相信号とを生成し、第１位相信号及び第２の位相信号をそれぞれ復号して２つの符号化データを生成し、２つの符号化データを比較して一方の符号化データを選択して出力する符号化データ復号手段とを備える。
【００１１】
この付加情報復号装置では、任意の１つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、１つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの２倍の逓倍でサンプリングして、位相をずらしてサンプリングした２つの符号化データを復号し、その２つの符号化データのうち信頼性の高い方のデータを出力する。
【００１２】
また、本発明にかかる付加情報復号装置は、上記符号化データに含まれているハミングコードを用いてエラーチェックを行い、２つの符号化データのうち信頼性の高い方のデータを出力する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したクロマデコーダについて説明をする。
【００１４】
本実施の形態のクロマデコーダは、ＰＡＬ方式のコンポジット映像信号を輝度信号及び色差信号に分離し、分離した輝度信号及び色差信号を、サンプリングクロックが１３．５ＭＨｚのＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の映像信号にして出力する装置である。
【００１５】
図１に本発明の実施の形態のクロマデコーダ１のブロック図を示す。
【００１６】
クロマデコーダ１は、システムクロック発振器１１と、デジタルシグナルプロセッサ（ＤＳＰ）１２と、アナログ／デジタルコンバータ（Ａ／Ｄコンバータ）１３と、クランプ回路１４と、同期検出回路（ＳＹＮＣ回路）１５と、ＷＳＴ検出回路１６と、第１のタイミング発振器（ＤＴＯ）１７と、第１のサンプリングレートコンバータ（ＳＲＣ）１８と、輝度／クロマ分離回路（Ｙ／Ｃ分離回路）１９と、クロマ復調回路２０と、第２のタイミング発振器（ＤＴＯ）２１と、第２のサンプリングレートコンバータ（ＳＲＣ）２２と、視覚補正回路２３と、同期検出回路（ＳＹＮＣ回路）２４と、フォーマッタ２５と、ファーストイン／ファーストアウトメモリ（ＦＩＦＯ）２６とを備えている。
【００１７】
システムクロック発振器１１は、システムクロックＣｓを発生し、本クロマデコーダ１内の各回路に供給する。本クロマデコーダ１内の各回路は、このシステムクロックＣｓに基づき動作する。このシステムクロックＣｓの周波数は、ＰＡＬの色搬送波周波数ｆｓｃの４倍（１７．８ＭＨｚ）を基本として、その２倍以上の周波数に設定するのが望ましい。例えば、システムクロックＣｓの周波数は、４０ＭＨｚとする。
【００１８】
ＤＳＰ１２は、本クロマデコーダ１内の各回路の制御を行う。
【００１９】
Ａ／Ｄコンバータ１３には、外部から供給されたアナログのコンポジット映像信号（ＣＶＢＳ）が入力される。Ａ／Ｄコンバータ１１は、入力されたコンポジット映像信号をシステムクロックＣｓでサンプリングして、デジタルデータに変換する。
【００２０】
クランプ回路１４は、入力されたコンポジット映像信号のペデスタルレベルが一定となるように、クランプ処理を行う。
【００２１】
ＳＹＮＣ回路１５は、入力されたコンポジット映像信号から同期信号を抽出して、垂直同期タイミング、水平同期タイミングを検出する。同期タイミングは、ＤＳＰ１２に供給される。
【００２２】
ＷＳＴ検出回路１６は、Ａ／Ｄコンバータ１３によりサンプリングされたコンポジット映像信号から、垂直ブランキング期間に挿入されているＷＳＴ信号を抽出して復号する。このＷＳＴ検出回路１６についての説明は、その詳細を後述する。
【００２３】
以上のように、クランプ処理がされ、さらに、システムクロックＣｓでサンプリングされたデジタルのコンポジット映像信号は、第１のＳＲＣ１８に供給される。
【００２４】
第１のＤＴＯ１７は、第１のタイミング信号Ｔ１を生成し、生成した第１のタイミング信号Ｔ１を第１のＳＲＣ１８に供給する。第１のタイミング信号Ｔ１は、システムクロックＣｓに同期した信号で、且つ、パルス発生周期を平均化したときに第１の仮想クロックＣｖ１の周期に一致する信号である。
【００２５】
ここで、第１の仮想クロックＣｖ１は、コンポジット映像信号からデジタル処理で輝度／色差分離をし、そののちデジタル処理でクロマ復調をするために必要となるサンプリングクロックである。すなわち、この第１の仮想クロックＣｖ１は、ＰＡＬ信号の色搬送波周波数ｆｓｃの４倍（１７．８ＭＨｚ）の周波数のクロックである。
【００２６】
このような第１の仮想クロックＣｖ１に対して、第１のタイミング信号Ｔ１は、システムクロックＣｓと同期した信号である。第１の仮想クロックＣｖ１とシステムクロックＣｓとはなんら逓倍関係がない。そのため、第１の仮想クロックＣｖ１と第１のタイミング信号Ｔ１との間も、同期していない。従って、第１のタイミング信号Ｔ１は、パルス発生周期を平均化したときには第１の仮想クロックＣｖ１の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第１の仮想クロックＣｖ１の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【００２７】
なお、システムクロックＣｓの周波数が十分高ければ、第１の仮想クロックＣｖ１の周波数は、以上の周波数の逓倍であってもよい。もっとも、第１の仮想クロックＣｖ１の周波数は、第１のＳＲＣ１８において行われるレート変換の精度を保つため、システムクロックＣｓの１／２以下の周波数となるような範囲で設定するのが望ましい。
【００２８】
第１のＳＲＣ１８は、アナログのコンポジット映像信号を第１の仮想クロックＣｖ１でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックＣｓでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第１のＳＲＣ１８は、コンポジット映像信号のサンプリングレートを、システムクロックＣｓから第１の仮想クロックＣｖ１（１７．８ＭＨｚ）へ変換する、いわゆるサンプリングレート変換をする。そして、第１のＳＲＣ１８は、レート変換を行った後の各サンプル信号を、第１のＤＴＯ１７により生成された第１のタイミング信号Ｔ１に同期させて出力する。
【００２９】
従って、第１のＳＲＣ１８からは、データそのものは第１の仮想クロックＣｖ１（１７．８ＭＨｚ）のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックＣｓに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【００３０】
第１の仮想クロックＣｖ１へサンプリングレート変換がされたコンポジット映像信号は、Ｙ／Ｃ分離回路１９に供給される。
【００３１】
Ｙ／Ｃ分離回路１９は、第１の仮想クロックＣｖ１でサンプリングされたコンポジット映像信号を、輝度信号Ｙと搬送色差信号Ｃ（色搬送波に変調された状態の色差信号）とに分離する。このＹ／Ｃ分離回路１９は、コンポジット映像信号のサンプリングレートが第１の仮想クロックＣｖ１（１７．８ＭＨｚ）となっていることにより、デジタル的に合理的に処理することができる。この輝度信号Ｙは、第２のＳＲＣ２２に供給される。また、分離された搬送色差信号Ｃは、クロマ復調回路２０に供給される。
【００３２】
クロマ復調回路２０は、第１の仮想クロックＣｖ１でサンプリングされた搬送色差信号Ｃから色差信号（Ｃｒ／Ｃｂ）を直交復調する。このクロマ復調回路２０は、搬送色差信号Ｃのサンプリングレートが第１の仮想クロックＣｖ１（１７．８ＭＨｚ）となっていることにより、デジタル的に合理的に処理することができる。復調された色差信号（Ｃｒ／Ｃｂ）は第２のＳＲＣ２２に供給される。
【００３３】
なお、Ｙ／Ｃ分離回路１９及びクロマ復調回路２０には、データサンプルが周期的に不揃いな状態で入力されるが、デジタル処理を行うので、問題なく処理を行うことができる。
【００３４】
第２のＤＴＯ２１は、第２のタイミング信号Ｔ２を生成し、生成した第２のタイミング信号Ｔ２を第２のＳＲＣ２２に供給する。第２のタイミング信号Ｔ２は、第１のタイミング信号Ｔ１に同期した信号で、且つ、パルス発生周期を平均化したときに第２の仮想クロックＣｖ２の周期に一致する信号である。
【００３５】
ここで、第２の仮想クロックＣｖ２は、本クロマデコーダ１から出力されるコンポーネント映像出力の出力クロックである。つまり、第２の仮想クロックは、ＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の１３．５ＭＨｚのクロックである。
【００３６】
このような第２の仮想クロックＣｖ２に対して、第２のタイミング信号Ｔ２は、第１のタイミング信号Ｔ１に同期した信号、つまり、システムクロックＣｓに同期した信号である。第２の仮想クロックＣｖ２とシステムクロックＣｓとはなんら逓倍関係がない。そのため、第２の仮想クロックＣｖ２と第２のタイミング信号Ｔ２との間も、同期していない。従って、第２のタイミング信号Ｔ２は、パルス発生周期を平均化したときには第２の仮想クロックＣｖ２の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第２の仮想クロックＣｖ２の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【００３７】
第２のＤＴＯ２１は、第２の仮想クロックＣｖ２の周波数に基づき、第２のタイミング信号Ｔ２を生成する。
【００３８】
第２のＳＲＣ２２は、アナログの輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）を第２の仮想クロックＣｖ２でサンプリングした場合における各サンプリングポイントの各信号レベルを、第１の仮想クロックＣｖ１でサンプリングされた輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第２のＳＲＣ２２は、コンポジット映像信号のサンプリングレートを、第１の仮想クロックＣｖ１から第２の仮想クロックＣｖ２へ変換する、いわゆるサンプリングレート変換をする。そして、第２のＳＲＣ２２は、レート変換を行った後の各サンプル信号を、第２のＤＴＯ２１により生成された第２のタイミング信号Ｔ２に同期させて出力する。
【００３９】
従って、第２のＳＲＣ２２からは、データそのものは第２の仮想クロックＣｖ２のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックＣｓに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【００４０】
第２の仮想クロックＣｖ２へサンプリングレート変換がされた輝度信号Ｙは、視覚補正回路２３に供給される。また、第２の仮想クロックＣｖ２へサンプリングレート変換がされた色差信号（Ｃｒ／Ｃｂ）はフォーマッタ２５へ供給される。
【００４１】
視覚補正回路２３は、入力された輝度信号Ｙに対して階調補正を行って視覚補正を行う。視覚補正がされた輝度信号Ｙは、フォーマッタ２５に供給される。
【００４２】
ＳＹＮＣ回路２４は、輝度信号Ｙ成分から垂直同期信号（Ｖ）及び水平同期信号（Ｈ）を検出し、その同期タイミングをＤＳＰ１２に通知する。
【００４３】
フォーマッタ２５は、入力された輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）に、外部から入力されるＯＳＤ（On Screen Display）信号を合成する。フォーマッタ２５から出力された輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）は、ＦＩＦＯ２６に供給される。
【００４４】
ＦＩＦＯ２６は、第２のタイミング信号Ｔ２に同期して周期が不揃いな状態で入力される輝度信号Ｙ及び色差信号（Ｃｒ／Ｃｂ）を一旦記憶し、例えば外部から入力される１３．５ＭＨｚのクロックタイミングで読み出し、スムージングした状態でデータを出力する。
【００４５】
つぎに、ＷＳＴ検出処理について説明をする。
【００４６】
まず、ＷＳＴ信号のフォーマットについて説明をする。
【００４７】
ＷＳＴ信号は、ＰＡＬ信号の垂直ブランキング期間のライン番号６Ｈ〜２２Ｈ及び３１８Ｈ〜３３５Ｈ間に挿入されている。挿入されている信号は、ＮＲＺ（Non Return to Zero）フォーマットのデジタルデータである。データレートは、６．９３７５ＭＨｚ±２５ｐｐｍで、水平同期周波数ｆＨ（１５．６２５ｋＨｚ）の４４４倍で定義されている。１水平ライン内には、４５ｂｙｔｅのデータが挿入される。従って、フレーム単位では、１５３０ｂｙｔｅ（４５byte×３４line）の情報量となる。
【００４８】
図２に、１ライン中に挿入されているＷＳＴ信号の波形図を示す。
【００４９】
ＷＳＴ信号は、水平同期信号のエッジから１０．３ｕｓ（＋０．４〜−１．０ｕｓ）経過した位置から挿入され始める。ＷＳＴ信号は、４５ｂｙｔｅの先頭の２バイトが、ＰＬＬクロックを同期させるためのクロックランイン信号（０、１を繰り返す信号）となっている。続く、３バイト目は、フレーミングコードとなっている。そして、４バイト目以降に、情報ビットが含まれるデータ領域となっている。
【００５０】
また、データ領域の中の先頭及び２番目のバイト目（すなわち、全体として４バイト目及び５バイト目）は、８：４のハミング符号が含まれたデータ構成とされている。すなわち、データ領域の中の先頭及び２バイト目は、図３に示すように、８ビットのうちの４ビットがパリティビットとなっている。
【００５１】
図４に、ＷＳＴ検出回路１６の回路構成図を示す。なお、この図４には、ＷＳＴ検出処理に関連するＤＳＰ１２，Ａ／Ｄコンバータ１３，ＳＹＮＣ回路１５も一緒に図示している。
【００５２】
ＷＳＴ検出回路１６は、第３のタイミング発振器（ＤＴＯ）２１と、第３のサンプリングレートコンバータ（ＳＲＣ）２２と、ＷＳＴデコード回路２３とを備えて構成されている。
【００５３】
第３のＤＴＯ３１は、第３のタイミング信号Ｔ３を生成し、生成した第３のタイミング信号Ｔ３を第３のＳＲＣ３１に供給する。第３のタイミング信号Ｔ３は、システムクロックＣｓに同期した信号で、且つ、パルス発生周期を平均化したときに第３の仮想クロックＣｖ３の周期に一致する信号である。
【００５４】
ここで、第３の仮想クロックＣｖ３は、ＷＳＴ信号のデータクロック（６．９３７５ＭＨｚ）の２倍の周波数である。すなわち、水平同期周波数ｆＨ（＝６．９３７５ＭＨｚ）の８８８倍の周波数の１３．８７５ＭＨｚである。
【００５５】
このような第３の仮想クロックＣｖ３に対して、第３のタイミング信号Ｔ３は、システムクロックＣｓと同期した信号である。第３の仮想クロックＣｖ３とシステムクロックＣｓとはなんら逓倍関係がない。そのため、第３の仮想クロックＣｖ３と第３のタイミング信号Ｔ３との間も、同期していない。従って、第３のタイミング信号Ｔ３は、パルス発生周期を平均化したときには第３の仮想クロックＣｖ３の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第３の仮想クロックＣｖ３の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【００５６】
第３のＳＲＣ３２には、Ａ／Ｄコンバータ１３から出力されるシステムクロックＣｓでサンプリングされコンポジット映像信号が入力される。第３のＳＲＣ３２は、アナログのコンポジット映像信号を第３の仮想クロックＣｖ３でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックＣｓでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第３のＳＲＣ３２は、コンポジット映像信号のサンプリングタイミングを、システムクロックＣｓから第３の仮想クロックＣｖ３（１３．８７５ＭＨｚ）へ変換する、いわゆるサンプリングレート変換をする。そして、第３のＳＲＣ３２は、レート変換を行った後の各サンプル信号を、第３のＤＴＯ３１により生成された第３のタイミング信号Ｔ３に同期させて出力する。
【００５７】
従って、第３のＳＲＣ３１からは、データそのものは第３の仮想クロックＣｖ３（１３．８７５ＭＨｚ）のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックＣｓに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【００５８】
第３の仮想クロックＣｖ３へサンプリングレート変換がされたコンポジット映像信号は、ＷＳＴデコード回路３３に供給される。
【００５９】
ＷＳＴデコード回路３３は、サンプリングレートが変換されたコンポジット映像信号から、ＷＳＴ信号を復号する。
【００６０】
つぎに、上述した第３のＤＴＯ３１についてさらに詳細に説明をする。
【００６１】
図５に、第３のＤＴＯ３１の回路構成図を示す。
【００６２】
第３のＤＴＯ３１は、アダー回路４１と、遅延素子４２とから構成されている。この第３のＤＴＯ３１を構成する各回路は、システムクロックＣｓのタイミングで動作をする。
【００６３】
アダー回路４１には、傾き値Ａと、遅延素子４２が格納している前サンプルにおける加算値Ｙとが入力される。アダー回路４１は、傾き値Ａと前サンプル加算値Ｙと加算して、現サンプル加算値（Ａ＋Ｙ）を出力する。この現サンプル加算値（Ａ＋Ｙ）は、遅延素子４２に格納され、次のクロックタイミングで、遅延素子４２からアダー回路４１に前サンプル加算値Ｙとしてフィードバックされる。
すなわち、アダー回路４１と遅延素子４２とで、各サンプル毎に傾き値Ａを累積加算していく。なお、この累積加算出力を、以下、アダー出力Ｙと呼ぶ。
【００６４】
また、このアダー回路４１は、その出力がＮビットの範囲で表現されるようになっている。つまり、“Ｎ２”までしか出力できず、それ以上の値はオーバーフローとなる。アダー回路４１は、もし、加算結果が“Ｎ２”を越えてオーバーフローした場合には、“Ｎ２”を越えたあまり値を０から折り返して出力する。すなわち、加算結果（Ａ＋Ｙ）がＮ２を以上となった場合には、｛（Ａ＋Ｙ）−Ｎ２｝が出力されることとなる。また、さらに、このアダー回路４１は、オーバーフローする場合には、オーバーフローフラグが出力される。
【００６５】
第３のＤＴＯ３１は、図６に示すように、このオーバーフローフラグを第１のタイミング信号Ｔ１として出力する。
【００６６】
なお、第１のＤＴＯ１７，第２のＤＴＯ２１も、この第３のＤＴＯ３１と同一の回路構成となる。
【００６７】
ところで、第３のタイミング信号Ｔ３はオーバーフローフラグであることから、その周期は、図７に示すアダー出力Ｙの点線で表される傾きで制御することができる。このアダー出力Ｙの傾きは、傾き値Ａにより制御することができる。すなわち、傾き値Ａの値を大きくすれば、第３のタイミング信号Ｔ３の周波数を高くする方向に制御することができ、傾き値Ａを小さくすれば、第３のタイミング信号Ｔ３の周波数を低くする方向に制御することができる。
【００６８】
ここで、第３のタイミング信号Ｔ３の目標周波数は、水平同期周波数ｆＨの８８８倍である。つまり、図７に示すように、水平同期信号（Ｈｓｙｎｃ）の発生間隔内に、８８８回のパルスが発生するように、傾き値Ａを調整すればよい。
【００６９】
従って、ＤＳＰ１２では、水平同期信号（Ｈｓｙｎｃ）を参照して、水平同期信号（Ｈｓｙｎｃ）の発生間隔内にオーバーフローフラグは８８８回発生するように、上記ＤＳＯ３１に与える傾き値Ａを調整している。
【００７０】
つぎに、第３のＳＲＣ３２について詳細に説明をする。
【００７１】
第３のＳＲＣ３２は、例えば、図８に示すような、ＦＩＲフィルタを用いた補間フィルタにより構成することができる。ここでは、９タップのＦＩＲフィルタを用いた例を示す。
【００７２】
第３のＳＲＣ３２は、図８に示すように、第１から第８の遅延回路５１〜５８と、第１〜第９の乗算器６１〜６９と、加算器７０とにより、９タップのＦＩＲフィルタを構成している。
【００７３】
また、この第３のＳＲＣ３２は、各乗算器６１〜６９にタップ係数を与える係数ＲＯＭ７１と、加算器７０からのフィルタリング出力を第３のタイミング信号Ｔ３で取り込むレジスタ７２とを有している。
【００７４】
この第３のＳＲＣ３２では、各遅延素子をシステムクロックＣｓで動作させ、第３のタイミング信号Ｔ３で得られる補間結果のみレジスタ７２に取り込み、補間結果として出力している。
【００７５】
ここで、第３のＳＲＣ３２では、システムクロックＣｓでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、第３の仮想クロックＣｖ３（ｆＨ×８８８）でコンポジット映像信号をサンプリングしたときの各信号レベルを補間するのであるが、システムクロックＣｓと第３の仮想クロックＣｖ３とは周波数が異なっているため、システムクロックＣｓと第３の仮想クロックＣｖ３との位相ずれを考慮して、補間を行わなければならない。さらに、その位相ずれは各サンプル毎変動していくので、ＦＩＲフィルタのタップ係数を各サンプル毎変化させていかなければならない。
【００７６】
図９に、第３のＳＲＣ３２に関係する各信号のタイミングチャートを示す。
【００７７】
図９（Ａ）に示した信号は、入力されるコンポジット映像信号である。このコンポジット映像信号上に示した白丸及び黒丸は、システムクロックＣｓでのサンプリングポイントを示している。また、各点のうち黒丸で示している部分は、第３のタイミング信号Ｔ３に同期した位置のサンプル点である。図９（Ｂ）は、システムクロックＣｓを示している。図９（Ｃ）は、第３のタイミング信号Ｔ３を示している。また、図９（Ｄ）は、第１のＤＴＯ１６のアダー出力Ｙを示している。図９（Ｅ）は、第３の仮想クロックＣｖ３を示している。
【００７８】
ここで、システムクロックＣｓの所定のサンプリングポイントをＤ（０）とする。このＤ（０）は、第３のタイミング信号Ｔ３に同期したサンプリングポイントである。この所定のサンプリングポイントの信号Ｄ（０）から所定の位相差θをもった、第３の仮想クロックＣｖ３の所定のサンプリングポイントの信号Ｄｒｅａｌ（０）を、ＦＩＲフィルタにより補間して求めるとする。
【００７９】
まず、位相差θは、図９に示すように、Ｄ（０）出力時、つまり、第３のタイミング信号Ｔ３がアサートされたときにおける、アダー出力Ｙで表される。これは、アダー出力Ｙが、０からオーバーフローするまでの値が仮想クロックＣｖ３の周期に対応するように、ＤＳＰ１２により傾き値Ａが予め設定されているからである。
【００８０】
そして、この位相差θは、図１０に示すように、ＦＩＲフィルタのインパルス応答の遅延量Ｔに対応する。
【００８１】
すなわち、第３の仮想クロックＣｖ３の所定のサンプリングポイントの信号であるＤｒｅａｌ（０）は、ＦＩＲフィルタのインパルス応答に所定の窓関数をかけて得られる基本のタップ係数から、所定の時間Ｔの遅延量補正をかけたタップ係数（K'(-4),K'(-3),K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4)）により以下のように求めることができる。
【００８２】
Dreal（0）＝K'(-4)*D(-4)+K'(-3)*D(-3)+K'(-2)*D(-2)
+K'(-1)*D(-1)+K'(0)*D(0)
+K'(1)*D(1)+K'(2)*D(2)+K'(3)*D(3)+K'(4)*D(4)
従って、位相遅延量θと、その遅延量θに対応したタップ係数群を予め係数ＲＯＭ７１に格納しておき、アダー出力Ｙをアドレスとしてそのタップ係数を読み出し、読み出したタップ係数を各乗算器６１〜６９に与えれば、適宜位相ずれを補正した補間処理を行うことができる。
【００８３】
なお、第１のＳＲＣ１８，第２のＳＲＣ２２も、この第３のＳＲＣ３２と同一の回路構成となる。
【００８４】
つぎに、ＷＳＴデコーダ３３について詳細に説明をする。
【００８５】
ＷＳＴデコーダ３３は、図１１に示すように、２値化回路８１と、分割回路８２と、第１のＷＳＴスライス回路８３と、第２のＷＳＴスライス回路８４と、パリティ判別回路８５と、セレクタ８６とを備えて構成される。
【００８６】
２値化回路８１には、第３の仮想クロック（ｆＨ×８８８）でサンプリングされたコンポジット映像信号が入力される。２値化回路８１は、入力されたコンポジット映像信号を所定のスライスレベルで２値化する。このスライスレベルは、ＤＳＰ１２により適宜制御される。２値化されたコンポジット映像信号は、分割回路８２に供給される。
【００８７】
分割回路８２は、第３の仮想クロック（ｆＨ×８８８）でサンプリングされたコンポジット映像信号を、１サンプル毎交互に分割して、２つの信号に振り分ける。この結果、ｆＨ×８８８でサンプリングされたコンポジット映像信号が、ｆＨ×４４４でサンプリングされた２つの信号に変換される。出力される２つの信号は、サンプリングポイントの位相が互いに異なる２つ信号となる。なお、一方の信号を第１相信号と呼び、他方の信号を第２相信号と呼ぶ。
【００８８】
第１相信号は、第１のＷＳＴスライス回路８３に供給され、第２相信号は、第２のＷＳＴスライス回路８４に供給される。
【００８９】
第１のＷＳＴスライス回路８３は、ＤＳＰ１２から供給される水平同期信号（Ｈｓｙｎｃ）及びライン番号情報（ｌｉｎｅＮｏ．）とに基づき、入力された第１相信号に対して、ＷＳＴが挿入されているライン番号６Ｈ〜２２Ｈ及び３１８Ｈ〜３３５Ｈを特定する。ＷＳＴが挿入されているラインとなると、そのラインに挿入されているデータからフレームコードを認識し、フレームコードに続く３９バイトのＷＳＴ情報を抽出する。第１相信号から抽出したＷＳＴ情報は、１ライン毎にパリティ判別回路８５及びセレクタ８６に供給される。
【００９０】
第２のＷＳＴスライス回路８３は、第２相信号に対して、第１のＷＳＴスライス回路８３と同様の処理を行う。第２相信号から抽出されたＷＳＴ情報は、１ライン毎にパリティ判別回路８５及びセレクタ８６に供給される。
【００９１】
パリティ判別回路８５は、第１相信号及び第２相信号から抽出された２つのＷＳＴ情報に対して、それぞれ８：４のハミングコードチェックを行う。パリティ判別回路８５は、図１２に示すように、８：４ハミングコードで規定されている、３ビットのハミングチェック（Ｐ１〜Ｐ３）と、１ビットのパリティチェック（Ｐ４）とを行い、各バイトの信頼性の判断を行う。
【００９２】
信頼性のレベルは、Ｐ１−Ｐ３のハミングチェックの結果が“全て正しい（All correct）”且つＰ４のパリティチェックの結果が“正しい（Correct）”の場合が一番高い。続いて、Ｐ１−Ｐ３のハミングチェックの結果が“全て正しい（All correct）”且つＰ４のパリティチェックの結果が“正しくない（Not correct）”の場合が次に高い。続いて、Ｐ１−Ｐ３のハミングチェックの結果が“全ては正しくない（Not all correct）”且つＰ４のパリティチェックの結果が“正しい（Correct）”の場合が次に高い。続いて、Ｐ１−Ｐ３のハミングチェックの結果が“全ては正しくない（Not all correct）”且つＰ４のパリティチェックの結果が“正しくない（Not correct）”の場合が一番低い。
【００９３】
パリティ判別回路８５は、以上の信頼性判断の結果、より信頼性の高い一方の相のＷＳＴ情報を特定する。
【００９４】
そして、セレクタ８６は、パリティ判別回路８６の判別結果に基づき、第１相信号と第２相信号のうち、信頼性の高い方のＷＳＴ情報を選択して出力する。
【００９５】
以上のように、ＷＳＴ検出回路１６では、第３のＤＴＯ３１及び第３のＳＲＣ３２を設け、ＷＳＴデータクロックと非同期のシステムクロックＣｓによって、ＷＳＴデータを抽出している。そのため、ＰＡＬのコンポジット映像信号のクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールと同一のシステムクロックを用いることが可能となり、そのためこれらのモジュールとともに１つの基板上に実装したり１つのチップ上に集積化することが可能となる。
【００９６】
また、ＷＳＴデータと非同期のシステムクロックＣｓによってＷＳＴデータを抽出すると、サンプリングクロックとＷＳＴデータクロックとの周波数が一致していたとしても、位相同期を取ることができない。もし、位相同期を取れないと、例えば、ＷＳＴデータのデータ変化点近傍にサンプリングポイントが一致してしまい可能性が生じ、安定したデータ抽出をできない。そのため、本ＷＳＴ検出回路１６では、サンプリングタイミングをＷＳＴデータクロックの２倍（ｆＨ×８８８）の周波数に設定しておき、１つのＷＳＴデータに対して位相が異なる位置で２回サンプリングを行うようにする。そして、２倍の周波数でサンプリングされた各サンプリングポイントを、１サンプル毎に時分割で交互に振り分け、ＷＳＴデータクロック数と同一のサンプル数の２つのデータを生成する。このようにすることによって、少なくとも一方のデータは、安定した同期位置でＷＳＴデータを抽出できることとなり、位相同期が取れないことによる問題を解決することができる。
【００９７】
そして、本ＷＳＴ検出回路１６は、２つの位相で検出した２つのＷＳＴデータに対して、それぞれ信頼性を判断し、信頼性の高い片方のデータのみを出力するようにする。
【００９８】
なお、本ＷＳＴ検出回路１６は、ＷＳＴのデータフォーマットで定められているハミングコードを参照することによって、信頼性の判断を行っている。このため、この信頼性の判断を、高精度且つ簡単に行うことができる。
【００９９】
【発明の効果】
本発明にかかる付加情報復号装置では、任意の１つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、１つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの２倍の逓倍でサンプリングして、位相をずらしてサンプリングした２つの符号化データを復号し、その２つの符号化データのうち信頼性の高い方のデータを出力する。
【０１００】
このため、本発明にかかる付加情報復号装置では、コンポジット映像信号中に挿入されているＷＳＴ信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、１つの基板上に実装したり１つのチップ上に集積化することができる。
【０１０１】
また、この付加情報復号装置では、符号化データをデータレートの２倍の逓倍でサンプリングして、位相をずらしてサンプリングした２つの符号化データを復号しているので、上記符号化データの信号クロックと位相同期がとられていないシステムクロックによりサンプリングを行ったとしても、少なくともいずれか一方のデータについては、位相同期が取られたデータとなる。
【図面の簡単な説明】
【図１】本発明を適用したクロマデコーダのブロック構成を示す図である。
【図２】ＷＳＴ信号の波形を示す図である。
【図３】ＷＳＴ信号に含まれている８：４ハミングコードについて説明するための図である。
【図４】上記クロマデコーダ内のＷＳＴ検出回路の回路構成を示す図である。
【図５】上記ＷＳＴ検出回路内のＤＴＯの回路構成を示す図である。
【図６】上記ＤＳＯの出力信号のタイミングチャートである。
【図７】上記ＤＳＯに設定する仮想クロックの周波数の制御について説明するための図である。
【図８】上記ＷＳＴ検出回路内のＳＲＣの回路構成を示す図である。
【図９】上記ＳＲＣに関する信号のタイミングチャートである。
【図１０】ＦＩＲフィルタのインパルス応答を示す波形図である。
【図１１】上記ＷＳＴ検出回路内のＷＳＴデコード回路の回路構成を示す図である。
【図１２】８：４ハミングコードの計算結果について説明するための図である。
【符号の説明】
１  クロマデコーダ、１１  システムクロック発振器、１２  デジタルシグナルプロセッサ、１３  アナログ／デジタルコンバータ、１５，２４  同期検出回路、１６  ＷＳＴ検出回路、１７  第１のタイミング発振器、１８  第１のサンプリングレートコンバータ、１９  輝度／クロマ分離回路、２０  クロマ復調回路、２１  第２のタイミング発振器、２２  第２のサンプリングレートコンバータ、２３  視覚補正回路、２５  フォーマッタ、２６  ファーストイン／ファーストアウトメモリ、３１  第３のタイミング発振器、３２  第３のサンプリングレートコンバータ、３３  ＷＳＴデコード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004715044.tif 000009
【図９】
0004715044.tif 000010
【図１０】
0004715044.tif 000011
【図１１】
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【図１２】
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