(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に不純物を導入して形成された低濃度不純物層と、
前記低濃度不純物層及び前記ゲート電極の上に形成された第１の絶縁膜と、
前記第１の絶縁膜に設けられて前記ゲート電極の一部が露出する開口部と、
前記開口部の内側の前記ゲート電極の表面をシリサイド化して形成されたシリサイド膜と、
前記半導体基板の上に形成されて前記シリサイド膜及び前記第１の絶縁膜を覆う第２の絶縁膜と、
前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールと、
前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入して形成されたソース／ドレイン層と、
前記コンタクトホール内に導電体を埋め込んで形成されたコンタクトプラグと、
前記第２の絶縁膜の上に形成され、前記コンタクトプラグを介して前記ソース／ドレイン層と電気的に接続された配線と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して低濃度不純物層を形成する工程と、
前記半導体基板の上側全面に第１の絶縁膜を形成し、該第１の絶縁膜をパターニングして前記ゲート電極の一部が露出する開口部を形成する工程と、
前記開口部の内側の前記ゲート電極の表面をシリサイド化してシリサイド膜を形成する工程と、
前記半導体基板の上側全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールをフォトリソグラフィ法により形成する工程と、
前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入してソース／ドレイン層を形成する工程と、
前記コンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、
前記第２の絶縁膜上に、前記コンタクトプラグを介して前記ソース／ドレイン層に電気的に接続した配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
高電圧トランジスタ及び低電圧トランジスタを有する半導体装置の製造方法において、
半導体基板の高電圧トランジスタ形成領域に第１のゲート電極を形成し、低電圧トランジスタ形成領域に第２のゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第１の低濃度不純物層を形成し、前記第２のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第２の低濃度不純物層を形成する工程と、
前記半導体基板の上側全面に第１の絶縁膜を形成する工程と、
前記半導体基板の上に、前記低電圧トランジスタ形成領域全体と前記第１のゲート電極の上の前記第１の絶縁膜の一部とが露出する開口部を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記第１の絶縁膜を異方性エッチングして前記第１の絶縁膜に前記第１のゲート電極に到達する開口部を形成すると共に、前記第２のゲート電極の両側にサイドウォールを形成する工程と、
前記レジスト膜を除去する工程と、
前記サイドウォールをマスクとして前記第２の低濃度不純物層に不純物を前記第２の低濃度不純物層よりも高濃度に導入して第１のソース／ドレイン層を形成する工程と、
前記第１のソース／ドレイン層の表面をシリサイド化して第１のシリサイド膜を形成すると共に、前記第１のゲート電極の表面をシリサイド化して第２のシリサイド膜を形成する工程と、
前記半導体基板の上側全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面から前記第１のシリサイド膜に到達する第１のコンタクトホールを形成する工程と、
前記第２の絶縁膜の上面から前記第１の低濃度不純物層に到達する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールを介して前記第１の低濃度不純物層に不純物を前記第１の低濃度不純物層よりも高濃度に導入して第２のソース／ドレイン層を形成する工程と、
前記第１及び第２のコンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、
前記第２の絶縁膜上に、前記コンタクトプラグと接続された配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド膜を介して素子と配線とを接続する半導体装置に関し、特にフラッシュメモリのように低電圧で動作するトランジスタと高電圧で駆動するトランジスタとを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体装置は、５Ｖ又はそれ以下の低電圧で動作する低電圧トランジスタと、２０Ｖ程度の高電圧で動作する高電圧トランジスタとが混載されて構成されている。
【０００３】
図１は、従来の半導体装置の高電圧トランジスタと配線との接続部を示す断面図である。この図１を参照して、従来の半導体装置の製造方法を説明する。
【０００４】
まず、半導体基板１０の所定の位置に溝（トレンチ）を形成し、溝内にＳｉＯ2（酸化シリコン）等の絶縁物質を埋め込んで素子分離膜１１を形成する。その後、半導体基板１０の表面を酸化させてゲート絶縁膜（図示せず）を形成し、ゲート絶縁膜上に所定のパターンでゲート電極１２を形成する。
【０００５】
その後、ゲート電極１２をマスクとして半導体基板１０の表面に不純物を比較的低濃度に導入し、ＬＤＤ（Lightly Doped Drain）層１３を形成する。ＬＤＤ層１３はゲート電極１２の両側にそれぞれ形成されるが、図１では一方のＬＤＤ層１３のみを図示している。
【０００６】
次に、半導体基板１０の上側全面にＳｉＯ2等の絶縁膜を形成する。そして、この絶縁膜を異方性エッチングしてゲート電極１２の両側部にのみ絶縁膜を残し、サイドウォール１４とする。
【０００７】
次に、半導体基板１０の上側全面にＳｉＯ2等の絶縁物質を堆積して層間絶縁膜１５を形成する。ゲート電極１２、ＬＤＤ層１３及び素子分離膜１１等は、この層間絶縁膜１５により覆われる。
【０００８】
次に、フォトリソグラフィ法により層間絶縁膜１５を選択的にエッチングして、ＬＤＤ層１３に到達するコンタクトホール１５ｈを形成する。そして、このコンタクトホール１５ｈを介して半導体基板１０の表面に不純物を高濃度にイオン注入して、ソース／ドレイン層１３ａを形成する。
【０００９】
次いで、コンタクトホール１５ｈ内に金属等の導電体を埋め込んで、コンタクトプラグ１５ａを形成する。その後、層間絶縁膜１５の上に金属膜を形成し、この金属膜をフォトリソグラフィ法によりパターニングして配線１６を形成する。
【００１０】
このようにして製造された半導体装置において、トランジスタの耐圧はソース／ドレイン層１３ａとゲート電極１２との間の距離ａに関係し、この距離ａが大きいほどトランジスタの耐圧が高くなる。
【００１１】
ところで、近年、半導体装置の微細化がより一層促進される傾向にある。これに伴って、ゲート電極又はソース／ドレイン層と配線との間のコンタクト部の面積も縮小されている。このため、コンタクト部の特性をより一層向上させるために、サリサイドプロセスにより形成するシリサイド膜が使用されるようになった。
【００１２】
図２は、従来の半導体装置の他の例を示す断面図である。この図２を参照してサリサイドプロセスを有する従来の半導体装置の製造方法を説明する。
【００１３】
半導体基板２０の素子分離領域に不純物を高濃度にイオン注入して、素子分離用不純物領域２１を形成する。また、素子分離領域の半導体基板２０の表面を酸化させて、素子分離膜２２を形成する。
【００１４】
次に、素子領域の半導体基板２０の表面を酸化させてゲート絶縁膜（図示せず）を形成し、ゲート絶縁膜の上に所定のパターンでポリシリコンからなるゲート電極２３を形成する。その後、ゲート電極２３をマスクとして半導体基板２０に不純物を低濃度にイオン注入して、ＬＤＤ層２４を形成する。ＬＤＤ層２４は、ゲート電極２３の両側にそれぞれ形成される。
【００１５】
次に、半導体基板２０の上側全面にシリサイドブロックとなるＳｉＮ（窒化シリコン）膜２５を形成し、このＳｉＮ膜２５を所定の形状にパターニングする。そして、ＳｉＮ膜２５の開口部からＬＤＤ層２４に不純物を高濃度にイオン注入してソース／ドレイン層２４ａを形成する。また、半導体基板２０の上側全面にコバルト又はタングステン等の金属膜を形成した後、熱処理を施して、ゲート電極２３及びソース／ドレイン層２４ａの表面にそれぞれシリサイド膜２６ａ，２６ｂを形成する。その後、エッチングにより未反応の金属膜を除去する。
【００１６】
次に、半導体基板２０の上側全面にＳｉＯ2等の絶縁膜を堆積させて層間絶縁膜２７を形成する。そして、この層間絶縁膜２７に、ソース／ドレイン層２４ａに到達するコンタクトホール２７ｈを形成し、コンタクトホール２７ｈ内に導電体物質を埋め込んでコンタクトプラグ２７ａを形成する。
【００１７】
次いで、層間絶縁膜２７の上に金属膜を形成し、この金属膜をフォトリソグラフィ法によりパターニングして配線２８を形成する。このようにして、半導体装置が完成する。
【００１８】
なお、本発明に関係すると思われる従来技術として、特許文献１，２に記載されたものがある。特許文献１にはゲート電極の両側の半導体基板表面に不純物をイオン注入してソース／ドレイン層を形成した後、基板上に層間絶縁膜を形成し、この層間絶縁膜に形成されたコンタクトホールを介してソース／ドレイン層に不純物を導入し、コンタクト層を形成することが記載されている。また、特許文献２には、低電圧で駆動するトランジスタ（不揮発性メモリ）と高電圧で駆動するトランジスタとを有する半導体装置の製造方法の例が記載されている。
【特許文献１】特開平０８−３２１６１０号公報
【特許文献２】特開２０００−２９９３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、本願発明者等は、上述した従来の半導体装置の製造方法には以下に示す問題点があると考える。
【００２０】
図２に示す半導体装置において、トランジスタの耐圧はゲート電極２３とソース／ドレイン層２４ａとの間の距離ａに関係する。一方、フォトリソグラフィ法により層間絶縁膜２７にコンタクトホール２７ｈを形成するときには、マスクの位置合わせのマージンｂが必要であるので、シリサイド膜２６ｂのサイズはコンタクトホール２７ｈの先端のサイズｃよりも大きくする必要がある。従って、従来の半導体装置の製造方法では位置合わせのマージンｂだけ、すなわちソース／ドレイン層２４ａのエッジとコンタクトプラグ２７ａとの間の距離分だけトランジスタのサイズが大きくなり、半導体装置の高密度化が阻害される。
【００２１】
以上から本発明の目的は、ゲート電極の上にシリサイド膜を有し、かつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
上記の課題は、半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に不純物を導入して形成された低濃度不純物層と、前記低濃度不純物層及び前記ゲート電極の上に形成された第１の絶縁膜と、前記第１の絶縁膜に設けられて前記ゲート電極の一部が露出する開口部と、前記開口部の内側の前記ゲート電極の表面をシリサイド化して形成されたシリサイド膜と、前記半導体基板の上に形成されて前記シリサイド膜及び前記第１の絶縁膜を覆う第２の絶縁膜と、前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールと、前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入して形成されたソース／ドレイン層と、前記コンタクトホール内に導電体を埋め込んで形成されたコンタクトプラグと、前記第２の絶縁膜の上に形成され、前記コンタクトプラグを介して前記ソース／ドレイン層と電気的に接続された配線とを有することを特徴とする半導体装置により解決する。
【００２３】
本発明においては、第１の絶縁膜をシリサイドブロックとしてゲート電極上にシリサイド膜が形成される。また、第２の絶縁膜（層間絶縁膜）の上面から低濃度不純物層に到達するコンタクトホールを形成し、そのコンタクトホールを介して低濃度不純物層に不純物を高濃度に導入してソース／ドレイン層が形成される。従って、コンタクトホールとソース／ドレイン層のエッジとの間隔は殆どゼロであり、半導体装置の高密度化が達成される。
【００２４】
上記の課題は、半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して低濃度不純物層を形成する工程と、前記半導体基板の上側全面に第１の絶縁膜を形成し、該第１の絶縁膜をパターニングして前記ゲート電極の一部が露出する開口部を形成する工程と、前記開口部の内側の前記ゲート電極の表面をシリサイド化してシリサイド膜を形成する工程と、前記半導体基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールをフォトリソグラフィ法により形成する工程と、前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入してソース／ドレイン層を形成する工程と、前記コンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、前記第２の絶縁膜上に、前記コンタクトプラグを介して前記ソース／ドレイン層に電気的に接続した配線を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００２５】
本発明においては、第１の絶縁膜をシリサイドブロックとしてゲート電極上にシリサイド膜を形成し、更に第２の絶縁膜（層間絶縁膜）を形成した後に、第２の絶縁膜の上面から低濃度不純物層に到達するコンタクトホールを形成する。その後、コンタクトホールを介して低濃度不純物層に不純物を高濃度に導入してソース／ドレイン層を形成する。従って、コンタクトホールとソース／ドレイン層のエッジとの間隔が殆どゼロとなり、半導体装置の高密度化が達成される。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２７】
（第１の実施の形態）
図３，図４は本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００２８】
まず、図３（ａ）に示すように、半導体基板３０の素子分離領域に溝（トレンチ）を形成し、溝内にＳｉＯ2等の絶縁物質を埋め込んで素子分離膜３１を形成する。その後、素子領域の半導体基板３０の表面を酸化してゲート絶縁膜（図示せず）を形成し、ゲート絶縁膜上に所定のパターンでポリシリコンからなるゲート電極３２を形成する。
【００２９】
次に、ゲート電極３２をマスクとして半導体基板３０の表面に不純物を低濃度にイオン注入し、ＬＤＤ層３３を形成する。その後、半導体基板３０の上側全面にシリサイドブロックとなるＳｉＮ膜３４を例えば１１５ｎｍの厚さに形成する。そして、このＳｉＮ膜３４をフォトリソグラフィ法により所定の形状にパターニングして、ＬＤＤ層３３の一部が露出する開口部３４ａ及びゲート電極３２の一部が露出する開口部３４ｂを形成する。開口部３４ａは例えば１８０ｎｍの幅で形成し、開口部３４ｂは例えば３６０ｎｍ×３６０ｎｍの大きさに形成する。なお、シリサイドブロックとして、例えば厚さが１５ｎｍのＳｉＯ層（下層）と厚さが１００ｎｍのＳｉＮ層（上層）との２層構造の膜を使用してもよい。
【００３０】
本実施の形態では、ＳｉＮ膜３４の開口部３４ａを形成する際にコンタクトホール形成時のマスクの位置合わせマージンを考慮する必要がない。すなわち、開口部３４ａは後述するコンタクトプラグとソース／ドレイン層との接続に必要な最小限の大きさに設定すればよい。
【００３１】
次に、図３（ｂ）に示すように、ＳｉＮ膜３４の開口部３４ａを介してＬＤＤ層３３の表面に不純物を高濃度にイオン注入して、ソース／ドレイン層３３ａを形成する。その後、半導体基板３０の上側全面にコバルト又はタングステン等の金属膜を形成し、熱処理を施す。これにより、金属膜中の金属原子とゲート電極３２及びＬＤＤ層３３の表面のシリコン原子とが反応して、ＬＤＤ層３３の上及びゲート電極３２の上にそれぞれシリサイド膜３６ａ，３６ｂが形成される。その後、エッチングにより未反応の金属膜を除去する。
【００３２】
次に、図４（ａ）に示すように、半導体基板３０の上側全面にＳｉＯ2等の絶縁物質からなる層間絶縁膜３７を例えば６５０ｎｍの厚さに形成する。そして、フォトリソグラフィ法により層間絶縁膜３７をエッチングして、ソース／ドレイン層３３上のシリサイド膜３６ａに到達するコンタクトホール３７ｈを形成する。この場合、コンタクトホール３７ｈはＳｉＮ膜３４の開口部３４ａに整合する位置に形成するが、コンタクトホール３７ｈのサイズはマスクの位置合わせマージンを考慮して決める。すなわち、コンタクトホール３７ｈの大きさはＳｉＮ膜３４の開口部３４ａよりも位置合わせマージン分以上大きく設定する。そして、ＳｉＯ2とＳｉＮとのエッチング選択比が大きい条件で層間絶縁膜３７をエッチングすると、ＳｉＮ膜３４は殆どエッチングされず、コンタクトホール３７ｈの先端位置が自己整合的に（すなわち、ＳｉＮ膜３４の開口部３４ａの位置に）決まる。
【００３３】
次いで、図４（ｂ）に示すように、コンタクトホール３７ｈ内にタングステン（Ｗ）等の金属を埋め込んで、コンタクトプラグ３７ａを形成する。すなわち、半導体基板３０の上側全面にＴｉ（チタン）膜を例えば４０ｎｍ、ＴｉＮ（窒化チタン）膜を例えば１５ｎｍの厚さに順次形成し、コンタクトホール３７ｈ内の壁面及び底面をこれらのＴｉ膜及びＴｉＮ膜により覆う。その後、半導体基板３０の上側全面にタングステンを堆積させてコンタクトホール３７ｈ内にタングステンを埋め込むとともに、層間絶縁膜３７上にタングステン膜を形成する。その後、層間絶縁膜３７が露出するまでタングステン膜、Ｔｉ膜及びＴｉＮ膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去する。コンタクトホール３７ｈ内に残ったタングステン、ＴｉＮ膜及びＴｉ膜によりコンタクトプラグ３７ａが構成される。
【００３４】
なお、図５の上面図に示すように、例えばＳｉＮ膜３４の開口部３４ａはゲート電極３２に平行なスリット（直線）状に形成し、コンタクトホール３７ｈはスリット３４ａに沿って一定の間隔で並べて形成する。
【００３５】
その後、層間絶縁膜３７の上に金属膜を形成する。この金属膜は、例えば厚さが２０ｎｍのＴｉ膜と、厚さが５０ｎｍのＴｉＮ膜と、厚さが５００ｎｍのＡｌ（アルミニウム）膜と、厚さが１００ｎｍのＴｉＮ膜とをこの順に積層した積層膜である。その後、フォトリソグラフィ法によりこの金属膜をパターニングして配線を形成する。これらの配線のうちの所定の配線３８は、コンタクトプラグ３７ａ及びシリサイド膜３６ａを介してソース／ドレイン層３３ａに電気的に接続される。このようにして、半導体装置が完成する。
本実施の形態では、シリサイドブロックであるＳｉＮ膜３４の開口部３４ａを使用してコンタクトホール３７ｈの先端位置を自己整合的に決定する。従って、ゲート電極３２とソース／ドレイン層３６ａとの間隔はコンタクトホール３７ｈ形成時の位置合わせマージンに関係しない。これにより、ソース／ドレイン層３３ａとゲート電極３２との間隔を小さくすることができ、半導体装置の高密度化が達成される。また、本実施の形態においては、シリサイド膜３６ａを介してソース／ドレイン層３６ａとコンタクトプラグ３７ａとが電気的に接続されるので、コンタクト特性が良好である。
【００３６】
図６〜図１４は、本発明の第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図である。
【００３７】
まず、図６に示すように、ｐ型シリコン半導体基板４０の素子分離領域に溝（トレンチ）を形成し、溝内にＳｉＯ2等の絶縁物質を埋め込んで素子分離膜４１を形成する。なお、上記したＳＴＩ（Shallow Trench Isolation；埋め込み素子分離）法による素子分離膜に替えて、ＬＯＣＯＳ（Local Oxidation of Silicon；局所酸化）法により素子分離膜を形成してもよい。
【００３８】
次に、ｎチャネル低電圧トランジスタ形成領域、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域にそれぞれｐ型不純物又はｎ型不純物を選択的に導入して、ｐウェル４２ａ、ｎウェル４２ｂ及びｎウェル４２ｃを形成する。
【００３９】
その後、半導体基板４０の素子領域の表面を酸化してゲート絶縁膜（図示せず）を形成し、ｎチャネル高電圧トランジスタ形成領域、ｎチャネル低電圧トランジスタ形成領域、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域のゲート絶縁膜上にそれぞれポリシリコンからなるゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄを所定の形状で形成する。
【００４０】
次に、ゲート電極４３ａをマスクとして半導体基板４０の表面にｎ型不純物を低濃度に導入し、ｎチャネル高電圧トランジスタのＬＤＤ層４４ａを形成する。更に、ゲート電極４３ｂをマスクとしてｐウェル４２ａの表面にｎ型不純物を低濃度に導入し、ｎチャネル低電圧トランジスタのＬＤＤ層４４ｂを形成する。
【００４１】
これと同様に、ゲート電極４３ｃをマスクとしてｎウェル４２ｂの表面にｐ型不純物を低濃度に導入し、ｐチャネル低電圧トランジスタのＬＤＤ層４４ｃを形成する。更に、ゲート電極４３ｄをマスクとしてｎウェル４２ｃの表面にｐ型不純物を低濃度に導入し、ｐチャネル高電圧トランジスタのＬＤＤ層４４ｄを形成する。
【００４２】
次に、図７に示すように、半導体基板４０の上側全面にＳｉＯ2膜４５を形成し、更にその上にシリサイドブロックとなるＳｉＮ膜４６を形成する。本実施の形態では、後述するようにＳｉＯ2膜４５及びＳｉＮ膜４６によりゲート電極４３ｂ，４３ｃの側方にサイドウォールを形成するが、ＳｉＯ2膜又はＳｉＮ膜のみでサイドウォールを形成することも可能である。
【００４３】
次に、ＳｉＮ膜４６の上にフォトレジスト膜を形成し、露光及び現像処理を施して、図８に示すようにシリサイド膜を形成しない領域を覆うレジスト膜４７を形成する。そして、このレジスト膜４７をマスクとしてＳｉＮ膜４６及びＳｉＯ2膜４５を異方性エッチングする。
【００４４】
この異方性エッチングにより、低電圧トランジスタのゲート電極４３ｂ，４３ｃ及びＬＤＤ層４４ｂ，４４ｃが露出すると共に、レジスト膜４７の開口部４７ａ，４７ｂ，４７ｃ，４７ｄを介してｎチャネル高電圧トランジスタのＬＤＤ層４４ａの一部及びゲート電極４３ａの一部、並びにｐチャネル高電圧トランジスタのＬＤＤ層４４ｄの一部及びゲート電極４３ｄの一部がそれぞれ露出する。また、ゲート電極４３ｂ，４３ｃの側部には、ＳｉＯ2膜４５及びＳｉＮ膜４６からなるサイドウォール（セルフアラインサイドウォール）４８が形成される。
【００４５】
なお、図１５（ａ），（ｂ）に示すように、高電圧トランジスタ形成領域の開口部４７ａ（又は、４７ｃ）は、ゲート電極４３ａ（４３ｄ）に沿って並んだ複数の矩形形状、又はゲート電極４３ａ（又は、４３ｄ）に沿ったスリット形状とする。
【００４６】
次に、レジスト膜４７を除去した後、図９に示すように、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域を覆うフォトレジスト膜４９を形成する。そして、ＳｉＮ膜４６及びサイドウォール４８をマスクとしてｎチャネル高電圧トランジスタ形成領域及びｎチャネル低電圧トランジスタ形成領域のＬＤＤ層４４ａ，４４ｂにｎ型不純物を高濃度にイオン注入して、ソース／ドレイン層５０ａ，５０ｂをそれぞれ形成する。その後、レジスト膜４９を除去する。
【００４７】
次に、図１０に示すように、ｎチャネル低電圧トランジスタ形成領域及びｎチャネル高電圧トランジスタ形成領域を覆うフォトレジスト膜５１を形成する。そして、ＳｉＮ４６膜及びサイドウォール４８をマスクとしてｐチャネル高電圧トランジスタ形成領域及びｐチャネル低電圧トランジスタ形成領域のＬＤＤ層４４ｃ，４４ｄにｐ型不純物を高濃度にイオン注入して、ソース／ドレイン層５０ｃ，５０ｄをそれぞれ形成する。その後、レジスト膜５１を除去する。
【００４８】
次に、半導体基板４０の上側全面にコバルト又はタングステン等の金属膜を形成し、熱処理を施す。これにより、金属膜とシリコン膜とが接触している部分では金属膜中の金属原子とシリコン膜中のシリコン原子とが反応して、図１１に示すように、ソース／ドレイン層５０ａ，５０ｂ，５０ｃ，５０ｄ及びゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄの上にそれぞれシリサイド膜５２ａ，５２ｂ，５２ｃ，５２ｄ，５３ａ，５３ｂ，５３ｃ，５３ｄが形成される。その後、未反応の金属膜をエッチングにより除去する。
【００４９】
次に、図１２に示すように、半導体基板４０の上側全面に層間絶縁膜５４としてＳｉＯ2膜を形成する。
【００５０】
その後、図１３に示すように、フォトリソグラフィ法により層間絶縁膜５４の上面からシリサイド膜５２ａ，５２ｂ，５２ｃ，５２ｄに到達するコンタクトホール５４ｈを形成する。この場合、高電圧トランジスタ形成領域では、コンタクトホール５４ｈのサイズをシリサイドブロックであるＳｉＮ膜４６の開口部よりもマスクの位置合わせマージン分以上大きく設定する。これにより、コンタクトホールの先端位置がＳｉＮ膜４６の開口部の位置に自己整合的に決まる。高電圧トランジスタ形成領域のコンタクトホール５４ｈは、例えば、図１６（ａ）〜（ｄ）に示すように、スリット状又はゲート電極４３ａ（又は、４３ｄ）に沿って並ぶ矩形状とする。
【００５１】
次いで、図１４に示すように、これらのコンタクトホール５４ｈ内にタングステン等の金属を埋め込んでコンタクトプラグ５５ａ，５５ｂ，５５ｃ，５５ｄをそれぞれ形成する。その後、層間絶縁膜５４上に例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層及びＴｉＮ層とこの順に積層してなる金属膜を形成する。そして、フォトリソグラフィ法によりこの金属膜をパターニングして配線を形成する。これらの配線のうちの所定の配線５６ａ，５６ｂ，５６ｃ，５６ｄは、それぞれコンタクトプラグ５５ａ，５５ｂ，５５ｃ，５５ｄを介してソース／ドレイン層５０ａ，５０ｂ，５０ｃ，５０ｄに電気的に接続される。
【００５２】
このように、本実施の形態の半導体装置の製造方法は、低電圧トランジスタ及び高電圧トランジスタが混載された半導体装置の製造に適用することができる。この場合も、高電圧トランジスタのソース／ドレイン層とゲート電極との間隔を小さくすることができるので、半導体装置の高集積化が達成されるという効果が得られる。
【００５３】
（第２の実施の形態）
図１７，図１８は本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００５４】
まず、図１７（ａ）に示すように、半導体基板６０の素子分離領域に溝（トレンチ）を形成し、溝内にＳｉＯ2等の絶縁物質を埋め込んで素子分離膜６１を形成する。その後、素子領域の半導体基板６０の表面を酸化してゲート絶縁膜（図示せず）を形成し、ゲート絶縁膜上に所定のパターンでポリシリコンからなるゲート電極６２を形成する。
【００５５】
次に、ゲート電極６２をマスクとして半導体基板６０の表面に不純物を低濃度にイオン注入して、ＬＤＤ層６３を形成する。その後、半導体基板６０の上側全面にシリサイドブロックとなるＳｉＮ膜６４を例えば１１５ｎｍの厚さに形成する。そして、このＳｉＮ膜６４をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６２の一部が露出する開口部６４ａを形成する。
【００５６】
次に、半導体基板６０の上側全面にコバルト又はタングステン等の金属膜を形成した後、熱処理を施す。これにより、図１７（ｂ）に示すように、ゲート電極６２の上にシリサイド膜６６が形成される。その後、未反応の金属膜を除去する。
【００５７】
次に、半導体基板６０の上側全面にＳｉＯ2等の絶縁物質からなる層間絶縁膜６７を例えば６５０ｎｍの厚さに形成し、ゲート電極６２及びＳｉＮ膜６４等を層間絶縁膜６７で覆う。
【００５８】
次に、図１８（ａ）に示すように、フォトリソグラフィ法により層間絶縁膜６７の上面からＬＤＤ層６３に到達するコンタクトホール６７ｈを形成する。そして、このコンタクトホール６７ｈを介してＬＤＤ層６３の表面に不純物を高濃度にイオン注入して、ソース／ドレイン層６３ａを形成する。この場合に、例えば図１９に示すように、コンタクトホール６７ｈの形状を矩形とし、複数のコンタクトホール６７ｈをゲート電極６２に沿って並ぶように形成する。
【００５９】
次いで、図１８（ｂ）に示すように、コンタクトホール６７ｈ内にタングステン等の金属を埋め込んで、コンタクトプラグ６７ａを形成する。すなわち、半導体基板６０の上側全面にＴｉ膜を例えば４０ｎｍ、ＴｉＮ膜を例えば１５ｎｍの厚さに順次形成し、コンタクトホール６７ｈ内の壁面及び底面をこれらのＴｉ膜及びＴｉＮ膜により覆う。その後，半導体基板６０の上側全面にタングステンを堆積させてコンタクトホール６７ｈ内にタングステンを埋め込むと共に、層間絶縁膜６７上にタングステン膜を形成する。そして、層間絶縁膜６７が露出するまでタングステン膜、Ｔｉ膜及びＴｉＮ膜をＣＭＰ研磨して除去する。コンタクトホール６７ｈ内に残ったタングステン、Ｔｉ膜及びＴｉＮ膜によりコンタクトプラグ６７ａが構成される。
【００６０】
その後、層間絶縁膜６７上に金属膜を形成する。この金属膜は、例えば厚さが２０ｎｍのＴｉ膜と、厚さが５０ｎｍのＴｉＮ膜と、厚さが５００ｎｍのＡｌ膜と、厚さが１００ｎｍのＴｉＮ膜とをこの順に積層した積層膜である。続いて、フォトリソグラフィ法によりこの金属膜をパターニングして配線を形成する。これらの配線のうちの所定の配線６８は、コンタクトプラグ６７ａを介してソース／ドレイン層６３ａに電気的に接続される。このようにして、半導体装置が完成する。
【００６１】
本実施の形態では、ＳｉＮ膜６４及び層間絶縁膜６７を形成した後、層間絶縁膜６７及びＳｉＮ膜６４をエッチングしてコンタクトホール６７ｈを形成する。そして、このコンタクトホール６７ｈを介してＬＤＤ層６３に不純物を導入し、ソース／ドレイン層６３ａを形成する。従って、ソース／ドレイン層６３ａのサイズは、シリサイドブロックであるＳｉＮ膜６４の開口部と同じになる。これにより、ソース／ドレイン層６３ａとゲート電極６２との間隔を従来に比べて小さくすることができ、半導体装置の高密度化が達成される。
【００６２】
図２０〜図３１は、本発明の第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図である。
【００６３】
まず、図２０に示すように、ｐ型シリコン半導体基板７０の素子分離領域に溝（トレンチ）を形成し、溝内にＳｉＯ2等の絶縁物質を埋め込んで素子分離膜７１を形成する。
【００６４】
次に、ｎチャネル低電圧トランジスタ形成領域、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域にそれぞれｐ型不純物又はｎ型不純物を選択的に導入して、ｐウェル７２ａ、ｎウェル７２ｂ及びｎウェル７２ｃを形成する。
【００６５】
その後、半導体基板７０の素子領域表面を酸化してゲート絶縁膜（図示せず）を形成し、ｎチャネル高電圧トランジスタ形成領域、ｎチャネル低電圧トランジスタ形成領域、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域のゲート絶縁膜上にそれぞれポリシリコンからなるゲート電極７３ａ，７３ｂ，７３ｃ，７３ｄを所定の形状に形成する。
【００６６】
次に、ゲート電極７３ａをマスクとして半導体基板７０の表面にｎ型不純物を導入し、ｎチャネル高電圧トランジスタのＬＤＤ層７４ａを形成する。更に、ゲート電極７３ｂをマスクとしてｐウェル７２ａの表面にｎ型不純物を導入し、ｎチャネル低電圧トランジスタのＬＤＤ層７４ｂを形成する。
【００６７】
これと同様に，ゲート電極７３ｃをマスクとしてｎウェル７２ｂの表面にｐ型不純物を導入し、ｐチャネル低電圧トランジスタのＬＤＤ層７４ｃを形成する。更に、ゲート電極７３ｄをマスクとしてｎウェル７２ｃの表面にｐ型不純物を導入し、ｐチャネル高電圧トランジスタのＬＤＤ層７４ｄを形成する。
【００６８】
次に、図２１に示すように、半導体基板７０の上側全面にＳｉＯ2膜７５を形成し、更にその上にシリサイドブロックとなるＳｉＮ膜７６を形成する。
【００６９】
次に、ＳｉＮ膜７６の上にフォトレジスト膜を形成し、露光及び現像処理を施して、図２２に示すようにシリサイド膜を形成しない領域を覆うレジスト膜７７を形成する。そして、このレジスト膜７７をマスクとしてＳｉＮ膜７６及びＳｉＯ2膜７５を異方性エッチングする。
【００７０】
この異方性エッチングにより、低電圧トランジスタのゲート電極７３ｂ，７３ｃが露出すると共に、レジスト膜７７の開口部７７ａ，７７ｂを介してｎチャネル高電圧トランジスタのゲート電極７３ａの一部及びｐチャネル高電圧トランジスタのゲート電極７３ｄの一部がそれぞれ露出する。また、ゲート電極７３ｂ，７３ｃの側部には、ＳｉＯ2膜７５及びＳｉＮ膜７６からなるサイドウォール７８が形成される。
【００７１】
次に、レジスト膜７７を除去した後、図２３に示すように、ｐチャネル低電圧トランジスタ形成領域及びｐチャネル高電圧トランジスタ形成領域を覆うフォトレジスト膜７９を形成する。そして、ＳｉＮ膜７６及びサイドウォール７８をマスクとしてｎチャネル低電圧トランジスタ形成領域のＬＤＤ層７４ｂにｎ型不純物を高濃度にイオン注入して、ソース／ドレイン層８０ｂを形成する。その後、レジスト膜７９を除去する。
【００７２】
次に、図２４に示すように、ｎチャネル低電圧トランジスタ形成領域及びｎチャネル高電圧トランジスタ形成領域をフォトレジスト膜８１により覆う。そして、ＳｉＮ膜７６及びサイドウォール７８をマスクとしてｐチャネル低電圧トランジスタ形成領域のＬＤＤ層７４ｃにｐ型不純物を高濃度にイオン注入して、ソース／ドレイン層８０ｃを形成する。その後、レジスト膜８１を除去する。
【００７３】
次に、半導体基板７０の上側全面にコバルト又はタングステン等の金属膜を形成し、熱処理を施す。これにより、金属膜とシリコン膜とが接触している部分では金属膜中の金属元素とシリコン膜中のシリコン元素とが反応して、図２５に示すように、ゲート電極７３ａ，７３ｂ，７３ｃ，７３ｄの上にシリサイド膜８２ａ，８２ｂ，８２ｃ，８２ｄが形成されるとともに、ソース／ドレイン層８０ｂ，８０ｃの上にシリサイド膜８３ｂ，８３ｃが形成される。その後、未反応の金属膜をエッチングにより除去する。
【００７４】
次に、図２６に示すように、半導体基板７０の上側全面に層間絶縁膜８４としてＳｉＯ2膜を形成する。
【００７５】
その後、図２７に示すように、層間絶縁膜８４の上にフォトレジスト膜８５を形成し、露光及び現像処理を施して、ｎチャネル低電圧トランジスタ及びｐチャネル低電圧トランジスタのソース／ドレイン層８０ｂ，８０ｃ上のシリサイド膜８３ｂ，８３ｃに対応する部分に開口部を設ける。そして、この開口部から層間絶縁膜８４を異方性エッチングして、ｎチャネル低電圧トランジスタ形成領域及びｐチャネル低電圧トランジスタ形成領域のシリサイド膜８３ｂ，８３ｃに到達するコンタクトホール８５ｈを形成する。その後、レジスト膜８５を除去する。
【００７６】
次に、図２８に示すように、層間絶縁膜８４の上にフォトレジスト膜８６を形成し、露光及び現像処理を施して、ｎチャネル高電圧トランジスタ及びｐチャネル高電圧トランジスタのＬＤＤ層７４ａ，７４ｄに対応する部分に開口部を設ける。そして、この開口部から層間絶縁膜８４を異方性をエッチングして、ｎチャネル高電圧トランジスタ及びｐチャネル高電圧トランジスタのＬＤＤ層７４ａ，７４ｄに到達するコンタクトホール８６ｈを形成する。その後、レジスト膜８６を除去する。
【００７７】
この工程では、例えば図３２（ａ）に示すようにコンタクトホール８６ｈを矩形状に形成し、ゲート電極８２ａ（又は、８２ｄ）に沿って配置してもよいし、図３２（ｂ）に示すように、コンタクトホール８６ｈをゲート電極８２ａ（又は、８２ｄ）に沿って延びるスリット状に形成してもよい。
【００７８】
次に、図２９に示すように、層間絶縁膜８４上にフォトレジスト膜８７を形成し、露光及び現像処理を施して、ｎチャネル高電圧トランジスタ形成領域に対応する部分に開口部を設ける。そして、コンタクトホール８６ｈを介してＬＤＤ層７４ａにｎ型不純物を高濃度に導入して、ソース／ドレイン層８８ａを形成する。その後、レジスト膜８７を除去する。
【００７９】
次に、図３０に示すように、層間絶縁膜８４上にフォトレジスト膜８９を形成し、露光及び現像処理を施して、ｐチャネル高電圧トランジスタ形成領域に対応する部分に開口部を設ける。そして、コンタクトホール８６ｈを介してＬＤＤ層７４ｄにｐ型不純物を高濃度に導入して、ソース／ドレイン層８８ｄを形成する。その後、レジスト膜８９を除去する。
【００８０】
次いで、図３１に示すように、層間絶縁膜８４のコンタクトホール８５ｈ，８６ｈ内にタングステン等の金属を埋め込んでコンタクトプラグ９０ａ，９０ｂ，９０ｃ，９０ｄをそれぞれ形成する。その後、層間絶縁膜８４上に例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層及びＴｉＮ層をこの順に積層してなる金属膜を形成する。そして、フォトリソグラフィ法によりこの金属膜をパターニングして配線を形成する。これらの配線のうちの所定の配線９１ａはコンタクトプラグ９０ａを介してｎ型高電圧トランジスタのソース／ドレイン層８８ａに接続され、配線９１ｂはコンタクトプラグ９０ｂ及びシリサイド膜８３ｂを介してｎ型低電圧トランジスタのソース／ドレイン層８０ｂに接続され、配線９１ｃはコンタクトプラグ９０ｃ及びシリサイド膜８３ｃを介してｐ型低電圧トランジスタのソース／ドレイン層８０ｃに接続され、配線９１ｄはコンタクトプラグ９０ｄを介してｐ型高電圧トランジスタのソース／ドレイン層８８ｄに接続される。
【００８１】
このように、本実施の形態の半導体装置の製造方法は、低電圧トランジスタ及び高電圧トランジスタが混載された半導体装置の製造に適用することができる。この場合も、高電圧トランジスタのソース／ドレイン層とゲート電極との間隔を小さくすることができるので、半導体装置の高集積化が達成されるという効果が得られる。
【００８２】
（付記１）半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に不純物を低濃度に導入して形成された低濃度不純物層と、少なくとも前記低濃度不純物層の上に形成された第１の絶縁膜と、前記第１の絶縁膜に設けられて前記低濃度不純物層の一部が露出する開口部と、前記低濃度不純物層の前記開口部に整合する位置に不純物を前記低濃度不純物層よりも高濃度に導入して形成されたソース／ドレイン層と、前記ソース／ドレイン層の表面をシリサイド化して形成されたシリサイド膜と、前記半導体基板の上に形成されて前記ゲート電極及び前記第１の絶縁膜を覆う第２の絶縁膜と、前記第２の絶縁膜の前記開口部に整合する位置に前記開口部よりも広い幅で形成され、前記第２の絶縁膜の上面から前記開口部を介して前記ソース／ドレイン層に到達するコンタクトホールと、前記コンタクトホール内に導電体を埋め込んで形成されたコンタクトプラグと、前記第２の絶縁膜の上に形成され、前記コンタクトプラグを介して前記シリサイド膜と電気的に接続された配線とを有することを特徴とする半導体装置。
【００８３】
（付記２）前記第１の絶縁膜は窒化シリコンにより構成され、前記第２の絶縁膜は酸化シリコンにより構成されていることを特徴とする付記１に記載の半導体装置。
【００８４】
（付記３）半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して低濃度不純物層を形成する工程と、前記半導体基板及び前記ゲート電極の上に第１の絶縁膜を形成し、該第１の絶縁膜をパターニングして前記低濃度不純物層の一部が露出する開口部を形成する工程と、前記開口部を介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入してソース／ドレイン層を形成する工程と、前記開口部の内側の前記ソース／ドレイン層の表面をシリサイド化してシリサイド膜を形成する工程と、前記半導体基板の上側全面に第２の絶縁膜を形成する工程と、前記第１の絶縁膜の開口部よりも広い幅で前記第２の絶縁膜をエッチングして、前記シリサイド膜が露出するコンタクトホールを形成する工程と、前記コンタクトホールに導電体を埋め込んでコンタクトプラグを形成する工程と、前記第２の絶縁膜上に、前記コンタクトプラグを介して前記シリサイド膜に電気的に接続した配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００８５】
（付記４）前記第１の絶縁膜を窒化シリコンにより形成し、前記第２の絶縁膜を酸化シリコンにより形成することを特徴とする付記３に記載の半導体装置の製造方法。
【００８６】
（付記５）前記コンタクトホールを生成する際に、前記第１の絶縁膜と前記第２の絶縁膜との選択比が大きい条件で前記第２の絶縁膜をエッチングすることを特徴とする付記３に記載の半導体装置の製造方法。
【００８７】
（付記６）前記開口部と前記ゲート電極との間隔を、トランジスタの耐圧に応じて設定することを特徴とする付記３に記載の半導体装置の製造方法。
【００８８】
（付記７）半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に不純物を低濃度に導入して形成された低濃度不純物層と、前記低濃度不純物層及び前記ゲート電極の上に形成された第１の絶縁膜と、前記第１の絶縁膜に設けられて前記ゲート電極の一部が露出する開口部と、前記開口部の内側の前記ゲート電極の表面をシリサイド化して形成されたシリサイド膜と、前記半導体基板の上に形成されて前記ゲート電極及び前記第１の絶縁膜を覆う第２の絶縁膜と、前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールと、前記低濃度不純物層の前記コンタクトホールに整合する位置に不純物を前記低濃度不純物層よりも高濃度に導入して形成されたソース／ドレイン層と、前記コンタクトホール内に導電体を埋め込んで形成されたコンタクトプラグと、前記第２の絶縁膜の上に形成され、前記コンタクトプラグを介して前記ソース／ドレイン層と電気的に接続された配線とを有することを特徴とする半導体装置。
【００８９】
（付記８）前記第１の絶縁膜は窒化シリコンにより構成され、前記第２の絶縁膜は酸化シリコンにより構成されていることを特徴とする付記７に記載の半導体装置。
【００９０】
（付記９）半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して低濃度不純物層を形成する工程と、前記半導体基板の上側全面に第１の絶縁膜を形成し、該第１の絶縁膜をパターニングして前記ゲート電極の一部が露出する開口部を形成する工程と、前記開口部の内側の前記ゲート電極の表面をシリサイド化してシリサイド膜を形成する工程と、前記半導体基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールを形成する工程と、前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入してソース／ドレイン層を形成する工程と、前記コンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、前記第２の絶縁膜上に、前記コンタクトプラグを介して前記ソース／ドレイン層に電気的に接続した配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００９１】
（付記１０）前記第１の絶縁膜を窒化シリコンにより形成し、前記第２の絶縁膜を酸化シリコンにより形成することを特徴とする付記９に記載の半導体装置の製造方法。
【００９２】
（付記１１）前記コンタクトホールと前記ゲート電極との間隔を、トランジスタに要求される耐圧に応じて設定することを特徴とする付記９に記載の半導体装置の製造方法。
【００９３】
（付記１２）高電圧トランジスタ及び低電圧トランジスタを有する半導体装置の製造方法において、半導体基板の高電圧トランジスタ形成領域に第１のゲート電極を形成し、低電圧トランジスタ形成領域に第２のゲート電極を形成する工程と、前記第１のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第１の低濃度不純物層を形成し、前記第２のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第２の低濃度不純物層を形成する工程と、前記半導体基板の上側全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、前記低電圧トランジスタ形成領域全体と前記第１の低濃度不純物層上の前記第１の絶縁膜の一部とが露出する開口部を有するレジスト膜を形成する工程と、前記第１の絶縁膜を異方性エッチングして前記第１の絶縁膜に前記第１の低濃度不純物層に通じる開口部を形成すると共に、前記第２のゲート電極の両側にサイドウォールを形成する工程と、前記レジスト膜を除去する工程と、前記第１の絶縁膜及び前記サイドウォールをマスクとして前記第１及び第２の低濃度不純物層に不純物を前記第１及び第２の低濃度不純物層よりも高濃度に導入し、前記第１の低濃度不純物層に第１のソース／ドレイン層をすると共に前記第２の低濃度不純物層に第２のソース／ドレイン層を形成する工程と、前記第１のソース／ドレイン層の表面をシリサイド化して第１のシリサイド膜を形成すると共に、前記第２のソース／ドレイン層の表面をシリサイド化して第２のシリサイド膜を形成する工程と、前記半導体基板の上側全面に第２の絶縁膜を形成する工程と，前記第２の絶縁膜の上面から前記第１の絶縁膜の開口部を介して前記第１のシリサイド膜に到達する第１のコンタクトホールを形成すると共に、前記第２の絶縁膜の上面から前記第２のシリサイド膜に到達する第２のコンタクトホールを形成する工程と、前記第１及び第２のコンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、前記第２の絶縁膜上に、前記コンタクトプラグと接続された配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００９４】
（付記１３）高電圧トランジスタ及び低電圧トランジスタを有する半導体装置の製造方法において、半導体基板の高電圧トランジスタ形成領域に第１のゲート電極を形成し、低電圧トランジスタ形成領域に第２のゲート電極を形成する工程と、前記第１のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第１の低濃度不純物層を形成し、前記第２のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第２の低濃度不純物層を形成する工程と、前記半導体基板の上側全面に第１の絶縁膜を形成する工程と、前記半導体基板の上に、前記低電圧トランジスタ形成領域全体と前記第１のゲート電極の上の前記第１の絶縁膜の一部とが露出する開口部を有するレジスト膜を形成する工程と、前記第１の絶縁膜を異方性エッチングして前記第１の絶縁膜に前記第１のゲート電極に到達する開口部を形成すると共に、前記第２のゲート電極の両側にサイドウォールを形成する工程と、前記レジスト膜を除去する工程と、前記サイドウォールをマスクとして前記第２の低濃度不純物層に不純物を前記第２の低濃度不純物層よりも高濃度に導入して第１のソース／ドレイン層を形成する工程と、前記第１のソース／ドレイン層の表面をシリサイド化して第１のシリサイド膜を形成すると共に、前記第１のゲート電極の表面をシリサイド化して第２のシリサイド膜を形成する工程と、前記半導体基板の上側全面に第２の絶縁膜を形成する工程と，前記第２の絶縁膜の上面から前記第１のシリサイド膜に到達する第１のコンタクトホールを形成する工程と、前記第２の絶縁膜の上面から前記第１の低濃度不純物層に到達する第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールを介して前記第１の低濃度不純物層に不純物を前記第１の低濃度不純物層よりも高濃度に導入して第２のソース／ドレイン層を形成する工程と、前記第１及び第２のコンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、前記第２の絶縁膜上に、前記コンタクトプラグと接続された配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００９５】
【図１】図１は、従来の半導体装置の高電圧トランジスタと配線との接続部を示す断面図である。
【図２】図２は、従来の半導体装置の他の例を示す断面図である。
【図３】図３は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図４】図４は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図５】図５は、ＳｉＮ膜の開口部及びコンタクトホールの形状の例を示す模式上面図である。
【図６】図６は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その１）である。
【図７】図７は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その２）である。
【図８】図８は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その３）である。
【図９】図９は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その４）である。
【図１０】図１０は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その５）である。
【図１１】図１１は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その６）である。
【図１２】図１２は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その７）である。
【図１３】図１３は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その８）である。
【図１４】図１４は、第１の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その９）である。
【図１５】図１５（ａ），（ｂ）は、いずれも第１の実施の形態の高電圧トランジスタ形成領域の開口部の形状の例を示す図である。
【図１６】図１６（ａ）〜（ｄ）は、いずれも第１の実施の形態の高電圧トランジスタ形成領域のコンタクトホールの形状の例を示す図である。
【図１７】図１７は、本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図１８】図１８は、本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図１９】図１９は、コンタクトホールの形状の例を示す模式上面図である。
【図２０】図２０は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その１）である。
【図２１】図２１は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その２）である。
【図２２】図２２は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その３）である。
【図２３】図２３は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その４）である。
【図２４】図２４は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その５）である。
【図２５】図２５は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その６）である。
【図２６】図２６は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その７）である。
【図２７】図２７は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その８）である。
【図２８】図２８は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その９）である。
【図２９】図２９は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その１０）である。
【図３０】図３０は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その１１）である。
【図３１】図３１は、第２の実施の形態の半導体装置の製造方法を、低電圧トランジスタ及び高電圧トランジスタを備えた半導体装置の製造方法に適用した例を示す断面図（その１２）である。
【図３２】図３２（ａ），（ｂ）は、いずれも第２の実施の形態において、コンタクトホールの形状の例を示す上面図である。
【符号の説明】
【００９６】
１０，２０，３０，４０，６０，７０…半導体基板、
１１，２２，３１，４１，６１，７１…素子分離膜、
１２，２３，３２，４３ａ〜４３ｄ，６２，７３ａ〜７３ｄ…ゲート電極、
１３，２４，３３，４４ａ〜４４ｄ，６３，７４ａ〜７４ｄ…ＬＤＤ層、
１３ａ，２４ａ，３３ａ，５０ａ〜５０ｄ，６３ａ，８０ｂ，８０ｃ，８８ａ…ソース／ドレイン層、
１４，４８，７８…サイドウォール、
１５，２７，３７，５４，６７，８４…層間絶縁膜、
１５ａ，２７ａ，３７ａ，５５ａ〜５５ｄ，６７ａ，９０ａ〜９０ｄ…コンタクトプラグ、
１５ｈ，２７ｈ，３７ｈ，５４ｈ，６７ｈ，８５ｈ，８６ｈ…コンタクトホール、
１６，２８，３８，６８，９１ａ〜９１ｄ…配線、
２５，３４，４６，６４，７６…ＳｉＮ膜
２６ａ，２６ｂ，３６ａ，３６ｂ，５２ａ〜５２ｄ，６６，８２ａ〜８２ｄ，８３ｂ，８３ｃ…シリサイド膜、
４２ａ，７２ａ…ｐウェル、
４２ｂ，４２ｃ７２ｂ，７２ｃ…ｎウェル、
４５，７５…ＳｉＯ2膜、
４７，７７，７９，８１，８５，８６，８７，８９…レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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