(57)【特許請求の範囲】
【請求項１】
メモリセルをそれぞれ有し、互いに独立して動作可能な複数のバンクと、
前記バンクのアクセス動作を制御するバンク制御部と、
アクセス動作を実行中のバンクを示すバンクアドレスを保持するアドレス保持部と、
前記アドレス保持部に保持されたバンクアドレスを、アクセス要求とともに外部から供給される外部アドレスに含まれるバンクアドレスと比較するアドレス比較部と、
前記アドレス比較部による比較結果が一致している間、ビジー信号を活性化する比較結果出力部とを備え、
前記バンクの数は、前記バンク制御部が同時にアクセス可能なバンクの数より多いことを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記バンク制御部は、前記アクセス要求毎に、半導体メモリの外部にデータを１回出力するため、または半導体メモリの外部からデータを１回入力するために、前記バンクのいずれかをアクセスすることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記アドレス保持部は、前記外部アドレスに対応するバンクがアクセス動作を実行している間、前記外部アドレスに含まれるバンクアドレスを保持し、
前記バンク制御部は、前記比較結果が一致したときに、前記アクセス要求および前記外部アドレスを一時的に保持し、前記比較結果が一致しないときに、前記外部アドレスに対応するバンクのアクセス動作を開始することを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記アドレス保持部は、前記アクセスサイクル数以上で、前記バンクの数より少ないバンクアドレスを保持することを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記バンク制御部は、各々が前記バンクのいずれかを独立にアクセスするための複数のバンクアクセス回路を備え、
前記バンクアクセス回路の数は、前記アクセスサイクル数以上で、前記バンクの数より少ないことを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記バンクをアクセスするための内部アクセス要求を生成する内部アクセス要求生成部を備え、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記バンク制御部は、各々が前記バンクのいずれかを独立にアクセスするための複数のバンクアクセス回路を備え、
前記バンクアクセス回路の数は、前記アクセスサイクル数に１を加えた数以上で、前記バンクの数より少ないことを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記バンクから読み出されたデータを外部に出力するためのデータ出力部を備え、
前記バンクのいずれかがアクセス動作として読み出し動作を実行中に、前記アドレス比較部による前記比較結果が一致を示すときに、前記データ出力部は、読み出し動作中のバンクから読み出されたデータを出力し、前記比較結果が一致を示している間、読み出されたデータを出力し続けることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記バンクに書き込むデータを外部から受信するデータ入力部を備え、
前記データ入力部は、前記アドレス比較部による前記比較結果が一致を示している間、新たなデータの受信を停止することを特徴とする半導体メモリ。
【請求項９】
少なくとも１つの半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
メモリセルをそれぞれ有し、互いに独立して動作可能な複数のバンクと、
前記バンクのアクセス動作を制御するバンク制御部と、
アクセス動作を実行中のバンクを示すバンクアドレスを保持するアドレス保持部と、
前記アドレス保持部に保持されたバンクアドレスを、アクセス要求とともに外部から供給される外部アドレスに含まれるバンクアドレスと比較するアドレス比較部と、
前記アドレス比較部による比較結果が一致している間、ビジー信号を活性化する比較結果出力部とを備え、
前記コントローラは、
前記半導体メモリをアクセスするためのアクセスコマンド、前記外部アドレスおよび書き込みデータを出力し、前記半導体メモリからの読み出しデータを受信するアクセス制御部と、
前記ビジー信号を受信する比較結果受信部とを備え、
前記アクセス制御部は、活性化された前記ビジー信号を前記比較結果受信部で受けている間、次のアクセスコマンド、次の外部アドレスおよび次の書き込みデータの出力を停止し、読み出しデータの受信を停止することを特徴とするメモリシステム。
【請求項１０】
同時に動作可能な複数のバンクを有する半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムの動作方法であって、
前記半導体メモリは、アクセス動作中のバンクと同じバンクに対するアクセスコマンドを受けたときに、実行中のアクセス動作が完了するまでの間ビジー信号を活性化し、
前記コントローラは、活性化された前記ビジー信号を受けている間、前記半導体メモリに対する次のアクセスコマンドの出力を停止することを特徴とするメモリシステムの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のバンクを有する半導体メモリ、およびこの半導体メモリとコントローラとを有するメモリシステムに関する。
【背景技術】
【０００２】
近年、携帯電話等のシステム製品では、扱うデータ量が飛躍的に増加している。これに伴い、システム製品に搭載される半導体メモリの容量も増加し、高いデータ転送レートを有する半導体メモリが要求されている。一方、複数のバンクを有するＤＲＡＭ等の半導体メモリは、バンクを同時に動作させ、バンクからデータを順次に読み出すことにより、データ転送レートを向上させている。１回の読み出し動作または書き込み動作を実行するための半導体メモリのアクセスサイクルは、メモリコアの動作時間に依存する。したがって、データ転送レートは、順次アクセスが続く場合に高くなるが、ランダムアクセスが頻繁に発生する場合には、データの出力が途切れるために低くなる。データ転送レートの低下を防止するためには、システムの開発時に、順次アクセスが続くように各バンクに保持するデータを決める必要がある。すなわち、従来では、データ転送レートの低下を防止するために、アクセスが同じバンクに連続して実行されない工夫を、システム側で行う必要があった。
【０００３】
例えば、特許文献１には、アクセス中のロウアドレスと、外部から供給される新たなロウアドレスとを比較し、ロウアドレスが同じときにヒット状態とし、ロウアドレスが異なるときにミス状態とする手法が記載されている。これにより、半導体メモリをアクセスするコントローラは、ＤＲＡＭをキャッシュメモリにように使用できる。
【特許文献１】特開平１１−２８３３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の手法では、ランダムアクセスが続く場合、ミス状態が頻繁に発生するため、データ転送レートは低下する。データ転送レートを向上するためには、システム側が、半導体メモリのアクセス順序等を工夫する必要がある。
【０００５】
上述したように、半導体メモリのアクセスサイクルは、メモリコアの動作時間に依存する。このため、ランダムアクセス時のデータ転送レートは、クロックの周波数を高くしても向上できない。このように、システム側に負担を掛けることなく、ランダムアクセス時のデータ転送レートを向上する手法は、提案されていない。
【０００６】
本発明の目的は、複数のバンクを有する半導体メモリ、およびこの半導体メモリとコントローラとを有するメモリシステムにおいて、システム側に負担を掛けることなく、ランダムアクセスを容易に実施することである。さらに、本発明の目的は、システム側に負担を掛けることなく、ランダムアクセス時のデータ転送レートを向上することである。
【課題を解決するための手段】
【０００７】
メモリシステムは、互いに独立して動作可能な複数のバンクを有する半導体メモリと、この半導体メモリをアクセスするコントローラとで構成される。半導体メモリは、バンクのアクセス動作を制御するバンク制御部、アクセス動作を実行中のバンクを示すバンクアドレスを保持するアドレス保持部、アドレス比較部および比較結果出力部を有する。バンクの数は、バンク制御部が同時にアクセス可能なバンクの数より多い。アドレス比較部は、アドレス保持部に保持されたバンクアドレスを、アクセス要求とともに外部から供給さ
れる外部アドレスに含まれるバンクアドレスと比較する。比較結果出力部は、アドレス比較部による比較結果が一致している間、ビジー信号を活性化する。これにより、半導体メモリは、アクセス動作中のバンクと同じバンクに対するアクセスコマンドを受けたときに、実行中のアクセス動作が完了するまでの間ビジー信号を活性化する。
【０００８】
コントローラは、アクセス制御部および比較結果受信部を有する。アクセス制御部は、半導体メモリをアクセスするためのアクセスコマンド、外部アドレスおよび書き込みデータを出力し、半導体メモリからの読み出しデータを受信する。アクセス制御部は、活性化されたビジー信号を比較結果受信部で受けている間、次のアクセスコマンド、次の外部アドレスおよび次の書き込みデータの出力を停止し、読み出しデータの受信を停止する。すなわち、コントローラは、活性化されたビジー信号を受けている間、半導体メモリに対する次のアクセスコマンドの出力を停止する。コントローラは、ビジー信号による通知を受けることで、半導体メモリに次のアクセスコマンドを出力すべきか否かを判断できる。このため、半導体メモリに記憶するデータを複数のバンクに割り振る作業を予め行う必要はない。この結果、システム側に負担を掛けることなく、ランダムアクセスを容易に実施できる。この際、バンクの数を、同時にアクセス動作されるバンクの数より多くすることで、動作していないバンクの数を増やすことができる。これにより、ランダムアクセス時に、ビジー信号が活性化される確率を下げることができる。この結果、ランダムアクセス時のデータ転送レートを向上できる。
【発明の効果】
【０００９】
本発明では、システム側に負担を掛けることなく、ランダムアクセスを容易に実施できる。さらに、システム側に負担を掛けることなく、ランダムアクセス時のデータ転送レートを向上できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
【００１１】
図１は、本発明の第１の実施形態の半導体メモリを示している。半導体メモリＭＥＭは、例えば、クロック同期式のＤＲＡＭ（例えば、ＳＤＲＡＭ）である。メモリＭＥＭは、クロック制御部１０、データ出力部１２、データ入力部１４、データ保持部１６、コマンド入力部１８、アドレス入力部２０、バンク制御部２２、アドレス保持部２４、アドレス比較部２６、比較結果出力部２８および１２８個のバンクＢＫ（ＢＫ０−ＢＫ１２７）を含むセル部３０を有している。なお、メモリＭＥＭは、後述するコントローラＣＮＴＬとともにメモリシステムを構成する。
【００１２】
クロック制御部１０は、一致信号ＣＯＩＮ１が非活性化されている間、外部クロックＣＬＫに同期して内部クロックＭＣＬＫを生成し、一致信号ＣＯＩＮ１が活性化されている間、内部クロックＭＣＬＫの生成を停止する。内部クロックＭＣＬＫは、データ出力部１２、データ入力部１４、コマンド入力部１８およびアドレス入力部２０に供給され、これ等回路を動作させるために使用される。外部クロックＣＬＫは、バンク制御部２２、アドレス保持部２４、アドレス比較部２６、比較結果出力部２８およびセル部３０に供給され、これ等回路を動作させるために使用される。外部クロックＣＬＫは、後述する図４に示すシステムＬＳＩの動作を制御するシステムクロックである。
【００１３】
データ出力部１２は、データ保持部１６から出力される読み出しデータＲＤＴを、内部クロックＭＣＬＫに同期してデータ端子ＤＴに出力する。データ入力部１４は、データ端
子ＤＴに供給される書き込みデータＷＤＴを、内部クロックＭＣＬＫに同期して受け、受けたデータをデータ保持部１６に出力する。データ端子ＤＴは、読み出しデータＲＤＴおよび書き込みデータＷＤＴに共通の端子であり、例えば８ビットで構成される。データ保持部１６は、セル部３０からデータバスＤＢを介して順次に読み出される複数組の読み出しデータＲＤＴを保持し、データバスＤＢを介してセル部３０に順次に書き込むための複数組の書き込みデータＷＤＴを保持する。
【００１４】
コマンド入力部１８は、コマンド端子ＣＭＤに供給されるアクセスコマンドＣＭＤを、内部クロックＭＣＬＫに同期して受け、受けたアクセスコマンドＣＭＤをバンク制御部２２に出力する。この実施形態では、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドが、アクセスコマンドＣＭＤとしてコマンド入力部１８に供給される。アドレス入力部２０は、アドレス端子ＡＤに供給される外部アドレスＡＤを、内部クロックＭＣＬＫに同期して受け、受けた外部アドレスＡＤをバンク制御部２２およびアドレス保持部２４に出力する。外部アドレスＡＤは、バンクＢＫを選択するための７ビットのバンクアドレスＢＡ（上位アドレス）と、バンクＢＫ内のメモリセルを選択するためのアドレス（下位アドレス）とで構成される。各バンクＢＫ内のワード線ＷＬを選択するためのロウアドレスと、ビット線ＢＬを選択するためのコラムアドレスは、下位アドレスとしてメモリＭＥＭに同時に供給される。
【００１５】
バンク制御部２２は、セル部３０のバンクＢＫ０−１２７のうち任意の４つのバンクＢＫを独立して同時にアクセスする機能を有する。このために、バンク制御部２２は、互いに独立した４つのアクセス制御信号ＡＣＮＴ１−４を出力する。各アクセス制御信号ＡＣＮＴ１−４は、ワード線制御信号、センスアンプ制御信号、コラムスイッチ制御信号、プリチャージ制御信号等のバンクＢＫをアクセス動作するためのタイミング信号、および各バンクＢＫのメモリセルを選択するためのアドレス信号で構成される。アクセス制御信号ＡＣＮＴ１−４の数は、メモリＭＥＭがアクセス要求を受けてから１回のアクセス動作の実行を完了するまでの期間を示すクロックサイクル数（＝４）であるアクセスサイクル数に等しい。バンク制御部２２が出力するアクセス制御信号ＡＣＮＴ１−４の数をアクセスサイクル数と等しくすることで、バンク制御部２２の回路規模を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。なお、本発明では、アクセス制御信号ＡＣＮＴ１−４の数は、アクセスサイクル数以上、かつバンクＢＫの数より少なければよい。
【００１６】
バンク制御部２２は、コマンドＣＭＤと、バンクアドレスＢＡを含むアドレスＡＤと、一致信号ＣＯＩＮを受け、一致信号ＣＯＩＮ１、次にアクセス動作が実行されるバンクＢＫを示すネクストバンクアドレスＮＢＡ、およびアドレス保持部２４の動作を制御するための制御信号ＣＮＴを出力する。一致信号ＣＯＩＮ１は、一致信号ＣＯＩＮに同期して出力される。バンク制御部２２は、バンクＢＫの動作を制御するだけでなく、データ出力部１２、データ入力部１４、データ保持部１６およびコマンド入力部１８の動作を制御する。バンク制御部２２の詳細は、後述する図２で説明する。
【００１７】
アドレス保持部２４は、アクセス動作（読み出し動作、書き込み動作および外部リフレッシュ要求に伴うリフレッシュ動作）を実行中のバンクＢＫを示すバンクアドレスＢＡを、最大４つまで保持する。保持できる数は、後述する図３で説明するように、アクセスサイクル数（＝４）と同じに設定されている。この数は、同時にアクセス動作を実行可能なバンクＢＫの数に等しい。したがって、アクセス動作を実行中の全てのバンクアドレスＢＡを、アドレス保持部２４により保持できる。アドレス保持部２４は、保持しているバンクアドレスＢＡを保持バンクアドレスＨＢＡ１−４として出力する。アドレス保持部２４に保持できるバンクアドレスＢＡの数をアクセスサイクル数と等しくすることで、アドレス保持部２４の回路規模を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。なお、アドレス保持部２４にアクセスサイクル数を超えるバンクアドレスＢＡを保持して
もよい。
【００１８】
アドレス比較部２６は、アクセスコマンドＣＭＤともに供給されるバンクアドレスＢＡ（＝ＨＢＡ）が、保持バンクアドレスＨＢＡ１−４のいずれかと一致するときに、一致信号ＣＯＩＮを活性化する。比較結果出力部２８は、一致信号ＣＯＩＮの活性化に同期してビジー信号ＢＳＹを活性化する。例えば、一致信号ＣＯＩＮおよびビジー信号ＢＳＹの活性化レベルは、低論理レベル（接地電圧）であり、一致信号ＣＯＩＮおよびビジー信号ＢＳＹの非活性化レベルは、高論理レベル（電源電圧）である。
【００１９】
セル部３０は、上述したように、１２８個のバンクＢＫ０−１２７を有している。各バンクＢＫ０−１２７は、ダイナミックメモリセルＭＣ、メモリセルＭＣに接続されたワード線ＷＬおよびビット線ＢＬを有している。バンクＢＫ０−１２７は、互いに独立に動作するために、ワードドライバ、センスアンプ、プリチャージ回路等をそれぞれ有している。各バンクＢＫ０−１２７は、スイッチ部ＳＷを介して、アクセス制御信号ＡＣＮＴ１−４を伝達する制御信号バスＣＮＴＢ１−４に接続されている。
【００２０】
制御信号バスＣＮＴＢ１−４の数は、アクセスサイクル数に等しい。制御信号バスＣＮＴＢ１−４の数をアクセスサイクル数と等しくすることで、制御信号バスＣＮＴＢ１−４の配線領域を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。なお、本発明では、制御信号バスＣＮＴＢの数は、アクセスサイクル数以上、かつバンクＢＫの数より少なければよい。スイッチ部ＳＷの動作は、バンク制御部２２により制御される。制御信号バスＣＮＴＢ１−４毎に、スイッチ部ＳＷのいずれかがオンすることにより、４つのバンクＢＫが同時にアクセス可能である。例えば、バンクＢＫ０、ＢＫ１２７の読み出し動作と、バンクＢＫ１の書き込み動作と、バンクＢＫ１２６のリフレッシュ動作を同時に実行できる。
【００２１】
メモリＭＥＭは、後述する図６に示すように、読み出しコマンドＲＤ（アクセス要求）毎に、アドレスＡＤにより選択されたバンクＢＫからデータ（８ビット）を読み出し、読み出したデータをデータ端子ＤＴに１回出力する。また、メモリＭＥＭは、後述する図９に示すように、書き込みコマンドＷＲ（アクセス要求）毎に、データ端子ＤＴで書き込みデータ（８ビット）を１回受け、受けた書き込みデータＤＴをアドレスＡＤにより選択されたバンクＢＫに書き込む。このように、メモリＭＥＭは、アクセス要求毎にデータを１回入出力する動作仕様で設計されるため、ＳＲＡＭと同様なインタフェース仕様でアクセスされる。これにより、コントローラは、メモリＭＥＭを容易にランダムアクセスできる。
【００２２】
各バンクＢＫ０−１２７がアクセス動作を実行するための期間（アクセスサイクル）は、上述したように、４クロックサイクルである。したがって、同時にアクセス動作を実行するバンクＢＫの最大数は、”４”である。また、本実施形態では、バンクＢＫの数は１２８個である。この場合、任意のバンクＢＫにアクセスできる確率（＝ランダムアクセスできる確率）は、いずれのバンクＢＫもアクセス動作を実行していないときに１００％（１２８／１２８）、１つのバンクＢＫがアクセス動作を実行しているときに９９．２％（１２７/１２８）２つのバンクＢＫがアクセス動作を実行しているときに９８．４％（１２６/１２８）、３つのバンクＢＫがアクセス動作を実行しているときに９７．６％（１２５/１２８）である。したがって、本実施形態では、４回の連続したアクセス動作をランダムアクセスできる確率は、これらを掛け合わせた値（９５．４％）になる。
【００２３】
ランダムアクセスの確率は、バンクＢＫの数を増やすことで上がり、バンクＢＫの数を減らすことで下がる。また、ランダムアクセスの確率は、アクセスサイクル数を減らすことで上がり、アクセスサイクル数を増やすことで下がる。アクセスサイクル数は、クロッ
クＣＬＫの周波数が低いほど少なくなる。一般に、複数のバンクＢＫを有する半導体メモリをランダムアクセスできる確率は、順列を表す式（１）により求めることができる。式中の”ａ”は、アクセスサイクル数であり、”ｎ”は、バンクＢＫの数（但し、２以上）である。
【００２４】
ｎＰａ／ｎａ              ‥‥‥（１）
図２は、図１に示したバンク制御部２２の詳細を示している。バンク制御部２２は、バンク制御回路ＢＡＣＮＴおよび４つのアクセス制御回路ＡＣＳ１−４を有している。バンク制御部２２は、図示した以外にも、データ出力部１２、データ入力部１４、データ保持部１６およびコマンド入力部１８の動作を制御する制御回路を有する。
【００２５】
バンク制御回路ＢＡＣＮＴのバンクアドレス保持回路ＨＮＢＡは、次にアクセス動作を実行するバンクアドレスＢＡをネクストバンクアドレスＮＢＡとして出力する。バンク制御回路ＢＡＣＮＴは、アクセス要求（ＣＭＤ、ＡＤ）を受けたときに、制御信号バスＣＮＴＢ１−４の何れを使用するかを選択し、選択した制御信号バスＣＮＴＢに対応するアクセス制御回路ＡＣＳ（ＡＣＳ１−４のいずれか）に、アクセス要求（ＣＭＤ、ＡＤ）とともにアクセス開始信号ＳＴＲＴ（ＳＴＲＴ１−４のいずれか）を出力する。アクセス要求を受けたバンクＢＫがアクセス動作中の場合（一致信号ＣＯＩＮが活性化された場合）、バンク制御回路ＢＡＣＮＴは、新たに受けたアクセス要求およびアドレスＡＤを保持回路ＨＲＥＱに一時的に保持し、そのバンクＢＫのアクセスを制御しているアクセス制御回路ＡＣＳの動作終了後にアクセス開始信号ＳＴＲＴを出力する。これにより、アクセス動作の実行が保留される場合に、アクセス要求およびアドレスＡＤを確実に保持できる。アクセス制御回路ＡＣＳの動作終了は、アクセス終了信号ＥＮＤ１−４によってバンク制御回路ＢＡＣＮＴに通知される。
【００２６】
保持回路ＨＲＥＱは、アクセス要求を、受けた順に一時保持する。これにより、同じバンクＢＫに対する複数のアクセス要求を連続して受けた後、他のバンクＢＫのアクセス要求を受けたときに、他のバンクＢＫのアクセス動作が先に実行されることを防止できる。すなわち、メモリＭＥＭの誤動作を防止できる。
【００２７】
アクセス制御回路ＡＣＳ１−４は、アクセス開始信号ＳＴＲＴ１−４に応答してアクセス制御信号ＡＣＮＴ１−４をそれぞれ出力し、アクセス動作の完了に応答してアクセス終了信号ＥＮＤ１−４をそれぞれ出力する。アクセス制御回路ＡＣＳ１−４は、互いに独立に動作し、かつ互いに重複して動作可能である。アクセス制御回路ＡＣＳ１−４の数は、アクセスサイクル数に等しい。アクセス制御回路ＡＣＳ１−４の数をアクセスサイクル数と等しくすることで、アクセス制御回路ＡＣＳ１−４の回路規模を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。なお、本発明では、アクセス制御回路ＡＣＳの数は、アクセスサイクル数以上、かつバンクＢＫの数より少なければよい。
【００２８】
図３は、図１に示したアドレス保持部２４およびアドレス比較部２６の詳細を示している。アドレス保持部２４は、保持制御回路ＨＣＮＴおよび４つの保持回路ＨＯＬＤ（ＨＯＬＤ１−４）を有している。保持制御回路ＨＣＮＴは、バンク制御部２２からの制御信号ＣＮＴに応じて、バンクアドレスＮＢＡを保持する保持回路ＨＯＬＤ（ＨＯＬＤ１−４のいずれか）を選択し、選択した保持回路ＨＯＬＤにバンクアドレス（ＢＡ１−４のいずれか）およびセット信号ＳＥＴ（ＳＥＴ１−４のいずれか）を出力する。
【００２９】
各保持回路ＨＯＬＤは、８ビットで構成されたレジスタを有しており、下位の７ビットにバンクアドレスＮＢＡを保持する。最上位ビットは、セットされているときに保持しているバンクアドレスＮＢＡが有効なことを示し、リセットされているときに保持しているバンクアドレスＮＢＡが無効なことを示す。各保持回路ＨＯＬＤは、セット信号ＳＥＴの
活性化に同期してバンクアドレスＮＢＡを保持し、保持したバンクアドレスＮＢＡを有効にするために最上位ビットをセットする。また、各保持回路ＨＯＬＤは、セット信号ＳＥＴの非活性化に同期して、保持しているバンクアドレスＮＢＡを無効にするために最上位ビットをリセットする。保持回路ＨＯＬＤは、保持したバンクアドレスＮＢＡを、最上位ビットとともに、保持バンクアドレスＨＢＡ（ＨＢＡ１−４のいずれか）として出力する。
【００３０】
アドレス比較部２６は、４つの比較器ＣＭＰ１−４およびＯＲ回路を有している。比較器ＣＭＰ１−４は、バンクアドレスＮＢＡおよび対応する保持バンクアドレスＨＢＡ（ＨＢＡ１−４のいずれか）を受ける。各比較器ＣＭＰ１−４は、保持バンクアドレスＨＢＡの最上位ビットがセットされているとき、保持バンクアドレスＨＢＡとバンクアドレスＮＢＡとを比較する、各比較器ＣＭＰ１−４は、比較結果が一致するときに、すなわち、アクセス要求されたバンクＢＫがアクセス動作中のバンクＢＫと同じときに、一致信号ＣＯＩＮ（ＣＯＩＮ０１−ＣＯＩＮ０４のいずれか）を高論理レベルに活性化する。各比較器ＣＭＰ１−４は、保持バンクアドレスＨＢＡの最上位ビットがリセットされているとき、一致信号ＣＯＩＮ０１−ＣＯＩＮ０４を低論理レベルにそれぞれ非活性化する。ＯＲ回路は、一致信号ＣＯＩＮ０１−ＣＯＩＮ０４のＯＲ演算をし、演算結果を一致信号ＣＯＩＮとして出力する。
【００３１】
保持回路ＨＯＬＤの数および比較器ＣＭＰの数は、アクセスサイクル数に等しい。保持回路ＨＯＬＤの数および比較器ＣＭＰの数をアクセスサイクル数と等しくすることで、保持回路ＨＯＬＤおよび比較器ＣＭＰの回路規模を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。なお、本発明では、保持回路ＨＯＬＤの数および比較器ＣＭＰの数は、アクセスサイクル数以上、かつバンクＢＫの数より少なければよい。
【００３２】
図４は、第１の実施形態のメモリシステムの概要を示している。この実施形態では、メモリシステムは、シリコン基板上に集積されたシステムＬＳＩ（ＳＯＣ；System On Chip）として形成されている。ＳＯＣは、図１に示した半導体メモリＭＥＭと、半導体メモリＭＥＭをアクセスするコントローラＣＮＴＬとを有している。コントローラＣＮＴＬは、ＣＰＵ、クロック制御部ＣＣＮＴ（比較結果受信部）およびメモリ制御部ＭＣＮＴ（アクセス制御部）を有している。ＣＰＵは、システム全体の動作を制御する。クロック制御部ＣＣＮＴは、ビジー信号ＢＳＹを受信し、ビジー信号ＢＳＹの非活性化中（高論理レベル）に、外部クロックＣＬＫを内部クロックＣＣＬＫとして出力する。また、クロック制御部ＣＣＮＴは、ビジー信号ＢＳＹの活性化中（低論理レベル）に、内部クロックＣＣＬＫの生成を停止する。
【００３３】
メモリ制御部ＭＣＮＴは、内部クロックＣＣＬＫに同期して動作し、ＣＰＵからの指示に従ってメモリＭＥＭをアクセスするために、アクセスコマンドＣＭＤ、外部アドレスＡＤおよび書き込みデータＤＴを出力し、メモリＭＥＭから読み出しデータＤＴを受信する。内部クロックＣＣＬＫは、活性化されたビジー信号ＢＳＹをクロック制御部ＣＣＮＴで受けている間生成されない。この期間、メモリ制御部ＭＣＮＴは、動作せず、内部クロックＣＣＬＫが停止した時点の状態を保持する。すなわち、メモリ制御部ＭＣＮＴは、次のアクセスコマンドＣＭＤ、次の外部アドレスＡＤおよび次の書き込みデータＤＴの出力を停止し、読み出しデータＤＴの受信を停止する
図５は、図４に示したメモリＭＥＭおよびコントローラＣＮＴＬの動作の概要を示している。コントローラＣＮＴＬは、メモリＭＥＭをアクセスするときに、０番目のクロック信号ＣＬＫの立ち上がりエッジ（第３タイミング）に同期してアドレスＡＤを出力する。このとき、アクセスコマンドＣＭＤも出力される。メモリＭＥＭは１番目のクロックＣＬＫの立ち上がりエッジに同期してアドレスＡＤおよびアクセスコマンドＣＭＤを受信する。メモリＭＥＭのアドレス比較部２６（図３）は、１クロックサイクル（第１時間）経過
後の２番目のクロックＣＬＫの立ち上がりエッジ（第１タイミング）に同期して保持バンクアドレスＨＢＡとバンクアドレスＢＡを比較する。
【００３４】
比較結果が一致した場合、比較結果出力部２８は、３番目のクロックＣＬＫの立ち上がりエッジ（第２タイミング）に同期してビジー信号ＢＳＹを出力する。換言すれば、ビジー信号ＢＳＹは、アドレスＡＤを受信した後、２クロック後に出力される。コントローラＣＮＴＬは、４番目のクロックＣＬＫの立ち上がりエッジ（第４タイミング）に同期してビジー信号ＢＳＹを受信する。図５に示した動作をクロックＣＬＫに同期して実施することで、メモリＭＥＭおよびコントローラＣＮＴＬのタイミング設計を容易にできる。これにより、メモリシステムを確実に動作できるため、メモリシステムの信頼性を向上できる。
【００３５】
図６は、第１の実施形態のメモリシステムの動作の一例を示している。この例では、コントローラＣＮＴＬは、メモリＭＥＭに読み出しコマンドＲＤを６回連続して供給する。最初の５回は、バンクＢＫ０に対する要求であり、最後の１回は、バンクＢＫ１に対する要求である。アドレスＡＤの波形中の数字はバンクＢＫの番号を示し、アルファベットはワード線ＷＬの位置を示している。バンクＢＫ０−１の四角枠は、バンクＢＫ０−１の動作期間を示している。なお、読み出しコマンドＲＤのいずれかの代わりにリフレッシュコマンドが供給されてもよい。この場合、リフレッシュコマンドに対応するリフレッシュ動作中（アクセス動作中）、読み出しデータＤＴが出力されないことを除き、読み出しアクセス動作と同じ動作をする。リフレッシュ要求は、後述する図７、図８、図１２においても供給されてもよい。メモリＭＥＭは、上述したように、読み出しコマンドＲＤ（アクセス要求）毎に、バンクＢＫのいずれかをアクセスし、バンクＢＫから読み出したデータＤＴ（８ビット）をコントローラＣＮＴＬに１回出力する。
【００３６】
この実施形態では、コントローラＣＮＴＬは、アクセスコマンドＣＭＤ（＝ＲＤ）および対応するアドレスＡＤを、クロックＣＬＫ（ＣＣＬＫ）の立ち上がりエッジに同期して同時に出力する。メモリＭＥＭは、アクセスコマンドＣＭＤ（＝ＲＤ）および対応するアドレスＡＤを、次のクロックＣＬＫ（ＭＣＬＫ）の立ち上がりエッジに同期して受信する。
【００３７】
まず、コントローラＣＮＴＬは、最初のアクセス要求（読み出しコマンドＲＤおよびアドレスＡＤ（０ａ））を出力する（図６（ａ））。メモリＭＥＭは、最初の読み出しコマンドＲＤおよびアドレスＡＤ（０ａ）を１番目のクロックＣＬＫ（ＭＣＬＫ）に同期して受信する（図６（ｂ））。図２に示したバンク制御回路ＢＡＣＮＴは、バンクＢＫ０がアイドル状態であることを認識した後、例えば、アクセス開始信号ＳＴＲＴ１を出力することにより、バンクＢＫ０の読み出しアクセス動作を開始する（図６（ｃ））。アイドル状態は、アクセス開始信号ＳＴＲＴに対応するアクセス終了信号ＥＮＤをアクセス制御回路ＡＣＳから受けることにより認識される。図３に示したアドレス保持部２４は、バンク制御部２２からの制御信号ＣＮＴに応じて、例えば、保持回路ＨＯＬＤ１にバンクアドレス（ＢＫ０）を保持する。
【００３８】
バンクＢＫ０は、４番目のクロックサイクルの立ち下がりエッジに同期して読み出しデータＤＴ（０ａ）の出力を開始する（図６（ｄ））。すなわち、このメモリＭＥＭでは、読み出しコマンドＲＤを受けてから読み出しデータＤＴが出力されるまでのクロックサイクル数（読み出しレイテンシ）は、”４”である。そして、バンクＢＫ０は、５番目のクロックＭＣＬＫが立ち上がる前に読み出しアクセス動作を完了する。このように、メモリＭＥＭは、１回の読み出し動作を実行するために４クロックサイクルを必要とする。すなわち、メモリＭＥＭの読み出しアクセスサイクルは、４クロックサイクルである。
【００３９】
コントローラＣＮＴＬは、１番目から３番目のアクセス要求（ＲＤ、ＡＤ（０ｂ、０ｃ、０ｄ））を順次に出力する（図６（ｅ））。メモリＭＥＭは、アクセス要求（ＲＤ、ＡＤ（０ｂ、０ｃ、０ｄ））を、２番目から４番目のクロックＭＣＬＫに同期して順次に受信する（図６（ｆ））。アクセス要求は、バンク制御回路ＢＡＣＮＴの保持回路ＨＲＥＱに一時的に保持される。保持回路ＨＲＥＱは、各アクセス要求に対応するアクセス開始信号ＳＴＲＴ１がバンク制御回路ＢＡＣＮＴから出力されるまで、アクセス要求を保持する。図３に示したアドレス比較部２６は、保持回路ＨＯＬＤ１から出力される保持バンクアドレスＨＢＡ１（ＢＫ０）と新たに供給されたバンクアドレスＢＡ（ＢＫ０）とが同じことを検出し、一致信号ＣＯＩＮを活性化する。
【００４０】
図１に示した比較結果出力部２８は、一致信号ＣＯＩＮの活性化を受け、３番目のクロックＭＣＬＫの立ち上がりエッジに同期してビジー信号ＢＳＹを低レベルに活性化する（図６（ｇ））。バンク制御回路ＢＡＣＮＴは、一致信号ＣＯＩＮの活性化を受け、アクセス動作を実行中のバンクＢＫ０に対するアクセス要求を受けたと判断する。バンク制御回路ＢＡＣＮＴは、一致信号ＣＯＩＮに応答して一致信号ＣＯＩＮ１を出力する。
【００４１】
バンク制御回路ＢＡＣＮＴは、アクセス動作を実行中のバンクＢＫに対する次のアクセス要求を保持していないとき、アドレス保持部２４に保持されたバンクＢＫのアドレスを無効にする。例えば、無効にするタイミングは、アクセス動作の実行期間である４クロックサイクルの３番目のクロックＣＬＫの立ち上がりエッジである。一方、バンク制御回路ＢＡＣＮＴは、アクセス動作を実行中のバンクＢＫに対する新たなアクセス要求を保持しているとき、アドレス保持部２４に保持されたバンクＢＫのアドレスを有効にし続ける。この例では、バンクＢＫ０に対する４つの読み出しコマンドＲＤが連続して供給されるため、アドレス保持部２４に保持されたバンクＢＫ０のアドレスは、１５番目のクロックＣＬＫの立ち上がりエッジまで無効にされない。
【００４２】
コントローラＣＮＴＬは、４番目のクロックＣＣＬＫの立ち上がりエッジに同期してビジー信号ＢＳＹの活性化を受ける（図６（ｈ））。図４に示したコントローラＣＮＴＬのクロック制御部ＣＣＮＴは、ビジー信号ＢＳＹの活性化に応答して、内部クロックＣＣＬＫの生成を停止する（図６（ｉ））。内部クロックＣＣＬＫが停止している間、コントローラＣＮＴＬのメモリ制御部ＭＣＮＴの動作は、ホールドされる。これにより、新たなコマンドＣＭＤおよび新たなアドレスＡＤの出力は停止され、５番目の読み出しコマンドＲＤおよびアドレスＡＤ（０ｅ）は、出力され続ける（図６（ｊ））。
【００４３】
一方、メモリＭＥＭでは、図１に示したクロック制御部１０は、一致信号ＣＯＩＮ１の活性化に応答して、内部クロックＭＣＬＫの生成を停止する（図６（ｋ））。内部クロックＭＣＬＫが停止している間、メモリＭＥＭのデータ出力部１２、データ入力部１４、コマンド入力部１８、アドレス入力部２０の動作は、ホールドされる。具体的には、データ出力部１２は、読み出しデータＤＴ（０ａ）を出力し続ける（図６（ｌ））。これにより、後述するように、コントローラＣＮＴＬ側の制御が容易になる。コマンド入力部１８およびアドレス入力部２０は、新たなコマンドＣＭＤおよび新たなアドレスＡＤの受信を停止し、既に受信している読み出しコマンドＲＤおよびアドレスＡＤ（０ｄ）を保持し続ける（図６（ｍ））。新たなコマンドＣＭＤ、アドレスＡＤの受信を停止することで、メモリＭＥＭに不正なコマンドＣＭＤおよびアドレスＡＤが供給されることを防止でき、メモリＭＥＭの誤動作を防止できる。
【００４４】
バンク制御部２２およびバンクＢＫは、クロックＣＬＫに同期して動作するため、内部クロックＭＣＬＫが停止しても動作を続ける。アドレスＡＤ（０ｂ、０ｃ）に対応するバンクＢＫ０の読み出しアクセス動作が完了し、アドレスＡＤ（０ｄ）に対応するバンクＢＫ０の読み出しアクセス動作が実行されるまで、アドレス比較部２６は、一致信号ＣＯＩ
Ｎを活性化し続ける。これにより、比較結果出力部２８は、ビジー信号ＢＳＹを活性化し続ける（図６（ｎ））。
【００４５】
４番目の読み出しコマンドＲＤに対応する読み出しアクセス動作（ＢＫ０のｄ）が開始された後、バンク制御部２２は、バンクＢＫ０に対する未実行のアクセス動作が無くなったと判断する。この判断に基づいて、図３に示したアドレス保持部２４の保持制御回路ＨＣＮＴは、バンクＢＫ０を示すバンクアドレスＢＡを無効にする。アドレス比較部２６は、比較する保持バンクアドレスＨＢＡが無くなるため、一致信号ＣＯＩＮを非活性化する。一致信号ＣＯＩＮの非活性化に応答して、一致信号ＣＯＩＮ１が非活性化され、１５番目のクロックＣＬＫに同期してビジー信号ＢＳＹが高レベルに非活性化される（図６（ｏ））。
【００４６】
コントローラＣＮＴＬは、１６番目のクロックＣＬＫに同期してビジー信号ＢＳＹの非活性化を受ける（図６（ｐ））。図４に示したクロック制御部ＣＣＮＴは、ビジー信号ＢＳＹの非活性化に応答して、１７番目以降のクロックＣＣＬＫの生成を再開する（図６（ｑ））。これにより、コントローラＣＮＴＬのメモリ制御部ＭＣＮＴは、データＤＴの受信動作を再開し、コマンドＣＭＤおよびアドレスＡＤの出力動作を再開する。具体的には、メモリ制御部ＭＣＮＴは、読み出しデータＤＴ（０ａ）を受信し、６番目の読み出しコマンドＲＤおよび対応するアドレスＡＤ（１ｆ）を出力する（図６（ｒ））。
【００４７】
一方、メモリＭＥＭでは、クロック制御部１０は、一致信号ＣＯＩＮ１の非活性化に応答して、内部クロックＭＣＬＫの生成を再開する（図６（ｓ））。これにより、メモリＭＥＭは、コマンドＣＭＤおよびアドレスＡＤの受信動作と、データＤＴの出力動作を再開する。具体的には、メモリＭＥＭのコマンド入力部１８およびアドレス入力部２０は、２つの連続する読み出しコマンドＲＤおよびアドレスＡＤ（０ｅ、１ｆ）を、クロックＭＣＬＫに同期して順次に受信する（図６（ｔ））。
【００４８】
アドレスＡＤ（０ｅ、１ｆ）が供給されるとき、アクセス動作を実行中のバンクＢＫは存在しないため、アドレスＨＢＡ、ＢＡの比較結果は不一致を示す。すなわち、一致信号ＣＯＩＮが活性化されない。このため、バンク制御部２２は、バンクＢＫ０、ＢＫ１に対する読み出し動作を順次開始する。比較結果が不一致の時に、読み出し動作をすぐに開始することで、読み出しアクセスサイクルを最小限にできる。メモリＭＥＭのデータ出力部１２は、読み出しデータＤＴ（０ｂ、０ｃ、０ｄ、０ｅ、１ｆ）を、１８番目から２２番目のクロックＭＣＬＫに同期して、順次出力する（図６（ｕ））。
【００４９】
アドレス保持部２４は、読み出しコマンドＲＤ（０ｅ）に対応してバンク制御部２２から供給される制御信号ＣＮＴに応じて、例えば、保持回路ＨＯＬＤ１にバンクアドレス（ＢＫ０）を保持する。また、アドレス保持部２４は、読み出しコマンドＲＤ（０ｆ）に対応してバンク制御部２２から供給される制御信号ＣＮＴに応じて、例えば、保持回路ＨＯＬＤ２にバンクアドレス（ＢＫ１）を保持する。バンクアドレスが互いに異なるため、ビジー信号ＢＳＹは活性化されない。
【００５０】
図６の波形では、読み出し動作は、クロックＭＣＬＫが途中で停止したために遅延しているように見える。しかし、全ての読み出しデータＤＴは、読み出しコマンドＲＤの供給からクロックＭＣＬＫの４クロック後（読み出しレイテンシ＝”４”）に出力される。
【００５１】
コントローラＣＮＴＬは、メモリＭＥＭからの読み出しデータＤＴを、１７番目から２２番目のクロックＣＣＬＫに同期して順次に受ける（図６（ｖ））。メモリＭＥＭは、クロックＭＣＬＫの停止中にも読み出しデータＤＴ（０ａ）を出力し続ける。このため、コントローラＣＮＴＬは、出力を再開したクロックＣＣＬＫの最初の立ち上がりエッジに同
期して読み出しデータＤＴ（０ａ）を受信できる。すなわち、コントローラＣＮＴＬは、メモリＭＥＭ側の制御タイミングに依存しない任意のタイミングで読み出しデータＤＴを受信できる。この結果、コントローラＣＮＴＬのタイミング設計を容易にできる。
【００５２】
コントローラＣＮＴＬにおいても、全ての読み出しデータＤＴは、読み出しコマンドＲＤを供給後、クロックＣＣＬＫの５クロック後に受信される。すなわち、クロックＭＣＬＫ、ＣＣＬＫを、ビジー信号ＢＳＹおよび一致信号ＣＯＩＮにより互いに連携して、停止、開始することで、読み出しレイテンシを常に一定にできる。
【００５３】
図７は、第１の実施形態のメモリシステムの動作の別の例を示している。この例においても、コントローラＣＮＴＬは、メモリＭＥＭに読み出しコマンドＲＤを６回連続して供給する。但し、最初の２回および最後の１回は、バンクＢＫ０に対する要求であり、次の３回は、バンクＢＫ１−３に対する要求である。波形中の符号の意味は、図６と同じである。６番目のクロックサイクルまでの波形は、アドレスＡＤの値を除き、図６と同じである。また、７番目のクロックサイクル以降の波形は、動作するバンクＢＫの値および数を除き、図６の１５番目のクロックサイクル以降の波形と同じである。この例においても、クロックＭＣＬＫ、ＣＣＬＫは、ビジー信号ＢＳＹの活性化中に停止する。全ての読み出しデータＤＴは、読み出しレイテンシ＝”４”でメモリＭＥＭから出力される。
【００５４】
２番目の読み出しコマンドＲＤに対応する読み出しアクセス動作（ＢＫ０のｂ）が開始された後、バンク制御部２２は、バンクＢＫ０に対する未実行のアクセス動作が無くなったと判断する。この判断に基づいて、図３に示した保持制御回路ＨＣＮＴは、バンクＢＫ０を示すバンクアドレスＢＡを無効にする。そして、図６と同様に、一致信号ＣＯＩＮ、ＣＯＩＮ１が非活性化され、７番目のクロックＣＬＫに同期してビジー信号ＢＳＹが非活性化される（図７（ａ））。
【００５５】
３番目から６番目の読み出しコマンドＲＤに対応するバンクアドレスＢＡ（１、２、３、０）は、全て異なる（図７（ｂ））。換言すれば、以降の動作では、読み出しアクセス要求は、読み出し動作を実行中のバンクＢＫに発生しない。したがって、ビジー信号ＢＳＹは、非活性化状態に保持される（図７（ｃ））。
【００５６】
バンク制御回路ＢＡＣＮＴは、保持回路ＨＲＥＱに保持された３−４番目のアクセス要求（１ｃ、２ｄ）に対応するアクセス動作を、バンクＢＫ１−２がアクセス動作を実行していないのにもかかわらず、すぐに開始せず、バンクＢＫ０のアクセス動作（ｄ）を開始した後にそれぞれ開始する。換言すれば、バンク制御回路ＢＡＣＮＴは、保持回路ＨＲＥＱに別のバンクＢＫのアクセス要求およびアドレスＡＤを先に保存している場合、アドレスＨＢＡ、ＢＡが不一致でも、アクセス要求およびアドレスＡＤを保持回路ＨＲＥＱに保持し、保持しているアクセス要求の順にアクセス動作を実行する。これにより、読み出しデータＤＴを読み出しコマンドＲＤの供給順に出力することができ、メモリＭＥＭの誤動作を防止できる。
【００５７】
また、バンク制御回路ＢＡＣＮＴは、３−４番目のアクセス要求（１ｃ、２ｄ）に対応するアクセス動作を、同時に開始せずに、クロックサイクル毎に順次開始する。これにより、複数のバンクＢＫにおいて、ワード線ＷＬの活性化を開始するタイミングおよびビット線のプリチャージを開始するタイミング等が、重なることを防止できる。動作が同時に開始される回路の数が減るため、アクセス動作時のピーク電流を削減でき、電源配線等の配線幅を最小限にできる。この結果、メモリＭＥＭのチップサイズの増加を防止できる。
【００５８】
図８は、第１の実施形態のメモリシステムの動作の別の例を示している。この例においても、コントローラＣＮＴＬは、メモリＭＥＭに読み出しコマンドＲＤを６回連続して供
給する。但し、この例では、バンクＢＫ０、ＢＫ１、ＢＫ０、ＢＫ２、ＢＫ３、ＢＫ１に対するアクセス要求が順次に供給される。波形中の符号の意味は、図６と同じである。
【００５９】
この例では、メモリＭＥＭは、バンクＢＫ０の読み出しアクセス動作（ａ）を実行中に、バンクＢＫ０の読み出しコマンドＲＤ（０ｃ）を受ける。具体的には、アクセス動作を実行中の保持バンクアドレスＨＢＡ１（ＢＫ０）は、新たに供給されたバンクアドレスＢＡ（ＢＫ０）に一致する。これにより、ビジー信号ＢＳＹが活性化される（図８（ａ））。
【００６０】
３番目の読み出しコマンドＲＤに対応する読み出しアクセス動作（ＢＫ０のｃ）の開始により、バンクＢＫ０において、アクセス動作を開始していない読み出しコマンドＲＤは無くなる。このため、図６および図７と同様に、ビジー信号ＢＳＹは非活性化される（図８（ｂ））。なお、バンクＢＫ２−３のアクセス動作は、図７と同様に、バンク制御回路ＢＡＣＮＴの制御により、バンクＢＫ０のアクセス動作（ｃ）が開始された後に、順次開始される（図８（ｃ））。クロックＭＣＬＫ、ＣＣＬＫは、ビジー信号ＢＳＹの活性化中に停止するが、全ての読み出しデータＤＴは、読み出しレイテンシ＝”４”で出力される。
【００６１】
図９は、第１の実施形態のメモリシステムの動作の別の例を示している。この例では、コントローラＣＮＴＬは、メモリＭＥＭに書き込みコマンドＷＲを６回連続して供給する。最初の５回は、バンクＢＫ０に対する要求であり、最後の１回は、バンクＢＫ１に対する要求である。波形中の符号の意味は、図６と同じである。なお、書き込みＷＲのいずれかの代わりにリフレッシュコマンドが供給されてもよい。後述する図１０−図１２でも同様である。この場合、メモリＭＥＭは、リフレッシュコマンドに対応するリフレッシュ動作中（アクセス動作中）に、書き込みデータＤＴが入力されないことを除き、書き込みアクセス動作と同じ動作をする。メモリＭＥＭは、上述したように、書き込みコマンドＷＲ（アクセス要求）毎に、コントローラＣＮＴＬから供給される書き込みデータ（８ビット）を１回受け、受けた書き込みデータＤＴをアドレスＡＤにより選択されたバンクＢＫに書き込む。
【００６２】
図９の動作は、書き込みコマンドＷＲが、図６の読み出しコマンドＲＤの代わりに供給されること、書き込みデータＤＴが、書き込みコマンドＷＲおよび書き込みアドレスＡＤに同期してメモリＭＥＭに供給されることを除き、図６と同じである。すなわち、全ての書き込みアクセス動作は、４クロックサイクル（書き込みレイテンシ＝”４”）で実行される。このため、バンク制御回路ＢＡＣＮＴおよびアクセス制御回路ＡＣＳは、データＤＴの入出力動作を除き、書き込みアクセス動作を読み出しアクセス動作と同じタイミングで実行する。したがって、クロックＭＣＬＫ、ＣＣＬＫは、５−１６番目のクロックサイクル中に停止する。
【００６３】
ビジー信号ＢＳＹは、３番目のクロックＣＬＫに同期して活性化され、１５番目のクロックＣＬＫに同期して非活性化される。メモリＭＥＭのデータ入力部１４は、クロックＭＣＬＫの停止により、新たなデータＤＴの入力動作を停止し、既に受信している書き込みデータＤＴ（０ｄ）を保持し続ける（図９（ａ））。新たなデータＤＴの受信を停止することで、メモリＭＥＭに不正なデータＤＴが供給されることを防止でき、メモリＭＥＭの誤動作を防止できる。コマンド入力部１８およびアドレス入力部２０の動作は、図６と同じである。コントローラＣＮＴＬのメモリ制御部ＭＣＮＴは、新たなコマンドＣＭＤ、アドレスＡＤおよび書き込みデータＤＴの出力動作を停止する。すなわち、４番目の書き込みコマンドＷＲ、アドレスＡＤ（０ｅ）および書き込みデータＤＴ（０ｄ）は、出力され続ける（図９（ｂ））。
【００６４】
メモリＭＥＭのコマンド入力部１８、アドレス入力部２０およびデータ入力部１４は、クロックＭＣＬＫの再開により、書き込みコマンドＷＲ、アドレスＡＤおよび書き込みデータＤＴの受信動作を再開する（図９（ｃ））。コントローラＣＮＴＬのメモリ制御部ＭＣＮＴは、新たなコマンドＣＭＤ、アドレスＡＤおよび書き込みデータＤＴの出力動作を再開する（図９（ｄ））。
【００６５】
図１０は、第１の実施形態のメモリシステムの動作の別の例を示している。この例においても、コントローラＣＮＴＬは、メモリＭＥＭに書き込みコマンドＷＲを６回連続して供給する。但し、最初の２回および最後の１回は、バンクＢＫ０に対する要求であり、次の３回は、バンクＢＫ１−３に対する要求である。波形中の符号の意味は、図６と同じである。
【００６６】
図１０の動作は、書き込みコマンドＷＲが、図７の読み出しコマンドＲＤの代わりに供給されること、書き込みデータＤＴが、書き込みコマンドＷＲおよび書き込みアドレスＡＤに同期してメモリＭＥＭに供給されることを除き、図７と同じである。すなわち、全ての書き込みアクセス動作は、４クロックサイクル（書き込みレイテンシ＝”４”）で実行される。クロックＭＣＬＫ、ＣＣＬＫは、５−８番目のクロックサイクル中に停止する。書き込みアクセス動作時のメモリＭＥＭおよびコントローラＣＮＴＬの動作は、図９と同じである。
【００６７】
図１１は、第１の実施形態のメモリシステムの動作の別の例を示している。この例においても、コントローラＣＮＴＬは、メモリＭＥＭに書き込みコマンドＷＲを６回連続して供給する。但し、この例では、バンクＢＫ０、ＢＫ１、ＢＫ０、ＢＫ２、ＢＫ３、ＢＫ１に対するアクセス要求が順次に供給される。波形中の符号の意味は、図６と同じである。
【００６８】
図１１の動作は、書き込みコマンドＷＲが、図８の読み出しコマンドＲＤの代わりに供給されること、書き込みデータＤＴが、書き込みコマンドＷＲおよび書き込みアドレスＡＤに同期してメモリＭＥＭに供給されることを除き、図８と同じである。すなわち、全ての書き込みアクセス動作は、４クロックサイクル（書き込みレイテンシ＝”４”）で実行される。クロックＭＣＬＫ、ＣＣＬＫは、５−８番目のクロックサイクル中に停止する。書き込みアクセス動作時のメモリＭＥＭおよびコントローラＣＮＴＬの動作は、図９と同じである。
【００６９】
図１２は、第１の実施形態のメモリシステムの動作の別の例を示している。この例では、読み出しアクセス要求ＲＤと書き込みアクセス要求ＷＲとがメモリＭＥＭに供給される。データ端子ＤＴは、入出力共通のため、コントローラＣＮＴＬは、書き込みデータＤＴを読み出しデータＤＴの受信タイミングに重ならないように出力する必要がある。このために、メモリＭＥＭを動作させるための信号のタイミング仕様は、書き込みデータＤＴと読み出しデータＤＴが重ならないように設定されている。波形中の符号の意味は、図６と同じである。
【００７０】
この例では、メモリＭＥＭは、バンクＢＫ３の読み出しアクセス動作中に、９番目のクロックＭＣＬＫに同期してバンクＢＫ３に対する読み出しコマンドＲＤを受ける（図１２（ａ））。これにより、ビジー信号ＢＳＹは、１０番目のクロックＭＣＬＫに同期して活性化され、１４番目のクロックＭＣＬＫに同期して非活性化される（図１２（ｂ））。クロックＭＣＬＫ、ＣＣＬＫは、ビジー信号ＢＳＹの活性化中に停止する。全ての読み出しアクセスサイクルは、４クロックサイクルで完了する（読み出しレイテンシ＝”４”）。全ての書き込みアクセスサイクルは、４クロックサイクルで完了する（書き込みレイテンシ＝”４”）。
【００７１】
以上、第１の実施形態では、メモリＭＥＭは、１２８個のバンクＢＫのうち４つのバンクＢＫを同時にアクセスする機能を有し、アクセス動作中のバンクＢＫに対するアクセス要求を受けたときにビジー信号ＢＳＹを出力する。動作していないバンクのＢＫ数を相対的に増やすことにより、ランダムアクセス時に、ビジー信号が活性化される確率を下げることができる。この結果、ランダムアクセス時のデータ転送レートを向上できる。また、メモリＭＥＭをアクセスするコントローラＣＮＴＬは、ビジー信号ＢＳＹによりメモリＭＥＭの状態を把握できるため、アクセス動作を連続して実行可能か否かの判断をすることなくメモリＭＥＭをアクセスできる。したがって、メモリＭＥＭに記憶するデータを複数のバンクに割り振る作業を予め行う必要はない。この結果、システム側に負担を掛けることなく、ランダムアクセスを容易に実施できる。
【００７２】
アクセス制御回路ＡＣＳ１−４、制御信号バスＣＮＴＢ１−４、保持回路ＨＯＬＤ１−４および比較器ＣＭＰ１−４の数を、アクセスサイクル数（＝４）と同じにすることで、メモリＭＥＭ内に形成される回路の規模およびレイアウト領域を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。
【００７３】
図１３は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、例えば、クロック同期式の擬似ＳＲＡＭである。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有している。擬似ＳＲＡＭは、メモリセルのリフレッシュ動作を内部で自動的に実行する。擬似ＳＲＡＭをアクセスするコントローラは、リフレッシュ動作を意識することなく擬似ＳＲＡＭをアクセスできる。コマンド端子ＣＭＤに供給されるアクセスコマンドは、読み出しコマンドおよび書き込みコマンドであり、リフレッシュコマンドは存在しない。
【００７４】
メモリＭＥＭは、第１の実施形態のメモリＭＥＭのバンク制御部２２、アドレス保持部２４およびアドレス比較部２６の代わりにバンク制御部２２Ａ、アドレス保持部２４Ａおよびアドレス比較部２６Ａを有している。また、半導体メモリＭＥＭは、リフレッシュタイマ３２（内部アクセス要求生成部）、リフレッシュアドレスカウンタ３４、アドレスセレクタ３６、制御信号バスＣＮＴＢ５、および制御信号バスＣＮＴＢ５に接続されたスイッチ部ＳＷを新たに有している。その他の構成は、第１の実施形態と同じである。
【００７５】
リフレッシュタイマ３２は、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を所定の周期で生成する。リフレッシュアドレスカウンタ３４は、リフレッシュ要求ＲＲＥＱに同期してリフレッシュアドレスＲＡＤを更新するカウンタである。リフレッシュアドレスＲＡＤは、リフレッシュ動作を実行するメモリセルＭＣに接続されるワード線ＷＬを示すアドレスである。アドレスセレクタ３６は、バンク制御部２２Ａの制御を受けて、アドレス端子ＡＤを介して供給されるアドレスＡＤおよびリフレッシュアドレスＲＡＤのいずれかをバンク制御部２２Ａおよびアドレス保持部２４Ａに出力する。
【００７６】
図１４は、図１３に示したバンク制御部２２Ａの詳細を示している。バンク制御部２２Ａは、図２に示した構成に加えて、制御信号バスＣＮＴＢ５に出力するアクセス制御信号ＡＣＮＴ５を生成するためのアクセス制御回路ＡＣＳ５を有している。バンク制御部２２Ａのバンク制御回路ＢＡＣＮＴは、アクセスコマンドＲＤ、ＷＲとリフレッシュ要求ＲＲＥＱ（リフレッシュコマンド）とが競合したときに、優先順を決めるアービタＡＲＢを有している。保持部ＨＲＥＱは、第１の実施形態の機能に加え、リフレッシュ要求ＲＲＥＱを一時的に保持する機能を有している。
【００７７】
バンク制御回路ＢＡＣＮＴは、アクセス制御回路ＡＣＳ５を動作するためのアクセス開始信号ＳＴＲＴ５をアクセス制御回路ＡＣＳ５に出力し、アクセス制御回路ＡＣＳ５から
アクセス終了信号ＥＮＤ５を受信する。また、バンク制御回路ＢＡＣＮＴは、アクセスコマンドＣＭＤ（ＲＤ、ＷＲ）およびリフレッシュコマンドＲＲＥＱをアクセスコマンドとして受け、アクセス制御回路ＡＣＳ１−５を介して、バンクＢＫ０−１２７の読み出しアクセス動作、書き込みアクセス動作およびリフレッシュ動作を実行する。バンク制御部２２Ａにおけるその他の構成は、第１の実施形態のバンク制御部２２と同じである。
【００７８】
図１５は、図１３に示したアドレス保持部２４Ａおよびアドレス比較部２６Ａの詳細を示している。アドレス保持部２４Ａは、図３に示した構成に加えて、保持バンクアドレスＨＢＡ５を出力する保持回路ＨＯＬＤ５を有している。アドレス保持部２４Ａの保持制御回路ＨＣＮＴは、保持回路ＨＯＬＤ５にセット信号ＳＥＴ５およびバンクアドレスＢＡ５を出力する。アドレス保持部２４Ａにおけるその他の構成は、第１の実施形態のアドレス保持部２４と同じである。
【００７９】
アドレス比較部２６Ａは、図３に示した構成に加えて、バンクアドレスＮＢＡを保持バンクアドレスＨＢＡ５と比較する比較器ＣＭＰ５を有している。比較器ＣＭＰ１−５の出力は、ＯＲ演算され、一致信号ＣＯＩＮとして出力される。アドレス比較部２６Ａにおけるその他の構成は、第１の実施形態のアドレス比較部２６と同じである。
【００８０】
この実施形態では、第１の実施形態と同様に、セル部３０は、１２８個のバンクＢＫ０−１２７を有している。各バンクＢＫのアクセスサイクルは、４クロックサイクルである。ここで、アクセスサイクルは、１回の読み出しアクセス動作、１回の書き込みアクセス動作または１回のリフレッシュ動作に必要なクロックサイクル数である。リフレッシュ動作は、１回のリフレッシュ要求ＲＲＥＱに応答して、バンクＢＫのいずれかで実行される。
【００８１】
この実施形態では、制御信号バスＣＮＴＢの数、バンク制御部２２Ａのアクセス制御回路ＡＣＳの数、アドレス保持部２４Ａの保持回路ＨＯＬＤの数、およびアドレス比較部２６Ａの比較器ＣＭＰの数は、アクセスサイクル数に”１”を加えた数（＝５）に等しい。すなわち、同時に動作可能なバンクＢＫの数は、”５”である。これにより、バンクＢＫのいずれかでリフレッシュ動作を実行している場合にも、読み出しコマンドＲＤおよび書き込みコマンドＷＲをクロックＣＬＫに同期して連続して受信でき、コマンドＲＤ、ＷＲに応答するアクセス動作を４クロックサイクルで実行できる（アクセスサイクル数＝４）。これにより、メモリＭＥＭの回路規模を最小限にでき、メモリＭＥＭのチップサイズを小さくできる。
【００８２】
なお、本発明では、アクセス制御信号ＡＣＮＴ１−４の数は、アクセスサイクル数＋１以上、かつバンクＢＫの数より少なければよい。また、１回のリフレッシュ要求ＲＲＥＱに応答して、ｎ個のバンクＢＫでリフレッシュ動作が開始される場合、同時に動作可能なバンクＢＫの数は、”４＋ｎ”に設計する必要がある。この場合、制御信号バスＣＮＴＢの数、アクセス制御回路ＡＣＳの数、保持回路ＨＯＬＤの数、および比較器ＣＭＰは、それぞれ”４＋ｎ”個必要である。
【００８３】
図１６は、第２の実施形態のメモリシステムの動作の一例を示している。この例では、コントローラＣＮＴＬは、メモリＭＥＭに読み出しコマンドＲＤを５回連続して供給する。最初の４回は、バンクＢＫ０に対する要求であり、最後の１回は、バンクＢＫ１に対する要求である。また、バンクＢＫ０に対するリフレッシュ要求ＲＲＥＱが、最初の読み出しコマンドＲＤが供給される前に生成され、バンクＢＫ０は、最初の読み出しアクセス動作の前にリフレッシュ動作ＲＥＦを実行する（図１６（ａ））。波形中の符号の意味は、図６と同じである。
【００８４】
リフレッシュ動作ＲＥＦが実行されているバンクＢＫ０のバンクアドレスＢＡは、アドレス保持部２４Ａに保持される。このため、最初の読み出しコマンドＲＤの供給に応答して、ビジー信号ＢＳＹが出力される（図１６（ｂ））。その後のメモリＭＥＭの動作は、最初の読み出しデータＤＴ（０ｂ）が１７番目のクロックＭＣＬＫに同期して出力されることを除き、図６と同じである。コントローラＣＮＴＬの動作は、最初の読み出しコマンドＲＤ（０ｂ）が１番目のクロックＣＣＬＫに同期して出力され、最初の読み出しデータＤＴ（０ｂ）が１８番目のクロックＣＣＬＫに同期して受信されることを除き、図６と同じである。このため、本実施形態では、リフレッシュ動作ＲＥＦを内部で自動的に実行するのにもかかわらず、全ての読み出しデータＤＴを、読み出しレイテンシ＝”４”で出力できる。換言すれば、コントローラＣＮＴＬは、リフレッシュ動作を意識することなくメモリＭＥＭをアクセスできる。
【００８５】
図１７は、第２の実施形態のメモリシステムの動作の別の例を示している。この例では、コントローラＣＮＴＬは、メモリＭＥＭに書き込みコマンドＷＲを５回連続して供給する。最初の４回は、バンクＢＫ０に対する要求であり、最後の１回は、バンクＢＫ１に対する要求である。また、バンクＢＫ０に対するリフレッシュ要求ＲＲＥＱが、最初の書き込みコマンドＷＲが供給される前に生成され、バンクＢＫ０は、最初の書き込みアクセス動作の前にリフレッシュ動作ＲＥＦを実行する（図１７（ａ））。波形中の符号の意味は、図６と同じである。
【００８６】
リフレッシュ動作後のメモリＭＥＭの動作は、最初の書き込みデータＤＴ（０ａ）が供給されないことを除き、図９と同じである。このため、本実施形態では、図１６と同様に、リフレッシュ動作ＲＥＦを内部で自動的に実行するのにもかかわらず、全ての書き込みアクセス動作を、書き込みレイテンシ＝”４”で実行できる。換言すれば、コントローラＣＮＴＬは、リフレッシュ動作を意識することなくメモリＭＥＭをアクセスできる。
【００８７】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭが、リフレッシュ動作をメモリＭＥＭの内部で自動的に実行する機能を有する場合にも、コントローラＣＮＴＬは、ビジー信号ＢＳＹにより、アクセス動作を連続して実行可能か否かの判断をすることなくメモリＭＥＭをアクセスできる。したがって、システム側に負担を掛けることなく、ランダムアクセスを容易に実施できる。
【００８８】
図１８は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリシステムは、システムインパッケージＳＩＰとして形成されている。ＳＩＰは、第１の実施形態の半導体メモリＭＥＭと、半導体メモリＭＥＭをアクセスするコントローラＣＮＴＬとを有している。コントローラＣＮＴＬは、図４と同じである。なお、第２の実施形態のメモリＭＥＭを用いてＳＩＰを構成してもよい。ＳＩＰの動作は、上述した図６−図１２あるいは図１６−図１７と同じである。以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００８９】
図１９は、本発明の第４の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリシステムは、プリント基板ＰＣＢ上に半導体メモリＭＥＭおよびコントローラＣＮＴＬを搭載することにより形成されている。半導体メモリＭＥＭおよびコントローラＣＮＴＬは、第１の実施形態（図４）と同じである。なお、第２の実施形態のメモリＭＥＭを用いてＰＣＢを構成してもよい。ＰＣＢの動作は、上述した図６−図１２あるいは図１６−図１７と同じである。以上、第４の実施形態においても、
上述した第１および第２の実施形態と同様の効果を得ることができる。
【００９０】
図２０は、本発明の第５の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、シリコン基板上に集積されたシステムＬＳＩ（ＳＯＣ）として形成されている。ＳＯＣは、３個の半導体メモリＭＥＭと、半導体メモリＭＥＭをアクセスするコントローラＣＮＴＬとを有している。
【００９１】
メモリＭＥＭは、互いに異なるアドレス空間に割り当てられており、共通のコマンド線ＣＭＤ、アドレス線ＡＤおよびデータ線ＤＴに接続されている。コントローラＣＮＴＬは、コマンドＣＭＤ、アドレスＡＤおよび書き込みデータＤＴを出力し、読み出しデータＤＴを受ける。コマンドＣＭＤは、メモリＭＥＭを活性化するためのチップセレクト信号を含む。コントローラＣＮＴＬは、チップセレクト信号を用いて、メモリＭＥＭのいずれかをアクセスする。
【００９２】
メモリＭＥＭは、第１または第２の実施形態のメモリＭＥＭが使用される。但し、比較結果出力部２９は、ビジー信号ＢＳＹを活性化するときに、低論理レベル（第１論理レベル）に設定し、ビジー信号ＢＳＹを非活性化するときに、高論理レベルではなく、ビジー端子ＢＳＹを高インピーダンス状態（オープン状態）に設定する。このために、出力結果出力部２９は、ビジー端子ＢＳＹに出力が接続されたトライステート出力バッファ（図示せず）を有する。
【００９３】
メモリＭＥＭからそれぞれ出力されるビジー信号ＢＳＹは、共通ビジー信号線ＢＳＹに出力される。共通ビジー信号線ＢＳＹは、抵抗Ｒ１を介して電源線ＶＤＤに接続されている。すなわち、共通ビジー信号線ＢＳＹは、プルアップされている。これにより、ビジー信号ＢＳＹが非活性化されているとき、共通ビジー信号線ＢＳＹは、高論理レベル（第２論理レベル）に設定される。抵抗Ｒ１および電源線ＶＤＤは、レベル固定部として機能する。
【００９４】
コントローラＣＮＴＬのクロック制御部ＣＣＮＴは、共通ビジー信号線ＢＳＹが低論理レベルのときにビジー信号ＢＳＹの活性化を認識してクロックＣＣＬＫの生成と停止する。クロック制御部ＣＣＮＴは、共通ビジー信号線ＢＳＹが高論理レベルのときにビジー信号ＢＳＹの非活性化を認識し、ＣＣＬＫの生成を再開する。このように、本実施形態では、コントローラＣＮＴＬは、１本の共通ビジー信号線ＢＳＹにより、メモリＭＥＭからそれぞれ出力されるビジー信号ＢＳＹを認識できる。
【００９５】
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、メモリシステムを複数のメモリＭＥＭで構成することで、コントローラＣＮＴＬがメモリＭＥＭをランダムアクセスするときに、ビジー信号ＢＳＹが活性化される確率を下げることができる。この結果、ランダムアクセス時のデータ転送レートを向上できる。
【００９６】
なお、上述した実施形態では、本発明をＳＤＲＡＭおよびクロック同期式の擬似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式のＳＲＡＭあるいはＮＯＲ型フラッシュメモリに適用してもよい。
【００９７】
上述した第２の実施形態では、内部アクセス要求として、リフレッシュ要求ＲＲＥＱを所定の周期で生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭが、パワーオン中に不良のメモリセルＭＣを自動的に救済す
る救済回路を有する場合、内部アクセス要求として、救済動作サイクルを所定の周期で生成してもよい。救済回路は、周期的にワード線ＷＬを順次選択し、不良のメモリセルＭＣを救済するためのエラー訂正コード（ＥＣＣ；Error Correction Code）を生成する回路と、エラー訂正コードを保持するメモリセルＭＣとを有する。
【００９８】
上述した実施形態では、バンクアドレスＢＡの全ビット（７ビット）をアドレス比較部２６、２６ａにより比較する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、バンクアドレスＢＡの一部のビット（例えば、下位６ビット）をアドレス比較部２６、２６ａにより比較してもよい。この場合、ビジー信号ＢＳＹは、隣のバンクＢＫがアクセス動作を実行中にも活性化される。このとき、メモリＭＥＭのランダムアクセスの確率は、９０．１％になる。この確率は、６４個のバンクＢＫを有する場合と同じである。しかし、メモリシステムのデータ転送レートの仕様が、この確率のときにも満足できる場合、アドレス保持部２４、２４Ａ、アドレス比較部２６、２６Ａおよびバンク制御部２２、２２Ａの回路規模を削減でき、これら回路に配線される信号線の数を削減できる。この結果、メモリＭＥＭのサイズを小さくでき、メモリシステムのコストを削減できる。
【００９９】
上述した第５の実施形態では、メモリシステムをＳＯＣとして形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリシステムを、第３の実施形態に示したＳＩＰあるいは第４の実施形態に示したＰＣＢとして形成してもよい。
【０１００】
上述した第１実施形態では、コントローラＣＮＴＬからのアクセスアドレスＡＤの出力、メモリＭＥＭによるアクセスアドレスＡＤの受信、アドレスＨＢＡ、ＢＡの比較動作、比較結果の出力、コントローラＣＮＴＬによる比較結果の受信を、クロックＣＬＫに同期して順次実施する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、これら動作は、所定の遅延時間を置いて順次実施されてもよい。特に、本発明をクロック非同期式の半導体メモリに適用する場合には、上述の動作を遅延時間で管理することが望ましい。
【０１０１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルをそれぞれ有し、互いに独立して動作可能な複数のバンクと、
前記バンクのアクセス動作を制御するバンク制御部と、
アクセス動作を実行中のバンクを示すバンクアドレスを保持するアドレス保持部と、
前記アドレス保持部に保持されたバンクアドレスを、アクセス要求とともに外部から供給される外部アドレスに含まれるバンクアドレスと比較するアドレス比較部と、
前記アドレス比較部による比較結果が一致している間、ビジー信号を活性化する比較結果出力部とを備え、
前記バンクの数は、前記バンク制御部が同時にアクセス可能なバンクの数より多いことを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記バンク制御部は、前記アクセス要求毎に、半導体メモリの外部にデータを１回出力するため、または半導体メモリの外部からデータを１回入力するために、前記バンクのいずれかをアクセスすることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記アドレス保持部は、前記外部アドレスに対応するバンクがアクセス動作を実行している間、前記外部アドレスに含まれるバンクアドレスを保持し、
前記バンク制御部は、前記比較結果が一致したときに、前記アクセス要求および前記外部アドレスを一時的に保持し、前記比較結果が一致しないときに、前記外部アドレスに対応するバンクのアクセス動作を開始することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記バンク制御部は、前記アクセス要求および前記外部アドレスを一時的に保持している場合、前記比較結果が一致しないときにも新たなアクセス要求および新たな外部アドレスを一時的に保持し、保持したアクセス要求の順にアクセス動作を実行することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記アドレス保持部は、前記アクセスサイクル数以上で、前記バンクの数より少ないバンクアドレスを保持することを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記アドレス保持部は、前記バンクアドレスの少なくとも一部を保持し、
前記アドレス比較部は、前記バンクアドレスの少なくとも一部と、前記外部アドレスに含まれるバンクアドレスの少なくとも一部とを比較することを特徴とする半導体メモリ。（付記７）
付記１記載の半導体メモリにおいて、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記バンク制御部は、各々が前記バンクのいずれかを独立にアクセスするための複数のバンクアクセス回路を備え、
前記バンクアクセス回路の数は、前記アクセスサイクル数以上で、前記バンクの数より少ないことを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記バンクをアクセスするための内部アクセス要求を生成する内部アクセス要求生成部を備え、
半導体メモリは、クロックに同期して動作し、
１回のアクセス動作は、所定数のクロックサイクル数であるアクセスサイクル数に対応する期間で実行され、
前記バンク制御部は、各々が前記バンクのいずれかを独立にアクセスするための複数のバンクアクセス回路を備え、
前記バンクアクセス回路の数は、前記アクセスサイクル数に１を加えた数以上で、前記バンクの数より少ないことを特徴とする半導体メモリ。
（付記９）
付記７または付記８記載の半導体メモリにおいて、
前記バンクアクセス回路に対応してそれぞれ設けられ、前記各バンクアクセス回路から出力されるアクセス制御信号を前記バンクに供給するための複数の制御信号バス線を備えていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記アドレス比較部は、前記外部アドレスが供給されてから第１時間経過後の第１タイミングに同期して比較動作を実行し、
前記比較結果出力部は、前記第１タイミングより遅い第２タイミングに同期して前記ビジー信号を出力することを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
前記バンクから読み出されたデータを外部に出力するためのデータ出力部を備え、
前記バンクのいずれかがアクセス動作として読み出し動作を実行中に、前記アドレス比較部による前記比較結果が一致を示すときに、前記データ出力部は、読み出し動作中のバンクから読み出されたデータを出力し、前記比較結果が一致を示している間、読み出されたデータを出力し続けることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
前記バンクに書き込むデータを外部から受信するデータ入力部を備え、
前記データ入力部は、前記アドレス比較部による前記比較結果が一致を示している間、新たなデータの受信を停止することを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
前記外部アドレスを受信するアドレス入力部を備え、
前記アドレス入力部は、前記アドレス比較部による前記比較結果が一致を示している間、新たな外部アドレスの受信を停止することを特徴とする半導体メモリ。
（付記１４）
少なくとも１つの半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
メモリセルをそれぞれ有し、互いに独立して動作可能な複数のバンクと、
前記バンクのアクセス動作を制御するバンク制御部と、
アクセス動作を実行中のバンクを示すバンクアドレスを保持するアドレス保持部と、
前記アドレス保持部に保持されたバンクアドレスを、アクセス要求とともに外部から供給される外部アドレスに含まれるバンクアドレスと比較するアドレス比較部と、
前記アドレス比較部による比較結果が一致している間、ビジー信号を活性化する比較結果出力部とを備え、
前記コントローラは、
前記半導体メモリをアクセスするためのアクセスコマンド、前記外部アドレスおよび書き込みデータを出力し、前記半導体メモリからの読み出しデータを受信するアクセス制御部と、
前記ビジー信号を受信する比較結果受信部とを備え、
前記アクセス制御部は、活性化された前記ビジー信号を前記比較結果受信部で受けている間、次のアクセスコマンド、次の外部アドレスおよび次の書き込みデータの出力を停止し、読み出しデータの受信を停止することを特徴とするメモリシステム。
（付記１５）
付記１４記載のメモリシステムにおいて、
前記アドレス比較部は、前記外部アドレスが供給されてから第１時間経過後の第１タイミングに同期して比較動作を実行し、
前記比較結果出力部は、前記第１タイミングより遅い第２タイミングに同期して前記ビジー信号を出力し、
前記アクセス制御部は、前記第１タイミングより早い第３タイミングに同期して前記アクセスコマンドおよび前記外部アドレスを出力し、
前記比較結果受信部は、前記第２タイミングより遅い第４タイミングに同期して前記ビジー信号を受信することを特徴とするメモリシステム。
（付記１６）
付記１４記載のメモリシステムにおいて、
前記コントローラは、前記比較結果受信部により活性化された前記ビジー信号が受信されている間、前記アクセス制御部を動作させるための内部クロックを停止することを特徴とするメモリシステム。
（付記１７）
付記１４記載のメモリシステムにおいて、
前記コントローラは、互いに異なるアドレス空間に割り当てられた複数の前記半導体メモリをアクセスし、
前記半導体メモリは、前記ビジー信号を出力するビジー端子をそれぞれ備え、
前記各半導体メモリの前記比較結果出力部は、前記ビジー端子のレベルを、前記ビジー信号を活性化するときに第１論理レベルに設定し、前記ビジー信号を非活性化するときにオープン状態に設定し、
メモリシステムは、
前記ビジー端子を前記コントローラの比較結果受信部に接続する共通信号線と、
前記共通信号線に接続され、全ての前記ビジー端子がオープン状態のときに前記共通信号線を前記第１論理レベルと逆のレベルの第２論理レベルに設定するレベル固定部とを備えていることを特徴とするメモリシステム。
（付記１８）
同時に動作可能な複数のバンクを有する半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムの動作方法であって、
前記半導体メモリは、アクセス動作中のバンクと同じバンクに対するアクセスコマンドを受けたときに、実行中のアクセス動作が完了するまでの間ビジー信号を活性化し、
前記コントローラは、活性化された前記ビジー信号を受けている間、前記半導体メモリに対する次のアクセスコマンドの出力を停止することを特徴とするメモリシステムの動作方法。
（付記１９）
付記１８記載のメモリシステムの動作方法において、
前記半導体メモリおよび前記コントローラは、クロックに同期して動作し、
前記コントローラは、前記クロックから生成される内部クロックに同期して前記半導体メモリをアクセスし、前記ビジー信号の活性化に応答して内部クロックを停止し、前記ビジー信号の非活性化に応答して前記内部クロックの生成を再開することを特徴とするメモリシステムの動作方法。
（付記２０）
付記１８記載のメモリシステムの動作方法において、
前記半導体メモリおよび前記コントローラは、クロックに同期して動作し、
前記半導体メモリは、前記クロックから生成される内部クロックに同期して前記バンクをアクセスし、前記ビジー信号の活性化に応答して内部クロックを停止し、前記ビジー信号の非活性化に応答して前記内部クロックの生成を再開することを特徴とするメモリシステムの動作方法。
【０１０２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１０３】
本発明は、複数のバンクを有する半導体メモリ、およびこの半導体メモリとコントローラとを有するメモリシステムに適用可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態の半導体メモリを示すブロック図である。
【図２】図１に示したバンク制御部の詳細を示すブロック図である。
【図３】図１に示したアドレス保持部およびアドレス比較部詳細を示すブロック図である。
【図４】第１の実施形態のメモリシステムの概要を示すブロック図である。
【図５】図４に示した半導体メモリおよびコントローラの動作の概要を示すタイミング図である。
【図６】第１の実施形態のメモリシステムの動作の一例を示すタイミング図である。
【図７】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図８】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図９】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図１０】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図１１】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図１２】第１の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図１３】本発明の第２の実施形態の半導体メモリを示すブロック図である。
【図１４】図１３に示したバンク制御部の詳細を示すブロック図である。
【図１５】図１３に示したアドレス保持部およびアドレス比較部詳細を示すブロック図である。
【図１６】第２の実施形態のメモリシステムの動作の一例を示すタイミング図である。
【図１７】第２の実施形態のメモリシステムの動作の別の例を示すタイミング図である。
【図１８】本発明の第３の実施形態のメモリシステムを示すブロック図である。
【図１９】本発明の第４の実施形態のメモリシステムを示すブロック図である。
【図２０】本発明の第５の実施形態のメモリシステムを示すブロック図である。
【符号の説明】
【０１０５】
１０‥クロック制御部；１２‥データ出力部；１４‥データ入力部；１６‥データ保持部；１８‥コマンド入力部；２０‥アドレス入力部；２２、２２Ａ‥バンク制御部；２４、２４Ａ‥アドレス保持部；２６、２６Ａ‥アドレス比較部；２８‥比較結果出力部；３０‥セル部；ＡＤ‥アドレス；ＢＫ‥バンク；ＢＳＹ‥ビジー信号；ＣＣＬＫ‥クロック；ＣＬＫ‥クロック；ＣＭＤ‥アクセスコマンド；ＣＮＴＬ‥コントローラ；ＣＯＩＮ、ＣＯＩＮ１‥一致信号；ＤＴ‥データ；ＭＣＬＫ‥クロック；ＭＥＭ‥半導体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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