(57)【特許請求の範囲】
【請求項１】
半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングして活性領域及び素子分離領域を画定するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記活性領域から前記側壁酸化膜へ拡散した前記しきい値電圧調節用イオンを補充するために、前記素子分離領域に隣接した前記活性領域及び前記トレンチの側壁にイオン注入を行う段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階と
を含んでなるフラッシュメモリ素子の製造方法。
【請求項２】
半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングして活性領域及び素子分離領域を画定するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを防止するための窒化膜を形成するために、前記トレンチの表面を窒化処理するためのアニール工程を行う段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階と
を含んでなるフラッシュメモリ素子の製造方法。
【請求項３】
請求項１又は２に記載のフラッシュメモリ素子の製造方法において、
前記側壁酸化膜を８００〜９５０℃程度の温度でドライ酸化方式によって形成する
ことを特徴とする方法。
【請求項４】
請求項１に記載のフラッシュメモリ素子の製造方法において、
前記酸化工程の後、活性領域に行うイオン注入工程を０°〜３０°のチルトで１０〜３０ｋｅＶのエネルギを用いて３Ｅ１１〜１Ｅ１２ｉｏｎ／ｃｍ2 のドーズで行う
ことを特徴とする方法。
【請求項５】
請求項１に記載のフラッシュメモリ素子の製造方法において、
前記しきい値電圧調節のために注入されるイオンにはボロンを用いる
ことを特徴とする方法。
【請求項６】
請求項２に記載のフラッシュメモリ素子の製造方法において、
前記アニール工程を８００〜９００℃の温度でＮ2Ｏ雰囲気中で行う
ことを特徴とする方法。
【請求項７】
請求項１又は２に記載のフラッシュメモリ素子の製造方法であって、
前記素子分離膜を形成する段階の後に、さらに、
前記パッド窒化膜を除去する段階と、
前記パッド窒化膜が除去された結果物の上にフローティングゲート用第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜の形成された結果物の上に誘電膜を形成する段階と、
前記誘電膜の上にコントロールゲート用第３ポリシリコン膜を形成する段階と
を含んでなることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般的な半導体素子の素子分離膜形成工程は、半導体基板の所定の領域に素子分離膜形成用フォトレジストパターンを形成し、前記フォトレジストパターンをエッチングマスクとしてエッチング工程を行って、素子分離膜を形成する箇所にトレンチを形成する。その際、前記エッチング工程によって発生したエッチング損傷を補償し、トレンチの上部及び底部の角部のラウンディング(rounding)処理及び前記トレンチの内部に埋め込まれる絶縁膜の接着力を増大させるために、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う。その酸化工程は、１０００℃程度の温度で行われている。
【０００３】
この際、前記半導体基板には、前記素子分離膜形成工程の前にイオン注入工程によってしきい値電圧調節のためのイオン注入を行うが、前記酸化工程によって、前記しきい値電圧調節のためのイオン注入の際に注入されたイオンが前記側壁酸化膜へ拡散するという現象が発生する。
【０００４】
したがって、しきい値電圧調節のために注入されたイオンが側壁酸化膜へ拡散することにより、活性領域は不均一なイオン濃度分布を有する。そのような不均一なイオン濃度分布は、ハンプ(hump)現象をもたらし、漏洩電流(leakage current)の増加原因になり、またこれはしきい値電圧が低くなる逆狭チャネル幅効果(inverse narrow width effect)を発生させて素子の性能を低下させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、ハンプの発生を抑制して素子の電気的特性を改善することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明は、半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングし、活性領域及び素子分離領域を画定するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、前記活性領域から前記側壁酸化膜へ拡散した前記しきい値電圧調節用イオンを補充するために、前記素子分離領域に隣接した前記活性領域及び前記トレンチの側壁にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含んでなるフラッシュメモリ素子の製造方法を提供する。
【０００７】
また、この発明は、半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングし、活性領域及び素子分離領域を画定するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを防止するための窒化膜を形成するために、前記トレンチの表面を窒化処理するためのアニール工程を行う段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチ側壁に側壁酸化膜を形成する段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含んでなるフラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【０００８】
この発明によれば、前記トレンチに側壁酸化膜を形成する酸化工程が行われる温度を低め、前記酸化工程の際に側壁酸化膜へ拡散したイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、添付の図面を参照しながら、この発明に係る好適な実施例を詳細に説明する。なお、これらの実施例は、当該技術分野で通常の知識を有する者にこの発明が十分理解されるように提供されるもので、いろいろの変形実施が可能であり、この発明の範囲がこれらの実施例に限定されるものではない。下記の説明において、ある層が他の層の上に存在すると記述される場合、当該ある層は当該他の層の直ぐ上に存在することもでき、その間に第３の層が介在されることもできる。また、図面において、各層の厚さ又は大きさは、説明の便宜及び明確性のために誇張されている。図面上において、同一の符号は、同一の要素を示す。
【実施例１】
【００１０】
図１〜図６は、この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明するために示した図である。
【００１１】
図１を参照すると、半導体基板１００上にスクリーン酸化膜（図示せず）を形成する。半導体基板１００は：Ｐ型トランジスタが形成される領域（以下、「ＰＭＯＳ領域」という）及びＮ型トランジスタが形成される領域（以下、「ＮＭＯＳ領域」という）とに区分され画定されている。スクリーン酸化膜は、後続のイオン注入工程の半導体基板１００の損傷を緩和するためのバッファ層の機能を行う。スクリーン酸化膜は、温度７００〜９００℃の範囲で５ｎｍ〜７ｎｍ程度の厚さにウェット又はドライ酸化方式によって形成することができる。
【００１２】
次に、半導体基板１００にウェル領域の形成及びしきい値電圧の調節のためのイオン注入工程を行う。ＰＭＯＳ領域のしきい値電圧を調節するためのイオン注入ドーパントは、砒素Ａｓ又はリンＰを用い、ＮＭＯＳ領域のしきい値電圧調節のためのイオン注入ドーパントはボロンＢを用いる。その後、前記スクリーン酸化膜をエッチング工程によって除去する。
【００１３】
その次に、半導体基板１００上にトンネル酸化膜１０２、第１ポリシリコン膜１０４及びパッド窒化膜１０６を順次形成する。
【００１４】
トンネル酸化膜１０２は、７５０〜８５０℃程度の温度でドライ又はウェット酸化工程を行った後、温度９００℃〜９１０℃程度の範囲でＮ2ガスを用いて２０〜３０分間アニール工程を行って形成することができる。トンネル酸化膜１０２は、５ｎｍ〜１０ｎｍ程度の厚さに形成することが好ましい。
【００１５】
第１ポリシリコン膜１０４は、温度５００〜５５０℃、圧力０.１〜３ｔｏｒｒ程度の範囲でＳｉＨ4又はＳｉ2Ｈ6のようなＳｉソースガスとＰＨ3ガスを用いて形成することができる。第１ポリシリコン膜１０４は、２５ｎｍ〜５０ｎｍ程度の厚さに形成することが好ましい。
【００１６】
パッド窒化膜１０６は、ＬＰＣＶＤ(low pressure-chemical vapor deposition)法によって９０〜２００ｎｍ程度の厚さにシリコン窒化膜Ｓｉ3Ｎ4で形成することができる。
【００１７】
図２を参照すると、パッド窒化膜１０６上に、トレンチ１１０を画定するフォトレジストパターン１０８を形成し、フォトレジストパターン１０８をエッチングマスクとしてエッチング工程を行い、活性領域及び素子分離領域を画定するトレンチ１１０を形成する。トレンチ１１０は、半導体基板１００の表面を基準として７５°〜８５°程度の傾きをもつように形成することが好ましい。
【００１８】
次に、図３に示すように、トレンチ１１０の側壁及び底面に酸化工程によって側壁酸化膜１１２を形成する。側壁酸化膜１１２は、トレンチ１１０の形成のためのエッチング時に発生したエッチング損傷を補償し、トレンチ１１０の上部及び／又は底部の角部をラウンディング処理し、トレンチ１１０の内部に埋め込まれる絶縁膜の接着力を増大させるために形成する。側壁酸化膜１１２は、８００〜９５０℃程度の温度でドライ酸化方式によって形成することができ、５〜１０ｎｍ程度の厚さに形成することが好ましい。従来は、側壁酸化膜１１２の形成のための酸化工程時に１０００〜１１５０℃程度の高温で酸化工程を行ったが、その際に、しきい値電圧調節のために活性領域に注入されたボロンイオンが側壁酸化膜１１２内へ拡散し、トレンチ１１０と隣接した活性領域でしきい値電圧調節のためのイオンの濃度が低下する現象が生じた。ところが、この発明では、酸化工程を８００〜９５０℃程度に低めて行うことにより、しきい値電圧調節のために注入されたボロンイオンが側壁酸化膜１１２へ拡散することを減らすことができる。
【００１９】
次いで、図４に示すように、前記酸化工程によってトレンチ１１０に隣接した活性領域及びトレンチ１１０の側壁から側壁酸化膜１１２へ拡散したボロンイオンを補充するために、イオン注入工程１１４を行う。前記酸化工程の温度が低くなったことによって拡散するボロンイオンの量が減少したが、ボロンイオンの拡散は完全には制限し難いので、前記酸化工程によって拡散したボロンイオンの濃度を補充するために、トレンチ１１０に隣接する前記活性領域及びトレンチ１１０の側壁にイオン注入工程を行う。この際のイオン注入工程は、１０〜３０ｋｅＶのエネルギ、３Ｅ１１（＝３×１０11）〜１Ｅ１２（＝１×１０12）ｉｏｎ／ｃｍ2のドーズで行う。この際、前記イオン注入工程のチルト(tilt)（傾斜角）は、トレンチ１１０の傾きに応じて適切に調節するが、好ましくは、０°〜３０°程度の範囲でイオン注入工程が行われるようにする。トレンチ１１０は、基板表面の面方向に対して７５°〜８５°程度の傾きを持つため、０°〜３０°程度のチルトでイオン注入を行うと、トレンチ１１０に隣接した活性領域にイオンを十分に補充することができる。上述したように、トレンチ１１０に隣接した活性領域に低いドーズの硼素イオンをイオン注入することにより、ハンプを改善することができ、よって漏洩電流が減少し、トランジスタの電気的特性が向上し、スタンバイ電流 (standby current)を減少させることができる。
【００２０】
次いで、図４のトレンチ１１０の内部に、ギャップフィリング特性に優れたＨＤＰ(High Density Plasma)酸化膜が充填されるように蒸着した後、パッド窒化膜１０６が露出するまでＣＭＰ(Chemical Mechanical Polishing)工程などの平坦化工程を行って、素子分離膜１１６（図５を参照）を形成する。次に、前記パッド窒化膜１０６をウェットエッチング工程によって除去する。
【００２１】
次いで、図５に示すように、フローティングゲートとして用いられる第２ポリシリコン膜１１８を蒸着する。第２ポリシリコン膜１１８は、ＳｉＨ4又はＳｉ2Ｈ6ガスとＰＨ3ガスを用いてＬＰ−ＣＶＤ法で形成することができる。例えば、第２ポリシリコン膜１１８は、５００〜５５０℃程度の温度と０.１〜３Ｔｏｒｒ程度の低圧で８０〜３００ｎｍ程度の厚さに形成する。
【００２２】
次いで、図６に示すように、第２ポリシリコン膜１１８をパターニングして、素子分離膜１１６まで到達する穴を開ける。その際、前記第２ポリシリコン膜１１８が素子分離膜１１６と周縁部分で所定の幅だけオーバラップするようにパターニングすることが好ましい。そのように第２ポリシリコン膜１１８が形成された半導体基板１００上に、誘電膜１２０とコントロールゲート１２２を形成してゲート電極を完成する。
【実施例２】
【００２３】
図７及び図８は、この発明の好適な第２実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。トレンチ１１０を形成する工程までは、前記の第１実施例の場合と同一なので、この実施例では、これ以上の説明を割愛する。
【００２４】
図７を参照すると、トレンチ１１０が形成された結果物についてＮ2Ｏ雰囲気中でアニール工程を行う。前記アニール工程は、８００〜９００℃程度の温度で行うことが好ましい。前記アニール工程によって、トレンチ１１０の表面、すなわちトレンチ１１０によって露出したシリコン基板１００の表面が窒化処理されて、窒化膜１１１が１〜２ｎｍ程度に薄く形成される。前記窒化膜１１１は、しきい値電圧調節のために注入されたイオンが側壁酸化膜（図８の「１１２」参照）に流入することを防ぐ役割をする。これは、Ｓｉ−Ｎボンディングエネルギが４.５ｅＶ程度、Ｓｉ−Ｈボンディングエネルギが３.１７ｅＶであって、Ｓｉ−Ｎボンディングエネルギがさらに大きいためである。
【００２５】
次いで、図８に示すように、トレンチ１１０の側壁及び底面に酸化工程によって側壁酸化膜１１２を形成する。側壁酸化膜１１２は、トレンチ１１０の形成のためのエッチング時に発生したエッチング損傷を補償し、トレンチ１１０の上部及び／又は底部のコーナーをラウンディング処理し、トレンチ１１０の内部に埋め込まれる絶縁膜の接着力を増大させるために形成する。側壁酸化膜１１２は、８００〜９５０℃程度の温度でドライ酸化方式によって形成することができ、５〜１０ｎｍ程度の厚さに形成することが好ましい。従来法では、側壁酸化膜１１２の形成のための酸化工程時に１０００〜１１５０℃程度の高温で酸化工程を行ったが、その際、しきい値電圧調節のために活性領域に注入されたボロンイオンが側壁酸化膜１１２へ拡散し、トレンチ１１０に隣接した活性領域でしきい値電圧調節のためのイオンの濃度が低下する現象が発生した。しかしながら、この発明では、前記酸化工程を８００〜９５０℃程度に低めて行うことにより、しきい値電圧調節のために注入されたボロンイオンが側壁酸化膜１１２に拡散するのを減らすことができる。
【００２６】
次に、トレンチ１１０の内部に、ギャップフィリング特性に優れたＨＤＰ酸化物をそこに充填されるように蒸着した後、パッド窒化膜１０６が露出するまでＣＭＰ工程などの平坦化工程を行って素子分離膜１１６を形成する。ここで、前記パット窒化膜１０６をウェットエッチング工程によって除去する。
【００２７】
以降の工程は、前記した［実施例１］の場合と同じである。
【００２８】
図９は、低電圧ＮＭＯＳトランジスタでハンプ現象が発生した模様を示すグラフである。従来法では、図９に示すように、ゲート電圧Ｖｇ対ドレイン電流Ｉｄｓに対するグラフにおいてハンプが発生して漏洩電流が増加し、しきい値電圧が低くなる逆狭チャネル幅効果を発生させて素子の電気的特性が低下するという問題点が発生したが、この発明の方法によれば、ハンプの発生を抑制することができるので、素子の電気的特性を改善することができる。このように、この発明の好適な実施例によれば、前記トレンチ１１０に側壁酸化膜を形成するための酸化工程が従来より低い温度で行われるようにし、前記酸化工程の際に側壁酸化膜へ拡散したイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善することができる。
【００２９】
以上、この発明の好適な実施例を挙げて詳細に説明したが、この発明は、これらの実施例に限定されるものではなく、この発明の技術的思想の範囲から逸脱することなく、当該分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【００３０】
【図１】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図２】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図３】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図４】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図５】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図６】この発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図７】この発明の好適な他の実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図８】この発明の好適な他の実施例に係るフラッシュメモリ素子の製造方法を説明する断面図である。
【図９】低電圧ＮＭＯＳトランジスタでハンプ(hump)が発生したことを示すグラフである。
【符号の説明】
【００３１】
１００  …  半導体基板
１０２  …  トンネル酸化膜
１０４  …  第１ポリシリコン膜
１０６  …  パッド窒化膜
１０８  …  フォトレジストパターン
１１０  …  トレンチ
１１２  …  側壁酸化膜
１１４  …  イオン注入
１１６  …  素子分離膜
１１８  …  第２ポリシリコン膜
１２０  …  誘電膜
１２２  …  コントロールゲート
【図１】
0004615880.tif 000002
【図２】
0004615880.tif 000003
【図３】
0004615880.tif 000004
【図４】
0004615880.tif 000005
【図５】
0004615880.tif 000006
【図６】
0004615880.tif 000007
【図７】
0004615880.tif 000008
【図８】
0004615880.tif 000009
【図９】
0004615880.tif 000010