(57)【特許請求の範囲】
【請求項１】
温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
１×１０１２ｃｍ−３以下の第１の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第１のＭＯＳトランジスタと、
１×１０１９ｃｍ−３以上の第１又は第２の導電型の不純物を含んだゲートを有する第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成することを特徴とするハーフバンドギャップリファレンス回路。
【請求項２】
前記第１及び第２の各ＭＯＳトランジスタのゲートは、ポリシリコンからなるか、又はポリシリコンの表面にシリサイドを有してなることを特徴とする請求項１記載のハーフバンドギャップリファレンス回路。
【請求項３】
温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
１×１０１２ｃｍ−３以下の第１の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第１のＭＯＳトランジスタと、
１×１０１９ｃｍ−３以上の第１又は第２の導電型の不純物を含んだゲートを有する第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成し、
前記第１及び第２の各ＭＯＳトランジスタは、ゲート絶縁膜を含むゲート絶縁膜から基板側の形状寸法と、不純物濃度の分布で決定される素子構造とが同一であることを特徴とするハーフバンドギャップリファレンス回路。
【請求項４】
前記第１及び第２の各ＭＯＳトランジスタは、チャネル長が異なると共にその他の素子構造が同一であることを特徴とする請求項３記載のハーフバンドギャップリファレンス回路。
【請求項５】
前記第１及び第２の各ＭＯＳトランジスタは、それぞれのゲートが接続されると共に、第１及び第２の各ＭＯＳトランジスタにおけるソース電圧の電圧差を前記基準電圧として出力することを特徴とする請求項１記載のハーフバンドギャップリファレンス回路。
【請求項６】
前記第１及び第２の各ＭＯＳトランジスタにおけるスレッシュホールド電圧が小さい方のＭＯＳトランジスタは、デプレッション型のトランジスタであると共にゲートとソースが接続されて定電流源をなし、該定電流源から電流が供給される他方の前記ＭＯＳトランジスタのゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項５記載のハーフバンドギャップリファレンス回路。
【請求項７】
前記第１及び第２の各ＭＯＳトランジスタは、それぞれのソースが接続されると共に、各ゲート電圧の電圧差を前記基準電圧として出力することを特徴とする請求項１記載のハーフバンドギャップリファレンス回路。
【請求項８】
前記第２のＭＯＳトランジスタは、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、該第２のＭＯＳトランジスタから供給された電流を前記第１のＭＯＳトランジスタに出力するカレントミラー回路と、
前記第１及び第２の各ＭＯＳトランジスタに流れる電流が等しくなるように、前記第１のＭＯＳトランジスタのゲートをバイアスするバイアス回路と、
を備え、
前記第１のＭＯＳトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項７記載のハーフバンドギャップリファレンス回路。
【請求項９】
前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第３のＭＯＳトランジスタと抵抗との直列回路からなり、該第３のＭＯＳトランジスタは、ゲートが前記カレントミラー回路の出力端と前記第１のＭＯＳトランジスタとの接続部に接続され、前記抵抗との接続部が前記第１のＭＯＳトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすことを特徴とする請求項８記載のハーフバンドギャップリファレンス回路。
【請求項１０】
前記第２のＭＯＳトランジスタは、所定の定電流を前記第１のＭＯＳトランジスタに供給する、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、前記第１及び第２の各ＭＯＳトランジスタに流れる電流が等しくなるように、前記第１のＭＯＳトランジスタのゲートをバイアスするバイアス回路を備え、
前記第１のＭＯＳトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項１記載のハーフバンドギャップリファレンス回路。
【請求項１１】
前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第３のＭＯＳトランジスタと抵抗との直列回路からなり、該第３のＭＯＳトランジスタは、ゲートが前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続部に接続され、前記抵抗との接続部が前記第１のＭＯＳトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすことを特徴とする請求項１０記載のハーフバンドギャップリファレンス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路等に使用されるリファレンス回路（基準電圧源回路）に関する。
【背景技術】
【０００２】
従来、バイポーラトランジスタのベース‐エミッタ間電圧Ｖｂｅが持つ負の温度特性と、２つのバイポーラトランジスタの各ベース‐エミッタ間電圧Ｖｂｅの電圧差ΔＶｂｅが持つ正の温度特性を用いたバンドギャップリファレンス回路と呼ばれる基準電圧源回路が広く使われている。
一方、バイポーラトランジスタを使用せずにＭＯＳトランジスタだけで構成したリファレンス回路としては、基板やチャネルドープの濃度を変えることによって形成したデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタのスレッシュホールド電圧の電圧差を用いたものが知られている（例えば、特許文献１参照。）。同様に、ＭＯＳトランジスタだけで構成したリファレンス回路として、２つのＭＯＳトランジスタにおけるゲート電極の仕事関数差の原理を用いるものが知られている（例えば、特許文献２参照。）。更に、このような２つのＭＯＳトランジスタにおけるゲート電極の仕事関数差の原理を用いた低電圧動作の基準電圧源回路があった（例えば、特許文献３参照。）。
【特許文献１】特許第３３４３１６８号公報
【特許文献２】特開昭５８−２２４２３号公報
【特許文献３】特開２００３−２８３２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、バンドギャップリファレンス回路の場合，標準的な出力電圧は名前が示す通り約１.２５Ｖであり、電源電圧は１.２５Ｖ＋αの電圧が必要であり、低電圧動作を行うことは容易ではなかった。このため、低電圧動作を行うために、回路やデバイスの様々な工夫が行われているが、リファレンス回路の回路規模が大きくなるという問題があった。
また、デプレッション型のＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタのスレッシュホールド電圧の電圧差を用いたものは、デプレッション型とエンハンスメント型の各ＭＯＳトランジスタが必要であり、２つのＭＯＳトランジスタのチャネルドープ量を個別に制御しなければならないため、プロセスの変動の影響を受けやすいという欠点があった。特に、デプレッション型のＭＯＳトランジスタは、スレッシュホールド電圧Ｖｔのばらつきが大きく、基準電圧Ｖｒｅｆの絶対値や温度特性は大きく変動し、精度の良い基準電圧Ｖｒｅｆを得ることは困難であった。
【０００４】
一方、ゲート絶縁膜を含むゲート絶縁膜より基板側の形状寸法と不純物濃度の分布で決定される素子構造が同一であるペアトランジスタをなす２つのＭＯＳトランジスタにおけるゲート電極の仕事関数差の原理を使用したものは、プロセス変動にも強い利点はあるが、前記バンドギャップリファレンス回路と同様、出力電圧がほぼポリシリコンバンドギャップの１Ｖ程度になるため、低電圧動作を行うことができないという問題があった。
また、前記ゲート電極の仕事関数差の原理を用いた低電圧動作の基準電圧源回路では、ペアトランジスタを用いた仕事関数の差を参照するタイプであることからプロセス変動にも強く、仕事関数差が０.２Ｖ以下と低電圧動作に対しても非常に有効である。しかし、１つのＭＯＳトランジスタのゲート不純物濃度を適切な低濃度にコントロールするための専用プロセスの追加が必要であった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、プロセス変動による影響を受けにくく、プロセスの追加もなく、且つ低電圧動作が可能なハーフバンドギャップリファレンス回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るハーフバンドギャップリファレンス回路は、温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
１×１０１２ｃｍ−３以下の第１の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第１のＭＯＳトランジスタと、
１×１０１９ｃｍ−３以上の第１又は第２の導電型の不純物を含んだゲートを有する第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成するものである。
【０００７】
具体的には、前記第１及び第２の各ＭＯＳトランジスタのゲートは、ポリシリコンからなるか、又はポリシリコンの表面にシリサイドを有してなるようにした。
【０００８】
また、この発明に係るハーフバンドギャップリファレンス回路は、温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
１×１０１２ｃｍ−３以下の第１の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第１のＭＯＳトランジスタと、
１×１０１９ｃｍ−３以上の第１又は第２の導電型の不純物を含んだゲートを有する第２のＭＯＳトランジスタと、
を備え、
前記第１及び第２の各ＭＯＳトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成し、
前記第１及び第２の各ＭＯＳトランジスタは、ゲート絶縁膜を含むゲート絶縁膜から基板側の形状寸法と、不純物濃度の分布で決定される素子構造とが同一であるようにしたものである。
【０００９】
また、前記第１及び第２の各ＭＯＳトランジスタは、チャネル長が異なると共にその他の素子構造が同一であるようにした。
【００１０】
また、前記第１及び第２の各ＭＯＳトランジスタは、それぞれのゲートが接続されると共に、第１及び第２の各ＭＯＳトランジスタにおけるソース電圧の電圧差を前記基準電圧として出力するようにした。
【００１１】
具体的には、前記第１及び第２の各ＭＯＳトランジスタにおけるスレッシュホールド電圧が小さい方のＭＯＳトランジスタは、デプレッション型のトランジスタであると共にゲートとソースが接続されて定電流源をなし、該定電流源から電流が供給される他方の前記ＭＯＳトランジスタのゲート‐ソース間電圧を前記基準電圧として出力するようにした。
【００１２】
また、前記第１及び第２の各ＭＯＳトランジスタは、それぞれのソースが接続されると共に、各ゲート電圧の電圧差を前記基準電圧として出力するようにした。
【００１３】
具体的には、前記第２のＭＯＳトランジスタは、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、該第２のＭＯＳトランジスタから供給された電流を前記第１のＭＯＳトランジスタに出力するカレントミラー回路と、
前記第１及び第２の各ＭＯＳトランジスタに流れる電流が等しくなるように、前記第１のＭＯＳトランジスタのゲートをバイアスするバイアス回路と、
を備え、
前記第１のＭＯＳトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力するようにした。
【００１４】
具体的には、前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第３のＭＯＳトランジスタと抵抗との直列回路からなり、該第３のＭＯＳトランジスタは、ゲートが前記カレントミラー回路の出力端と前記第１のＭＯＳトランジスタとの接続部に接続され、前記抵抗との接続部が前記第１のＭＯＳトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすようにした。
【００１５】
また、前記第２のＭＯＳトランジスタは、所定の定電流を前記第１のＭＯＳトランジスタに供給する、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、前記第１及び第２の各ＭＯＳトランジスタに流れる電流が等しくなるように、前記第１のＭＯＳトランジスタのゲートをバイアスするバイアス回路を備え、
前記第１のＭＯＳトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力するようにした。
【００１６】
具体的には、前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第３のＭＯＳトランジスタと抵抗との直列回路からなり、該第３のＭＯＳトランジスタは、ゲートが前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続部に接続され、前記抵抗との接続部が前記第１のＭＯＳトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすようにした。
【発明の効果】
【００１７】
本発明のハーフバンドギャップリファレンス回路によれば、１×１０１２ｃｍ−３以下の第１の導電型の不純物を含むか、又は不純物をまったく含まない低濃度ゲートを有する第１のＭＯＳトランジスタと、１×１０１９ｃｍ−３以上の第１又は第２の導電型の不純物を含んだ高濃度ゲートを有する第２のＭＯＳトランジスタとを備え、前記第１及び第２の各ＭＯＳトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成するようにした。このことから、電源電圧の最低電圧は、基準電圧と第２のＭＯＳトランジスタのソース‐ドレイン電圧との和になり、例えば基準電圧が約０.５Ｖである場合、高濃度ゲートを有する第２のＭＯＳトランジスタのスレッシュホールド電圧を０.５Ｖ以下に設定することで電源電圧を１Ｖ以下にすることができる。このことから、プロセス変動による影響を受けにくく、プロセスの追加もなく、低電圧動作を可能にすることができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
図１において、ハーフバンドギャップリファレンス回路１は、低濃度ゲートを有するＮチャネル型のＭＯＳトランジスタ（以下、低濃度ゲートトランジスタと呼ぶ）Ｍ１、高濃度ゲートを有するＮチャネル型のＭＯＳトランジスタ（以下、高濃度ゲートトランジスタと呼ぶ）Ｍ２、所定の定電流ｉ１を供給する定電流源２及び所定の定電流ｉ２を供給する定電流源３を備えている。ハーフバンドギャップリファレンス回路１は、ゲート結線したエンハンスメント型のペアＭＯＳトランジスタである低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２を使用する回路構成をなし、基準電圧Ｖｒｅｆは、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のソース電圧の差として取り出される。なお、低濃度ゲートトランジスタＭ１は第１のＭＯＳトランジスタを、高濃度ゲートトランジスタＭ２は第２のＭＯＳトランジスタをそれぞれなす。
【００１９】
正側電源電圧と負側電源電圧との間、すなわち電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、定電流源２及び低濃度ゲートトランジスタＭ１が直列に接続されると共に、高濃度ゲートトランジスタＭ２及び定電流源３が直列に接続されている。低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の各ゲートは接続され、該接続部は低濃度ゲートトランジスタＭ１のドレインに接続されている。また、低濃度ゲートトランジスタＭ１のサブストレートゲートは接地電圧ＧＮＤに接続され、高濃度ゲートトランジスタＭ２において、サブストレートゲートはソースに接続されている。定電流源２及び３は、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の各ドレイン‐ソース間電流が等しくなるように、すなわちｉ１＝ｉ２になるように電流供給を行い、高濃度ゲートトランジスタＭ２と定電流源ｉ２との接続部から基準電圧Ｖｒｅｆが出力される。
【００２０】
このような構成において、本発明の原理について説明する。
ＭＯＳトランジスタを強反転させるためのスレッシュホールド電圧Ｖｔは、下記（１）式で表される。
Ｖｔ＝φｍｓ−Ｑｆ／Ｃｏｘ＋２φｆ−Ｑｂ／Ｃｏｘ………………（１）
ここで、φｍｓはゲートの仕事関数φｍと基板の仕事関数φｓの差を、Ｑｆは酸化膜中の固定電荷を、φｆは基板のフェルミ準位を、Ｑｂは反転層と基板間の空乏層内電荷を、Ｃｏｘは酸化膜の単位面積当たりの静電容量をそれぞれ示している。
【００２１】
従って、ペアＭＯＳトランジスタをなす低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２のスレッシュホールド電圧Ｖｔの電圧差ΔＶｔは、前記（１）式の第２項以降はすべて同じであることから、下記（２）式のようにゲート材の仕事関数差で表される。
ΔＶｔ＝Ｖｔ（Ｍ２）−Ｖｔ（Ｍ１）
＝φｍｓ（Ｍ２）−φｍｓ（Ｍ１）
＝φｍ（Ｍ２）−φｍ（Ｍ１）………………（２）
なお、前記（２）式において、Ｖｔ（Ｍ１）は低濃度ゲートトランジスタＭ１のＶｔを、Ｖｔ（Ｍ２）は高濃度ゲートトランジスタＭ２のＶｔを、φｍｓ（Ｍ１）は低濃度ゲートトランジスタＭ１におけるφｍｓを、φｍｓ（Ｍ２）は高濃度ゲートトランジスタＭ２におけるφｍｓを、φｍ（Ｍ１）は低濃度ゲートトランジスタＭ１におけるφｍを、φｍ（Ｍ２）は高濃度ゲートトランジスタＭ２におけるφｍをそれぞれ示している。
【００２２】
また、ＭＯＳトランジスタにおいて、ゲートはポリシリコン（又は表面がシリサイドのポリシリコン）であることから、ポリシリコンの電子親和力をχ、バンドギャップをＥｇ、フェルミ準位をφｆとすると、ゲートの仕事関数φｍは下記（３）式で表される。
φｍ＝χ＋Ｅｇ／２＋φｆ………………（３）
と表される。
【００２３】
従って、低濃度ゲートトランジスタＭ１のφｆをφｆ（Ｍ１）とし、高濃度ゲートトランジスタＭ２のφｆをφｆ（Ｍ２）とすると、ΔＶｔは下記（４）式のようになり、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のフェルミ準位の差で表される。
ΔＶｔ＝φｆ（Ｍ２）−φｆ（Ｍ１）………………（４）
図２に、シリコンＳｉにおけるフェルミ準位φｆと温度と不純物濃度との関係を示した。
【００２４】
低濃度ゲートトランジスタＭ１は、第１の導電型の不純物を１×１０１２ｃｍ−３以下しか含まない、又はまったく不純物を含まないゲートを有し、高濃度ゲートトランジスタＭ２は、第１又は第２の導電型の不純物を１×１０１９ｃｍ−３以上含んだゲートを有している。言うまでもなく、第１の導電型をＰ型とすると第２の導電型はＮ型であり、第１の導電型をＮ型とすると第２の導電型はＰ型である。
高濃度ゲートトランジスタＭ２のゲートの濃度が１×１０１９ｃｍ−３以上であればφｆ（Ｍ２）はほぼ図２のＥｃと等しくなる。また、低濃度ゲートトランジスタＭ１のゲートの濃度が１×１０１２ｃｍ−３以下であれば、φｆ（Ｍ１）は図２のＥｉに近づく。従って、この場合のφｆ（Ｍ２）−φｆ（Ｍ１）を考えると、図２の矢印で示したようにほぼバンドギャップ（Ｅｃ−Ｅｖ）の半分の値となる。なお、図２では、低濃度ゲートトランジスタＭ１のゲートがまったく不純物を含まない場合を例にして示している。この値の意味を込めて、本発明の名称をハーフバンドギャップリファレンス回路とした。
【００２５】
仕事関数差で決まる電圧ΔＶｔは、図２から分かるように温度特性を持つ。低濃度ゲートトランジスタＭ１が高濃度ゲートトランジスタＭ２と同じ第１の導電型の不純物を含むゲートを有する場合は、ΔＶｔは正の温度特性を持ち、第２の導電型の不純物を含むゲートを有する場合は、ΔＶｔは負の温度特性を持つ。
このことから、ΔＶｔの温度特性をキャンセルするために、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２がそれぞれチャネル長が異なるゲートを持つように設計し、あえてペア性を崩して移動度の温度特性の差を生じさせるようにする。
図３は、仕事関数差が負の温度特性を持つペアＭＯＳトランジスタのチャネル長の比を変化させた場合における仕事関数差の温度係数、すなわち基準電圧Ｖｒｅｆの温度係数ＴＣＲの変化例を示した図である。
図３から分かるように、チャネル長の比を約０.５程度に設計すると仕事関数差の温度特性をキャンセルすることができ、温度に依存しない基準電圧Ｖｒｅｆを得ることができる。
【００２６】
次に、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の作成プロセスについて簡単に説明する。
一般的なＣＭＯＳプロセスを基本に低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２は作成される。特に、第１又は第２の導電型の不純物を１×１０１９ｃｍ−３以上含んだゲートを有する高濃度ゲートトランジスタＭ２は、従来のＣＭＯＳプロセスと比較して何ら特殊な工程は必要としない。例えば、不純物をＮ型とすればリンを１×１０１９ｃｍ−３以上注入するか、又はリンガラスからの固層拡散法で不純物を導入するようにすればよい。
低濃度ゲートトランジスタＭ１としては、第１の導電型の不純物を１×１０１２ｃｍ−３以下しか含まない、又はまったく不純物を含まないゲートを作成する。
【００２７】
前記説明にあったように安定した基準電圧Ｖｒｅｆを得るためには、低濃度ゲートトランジスタＭ１のゲートのフェルミ準位はイントリンジックのＥｉに近い方がよい。このためには、プロセスでの積極的な不純物導入は避けた方が良いことから、高濃度ゲートトランジスタＭ２のゲートへの不純物導入過程において、低濃度ゲートトランジスタＭ１のゲートの上部に不純物の拡散を阻害するマスク層、例えばイオン注入に対してはフォトレジストを、固層拡散に対してはＳｉ３Ｎ４膜をそれぞれ形成し不純物の拡散を阻止する。その他の工程である、ＭＯＳトランジスタのチャネルドープ、ゲート酸化膜形成及びソースドレイン形成等は、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２はまったく同じように形成される。
以上の工程で、仕事関数が異なるゲートを持ち、ゲート絶縁膜を含むゲート絶縁膜より基板側の形状寸法と不純物濃度の分布で決定される素子構造が同一である低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２が作成される。
【００２８】
次に、基準電圧Ｖｒｅｆを取り出す方法について説明する。
飽和領域、すなわちＶｄｓ（ドレイン‐ソース間電圧）＞Ｖｇｓ（ゲート‐ソース間電圧）−ＶｔであるＭＯＳトランジスタのドレイン電流ｉｄは、下記（５）式で表される。
ｉｄ＝（β／２）×（Ｖｇｓ−Ｖｔ）２………………（５）
従って、ゲートの濃度が異なるペアＭＯＳトランジスタである低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２のドレイン電流ｉｄ１及びｉｄ２は、下記（６）式及び（７）式のようになる。
ｉｄ１＝（β１／２）×（Ｖｇｓ１−Ｖｔ１）２………………（６）
ｉｄ２＝（β２／２）×（Ｖｇｓ２−Ｖｔ２）２………………（７）
なお、Ｖｇｓ１及びＶｇｓ２は低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２のゲート‐ソース間電圧であり、Ｖｔ１及びＶｔ２は低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２のスレッシュホールド電圧である。
【００２９】
また、β１及びβ２は、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の導電係数であり、ＭＯＳトランジスタの導電係数βは、下記（８）式のように表される。
β＝μ×（εｏｘ／Ｔｏｘ）×（Ｗｅｆｆ／Ｌｅｆｆ）………………（８）
なお、μはキャリア移動度、εｏｘは酸化膜の誘電率、Ｔｏｘは酸化膜厚、Ｗｅｆｆは実効チャネル幅、Ｌｅｆｆは実効チャネル長である。
【００３０】
前記（６）式及び（７）式から、下記（９）〜（１１）式が得られる。
Ｖｇｓ１＝Ｖｔ１＋（２×ｉｄ１／β１）１／２………………（９）
Ｖｇｓ２＝Ｖｔ２＋（２×ｉｄ２／β２）１／２………………（１０）
Ｖｇｓ２−Ｖｇｓ１＝（Ｖｔ２−Ｖｔ１）＋｛（２×ｉｄ２／β２）１／２−（２×ｉｄ１／β１）１／２………………（１１）
ここで低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２に同じ電流を流すとすると、ｉｄ１＝ｉｄ２であることから、前記（１１）式は下記（１２）式のようになる。
Ｖｇｓ２−Ｖｇｓ１＝（Ｖｔ２−Ｖｔ１）＋（２×ｉｄ２）１／２×（１／β２１／２−１／β１１／２）………………（１２）
【００３１】
例えば、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２がペアＭＯＳトランジスタであれば、キャリア移動度μ、酸化膜の誘電率εｏｘ、酸化膜厚Ｔｏｘ、実効チャネル幅Ｗｅｆｆ及び実効チャネル長Ｌｅｆｆがそれぞれ等しいため、β１＝β２となり、前記（１２）式は、下記（１３）式のようになる。
Ｖｇｓ２−Ｖｇｓ１＝Ｖｔ２−Ｖｔ１………………（１３）
低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２において、ゲート‐ソース間電圧Ｖｇｓの差がスレッシュホールド電圧Ｖｔの差、すなわち仕事関数の差になる。
【００３２】
まず、この仮定の基でゲート‐ソース間電圧Ｖｇｓの差電圧を取り出す回路構成を形成し、前述したように低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の各チャネル長の比を崩して温度特性の補正を行う。従って、β１≠β２に伴って、前記（１２）式の第２項が０にならず、ゲート‐ソース間電圧Ｖｇｓの差が完全な仕事関数差とはならないが、（Ｖｇｓ２−Ｖｇｓ１）を基準電圧Ｖｒｅｆとして使用する。また、前記（１２）式の第２項は、第１項よりも値が小さく、基準電圧Ｖｒｅｆとしてはほぼ仕事関数差で決まり、前述した通り、基準電圧Ｖｒｅｆは、バンドギャップの約半分である０.５Ｖ程度の値となる。
【００３３】
なお、以下、図において三角で囲ったＭＯＳトランジスタは、低濃度ゲートトランジスタであることを示している。
図１の構成において、高濃度ゲートトランジスタＭ２のソース電圧、すなわち、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のソース電圧の差が基準電圧Ｖｒｅｆとして取り出される。電源電圧ＶＣＣの最低電圧は、基準電圧Ｖｒｅｆと高濃度ゲートトランジスタＭ２のソース‐ドレイン電圧との和であることから、例えば基準電圧Ｖｒｅｆが約０.５Ｖである場合、高濃度ゲートトランジスタＭ２のスレッシュホールド電圧Ｖｔを０.５Ｖ以下に設定することで電源電圧ＶＣＣを１Ｖ以下にすることができる。
【００３４】
図４は、本発明の第１の実施の形態におけるハーフバンドギャップリファレンス回路の他の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示している。
図４において、ハーフバンドギャップリファレンス回路１は、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２からなり、ゲート結線したエンハンスメント型のペアＭＯＳトランジスタを用いる回路構成をなし、基準電圧Ｖｒｅｆは、ペアＭＯＳトランジスタである低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のソース電圧の差として取り出される。
電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、高濃度ゲートトランジスタＭ２及び低濃度ゲートトランジスタＭ１が直列に接続され、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の各ゲートは接続され、該接続部は電源電圧ＶＣＣに接続されている。低濃度ゲートトランジスタＭ１のサブストレートゲートは接地電圧ＧＮＤに接続され、高濃度ゲートトランジスタＭ２において、サブストレートゲートはソースに接続され、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２との接続部から基準電圧Ｖｒｅｆが出力される。
【００３５】
このような構成において、低濃度ゲートトランジスタＭ１のソース電圧は接地電圧ＧＮＤであるので、高濃度ゲートトランジスタＭ２のソース電圧は、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２とのソース電圧の差に等しく、高濃度ゲートトランジスタＭ２のソース電圧から基準電圧Ｖｒｅｆが得られる。前記図１の場合と同様に、例えば基準電圧Ｖｒｅｆが約０.５Ｖである場合、高濃度ゲートトランジスタＭ２のスレッシュホールド電圧Ｖｔを０.５Ｖ以下に設定することで、電源電圧ＶＣＣを１Ｖ以下にすることができる。
【００３６】
このように、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のソース電圧の差を基準電圧Ｖｒｅｆとして取り出すようにしたため、電源電圧ＶＣＣの最低電圧は、基準電圧Ｖｒｅｆと高濃度ゲートトランジスタＭ２のソース‐ドレイン電圧との和になり、基準電圧Ｖｒｅｆが約０.５Ｖである場合、高濃度ゲートトランジスタＭ２のスレッシュホールド電圧Ｖｔを０.５Ｖ以下に設定することで電源電圧ＶＣＣを１Ｖ以下にすることができる。このことから、プロセス変動による影響を受けにくく、プロセスの追加もなく、低電圧動作を可能にすることができる。
【００３７】
第２の実施の形態．
前記第１の実施の形態では、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２にエンハンスメント型のＭＯＳトランジスタを使用したが、高濃度ゲートトランジスタＭ２にデプレッション型のＭＯＳトランジスタを使用してもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示している。
図５において、ハーフバンドギャップリファレンス回路１は、エンハンスメント型のＭＯＳトランジスタである低濃度ゲートトランジスタＭ１、及びデプレッション動作をするようにチャネルドープされたデプレッション型のＭＯＳトランジスタである高濃度ゲートトランジスタＭ２からなり、低濃度ゲートトランジスタＭ１は、低濃度ゲートを有するｎチャネル型のＭＯＳトランジスタであり、高濃度ゲートトランジスタＭ２は、高濃度ゲートを有するｎチャネル型のＭＯＳトランジスタである。
【００３８】
電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、高濃度ゲートトランジスタＭ２及び低濃度ゲートトランジスタＭ１が直列に接続され、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２の各ゲートは接続され、該接続部は低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２との接続部に接続されている。低濃度ゲートトランジスタＭ１のサブストレートゲートは接地電圧ＧＮＤに接続され、高濃度ゲートトランジスタＭ２において、サブストレートゲートはソースに接続され、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２との接続部から基準電圧Ｖｒｅｆが出力される。
【００３９】
このような構成において、高濃度ゲートトランジスタＭ２は定電流源をなし、低濃度ゲートトランジスタＭ１のソース電圧は接地電圧ＧＮＤであるので、高濃度ゲートトランジスタＭ２のソース電圧は、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２とのソース電圧の差に等しく、高濃度ゲートトランジスタＭ２のソース電圧から基準電圧Ｖｒｅｆが得られる。電源電圧ＶＣＣの最低電圧は、例えば基準電圧Ｖｒｅｆが約０.５Ｖである場合、高濃度ゲートトランジスタＭ２がデプレッション動作のため、飽和動作に必要なドレイン‐ソース間電圧Ｖｄｓを供給すればよいので容易に１Ｖ以下にすることができ、前記第１の実施の形態と同様の効果を得ることができる。
【００４０】
第３の実施の形態．
前記第１及び第２の各実施の形態では、ゲート結線したペアＭＯＳトランジスタである低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２を使用する回路構成をなし、基準電圧Ｖｒｅｆが、低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のソース電圧の差として取り出されるようにしたが、ソース結線したペアＭＯＳトランジスタを使用する回路構成をなし、基準電圧Ｖｒｅｆが、ペアＭＯＳトランジスタをなす低濃度ゲートトランジスタＭ１と高濃度ゲートトランジスタＭ２のゲート電圧の差として取り出されるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図６は、本発明の第３の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図６では、図１と同じもの又は同様のものは同じ符号で示している。
【００４１】
図６において、ハーフバンドギャップリファレンス回路１は、低濃度ゲートを有するエンハンスメント型であるＮチャネル型のＭＯＳトランジスタである低濃度ゲートトランジスタＭ１、高濃度ゲートを有するデプレッション型であるＮチャネル型のＭＯＳトランジスタである高濃度ゲートトランジスタＭ２、エンハンスメント型であるＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ３，Ｍ４、エンハンスメント型であるＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ５及び抵抗Ｒ１を備えている。なお、ＮＭＯＳトランジスタＭ５及び抵抗Ｒ１はバイアス回路をなし、ＮＭＯＳトランジスタＭ５は第３のＭＯＳトランジスタをなす。
ＰＭＯＳトランジスタＭ３及びＭ４はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ３及びＭ４において、各ソースは電源電圧ＶＣＣにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ３及びＭ４の各サブストレートゲートは、それぞれ電源電圧ＶＣＣに接続されている。
【００４２】
ＰＭＯＳトランジスタＭ３のドレインと接地電圧ＧＮＤとの間には高濃度ゲートトランジスタＭ２が接続され、高濃度ゲートトランジスタＭ２のゲート及びサブストレートゲートはそれぞれ接地電圧ＧＮＤに接続されており、高濃度ゲートトランジスタＭ２は定電流源をなしている。ＰＭＯＳトランジスタＭ４のドレインと接地電圧ＧＮＤとの間には低濃度ゲートトランジスタＭ１が接続され、低濃度ゲートトランジスタＭ１のサブストレートゲートは接地電圧ＧＮＤに接続されている。また、電源電圧ＶＣＣと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ５と抵抗Ｒ１が直列に接続されている。ＮＭＯＳトランジスタＭ５において、ゲートはＰＭＯＳトランジスタＭ４と低濃度ゲートトランジスタＭ１との接続部に、サブストレートゲートはソースにそれぞれ接続されている。低濃度ゲートトランジスタＭ１のゲートは、ＮＭＯＳトランジスタＭ５と抵抗Ｒ１との接続部に接続され、該接続部から基準電圧Ｖｒｅｆが出力される。
【００４３】
このような構成において、ＰＭＯＳトランジスタＭ３及びＭ４によるカレントミラー機能により、低濃度ゲートトランジスタＭ１には、ゲートとソースを接続する定電流結線した高濃度ゲートトランジスタＭ２と同じ電流が流れる。低濃度ゲートトランジスタＭ１のドレイン電流をｉｄＭ１とし、高濃度ゲートトランジスタＭ２のドレイン電流をｉｄＭ２とすると、ソースフォロアのＮＭＯＳトランジスタＭ５は、ｉｄＭ１＝ｉｄＭ２になるように低濃度ゲートトランジスタＭ１のゲートをバイアスする。低濃度ゲートトランジスタＭ１のゲート電圧、すなわちＮＭＯＳトランジスタＭ５のソース電圧が基準電圧Ｖｒｅｆになる。電源電圧ＶＣＣの最低電圧は、基準電圧Ｖｒｅｆと、ＮＭＯＳトランジスタＭ５のソース‐ゲート間電圧と、ＰＭＯＳトランジスタＭ４のソース‐ドレイン間電圧との和になる。ＮＭＯＳトランジスタＭ５のスレッシュホールド電圧Ｖｔをコントロールすることにより、電源電圧ＶＣＣを１Ｖ以下にすることができ、前記第１の実施の形態と同様の効果を得ることができる。
【００４４】
第４の実施の形態．
前記第２の実施の形態では、定電流源をなす高濃度ゲートトランジスタＭ２からの電流を、カレントミラー回路を介して低濃度ゲートトランジスタＭ１に供給するようにしたが、定電流源をなす高濃度ゲートトランジスタＭ２からの電流を直接低濃度ゲートトランジスタＭ１に供給するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図７は、本発明の第４の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図７では、図６と同じもの又は同様のものは同じ符号で示している。
図７において、ハーフバンドギャップリファレンス回路１は、低濃度ゲートを有するエンハンスメント型であるｎチャネル型のＭＯＳトランジスタである低濃度ゲートトランジスタＭ１、高濃度ゲートを有するデプレッション型であるｎチャネル型のＭＯＳトランジスタである高濃度ゲートトランジスタＭ２、エンハンスメント型のＮＭＯＳトランジスタＭ５及び抵抗Ｒ１を備えている。
【００４５】
電源電圧ＶＣＣと接地電圧ＧＮＤとの間には、高濃度ゲートトランジスタＭ２及び低濃度ゲートトランジスタＭ１が直列に接続され、低濃度ゲートトランジスタＭ１のサブストレートゲートは接地電圧ＧＮＤに接続されている。高濃度ゲートトランジスタＭ２において、ゲート及びサブストレートゲートはそれぞれソースに接続されて定電流源をなし、該接続部にＮＭＯＳトランジスタＭ５のゲートが接続されている。また、電源電圧ＶＣＣと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ５及び抵抗Ｒ１が直列に接続されている。ＮＭＯＳトランジスタＭ５において、サブストレートゲートはソースに接続され、該接続部は低濃度ゲートトランジスタＭ１のゲートに接続され、該接続部から基準電圧Ｖｒｅｆが出力される。すなわち、基準電圧Ｖｒｅｆは、低濃度ゲートトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓになる。
【００４６】
このような構成において、低濃度ゲートトランジスタＭ１には、ゲートとソースを接続する定電流結線した高濃度ゲートトランジスタＭ２と同じ電流が流れる。ソースフォロアのＮＭＯＳトランジスタＭ５は、ｉｄＭ１＝ｉｄＭ２になるように低濃度ゲートトランジスタＭ１のゲートをバイアスする。低濃度ゲートトランジスタＭ１のゲート電圧、すなわちＮＭＯＳトランジスタＭ５のソース電圧が基準電圧Ｖｒｅｆになる。電源電圧ＶＣＣの最低電圧は、基準電圧Ｖｒｅｆと、ＮＭＯＳトランジスタＭ５のソース‐ゲート間電圧と、高濃度ゲートトランジスタＭ２のソース‐ドレイン間電圧との和になる。高濃度ゲートトランジスタＭ２及びＮＭＯＳトランジスタＭ５のスレッシュホールド電圧Ｖｔをコントロールすることにより、電源電圧ＶＣＣを１Ｖ以下にすることができ、前記第１の実施の形態と同様の効果を得ることができる。
【００４７】
前記第１〜第４の各実施の形態では、低濃度ゲートトランジスタＭ１及び高濃度ゲートトランジスタＭ２としてＮチャネル型のＭＯＳトランジスタを使用した場合を例にして示したが、Ｐチャネル型のＭＯＳトランジスタを用いても同様の回路を実現することができる。この場合、前記第１〜第４の各実施の形態において、各ＭＯＳトランジスタのチャネルタイプ（Ｎチャネル型／Ｐチャネル型）を逆にすると共に、正側電源電圧を接地電圧ＧＮＤにし、負側電源電圧を接地電圧ＧＮＤよりも小さい負電圧にすればよい。また、前記第２〜第４の各実施の形態では、低濃度ゲートトランジスタＭ１にエンハンスメント型のＭＯＳトランジスタを使用した場合を例にして説明したが、本発明はこれに限定するものではなく、低濃度ゲートトランジスタＭ１にデプレッション型のＭＯＳトランジスタを使用するようにしてもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
【図２】シリコンＳｉにおけるフェルミ準位φｆと温度と不純物濃度との関係を示した図である。
【図３】基準電圧Ｖｒｅｆの温度係数ＴＣＲの変化例を示した図である。
【図４】本発明の第１の実施の形態におけるハーフバンドギャップリファレンス回路の他の回路例を示した図である。
【図５】本発明の第２の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
【図６】本発明の第３の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
【図７】本発明の第４の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
【符号の説明】
【００４９】
１  ハーフバンドギャップリファレンス回路
２，３  定電流源
Ｍ１  低濃度ゲートトランジスタ
Ｍ２  高濃度ゲートトランジスタ
Ｍ３，Ｍ４  ＰＭＯＳトランジスタ
Ｍ５  ＮＭＯＳトランジスタ
Ｒ１  抵抗
【図１】
0004847103.tif 000002
【図２】
0004847103.tif 000003
【図３】
0004847103.tif 000004
【図４】
0004847103.tif 000005
【図５】
0004847103.tif 000006
【図６】
0004847103.tif 000007
【図７】
0004847103.tif 000008