(57)【特許請求の範囲】
【請求項１】
パラレルデータからシリアルデータに変換する第１のパラレルシリアル変換回路を備え、前記第１のパラレルシリアル変換回路から出力される第１のシリアルデータと、前記第１のシリアルデータを所定の遅延時間遅延させた第２のシリアルデータとから、前記第１のシリアルデータの論理値の遷移に基づきプリエンファシスした振幅の信号を生成するプリエンファシス回路であって、
前記第１のパラレルシリアル変換回路と前記パラレルデータを共通に入力し、前記パラレルデータをシリアルデータに変換する第２のパラレルシリアル変換回路と、
前記第１及び第２のパラレルシリアル変換回路からそれぞれ出力される前記第１及び第２のシリアルデータを入力して前記第１のシリアルデータの変化点を強調した信号を出力する混合回路と、
前記第１及び第２のパラレルシリアル変換回路に、互いに相の異なるクロック信号よりなる第１の多相クロック信号と、互いに相の異なるクロック信号よりなる第２の多相クロック信号をそれぞれ供給するクロック生成回路と、
を備え、前記第２の多相クロック信号の第１相のクロックは、前記第１の多相クロック信号の第１相のクロックとは、同一周期とされ、且つ、前記所定の遅延時間に対応して位相がずれており、
前記第２のパラレルシリアル変換回路の変換タイミングを、前記第１のパラレルシリアル変換回路の変換タイミングから前記所定の遅延時間遅らせることで、前記第２のパラレルシリアル変換回路から、所定の遅延時間遅延させた前記第２のシリアルデータが生成され、
前記第１、第２のパラレルシリアル変換回路に共通に入力される前記パラレルデータは上半分と下半分からなる偶数ビット幅とされ、前記パラレルデータのうち、前記第１、第２のパラレルシリアル変換回路からシリアルに出力されるビットデータのうち時間的に最後に出力される１ビット、又は、前記パラレルデータの上半分と下半分のビット幅のうち前記１ビットを含む一方の半分のビット幅のパラレルデータは、他方の半分のビット幅のパラレルデータよりも、前記所定の遅延時間に対応して時間的にずれている、ことを特徴とするプリエンファシス回路。
【請求項２】
前記第２の多相クロック信号の第１相のクロックは、前記第１の多相クロック信号の第１相のクロックと、前記多相クロックの１相分位相が遅れており、
前記パラレルデータのうち前記第１、第２のパラレルシリアル変換回路からそれぞれ時間的に最後に出力されるシリアルビットを含む前記一方の半分のビット幅のパラレルデータは、前記他方の半分のビット幅のパラレルデータよりも、前記多相クロックの周期の半周期分遅れ、前記各半分のビット幅のパラレルデータは、前記多相クロックの１周期分の間前記第１、第２のパラレルシリアル変換回路に入力される、ことを特徴とする請求項１記載のプリエンファシス回路。
【請求項３】
前記第１及び第２のパラレルシリアル回路の少なくとも１つは、
前記パラレルデータを構成する複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第１及び第２の多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第１の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第２の値のときオフする、並置された複数のスイッチを備えている、ことを特徴とする請求項１又は２記載のプリエンファシス回路。
【請求項４】
前記混合回路は、前記プリエンファシスした振幅の信号を出力している状態において、つづく前記第１のシリアルデータの論理値が変化しないときはデエンファシスした振幅の信号を出力する、ことを特徴とする請求項１記載のプリエンファシス回路。
【請求項５】
前記混合回路は、前記第１のシリアルデータと、前記第２のシリアルデータのビットデータを反転した信号と、をそれぞれ入力する第１及び第２のバッファを備え、
前記第１及び第２のバッファ出力が共通接続され、
前記第２のバッファは、その出力インピーダンスが前記第１のバッファの出力インピーダンスより高いか、前記第２のバッファはその出力インピーダンスが、エンファシスを制御する制御信号により可変に制御される、ことを特徴とする請求項１記載のプリエンファシス回路。
【請求項６】
請求項１乃至５のいずれか一に記載のプリエンファシス回路を備えている、ことを特徴とする半導体装置。
【請求項７】
シリアル受信データからロック信号及びデータ信号を抽出するクロックアンドデータリカバリ回路と、
前記クロックアンドデータリカバリ回路で抽出された同期クロック信号に基づき前記クロックアンドデータリカバリ回路からのデータをパラレルデータに変換する回路と、
送信データを伝送線路に出力するプリエンファシス回路として、請求項１乃至５のいずれか一に記載のプリエンファシス回路を備えたことを特徴とするシリアルインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリエンファシス回路に関し、特に、パラレルデータをシリアルデータに変換してプリエンファシスして伝送線路に出力するシリアルインタフェースに適用して好適な回路に関する。
【背景技術】
【０００２】
分布定数回路として振舞う伝送線路に論理信号を送出するための出力バッファ回路において、伝送線路上での信号の減衰量に応じて信号波形を予め強調して出力するプリエンファシス機能が用いられている。この種の出力バッファとして、例えば図９に示すような、差動データドライバを用いた回路が従来より用いられている（特許文献１参照）。図９を参照すると、この差動データドライバは、２個のプリドライバ回路６１、６２と、遅延回路６０と、最終段のドライバ回路６３とを備え、最終段のドライバ回路６３は、２個のプリドライバ回路６１、６２の出力信号からプリエンファシス信号を生成するために２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路が用いられている。差動入力信号は２つの経路に分岐し、一方の経路はデータ信号をそのまま後段に伝え、他方の経路はデータ信号を強めるための信号を伝達する第２の経路であり、第１の経路では、プリドライバ回路６１によってバッファされ最終段のドライバ回路６３に入力され、第２の経路では、データ信号は遅延回路６０によって一定時間の遅延が付加された後に、第２のプリドライバ回路６２によってバッファされ、遅延回路６０による遅延時間だけ遅れて最終段のドライバ回路６３に入力され、最終段のドライバ回路６３で２つの信号の減算が行われ、プリエンファシス波形を有する差動出力信号が出力される。最終段のドライバ回路６３は、プリドライバ回路６１からの差動データ信号を入力としソースが共通接続され定電流源に接続された第１の差動対（不図示）と、遅延回路６０の経路からの遅延差動データ信号を入力としソースが共通接続され定電流源に接続された第２の差動対（不図示）を備え、これら第１、第２の差動対の出力対は共通に負荷回路（不図示）に接続されて構成された差動回路よりなる。遅延回路６０による遅延時間は、プリエンファシスする時間を規定している。遅延回路６０としては例えばバッファライン又はＤ型フリップフロップ等が用いられる。
【０００３】
なお、シングルエンドで信号を出力するＣＭＯＳドライバ回路として、非特許公報１、特許文献２も参照される。特許文献２には、例えば図１０に示すように、端子ＴＡからのカレントビットＳＯ１をインバータＩＮＶ１に入力し、インバータＩＮＶ１の出力を第１の出力バッファＢ１に入力し（電源ＶＤＤとＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１からなる第１のＣＭＯＳインバータの共通ゲートに入力し）、端子ＴＢからの反転遅延ビット信号ＳＯ２をインバータＩＮＶ２に入力し、インバータＩＮＶ２の出力を第２の出力バッファＢ２に入力し（ＶＤＤとＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２からなる第２のＣＭＯＳインバータの共通ゲートに入力し）、第１、第２の出力バッファＢ１、Ｂ２（ただし、第２の出力バッファＢ２の出力インピーダンスは、第１の出力バッファＢ１の出力インピーダンスよりも高く設定されている）の出力を共通に接続し伝送線路Ｌの一端に接続した構成が開示されている。伝送線路Ｌの他端は、終端抵抗Ｒｔを介して終端電位ＶＴＴに接続されている。また、図１０の構成の変形として、非特許文献１には、エンファシス制御信号とその反転信号をゲート入力してオン・オフ制御されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを、図１０の反転遅延ビット信号ＳＯ２の反転信号を共通ゲートに入力する第２のＣＭＯＳインバータと電源、グランド間にそれぞれ接続したクロックドインバータ（出力インピーダンスがエンファシス制御信号によって可変されるバッファ）を備え、第１の出力バッファと、クロックドインバータの出力を接続して伝送線路に接続した構成が開示されている。
【０００４】
送信等化器として、図１１に示すような、５タップ２ＰＡＭ／４−ＰＡＭイコライジングトランスミッタも提案されている。
【０００５】
さらに、図１２に示すように、負荷抵抗の帰還制御付き１０：１ＭＵＸ（プリファシスＭＵＸ、データＭＵＸ）を備えたドライバ回路も提案されている。
【０００６】
上記した従来のプリエンファシス回路においては、シリアルデータをシフトすることで周期遅れのデータを生成している。あるいは、差動回路を用い、多相クロックによりラッチをシフトすることで生成しており、回路面積が増大し、消費電力が増大するという問題がある。図６に、従来のプリエンファシス回路として、遅延回路としてＤ型フリップフロップ（ＦＦ）１１１を備え、パラレルシリアル変換回路１０１からのシリアルデータをＤ型フリップフロップ１１１で遅延させた遅延データを、混合回路（ＭＩＸ）１０３に入力する構成を示す。８分周８相クロック生成回路１０２は、クロック信号ＣＬＫを８分周した分周クロックに基づき８相クロック（クロック周期をｔＣＬＫとすると互いに位相がｔＣＬＫずれパルス幅がｔＣＬＫのクロック）を生成し、パラレルシリアル変換回路１０１は、パラレルデータＴＸＤＡＴ［７：０］を、８分周８相クロックに基づき、各相のクロックパルスに応答してデータをシリアルに出力する。パラレルシリアル変換回路１０１からのシリアルデータＡは、Ｄ型フリップフロップ１１１で１クロック周期ｔＣＬＫ遅延されシリアルデータＢとして出力され（図７参照）、シリアルデータＡとシリアルデータＢの反転ビットが混合回路１０３に入力され、プリエンファシス（デエンファシス）が行われる。図７は、図６の構成の動作を示すタイミング図である。かかる構成は、シフト回路を高速動作させるために、レーテンシーの増大、高速動作限界の低減を招いている。
【０００７】
例えば、図６に示した構成を、高速動作が要求される、図８に示すような、公知のシリアル化／デシリアル化回路（Serialization/Deserialization）を含むインタフェースのシリアル化部に用いると、回路規模の増大、レーテンシー増大、動作限界の抑制等の各種制約を課すことになる。なお、図８において、８ビット送信パラレルデータＴＸＤＡＴ［７：０］をシリアルデータに変換するパラレルシリアル変換回路１０１は、図６のパラレルシリアル変換回路１０１に対応している。また、図８において、参照符号１１０はプリエンファシス回路、参照符号１０４は出力バッファである。差動受信データＲＸＴ、ＲＸＣは、入力バッファ１０５に入力され、クロックアンドデータリカバリ（ＣＤＲ）回路１０６にて入力データに同期したクロック及びデータが抽出され、クロックアンドデータリカバリ回路１０６からのデータは、シリアルパラレル変換回路１０８にて受信パラレルデータＲＸＤＡＴ［７：０］に変換され、図示されない内部回路に供給される。シリアルパラレル変換回路１０８には、クロックアンドデータリカバリ回路１０６からのクロック信号に基づき分周クロックを生成するカウンタ１０７からの出力が供給される。ＰＬＬ（Phase  Locked Loop）１０９はシステムクロックＳＣＬＫに同期した内部クロック信号を生成する。
【０００８】
【特許文献１】特開２００４−８８６３９号公報
【特許文献２】特開２００２−９４３６５号公報
【非特許文献１】Toshio Tanahashi  その他、"A 2Gb/s 21CH Low-Latency Transceiver Circuit for Inter-Processor Communication",  ISSC2001 Digest of technical paper p.p. 60-61
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように、プリエンファシス回路において、シリアルデータをシフトすることで周期遅れのデータを生成している。あるいは、差動回路を用い、多相クロックによりラッチをシフトすることで生成しており、下記記載の課題を有している。
【００１０】
周期遅れのデータをシリアルデータをシフトすることで生成しているため、回路面積が増大し、消費電力が増大する。
【００１１】
また、シフト回路を高速動作させるために、レーテンシーの増大、高速動作限界の低減を招いている。
【００１２】
更に、差動回路を用いているため、消費電力も増大する。
【００１３】
このため、プリエンファシス回路の従来の設計方式を、高速化等が要求されるシリアル化／デシリアル化回路を含むインタフェースに適用することは、各種制約により、著しく困難である。
【課題を解決するための手段】
【００１４】
本願発明は、上記課題を解決するための手段として概略、以下のような構成を有する。
【００１５】
本発明は、プリエンファシス回路において、遅延データの生成を、パラレルシリアル変換を並列に行うことで生成するようにしたものである。
【００１６】
より詳しくは、本発明の１つのアスペクトに係るプリエンファシス回路は、パラレルデータからシリアルデータに変換するパラレルシリアル変換回路を備え、前記パラレルシリアル変換回路から出力されるシリアルデータと前記シリアルデータを所定の遅延時間遅延させた遅延シリアルデータとに基づき、前記シリアルデータの論理値が遷移したときに、プリエンファシスした振幅の信号を生成するプリエンファシス回路であって、前記パラレルシリアル変換回路（「第１のパラレルシリアル変換回路」という）と前記パラレルデータを共通に入力し、前記パラレルデータをシリアルデータに変換する第２のパラレルシリアル変換回路をさらに備え、前記第２のパラレルシリアル変換回路の変換タイミングを、前記第１のパラレルシリアル変換回路の変換タイミングから前記所定の遅延時間遅らせることで、前記第２のパラレルシリアル変換回路から前記遅延シリアルデータが生成される。
【００１７】
本発明に係るプリエンファシス回路は、前記第１及び第２のパラレルシリアル変換回路からそれぞれ出力される第１のシリアルデータ及び第２のシリアルデータ（遅延シリアルデータ）を入力して前記第１のシリアルデータの変化点を強調した信号を出力する混合回路と、前記第１及び第２のパラレルシリアル変換回路に、互いに相の異なるクロック信号よりなる第１の多相クロック信号と、互いに相の異なるクロック信号よりなる第２の多相クロック信号をそれぞれ供給するクロック生成回路とを備え、前記第２の多相クロック信号の第１相のクロックは、前記第１の多相クロック信号の第１相のクロックとは、前記所定の遅延時間に対応して位相がずれている。
【００１８】
本発明に係るプリエンファシス回路において、前記第１及び第２のパラレルシリアル回路の少なくとも１つは、前記並列データを構成する並列ビットデータの対応する位置のビットデータをそれぞれ受け取け、出力端が共通に接続され、前記第１及び第２の多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第１の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第２の値のときオフする、複数のスイッチを備えた構成としてもよい。
【００１９】
本発明に係るプリエンファシス回路において、前記混合回路は、伝送路にシリアルに出力すべき第１のシリアルデータを入力して駆動する第１のバッファと、前記第１のシリアルデータを遅延させ反転した信号を入力して駆動する第２のバッファ（第２のバッファの出力インピーダンスは第１のバッファの出力インピーダンスよりも高いか、可変制御される）とを備えている。
【００２０】
本発明の他のアスペクトに係るインタフェース回路は、シリアル化／デシリアル化回路を備え、デシリアル化回路として、シリアル受信データからロック信号及びデータ信号を抽出するクロックアンドデータリカバリ回路と、前記クロックアンドデータリカバリ回路で抽出された同期クロック信号に基づき前記クロックアンドデータリカバリ回路からのデータをパラレルデータに変換するパラレルシリアル回路を備え、送信パラレルデータをシリアル化して伝送線路に出力するシリアル化回路に、上記した本発明に係るプリエンファシス回路を備えている。
【発明の効果】
【００２１】
本発明によれば、周期遅れのデータの生成を、パラレルシリアル変換を並列に行う構成としたことにより、差動回路を用いずに、高速動作回路を削減することで、タイミング緩和、レーテンシー低減、動作限界の向上、回路の削減等を奏する。
【発明を実施するための最良の形態】
【００２２】
上記した本発明についてさらに詳細に説述すべく添付図面を参照してこれを説明する。本発明は、パラレルデータを共通に入力し前記パラレルデータをシリアルデータに変換する第１及び２のパラレルシリアル変換回路（１０１１、１０１２）を備え、第２のパラレルシリアル変換回路（１０１２）の変換タイミングを、第１のパラレルシリアル変換回路（１０１１）の変換タイミングから所定の遅延時間遅らせることで、第２のパラレルシリアル変換回路（１０１２）からは、第１のパラレルシリアル変換回路（１０１１）からの第１のシリアルデータＡを遅延させた第２のシリアルデータＢが出力され、第１及び第２のシリアルデータＡ、Ｂに基づき、第１のシリアルデータＡの論理値が遷移したときに、プリエンファシスした振幅の信号を生成して出力する混合回路１０３を備えている。第１及び第２のパレレルシリアル変換回路（１０１１、１０１２）に対して、互いに相の異なるクロック群よりなる第１の多相クロック信号と、互いに相の異なるクロック群よりなる第２の多相クロック信号をそれぞれ供給するクロック生成回路（１０２）を備え、第２の多相クロック信号の第１相のクロックは、第１の多相クロック信号の第１相のクロックとは位相がずれ、第２のシリアルデータＢは、第１のシリアルデータＡをクロック周期遅延させたものと等価としてなる。
【００２３】
本発明において、第１及び第２のパラレルシリアル変換回路（１０１１、１０１２）の少なくとも１つは、パラレルデータを構成する並列ビットデータの対応する位置のビットデータをそれぞれの入力端に受け、出力端が共通に接続され、第１及び第２の多相クロック信号のうち、対応するクロックをそれぞれ受け、該クロック信号が第１の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第２の値のときオフする並置された複数のスイッチ（１０１〜１０８）を備えている。多相クロック信号の各クロック信号は、基準クロックをＮ分周し、基準クロック周期ｔＣＫのＮ倍についてｔＣＫずつずれて第１の値をとる第１乃至第Ｎのクロック信号よりなる。以下、実施例に即して説明する。なお、以下では、８ビットパラレルデータをシリアル化して出力する例について説明するが、本発明はかかる構成にのみ制限されるものでないことは勿論である。
【実施例】
【００２４】
図１は、本発明の実施例の構成を示す図である。図１を参照すると、本発明の一実施例は、クロック信号を入力して、８分周８相クロックを生成する８分周８相クロック生成回路１０２と、８分周８相クロック生成回路１０２からの８相クロック（クロック周期をｔＣＬＫとすると互いに位相がｔＣＬＫずれ、パルス幅がｔＣＬＫ）を入力し、８ビットパラレルデータＴＸＤＡＴ［７：０］を入力し、各相のクロックパルスに応答してデータをシリアルに出力する第１、第２のパラレルシリアル変換回路１０１１、１０１２を備え、第１、第２のパラレルシリアル変換回路１０１１、１０１２から出力されるシリアルデータＡ、Ｂは、混合回路（ＭＩＸ）１０３に入力される。シリアルデータＡを出力する第１のパラレルシリアル変換回路１０１１には、８分周８相クロック生成回路１０２から供給される８相クロックとして第１の多相クロック（ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、…ＣＬＫ７）が供給されるものとすると、シリアルデータＢを生成する第２のパラレルシリアル変換回路１０１２には、第１の多相クロックよりも、１クロック周期ｔＣＬＫ分、位相が遅れた第２の多相クロック（ＣＬＫ１、ＣＬＫ２、…ＣＬＫ７、ＣＬＫ０）が供給される。すなわち、第１のパラレルシリアル変換回路１０１１の１相クロックがＣＬＫ０であるのに対して、第２のパラレルシリアル変換回路１０１２の１相クロックはＣＬＫ１である。
【００２５】
なお、第１のパラレルシリアル変換回路１０１１、第２のパラレルシリアル変換回路１０１２は８ビットパラレルデータＴＸＤＡＴ［７：０］を、シリアルビットに変換しているが、本発明はかかる構成に制限されるものでなく、例えば４ビットパラレルデータＴＸＤＡＴ［３：０］を、シリアルビットに変換する構成の場合、８分周８相クロックを生成する８分周８相クロック生成回路１０２は、４分周４相クロックを生成する４分周４相クロック生成回路に、置き換えて構成される。
【００２６】
図１の混合回路（ＭＩＸ）１０３は、例えば、図１０に示したように、シリアルデータＡ（図１０のＳＯ１）を入力とする第１のインバータ（図１０のＩＮＶ１）と、第１のインバータの出力を入力とする第１の出力バッファ（図１０のＢ１）と、シリアルデータＢを反転した信号（図１０のＳＯ２）を入力とする第２のインバータ（図１０のＩＮＶ２）と、第２のインバータの出力を入力とする第２の出力バッファ（図１０のＢ２）とを備え、第２の出力バッファのインピーダンスを第１の出力バッファのインピーダンスより高く設定するような構成としてもよい。あるいは、該第１の出力バッファ（図１０のＢ１）と、出力インピーダンスがエンファシス制御信号（及びその反転信号）によって可変されるバッファを備え、これらのバッファの出力を共通に接続した構成としてもよい。すなわち、特許文献２に開示される他の構成、あるいは、前述した非特許文献１等に記載される任意の構成としてもよい。
【００２７】
図２は、図１に示した本発明の一実施例の動作を説明するための図であり、図２（Ａ）は８ビットパラレルデータ(送信データ)ＴＸＤＡＴ［７：０］を示し、図２（Ｂ）は、第１のパラレルシリアル変換回路１０１１に供給される８分周８相クロックを示している。なお、８ビットパラレルデータ(送信データ)ＴＸＤＡＴ［７：０］は、シリアルデータＢにおいて８ビット目のデータＴＸＤＡＴ７を出力する関係で、ＴＸＤＡＴ［３：０］とＴＸＤＡＴ［７：４］で、出力保持タイミングをずらしているが、８ビット目のデータＴＸＤＡＴ７だけを１クロック分ずらしてもよい。
【００２８】
図２（Ｃ）は、第１のパラレルシリアル変換回路１０１１からのシリアルデータＡと第２のパラレルシリアル変換回路１０１２からのシリアルデータＢのタイミングの関係を示す図である。図２（Ｄ）は、シリアルデータＡ、Ｂの内容の一例と、混合回路（ＭＩＸ）１０３の出力信号波形の一例を示す図である。
【００２９】
図２（Ｄ）に示すように、シリアルデータＡ（カレントビット）が１、遅延データであるシリアルデータＢの反転ビットが１のとき、送出すべき論理１の信号に対して、プリエンファシスが行われレベルＶｏｈ１（プリエンファシス時のＨＩＧＨレベル）に設定される（ただし、Ｖｏｈ１＜電源電圧ＶＤＤ）。
【００３０】
また、シリアルデータＡ（カレントビット）が１、シリアルデータＢの反転ビットが０のとき、送出すべき論理１の信号に対してデエンファシスが行われ、レベルＶｏｈ１からレベルＶｏｈ２（デエンファシス時のＨＩＧＨレベル）に設定される（ただし、ＶＴＴ＜Ｖｏｈ２＜Ｖｏｈ１）。なお、図２（Ｄ）のＶＴＴは、伝送線路Ｌの終端電位である（図１０参照）。
【００３１】
シリアルデータＡ（カレントビット）が０、シリアルデータＢ（反転プレビット）が０のとき、送出すべき論理０の信号に対してプリエンファシスが行われ、レベルＶｏｌ１（プリエンファシス時のＬＯＷレベル）に設定される（ただしＶｏｌ１＞電源電圧ＶＳＳ）。
【００３２】
シリアルデータＡ（カレントビット）が０、シリアルデータＢの反転ビットが１のとき、送出すべき論理０の信号に対してデエンファシスが行われ、レベルＶｏｌ１からレベルＶｏｌ２（デエンファシス時のＬＯＷレベル）に設定される（ただし、ＶＳＳ＜Ｖｏｌ１＜Ｖｏｌ２＜ＶＴＴ）。
【００３３】
図３は、図１に示した本発明の一実施例のパラレルシリアル変換回路１０１１、１０１２の構成の一例を示す図である。図３を参照すると、このパラレルシリアル変換回路は、８ビットパラレルデータＴＸＤＡＴ０〜ＴＸＤＡＴ７を入力し、図１の８分周８相クロック生成回路１０２からの８相クロック信号ＣＬＫ０〜ＣＬＫ７をそれぞれ入力とし、出力が共通に接続される８個のスイッチ１０１〜１０８（各スイッチは同一構成）を備えている。スイッチ１０１〜１０８は、それぞれ、入力されるクロック信号ＣＬＫ０〜ＣＬＫ７がＨＩＧＨレベルの間、入力したデータを出力する。スイッチ１０１〜１０８は、それぞれに入力されるクロック信号ＣＬＫ０〜ＣＬＫ７がＬＯＷレベルの間、オフ状態（出力はハイインピーダンス状態）とされる。図２（Ｂ）に示したように、第１相〜第８相のクロック信号ＣＬＫ０〜ＣＬＫ７は、クロック信号ＣＬＫを８分周した分周クロックから生成され、互いにｔＣＬＫ位相がずれ、ｔＣＬＫの間ＨＩＧＨレベルとされ、ＨＩＧＨレベル期間が重ならないため、出力端子からは、入力された８ビットパラレルデータ（ＴＸＤＡＴ０〜ＴＸＤＡＴ７）に対して、クロックサイクルｔＣＬＫ毎に順次、ビットデータＴＸＤＡＴ０〜ＴＸＤＡＴ７が、順次シリアルに出力される。図４に、スイッチ１０１〜１０８の構成の２つの例を示しておく。
【００３４】
図４（Ａ）は、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１を備え、データ信号とクロック信号ＣＬＫとを入力する否定論理積回路ＮＡＮＤ１と、データ信号とクロック信号ＣＬＫの反転信号（インバータＩＮＶ１の出力）を入力する否定論理和回路ＮＯＲ１と、を備え、ＮＡＮＤ１、ＮＯＲ１の出力はＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１のゲートにそれぞれ入力される。クロック信号ＣＬＫがＨＩＧＨレベルのとき、データがＨＩＧＨレベルの場合、ＮＡＮＤ１の出力はＬＯＷレベル、ＮＯＲ１の出力はＬＯＷレベルとなり、ＰＭＯＳトランジスタＰＭ１がオンし、ＮＭＯＳトランジスタＮＭ１はオフし、出力はＨＩＧＨレベルとなり、データがＬＯＷレベルの場合、ＮＡＮＤ１の出力はＨＩＧＨレベル、ＮＯＲ１の出力はＨＩＧＨレベルとなり、ＰＭＯＳトランジスタＰＭ１がオフし、ＮＭＯＳトランジスタＮＭ１がオンし、出力はＬＯＷレベルとなる。あるいは、図４（Ｂ）に示すように、クロックＣＬＫ信号とその反転信号でオン・オフが制御されるＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ２と、データをインバータＩＮＶ２で反転した信号をゲートに入力とするＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１を電源、ＧＮＤ間に、ＰＭ２、ＰＭ１、ＮＭ１、ＮＭ２の順に直列に接続したクロックドインバータで構成してもよい。なお、図３のスイッチ１０１〜１０８は、図４に示した構成以外にも、任意の３ステート正転バッファで構成してもよい。
【００３５】
図５は、本発明の一実施例のプリエンファシス回路を備えたインタフェース（Serialization/Deserialization）の構成を示す図である。デシリアル化（Deserialization）回路として、差動受信データＲＸＴ、ＲＸＣを入力バッファ１０５で受け、入力データに同期したクロック及びデータを抽出するクロックアンドデータリカバリ（ＣＤＲ）回路１０６を備え、クロックアンドデータリカバリ回路１０６からのシリアルデータは、シリアルパラレル変換回路１０８で受信パラレルデータＲＸＤＡＴ［７：０］に変換され、受信パラレルデータＲＸＤＡＴ［７：０］は、図示されない内部回路に供給される（インタフェースがＤＩＭＭ(Dual Inline Memory Module)に搭載される場合、該インタフェースからメモリに供給される）。なお、シリアルパラレル変換回路１０８には、クロックデータリカバリ回路１０６からのクロック信号に基づき分周クロックを生成するカウンタ１０７からの出力が供給され、８クロックサイクル毎に、受信パラレルデータＲＸＤＡＴ［７：０］が出力される。
【００３６】
一方、シリアル化回路（Serialization）では、送信パラレルデータＴＸＤＡＴ［７：０］は、図１を参照して説明したように、第１、第２のパラレルシリアル変換回路１０１１、１０１２でそれぞれシリアルデータＡと１クロック周期遅延したシリアルデータＢに変換され、シリアルデータＡとシリアルデータＢは混合回路（ＭＩＸ）１０３に供給される。８分周８相クロック生成回路１０２は、図１の８分周８相クロック生成回路１０２と同一であり、システムクロックＳＣＬＫを入力するＰＬＬ回路１０９からの内部クロック信号（システムクロックＳＣＬＫに位相同期している）を入力してこれを８分周し、第１の８相クロックと、第１の８相クロックから１クロック周期位相のずれた第２の８相クロックを生成し、第１、第２のパラレルシリアル変換回路１０１１、１０１２にそれぞれ供給する。プリエンファシス回路を構成する混合回路１０３がシングルエンド出力の場合、差動回路（出力バッファ）１０４は、シングルエンド出力を受け、差動出力される。
【００３７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するための図である。
【図３】本発明の一実施例のパラレルシリアル変換回路の構成を示す図である。
【図４】（Ａ）、（Ｂ）は図３のパラレルシリアル変換回路のスイッチの構成を示す図である。
【図５】本発明の一実施例のシリアルインタフェース回路の構成を示す図である。
【図６】従来の構成を示す図である。
【図７】図６の回路の動作を示す図である。
【図８】従来のシリアルインタフェース回路の構成を示す図である。
【図９】従来のプリエンファシス機能を備えたバッファの構成を示す図である。
【図１０】従来のプリエンファシス回路の構成を示す図である。
【図１１】２−ＰＡＭ／４−ＰＡＭイコライジングトランスミッタの構成を示す図である。
【図１２】パラレルデータをシリアル変換してプリエンファシスを行う回路の構成を示す図である。
【符号の説明】
【００３９】
６０  遅延回路
６１、６２  プリドライバ回路
６３  ドライバ回路
１０１  パラレルシリアル変換回路
１０２  ８分周８相クロック生成回路
１０３  混合回路
１０４  出力バッファ
１０５  入力バッファ
１０６  クロックアンドデータリカバリ回路
１０７  カウンタ
１０８  シリアルパラレル変換回路
１０９  ＰＬＬ
１１０  プリエンファシス回路
１１１  フリップフロップ（遅延回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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