(57)【特許請求の範囲】
【請求項１】
少なくとも第１、第２トランジスタ及びそれらに対応して設けられた第１、第２強誘電体キャパシタを備えた不揮発性強誘電体メモリ素子において、
基板に形成された少なくとも第１及び第２アクティブ領域と、
前記第１アクティブ領域にその付近にのみ形成された前記第１トランジスタ用の第１ゲート電極と、
前記第２アクティブ領域にその付近にのみ形成された前記第２トランジスタ用の第２ゲート電極と、
前記第１ゲート電極及び前記第２ゲート電極それぞれの一方側に前記基板を露出させるトレンチを有する第１絶縁層と、
前記トレンチの底面及び側面に沿って形成された前記第１、第２強誘電体キャパシタの第１電極と、
この第１電極の表面及び前記トレンチ付近の前記第１絶縁層の表面上に形成された強誘電体層と、
前記第１ゲート電極と連結されるとともに、前記トレンチの底面及び側面に沿って形成される前記第２強誘電体キャパシタの第２電極と共通のメタルラインである第１スプリットワードラインと、
前記第２ゲート電極と連結されるとともに、前記トレンチの底面及び側面に沿って形成される前記第１強誘電体キャパシタの第２電極と共通のメタルラインである第２スプリットワードラインと、
前記第１ゲート電極の他方側の前記基板と連結される第１ビットラインと、
前記第２ゲート電極の他方側の前記基板と連結される第２ビットラインと
を備えていることを特徴とする不揮発性強誘電体メモリ素子。
【請求項２】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層をさらに設けることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
【請求項３】
前記第１、第２強誘電体キャパシタの前記第１電極の物質はＰｔ、Ｉｒ、Ｒｕのうち何れか一つであることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
【請求項４】
前記バリアメタル層の物質はＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2のうち何れか一つであることを特徴とする請求項２記載の不揮発性強誘電体メモリ素子。
【請求項５】
前記第１、第２強誘電体キャパシタの前記第１電極は前記トレンチ内に埋め込まれていることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
【請求項６】
前記強誘電体層は、前記第１絶縁層上の前記第１、第２強誘電体キャパシタの前記第１電極の上部を含む前記トレンチ周辺にまで構成されることを特徴とする請求項５記載の不揮発性強誘電体メモリ素子。
【請求項７】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層をさらに設けることを特徴とする請求項５記載の不揮発性強誘電体メモリ素子。
【請求項８】
少なくとも第１、第２トランジスタ及びそれらに対応して設けられた第１、第２強誘電体キャパシタを備えた不揮発性強誘電体メモリ素子において、
半導体基板に形成させた第１及び第２アクティブ領域と、
前記第１アクティブ領域の付近にのみ形成された第１ゲート電極と、
前記第２アクティブ領域の付近にのみ形成された第２ゲート電極と、
前記第１ゲート電極及び前記第２ゲート電極それぞれの一方側に前記半導体基板を露出させるトレンチを有する第１絶縁層と、
前記トレンチそれぞれの内部に形成された前記第１、第２強誘電体キャパシタの第１電極と、
この第１電極上に形成された前記第１、第２強誘電体キャパシタの強誘電体層と、
この強誘電体層上に形成された前記第１、第２強誘電体キャパシタの第２電極と、
前記第１ゲート電極と連結されるとともに、前記第２強誘電体キャパシタの前記第２電極と連結される第１スプリットワードラインと、
前記第２ゲート電極と連結されるとともに、前記第１強誘電体キャパシタの前記第２電極と連結される第２スプリットワードラインと、
前記第１ゲート電極の他方側の前記半導体基板に連結される第１ビットラインと、
前記第２ゲート電極の他方側の前記半導体基板に連結される第２ビットラインと
を備えていることを特徴とする不揮発性強誘電体メモリ素子。
【請求項９】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層をさらに設けることを特徴とする請求項８記載の不揮発性強誘電体メモリ素子。
【請求項１０】
前記第１、第２強誘電体キャパシタの前記第１電極は前記トレンチ内に埋め込まれていることを特徴とする請求項８記載の不揮発性強誘電体メモリ素子。
【請求項１１】
前記第１、第２強誘電体キャパシタの前記第１電極上に、各々前記強誘電体層と前記第２電極を構成することを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子。
【請求項１２】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層を構成することを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子。
【請求項１３】
少なくとも第１、第２トランジスタ及びそれらに対応して設けられた第１、第２強誘電体キャパシタを備えた不揮発性強誘電体メモリ素子の製造において、
半導体基板に第１アクティブ領域と第２アクティブ領域を区画する工程と、
前記第１アクティブ領域の付近にのみ第１ゲート電極を形成し、前記第２アクティブ領域の付近にのみ第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の一方の側の前記半導体基板が露出されるようにトレンチを有する第１絶縁層を形成する工程と、
前記トレンチそれぞれの底面と側面に前記第１、第２強誘電体キャパシタの前記第１電極を形成する工程と、
前記第１、第２強誘電体キャパシタの前記第１電極上に強誘電体層を形成する工程と、
前記第１ゲート電極と連結されるとともに、前記第２強誘電体キャパシタ用の第２電極となる第１スプリットワードラインと、前記第２ゲート電極と連結されとともに、前記第１強誘電体キャパシタ用の第２電極となる第２スプリットワードラインとを形成する工程と、
前記第１ゲート電極の他方の側の前記半導体基板に連結される第１ビットラインを形成する工程と、
前記第２ゲート電極の他方の側の前記半導体基板に連結される第２ビットラインを形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリ素子の製造方法。
【請求項１４】
前記第１、第２強誘電体キャパシタ用の前記第１電極を形成する工程は前記第１ゲート電極及び前記第２ゲート電極を含む前記半導体基板の全面に前記第１絶縁層を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の一方の側の前記半導体基板が露出されるように前記第１絶縁層をエッチングして前記トレンチを形成する工程と、
前記トレンチそれぞれを含む全面に前記第１、第２強誘電体キャパシタの前記第１電極の物質層を形成する工程と、
前記第１絶縁層が露出されるまで平坦化して前記トレンチそれぞれの内側面及び底面面に強誘電体キャパシタの第１電極を各々形成する工程とからなることを特徴とする請求項１３記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項１５】
前記第１スプリットワードライン及び前記第２スプリットワードラインを形成する工程は、前記第１、第２強誘電体キャパシタの前記第１電極上に前記強誘電体層を形成する工程と、
前記第１絶縁層を選択的に除去して前記第１ゲート電極及び前記第２ゲート電極を露出させる工程と、
露出した前記第１ゲート電極に連結され、前記第２強誘電体キャパシタ用の第２電極として使用される第１スプリットワードラインと、露出した前記第２ゲート電極に連結され、前記第１強誘電体キャパシタ用の第２電極として使用される第２スプリットワードラインとを形成する工程と
を有することを特徴とする請求項１３記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項１６】
前記第１、第２強誘電体キャパシタの前記第１電極はＣＶＤまたはスパッタリング法で形成することを特徴とする請求項１３記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項１７】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層を形成する工程を更に含むことを特徴とする請求項１３記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項１８】
前記第１、第２強誘電体キャパシタの前記第１電極を形成する工程は前記トレンチそれぞれの内部に前記第１、第２強誘電体キャパシタの前記第１電極を埋め込むことを特徴とする請求項１３記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項１９】
前記第１、第２強誘電体キャパシタの前記第１電極を埋め込む工程はゾル−ゲル工程を用いることを特徴とする請求項１８記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２０】
前記第１、第２強誘電体キャパシタの前記第１電極を形成する前にバリアメタル層を形成する工程を含むことを特徴とする請求項１８記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２１】
前記第１、第２強誘電体キャパシタの前記第１電極を埋め込ませた後、前記第１電極及び前記トレンチ周辺の前記第１絶縁層上に複数の強誘電体層を形成する工程と、
前記強誘電体層を含む全面に第２絶縁層を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極と前記強誘電体層とが露出されるようにコンタクトホールを形成する工程と、
前記第１ゲート電極及び前記第２強誘電体キャパシタ用の前記強誘電体層と連結されるように第１スプリットワードラインを形成し、前記第２ゲート電極及び前記第１強誘電体キャパシタ用の前記第２電極と連結されるように第２スプリットワードラインを形成する工程と
を含むことを特徴とする請求項１８記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２２】
少なくとも第１、第２トランジスタ及びそれと対応する第１、第２強誘電体キャパシタを備えた不揮発性強誘電体メモリ素子の製造において、
半導体基板に第１アクティブ領域と第２アクティブ領域を区画する工程と、
前記第１アクティブ領域の付近に第１ゲート電極を形成し、前記第２アクティブ領域の付近に第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の一方の側の前記半導体基板が露出されるようにトレンチを有する第１絶縁層を形成する工程と、
前記トレンチそれぞれの内部に前記第１、第２強誘電体キャパシタの第１電極を形成する工程と、
前記第１、第２強誘電体キャパシタの前記第１電極の上に強誘電体層を形成する工程と、
前記強誘電体層それぞれの上面に前記第１、第２強誘電体キャパシタの第２電極を形成する工程と、
前記第１ゲート電極と前記第２強誘電体キャパシタ用の前記第２電極とを電気的に連結する第１スプリットワードラインと、前記第２ゲート電極と前記第１強誘電体キャパシタ用の前記第２電極とを電気的に連結する第２スプリットワードラインを形成する工程と、
前記第１ゲート電極の他方の側の前記半導体基板に連結される第１ビットラインと、前記第２ゲート電極の他方の側の前記半導体基板に連結される第２ビットラインとを形成する工程と
を備えていることを特徴とする不揮発性強誘電体メモリ素子の製造方法。
【請求項２３】
前記第１、第２強誘電体キャパシタの前記第１電極、前記強誘電体層、そして、前記第１、第２強誘電体キャパシタの前記第２電極はＣＶＤまたはスパッタリングで形成することを特徴とする請求項２２記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２４】
前記第１、第２強誘電体キャパシタの前記第１電極の下部にバリアメタル層を更に形成する工程を含むことを特徴とする請求項２２記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２５】
前記第１、第２強誘電体キャパシタの前記第１電極は前記トレンチそれぞれのコンタクトホール内に埋め込ませることを特徴とする請求項２２記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２６】
前記第１、第２強誘電体キャパシタの前記第１電極を形成した後、前記第１電極及び前記トレンチの周辺の第１絶縁層上に強誘電体層を形成する工程と、前記強誘電体層上に強誘電体キャパシタの第２電極を形成する工程とを含むことを特徴とする請求項２５記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２７】
前記第１、第２強誘電体キャパシタの前記第１電極はゾル−ゲル工程で形成し、前記強誘電体層と前記第１、第２強誘電体キャパシタの前記第２電極とはＣＶＤまたはスパッタリングで形成することを特徴とする請求項２５記載の不揮発性強誘電体メモリ素子の製造方法。
【請求項２８】
前記第１、第２強誘電体キャパシタの前記第１電極を形成した後、平坦化工程を実施することを特徴とする請求項２６記載の不揮発性強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、不揮発性強誘電体メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、強誘電体は、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子がトランジスタ（Ｔ１）のソースに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とからなる。
【０００６】
このような従来の不揮発性強誘電体メモリ素子のデータ入／出力動作は次の通りである。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後に、特に破壊されたデータは元のデータに戻らなければならない。そのため、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１３】
以下、かかる従来不揮発性強誘電体メモリ素子の構造並びに製造方法を説明する。
【００１４】
図４ａは従来不揮発性強誘電体メモリ素子のレイアウト図である。二つのセル分が示されている。なお、本明細書における方向を示す上下、左右などはいずれも説明の便宜のためであり、実際の製品の構造での方向を示すものではない。
図４ａに示すように、細長い矩形の領域に区画されたそれぞれのセル用の第１アクティブ領域４１と第２アクティブ領域４１ａ（点線で示されている）が上下にずらして互いに平行に配置されている。第１セル用の第１ワードライン（Ｗ／Ｌ１）が第１アクティブ領域４１のほぼ中央を横切って横方向に延びている。同様に、第２セル用の第２ワードライン（Ｗ／Ｌ２）が第２アクティブ領域４１ａのほぼ中央を横切って第１ワードライン（Ｗ／Ｌ１）に平行に配置されている。第１アクティブ領域４１に沿って第２アクティブ領域４１ａとの間に上下方向に第１ビットライン（Ｂ／Ｌ１）が形成され、同様に、第２アクティブ領域４１ａに沿って図示しないその隣の第１アクティブ領域との間に第２ビットライン（Ｂ／Ｌ２）が配置されている。これらのビットラインは互いに平行である。それぞれのセル用の第１強誘電体キャパシタ（ＦＣ１）と第２強誘電体キャパシタ（ＦＣ２）がそれぞれのアクティブ領域の上側（紙面の方向での）に第１、第２ワードラインにまたがるように、それぞれのビットラインに平行に形成されている。これらのキャパシタの第１電極はそれぞれのアクティブ領域に形成させたトランジスタの不純物領域に電気的に接続されている。このキャパシタのさらに紙面方向の上側に、それぞれのワードラインに沿うように第１、第２プレートライン（Ｐ／Ｌ１、Ｐ／Ｌ２）が形成され、それぞれがそれぞれのキャパシタの第２電極に電気的に接続されている。
【００１５】
前記図４ａは二つのセルを基準としたレイアウト図であり、かかる従来不揮発性強誘電体メモリ素子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がビットライン方向に沿って形成され、第１プレートライン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワードライン（Ｗ／Ｌ２）上に形成される。
【００１６】
かかる従来不揮発性強誘電体メモリ素子の構造をより詳細に説明すると以下の通りである。
【００１７】
図４ｂは図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図である。
基板５１にアクティブ領域とフィールド領域とを決め、前述したようにそのアクティブ領域やフィールド領域を横切るように第１絶縁層５３を介して第１ワードライン５４と第２ワードライン５４ａが形成されている。第１アクティブ領域においては、第１ワードライン５４の両側に第１ソース／ドレイン不純物領域５５、５６が形成される。同様に、第２ワードライン５４ａの両側にも第２ソース／ドレイン不純物領域が形成されるが、この図面では現れない。これらのワードラインが形成された基板の上には一定の厚さに第２絶縁層５７が全面に形成されている。
この第２絶縁層５７の第１ドレイン不純物領域５６の位置に、その不純物領域が露出されるようにコンタクトホールが形成され、その中に第１プラグ層５８ａが埋め込まれている。第２絶縁層５７の表面であって、プラグ層の先端部に第１ドレイン不純物領域５６を第１ビットライン（図示せず）に電気的に連結する第１メタル層５９が形成されている。第１メタル層５９と図示しないビットラインとを形成させた基板全面にそれらを覆うように第３絶縁層６０が形成されている。この第３絶縁層６０と第２絶縁層５７にはそれらを貫いて第１ソース不純物領域５５に達するコンタクトホールが形成されており、その中には第２プラグ層６２が埋め込まれている。
第３絶縁層６０の表面に、第２プラグ層６２を中心として両ワードラインにまたがる範囲にバリアメタル層６３が第２プラグ層６２と電気的に連結されるように形成されており、その上に第１強誘電体キャパシタ（ＦＣ１）が形成されている。第１強誘電体キャパシタ（ＦＣ１）はバリアメタル層６３の上に形成された下部電極６４、その上に順に積層された強誘電体膜６５と上部電極６６とから構成されている。図示しないが、第２強誘電体キャパシタも第２アクティブ領域の箇所に同様に形成されている。
強誘電体キャパシタを形成させた基板の上全面に第４絶縁層６７を形成させ、その上に、第１プレートライン６８と第２プレートライン６８ａが形成されている。第１プレートライン６８が第１ワードライン５４の上側の位置に形成され、第２プレートライン６８ａが第２ワードライン５４ａの上側の位置に形成されている。第１プレートライン６８は第１第１強誘電体キャパシタの上部電極６６に、第２プレートライン６８は図示しない第２強誘電体キャパシタの上部電極にそれぞれ電気的に連結されている。
【００１８】
以下、かかる従来の不揮発性強誘電体メモリ素子の製造方法を説明する。
【００１９】
図５ａ〜図５ｆは従来技術による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図で図４ａのＩ−Ｉ’線による断面である。
【００２０】
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込んで素子隔離層５２を形成する。その素子隔離層５２とアクティブ領域とを有する基板上に第１絶縁層５３を形成する。第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔を有する第１、第２ワードライン５４、５４ａを形成する。
【００２１】
図５ｂに示すように、ワードライン５４、５４ａをマスクとして用いた不純物イオン注入を介して、基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を基板５１に形成する。ここで、ソース／ドレイン不純物領域５５、５６は第１ワードライン５４をゲート電極とする第１トランジスタ（Ｔ１）のソース／ドレイン不純物領域である。その後、第１、第２ワードライン５４、５４ａを含む基板５１の全面に第２絶縁層５５を形成する。第２絶縁層５５上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第２絶縁層５５を選択的に除去して、ドレイン不純物領域５６が露出されるコンタクトホール５８を形成する。
【００２２】
図５ｃに示すように、コンタクトホール内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ１）とを連結する第１メタル層５９を第２絶縁層５５の表面に形成する。このとき、図面には示さないが、第２ビットライン（Ｂ／Ｌ２）が第２トランジスタ（Ｔ２）のドレイン不純物領域と電気的に連結される。
【００２３】
図５ｄに示すように、第１メタル層５９を含む全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００２４】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。そして、第２プラグ層６２と電気的に連結されるようにバリアメタル層６３を形成した後、バリアメタル層６３上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５、第１強誘電体キャパシタの上部電極６６を順に形成する。
【００２５】
図５ｆに示すように、強誘電体キャパシタを形成させた基板全面に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６の所定の部分が露出されるようにコンタクトホールを形成してプラグ層を充填する。そして、そのプラグ層を介して第１強誘電体キャパシタの上部電極６６と電気的に連結されるように第１プレートライン６８を形成する。同時に、これと平行に第２プレートライン６８ａを形成する。
【００２６】
しかし、上記従来の不揮発性強誘電体メモリ素子並びにその製造方法は次のような問題点があった。
【００２７】
ワードラインの上の層にビットライン、その上に強誘電体キャパシタ、さらにその上にプレートラインとそれぞれ絶縁層を介して形成させなければならないので、層の数が多くなり、全体として基板からの高さが高くなる。また、それ故に製造工程が複雑になるという問題もあった。
さらに、従来の従来の不揮発性強誘電体メモリ素子はキャパシタとトランジスタやプレートラインとの接続がコンタクトホールを介して行っているので、その間の接続抵抗が高くなるという問題もあった。
【００２８】
【発明が解決しようとする課題】
本発明は上記した従来技術の問題点を解決するために案出したもので、その目的は工程を簡素化し、全体の厚さが薄くなるとともに、キャパシタの接続抵抗を少なくすることとができる不揮発性強誘電体メモリ素子並びにその製造方法を提供することである。
【００２９】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子は、アクティブ領域の基板上に形成され、各々は電気的に分離される複数個の第１ゲート電極と第２ゲート電極、各々の第１ゲート電極の一側の基板に連結された複数個の第１強誘電体キャパシタの第１電極及び前記各々の第２ゲート電極の一側の基板に連結された複数個の第２強誘電体キャパシタの第１電極、前記各々の第１電極上に形成された強誘電体層、前記各々の強誘電体層上に形成された第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極、複数個の第１ゲート電極を電気的に連結する第１メタルライン及び複数個の第２電極を電気的に連結する第２メタルラインを備えていることを特徴とする。
【００３０】
また、本発明の不揮発性強誘電体メモリ素子の製造方法は、半導体基板に第１アクティブ領域と第２アクティブ領域を定義する工程と、第１アクティブ領域の基板上に第１ゲート電極を形成し、第２アクティブ領域の基板上に第２ゲート電極を形成する工程と、第１、第２ゲート電極の一側の基板が露出されるようにコンタクトホールを有する第１絶縁層を形成する工程と、前記基板と連結され、コンタクトホールの内側面に第１、第２強誘電体キャパシタの第１電極を形成する工程と、各々の第１電極上に強誘電体層を形成する工程と、第１ゲート電極と連結され、第２強誘電体キャパシタ用の第２電極となる第１スプリットワードラインと、第２ゲート電極と連結され、第１強誘電体キャパシタ用の第２電極となる第２スプリットワードラインを形成する工程と、第１ゲート電極の一側の基板と連結される第１ビットラインを形成する工程と、第２ゲート電極の一側の基板と連結される第２ビットラインを形成する工程とを含んでいることを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子及びその製造方法を実施形態に基づいて詳細に説明する。
【００３２】
本発明の不揮発性強誘電体メモリ素子は、各トランジスタのゲート電極を各トランジスタ毎に分離された形態に構成し、強誘電体キャパシタの一方の電極を直接トランジスタのジャンクションに連結し、他方の電極はスプリットワードラインにゲート電極と共に連結することを特徴とする。
【００３３】
図６は本発明実施形態の不揮発性強誘電体メモリ素子の回路的構成図である。従来技術と対応させるように二つのセルのみを示してある。
図６に示すように、従来技術においてはワードラインとプレートラインとの間にセルが形成されていたが、本不揮発性強誘電体メモリ素子は、互いに一定の間隔を有するように配置された第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）の間にセルが配置されている。第１セルは第１トランジスタ（Ｔ１）とそれに対応して設けた第１強誘電体キャパシタ（ＦＣ１）とからなり、第２セルは第２トランジスタ（Ｔ２）とそれに対応して設けた第２強誘電体キャパシタ（ＦＣ２）とからなる。第１セルのトランジスタ（Ｔ１）のゲートが第１スプリットワードライン（ＳＷＬ１）に接続され、第２セルのトランジスタ（Ｔ２）が第２スプリットワードライン（ＳＷＬ２）に接続されている。列方向に並ぶ図示しない他のセルは、同様にそれぞれのゲートが第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）に交互に接続されている。
ビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）は従来同様スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に平行に配置されている。第１トランジスタ（Ｔ１）のドレインが第１ビットライン（Ｂ／Ｌ１）に連結され、第２トランジスタ（Ｔ２）のドレインが第２ビットライン（Ｂ／Ｌ１）に連結されている。第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタのソースと第２スプリットワードライン（ＳＷＬ２）とに接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタのソースと第１スプリットワードライン（ＳＷＬ１）とに接続されている。
【００３４】
一方、図７は簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図であって、その動作原理を以下に説明する。
【００３５】
図７に示すように、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数対のスプリットワードラインが形成され、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成されている。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が備えられている。
【００３６】
図８は本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００３７】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化される前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００３８】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」となる区間であって、セルの強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００３９】
一方、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００４０】
破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納されるようにする。
【００４１】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）が「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４２】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４３】
このような不揮発性強誘電体メモリ素子による第１実施形態を図９、図１０に基づいて説明する。
【００４４】
図９は本発明の第１実施形態による不揮発性強誘電体メモリ素子のレイアウト図で、図１０はＩ−Ｉ’断面である。図９は二つのセルのレイアウトを示し、図１０はその一方のセルの部分の断面である。
この例の場合も、従来と同様に、基板１２０にそれぞれ第１トランジスタと第２トランジスタが形成される第１アクティブ領域と第２アクティブ領域とが矩形に形成されている。これらは、互いに平行に、しかし上下に位置をずらして形成されている。
基板１２０のそれぞれのアクティブ領域のほぼ中央分にゲート電極１２３が形成されている。本実施形態ではその製造方法の箇所で説明するが、従来のようにゲート電極は長く形成させずに、それぞれのアクティブ領域の付近にのみ形成させる。すなわち、第１アクティブ領域には第１ゲート電極１２３を、第２アクティブ領域には第２ゲート電極をそれぞれ正方形に近い形状に形成する。当然ゲート電極の両側にはソース／ドレイン不純物領域１２４，１２５（第１アクティブ領域側は図示ない）が形成されている。なお、付近とは従来のようにたのトランジスタに共通になるように形成されず、該当トランジスタのみに限られる範囲を意味している。
【００４５】
第１ゲート電極の一方の側のドレイン不純物領域に直接接触するように第１強誘電体キャパシタの第１電極１２７が形成され、同様に、図示しないが、第２トランジスタのドレイン不純物領域にも直接接触するように第２強誘電体キャパシタの第１電極が形成されている。このキャパシタの第１電極は、ゲート電極を形成させた基板１２０の表面を覆うように成膜した第１絶縁層１２７に形成させたトレンチの内側に一定の厚さで形成される。トレンチはゲート電極よりやや大きい長方形とされている。その第１電極の表面及びトレンチの周囲の第１絶縁層１２６の表面に強誘電体層１２８、１２８ａが各々形成されている。第１電極並びに強誘電体層の厚さは薄いのでトレンチ内にはホールが形成されている。
第１絶縁層１２６にはさらにゲート電極の箇所にコンタクトホールが形成されており、そのコンタクトホールと隣接するホールを埋めながら第１メタルライン１３０が長く形成されている。この第１メタルライン１３０はコンタクトホールを通して第１トランジスタのゲート電極１２３に電気的に接触し、かつ強誘電体層で形成されているホール内に埋め込まれて第２強誘電体キャパシタ（ＦＣ２）の第２電極ともなっている。そしてまた、このメタルライン１３０は第１スプリットワードラインとなるものでもある。第２メタルライン１３０ａも第１メタルライン１３０と平行に形成され、同様に、第２トランジスタのゲート電極と接続されるとともに、第１強誘電体キャパシタ（ＦＣ１）の第２電極ともなり、かつ第２スプリットワードラインともなっている。
双方のメタルラインが形成された基板の上には第２絶縁層１３１が形成されており、その表面に第１，第２ビットライン１３３，１３３ａが平行に形成されている。これらのビットラインは双方の絶縁層に形成させたコンタクトホールを通してそれぞれのトランジスタのソースと連結される。
成される。
【００４６】
以下、このような本発明の第１実施形態による不揮発性強誘電体メモリ素子の製造方法をより詳細に説明する。
【００４７】
図１１ａ〜図１１ｈは本発明の第１実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１２ａ〜図１２ｈは図１１ａ〜図１１ｈのＩ−Ｉ’線による断面図である。
【００４８】
まず、図１１ａ、図１２ａに示すように、第１導電型の半導体基板にフィールド領域（素子隔離層）１２１をトレンチ分離工法で形成して、第１、第２アクティブ領域１００、１００ａを形成する。図示のようにこれらのアクティブ領域１００、１００ａは矩形に形成され、その長手方向が平行になり、かつ双方の位置が上下にずれるように形成されている。
【００４９】
各アクティブ領域１００、１００ａ及びフィールド領域１２１を含む基板の全面にゲート電極形成物質を堆積した、図１１ｂ、図１２ｂに示すように、パターニングして第１アクティブ領域１００には第１トランジスタ（Ｔ１）のゲート電極となる第１ゲート電極１２３及び第２アクティブ領域１００ａには第２トランジスタ（Ｔ２）のゲート電極となる第２ゲート電極１２３ａを形成する。従来の場合と異なり、この実施形態のゲート電極は連続したものではなく、それぞれのトランジスタに独立に形成させる。したがって、図示のように矩形になる。もちろん、その形状は矩形でなければならないわけではない。円形であっても良い。ゲート電極を形成させた後、ゲート電極１２３の両側の基板にその基板と反対導電型の不純物イオンをゲート電極をマスクとして注入して、それぞれのソース／ドレイン領域１２４、１２５を形成する。
【００５０】
第１、第２ゲート電極１２３、１２３ａを形成させた基板の全面に第１絶縁層１２６を形成する。第１絶縁層１２６としては、ＩＬＤ（Inter Layer Dielectric)層を使用する。そして、化学機械的研磨法（ＣＭＰ）を用いて第１絶縁層１２６を平坦化させる。表面を平坦化させた第１絶縁層１２６の各ゲート電極１２３、１２３ａの一方の不純物領域（第１１２４、第２ソース領域（図示せず））の位置にその領域が露出されるようにトレンチ１２７、１２７ａを形成する。このトレンチは図示のように、形状は矩形であり、ゲート電極と大差ない大きさである。
そして、トレンチを含む全面にそれぞれの強誘電体キャパシタの第１電極を形成するための第１導電層を薄く形成する。第１導電層の下にバリアメタル層を形成してもよく、そのバリアメタル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用することができる。そして、第１導電層としてはＰｔ、Ｉｒ、Ｒｕなどを使用する。また、第１導電層、バリアメタル層は、スパッタ法またはＣＶＤ法で形成する。
【００５１】
このように、第１導電層のみを形成するか、またはバリアメタル層上に第１導電層を形成した後、図１１ｃ、図１２ｃに示すように、ＣＭＰ工程またはエッチバック工程を用いて第１導電層がコンタクトホールの内側面にのみ残るように平坦化させ、それぞれの強誘電体キャパシタの第１電極１２７ａを形成する。
【００５２】
次いで、強誘電体キャパシタの第１電極１２７、１２７ａを含む基板の全面に強誘電体物質層を形成した後、図１１ｄ、図１２ｄに示すように、第１電極１２７、１２７ａの表面に残るようにパターニングしてそれぞれの強誘電体キャパシタ用の強誘電体層１２８、１２８ａを形成する。このとき、強誘電体層１２８、１２８ａはそれぞれの第１電極１２７、１２７ａを十分覆うように、第１絶縁層１２８の表面のトレンチの周辺部にも残るようにパターニングする。これらの誘電体層１２８も十分に薄く、第１電極１２７の表面を覆ってなおトレンチと類似のホールが残る厚さとする。
【００５３】
図１１ｅ、図１２ｅに示すように、強誘電体層１２８、１２８ａを含む全面にフォトレジスト（図示せず）を塗布した後、露光及び現像工程でパターニングして、第１、第２ゲート電極１２３、１２３ａが露出されるように第１絶縁層１２６をエッチングして、コンタクトホール１２９を形成する。
【００５４】
その後、コンタクトホールを含む強誘電体層１２８、１２８ａ上に第２メタル層を形成した後、図１１ｆに示すように、一定の間隔で平行に走る第１、第２メタルライン１３０，１３０ａが残るようにパターニングする。それぞれのメタルラインはゲート電極のコンタクトホール並びに強誘電体層１２８で形成されたホールにも充填されているので、第１メタルライン１３０は第１トランジスタ（Ｔ１）のゲート電極と接続され、かつ第２セル用の強誘電体キャパシタ（ＦＣ２）の第２電極ともなる。したがって、この第１メタルライン１３０は第１スプリットワードライン（ＳＷＬ１）の役割を果たす。同様に、第２メタルラインは、第２トランジスタのゲート電極に接続され、かつ第１強誘電体キャパシタ（ＦＣ１）の第２電極ともなり、その上、第２スプリットワードライン（ＳＷＬ２）ともなる。
【００５５】
次いで、図１２ｇに示すように、第１、第２メタルライン１３０、１３０ａを含む基板の全面に第２絶縁層１３１を形成した後、表面を平坦化してフォトリソグラフィ工程を用いたエッチング工程でそれぞれのトランジスタのドレイン領域１２５が露出されるように第２絶縁層及び第１絶縁層を除去して、図１１ｇに示すように第１、第２ビットラインコンタクト１３２、１３２ａを形成する。
【００５６】
そして、図１１ｈ、図１２ｈに示すように、第１、第２ビットラインコンタクト１３２、１３２ａを介してトランジスタのソース領域と連結されるように第１、第２ビットライン１３３、１３３ａを形成する。
【００５７】
以下、本発明の第２実施形態による不揮発性強誘電体メモリ素子及びその製造方法を説明する。
図１３は本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図である。図では第１実施形態と同一の部材には同じ符号を付してある。
本発明の第２実施形態による不揮発性強誘電体メモリ素子のレイアウトは第１実施形態と同一であるので、以下では説明を省略する。そして、本発明の第１実施形態では強誘電体キャパシタの第１電極を形成するときにＣＶＤやスパッタ法を用いているが、第２実施形態ではゾル−ゲル工程を用いて形成する。
【００５８】
本発明の第２実施形態による不揮発性強誘電体メモリ素子は、強誘電体キャパシタの構造が異なるだけで、他は同一である。その強誘電体キャパシタは、図１３に示すように、第１電極１２７を第１絶縁層１２６のソース領域１２４に形成させたトレンチ内を導電体で充填した構造とし、その表面から第１絶縁層１２６の表面に広がるように平坦に強誘電体層１２８を形成させ、その上にメタルライン（図では第２メタルライン１３０ａ）を形成させている。
【００５９】
従って、先の実施形態と同様に、第１メタルライン１３０は第１ゲート電極１２３と第２強誘電体キャパシタの第２電極とを電気的に連結させ、第２メタルライン１３０ａは第２ゲート電極と第１強誘電体キャパシタの第２電極とを電気的に連結させる。結局、第１メタルライン１３０は第１スプリットワードライン（ＳＷＬ１）の役割を果たし、第２メタルライン１３０ａは第２スプリットワードライン（ＳＷＬ２）の役割を果たす。
【００６０】
このように構成された本発明の第２実施形態による不揮発性強誘電体メモリ素子の製造方法を図１４ａないし１４ｈを参照にして説明する。
図１４ａないし図１４ｈは各々図１１ａないし図１１ｈのＩ−Ｉ’線による断面図である。図１４ａに示すように、半導体基板１２０をアクティブ領域とフィールド領域１２１に区画する。フィールド領域はトレンチ分離工程により形成される。
【００６１】
図１４ｂに示すように、基板１２０上のアクティブ領域及びフィールド領域にゲート絶縁膜１２２を介して、第１ゲート電極１２３と第２ゲート電極（図示せず）をそれぞれ形成する。次いで、第１ゲート電極１２３及び第２ゲート電極をマスクに用いた不純物イオンを注入してそれぞれのアクティブ領域のゲート電極の両側に第１ソース／ドレイン領域１２４、１２５と、第２ソース／ドレイン領域（図示せず）を形成する。
【００６２】
図１４ｃに示すように、第１ゲート電極１２３及び第２ゲート電極を含む全面に第１絶縁層１２６を形成する。第１絶縁層１２６の物質としてはＩＬＤ層を使用する。化学機械的研磨法（ＣＭＰ）を用いて第１絶縁層１２６を平坦化させ、第１ソース領域１２４と第２ソース領域（図示せず）が露出されるように第１絶縁層１２６を除去してトレンチを形成する。
【００６３】
第１絶縁層１２６を含む全面に強誘電体キャパシタの第１電極として使用される第１導電層をゾル−ゲル工程で形成した後、ＣＭＰまたはエッチバック工程で平坦化して、第１強誘電体キャパシタの第１電極１２７及び第２強誘電体キャパシタの第１電極１２７ａ（図示せず）を形成する。
ゾル−ゲル工程は、第１導電層を固体状に堆積させ、その後ゲル状態に変化させる。従って、コンタクトホールに第１導電層が埋め込まれる。これに対して、本発明の第１実施形態でのようなＣＶＤ法やスパッタ法を用いると、コンタクトホール内に埋め込まれず、コンタクトホールの内側面に沿って薄く形成される。
【００６４】
第１導電層を形成する前にバリアメタル層を形成することが可能であり、第１導電層としてはＰｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用する。バリアメタル層を形成してから第１導電層を形成する場合は、バリアメタル層をＣＶＤやスパッタ法で形成した後、第１導電層はゾル−ゲル工程で形成する。
【００６５】
図１４ｄに示すように、強誘電体キャパシタの第１電極１２７上にそれらを十分覆うように、強誘電体層１２８をそれぞれのキャパシタに薄く形成する。
【００６６】
図１４ｅに示すように、第１強誘電体層１２８及び第２強誘電体層を含む基板の全面にフォトレジストを塗布した後、フォトエッチング工程で第１絶縁層１２６をエッチングして、それぞれのトランジスタのゲート電極１２３の表面が露出されるコンタクトホール１２９を形成する。
【００６７】
図１４ｆに示すように、第１メタルライン１３０と第２メタルライン１３０ａを平行に走るように形成する。これらのラインはコンタクトホール１２９を形成させた箇所ではそれを通してゲート電極１２３に接続され、それに隣接するセルでは強誘電体１２８の表面の上を通る。すなわち、メタルラインは一つのセルのトランジスタのゲート電極となるとともにそれに隣接するセルでは誘電体キャパシタの第２電極となる。
【００６８】
図面は二つのセルに対して示したもので、第１ゲート電極と第２ゲート電極とが各々一つずつ図示されているが、実際のセルアレイでは複数の第１ゲート電極と第２ゲート電極が形成される。従って、第１メタルライン１３０は列方向に同一線上に位置した第１ゲート電極を電気的に連結させる第１スプリットワードライン（ＳＷＬ１）の役割を果たし、第２メタルライン１３０ａもまた列方向に同一線上に位置した第２ゲート電極を電気的に連結させる第２スプリットワードライン（ＳＷＬ２）の役割を果たす。そして、第１メタルライン１３０と第２メタルライン１３０ａはアクティブ領域を横切る方向に形成される。
【００６９】
図１４ｇは示すように、第１、第２メタルライン１３０、１３０ａを含む全面にそれらを十分に覆うように第２絶縁層１３１を形成し、ＣＭＰ工程またはエッチバック工程を用いてその表面を平坦化させる。それぞれのトランジスタのドレイン領域１２５が露出されるように第２絶縁層１３１、第１絶縁層１２６を選択的にエッチングして、第１ビットライン用のコンタクト１３２と第２ビットライン用のコンタクト１３２ａ（図示せず）を形成する。
【００７０】
図１４ｈに示すように、第１ビットラインコンタクト１３２を介して第１ドレイン領域１２５と電気的に連結され、第１メタルライン１３０を横切る方向に第１ビットライン１３３を形成し、第２ビットラインコンタクト（図示せず）を介して第２ドレイン領域（図示せず）と電気的に連結される第２ビットライン１３３ａ（図示せず）を形成すると、本発明の第２実施形態による不揮発性強誘電体メモリ素子の製造工程が完了する。
【００７１】
以下、本発明の第３実施形態による不揮発性強誘電体メモリ素子及びその製造方法を説明する。同様に、先の二つの例と同一の動作をする部材には同じ符号を与えてある。
【００７２】
図１５は本発明の第３実施形態による不揮発性メモリ素子の構造断面図であって、図示のように、基本的には第１実施形態と類似しており、第１、第２トランジスタを基板１２０に形成させて、その上にそのトランジスタを覆うように成膜した第１絶縁層１２６のトランジスタのソース領域の位置に形成させたトレンチ内に強誘電体キャパシタの第１電極１２７、強誘電体層１２８、第２電極形成１６０を形成させて、その上に第２絶縁層１３１を形成させた点が異なる。
したがって、それぞれのスプリットワードラインの役を果たすメタルライン１３０は第２絶縁層１３１の表面に形成される。その際、第２絶縁層１３１には、トランジスタのゲート電極の上側にコンタクトホールを形成させ、かつ強誘電体キャパシタの第２電極の上にコンタクトホールを形成させ、それらのコンタクトホールを介してメタルラインをトランジスタのゲートと強誘電体キャパシタの第２電極とに接続されるようにした。
【００７３】
すなわち、第１スプリットワードライン（ＳＷＬ１）の役を果たす第１メタルラインは、第１セルのトランジスタ（Ｔ１）のゲート電極と第２セルの強誘電体キャパシタ（ＦＣ２）の第２電極とに交互に接続されながら延長され、第２スプリットワードライン（ＳＷＬ２）の役を果たす第２メタルラインは、第２セルのトランジスタ（Ｔ２）のゲート電極と第１セルの強誘電体キャパシタ（ＦＣ１）の第２電極とに交互に接続されながら延長されている。
【００７４】
このように構成された本発明の第３実施形態による不揮発性強誘電体メモリ素子の製造方法を以下に説明する。
図１６ａ〜図１６ｇは本発明の第３実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１７ａ〜図１７ｇは図１６ａ〜図１６ｇのＩ−Ｉ’線による製造工程の断面図である。
【００７５】
本発明の第３実施形態は、強誘電体キャパシタの第２電極（上部電極）とスプリットワードライン（第１、第２メタルライン）を別に形成することを特徴とする。即ち、本発明の第１、第２実施形態はスプリットワードラインを強誘電体キャパシタの第２電極と同一物質で同時に形成するのに対して、第３実施形態はそれらが異なる工程で形成される。
【００７６】
まず、図１７ａに示すように、第１導電型の半導体基板にトレンチ分離工程でフィールド領域１２１を形成させて、図１６ａに示すような上下方向に長い矩形の第１アクティブ領域１００と第２アクティブ領域１００ａを形成する。先の例同様、第１アクティブ領域１００と第２アクティブ領域は互いに平行に、しかし、上下方向にずらして形成させる。いうまでもなく、これらが上下左右方向に多数繰り返して形成されている。
【００７７】
図１６ｂに示すように、各アクティブ領域１００、１００ａ及びフィールド領域を含む基板の全面にゲート電極物質を堆積させた後、パターニングしてそれぞれのアクティブ領域にそれぞれのトランジスタ（Ｔ１、Ｔ２）のゲート電極（第１ゲート電極１２３、第２ゲート電極１２３ａ）を形成する。このゲート電極は他の実施形態同様連続したものではなく、それぞれのアクティブ領域にのみ形成させる。その後、図１７ａに示すように、第１ゲート電極１２３の両側の基板にその基板と反対導電型の不純物イオンを注入して、第１ソース／ドレイン領域１２４，１２５を形成する同時に、第２ゲート電極の両側の基板にも同様に第２ソース／ドレイン領域（図示せず）を形成する。
【００７８】
次に、図１７ｃに示すようにそれぞれのゲート電極１２３、１２３ａを形成させた基板の全面に第１絶縁層１２６を形成する。第１絶縁層１２６の物質としてはＩＬＤ層を使用する。その絶縁層をＣＭＰ法で平坦化させて、第１ソース領域及び第２ソース領域が露出されるように第１絶縁層１２６をエッチングしてトレンチを形成する。
【００７９】
第２絶縁層を含む全面に強誘電体キャパシタの第１電極（下部電極）として使用される第１導電層を形成し、その第１導電層上に強誘電体層、及び強誘電体キャパシタ（上部電極）として使用される第２導電層を順に形成する。ここで、第１導電層、強誘電体層は薄くトレンチの内面に沿って形成され、そして、第２導電層は全体を埋めるように形成させる。これらは各々ＣＶＤまたはスパッタ法で形成させる
【００８０】
その後、ＣＭＰまたはエッチバック工程を通じて、第１絶縁層が露出されるまで第２導電層、強誘電体層及び第１導電層を除去して、第１電極１２７、第１強誘電体層１２８及び、第２電極１６０からなる第１強誘電体キャパシタ（ＦＣ１）と、第１電極１２７ａ、第２強誘電体層１２８ａ及び、第２強誘電体キャパシタの第２電極１６０ａからなる第２強誘電体キャパシタ（ＦＣ２）を形成する。
【００８１】
このとき、強誘電体キャパシタの第１電極として、第１導電層の下にバリアメタル層を更に形成することも可能である。そして、第１導電層としてはＰｔ、Ｉｒ、Ｒｕなどを使用し、バリアメタル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用する。
【００８２】
次いで、図１６ｄ、図１７ｄに示すように、第１強誘電体キャパシタ（ＦＣ１）及び第２強誘電体キャパシタ（ＦＣ２）を含む全面に第２絶縁層１３１を形成した後、それぞれのトランジスタのゲート電極及びそれぞれの強誘電体キャパシタの第２電極が露出されるように、第２絶縁層を選択的にエッチングして第１コンタクトホール１２９と第２コンタクトホール１６１を形成する。
【００８３】
以後、図１６ｅ、図１７ｅに示すように、コンタクトホールを介して第１、第２ゲート電極及び、第１、第２強誘電体キャパシタの第２電極と電気的に連結される第１メタルライン１３０と第２メタルライン１３０ａを各々形成する。即ち、第１メタルライン１３０は第１ゲート電極１２３と第２強誘電体キャパシタの第２電極１６０ａとを電気的に連結させ、第２メタルライン１３０ａは第２ゲート電極１２３ａと第１強誘電体キャパシタの第２電極１６０とを電気的に連結させる。
【００８４】
すなわち、第１メタルライン１３０は行方向に同一線上に位置した第１ゲート電極を電気的に連結させる第１スプリットワードライン（ＳＷＬ１）の役割を果たし、第２メタルライン１３０ａもまた行方向に同一線上に位置した第２ゲート電極を電気的に連結させる第２スプリットワードライン（ＳＷＬ２）の役割を果たす。そして、第１メタルライン１３０と第２メタルライン１３０ａはアクティブ領域を横切る方向に他の実施形態と同様に形成される。
【００８５】
次いで、図１６ｆ、図１７ｆに示すように、第１、第２メタルライン１３０、１３０ａを含む全面に第３絶縁層１７０を形成した後、その表面を平坦化させ、それぞれのトランジスタのドレイン領域（第１，第２ドレイン領域）が露出されるように第３絶縁層、第２絶縁層、第１絶縁層を順にエッチングして、第１ビットラインコンタクト１３２と第２ビットラインコンタクト１３２ａを形成する。
【００８６】
以後、図１６ｇ、図１７ｇに示すように、第１ビットラインコンタクト１３２を介して第１ドレイン領域１２５と電気的に連結される第１ビットライン１３３と、第２ビットラインコンタクト１３２ａを介して第２ドレイン領域と電気的に連結される第２ビットライン１３３ａを形成する。
【００８７】
以下、本発明の第４実施形態を説明する。この第４実施形態は、第１実施形態に対する第２実施形態と同じように、第３実施形態の強誘電キャパシタの形状を変形した例である。
本発明の第４実施形態によるレイアウトは第３実施形態と同一であるので以下では図示を省略する。
【００８８】
図１８は本発明の第４実施形態による不揮発性強誘電体メモリ素子の構造断面図であり、図１９ａ〜図１９ｇは本発明の第４実施形態による製造工程断面図である。
【００８９】
図１８に示すように、半導体基板１２０の第１アクティブ領域に第１ゲート電極１２３が形成され、その両側に第１ソース領域１２４と第１ドレイン領域１２５とが形成されている。それらが形成された基板全面に第１絶縁層１２６が成膜され、第１絶縁層１２６を第１ソース領域１２４が露出されるようにエッチングしてトレンチを形成させ、そのトレンチ内に第１強誘電体キャパシタの第１電極１２７が埋め込まれている。第１電極上に第１強誘電体キャパシタ用の強誘電体層１２８が薄く形成され、その第１強誘電体キャパシタの第２電極１６０が形成されている。第２絶縁層１３１がそれら全体を覆うように形成され、第２絶縁層１３１のトランジスタのゲート電極の位置とキャパシタの第２電極の位置にコンタクトホールを形成させる。この第２絶縁層１３１の表面に第１メタル層１３０と第２メタル層１３０ａが第２実施例と同様に形成される。
【００９０】
この図には示さないが、第１アクティブ領域と分離された第２アクティブ領域が形成され、その第２アクティブ領域には同様の構成とされたトランジスタとキャパシタおよび第１，第２メタル層１３０，１３０ａが形成されている。したがって、第１メタル層１３０は第１トランジスタのゲート電極と第２セルの強誘電体キャパシタ、すなわち第２キャパシタ（ＦＣ２）の第２電極とに交互に接続されており、第２メタル層１３０ａは第２トランジスタのゲート電極と第１セルの強誘電体キャパシタ、すなわち第１キャパシタ（ＦＣ２）の第２電極とに交互に接続されている。
【００９１】
結局、第１メタルライン１３０は第１スプリットワードライン（ＳＷＬ１）の役割を果たし、第２メタルライン１３０ａは第２スプリットワードライン（ＳＷＬ２）の役割を果たす。
【００９２】
このように構成された本発明の第３実施形態による不揮発性強誘電体メモリ素子の製造方法を図１９ａ〜１９ｇに基づいて説明する。
【００９３】
図１９ａに示すように、半導体基板１２０をアクティブ領域とフィールド領域１２１に区画する。フィールド領域はトレンチ分離工程により形成される。
【００９４】
図１９ｂに示すように、基板１２０上のアクティブ領域及びフィールド領域にゲート絶縁膜１２２を介して、第１ゲート電極１２３と第２ゲート電極１２３ａ（図示せず）を形成する。次いで、第１ゲート電極１２３及び第２ゲート電極１２３ａをマスクに用いて不純物イオンを注入してその両側に第１ソース／ドレイン領域１２４、１２５と、第２ソース／ドレイン領域１２４ａ、１２５ａ（図示せず）を形成する。
【００９５】
次に、図１９ｃに示すように、第１ゲート電極１２３及び第２ゲート電極１２３ａを含む全面に第１絶縁層１２６を形成する。この第１絶縁層１２６の物質としてはＩＬＤ層を使用する。化学機械的研磨法（ＣＭＰ）を用いて第１絶縁層１２６を平坦化させ、第１ソース領域１２４と第２ソース領域１２４ａ（図示せず）が露出されるように第１絶縁層１２６を除去してトレンチを形成する。
【００９６】
第１絶縁層１２６を含む全面に強誘電体キャパシタの第１電極として使用される第１導電層をゾル−ゲル工程で形成した後、ＣＭＰまたはエッチバック工程で平坦化して、第１強誘電体キャパシタの第１電極１２７及び第２強誘電体キャパシタの第１電極１２７ａ（図示せず）を形成する。
【００９７】
同様に、第１導電層を形成する前にバリアメタル層を形成することが可能であり、第１導電層としてはＰｔ、Ｉｒ、Ｒｕなどを使用する。また、バリアメタル層としてはＴｉＮ、ＲｕＯ2、ＩｒＯ2、ＰｔＳｉ2などを使用する。バリアメタル層を形成してから第１導電層を形成する場合は、バリアメタル層はＣＶＤやスパッタ法で形成し、第１導電層はゾル−ゲル工程で形成する。
【００９８】
図１９ｄに示すように、強誘電体キャパシタの第１電極１２７を含む基板の全面に強誘電体物質層と、強誘電体キャパシタの第２電極に使用される第２導電層とを順に形成した後、フォトエッチング工程によって第２導電層及び強誘電体物質層が各々第１電極上に残るようにパターニングする。従って、強誘電体キャパシタの第１電極１２７上には強誘電体層１２８と第２電極１６０が形成される。
【００９９】
次いで、図１９ｅに示すように、強誘電体キャパシタの第２電極を含む基板の全面に第２絶縁層１３１を形成する。フォトエッチング工程を用いてそれぞれのトランジスタのゲート電極１２３が露出される第１コンタクトホール１２９を形成し、強誘電体キャパシタの第２電極が露出される第２コンタクトホール１６１を形成する。
【０１００】
図１９ｆに示すように、第１コンタクトホール１２９及び第２コンタクトホール１６１を介して第１ゲート電極１２３と第２強誘電体キャパシタの第２電極１６０ａに電気的に連結される第１メタルライン１３０を形成させるとともに、第２ゲート電極１２３ａと第１強誘電体キャパシタの第２電極１６０とを電気的に連結する第２メタルライン１３０ａを形成する。
【０１０１】
図面は二つのセルに対して示したもので、第１ゲート電極と第２ゲート電極とが各々一つずつ図示されているが、実際のセルアレイでは複数の第１ゲート電極と第２ゲート電極が形成される。従って、第１メタルライン１３０は行方向に同一線上に位置した第１ゲート電極を電気的に連結させる第１スプリットワードライン（ＳＷＬ１）の役割を果たし、第２メタルライン１３０ａもまた行方向に同一線上に位置した第２ゲート電極を電気的に連結させる第２スプリットワードライン（ＳＷＬ２）の役割を果たす。そして、第１メタルライン１３０と第２メタルライン１３０ａはアクティブ領域を横切る方向に形成される。
【０１０２】
その後、第１、第２メタルライン１３０、１３０ａを含む基板の全面に第３絶縁層１３４を形成した後、その表面を平坦化させる。そして、第１トランジスタのドレインである第１ドレイン領域１２５と第２トランジスタのドレインである第２ドレイン領域（図示せず）が露出されるように第３絶縁層１７０、第２絶縁層１３１、第１絶縁層１２６を選択的にエッチングして、第１ビットラインコンタクト１３２と第２ビットラインコンタクト（図示せず）を形成する。
【０１０３】
図１９ｇに示すように、第１ビットラインコンタクト１３２を介して第１ドレイン領域１２５と電気的に連結され、第１メタルライン１３０を横切る方向に第１ビットライン１３３を形成し、第２ビットラインコンタクト（図示せず）を介して第２ドレイン領域（図示せず）と電気的に連結される第２ビットライン（図示せず）を形成すると、本発明の第４実施形態による不揮発性強誘電体メモリ素子の製造工程が完了する。
【０１０４】
【発明の効果】
本発明は、スプリットワードラインが強誘電体キャパシタの上部電極となるので、素子の段差を少なくすることができ、また、強誘電体キャパシタの第１電極が基板に直接接触しているので、セル構成による段差も改善することができ、全体として厚さの少ない素子とすることができる。
【０１０５】
また、本発明は、キャパシタの第１電極がトランジスタの不純物領域に直接接触し、かつ第２電極がスプリットワードラインを構成しているので、キャパシタの接触抵抗が低くなる。
【０１０６】
さらに、本発明は、スプリットワードラインを強誘電体キャパシタの上部電極と同一物質で同時に形成することができるので、工程をより簡略化させ且つ、キャパシタの面積を効率よく増加させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイアウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図。
【図５ａ】〜【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体メモリ素子のレイアウト図。
【図１０】図９のＩ−Ｉ’線による構造断面図。
【図１１ａ】〜【図１１ｈ】本発明の第１実施形態による不揮発性強誘電体メモリ素子の製造方法を説明するためのレイアウト工程図。
【図１２ａ】〜【図１２ｈ】本発明の第１実施形態による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図１３】本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図。
【図１４ａ】〜【図１４ｈ】本発明の第２実施形態による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図１５】本発明の第３実施形態による不揮発性強誘電体メモリ素子の構造断面図。
【図１６ａ】〜【図１６ｇ】本発明の第３実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図。
【図１７ａ】〜【図１７ｇ】図１６ａ〜図１６ｇのＩ−Ｉ’線による製造工程の断面図。
【図１８】本発明の第４実施形態による不揮発性強誘電体メモリ素子の構造断面図。
【図１９ａ】〜【図１９ｇ】本発明の第４実施形態による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【符号の説明】
１２０：半導体基板
１２３、１２３ａ：第１、第２ゲート電極
１２４、１２４ａ：第１、第２ソース領域
１２５、１２５ａ：第１、第２ドレイン領域
１２７、１２７ａ：第１、第２強誘電体キャパシタの第１電極
１２８、１２８ａ：第１、第２強誘電体キャパシタの強誘電体層
１３０、１３０ａ：第１、第２メタルライン
１３２、１３２ａ：第１、第２ビットラインコンタクト
１３３、１３３ａ：第１、第２ビットライン
１６０、１６０ａ：第１、第２強誘電体キャパシタの第２電極
【図１】
0004782276.tif 000002
【図２】
0004782276.tif 000003
【図３ａ】
0004782276.tif 000004
【図３ｂ】
0004782276.tif 000005
【図４ａ】
0004782276.tif 000006
【図４ｂ】
0004782276.tif 000007
【図５ａ】
0004782276.tif 000008
【図５ｂ】
0004782276.tif 000009
【図５ｃ】
0004782276.tif 000010
【図５ｄ】
0004782276.tif 000011
【図５ｅ】
0004782276.tif 000012
【図５ｆ】
0004782276.tif 000013
【図６】
0004782276.tif 000014
【図７】
0004782276.tif 000015
【図８】
0004782276.tif 000016
【図９】
0004782276.tif 000017
【図１０】
0004782276.tif 000018
【図１１ａ】
0004782276.tif 000019
【図１１ｂ】
0004782276.tif 000020
【図１１ｃ】
0004782276.tif 000021
【図１１ｄ】
0004782276.tif 000022
【図１１ｅ】
0004782276.tif 000023
【図１１ｆ】
0004782276.tif 000024
【図１１ｇ】
0004782276.tif 000025
【図１１ｈ】
0004782276.tif 000026
【図１２ａ】
0004782276.tif 000027
【図１２ｂ】
0004782276.tif 000028
【図１２ｃ】
0004782276.tif 000029
【図１２ｄ】
0004782276.tif 000030
【図１２ｅ】
0004782276.tif 000031
【図１２ｆ】
0004782276.tif 000032
【図１２ｇ】
0004782276.tif 000033
【図１２ｈ】
0004782276.tif 000034
【図１３】
0004782276.tif 000035
【図１４ａ】
0004782276.tif 000036
【図１４ｂ】
0004782276.tif 000037
【図１４ｃ】
0004782276.tif 000038
【図１４ｄ】
0004782276.tif 000039
【図１４ｅ】
0004782276.tif 000040
【図１４ｆ】
0004782276.tif 000041
【図１４ｇ】
0004782276.tif 000042
【図１４ｈ】
0004782276.tif 000043
【図１５】
0004782276.tif 000044
【図１６ａ】
0004782276.tif 000045
【図１６ｂ】
0004782276.tif 000046
【図１６ｃ】
0004782276.tif 000047
【図１６ｄ】
0004782276.tif 000048
【図１６ｅ】
0004782276.tif 000049
【図１６ｆ】
0004782276.tif 000050
【図１６ｇ】
0004782276.tif 000051
【図１７ａ】
0004782276.tif 000052
【図１７ｂ】
0004782276.tif 000053
【図１７ｃ】
0004782276.tif 000054
【図１７ｄ】
0004782276.tif 000055
【図１７ｅ】
0004782276.tif 000056
【図１７ｆ】
0004782276.tif 000057
【図１７ｇ】
0004782276.tif 000058
【図１８】
0004782276.tif 000059
【図１９ａ】
0004782276.tif 000060
【図１９ｂ】
0004782276.tif 000061
【図１９ｃ】
0004782276.tif 000062
【図１９ｄ】
0004782276.tif 000063
【図１９ｅ】
0004782276.tif 000064
【図１９ｆ】
0004782276.tif 000065
【図１９ｇ】
0004782276.tif 000066