(57)【特許請求の範囲】
【請求項１】
各々がワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックと、
前記複数のメモリブロックに共通にかつ各メモリブロックの選択ゲートに対応して配置され各々に対応の選択ゲートが接続される複数のビット線と、
読み出し時、前記ビット線をプリチャージし、非選択のメモリブロック内の前記ビット線に接続される選択ゲートに前記ビット線プリチャージ電圧によりバックバイアスを印加し、かつ前記非選択のメモリブロック内のメモリセル群を構成するメモリセルのチャネル部分が対応の選択ゲートを介して対応のビット線から充電されるように対応のワード線にバイアスを印加する印加回路とを含み、前記バックバイアスは選択メモリブロックのデータ読出し時に前記チャネル部分の充電により維持される半導体装置。
【請求項２】
前記選択ゲートは、記憶可能である請求項１記載の半導体装置。
【請求項３】
前記選択ゲートは、プログラムされている請求項２記載の半導体装置。
【請求項４】
前記半導体装置は更に、前記選択ゲートに接続される選択線とを含み、
前記選択線と隣接するワード線間のスペースは、前記複数のワード線のスペースと同じである請求項１記載の半導体装置。
【請求項５】
前記半導体装置は更に、前記選択ゲートに接続される選択線とを含み、
前記選択線の幅は、前記ワード線と同じである請求項１記載の半導体装置。
【請求項６】
前記メモリセルは、フローティングゲート型である請求項１記載の半導体装置。
【請求項７】
前記メモリセルは、ＳＯＮＯＳ型である請求項１記載の半導体装置。
【請求項８】
前記選択ゲートは、前記メモリセルと同じタイプのトランジスタを用いる請求項１記載の半導体装置。
【請求項９】
前記選択ゲートは、フローティングゲート型である請求項１記載の半導体装置。
【請求項１０】
前記選択ゲートは、ＳＯＮＯＳ型である請求項１記載の半導体装置。
【請求項１１】
前記選択ゲートは、選択ドレインゲートである請求項１記載の半導体装置。
【請求項１２】
前記メモリセル群は、前記メモリセルが複数個直列に接続されている請求項１記載の半導体装置。
【請求項１３】
ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックを含む半導体装置の制御方法であって、
データの読み出し時、複数のメモリブロックから１つのメモリブロックを選択するステップと、
前記データ読出し時、前記複数のメモリブロックに共通に配置されるビット線をプリチャージして、前記複数のメモリブロックの非選択のメモリブロック内の前記ビット線に接続される選択ゲートに前記ビット線からのプリチャージ電圧によりバックバイアスを印加し、かつ前記非選択のメモリブロックのメモリセル群を構成するメモリセルのチャネル部分が前記ビット線から前記選択ゲートを介して充電されるように当該メモリセルが接続するワード線にバイアスを印加するステップを含み、前記バックバイアスは選択メモリブロックのデータ読出し時に前記チャネル部分の充電により維持される半導体装置の制御方法。
【請求項１４】
前記選択ゲートは、記憶可能である請求項１３記載の半導体装置の制御方法。
【請求項１５】
読み出し時、ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロック内のビット線をプリチャージするステップと、
プリチャージ期間に、非選択のメモリブロックの前記ビット線に接続される選択ゲートに前記ビット線を介してバックバイアスを印加し、かつ前記非選択のメモリブロックのメモリセル群を構成するメモリセルのチャネル部分が該選択ゲートを介して前記ビット線から充電されるように当該メモリセルが接続するワード線にバイアスを印加するステップとを含む半導体装置の制御方法。
【請求項１６】
前記半導体装置の制御方法は更に、選択されたメモリブロックを消去するステップと、
前記消去したブロック内の選択ゲートをプログラムするステップとを含む請求項１５記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の制御方法に関する。
【背景技術】
【０００２】
データ格納用途のフラッシュメモリとして、ＮＡＮＤ型や、ＡＮＤ型のものがよく用いられている。ＮＡＮＤ型フラッシュメモリの一例として、電荷蓄積層として浮遊ゲート（Floating Gate: FG）を有するものが、特許文献１および特許文献２に記載されている。【０００３】
図１は、従来のＦＧ型ＮＡＮＤフラッシュメモリのアレイ構造を示す図である。図１において、ＷＬ０００乃至ＷＬ０３１は１ブロックの単位毎に配設されたワード線、ＢＬｍはビット線、Ｍはメモリセルをそれぞれ示す。各ビット線ＢＬｍはページバッファ１０0乃至１０ｍに接続されている。メモリセルＭは、この１ブロックの単位で各ビット線ＢＬｍ毎に、３２個直列に接続されて一つのメモリセル列を構成している。メモリセル列Ｍ０００乃至Ｍ０３１、・・・、Ｍｍ００乃至Ｍｍ３１の各々の一端は、選択線ＳＳＧ０の電位にそれぞれ応答する選択ソースゲートＳＳＧ００〜ＳＳＧ０ｍを介してそれぞれアレイＶｓｓ線ＡＲＶＳＳに接続されており、また、各々の他端は、選択線ＳＤＧ０の電位にそれぞれ応答する選択ドレインゲートＳＤＧ００〜ＳＤＧ０ｍ、ドレインコンタクト２２0〜２２ｍを介してビット線ＢＬ０〜ＢＬｍに接続されている。アドレス信号に基づく選択ゲートの制御によって、所望のブロックが選択され、そのほかのブロックは非選択となる。各ブロックのビット線単位に接続された複数のメモリセルが１つの群（メモリセル群）を形成する。【０００４】
図２は、従来のＦＧ型ＮＡＮＤフラッシュメモリの断面図である。図２において、Ｍはメモリセル、ＢＬはビット線、ＳＳＧは選択ソースゲート、ＳＤＧは選択ドレインゲート、１１はソース拡散層、１２は拡散層、１３はドレイン拡散層、２２はドレインコンタクトをそれぞれ示す。Ｗ＿ＳＤＧは選択ドレインゲートＳＤＧの配線幅、Ｗ＿ＷＬはメモリセルＭの配線幅、Ｓ＿ＳＤＧ−ＷＬは選択線ＳＤＧｎとワード線ＷＬの間隔、Ｓ＿ＷＬ−ＷＬは、隣接するワード線の間隔をそれぞれ示す。選択ドレインゲートＳＤＧとメモリセルＭの配線幅の関係は、Ｗ＿ＳＤＧ＞Ｗ＿ＷＬとなる。選択線ＳＤＧｎとワード線ＷＬとの間隔、隣接するワード線ＷＬの間隔の関係は、Ｓ＿ＳＤＧ−ＷＬ＞Ｓ＿ＷＬ−ＷＬとなる。【０００５】
図３（ａ）はＦＧ型ＮＡＮＤフラッシュメモリのセル断面構造を示す図、同図（ｂ）は選択ゲートの断面構造を示す図である。図３（ａ）に示すように、このメモリセルＭは、シリコン基板３１上に、トンネル酸化膜３２、多結晶シリコンの浮遊ゲート３３、酸化膜３４、窒化膜３５、酸化膜３６及び制御ゲート３７を順に積層した構造を有する。また、図３（ｂ）に示すように、選択ゲートＳＳＧ及びＳＤＧは、シリコン基板４１上に、酸化膜４２、ゲート電極４３を順に積層した構造を有する。ここで、メモリセルＭの配線幅Ｗ＿ＷＬと選択ゲートＳＳＧ及びＳＤＧの配線幅の関係は、Ｗ＿ＷＬ＜Ｗ＿ＳＳＧ、Ｗ＿ＳＤＧとなる。このように、ドレイン及びソース側の選択ゲートの配線幅Ｗ＿ＳＳＧ、Ｗ＿ＳＤＧがメモリセルの配線幅Ｗ＿ＷＬより広いのは、リードやプログラム時において同ゲート部のリークを防止するためである。また、選択ゲートとワード線との間隔Ｓ＿ＳＤＧ−ＷＬが隣接するワード線の間隔Ｓ＿ＷＬ−ＷＬより広いのは、ワード線WLを加工するときにすべてのワード線の幅が同じくなるようにするためである。【０００６】
図４は、ＦＧ型ＮＡＮＤフラッシュメモリのＶｔ分布を示す図である。ＦＧ型ＮＡＮＤフラッシュメモリセルの閾値は消去状態（データ１）の場合は負、書き込み状態（データ０）の場合は正に設定される。【０００７】
また近年、ＳＯＮＯＳ（semiconductor-oxide-nitride-oxide-semiconductor）型ＮＡＮＤフラッシュメモリの開発が進められている。これは、浮遊ゲートの代わりに、電荷蓄積層として例えば窒化膜を用いて情報を記憶する。この技術は特許文献３に記載されている。ＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。【０００８】
【特許文献１】日本国公開特許公報  特開２００１−３０８２０９号
【特許文献２】日本国公表特許公報  特表２００１−５１８６９６号
【特許文献３】日本国公開特許公報  特開２００３−２０４０００号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＮＡＮＤセルアレイは、選択ゲートを用いてブロック（消去単位）に分別させて、当該ブロックで各種動作を行うとともに、非選択ブロックは選択ブロックによるディスターブから回避される。【００１０】
しかしながら、高集積化や低電圧化が進むにつれ、リードやプログラム時に生じる非選択ブロックのリーク電流のため、正確な読み出し動作ができないという問題がある。また、近年、コアセルアレイは、高集積化のため一つのナンドストリングは３２セル化が通常であるが、ＳＯＮＯＳ系のＮＡＮＤ型フラッシュメモリでは、ディスターブの影響が大きくなるため、１６セル化が望ましい。その場合、従来に比べ、選択ゲートの数とともにドレインコンタクト、ソース拡散ラインの数がメモリセル領域に対し増えるため、全体の領域が大きくなってしまう。特に、図２及び図３で説明したように、従来の選択ゲートＳＤＧ及びＳＳＧの配線幅は、メモリセルＭの配線幅と比べても太いため、選択ゲートの数が増えると回路規模を小さくすることができないという問題がある。【００１１】
そこで、本発明は上記問題点に鑑みてなされたもので、正確な読み出し動作が可能であるとともに、回路規模を小さくできる半導体装置および半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、各々がワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックと、前記複数のメモリブロックに共通にかつ各メモリブロック選択ゲートに対応して配置され各々に対応の選択ゲートが接続される複数のビット線と、読み出し時、前記ビット線をプリチャージし、非選択のメモリブロック内の前記ビット線に接続される選択ゲートに前記ビット線プリチャージ電圧によりバックバイアスを印加するとともに非選択のメモリブロック内のメモリセル群を構成するメモリセルのチャネル部分が対応の選択ゲートを介して対応のビット線から充電されるように対応のワード線にバイアスを印加する印加回路とを含み、前記バックバイアスは選択メモリブロックのデータ読出し時に前記チャネル部分の充電により維持される半導体装置である。本発明によれば、読み出し時には、非選択のメモリブロック内の選択ゲートにバックバイアスを印加することで、選択ゲートを完全にオフ状態にすることができ、読み出し時の非選択ブロックにおけるリーク電流を抑制できる。これにより、正確な読み出し動作が可能であると共に、回路規模を小さくすることができる。
【００１３】
前記選択ゲートは記憶可能であるのが好ましい。本発明によれば、記憶可能な選択ゲートを用いることで、閾値を通常のトランジスタよりも高くできるため、所定の電圧をゲートに印加したときに非選択ブロックの選択ゲートを完全にオフできる。これにより、非選択ブロックにおけるリークを抑制できる。よって、正確な読み出しを動作が可能であると共に、回路規模を小さくすることができる。【００１４】
前記選択ゲートはプログラムされている。本発明によれば、選択ゲートをプログラムすることで、閾値を通常のトランジスタよりも高くできるため、所定の電圧をゲートに印加したときに非選択ブロックの選択ゲートを完全にオフできる。これにより、非選択ブロックにおけるリークを抑制できる。よって、正確な読み出しを動作が可能であると共に、回路規模を小さくすることができる。【００１６】
本発明の半導体装置は更に、前記複数のメモリセルに接続される複数のワード線と、前記選択ゲートに接続される選択線とを含み、前記選択線と隣接するワード線間のスペースは、前記複数のワード線のスペースと同じであるのが好ましい。本発明によれば、選択線と隣接するワード線間のスペースは、複数のワード線のスペースと同じにすることで、回路規模を小さくすることができる。【００１７】
本発明の半導体装置は更に、前記選択ゲートに接続される選択線とを含み、前記選択線の幅は、前記ワード線と同じであるのが好ましい。選択線の幅をワード線と同じにすることで、従来太かった選択線の幅を細くすることができるため、回路規模を小さくすることができる。【００１８】
前記メモリセルはフローティングゲート型であるのが好ましい。また、前記メモリセルはＳＯＮＯＳ型であるのが好ましい。前記選択ゲートは前記メモリセルと同じタイプのトランジスタを用いるのが好ましい。前記選択ゲートはフローティングゲート型であるのが好ましい。前記選択ゲートはＳＯＮＯＳ型であるのが好ましい。前記選択ゲートは選択ドレインゲートであるのが好ましい。前記メモリセル群は前記メモリセルが複数個直列に接続されているのが好ましい。前記半導体装置は半導体記憶装置であるのが好ましい。【００１９】
本発明は、ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックを含む半導体装置の制御方法であって、読み出し時、複数のメモリブロックから１つのメモリブロックを選択するステップと、前記データ読み出し時前記複数のメモリブロックに共通に配置されるビット線をプリチャージして前記複数のメモリブロックの非選択のメモリブロック内の前記人と線に接続される選択ゲートに前記ビット線からのプリチャージ電圧によりバックバイアスを印加するとともに前記非選択のメモリブロックのメモリセル群を構成するメモリセルのチャネル部分が前記ビット線から前記選択ゲートを介して充電されるように当該メモリセルが接続するワード線にバイアスを印加するステップを含み、前記バックバイアスは選択メモリブロックのデータ読出し時に前記チャネル部分の充電により維持される半導体装置の制御方法である。本発明によれば、読み出し時には、非選択のメモリブロック内の選択ゲートにバックバイアスを印加することで、選択ゲートを完全にオフ状態にすることができ、読み出し時の非選択ブロックにおけるリーク電流を抑制できる。これにより、正確な読み出し動作が可能であると共に、回路規模を小さくすることができる。
【００２０】
前記選択ゲートは記憶可能であるのが好ましい。本発明によれば、記憶可能な選択ゲートを用いることで、閾値を通常のトランジスタよりも高くできるため、所定の電圧をゲートに印加したときに非選択ブロックの選択ゲートを完全にオフできる。これにより、非選択ブロックにおけるリークを抑制できる。よって、正確な読み出しを動作が可能であると共に、回路規模を小さくすることができる。【００２２】
本発明は、読み出し時、ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロック内のビット線をプリチャージするステップと、プリチャージ期間に続くセンス期間に非選択のメモリブロックの前記ビット線に接続される選択ゲートに前記ビット線を介してバックバイアスを印加するとともに前記非選択メモリブロックのメモリセル群を構成するメモリセルのチャネル部分が該選択ゲートを介して前記ビット線から充電されるように当該メモリセルが接続するワード線にバイアスを印加するステップとを含む半導体装置の制御方法である。本発明によれば、選択ゲートを完全にオフ状態にすることができ、読み出し時の非選択ブロックにおけるリーク電流を抑制できる。これにより、正確な読み出し動作が可能であると共に、回路規模を小さくすることができる。本発明の半導体装置の制御方法は更に、選択されたメモリブロックを消去するステップと、前記消去したブロック内の選択ゲートをプログラムするステップとを含む。
【発明の効果】
【００２３】
本発明によれば、正確な読み出し動作が可能であるとともに、回路規模を小さくできる半導体装置および半導体装置の制御方法を提供できる。
【図面の簡単な説明】
【００２４】
【図１】従来のＦＧ型ＮＡＮＤフラッシュメモリのアレイ構造を示す図である。
【図２】従来のＦＧ型ＮＡＮＤフラッシュメモリの断面図である。
【図３】（ａ）はＦＧ型ＮＡＮＤフラッシュメモリのセル断面構造を示す図、（ｂ）は選択ゲートの断面構造を示す図である。
【図４】ＦＧ型ＮＡＮＤフラッシュメモリのＶｔ分布を示す図である。
【図５】第１実施形態によるＮＡＮＤ型フラッシュメモリのブロック図である。
【図６】第１実施形態に係るＦＧ型ＮＡＮＤフラッシュメモリアレイ構成及びプリチャージ電圧条件を示す図である。
【図７】ロウデコーダ及びスイッチング回路を示す図である。
【図８】第１実施形態によるリード電圧条件のタイミングチャートである。
【図９】第２実施形態に係るＦＧ型ＮＡＮＤフラッシュメモリアレイ構成及びリード時のセンス電圧条件を示す図である。
【図１０】第２実施形態に係るＦＧ型選択ゲートのＶｔ分布である。
【図１１】第２実施形態に係るＮＡＮＤフラッシュメモリアレイのプログラム電圧条件を説明する図である。
【図１２】第２実施形態によるＦＧ型ＮＡＮＤフラッシュメモリの消去電圧条件を示す図である。
【図１３】第３実施形態に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリに関するアレイ図である。
【図１４】（ａ）はＳＯＮＯＳ型メモリセルの断面図、（ｂ）はＳＯＮＯＳ型選択ドレインゲートの断面図、同図（ｃ）は選択ソースゲートの断面図である。
【図１５】ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリの閾値分布を示す図である。
【図１６】ＳＯＮＯＳ型選択ドレインゲートの閾値分布を示す図である。
【図１７】第３実施形態に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイ構成及びリード時のセンス電圧条件を示す図である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するための最良の形態について説明する。【００２６】
［第１実施形態］図５は、第１実施形態によるＮＡＮＤ型フラッシュメモリのブロック図である。フラッシュメモリ５１は、メモリセルアレイ５２、Ｉ／Ｏレジスタ・バッファ５３、アドレスレジスタ５４、ステータスレジスタ５５、コマンドレジスタ５６、ステートマシン５７、高電圧発生回路５８、ロウデコーダ５９、ページバッファ６０及びコラムデコーダ６１を含む。【００２７】
メモリセルアレイ５２は、マトリクス状に配列された複数のワード線ＷＬ及び複数のビット線ＢＬに沿って書換え可能な不揮発性のメモリセルトランジスタが配設されている。【００２８】
Ｉ／Ｏレジスタ・バッファ５３は、Ｉ／Ｏ端子に対応する各種信号又はデータを制御するものである。アドレスレジスタ５４は、Ｉ／Ｏレジスタ・バッファ５３を通して入力されたアドレス信号を一時格納しておくためのものである。ステータスレジスタ５５は、ステータス情報を一時格納しておくためのものである。コマンドレジスタ５６は、Ｉ／Ｏレジスタ・バッファ５３を通して入力された動作コマンドを一時格納しておくためのものである。【００２９】
ステートマシン５７は、各制御信号に応答してデバイス内部の各回路の動作を制御するものである。高電圧発生回路５８は、デバイス内部で用いられる高電圧を発生するものである。デバイス内部で用いられる高電圧には、データ書込み用の高電圧、データ消去用の高電圧、データ読み出し用の高電圧、データ書込み時／消去時にメモリセルに対して十分に書込み／消去が行われているかどうかをチェックするのに用いられるベリファイ用の高電圧等が含まれる。【００３０】
ロウデコーダ５９は、アドレスレジスタ５４を通して入力されたロウアドレスをデコードしてワード線ＷＬを選択する。ページバッファ６０は、データラッチ回路とセンスアンプ回路などを含み、同一のワード線に接続された複数のメモリセルに格納されるデータを各々ラッチして出力するものである。コラムデコーダ６１は、アドレスレジスタ５４を通して入力されたコラムアドレスをデコードしてページバッファ６０に読み出されている複数のコラムデータを選択する。なお、Ｉ／Ｏレジスタ・バッファ５３、ロウデコーダ５９、コラムデコーダ６１及び高電圧発生回路５８は、ステートマシン５７からの制御に基づいて機能する。【００３１】
図６は、第１実施形態に係るＦＧ型ＮＡＮＤフラッシュメモリアレイ構成及びリード時のプリチャージ電圧条件を示す図である。符号５２はメモリセルアレイ、６０はページバッファをそれぞれ示す。３２個のＦＧ型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートＳＤＧ０ｍ、選択ソースゲートＳＳＧ０ｍが接続される。選択ドレインゲートＳＤＧ０ｍはさらに、ドレインコンタクト２２ｍを介してビット線ＢＬｍに接続されて、ビット線ＢＬｍはページバッファ６０ｍに接続される。【００３２】
これらのナンドストリングｍ個（ｍは５１２Ｂｙｔｅ＋１６Ｂｙｔｅ）のブロックが、消去単位を構成する。一つのワード線に接続されるｍ個のメモリセルの単位が、リードやプログラムのアクセス単位であるページを構成する。したがって、リード、プログラムはｍ個のセルに対して同時に行われる。また、ビット線ＢＬ方向には、同様に別のブロックが複数個配置される。ビット線ＢＬｍは各ブロックに対して共通である。隣接する２つのブロックは、ドレインコンタクト２２に対して鏡面対象となる。アドレス信号に基づく選択ドレインゲートＳＤＧ及び選択ソースゲートＳＳＧの制御によって、所望のブロックが選択され、そのほかのブロックは非選択となる。図６では、ブロックＢＬＯＣＫ０が選択ブロックであり、ブロックＢＬＯＣＫ１が非選択ブロックとなる例である。ここで、図中（１）は選択ページ（Ｓｅｌ  ＷＬ）を示す。【００３３】
図７は、ロウデコーダ及びスイッチング回路を示す図である。図７において、符号５９は図５で示したロウデコーダ、６２はスイッチング回路である。ロウデコーダ５９は、ブロック毎にデコーダＸＤＥＣ＿ｎを含み、アドレスレジスタ５４から供給されたアドレスをデコードする。スイッチング回路６２は、メモリセルＭのワード線ＷＬ及び選択ソースゲートＳＳＧの選択線ＳＳＧｎ、選択ドレインゲートＳＤＧの選択線ＳＤＧｎをデコード結果に応じて活性化する。ブロックｎは、ＸＤＥＣ＿ｎからの信号ＳＥＬ（ｎ）によって選択される。このとき、ブロックｎにおけるすべてのワード線ＷＬｎ００乃至ＷＬｎ３１、選択ドレインゲートの選択線ＳＤＧｎ、及び選択ソースゲートの選択線ＳＳＧｎは、パストランジスタを介してロウデコーダからの電圧供給線（ＸＴ（０）乃至ＸＴ（３１）、ＧＳＳＧ、ＧＳＤＧ）に接続される。信号ＵＮＳＥＬ（ｎ）は、プルダウントランジスタによってブロックｎにおける選択ドレインゲートＳＤＧｎをオフさせる。信号ＵＮＳＥＬＳ（ｎ）は、プルダウントランジスタによってブロックｎにおける選択ソースゲートＳＳＧ（ｎ）をオフさせる。【００３４】
次に、第１実施形態に係るＮＡＮＤ型フラッシュメモリのリード動作について説明する。表１に第１実施形態による選択ブロックと非選択ブロックにおけるリード条件を示す。【００３５】
【表１】
0004698605.tif 000002
【００３６】
表１に示すように、選択ワード線ＷＬ（Ｓｅｌ ＷＬ）、非選択ワード線ＷＬ(Ｕｓｅｌ ＷＬ)、選択ドレインゲートＳＤＧ(Ｓｅｌ ＳＤＧ)、非選択ＳＤＧ（Ｕｎｓｅｌ ＳＤＧ）、選択ソースゲート（Ｓｅｌ ＳＳＧ）、非選択ソースゲート（Ｕｎｓｅｌ ＳＳＧ）、アレイＶｓｓ線ＡＲＶＳＳ、全ビット線（ＢＬ）に各電圧を印加して、全ビット線ＢＬをプリチャージ(pre-charge)する。【００３７】
図８は、第１実施形態によるリード電圧条件のタイミングチャートである。読み出しはまず、ビット線ＢＬｍをプリチャージすることから開始する。このとき、選択ブロックＢＬＯＣＫ０において、選択ワード線ＷＬ０３０は電圧Ｖｐａｓｓ（４Ｖ）、非選択ワード線ＷＬに対しても電圧Ｖｐａｓｓが印加される。ここで、Ｖｐａｓｓは、非選択メモリセルのデータが０であっても、オンできる電圧である。【００３８】
本発明では、隣接する非選ブロックＢＬＯＣＫ１において、選択ドレインゲートＳＤＧ１ｎ（図６の（２））の選択線ＳＤＧ１は電圧Ｖｃｃ、ワード線ＷＬ１００乃至１３１はすべて電圧Ｖｐａｓｓが印加される。これにより、読み出し時において、選択ブロックＢＬＯＣＫ０に隣接する非選択ブロック内ＢＬ０ＣＫ１のメモリセルＭ（図６の（３））は、すべて選択されることになる。選択ソースゲートＳＳＧ１ｎの選択線ＳＳＧ１は電圧Ｖｓｓが印加されるため、選択ソースゲートＳＳＧ１ｎはオフである。これにより、ビット線ＢＬｍを１Ｖ程度に充電するとともに、オンしている非選択のメモリセルＭのチャネル部分も１Ｖ程度に充電される。このとき、選択ブロック、非選択ブロックともに、ワード線ＷＬ及び選択ゲートを選択するパストランジスタに対する信号線ＳＥＬ（０）、ＳＥＬ（１）には、電圧ＨＶＰＰとして６V程度の高電圧（Ｖｐａｓｓ＋パストランジスタの閾値程度）が印加される。【００３９】
次に、センス動作に入る。センス動作では、表１、図８のように電圧が印加され、さきほどまでオンさせていた非選択ブロックのＳＤＧ１ｎをオフさせ、非選択ワード線ＷＬの電圧をフローティング にする動作が行われる。このフローティングのワード線ＷＬは電圧Ｖｐａｓｓ（４Ｖ）が保持される。これは信号ＳＥＬ（１）をＶｓｓ、信号ＵＮＳＥＬ（１）をＶｃｃにすることで実現する。これにより、非選択ブロックＢＬＯＣＫ１の選択ドレインゲートＳＤＧ１ｎにはバックバイアスが印加される。つまり、非選択ブロックＢＬＯＣＫ１の選択ドレインゲートＳＤＧ１ｎのソースに１Ｖ程度の電圧が常時印加される。よって、選択ドレインゲートＳＤＧ１ｎを従来に比べて完全にオフ状態にすることができ、読み出し時の非選択ブロックＢＬＯＣＫ１におけるリーク電流を抑制できる。他の非選択ブロックもすべて同様に制御すると好ましい。【００４０】
選択ブロックＢＬＯＣＫ０でのセンス動作は、従来と同様である。つまり、選択ワード線ＷＬの電位は、Ｖｓｓ（データ０とデータ１の閾値の間の電位）のままで、ビット線へのプリチャージ電圧の供給を断つとともに、選択ソースゲートＳＳＧ０ｎをオンさせる。すると、ｎ個の選択メモリセルのうち、データ０のメモリセルはオフするため、そのメモリセルに接続されるビット線ＢＬｍは１Ｖを保つ。一方、データ１のメモリセルＭはオンするため、そのメモリセルＭに接続されるビット線ＢＬｍは放電され、電圧が下がる。所定の期間がすぎると、ページバッファ６０ｍ内のラッチ回路にセンスデータをセットするためのセット信号ＳＥＴがパルスされ、センス動作が完了する。プログラム及び消去動作は、従来と同じである。【００４１】
［第２実施形態］次に第２実施形態について説明する。図９は第２実施形態に係るＦＧ型ＮＡＮＤフラッシュメモリアレイ及びリード時のセンス電圧条件を示す図である。表２に第２実施形態の選択ブロックと非選択ブロックにおけるリード条件を示す。【００４２】
【表２】
0004698605.tif 000003
【００４３】
図９において、符号１５２はメモリセルアレイ、６０ｍはページバッファをそれぞれ示す。３２個のＦＧ型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートＳＤＧ０ｍ、選択ソースゲートＳＳＧ０ｍが接続される。図９では、ブロックＢＬＯＣＫ０が選択ブロックであり、ブロックＢＬＯＣＫ１が非選択ブロックである。【００４４】
第２実施形態の特徴は、選択ドレインゲートＳＤＧが、コアと同タイプのＦＧ型メモリセルになっていることである。さらに、制御ワード線ＣＷＬｎの幅は、ワード線ＷＬの幅と等しく、制御ワード線ＣＷＬｎとワード線ＷＬとのスペースは、隣接するワード線ＷＬ間のスペースと等しい。選択ソースゲートＳＳＧは、通常の選択トランジスタである。また、選択ドレインゲートＳＤＧはプログラムされており、閾値が通常のトランジスタ（０．５Ｖ）より高くなっている。【００４５】
図１０は、第２実施形態に係るＦＧ型選択ゲートのＶｔ分布である。図１０に示すように、すべての選択ドレインゲートＳＤＧはプログラムされており、閾値が通常のトランジスタ（０．５Ｖ）より高くなっている。よって、センス時に選択ドレインゲートＳＤＧ１ｎを完全にオフ状態にすることができるので、非選択ブロックＢＬＯＣＫ１におけるリークを抑制できる。【００４６】
読み出しはまず、ビット線ＢＬｍをプリチャージすることから開始する。プリチャージ動作では、表２及び図９のように電圧が印加され、次に、センス動作に入る。センス動作では、表２、図９のように電圧が印加される。非選択ブロックＢＬＯＣＫ１内の選択ドレインゲートＳＤＧ１ｎ（図９の（２））は、プログラムされており、非選択ブロックＢＬＯＣＫ１内の選択ドレインゲートＳＤＧ１ｎの閾値が通常のトランジスタ（０．５Ｖ）より高くなっている。このため、電圧Ｖｓｓをゲートに印加したときに、選択ドレインゲートＳＤＧ１ｎを完全にオフ状態にすることができる。よって、実施形態１の動作を行わずとも、従来のプリチャージ動作のままで非選択ブロックＢＬＯＣＫ１におけるリークを抑制できる。実施形態１と組み合わせることにより効果が大きいことはもちろんである。【００４７】
このように、選択ドレインゲートＳＤＧをコアと同じメモリにして閾値を高く設定することで、選択ドレインゲートを選択するための制御ワード線ＣＷＬの幅をワード線ＷＬと同じくして製造することが可能となる。よって、制御ワード線ＣＷＬとワード線ＷＬ間のスペースも広くとる必要がなく、小面積アレイが実現できる。【００４８】
図１１は、第２実施形態に係るＮＡＮＤフラッシュメモリアレイのプログラム電圧条件を説明する図である。図１１において、（１）は選択ページ、（２）は書き込み指定されたメモリセルを示す。まず、選択ビット線ＢＬ１は０Ｖ、選択ビット線ＢＬ１以外の非選択ビット線ＢＬは電圧Ｖｃｃが与えられ、選択ブロックＢＬＯＣＫ０において制御ワード線ＣＷＬ０は電圧Ｖｐａｓｓが与えられる。このとき、選択ビット線ＢＬ１以外の非選択ビット線ＢＬ（非書き込み）における制御ワード線ＣＷＬ０のチャネル部は、Ｖｐａｓｓ−Ｖｔｈの電位になる。ここで、Ｖｔｈは選択ドレインゲートＳＤＧの閾値である。例えば、Ｖｃｃ＝３Ｖ、Ｖｐａｓｓｓ＝４Ｖ、Ｖｔｈ＝２Ｖならば、同チャネル部は２Ｖにまで充電された後、フローティングとなる。【００４９】
次に、選択ワード線ＷＬ０３０にはＶｐｇｍとして２０Ｖ、選択ブロックＢＬＯＣＫ０内の非選択ワード線ＷＬには、Ｖｐａｓｓ＿ｐｇｍとして１０Ｖが印加される。Ｖｐｇｍは書き込み指定セルに対してプログラムする電圧であり、Ｖｐａｓｓ＿ｐｇｍは選択ワード線ＷＬ上のすべてのセルのドレインにビット線ＢＬからの電圧を与えるための電圧である。書き込み指定セルでは、ＦＮトンネルによりチャネル部からＦＧ部に電子が注入され、書き込まれる。このように書き込み指定のセルのチャネル部には０Ｖが与えられる一方、非書き込み指定のセルでは、先にフローティング状態となった制御ワード線ＣＷＬのチャネルの電位、すなわち非選択ワード線ＷＬのすべてのチャネル電位がカップリングにより上昇し、高電圧になる。これにより、非書き込み指定のセルのチャネル部も同様に高電圧となるため、非書き込み指定のセルでは、Ｖｐｇｍとチャネル電位との差が少なくなり、プログラムは行われない。【００５０】
ここでの特徴は、制御ドレインゲートＳＤＧがコアセルと同様にプログラムされているために、従来のようにＶｃｃを与えるのではなく、それをオンさせるためのＶｐａｓｓを印加することである。アレイＶｓｓ線ＡＲＶＳＳは、１Ｖ程度の電圧が印加され、選択ソースゲートＳＳＧ０ｎのオフを完全にする。【００５１】
図１２は、第２実施形態によるＦＧ型ＮＡＮＤフラッシュメモリの消去電圧条件を示す図である。消去動作で従来と異なる点は、選択ドレインゲートＳＤＧもコアと一緒に消去することである。よって、選択ドレインゲートＳＤＧにはコアと同様に電圧Ｖｓｓを与える。基板には電圧Ｖｐｐ（２０Ｖ）が印加され、ＦＮトンネルにより電子がＦＧから基板に放出される。さらにここでの特徴は、消去後に、選択ドレインゲートＳＤＧをプログラムすることである。選択ドレインゲートＳＤＧのプログラムは、制御ワード線ＣＷＬに電圧Ｖｐｇｍ、他の全ワード線ＷＬに、選択ソースゲートＳＳＧと同様に電圧Ｖｓｓを印加することで行う。すべての選択ドレインゲートＳＤＧにプログラムするために、通常のコアのプログラムのように、カップリングにより非書き込み指定のセルに対して行う非書き込み状態を生成する必要がない。【００５２】
［第３実施形態］次に第３実施形態について説明する。図１３は、第３実施形態に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリに関するアレイ図である。符号２５２はメモリセルアレイ、６０ｍはページバッファをそれぞれ示す。１６個のＳＯＮＯＳ型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートＳＤＧ０ｍ、選択ソースゲートＳＳＧ０ｍが接続されている。選択ドレインゲートＳＤＧもＳＯＮＯＳ型となっている。選択ドレインゲートＳＤＧ０ｍは更に、ドレインコンタクト２２ｍを介してビット線ＢＬｍに接続されている。ビット線ＢＬｍはページバッファ６０ｍに接続される。これらのナンドストリングｍ個（ｍは５１２Ｂｙｔｅ＋１６Ｂｙｔｅ）のブロックが消去単位を構成する。【００５３】
一つのワード線ＷＬに接続されるｍ個のメモリセルの単位が、リードやプログラムのアクセス単位であるページを構成する。従って、リード、プログラムは、ｍ個のメモリセルに対して同時に行われる。また、ビット線ＢＬ方向には、同様に別のブロックが複数個配置される。ビット線ＢＬｍは共通である。隣接する２つのブロックは、ドレインコンタクト２２ｍに対して鏡面対象となる。アドレス信号に基づく選択ソースゲートＳＳＧ及び選択ドレインゲートＳＤＧの制御によって所望のブロックが選択され、そのほかのブロックは非選択となる。図１３に示す例では、ブロックＢＬＯＣＫ０が選択ブロックであり、ブロックＢＬＯＣＫ１が非選択ブロックである。【００５４】
図１４は、第３実施形態に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリに関する各トランジスタ構造を示す図であり、（ａ）はＳＯＮＯＳ型メモリセルの断面図、（ｂ）はＳＯＮＯＳ型選択ドレインゲートの断面図、同図（ｃ）は選択ソースゲートの断面図である。図１４（ａ）に示すように、ＳＯＮＯＳ型メモリセルＭは、シリコン基板８１上に構成されており、シリコン基板８１中に拡散領域８１Ａ、８１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらにシリコン基板８１の表面は酸化膜８２、窒化膜８３及び酸化膜８４を積層した構造のＯＮＯ膜８６により覆われており、ＯＮＯ膜８６上にはポリシリコンゲート電極８５が形成されている。【００５５】
図１４（ｂ）に示すように、ＳＯＮＯＳ型選択ドレインゲートＳＤＧは、シリコン基板９１上に構成されており、シリコン基板９１中に拡散領域９１Ａ、９１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらにシリコン基板９１の表面は酸化膜９２、窒化膜９３及び酸化膜９４を積層した構造のＯＮＯ膜９６により覆われており、ＯＮＯ膜９６上にはポリシリコンゲート電極９５が形成されている。図１４（ｃ）に示すように、選択ソースゲートＳＳＧは、シリコン基板１０１上に、酸化膜１０２及びゲート電極１０３を順に積層した構造を有する。【００５６】
図１５は、ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリの閾値分布を示す図である。図１５は、図１４（ａ）で示したＳＯＮＯＳ型メモリセルのＶｔ分布を示す図である。ＳＯＮＯＳ型メモリセルでは、消去を行ったときに、Ｖｔがある電圧で飽和するという特性があり、通常のＮＡＮＤフラッシュメモリのＶｔ分布とは異なる。ここでは、その電圧を１Ｖと示してある。また、選択ワード線ＷＬに対して、消去ベリファイ時に印加する電圧Ｖｅｒｖは２Ｖ、読み出し時に印加する電圧Ｖｒｅａｄは２．５Ｖ、書込みベリファイ時に印加する電圧Ｖｐｇｍｖは３Ｖに設定され、読み出し時に非選択ワード線ＷＬに印加する電圧Ｖｐａｓｓは６Ｖに設定される。【００５７】
図１６は、ＳＯＮＯＳ型選択ドレインゲートの閾値分布を示す図である。図１６に示すように、ＳＯＮＯＳ型は消去状態でＶｔが１Ｖ程度と高いため（従来の選択トランジスタは０．５Ｖ程度）、第２実施形態のように、予め選択ドレインゲートＳＤＧをプログラムしてＶｔを高める必要がない。【００５８】
図１７は、第３実施形態に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイ構成及びリード時のセンス電圧条件を示す図である。表３に第３実施形態に係る選択ブロックと非選択ブロックにおけるリード条件を示す図である。【００５９】
【表３】
0004698605.tif 000004
【００６０】
Ｖｒｅａｄ＝２．５Ｖ、Ｖｐａｓｓ＝６Ｖ、Ｖｃｃ＝３．０Ｖである。選択ドレインゲートＳＤＧは第２の実施形態とは異なり、消去状態のＶｔがもともと通常のトランジスタ（Ｖｔ＝０．５Ｖ）より高い（１Ｖ）のため、プログラムしておく必要がない。この高いＶｔを利用して、細い配線幅でもリークが妨げる。よって、制御ワード線ＣＷＬの配線幅をワード線ＷＬと同じにすることができる。【００６１】
第２実施形態のＦＧ型セルの例と異なる点は、ＳＯＮＯＳ型セルの閾値分布に起因する。つまり、読み出し時の選択ワード線ＷＬ電圧は０セルと１セルの中間電位Ｖｒｅａｄに設定する。また、ＶｐａｓｓもＦＧの例よりも高めになる。そのほかの基本動作は、ＦＧの例と同様である。【００６２】
読み出しはまず、ビット線ＢＬｍをプリチャージすることから開始する。このとき、選択ブロックＢＬＯＣＫ０において、選択ワード線ＷＬ０１４は電圧Ｖｐａｓｓ（例えば６Ｖ）、非選択ワード線ＷＬに対しても電圧Ｖｐａｓｓが印加される。ここで、Ｖｐａｓｓは、非選択メモリセルのデータが０であってもオンできる電圧である。選択ソースゲートＳＳＧ００乃至ＳＳＧ０ｍはオフである。また、非選ブロックＢＬＯＣＫ１において、選択ドレインゲートＳＤＧ１０乃至ＳＤＧ１ｍ（図１７の（２））の制御ワード線ＣＷＬ１、選択ソースゲートＳＳＧ１０乃至ＳＳＧ１ｍの選択線ＳＳＧ１は電圧Ｖｓｓ、ワード線ＷＬ１００乃至１３１はすべてフローティングにされる。これにより、全ビット線ＢＬを１Ｖ程度に充電する。【００６３】
次に、センス動作に入る。センス動作では、表３、図１７のように電圧が印加される。非選択ブロックＢＬＯＣＫ１内の選択ドレインゲートＳＤＧ１ｍはＳＯＮＯＳ型セルのため、閾値が通常のトランジスタ（０．５Ｖ）より高くなっており、電圧Ｖｓｓを非選択ドレインゲートＳＤＧ１ｍに印加したときに、完全にオフ状態にすることができる。このため、読み出し時の非選択ブロックＢＬＯＣＫ１におけるリーク電流を抑制できる。【００６４】
このように、選択ドレインゲートＳＤＧをコアと同じＳＯＮＯＳ型メモリセルとすることで、ＳＯＮＯＳ型セルでは消去状態でＶｔが１Ｖ程度と高いため、第２実施形態のように、予め選択ドレインゲートＳＤＧをプログラムしてＶｔを高める必要がない。したがって、選択ドレインゲートＳＤＧをプログラムせずとも、制御ワード線ＣＷＬの配線幅をワード線ＷＬと同じにすることができる。よって、制御ワード線ＣＷＬとワード線ＷＬ間のスペースも広くとる必要がなく、小面積アレイが実現できる。尚、上記のリード動作は、第２実施形態の電圧条件と同様であることを説明したが、非選択ブロックにおけるリークをさらに防止するために、第１実施形態のように、センス時に非選択ブロック内の選択ドレインゲートにバックバイアスをかけるようにしても良いことはもちろんである。【００６５】
上記各実施形態によれば、正確な読み出し動作が可能であると共に、回路規模を小さくすることができる。なお、ステートマシン５７の制御下、高電圧発生回路５８、ロウデコーダ５９及びスイッチング回路６２により、読み出し時、非選択のメモリブロック内の選択ゲートにバックバイアスが印加される。半導体装置は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。【００６６】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。実施形態２及び３では、選択ドレインゲートを記憶可能なメモリセルトランジスタで構成したが、選択ソースゲートを記憶可能なメモリセルトランジスタで構成してもよい。また上記各実施形態では、ＮＡＮＤ型フラッシュメモリを用いて説明したがこれには限定されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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