(57)【特許請求の範囲】
【請求項１】
ビット線に接続されるメモリセルと、
前記メモリセルから前記ビット線にセル情報が読み出された後に、前記ビット線をディスチャージするディスチャージ回路と、
前記セル情報の読み出し動作に先立って、前記メインビット線及びビット線をプリチャージするプリチャージ回路と、
前記ビット線とメインビット線との間に介在されて、前記セル情報の読み出し動作時及び該読み出し動作に先立つプリチャージ動作時に前記メインビット線とビット線を接続するカラムセレクタと、
前記カラムセレクタを介してメインビット線に読み出されたセル情報が、Ｈレベル若しくはＬレベルのいずれであるかを判定するデータ判定部と、
前記データ判定部の出力信号をラッチして出力する出力ラッチ回路と
を備えた半導体記憶装置であって、
前記ビット線のディスチャージ動作時に、前記メインビット線を電源電圧にクランプするクランプ回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記クランプ回路は、前記メインビット線を前記ビット線と同電位にクランプすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記クランプ回路は、前記メインビット線を低電位側電源電圧にクランプすることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記クランプ回路は、前記メインビット線を高電位側電源電圧にクランプすることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記クランプ回路を活性化させる制御信号は、前記ディスチャージ回路を活性化させるディスチャージ信号と、前記出力ラッチ回路を活性化させるラッチ信号とに基づいて生成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、読み出し専用の半導体記憶装置に関するものである。
読み出し専用の半導体記憶装置（ＲＯＭ）は、ビット線に多数のメモリセルが接続され、ワード線の選択に基づいて選択されるメモリセルの動作により、当該メモリセルに格納されているセル情報をビット線に読み出し、そのセル情報をＩＯ回路から出力する。このようなＲＯＭでは、近年の高集積化にともなう素子の微細化により、リーク電流による消費電力の増大あるいは動作不良の発生を防止することが必要となっている。
【背景技術】
【０００２】
図６は、ＲＯＭセルの一例を示す。同図（ａ）は、「０」のセル情報を格納したメモリセルを示し、ＮチャネルＭＯＳトランジスタで構成されるセルトランジスタＴr11のソースが低電位側電源Ｖssに接続され、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。従って、ワード線ＷＬが選択されてセルトランジスタＴr11がオンされると、ビット線がＬレベルとなり、「０」のセル情報が読み出される。
【０００３】
図６（ｂ）は、「１」のセル情報を格納したメモリセルを示し、ＮチャネルＭＯＳトランジスタで構成されるセルトランジスタＴr12のソースはオープン状態とされ、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。従って、ワード線ＷＬが選択されてセルトランジスタＴr12がオンされると、ビット線ＢＬはプリチャージレベルとなり、「１」のセル情報が読み出される。
【０００４】
図７は、読み出し回路の従来例を示す。ビット線ＢＬには多数のメモリセル１及びディスチャージセル２が接続され、カラムセレクタ３を介してメインビット線ＭＢＬに接続される。同図において、メモリセル１は「１」のセル情報を格納したメモリセルを示す。ディスチャージセル２は、読み出し動作に先立ってビット線ＢＬを電源Ｖssレベルとする。
【０００５】
メインビット線ＭＢＬにはプリチャージ回路４が接続され、読み出し動作に先立ってメインビット線ＭＢＬが電源Ｖccレベルにまでプリチャージされ、カラム選択信号ＣＬにより導通されるカラムセレクタ３によりビット線ＢＬもプリチャージされる。ビット線ＢＬのプリチャージレベルは、カラムセレクタ３のしきい値をＶthとすれば、Ｖcc−Ｖthとなる。
【０００６】
そして、読み出し動作時に、カラムセレクタ３が導通された状態で、「１」のセル情報を格納したメモリセル１が選択されると、メインビット線ＭＢＬがほぼ電源Ｖccレベル、すなわちＨレベルに維持されて「１」のセル情報が読み出され、そのセル情報がデータ判定部５、転送回路６及び出力ラッチ回路７を介して出力される。
【０００７】
また、「０」のセル情報を格納したメモリセルが選択されたとき、メインビット線ＭＢＬがほぼ電源Ｖssレベル、すなわちＬレベルとなって「０」のセル情報が読み出され、そのセル情報がデータ判定部５、転送回路６及び出力ラッチ回路７を介して出力される。
【０００８】
特許文献１には、半導体記憶装置の読み出し回路を構成するドライブアンプに振幅制限機能を備えて、導電線に流れる充放電電流を削減することにより低消費電力化を図る構成が開示されている。
【特許文献１】特開平７−２３０６９０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図７に示す読み出し回路では、プリチャージ回路４によりメインビット線ＭＢＬがプリチャージ動作終了後に，メインビット線ＭＢＬの電位が低下して中間レベルとなり、データ判定部５を構成するインバータ回路８に貫通電流が流れ続ける状態となり、消費電力を増大させるという問題点がある。
【００１０】
すなわち、ＲＯＭの高集積化及び大容量化にともない、ビット線ＢＬに接続されるメモリセルの数が増大し、かつビット線ＢＬの長さが長くなると、プリチャージ回路４の負荷が増大し、メインビット線ＭＢＬのプリチャージレベルが低下する。
【００１１】
また、メインビット線ＭＢＬから「１」のセル情報が読み出された後、カラムセレクタ３がオフされ、ディスチャージセル２によりビット線ＢＬがほぼ電源Ｖssレベルまでディスチャージされる。
【００１２】
このような状況で、次のプリチャージ動作が開始されるまでの間、カラムセレクタ３のリーク電流、すなわちメインビット線ＭＬＢからカラムセレクタ３を介してビット線ＢＬに流れるリーク電流により、メインビット線ＭＬＢの電位が徐々に低下する。
【００１３】
このリーク電流は、ＲＯＭの高集積化にともない、データ判定部５の電流駆動能力に匹敵するような電流値となっている。この結果、データ判定部５を構成するインバータ回路８に貫通電流が流れ続ける状態となる。そして、この貫通電流により消費電力が増大するとともに、インバータ回路８の特性が劣化し、さらには破壊が発生するおそれがあるという問題点がある。
【００１４】
特許文献１には、ＲＯＭの読み出し回路において、カラムセレクタのリーク電流に起因する貫通電流を防止するための構成は開示されていない。
この発明の目的は、メインビット線に接続されるデータ判定部の貫通電流による消費電力の増大を防止し得る半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的は、ビット線に接続されるメモリセルと、前記メモリセルから前記ビット線にセル情報が読み出された後に、前記ビット線をディスチャージするディスチャージ回路と、前記セル情報の読み出し動作に先立って、前記メインビット線及びビット線をプリチャージするプリチャージ回路と、前記ビット線とメインビット線との間に介在されて、前記セル情報の読み出し動作時及び該読み出し動作に先立つプリチャージ動作時に前記メインビット線とビット線を接続するカラムセレクタと、前記カラムセレクタを介してメインビット線に読み出されたセル情報がＨレベル若しくはＬレベルのいずれであるかを判定するデータ判定部と、前記データ判定部の出力信号をラッチして出力する出力ラッチ回路とを備え、前記ビット線のディスチャージ動作時に、前記メインビット線を電源電圧にクランプするクランプ回路を備えた半導体記憶装置により達成される。
【発明の効果】
【００１６】
本発明によれば、メインビット線に接続されるデータ判定部の貫通電流による消費電力の増大を防止し得る半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第一の実施の形態）
以下、この発明を具体化した一実施の形態を図面に従って説明する。図３は、ＲＯＭの構成を示す。デコーダ部１１にはロウアドレス及びコラムアドレスを含むアドレス信号Address、イネーブル信号ＣＥ及びクロック信号ＣＫが入力される。
【００１８】
前記デコーダ部１１は、クロック信号ＣＫに基づいて動作する。そして、読み出し動作時にロウデコーダ１２に対しロウアドレス信号を出力する。ロウデコーダ１２は、ロウアドレス信号に基づいてワード線選択信号をワード線ＷＬに出力して、メモリセル１３を選択する。
【００１９】
また、前記デコーダ部１１はディスチャージ回路１４にディスチャージ信号ＧＩを出力し、ディスチャージ回路１４を動作させる。また、前記デコーダ部１１はカラムセレクタ１５にカラム選択信号ＣＬを出力し、カラムアドレス信号に対応するビット線を選択する。
【００２０】
また、前記デコーダ部１１はプリチャージ回路１６にプリチャージ信号ＣＨを出力し、プリチャージ回路１６を動作させる。また、前記デコーダ部１１は、出力ラッチ回路１７にラッチ信号ＬＴ，バーＬＴを出力し、出力ラッチ回路１７を動作させる。
【００２１】
図１は、上記ＲＯＭのセル情報読み出し回路を示す。ビット線ＢＬには前記ディスチャージ回路１４及び多数のメモリセル１３が接続される。メモリセル１３は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートにワード線が接続されて、ワード線選択信号が入力され、ドレインはビット線ＢＬに接続される。また、「１」のセル情報を格納したメモリセル１３は、そのソースがオープン状態であり、「０」のセル情報を格納したメモリセルは、そのソースが電源Ｖssに接続される。図１では、「１」のセル情報を格納した１つのメモリセル１３を図示する。
【００２２】
前記ディスチャージ回路１４は、メモリセルと同様なＮチャネルＭＯＳトランジスタで構成され、そのゲートに前記ディスチャージ信号ＧＩが入力され、ドレインは前記ビット線ＢＬに接続され、ソースは電源Ｖssに接続される。従って、Ｈレベルのディスチャージ信号ＧＩが入力されると、ビット線ＢＬが電源Ｖssレベルにディスチャージされる。
【００２３】
前記ビット線ＢＬとメインビット線ＭＢＬとの間にはカラムセレクタ１５が介在される。カラムセレクタ１５は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートにカラム選択信号ＣＬが入力され、ドレイン・ソースがビット線ＢＬとメインビット線ＭＢＬとに接続される。そして、Ｈレベルのカラム選択信号ＣＬが入力されると、ビット線ＢＬとメインビット線ＭＢＬが導通状態となる。
【００２４】
前記メインビット線ＭＢＬには、プリチャージ回路１６が接続される。プリチャージ回路１６はＰチャネルＭＯＳトランジスタで構成され、ゲートに前記プリチャージ信号ＣＨが入力それ、ソースに電源Ｖccが供給され、ドレインはメインビット線ＭＢＬに接続される。
【００２５】
そして、Ｌレベルのプリチャージ信号ＣＨが入力されると、メインビット線ＭＢＬが電源Ｖccレベルまでプリチャージされる。
前記メインビット線ＭＢＬにはデータ判定部１８が接続される。データ判定部１８はインバータ回路２８ａ，２８ｂで構成されるラッチ回路であり、メインビット線ＭＢＬの電位を判定して、Ｈレベル若しくはＬレベルのセル情報として前記出力ラッチ回路１７に出力する。
【００２６】
出力ラッチ回路１７は、転送回路１９とラッチ回路２０及びインバータ回路２１で構成される。転送回路１９は、前記データ判定部１８の出力信号がＰチャネルＭＯＳトランジスタＴr1及びＮチャネルＭＯＳトランジスタＴr2のゲートに入力され、トランジスタＴr1のソースは電源Ｖccに接続されトランジスタＴr2のソースは電源Ｖssに接続されている。
【００２７】
前記トランジスタＴr1，Ｔr2のドレイン間にはＰチャネルＭＯＳトランジスタＴr3とＮチャネルＭＯＳトランジスタＴr4が接続され、そのゲートに前記ラッチ信号バーＬＴ，ＬＴが入力される。また、トランジスタＴr3，Ｔr4のドレインが前記ラッチ回路２０に接続されている。ラッチ信号ＬＴ，バーＬＴは、相補信号である。
【００２８】
従って、ラッチ信号ＬＴがＨレベル、ラッチ信号バーＬＴがＬレベルとなると、トランジスタＴr3，Ｔr4がオンされて、前記データ判定部１８の出力信号の反転信号がラッチ回路２０に出力される。また、ラッチ信号ＬＴがＬレベル、ラッチ信号バーＬＴがＨレベルとなると、データ判定部１８とラッチ回路２０とは遮断される。
【００２９】
前記ラッチ回路２０はインバータ回路２２ａ，２２ｂと転送ゲート２３とから構成される。そして、インバータ回路２２ｂの出力端子とインバータ回路２２ａの入力端子との間に転送ゲート２３が介在されている。
【００３０】
前記転送ゲート２３は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したものであり、Ｐチャネル側ゲートに前記ラッチ信号ＬＴが入力され、Ｎチャネル側ゲートに前記ラッチ信号バーＬＴが入力される。
【００３１】
すると、トランジスタＴr3，Ｔr4がオンされるとき、転送ゲート２３が不導通となり、トランジスタＴr3，Ｔr4がオフされるとき、転送ゲート２３が導通状態となる。
クロック信号ＣＫがＬレベルからＨレベルに立ち上がって読み出し動作が開始されてからラッチ信号ＬＴがＨレベルになるまでは、セル情報はカラムセレクタ１５を介してデータ判定部１８まで到達するが、転送回路１９は不導通であるので、ラッチ回路２０に到達しない。従って、ラッチ回路２０は前サイクルの読み出しデータを保持している。
【００３２】
その後、ラッチ信号ＬＴがＨレベルとなると、転送回路１９が導通し、読み出しデータはラッチ回路２０まで到達するが、転送ゲート２３は不導通のため、読み出しデータは未だラッチ回路２０でラッチされない。
【００３３】
次いで、ラッチ信号ＬＴが再びＬレベルとなると、転送回路１９は不動通となり、転送ゲート２３が導通するため、ラッチ回路２０に入力された読み出しデータがラッチされる。この読み出しデータは、次サイクルでラッチ信号ＬＴがＨレベルになるまで保持される。
【００３４】
前記メインビット線ＭＢＬには、クランプ回路２４が接続されている。クランプ回路２４はＮチャネルＭＯＳトランジスタで構成され、そのトランジスタのドレインがメインビット線ＭＢＬに接続され、ソースが電源Ｖssに接続され、ゲートには制御信号ＭＢＣが入力される。
【００３５】
前記制御信号ＭＢＣは、図２に示す制御信号生成回路２５で生成される。その制御信号生成回路２５は、前記ディスチャージ信号ＧＩがＮＡＮＤ回路２６に入力され、前記ラッチ信号ＬＴがインバータ回路２７ａに入力され、インバータ回路２７ａの出力信号が前記ＮＡＮＤ回路２６に入力される。
【００３６】
そして、ＮＡＮＤ回路２６の出力信号がインバータ回路２７ｂで反転されて、前記制御信号ＭＢＣとして出力される。
従って、制御信号生成回路２５はディスチャージ信号ＧＩがＨレベル、かつラッチ信号ＬＴがＬレベルのとき、Ｈレベルの制御信号ＭＢＣを出力する。また、ディスチャージ信号ＧＩがＨレベル、あるいはラッチ信号ＬＴがＨレベルのとき、Ｌレベルの制御信号ＭＢＣを出力する。
【００３７】
次に、上記のように構成されたＲＯＭの動作を図４に従って説明する。前記デコーダ部１１は、クロック信号ＣＫに基づいて動作する。まず、読み出し動作の前サイクル時に、読み出し動作が完了した時点で、ディスチャージ信号ＧＩがＨレベルとなる。すると、ディスチャージ回路１４がオンされて、ビット線ＢＬがディスチャージされる。
【００３８】
次いで、ディスチャージ信号ＧＩがＬレベルとなってディスチャージ動作が終了し、プリチャージ信号ＣＨがＨレベルとなる。すると、メインビット線ＭＢＬが電源Ｖccレベルまでプリチャージされる。
【００３９】
次いで、カラム選択信号ＣＬがＨレベルとなり、カラムセレクタ１５がオンされて、メインビット線ＭＢＬ及びビット線ＢＬが導通する状態となり、ビット線ＢＬがプリチャージされる。
【００４０】
この状態で、ワード線選択信号によりメモリセル１３が選択されてオンされる。「１」のセル情報が格納されたメモリセル１３が選択されると、メインビット線ＭＢＬはプリチャージレベルに維持され、そのセル情報がデータ判定部１８まで到達する。セル情報がデータ判定部１８までした後、ラッチ信号ＬＴとしてＨレベルのワンショットパルス信号が入力される。
【００４１】
そして、転送回路１９で反転されてラッチ回路２０に出力され、ラッチ回路２０のインバータ回路２２ａ及びインバータ回路２１を介して読み出しデータＡが出力される。また、転送回路１９が遮断されると、ラッチ回路２０の動作により読み出しデータＡがラッチされる。
【００４２】
「０」のセル情報が格納されたメモリセル１３が選択された場合には、メインビット線ＭＢＬはほぼ電源Ｖssレベルとなり、そのセル情報が同様にして読み出しデータＡとして出力される。
【００４３】
メモリセル１３が選択された後、所定時間後すなわち読み出しデータがメモリセル１３からラッチ回路２０に到達した時点で、カラム選択信号ＣＬがＬレベルとなり、ビット線ＢＬとメインビット線ＭＢＬとの導通が遮断される。そして、この状態でディスチャージ信号ＧＩがＨレベルとなって、ビット線ＢＬがディスチャージされる。
【００４４】
メモリセル１３からのセル情報の読み出し動作が終了して、ディスチャージ動作が開始され、さらに転送回路１９が遮断されて１サイクルの読み出し動作が終了すると、ディスチャージ信号ＧＩがＨレベルであり、ラッチ信号ＬＴがＬレベルとなるので、制御信号ＭＢＣはＨレベルとなる。
【００４５】
すると、クランプ回路２４がオンされて、メインビット線ＭＢＬが電源Ｖssレベルにクランプされる。そして、次サイクルでディスチャージ動作が終了すると、制御信号ＭＢＣがＬレベルとなって、クランプ回路２４もオフされる。
【００４６】
上記のようなＲＯＭでは、次に示す作用効果を得ることができる。
（１）ビット線ＢＬをディスチャージするとき、メインビット線ＭＢＬを電源Ｖssレベルにクランプするので、「１」のセル情報を読み出した後に、メインビット線ＭＢＬが中間レベルとなることはない。従って、データ判定部１８での貫通電流の発生を防止することができる。
（２）データ判定部１８での貫通電流の発生を防止することができるので、消費電力を低減することができるとともに、データ判定部の破壊を未然に防止して、読み出し回路の耐久性及び信頼性を向上させることができる。
（３）ビット線ＢＬのディスチャージ動作時に、ビット線ＢＬとメインビット線ＭＢＬとを同電位とすることができるので、カラムセレクタ１５でのリーク電流の発生を防止することができる。
（４）クランプ回路２４を設けたことにより、データ判定部１８のインバータ回路２８ｂを省略することもできる。従って、読み出し回路の面積を縮少することができる。
（第二の実施の形態）
図５は、第二の実施の形態を示す。この実施の形態は、クランプ回路２４としてメインビット線ＭＢＬと電源Ｖccとの間にＰチャネルＭＯＳトランジスタを接続し、そのゲートに制御信号ＭＢＣＸを入力したものである。制御信号ＭＢＣＸは、前記第一の実施の形態の制御信号ＭＢＣの反転信号である。
【００４７】
このような構成により、ビット線ＢＬをディスチャージするとき、メインビット線ＭＢＬを電源Ｖccレベルにクランプするので、「１」のセル情報を読み出した後に、メインビット線ＭＢＬが中間レベルとなることはない。従って、第一の実施の形態で得られた（１）（２）（４）と同様な作用効果を得ることができる。
【００４８】
上記実施の形態は、以下の態様で実施してもよい。
・クランプ回路２４を動作させる制御信号は、ディスチャージ信号及びラッチ信号以外の信号に基づいて生成してもよい。
【図面の簡単な説明】
【００４９】
【図１】第一の実施の形態を示す回路図である。
【図２】制御信号生成回路を示す回路図である。
【図３】ＲＯＭを示すブロック図である。
【図４】第一の実施の形態の動作を示すタイミング波形図である。
【図５】第二の実施の形態を示す回路図である。
【図６】（ａ）（ｂ）はメモリセルを示す回路図である。
【図７】従来例を示す回路図である。
【符号の説明】
【００５０】
１３      メモリセル
１４      ディスチャージ回路
１５      カラムセレクタ
１６      プリチャージ回路
１７      出力ラッチ回路
１８      データ判定部
２４      クランプ回路
ＢＬ      ビット線
ＭＢＬ      メインビット線
【図１】
0004763472.tif 000002
【図２】
0004763472.tif 000003
【図３】
0004763472.tif 000004
【図４】
0004763472.tif 000005
【図５】
0004763472.tif 000006
【図６】
0004763472.tif 000007
【図７】
0004763472.tif 000008