(57)【特許請求の範囲】
【請求項１】
第１半導体基板に０.５〜５０μｍの直径と１〜３００μｍの深さを有する大型垂直ビアホールを形成する段階と、
前記ビアホールの形成された全体上部の表面に沿って絶縁層を形成する段階と、
前記絶縁層上にフォトレジスト層を形成した後パターニングして、フォトレジストパターンによって定義される前記ビアホールを含むダマシンパターンを形成する段階と、
前記ビアホール及び前記ダマシンパターンを含んだ全体構造上部の表面に沿って拡散障壁層及びシード層を順次形成する段階と、
前記ビアホール及び前記ダマシンパターン内に導電性物質を充填して前記第１半導体基板の前面にビアコンタクトプラグ及びこれを含むインダクタを形成する段階と、
バックサイドグラインディング工程を行うより、第１半導体基板の後面にビアコンタクトプラグの底面部が露出する第１ウェーハを製造する段階と、
第２半導体基板に多層金属配線構造の論理素子を形成する段階と、
前記金属配線を含んだ全体構造の上部にインダクタ連結配線を形成して第２ウェーハを製造する段階と、
前記第１ウェーハのビアコンタクトプラグを前記第２ウェーハのインダクタ連結結線の上部に電気的に接合させる段階とを含む高周波半導体装置の製造方法。
【請求項２】
前記絶縁層はＬＴＯ又はＨＴＯを用いて形成する請求項１記載の高周波半導体装置の製造方法。
【請求項３】
前記拡散障壁層はｉｏｎｉｚｅｄ ＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮ、ｉｏｎｉｚｅｄ ＰＶＤ Ｔａ、ｉｏｎｉｚｅｄ ＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶＤ ＷＮ、ＰＶＤ ＴｉＡｌＮ、ＰＶＤ ＴｉＳｉＮ、ＣＶＤ ＴｉＡｌＮ、ＣＶＤ ＴｉＳｉＮ及びＣＶＤ ＴａＳｉＮよるなる群より選択されたいずれか一つを単独で或いは２つ以上を積層させて形成する請求項１記載の高周波半導体装置の製造方法。
【請求項４】
前記シード層はＣｕ、Ａｇ、Ａｕ、Ｔｉ及びＡｌのいずれか一つをＰＶＤ法、ＣＶＤ法、ＡＬＤ法、電気メッキ法又は無電解メッキ法のいずれか一つの方法を用いて形成する請求項１記載の高周波半導体装置の製造方法。
【請求項５】
前記導電性物質はＣｕ、Ａｌ、Ｗのようなインダクタとして用いられる物質である請求項１記載の高周波半導体装置の製造方法。
【請求項６】
前記接合させる工程は、ウェーハとウェーハとの間に１００〜１００００ｍｂａｒの圧力を加えてＡｒ、Ｎ２、Ｈ２＋Ａｒ又はＨ２＋Ｎ２ガス雰囲気で１分〜２時間、２００〜５００℃の温度で熱処理する請求項１記載の高周波半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置の製造方法に係り、特に、素子の形成された基板とインダクタとの距離を充分に取って寄生キャパシタンスを最小化することが可能な高周波半導体装置の製造方法に関する。
【背景技術】
【０００２】
情報通信分野のパラダイムの変化に伴って、時間と場所に拘らない通信方式の要求が増大しつつある。無線移動通信分野はこのような要求に最も適した分野への急速な発展が行われている。無線通信の発達に伴って高周波資源が必要となり、高周波で動作する材料、素子及び回路の要求が増大しており、このようなものは周波数の高い領域で使用されるので、ＲＦ(Radio Frequency)部品及びＩＣに分類されている。
【０００３】
ＲＦ ＩＣ技術は、素子製作技術、回路設計技術及び高周波パッケージ技術の組み合わせからなり、各技術が均衡的に発展しなければ競争力のあるＲＦ−ＣＭＯＳ素子を開発することができず、製作コストの節減に関する研究が切実に要求されている。このため、工程を単純化且つ安定化して工程単価を減らす安価の高周波ＲＦ−ＣＭＯＳの開発が必要である。ＲＦ−ＣＭＯＳ又はＢｉｐｏｌａｒ／ＢｉＣＭＯＳ素子の主構成要素はＲＦ ＭＯＳＦＥＴ、インダクタ(Inductor)、バラクター(Varactor)、ＭＩＭキャパシタ、レジスタ(Resistor)からなっており、この中でもＲＦ−ＣＭＯＳ、バイポーラ／ＢｉＣＭＯＳ素子はインダクタの充実度が低いという欠点がある。このようなＲＦインダクタのＱ値を高めるためには、素子の形以外に低抵抗の金属を厚く蒸着する方法が提示されている。インダクタは巻回数、金属配線の幅、金属配線の厚さ、金属配線間の間隔、半径(radius)、形状(shape)によってＱ値が異なる。
【０００４】
一般に、インダクタデザインのガイドライン(guide line)は次の通りである。
【０００５】
１）金属配線間の間隔を最小化しなければならない。これにより、インダクタ地域(area)を最小化し、相互インダクタンス(mutual inductance)を最大化してＱ値を高めることができる。
【０００６】
２）インダクタは、多層金属配線構造の場合、最上層で実現されるべきである。これは基板への寄生キャパシタンスを最小化することができるためである。
【０００７】
３）出来る限り広くて厚い金属配線を実現しなければならない。すなわち、低い直列抵抗(Series resistance)を確保しなければならないという意味である。ところが、幅があまり大きくなると、インダクタ地域の増加を誘発し、これは寄生キャパシタンスを増加させ且つ基板損失を増大させるための適正の条件が導出されるべきである。
【０００８】
４）ハローインダクタ(hollow inductor)を実現すべきである。これにより、渦状の電流効果(negative mutual coupling)を減少させることができるため、内部直径(inner diameter)が金属配線幅の５倍以上にならなければならない。
【０００９】
５）巻回数(number of turns)が増加するほど、インダクタ地域が増加し抵抗効果(resistance effect)が増加して寄生キャパシタンス増加の原因になってＱ値を低下させる原因になるので、巻回数に対する適正の条件が導出されるべきである。
【００１０】
前述した５つの要求以外にデカップリング(decoupling)問題のためにインダクタの下部にトレンチを挿入し、絶縁層の厚さを増加させるか、接地板を挿入する研究も行われている。
【００１１】
前述したインダクタデザインのガイドラインとデカップリング問題を解決するために、ＲＦ−ＣＭＯＳ素子などの高周波半導体装置の受動部品(passive component)であるインダクタは、ダマシン工程を適用して形成している。ところが、ダマシン工程を用いたインダクタ形成方法は、素子とインダクタとの距離を増加させるには限界があり、これにより基板への寄生キャパシタンスを最小化し難い。
【００１２】
一方、発明が解決しようとする技術的課題を論ずるに先立ち、本発明の構成に必要な３次元集積技術(3D integration technology)を簡略に説明する。
【００１３】
世界的に加速化している国際技術競争によってマイクロ電子システム(micro-electronic system)の小型化のための莫大な研究努力が集中している。チップスケールパッケージング(chip scale packaging)、フリップチップ(flip chip)、多重チップモジュール(multichip module)は現在、携帯電話(mobile phone)、ハンドヘルドコンピュータ(hand-held computers)、チップカード(chip card)などの多くの様々な電子製品群に通常の適用方法になっている。未来電子機器の応用には非常に様々な機能を有する極めて複雑な素子が要求されており、このような状況を満足させるために、チップ領域が急激に増加している。これにより、多機能素子の集積による歩留り(yield)問題、素子実現の複雑性によるコスト増加問題及び技術的な限界に直面している。また、マイクロ電子システムの性能と多機能性、信頼性などによってサブシステム(sub system)間の配線(wiring)が限界に直面している。このような要因としては未来ＩＣ世代のクリティカルパフォーマンスボトルネック(critical performance bottleneck)が認識されている。３次元集積技術(3D integration technology)はエンベデッドシステムオンチップ(embedded SoC)技術を代替する、最も高い潜在力を有する技術として期待されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従って、本発明に適用しようとするＲＦ−ＣＭＯＳ、Ｂｉｐｏｌａｒ／ＳｉＧｅ、ＢｉＣＭＯＳ素子などの高周波半導体装置に受動部品を適用するガイドラインの一つとして、インダクタは基板への寄生キャパシタンスを最小化するために、多層金属配線構造の場合には最上層で実現されるべきであり、このようなガイドライン以外にデカプリング問題のため、インダクタの下部にトレンチを挿入し、絶縁層の厚さを増加させているが、本発明は、３次元集積技術(3D integration technology)であるＣＩＰ(Chip scale integrated process)を用いてインダクタのみを別途のウェーハに形成し、このウェーハを論理素子を有する他のウェーハに接合させるので、素子の形成された基板とインダクタとの距離を充分に取ることができ、寄生キャパシタンスを最小化することが可能な高周波半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明によれば、第１半導体基板に０.５〜５０μｍの直径と１〜３００μｍの深さを有する大型垂直ビアホールを形成する段階と、前記ビアホールの形成された全体上部の表面に沿って絶縁層を形成する段階と、前記絶縁層上にフォトレジスト層を形成した後パターニングして、フォトレジストパターンによって定義される前記ビアホールを含むダマシンパターンを形成する段階と、前記ビアホール及び前記ダマシンパターンを含んだ全体構造上部の表面に沿って拡散障壁層及びシード層を順次形成する段階と、前記ビアホール及び前記ダマシンパターン内に導電性物質を充填して前記第１半導体基板の前面にビアコンタクトプラグ及びこれを含むインダクタを形成する段階と、バックサイドグラインディング工程を行うより、第１半導体基板の後面にビアコンタクトプラグの底面部が露出する第１ウェーハを製造する段階と、第２半導体基板に多層金属配線構造の論理素子を形成する段階と、前記金属配線を含んだ全体構造の上部にインダクタ連結配線を形成して第２ウェーハを製造する段階と、前記第１ウェーハのビアコンタクトプラグを前記第２ウェーハのインダクタ連結結線の上部に電気的に接合させる段階とを含む、高周波半導体装置の製造方法を提供する。
【００１９】
接合工程は、ウェーハとウェーハとの間に１００〜１００００ｍｂａｒの圧力を加えてＡｒ、Ｎ２、Ｈ２＋Ａｒ又はＨ２＋Ｎ２ガス雰囲気で１分〜２時間、２００〜５００℃の温度で熱処理する。
【発明の効果】
【００２０】
本発明は、ウェーハ対ウェーハボンディング(wafer to wafer bonding)方法を用いて、インダクタを有するウェーハと論理素子を有するウェーハを形成し、ＣＩＰで大型垂直ビアホールを形成してウェーハ対ウェーハを連結する３次元集積技術を適用してＲＦ−ＣＭＯＳ、Ｂｉｐｏｌａｒ／ＳｉＧｅ、ＢｉＣＭＯＳなどの高周波半導体装置を形成し、高周波半導体装置において、素子の形成された基板とインダクタとの距離を充分に取って寄生キャパシタンスを最小化することができるため、高周波半導体装置の性能をさらに向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２２】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
【００２３】
図１〜図３は、本発明の実施例に係るＲＦ−ＣＭＯＳ、Ｂｉｐｏｌａｒ／ＳｉＧｅ、ＢｉＣＭＯＳ素子等の高周波半導体装置の製造方法を説明するために、第１ウェーハに、ビアコンタクトプラグを含むインダクタを形成する方法を説明するための素子の断面図である。
【００２４】
図１（Ａ）を参照すると、第１半導体基板１１の一部分をエッチングして大型垂直ビアホール(large vertical via hole)１２を形成する。大型垂直ビアホール１２はＣＩＰを用いた高性能インダクタ構造を形成するために本発明で必要とする要素である。大型垂直ビアホール１２の深さは通常的に素子の形成された基板とインダクタとの距離による寄生キャパシタンスの発生を抑制し得る程度の距離を考慮して設定される。言い換えれば、大型垂直ビアホール１２の深さは、後述するインダクタと新しいウェーハに形成された基板との距離を決定する要素として作用する。これにより、大型垂直ビアホール１２は０.５〜５０μｍの直径と１〜３００μｍの深さを有する。
【００２５】
図１（Ｂ）を参照すると、大型垂直ビアホール１２を含んだ第１半導体基板１１の表面に沿って絶縁層１３を形成する。絶縁層１３はＬＴＯ(Low Temperature Oxide)膜又はＨＴＯ(High Temperature Oxide)膜で形成する。絶縁層１３を形成する理由は、後続工程で拡散障壁層又はシード層を蒸着する場合、金属イオンが第１半導体基板１１に直ちに浸透して問題を引き起こすことを防止するためである。
【００２６】
図１（Ｃ）を参照すると、絶縁層１３の形成された第１半導体基板１１上に、インダクタ構造を形成するためのフォトレジスト層１４を形成する。フォトレジスト層１４の塗布厚さはインダクタを成す金属配線の厚さを決定する。
【００２７】
図２（Ａ）を参照すると、ダマシン工程で大型垂直ビアホール１２の位置部分を含んだフォトレジスト層１４の一部分をパターニングし、フォトレジストパターン１４Ｐで定義されるダマシンパターン１５を形成する。ダマシンパターン１５は構造的に大型垂直ビアホール１２と連結される。
【００２８】
図２（Ｂ）を参照すると、大型垂直ビアホール１２及びダマシンパターン１５を含んだ全体構造上部の表面に沿って拡散障壁層１６及びシード層１７を順次形成する。
【００２９】
前記拡散障壁層１６はｉｏｎｉｚｅｄ ＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮ、ｉｏｎｉｚｅｄ ＰＶＤ Ｔａ、ｉｏｎｉｚｅｄ ＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶＤ ＷＮ、ＰＶＤ ＴｉＡｌＮ、ＰＶＤ ＴｉＳｉＮ、ＣＶＤ ＴｉＡｌＮ、ＣＶＤ ＴｉＳｉＮ及びＣＶＤ ＴａＳｉＮよるなる群より選択されたいずれか一つを単独で或いは２つ以上を積層させて１００〜４００Åの厚さに形成する。シード層１６はＣｕ、Ａｇ、Ａｕ、Ｔｉ及びＡｌなどの金属から選ばれたいずれか一つをＰＶＤ法、ＣＶＤ法、ＡＬＤ法、電気メッキ法又は無電解メッキ法のいずれか一つの方法で５０〜３０００Åの厚さに形成する。
【００３０】
図３（Ａ）を参照すると、大型垂直ビアホール１２及びダマシンパターン１５内に導電性物質を充填して化学的機械的研磨ＣＭＰ工程をフォトレジストパターン１４Ｐの上端面が露出するまで行い、これによりダマシンパターン１５にはインダクタ１８が形成され、大型垂直ビアホール１２にはビアコンタクトプラグ１９が形成される。
【００３１】
前記インダクタ１８及びビアコンタクトプラグ１９を形成する導電性物質としては、Ｃｕ、Ａｌ、Ｗなどの半導体装置でインダクタとして用いられる全ての物質を使用することができる。導電性物質を充填する工程は、一般的メッキ工程、選択的メッキ工程、一般的蒸着工程、選択的蒸着工程などいろいろの方法で行うことができる。
【００３２】
図３（Ｂ）を参照すると、インダクタ１８及びビアコンタクトプラグ１９が形成された状態であって、バックサイドグラインディング(backside grinding)工程によって、ビアコンタクトプラグ１９の底面部が露出する時点まで半導体基板１１の後面を磨き、これにより半導体基板１１の前面にはビアコンタクトプラグ１９に連結されたインダクタ１８が形成され、半導体基板１１の後面にはビアコンタクトプラグ１９の底面部が露出した状態の第１ウェーハ１００が製造される。
【００３３】
図４は、本発明の実施例に係るＲＦ−ＣＭＯＳ、Ｂｉｐｏｌａｒ／ＳｉＧｅ、ＢｉＣＭＯＳ素子などの高周波半導体装置の製造方法を説明するために、第２ウェーハに、多層配線構造を有する論理素子を形成した素子の断面図である。図４に示すように、ウェル形成工程などの施された第２半導体基板２１に素子分離工程を行って素子分離膜２２を形成し、ゲート形成工程、ソース／ドレイン形成工程、コンタクト工程などを行ってＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４を形成し、多層金属配線工程を行って第１、第２、第３、第４及び第５金属配線２５、２６、２７、２８及び２９を形成する。ここでは５層金属配線構造について説明したが、その以下又は以上の金属配線構造も適用することができる。インダクタを最上層(top metal layer)で実現させるために最終的にインダクタ連結配線３０を形成し、これによりインダクタのみが形成されず、高周波半導体装置を構成する論理素子など全ての構成要素が形成された第２ウェーハ２００が製造される。
【００３４】
一方、第２ウェーハ２００にも第１ウェーハ１００と同様に大型垂直ビアホールを適用することができるが、この際、第１ウェーハ１００のビアコンタクトプラグを有するインダクタ工程をそのまま適用してインダクタ連結配線３０と同時に形成することができる。
【００３５】
図５は図３（Ｂ）の第１ウェーハ１００と図４の第２ウェーハ２００を接合して本発明の高周波半導体装置を完成した断面図である。高周波半導体装置は、第１ウェーハ１００のビアコンタクトプラグ１９と第２ウェーハ２００のインダクタ連結配線３０が電気的に連結された構成を有する。第１ウェーハ１００と第２ウェーハ２００との接合はＡｒ又はＮ２ガス、Ｈ２＋Ａｒ又はＨ２＋Ｎ２のようなフォーミングガス(forming gas)雰囲気で１分〜２時間、２００〜５０℃の温度で熱処理する。熱処理の際、ウェーハとウェーハとの間(safer to wafer)に１００〜１００００ｍｂａｒの圧力を加える。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例に係る高周波半導体装置の製造方法を説明するために、第１ウェーハに、ビアコンタクトプラグを含むインダクタを形成する方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る高周波半導体装置の製造方法を説明するために、第１ウェーハに、ビアコンタクトプラグを含むインダクタを形成する方法を説明するための素子の断面図である。
【図３】本発明の実施例に係る高周波半導体装置の製造方法を説明するために、第１ウェーハに、ビアコンタクトプラグを含むインダクタを形成する方法を説明するための素子の断面図である。
【図４】本発明の実施例に係る高周波半導体装置の製造方法を説明するために、第２ウェーハに、多層配線構造を有する論理素子を形成した素子の断面図である。
【図５】図３（Ｂ）の第１ウェーハと図４の第２ウェーハを接合した本発明の実施例に係る高周波半導体装置の断面図である。
【符号の説明】
【００３７】
１１    第１半導体基板
１２    大型垂直ビアホール
１３    絶縁層
１４    フォトレジスト層
１４Ｐ    フォトレジストパターン
１５    ダマシンパターン
１６    拡散障壁層
１７    シード層
１８    インダクタ
１９    ビアコンタクトプラグ
２１    第２半導体基板
２２    素子分離膜
２３    ＰＭＯＳトランジスタ
２４    ＮＭＯＳトランジスタ
２５〜２９    第１〜第５金属配線
３０    インダクタ連結配線
１００    第１ウェーハ
２００    第２ウェーハ
【図１】
0004664013.tif 000002
【図２】
0004664013.tif 000003
【図３】
0004664013.tif 000004
【図４】
0004664013.tif 000005
【図５】
0004664013.tif 000006