(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、
上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、
上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、
上記電流制御回路は、
上記第２アンプの上記電流経路に配置された電流スイッチと、
上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、
上記第１アンプは、
ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、
上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、
上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、
上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、
上記電流制御回路の上記電流スイッチは、
直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、
上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号との論理演算を行って、上記電流スイッチのオン、オフを行う
固体撮像素子。
【請求項２】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、
上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、
上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、
上記電流制御回路は、
上記第２アンプの上記電流経路に配置された電流スイッチと、
上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、
上記第１アンプは、
ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、
上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、
上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、
上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、
上記電流制御回路の上記電流スイッチは、
直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、
上記論理回路は、上記第２アンプの出力レベルとスタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う
固体撮像素子。
【請求項３】
上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号と上記スタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う
請求項２記載の固体撮像素子。
【請求項４】
上記論理回路は、
上記第２アンプの出力ノードのレベルに応じて上記電流スイッチのオン、オフを行う
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記第２アンプの出力信号を受けて上記比較器の出力信号として出力する出力部を有し、
上記論理回路は、
上記出力部の出力レベルに応じて上記電流スイッチのオン、オフを行う
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項６】
上記参照電圧は、
傾きを持った線形に変化するスロープ波形を有し、
上記第１アンプは、
上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記第２アンプの上記第１導電型ゲート入力トランジスタがオフし、交差後はオンするレベルの比較出力を上記第２アンプに出力する
請求項１から５のいずれか一に記載の固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を含み、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、
上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、
上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、
上記電流制御回路は、
上記第２アンプの上記電流経路に配置された電流スイッチと、
上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、
上記第１アンプは、
ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、
上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、
上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、
上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、
上記電流制御回路の上記電流スイッチは、
直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、
上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号との論理演算を行って、上記電流スイッチのオン、オフを行う
カメラシステム。
【請求項８】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を含み、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、
上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、
上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、
上記電流制御回路は、
上記第２アンプの上記電流経路に配置された電流スイッチと、
上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、
上記第１アンプは、
ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、
上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、
上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、
上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、
上記電流制御回路の上記電流スイッチは、
直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、
上記論理回路は、上記第２アンプの出力レベルとスタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う
カメラシステム。
【請求項９】
上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号と上記スタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う
請求項８記載のカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
【０００６】
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【０００７】
これを除去する一般的な手法として、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
【０００８】
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
【０００９】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００１０】
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
【００１１】
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１２】
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
【００１３】
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１４】
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００１５】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【００１６】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【００１７】
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００１８】
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
【００１９】
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
【００２０】
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器（コンパレータ）２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
【００２１】
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述したように、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器はＤＡＣからのＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
【００２３】
一般的に、比較器は２段アンプ構成になっており、初段の第１アンプで低速信号比較動作を行い、動作帯域を狭くし、２段目の第２アンプでゲインアップする構成となっている。
【００２４】
より具体的には、比較器では、基準電圧（Ｖｒｅｆ、ＲＡＭＰ波形）と画素の増幅トランジスタ（ＦＤアンプ）で増幅された出力である垂直信号線信号（Ｖｓｌ）を、動作帯域を狭くした第１アンプで低速信号比較動作し、その結果を第２アンプで増幅する構成となっている。
特に、第２アンプでは、比較器の初期化（以下：ＡＺ動作）時に第１アンプで流れる電流の１／２が流れるように、トランジスタ（たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ）のゲート電圧が設定され、ＡＺ動作後もＮＭＯＳトランジスタのゲートに接続した容量が同じ電流量を流すようにゲート電圧を保持し、加工差による回路バラツキを抑える構成となっている。
【００２５】
しかし、上記の構成のために第２アンプでは比較器の出力の反転後（たとえばローレベル（Ｌ）からハイレベル（Ｈ）に反転後）に定常的に電流を流す構造となってしまい、コンパレータ出力反転前後でアナログ電源の状態が異なるいわゆる電源段差を発生させ、それが撮像時のストリーキングやシェーディングの原因となる可能性がある。
【００２６】
また、明時と暗時では垂直信号線の信号レベル(Ｖｓｌ)が異なり、比較器が反転するポイントが時間的に前後するため、第２アンプで常時電流を流す時間は明るさに依存することとなる。明るさに依存した電源状態の変化はストリーキングを悪化させる要因となる。
【００２７】
本発明は、定常電流を抑制することが可能で、低消費電力化、低ノイズかを実現することが可能な固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、上記電流制御回路は、上記第２アンプの上記電流経路に配置された電流スイッチと、上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、上記第１アンプは、ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
また、本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、上記電流制御回路は、上記第２アンプの上記電流経路に配置された電流スイッチと、上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、上記第１アンプは、ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルとスタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
【００２９】
好適には、上記電流制御回路は、上記第２アンプの上記電流経路に配置された電流スイッチと、上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含む。
【００３０】
好適には、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
【００３１】
好適には、上記第１アンプの出力は、スタンバイ信号により所定のレベルに設定可能で、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルと上記スタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
【００３２】
好適には、上記第１アンプの出力は、スタンバイ信号により所定のレベルに設定可能で、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号と上記スタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
【００３３】
好適には、上記論理回路は、上記第２アンプの出力ノードのレベルに応じて上記電流スイッチのオン、オフを行う。
【００３４】
好適には、上記第２アンプの出力信号を受けて上記比較器の出力信号として出力する出力部を有し、上記論理回路は、上記出力部の出力レベルに応じて上記電流スイッチのオン、オフを行う。
【００３５】
好適には、上記参照電圧は、傾きを持った線形に変化するスロープ波形を有し、上記第１アンプは、上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記第２アンプの上記第１導電型ゲート入力トランジスタがオフし、交差後はオンするレベルの比較出力を上記第２アンプに出力する。
【００３６】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を含み、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、上記電流制御回路は、上記第２アンプの上記電流経路に配置された電流スイッチと、上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、上記第１アンプは、ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルと上記初期化用スイッチをオン、オフする初期化信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
また、本発明のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を含み、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、上記参照電圧と上記読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプと、上記第１アンプの出力が反転すると電流経路が形成されて上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプの出力レベルが所定の閾値レベルを超えると、当該第２アンプの上記電流経路を遮断する電流制御回路と、を有し、上記第１アンプおよび上記第２アンプは、行動作開始時に各カラム毎に動作点を決めるための初期化を行う初期化用スイッチを含み、上記電流制御回路は、上記第２アンプの上記電流経路に配置された電流スイッチと、上記第２アンプの出力レベルが所定の閾値レベルを超えるまでは上記電流スイッチをオン状態に保持し、閾値レベルを超えると当該電流スイッチをオフする論理回路と、を含み、上記第１アンプは、ソース同士が電流源に接続され、それぞれゲートに上記読み出し信号電位と上記参照電圧が入力されて上記読み出し信号電位と上記参照電圧とを比較する比較部を形成する２つの第２導電型トランジスタによる差動トランジスタと、上記差動トランジスタを形成する一方の第２導電型トランジスタのゲートと上記読み出し信号電位の供給ラインとの間に接続された初期化時のサンプリング用としての第２のキャパシタと、上記差動トランジスタを形成する他方の第２導電型トランジスタのゲートと上記参照電圧の供給ラインとの間に接続された初期化時のサンプリング用としての第１のキャパシタと、上記差動トランジスタを形成する２つの第２導電型トランジスタのゲートとドレイン間にそれぞれ配置された行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチと、を含み、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型ゲート入力トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための上記初期化用スイッチが配置され、ゲートが初期化時のサンプリング用のキャパシタに接続された第２導電型トランジスタと、を有し、上記電流制御回路の上記電流スイッチは、直列接続された上記第１導電型ゲート入力トランジスタと上記第２導電型トランジスタとを含んで形成される電流経路に配置され、上記論理回路は、上記第２アンプの出力レベルとスタンバイ信号との論理演算を行って、上記電流スイッチのオン、オフを行う。
【００３７】
本発明によれば、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
参照電圧は、たとえば傾きを持った線形に変化するスロープ波形を有している。第１アンプは、読み出し信号と上記参照電圧のスロープ波形が交差するまでは、第２アンプの上記第１導電型ゲート入力トランジスタがオフし、交差後はオンするレベルの比較出力を上第２アンプに出力する。
これにより、第２アンプから第１アンプの出力がゲインアップされて出力される。
そして、第２アンプの出力レベルが所定のが所定の閾値レベルを超えると、第２アンプの電流経路が遮断される。
【発明の効果】
【００３８】
本発明によれば、定常電流を抑制することができ、その結果、低消費電力化、低ノイズかを実現することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００４０】
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００４１】
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００４２】
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、および列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
そして、タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００４３】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００４４】
ＡＤＣ群１５０は、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１と、比較器１５１の比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
【００４５】
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【００４６】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４７】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００４８】
そして、本実施形態に係るＡＤＣ群（画素信号読み出し回路）１５０においては、第２アンプの出力をモニタし、出力がある閾値電圧を超えた時点で第２アンプの出力電流経路の配置したスイッチとしてのトランジスタをオフにすることにより、第２アンプの出力が反転した後は、電流を止めることが可能なように、比較器１５１が以下に示すように構成されている。
【００４９】
カラム毎に配置される各比較器１５１は、第１および第２の構成例として、縦続接続された第１アンプと第２アンプを有し、行動作開始時に各カラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）を行う。
第１アンプは初段で低速信号比較動作を行い動作帯域を狭くし、次段の第２アンプはゲインアップするように構成される。
ＡＺ時、Ｐ相、Ｄ相のＲＡＭＰ波と画素信号の交差後は、定常電流を抑止して、低消費電力化を実現し、また、比較器の出力反転前後でアナログ電源状態の変化（電源段差）を軽減し、ストリーキングやシェーディング等の撮像ノイズを低減を実現し、明暗に依存する電源状態の変化を少なくするように構成される。
【００５０】
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０の比較器１５１の構成、機能について詳細に説明する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
以下の比較器は符号２００を付して説明する。
【００５１】
図５は、本実施形態に係る比較器の第１の構成例を示す回路図である。
【００５２】
比較器２００は、図５に示すように、縦続接続された第１アンプ２１０、第２アンプ２２０、および出力部２３０を有している。
【００５３】
第１アンプ２１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＴ２１１〜ＮＴ２１３、およびＡＺレベルのサンプリング容量としての第１のキャパシタＣ２１１，第２のキャパシタＣ２１２を有する。
【００５４】
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位ＡＶＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のエミッタ同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは基準電位ＡＶＳ（接地電位ＧＮＤ）に接続されている。
【００５５】
ＮＭＯＳトランジスタＮＴ２１１のゲートがキャパシタＣ２１１の第１電極に接続され、その接続点によりノードＮＤ２１３が形成されている。そして、キャパシタＣ２１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＶＧＣＭの入力端子ＴＶＧＣＭに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のソースがノードＮＤ２１１に接続され、ドレインがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のソースがノードＮＤ２１２に接続され、ドレインがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
【００５６】
また、ＰＭＯＳトランジスタＰＴ２１４のソースが電源電位ＡＶＤに接続され、ドレインが出力ノードＮＤ２１２に接続され、ゲートがローレベルでアクティブの出力スタンバイ信号ＸＳＴＢの入力端子ＴＸＳＴＢに接続されている。
【００５７】
このような構成を有する第１アンプ２１０において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２によりＮＭＯＳトランジスタＮＴ２１３を電流源とする差動の比較部が構成されている。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号ＶＯＵＴ１は出力ノードＮＤ２１２から第２アンプ２２０に出力される。
【００５８】
第２アンプ２２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２，ＮＴ２２３、ＡＺレベルのサンプリング容量としての第３のキャパシタＣ２２１、および３入力ＮＡＮＤ回路ＮＡ２２１を有する。
そして、ＮＭＯＳトランジスタＮＴ２２３、および３入力ＮＡＮＤ回路ＮＡ２２１により電流制御回路２２１が構成される。
【００５９】
ＰＭＯＳトランジスタＰＴ２２１のソースが電源電位ＡＶＤに接続され、ゲートが第１アンプ２１０の出力ノードＮＤ２１２に接続されている。
ＰＭＯＳトランジスタＰＴ２２１のドレインがＮＭＯＳトランジスタＮＴ２２３のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
電流スイッチとしてのＮＭＯＳトランジスタＮＴ２２３のドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点によりノードＮＤ２２２が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが基準電位ＡＶＳ（接地電位ＧＮＤ）に接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２３が形成されている。キャパシタＣ２２１の第２電極は基準電位ＡＶＳ（接地電位ＧＮＤ）に接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２２に接続され、ソースがノードＮＤ２２３に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに共通に接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
【００６０】
３入力ＮＡＮＤ回路ＮＡ２２１の第１入力が第２アンプ２２０の出力ノードＮＤ２２１に接続され、第２入力が第２のＡＺ信号ＮＳＥＬの反転信号ＸＮＳＥＬ入力端子ＴＸＮＳＥＬに接続され、第３入力がローレベルでアクティブのスタンバイ信号ＸＳＴＢの入力端子ＴＸＳＴＢに接続されている。
そして、ＮＡＮＤ回路ＮＡ２２１の出力がＮＭＯＳトランジスタＮＴ２２３のゲートに接続されている。
【００６１】
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２２１により入力および電流源回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
また、ＮＭＯＳトランジスタＮＴ２２３が出力電流経路をオン、オフする電流スイッチとして機能する。
ＮＭＯＳトランジスタＮＴ２２３のゲートレベルは、ＮＡＮＤ回路ＮＡ２２１の出力によって制御されている。ＮＡＮＤ回路ＮＡ２２１には第２アンプ２２０の出力ＶＯＵＴ２、第２アンプ２２０のＡＺ（初期化）信号の反転信号ＸＮＳＥＬ、第１アンプ２１０の出力スタンバイ信号ＸＳＴＢがそれぞれ入力される。
第２アンプ２２０の出力ＶＯＵＴ２）が入力されているＮＡＮＤ回路ＮＡ２２１の閾値電圧を超えた時点でＮＭＯＳトランジスタＮＴ２２３はオフとなり、第２アンプ２２０に流れる定常電流をカットする。
【００６２】
また、第２アンプ２２０のＡＺ（初期化）信号ＸＮＳＥＬをＮＡＮＤ回路ＮＡ２２１に入力することで、ＡＺ動作時はＡＺ信号ＸＮＳＥＬがローレベルに立ち下がってＮＡＮＤ回路ＮＡ２２１の出力がハイレベルに固定される。これにより、確実に第２アンプ２２０の初期化動作を行うことができる。
初期化動作によって決定された出力電流値は第２アンプ２２０の出力反転後まで容量Ｃ２２１によって保持されるため、第２アンプ２２０の反転ポイントや加工ばらつきに対する耐性が悪化することはない。
【００６３】
さらに、第１アンプ２１０の出力スタンバイ信号ＸＳＴＢをＮＡＮＤ回路ＮＡ２２１に入力することで、Ｐ相動作からＤ相動作へ遷移した場合、出力スタンバイ信号ＸＳＴＢがローレベルに立ち下がってＮＡＮＤ回路ＮＡ２２１の出力がハイレベルに固定される。これにより、第２アンプ２２０の出力を確実にリセット(H→L)することができる。
上記の構成によって複雑な相関２重サンプリング（ＣＤＳ）の動作でも確実な回路動作が期待できる。
【００６４】
出力部２３０は、２入力ＡＮＤ回路ＡＮ２３１により構成されている。
ＡＮＤ回路ＡＮ２３１の第１入力が第２アンプ２２０の出力ノードＮＤ２２１に接続され、第２入力が制御信号ＴＥＳＴの入力端子ＴＴＥＳＴに接続され、出力が比較器２００の出力端子ＴＯＵＴに接続されている。
【００６５】
次に、本実施形態に係る比較器２００の動作について図６のタイミングチャートに関連付けて説明する。
なお、図６において、第１のＡＺ信号ＰＳＥＬは、基本的には前述したように第２のＡＺ信号ＮＳＥＬと相補的なレベルをとる。すなわち、第２のＡＺ信号ＮＳＥＬがハイレベルのとき第１のＡＺ信号ＰＳＥＬはローレベルをとり、第２のＡＺ信号ＮＳＥＬがローレベルのとき第１のＡＺ信号ＰＳＥＬはハイレベルをとる。
【００６６】
比較器２００において、ＡＺ期間に、第１のＡＺ信号ＰＳＥＬがローレベル、第２のＡＺ信号ＮＳＥＬはハイレベルで供給される。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオンする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオンする。
このようにＡＤＣ群１５０においては、比較器２００（１５１）を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
【００６７】
次に、ＡＺ期間を終了するとき、第２のＡＺ信号ＮＳＥＬはローに切り替えられ、次いで第１のＡＺ信号ＰＳＥＬがハイレベルに切り替えられる。
これにより、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオフする。同様に、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオフする。
これにより、画素リセットレベルの積分型ＡＤ変換（以降Ｐ相）を開始する。
なお、第２アンプ２２０のキャパシタＣ２２１には電荷が蓄積され、ノードＮＤ２２２の電位がＮＭＯＳトランジスタを導通させ得るレベルとなっている。
またこのとき、図６に示すように、ＮＡＮＤ回路ＮＡ２２１の入力は、第１アンプ２１０の出力スタンバイ信号ＸＳＴＢがハイレベル、第２のＡＺ信号ＮＳＥＬの反転信号ＸＮＳＥＬがローレベル（ＡＺ期間）またはハイレベルで、第２アンプ２２０の出力信号ＶＯＵＴ２はローレベルである。したがって、ＮＡＮＤ回路ＮＡ２２１の出力はハイレベルに保持されている。
その結果、第２アンプ２２０のＮＭＯＳトランジスタＮＴ２２１および電流スイッチとしてのＮＭＯＳトランジスタＮＴ２２３はオン状態に保持される。
【００６８】
比較器２００の第１アンプ２１０において、Ｐ相では、ＡＺ時に蓄積したサンプリング容量であるキャパシタＣ２１１、Ｃ２１２のＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート側ノードＮＤ２１３，ＮＤ２１４はハイインピーダンス（ＨｉＺ）になっている。
このため、ＤＡＣ１６１によるランプ信号ＲＡＭＰのランプ波変化に追従して差動トランジスタを構成するＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート入力が変化し、画素信号であるＶＳＬレベルとの比較を開始する。
そして、ランプ信号ＲＡＭＰと画素信号の交差以降、第１アンプ２１０の出力信号ＶＯＵＴ１が急峻に変化する。
これにより、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオンして、電流Ｉａが流れ始め、第２アンプ２２０の出力ＶＯＵＴ２がローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
第２アンプ２２０の出力ＶＯＵＴ２がローレベル（Ｌ）からハイレベル（Ｈ）に変化したことに伴い、ＮＡＮＤ回路ＮＡ２２１の出力がローレベルに切り替わる。その結果、スイッチとしてのＮＭＯＳトランジスタＮＴ２２３はオフ状態に切り替わり、電流Ｉａの出力経路が遮断され、電流Ｉａは流れなくなる。
【００６９】
Ｐ相動作からＤ相動作へ遷移する場合、第１アンプ２１０の出力スタンバイ信号ＸＳＴＢがハイレベルからローレベルに立ち下がってＮＡＮＤ回路ＮＡ２２１に入力される。その結果、ＮＡＮＤ回路ＮＡ２２１の出力がハイレベルに固定される。
これにより、ＮＭＯＳトランジスタＮＴ２２３がオン状態に切り替わり、出力ノードＮＤ２２１の電荷が放電（ディスチャージ）され、第２アンプ２２０の出力が確実にリセットされる。
また、第１アンプ２１０の出力スタンバイ信号ＸＳＴＢがハイレベルからローレベルに所定期間だけ立ち下がったことに伴い、ＰＭＯＳトランジスタＰＴ２１４がオンし、第１アンプ２１０の出力信号ＶＯＵＴ１のレベルは電源電位ＡＶＤのレベルまで上昇する。
Ｄ相においても、各カラム毎に比較器２００はＰ相と同じ動作をする。
【００７０】
図７は、本実施形態に係る比較器（改善品）と従来型の比較器（従来品）を動作させたシミュレーション波形を示す図である。
【００７１】
図７において、本実施形態に係る比較器は、図６のタイミングチャートにも示したように第２アンプ２２０の出力が反転（Ｌ→Ｈ）した後に定常電流Ｉａ(改善品)がカットされていることが確認できる。
【００７２】
図８は、本実施形態に係る比較器（改善品）と従来型の比較器（従来品）における垂直信号線レベルと第２アンプに流れる定常電流の相関を示す図である。
【００７３】
図８の垂直信号線のレベル（ＶＳＬ）と第２アンプに流れる定常電流の相関をみても、垂直信号線のレベル（ＶＳＬ）にかかわらず、ＡＶＤ平均電流値（改善品）は一定であり画素に入射される明るさに依存しないことがわかる。
【００７４】
図９は、本実施形態に係る比較器の第２の構成例を示す回路図である。
【００７５】
この第２の構成例に係る比較器２００Ａが上述した第１の構成例に係る比較器２００と異なる点は、ＮＡＮＤ回路ＮＡ２２１に第２アンプ２２０の出力ＶＯＵＴ２を帰還させる代わりに、第２アンプ２２０の後段の出力部２３０のＡＮＤ回路ＡＮ２３１の出力ＣＯＭＰＯＵＴを帰還させたことにある。
その他の構成は第１の構成例と同様である。
【００７６】
この場合も、出力部２３０の出力信号ＣＯＭＰＯＵＴの信号遷移時間も早いため、ＮＡＮＤ回路ＮＡ２２１やスイッチとしてのＮＭＯＳトランジスタＮＴ２２３で流れる貫通電流を最小におさえることができる。
ただし、信号線のカップリングによるノイズの混入が懸念されるため出力信号ＣＯＭＰＯＵＴの変化が第２アンプの出力ＶＯＵＴ２に影響を与えないようにレイアウト的な配慮が必要である。
【００７７】
図１０は、本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
【００７８】
図１０の比較器２００Ｂは、図５の比較器２００のトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図１０においては、理解を容易にするために、ノードとキャパシタの符号は図５と同じ符号を付している。
【００７９】
第１アンプ２１０Ｂにおいて、図５のＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３の代わりに、ＰＭＯＳトランジスタＰＴ２１５〜ＰＴ２１７を用いて差動比較部および電流源が構成されて、電流源としてのＰＭＯＳトランジスタＰＴ２１７のソースが電源電位ＡＶＤに接続されている。
また、図５のＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２の代わりに、ＮＭＯＳトランジスタＮＴ２１４，ＮＴ２１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１４、ＮＴ２１５のソースが接地電位ＧＮＤに接続されている。
また、図５のＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４の代わり、ＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ２１０Ｂには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７のゲートに供給される。
また、ＰＭＯＳトランジスタＰＴ２１４の代わりに、ＮＭＯＳトランジスタＮＴ２１８を用いてスタンバイ用回路が構成されている。ＮＭＯＳトランジスタＮＴ２１８のソースが基準電位ＡＶＳ（接地電位ＧＮＤ）に接続され、ドレインが第２アンプ２２０Ｂの出力ノードＮＤ２１１に接続され、ゲートがハイレベルでアクティブのスタンバイ信号ＳＴＢの入力端子ＴＳＴＢに接続されている。
【００８０】
第２アンプ２２０Ｂにおいて、図５のＰＭＯＳトランジスタＰＴ２２１の代わりに、ＮＭＯＳトランジスタＮＴ２２４を用いて入力および電流源回路が構成されている。ＮＭＯＳトランジスタＮＴ２２４のソースが基準電位ＡＶＳ（接地電位ＧＮＤ）に接続されている。
図５のＮＭＯＳトランジスタＮＴ２２１の代わりに、ＰＭＯＳトランジスタＰＴ２２２を用い、ＰＭＯＳトランジスタＰＴ２２２のソースが電源電位ＡＶＤに接続されている。また、キャパシタＣ２２１の第１電極がＰＭＯＳトランジスタＰＴ２２２のゲートに接続されたノードＮＤ２２２に接続され、第２電極が電源電位ＡＶＤに接続されている。
また、図５のＮＭＯＳトランジスタＮＴ２２２の代わり、ＰＭＯＳトランジスタＰＴ２２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ２２０Ｂには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ２２３のゲートに供給される。
【００８１】
このような構成を有する図１０の比較器２００Ｂは、基本的に、図５の比較器２００と同様に動作し、図６のタイミングチャートがそのまま適用できる。
そして、図１０の比較器２００Ｂによれば、図５の比較器２００と同様の効果を得ることができる。
【００８２】
図１１は、本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
【００８３】
図１１の比較器２００Ｃが上述した図１０の比較器２００Ｂと異なる点は、ＮＡＮＤ回路ＮＡ２２１に第２アンプ２２０の出力ＶＯＵＴ２を帰還させる代わりに、第２アンプ２２０の後段の出力部２３０のＡＮＤ回路ＡＮ２３１の出力ＣＯＭＰＯＵＴを帰還させたことにある。
その他の構成は図１０の構成例と同様である。
【００８４】
この場合も、出力部２３０の出力信号ＣＯＭＰＯＵＴの信号遷移時間も早いため、ＮＡＮＤ回路ＮＡ２２１やスイッチとしてのＮＭＯＳトランジスタＮＴ２２３で流れる貫通電流を最小におさえることができる。
ただし、信号線のカップリングによるノイズの混入が懸念されるため出力信号ＣＯＭＰＯＵＴの変化が第２アンプの出力ＶＯＵＴ２に影響を与えないようにレイアウト的な配慮が必要である。
【００８５】
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有し、比較器１５１は、参照電圧と読み出し信号電位との比較動作を行い、所定の比較ポイントとなると出力を反転する第１アンプ２１０と、第１アンプ２１０の出力が反転すると電流経路が形成されて第１アンプ２１０の出力をゲインアップして出力する第２アンプ２２０と、第２アンプ２２０の出力レベルが所定の閾値レベルを超えると、第２アンプ２２０の電流経路を遮断する電流制御回路２２１とを有することから、値を調整した上で、ミラー回路を制御することでアナログ電源変化を抑制することから、以下の効果を得ることができる。
【００８６】
比較器の出力反転後にスイッチとしてのトランジスタをオフすることで定常電流をなくし、回路を低消費電力化することができる。回路シミュレーションではアナログ消費電流14％/clm低減でき。デジタル電流込みでは28.8％/clm低減できる。
比較の出力反転前後でアナログ電源状態の変化(電源段差)が軽減されるため、それによって引き起こされる撮像ノイズ(ストリーキングやシェーディング)を抑制することができる。
明るさに依存する電源状態の変化も少なくなるため、その点でもストリーキングを改善することが可能となる。
第２アンプ２２０の出力ＶＯＵＴ２と第２アンプの初期化反転信号ＸＮＳＥＬでＮＡＮＤの論理演算をとることで、第２アンプの初期化を確実に行えるため、第２アンプの反転ポイントや加工ばらつき耐性も既存品と同等である。
また、第２アンプの出力ＶＯＵＴ２と第１アンプ２１０の出力スタンバイ信号ＸＳＴＢでＮＡＮＤの論理演算をとることで第２アンプの出力リセットを確実に行えるため、第２アンプの反転ポイントは既存品と同等である。
【００８７】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８８】
図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８９】
本カメラシステム３００は、図１２に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００９０】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００９１】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９２】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【００９３】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図５】本実施形態に係る比較器の第１の構成例を示す回路図である。
【図６】図５の比較器のタイミングチャートである。
【図７】本実施形態に係る比較器（改善品）と従来型の比較器（従来品）を動作させたシミュレーション波形を示す図である。
【図８】本実施形態に係る比較器（改善品）と従来型の比較器（従来品）における垂直信号線レベルと第２アンプに流れる定常電流の相関を示す図である。
【図９】本実施形態に係る比較器の第２の構成例を示す回路図である。
【図１０】本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
【図１１】本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
【図１２】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００９４】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００，２００Ａ〜２００Ｃ・・・比較器、２１０，２１０Ｂ・・・第１アンプ、２２０，２２０Ｂ・・・第２アンプ、２２１・・・電流制御回路、２３０・・・出力部、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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