(57)【特許請求の範囲】
【請求項１】
カウンタと、前記カウンタへの入力パルスを複数のパルス信号から選択して前記カウンタへ入力する選択回路とを備えたカウンタ回路と、
前記カウンタ回路の出力を用いて前記カウンタ回路を備える装置の駆動を制御するタイミング信号となるとともに前記選択回路によって選択される入力パルスに同期して生成される制御信号を生成する生成回路であって、前記選択回路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えられた生成回路と、
を備えていることを特徴とする制御信号生成回路。
【請求項２】
カウンタと、前記カウンタへの入力パルスを複数のパルス信号から選択して前記カウンタへ入力する選択回路とを備えたカウンタ回路と、
前記カウンタ回路の各ビットの出力のうちの所定のものを用いてトリガーパルスを生成するトリガーパルス生成回路と、
前記トリガーパルス生成回路によって生成された前記トリガーパルスを用いて前記カウンタ回路を備える装置の駆動を制御するタイミング信号となるとともに前記選択回路によって選択される入力パルスに同期して生成される制御信号を生成する生成回路であって、前記選択回路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えられた生成回路と、
を備えていることを特徴とする制御信号生成回路。
【請求項３】
前記トリガーパルス生成回路は、前記カウンタ回路に備えられた前記カウンタの各ビットの出力のうちの所定のものを全入力とするＮＡＮＤ回路を備えており、前記ＮＡＮＤ回路の出力またはその論理反転信号を前記トリガーパルスとすることを特徴とする請求項２に記載の制御信号生成回路。
【請求項４】
各前記生成回路は、
前記トリガーパルスと、各前記生成回路に対応した種類の前記カウンタへの入力パルスが前記選択回路によって選択されていることを示す信号とを入力とする２入力のＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を入力とするフリップフロップとを備えていることを特徴とする請求項２または３に記載の制御信号生成回路。
【請求項５】
前記装置は表示装置であり、前記複数のパルス信号に、表示の垂直周期を有する信号と、表示の水平周期を有する信号とが含まれていることを特徴とする請求項１から４までのいずれか１項に記載の制御信号生成回路。
【請求項６】
前記装置の電源立ち上げ期間には、前記カウンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の垂直周期を有する信号を選択して前記カウンタへ入力し、
前記装置の表示期間には、前記カウンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の水平周期を有する信号を選択して前記カウンタへ入力することを特徴とする請求項５に記載の制御信号生成回路。
【請求項７】
請求項１から６までのいずれか１項に記載の制御信号生成回路を備え、前記制御信号生成回路により生成した前記制御信号により、表示の駆動制御を行うことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置などを駆動する制御信号を生成するためのカウンタ回路に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置では、液晶パネルを駆動するための種々の制御信号が生成される。これらは、走査信号線駆動回路や、データ信号線駆動回路、電源回路などを制御する信号である。以下に、このような液晶表示装置の一般的な構成について説明する。【０００３】
図８は、液晶表示装置３１のブロック図である。この液晶表示装置３１は、大略的に、表示パネル３２、制御回路３７、タイミング信号生成回路３８、および、電源回路３９が搭載されて構成される。前記表示パネル３２は、マトリクス状に配列された画素ＰＩＸを有する表示部３４と、前記各画素ＰＩＸを駆動する走査信号線駆動回路３５およびデータ信号線駆動回路３６とを備えて構成される。前記走査信号線駆動回路３５はシフトレジスタ３５ａを備えており、前記データ信号線駆動回路３６はシフトレジスタ３６ａおよびサンプリング回路３６ｂを備えている。【０００４】
前記表示部３４と、走査信号線駆動回路３５およびデータ信号線駆動回路３６とは、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、前記表示部３４および走査信号線駆動回路３５およびデータ信号線駆動回路３６は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタなどから構成されている。そして、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセス温度で製造される。【０００５】
前記表示部３４は、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｋ本のデータ信号線ＳＤ１〜ＳＤｋによって区画されて形成される前記各画素ＰＩＸの領域に、前記走査信号線駆動回路３５およびデータ信号線駆動回路３６が、前記走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＳＤ１〜ＳＤｋを介して前記制御回路３７から供給される映像信号ＤＡＴを順次書込んでゆくことで画像表示を行う。各画素ＰＩＸは、たとえば図９で示すように構成される。図９において、前記走査信号線ＧＬおよびデータ信号線ＳＤとともに、画素ＰＩＸには、アドレスを表す前記ｋ以下の任意の整数ｉおよび前記ｍ以下の任意の整数ｊが付加されている。【０００６】
各画素ＰＩＸは、ゲートが走査信号線ＧＬへ、ソースがデータ信号線ＳＤに接続される電界効果トランジスタ（スイッチング素子）ＳＷと、この電界効果トランジスタＳＷのドレインに一方の電極が接続される画素容量Ｃｐとを備えて構成される。前記画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。【０００７】
したがって、走査信号線ＧＬが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＤに印加された電圧が画素容量Ｃｐに印加される。一方、前記走査信号線ＧＬの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＤへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。【０００８】
ここで、前記制御回路３７からデータ信号線駆動回路３６へは、各画素ＰＩＸへの映像信号ＤＡＴは時分割で伝送されており、データ信号線駆動回路３６は、タイミング信号生成回路３８から入力される、タイミング信号となる所定の周期でデューティー比が５０％の（５０％以下でも良い）ソースクロック信号ＳＣＫおよびその反転信号ＳＣＫＢとソーススタートパルスＳＳＰおよびその反転信号ＳＳＰＢとに基づいたタイミングで、前記映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、前記シフトレジスタ３６ａが、入力されるソースクロック信号ＳＣＫ・ＳＣＫＢのオンタイミングに同期してソーススタートパルスＳＳＰ・ＳＳＰＢを順次シフトすることによって、前記ソースクロック信号ＳＣＫ・ＳＣＫＢの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｋを生成し、サンプリング回路３６ｂが、その各出力信号Ｓ１〜Ｓｋが示すタイミングで前記映像信号ＤＡＴをサンプリングして、各データ信号線ＳＤ１〜ＳＤｋへ出力する。データ信号線ＳＤ１〜ＳＤｋに出力するアナログ電圧には、電源回路３９からデータ信号線駆動回路３６に供給される電源電圧を用いる。【０００９】
同様に、走査信号線駆動回路３５では、前記シフトレジスタ３５ａが、タイミング信号生成回路３８から入力されるゲートクロック信号ＧＣＫ・ＧＣＫＢに同期してゲートスタートパルスＧＳＰ・ＧＳＰＢを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ出力する。【００１０】
タイミング信号生成回路３８は、上記のソースクロック信号ＳＣＫ・ＳＣＫＢ、ソーススタートパルスＳＳＰ・ＳＳＰＢ、ゲートクロック信号ＧＣＫ・ＧＣＫＢ、ゲートスタートパルスＧＳＰ・ＧＳＰＢなどのタイミング信号を生成する。これらのタイミング信号のうち、表示駆動制御信号の１つとしてのゲートスタートパルスＧＳＰ・ＧＳＰＢは、特に、制御回路３７から入力される水平帰線期間同期の信号である信号ＨＳＹＮＣに同期するように生成される。また、タイミング信号生成回路３８は、制御回路３７から入力される垂直帰線期間同期の信号である信号ＶＳＹＮＣに同期させて、電源回路３９を制御するための、ディスチャージ信号ＤＩＳや、チャージ信号ＣＨＡ、イネーブル信号ＥＮなどの電源制御信号を生成して電源回路３９に入力する。ここで、ディスチャージ信号ＤＩＳは、電源回路３９の起動時に電源内部の放電を行わせるための制御信号である。チャージ信号ＣＨＡは、電源回路３９をディスチャージ信号ＤＩＳによって放電させた後に、起動準備を行うために電源回路３９を充電するための制御信号である。イネーブル信号ＥＮは、チャージ信号ＣＨＡによって電源回路３９を充電した後、電源回路３９を稼働させるためのクロック信号を有効にする制御信号である。なお、タイミング信号生成回路３８は、ソーススタートパルスＳＳＰ・ＳＳＰＢを、ドットクロック信号に同期させて生成することもできる。【００１１】
制御回路３７は、映像信号ＤＡＴや信号ＶＳＹＮＣ・ＨＳＹＮＣなどを、外部から供給される制御信号および映像信号を基に生成する。また、制御回路３７や電源回路３９への電源供給は、液晶表示装置３１の電源部から供給される。電源回路３９は、前述の、データ信号線ＳＤ１〜ＳＤｋに出力するための電源の他に、走査信号線駆動回路３５の電源や、表示部３４のコモン電圧電源なども供給する。【００１２】
以上が液晶表示装置３１の大略的な構成の説明であるが、次に、タイミング信号生成回路３８の構成について詳述する。【００１３】
図１０に示すように、従来は、タイミング信号生成回路３８は、信号ＶＳＹＮＣに同期する信号を生成するための同期カウンタであるＶＳＹＮＣ同期カウンタ４１と、信号ＨＳＹＮＣに同期する信号を生成するための同期カウンタであるＨＳＹＮＣ同期カウンタ４２とを別々に有していた。これらの同期カウンタにおいて、パルス信号の信号ＶＳＹＮＣ・ＨＳＹＮＣは同期カウンタの入力パルスであって、カウント対象であるとともに、内部の各フリップフロップのクロック端子に同時に入力される同期信号でもある。そして、ＶＳＹＮＣ同期カウンタ４１のカウント結果を基に、ＶＳＹＮＣ同期制御信号生成回路４３が、信号ＶＳＹＮＣに同期した各制御信号を生成し、ＨＳＹＮＣ同期カウンタ４２のカウント結果を基に、ＨＳＹＮＣ同期制御信号生成回路４４が、信号ＨＳＹＮＣに同期した各制御信号を生成する。【００１４】
図１１に、信号ＶＳＹＮＣ・ＨＳＹＮＣと、これらをカウントして生成する制御信号との関係を示すタイミングチャートを示す。【００１５】
同図には、液晶表示装置３１の電源立ち上げ期間と、それに続く表示期間の初期の信号が示されている。電源立ち上げ期間は、ＶＳＹＮＣ同期カウンタ４１が信号ＶＳＹＮＣのパルスを８個カウントしたところまで続き、その後、表示期間に移行するようになっている。この電源立ち上げ期間には信号ＶＳＹＮＣに同期させた電源制御信号を生成するようになっており、例えば、信号ＶＳＹＮＣの２個目のパルスの立ち上がりをカウントしたところで前記ディスチャージ信号ＤＩＳを生成し、信号ＶＳＹＮＣの３個目のパルスの立ち上がりをカウントしたところで前記チャージ信号ＣＨＡを生成し、信号ＶＳＹＮＣの５個目のパルスの立ち上がりをカウントしたところで前記イネーブル信号ＥＮを生成する。ディスチャージ信号ＤＩＳとチャージ信号ＣＨＡとのパルス幅は互いに等しく、同図では信号ＶＳＹＮＣの２周期分となっている。イネーブル信号ＥＮは立ち上がり後、表示期間を通してアクティブとなる。一方、表示期間には信号ＨＹＮＣに同期させた表示駆動制御信号を生成するようになっており、例えば、ＨＳＹＮＣ同期カウンタ４２が、信号ＶＳＹＮＣのパルスの立ち下がりタイミングから、信号ＨＳＹＮＣのＮ−１（Ｎ≦７）個目のパルスの立ち下がりをカウントしたところで前記ゲートスタートパルスＧＳＰを生成する。ゲートスタートパルスＧＳＰは信号ＨＳＹＮＣの１周期分の幅を有し、Ｎ個目のパルスの立ち下りタイミングで立ち下がる。
【特許文献１】特開平３−９０８７３号公報（平成３年４月１６日公開）
【発明の開示】
【００１６】
上記従来例では、タイミング信号生成回路３８の同期カウンタは、ＶＳＹＮＣ同期用とＨＳＹＮＣ同期用との２つが設けられているが、同期カウンタの数が多いためにタイミング信号生成回路３８の回路規模が大きいという問題がある。タイミング信号生成回路３８の回路規模が大きいと、液晶表示装置３１の表示パネル３２のレイアウトに大きな制約が生じるので好ましくない。
【００１７】
特許文献１には、回路規模の小さいタイミング発生装置を提供するために、ＩＣテスタにおいて用いる、被試験ＩＣの各ピン毎に信号の切替タイミングを規定するために基準周期を規定するタイミングパルスと、各種のタイミングを持つエッジパルスとを、タイミングパルス発生器１０とエッジパルス発生器５０とに共用されるようにしたｎビットカウンタを用いて生成することが記載されている。
【００１８】
上述のタイミング信号生成回路３８の回路規模が大きいという問題を解決するために、この特許文献１の技術を応用して、図１２のように、ＨＳＹＮＣ同期カウンタ４５を、ＶＳＹＮＣ同期制御信号生成回路４６とＨＳＹＮＣ同期制御信号生成回路４７とに共用することが考えられる。
【００１９】
しかしながら、図１２のような構成では、前記図１１のタイミングチャートからも分るように、信号ＶＳＹＮＣのパルスを１個数えるのに、信号ＨＳＹＮＣのパルスを例えば４００個といったように非常に多くの個数数える必要がある。従って、ＨＳＹＮＣ同期カウンタ４５のビット数が大きくなり、すなわち、内蔵するフリップフロップの数が大きくなり、ＨＳＹＮＣ同期カウンタ４５の回路規模が大きくなる。例えば、図１０のＶＳＹＮＣ同期カウンタ４１およびＨＳＹＮＣ同期カウンタ４２が３ビットの同期カウンタで実現することができるのに対して、図１２のＨＳＹＮＣ同期カウンタは１１ビットもの多ビットの同期カウンタとなる。それゆえ、ＨＳＹＮＣ同期カウンタ４５を、ＶＳＹＮＣ同期制御信号生成回路４６およびＨＳＹＮＣ同期制御信号生成回路４７に共用しても、制御信号を生成するタイミング信号生成回路３８全体の規模は依然として大きい。
【００２０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、カウンタの出力を用いて信号を生成する回路の規模を十分に小さくすることのできるカウンタ回路、およびそれを備えた制御信号生成回路ならびに表示装置を実現することにある。
【００２１】
本発明のカウンタ回路は、上記課題を解決するために、カウンタと、前記カウンタへの入力パルスを複数のパルス信号から選択して前記カウンタへ入力する選択回路とを備えていることを特徴としている。
【００２２】
上記の発明によれば、選択回路が、カウンタへの入力パルスを複数のパルス信号から選択してカウンタへ入力するので、該複数のパルス信号間で１つのカウンタを共有することができる。従って、カウンタのビット数が増大することを抑制することができる。これにより、当該カウンタを備えるとともに、カウンタの出力を用いて信号を生成する回路を構成したときに、この回路の規模は小さくて済む。
【００２３】
以上により、カウンタの出力を用いて信号を生成する回路の規模を十分に小さくすることのできるカウンタ回路を実現することができるという効果を奏する。
【００２４】
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態を示すものであり、カウンタ回路および制御信号生成回路の要部構成を示すブロック図である。
【図２】図１のカウンタ回路の動作を示すタイミングチャートである。
【図３】図１のカウンタ回路が備える選択回路の第１の具体的な構成例を示す回路図である。
【図４】図１のカウンタ回路が備える選択回路の第２の具体的な構成例を示す回路図である。
【図５】図１の制御信号生成回路の変形例の構成を示すブロック図である。
【図６】図５のトリガーパルスから制御信号を生成するための構成を示す回路図である。
【図７】本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。
【図８】従来技術を示すものであり、表示装置の構成を示すブロック図である。
【図９】表示装置の画素の構成を示す回路図である。
【図１０】従来技術を示すものであり、カウンタ回路の第１の構成を示すブロック図である。
【図１１】図１０のカウンタ回路の動作を示すタイミングチャートである。
【図１２】従来技術を示すものであり、カウンタ回路の第２の構成を示すブロック図である。
【符号の説明】
【００２６】
１        カウンタ回路
２        制御信号生成回路
３        選択回路
４        カウンタ
５        ＶＳＹＮＣ同期信号生成回路（生成回路）
６        ＨＳＹＮＣ同期信号生成回路（生成回路）
２１      液晶表示装置（表示装置）
２８      タイミング信号生成回路
ＶＳＹＮＣ、ＨＳＹＮＣ
信号（入力パルス、パルス信号）
【発明を実施するための最良の形態】
【００２７】
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。【００２８】
図７に、本実施の形態における液晶表示装置２１の構成を示す。この液晶表示装置２１は、図８の液晶表示装置３１が備えるタイミング信号生成回路３８を、タイミング信号生成回路２８に置き換えたものである。そして、本実施の形態におけるカウンタ回路は、タイミング信号生成回路２８中に含まれており、図８の液晶表示装置３１が備えるタイミング信号生成回路３８において、従来の図１０に示すカウンタ回路や図１２に示すカウンタ回路を、図１のカウンタ回路１に置き換えたものである。なお、ここではカウンタ回路１が備えるカウンタを同期カウンタとするが、非同期カウンタでもよい。【００２９】
図１のカウンタ回路１は、選択回路３とカウンタ４とを備えている。また、このカウンタ回路１に、ＶＳＹＮＣ同期信号生成回路（生成回路）５およびＨＳＹＮＣ同期信号生成回路（生成回路）６を加えて、カウンタ４の出力を用いて液晶表示装置２１の表示の駆動制御を行う制御信号生成回路２が構成されている。【００３０】
選択回路３は、２つの入力信号であるパルス信号としての信号ＶＳＹＮＣ・ＨＳＹＮＣのいずれか一方を選択してカウンタ４に入力する回路である。ここでは、選択回路３は表象的に示されているが、選択の方式は問わない。また、選択回路３の入力信号はこの場合のように２つでなくてもよく、一般に複数でよい。信号ＶＳＹＮＣ・ＨＳＹＮＣは、背景技術で述べたものと同じ信号であり、図２にその波形を示す。信号ＶＳＹＮＣは液晶表示装置２１の電源立ち上げ期間にＨｉｇｈとＬｏｗとが周期的に切り替わり、表示期間ではＨｉｇｈに固定される。信号ＨＳＹＮＣは、液晶表示装置２１の電源立ち上げ期間および表示期間の両方を通じてＨｉｇｈとＬｏｗとが周期的に切り替わる。【００３１】
選択回路３が信号ＶＳＹＮＣと信号ＨＳＹＮＣとのいずれを選択して出力するのかは、入力される選択回路制御信号ＣＴＲによって制御される。選択回路制御信号ＣＴＲとしては、例えば図７の制御回路３７で生成してタイミング信号生成回路２８に入力されたものを使用することができる。選択回路制御信号ＣＴＲは、図２に示すように、電源立ち上げ期間にＨｉｇｈとなり、表示期間にＬｏｗとなる。選択回路３は、選択回路制御信号ＣＴＲがＨｉｇｈのときに信号ＶＳＹＮＣを選択して出力し、選択回路制御信号ＣＴＲがＬｏｗのときに信号ＨＳＹＮＣを選択して出力する。選択回路３から出力されたパルス信号はカウンタ４へ入力される。ここでは、選択回路制御信号ＣＴＲが電源立ち上げ期間にＨｉｇｈとなり、表示期間にＬｏｗとなるので、選択回路３は、電源立ち上げ期間には信号ＶＳＹＮＣを選択して出力し、表示期間には信号ＨＳＹＮＣを選択して出力する。【００３２】
カウンタ４は、ここではＮビットの同期カウンタである。カウンタ４は、選択回路３から出力されたパルス信号を、入力信号、および、内蔵するフリップフロップのクロック端子へ入力される同期信号として、パルス数のカウントを行う。ここでは、カウンタ４は、図２に示すように、電源立ち上げ期間に信号ＶＳＹＮＣのパルス数をカウントし、表示期間に信号ＨＳＹＮＣのパルス数をカウントする。カウンタ４の出力としては、図１に[Ｎ−１：０]と記載したように、各ビットごとの出力を全て採用することができるが、後段の回路で使用するビットの出力だけを取り出せばよい。【００３３】
ＶＳＹＮＣ同期信号生成回路５は、カウンタ４の信号ＶＳＹＮＣのパルス数のカウント出力を用いて、信号ＶＳＹＮＣに同期した制御信号を生成する回路である。ＶＳＹＮＣ同期信号生成回路５は、電源立ち上げ期間にカウンタ４の出力から制御信号を生成すればよいので、選択回路３に用いる選択回路制御信号ＣＴＲを自身の制御信号として、選択回路制御信号ＣＴＲがＨｉｇｈとなる電源立ち上げ期間に制御信号を生成する動作を行うようになっている。【００３４】
ＨＳＹＮＣ同期信号生成回路６は、カウンタ４が信号ＨＳＹＮＣのパルス数のカウント出力を用いて、信号ＨＳＹＮＣに同期した制御信号を生成する回路である。ＨＳＹＮＣ同期信号生成回路６は、表示期間にカウンタ４の出力から制御信号を生成すればよいので、表示期間であることを示す有効表示信号ＤＥを自身の制御信号として、表示期間に制御信号を生成する動作を行うようになっている。有効表示信号ＤＥは、図２に示すように、電源立ち上げ期間にＬｏｗとなり、表示期間にＨｉｇｈとなる信号である。【００３５】
以上のカウンタ回路１および制御信号生成回路２の構成により、信号ＶＳＹＮＣ・ＨＳＹＮＣが１つのカウンタ４を共有して、電源立ち上げ期間には、背景技術において図１１で示したディスチャージ信号ＤＩＳ、チャージ信号ＣＨＡ、イネーブル信号ＥＮなどの電源制御信号（制御信号）を生成することができ、表示期間には、同じく図１１で示したゲートスタートパルスＧＳＰなどの表示駆動制御信号（制御信号）を生成することができる。なお、図１には図示しなかったが、選択回路３の入力信号としてドットクロック信号を用いて、そのカウンタ出力から表示駆動制御信号（制御信号）としてのソーススタートパルスを生成することもできる。【００３６】
このように、本実施形態の液晶表示装置２１では、選択回路３が、カウンタ４への入力パルスを複数のパルス信号から選択してカウンタ４へ入力するので、該複数のパルス信号間で１つのカウンタ４を共有することができる。従って、カウンタ４のビット数が増大することを抑制することができる。例えば、図１２で示す従来のカウンタ回路で１１ビットのカウンタが必要であったものが、本実施の形態のカウンタ回路１では３ビットのカウンタ４で済む。これにより、当該カウンタ４を備えるとともにカウンタ４の出力を用いて信号を生成する回路を構成したときに、この回路の規模は小さくて済む。【００３７】
以上により、カウンタの出力を用いて信号を生成する回路の規模を十分に小さくすることのできるカウンタ回路を実現することができる。【００３８】
特に、液晶表示装置２１では、カウンタ４への入力パルスとなる複数のパルス信号に、表示の垂直周期を有する信号ＶＳＹＮＣと、表示の水平周期を有する信号ＨＳＹＮＣとが含まれている。これにより、液晶表示装置２１の駆動を制御する制御信号を生成するための信号ＶＳＹＮＣと、信号ＨＳＹＮＣとが、カウンタ４を共有するパルス信号となる。垂直周期は水平周期に比べて非常に大きいので、垂直周期を有する信号に同期した制御信号と、水平周期を有する信号に同期した制御信号とを、水平周期の信号だけを入力パルスとして１つのカウンタでカウントした結果から生成しようとすると、垂直周期を数えるのに非常に多くのビットを要するカウンタが必要になってしまうが、本実施形態では、入力パルスを表示の垂直周期を有する信号と、表示の水平周期を有する信号とに分けているため、カウンタ４のビット数を増大させずに済む効果が特に大きい。【００３９】
また、制御信号生成回路２はカウンタ回路１を備えているので、制御信号生成回路２の規模を小さくすることができる。さらに、液晶表示装置２１は、制御信号生成回路２を備えているので、制御信号生成回路２以外のスペースを大きくすることができる。【００４０】
ここで、図１１のタイミングの制御信号を生成する場合の、回路の面積削減効果の具体例を挙げておく。なお、ＶＳＹＮＣ同期制御信号生成回路およびＨＳＹＮＣ同期制御信号生成回路については、従来と本実施形態とで同じものを用いるとする。【００４１】
第１の従来技術として説明した図１０のカウンタ回路では、ＶＳＹＮＣ同期カウンタ４１およびＨＳＹＮＣ同期カウンタ４２のそれぞれを３ビットのカウンタで構成することができる。また、カウンタの出力からトリガーパルスを生成するとして、各カウンタにそれぞれトリガーパルス生成回路が必要となる。従って、この場合には、２つの３ビットカウンタと、２つのトリガーパルス生成回路とを備える結果、カウンタ回路の面積は、図８の液晶表示装置３１における制御回路３７とタイミング信号生成回路３８とを合わせた回路全体のレイアウト面積の約１０％にもなる。【００４２】
第２の従来技術として説明した図１２のカウンタ回路では、カウンタはＨＳＹＮＣ同期カウンタ４５の１つであるが、これには１１ビットのカウンタが用いられる。また、カウンタの出力からトリガーパルスを発生させるとして、トリガーパルス生成回路が１つ必要になる。１１ビットカウンタの面積は３ビットカウンタの面積の約６倍であるので、この場合のカウンタ回路の面積も非常に大きいことが分かる。【００４３】
これに対して、本実施形態のカウンタ回路１では、図５から分かるように、１つの選択回路３と、３ビットカウンタで実現できるカウンタ４と、トリガーパルスを生成するとして１つのトリガーパルス生成回路７とが必要である。しかし、これらの面積が図７の液晶表示装置２１における制御回路３７とタイミング信号生成回路２８とを合わせた回路全体のレイアウト面積に占める割合は、約５％で済む。【００４４】
次に、上記の構成のカウンタ回路１および制御信号生成回路２における、選択回路３の具体的な構成例について述べる。【００４５】
図３は、選択回路３をスイッチ回路で構成した例である。この選択回路３は、２入力の場合の例であり、２つのＣＭＯＳのアナログスイッチ３ａ・３ｂと１つのインバータ３ｃとで構成される。アナログスイッチ３ａは信号ＶＳＹＮＣのカウンタ４への入力をＯＮ・ＯＦＦするスイッチであり、アナログスイッチ３ｂは信号ＨＳＹＮＣのカウンタ４への入力ＯＮを・ＯＦＦするスイッチである。【００４６】
アナログスイッチ３ａ・３ｂは、ＨｉｇｈおよびＬｏｗの論理をとる選択回路制御信号ＣＴＲによってＯＮ・ＯＦＦが制御される。アナログスイッチ３ａのｎチャネルＭＯＳトランジスタおよびアナログスイッチ３ｂのｐチャネルＭＯＳトランジスタの各ゲートには、選択回路制御信号ＣＴＲがそのまま入力される。アナログスイッチ３ａのｐチャネルＭＯＳトランジスタおよびアナログスイッチ３ｂのｎチャネルＭＯＳトランジスタの各ゲートには、選択回路制御信号ＣＴＲがインバータ３ｃによって論理を反転されたものが入力される。これにより、選択回路３は、選択回路制御信号ＣＴＲがＨｉｇｈのときにアナログスイッチ３ａがＯＮ状態になるとともにアナログスイッチ３ｂがＯＦＦ状態になって信号ＶＳＹＮＣを選択して出力し、選択回路制御信号ＣＴＲがＬｏｗのときにアナログスイッチ３ａがＯＦＦ状態になるとともにアナログスイッチ３ｂがＯＮ状態になって信号ＨＳＹＮＣを選択して出力する。【００４７】
図４は、カウンタ回路３を論理回路で構成した例である。このカウンタ回路３は、２入力の場合の例であり、インバータ３ｄ・３ｅ・３ｆ・３ｊおよび２入力のＮＯＲ回路３ｇ・３ｈ・３ｉから構成される。インバータ３ｄには信号ＶＳＹＮＣが入力され、インバータ３ｅには選択回路制御信号ＣＴＲが入力され、インバータ３ｆには信号ＨＳＹＮＣが入力される。インバータ３ｄの出力とインバータ３ｅの出力とは、ＮＯＲ回路３ｇに入力される。また、インバータ３ｆの出力と選択回路制御信号ＣＴＲとは、ＮＯＲ回路３ｈに入力される。ＮＯＲ回路３ｇの出力とＮＯＲ回路３ｈの出力とは、ＮＯＲ回路３ｉに入力される。ＮＯＲ回路３ｉの出力はインバータ３ｊに入力される。インバータ３ｊの出力は選択回路３の出力となる。これにより、選択回路制御信号ＣＴＲがＨｉｇｈとなる電源立ち上げ期間には、選択回路３から信号ＶＳＹＮＣが出力され、選択回路制御信号ＣＴＲがＬｏｗとなる表示期間には、選択回路３から信号ＨＳＹＮＣが出力される。【００４８】
次に、図５に、制御信号生成回路２が、カウンタ４の出力から各制御信号を生成するためのトリガーパルスを生成する回路を含む構成を示す。同図に、カウンタ４の出力が入力されてトリガーパルスを生成するトリガーパルス生成回路７を示す。カウンタ４の各ビットの出力は、全てトリガーパルス生成回路７の入力信号となり得る。図５の下部に、これらのＮ個の入力信号ｂｉｔ[０]〜ｂｉｔ[Ｎ−１]が入力される状態を示した。これらの入力信号は、ここではトリガーパルス生成回路７内部のＮＡＮＤ回路７ａの入力として扱われ、そのＮＡＮＤ回路７ａの出力がインバータ７ｂを通してトリガーパルス[ｔｒｉｇＫ]となる。カウンタ４からの出力ｂｉｔ[０]〜ｂｉｔ[Ｎ−１]を全て用いた場合には、トリガーパルスｔｒｉｇＫの種類は、２Ｎ個（ｔｒｉｇ１〜ｔｒｉｇ２Ｎ）存在するが、制御信号の生成にはそのうち所定のものだけを用いればよい。従って、カウンタ４からの出力としては、ｂｉｔ[０]〜ｂｉｔ[Ｎ−１]のうちの所定のものだけを用いればよい。同図のトリガーパルス生成回路７の場合には、ｂｉｔ[０]〜ｂｉｔ[Ｎ−１]のうちの所定のものが全てＨｉｇｈになったときにだけＮＡＮＤ回路７ａの出力がＬｏｗとなってトリガーパルスｔｒｉｇＫが出力される。【００４９】
次に、図６に、図５のトリガーパルス生成回路７の出力を用いて制御信号を生成するＶＳＹＮＣ同期信号生成回路５およびＨＳＹＮＣ同期信号生成回路６の構成例を示す。同図の構成例は、ＮＡＮＤ回路１１およびフリップフロップ１２を備えている。ＮＡＮＤ回路１１は２入力であり、一方の入力にトリガーパルス生成回路７の出力したトリガーパルスｔｒｉｇ１が入力され、他方の入力に、ＶＳＹＮＣ同期信号生成回路５を用いる場合には選択回路制御信号ＣＴＲが、ＨＳＹＮＣ同期信号生成回路６を用いる場合には有効表示信号ＤＥが入力される。これにより、電源立ち上げ期間に選択回路制御信号ＣＴＲがＨｉｇｈとなって、あるいは、表示期間に有効表示信号ＤＥがＨｉｇｈとなって、トリガーパルスｔｒｉｇ１が入力されるたびにＮＡＮＤ回路１１の出力がＬｏｗとなるので、このＬｏｗの信号をアクティブ信号として、ＶＳＹＮＣ同期信号生成回路５およびＨＳＹＮＣ同期信号生成回路６を所望の期間に動作させることができる。ＮＡＮＤ回路１１の出力はフリップフロップ１２に入力される。フリップフロップ１２には、Ｄフリップフロップ、セットリセットフリップフロップなど、生成したい信号に合わせて任意のものが使用可能である。【００５０】
また、図６の構成ではフリップフロップ１２への入力信号に対するアクティブ化および非アクティブ化を、選択回路制御信号ＣＴＲあるいは有効表示信号ＤＥで制御することにより、ＶＳＹＮＣ同期信号生成回路５およびＨＳＹＮＣ同期信号生成回路６を所望の期間に動作させて制御信号を生成するようにした。しかし、これに限らず、選択回路制御信号ＣＴＲあるいは有効表示信号ＤＥをフリップフロップのリセット信号として用いることにより、ＶＳＹＮＣ同期信号生成回路５およびＨＳＹＮＣ同期信号生成回路６を所望の期間に動作させて制御信号を生成するようにすることもできる。例えば、選択回路制御信号ＣＴＲあるいは有効表示信号ＤＥを、所望の期間以外にはフリップフロップの出力を非アクティブとするために、当該所望の期間のレベルでフリップフロップをリセットするようにすればよい。また、この他に、フリップフロップの出力信号と、選択回路制御信号ＣＴＲあるいは有効表示信号ＤＥとを論理回路で組み合わせて、フリップフリップの出力のアクティブ化および非アクティブ化を制御することにより、ＶＳＹＮＣ同期信号生成回路５およびＨＳＹＮＣ同期信号生成回路６を所望の期間に動作させて制御信号を生成するようにすることも可能である。【００５１】
以上、本実施の形態を説明した。【００５２】
なお、本実施形態においては、図７の制御回路３７、タイミング信号生成回路２８、電源回路３９、および、表示パネル３２を、多結晶シリコンの他、ＣＧシリコンでも好適に製造することができる。また、本実施の形態では、表示装置を液晶表示装置として説明したが、これに限らず、各種表示装置に広く適用可能であることは言うまでもない。また、カウンタ回路および制御信号生成回路は表示装置に限らず、どのような装置にも適用可能である。【００５３】
また、本発明の制御信号生成回路は、前記カウンタ回路を備え、前記カウンタ回路の出力を用いて表示装置の表示の駆動を制御する制御信号を生成してもよい。【００５４】
上記の発明によれば、装置の駆動を制御する制御信号を生成する回路の規模を小さくすることができるという効果を奏する。【００５５】
また、本発明の制御信号生成回路は、前記カウンタ回路の出力を用いて前記制御信号を生成する生成回路を、前記選択回路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えていてもよい。【００５６】
上記の発明によれば、各生成回路により、選択回路によって選択されたカウンタへの入力パルスの種類に応じた制御信号を生成することができるという効果を奏する。【００５７】
また、本発明の制御信号生成回路は、前記カウンタ回路の各ビットの出力のうちの所定のものを用いてトリガーパルスを生成するトリガーパルス生成回路を備えており、前記トリガーパルス生成回路によって生成された前記トリガーパルスを用いて前記制御信号を生成してもよい。【００５８】
上記の発明によれば、カウンタ回路の各ビットの出力のうちの所定のものを用いてトリガーパルスを生成するので、用いたビットの出力に応じた間隔で出力されるトリガーパルスが得られる。これにより、制御信号生成回路は、前記間隔に応じた制御信号を生成することができる。従って、種々の制御信号を容易に生成することができるという効果を奏する。【００５９】
また、本発明の制御信号生成回路は、前記トリガーパルス生成回路は、前記カウンタ回路に備えられた前記カウンタの各ビットの出力のうちの所定のものを全入力とするＮＡＮＤ回路を備えており、前記ＮＡＮＤ回路の出力またはその論理反転信号を前記トリガーパルスとしてもよい。【００６０】
上記の発明によれば、ＮＡＮＤ回路は、入力として選んだビットの出力が全てＨｉｇｈとなった場合にのみＬｏｗを出力するので、それがＬｏｗまたはその反転のＨｉｇｈのトリガーパルスとなる。これにより、入力として選ぶビットの出力の種類により、トリガーパルスの間隔を容易に変更することができる。従って、トリガーパルス生成回路を容易に実現することができるという効果を奏する。【００６１】
また、本発明の制御信号生成回路は、前記トリガーパルス生成回路によって生成された前記トリガーパルスを用いて前記制御信号を生成する生成回路を、前記選択回路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えていてもよい。【００６２】
上記の発明によれば、各生成回路により、選択回路によって選択されたカウンタへの入力パルスの種類に応じた制御信号を生成することができるという効果を奏する。【００６３】
また、本発明の制御信号生成回路は、各前記生成回路は、前記トリガーパルスと、各前記生成回路に対応した種類の前記カウンタへの入力パルスが前記選択回路によって選択されていることを示す信号とを入力とする２入力のＮＡＮＤ回路と、前記ＮＡＮＤ回路の出力を入力とするフリップフロップとを備えていてもよい。【００６４】
上記の発明によれば、各生成回路においては、当該生成回路に対応した種類のカウンタへの入力パルスが選択回路によって選択されているときに、トリガーパルスが入力されたときにのみ、ＮＡＮＤ回路からフリップフロップへアクティブな信号が入力されるようにすることができる。従って、各生成回路を所望の期間に動作させることができるという効果を奏する。【００６５】
また、本発明の制御信号生成回路は、前記装置は表示装置であり、前記複数のパルス信号に、表示の垂直周期を有する信号と、表示の水平周期を有する信号とが含まれていてもよい。【００６６】
上記の発明によれば、表示装置の駆動を制御する制御信号を生成するために、表示の垂直周期を有する信号と、表示の水平周期を有する信号とが、カウンタを共有するパルス信号となる。垂直周期は水平周期に比べて非常に大きいので、垂直周期を有する信号に同期した制御信号と、水平周期を有する信号に同期した制御信号とを、水平周期の信号だけを入力パルスとして１つのカウンタでカウントした結果から生成しようとすると、垂直周期を数えるのに非常に多くのビットを要するカウンタが必要になってしまうが、本発明では、入力パルスを表示の垂直周期を有する信号と、表示の水平周期を有する信号とに分けているため、カウンタのビット数を増大させずに済むという効果を奏する。【００６７】
また、本発明の制御信号生成回路は、前記装置の電源立ち上げ期間には、前記カウンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の垂直周期を有する信号を選択して前記カウンタへ入力し、前記装置の表示期間には、前記カウンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の水平周期を有する信号を選択して前記カウンタへ入力してもよい。【００６８】
上記の発明によれば、電源立ち上げ期間には表示の垂直周期を有する信号に同期した制御信号を生成することができ、表示期間には表示の水平周期を有する信号に同期した制御信号を生成することができるという効果を奏する。【００６９】
また、本発明の表示装置は、前記制御信号生成回路を備え、前記カウンタ回路の出力を用いて前記カウンタ回路を備える装置の駆動を制御する制御信号を生成してもよい。【００７０】
上記の発明によれば、前記制御信号生成回路により生成した制御信号により表示装置の駆動制御を行うので、表示装置の制御信号生成回路以外のスペースを大きくすることができるという効果を奏する。【００７１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用の可能性】
【００７２】
本発明は、液晶表示装置に好適に使用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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