(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを用いたスイッチ回路であって、
ゲートが互いに接続され、ドレイン及びソースが直列接続される複数のｎ−ｃｈＭＯＳＦＥＴと、
ゲートが、前記ｎ−ｃｈＭＯＳＦＥＴの各ゲートに接続され、ドレインが、少なくとも１組の隣合う前記ｎ−ｃｈＭＯＳＦＥＴの互いに接続されたソース及びドレインに接続されるｐ−ｃｈＭＯＳＦＥＴと、
前記ｐ−ｃｈＭＯＳＦＥＴのソースに印加する電圧を、ゲートに印加される制御電圧による前記ｐ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期して切替える電圧切替回路とを備える、スイッチ回路装置。
【請求項２】
前記電圧切替回路は、前記ゲートに印加される電圧を反転出力する直列接続された奇数個のインバータであることを特徴とする、請求項１に記載のスイッチ回路装置。
【請求項３】
前記ｐ−ｃｈＭＯＳＦＥＴがオン時に前記ｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧が、前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートの電圧と等しいことを特徴とする、請求項１に記載のスイッチ回路装置。
【請求項４】
前記ｐ−ｃｈＭＯＳＦＥＴがオン時に前記ｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧は、前記ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であり、
前記ｐ−ｃｈＭＯＳＦＥＴがオフ時に前記ｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧は、前記ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であることを特徴とする、請求項１記載のスイッチ回路装置。
【請求項５】
前記電圧切替回路は、更に、前記ｐ−ｃｈＭＯＳＦＥＴ及び前記ｎ−ｃｈＭＯＳＦＥＴのバックゲートに印加する電圧を、ゲートに印加される電圧による前記ｐ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期してそれぞれ切替え、
前記ｐ−ｃｈＭＯＳＦＥＴがオン時及びオフ時に、前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートに前記ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加し、かつ、複数の前記ｎ−ｃｈＭＯＳＦＥＴのバックゲートに前記ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加することを特徴とする、請求項１記載のスイッチ回路装置。
【請求項６】
前記ｎ−ｃｈＭＯＳＦＥＴおよび前記ｐ−ｃｈＭＯＳＦＥＴのゲートに抵抗又はインダクタが挿入されることを特徴とする、請求項１に記載のスイッチ回路装置。
【請求項７】
前記ｎ−ｃｈＭＯＳＦＥＴおよび前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートに抵抗又はインダクタが挿入されることを特徴とする、請求項１に記載のスイッチ回路装置。
【請求項８】
ＭＯＳＦＥＴを用いたスイッチ回路であって、
ゲートが互いに接続され、ドレイン及びソースが直列接続される複数のｐ−ｃｈＭＯＳＦＥＴと、
ゲートが、前記ｐ−ｃｈＭＯＳＦＥＴの各ゲートに接続され、ソースが、少なくとも１組の隣合う前記ｐ−ｃｈＭＯＳＦＥＴの互いに接続されたソース及びドレインに接続されるｎ−ｃｈＭＯＳＦＥＴと、
制御電圧を反転出力するインバータと、
前記ｎ−ｃｈＭＯＳＦＥＴのドレインに印加する電圧を、ゲートに印加される前記インバータからの電圧による前記ｎ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期して切替える電圧切替回路とを備える、スイッチ回路装置。
【請求項９】
前記電圧切替回路は、前記制御電圧をそのまま前記ｎ−ｃｈＭＯＳＦＥＴのドレインに印加することを特徴とする、請求項８に記載のスイッチ回路装置。
【請求項１０】
前記ｎ−ｃｈＭＯＳＦＥＴがオン時に前記ｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧が０Ｖであることを特徴とする、請求項８に記載のスイッチ回路装置。
【請求項１１】
前記ｎ−ｃｈＭＯＳＦＥＴがオン時に前記ｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧は、前記ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であり、
前記ｎ−ｃｈＭＯＳＦＥＴがオフ時に前記ｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧は、前記ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であることを特徴とする、請求項８記載のスイッチ回路装置。
【請求項１２】
前記電圧切替回路は、更に、前記ｎ−ｃｈＭＯＳＦＥＴ及び前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートに印加する電圧を、ゲートに印加される電圧による前記ｎ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期してそれぞれ切替え、
前記ｎ−ｃｈＭＯＳＦＥＴがオン時及びオフ時に、前記ｎ−ｃｈＭＯＳＦＥＴのバックゲートに前記ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加し、かつ、複数の前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートに前記ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加することを特徴とする、請求項８記載のスイッチ回路装置。
【請求項１３】
前記電圧切替回路は、前記制御電圧を出力する直列接続された偶数のインバータであることを特徴とする、請求項９に記載のスイッチ回路装置。
【請求項１４】
前記ｎ−ｃｈＭＯＳＦＥＴおよび前記ｐ−ｃｈＭＯＳＦＥＴのゲートに抵抗又はインダクタが挿入されることを特徴とする、請求項８に記載のスイッチ回路装置。
【請求項１５】
前記ｎ−ｃｈＭＯＳＦＥＴおよび前記ｐ−ｃｈＭＯＳＦＥＴのバックゲートに抵抗又はインダクタが挿入されることを特徴とする、請求項８に記載のスイッチ回路装置。
【請求項１６】
トランスファーゲートスイッチ回路装置であって、
請求項１〜７のいずれかに記載の第１のスイッチ回路装置と、請求項８〜１５のいずれかに記載の第２のスイッチ回路装置とを並列に接続して構成され、
前記第１のスイッチ回路装置を構成するｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧と、前記第２のスイッチ回路装置を構成するｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧とが相反関係にあることを特徴とする、トランスファーゲートスイッチ回路装置。
【請求項１７】
無線回路装置であって、
アンテナと、受信回路と、送信回路と、請求項１〜１６のいずれかに記載の第１〜４のスイッチ回路装置とを備え、
前記送信回路の出力は、前記第１のスイッチ回路装置を介して前記アンテナに接続され、
前記第１のスイッチ回路装置の入力は、前記第２のスイッチ回路装置を介して接地され、
前記アンテナは、前記第３のスイッチ回路装置を介して前記受信回路に接続され、
前記第３のスイッチ回路装置の出力は、前記第４のスイッチ回路装置を介して接地される、無線回路装置。
【請求項１８】
サンプリング回路装置であって、
入力端子と、出力端子と、キャパシタと、請求項１〜１６のいずれかに記載の第１及び第２のスイッチ回路装置とを備え、
前記入力端子は前記第１のスイッチ回路装置を介して前記出力端子に接続され、
前記キャパシタと、前記第２のスイッチ回路装置は前記出力端子と接地との間に並列に挿入される、サンプリング回路装置。
【請求項１９】
ユニティゲインサンプリング回路装置であって、
入力端子と、出力端子と、キャパシタと、オペアンプと、請求項１〜１６のいずれかに記載の第１〜３のスイッチ回路装置とを備え、
前記入力端子は、前記第１のスイッチ回路装置及び前記キャパシタを介して前記オペアンプの入力に接続され、
前記オペアンプの出力は、
前記出力端子に接続され、
前記第２のスイッチ回路装置を介して前記第１のスイッチ回路装置の出力に接続され、
前記第３のスイッチ回路装置を介して前記キャパシタの出力に接続されることを特徴とする、ユニティゲインサンプリング回路装置。
【請求項２０】
チャージサンプリングフィルタ回路装置であって、
入力端子と、出力端子と、Ｎは正の整数である第１〜Ｎのキャパシタと、請求項１〜１６のいずれかに記載のＮは正の整数である第１〜２Ｎのスイッチ回路装置とを備え、
前記入力端子は、前記第１〜Ｎのスイッチ回路装置の入力に接続され、
前記第１〜Ｎのスイッチ回路装置の出力は、前記Ｎ＋１〜２Ｎのスイッチ回路装置にそれぞれ接続されると共に、前記第１〜Ｎのキャパシタを介してそれぞれ接地され、
前記Ｎ＋１〜２Ｎのスイッチ回路装置は、それぞれ前記出力端子に接続されることを特徴とする、チャージサンプリングフィルタ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流リークが少ないスイッチ回路装置に関する。
【背景技術】
【０００２】
近年、高周波回路及び回路全体の集積度の向上のためにＩＣの微細化が進んでいる。このようなＩＣには数多くのスイッチ回路装置が用いられており、これらのスイッチ回路装置はＭＯＳＦＥＴによって実現されている。そして、従来、このようなスイッチ回路装置は、ＭＯＳＦＥＴ単体又はトランスファーゲートと呼ばれるｎ−ｃｈＭＯＳＦＥＴとｐ−ｃｈＭＯＳＦＥＴとの対によって実現されていた。ここで、ＩＣの微細化に伴ってＭＯＳＦＥＴの電源電圧及び閾値電圧は下がっていく。このことによって、スイッチ回路装置が導通状態（以下、オンという）の時の挿入損失が増加し、また、スイッチ回路装置が電流遮断状態（以下、オフという）の時のアイソレーション特性が劣化する。
【０００３】
このような課題を解決するものとして、特許文献１に記載のスイッチ回路装置がある。図２３は、特許文献１に記載の従来のスイッチ回路装置の構成を示す図である。図２３のスイッチ回路装置は、バックゲートの電位をＭＯＳＦＥＴのオン時とオフ時とで変化させてリーク電流を低減している。
また、特許文献２及び非特許文献１に記載のスイッチ回路装置がある。図２４及び図２５は、それぞれ特許文献２及び非特許文献１に記載の従来のスイッチ回路装置の構成を示す図である。図２４及び図２５に記載のスイッチ回路装置は、ＭＯＳＦＥＴを直列に３段接続することによってリーク電流を低減している。
また、非特許文献２に記載のスイッチ回路装置がある。図２６は、非特許文献２に記載の従来のスイッチ回路装置の構成を示す図である。図２６のスイッチ回路装置は、３つのＭＯＳＦＥＴをＴ型に接続して、スイッチ回路装置のオフ時に直列に２段接続されたＭＯＳＦＥＴの間の接続点に電圧Ｖｄｄ／２を与える構成にすることによって、スイッチ回路装置のアイソレーション特性を改善している。これは、ｎ−ｃｈＭＯＳＦＥＴのオフ時にｎ−ｃｈＭＯＳＦＥＴのドレイン（又はソース）電位を上げるとｎ−ｃｈＭＯＳＦＥＴのドレインとソース間のリーク電流が減る特性及びｐ−ｃｈＭＯＳＦＥＴのオフ時にｐ−ｃｈＭＯＳＦＥＴのドレイン（又はソース）電位を下げるとｐ−ｃｈＭＯＳＦＥＴのドレインとソース間のリーク電流が減る特性を利用したものである。
【特許文献１】特開平１１−１６３６４７号公報
【特許文献２】特開２００５−５１５６５７号公報
【非特許文献１】ヒロシ・カワグチ、コイチ・ノセ、タカヤス・サクライ（Ｈｉｒｏｓｈｉ  Ｋａｗａｇｕｃｈｉ，Ｋｏｉｃｈｉ  Ｎｏｓｅ  ａｎｄ  Ｔａｋａｙａｓｕ  Ｓａｋｕｒａｉ）、「ア  スーパー  カット  オフ  シーモス（エスシーシーモス）  シーム  フォウ  ０．５Ｖ  サプライ  ボルテイジ（Ａ  Ｓｕｐｅｒ  Ｃｕｔ−Ｏｆｆ  ＣＭＯＳ（ＳＣＣＭＯＳ）  Ｓｃｈｅｍｅ  ｆｏｒ  ０．５−Ｖ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ，）」、ＪＳＳＣ，ｖｏｌ．３５，ｎｏ．１０，ｐ１４９８−１５０１，２０００年１０月
【非特許文献２】コウイチ・イシダ、コウイチ・カンダ、アチット・タントラカーン、ヒロシ・カワグチ、タカヤス・サクライ（Ｋｏｉｃｈｉ  Ｉｓｈｉｄａ，Ｋｏｕｉｃｈｉ  Ｋａｎｄａ，Ａｔｉｔ  Ｔａｍｔｒａｋａｒｎ，Ｈｉｒｏｓｈｉ  Ｋａｗａｇｕｃｈｉ  ａｎｄ  Ｔａｋａｙａｓｕ  Ｓａｋｕｒａｉ１）「マネイジング  リーケイジ  イン  チャージベースド  アナログ  サーキッツ  ウィズ  ローブイティーエイチ  トランジスターズ  バイ  アナログ  ティースウィッチ（エーティースウィッチ）アンド  スーパー  カットオフ  ＣＭＯＳ（Ｍａｎａｇｉｎｇ  Ｌｅａｋａｇｅ  ｉｎ  Ｃｈａｒｇｅ−Ｂａｓｅｄ  Ａｎａｌｏｇ  Ｃｉｒｃｕｉｔｓ  ｗｉｔｈ  Ｌｏｗ−ＶＴＨ  Ｔｒａｎｓｉｓｔｏｒｓ  ｂｙ  Ａｎａｌｏｇ  Ｔ−Ｓｗｉｔｃｈ（ＡＴ−Ｓｗｉｔｃｈ）  ａｎｄ  Ｓｕｐｅｒ  Ｃｕｔ−ｏｆｆ  ＣＭＯＳ）」ブイエルエスアイ  シンポシア  サーキット（ＶＬＳＩ  Ｓｙｍｐｏｓｉａ  Ｃｉｒｃｕｉｔ）  ８−３，２００５年６月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来のスイッチ回路装置には以下の問題がある。
図２３のスイッチ回路装置は、１段のみのＭＯＳＦＥＴによってスイッチ回路装置を構成しているので、オフ時のアイソレーション特性を向上させる効果は少ない。
図２４及び図２５に示すスイッチ回路装置は、直列接続されるＭＯＳＦＥＴが３つ必要となる。そして、直列接続されるＭＯＳＦＥＴとして、オン時の挿入損失を低減するためにサイズの大きなＭＯＳＦＥＴが使用される。その結果として、直列接続されるＭＯＳＦＥＴのチップ占有面積が大きくなる。
図２６のスイッチ回路装置は、スイッチ回路装置がオフ時には直列に２段接続されたＭＯＳＦＥＴがオフとなり、並列接続されたＭＯＳＦＥＴのドレインを介して直列接続されたＭＯＳＦＥＴのドレインに電圧Ｖｄｄ／２が与えられる。一方で、スイッチ回路装置がオン時には並列接続されたＭＯＳＦＥＴがオフとなり、並列接続されたＭＯＳＦＥＴのドレインに電圧Ｖｄｄ／２が与えられる。つまり、スイッチ回路装置がオン／オフに関わりなく一定の電圧Ｖｄｄ／２を並列接続されたＭＯＳＦＥＴのドレインに与える構成である。このことによって、スイッチ回路装置がオフ時において、スイッチ回路装置のオフ時のアイソレーション特性の向上には限界がある。また、スイッチ回路装置がオン時において、並列接続されたＭＯＳＦＥＴのアイソレーション特性が劣化してスイッチ回路装置の挿入損失が増加する。
【０００５】
それ故に、本発明の目的は、従来よりも、スイッチ回路装置のオフ時の挿入損失が低減され、また、スイッチ回路装置のオン時のアイソレーション特性が向上したスイッチ回路装置及びそれを用いた無線回路装置及びサンプリング回路装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、ＭＯＳＦＥＴを用いたスイッチ回路装置に向けられている。そして、上記目的を達成させるために、本発明のスイッチ回路装置は、ゲートが互いに接続され、ドレイン及びソースが直列接続される複数のｎ−ｃｈＭＯＳＦＥＴと、ゲートが、ｎ−ｃｈＭＯＳＦＥＴの各ゲートに接続され、ドレインが、少なくとも１組の隣合うｎ−ｃｈＭＯＳＦＥＴの互いに接続されたソース及びドレインに接続されるｐ−ｃｈＭＯＳＦＥＴと、ｐ−ｃｈＭＯＳＦＥＴのソースに印加する電圧を、ゲートに印加される制御電圧によるｐ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期して切替える電圧切替回路とを備える。
【０００７】
また、電圧切替回路は、ゲートに印加される電圧を反転出力する直列接続された奇数個のインバータであってもよい。
【０００８】
また、ｐ−ｃｈＭＯＳＦＥＴがオン時にｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧は、ｐ−ｃｈＭＯＳＦＥＴのバックゲートの電圧と等しいのが好ましい。
【０００９】
また、ｐ−ｃｈＭＯＳＦＥＴがオン時にｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧は、ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であり、ｐ−ｃｈＭＯＳＦＥＴがオフ時にｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧は、ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であることが好ましい。
【００１０】
また、電圧切替回路は、更に、ｐ−ｃｈＭＯＳＦＥＴ及びｎ−ｃｈＭＯＳＦＥＴのバックゲートに印加する電圧を、ゲートに印加される電圧によるｐ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期してそれぞれ切替え、ｐ−ｃｈＭＯＳＦＥＴがオン時及びオフ時に、ｐ−ｃｈＭＯＳＦＥＴのバックゲートにｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加し、かつ、複数のｎ−ｃｈＭＯＳＦＥＴのバックゲートにｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加することが好ましい。
【００１１】
また、ｎ−ｃｈＭＯＳＦＥＴおよびｐ−ｃｈＭＯＳＦＥＴのゲートに抵抗又はインダクタが挿入されてもよいし、ｎ−ｃｈＭＯＳＦＥＴおよびｐ−ｃｈＭＯＳＦＥＴのバックゲートに抵抗又はインダクタが挿入されてもよい。
【００１２】
また、上記目的を達成させるために、本発明のスイッチ回路装置は、ゲートが互いに接続され、ドレイン及びソースが直列接続される複数のｐ−ｃｈＭＯＳＦＥＴと、ゲートが、ｐ−ｃｈＭＯＳＦＥＴの各ゲートに接続され、ソースが、少なくとも１組の隣合うｐ−ｃｈＭＯＳＦＥＴの互いに接続されたソース及びドレインに接続されるｎ−ｃｈＭＯＳＦＥＴと、制御電圧を反転出力するインバータと、ｎ−ｃｈＭＯＳＦＥＴのドレインに印加する電圧を、ゲートに印加されるインバータからの電圧によるｎ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期して切替える電圧切替回路とを備える。
【００１３】
また、電圧切替回路は、制御電圧をそのままｎ−ｃｈＭＯＳＦＥＴのドレインに印加してもよい。
【００１４】
また、ｎ−ｃｈＭＯＳＦＥＴがオン時にｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧が０Ｖであることが好ましい。
【００１５】
また、ｎ−ｃｈＭＯＳＦＥＴがオン時にｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧は、ｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であり、ｎ−ｃｈＭＯＳＦＥＴがオフ時にｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧は、ｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流が最小となる電圧であることが好ましい。
【００１６】
また、電圧切替回路は、更に、ｎ−ｃｈＭＯＳＦＥＴ及びｐ−ｃｈＭＯＳＦＥＴのバックゲートに印加する電圧を、ゲートに印加される電圧によるｎ−ｃｈＭＯＳＦＥＴのオン／オフ動作と同期してそれぞれ切替え、ｎ−ｃｈＭＯＳＦＥＴがオン時及びオフ時に、ｎ−ｃｈＭＯＳＦＥＴのバックゲートにｎ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加し、かつ、複数のｐ−ｃｈＭＯＳＦＥＴのバックゲートにｐ−ｃｈＭＯＳＦＥＴのＧＩＤＬ電流とスレショールド電流との和が最小となるそれぞれの電圧を印加することが好ましい。
【００１７】
また、電圧切替回路は、制御電圧を出力する直列接続された偶数のインバータであってもよい。
【００１８】
また、ｎ−ｃｈＭＯＳＦＥＴおよびｐ−ｃｈＭＯＳＦＥＴのゲートに抵抗又はインダクタが挿入されてもよいし、ｎ−ｃｈＭＯＳＦＥＴおよびｐ−ｃｈＭＯＳＦＥＴのバックゲートに抵抗又はインダクタが挿入されてもよい。
【００１９】
また、上記目的を達成させるために、本発明のスイッチ回路装置は、上記したいずれかのｎ−ｃｈスイッチ回路装置と、上記したいずれかのｐ−ｃｈスイッチ回路装置とを並列に接続して構成され、第１のスイッチ回路装置を構成するｐ−ｃｈＭＯＳＦＥＴのソースに印加される電圧と、第２のスイッチ回路装置を構成するｎ−ｃｈＭＯＳＦＥＴのドレインに印加される電圧とが相反関係にある。
【００２０】
また、本発明は、無線回路装置にも向けられている。そして、上記目的を達成させるために、本発明の無線回路装置は、アンテナと、受信回路と、送信回路と、上記したいずれかの第１〜４のスイッチ回路装置とを備え、送信回路の出力は、第１のスイッチ回路装置を介してアンテナに接続され、第１のスイッチ回路装置の入力は、第２のスイッチ回路装置を介して接地され、アンテナは、第３のスイッチ回路装置を介して受信回路に接続され、第３のスイッチ回路装置の出力は、第４のスイッチ回路装置を介して接地される。
【００２１】
また、本発明は、サンプリング回路装置にも向けられている。そして、上記目的を達成させるために、本発明のサンプリング回路装置は、入力端子と、出力端子と、キャパシタと、上記したいずれかの第１及び第２のスイッチ回路装置とを備え、入力端子は第１のスイッチ回路装置を介して出力端子に接続され、キャパシタと、第２のスイッチ回路装置は出力端子と接地との間に並列に挿入される。
【００２２】
また、本発明のサンプリング回路装置は、入力端子と、出力端子と、キャパシタと、オペアンプと、上記したいずれかの第１〜３のスイッチ回路装置とを備え、入力端子は、第１のスイッチ回路装置及びキャパシタを介してオペアンプの入力に接続され、オペアンプの出力は、出力端子に接続され、第２のスイッチ回路装置を介して第１のスイッチ回路装置の出力に接続され、第３のスイッチ回路装置を介してキャパシタの出力に接続されてもよい。
【００２３】
また、本発明のサンプリング回路装置は、入力端子と、出力端子と、Ｎは正の整数である第１〜Ｎのキャパシタと、上記したいずれかのＮは正の整数である第１〜２Ｎのスイッチ回路装置とを備え、入力端子は、第１〜Ｎのスイッチ回路装置の入力に接続され、第１〜Ｎのスイッチ回路装置の出力は、Ｎ＋１〜２Ｎのスイッチ回路装置にそれぞれ接続されると共に、第１〜Ｎのキャパシタを介してそれぞれ接地され、Ｎ＋１〜２Ｎのスイッチ回路装置は、それぞれ出力端子に接続されてもよい。
【発明の効果】
【００２４】
上記発明によれば、従来よりも、スイッチ回路装置のオフ時の挿入損失が低減され、また、スイッチ回路装置のオン時のアイソレーション特性が向上したスイッチ回路装置及びそれを用いた無線回路装置及びサンプリング回路装置を実現することができる。
【発明を実施するための最良の形態】
【００２５】
本発明のスイッチ回路装置は、背景技術で説明した、ｎ−ｃｈＭＯＳＦＥＴのドレイン（又はソース）電位を上げるとｎ−ｃｈＭＯＳＦＥＴのドレインとソース間のリーク電流が減る特性及びｐ−ｃｈＭＯＳＦＥＴのドレイン（又はソース）電位を下げるとｐ−ｃｈＭＯＳＦＥＴのドレインとソース間のリーク電流が減る特性を利用したものである。そして、本発明のスイッチ回路装置は、スイッチ回路装置のオン時とオフ時とによってＭＯＳＦＥＴのドレイン又はソース電位を動的に切替えることによってリーク電流を低減してスイッチ回路装置の挿入損失特性及びアイソレーション特性を向上させるものである。なお、以下では、同一の構成要素については同一の参照符号を用いて説明は省略する。
【００２６】
（第１の実施形態）
第１の実施形態では、ｎ−ｃｈＭＯＳＦＥＴ（以下、ｎＭＯＳという）をスイッチング回路として用いるｎ−ｃｈスイッチ回路装置について説明する。
（１）第１の実施例
図１は、本発明の第１の実施形態における第１の実施例のｎ−ｃｈスイッチ回路装置１００の構成を示す図である。なお、以下では、ｐ−ｃｈＭＯＳＦＥＴをｐＭＯＳという。図１に示す通り、第１の実施例のｎ−ｃｈスイッチ回路装置１００は、入力端子１と、出力端子２と、ｎＭＯＳ３と、ｎＭＯＳ４と、ｐＭＯＳ６と、電圧切替回路７と、ＥＮＡＢＬＥ端子５とで構成される。入力端子１と出力端子２との間にｎＭＯＳ３とｎＭＯＳ４とが直列に接続される。ｎＭＯＳ３のドレインは、入力端子１に接続され、ｎＭＯＳ３のソースは、ｎＭＯＳ４のドレインに接続される。ｎＭＯＳ４のソースは、出力端子２に接続される。ｎＭＯＳ３及びｎＭＯＳ４のゲートは、共にＥＮＡＢＬＥ端子５に接続される。ｎＭＯＳ３及びｎＭＯＳ４のバックゲートは、接地される。ｐＭＯＳ６のドレインは、ｎＭＯＳ３のソースとｎＭＯＳ４のドレインとが接続された部分に接続される。ｐＭＯＳ６のゲートは、ＥＮＡＢＬＥ端子５に接続される。ｐＭＯＳ６のソースは、電圧切替回路７の出力ＯＵＴに接続される。ｐＭＯＳ６のバックゲートには、電源電圧Ｖｄｄが印加される。電圧切替回路７の入力ＩＮは、ＥＮＡＢＬＥ端子５に接続される。
【００２７】
次に、ｎ−ｃｈスイッチ回路装置１００の動作について説明する。
まず、ｎ−ｃｈスイッチ回路装置１００をオンにする場合には、ＥＮＡＢＬＥ端子５にｈｉｇｈレベルの電圧（例えば、電源電圧Ｖｄｄ）を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオンとなり、ｐＭＯＳ６はオフとなる。電圧切替回路７は、入力ＩＮにｈｉｇｈレベルの制御電圧が印加されている間はＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ  Ｂａｒｒｉｅｒ−Ｌｏｗｉｎｇ）電流が発生しない最適なｌｏｗレベルの電圧（以下、スイッチ回路オン時の最適電圧という）を、ｐＭＯＳ６のオフ動作と同期して出力ＯＵＴによってｐＭＯＳ６のソースに印加する。ここで、ＧＩＤＬ電流とは、ＭＯＳＦＥＴがオフ時にドレイン（又はソース）からウェルにリークする電流である。また、スイッチ回路オン時の最適電圧は、ｐＭＯＳ６のプロセス（サイズ）等に関係して定まる電圧である。
【００２８】
上記した動作によって、ｐＭＯＳ６のアイソレーション特性が向上する。つまり、ｎ−ｃｈスイッチ回路装置１００がオンのときには、並列接続されたｐＭＯＳ６は向上したアイソレーション特性を有してオフとなる。このことによって、入力端子１に入力された電流がｎＭＯＳ３のソースとｎＭＯＳ４のドレインとの接続部分からｐＭＯＳ６を介してリークすることを防止できる。この結果として、ｎ−ｃｈスイッチ回路装置１００のオン時の挿入損失を低減することができる。更に、ｐＭＯＳ６においてＧＩＤＬ電流が発生しない。
【００２９】
次に、ｎ−ｃｈスイッチ回路装置１００をオフにする場合には、ＥＮＡＢＬＥ端子５にｌｏｗレベルの制御電圧（例えば、０Ｖ）を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオフとなり、ｐＭＯＳ６はオンとなる。電圧切替回路７は、入力ＩＮにｌｏｗレベルの電圧が印加されている間は、ＧＩＤＬ電流が発生しない最適なｈｉｇｈレベルの電圧（以下、スイッチ回路オフ時の最適電圧という）を、ｐＭＯＳ６のオン動作に同期して出力ＯＵＴによってｐＭＯＳ６のソースに印加する。そして、スイッチ回路オフ時の最適電圧は、オンであるｐＭＯＳ６を介してｎＭＯＳ３のソースとｎＭＯＳ４のドレインとの接続部分に印加される。ここで、スイッチ回路オフ時の最適電圧は、ｎＭＯＳ３及びｎＭＯＳ４のプロセス等に関係して定まる電圧である。
【００３０】
上記した動作によって、ｎＭＯＳ３のソース電位及びｎＭＯＳ４のドレイン電位が高くなるのでｎＭＯＳ３及びｎＭＯＳ４のアイソレーション特性が向上する。また、ｎＭＯＳ３及びｎＭＯＳ４においてＧＩＤＬ電流が発生しない。
【００３１】
以上に説明した通り、ｎ−ｃｈスイッチ回路装置１００は、ｎ−ｃｈスイッチ回路装置１００のオン時とオフ時とによって、ｐＭＯＳ６、ｎＭＯＳ３及びｎＭＯＳ４のドレイン（又はソース）の電位を動的に切替える。このことによって、ｎ−ｃｈスイッチ回路装置１００は、従来のスイッチ回路装置よりも、オフ時のアイソレーション特性を向上させ、オン時の挿入損失を低減できる。更に、ＧＩＤＬ電流が発生しないので、消費電力増加を抑制できる。
【００３２】
ここで、上記したスイッチ回路オン時の最適電圧及びスイッチ回路オフ時の最適電圧の設定例を説明する。なお、ＥＮＡＢＬＥ端子５に印加されるｌｏｗレベルの電圧が０Ｖ、ｈｉｇｈレベルの電圧が電源電圧Ｖｄｄと等しい１．２Ｖであることを条件としている。そして、ｎＭＯＳ３、ｎＭＯＳ４及びｐＭＯＳ６が９０ｎｍ−ＣＭＯＳの微細プロセスとする。
【００３３】
図２は、９０ｎｍ−ＣＭＯＳの微細プロセスのｎＭＯＳに発生するＧＩＤＬ電流を説明するための図である。そして、図２の（ａ）は、オフ時のｎＭＯＳの回路図である。また、図２の（ｂ）は、オフ時のｎＭＯＳにおけるＧＩＤＬ電流Ｉｄとドレイン電圧Ｖｄとの関係を表わす図である。図２の（ｂ）に示す通り、ｎＭＯＳのドレイン電圧Ｖｄが１．０Ｖ以上においては、ｎＭＯＳのドレインからウェルに流れるＧＩＤＬ電流が発生する。
図３は、９０ｎｍ−ＣＭＯＳの微細プロセスのｐＭＯＳに発生するＧＩＤＬ電流を説明するための図である。そして、図３の（ａ）は、オフ時のｐＭＯＳの回路図である。また、図３の（ｂ）は、オフ時のｐＭＯＳにおけるＧＩＤＬ電流Ｉｄとソース電圧Ｖｓとの関係を表わす図である。図３の（ｂ）に示す通り、ｐＭＯＳのソース電圧Ｖｓが０．２Ｖ以下においては、ｐＭＯＳのソースからウェルに流れるＧＩＤＬ電流が発生する。
【００３４】
図２及び図３に示した通り、上記した条件でｎ−ｃｈスイッチ回路装置１００を構成する場合には、スイッチ回路オン時の最適電圧は０．２Ｖとなり、スイッチ回路オフ時の最適電圧は１．０Ｖとなる。
【００３５】
（２）第２の実施例
図４は、本発明の第１の実施形態における第２の実施例のｎ−ｃｈスイッチ回路装置１０１の構成を示す図である。図４に示す通り、ｎ−ｃｈスイッチ回路装置１０１は、第１の実施例のｎ−ｃｈスイッチ回路装置１００（図１を参照）の電圧切替回路７をインバータ８に置き換えた構成である。
【００３６】
次に、ｎ−ｃｈスイッチ回路装置１０１の動作について説明する。なお、ＥＮＡＢＬＥ端子５に印加される電圧は第１の実施例と同様である。
まず、ｎ−ｃｈスイッチ回路装置１０１をオンにする場合には、ＥＮＡＢＬＥ端子５にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオンとなり、ｐＭＯＳ６はオフとなる。インバータ８は、入力するｈｉｇｈレベルの電圧を反転したｌｏｗレベルの電圧をｐＭＯＳ６のドレインに印加する。
【００３７】
一方、ｎ−ｃｈスイッチ回路装置１０１をオフにする場合には、ＥＮＡＢＬＥ端子５にｌｏｗレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオフとなり、ｐＭＯＳ６はオンとなる。インバータ８は、入力するｌｏｗレベルの制御電圧を反転したｈｉｇｈレベルの電圧をｐＭＯＳ６のドレインに印加する。そして、このｈｉｇｈレベルの電圧は、オンであるｐＭＯＳ６を介してｎＭＯＳ３のソースとｎＭＯＳ４のドレインとの接続部分に印加される。
【００３８】
以上に説明した通り、電圧切替回路７をインバータ８に置き換えた簡単な回路構成とした場合でも、第１の実施例と同様の効果を奏することができる。
【００３９】
（３）第３の実施例
図５は、本発明の第１の実施形態における第３の実施例のｎ−ｃｈスイッチ回路装置１０２の構成を示す図である。図５に示す通り、ｎ−ｃｈスイッチ回路装置１０２は、第２の実施例のｎ−ｃｈスイッチ回路装置１０１の１つのインバータ８を、３つのインバータから成る直列回路９で構成したものである。
【００４０】
ここで、ＭＯＳＦＥＴのソース及びドレインの寄生容量はゲートの寄生容量よりも大きい。このため、１つのインバータ８を備えるｎ−ｃｈスイッチ回路装置１０１では、ＭＯＳＦＥＴのソース又はドレインに電圧をチャージするのに時間がかかりスイッチング速度が劣化する場合がある。
【００４１】
そこで、ｎ−ｃｈスイッチ回路装置１０２は、３つのインバータから成る直列回路９を備えることによって、ｎ−ｃｈスイッチ回路装置１０２がオフになる時にｎＭＯＳ３のソース及びｎＭＯＳ４のドレインに短時間で電圧をチャージできる。このことによって、ｎ−ｃｈスイッチ回路装置１０２は、スイッチング速度の劣化を改善できる。
【００４２】
なお、上記では３つのインバータから成る直列回路９を追加したが、奇数個のインバータから成る直列回路を追加するものであればよい。また、インバータの代わりにバッファから成る直列回路を追加してもよい。この場合には、バッファは奇数個である必要はない。なお、３つのインバータから成る直列回路９は、インバータ（又はバッファ）のトランジスタサイズを徐々に大きくした構成であることが望ましい。
【００４３】
（４）第４の実施例
図６は、本発明の第１の実施形態における第４の実施例のｎ−ｃｈスイッチ回路装置１０３の構成を示す図である。図６に示す通り、ｎ−ｃｈスイッチ回路装置１０３は、第２の実施例のｎ−ｃｈスイッチ回路装置１０１の構成に対して、ｎＭＯＳ３、ｎＭＯＳ４及びｐＭＯＳ６のそれぞれのゲート及びバックゲートに抵抗を挿入した構成である。
【００４４】
これらの抵抗は、ｎ−ｃｈスイッチ回路装置１０１が高周波信号をスイッチングするために用いられる場合に、ＭＯＳＦＥＴのゲート及びウェルの寄生容量を介して高周波信号がリークしてｎ−ｃｈスイッチ回路装置１０１がオン時の挿入損失が増加することを抑制するために設けられる。
【００４５】
なお、本発明の全ての実施形態のスイッチ回路装置において、同様に、ＭＯＳＦＥＴのゲート及びバックゲートに抵抗を挿入することによって、高周波信号をスイッチングするために用いられる場合であっても挿入損失の増加を抑制できる。また、ＭＯＳＦＥＴのゲート及びバックゲートに、抵抗の代わりにインダクタを挿入しても同様の効果が得られる。
【００４６】
（５）第５の実施例
図７は、本発明の第１の実施形態における第５の実施例のｎ−ｃｈスイッチ回路装置１０４の構成を示す図である。図７に示す通り、ｎ−ｃｈスイッチ回路装置１０４は、第１の実施例のｎ−ｃｈスイッチ回路装置１００の電圧切替回路７を電圧切替回路１１に置き換えた構成である。この電圧切替回路１１は、３つの出力ＯＵＴを有しており、第１の出力ＯＵＴはｐＭＯＳ６のソースに接続され、第２の出力ＯＵＴはｐＭＯＳ６のバックゲートに接続され、第３の出力ＯＵＴはｎＭＯＳ３及びｎＭＯＳ４のバックゲートに接続される。
なお、以下では、一例として、ｎ−ｃｈスイッチ回路装置１０４の電源電圧Ｖｄｄが１．２Ｖである場合について説明する。
【００４７】
図８は、９０ｎｍ−ＣＭＯＳの微細プロセスであるｎＭＯＳのバックゲート電圧Ｖｂとリーク電流Ｉｄとの関係を説明する図である。そして、図８の（ａ）は、ゲート電圧Ｖｇ及びソース電圧Ｖｓが０Ｖであり、ドレイン電圧Ｖｄが電源電圧Ｖｄｄと等しい１．２Ｖであるオフ時のｎＭＯＳの回路図である。そして、図８の（ｂ）は、図８の（ａ）に示すオフ時のｎＭＯＳにおけるｎＭＯＳのバックゲート電圧Ｖｂと、リーク電流Ｉｄとの関係を表わす図である。図８の（ｂ）に示す通り、図８の（ａ）のｎＭＯＳのリーク電流Ｉｄは、ＧＩＤＬ電流とスレショールド（ｔｈｒｅｓｈｏｌｄ）電流の和である。そして、バックゲート電圧Ｖｂが０Ｖから１．２Ｖに上昇するに伴って、ＧＩＤＬ電流が減少する一方でスレショールド電流は増加する。そして、リーク電流Ｉｄは、バックゲート電圧Ｖｂが０．６Ｖ近傍で最小となる。
なお、ｎＭＯＳがオン時のリーク電流Ｉｄは、バックゲート電圧Ｖｂが０Ｖで最小となる。
【００４８】
図９は、９０ｎｍ−ＣＭＯＳの微細プロセスのｐＭＯＳのバックゲート電圧Ｖｂとリーク電流Ｉｄとの関係を説明する図である。そして、図９の（ａ）は、ゲート電圧Ｖｇが電源電圧Ｖｄｄと等しい１．２Ｖであり、ソース電圧Ｖｓ及びドレイン電圧Ｖｄが０Ｖであるオフ時のｐＭＯＳの回路図である。そして、図９の（ｂ）は、図９の（ａ）に示すオフ時のｐＭＯＳにおけるｐＭＯＳのバックゲート電圧Ｖｂと、リーク電流Ｉｄとの関係を表わす図である。図９の（ｂ）に示す通り、図９の（ａ）のｐＭＯＳのリーク電流Ｉｄは、ＧＩＤＬ電流とスレショールド電流の和である。そして、バックゲート電圧Ｖｂが０Ｖから１．２Ｖに上昇するに伴って、スレショールド電流が減少する一方でＧＩＤＬ電流は増加する。そして、リーク電流Ｉｄは、バックゲート電圧Ｖｂが０．６Ｖ近傍で最小となる。
なお、ｐＭＯＳがオンの時のリーク電流Ｉｄは、バックゲート電圧Ｖｂが１．２Ｖで最小となる。
【００４９】
図８及び図９から、第１〜４の実施例で説明したようにｎＭＯＳのドレイン又はソース電位を上げ、ｐＭＯＳのドレイン又はソース電位を下げることによってリーク電流を低減し、加えて、バックゲート電位を最適に制御することによって更にリーク電流を低減できることが解る。
【００５０】
以下に、ｎ−ｃｈスイッチ回路装置１０４の動作について説明する。ＥＮＡＢＬＥ端子５に印加される制御電圧は第１の実施例と同様である。
まず、ｎ−ｃｈスイッチ回路装置１０４をオンにする場合には、ＥＮＡＢＬＥ端子５にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオンとなり、ｐＭＯＳ６はオフとなる。電圧切替回路１１は、入力ＩＮにｈｉｇｈレベルの制御電圧が印加されている間は、ｐＭＯＳ６のオフ動作と同期して、第１の出力ＯＵＴによって０Ｖの電圧をｐＭＯＳ６のドレインに印加し、第２の出力ＯＵＴによってｐＭＯＳ６のバックゲートに０．６Ｖの電圧を印加し（図９を参照）、第３の出力ＯＵＴによってｎＭＯＳ３及びｎＭＯＳ４のバックゲートに０Ｖの電圧を印加する。
【００５１】
上記した動作によって、ｎＭＯＳ３及びｎＭＯＳ４におけるリーク電流Ｉｄが最小となりｐＭＯＳ６におけるリーク電流Ｉｄが最小となるので、ｎ−ｃｈスイッチ回路装置１０４の挿入損失を低減することができる。
【００５２】
次に、ｎ−ｃｈスイッチ回路装置１０４をオフにする場合には、ＥＮＡＢＬＥ端子５にｌｏｗレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３及びｎＭＯＳ４はオフとなり、ｐＭＯＳ６はオンとなる。電圧切替回路１１は、入力ＩＮにｌｏｗレベルの制御電圧が印加されている間は、ｐＭＯＳ６のオン動作と同期して、第１の出力ＯＵＴによって１．２Ｖの電圧をｐＭＯＳ６のドレインに印加する。そして、この１．２Ｖの電圧は、オンであるｐＭＯＳ６を介してｎＭＯＳ３のソースとｎＭＯＳ４のドレインとの接続部分に印加される。また、電圧切替回路１１は、入力ＩＮにｌｏｗレベルの制御電圧が印加されている間は、第２の出力ＯＵＴによって１．２Ｖの電圧をｐＭＯＳ６のバックゲートに印加し、第３の出力ＯＵＴによって０．６Ｖの電圧をｎＭＯＳ３及びｎＭＯＳ４のバックゲートに印加する（図８を参照）。
【００５３】
上記した動作によって、ｎＭＯＳ３及びｎＭＯＳ４におけるリーク電流Ｉｄが最小となりｐＭＯＳ６におけるリーク電流Ｉｄが最小となるので、ｎ−ｃｈスイッチ回路装置１０４の挿入損失を低減することができる。
【００５４】
以上で説明した通り、ｎ−ｃｈスイッチ回路装置１０４は、オン時の挿入損失を低減し、オフ時のアイソレーション特性を向上させ、更に、リーク電流（ＧＩＤＬ電流とスレショールド電流の和）を抑制して消費電力を低減することができる。
【００５５】
（第２の実施形態）
第２の実施形態では、ｐＭＯＳをスイッチング回路として用いるｐ−ｃｈスイッチ回路装置について説明する。
【００５６】
（１）第１の実施例
図１０は、本発明の第２の実施形態における第１の実施例のｐ−ｃｈスイッチ回路装置２００の構成を示す図である。図１０に示す通り、第２の実施例のｐ−ｃｈスイッチ回路装置２００は、入力端子１２と、出力端子１３と、ｐＭＯＳ１４と、ｐＭＯＳ１５と、ｎＭＯＳ１６と、電圧切替回路１７と、ＥＮＡＢＬＥ端子１８と、インバータ１９とで構成される。入力端子１２と出力端子１３との間にｐＭＯＳ１４とｐＭＯＳ１５とが直列に接続される。ｐＭＯＳ１４のソースは入力端子１２に接続され、ｐＭＯＳ１４のドレインはｐＭＯＳ１５のソースに接続される。ｐＭＯＳ１５のドレインは出力端子１３に接続される。ｐＭＯＳ１４及びｐＭＯＳ１５のゲートは、共にインバータ１９の出力に接続される。インバータ１９の入力は、ＥＮＡＢＬＥ端子１８に接続される。ｐＭＯＳ１４及びｐＭＯＳ１５のバックゲートには、電源電圧Ｖｄｄが印加される。ｎＭＯＳ１６のソースは、ｐＭＯＳ１４のドレインとｐＭＯＳ１５のソースとが接続された部分に接続される。ｎＭＯＳ１６のゲートは、インバータ１９の出力に接続される。ｎＭＯＳ１６のドレインは、電圧切替回路１７の出力ＯＵＴに接続される。ｎＭＯＳ１６のバックゲートは、接地される。電圧切替回路１７の入力ＩＮは、ＥＮＡＢＬＥ端子１８に接続される。
【００５７】
次に、ｐ−ｃｈスイッチ回路装置２００の動作について説明する。
まず、ｐ−ｃｈスイッチ回路装置２００をオンにする場合には、ＥＮＡＢＬＥ端子１８にｈｉｇｈレベルの制御電圧（例えば、電源電圧Ｖｄｄ）を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオンとなり、ｎＭＯＳ１６はオフとなる。電圧切替回路１７は、入力ＩＮにｈｉｇｈレベルの制御電圧が印加されている間は、スイッチ回路オン時の最適電圧（ＧＩＤＬ電流が発生しない最適なｈｉｇｈレベルの電圧）を、ｎＭＯＳ１６のオフ動作に同期して出力ＯＵＴによってｎＭＯＳ１６のソースに印加する。
【００５８】
上記した動作によって、ｎＭＯＳ１６のドレイン電位が高くなるので、ｎＭＯＳ１６のアイソレーション特性が向上する。このことによって、入力端子１２に入力された電流がｐＭＯＳ１４のドレインとｐＭＯＳ１５のソースとの接続部分からｎＭＯＳ１６を介してリークすることを防止できる。この結果として、ｐ−ｃｈスイッチ回路装置２００の挿入損失を低減することができる。更に、ｎＭＯＳ１６においてＧＩＤＬ電流が発生しない。
【００５９】
次に、ｐ−ｃｈスイッチ回路装置２００をオフにする場合には、ＥＮＡＢＬＥ端子１８にｌｏｗレベルの制御電圧（例えば、０Ｖ）を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオフとなり、ｎＭＯＳ１６はオンとなる。電圧切替回路１７は、入力ＩＮにｌｏｗレベルの制御電圧が印加されている間は、スイッチ回路オフ時の最適電圧（ＧＩＤＬ電流が発生しない最適なｌｏｗレベルの電圧）を、ｎＭＯＳ１６のオン動作と同期して出力ＯＵＴによってｎＭＯＳ１６のドレインに印加する。そして、このスイッチ回路オフ時の最適電圧は、オンであるｎＭＯＳ１６を介してｐＭＯＳ１４のドレインとｐＭＯＳ１５ソースとの接続部分に印加される。
【００６０】
上記した動作によって、ｐＭＯＳ１４のドレイン電位及びｐＭＯＳ１５のソース電位が低くなるので、ｐＭＯＳ１４及びｐＭＯＳ１５のアイソレーション特性が向上する。更に、ｐＭＯＳ１４及びｐＭＯＳ１５においてＧＩＤＬ電流が発生しない。
【００６１】
以上に説明した通り、ｐ−ｃｈスイッチ回路装置２００は、従来のｐ−ｃｈスイッチ回路装置よりもオン時の挿入損失を低減でき、オフ時のアイソレーション特性を向上でき、更に、ＧＩＤＬ電流が発生しないので消費電力の増大を抑制できる。
【００６２】
ここで、上記したスイッチ回路オン時の最適電圧及びスイッチ回路オフ時の最適電圧の設定例を説明する。なお、ＥＮＡＢＬＥ端子１８に印加されるｌｏｗレベルの電圧が０Ｖ、ｈｉｇｈレベルの電圧が電源電圧Ｖｄｄと等しい１．２Ｖであることを条件としている。そして、ｎＭＯＳ１６、ｐＭＯＳ１４及びｐＭＯＳ１５が９０ｎｍ−ＣＭＯＳの微細プロセスとする。
【００６３】
第１の実施形態の第１の実施例において図２及び図３を用いてに説明した通り、上記した条件でｐ−ｃｈスイッチ回路装置２００を構成する場合には、スイッチ回路オン時の最適電圧は１．０Ｖとなり、スイッチ回路オフ時の最適電圧は０．２Ｖとなる。
【００６４】
（２）第２の実施例
図１１は、本発明の第２の実施形態における第２の実施例のｐ−ｃｈスイッチ回路装置２０１の構成を示す図である。図１１に示す通り、ｐ−ｃｈスイッチ回路装置２０１は、第１の実施例のｐ−ｃｈスイッチ回路装置２００（図１０を参照）の構成の電圧切替回路１７を備えない構成である。
【００６５】
次に、ｐ−ｃｈスイッチ回路装置２０１の動作について説明する。なお、ＥＮＡＢＬＥ端子１８に印加される電圧は、第１の実施例と同様である。
まず、ｐ−ｃｈスイッチ回路装置２０１をオンにする場合には、ＥＮＡＢＬＥ端子１８にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオンとなり、ｎＭＯＳ１６はオフとなる。
【００６６】
上記した動作によって、ｎＭＯＳ１６のドレイン電位が高くなるので、ｎＭＯＳ１６は、向上したアイソレーション特性を有してオフとなる。このことによって、入力端子１２に入力された電流がｐＭＯＳ１４のドレインとｐＭＯＳ１５のソースとの接続部分からｎＭＯＳ１６を介してリークするのを抑制できる。この結果として、ｐ−ｃｈスイッチ回路装置２０１のオン時の挿入損失を低減することができる。
【００６７】
次に、ｐ−ｃｈスイッチ回路装置２０１をオフにする場合には、ＥＮＡＢＬＥ端子１８にｌｏｗレベルの制御電圧を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオフとなり、ｎＭＯＳ１６はオンとなる。
【００６８】
上記した動作によって、ｐＭＯＳ１４のドレイン電位及びｐＭＯＳ１５のソース電位が低くなるので、ｐＭＯＳ１４及びｐＭＯＳ１５は、向上したアイソレーション特性を有してオフとなる。この結果として、ｐ−ｃｈスイッチ回路装置２０１のオフ時のアイソレーション特性が向上する。
【００６９】
以上に説明した通り、ｐ−ｃｈスイッチ回路装置２０１は、従来のｐ−ｃｈスイッチ回路装置よりもオンのときの挿入損失を低減できる。更に、ｐ−ｃｈスイッチ回路装置２０１は、第１の実施例のｐ−ｃｈスイッチ回路装置２００と比べて、ＧＩＤＬ電流が発生する場合がある一方で、電圧切替回路１７を備えないので簡単な回路構成とすることができる。
【００７０】
（３）第３の実施例
図１２は、本発明の第２の実施形態における第３の実施例のｐ−ｃｈスイッチ回路装置２０２の構成を示す図である。図１２に示す通り、ｐ−ｃｈスイッチ回路装置２０２は、第２の実施例のｐ−ｃｈスイッチ回路装置２０１に、２つのインバータから成る直列回路２０を追加した構成である。そして、直列回路２０の入力はＥＮＡＢＬＥ端子１８に接続され、直列回路２０の出力はｎＭＯＳ１６のソースに接続される。
【００７１】
上記した構成とすることによって、第１の実施形態の第３の実施例で説明した理由で、ｐ−ｃｈスイッチ回路装置２０２はスイッチング速度の劣化を改善できる。
【００７２】
（４）第４の実施例
図１３は、本発明の第２の実施形態における第４の実施例のｐ−ｃｈスイッチ回路装置２０３の構成を示す図である。図１３に示す通り、ｐ−ｃｈスイッチ回路装置２０３は、第１の実施例のｐ−ｃｈスイッチ回路装置２００（図１０を参照）の電圧切替回路１７を電圧切替回路２２に置き換えた構成である。電圧切替回路２２は、３つの出力ＯＵＴを有しており、第１の出力ＯＵＴはｎＭＯＳ１６のドレインに接続され、第２の出力ＯＵＴはｎＭＯＳ１６のバックゲートに接続され、第３の出力ＯＵＴはｐＭＯＳ１４及びｐＭＯＳ１５のバックゲートに接続される。
【００７３】
以下に、ｐ−ｃｈスイッチ回路装置２０３の動作について説明する。なお、ＥＮＡＢＬＥ端子１８に印加される電圧は、第１の実施例と同様とする。
まず、ｐ−ｃｈスイッチ回路装置２０３をオンにする場合には、ＥＮＡＢＬＥ端子１８にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオンとなり、ｎＭＯＳ１６はオフとなる。電圧切替回路２２は、入力ＩＮにｈｉｇｈレベルの制御電圧が印加されている間は、ｎＭＯＳ１６のオフ動作と同期して第１の出力ＯＵＴによって１．２Ｖの電圧をｎＭＯＳ１６のドレインに印加し、第２の出力ＯＵＴによってｎＭＯＳ１６のバックゲートに０．６Ｖの電圧を印加し（図８を参照）、第３の出力ＯＵＴによってｐＭＯＳ１４及びｐＭＯＳ１５のバックゲートに１．２Ｖの電圧を印加する。
【００７４】
上記した動作によって、ｐＭＯＳ１４及びｐＭＯＳ１５におけるリーク電流Ｉｄが最小となりｎＭＯＳ１６におけるリーク電流Ｉｄが最小となるので、ｐ−ｃｈスイッチ回路装置２０３の挿入損失を低減することができる。
【００７５】
次に、ｐ−ｃｈスイッチ回路装置２０３をオフにする場合には、ＥＮＡＢＬＥ端子１８にｌｏｗレベルの制御電圧を印加する。このことによって、ｐＭＯＳ１４及びｐＭＯＳ１５はオフとなり、ｎＭＯＳ１６はオンとなる。電圧切替回路２２は、入力ＩＮにｌｏｗレベルの制御電圧が印加されている間は、ｎＭＯＳ１６のオン動作と同期して第１の出力ＯＵＴによって０Ｖの電圧をｎＭＯＳ１６のドレインに印加する。そして、この０Ｖの電圧は、オンであるｎＭＯＳ１６を介してｐＭＯＳ１４のドレイン及びｐＭＯＳ１５のソースに印加される。また、電圧切替回路２２は、入力ＩＮにｌｏｗレベルの制御電圧が印加されている間は、第２の出力ＯＵＴによって０Ｖの電圧をｎＭＯＳ１６のバックゲートに印加し、第３の出力ＯＵＴによって０．６Ｖの電圧をｐＭＯＳ１４及びｐＭＯＳ１５のバックゲートに印加する（図９を参照）。
【００７６】
上記した動作によって、ｐＭＯＳ１４及びｐＭＯＳ１５におけるリーク電流Ｉｄが最小となりｎＭＯＳ１６におけるリーク電流Ｉｄが最小となるので、ｐ−ｃｈスイッチ回路装置２０３の挿入損失を低減することができる。
【００７７】
以上で説明した通り、ｐ−ｃｈスイッチ回路装置２０３は、オン時の挿入損失を低減し、オフ時のアイソレーション特性を向上させ、更に、リーク電流（ＧＩＤＬ電流とスレショールド電流の和）を抑制して消費電力を低減することができる。
【００７８】
（第３の実施形態）
第３の実施形態では、ｎ−ｃｈスイッチ回路装置とｐ−ｃｈスイッチ回路装置とを並列接続して構成されるトランスファーゲートスイッチ回路装置について説明する。
（１）第１の実施例
図１４は、本発明の第３の実施形態における第１の実施例のトランスファーゲートスイッチ回路装置３００の構成を示す図である。図１４に示す通り、トランスファーゲートスイッチ回路装置３００は、第１の実施形態の第１の実施例のｎ−ｃｈスイッチ回路装置１００と第２の実施形態の第１の実施例のｐ−ｃｈスイッチ回路装置２００とを並列に接続した構成である。そして、トランスファーゲートスイッチ回路装置３００は、ｎ−ｃｈスイッチ回路装置１００の入力端子１、出力端子２、ＥＮＡＢＬＥ端子５及び電圧切替回路７と、ｐ−ｃｈスイッチ回路装置２００の入力端子１２、出力端子１３、ＥＮＡＢＬＥ端子１８及び電圧切替回路１７とをそれぞれ共通化して、入力端子２３、出力端子２４、ＥＮＡＢＬＥ端子２５及び電圧切替回路２６にした構成である。ここで、電圧切替回路２６は、ＥＮＡＢＬＥ端子２５に接続された１つの入力とｐＭＯＳ６のドレインに接続される第１の出力ＯＵＴとｎＭＯＳ１６のドレインに接続される第２の出力ＯＵＴとを備えている。
【００７９】
ここで、トランスファーゲートスイッチ回路装置３００において、ｎ−ｃｈスイッチ回路装置１００を構成する回路とｐ−ｃｈスイッチ回路装置２００を構成する回路とは、それぞれ同時にオン／オフ動作を行う。そして、ｎ−ｃｈスイッチ回路装置１００を構成する回路の動作は第１の実施形態の第１の実施例で説明しており、ｐ−ｃｈスイッチ回路装置２００を構成する回路の動作は第２の実施形態の第１の実施例で説明しているので、それぞれの詳しい動作説明は省略する。
なお、電圧切替回路２６は、第１の出力ＯＵＴによって、ｎ−ｃｈスイッチ回路装置１００の電圧切替回路７が出力ＯＵＴによって行う動作と全く同じ動作を行う。また、電圧切替回路２６は、第２の出力ＯＵＴによって、ｐ−ｃｈスイッチ回路装置２００の電圧切替回路１７が出力ＯＵＴによって行う動作と全く同じ動作を行う。
【００８０】
上記した動作によって、トランスファーゲートスイッチ回路装置３００は、オン時の挿入損失を低減し、オフ時のアイソレーション特性を向上し、更に、ＧＩＤＬ電流の発生を低減できるので消費電力の増加を抑制できる。
【００８１】
なお、一般的に、ｎ−ｃｈスイッチ回路装置は信号線電圧が比較的低い場合に用いられ、ｐ−ｃｈスイッチ回路装置は信号線電圧が比較的高い場合に用いられ、トランスファーゲート回路装置は信号線電圧が０〜電源電圧Ｖｄｄ等の広い範囲である場合に用いられる。
また、トランスファーゲートスイッチ回路装置３００は、第１の実施形態の第５の実施例のｎ−ｃｈスイッチ回路装置１０４（図７を参照）及び第２の実施形態における第４の実施例のｐ−ｃｈスイッチ回路装置２０３（図１３を参照）と同様に、更に各ＭＯＳＦＥＴのバックゲートの電位を制御することによって更にリーク電流を低減する構成としてもよい。
【００８２】
（２）第２の実施例
図１５は、本発明の第３の実施形態における第２の実施例のトランスファーゲートスイッチ回路装置３０１の構成を示す図である。図１５に示す通り、トランスファーゲートスイッチ回路装置３０１は、第１の実施形態の第２の実施例のｎ−ｃｈスイッチ回路装置１０１（図４を参照）と第２の実施形態の第２の実施例のｐ−ｃｈスイッチ回路装置２０１（図１１を参照）とを並列に接続した構成である。そして、トランスファーゲートスイッチ回路装置３０１は、ｎ−ｃｈスイッチ回路装置１０１の入力端子１、出力端子２、ＥＮＡＢＬＥ端子５及びインバータ８と、ｐ−ｃｈスイッチ回路装置２０１の入力端子１２、出力端子１３、ＥＮＡＢＬＥ端子１８及びインバータ１９とをそれぞれ共通化して、入力端子２３、出力端子２４、ＥＮＡＢＬＥ端子２５及びインバータ２７にした構成である。
【００８３】
ここで、トランスファーゲートスイッチ回路装置３０１において、ｎ−ｃｈスイッチ回路装置１０１を構成する回路とｐ−ｃｈスイッチ回路装置２０１を構成する回路とは、それぞれ同時にオン／オフ動作を行う。そして、ｎ−ｃｈスイッチ回路装置１０１を構成する回路の動作は第１の実施形態の第１の実施例で説明しており、ｐ−ｃｈスイッチ回路装置２０１を構成する回路の動作は第２の実施形態の第１の実施例で説明しているので、それぞれの詳しい動作説明は省略する。
【００８４】
以上に説明した通り、電圧切替回路２６をインバータ２７に置き換えて簡単な回路構成とした場合でも、第１の実施例と同様の効果を奏することができる。
【００８５】
なお、トランスファーゲートスイッチ回路装置３０１は、第１の実施形態の第３の実施例のｎ−ｃｈスイッチ回路装置１０２（図５を参照）及び第２の実施形態における第３の実施例のｐ−ｃｈスイッチ回路装置２０２（図１２を参照）と同様に、更にインバータ等を備えることによってスイッチング速度の劣化を改善してもよい。
【００８６】
（第４の実施形態）
第４の実施形態では、ｎＭＯＳをスイッチング回路として用いるｎ−ｃｈスイッチ回路装置がオフ時に、ｎＭＯＳのドレイン及びソースの両方の電位を上げることによってアイソレーション特性を向上させるｎ−ｃｈスイッチ回路装置について説明する。
【００８７】
図１６は、本発明の第４の実施形態のｎ−ｃｈスイッチ回路装置４００の構成を示す図である。図１６に示す通り、ｎ−ｃｈスイッチ回路装置４００は、入力端子２８と、出力端子２９と、ｐＭＯＳ３０と、ｐＭＯＳ３１と、ｎＭＯＳ３２と、キャパシタ３３と、キャパシタ３４と、インバータ３５と、ＥＮＡＢＬＥ端子３６とによって構成される。入力端子２８は、キャパシタ３３の入力に接続される。キャパシタ３３の出力は、ｎＭＯＳ３２のドレインに接続される。ｎＭＯＳ３２のソースは、キャパシタ３４の入力に接続される。ｎＭＯＳ３２のバックゲートは、接地される。キャパシタ３４の出力は、出力端子２９に接続される。また、ＥＮＡＢＬＥ端子３６は、ｎＭＯＳ３２のゲート、ｐＭＯＳ３０のゲート及びｐＭＯＳ３１のゲートに接続される。ｐＭＯＳ３０のドレインは、ｎＭＯＳ３２のドレインに接続される。ｐＭＯＳ３１のドレインは、ｎＭＯＳ３２のソースに接続される。ｐＭＯＳ３０及びｐＭＯＳ３１のバックゲートには、それぞれ電源電圧Ｖｄｄが印加される。インバータ３５の入力はＥＮＡＢＬＥ端子３６に接続され、インバータ３５の出力はｐＭＯＳ３０のソース及びｐＭＯＳ３１のソースに接続される。
【００８８】
次に、ｎ−ｃｈスイッチ回路装置４００の動作について説明する。なお、以下では、一例として、ＥＮＡＢＬＥ端子３６に印加されるｌｏｗレベルの制御電圧を０Ｖ、ｈｉｇｈレベルの制御電圧を電源電圧Ｖｄｄに等しい１．２Ｖとする。
まず、ｎ−ｃｈスイッチ回路装置４００をオンにする場合には、ＥＮＡＢＬＥ端子３６にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３２はオンとなり、ｐＭＯＳ３０及びｐＭＯＳ３１はオフとなる。インバータ３５は、入力するｈｉｇｈレベルの電圧を反転したｌｏｗレベルの電圧をｐＭＯＳ３０及びｐＭＯＳ３１のソースに印加する。
【００８９】
上記した動作によって、ｐＭＯＳ３０及びｐＭＯＳ３１のアイソレーション特性が向上する。つまり、ｎ−ｃｈスイッチ回路装置４００がオンのときには、並列接続されたｐＭＯＳ３０及びｐＭＯＳ３１は向上したアイソレーション特性を有してオフとなる。このことによって、入力端子２８に入力された電流がｎＭＯＳ３２のドレイン及びソースからｐＭＯＳ３０及びｐＭＯＳ３１を介してリークすることを防止できる。この結果として、ｎ−ｃｈスイッチ回路装置４００のオン時の挿入損失を低減することができる。
【００９０】
次に、ｎ−ｃｈスイッチ回路装置４００をオフにする場合には、ＥＮＡＢＬＥ端子３６にｌｏｗレベルの制御電圧を印加する。このことによって、ｎＭＯＳ３２はオフとなり、ｐＭＯＳ３０及びｐＭＯＳ３１はオンとなる。また、インバータ３５の入力に印加されるので、インバータ３５は、入力したｌｏｗレベルの電圧の反転出力であるｈｉｇｈレベルの電圧をｐＭＯＳ３０及びｐＭＯＳ３１のソースに印加する。そして、このｈｉｇｈレベルの電圧は、オンであるｐＭＯＳ３０及びｐＭＯＳ３１を介してｎＭＯＳ３２のドレイン及びソースに印加される。
【００９１】
上記した動作によって、ｎＭＯＳ３２のドレイン電位及びソース電位が高くなるので、ｎＭＯＳ３２のアイソレーション特性が向上する。
【００９２】
以上に説明した通り、ｎ−ｃｈスイッチ回路装置４００は、従来のｎ−ｃｈスイッチ回路装置よりもオンのときの挿入損失を低減でき、また、オフのときのアイソレーション特性を向上できる。また、第１の実施形態の第２の実施例のｎ−ｃｈスイッチ回路装置１０１と比べて、１つのｎＭＯＳのドレイン電位及びソース電位を上げるので更にアイソレーション特性を向上できる。
【００９３】
なお、ｎ−ｃｈスイッチ回路装置４００の構成を、インバータ３５の代わりに第１の実施形態の第１の実施例で説明した電圧切替回路７（図１を参照）を用いてスイッチ回路オン時の最適電圧及びスイッチ回路オフ時の最適電圧をｐＭＯＳ３０及びｐＭＯＳ３１のソースに印加するものとして、ＧＩＤＬ電流の発生を抑制してもよい。
また、第１の実施形態の第５の実施例で説明した電圧切替回路１１（図７を参照）を用いてｐＭＯＳ３０、ｐＭＯＳ３１及びｎＭＯＳ３２のバックゲート電位をそれぞれ制御することによって、更にリーク電流を低減してもよい。
【００９４】
（第５の実施形態）
第５の実施形態では、ｐＭＯＳをスイッチング回路として用いるｐ−ｃｈスイッチ回路装置がオフ時に、ｐＭＯＳのドレイン及びソースの両方の電位を上げることによってアイソレーション特性を向上させるｐ−ｃｈスイッチ回路装置について説明する。
【００９５】
図１７は、本発明の第５の実施形態のｐ−ｃｈスイッチ回路装置５００の構成を示す図である。図１７に示す通り、ｐ−ｃｈスイッチ回路装置５００は、入力端子３７と、出力端子３８と、ｎＭＯＳ３９と、ｎＭＯＳ４０と、ｐＭＯＳ４１と、キャパシタ４２と、キャパシタ４３と、インバータ４４と、ＥＮＡＢＬＥ端子４５とによって構成される。入力端子３７は、キャパシタ４２の入力に接続される。キャパシタ４２の出力は、ｐＭＯＳ４１のソースに接続される。ｐＭＯＳ４１のドレインは、キャパシタ４３の入力に接続される。ｐＭＯＳ４１のバックゲートには、電源電圧Ｖｄｄが印加される。キャパシタ４３の出力は、出力端子３８に接続される。ＥＮＡＢＬＥ端子４５は、ｎＭＯＳ３９のドレイン及びｎＭＯＳ４０のドレインに接続される。ｎＭＯＳ３９のソースは、ｐＭＯＳ４１のソースに接続される。ｎＭＯＳ４０のソースは、ｐＭＯＳ４１のドレインに接続される。ｎＭＯＳ３９及びｎＭＯＳ４０のバックゲートは、接地される。インバータ４４の入力はＥＮＡＢＬＥ端子４５に接続され、インバータ４４の出力はｎＭＯＳ３９、ｎＭＯＳ４０及びｐＭＯＳ４１のゲートに接続される。
【００９６】
次に、ｐ−ｃｈスイッチ回路装置５００の動作について説明する。なお、ＥＮＡＢＬＥ端子４５に印加される制御電圧は、第４の実施形態と同様である。
まず、ｐ−ｃｈスイッチ回路装置５００をオンにする場合には、ＥＮＡＢＬＥ端子４５にｈｉｇｈレベルの制御電圧を印加する。このことによって、ｐＭＯＳ４１はオンとなり、ｎＭＯＳ３９及びｎＭＯＳ４０はオフとなる。
【００９７】
上記した動作によって、ｐ−ｃｈスイッチ回路装置５００がオンのときには、ｎＭＯＳ３９及びｎＭＯＳ４０のドレインにｈｉｇｈレベルの電圧が印加されてｎＭＯＳ３９及びｎＭＯＳ４０は向上したアイソレーション特性を有してオフとなる。このことによって、入力端子３７に入力された電流がｐＭＯＳ４１のソース及びドレインからｎＭＯＳ３９及びｎＭＯＳ４０を介してリークするのを低減できる。この結果として、ｐ−ｃｈスイッチ回路装置５００の挿入損失を低減することができる。
【００９８】
次に、ｐ−ｃｈスイッチ回路装置５００をオフにする場合には、ＥＮＡＢＬＥ端子４５にｌｏｗレベルの制御電圧を印加する。このことによって、ｐＭＯＳ４１はオフとなり、ｎＭＯＳ３９及びｎＭＯＳ４０はオンとなる。そして、ｌｏｗレベルの電圧がｐＭＯＳ４１のソース及びドレインに印加される。
【００９９】
上記した動作によって、ｐ−ｃｈスイッチ回路装置５００がオフのときには、ｐＭＯＳ４１のアイソレーション特性は向上するのでｐ−ｃｈスイッチ回路装置５００のアイソレーション特性も向上する。
【０１００】
以上に説明した通り、ｐ−ｃｈスイッチ回路装置５００は、従来のｐ−ｃｈスイッチ回路装置よりもオンのときの挿入損失を低減できる。また、第２の実施形態の第２の実施例のｐ−ｃｈスイッチ回路装置２０１と比べて、１つのｐＭＯＳのドレイン電位及びソース電位を下げるので更にアイソレーション特性を向上できる。
なお、ｐ−ｃｈスイッチ回路装置５００の構成に第２の実施形態の第１の実施例で説明した電圧切替回路１７（図１０を参照）を追加して、スイッチ回路オン時の最適電圧及びスイッチ回路オフ時の最適電圧をｎＭＯＳ３９及びｎＭＯＳ４０のドレインに印加することによってＧＩＤＬ電流の発生を抑制してもよい。
また、第２の実施形態の第４の実施例で説明した電圧切替回路２２（図１３を参照）を用いてｎＭＯＳ３９、ｎＭＯＳ４０及びｐＭＯＳ４１のバックゲートの電位をそれぞれ制御することによって、更にリーク電流を低減してもよい。
【０１０１】
（第６の実施形態）
第６の実施形態では、第４の実施形態のｎ−ｃｈスイッチ回路装置４００と第５の実施形態のｐ−ｃｈスイッチ回路装置５００とを並列に接続したトランスファーゲートスイッチ回路装置６００について説明する。
【０１０２】
図１８は、本発明の第６の実施形態のトランスファーゲートスイッチ回路装置６００の構成を示す図である。図１８に示す通り、トランスファーゲートスイッチ回路装置６００は、ｎ−ｃｈスイッチ回路装置４００の入力端子２８、出力端子２９、ＥＮＡＢＬＥ端子３６及びインバータ３５と、ｐ−ｃｈスイッチ回路装置５００の入力端子３７、出力端子３８、ＥＮＡＢＬＥ端子４５及びインバータ４４とをそれぞれ共通化して、入力端子４６、出力端子４７、ＥＮＡＢＬＥ端子４９及びインバータ４８にした構成である。
【０１０３】
第４の実施形態及び第５の実施形態で説明した内容によって、トランスファーゲートスイッチ回路装置６００は、従来の装置よりもオン時の挿入損失を低減してオフ時のアイソレーション特性を向上できる。
なお、トランスファーゲートスイッチ回路装置６００の構成に第３の実施形態の第１の実施例で説明した電圧切替回路２６（図１４を参照）を追加して、スイッチ回路オン時の最適電圧及びスイッチ回路オフ時の最適電圧をそれぞれｐＭＯＳ３０及びｐＭＯＳ３１のソースとｎＭＯＳ３９及びｎＭＯＳ４０のドレインとに印加することによってＧＩＤＬ電流の発生を抑制してもよい。
また、各ＭＯＳＦＥＴのバックゲート電位をそれぞれ制御することによって、更にリーク電流を低減してもよい。
【０１０４】
（無線回路の実施形態）
本実施形態では、本発明の第１〜６の実施形態で説明したスイッチ回路装置のいずれかを用いた無線回路装置について説明する。
図１９は、本発明の無線回路の実施形態の無線回路装置７００の構成を示す図である。無線回路装置７００は、アンテナ５０とスイッチ回路装置５１、５２、５３及び５４とアイソレータ５５と電力増幅器５６とフィルタ５７と低雑音増幅器５８とインバータ５９とによって構成される。そして、スイッチ回路装置５１、５２、５３及び５４は、本発明の第１〜６の実施形態で説明したスイッチ回路装置のいずれかである。
【０１０５】
以下に、無線回路装置７００の動作について説明する。
まず、無線回路装置７００が送信を行う場合には、各スイッチ回路装置のＥＮＡＢＬＥへの入力によって、スイッチ回路装置５３がオフとなり、スイッチ回路装置５１がオンとなり、スイッチ回路装置５２がオフとなり、スイッチ回路装置５４がオンとなる。このことによって、送信信号が受信回路（フィルタ５７及び低雑音増幅器５８）へリークすることによる送信信号の損失を低減できる。
一方、無線回路装置７００が受信を行う場合には、各スイッチ回路装置のＥＮＡＢＬＥへの入力によって、スイッチ回路装置５３がオンとなり、スイッチ回路装置５１がオフとなり、スイッチ回路装置５２がオンとなり、スイッチ回路装置５４がオフとなる。このことによって、受信信号が送信回路へリークすることによる受信信号の損失、すなわち雑音特性の劣化を低減できる。
【０１０６】
上記した通り、無線回路装置７００は、本発明の第１〜６の実施形態で説明したスイッチ回路装置を用いることによってスイッチ回路装置がオン時の挿入損失が小さくオフ時のアイソレーション特性が向上するため、送信信号の損失が小さく、雑音による受信感度劣化が小さい。
【０１０７】
（サンプリング回路の実施形態）
本実施形態では、本発明の第１〜６の実施形態のスイッチ回路装置のいずれかを用いたサンプリング回路について説明する。なお、以下の説明において、各サンプリング回路の動作は一般的なものであるので、詳しい説明は省略する。
【０１０８】
図２０は、本発明のサンプリング回路の実施形態のサンプリング回路７０１を示す図である。以下に、サンプリング回路７０１の動作について簡単に説明する。
まず、スイッチ回路装置６０をオンにしてスイッチ回路装置６１をオフにする。次に、スイッチ回路装置６０をオフにする。このことによって、入力電圧値がキャパシタ６２にサンプリングされる。次に、スイッチ回路装置６１をオンすることによってキャパシタ６２の電荷をリセットする。最後に、スイッチ回路装置６１をオフしてスイッチ回路装置６０をオンすることにより、最初の状態に戻る。
【０１０９】
図２１は、本発明のサンプリング回路の実施形態のユニティゲンインサンプリング回路７０２を示す図である。ユニティゲンインサンプリング回路７０２の動作を簡単に説明する。
まず、スイッチ回路装置６３及び６５をオンにしてスイッチ回路装置６４をオフにする。このことによって、キャパシタ６６に入力信号がチャージされる。次に、スイッチ回路装置６３及び６５をオフにしてスイッチ回路装置６４をオンにする。このことによって、キャパシタ６６にチャージされていた電圧がホールドされる。
【０１１０】
図２２は、本発明のサンプリング回路の実施形態のチャージサンプリングフィルタ回路７０３を示す図である。チャージサンプリングフィルタ回路７０３の動作を簡単に説明する。
まず、スイッチ回路装置６７、６８、６９及び７０が順番に１／４周期ずれてオン／オフをして、入力電圧をサンプリングする。このとき、クロック信号は例えばＬＯ信号を１／４分周して作られる。そして、スイッチ回路装置６７及び６８によってキャパシタ７５及び７６に電荷がサンプリングされた後に、スイッチ回路装置７１及び７２が同時にオン／オフして、キャパシタ７５及び７６の合成電荷が出力される。同様に、スイッチ回路装置６９及び７０によってキャパシタ７７及び７８に電荷がサンプリングされた後に、スイッチ回路装置７３及び７４が同時にオン／オフして、キャパシタ７７及び７８の合成電荷が出力される。このような動作によって、入力信号のうち、ＬＯ信号の１／２の周波数付近の成分およびその高調波は抑圧されることとなり、周波数選択性を有するサンプリング回路装置として機能する。
【０１１１】
以上で、一例として説明した各サンプリング回路装置は、本発明の第１〜６の実施形態のスイッチ回路装置を用いて上記した動作を行うのでオン時の挿入損失が低減されてチャージ時間が早くなり、雑音の発生が低減される。また、オフ時のアイソレーション特性が改善されるため、信号リークによるサンプリング出力信号の誤差が低減される。
【産業上の利用可能性】
【０１１２】
本発明は、スイッチ回路装置等に利用可能であり、特に、リーク電流を低減させたい場合等に有用である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態における第１の実施例のｎ−ｃｈスイッチ回路装置１００の構成を示す図
【図２】９０ｎｍ−ＣＭＯＳの微細プロセスのｎＭＯＳに発生するＧＩＤＬ電流を説明するための図
【図３】９０ｎｍ−ＣＭＯＳの微細プロセスのｐＭＯＳに発生するＧＩＤＬ電流を説明するための図
【図４】本発明の第１の実施形態における第２の実施例のｎ−ｃｈスイッチ回路装置１０１の構成を示す図
【図５】本発明の第１の実施形態における第３の実施例のｎ−ｃｈスイッチ回路装置１０２の構成を示す図
【図６】本発明の第１の実施形態における第４の実施例のｎ−ｃｈスイッチ回路装置１０３の構成を示す図
【図７】本発明の第１の実施形態における第５の実施例のｎ−ｃｈスイッチ回路装置１０４の構成を示す図
【図８】９０ｎｍ−ＣＭＯＳの微細プロセスであるｎＭＯＳのバックゲート電圧Ｖｂとリーク電流Ｉｄとの関係を説明する図
【図９】９０ｎｍ−ＣＭＯＳの微細プロセスのｐＭＯＳのバックゲート電圧Ｖｂとリーク電流Ｉｄとの関係を説明する図
【図１０】本発明の第２の実施形態における第１の実施例のｐ−ｃｈスイッチ回路装置２００の構成を示す図
【図１１】本発明の第２の実施形態における第２の実施例のｐ−ｃｈスイッチ回路装置２０１の構成を示す図
【図１２】本発明の第２の実施形態における第３の実施例のｐ−ｃｈスイッチ回路装置２０２の構成を示す図
【図１３】本発明の第２の実施形態における第４の実施例のｐ−ｃｈスイッチ回路装置２０３の構成を示す図
【図１４】本発明の第３の実施形態における第１の実施例のトランスファーゲートスイッチ回路装置３００の構成を示す図
【図１５】本発明の第３の実施形態における第２の実施例のトランスファーゲートスイッチ回路装置３０１の構成を示す図
【図１６】本発明の第４の実施形態のｎ−ｃｈスイッチ回路装置４００の構成を示す図
【図１７】本発明の第５の実施形態のｐ−ｃｈスイッチ回路装置５００の構成を示す図
【図１８】本発明の第６の実施形態のトランスファーゲートスイッチ回路装置６００の構成を示す図
【図１９】本発明の無線回路の実施形態の無線回路装置７００の構成を示す図
【図２０】本発明のサンプリング回路の実施形態のサンプリング回路７０１を示す図
【図２１】本発明のサンプリング回路の実施形態のユニティゲンインサンプリング回路７０２を示す図
【図２２】本発明のサンプリング回路の実施形態のチャージサンプリングフィルタ回路７０３を示す図
【図２３】従来のスイッチ回路装置の構成を示す図
【図２４】従来のスイッチ回路装置の構成を示す図
【図２５】従来のスイッチ回路装置の構成を示す図
【図２６】従来のスイッチ回路装置の構成を示す図
【符号の説明】
【０１１４】
１、１２、２３、３７、４６    入力端子
２、１３、２４、２８、２９、３８、４７    出力端子
３、４、１６、３２、３９、４０    ｎＭＯＳ
５、１８、２５、３６、４５、４９    ＥＮＡＢＬＥ端子
６、１４、１５、３０、３１、４１    ｐＭＯＳ
７、１１、１７、２２、２６    電圧切替回路
８、１９、２７、３５、４４、４８、５９    インバータ
９、２０    直列回路
３３、３４、４２、４３、６２、６６    キャパシタ
５０    アンテナ
５１〜５４、６０、６１、６３〜６５、６７〜７８    スイッチ回路装置
５５    アイソレータ
５６    電力増幅器
５７    フィルタ
５８    低雑音増幅器
１００、１０１、１０２、１０３、１０４、４００    ｎ−ｃｈスイッチ回路装置
２００、２０１、２０２、２０３、５００    ｐ−ｃｈスイッチ回路装置
３００、３０１、６００    トランスファーゲートスイッチ回路装置
７００    無線回路装置
７０１、７０２、７０３    サンプリング回路
【図１】
0004832965.tif 000002
【図２】
0004832965.tif 000003
【図３】
0004832965.tif 000004
【図４】
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【図５】
0004832965.tif 000006
【図６】
0004832965.tif 000007
【図７】
0004832965.tif 000008
【図８】
0004832965.tif 000009
【図９】
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【図１０】
0004832965.tif 000011
【図１１】
0004832965.tif 000012
【図１２】
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【図１３】
0004832965.tif 000014
【図１４】
0004832965.tif 000015
【図１５】
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【図１６】
0004832965.tif 000017
【図１７】
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【図１８】
0004832965.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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