(57)【特許請求の範囲】
【請求項１】
ｎ型ＧａＡｓ化合物半導体層にＳｉＯ２絶縁膜を形成する工程と、エッチングにより前記ＳｉＯ２絶縁膜に開口部を形成する工程と、前記開口部にｐ型ＧａＡｓ化合物半導体層を選択成長させる選択成長工程とを含むエピタキシャル成長法により、ｐｎ接合を有する化合物半導体基板を製造する方法において、選択成長工程より前のすべてのエピタキシャル成長工程における最高温度より、該エピタキシャル成長工程より後の工程における最高温度を低くすることを特徴とする化合物半導体基板の製造方法。
【請求項２】
選択成長工程より前のすべてのエピタキシャル成長工程における最高温度と、該エピタキシャル成長工程より後の工程における最高温度との温度差が、３０℃以上３００℃以下の温度範囲である請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎ接合を有する化合物半導体基板を、選択成長工程を含むエピタキシャル成長法により製造する方法に関する。
【背景技術】
【０００２】
基板上に化合物半導体機能層を順次エピタキシャル成長させて化合物半導体基板を製造するエピタキシャル成長法において、選択成長工程は、基板上に成長させた化合物半導体機能層の上にＳｉＯ2などからなるマスクを形成し、マスクが形成されていない場所に、化合物半導体層をマスクが形成される前と同じ温度（例えば、特許文献１参照）かまたは、マスク上に化合物半導体層が成長するのを防止するためにマスクが形成される前より高い温度（例えば、特許文献２参照。）でエピタキシャル成長させて行われる。この選択成長工程を含む製造方法（以下、「選択成長法」という。）により、電界効果トランジスタ（ＦＥＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）、レーザーダイオード（ＬＤ）、ホトダイオード（ＰＤ）などの化合物半導体素子の製造用の、ｐｎ接合（ｐ層とｎ層の間に挟まれた中間層が存在するｐ−ｉ−ｎ接合を含む。）を有する化合物半導体基板が製造されている。
【０００３】
この、ｐｎ接合を有し、選択成長法により製造される化合物半導体基板を用いて製造される化合物半導体素子には、高い電気的特性が求められており、従来よりさらに高い電気的特性を有する化合物半導体素子を与える化合物半導体基板を製造する方法が求められていた。
【０００４】
【特許文献１】特開平１１−２０４８２９号公報
【特許文献２】特開平６−５５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ｐｎ接合を有する化合物半導体基板を、選択成長工程を含むエピタキシャル成長法により製造する方法において、従来より高い電気的特性を有する化合物半導体素子を与える化合物半導体基板を製造することができる方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明者は、選択成長法により製造され、ｐｎ接合を有する化合物半導体基板を種々調べた結果、選択成長工程前の化合物半導体中間基板の電気特性と比較して、選択成長工程後の化合物半導体基板の電気特性が低くなることがあることを見出した。例えば、接合型電界効果トランジスタ（ＪＦＥＴ）の選択成長工程前の化合物半導体基板のチャネル移動度が６５００ｃｍ2／Ｖｓに対して、選択成長工程後の移動度が５５００ｃｍ2／Ｖｓと低下していることがあることがわかった。
【０００７】
そこで、上記課題を解決するため、本発明者は、ｐｎ接合を有する化合物半導体基板の選択成長法による製造方法について鋭意検討した。そして、選択成長工程より前のすべてのエピタキシャル成長工程における最高温度と、該エピタキシャル成長工程より後の工程における最高温度の関係が一定の条件を満たすときに、意外にも、生成した化合物半導体基板は高い電気特性を有することを見出し、本発明を完成させるに到った。
【０００８】
すなわち本発明は、ｎ型ＧａＡｓ化合物半導体層にＳｉＯ２絶縁膜を形成する工程と、エッチングにより前記ＳｉＯ２絶縁膜に開口部を形成する工程と、前記開口部にｐ型ＧａＡｓ化合物半導体層を選択成長させる選択成長工程とを含むエピタキシャル成長法により、ｐｎ接合を有する化合物半導体基板を製造する方法において、選択成長工程より前のすべてのエピタキシャル成長工程における最高温度より、該エピタキシャル成長工程より後の工程における最高温度を低くすることを特徴とする化合物半導体基板の製造方法を提供する。
【発明の効果】
【０００９】
本発明の製造方法により製造される化合物半導体基板を用いれば、例えば、逆バイアス電流の少ないダイオードや、増幅率の高いトランジスタなどの電気的特性の高い化合物半導体素子を製造することができるので、本発明は工業的に極めて有用である。
【発明を実施するための最良の形態】
【００１０】
本発明の化合物半導体基板の製造方法は、基板上に化合物半導体機能層を順次エピタキシャル成長させ、ｐｎ接合を有する化合物半導体基板を製造する方法であって、その製造工程中に選択成長工程を含む製造方法において、選択成長工程より前のすべてのエピタキシャル成長工程における最高温度より、該エピタキシャル成長工程より後の工程における最高温度を低くすることを特徴とする。
【００１１】
前記の選択成長工程より前のすべてのエピタキシャル成長工程には、エピタキシャル成長工程を開始する前に行い、エピタキシャル成長を伴わない基板クリーニング工程は含まれない。基板クリーニング工程における温度は、通常はエピタキシャル成長工程における温度より高く（例えば、特開平５−２９２３１号公報参照。）、すべてのエピタキシャル成長工程における最高温度より高い場合があるが、すべてのエピタキシャル成長工程を開始する前であれば、それより後に成長させる化合物半導体機能層には影響しない。
【００１２】
一方、前記の該エピタキシャル成長工程より後の工程には、選択成長工程も、化合物半導体をエピタキシャル成長させる工程以外の工程も含まれ、該エピタキシャル成長工程より後のすべての工程が含まれる。例えば、選択成長を行うために選択成長直前に実施する基板クリーニング工程も、選択成長を行うためのマスクの形成工程も含まれる。
【００１３】
選択成長工程より前のすべてのエピタキシャル成長工程における最高温度と、該エピタキシャル成長工程より後の工程における最高温度との温度の差は、３０℃以上３００℃以下の温度範囲が好ましく、４０℃以上３００℃以下がより好ましい。前記温度差が３０℃未満であると、製造される化合物半導体基板の電気的特性が高くない傾向があり、３００℃を超える温度差では工業的実施が困難となってくる。選択成長工程より前のすべてのエピタキシャル成長工程は通常は３５０℃以上７５０℃以下の温度範囲で実施され、該エピタキシャル成長工程より後の工程は、３５０℃以上７２０℃以下で実施することが好ましい。
【００１４】
以下、図面を参照して本発明の実施形態の一例につき詳細に説明する。なお、実施形態は本発明の一例に過ぎず、この素子構造に何ら規定されるものではない。
【００１５】
図１は、本発明の製造方法の実施形態の一例を示す各工程の温度プログラム図である。まず、半絶縁性ＧａＡｓ基板を有機金属化学気相成長（ＭＯＣＶＤ）炉内に設置し、アルシンガスを流しながら昇温を開始する。次に基板表面に付着している酸化物等を除去するために、基板温度を成長温度より高くし、さらにアルシンガス分圧を所定の値にして基板クリーニングを行なう。その後、基板成長温度まで降温し、バッファ層、ｎ+−ＧａＡｓ層を成長する。
【００１６】
得られたエピタキシャル基板にＳｉＯ2絶縁膜を蒸着し、エッチングにより開口部を形成する。
【００１７】
再び、ＭＯＣＶＤ炉にＳｉＯ2パターンを形成したエピタキシャル基板を導入し、基板クリーング、ｐ+−ＧａＡｓ層成長を行なう。
【００１８】
以上のようにして製造され、ｐｎ接合を有する素子の電流−電圧特性を図２に示す。ｐｎ接合を有する素子は図のような整流作用を示す。すなわち、逆バイアス（逆方向）では僅かな逆方向リーク電流を除いて電流が流れず、順バイアス方向には電流が流れる（この現象を利用した最も簡単な素子がｐｎダイオードである。）。
【００１９】
この素子の特性で最も重要なものの一つが逆方向リーク電流値および、逆方向耐圧である。逆方向リーク電流は小さいほうが電気的特性が高く、逆方向耐圧は高いほうが電気的特性が高い。選択成長工程より前のエピタキシャル成長工程における最高温度より、選択成長工程以降のエピタキシャル工程における最高温度を高くすると、図３の矢印に示すように、逆方向リーク電流が増加する傾向を示す。
【００２０】
選択成長法において選択成長工程より前のエピタキシャル成長工程における最高温度より、選択成長工程以降のエピタキシャル工程における最高温度を高くするかまたは同じとすると、得られた化合物半導体素子の電気的特性が劣化する理由は明らかではないが、以下の二点が考えられる。一点は、選択成長工程より前のエピタキシャル成長工程における最高温度より、選択成長工程以降の工程における最高温度を高くするか同じであると、各層界面で構成元素やドーピング元素の拡散が起き、各層界面における組成の急峻性が損なわれ、電気的特性が低下すると考えられる。もう一点は、ＳｉＯ2等のマスクと化合物半導体機能層との熱膨張係数差のために、選択成長工程以降の工程における最高温度が高い場合は応力が大きくなり、転位が発生して素子の電気的特性の低下が生じると考えられる。
【実施例】
【００２１】
以下、実施例により本発明をさらに具体的に説明するが、本発明はこれらにより限定されるものではない。
本実施例ではｐｎダイオードを挙げたが、ｐｎ接合を有する他の素子、例えば、接合型電界効果トランジスタ（ＪＦＥＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）等においても、本発明の製造方法によれば、高い電気的特性を有する化合物半導体素子を与える化合物半導体基板を製造することができる。
【００２２】
また、本実施例では化合物半導体機能層の成長方法として、有機金属化学気相成長（ＭＯＣＶＤ）法を用いたが、分子線エピタキシー（ＭＢＥ）法等を用いることもできる。
【００２３】
実施例１
図４（ｄ）に示す層構造のｐｎ接合素子の一つであるｐｎダイオードを下記のようにして作製した。
図４（ｄ）のｐｎ接合素子の製造工程を図４（ａ）〜（ｃ）に断面図で示した。まず、半絶縁性ＧａＡｓ基板１をＭＯＣＶＤ装置に導入し、７００℃で炉内クリーニングを行った後、半絶縁性ＧａＡｓ基板１上に、ＭＯＣＶＤ法によりバッファ層２及びｎ+−ＧａＡｓ層３を順に成長させた。次に選択成長工程を次のようにして実施した。エピタキシャル基板全面にＳｉＯ2絶縁膜７を形成し、続いてフォトレジストをマスクとしてパターニングを行い、ｐ+−ＧａＡｓの形成部となる領域に存在するＳｉＯ2絶縁膜を開口した。次いで、この基板をＭＯＣＶＤ装置に導入し、加熱して基板クリーニングを行った後、開口部分にｐ+−ＧａＡｓ層４を成長させた。こうして選択成長工程が終了した後、さらにｐ+−ＧａＡｓ層４上にｐ電極５をスパッタ法により形成し、ｎ電極形成部のＳｉＯ2絶縁膜をフォトレジストをマスクとして開口し、ｎ電極６を形成してｐｎダイオードとした。
【００２４】
上述した工程において、バッファ層２及びｎ+−ＧａＡｓ層３は６５０℃で成長させ、開口部を作製後、選択成長前の基板クリーニング温度は５０８℃、ｐ+−ＧａＡｓ層４は５０８℃で成長させた。こうして得られたｐｎダイオードの電流−電圧特性を示すグラフを図５に示した。この素子では逆方向リーク電流は非常に小さかった。
【００２５】
実施例２
バッファ層２及びｎ+−ＧａＡｓ層３を６５０℃で成長させ、開口部を作製後、選択成長前の基板クリーニング温度を５８８℃とし、ｐ+−ＧａＡｓ層４を５８８℃で成長させた以外は実施例１と同様にしてｐｎダイオードを作製した。そのｐｎダイオードの電流−電圧特性を示すグラフを図６に示した。この素子では逆方向リーク電流は非常に小さくなった。
【００２６】
比較例１
バッファ層２及びｎ+−ＧａＡｓ層３を６５０℃で成長させ、開口部を作製後、選択成長前の基板クリーニング温度を６８０℃とし、ｐ+−ＧａＡｓ層４を６２０℃で成長させた以外は実施例１と同様にしてｐｎダイオードを作製した。そのｐｎダイオードの電流−電圧特性を示すグラフを図７に示した。この素子では逆方向リーク電流は非常に大きくなった。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態の一例を示す各工程の温度プログラムを示す図。
【図２】ｐｎダイオードの電流−電圧特性を説明するためのグラフ。
【図３】ｐｎダイオードの通電後の劣化を説明するためのグラフ。
【図４】図１のｐｎダイオードの製造工程を示す図。
【図５】ｐｎダイオードの電流−電圧特性を説明するためのグラフ。
【図６】ｐｎダイオードの通電後の劣化がないことを説明するためのグラフ。
【図７】ｐｎダイオードの通電後の劣化を説明するためのグラフ。
【符号の説明】
【００２８】
１．半絶縁性ＧａＡｓ基板
２．バッファ層
３．ｎ+−ＧａＡｓ層
４．ｐ+−ＧａＡｓ層
５．ｐ電極
６．ｎ電極
７．ＳｉＯ2絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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