(57)【特許請求の範囲】
【請求項１】
回路基板を多層化する際に電子回路部品として内蔵されるチップ抵抗器であって、
シート状で柔軟性を有する銅張りフレキシブル基板と、
前記銅張りフレキシブル基板の片面に形成される一対の表電極膜と、
前記各表電極膜に重畳し前記各表電極膜間を覆うように前記各表電極膜の膜厚より薄い薄膜に形成される抵抗膜と、
前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端との間に亘ってそれぞれ覆うようにして形成される一対の導電性補助膜と、
を備え、
前記一対の表電極膜は前記銅張りフレキシブル基板の銅箔部により形成され、
前記抵抗膜は、前記一対の表電極膜に重畳される領域及び前記各表電極膜間の領域に前記各表電極膜の内側端部の各境界段差部を非連続にして形成され、
前記一対の導電性補助膜は、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端にそれぞれ形成され、前記抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜と、前記一対の導電性薄膜の上で、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端との間に亘って前記各表電極膜の内側端部の各境界段差部を含めて形成され、導電性樹脂ペーストからなる一対の導電性厚膜とを有する２層構造により構成され、
前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域とを前記導電性薄膜と前記導電性厚膜を介して電気的に接続する、
ことを特徴とするチップ抵抗器。
【請求項２】
銅張りフレキシブル基板に当該基板の銅箔部により一対の表電極膜を少なくとも一組以上形成する工程と、
前記各表電極膜の領域に重畳し前記各表電極膜間の領域を覆うように、かつ前記各表電極膜の内側端部の各境界段差部を非連続にして、抵抗膜を前記各表電極膜よりも薄い薄膜にして形成する工程と、
前記抵抗膜の前記各表電極膜に重畳する領域と前記各表電極膜間の領域の両端にそれぞれ、前記抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜を形成する工程と、
前記一対の導電性薄膜の上で、前記抵抗膜の前記各表電極膜に重畳する領域と前記各表電極膜間の領域の両端との間に亘って前記各表電極膜の内側端部の各境界段差部を含めて導電性樹脂ペーストからなる一対の導電性厚膜を形成する工程と、
を有することを特徴とするチップ抵抗器の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ抵抗器及びその製造方法に関し、特に、多層回路基板への内蔵が容易であり、実装面積を有効活用することができるチップ抵抗器及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯情報端末に代表されるような小型電子機器の更なる小型・軽量化、多機能化を実現するために、電子回路部品（抵抗器、コンデンサ、インダクタンス等。以下同じ。）の小型・薄型化、回路基板への高密度実装化等の要求がある。また、これと並行して、配線ピッチの狭幅・縮小化、放熱の高効率化、ＩＣパッケージの小型多ピン化等の要求もある。
【０００３】
ところで、従来のように、電子回路部品を回路基板の表裏面に実装する方法では、回路基板の導体層間をスルーホールを介して接続したとしても、表裏面における２次元的な展開を足し合わせたものに止まるものであるため、各面において端子を狭ピッチ化したり、基板をファインパターン化したりして高密度実装したとしても、その多機能化には限界があった。
このことから、最近は、回路基板を多層化して実装の３次元化を煩雑なプロセスを回避しかつ低コストで実現するために様々な研究・開発がなされており、その基板の主な形態は従来のスルーホールによる多層化からインナービアホールによる多層化やビルドアップ法による多層化へ、さらにそれらの構造・技法を組み合わせた多層化へと移行しており、回路基板の主流もセラミックス系から多層化に有利な樹脂系へと移行している。
また、これらの動向に合わせるようにして、高密度・薄型化の実現を指向して電子回路部品の機能を回路基板に内蔵することへの要求が高まっている。
【０００４】
回路基板内に電子回路部品の機能を内蔵する方法としては次の２つがある。１つは、回路基板の積層と同時に電子回路素子を基板の内部に直接形成していくもの（以下、素子内装とよぶ）である。もう１つは、回路基板を多層化する際に、完成品としての電子回路部品を内蔵していくもの（以下、部品内蔵とよぶ）である。
【０００５】
素子内装の従来技術としては、例えば、有機系の回路基板の場合、その表面に炭素粉と樹脂とを混練してなるポリマー系の厚膜抵抗ペースト、及び銀、銅、ニッケル等の導電粉と樹脂とを混練してなる導電ペーストを用いてスクリーン印刷技術にて抵抗回路パターンを形成し、プリプレグを適用してそれらの回路基板を組み合わせて積層し、加熱・加圧して一体化した抵抗回路網を内装する技術が開示されている（例えば、特許文献１参照）。
しかしながら、この従来技術のように、スクリーン印刷技術によって厚膜の抵抗膜を内層形成したものは、材料がポリマー系であるため、ペーストの硬化や加熱・加圧の際の影響により特に抵抗値が目標値から大幅にシフトしてばらつくなどして、特性の安定性に乏しい。また、別の例としてセラミックス系の回路基板の場合抵抗かつ導体材料としてメタルグレーズ系が適用されるが、前例と同様、加圧・焼成過程でペーストの変形が起こるために所望する抵抗値を得ることが難しい。
また、素子内装の基板としては樹脂系のものが多く用いられているのであるが、この樹脂系基板に対しては、セラミックス系の基板材料で達成できる性能を有する強誘電体や強磁性体材料がまだ得られていないので、これらに近い性能の樹脂系材料の開発も要望されている。
このように、素子内装に関しては、解決しなければならない課題が山積しているといえる。
【０００６】
他方、部品内蔵の従来技術としては、例えば、多層回路基板の導体パターン間にチップ抵抗器等の電子回路部品を実装した後に、いわゆるビルドアップ法によりその上層に導体回路を形成して埋め込む技術がに開示されている（例えば、特許文献２参照）。
また、電子回路部品を回路基板に設けた貫通孔に埋設する技術が開示されている（例えば、特許文献３参照）。
さらに、電子回路部品を内蔵したモジュールに関する技術が開示されている（例えば、特許文献４参照）。
【０００７】
このような部品内蔵は、現在のところ、上述した素子内装よりも容易に実現できるといえるため、開発も多くなされている。
しかしながら、上記従来技術のように、回路基板からのアプローチによって開発されたものがほとんどであり、電子回路部品からのアプローチによるものは極めて少ない。したがって、回路基板に内蔵させることを用途とする電子回路部品の開発はまだ発展途上にあるといえ、開示された先行技術も少ない。当該先行技術のうちチップ抵抗器に関するものは、図５に示すようなチップ抵抗器が開示されているのみである（例えば、特許文献５）。以下、このチップ抵抗器について説明する。
【０００８】
このチップ抵抗器は、絶縁性フィルム等からなる基板１１の両端に、導電性塗料が塗布された表裏面導通部１２が設けられており、基板１１の表面には、この表裏面導通部１２と接続するように抵抗膜１３が形成されている。この抵抗膜１３は、絶縁性樹脂１４で被覆されており、基板裏面の表裏面導通部１２には各々裏面電極１５が接続している。このチップ抵抗器は、３０μｍ程度の薄い基板上に抵抗膜を形成するために、極めて薄く形成でき、多層回路基板内の層間に内蔵可能である。
【０００９】
【特許文献１】
特開昭６０−２６３４９９号公報
【特許文献２】
特開平０５−３２７２２８号公報
【特許文献３】
特公昭６０−４１４８０号公報
【特許文献４】
特開平１１−２２０２６２号公報
【特許文献５】
特開平１１−２６０６０２号公報
【特許文献６】
特開２００１−３５１８０１号公報
【特許文献７】
特許第２８３９２６２号公報
【特許文献８】
特公昭６３−５５７９６６号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記絶縁性フィルムを用いたチップ抵抗器は、後述する従来の良く知られたチップ抵抗器とその構成が著しく異なっているために、従来用いられていた製造工程や製造ラインを大幅に変更する必要があるという問題があった。
また、上記チップ抵抗器は、多層回路基板に設けられた回路パターンの電極に、裏面電極を介して接続し、チップジャンパー素子として多層回路基板に積層し内蔵するものであるが、裏面電極を回路パターンに載置した上で、裏面電極と回路パターンの電極を熱圧着により接続固定する実装形態にしか対応できず、実装形態の自由度が低いといった問題もあった。
さらに、多層回路基板に多用されているビア接続を行う際に、ある層の配線パターンと他の層の配線パターンとを直接接続する形態の多層化しか行うことができず、チップ抵抗器の電極と他の層の配線パターンとを直接接続する形態の多層化など、自由度に富んだ多層化を行うことができないといった問題もあった。
【００１１】
本発明者は、このような部品内蔵に係る従来技術の問題点に鑑みて、従来の製造工程や製造ラインを大幅に変更することなく製造できるとともに、ビアホールを介した接続等を用いた多種多様な実装形態に対応できるチップ抵抗器の開発を進めた。以下、従来技術を引用しつつ、本発明を構成するに至った経緯を説明する。
【００１２】
従来、チップ抵抗器としては、セラミックなどの無機系基板上に一対の表電極膜を有し、これら表電極膜間を接続する厚膜抵抗膜または薄膜抵抗膜を有し、回路基板とのはんだ接続を円滑に行うために端面電極と裏面電極を備えたものがよく知られている。
しかしながら、このような電極を有するチップ抵抗器は、もともとはんだ接続による表面実装を想定して開発されたものであり、裏面電極と端面電極にはんだフィレットの形成を前提とするために広い実装面積を必要とするので高密度実装には適していない。
また、抵抗膜とはんだフィレットの距離が一定ではなく、抵抗値がはんだ付け状態により変化することがある。
さらに、抵抗器全体が厚くなりがちである。
【００１３】
これを受けて、特開２００１−３５１８０１号公報（特許文献６）には、広い実装面積を確保する必要がなく、高密度実装に適したチップ抵抗器が開示されている。このチップ抵抗器を図６（ａ）及び（ｂ）に示す。
図６（ａ）の抵抗器は、厚膜形成技術（印刷法）により、無機系基板２１（アルミナ等）の上に、表電極膜２２，２３、抵抗膜２４、保護膜２５の順に形成し、さらにソルダーペーストを印刷により塗布し、硬化させてバンプ電極２６，２７を形成している。このとき、表電極膜２２，２３とバンプ電極２６，２７との密着性が悪い場合には、両者の導電性を良好にするためのポスト電極２８，２９を形成することとしている。
他方、図６（ｂ）の抵抗器は、薄膜形成技術（ＰＶＤ法）により、無機系基板２１（アルミナ等）の上に抵抗膜層、金属膜層を成膜した後、エッチングによりパターニングして、抵抗膜２４および表電極膜２２，２３を形成するとともに、保護膜５を形成し、さらに上記（ａ）の場合と同様に、ソルダーペーストを印刷により塗布し、硬化させてバンプ電極２６，２７を形成し、必要に応じてポスト電極２８，２９を形成することとしている。
【００１４】
これらのチップ抵抗器はいずれも表電極膜の上にバンプ電極を有しているために、上述したような端面電極を有したチップ抵抗器に比べて実装面積を小さくすることができる。
しかしながら、いずれのチップ抵抗器もはんだ接続を意識しているために、実装形態の自由度は低いものであり、すなわち、多層回路基板においてビアホールを介して接続するいわば内蔵用のチップ抵抗器としては適していなかった。
ちなみに、上記図６（ａ）の抵抗器と同様な構成を有するチップ抵抗器が、特許第２８３９２６２号公報（特許文献７）の第1図に開示されているが、このチップ抵抗器はバンプ電極（外部電極膜）にめっき処理が施されており、はんだ接続を意識しているために、上記のものと同様な問題があった。
この間題を回避するために、バンプ電極を形成せずに電極を露出させると、露出された電極の腐食が進み、チップ抵抗器の品質を長期にわたって維持することができなくなるという問題が新たに生じることになっていた。
【００１５】
また、図６（ａ）及び（ｂ）のチップ抵抗器は、いずれもベース基板をアルミナなどのセラミックとしているために、外形寸法（特に厚さ）を小さくするに際して困難が伴う。
そのため、その外形寸法は１００５や０６０３のタイブのものに止まっており、その厚みは少なくとも０．２３ｍｍ以上有するものであった。
このような外形寸法は、薄型・高密度化するための回路基板の実現することに対する阻害要因になっていた。
【００１６】
この外形寸法（特に厚さ）に係る問題を回避するためには、チップ抵抗器のベースとしてポリイミドフィルムなどの樹脂系基板を用いることが考えられる。しかしながら、いずれのチップ抵抗器にも以下のような問題が生じることになる。
【００１７】
すなわち、図６（ａ）の抵抗器のベースを樹脂系基板とした場合、その基板の耐熱性による制限により一般的に厚膜の抵抗膜として主に炭素粉と樹脂とを混練したペーストを適用するものがあるが、該抵抗膜と樹脂系基板との密着力が弱くなる。これは、樹脂系基板の表面が化学的に安定であり、他の有機高分子材料（例えばエポキシ樹脂）を含む抵抗膜との相溶性が無いことなどに起因している。
この問題を受けて、樹脂系基板に抵抗膜を印刷形成するに際し、抵抗膜を設ける部分にポリイミド変性接着剤を印刷にて塗布形成し、半硬化状態とした後、該接着剤層上に抵抗膜を印刷形成する技術が、特公昭６３−５５７９６６号公報（特許文献８）に開示されている。しかしながら、ポリイミド変性接着剤は抵抗膜の特性に悪影響を及ぼす危険性があり、所望の抵抗値を精度良く得ることは困難であった。また、製造工程を煩雑にし、製造コストを引き上げることになっていた。
また、外形寸法が極めて小さいチップ抵抗器においては、厚膜の抵抗膜のダレ、にじみや、形成時に生じる該抵抗膜の変質が抵抗値に及ぼす影響を無視することはできないという問題があった。また、形成面積も小さくなるために、設定可能な抵抗値の範囲も制限を受けるという問題があった。さらに、製造時の条件出しが難しく、製造工程も複雑になるという問題があった。
【００１８】
これに対し、図６（ｂ）の抵抗器では、薄膜形成技術で抵抗膜を形成しているために、ベースを樹脂系基板としても、上述したような密着性の問題は生じない。しかしながら、外形寸法が極めて小さいチップ抵抗器においては、抵抗膜とその上部に形成された表電極膜との接触抵抗が大きくなりがちであり、当該接触抵抗を無視することはできない。このことは、高低抵抗値領域のチップ抵抗器を得ようとした場合において特に顕著なものとなっていた。
【００１９】
このように、従来のチップ抵抗器にかかる要素技術を、外形寸法が極めて小さいチップ抵抗器にそのまま適用したのでは、種々の問題を生じることになる。本発明はこのような状況を打開するとともに、以下の目的を達成するために構成したものである。
【００２０】
すなわち、本究明は、多層回路基板への内蔵が容易であり、実装面積を有効活用することができるとともに、例えば外形寸法を１００５や０６０３のタイプと同等若しくはこれよりも小さくし、特にその厚みを０．２３ｍｍよりも半分以下に薄くした場合においても、高精度で安定した抵抗値を実現できるチップ抵抗器を提供することを目的としている。
【００２１】
また、本発明は、長期にわたって品質を確保できるチップ抵抗器を提供することを別の目的としている。
【００２２】
また、本発明は、多層回路基板に内蔵する場合においても、実装形態の自由度が高いチップ抵抗器を提供することを別の目的としている。
【００２３】
さらに、本発明は、製造が容易なチップ抵抗器及びその製造方法を提供することを別の目的としている。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に記載のチップ抵抗器は、回路基板を多層化する際に電子回路部品として内蔵されるチップ抵抗器であって、シート状で柔軟性を有する銅張りフレキシブル基板と、前記銅張りフレキシブル基板の片面に形成される一対の表電極膜と、前記各表電極膜に重畳し前記各表電極膜間を覆うように前記各表電極膜の膜厚より薄い薄膜に形成される抵抗膜と、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端との間に亘ってそれぞれ覆うようにして形成される一対の導電性補助膜と、を備え、前記一対の表電極膜は前記銅張りフレキシブル基板の銅箔部により形成され、前記抵抗膜は、前記一対の表電極膜に重畳される領域及び前記各表電極膜間の領域に前記各表電極膜の内側端部の各境界段差部を非連続にして形成され、前記一対の導電性補助膜は、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端にそれぞれ形成され、前記抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜と、前記一対の導電性薄膜の上で、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域の両端との間に亘って前記各表電極膜の内側端部の各境界段差部を含めて形成され、導電性樹脂ペーストからなる一対の導電性厚膜とを有する２層構造により構成され、前記抵抗膜の前記各表電極膜に重畳される領域と前記各表電極膜間の領域とを前記導電性薄膜と前記導電性厚膜を介して電気的に接続する、ことを特徴とする。
このようにシート状で柔軟性を有する銅張りフレキシブル基板が採用され、一対の表電極膜が銅張りフレキシブル基板の銅箔部により形成されるので、表電極膜をめっき法で所定の厚さを確保する場合に比して製造工程も簡略化でき、めっき法による形成の際に生じる応力反りも解消でき、製造工数が削減されて、製造コストを低減でき、多層回路基板に内蔵してビアホール等を介して配線パターンに接続をするときも高い信頼性の電気的接続を容易に実現できる。そして、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端との間がそれぞれ一対の導電性補助膜で覆われ、この一対の導電性補助膜が、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端にそれぞれ形成され、抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜と、一対の導電性薄膜の上で、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端との間に亘って各表電極膜の内側端部の各境界段差部を含めて形成され、導電性樹脂ペーストからなる一対の導電性厚膜とを有する２層構造により構成され、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域とを導電性薄膜と導電性厚膜を介して電気的に接続するので、抵抗膜（薄膜）と表電極膜（銅箔）との膜厚の差による電気的接続の低下を解決し、さらに高信頼性を有する電気的接続を実現して、より高精度で安定した抵抗値を実現できる。例えば、外形寸法を１００５や０６０３のタイプと同等若しくはこれよりも小さくし、特にその厚みを０．２３ｍｍよりも半分以下に薄くした場合においても、高精度で安定した抵抗値を実現できる。よって、このチップ抵抗器によれば、多層回路基板への内蔵が容易でかつ実装面積を有効活用することができる。
【００２８】
本発明の請求項２に記載のチップ抵抗器の製造方法は、銅張りフレキシブル基板に当該基板の銅箔部により一対の表電極膜を少なくとも一組以上形成する工程と、前記各表電極膜の領域に重畳し前記各表電極膜間の領域を覆うように、かつ前記各表電極膜の内側端部の各境界段差部を非連続にして、抵抗膜を前記各表電極膜よりも薄い薄膜にして形成する工程と、前記抵抗膜の前記各表電極膜に重畳する領域と前記各表電極膜間の領域の両端にそれぞれ、前記抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜を形成する工程と、前記一対の導電性薄膜の上で、前記抵抗膜の前記各表電極膜に重畳する領域と前記各表電極膜間の領域の両端との間に亘って前記各表電極膜の内側端部の各境界段差部を含めて導電性樹脂ペーストからなる一対の導電性厚膜を形成する工程と、を有することを特徴とする。
これにより、製造工数が従来より削減されて、製造コストを低減でき、多層回路基板に内蔵可能であり高性能な抵抗器を得ることができる。
この製造方法では、特に、チップ抵抗器の基板に銅張りフレキシブル基板を採用し、その銅箔部を表電極膜とすることにより、表電極膜をめっき法で所定の厚さを確保する場合に比して製造工程も簡略化でき、めっき法による形成の際に生じる応力反りも解消でき、製造工数が削減されて、製造コストを低減でき、多層回路基板に内蔵してビアホール等を介して配線パターンに接続をするときも高い信頼性の電気的接続を容易に実現できる。そして、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端にそれぞれ、抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜を形成し、これら一対の導電性薄膜の上で、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端との間に亘って各表電極膜の内側端部の各境界段差部を含めて導電性樹脂ペーストからなる一対の導電性厚膜を形成するので、抵抗膜（薄膜）と表電極膜（例えば銅箔）との膜厚の差による電気的接続の低下を解決し、さらに高信頼性を有する電気的接続を実現して、より高精度で安定した抵抗値を実現することができる。
【００３０】
【発明の実施の形態】
以下、本発明の一実施形態にかかるチップ抵抗器について添付図面に基づき説明する。
【００３１】
図１は、本実施形態のチップ抵抗器の概略的な斜視図である。このチップ抵抗器は、シート状で柔軟性を有する樹脂系基板１と、この基板１の片面に形成された一対の表電極膜２と、これら一対の表電極膜２の一部をそれぞれ覆うとともにその間を電気的に接続するように薄膜により形成された抵抗膜３と、この抵抗膜３を被覆する保護膜（図示せず）と、表電極膜２の露出部に形成された防錆膜（図示せず）と、抵抗膜３と一対の表電極膜２とが重畳する各領域の内側端部をそれぞれ覆うようにして形成された一対の導電性補助膜４とを備えている。
このように一対の導電性補助膜４を備えることにより、抵抗膜３と一対の表電極膜２との電気的な接続性を良好にすることができる。
なお、図示していないが、シート状の樹脂系基板１と表電極膜２との間に接着剤層があってもよい。
【００３２】
ここで、一対の導電性補助膜４は、抵抗膜３と一対の表電極膜２とが重畳する各領域の内側端部（境界段差部）をそれぞれ覆うようにしてＰＶＤ法により形成された一対の導電性薄膜４ａ（下層）と、一対の導電性薄膜４上にスクリーン印刷法により形成された一対の導電性厚膜４ｂ（上層）とからなる２層構造を有している。
【００３３】
以下、図２の製造工程に関する説明図および図３のフローチャートに基づいて、本実施形態のチップ抵抗器の製造方法について説明する。なお、図３では、単体のチップ抵抗器に着目して上方から見た平面図を左側に示すとともに、長辺中央の断面図を右側に示している。
【００３４】
まず、図２（ａ）に示すように、シート状で柔軟性を有する樹脂系基板として、銅張りフレキシブル基板1を準備する（ステップ３０１）。この銅張りフレキシブル基板１としては、厚さ１２．５μｍまたは２５μｍのベース部を有し、厚さ３〜３５μｍから適宜選択された銅箔部を有しているものが好ましい。また、ベース部の材料としては、耐熱性及び耐絶縁性に優れるポリイミド樹脂を用いることが好ましいが、これに限定されるものではなく、ＰＥＴ、ＰＭＭＡ、ＰＣ、ＰＥＮ、ＰＰＳ等でもよい。また、前述したようにベース部と銅箔部との問に接着剤層の有無を特定するものではない。また、銅箔部も電解銅箔あるいは圧延銅箔に特定するものではない。さらに、銅箔部は電解ニッケル箔でもよい。
【００３５】
つぎに、図２（ｂ）に示すように、銅張りフレキシブル基板１の銅箔部をエッチングして表電極膜２を形成する（ステップ３０２）。
【００３６】
つぎに、図２（ｃ）に示すように、表電極膜２を橋絡する所定のパターンを得るためにメタルマスクを介して、真空蒸着法、スパッタ法、イオンプレーティング法に代表されるＰＶＤ法により、数十〜数百Å程度の厚さの抵抗膜３を形成するとともに（ステップ３０３ａ）、その上に１〜２μｍ程度の厚さの導電性薄膜層４ａを形成する（ステップ３０３ｂ）。
なお、これらの製法としては、ＰＶＤ法を用いることが好ましいが、これに限定されるものではなく、無電解めっき法、電気めっき法を適用して成膜してもよい。
また、抵抗膜層３の主要材料としては、ニッケル−クロム合金を用いることが好ましいが、これに限定されるものではなく、ニッケル−リン、クロム−シリコン、窒化タンタル等でもよい。
さらに、導電性薄膜層４ａはクロム膜を有する銅薄膜とするのが望ましいが、これに限定されるものではなく、抵抗膜層３と後述する導電性厚膜４ｂとの間に介在して、両者の電気的接続の信頼性を向上させることができるものであればよく、例えばシリコン薄膜を有する銅薄膜であっても良い。
【００３７】
つぎに、図２（ｄ）に示すように、エッチング法により抵抗膜３の上にある不要な導電性薄膜層４ａを除去することで、一対の導電性薄膜４ａを形成する（ステップ３０４）。
【００３８】
つぎに、図２（ｅ）に示すように、抵抗膜３の両端の導電性薄膜４ａと表電極膜２との境界段差部に例えば銀、ニッケル、銅等の合金、あるいはこれらのうちの一種の金属粉末とエポキシあるいはフェノール系等の樹脂とを混練してなる導電性樹脂ペーストをスクリーン印刷し、硬化して、５〜１５μｍ程度の厚さの導電性厚膜４ｂを形成する（ステップ３０５）。これより、この導電性厚膜４ｂを上層とし、上記導電性薄膜４ａを下層とする２層構造の導電性補助膜４が形成されることとなり、抵抗膜３と一対の表電極膜２との電気的な接続性を良好にすることができる。
【００３９】
つぎに、図示しないが、所望の抵抗値に調整するためにレーザー法により抵抗トリミングを行う。
【００４０】
つぎに、図２（ｆ）に示すように、表電極膜２の少なくとも一部、抵抗膜３、及び導電性補助膜４をそれぞれ被覆するように、フォトリソグラフィ法により、５〜１５μｍ程度の厚さの保護膜５をパターン化し形成する（ステップ３０６）。その材料としてはエポキシ系樹脂を用いることが好ましいが、それに限定するものではなく、例えばポリイミド系樹脂でもよい。
【００４１】
つぎに、図２（ｇ）に示すように、表電極膜２の露出部にジンケート処理やクロメート処理等を施して、数十Å程度の厚さの防錆膜６を形成する（ステップ３０７）。もともと、銅張りフレキシブル基板には防錆処理が施されているが、本実施形態のごとく幾つもの工程を経るたびにその効果が低下する傾向にあるため、当該効果を再度得ることで信頼性を高めるという点において、この防錆膜を形成することは意味がある。
【００４２】
最後に、シート状の樹脂製の基板をレーザー法又はダイシング法により矩形状に分割して（ステツプ３０８）、本実施形態のチップ抵抗器が完成する。
【００４３】
図４は、本発明のチップ抵抗器を内蔵した多層回路基板の一部断面図である。この多層回路基板は、ベース基板上にプリプレグ層を有しており、ここにＩＣチップ、コンデンサ及びチップ抵抗器を内蔵している。なお、ビルドアップ層を有する多層回路基板に適用してもよい。
このチップ抵抗器と多層回路基板の配線パターンとの電気的な接続は、以下の３つの接続形態によって行っている。
【００４４】
第１の接続形態は、チップ抵抗器の表電極膜と多層回路基板の銅箔などの配線パターン８とを、銀ペーストなどの導電性樹脂ペースト９によって電気的に接続するものである。この接続形態は、図４の１（イ）と（ロ）に示す、多層基板上の表面実装形態であり、このうち（イ）はチップ抵抗器のフェイスアップで（ロ）はフェイスダウンの状態図である。そしてこれらの形態は、回路基板の配線パターンとチップ抵抗器とを比較的低温（２５０℃以下）で機械的あるいは電気的信頼性に富んだ接続が達成できるという点において優れている。
なお、これらのチップ抵抗器の多層回路基板に搭載するために固定用接着剤７を用いている。
【００４５】
第２の接続形態は、チップ抵抗器の表電極膜と絶縁層１８を介した多層回路基板の配線パターン８との電気的な接続を、表電極膜上に形成したビアホール６を介して行うものである。この接続形態は、チップ抵抗器のフェイスアップの図４の２（イ）とフェイスダウン図４の２（ロ）があり、これらは実装面積を狭くすることができるので、より一層の高密度実装を実現することができる。また、チップ抵抗器の表電極膜が厚さ３〜３５μｍの銅箔から適宜選択されたものであることから、バイアホール１６を形成するに際して表電極膜が損傷して接続不良が生じるのを防止し、両者間の電気的な接続性を良好かつ安定したものとすることができる。さらに、多層回路基板の配線パターンの材料が主に銅であり、バイアホール１６を介した接続用にも銅薄膜を用いることが多いが、本実施形態のチップ抵抗器の表電極膜の材料はこれらと同じ銅であるため、両者間に生じる熱起電力や接触抵抗を極めて小さいものとすることができる。
【００４６】
第３の接続形態は、チップ抵抗器の表電極膜と絶縁層１８を介した多層回路基板の配線パターン８との電気的な接続を、表電極膜を貫通して形成したスルーホール１７を介して行うものである。この接続形態でも、チップ抵抗器のフェイスアップの図４の３（イ）とフェイスダウンの図４の３（ロ）があり、これらは上記第２の接続形態と同様な効果が得られるとともに、内蔵するチップ抵抗器と多数層の配線パターンとを電気的に接続できるという効果も得ることができる。
【００４７】
なお、上記各接続形態は、必要に応じて任意に組み合わせて適用することが可能である。これにより、高い自由度で実装を行うことができる。
上記した固定用接着剤７としては、はんだペーストによる接合法やバンプ接合法、あるいは導電性接着剤を用いることが可能であり、また、総厚が薄いことから、回路基板の表面上の大型部品の下にもぐらせて実装することも可能となる。この場合、はんだ材料を用いて接続することも可能であるが、環境負荷等の理由により前記導電性接着剤として導電性樹脂ペース材料を適用するのが好ましい。
【００４８】
【発明の効果】
以上説明したように、本発明のチップ抵抗器は、回路基板を多層化する際に電子回路部品として内蔵されるチップ抵抗器であって、シート状で柔軟性を有する銅張りフレキシブル基板と、銅張りフレキシブル基板の片面に形成される一対の表電極膜と、各表電極膜に重畳し各表電極膜間を覆うように各表電極膜の膜厚より薄い薄膜に形成される抵抗膜と、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端との間に亘ってそれぞれ覆うようにして形成される一対の導電性補助膜とを備えて構成され、特に、チップ抵抗器の基板にシート状で柔軟性を有する銅張りフレキシブル基板が採用されて、一対の表電極膜が銅張りフレキシブル基板の銅箔部により形成されるので、表電極膜をめっき法で所定の厚さを確保する場合に比して製造工程も簡略化でき、めっき法による形成の際に生じる応力反りも解消でき、製造工数が削減されて、製造コストを低減でき、多層回路基板に内蔵してビアホール等を介して配線パターンに接続をするときも実装方法の自由度も大きく、かつ高い信頼性の電気的接続を容易に実現できる。そして、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端との間がそれぞれ一対の導電性補助膜で覆われ、この一対の導電性補助膜が、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端にそれぞれ形成され、抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜と、一対の導電性薄膜の上で、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域の両端との間に亘って各表電極膜の内側端部の各境界段差部を含めて形成され、導電性樹脂ペーストからなる一対の導電性厚膜とを有する２層構造により構成され、抵抗膜の各表電極膜に重畳される領域と各表電極膜間の領域とを導電性薄膜と導電性厚膜を介して電気的に接続するので、抵抗膜（薄膜）と表電極膜（銅箔）との膜厚の差による電気的接続の低下を解決し、さらに高信頼性を有する電気的接続を実現して、より高精度で安定した抵抗値を実現できる。例えば、外形寸法を１００５や０６０３のタイプと同等若しくはこれよりも小さくし、特にその厚みを０．２３ｍｍよりも半分以下に薄くした場合においても、高精度で安定した抵抗値を実現できる。よって、このチップ抵抗器によれば、多層回路基板への内蔵が容易でかつ実装面積を有効活用することができる。
また、本発明のチップ抵抗器の製造方法は、銅張りフレキシブル基板に当該基板の銅箔部により一対の表電極膜を少なくとも一組以上形成する工程と、各表電極膜の領域に重畳し各表電極膜間の領域を覆うように、かつ各表電極膜の内側端部の各境界段差部を非連続にして、抵抗膜を各表電極膜よりも薄い薄膜にして形成する工程と、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端にそれぞれ、抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜を形成する工程と、一対の導電性薄膜の上で、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端との間に亘って各表電極膜の内側端部の各境界段差部を含めて導電性樹脂ペーストからなる一対の導電性厚膜を形成する工程と、を有し、この製造方法では、特に、チップ抵抗器の基板に銅張りフレキシブル基板を採用し、その銅箔部を表電極膜とすることにより、表電極膜をめっき法で所定の厚さを確保する場合に比して製造工程も簡略化でき、めっき法による形成の際に生じる応力反りも解消でき、製造工数が削減されて、製造コストを低減でき、多層回路基板に内蔵してビアホール等を介して配線パターンに接続をするときも高い信頼性の電気的接続を容易に実現できる。そして、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端にそれぞれ、抵抗膜と導電性樹脂ペーストとの電気的接続に適する一対の導電性薄膜を形成し、これら一対の導電性薄膜の上で、抵抗膜の各表電極膜に重畳する領域と各表電極膜間の領域の両端との間に亘って各表電極膜の内側端部の各境界段差部を含めて導電性樹脂ペーストからなる一対の導電性厚膜を形成するので、抵抗膜（薄膜）と表電極膜（銅箔）との膜厚の差による電気的接続の低下を解決し、さらに高信頼性を有する電気的接続を実現して、より高精度で安定した抵抗値を実現することができる。よって、このチップ抵抗器の製造方法によれば、製造工数が従来より削減されて、製造コストを低減でき、多層回路基板に内蔵可能であり高性能な抵抗器を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るチップ抵抗器の斜視図である。
【図２】図１のチップ抵抗器の製造工程に関する説明図（平面図・断面図）である。
【図３】図１のチップ抵抗器の製造工程に関するフローチャートである。
【図４】図１のチップ抵抗器の実装形態を説明するための断面図である。
【図５】従来のチップ抵抗器の断面図である。
【図６】従来の他のチップ抵抗器の断面図である。
【符号の説明】
１  樹脂系基板（銅張りフレキシブル基板）
２  表電極膜
３  抵抗膜（層）
４  導電性補助膜
４ａ  導電性薄膜（層）
４ｂ  導電性厚膜
５  保護膜
６  防錆膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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