(57)【特許請求の範囲】
【請求項１】
所定の基材と、
前記基材の上に形成された緩衝層と、
前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、
前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
前記電子供給層は、
前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌxＧａ1−xＮであって０．５≦ｘ≦１．０なる範囲内で組成比が一定の前記III族窒化物からなる第１層と、
前記第１層の上に形成され、ＡｌyＧａ1−yＮであって前記ｘに対し０≦ｙ＜ｘなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、
前記第２層の上に形成され、ＧａＮからなる第３層と、
を備えることを特徴とする半導体積層構造。
【請求項２】
請求項１に記載の半導体積層構造であって、
前記第１層がＡｌＮからなることを特徴とする半導体積層構造。
【請求項３】
所定の基材と、
前記基材の上に形成された緩衝層と、
前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、
前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
前記電子供給層は、
前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌＮからなる組成比が一定の第１層と、
前記第１層の上に形成され、最下端部における組成をＡｌxＧａ1−xＮと表すときに０．５≦ｘ＜１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすｙについてＡｌyＧａ1−yＮなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、
前記第２層の上に形成され、ＧａＮからなる第３層と、
を備えることを特徴とする半導体積層構造。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、
前記電子供給層の厚みが３０ｎｍ以下であることを特徴とする半導体積層構造。
【請求項５】
請求項１ないし請求項４のいずれかに記載の半導体積層構造に、ソース電極、ドレイン電極、およびゲート電極を形成してなるトランジスタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物を用いたＨＥＭＴ（高電子移動度トランジスタ）に関する。
【背景技術】
【０００２】
ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、かつ高融点であることから、ＧａＡｓ系材料に代わる、高出力、高周波、高温用の半導体デバイス材料として期待されており、特に、その物性を活かすデバイスであるＨＥＭＴの研究・開発が盛んである。（例えば、非特許文献１および特許文献１参照。）。
【０００３】
【非特許文献１】S.Keller et al. "Metalorganic Chemical vapor deposition of high mobility AlGaN/GaN heterostructures", JOURNAL OF APPLIED PHYSICS, American Institute of Physics, volume 86,number 10, 1999  p.5850
【特許文献１】特開２００３−１５１９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１には、ＧａＮ層と、ＡｌxＧａ1-xＮ層とからなるヘテロ構造が開示されており、Ａｌ混晶比ｘが大きくなるほど、ヘテロ接合界面における２次元電子ガスのシートキャリア濃度が高くなる一方、電子移動度はｘが０．２を越えると減少することや、ｘが大きくなると、ＡｌxＧａ1-xＮ層の表面に欠陥が増加し、島状成長をするようになることが開示されている。
【０００５】
特許文献１には、ＩｎxＧａ1-xＮからなるチャネル層と、ＩｎyＡｌyＧａ1-x-yＮからなるワイドバンドギャップ層からなるヘテロ構造を含む２次元電子ガスを用いた電子デバイスであって、ヘテロ界面から離れるに従って、Ａｌ混晶比ｚが減少することを特徴とするものが開示されている。ワイドバンドギャップ層のヘテロ界面におけるＡｌ混晶比ｚが最大でも０．３５という範囲においては、係る構造を取ることにより、非特許文献１に開示されているものよりも高い電子移動度が実現できることが示されている。
【０００６】
一方で、比較的高い電子移動度を維持しながらも、高いシートキャリア濃度を活かすべく、ヘテロ界面において、よりＡｌリッチな組成（全てのIII族元素に対するＡＬの比が０．５以上）を有するデバイスが求められる場合がある。例えば、デバイスへの通電量を高めたい場合などがこれに相当する。しかしながら、非特許文献１に開示されているようなヘテロ構造では、Ａｌリッチな組成を取る場合、上述のような欠陥に起因して生じるクラックが、ＧａＮ層にまで伝搬することが懸念される。さらには、このような表面における欠陥の存在は、ＨＥＭＴ素子においてゲート電極を設ける際の、良好なショットキー接合の形成を妨げることにもなる。
【０００７】
また、特許文献１においては、ヘテロ界面におけるＡｌ混晶比ｚが０．３５よりも大きな組成を有するデバイスについて、具体的な内容の開示はなされておらず、また、Ａｌ混晶比やシートキャリア濃度あるいは電子移動度と、表面形状との相関についての言及はない。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、表面品質に優れ、かつ、高いシートキャリア濃度と電子移動度を有するＨＥＭＴを実現する半導体積層構造、およびトランジスタ素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１の発明は、所定の基材と、前記基材の上に形成された緩衝層と、前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、前記電子供給層は、前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌxＧａ1−xＮであって０．５≦ｘ≦１．０なる範囲内で組成比が一定の前記III族窒化物からなる第１層と、前記第１層の上に形成され、ＡｌyＧａ1−yＮであって前記ｘに対し０≦ｙ＜ｘなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、前記第２層の上に形成され、ＧａＮからなる第３層と、を備えることを特徴とする。
【００１１】
請求項２の発明は、請求項１に記載の半導体積層構造であって、前記第１層がＡｌＮからなることを特徴とする。
【００１３】
請求項３の発明は、所定の基材と、前記基材の上に形成された緩衝層と、前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、前記電子供給層は、前記チャネル層の上に形成され、ＡｌＮからなる第１層と、前記第１層の上に形成され、最下端部における組成をＡｌxＧａ1−xＮと表すときに０．５≦ｘ＜１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすｙについてＡｌyＧａ1-yＮなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、前記第２層の上に形成され、ＧａＮからなる第３層と、を備えることを特徴とする。
【００１４】
請求項６の発明は、請求項１ないし請求項５のいずれかに記載の半導体積層構造であって、前記第１層の厚みが１０ｎｍ以下であることを特徴とする。
【００１５】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載の半導体積層構造であって、前記第２層の最上端がＧａＮなる組成を有してなることを特徴とする。
【００１７】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、前記電子供給層の厚みが３０ｎｍ以下であることを特徴とする。
【００２０】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体積層構造に、ソース電極、ドレイン電極、およびゲート電極を形成してなる。
【発明の効果】
【００２１】
請求項１ないし請求項５の発明によれば、電子供給層においてチャネル層近傍のＡｌの存在比率を高めることで、チャネル層表面に高濃度の２次元電子ガスを発生させる一方で、Ａｌの存在比率を上方ほど小さくすることで、ＡｌＮとＧａＮとの格子定数差に起因して発生するクラックの発生を抑制することができるので、高品質のＨＥＭＴが提供可能となる。
【００２２】
また、請求項１ないし請求項５の発明によれば、Ａｌの存在比率が高い第１層をごく薄く形成するので、クラックの発生をより効果的に抑制できる。
【００２３】
また、請求項１ないし請求項５の発明によれば、第２層の最表面をＧａＮとし、その上にＧａＮからなる第３層を形成することで、表面の結晶品質がより高められるので、ショットキー接合を良好に形成することが可能となる。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。
【発明を実施するための最良の形態】
【００２４】
＜第１の実施の形態＞
図１（ａ）は、本発明の第１の実施の形態に係る半導体積層構造１を用いて形成されたＨＥＭＴ素子２の構成を示す概要図であり、図１（ｂ）は、半導体積層構造１を構成する各層において、III族元素に対するＡｌの存在比率を示す図である。なお、図示の都合上、図１（ａ）における各層の厚みの比率は、実際の比率を反映したものではない。
【００２５】
半導体積層構造１は、基板（基材）３の上に、チャネル層４と、第１電子供給層５と、第２電子供給層６と、第３電子供給層７とを備える。なお、以下の説明において、第１電子供給層５と第２電子供給層６と第３電子供給層７とを単に、電子供給層と総称する場合がある。また、ＨＥＭＴ素子２は、係る半導体積層構造１に、ソース電極８ｓ、ドレイン電極８ｄ、およびゲート電極８ｇを形成してなる。なお、電子供給層の少なくとも一部領域に、例えばＳｉなどのｎ型のドーパントがドープされていてもよい。
【００２６】
基板３は、その上に形成するチャネル層４や電子供給層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、ＳｉＣ（炭化ケイ素）やサファイアなどの単結晶を所定の厚みに切り出したものを用いる。あるいは、ＺｎＯ，ＬｉＡｌＯ2，ＬｉＧａＯ2，ＭｇＡｌ2Ｏ4，（ＬａＳｒ）（ＡｌＴａ）Ｏ3，ＮｄＧａＯ3，ＭｇＯといった各種酸化物材料，Ｓｉ，Ｇｅといった各種ＩＶ族単結晶、ＳｉＧｅといった各種ＩＶ−ＩＶ族化合物，ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮといった各種ＩＩＩ―Ｖ族化合物およびＺｒＢ2といった各種ホウ化物の単結晶から適宜選択して用いてもよい。基板３の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。
【００２７】
チャネル層４は、不純物を含まないＧａＮ（ｉ−ＧａＮ）にて形成される。チャネル層４は、例えばＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition：有機金属化学気相成長法）法などの公知の成膜手法にて形成される。なお、ＧａＮの結晶品質を高める目的で、図示しないバッファ層を、例えば、ＡｌＮにて、基板３とチャネル層４との間に設けるのが好ましい。
【００２８】
チャネル層４の上面近傍には、電子供給層からキャリアとなる電子が供給されることにより、高濃度の２次元電子ガスが生成する２次元電子ガス領域４ａが形成されることになる。チャネル層４は、この２次元電子ガス領域４ａを確保するだけの厚みが必要である一方、あまりに厚みが大きすぎると、クラックが発生しやすくなることから、数μｍ程度の厚みに形成されるのが好適である。
【００２９】
電子供給層は、本実施の形態の場合、第１電子供給層５と第２電子供給層６と第３電子供給層７の３層にて形成されてなる。第１電子供給層５、第２電子供給層６、および第３電子供給層７はいずれも、例えばＭＯＣＶＤ法などの公知の成膜手法にて形成される。また、電子供給層は全体として、３０ｎｍ以下に形成されるのが、２次元電子ガス領域４ａの形成の点ならびにデバイス動作の点(すなわちゲート電圧印加に対する主電流の制御性という点)からは好ましい。
【００３０】
まず、チャネル層４の直上には、第１電子供給層５がＡｌＮにて形成される。これにより、ＡｌＮ／ｉ−ＧａＮのヘテロ界面が形成される。ＡｌＮを用いるのは、チャネル層４とのバンドギャップ差を大きくすることで、２次元電子ガス領域４ａにおける２次元電子ガスの濃度を高めるためである。ただし、第１電子供給層５は、１０ｎｍ以下の厚みに形成されることが好ましい。厚みが大きくなると、ＧａＮとＡｌＮとの格子定数差に起因してクラックが発生しやすくなるからである。
【００３１】
第２電子供給層６は、ＡｌyＧａ1-yＮなる組成を有するIII族窒化物にて形成される。ただし、ｙは、０．５≦ｘ≦１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすように定められるとともに、上方ほど、その値が小さくなるように定められる。すなわち、図１（ｂ）に示すように、第２電子供給層６は、上方ほどＡｌの存在比率が小さくなり、Ｇａの存在比率が大きくなる傾斜組成層である。また、第２電子供給層６の最下端においてはｙ＝ｘであり、０．５≦ｘ≦１．０であることから、最下端に形成されるのは、０．５≦ｙ≦１．０のＡｌyＧａ1-yＮ、つまりはＡｌリッチなIII族窒化物である。特に、ｘ＝１．０であってｙ＝１．０である場合は、ＡｌＮとなる。よって、第２電子供給層６の最下端近傍においても、その直下の第１電子供給層５と同様に、チャネル層４とのバンドギャップ差が大きいことになり、２次元電子ガス領域４ａにおける２次元電子ガスの濃度の向上に寄与している。また、好ましくは、図１（ａ）に示すように、その最上面がＧａＮとなるように、すなわち、ｙ＝０となるように形成される。なお、第２電子供給層６におけるＡｌの存在比率を表すｙの値は、必ずしも図１（ｂ）に示すように厚み方向に対して連続的に変化するように定められる必要はなく、厚み方向に対してステップ状に変化するように定められてもよいし、さらにこれらを適宜に組み合わせて定められてもよい。
【００３２】
第３電子供給層７は、ＧａＮにて、数ｎｍ以下の厚みに形成される。なお、第３電子供給層７を設けなくとも、クラックを抑制するという本発明の効果を得ることはできるが、第３電子供給層７を設けることにより、非特許文献１に開示されているヘテロ構造に比して、電子供給層表面における結晶品質がより向上する。
【００３３】
ソース電極８ｓおよびドレイン電極８ｄは、第３電子供給層７の表面に、例えば、Ｔｉ／Ａｕ／Ｎｉ／Ａｕにてオーミック接合により形成される。ソース電極８ｓおよびドレイン電極８ｄの形成に際しては、第３電子供給層７の表面の電極形成箇所に、所定のコンタクト処理がなされた上で行われてもよい。また、ゲート電極８ｇは、電子供給層７の表面に、例えば、Ｐｄ／Ｔｉ／Ａｕにてショットキー接合により形成される。
【００３４】
図３は、上記のように形成された半導体積層構造１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。図３においては、第２電子供給層６の最下端のＡｌの存在比率、すなわちｘの値を０．６から１．０の範囲で変えた場合の像を示している。また、図５は、図３との対比のために作製した、図８に示すような非特許文献１に開示されたものと同様の半導体積層構造２１について、表面のＡＦＭ像を示す図である。図５においては、図８における電子供給層２５ないし２７におけるIII族窒化物元素のうちＡｌの存在比率、すなわち、ＡｌzＧａ1-zＮにおけるｚを変えた場合の像を示している。
【００３５】
両者を比較すると、図５に示す半導体積層構造２１においては、電子供給層２５ないし２７におけるＡｌの存在比率がｚ＝０．５８および０．７０の場合に、多数のクラックが生じていることがわかる。これに対して、図３に示す本実施の形態に係る半導体積層構造１においては、ｘ＝１．０の場合であっても、クラックは生じていない。
【００３６】
図６（ａ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２の主なホール特性を、一覧にして示すテーブルＴＢＬ１である。また、図６（ｃ）は、対比のために、図８に示す半導体積層構造２１を用いて形成された、ＨＥＭＴ素子のホール特性を、一覧にして示すテーブルＴＢＬ３である。両者を比較すると、本実施の形態に係るＨＥＭＴ素子２は、シート電子濃度（シートキャリア濃度）に関しては、テーブルＴＢＬ３に示す値よりも若干劣るものの比較的高い値を維持しており、電子移動度やシート抵抗においては、優れた値を示している。
【００３７】
図７（ａ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２のゲートリーク特性を評価すべく、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク電流を一覧にして示すテーブルＴＢＬ４である。また、図７（ｃ）は、対比のために、図８に示す半導体積層構造２１を用いて形成されたＨＥＭＴ素子についての値を、一覧にして示すテーブルＴＢＬ６である。両者を比較すると、本実施の形態に係るＨＥＭＴ素子２のゲートリーク電流値は、Ａｌリッチな組成範囲であっても、十分に低いといえる。これにより、本実施の形態に係るＨＥＭＴ素子２のゲート電極２ｇについて、良好なショットキー接合が形成されていることがわかる。
【００３８】
このように、本実施の形態においては、第１電子供給層５をＡｌＮによって薄く形成し、さらに第２電子供給層６として上記のような傾斜組成層を設けることにより、ヘテロ界面が格子定数差が大きいＧａＮとＡｌＮとによって形成されているにも関わらず、該界面で生じる応力が傾斜組成層によって緩和され、電子供給層におけるクラックの発生が抑制される。また、表面にＧａＮを形成することによって、表面の結晶品質の向上がより図られている。これらにより、良好なショットキー接合を有するゲート電極の形成が実現される。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。このような効果に関しては、非特許文献１や特許文献１において示唆はなされていない。同時に、電子供給層が、ヘテロ界面近傍においてＡｌリッチな組成を有するように形成されることによって、高いシートキャリア濃度と高い電子移動度とが実現されてなる。
【００３９】
＜第２の実施の形態＞
図２（ａ）は、本発明の第２の実施の形態に係る半導体積層構造１１を用いて形成されたＨＥＭＴ素子１２の構成を示す概要図であり、図２（ｂ）は、半導体積層構造１１を構成する各層において、III族元素に対するＡｌの存在比率を示す図である。なお、図示の都合上、図２（ａ）における各層の厚みの比率は、実際の比率を反映したものではない。
【００４０】
半導体積層構造１１は、第１の実施の形態に係る半導体積層構造１と同様に、基板１３の上に、チャネル層１４と、第１電子供給層１５と、第２電子供給層１６と、第３電子供給層１７とを備える。なお、以下の説明において、第１電子供給層１５と第２電子供給層１６と第３電子供給層１７とを単に、電子供給層と総称する場合がある。また、ＨＥＭＴ素子１２は、第１の実施の系他に係るＨＥＭＴ素子２と同様に、半導体積層構造１１に、ソース電極１８ｓ、ドレイン電極１８ｄ、およびゲート電極１８ｇを形成してなる。なお、電子供給層の少なくとも一部領域に、例えばＳｉなどのｎ型のドーパントがドープされていてもよい。
【００４１】
半導体積層構造１１は、第１の実施の形態に係る半導体積層構造１と、第１電子供給層１５と第２電子供給層１６の組成が、対応する第１電子供給層５と第２電子供給層６の組成と異なっているが、他の各層については、第１の実施の形態における各層と同じであるので、これらの説明は省略する。
【００４２】
半導体積層構造１１において、第１電子供給層１５は、ＡｌxＧａ1-xＮなる組成を有するIII族窒化物にて形成される。ただし、ｘの値は、０．５≦ｘ≦１．０を満たすように定められる。すなわち、第１電子供給層１５は、ＡｌリッチなIII族窒化物にて形成されてなる。これにより、チャネル層１４と第１電子供給層１５とのバンドギャップ差が大きくなることから、半導体積層構造１１においても、２次元電子ガス領域１４ａにおいて高い濃度の２次元電子ガスが生成する。なお、第１電子供給層１５は、１０ｎｍ以下の厚みに形成されることが好ましいのは、第１の実施の形態と同様である。
【００４３】
第２電子供給層１６は、ＡｌyＧａ1-yＮなる組成を有するIII族窒化物にて形成される。ただし、ｙは、第１電子供給層１５のｘの値に対して０≦ｙ≦ｘの範囲をみたすように定められるとともに、上方ほど、その値が小さくなるように定められる。すなわち、図２（ｂ）に示すように、第２電子供給層１６は、上方ほどＡｌの存在比率が小さくなり、Ｇａの存在比率が大きくなる傾斜組成層である。また、第２電子供給層１６の最下端においてはｙ＝ｘであることから、最下端に形成されるのは、第１電子供給層１５と同じ組成のＡｌリッチなIII族窒化物である。よって、第２電子供給層１６の最下端近傍においても、その直下の第１電子供給層１５と同様に、チャネル層１４とのバンドギャップ差が大きいことになり、２次元電子ガス領域１４ａにおける２次元電子ガスの濃度の向上に寄与している。また、好ましくは、図２（ａ）に示すように、その最上面がＧａＮとなるように、すなわち、ｙ＝０となるように形成される。
【００４４】
図４は、上記のように形成された半導体積層構造１１の表面のＡＦＭ像を示す図である。図４においては、第２電子供給層６の最下端のＡｌの存在比率、すなわちｘの値を０．６から１．０の範囲で変えた場合の像を示している。図４に示すように、半導体積層構造１１の場合も、第１の実施の形態に係る半導体積層構造１と同様に、Ａｌリッチな組成範囲でも、クラックは生じていない。
【００４５】
図６（ｂ）は、上記のように形成される半導体積層構造１１を用いて形成された、ＨＥＭＴ素子１２の主なホール特性を、一覧にして示すテーブルＴＢＬ２である。テーブルＴＢＬ２をみると、本実施の形態に係るＨＥＭＴ素子１２も、第１の実施の形態に係るＨＥＭＴ素子２と同様に、シート電子濃度に関しては、テーブルＴＢＬ３に示す値よりも若干劣るものの、比較的高い値を維持しており、電子移動度やシート抵抗においては、優れた値を示している。
【００４６】
図７（ｂ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２のゲートリーク特性を評価すべく、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク電流を一覧にして示すテーブルＴＢＬ５である。テーブルＴＢＬ５をみると、本実施の形態に係るＨＥＭＴ素子１２のゲートリーク電流値も、第１の実施の形態に係るＨＥＭＴ素子２と同様に、Ａｌリッチな組成範囲であっても、十分に低いといえる。これにより、本実施の形態に係るＨＥＭＴ素子１２のゲート電極１８ｇについても、良好なショットキー接合が形成されていることがわかる。
【００４７】
このように、本実施の形態においても、第１電子供給層１５をＡｌリッチなＡｌxＧａ1-xＮによって薄く形成し、さらに第２電子供給層１６として上記のような傾斜組成層を設けることにより、ヘテロ界面が格子定数差が大きいＡｌxＧａ1-xＮとＡｌＮとによって形成されているにも関わらず、該界面で生じる応力が傾斜組成層によって緩和され、電子供給層におけるクラックの発生が抑制される。また、表面にＧａＮを形成することによって、表面の結晶品質の向上がより図られている。これらにより、良好なショットキー接合を有するゲート電極の形成が実現される。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。このような効果に関しては、非特許文献１や特許文献１において示唆はなされていない。同時に、電子供給層が、ヘテロ界面近傍においてＡｌリッチな組成を有するように形成されることによって、高いシートキャリア濃度と高い電子移動度とが実現されてなる。
【実施例】
【００４８】
（実施例１）
本実施例においては、第１の実施の形態に係る半導体積層構造１と、これを用いたＨＥＭＴ素子２とを作製した。まず、半導体積層構造１の作製においては、基板３として４インチ径の厚さ６３０μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ2、Ｎ2、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、およびＮＨ3が、反応管内に供給可能とされている。キャリアガスとして、水素を流速２m／ｓｅｃで流しながら、基板３を１２００℃まで昇温した後、１０分間保持し、基板３のサーマルクリーニングを実施した。
【００４９】
その後、基板温度を５００℃まで低下させ、ＴＭＧとそのキャリアガスである水素とを流速が全体として２ｍ／ｓｅｃとなるように供給するとともに、アンモニアガスとそのキャリアガスである水素とを流速が全体として２ｍ／ｓｅｃであるように供給することにより、２５ｎｍの厚さの低温ＧａＮバッファ層を成長させた。そして、再び１１００℃に昇温し、ＴＭＧとＮＨ3とを供給して、チャネル層４として厚さ３μｍのＧａＮ層を形成した。この際、成膜速度を約３μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。
【００５０】
ＧａＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＮＨ3とを供給して、第１電子供給層５として厚さ１ｎｍのＡｌＮ層を形成した。この際、成膜速度を約０．５μｍ／ｈｒとなるように、ＴＭＡ及びＮＨ3の供給量を設定した。
【００５１】
ＡｌＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧとＮＨ3とを供給して、第２電子供給層６として厚さ２１ｎｍの傾斜組成層を形成した。傾斜組成層は、最下端すなわち成膜開始時の組成をＡｌ0.7Ｇａ0.3Ｎ、すなわちｙ＝０．７、最上端すなわち成膜終了時の組成をＧａＮ、すなわちｙ＝０とした。このような傾斜組成層の形成は、ＴＭＧの供給量を約３０μｍｏｌ／ｍｉｎと一定とし，ＴＭＡの供給量を約４０μｍｏｌ／ｍｉｎから０μｍｏｌ／ｍｉｎと可変させることにより行った。
【００５２】
さらに、その後、１１００℃に保ったまま、ＴＭＧとＮＨ3とを供給して、第３電子供給層７として厚さ３ｎｍのＧａＮ層を形成した。成膜速度を約０．３μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。これにより、半導体積層構造１を得た。
【００５３】
このようにして得られた半導体積層構造１の表面、つまりは第３電子供給層７の表面をＡＦＭにて観察することにより、図３（ｂ）の像が得られた。また、このときの表面粗さは約０．４ｎｍであった。これにより、半導体積層構造１は、その表面にクラックを有することがなく、良好な表面品質を有することが確認された。
【００５４】
さらに、半導体積層構造１の表面の所定位置に、Ｔｉ／Ａｕ／Ｎｉ／Ａｕからなるソース電極８ｓおよびドレイン電極８ｄをオーミック接合にて形成し、Ｐｄ／Ｔｉ／Ａｕからなるゲート電極８ｇを、ショットキー接合にて形成し、ＨＥＭＴ素子２を得た。
【００５５】
このようにして得られたＨＥＭＴ素子２について、ホール特性を評価したところ、図６（ａ）のＮｏ．２に示す結果が得られた。また、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク特性を評価したところ、図７（ａ）のＮｏ．２に示す結果が得られた。
【００５６】
また、第２電子供給層６の組成比が異なる半導体積層構造１およびこれを用いたＨＥＭＴ素子２を同様に形成し、これらについて、図３、図６（ａ）、および図７（ａ）に示すような物性が確認された。
【００５７】
（実施例２）
本実施例においては、第２の実施の形態に係る半導体積層構造１１と、これを用いたＨＥＭＴ素子１２とを作製した。まず、半導体積層構造１１の作製においては、基板１３として４インチ径の厚さ６３０μｍのＣ面サファイア単結晶を用い、実施例１と同様にチャネル層１４として厚さ３μｍのＧａＮ層を形成した。
【００５８】
ＧａＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧと、ＮＨ3とを供給して、第１電子供給層１５として厚さ７ｎｍのＡｌ0.7Ｇａ0.3Ｎ層を形成した。この際、成膜速度を約０．８μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。
【００５９】
Ａｌ0.7Ｇａ0.3Ｎ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧとＮＨ3とを供給して、第２電子供給層１６として厚さ１５ｎｍの傾斜組成層を形成した。傾斜組成層は、最下端すなわち成膜開始時の組成を第１電子供給層１５と同じＡｌ0.7Ｇａ0.3Ｎ、すなわちｙ＝０．７、最上端すなわち成膜終了時の組成をＧａＮ、すなわちｙ＝０とした。このような傾斜組成層の形成は、ＴＭＧの供給量を約３０μｍｏｌ／ｍｉｎと一定とし，ＴＭＡの供給量を約４０μｍｏｌ／ｍｉｎから０μｍｏｌ／ｍｉｎと可変させることにより行った。
【００６０】
さらに、その後、実施例１と同様に、厚さ３ｎｍのＧａＮ層を形成した。これにより、半導体積層構造１１を得た。
【００６１】
このようにして得られた半導体積層構造１１の表面、つまりは第３電子供給層７の表面をＡＦＭにて観察することにより、図４（ｂ）の像が得られた。また、このときの表面粗さは約０．４ｎｍであった。これにより、半導体積層構造１１は、その表面にクラックを有することがなく、良好な表面品質を有することが確認された。
【００６２】
さらに、半導体積層構造１１の表面の所定位置に、実施例１と同様にソース電極１８ｓおよびドレイン電極１８ｄをオーミック接合にて形成し、ゲート電極１８ｇを、ショットキー接合にて形成し、ＨＥＭＴ素子１２を得た。
【００６３】
このようにして得られたＨＥＭＴ素子１２について、ホール特性を評価したところ、図６（ｂ）のＮｏ．２に示す結果が得られた。また、ゲート−ソース電極間に電圧４０Ｖ印加した時のゲートリーク特性を評価したところ、図７（ｂ）のＮｏ．２に示す結果が得られた。
【００６４】
また、第１電子供給層１５および第２電子供給層１６の組成比が異なる半導体積層構造１１およびこれを用いたＨＥＭＴ素子１２を同様に形成し、これらについて、図４、図６（ｂ）、および図７（ｂ）に示すような物性が確認された。
【００６５】
（比較例）
比較例として、図８に示すような、非特許文献１に開示されたものと同様の半導体積層構造２１と、これを用いた図示しないＨＥＭＴとを形成した。半導体積層構造２１は、基板２３の上に、チャネル層２４と、第１電子供給層２５と、第２電子供給層２６と、第３電子供給層２７とを備える。基板２３およびチャネル層２４は、第１および第２の実施の形態に係る半導体積層構造に係る基板とチャネル層と同様に構成される。第１ないし第３電子供給層２５ないし２７は、いずれも、ＡｌzＧａ1-zＮなる組成を有するIII族窒化物にて形成される。ただし、第２電子供給層２６には、ｎ型ドーパントとしてＳｉがドープされてなる。
【００６６】
本比較例では、実施例１および２と同様に基板２３にチャネル層２４を形成した後、引き続いて、ＭＯＣＶＤ装置内にて、ＴＭＡとＴＭＧとＮＨ3とを供給することにより、第１電子供給層２５を３ｎｍの厚みに形成した。さらに、これらに加えて、シランガスを供給することにより、Ｓｉがドープされた第２電子供給層２６を２５ｎｍの厚みに形成した。さらに、シランガスの供給のみを停止することにより、第３電子供給層２７を３ｎｍの厚みに形成して、半導体積層構造２１を得た。ｚの値を違えることにより、いくつかの半導体積層構造２１を得た。
【００６７】
このようにして得られたｚ＝０．２６、０．３９、０．５８、０．７０の場合の半導体積層構造２１の表面、つまりは第３電子供給層２５の表面をＡＦＭにて観察することにより、図５（ａ）〜（ｄ）の像が得られた。これらの表面粗さは，（ａ）が約０．４ｎｍ、（ｂ）が０．６ｎｍ、（ｃ）が０．８ｎｍ、（ｄ）が１．０ｎｍであった。
【００６８】
さらに、これらの半導体積層構造２１のそれぞれに対して、実施例１および２と同様に電極形成を行うことによって、図示しないＨＥＭＴ素子を得た。これらについて、図６（ｃ）、および図７（ｃ）に示すような物性が確認された。
【００６９】
実施例１および実施例２と比較例とを比較すると、上述したように、実施例１および実施例２においては、ヘテロ界面が格子定数差が大きいＧａＮとＡｌＮあるいはＡｌxＧａ1-xＮとによって形成されているにも関わらず、電子供給層におけるクラックの発生が抑制されていることが確認された。また、良好なショットキー接合を有するゲート電極の形成が実現されていることが確認された。さらに、高いシートキャリア濃度と高い電子移動度とが実現されてなることが確認された。
【００７０】
＜変形例＞
第１および第２の実施の形態においては、第２電子供給層６および１６を傾斜組成層として形成しているが、ＧａＮのみにて形成することによっても、ＨＥＭＴ素子を形成することは可能である。
【００７１】
また、ＨＥＭＴ素子においては、電極をリセス構造にて形成してもよい。図９は、第１の実施の形態に係る半導体積層構造１を用い、係るリセス構造を有するＨＥＭＴ素子３２を形成した場合の構成を示す概要図である。ＨＥＭＴ素子３２においては、半導体積層構造１の一部を選択的にエッチングすることによって、ゲート電極３８ｇを第１電子供給層５の直上にまで達するように形成してなる場合を示している。なお、ＨＥＭＴ素子３２の表面に、ＳｉＯ2からなる保護層３９が設けられていてもよい。
【図面の簡単な説明】
【００７２】
【図１】第１の実施の形態に係るＨＥＭＴ素子２の構成を示す概要図および、半導体積層構造１における、III族元素に対するＡｌの存在比率を示す図である。
【図２】第２の実施の形態に係るＨＥＭＴ素子１２の構成を示す概要図および、半導体積層構造１１における、III族元素に対するＡｌの存在比率を示す図である。
【図３】半導体積層構造１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。
【図４】半導体積層構造１１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。
【図５】半導体積層構造２１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。
【図６】ＨＥＭＴ素子の主なホール特性を一覧にして示す図である。
【図７】ＨＥＭＴ素子のゲートリーク特性を一覧にして示す図である。
【図８】比較例の半導体積層構造２１の構成を示す概要図である。
【図９】リセス構造を有するＨＥＭＴ素子の構成を示す概要図である。
【符号の説明】
【００７３】
１、１１  半導体積層構造
２、１２、３２  ＨＥＭＴ素子
３，１３  基板
４、１４  チャネル層
４ａ、１４ａ  次元電子ガス領域
５、１５  第１電子供給層
６、１６  第２電子供給層
７、１７  第３電子供給層
８ｄ、１８ｄ、３８ｄ  ドレイン電極
８ｇ、１８ｇ、３８ｇ  ゲート電極
８ｓ、１８ｓ、３８ｓ  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004832722.tif 000007
【図７】
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【図８】
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【図９】
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