(57)【特許請求の範囲】
【請求項１】
液晶を有し、且つ複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴを駆動するソースドライバおよびゲートドライバと、
を有する表示装置であって、
ｍビットデジタルビデオデータのうち、ｎビットを２ｍ−ｎ個のｎビットデジタルビデオデータに変換して電圧階調の情報として用い、かつ（ｍ−ｎ）ビットを時間階調の情報として用い（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
前記２ｍ−ｎ個のｎビットデジタルデータは、前記２ｍ−ｎ個のｎビットデジタルデータの出力順序のパターンに該当する複数の出力パターンからランダムに選択された出力パターンで、前記ソースドライバへ出力され、
１フレームは複数のサブフレームからなり、前記サブフレーム毎に前記液晶に印加される電界の向きが逆になり、
前記ソースドライバまたは前記ゲートドライバは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路を有し、
前記複数の画素ＴＦＴはｎチャネル型ＴＦＴであり、
前記ＣＭＯＳ回路と前記複数の画素ＴＦＴ上に第１の層間絶縁膜が形成され、
前記第１の層間絶縁膜上にパッシベーション膜が形成され、
前記パッシベーション膜上に有機樹脂からなる第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上に画素電極が形成され、
前記ＣＭＯＳ回路の前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重なるＬＤＤ領域を有し、
前記複数の画素ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重ならないＬＤＤ領域を有することを特徴とする表示装置。
【請求項２】
液晶を有し、且つ複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴを駆動するソースドライバおよびゲートドライバと、
ｍビットデジタルビデオデータを２ｍ−ｎ個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記２ｍ−ｎ個のｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
ｍビットデジタルビデオデータのうち、ｎビットを２ｍ−ｎ個のｎビットデジタルビデオデータに変換して電圧階調の情報として用い、かつ（ｍ−ｎ）ビットを時間階調の情報として用い、
前記２ｍ−ｎ個のｎビットデジタルデータは、前記２ｍ−ｎ個のｎビットデジタルデータの出力順序のパターンに該当する複数の出力パターンからランダムに選択された出力パターンで、前記ソースドライバへ出力され、
１フレームは複数のサブフレームからなり、前記サブフレーム毎に前記液晶に印加される電界の向きが逆になり、
前記ソースドライバまたは前記ゲートドライバは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路を有し、
前記複数の画素ＴＦＴはｎチャネル型ＴＦＴであり、
前記ＣＭＯＳ回路と前記複数の画素ＴＦＴ上に第１の層間絶縁膜が形成され、
前記第１の層間絶縁膜上にパッシベーション膜が形成され、
前記パッシベーション膜上に有機樹脂からなる第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上に画素電極が形成され、
前記ＣＭＯＳ回路の前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重なるＬＤＤ領域を有し、
前記複数の画素ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重ならないＬＤＤ領域を有することを特徴とする表示装置。
【請求項３】
液晶を有し、且つ複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴを駆動するソースドライバおよびゲートドライバと、
を有する表示装置であって、
ｍビットデジタルビデオデータのうち、ｎビットを２ｍ−ｎ個のｎビットデジタルビデオデータに変換して電圧階調の情報として用い、かつ（ｍ−ｎ）ビットを時間階調の情報として用い（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
同じ階調表示レベルを示す前記２ｍ−ｎ個のｎビットデジタルデータの出力順序のパターンに該当する出力パターンが複数あるとき、前記２ｍ−ｎ個のｎビットデジタルデータは、前記複数の出力パターンからランダムに選択された出力パターンで、前記ソースドライバへ出力され、
１フレームは複数のサブフレームからなり、前記サブフレーム毎に前記液晶に印加される電界の向きが逆になり、
前記ソースドライバまたは前記ゲートドライバは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路を有し、
前記複数の画素ＴＦＴはｎチャネル型ＴＦＴであり、
前記ＣＭＯＳ回路と前記複数の画素ＴＦＴ上に第１の層間絶縁膜が形成され、
前記第１の層間絶縁膜上にパッシベーション膜が形成され、
前記パッシベーション膜上に有機樹脂からなる第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上に画素電極が形成され、
前記ＣＭＯＳ回路の前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重なるＬＤＤ領域を有し、
前記複数の画素ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重ならないＬＤＤ領域を有することを特徴とする表示装置。
【請求項４】
液晶を有し、且つ複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴを駆動するソースドライバおよびゲートドライバと、
ｍビットデジタルビデオデータを２ｍ−ｎ個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記２ｍ−ｎ個のｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
ｍビットデジタルビデオデータのうち、ｎビットを２ｍ−ｎ個のｎビットデジタルビデオデータに変換して電圧階調の情報として用い、かつ（ｍ−ｎ）ビットを時間階調の情報として用い、
同じ階調表示レベルを示す前記２ｍ−ｎ個のｎビットデジタルデータの出力順序のパターンに該当する出力パターンが複数あるとき、前記２ｍ−ｎ個のｎビットデジタルデータは、前記複数の出力パターンからランダムに選択された出力パターンで、前記ソースドライバへ出力され、
１フレームは複数のサブフレームからなり、前記サブフレーム毎に前記液晶に印加される電界の向きが逆になり、
前記ソースドライバまたは前記ゲートドライバは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路を有し、
前記複数の画素ＴＦＴはｎチャネル型ＴＦＴであり、
前記ＣＭＯＳ回路と前記複数の画素ＴＦＴ上に第１の層間絶縁膜が形成され、
前記第１の層間絶縁膜上にパッシベーション膜が形成され、
前記パッシベーション膜上に有機樹脂からなる第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上に画素電極が形成され、
前記ＣＭＯＳ回路の前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重なるＬＤＤ領域を有し、
前記複数の画素ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重ならないＬＤＤ領域を有することを特徴とする表示装置。
【請求項５】
（２ｍ−（２ｍ−ｎ−１））通りの表示階調を得ることを特徴とする請求項１乃至４のいずれか一に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、アクティブマトリクス型の表示装置に関する。特に、電圧階調と時間階調との両方によって階調表示を行う表示装置に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素部にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００６】
近年、アクティブマトリクス型液晶表示装置は、従来からよく用いられているノートブック型のパーソナルコンピュータのディスプレイとしてのみならず、デスクトップ型のパーソナルコンピュータのディスプレイとして普及してきている。
【０００７】
パーソナルコンピュータにおいては、複数の情報（文字情報や画像情報を含む）を一度に表示することが求められており、パーソナルコンピュータの表示能力としての画像の高解像度化、多階調表示化（望ましくはフルカラー表示化）が図られている。
【０００８】
このようなパーソナルコンピュータの表示能力の向上にともない、その表示装置としてのアクティブマトリクス型液晶表示装置の改良が進められている。そこで、最近は、パーソナルコンピュータとのインターフェイスが容易であり、かつドライバの高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００９】
【発明が解決しようとする課題】
【００１０】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、パーソナルコンピュータ等のデータソースからデジタルビデオデータが入力される。デジタルドライバを有するアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ：Digital-Analog Converter）が必要である。Ｄ／Ａ変換回路には、様々な種類のものが存在する。
【００１１】
デジタルドライバを有するアクティブマトリクス型液晶表示装置の多階調表示能力は、このＤ／Ａ変換回路の能力、つまりＤ／Ａ変換回路が何ビットのデジタルビデオデータをアナログデータに変換することができるかに依存している。例えば、一般的に、２ビットのデジタルビデオデータを処理するＤ／Ａ変換回路を有するアクティブマトリクス型液晶表示装置であれば、２2＝４階調表示を行うことができ、８ビットならば２8＝２５６階調表示を行うことができ、またｎビットならば２n階調表示を行うことが可能である。
【００１２】
上述した様に、最近では、アクティブマトリクス型液晶表示装置の多階調表示、このましくはフルカラー表示が求められている。デジタルドライバを有するアクティブマトリクス型液晶表示装置の階調表示能力を向上させるためには、Ｄ／Ａ変換回路の信号処理能力を向上させる必要がある。しかし、Ｄ／Ａ変換回路の能力を向上させるためには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつレイアウト面積が大きくなる。
【００１３】
最近では、Ｄ／Ａ変換回路を画素部と同一基板上にポリシリコンＴＦＴによって形成する液晶表示装置が報告されてきている。しかし、この場合、Ｄ／Ａ変換回路の回路構成が複雑になると、Ｄ／Ａ変換回路の歩留まりが低下し、液晶表示装置の歩留まりも低下してしまう。また、Ｄ／Ａ変換回路のレイアウト面積が大きくなると、小型の液晶表示装置を実現することが困難になる。
【００１４】
そこで、高解像度および多階調を実現できる小型のアクティブマトリクス型液晶表示装置の実現が望まれている。
【００１５】
【課題を解決するための手段】
【００１６】
本発明は上述の問題に鑑みてなされたものであり、高解像度化および多階調化を実現することのできるデジタルドライバを有する表示装置を提供するものである。
【００１７】
本願発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数のＴＦＴを駆動するソースドライバおよびゲートドライバと、
外部から入力されるｍビットデジタルビデオデータを２m-n個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
前記２m-n個のｎビットデジタルデータはランダムに出力され、
前記ｎビットデジタルビデオデータによって形成されるサブフレームを２m-n個表示することによって１フレームの映像を形成することを特徴とする表示装置が提供される。
【００１８】
また、本願発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数のＴＦＴを駆動するソースドライバおよびゲートドライバと、
外部から入力されるｍビットデジタルビデオデータを２m-n個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
前記２m-n個のｎビットデジタルデータはランダムに出力され、
前記ｎビットデジタルビデオデータによって形成されるサブフレームを２m-n個表示することによって１フレームの映像を形成し、
（２m−（２m-n−１））通りの表示階調を得ることを特徴とする表示装置が提供される。
【００１９】
また、本願発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数のＴＦＴを駆動するソースドライバおよびゲートドライバと、
外部から入力されるｍビットデジタルビデオデータを２m-n個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
前記２m-n個のｎビットデジタルデータは、複数の出力パターンからランダムに選択されたパターンによって出力され、
前記ｎビットデジタルビデオデータによって形成されるサブフレームを２m-n個表示することによって１フレームの映像を形成することを特徴とする表示装置が提供される。
【００２０】
また、本願発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数のＴＦＴを駆動するソースドライバおよびゲートドライバと、
外部から入力されるｍビットデジタルビデオデータを２m-n個のｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する表示装置であって、
前記２m-n個のｎビットデジタルデータは、複数の出力パターンからランダムに選択されたパターンによって出力され、
前記ｎビットデジタルビデオデータによって形成されるサブフレームを２m-n個表示することによって１フレームの映像を形成し、
（２m−（２m-n−１））通りの表示階調を得ることを特徴とする表示装置が提供される。
【００２１】
【発明の実施の形態】
【００２２】
図１を参照する。図１には、本発明の表示装置の概略構成図が示されている。１０１はデジタルドライバを有するアクティブマトリクス型表示装置である。アクティブマトリクス型表示装置１０１は、アクティブマトリクス基板１０１−１および対向基板１０１−２（図示せず）を有している。アクティブマトリクス基板１０１−１は、ソースドライバ１０１−１−１、ゲートドライバ１０１−１−２および１０１−１−３、および複数の画素ＴＦＴがマトリクス状に配置された画素部１０１−１−４を有している。ソースドライバ１０１−１−１およびゲートドライバ１０１−１−２ならびに１０１−１−３は、画素部１０１−１−４の複数の画素ＴＦＴを駆動する。また、対向基板１０１−２は、対向電極１０１−２−１（図示せず）を有している。
【００２３】
１０２はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路１０２は、外部から入力されるｍビットデジタルビデオデータに基づいて電圧階調の為の２m-n個のシリアルなｎビットデジタルビデオデータを作成する。外部から入力されるｍビットデジタルビデオデータが、デジタルビデオデータ時間階調処理回路１０２によって電圧階調の為の２m-n個のシリアルなｎビットデジタルビデオデータに変換されるわけである。
【００２４】
ｍビットデジタルビデオデータを２m-n個のシリアルなｎビットデジタルビデオデータに変換する場合、２m-n個のｎビットデジタルビデオデータの出力順序はランダムに行われる。
【００２５】
なお、前記ｍビットのデジタルビデオデータのうち（ｍ−ｎ）ビットの階調情報は、時間階調による階調表示に用いられる。本願明細書における、時間階調によって階調表示を行う方法については後で詳述する。
【００２６】
デジタルビデオデータ時間階調処理回路１０２によって作成された２m-n個のシリアルなｎビットデジタルビデオデータは、デジタルドライバを有するアクティブマトリクス型表示装置１０１に入力される。
【００２７】
アクティブマトリクス型表示装置１０１に入力されたｎビットデジタルビデオデータは、ソースドライバ１０１−１−１に入力され、ソースドライバ内のＤ／Ａ変換回路でアナログ階調データに変換され、各ソース信号線に供給され、対応する画素ＴＦＴに供給される。
【００２８】
なお、本願明細書においては、本発明の表示装置は、デジタルドライバを有するアクティブマトリクス型表示装置およびデジタルビデオデータ時間階調処理回路を有するものとする。また、後述するが、デジタルドライバを有するアクティブマトリクス型表示装置とデジタルビデオデータ時間階調処理回路とが同一基板上に一体形成されたものも本発明の表示装置とする。
【００２９】
以下に本発明の表示装置を実施例をもって詳しく説明する。ただし、本発明の表示装置は、以下の実施例に限定されるわけではない。
【００３０】
【実施例】
【００３１】
（実施例１）
【００３２】
本実施例においては、外部から４ビットデジタルビデオデータが供給される本発明の表示装置として液晶表示装置を例にとって説明する。
【００３３】
図２を参照する。図２には、本発明の液晶表示装置の概略構成図が示されている。２０１はデジタルドライバを有するアクティブマトリクス型液晶表示装置である。アクティブマトリクス型液晶表示装置２０１は、アクティブマトリクス基板２０１−１および対向基板２０１−２（図示せず）を有している。アクティブマトリクス基板２０１−１は、ソースドライバ２０１−１−１、ゲートドライバ２０１−１−２ならびに２０１−１−３、および複数の画素ＴＦＴがマトリクス状に配置された画素部２０１−１−４を有している。ソースドライバ２０１−１−１およびゲートドライバ２０１−１−２ならびに２０１−１−３は、画素部の複数の画素ＴＦＴを駆動する。また、対向基板は、対向電極２０１−２−１（図示せず）を有している。
【００３４】
２０２はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路２０２は、外部から入力される４ビットデジタルビデオデータに基づいて電圧階調の為の４個（＝２4-2個）のシリアルな２ビットデジタルビデオデータを作成する。上述したように、２m-n個のｎビットデジタルビデオデータの出力順序はランダムにされる。前記４ビットのデジタルビデオデータのうち２ビットの階調情報は、時間階調による階調表示に用いられる。
【００３５】
デジタルビデオデータ時間階調処理回路２０２によって作成された４個の２ビットデジタルビデオデータは、デジタルドライバを有するアクティブマトリクス型液晶表示装置２０１にランダムにかつシリアルに入力される。アクティブマトリクス型液晶表示装置２０１に入力された２ビットデジタルビデオデータは、ソースドライバ２０１−１−１に入力され、ソースドライバ内のＤ／Ａ変換回路でアナログ階調電圧に変換され、各ソース信号線に供給され、対応する画素ＴＦＴに供給される。
【００３６】
ここで、本実施例の液晶表示装置のアクティブマトリクス型液晶表示装置２０１の回路構成、特に画素部２０１−１−４の構成について、図３を用いて説明する。
【００３７】
本実施例においては、画素部２０１−１−４は、（ｘ×ｙ）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ３０１、保持容量３０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶３０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【００３８】
本実施例のアクティブマトリクス型液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,x）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時にアナログ階調電圧を書き込む。
【００３９】
なお、１画面の表示を１フレームと呼ぶが、本実施例においては、４個のサブフレームを連続的に時分割表示することによって１フレームを形成する。そこで、本実施例においては、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を４分割した期間をサブフレーム期間（Ｔsf）と呼び、さらに、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,x）にアナログ階調電圧を書き込むのに要する時間を１サブフレームライン期間（Ｔsfl）と呼ぶことにする。
【００４０】
次に、本実施例の液晶表示装置の階調表示について説明する。本実施例の液晶表示装置には４ビットデジタルビデオデータが供給され、前記４ビットデジタルビデオデータが２4＝１６通りの階調情報を有していることは上述の通りである。ここで、図４を参照する。図４には、本実施例の液晶表示装置に用いられるＤ／Ａ変換回路の階調電圧レベルと実際に表示される階調（階調表示レベル）とが示されている。電圧レベルＶLはＤ／Ａ変換回路に入力される最低の電圧レベルであり、また、電圧レベルＶHはＤ／Ａ変換回路に入力される最高の電圧レベルである。
【００４１】
本実施例においては、２ビット、つまり４階調の電圧レベルを実現するために、電圧レベルＶHと電圧レベルＶLとの間をほぼ等電圧に４分割し、その等電圧をαとした（α＝（ＶH−ＶL）／４である）。なお、ここではαを電圧レベルのステップと呼ぶ。よって、本実施例のＤ／Ａ変換回路が出力する階調電圧レベルは、２ビットデジタルビデオデータのアドレスが（００）の時はＶLとなり、２ビットデジタルビデオデータのアドレスが（０１）の時はＶL＋αとなり、２ビットデジタルビデオデータのアドレスが（１０）の時はＶL＋２αとなり、２ビットデジタルビデオデータのアドレスが（１１）の時はＶL＋３αとなる。
【００４２】
本実施例のＤ／Ａ変換回路が出力できる階調電圧レベルは、上述の様にＶL、ＶL＋α、ＶL＋２α、およびＶL＋３αの４通りであるが、本発明においては、時間階調表示を組合わせることによって液晶表示装置の階調表示レベルの数を上げることができる。
【００４３】
つまり、本実施例においては、４ビットデジタルビデオデータのうちの２ビット分の階調情報を時間階調表示の情報として用いることによって、電圧レベルのステップαをほぼ４等分した階調電圧レベルに相当する階調表示レベルを実現することができる。すなわち、本実施例の液晶表示装置は、ＶL、ＶL＋α／４、ＶL＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋５α／４、ＶL＋６α／４、ＶL＋７α／４、ＶL＋２α、ＶL＋９α／４、ＶL＋１０α／４、ＶL＋１１α／４、ＶL＋３αの階調電圧レベルに相当する階調表示レベルを実現することができる。
【００４４】
本発明の液晶表示装置は、１フレーム期間Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に分割して表示を行っている。さらに、本実施例の液晶表示装置は線順次駆動を行うので、１フレーム期間において各画素には１サブフレームライン期間（Ｔsfl）の間、階調電圧が書き込まれ、サブフレーム期間中画素に階調情報が保持される。よって、各サブフレーム期間（1st Ｔsf、2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に対応する各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に、時間階調処理後の２ビットデジタルビデオデータのアドレスがＤ／Ａ変換回路に入力され、Ｄ／Ａ変換回路から階調電圧が出力される。４つのサブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に書き込まれる階調電圧によって４回のサブフレームの表示が高速に行われ、結果として１フレームの階調表示レベルは、各サブフレームライン期間の階調電圧レベルの総和を時間平均したものになる。
【００４５】
ここで、図５〜図８を参照し、本発明の液晶表示装置における、上記の階調電圧レベルに相当する階調表示レベルの表示方法について説明する。
【００４６】
まず、図５を参照する。図５には、外部から入力される４ビットデジタルビデオデータのアドレスが（００００）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。（ただし、階調表示レベルを示す点線は、図５においては、階調電圧レベルを示す実線と重なっている。）
【００４７】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータを基に４個の２ビットのデジタルビデオデータを作成する。外部から入力される４ビットデジタルビデオデータのアドレスが（００００）の時、デジタルビデオデータ時間階調処理回路は、２ビットのデジタルビデオデータ（アドレス（００））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図５に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（００００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、階調電圧レベルＶL（アドレス（００））がそれぞれ対応する画素に出力され、サブフレーム期間中保持される。図５に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（００００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベルのパターンは、１通り（Pattern
1）のみである。よって、階調表示レベルはＶLとなる。
【００４８】
次に、図６を参照する。図６には、外部から入力される４ビットデジタルビデオデータのアドレスが（０００１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００４９】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（０００１）の時、２ビットのデジタルビデオデータ（アドレス（００）または（０１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図６に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０００１）の時、各サブフレームライン期間には、階調電圧レベルＶL（アドレス（００））が３回およびＶL＋α（アドレス（０１））が１回、順序をランダムにして対応する画素に供給される。図６から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０００１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり、何れの場合においても階調表示レベルはＶL＋α／４となる。
【００５０】
このように、本発明の液晶表示装置においては、外部から入力される４ビットデジタルビデオデータのアドレスが（０００１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで供給されるようにする。こうすることによって、ＶL＋α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００５１】
次に、図７を参照する。図７には、外部から入力される４ビットデジタルビデオデータのアドレスが（００１０）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００５２】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（００１０）の時、２ビットのデジタルビデオデータ（アドレス（００）または（０１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図７に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１０）の時、各サブフレームライン期間には、階調電圧レベルＶL（アドレス（００））が２回およびＶL＋α（アドレス（０１））が２回、順序をランダムにして対応する画素に供給される。図７から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１０）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、６通り（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）であり何れの場合においても、階調表示レベルはＶL＋２α／４となる。
【００５３】
このように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１０）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら６通りのパターン（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）がランダムで出力されるようにする。こうすることによって、ＶL＋２α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００５４】
次に、図８を参照する。図８には、外部から入力される４ビットデジタルビデオデータのアドレスが（００１１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００５５】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（００１１）の時、２ビットのデジタルビデオデータ（アドレス（００）または（０１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図８に示すように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１１）の時、各サブフレームライン期間には、階調電圧レベルＶL（アドレス（００））が１回およびＶL＋α（アドレス（０１））が３回、順序をランダムにして対応する画素に供給される。図８から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり何れの場合においても、階調表示レベルはＶL＋３α／４となる。
【００５６】
このように、外部から入力される４ビットデジタルビデオデータのアドレスが（００１１）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで出力されるようにする。こうすることによって、ＶL＋３α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００５７】
同様に、外部から入力される４ビットデジタルビデオデータのアドレスが、（０１００）、（０１０１）、（０１１０）、および（０１１１）の場合について以下に説明する。
【００５８】
図９を参照する。図９には、外部から入力される４ビットデジタルビデオデータのアドレスが（０１００）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。（ただし、階調表示レベルを示す点線は、図９においては、階調電圧レベルを示す実線と重なっている。）
【００５９】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータを基に２ビットのデジタルビデオデータを作成する。外部から入力される４ビットデジタルビデオデータのアドレスが（０１００）の時、デジタルビデオデータ時間階調処理回路は、２ビットのデジタルビデオデータ（アドレス（０１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図９に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、各階調電圧レベルＶL＋α（アドレス（０１））がそれぞれ対応する画素に供給される。図９に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベルのパターンは、１通り（Pattern
1）のみである。よって、階調表示レベルはＶL＋αとなる。
【００６０】
次に、図１０を参照する。図１０には、外部から入力される４ビットデジタルビデオデータのアドレスが（０１０１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００６１】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（０１０１）の時、２ビットのデジタルビデオデータ（アドレス（０１）または（１０））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１０に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１０１）の時、各サブフレームライン期間には、階調電圧レベルＶL＋α（アドレス（０１））が３回およびＶL＋２α（アドレス（１０））が１回、順序をランダムにして対応する画素に供給される。図１０から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１０１）の時、各サブフレームライン期間に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり何れの場合においても、階調表示レベルはＶL＋５α／４となる。
【００６２】
なお、外部から入力される４ビットデジタルビデオデータのアドレスが（０１０１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで出力されるようにする。こうすることによって、ＶL＋５α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００６３】
次に、図１１を参照する。図１１には、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１０）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００６４】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１０）の時、２ビットのデジタルビデオデータ（アドレス（０１）または（１０））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１１に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１０）の時、各サブフレームライン期間には、階調電圧レベルＶL＋α（アドレス（０１））が２回およびＶL＋２α（アドレス（１０））が２回、順序をランダムにして対応する画素に供給される。図１１から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１０）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、６通り（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）であり何れの場合においても、階調表示レベルはＶL＋６α／４となる。
【００６５】
なお、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１０）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら６通りのパターン（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）がランダムで出力されるようにする。こうすることによって、ＶL＋６α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００６６】
次に、図１２を参照する。図１２には、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００６７】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１１）の時、２ビットのデジタルビデオデータ（アドレス（０１）または（１０））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１２に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１１）の時、各サブフレームライン期間には、階調電圧レベルＶL＋α（アドレス（０１））が１回およびＶL＋２α（アドレス（１０））が３回、順序をランダムにして対応する画素に供給される。図１２から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり何れの場合においても、階調表示レベルはＶL＋７α／４となる。
【００６８】
このように、外部から入力される４ビットデジタルビデオデータのアドレスが（０１１１）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで出力されるようにする。こうすることによって、ＶL＋７α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００６９】
同様に、外部から入力される４ビットデジタルビデオデータのアドレスが、（１０００）、（１００１）、（１０１０）、および（１０１１）の場合について以下に説明する。
【００７０】
図１３を参照する。図１３には、外部から入力される４ビットデジタルビデオデータのアドレスが（１０００）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００７１】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータを基に２ビットのデジタルビデオデータを作成する。外部から入力される４ビットデジタルビデオデータのアドレスが（１０００）の時、デジタルビデオデータ時間階調処理回路は、２ビットのデジタルビデオデータ（アドレス（１０））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１３に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１０００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、階調電圧レベルＶL＋２α（アドレス（１０））がそれぞれ対応する画素に供給される。図１３に示されるうように、外部から入力される４ビットデジタルビデオデータのアドレスが（１０００）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベルのパターンは、１通り（Pattern 1）のみである。よって、階調表示レベルはＶL＋２αとなる。
【００７２】
次に、図１４を参照する。図１４には、外部から入力される４ビットデジタルビデオデータのアドレスが（１００１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００７３】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（１００１）の時、２ビットのデジタルビデオデータ（アドレス（１０）または（１１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１４に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１００１）の時、各サブフレームライン期間には、階調電圧レベルＶL＋２α（アドレス（１０））が３回およびＶL＋３α（アドレス（１１））が１回、順序をランダムにして対応する画素に供給される。図１４から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１００１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり何れの場合においても、階調表示レベルはＶL＋９α／４となる。
【００７４】
なお、外部から入力される４ビットデジタルビデオデータのアドレスが（１００１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで出力されるようにしている。こうすることによって、ＶL＋９α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００７５】
次に、図１５を参照する。図１５には、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１０）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００７６】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１０）の時、２ビットのデジタルビデオデータ（アドレス（１０）または（１１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１５に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１０）の時、各サブフレームライン期間には、階調電圧レベルＶL＋２α（アドレス（１０））が２回およびＶL＋３α（アドレス（１１））が２回、順序をランダムにして対応する画素に供給される。図１５から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１０）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、６通り（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）であり何れの場合においても、階調表示レベルはＶL＋１０α／４となる。
【００７７】
外部から入力される４ビットデジタルビデオデータのアドレスが（１０１０）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら６通りのパターン（Pattern 1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、およびPattern 6）がランダムで出力されるようにする。こうすることによって、ＶL＋１０α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００７８】
次に、図１６を参照する。図１６には、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で、階調表示レベルが点線で示されている。
【００７９】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１１）の時、２ビットのデジタルビデオデータ（アドレス（１０）または（１１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１６に示される、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１１）の時、各サブフレームライン期間には、階調電圧レベルＶL＋２α（アドレス（１０））が１回およびＶL＋３α（アドレス（１１））が３回、順序をランダムにして対応する画素に供給される。図１６から理解されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１０１１）の時、各サブフレームライン期間に各画素に供給される階調電圧レベルのパターンは、４通り（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）であり何れの場合においても、階調表示レベルはＶL＋１１α／４となる。
【００８０】
外部から入力される４ビットデジタルビデオデータのアドレスが（１０１１）の時も、各サブフレームライン期間に各画素に供給される階調電圧レベルを、これら４通りのパターン（Pattern 1、Pattern 2、Pattern ３、およびPattern 4）がランダムで出力されるようにする。こうすることによって、ＶL＋１１α／４に対応する階調表示レベルを実現でき、かつ、各サブフレームライン期間に各画素に偏りなく階調電圧が書き込まれることになり、フレーム周波数を上げなくてもフリッカの発生を減少させることができる。
【００８１】
次に図１７を参照する。図１７には、外部から入力される４ビットデジタルビデオデータのアドレスが（１１００）〜（１１１１）の場合に、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給される階調電圧レベルが実線で示されている。
【００８２】
デジタルビデオデータ時間階調処理回路は、外部から入力される４ビットデジタルビデオデータを基に２ビットのデジタルビデオデータを作成する。外部から入力される４ビットデジタルビデオデータのアドレスが（１１００）〜（１１１１）の時、デジタルビデオデータ時間階調処理回路は、２ビットのデジタルビデオデータ（アドレス（１１））を作成し、アクティブマトリクス型液晶表示装置のソースドライバに供給する。図１７に示されるように、外部から入力される４ビットデジタルビデオデータのアドレスが（１１００）〜（１１１１）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、階調電圧レベルＶL＋３α（アドレス（１１））がそれぞれ対応する画素に供給される。図１７に示されるうように、外部から入力される４ビットデジタルビデオデータのアドレスが（１１００）〜（１１１１）の時、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベルのパターンは、１通り（Pattern 1）のみである。よって、階調表示レベルはＶL＋３αとなる。
【００８３】
ここで、図１８および図１９を参照する。図１８および図１９には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。図１８および図１９には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が例にとって示されている。なお、図１８および図１９は時間的に連続したタイミングチャートであるが、図面の都合上、２図に分けて示されている。
【００８４】
前述の様に、１フレーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔsf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔsf）、および第４サブフレーム期間（4th Ｔsf）によって構成される。各サブフレーム期間の始まりには、水平帰線期間（Ｔｈ）がある。
【００８５】
第１サブフレーム期間（1st Ｔsf）においては、画素Ｐ1,1〜画素Ｐ1,xには、第１サブフレームライン期間（1st Ｔsfl）に対応する２ビットのデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【００８６】
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【００８７】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第１サブフレーム期間が終了する。
【００８８】
そして、第１サブフレーム期間の経過後、第２サブフレーム期間が始まる。第２サブフレーム期間（2nd Ｔsf）においても、水平帰線期間Ｔｈの後、画素Ｐ1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2nd Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【００８９】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第２サブフレーム期間が終了する。
【００９０】
第３サブフレーム期間（3rd Ｔsf）および第４サブフレーム期間（4th Ｔsf）においても同様の動作が行われる。
【００９１】
このようにして、第１サブフレーム期間から第４サブフレーム期間迄が終了する。
【００９２】
第１のフレーム期間終了後、第２のフレーム期間が始まる（図１９）。本実施例では、フレーム期間ごとに液晶に印加される電界の向きが逆となるフレーム反転を行う。
【００９３】
ここで、図２０を参照する。図２０は、ある画素（例えば、画素Ｐ1,1）の画素電極にサブフレーム期間ごとに書き込まれる階調電圧レベルと、フレーム期間における階調表示レベルとの関係を示した例である。
【００９４】
始めに１フレーム期間目に着目する。１フレーム期間目には、外部から４ビットのデジタルデータのアドレスが（０１１０）のデジタルデータが供給されている。この１フレーム目には、上述の４ビットデジタルビデオデータのアドレスが（０１１０）の場合の、パターン２（Pattern 2）の出力がされている。第１のサブフレームライン期間（1st Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ第１のサブフレーム期間（1st Ｔsf）中保持され、階調電圧ＶL＋２αに対応した階調表示が行われる。第２サブフレームライン期間（2nd Ｔsfl）にはＶL＋αの階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）には階調電圧ＶL＋αに対応した階調表示が行われる。第３のサブフレームライン期間（3rd Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔsf）には階調電圧ＶL＋２αに対応した階調表示が行われる。第４のサブフレームライン期間（4th Ｔsfl）にはＶL＋αの階調電圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）には階調電圧ＶL＋αに対応した階調表示が行われる。よって、１フレーム目の階調表示レベルは、ＶL＋６α／４の階調電圧レベルに対応した階調表示となる。
【００９５】
次に２フレーム期間目に着目する。２フレーム期間目には、外部から４ビットのデジタルデータのアドレスが（００１１）のデジタルデータが供給されている。この１フレーム目には、上述の４ビットデジタルビデオデータのアドレスが（００１１）の場合の、パターン４（Pattern 4）の出力がされている。第１のサブフレームライン期間（1st Ｔsfl）にはＶLの階調電圧が書き込まれ、第１のサブフレーム期間（1st Ｔsf）には階調電圧ＶLに対応した階調表示が行われる。第２サブフレームライン期間（2nd Ｔsfl）にはＶL＋αの階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）には階調電圧ＶL＋αに対応した階調表示が行われる。第３のサブフレームライン期間（3rd Ｔsfl）にはＶL＋αの階調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔsf）には階調電圧ＶL＋αに対応した階調表示が行われる。第４のサブフレームライン期間（4th Ｔsfl）にはＶL＋αの階調電圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）には階調電圧ＶL＋αに対応した階調表示が行われる。よって、２フレーム目の階調表示レベルは、ＶL＋３α／４の階調電圧レベルに対応した階調表示となる。
【００９６】
なお、図２０に示す表示例は、あくまでも一例であり、入力される４ビットデジタルデータに対応したどのパターンの出力がされるかは、ランダムに決定される。
【００９７】
なお、本実施例においては、４階調の電圧レベルを実現するために、電圧レベルＶHと電圧レベルＶLとの間をほぼ等電圧レベルに分割し、その等電圧をステップをαとしたが、電圧レベルＶHと電圧レベルＶLとの間を等電圧レベルに分割せず任意に設定した場合でも、本発明を適用することもできる。
【００９８】
また、本実施例においては、液晶パネルのＤ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを入力し階調電圧レベルを実現できるようにしたが、３以上の電圧レベルの入力によって階調電圧レベルを実現するようにすることもできる。
【００９９】
また、本実施例においては、外部から入力される４ビットデジタルビデオデータに基づいて２ビットの電圧階調の為のデジタルビデオデータを作成し、４ビットのデジタルビデオデータのうち２ビットの階調情報は、時間階調によって表現されるようにした。ここで、一般に、外部からｍビットのデジタルビデオデータが時間階調処理回路によって、階調電圧の為のｎビットデジタルビデオデータに変換され、（ｍ−ｎ）ビットの階調情報は、時間階調によって表現される場合を考える。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎとする。
【０１００】
この場合、フレーム期間（Ｔf）とサブフレーム期間（Ｔsf）との関係は、
Ｔf＝２m-n・Ｔsf
となり、（２m−（２m-n−１））通りの階調表示を行うことができる。
【０１０１】
なお、本実施例においては、ｍ＝４かつｎ＝２の場合を例にとって説明したが、これらの場合に限定されるわけではないことは、言うまでもない。ｍ＝１２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝２であってもよい。また、ｍ＝８かつｎ＝６であってもよい。また、ｍ＝１０かつｎ＝２であってもよいし、その他の場合であってもよい。
【０１０２】
なお、階調電圧レベルは、液晶に実際に印加される電圧であるとしてもよい。つまり、階調電圧レベルは、対向電極に印加されるＶCOMを考慮にいれた電圧レベルであるとしてもよい。
【０１０３】
（実施例２）
【０１０４】
本実施例においては、上記実施例１における本発明の液晶表示装置の構成において、サブフレームごとにフレーム反転駆動を行った場合について説明する。
【０１０５】
図２１を参照する。図２１には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。図２１は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が例にとって示されている。
【０１０６】
本実施例においても、前述の様に、１フレーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔsf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔsf）、および第４サブフレーム期間（4th Ｔsf）によって構成される。各サブフレーム期間の始まりには、水平帰線期間Ｔｈがある。
【０１０７】
第１サブフレーム期間において、水平帰線期間（Ｔｈ）経過後、画素Ｐ1,1には、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され、そのアナログ階調電圧が書き込まれる。なお、画素Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応したアナログ階調電圧が書き込まれる。
【０１０８】
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【０１０９】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第１サブフレーム期間が終了する。
【０１１０】
そして、第１サブフレーム期間の経過後、第２サブフレーム期間が始まる。第２サブフレーム期間（2nd Ｔsf）においても、水平帰線期間経過後、画素Ｐ1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2nd Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。図示するように、第２サブフレーム期間に書き込まれる電圧は、第１サブフレーム期間に書き込まれる電圧による電界の向きと逆になるような電圧が書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【０１１１】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第２サブフレーム期間が終了する。
【０１１２】
第３サブフレーム期間（3rd Ｔsf）および第４サブフレーム期間（4th Ｔsf）においても同様の動作が行われる。
【０１１３】
このようにして、第１サブフレーム期間から第４サブフレーム期間迄が終了する。
【０１１４】
第１のフレーム期間終了後、第２のフレーム期間が始まる（図示せず）。
【０１１５】
このように本実施例においては、サブフレーム期間毎に液晶に印加される電界の向きが逆になるサブフレーム反転方式によって表示を行うので、よりちらつきの少ない表示が可能となる。
【０１１６】
（実施例３）
【０１１７】
本実施例においては、１０ビットデジタルビデオデータが入力される液晶表示装置について説明する。図２２を参照する。図２２には、本実施例の液晶表示装置の概略構成図が示されている。液晶パネル２００１は、アクティブマトリクス基板２００１−１および対向基板（図示せず）を有している。アクティブマトリクス基板２００１−１には、ソースドライバ２００１−１−１ならびに２００１−１−２、ゲートドライバ２００１−１−３、複数の画素ＴＦＴがマトリクス状に配置された画素部２００１−１−４、およびデジタルビデオデータ時間階調処理回路２００１−１−５を有している。また、対向基板は、対向電極を有している。
【０１１８】
本実施例においては、図２２に示すように、画素部、ドライバおよびデジタルビデオデータ時間階調処理回路がアクティブマトリクス基板上に一体形成されており、全体の構成として液晶表示装置が形成されている。
【０１１９】
デジタルビデオデータ時間階調処理回路２００１−１−５は、外部から入力される１０ビットデジタルビデオデータに基づいて４個のシリアルな８ビットデジタルビデオデータに変換する。８ビットのデジタルビデオデータのうち２ビットの階調情報は、時間階調によって表現される。なお、４個の８ビットデジタルビデオデータがランダムに出力される点は、上述の実施例１で説明したのと同様である。
【０１２０】
デジタルビデオデータ時間階調処理回路２００１−１−５によって変換された４個の８ビットデジタルビデオデータは、ソースドライバ２００１−１−１および２００１−１−２に順序をランダムにして入力され、ソースドライバ内のＤ／Ａ変換回路（図示せず）でアナログ階調電圧に変換され、各ソース信号線に供給される。
【０１２１】
ここで、図２３を参照する。図２３には、本実施例の液晶表示装置の回路構成がより詳しく示されている。ソースドライバ２００１−１−１は、シフトレジスタ回路２００１−１−１−１、ラッチ回路１（２００１−１−１−２）、ラッチ回路２（２００１−１−１−３）、Ｄ／Ａ変換回路（２００１−１−１−４）を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路２００１−１−１−４にはレベルシフタ回路が含まれている。
【０１２２】
ソースドライバ２００１−１−２は、ソースドライバ２００１−１−１と同じ構成を有する。なお、ソースドライバ２００１−１−１は、奇数番目のソース信号線に階調電圧を供給し、ソースドライバ２００１−１−２は、偶数番目のソース信号線に階調電圧を供給するようになっている。
【０１２３】
なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、画素部の上下を挟むように２つのソースドライバ２００１−１−１および２００１−１−２を設けたが、回路レイアウト上、可能であれば、ソースドライバを１つだけ設けるようにしても良い。
【０１２４】
また、２００１−１−３はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１２５】
画素部２００１−１−４は、１９２０×１０８０（横×縦）の画素を有している。各画素の構成は、上記実施例１で説明したものと同様である。
【０１２６】
（実施例４）
【０１２７】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソースドライバ、ゲートドライバ、Ｄ／Ａ変換回路、デジタルビデオデータ時間階調処理回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１２８】
図２４（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を６１００ｎｍの厚さに積層形成する。
【０１２９】
次に、２０〜６０５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図２４（Ａ））
【０１３０】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−６０３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図２４（Ｂ））
【０１３１】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図２４（Ｃ））
【０１３２】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図２４（Ｄ））
【０１３３】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０１9atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図２５（Ａ））
【０１３４】
次に、マスク層６００８をフッ酸などにより除去して、図２４（Ｄ）と図２５（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【０１３５】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図２５（Ｂ））
【０１３６】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１３７】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図２５（Ｃ））
【０１３８】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図２５（Ｄ））
【０１３９】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図２６（Ａ））
【０１４０】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図２６（Ｂ））
【０１４１】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図２６（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１４２】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０１8atoms／cm3であり、図２５（Ａ）および図２６（Ａ）と図２６（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図２６（Ｃ））
【０１４３】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１４４】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成すりことができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４５】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２６（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図２６（Ｄ））
【０１４６】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜６１００（好ましくは１００〜６０５０ｎｍ）で形成すれば良い。（図２７（Ａ））
【０１４７】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【０１４８】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１４９】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図２７（Ｃ））
【０１５０】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図２８）
【０１５１】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１５２】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図２８では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１５３】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置にも適用することができる。
【０１５４】
（実施例５）
【０１５５】
上述の本発明の液晶表示装置は、図２９に示すような３板式のプロジェクタに用いることができる。
【０１５６】
図２９において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の液晶表示装置、および２４１１は投影レンズである。
【０１５７】
（実施例６）
【０１５８】
また、上述の本発明の液晶表示装置は、図３０に示すような３板式のプロジェクタに用いることもできる。
【０１５９】
図３０において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【０１６０】
（実施例７）
【０１６１】
また、上述の本発明の液晶表示装置は、図３１に示すような単板式のプロジェクタに用いることもできる。
【０１６２】
図３１において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本発明の液晶表示装置である。２６０７は集光レンズ、２６０８は投射レンズ、２６０９はスクリーンである。
【０１６３】
（実施例８）
【０１６４】
上記実施例５〜７のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【０１６５】
図３２（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図３２（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１６６】
図３２（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図３２（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０１６７】
（実施例９）
【０１６８】
本実施例では、本発明のアクティブマトリクス型表示装置をゴーグル型ディスプレイに用いた例を示す。
【０１６９】
図３３を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本発明のアクティブマトリクス型表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【０１７０】
（実施例１０）
本発明のアクティブマトリクス型表示装置を表示媒体として組み込んだ電子機器を例に挙げる。
【０１７１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３４に示す。
【０１７２】
図３４（Ａ）はパーソナルコンピュータであり、本体１１００１、画像入力部１１００２、本発明のアクティブマトリクス型表示装置１１００３、キーボード１１００４で構成される。
【０１７３】
図３４（Ｂ）はビデオカメラであり、本体１２００１、本発明のアクティブマトリクス型表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０１７４】
図３４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本発明のアクティブマトリクス型表示装置１３００５で構成される。
【０１７５】
図３４（Ｄ）はデジタルカメラであり、本体１４００１、本発明のアクティブマトリクス型表示装置１４００２、接眼部１４００３、操作スイッチ１４００４、受像部（図示しない）で構成される。
【０１７６】
図３４（Ｅ）は携帯書籍（電子書籍）であり、本体１５００１、本発明のアクティブマトリクス型表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００５、アンテナ１５００６で構成される。
【０１７７】
図３４（Ｆ）は映像やプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１６００１、アクティブマトリクス型表示装置１６００２、スピーカ部１６００３、記録媒体１６００４、操作スイッチ１６００５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１７８】
以上の様に、本発明の液晶表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１７９】
（実施例１１）
【０１８０】
上述の本発明の液晶表示装置にはＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１８１】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１８２】
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図３５に示す。図３５に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１８３】
図３５に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１８４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１８５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１８６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１８７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１８８】
なお、図３５に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【０１８９】
（実施例１２）
【０１９０】
本実施例では、本発明のアクティブマトリクス型表示装置の実施例としてＥＬ（エレクトロルミネッセンス）表示装置を説明する。
【０１９１】
図３６（Ａ）は本実施例のＥＬ表示装置の上面図である。図３６（Ａ）において、２４０１０は基板、２４０１１は画素部、２４０１２はソース側駆動回路、２４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線２４０１４〜２４０１６を経てＦＰＣ２４０１７に至り、外部機器へと接続される。
【０１９２】
図３６（Ｂ）は本実施例のＥＬ表示装置の断面構造である。このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材２６０００、シール材２７０００、密封材（第２のシール材）２７００１が設けられている。
【０１９３】
また、基板２４０１０、下地膜２４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２４０２２及び画素部用ＴＦＴ２４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１９４】
駆動回路用ＴＦＴ２４０２２、画素部用ＴＦＴ２４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）２４０２６の上に画素部用ＴＦＴ２４０２３のドレインと電気的に接続する透明導電膜でなる画素電極２４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２４０２７を形成したら、絶縁膜２４０２８を形成し、画素電極２４０２７上に開口部を形成する。
【０１９５】
次に、ＥＬ層２４０２９を形成する。ＥＬ層２４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１９６】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１９７】
ＥＬ層２４０２９を形成したら、その上に陰極２４０３０を形成する。陰極２４０３０とＥＬ層２４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層２４０２９と陰極２４０３０を連続成膜するか、ＥＬ層２４０２９を不活性雰囲気で形成し、大気解放しないで陰極２４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１９８】
なお、本実施例では陰極２４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極２４０３０は２４０３１で示される領域において配線２４０１６に接続される。配線２４０１６は陰極２４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料２４０３２を介してＦＰＣ２４０１７に接続される。
【０１９９】
２４０３１に示された領域において陰極２４０３０と配線２４０１６とを電気的に接続するために、層間絶縁膜２４０２６及び絶縁膜２４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２４０２８をエッチングする際に、層間絶縁膜２４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜２４０２６と絶縁膜２４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２００】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜２６００３、充填材２６００４、カバー材２６０００が形成される。
【０２０１】
さらに、ＥＬ素子部を囲むようにして、カバー材２６０００と基板２４０１０の内側にシール材２７０００が設けられ、さらにシール材２７０００の外側には密封材（第２のシール材）２７００１が形成される。
【０２０２】
このとき、この充填材２６００４は、カバー材２６０００を接着するための接着剤としても機能する。充填材２６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材２６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２０３】
また、充填材２６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２０４】
スペーサーを設けた場合、パッシベーション膜２６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２０５】
また、カバー材２６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材２６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２０６】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材２６０００が透光性を有する必要がある。
【０２０７】
また、配線２４０１６はシール材２７０００および密封材２７００１と基板２４０１０との隙間を通ってＦＰＣ２４０１７に電気的に接続される。なお、ここでは配線２４０１６について説明したが、他の配線２４０１４、２４０１５も同様にしてシール材２７０００および密封材２７００１の下を通ってＦＰＣ２４０１７に電気的に接続される。
【０２０８】
（実施例１３）
本実施例では、実施例１２とは異なる形態のＥＬ表示装置を作製した例について、図３７（Ａ）、３７（Ｂ）を用いて説明する。図３６（Ａ）、３６（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２０９】
図３７（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３７（Ａ）をＡ-Ａ'で切断した断面図を図３７（Ｂ）に示す。
【０２１０】
実施例１２に従って、ＥＬ素子の表面を覆ってパッシベーション膜２６００３までを形成する。
【０２１１】
さらに、EL素子を覆うようにして充填材２６００４を設ける。この充填材２６００４は、カバー材２６０００を接着するための接着剤としても機能する。充填材２６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材２６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１２】
また、充填材２６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２１３】
スペーサーを設けた場合、パッシベーション膜２６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２１４】
また、カバー材２６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材２６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２１５】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材２６０００が透光性を有する必要がある。
【０２１６】
次に、充填材２６００４を用いてカバー材２６０００を接着した後、充填材２６００４の側面（露呈面）を覆うようにフレーム材２６００１を取り付ける。フレーム材２６００１はシール材（接着剤として機能する）２６００２によって接着される。このとき、シール材２６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材２６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材２６００２の内部に乾燥剤を添加してあっても良い。
【０２１７】
また、配線２４０１６はシール材２６００２と基板２４０１０との隙間を通ってＦＰＣ２４０１７に電気的に接続される。なお、ここでは配線２４０１６について説明したが、他の配線２４０１４、２４０１５も同様にしてシール材２６００２の下を通ってＦＰＣ２４０１７に電気的に接続される。
【０２１８】
（実施例１４）
本実形態では、ＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３８に、上面構造を図３９（Ａ）に、回路図を図３９（Ｂ）に示す。図３８、図３９（Ａ）及び図３９（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２１９】
図３８において、基板２３００１上に設けられたスイッチング用ＴＦＴ２３００２は実施例４のTFT構造を用いてもよいし、公知のＴＦＴの構造を用いてもよい。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０２２０】
また、電流制御用ＴＦＴ２３００３はＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ２３００２のドレイン配線２３０３５は配線２３０３６によって電流制御用ＴＦＴのゲート電極２３０３７に電気的に接続されている。また、２３０３８で示される配線は、スイッチング用ＴＦＴ２３００２のゲート電極２３０３９ａ、２３０３９ｂを電気的に接続するゲート配線である。
【０２２１】
電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本発明の構造は極めて有効である。
【０２２２】
また、本実施例では電流制御用ＴＦＴ２３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２３】
また、図３９（Ａ）に示すように、電流制御用ＴＦＴ２３００３のゲート電極２３０３７となる配線は２３００４で示される領域で、電流制御用ＴＦＴ２３００３のドレイン配線２３０４０と絶縁膜を介して重なる。このとき、２３００４で示される領域ではコンデンサが形成される。このコンデンサ２３００４は電流制御用ＴＦＴ２３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線２３０４０は電流供給線（電源線）２３００６に接続され、常に一定の電圧が加えられている。
【０２２４】
スイッチング用ＴＦＴ２３００２及び電流制御用ＴＦＴ２３００３の上には第１パッシベーション膜２３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜２３０４２が形成される。平坦化膜２３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２２５】
また、２３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２３００３のドレインに電気的に接続される。画素電極２３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２２６】
また、絶縁膜（好ましくは樹脂）で形成されたバンク２３０４４a、２３０４４bにより形成された溝（画素に相当する）の中に発光層２３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２２７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２２８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２２９】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３０】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３１】
本実施例では発光層２３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層２３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層２３０４６の上には透明導電膜でなる陽極２３０４７が設けられる。本実施例の場合、発光層２３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３２】
陽極２３０４７まで形成された時点でＥＬ素子２３００５が完成する。なお、ここでいうＥＬ素子２３００５は、画素電極（陰極）２３０４３、発光層２３０４５、正孔注入層２３０４６及び陽極２３０４７で形成されたコンデンサを指す。図３９（Ａ）に示すように画素電極２３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３３】
ところで、本実施例では、陽極２３０４７の上にさらに第２パッシベーション膜２３０４８を設けている。第２パッシベーション膜２３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２３４】
以上のように本実施例のＥＬ表示パネルは図３８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２３５】
（実施例１５）
本実施例では、実施例１４に示した画素部において、ＥＬ素子２３００５の構造を反転させた構造について説明する。説明には図４０を用いる。なお、図３８の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２３６】
図４０において、電流制御用ＴＦＴ２３１０３はＰＴＦＴを用いて形成される。
【０２３７】
本実施例では、画素電極（陽極）２３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２３８】
そして、絶縁膜でなるバンク２３０５１ａ、２３０５１ｂが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層２３０５２が形成される。その上にはカリウムアセチルアセトネートでなる電子注入層２３０５３、アルミニウム合金でなる陰極２３０５４が形成される。この場合、陰極２３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子２３１０１が形成される。
【０２３９】
本実施例の場合、発光層２３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２４０】
（実施例１６）
本実施例では、図３９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図４１（Ａ）〜（Ｃ）に示す。なお、本実施例において、２３２０１はスイッチング用ＴＦＴ２３２０２のソース配線、２３２０３はスイッチング用ＴＦＴ２３２０２のゲート配線、２３２０４は電流制御用ＴＦＴ、２３２０５はコンデンサ、２３２０６、２３２０８は電流供給線、２３２０７はＥＬ素子とする。
【０２４１】
図４１（Ａ）は、二つの画素間で電流供給線２３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線２３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４２】
また、図４１（Ｂ）は、電流供給線２３２０８をゲート配線２３２０３と平行に設けた場合の例である。なお、図４１（Ｂ）では電流供給線２３２０８とゲート配線２３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２３２０８とゲート配線２３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４３】
また、図４１（Ｃ）は、図４１（Ｂ）の構造と同様に電流供給線２３２０８をゲート配線２３２０３と平行に設け、さらに、二つの画素を電流供給線２３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２３２０８をゲート配線２３２０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４４】
（実施例１７）
実施例１６に示した図３９（Ａ）、３９（Ｂ）では電流制御用ＴＦＴ２３００３のゲートにかかる電圧を保持するためにコンデンサ２３００４を設ける構造としているが、コンデンサ２３００４を省略することも可能である。実施例１１の場合、電流制御用ＴＦＴ２３００３として、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有しているＴＦＴを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２３００４の代わりとして積極的に用いる点に特徴がある。
【０２４５】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２４６】
また、実施例１３に示した図４１（Ａ），（Ｂ），（Ｃ）の構造においても同様に、コンデンサ２３２０５を省略することは可能である。
【発明の効果】
【０２４７】
本発明の液晶表示装置によると、デジタルドライバを有する液晶表示装置において、そのデジタルドライバ内のＤ／Ａ変換回路の能力以上に階調を表現することができる。しかも、フリッカなどの映像の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】  本発明のアクティブマトリクス型表示装置の概略構成図である。
【図２】  本発明のアクティブマトリクス型液晶表示装置のある実施例の概略構成図である。
【図３】  本発明のアクティブマトリクス型液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図４】  本発明のアクティブマトリクス型液晶表示装置のある実施例の階調表示レベルを示す図である。
【図５】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図６】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図７】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図８】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図９】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１０】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１１】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１２】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１３】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１４】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１５】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１６】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１７】  本発明のアクティブマトリクス型液晶表示装置のある実施例における、画素に出力される階調電圧レベルおよび階調表示レベルを示したタイミングチャートである。
【図１８】  本発明のアクティブマトリクス型液晶表示装置のある実施例の駆動タイミングチャートを示す図である。
【図１９】  本発明のアクティブマトリクス型液晶表示装置のある実施例の駆動タイミングチャートを示す図である。
【図２０】  本発明のアクティブマトリクス型液晶表示装置のある実施例の駆動タイミングチャートを示す図である。
【図２１】  本発明のアクティブマトリクス型液晶表示装置のある実施例の駆動タイミングチャートを示す図である。
【図２２】  本発明のアクティブマトリクス型液晶表示装置のある実施例の概略構成図である。
【図２３】  本発明のアクティブマトリクス型液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２４】  本発明のアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２５】  本発明のアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２６】  本発明のアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２７】  本発明のアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２８】  本発明のアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２９】  本発明のアクティブマトリクス型液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図３０】  本発明のアクティブマトリクス型液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図３１】  本発明のアクティブマトリクス型液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図３２】  本発明のアクティブマトリクス型液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図３３】  本発明のアクティブマトリクス型表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図３４】  本発明のアクティブマトリクス型表示装置を用いた電子機器の例である。
【図３５】  無しきい値反強誘電性混合液晶の電気光学特性を示すグラフである。
【図３６】  実施例１２のＥＬ表示装置の構成を示す図である。
【図３７】  実施例１３のＥＬ表示装置の構成を示す図である。
【図３８】  実施例１４のＥＬ表示装置の画素部の構成を示す断面図である。
【図３９】  実施例１５のＥＬ表示装置の画素部の構成を示す上面図及び回路図である。
【図４０】  実施例１６のＥＬ表示装置の画素部の構成を示す断面図である。
【図４１】  実施例１７のＥＬ表示装置の画素部の構成を示す回路図である。
【符号の説明】
１０１            デジタルドライバアクティブマトリクス型表示装置
１０１−１−１    ソースドライバ
１０１−１−２    ゲートドライバ
１０１−１−３    ゲートドライバ
１０１−１−４    画素部
１０２            デジタルビデオデータ時間階調処理回路
【図１】
0004789305.tif 000002
【図２】
0004789305.tif 000003
【図３】
0004789305.tif 000004
【図４】
0004789305.tif 000005
【図５】
0004789305.tif 000006
【図６】
0004789305.tif 000007
【図７】
0004789305.tif 000008
【図８】
0004789305.tif 000009
【図９】
0004789305.tif 000010
【図１０】
0004789305.tif 000011
【図１１】
0004789305.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004789305.tif 000017
【図１７】
0004789305.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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