(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の上に設けられた下層配線と、前記下層配線よりも上層に設けられた複数の導電体層と、前記複数の導電体層の各々の間および上に設けられた複数の非導電体層と、前記複数の導電体層を電気的に接続するように前記複数の非導電体層の各々に設けられたポスト電極とを備え、最上層のポスト電極は外部電極端子としての所望の位置に配置されており、最下層のポスト電極は配線幅の狭い前記下層配線の上方に位置していないことを特徴とする半導体装置。
【請求項２】
互いに上下に隣接したポスト電極は接合面を一部共有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
互いに上下に隣接したポスト電極は接合面を共有していないことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電極を有する半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される電子機器の小型化、薄型化、高機能化が進められるに伴い、小型、薄型で、高速動作する半導体装置が要求されている。こうしたなかで、ウエハレベルＣＳＰ（Chip Size Package）と呼ばれる半導体装置（以下、単に半導体装置という）は、ウエハの状態で再配線や保護膜，端子の形成を行い、その後に個片化して形成されるもので、半導体チップと同じ大きさになるので、小型化、薄型化が可能であり、基板への搭載が容易であるため高密度実装にも適することから、注目されている。以下にポスト電極を外部電極とする半導体装置について説明する。
【０００３】
図４は特許文献１に記載された半導体装置を示す。素子が形成された半導体基板１の表面に金属の下層配線２が形成され、下層配線２を覆うパッシベーション膜３が素子電極４上を除いて形成されている。そして、パッシベーション膜３の上に、素子電極４を露出させる開口を有する絶縁樹脂層５が形成され、その絶縁樹脂層５の上に、素子電極４に接続するように金属配線６０およびランド６１が形成され、ランド６１上にポスト電極６２が形成されるとともに、金属配線６０をパッケージ外部から電気的に絶縁するための封止樹脂７０が形成されている。ポスト電極６２上には外部端子となるはんだバンプ８が形成されている。
【特許文献１】特開２００１−２２３２４２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体チップあるいは上記のような半導体装置の製造工程や２次実装基板への実装工程では非常に高い温度が加えられるため、それぞれの工程において、各材料の熱膨張率の差により、反りが発生したり、内部の材料の境界近傍に強い応力がかかることが知られている。そしてそのことが半導体装置に悪影響を及ぼすことがある。
【０００５】
図５は先に図４を用いて説明した半導体装置のポスト電極６２の近傍を示す。かかる半導体装置では、既に述べた薄型化の要求に応えるべく、パッシベーション膜３や絶縁樹脂層５は数ミクロンレベルの非常に薄い膜として形成されている。したがって、ポスト電極６２の端部付近に下層配線２が配置されている場合、ランド６１とパッシベーション膜３および下層配線２の距離が近くなる。そのため、半導体装置の製造工程や実装工程での温度サイクルにおいて、ポスト電極６２の近傍に強い応力がかかったときに、図示したようにパッシベーション膜３および下層配線２の角部に向かってクラック１００が走り、電気的な断線を引き起こすことがある。
【０００６】
本発明は、上記問題に鑑み、製造工程、実装工程の温度変化等でパッケージ内部に加わる応力による電気的断線を防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の上に設けられた下層配線と、前記下層配線よりも上層に設けられた複数の導電体層と、前記複数の導電体層の各々の間および上に設けられた複数の非導電体層と、前記複数の導電体層を電気的に接続するように前記複数の非導電体層の各々に設けられたポスト電極とを備え、最上層のポスト電極は外部電極端子としての所望の位置に配置されており、最下層のポスト電極は配線幅の狭い前記下層配線の上方に位置していないことを特徴とする。
【０００８】
ポスト電極を多層化することにより、外部電極端子となる最上層のポスト電極の位置に関わらず最下層のポスト電極を下層配線から離して、つまり場合によっては各層のポスト電極が上下方向に一直線に並ばないように配置することが可能となったもので、それにより下層配線にかかる応力を軽減し、電気的断線を防止することが可能となる。
【０００９】
互いに上下に隣接した非導電体層内のポスト電極は、接合面を一部共有していてもよいし、接合面を共有していなくてもよい。
【発明の効果】
【００１０】
本発明の半導体装置は、ポスト電極を多層化して、外部電極端子となる最上層のポスト電極の位置に関わらず最下層のポスト電極を下層配線から離して配置するようにしたものであり、これにより、下層配線にかかる応力を軽減し、電気的断線を防止することが可能となる。各層の金属配線の自由度も増す。また従来の半導体基板を用いて、その下層配線の位置や外部端子の位置を変更することなく、装置製造や２次実装を行なうことが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施形態の半導体装置の断面図である。１はトランジスタ等の半導体素子によって構成される半導体集積回路を内部に有する半導体基板である。半導体基板１の表面には、下層配線２および素子電極４があり、下層配線２を覆い素子電極４上は覆わないパッシベーション膜３とが形成されている。パッシベーション膜３上に、素子電極４の上面が露出する開口を有する絶縁樹脂層５が形成されている。
【００１２】
その上に、所定の素子電極４に電気的に接続するように絶縁樹脂層５の表面に形成された第１層金属配線６０Ａおよびその第１層ランド６１Ａと、第１層ランド６１Ａの各々の上に形成された第１層ポスト電極６２Ａと、第１層ポスト電極６２Ａの各々の表面が露出する開口を設けて絶縁樹脂層５上に形成された第１層封止樹脂７０Ａと、を有する第１の再配線層が形成されている。
【００１３】
さらにその上に、所定の第１層ポスト電極６２Ａに電気的に接続するように第１層封止樹脂７０Ａの表面に形成された第２層金属配線６０Ｂおよびその第２層ランド６１Ｂと、第２層ランド６２Ａの各々の上に形成された第２層ポスト電極６２Ｂと、第２層ポスト電極６２Ａの各々の表面が露出する開口を設けて第１層封止樹脂７０Ａ上に形成された第２層封止樹脂７０Ｂと、を有する第２の再配線層が形成されている。第２層ポスト電極６２Ｂ上には外部端子となるはんだバンプ８が設けられている。
【００１４】
ここで重要なことは、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂというようにポスト電極が２層構造とされている点である。そしてその内の幾つかの組、ここでは図中の中央の２組のポスト電極が、上下方向に一直線に並ばないように配置されている点である。
【００１５】
これは、第１層ポスト電極６２Ａが配線幅の狭い下層配線２の直上を避けて配置される一方で、第２層ポスト電極６２Ｂが外部電極端子としての所望の位置に配置されたことによる。言い換えると、ポスト電極を多層化することにより、第２層ポスト電極６２Ｂの所望位置が配線幅の狭い下層配線２の上方となる場合に、第１層ポスト電極６２Ａを配線幅の狭い下層配線２から離すようにしたもので、その結果、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂが上下方向に一直線に並んでいない。
【００１６】
このことにより、装置製造工程や２次実装工程で下層配線２とそれを覆うパッシベーション膜３とにかかる応力を軽減し、パッシベーション膜３のクラックを抑え、下層配線２の電気的断線を防止することが可能となっている。
【００１７】
図中の右側に示す第１層ポスト電極６２Ａのように下方に下層配線が存在しない場合は、第１層ポスト電極６２Ａの直上に第２層ポスト電極６２Ｂが存在しても構わない。図中の左側に示す下層配線２のように配線幅が十分に太い場合は一般的に問題となる断線が発生しないため、下層配線２の上方に第１層ポスト電極６２Ａを配置すること、またその第１層ポスト電極６２Ａの直上に第２層ポスト電極６２Ｂが存在することは構わない。
【００１８】
なお、ポスト電極（第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂ）を多層化したことにより、各層の金属配線６０Ａ，６０Ｂの自由度が増し、従来の半導体基板１を用いて、その下層配線２などの半導体集積回路や外部端子として設けるはんだバンプ８の位置の変更を要さずに、パッケージ内部の再配線をして、装置製造や２次実装を行なうことも可能となっている。
【００１９】
一直線に並ばない第１層ポスト電極６２Ａと第２層ポスト電極６２Ｂとは、ここでは接合面を共有していないが、つまり第２層金属配線６０Ｂに対する第１層ポスト電極６２Ａの接合領域と第２層ポスト電極６２Ｂの接合領域とは基板面方向に沿ってずれていて全く重ならない状態を図示しているが、接合面を一部共有していても構わない。
【００２０】
以下、上記半導体装置の製造方法を図２および図３を参照しながら説明する。
まず、図２（ａ）に示す半導体基板１を準備する。この半導体基板１は、上述のようにトランジスタ等の半導体素子によって構成される半導体集積回路を内部に有する一般的なシリコン基板で、基板表面には、下層配線２と、素子電極４と、下層配線２を覆い且つ素子電極４上は覆わないパッシベーション膜３を有する。下層配線２は例えばアルミや銅を用いる。パッシベーション膜３は例えばＴＥＯＳ、ＳｉＮ，ポリイミドを用いる。素子電極４はシリコン電極である。
【００２１】
そして、準備した半導体基板１のパッシベーション膜３上に絶縁樹脂層５を形成する。絶縁樹脂層５は、エステル結合型ポリイミドまたはアクリレート系エポキシ等のポリマー等で感光性を有する絶縁材料を塗布し、乾燥させ、露光および現像処理を施して、素子電極４の領域を選択的に除去することにより、素子電極４が露出する開口部を持つものとする。
【００２２】
次に、図２（ｂ）に示すように、素子電極４の上面と絶縁樹脂層５の上面全面に銅からなる金属層６０′を形成する。この金属層６０′は、真空蒸着法、無電解めっき法、ＣＶＤ法、スパッタリング法等の工法により、厚みが約０．５μｍ程度となるように形成する。
【００２３】
そして金属層６０′の上にめっきレジスト６３を形成する。このめっきレジスト６３は、感光性レジスト膜をスピンコートし、露光および現像処理してパターニングすることにより形成する。感光性レジスト膜はポジ型、ネガ型のどちらでもよい。そしてめっきレジスト６３のパターン以外の金属層６０′の上に、厚さ５μｍ程度の銅からなる厚膜金属層６０″を電解めっき等の厚膜形成技術により形成する。
【００２４】
次に、図２（ｃ）に示すように、めっきレジスト６３を除去した後、再びめっきレジスト６４を形成し、そのパターン以外の部分に第１層ポスト電極６２Ａを形成する。
この際には、めっきレジスト６４は、金属層６０′および厚膜金属層６０″を覆う図示しない感光性レジスト膜を形成し、それを露光および現像処理してパターニングすることにより形成する。感光性レジスト膜はポジ型、ネガ型のどちらでもよい。あらかじめフィルム状に形成された材料を用いてめっきレジスト６０５を形成しても構わない。また第１層ポスト電極６２Ａは、たとえば銅を材料として、電解めっき等のポスト形成技術を用いることにより、直径２００μｍ程度のものを選択的に形成する。
【００２５】
次に、めっきレジスト６４を除去した後、図２（ｄ）に示すように、金属層６０′を除去するエッチングを施すことにより、素子電極４に電気的に接続した所定の第１層金属配線６０Ａとその第１層ランド６１Ａを形成する。
【００２６】
エッチングの際には、エッチング液としてたとえば塩化鉄第二銅溶液を用いることにより、ともに銅で形成されている金属層６０′と厚膜金属層６０″との内、膜厚が薄い金属層６０′を先に除去することができる。第１層ランド６１Ａ上の第１層ポスト電極６２Ａにはエッチングの影響はほとんどない。
【００２７】
次に、図３（ａ）に示すように、第１層金属配線６０Ａ，第１層ランド６１Ａ，第１層ポスト電極６２Ａ，および絶縁樹脂層５を覆う樹脂材料を設け、加圧、加温処理を施して、第１層ポスト電極６２Ａの上面のみが露出する第１層封止樹脂７０１を形成する。樹脂材料には例えばエポキシ樹脂を用いる。第１層ポスト電極６２Ａの上面は、樹脂の感光性を利用し、フォトリソグラフィを用いて露出させる。
【００２８】
以上の図２（ｂ）〜図３（ａ）の工程により、所定の素子電極４に電気的に接続した第１層金属配線６０Ａ，第１層ランド６１Ａ，第１層ポスト電極６２Ａと、第１層封止樹脂７０Ａとを有する第１の再配線層が形成される。
【００２９】
第１の再配線層が形成されたら、同様の工程を行なうことにより、図３（ｂ）に示すように、所定の第１層ポスト電極６２Ａに電気的に接続した第２層金属配線６０Ｂ，第２層ランド６１Ｂ，第２層ポスト電極６２Ｂと、第２層封止樹脂７０Ａとを有する第２の再配線層を形成する。
【００３０】
最後に、第２層ポスト電極６２Ｂの上面に外部端子としてのはんだバンプ８を形成する。この際には、第２層ポスト電極６２Ｂの金属表面に酸化物等の不純物がある場合にははんだのぬれ性、接着性が落ちるため予め酸化防止処理を行なう。非金属である絶縁材料よりなる最上層封止樹脂７０Ｂへのはんだの接着性は低いため、はんだの表面張力とあいまって第２層ポスト電極６２Ｂの表面に球状のはんだバンプ８が形成され、最上層封止樹脂７０Ｂの表面上にははんだバンプは形成されない。
【００３１】
以上、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂを２層構造であるとして説明したが、第２の再配線層の上にさらに再配線層を形成して、３層以上の多層構造とすることも可能である。
【００３２】
形成する第ｎの再配線層（ｎは２以上の自然数）は、所定の第（ｎ−1）層ポスト電極に電気的に接続した第ｎ層金属配線，第ｎ層ランドと、前記第ｎ層ランドの各々の上に形成された第ｎ層ポスト電極と、前記第ｎ層ポスト電極の各々の上面が露出する開口を設けて第（ｎ−1）層封止樹脂上に形成された第ｎ層封止樹脂とを有することとなる。
【００３３】
一組の第１層，・・・，第ｎ層のポスト電極は、上下方向に一直線に並ばない箇所が１箇所であってもよいし、複数箇所であってもよい。
【産業上の利用可能性】
【００３４】
本発明の半導体装置は、小型化、薄型化を実現しながら、応力による内部配線の電気的な断線を防止できると共に、パッケージ内部の再配線を、半導体集積回路および外部電極の配置を変更することなく容易に行うことが可能なので、特にウエハレベルＣＳＰの構造として有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実装形態における半導体装置の断面図
【図２】図１の半導体装置を製造する前半工程を示す断面図
【図３】図１の半導体装置を製造する後半工程を示す断面図
【図４】従来の半導体装置の断面図
【図５】図４の半導体装置におけるクラック発生を示す断面図
【符号の説明】
【００３６】
１      半導体基板
２      下層配線
３      パッシベーション膜
４      素子電極
５      絶縁樹脂層
８      はんだバンプ
６０    金属配線
６０Ａ  第１層金属配線
６０Ｂ  第２層金属配線
６１    ランド
６１Ａ  第１層ランド
６１Ｂ  第２層ランド
６２    ポスト電極
６２Ａ  第１層ポスト電極
６２Ｂ  第２層ポスト電極
７０    封止樹脂
７０Ａ  第１層封止樹脂
７０Ｂ  第２層封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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