(57)【特許請求の範囲】
【請求項１】
基板の第１主面の第１領域に形成されており、主電極、及び該主電極の両側面に接続された張出電極を含む第１ゲート電極を備えた第１ＭＯＳトランジスタと、
該第１主面の第２領域に形成されており、第２ゲート電極を備えた第２ＭＯＳトランジスタとを有する半導体装置を形成するに当たり、
第１酸化膜を前記第１領域に、及び前記第１酸化膜よりも薄い第２酸化膜を前記第２領域に、それぞれ形成する第１工程と、
前記第１領域において、前記第１酸化膜上に前記主電極を形成する第２工程と、
前記第１領域外の前記第１主面を被覆するマスクパターンと、前記第１領域に設けられた前記主電極とをマスクとして、当該第１領域に不純物を導入することにより、第１低濃度不純物領域を形成する第３工程と、
前記第１及び第２領域の上側全面を導電性膜により被覆する第４工程と、
該導電性膜をエッチングすることにより、前記第１酸化膜上に前記張出電極を形成して前記第１ゲート電極を作成すると同時に、前記第２酸化膜上に前記第２ゲート電極を作成する第５工程と、
前記第２領域外の前記第１主面を被覆するマスクパターンと、前記第２領域に設けられた前記第２ゲート電極とをマスクとして、当該第２領域の部分に不純物を導入することにより、第２低濃度不純物領域を形成する第６工程と、
前記第１及び第２領域の上側全面を絶縁膜により被覆する第７工程と、
当該絶縁膜をエッチングすることにより、前記第１ゲート電極の両側部に接続された第１サイドウォールを前記第１酸化膜上に形成すると同時に、前記第２ゲート電極の両側面に接続された第２サイドウォールを前記第２絶縁膜上に形成する第８工程と、
前記第１ゲート電極と前記第１サイドウォールとからなる構造体、及び、前記第２ゲート電極と前記第２サイドウォールとからなる構造体をそれぞれマスクとして、前記第３工程と同じ導電型の不純物を、前記第３工程よりも高濃度で導入することにより、前記第１領域内に第１高濃度不純物領域を、及び前記第２領域内に第２高濃度不純物領域をそれぞれ形成する第９工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ゲート電極のゲート長方向に沿って測った前記第１サイドウォールの幅が、０．２〜０．６μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート電極のゲート長方向に沿って測った１個の前記張出電極の幅が、０．２〜０．６μｍであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低耐圧ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと高耐圧ＭＯＳトランジスタとが共通の基板に配置された半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧のＭＯＳトランジスタ（以下、高耐圧ＭＯＳ−Ｔｒと称する。）と、低耐圧のＭＯＳトランジスタ（以下、低耐圧ＭＯＳ−Ｔｒと称する。）とを共通の基板に形成した半導体装置が知られている（例えば、特許文献１参照）。この種の半導体装置は、例えば、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のドライバ駆動回路として用いられる。
【０００３】
しかし、特許文献１に記載の半導体装置は、高耐圧ＭＯＳ−Ｔｒの電流駆動能力を十分に大きくすることができなかった。それは、高耐圧ＭＯＳ−Ｔｒにおいて、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域の寄生抵抗を十分には低減できないからである。
【０００４】
寄生抵抗の低減化は、ＭＯＳ−Ｔｒに共通した課題であり、今までに様々な提案がなされている。その一つとして、ＭＯＳ−ＴｒのＬＤＤ領域とゲート電極とをオーバーラップさせる構造（以下、オーバーラップ構造と称する。）が提案されている（例えば、特許文献２参照）。
【０００５】
特許文献２に記載のオーバーラップ構造は、おおむね下記の（１）及び（２）の工程で製造される。（１）ゲート電極をマスクとして低濃度不純物領域を形成する。（２）この低濃度不純物領域を被覆するポリシリコン製のサイドウォールを、ゲート電極の側面に形成する。
【特許文献１】特開２０００−２１６３９９号公報
【特許文献２】特開平５−２１８０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献２に記載された技術をそのまま高耐圧ＭＯＳ−Ｔｒに応用することはできなかった。その理由は、サイドウォール形成のためのエッチングの際に、低濃度不純物領域（ＬＤＤ領域）の表面が削られてしまうからである。その結果、低濃度不純物領域の電気抵抗が増大し、高耐圧ＭＯＳ−Ｔｒの電流駆動能力が低下するという問題が生じる。
【０００７】
また、高耐圧ＭＯＳ−Ｔｒと低耐圧ＭＯＳ−Ｔｒとを共通の基板に作成するに当たっては、別の問題も存在する。すなわち、特許文献１に記載された技術では、低濃度不純物領域及び高濃度不純物領域の形成の際に、パターニングされたフォトレジストをマスクとして、不純物をイオン注入する。その結果、マスクパターンの合わせずれに起因して低濃度不純物領域及び高濃度不純物領域に位置誤差が発生するおそれがあった。
【０００８】
この発明は、このような背景の下でなされたものである。したがって、この発明の目的は、（１）高耐圧ＭＯＳ−Ｔｒの電流駆動能力を犠牲にすることなく、かつ（２）低濃度不純物領域及び高濃度不純物領域に位置誤差を発生させることなく、低耐圧ＭＯＳ−Ｔｒと高耐圧ＭＯＳ−Ｔｒとを共通の基板に備える半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、この発明は、基板の第１主面に、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを有する半導体装置を形成する方法であって、以下のような工程を含む点を特徴としている。
【００１０】
ここで、第１ＭＯＳトランジスタは、第１主面の第１領域に形成されており、主電極、及び主電極の両側面に接続された張出電極を含む第１ゲート電極を備えている。また、第２ＭＯＳトランジスタは、第１主面の第２領域に形成されており、第２ゲート電極を備えている。
【００１１】
すなわち、半導体装置の形成に当たり、以下の第１〜第９の工程を実施する。
【００１２】
第１工程では、第１酸化膜を第１領域に、及び第１酸化膜よりも薄い第２酸化膜を第２領域に、それぞれ形成する。
【００１３】
第２工程では、第１領域において、第１酸化膜上に主電極を形成する。
【００１４】
第３工程では、第１領域外の第１主面を被覆するマスクパターンと、第１領域に設けられた主電極とをマスクとして、第１領域に不純物を導入することにより、第１低濃度不純物領域を形成する。
【００１５】
第４工程では、第１及び第２領域の上側全面を導電性膜により被覆する。
【００１６】
第５工程では、導電性膜をエッチングすることにより、第１酸化膜上に張出電極を形成して第１ゲート電極を作成すると同時に、第２酸化膜上に第２ゲート電極を作成する。
【００１７】
第６工程では、第２領域外の第１主面を被覆するマスクパターンと、第２領域に設けられた第２ゲート電極とをマスクとして、第２領域の部分に不純物を導入することにより、第２低濃度不純物領域を形成する。
【００１８】
第７工程では、第１及び第２領域の上側全面を絶縁膜により被覆する。
【００１９】
第８工程では、絶縁膜をエッチングすることにより、第１ゲート電極の両側部に接続された第１サイドウォールを第１酸化膜上に形成すると同時に、第２ゲート電極の両側面に接続された第２サイドウォールを第２絶縁膜上に形成する。
【００２０】
第９工程では、第１ゲート電極と第１サイドウォールとからなる構造体、及び、第２ゲート電極と第２サイドウォールとからなる構造体をそれぞれマスクとして、第３工程と同じ導電型の不純物を、第３工程よりも高濃度で導入することにより、第１領域に第１高濃度不純物領域を、及び第２領域に第２高濃度不純物領域をそれぞれ形成する。
【００２１】
このように、この発明の半導体装置の製造方法によれば、第１ＭＯＳトランジスタ（高耐圧ＭＯＳ−Ｔｒ）において、第１低濃度不純物領域の主電極に隣接した部分は、張出電極及び第１サイドウォールにより被覆された状態に保たれる。したがって、この部分は、第５工程及び第８工程で行われるエッチングから保護される。その結果、第１低濃度不純物領域の、この部分における電気抵抗の上昇が抑制される。これにより、第１ＭＯＳトランジスタの電流駆動能力を良好に保つことができる。
【００２２】
また、第３工程、第６工程及び第９工程で行われる不純物の導入は、すべて自己整合的に行われる。したがって、第１低濃度不純物領域、第１高濃度不純物領域、第２低濃度不純物領域及び第２高濃度不純物領域に、マスクパターンの合わせずれに起因する位置誤差が発生することがない。
【００２３】
なお、ここで、電流駆動能力とは、ＭＯＳトランジスタをオンにした場合、すなわち、ゲートとドレイン間に電圧を印加した場合に、ソース−ドレイン間を流れる電流量を示す。
【発明の効果】
【００２４】
このように、この発明によれば、高耐圧ＭＯＳ−Ｔｒの電流駆動能力を犠牲にすることなく、かつ、低濃度不純物領域及び高濃度不純物領域に位置誤差が発生することのない半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係について、この発明が理解できる程度に概略的に示したものにすぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。したがって、この発明は、以下の実施の形態に何ら限定されない。
【００２６】
（半導体装置の構造）
図１を参照して、まずこの発明に基づいて製造された半導体装置の構造について説明する。図１は、半導体装置１０の断面切り口を、一部分を省略して模式的に示す図である。なお、図１において、図面左右方向をゲート長方向と称する場合もある。
【００２７】
半導体装置１０は、第１ＭＯＳトランジスタとしての高耐圧ＭＯＳ−Ｔｒ１２と、この第１ＭＯＳトランジスタよりも耐圧が低い第２ＭＯＳトランジスタとしての低耐圧ＭＯＳ−Ｔｒ１４とを備えている。高耐圧ＭＯＳ−Ｔｒ１２及び低耐圧ＭＯＳ−Ｔｒ１４は、導電型がｐ型の基板１６の第１主面１６ａ側にそれぞれ形成されている。
【００２８】
ここで、基板１６は、例えば、第１主面１６ａ及び第２主面１６ｂと有する平行平板状のシリコン基板とする。
【００２９】
高耐圧ＭＯＳ−Ｔｒ１２は、第１主面１６ａの第１領域１８に形成されている。ここで、第１領域１８は、周囲に形成された、約８００ｎｍの厚みのフィールド酸化膜２２により、隣接する他の素子と電気的に分離されている。また、低耐圧ＭＯＳ−Ｔｒ１４は、第１主面１６ａの第２領域２０に形成されている。第２領域２０は、周囲に形成された、約８００ｎｍの厚みのフィールド酸化膜２２により、隣接する他の素子と電気的に分離されている。
【００３０】
まず、高耐圧ＭＯＳ−Ｔｒ１２について説明する。
【００３１】
高耐圧ＭＯＳ−Ｔｒ１２は、ゲート耐圧が約２０Ｖとなり、及びソース−ドレイン耐圧が約２０Ｖとなるように設計されている。
【００３２】
高耐圧ＭＯＳ−Ｔｒ１２は、第１ソース領域２８と、第１ドレイン領域３０と、第１チャネル領域３２と、第１ゲート酸化膜３４と、第１ゲート電極３６と、第１サイドウォール３８Ｌ，３８Ｒとを備えている。
【００３３】
周知のとおり、第１ソース領域２８、第１ドレイン領域３０、及び第１チャネル領域３２は、第１主面１６ａから基板１６内部にそれぞれ形成されている。また、第１チャネル領域３２は、第１ソース領域２８と第１ドレイン領域３０との間に位置している。
【００３４】
第１ソース領域２８は、導電型がｎ型の領域である。第１ソース領域２８は、ｎ−領域２８Ｌｏとｎ＋領域２８Ｈｉとを備えている。
【００３５】
第１ソース領域２８を構成するｎ−領域２８Ｌｏは、低濃度のｎ型不純物（例えばＰ等）が存在する領域である。ｎ−領域２８Ｌｏは、ｎ＋領域２８Ｈｉと第１チャネル領域３２との間に介在するとともに、ｎ＋領域２８Ｈｉの下側に存在している。
【００３６】
第１ソース領域２８を構成するｎ＋領域２８Ｈｉは、ｎ−領域２８Ｌｏよりも高濃度のｎ型不純物（例えばＡｓやＰ等）が存在する領域である。ｎ＋領域２８Ｈｉは、第１チャネル領域３２から離間して存在する。
【００３７】
第１ドレイン領域３０は、導電型がｎ型の領域である。第１ドレイン領域３０は、ｎ−領域３０Ｌｏとｎ＋領域３０Ｈｉとを備えている。
【００３８】
第１ドレイン領域３０を構成するｎ−領域３０Ｌｏは、低濃度のｎ型不純物（例えばＰ等）が存在する領域である。ｎ−領域３０Ｌｏは、ｎ＋領域３０Ｈｉと第１チャネル領域３２との間に介在するとともに、ｎ＋領域３０Ｈｉの下側に存在している。
【００３９】
第１ドレイン領域３０を構成するｎ＋領域３０Ｈｉは、ｎ−領域３０Ｌｏよりも高濃度のｎ型不純物（例えばＡｓやＰ等）が存在する領域である。ｎ＋領域３０Ｈｉは、第１チャネル領域３２から離間して存在する。
【００４０】
既に説明したとおり、第１チャネル領域３２は、第１ソース領域２８及び第１ドレイン領域３０に挟まれた基板１６内部の領域である。より詳細には、第１チャネル領域３２は、ｎ−領域２８Ｌｏ及び３０Ｌｏの間に位置している。第１チャネル領域３２の導電型は、基板１６と同様にｐ型とする。
【００４１】
第１ゲート酸化膜３４は、ｎ−領域２８Ｌｏ、第１チャネル領域３２、及びｎ−領域３０Ｌｏを被覆して基板１６の第１主面１６ａ上に形成されている。換言すれば、第１ゲート酸化膜３４は、ｎ＋領域２８Ｈｉの、第１ゲート電極３６側の端部から、ｎ＋領域３０Ｈｉの、第１ゲート電極３６側の端部までの間の第１主面１６ａ上に形成されている。第１ゲート酸化膜３４は、好ましくは、例えばシリコン酸化膜とする。第１ゲート酸化膜３４の膜厚を、好ましくは、例えば約５０ｎｍとする。
【００４２】
第１ゲート電極３６は、第１ゲート酸化膜３４上に形成されている。第１ゲート電極３６は、ゲート長方向の長さが第１ゲート酸化膜３４よりも短く形成されている。第１ゲート電極３６は、ゲート長方向に関して、第１ゲート酸化膜３４の中央部に位置している。
【００４３】
第１ゲート電極３６は、主電極４０と、その上側のハードマスク４１と、第１ゲート電極３６のゲート長方向に直交し、かつ互いに対向する２つの側面４３Ｌ，４３Ｒに設けられた張出電極４２Ｌ，４２Ｒとを備える。
【００４４】
第１ゲート電極３６を構成する主電極４０は、第１ゲート酸化膜３４越しに第１チャネル領域３２を被覆している。つまり、主電極４０は、ゲート長方向の長さが第１チャネル領域３２と等しく形成されている。主電極４０の材料は、好ましくは、例えばポリシリコンとする。また、主電極４０の厚みは、好ましくは、例えば約０．２５μｍとする。また、主電極４０のゲート長方向の長さは、好ましくは、例えば約２．５μｍとする。
【００４５】
第１ゲート電極３６を構成するハードマスク４１は、平面形状が主電極４０と同一であり、主電極４０上に形成されている。ハードマスク４１の材料は、好ましくは、例えばＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）とする。また、ハードマスク４１の厚みは、好ましくは、例えば約０．２５μｍとする。
【００４６】
以下、主電極４０及びハードマスク４１からなる構造体を主電極構造体４３と称する。主電極４０の厚みが約０．２５μｍであり、及びハードマスク４１の厚みが約０．２５μｍであることから、主電極構造体４３の厚みは約０．５μｍとなる。
【００４７】
第１ゲート電極３６を構成する張出電極４２Ｌ，４２Ｒは、主電極構造体４３の互いに対向している両側面４３Ｌ，４３Ｒに、それぞれ接続されている。張出電極４２Ｌは、ゲート長方向に沿って第１ソース領域２８側の第１ゲート酸化膜３４上に、張り出している。同様に、張出電極４２Ｒは、ゲート長方向に沿って第１ドレイン領域３０側の第１ゲート酸化膜３４上に、張り出している。
【００４８】
その結果、張出電極４２Ｌは、側面４３Ｌ近傍のｎ−領域２８Ｌｏを第１ゲート酸化膜３４越しに被覆する。同様に、張出電極４２Ｒは、側面４３Ｒ近傍のｎ−領域３０Ｌｏを第１ゲート酸化膜３４越しに被覆する。張出電極４２Ｌ，４２Ｒの材料は、好ましくは、例えばポリシリコンとする。また、張出電極４２Ｌ，４２Ｒの厚みは、好ましくは、例えば約０．５μｍとする。さらに、張出電極４２Ｌ，４２Ｒのゲート長方向に関する張り出し長さＷ１は、好ましくは、例えば約０．２５μｍとする。
【００４９】
ここで、張出電極４２Ｌとｎ−領域２８Ｌｏとが重複する領域をオーバーラップ領域４４Ｌと称する。同様に、張出電極４２Ｒとｎ−領域３０Ｌｏとが重複する領域をオーバーラップ領域４４Ｒと称する。
【００５０】
さらに、張出電極４２Ｌ，４２Ｒのそれぞれに、第１サイドウォール３８Ｌ，３８Ｒが接続されて設けられている。具体的には、第１サイドウォール３８Ｌは、張出電極４２Ｌの側部４２Ｌｓに接し、第１ゲート酸化膜３４の、ソース領域２８側の端部に至るまでゲート長方向に延在している。同様に、第１サイドウォール３８Ｒは、張出電極４２Ｒの側部４２Ｒｓに接し、第１ゲート酸化膜３４の、ドレイン領域３０側の端部に至るまでゲート長方向に延在している。
【００５１】
その結果、第１サイドウォール３８Ｌは、ｎ＋領域２８Ｈｉとオーバーラップ領域４４Ｌとの間に延在するｎ−領域２８Ｌｏを第１ゲート酸化膜３４越しに被覆する。同様に、第１サイドウォール３８Ｒは、ｎ＋領域３０Ｈｉとオーバーラップ領域４４Ｒとの間に延在するｎ−領域３０Ｌｏを第１ゲート酸化膜３４越しに被覆する。
【００５２】
第１サイドウォール３８Ｌ，３８Ｒの材料は、好ましくは、例えばシリコン酸化膜とする。また、第１サイドウォール３８Ｌ，３８Ｒの厚みは、好ましくは、例えば約０．５μｍとする。さらに、第１サイドウォール３８Ｌ，３８Ｒのゲート長方向に関する張り出し長さＷ２は、好ましくは、例えば約０．５μｍとする。
【００５３】
ここで、第１ゲート電極３６及び第１サイドウォール３８Ｌ，３８Ｒから構成される構造体を第１構造体４６と称する。第１構造体４６の厚みは、主電極構造体４３と等しく約０．５μｍである。そして、第１構造体４６のゲート長方向の長さは約４μｍである。これは、主電極４０（２．５μｍ）、張出電極４２Ｌ，４２Ｒ（０．２５μｍ×２）、及び第１サイドウォール３８Ｌ，３８Ｒ（０．５μｍ×２）のゲート長方向の長さの和である。
【００５４】
続いて、低耐圧ＭＯＳ−Ｔｒ１４について説明する。
【００５５】
まず、低耐圧ＭＯＳ−Ｔｒ１４と高耐圧ＭＯＳ−Ｔｒ１２との相違点について概説する。
【００５６】
低耐圧ＭＯＳ−Ｔｒ１４は、高耐圧ＭＯＳ−Ｔｒ１２よりもゲート耐圧及びソース−ドレイン耐圧が小さくなるように設計されている。具体的には、低耐圧ＭＯＳ−Ｔｒ１４のゲート耐圧は約３Ｖであり、及びソース−ドレイン耐圧は約３Ｖである。
【００５７】
上述した耐圧の違いに由来して、低耐圧ＭＯＳ−Ｔｒ１４は、高耐圧ＭＯＳ−Ｔｒ１２と構造的にも異なっている。低耐圧ＭＯＳ−Ｔｒ１４の、高耐圧ＭＯＳ−Ｔｒ１２との主な相違点を以下に列記する。
（１）第２ゲート電極５６とｎ−領域４８Ｌｏ，５０Ｌｏとの間にオーバーラップ領域が存在しない点
（２）第２ゲート電極５６に張出電極が設けられていない点
（３）第２ゲート酸化膜５４が第１ゲート酸化膜３４よりも薄い点
（４）第２ゲート電極５６が、ハードマスクを備えていない点
【００５８】
続いて、低耐圧ＭＯＳ−Ｔｒ１４の構造につき詳細に説明する。
低耐圧ＭＯＳ−Ｔｒ１４は、第２ソース領域４８と、第２ドレイン領域５０と、第２チャネル領域５２と、第２ゲート酸化膜５４と、第２ゲート電極５６と、第２サイドウォール５８Ｌ，５８Ｒとを備えている。
【００５９】
第２ソース領域４８、第２ドレイン領域５０、及び第２チャネル領域５２は、第１主面１６ａから基板１６内部に形成されている。第２ソース領域４８と第２ドレイン領域５０とは、第２チャネル領域５２の両側にそれぞれ位置している。
【００６０】
第２ソース領域４８は、導電型がｎ型の領域である。第２ソース領域４８は、ｎ−領域４８Ｌｏとｎ＋領域４８Ｈｉとを備えている。
【００６１】
第２ソース領域４８を構成するｎ−領域４８Ｌｏは、低濃度のｎ型不純物（例えばＰ等）が存在する領域である。ｎ−領域４８Ｌｏは、ｎ＋領域４８Ｈｉと第２チャネル領域５２との間に介在するとともに、ｎ＋領域４８Ｈｉの下側に存在している。
【００６２】
第２ソース領域４８を構成するｎ＋領域４８Ｈｉは、ｎ−領域４８Ｌｏよりも高濃度のｎ型不純物（例えばＡｓやＰ等）が存在する領域である。ｎ＋領域４８Ｈｉは、第２チャネル領域５２から離間して存在する。
【００６３】
第２ドレイン領域５０は、導電型がｎ型の領域である。第２ドレイン領域５０は、ｎ−領域５０Ｌｏとｎ＋領域５０Ｈｉとを備えている。
【００６４】
第２ドレイン領域５０を構成するｎ−領域５０Ｌｏは、低濃度のｎ型不純物（例えばＰ等）が存在する領域である。ｎ−領域５０Ｌｏは、ｎ＋領域５０Ｈｉと第２チャネル領域５２との間に介在するとともに、ｎ＋領域５０Ｈｉの下側に存在している。
【００６５】
第２ドレイン領域５０を構成するｎ＋領域５０Ｈｉは、ｎ−領域５０Ｌｏよりも高濃度のｎ型不純物（例えばＡｓやＰ等）が存在する領域である。ｎ＋領域５０Ｈｉは、第２チャネル領域５２から離間して存在する。
【００６６】
第２チャネル領域５２は、第２ソース領域４８及び第２ドレイン領域５０に挟まれた基板１６内部の領域である。より詳細には、第２チャネル領域５２は、ｎ−領域４８Ｌｏ及び５０Ｌｏの間に位置している。第２チャネル領域５２の導電型は、基板１６と同様にｐ型とする。
【００６７】
第２ゲート酸化膜５４は、ｎ−領域４８Ｌｏ、第２チャネル領域５２、及びｎ−領域５０Ｌｏを被覆して基板１６の第１主面１６ａ上に形成されている。換言すれば、第２ゲート酸化膜５４は、ｎ＋領域４８Ｈｉの、第２ゲート電極５６側の端部から、ｎ＋領域５０Ｈｉの、第２ゲート電極５６側の端部までの間の第１主面１６ａ上に形成されている。第２ゲート酸化膜５４の材料は、好ましくは、例えばシリコン酸化膜とする。第２ゲート酸化膜５４の膜厚は、好ましくは、例えば約７ｎｍとする。
【００６８】
第２ゲート電極５６は、第２ゲート酸化膜５４上に形成されている。第２ゲート電極５６は、ゲート長方向の長さが第２ゲート酸化膜５４よりも短く形成されている。第２ゲート電極５６は、ゲート長方向に関して、第２ゲート酸化膜５４の中央部に位置している。
【００６９】
第２ゲート電極５６の材料は、好ましくは、例えばポリシリコンとする。また、第２ゲート電極５６の厚みは、好ましくは、例えば約０．２５μｍとする。また、第２ゲート電極５６のゲート長方向の長さは、好ましくは、例えば約０．６μｍとする。
【００７０】
詳しくは後述するが、第２ゲート電極５６は、高耐圧ＭＯＳ−Ｔｒ１２の張出電極４２Ｌ，４２Ｒと同時に形成される。
【００７１】
第２サイドウォール５８Ｌ，５８Ｒは、第２ゲート電極５６にそれぞれ接続されている。具体的には、第２サイドウォール５８Ｌは、第２ゲート電極５６の側面５６Ｌに接し、第２ゲート酸化膜５４の、第２ソース領域４８側の端部に至るまでゲート長方向に延在している。同様に、第２サイドウォール５８Ｒは、第２ゲート電極５６の側面５６Ｒに接し、第２ゲート酸化膜５４の、第２ドレイン領域５０側の端部に至るまでゲート長方向に延在している。
【００７２】
その結果、第２サイドウォール５８Ｌは、ｎ＋領域４８Ｈｉと側面５６Ｌ（第２チャネル領域５２）との間に延在するｎ−領域４８Ｌｏを第２ゲート酸化膜５４越しに被覆する。同様に、第２サイドウォール５８Ｒは、ｎ＋領域５０Ｈｉと側面５６Ｒ（第２チャネル領域５２）との間に延在するｎ−領域５０Ｌｏを第２ゲート酸化膜５４越しに被覆する。
【００７３】
第２サイドウォール５８Ｌ，５８Ｒの材料は、好ましくは、例えばシリコン酸化膜とする。また、第２サイドウォール５８Ｌ，５８Ｒの厚みは、好ましくは、例えば約０．２５μｍとする。さらに、第２サイドウォール５８Ｌ，５８Ｒのゲート長方向に関する張り出し長さは、好ましくは、例えば約０．２μｍとする。
【００７４】
なお、詳しくは後述するが、第２サイドウォール５８Ｌ，５８Ｒは、高耐圧ＭＯＳ−Ｔｒ１２の第１サイドウォール３８Ｌ，３８Ｒと同時に形成される。
【００７５】
ここで、第２ゲート電極５６及び第２サイドウォール５８Ｌ，５８Ｒから構成される構造体を第２構造体６０と称する。第２構造体６０の厚みは、第２ゲート電極５６と等しく約０．２５μｍである。そして、第２構造体６０のゲート長方向の長さは、約１μｍである。これは、第２ゲート電極５６（０．６μｍ）、及び第２サイドウォール５８Ｌ，５８Ｒ（０．２μｍ×２）のゲート長方向の長さの和である。
【００７６】
（半導体装置の製造工程）
図２〜図６を参照して、半導体装置１０の製造工程について説明する。図２（Ａ）及び（Ｂ）は、半導体装置１０の製造工程における主要段階で得られた構造体を、一部を省略して概略的に示す断面図である。図３（Ａ）及び（Ｂ）は、図２（Ｂ）に引き続く同様な断面図である。図４（Ａ）及び（Ｂ）は、図３（Ｂ）に引き続く同様な断面図である。図５（Ａ）及び（Ｂ）は、図４（Ｂ）に引き続く同様な断面図である。図６（Ａ）及び（Ｂ）は、図５（Ｂ）に引き続く同様な断面図である。
【００７７】
（工程Ａ）：図２（Ａ）を参照して説明する。
【００７８】
工程Ａでは、まず、シリコン基板である基板１６の第１主面１６ａ側の全面に、好ましくは、例えば約３５ｎｍの厚みの下地酸化膜５７を形成する。より詳細には、約８５０℃の温度において、第１主面１６ａの熱酸化を行い、シリコン酸化膜からなる下地酸化膜５７を形成する。
【００７９】
その後、下地酸化膜５７上に、従来周知のパターニング技術を用いて、好ましくは、例えば約１００ｎｍの厚みのシリコン窒化膜パターン５９を形成する。より詳細には、約７５０℃の温度において、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、下地酸化膜５７の全面にシリコン窒化膜を形成する。
【００８０】
その後、フォトリソグラフィ及びエッチングを行うことで、第１及び第２領域１８，２０の外側に存在するシリコン窒化膜の部分を除去する。これにより、シリコン窒化膜パターン５９を形成する。
【００８１】
（工程Ｂ）：図２（Ｂ）を参照して説明する。
【００８２】
工程Ｂでは、第１及び第２領域１８，２０の外側に露出している第１主面１６ａに、好ましくは、例えば約８００ｎｍの厚みのフィールド酸化膜２２を形成する。より詳細には、約１０００℃の温度において、水蒸気酸化を行うことで、フィールド酸化膜２２を形成する。
【００８３】
その後、第１及び第２領域１８，２０内に残留する下地酸化膜５７とシリコン窒化膜パターン５９とを公知の方法で除去する。
【００８４】
その後、第１及び第２領域１８，２０内の表面に、好ましくは、例えば約５０ｎｍの厚みのシリコン酸化膜を形成する。より詳細には、約８５０℃の温度で第１主面１６ａを熱酸化してシリコン酸化膜を形成する。なお、このシリコン酸化膜は、第１酸化膜６２の前駆体である。
【００８５】
その後、公知のフォトリソグラフィ及びエッチングにより第２領域２０に存在するシリコン酸化膜を除去する。これにより、第１領域１８内に、第１酸化膜６２がパターニングされて形成される。そして、約８５０℃の熱酸化により第２領域２０に、好ましくは、例えば約７ｎｍの厚みの第２酸化膜６４を形成する。その結果、図２（Ｂ）に示す構造体が得られる。
【００８６】
ここで、第１領域１８に形成された第１酸化膜６２は、第１ゲート酸化膜３４の前駆体である。また、第２領域２０に形成された第２酸化膜６４は、第２ゲート酸化膜５４の前駆体である。
【００８７】
なお、工程Ａ及び工程Ｂが上述した第１工程に相当する。
【００８８】
（工程Ｃ）：図３（Ａ）を参照して説明する。
【００８９】
工程Ｃでは、第１領域１８及び第２領域２０を含む第１主面１６ａの全面に、好ましくは、例えば約０．２５μｍの厚みのポリシリコン膜６６を形成する。より詳細には、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを所望の比率で混合した原料ガスを用い、圧力が約０．１Ｔｏｒｒ、及び温度が約６００℃の条件で、ＬＰＣＶＤ法により、Ｐがドープされたポリシリコン膜６６を形成する。
【００９０】
その後、ポリシリコン膜６６の全面に、好ましくは、例えば、約０．２５μｍの厚みのＮＳＧ膜６８を形成する。より詳細には、ＳｉＨ４と一酸化二窒素（Ｎ２Ｏ）とを所望の比率で混合した原料ガスを用い、圧力が約０．４Ｔｏｒｒ、及び温度が約３００℃の条件で、プラズマＣＶＤ法により、ＮＳＧ膜６８を形成する。なお、ＮＳＧ膜６８は、ハードマスク４１の前駆体である。
【００９１】
その後、ＮＳＧ膜６８の全面にポジ型のフォトレジストを約１μｍの厚みで塗布する。そして、公知のフォトリソグラフィにより、第１領域１８に、後述する主電極構造体４３を作成するためのマスクパターン７０を形成する。
【００９２】
（工程Ｄ）：図３（Ｂ）を参照して説明する。
【００９３】
工程Ｄでは、マスクパターン７０をマスクとして、異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、マスクパターン７０で被覆されていない領域のポリシリコン膜６６及びＮＳＧ膜６８を除去する。これにより、第１領域１８に、主電極４０上にハードマスク４１が積層された主電極構造体４３が形成される。
【００９４】
なお、工程Ｃから主電極構造体４３が形成されるまで（工程Ｄ）の過程が、上述の第２工程に相当する。
【００９５】
その後、第１主面１６ａの全面にポジ型のフォトレジストを約１μｍの厚みで塗布する。そして、公知のフォトリソグラフィにより、第１領域１８外の第１主面１６ａの部分を被覆するマスクパターン７２を形成して、図３（Ｂ）に示す構造体を得る。つまり、マスクパターン７２は、第１領域１８を露出させるようにパターニングされている。
【００９６】
その後、マスクパターン７２及び主電極構造体４３をマスクとして、ｎ型不純物である３１Ｐ＋をイオン注入する。イオン注入の条件は、注入エネルギーが約５００ｋｅＶであり、及び注入量が約６×１０１２ａｔｏｍｓ／ｃｍ２である。このイオン注入により、主電極構造体４３を除いた第１領域１８に、自己整合的に第１低濃度不純物領域７４Ｌ，７４Ｒが形成される。
【００９７】
なお、工程Ｄにおいて、主電極構造体４３の形成後、第１低濃度不純物領域７４Ｌ，７４Ｒが形成されるまでの過程が、上述の第３工程に相当する。
【００９８】
（工程Ｅ）：図４（Ａ）を参照して説明する。
【００９９】
工程Ｅでは、マスクパターン７２を公知のプラズマアッシングにより除去する。そして、第１主面１６ａの上側全面に、第１主面１６ａ上における厚みが、好ましくは、例えば約０．２５μｍのポリシリコン膜７６を形成する。より詳細には、ＳｉＨ４とＰＨ３とを所望の比率で混合した原料ガスを用い、圧力が約０．１Ｔｏｒｒ、及び温度が約６００℃の条件で、ＬＰＣＶＤ法により、Ｐがドープされたポリシリコン膜７６を形成する。
【０１００】
なお、第１低濃度不純物領域７４Ｌ，７４Ｒ形成後、ポリシリコン膜７６が形成されるまでの過程が、上述の第４工程に相当する。
【０１０１】
その後、ポリシリコン膜７６の全面にポジ型のフォトレジストを約１μｍの厚みで塗布する。そして、公知のフォトリソグラフィにより、第２領域２０の第２ゲート電極５６の形成予定領域を被覆するマスクパターン７８を形成する。
【０１０２】
（工程Ｆ）：図４（Ｂ）を参照して説明する。
【０１０３】
工程Ｆでは、マスクパターン７８をマスクとしてＲＩＥ法によりポリシリコン膜７６を除去する。これにより、第１ゲート電極３６と第２ゲート電極５６とが同時に形成される。
【０１０４】
より詳細には、第１主面１６ａに対して垂直方向から異方性エッチングを行うことにより、第１領域１８では、主電極構造体４３の段差部付近に存在するポリシリコン膜７６は、エッチングされずに第１酸化膜６２上に残留する。この残留したポリシリコン膜７６が張出電極４２Ｌ，４２Ｒとなる。つまり、張出電極４２Ｌ，４２Ｒは、主電極構造体４３の両側面４３Ｌ，４３Ｒにそれぞれ接続し、かつ、主電極構造体４３の外側に向かって張り出して形成される。
【０１０５】
その結果、張出電極４２Ｌ，４２Ｒは、第１酸化膜６２越しに、主電極構造体４３近傍の第１低濃度不純物領域７４Ｌ，７４Ｒを被覆する。これにより、オーバーラップ領域４４Ｌ及び４４Ｒが形成される。
【０１０６】
このようにして、主電極構造体４３及び張出電極４２Ｌ，４２Ｒを備えた第１ゲート電極３６が形成される。
【０１０７】
なお、オーバーラップ領域４４Ｌ及び４４Ｒのゲート長方向の長さ、すなわち、張出電極４２Ｌ，４２Ｒ張り出し長さＷ１は、約０．２５μｍである。
【０１０８】
一方、第２領域２０では、マスクパターン７８で被覆された領域に存在するポリシリコン膜７６がエッチングされずに残留する。その結果、第２酸化膜６４上に第２ゲート電極５６が形成される。
【０１０９】
なお、ポリシリコン膜７６の成膜後、第１ゲート電極３６と第２ゲート電極５６とが形成されるまでの過程が、上述の第５工程に相当する。
【０１１０】
なお、ポリシリコン膜７６のエッチングにおいて、第１及び第２酸化膜６２及び６４は、エッチングストップ膜として機能する。
【０１１１】
（工程Ｇ）：図５（Ａ）を参照して説明する。
【０１１２】
工程Ｇでは、第１主面１６ａの上側全面にポジ型のフォトレジストを約１μｍの厚みで塗布する。そして、公知のフォトリソグラフィにより、第２領域２０外の第１主面１６ａの部分を被覆するマスクパターン８０を形成する。つまり、マスクパターン８０は、第２領域２０を露出させるようにパターニングされている。
【０１１３】
その後、マスクパターン８０及び第２ゲート電極５６をマスクとして、ｎ型不純物である３１Ｐ＋をイオン注入する。イオン注入の条件は、注入エネルギーが約１００ｋｅＶであり、及び注入量が約７×１０１２ａｔｏｍｓ／ｃｍ２である。このイオン注入により、第２ゲート電極５６の両側の第２領域２０に、自己整合的に第２低濃度不純物領域８２Ｌ，８２Ｒが形成される。
【０１１４】
なお、工程Ｇが、上述の第６工程に相当する。
【０１１５】
（工程Ｈ）：図５（Ｂ）を参照して説明する。
【０１１６】
工程Ｈでは、マスクパターン８０を公知のプラズマアッシングにより除去する。そして、第１主面１６ａの上側全面に、第１主面１６ａ上における厚みが、好ましくは、例えば約０．５μｍの絶縁膜としてのシリコン酸化膜８３を形成する。より詳細には、ＳｉＨ４とＯ２とを所望の比率で混合した原料ガスを用い、温度が約５００℃の条件で、常圧ＣＶＤ法により、シリコン酸化膜８３を形成する。
【０１１７】
なお、工程Ｈが、上述の第７工程に相当する。
【０１１８】
（工程Ｉ）：図６（Ａ）を参照して説明する。
【０１１９】
続いて、ＲＩＥ法によりシリコン酸化膜８３を基板１６の第１主面１６ａに至るまでエッチングする。
【０１２０】
これにより、第１領域１８においては、第１ゲート電極３６に第１サイドウォール３８Ｌ，３８Ｒが形成され、第１構造体４６が完成する。これとともに、第１構造体４６で被覆されていない領域の第１酸化膜６２が除去され、第１構造体４６直下に第１ゲート酸化膜３４が形成される。
【０１２１】
より詳細には、第１領域１８では、第１ゲート電極３６の段差部付近に存在するシリコン酸化膜８３は、エッチングされずに第１酸化膜６２上に残留する。この残留したシリコン酸化膜８３が第１サイドウォール３８Ｌ，３８Ｒとなる。つまり、第１サイドウォール３８Ｌ，３８Ｒは、張出電極４２Ｌ，４２Ｒの両側部４２Ｌｓ，４２Ｒｓにそれぞれ接続し、かつ、第１ゲート電極３６の外側に向かって第１酸化膜６２上に張り出して形成される。その結果、第１サイドウォール３８Ｌ，３８Ｒは、第１酸化膜６２越しに、第１低濃度不純物領域７４Ｌ，７４Ｒを被覆することとなる。
【０１２２】
なお、第１サイドウォール３８Ｌ，３８Ｒと第１低濃度不純物領域７４Ｌ，７４Ｒとのゲート長方向に沿ったオーバーラップ長さ、すなわち、第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２は、約０．５μｍである。
【０１２３】
また、第２領域２０においては、第２ゲート電極５６に第２サイドウォール５８Ｌ，５８Ｒが形成され、第２構造体６０が完成する。これとともに、第２構造体６０で被覆されていない領域の第２酸化膜６４が除去され、第２構造体６０直下に第２ゲート酸化膜５４が形成される。
【０１２４】
より詳細には、第２領域２０では、第２ゲート電極５６の段差部付近に存在するシリコン酸化膜８３は、エッチングされずに第２酸化膜６４上に残留する。この残留したシリコン酸化膜８３が第２サイドウォール５８Ｌ，５８Ｒとなる。つまり、第２サイドウォール５８Ｌ，５８Ｒは、第２ゲート電極５６の両側面５６Ｌ，５６Ｒにそれぞれ接続し、かつ、第２ゲート電極５６の外側に向かって張り出して形成される。その結果、第２サイドウォール５８Ｌ，５８Ｒは、第２酸化膜６４越しに、第２低濃度不純物領域８２Ｌ，８２Ｒを被覆することとなる。
【０１２５】
なお、第２サイドウォール５８Ｌ，５８Ｒと第２低濃度不純物領域８２Ｌ，８２Ｒとのオーバーラップ長さ、すなわち、第１サイドウォール５８Ｌ，５８Ｒのゲート長方向の長さは、約０．２μｍである。
【０１２６】
なお、工程Ｉが、上述の第８工程に相当する。
【０１２７】
（工程Ｊ）：図６（Ｂ）を参照して説明する。
【０１２８】
続いて、第１構造体４６及び第２構造体６０をマスクとして、第１領域１８と第２領域２０とにｎ型不純物である７５Ａｓ＋をイオン注入する。イオン注入の条件は、注入エネルギーが約７０ｋｅＶであり、及び注入量が約１×１０１５ａｔｏｍｓ／ｃｍ２である。
【０１２９】
このイオン注入により、第１領域１８において、第１ソース領域２８及び第１ドレイン領域３０が形成される。同時に、第２領域２０において、第２ソース領域４８及び第２ドレイン領域５０が形成される。
【０１３０】
より詳細には、第１領域１８では、イオン注入により、第１低濃度不純物領域７４Ｌの第１構造体４６で被覆されていない領域は、自己整合的にｎ＋領域２８Ｈｉへと変化する。これにより、第１低濃度不純物領域７４ＬのＡｓイオン未注入領域が、ｎ−領域２８Ｌｏへと変化する。その結果、第１低濃度不純物領域７４Ｌが存在していた位置に、ｎ−領域２８Ｌｏとｎ＋領域２８Ｈｉとを備えた第１ソース領域２８が形成される。
【０１３１】
同様に、Ａｓのイオン注入により、第１構造体４６で被覆されていない第１低濃度不純物領域７４Ｒは、自己整合的にｎ＋領域３０Ｈｉへと変化する。これにより、第１低濃度不純物領域７４ＲのＡｓイオン未注入領域が、ｎ−領域３０Ｌｏへと変化する。その結果、第１低濃度不純物領域７４Ｒが存在していた位置に、ｎ−領域３０Ｌｏとｎ＋領域３０Ｈｉとを備えた第１ドレイン領域３０が形成される。
【０１３２】
第２領域２０も、第１領域１８とほぼ同様である。すなわち、第２低濃度不純物領域８２Ｌに自己整合的にｎ＋領域４８Ｈｉが形成され、これと同時にｎ−領域４８Ｌｏが形成される。その結果、第２低濃度不純物領域８２Ｌが存在していた位置に、ｎ−領域４８Ｌｏとｎ＋領域４８Ｈｉとを備えた第２ソース領域４８が形成される。
【０１３３】
また、第２低濃度不純物領域８２Ｒに自己整合的にｎ＋領域５０Ｈｉが形成され、これと同時にｎ−領域５０Ｌｏが形成される。その結果、第２低濃度不純物領域８２Ｒが存在していた位置に、ｎ−領域５０Ｌｏとｎ＋領域５０Ｈｉとを備えた第２ドレイン領域５０が形成される。
【０１３４】
このようにして、図６（Ｂ）に示したような半導体装置１０が形成される。
【０１３５】
次に、この発明の半導体装置の製造方法の奏する効果について説明する。
【０１３６】
半導体装置１０の製造過程において、高耐圧ＭＯＳ−Ｔｒ１２のｎ−領域２８Ｌｏ，３０Ｌｏは、張出電極４２Ｌ，４２Ｒ及び第１サイドウォール３８Ｌ，３８Ｒで被覆され続ける。つまり、製造工程（工程Ａ〜工程Ｊ）中に、ｎ−領域２８Ｌｏ，３０Ｌｏがエッチングを受けることがない。よって、ｎ−領域２８Ｌｏ，３０Ｌｏの電気抵抗は増加しない。その結果、高耐圧ＭＯＳ−Ｔｒ１２の電流駆動能力の低下が防止される。
【０１３７】
また、この発明の半導体装置の製造方法によれば、不純物（Ｐ及びＡｓ）のイオン注入をすべて自己整合的に行っている（工程Ｄ，Ｇ及びＪ）。したがって、イオン注入により形成された第１領域１８のｎ−領域２８Ｌｏ，３０Ｌｏ及びｎ＋領域２８Ｈｉ，３０Ｈｉ、並びに第２領域２０のｎ−領域４８Ｌｏ，５０Ｌｏ及びｎ＋領域４８Ｈｉ，５０Ｈｉに位置誤差が発生することがない。つまり、特許文献１の技術では、マスクパターンの合わせずれに対する寸法上のマージンが必要であったが、この発明では、上述の寸法上のマージンが不用となる。その結果、この寸法上のマージン分だけ半導体装置１０を微細化することができる。
【０１３８】
次に、この発明の半導体装置の製造方法の変形例や設計条件について説明する。
【０１３９】
高耐圧ＭＯＳ−Ｔｒ１２のソース−ドレイン耐圧は、張出電極４２Ｌ，４２Ｒの張り出し長さＷ１（図１）、及び第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２（図１）の両者に主に依存する。
【０１４０】
より詳細には、張り出し長さＷ１を大きくするほどソース−ドレイン耐圧が上昇する。この理由は、張り出し長さＷ１を大きくするほど第１ドレイン領域３０側のオーバーラップ領域４４Ｒが長くなり、第１ドレイン領域３０における電界集中が緩和されるからである。
【０１４１】
具体的には、張出電極４２Ｌ，４２Ｒの張り出し長さＷ１は、０．２〜０．６μｍであることが好ましい。張り出し長さＷ１を０．２μｍ以上とすることにより、１０Ｖ以上のソース−ドレイン耐圧を確保することができる。張り出し長さＷ１を０．６μｍ以下とすることにより、２５Ｖ以下のソース−ドレイン耐圧を確保することができる。
【０１４２】
張り出し長さＷ１は、張出電極４２Ｌ，４２Ｒの前駆体としてのポリシリコン膜７６（図４（Ａ））の厚み、及び、主電極構造体４３（図３（Ｂ））の厚みの兼ね合いで決定される。詳細には、両者７６及び４３の内で厚みの薄い方の厚みが、張出電極４２Ｌ，４２Ｒの張り出し長さＷ１とほぼ等しくなる。つまり、ポリシリコン膜７６の厚みをＤ１とし、主電極構造体４３の厚みをＤ２とすると、（１）Ｄ１＞Ｄ２の場合には、Ｗ１≒Ｄ２となり、（２）Ｄ１＜Ｄ２の場合には、Ｗ１≒Ｄ１となる。よって、ポリシリコン膜７６及び主電極構造体４３の厚みを調整することにより、張出電極４２Ｌ，４２Ｒの張り出し長さＷ１を調整することができる。これにより、高耐圧ＭＯＳ−Ｔｒ１２のソース−ドレイン耐圧を所望の値に調整することができる。
【０１４３】
張り出し長さＷ２についても張り出し長さＷ１とほぼ同様のことがいえる。つまり、張り出し長さＷ２を大きくするほどソース−ドレイン耐圧が上昇する。この理由は、張り出し長さＷ２を大きくするほど第１ドレイン領域３０における電界集中が緩和されるからである。
【０１４４】
具体的には、第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２は、０．２〜０．６μｍであることが好ましい。張り出し長さＷ２を０．２μｍ以上とすることにより、１０Ｖ以上のソース−ドレイン耐圧を確保することができる。張り出し長さＷ２を０．６μｍ以下とすることにより、２５Ｖ以下のソース−ドレイン耐圧を確保することができる。
【０１４５】
張出電極４２Ｌ，４２Ｒの場合と同様に、第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２は、シリコン酸化膜８３（図５（Ｂ））の厚み、及び、第１ゲート電極３６（図４（Ｂ））の厚みの兼ね合いで決定される。詳細には、両者８３及び３６の内で厚みの薄い方の厚みが、第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２とほぼ等しくなる。よって、シリコン酸化膜８３の厚み及び第１ゲート電極３６の厚みを調整することによって、第１サイドウォール３８Ｌ，３８Ｒの張り出し長さＷ２を調整することができる。これにより、高耐圧ＭＯＳ−Ｔｒ１２のソース−ドレイン耐圧を所望の値に調整することができる。
【図面の簡単な説明】
【０１４６】
【図１】この発明に基づいて製造された半導体装置の断面切り口を模式的に示す図である。
【図２】（Ａ）及び（Ｂ）は、半導体装置の製造工程における主要段階を抜き出して概略的に示す断面図である。
【図３】（Ａ）及び（Ｂ）は、図２（Ｂ）に引き続いて行われる半導体装置の製造工程における主要段階を抜き出して概略的に示す断面図である。
【図４】（Ａ）及び（Ｂ）は、図３（Ｂ）に引き続いて行われる半導体装置の製造工程における主要段階を抜き出して概略的に示す断面図である。
【図５】（Ａ）及び（Ｂ）は、図４（Ｂ）に引き続いて行われる半導体装置の製造工程における主要段階を抜き出して概略的に示す断面図である。
【図６】（Ａ）及び（Ｂ）は、図５（Ｂ）に引き続いて行われる半導体装置１０の製造工程における主要段階を抜き出して概略的に示す断面図である。
【符号の説明】
【０１４７】
１０  半導体装置
１２  高耐圧ＭＯＳ−Ｔｒ
１４  低耐圧ＭＯＳ−Ｔｒ
１６  基板
１６ａ  第１主面
１６ｂ  第２主面
１８  第１領域
２０  第２領域
２２  フィールド酸化膜
２８  第１ソース領域
２８Ｌｏ  ｎ−領域
２８Ｈｉ  ｎ＋領域
３０  第１ドレイン領域
３０Ｌｏ  ｎ−領域
３０Ｈｉ  ｎ＋領域
３２  第１チャネル領域
３４  第１ゲート酸化膜
３６  第１ゲート電極
３８Ｌ，３８Ｒ  第１サイドウォール
４０  主電極
４１  ハードマスク
４２Ｌ，４２Ｒ  張出電極
４２Ｌｓ，４２Ｒｓ  側部
４３  主電極構造体
４３Ｌ，４３Ｒ  側面
４４Ｌ，４４Ｒ  オーバーラップ領域
４６  第１構造体
４８  第２ソース領域
４８Ｌｏ  ｎ−領域
４８Ｈｉ  ｎ＋領域
５０  第２ドレイン領域
５０Ｌｏ  ｎ−領域
５０Ｈｉ  ｎ＋領域
５２  第２チャネル領域
５４  第２ゲート酸化膜
５６  第２ゲート電極
５６Ｌ，５６Ｒ  側面
５７  下地酸化膜
５８Ｌ，５８Ｒ  第２サイドウォール
５９  シリコン窒化膜パターン
６０  第２構造体
６２  第１酸化膜
６４  第２酸化膜
６６  ポリシリコン膜
６８  ＮＳＧ膜
７０  マスクパターン
７２  マスクパターン
７４Ｌ，７４Ｒ  第１低濃度不純物領域
７６  ポリシリコン膜
７８  マスクパターン
８０  マスクパターン
８２Ｌ，８２Ｒ  第２低濃度不純物領域
８３  シリコン酸化膜
【図１】
0004675814.tif 000002
【図２】
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【図３】
0004675814.tif 000004
【図４】
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【図５】
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【図６】
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