(57)【特許請求の範囲】
【請求項１】
走査試験または自己試験モードでの集積回路又は回路アセンブリにおけるＮ個のクロックドメイン内の故障及び任意の２つのクロックドメインにまたがる故障を検出または突き止めるための順序付きキャプチャクロックを提供する方法であって、該方法では、Ｎ＞１であり、各クロックドメインが１つのキャプチャクロック及び複数の走査セルを有する方法において、該方法が、
（ａ）  シフト動作中に前記集積回路または回路アセンブリにおける前記Ｎ個のクロックドメイン内の前記走査セルの全てにＮ個の擬似乱数信号または所定の試験信号を生成且つシフトインするステップと、
（ｂ）  前記Ｎ個のクロックドメイン内の前記走査セルの全てに順序付きシーケンスのキャプチャクロックを印加するステップであって、該順序付きシーケンスのキャプチャクロックが、全てのクロックドメインがキャプチャ動作中に同時にトリガされないようなシーケンス順序で設置された２つ以上の前記キャプチャクロックからの少なくとも複数のキャプチャクロックパルスを備えるステップと、
（ｃ）  前記走査セル全ての出力応答を分析して該走査セル中の故障を突き止めるステップと
を備えることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、前記クロックドメインへ供給される前記キャプチャクロック全てがスキューされ、前記自己試験または走査試験モード中の電力消費を低減することを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、前記キャプチャクロックが、前記順序付きシーケンスのキャプチャクロックパルスに応じて前記キャプチャクロックパルスを含んで、前記キャプチャクロックに制御される選定したクロックドメイン内の前記走査セル全てにおいて前記キャプチャ動作を行なうようにプログラムされており、且つ、前記キャプチャクロックの前記キャプチャクロックパルス全てが選択的に内部で生成されるか、または、外部から制御されると共に、それぞれの定格クロック速度または選択したクロック速度で選択的に動作されるのが可能となることを特徴とする方法。
【請求項４】
請求項３に記載の方法であって、更に、それぞれが選定したクロックドメインを制御するＮ個の走査イネーブル（ＳＥ）信号を提供するステップを備え、該走査イネーブル（ＳＥ）信号全てを使用してシフト／比較動作からキャプチャ動作へ及びその逆に動作を切り替え、且つ、前記走査イネーブル（ＳＥ）信号の各々が選択的に内部で生成されるか、または、外部から制御されると共に、各々の定格クロック速度または選択したクロック速度で選択的に動作されるのが可能となることを特徴とする方法。
【請求項５】
請求項３に記載の方法であって、前記Ｎ個の走査イネーブル（ＳＥ）信号を提供するステップが、更に１つのグローバル走査イネーブル（ＧＳＥ）信号を使用して前記走査イネーブル（ＳＥ）信号全てを駆動して前記グローバル走査イネーブル（ＧＳＥ）信号及び前記走査イネーブル（ＳＥ）信号全てが選定した低減クロック速度で動作されるのが可能となるステップを備えることを特徴とする方法。
【請求項６】
請求項１に記載の方法であって、シフトクロックパルスが提供されると共に、前記Ｎ個の擬似乱数信号または所定の試験信号を生成及びシフトインするステップが、更に前記シフトクロックパルス全てを選定したクロック速度又は同一のクロック速度で動作するステップを備え、且つ、シフトサイクル中前記キャプチャクロックである前記シフトクロックパルス全てがスキューされて１つの前記走査セルのみがまたは１つ以上の前記走査セルが任意の所定時間に状態変化を起こして電力消費を低減することを特徴とする方法。
【請求項７】
請求項３に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを互いに相互作用をしない、または、またがるクロックドメイン論理ブロックを持たない２つ以上の選定したクロックドメインに同時に印加して前記選定したクロックドメインの前記故障を検出または突き止めるステップを備えることを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に該順序付きシーケンスのキャプチャクロックパルスからのもう１つの順序付きシーケンスのキャプチャクロックパルスを印加して、前記集積回路または回路アセンブリにおける故障を追加検出または突き止めるステップを備えることを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に該順序付きシーケンスのキャプチャクロックパルスからの短縮したまたは拡張した順序付きシーケンスのキャプチャクロックパルスを選択的に印加して、前記集積回路または回路アセンブリにおける故障を追加検出または突き止めるステップを備えることを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に１つ以上のキャプチャクロックにおける全てのキャプチャクロックパルスを無効にして故障診断を容易にするステップを備えることを特徴とする方法。
【請求項１１】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを生成する前記キャプチャクロックを選択的に動作させて選定したクロック速度で選定したクロックドメインを制御して、該選定したクロックドメイン内の縮退故障を検出または突き止めるステップを備えることを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを生成する前記キャプチャクロックを選択的に動作させてそれぞれの定格クロック速度で選定したクロックドメインを制御して、該選定したクロックドメイン内の故障を検出または突き止めるステップを備えることを特徴とする方法。
【請求項１３】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルス全ての速度を選択的に低減して選定したクロックドメインを該選定したクロックドメイン内の等サイクル待ち時間の全ての多サイクル経路に対応した遅延故障を所定の定格速度で検出または突き止めるレベルへ制御するステップを備えることを特徴とする方法。
【請求項１４】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを生成する２つの前記キャプチャクロックを選択的に動作させて選定したクロック速度で選定した２つのクロックドメインを制御して、該選定した２つのクロックドメイン内の縮退故障を検出または突き止めるステップを備えることを特徴とする方法。
【請求項１５】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを生成する２つの前記キャプチャクロックの相対的な遅延を選択的に調整して２つの選定したクロックドメインを制御して、前記選定した２つのクロックドメインを横断する故障を検出または突き止めるステップを備えることを特徴とする方法。
【請求項１６】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記キャプチャクロックパルスを生成する２つの前記キャプチャクロックの相対的な遅延を選択的に調整して２つの選定したクロックドメインを制御して、該選定した２つのクロックドメインにまたがる等サイクル待ち時間の全ての多サイクル経路に対応した遅延故障を所定の定格クロック速度で検出または突き止めるステップを備えることを特徴とする方法。
【請求項１７】
請求項１に記載の方法であって、前記順序付きシーケンスのキャプチャクロックパルスを印加するステップが、更に前記集積回路または回路アセンブリの内部または外部の任意の２つの隣接したキャプチャクロックパルス間の相対的なクロック遅延を制御するステップを備えることを特徴とする方法。
【請求項１８】
請求項１に記載の方法であって、前記走査セル全ての出力応答を分析して該走査セル中の故障を突き止めるステップが、更にコンパクト操作を利用して選択的に前記Ｎ個の出力応答をシグネチャへコンパクト化するステップを備えることを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、前記Ｎ個の出力応答をシグネチャにコンパクト化するステップが、更に前記シグネチャを所定の制限基準が達成された後のそれぞれの期待されるシグネチャと比較するステップを備え、且つ、該前記シグネチャをそれぞれの期待されるシグネチャと比較するステップが更に前記集積回路または回路アセンブリ内の前記シグネチャを比較するステップ、または、前記シグネチャをシフトアウトしてＡＴＥ（自動テスト装置）内で比較するステップを備えることを特徴とする方法。
【請求項２０】
請求項１に記載の方法であって、前記走査セルが、多重Ｄフリップフロップまたはレベル感知走査ラッチであり、且つ、更に、テスト下の前記集積回路または回路アセンブリが完全走査または部分走査をするように設計されていることを特徴とする方法。
【請求項２１】
請求項１に記載の方法であって、前記故障が、更に縮退故障及び遅延故障から成り、前記縮退故障が、開路故障及びブリッジ故障等のその他の縮退型の故障から成り、且つ、前記遅延故障が、更に推移（ゲート遅延）故障、複数のサイクル遅延故障及びパス遅延故障等の非縮退型の遅延故障から成ることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照により本明細書に組み込まれている、２００１年２月１５日に出願した米国仮出願番号６０／２６８，６０１の優先権を主張するものである。
【０００２】
本発明は、全般的には、テスト容易化設計（ｄｅｓｉｇｎ−ｆｏｒ−ｔｅｓｔ、ＤＦＴ）技法を用いて組み込まれた集積回路または回路アセンブリの論理設計のテストに関する。具体的には、本発明は、集積回路または回路アセンブリ内の、自己試験または走査試験中の、各クロックドメイン内の論理故障および２つのクロックドメインにまたがる論理故障の検出または突止に関連する。
【背景技術】
【０００３】
この明細書では、用語集積回路が、テスト容易化設計（ＤＦＴ）技法を用いて組み込まれたチップまたはＭＣＭ（マルチチップモジュール）を記述するのに使用される。用語回路アセンブリおよびプリント回路基板は、交換可能と考えられる。用語回路アセンブリには、プリント回路基板ならびに他のタイプの回路アセンブリが含まれる。回路アセンブリは、集積回路の組合せである。結果の組合せは、物理的単位または機能的単位を形成するために製造される。
【０００４】
集積回路または回路アセンブリには、一般に、それぞれが、クロックドメインと称する１つのモジュールまたは論理ブロックを制御する、複数のシステムクロックが含まれる。各システムクロックは、主入力（エッジピン／エッジコネクタ）から直接に来る、または内部で生成されるのいずれかである。これらのシステムクロックは、全く関連しない周波数（クロック速度）で、お互いの約数で、同一周波数だが異なるクロックスキューで、またはこれらの混合で動作することができる。これらのシステムクロックの間のクロックスキューに起因して、自己試験または走査試験などのＤＦＴ技法が使用される時に、クロッシングクロックドメイン故障（ｃｒｏｓｓｉｎｇ  ｃｌｏｃｋ−ｄｏｍａｉｎ  ｆａｕｌｔ）と称する、２つのクロックドメインの間の機能に関連する故障が、テストしにくくなる可能性が非常に高い。ワーストケースでは、これらのクロッシングクロックドメイン故障が、受信側クロックドメインに伝搬する時に、そのクロックドメイン内のすべての故障の検出または突止を完全にブロックする可能性がある。したがって、故障伝搬問題を解決するために、ＤＦＴ手法が、すべてのシステムクロックの制御を肩代わりし、キャプチャクロック（ｃａｐｔｕｒｅ  ｃｌｏｃｋ）としてそれらを再構成するために提案される。
【０００５】
この分野で、クロッシングクロックドメイン故障ならびに各クロックドメイン内の故障をテストする従来技術のＤＦＴ手法は、アイソレーテッドＤＦＴ（ｉｓｏｌａｔｅｄ  ＤＦＴ）技法、レシオドＤＦＴ（ｒａｔｉｏ’ｅｄ  ＤＦＴ）技法、およびワンホットＤＦＴ（ｏｎｅ−ｈｏｔ  ＤＦＴ）技法の使用を中心とする。これらのすべてを、単一キャプチャＤＦＴ技法と称する。というのは、これらのどれもが、自己試験中または走査試験中の各キャプチャサイクルでの複数のスキューを有するキャプチャクロック（またはキャプチャクロックの順序付きのシーケンス）を提供できないからである。
【０００６】
アイソレーテッドＤＦＴ技法を使用する際に、クロックドメインにまたがり、受信側クロックドメインへ流れるすべてのバウンダリ信号が、それらを強制的に所定の論理値０または１にすることによって、完全にブロックまたはディスエーブルされる。Ｎａｄｅａｕ−Ｄｏｓｔｉｅ他に発行された米国特許第６，３２７，６８４号（２００１年）を参照されたい。この手法を用いると、一般に、すべてのクロックドメインを並列にテストできるようになる。この手法の主要な短所は、クロックドメインの間にキャプチャをディスエーブルされる論理を挿入する必要があることと、それぞれが１つのクロックドメインに関連するすべての走査イネーブル信号を、その定格クロック速度（ａｔ−ｓｐｅｅｄ）で動作させなければならないことである。設計変更は、かなりの労力を要する可能性があり、ノーマルモード動作に影響する可能性がある。すべての走査イネーブル信号をその定格クロック速度（ａｔ−ｓｐｅｅｄ）で動作させるためには、レイアウトクロックツリー合成（ＣＴＳ）を使用して、クロック信号としてそれらをルーティングする必要がある。さらに、バウンダリ信号が、２つのクロックドメインを介して両方向にトラバースする可能性があるので、この手法では、クロッシングクロックドメイン故障を複数のテストセッションでテストする必要がある。これによって、必要なテスト時間かかなり増え、キャプチャをディスエーブルされた論理の実施が、予想より複雑になる可能性がある。
【０００７】
レシオドＤＦＴ技法を使用する際には、すべのクロックドメインを、１つの基準クロックの約数で動作させなければならない。たとえば、設計に、それぞれ１５０ＭＨｚ、８０ＭＨｚ、および４５ＭＨｚで動作する３つのクロックドメインが含まれると仮定する。この３つのクロックドメインを、テスト中は１５０ＭＨｚ、７５ＭＨｚ、および３７．５ＭＨｚで動作させなければならない可能性がある。Ｎａｄｅａｕ−Ｄｏｓｔｉｅ他に発行された米国特許第５，３４９，５８７号（１９９４年）を参照されたい。この手法では、複数周波数設計のテストの複雑さが減り、クロックドメインにまたがる潜在的な競合またはタイミング違反が防止される。この手法を用いると、すべてのクロックドメインを並列にテストできるようにもなる。しかし、クロックドメイン動作周波数の変更に起因して、この手法では、複数周波数設計をその定格クロック速度（ａｔ−ｓｐｅｅｄ）でテストするという自己試験または走査試験の意図が失われ、すべてのクロックドメインの再タイミング（または同期化）に対するかなりの設計労力およびレイアウト労力が必要になる可能性がある。すべての走査セル（メモリ要素）が、少数のサイクルごとに同時にトリガされるので、電力消費がもう１つの深刻な問題になる可能性もある。
【０００８】
ワンホットＤＦＴ技法を使用する際に、その受信側クロックドメインに流れる各クロッシングクロックドメイン信号を、まず所定の論理値０または１に初期化するか、保持しなければならない。この初期化は、通常は、所定の論理値をすべてのクロックドメインにシフトインし、その結果、すべてのクロッシングクロックドメイン信号が強制的に既知の状態にされるようにすることによって達成される。その後、テストが、ドメインごとに行われ、したがって、ワンホットテストと呼ばれる。Ｂｈａｗｍｉｋ他に発行された米国特許第５，６８０，５４３号（１９９７年）を参照されたい。この手法を使用することの主要な利益は、クロッシングクロックドメイン故障を検出するか突き止めることができることと、ディスエーブルされた論理の挿入、具体的にはクロックドメインにまたがるクリティカルパスへの挿入を必要としないことである。しかし、アイソレーテッドＤＦＴ手法またはレシオドＤＦＴ手法と異なって、この手法では、すべてのクロックドメインを直列にテストすることが必要であり、より長いテスト時間がもたらされる。この手法では、すべてのクロックドメインの再タイミング（または同期化）に対するかなりの設計労力およびレイアウト労力も必要である。
【０００９】
２つの追加の従来技術のＤＦＴ手法すなわち、走査試験用の手法および自己試験用の手法も提案された。この両方の手法を、複数キャプチャＤＦＴ技法と称する。というのは、これらの手法が、走査試験中または自己試験中の各キャプチャサイクルで、複数のスキューを有するキャプチャクロック（またはキャプチャクロックの順序付きのシーケンス）を提供できるからである。
【００１０】
第１の従来技術の複数キャプチャＤＦＴ手法は、走査試験モードで各クロックドメイン内の故障および２つのクロックドメイン間の故障をテストするためのものである。Ｂｕｃｈ他に発行された米国特許第６，０７０，２６０号（２０００年）およびＲｕｉｚ他に発行された米国特許第６，１９５，７７６号（２００１年）を参照されたい。これらの手法は、故障を検出するためにそれぞれがＡＴＥ（自動試験装置）で同一の減らされたクロック速度で動作する、複数のスキューを有する走査クロックまたは複数のスキューキャプチャイベントに基づく。組合せＡＴＰＧ（自動テストパターン生成）を使用して、走査試験パターンを生成し、ＡＴＥテストプログラムを作成して、集積回路内の故障を検出する。残念ながら、現在使用可能なＡＴＰＧツールは、各クロックドメインへの１つのクロックパルス（クロックサイクル）の印加だけを前提とする。したがって、これらの手法では、走査試験モードで縮退故障（ｓｔｕｃｋ−ａｔｆａｕｌｔ）を検出することしかできない。全走査設計または部分走査設計について複数のキャプチャクロックを必要とする、遅延故障または縮退故障をテストするための複数のスキューを有するキャプチャクロックを使用する従来技術はない。
【００１１】
第２の従来技術の複数キャプチャＤＦＴ手法は、自己試験モードで、各クロックドメイン内の故障および２つのクロックドメイン間の故障をテストするためのものである。Ｈｅｔｈｅｒｉｎｇｔｏｎ他共著の論文（１９９９年）を参照されたい。この手法は、故障をその定格クロック速度（ａｔ−ｓｐｅｅｄ）で検出するために、プログラマブルキャプチャウィンドウ内で、それぞれがその動作周波数で動作する、複数のシフトクロックおよびそれに続くキャプチャクロックを使用することに基づく。この手法は、キャプチャ動作を制御するために、クロック抑止、複雑な走査イネーブル（ＳＥ）タイミング波形、およびキャプチャウィンドウ内のシフトクロックパルスを必要とする。これらのシフトクロックパルスは、正確なタイミング合わせも必要とする可能性がある。その結果、全く関係のない周波数、たとえば１３３ＭＨｚおよび６０ＭＨｚで動作するクロックドメインを含む設計について、その定格クロック速度（ａｔ−ｓｐｅｅｄ）自己試験を実行することが非常に困難になる。
【００１２】
したがって、単純な複数キャプチャＤＦＴ技法を使用する、クロックドメイン内および２つのクロックドメイン間の故障のその定格クロック速度（ａｔ−ｓｐｅｅｄ）または下げられたクロック速度（ａｔ−ｓｐｅｅｄ）でのテストを可能にする、改良された方法、装置、または計算機援用設計（ＣＡＤ）システムの必要がある。本発明の方法およびシステムは、自己試験モードまたは走査試験モードでのキャプチャクロックの複数キャプチャ動作を制御する。本発明の方法およびシステムは、キャプチャウィンドウ内のシフトクロックパルス、通常モードでのキャプチャをディスエーブルされた論理の挿入、キャプチャクロックパルスへのクロック抑止の適用、および走査イネーブル（ＳＥ）信号での複雑なタイミング波形のプログラミングを必要としない。さらに、本発明のＣＡＤシステムには、複数キャプチャの自己試験合成または走査合成を実行するステップと、組合せ故障シミュレーションのステップと、複数キャプチャＤＦＴ技法を使用するＣＡＤ分野で現在使用不能な組合せＡＴＰＧのステップとが、さらに含まれる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の主目的は、複数キャプチャＤＦＴ技法を実施する改良された複数キャプチャＤＦＴシステムを提供することである。
【課題を解決するための手段】
【００１４】
そのようなＤＦＴシステムには、集積回路または回路アセンブリ内の、すべてのクロックドメイン内の故障およびクロックドメインにまたがる故障のその定格クロック速度（ａｔ−ｓｐｅｅｄ）／下げられたクロック速度（ａｔ−ｓｐｅｅｄ）での検出または突止を可能にする方法および装置が含まれる。本発明では、方法または装置を、実現し、集積回路または回路アセンブリの内部または外部に配置することができる。
【００１５】
そのようなＤＦＴシステムを合成し、所望のＨＤＬテストベンチおよびＡＴＥテストプログラムを生成する計算機援用設計（ＣＡＤ）システムも、本発明に含まれる。ハードウェア記述言語（ＨＤＬ）が、集積回路を表現するのに使用され、この言語は、ＶｅｒｉｌｏｇまたはＶＨＤＬを含むがこれに限定されない。ＡＴＥは、複数キャプチャＤＦＴシステムを実現するＩＣテスタまたは他の装置であり、テストされる集積回路または回路アセンブリの外部にある。
【００１６】
本発明は、自己試験および走査試験のための複数キャプチャＤＦＴシステムに焦点を合わせたものである。自己試験環境では、自己試験サイクルに、しばしば、３つの主要な動作すなわち、シフト、キャプチャ、およびコンパクト（ｃｏｍｐａｃｔ）が含まれる。シフト動作およびコンパクト動作は、各自己試験サイクル中に同時に発生する可能性がある。回路の故障カバレッジを高めるために、トップアップ（ｔｏｐ−ｕｐ）ＡＴＰＧを実行する走査試験サイクルを含めることがしばしば必要になる。走査試験サイクルには、しばしば、走査試験環境での３つの主要な動作すなわち、シフト、キャプチャ、および比較が含まれる。シフト動作と比較動作は、各走査試験サイクル中に同時に発生する可能性がある。自己試験と走査試験の混合された環境では、走査試験サイクルに、比較動作ではなくコンパクト動作が実行される可能性がある。したがって、本発明では、自己試験サイクルに、さらに、シフト動作、キャプチャ動作、および比較動作が含まれ、走査試験サイクルに、さらに、シフト動作、キャプチャ動作、およびコンパクト動作が含まれる。
【００１７】
本発明の複数キャプチャＤＦＴシステムには、さらに、各自己試験サイクル中または各走査試験サイクル中に、シフト動作およびコンパクト動作、またはシフト動作および比較動作を同時に実行する方法または装置が含まれる。これは、Ｎ＞１であるものとして、Ｎ個のクロックドメインを含む集積回路または回路アセンブリのテストに適用可能である。各キャプチャクロックによって、１つのクロックドメインが制御され、各キャプチャクロックは、望まれる時に、その定格クロック速度（ａｔ−ｓｐｅｅｄ）または下げられたクロック速度（ｓｌｏｗ−ｓｐｅｅｄ）で動作することができる。
【００１８】
シフト動作中に、複数キャプチャＤＦＴシステムは、まず、Ｎ個の擬似乱数試験信号または所定の試験信号を生成し、すべてのクロックドメイン内のすべての走査セルに同時にシフトインする（ロードの際に）。シフト周波数周波数は、その定格クロック速度（ａｔ−ｓｐｅｅｄ）テストに無関係である。必要に応じて、より低い周波数を使用して、電力消費を減らすことができ、より高い周波数を使用して、テスト適用時間を減らすことができる。複数キャプチャＤＦＴシステムは、すべての試験信号がすべての走査セルにロードされるかシフトされるまで待たなければならない。その時に、それぞれが１つのクロックドメインに関連するすべての走査イネーブル（ＳＥ）信号によって、シフト動作からキャプチャ動作に切り替えられる。キャプチャ動作が完了した後に、すべての走査イネーブル（ＳＥ）信号によって、キャプチャ動作からシフト動作に切り替えられる。１つのグローバル走査イネーブル（ＧＳＥ）信号を単純に使用して、これらの走査イネーブル信号を駆動することができる。
【００１９】
本発明の複数キャプチャＤＦＴシステムには、さらに、各クロックドメイン内で選択されたクロック速度でシフト動作を実行し、その定格クロック速度（ａｔ−ｓｐｅｅｄ）または下げられたクロック速度（ａｔ−ｓｐｅｅｄ）でのテストに関してすべての走査イネーブル（ＳＥ）信号を駆動するのに唯一のグローバル走査イネーブル（ＧＳＥ）信号を使用する方法または装置が含まれる。ＧＳＥ信号を、選択された減らされたクロック速度で動作させることもできる。したがって、レイアウトクロックツリー合成（ＣＴＳ）を使用して、クロック信号としてこれらのＳＥ信号をルーティングする必要はない。本発明は、キャプチャサイクルで複数のキャプチャクロックパルスを必要とする（シフトクロックパルスを含めずに）すべての自己試験方法または走査試験方法に適用される。
【００２０】
シフト動作が完了した後に、キャプチャクロックの順序付きシーケンスが、すべてのクロックドメインに印加される。キャプチャ動作中に、各順序付きシーケンスに、Ｎ個のキャプチャクロックが含まれ、これらのキャプチャクロックのうちの１つまたは少数だけが、一時にアクティブになる。各キャプチャサイクル内に、シフトクロックパルスは存在しない。その定格クロック速度（ａｔ−ｓｐｅｅｄ）での遅延故障のテストが、シフトクロックパルスおよびそれに続くキャプチャクロックパルスを使用するのではなく、２つの連続するキャプチャクロックパルスを印加すること（ダブルキャプチャ）によって実行される。キャプチャサイクルでの複数キャプチャの実行によって、走査セルに擬似乱数試験信号または所定の試験信号を書き込むことから生じる走査セル内の不正状態に起因して発生する可能性がある遅延テスト無効および誤ったパスの危険性が減る。
【００２１】
本発明では、複数キャプチャＤＦＴシステムで、デイジーチェーンクロックトリガ技法またはトークンリングクロックイネーブル技法を使用して、キャプチャクロックを次々に生成し、順序付ける。この手法を使用することの主な利益の１つが、各キャプチャクロックに使用されるクロック速度に無関係に、テスト結果が繰り返し可能になることである。問題は、クロックドメイン間の遅延故障をテストする２つの隣接するキャプチャクロック間の相対クロック遅延を正確に制御することが難しくなる可能性があることである。
【００２２】
一例として、キャプチャサイクルに、４つのキャプチャクロックＣＫ１、ＣＫ２、ＣＫ３、およびＣＫ４が含まれると仮定する（さらなる説明については、発明を実施するための最良の形態の節の図３および１０を参照されたい）。デイジーチェーンクロックトリガ技法は、シフトサイクルの完了によって、ＧＳＥ信号がトリガされて、シフトサイクルからキャプチャサイクルに切り替わり、これによって、ＣＫ１がトリガされ、最後のＣＫ１パルスの立ち上がりエッジによってＣＫ２がトリガされ、最後のＣＫ２パルスの立ち上がりエッジによってＣＫ３がトリガされ、最後のＣＫ３パルスの立ち上がりエッジによってＣＫ４がトリガされることを意味する。最後に、最後のＣＫ４パルスの立ち上がりエッジによって、ＧＳＥがトリガされて、キャプチャサイクルからシフトサイクルに切り替わる。
【００２３】
トークンリングクロックイネーブル技法は、シフトサイクルの完了によって、ＧＳＥ信号がイネーブルされて、シフトサイクルからキャプチャサイクルに切り替わり、これによってＣＫ１がイネーブルされ、ＣＫ１パルスの完了によってＣＫ２がイネーブルされ、ＣＫ２パルスの完了によってＣＫ３がイネーブルされ、ＣＫ３パルスの完了によってＣＫ４がイネーブルされることを意味する。最後に、ＣＫ４パルスの完了によって、ＧＳＥ信号がイネーブルされて、キャプチャサイクルからシフトサイクルに切り替わる。
【００２４】
この２つの技法の間の唯一の相違は、前者が、クロックエッジを使用して次の動作にトリガをかけるのに対して、後者が、信号レベルを使用して次の動作をイネーブルすることである。実際には、混合手法を使用することができる。デイジーチェーン手法またはトークンリング手法が使用されるので、複数キャプチャＤＦＴシステムを用いると、ある周波数ドメインをその定格クロック速度（ａｔ−ｓｐｅｅｄ）動作させることができない時の、減らされたクロック速度でのその特定の周波数ドメインのテストが可能になる。これは、マイクロプロセッサおよびネットワーキングチップなどの、異なるクロック速度のチップが異なる価格で販売される、高速集積回路にテストに非常に一般的である。さらに、制御が簡単であることに起因して、この手法を用いると、さらに、単純に内部的に再構成されたキャプチャクロックを使用するその定格クロック速度（ａｔ−ｓｐｅｅｄ）走査試験が可能になる。したがって、低コストテスタ（ＡＴＥ）を、その定格クロック速度（ａｔ−ｓｐｅｅｄ）自己試験のほかに、その定格クロック速度（ａｔ−ｓｐｅｅｄ）走査試験にも使用することができる。
【００２５】
本発明の複数キャプチャＤＦＴシステムには、さらに、キャプチャクロックの順序付きシーケンスを印加することと、キャプチャ動作（サイクル）で、各キャプチャクロックを選択されたクロック速度で動作させることが含まれる。キャプチャクロックの順序付きシーケンスは、デイジーチェーンクロックトリガ技法またはトークンリングクロックイネーブル技法を使用して、テスト中の回路に１つずつ印加される。これらのキャプチャクロックの順序は、回路の故障カバレッジを高めるのに必要な時に、さらにプログラム可能である。各キャプチャクロックは、故障診断を容易にするためにディスエーブルまたは選択することもできる。さらに、２つのクロックドメインが互いに相互作用しない時に、これらを同時にテストして、キャプチャサイクル時間を短縮することができる。
【００２６】
本発明の各キャプチャクロックには、さらに、１つまたは複数のクロックパルスが含まれる。クロックパルスの数は、さらにプログラム可能である。自己試験が使用される時に、複数キャプチャＤＦＴシステムは、通常は、集積回路内に置かれ、したがって、すべてのキャプチャクロックが、内部で生成される。走査試験が使用される時には、複数キャプチャＤＦＴシステムが、通常はＡＴＥ内に常駐し、したがって、すべてのキャプチャクロックが、外部から制御される。しかし、その定格クロック速度（ａｔ−ｓｐｅｅｄ）走査試験について、しばしば、各クロックドメイン内のめいめいの動作周波数を使用して出力応答をキャプチャすることが必要である。本発明には、さらに、内部で生成されるか外部から制御されるキャプチャクロックを、その定格クロック速度（ａｔ−ｓｐｅｅｄ）走査試験または自己試験に使用できるようにする方法または装置が含まれる。
【００２７】
キャプチャ動作が完了した後に、すべての走査セルでキャプチャされたすべての出力応答が、内部でシグネチャにコンパクト化されるか、直接比較のために複数キャプチャＤＦＴシステムからシフトアウトされる。コンパクト動作または比較動作は、シフト動作と同時に行われ、シフト動作、キャプチャ動作、およびコンパクト／比較動作の処理は、自己試験サイクルまたは走査試験サイクルの完了など、所定の制限判断基準に達するまで継続される。最後に、複数キャプチャＤＦＴシステムは、自己試験または走査試験中にコンパクト動作が使用される時に、期待されるシグネチャとシグネチャを比較する。そのような比較は、組込みコンパレータを有する集積回路内でまたは分析用に最終シグネチャをシフトアウトすることによってＡＴＥ内でのいずれかで行うことができる。
【００２８】
本発明では、自己試験技法および走査試験技法の両方を使用して、縮退故障および遅延故障を検出するか、突き止める。縮退故障には、さらに、開路故障およびブリッジ故障などの、他の縮退型故障が含まれる。遅延故障には、さらに、推移（ゲート遅延）故障、複数サイクル遅延故障、およびパス遅延故障などの他の非縮退型遅延故障が含まれる。さらに、各走査セルを、多重化されたＤフリップフロップまたは他のレベルセンシティブラッチとすることができ、テストされる集積回路または回路アセンブリを、全走査設計または部分走査設計とすることができる。
【００２９】
一般に、１クロックドメイン内の縮退故障および遅延故障をテストするには、それぞれ１つのクロックパルスおよび２つの連続するクロックパルスを印加するだけで十分である。しかし、１クロックドメイン内およびクロックドメイン間に存在する複数サイクルパスは、キャプチャのために、複数のクロックサイクルを待つことを必要とする。クロックドメイン内の複数サイクルパスをテストするために、本発明に、さらに、等しいサイクル待ち時間（サイクル遅延）のパスだけが１時に１つ、所期の定格クロック速度でキャプチャされるレベルまで、ドメインのキャプチャクロック速度の周波数を下げることによって、各クロックドメイン内の複数サイクルパスをテストするために１クロックパルスだけを印加することが含まれる。２つのクロックドメイン間の複数サイクルパスをテストするために、本発明に、さらに、境界をまたぐ複数サイクルパスが初期の定格クロック速度でキャプチャされるレベルまで、パスに沿った相対クロック遅延を調整することが含まれる。
【００３０】
要約すると、本発明は、下げられたクロック速度ですべての走査イネーブル（ＳＥ）信号を駆動するのに１つのグローバル走査イネーブル（ＧＳＥ）信号を使用することと、自己試験モードおよび走査試験モードの両方で出力応答をキャプチャするのにキャプチャクロックの順序付きシーケンスを印加することを中心とする。本発明では、集積回路または回路アセンブリに、１つのキャプチャクロックによってそれぞれが制御される複数のクロックドメインが含まれなければならないことを前提とする。自己試験中には、各キャプチャクロックに、１つまたは複数のクロックパルスが含まれ、走査試験中には、キャプチャクロックの１つに、複数のクロックパルスが含まれなければならない。
【００３１】
走査イネーブル信号およびキャプチャクロック信号に対する制御のしやすさに起因して、本発明の複数キャプチャＤＦＴシステムを、簡単に、装置によって実現し、計算機援用設計（ＣＡＤ）ツールを使用して合成することができる。本発明には、さらに、装置を合成し、自己試験モードまたは走査試験モードで組合せ故障シミュレーションおよび組合せＡＴＰＧを使用して正しさを検証するＣＡＤシステムが含まれる。
【００３２】
本発明の上記および他の目的、利益、および特徴は、下記の明細書および添付図面と共に検討される時により明白になる。
【図面の簡単な説明】
【００３３】
【図１】４つのクロックドメインおよび４つのシステムクロックを有する全走査設計または部分走査設計の例を示す図である。本発明の複数キャプチャＤＦＴシステムが、自己試験モードまたは走査試験モードで下げられたクロック速度で縮退故障を検出するか突き止めるのに使用される。
【図２】本発明による複数ＰＲＰＧ−ＭＩＳＲ対を有する複数キャプチャＤＦＴシステムを示す図である。このシステムは、自己試験モードで下げられたクロック速度で図１に示された設計の縮退故障を検出するか突き止めるのに使用される。
【図３】本発明による図１に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードで、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。制御イベントのチェーンも示されている。
【図４】本発明による図１に示された全走査設計のタイミング図である。キャプチャクロックの短縮されたが順序付きのシーケンスが、自己試験モードで、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図５】本発明による図１に示された全走査設計のタイミング図である。キャプチャクロックの拡張されたが順序付きのシーケンスが、自己試験モードまたは走査試験モードで、各クロックドメイン内の他の縮退型故障およびクロックドメインにまたがる他の縮退型故障を検出するか突き止めるのに使用される。
【図６】本発明による図１に示された部分走査設計のタイミング図である。キャプチャクロックの順序付きのシーケンスが、自己試験モードまたは走査試験モードで、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図７】４つのクロックドメインおよび４つのシステムクロックを有する全走査設計または部分走査設計の例を示す図である。本発明による複数キャプチャＤＦＴシステムが、自己試験モードまたは走査試験モードで、その所望のクロック速度で縮退故障、遅延故障、および複数サイクル遅延故障を検出するか突き止めるのに使用される。
【図８】本発明による複数ＰＲＰＧ−ＭＩＳＲ対を有する複数キャプチャＤＦＴシステムを示す図である。このシステムは、その所望のクロック速度で、自己試験モードまたは走査モードで、図７に示された設計の縮退故障、遅延故障、および複数サイクル遅延故障を検出するか突き止めるのに使用される。
【図９】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードで各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図１０】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。制御イベントのシーケンスも示されている。
【図１１】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの短縮されたが順序付きのシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図１２】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の縮退故障およびクロックドメインにまたがる遅延故障を検出するか突き止めるのに使用される。
【図１３】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の遅延故障およびクロックドメインにまたがる遅延故障を検出するか突き止めるのに使用される。
【図１４】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの再順序付けされたシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図１５】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの拡張されたが順序付きのシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の追加の縮退故障およびクロックドメインにまたがる追加の縮退故障を検出するか突き止めるのに使用される。
【図１６】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図１７】本発明による、図７に示された全走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる２サイクル遅延故障を検出するか突き止めるのに使用される。
【図１８】本発明による、図７に示された部分走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図１９】本発明による、図７に示された部分走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図２０】本発明による、図７に示された部分走査設計のタイミング図である。キャプチャクロックの順序付きシーケンスが、自己試験モードまたは走査試験モードで各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止めるのに使用される。
【図２１】本発明による、図７に示された全走査設計のタイミング図である。キャプチャサイクル中のキャプチャクロックＣＫ２が、自己試験モードまたは走査試験モードでＣＫ２によってキャプチャされる故障を診断するために選択される。
【図２２】本発明による、図７に示された全走査設計のタイミング図である。キャプチャサイクル中のキャプチャクロックＣＫ１およびＣＫ３が、自己試験モードまたは走査試験モードでＣＫ１およびＣＫ３によってキャプチャされる故障を診断するために選択される。
【図２３】本発明による、図１に示された全走査設計のタイミング図である。シフトサイクル中のすべてのキャプチャクロックが、電力消費を減らすためにスキューを与えられる。
【図２４】本発明による複数キャプチャＣＡＤシステムを示す図である。ＣＡＤシステムは、自己試験モードでの全走査設計または部分走査設計に対する複数キャプチャＤＦＴ技法を実施するのに使用される。
【図２５】本発明による複数キャプチャＣＡＤシステムを示す図である。ＣＡＤシステムは、走査試験モードでの全走査設計または部分走査設計に対する複数キャプチャＤＦＴ技法を実施するのに使用される。
【発明を実施するための形態】
【００３４】
以下の説明は、本発明を実施する最良の態様と現在企図されているものの説明である。この説明は、制限的な意味で解釈されてはならず、単に、本発明の原理を説明するために作られたものである。本発明の範囲は、請求項を参照することによって決定されなければならない。
【００３５】
図１に、本発明の一実施形態の、全走査設計または部分走査設計の例を、複数キャプチャＤＦＴシステムと共に示す。設計１３３には、４つのクロックドメインであるＣＤ１  １０２からＣＤ４  １０５と、４つのシステムクロックであるＣＫ１  １１１からＣＫ４  １２０が含まれる。各システムクロックは、１つのクロックドメインを制御する。ＣＤ１  １０２およびＣＤ２  １０３は、クロッシングクロックドメイン論理ブロックＣＣＤ１  １０６を介して互いに通信し、ＣＤ２  １０３およびＣＤ３  １０４は、クロッシングクロックドメイン論理ブロックＣＣＤ２  １０７を介して互いに通信し、ＣＤ３  １０４およびＣＤ４  １０５は、クロッシングクロックドメイン論理ブロックＣＣＤ３  １０８を介して互いに通信する。
【００３６】
４つのクロックドメインＣＤ１  １０２からＣＤ４  １０５は、当初は、それぞれ１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚで動作するように設計された。しかし、この例では、ＤＦＴ（自己試験または走査試験）技法が、設計１３３の縮退故障の検出または突止だけに使用されるので、すべてのシステムクロックＣＫ１  １１１からＣＫ４  １２０が、１０ＭＨｚで動作するように再構成される。再構成されたシステムクロックを、キャプチャクロックと称する。
【００３７】
自己試験中または走査試験中に、複数キャプチャＤＦＴシステム１０１は、すべての試験信号１０９、１１２、１１５、および１１８と、すべてのシステムクロックＣＫ１  １１１からＣＫ４  １２０と、すべての出力応答１１０、１１３、１１６、および１１９の制御を引き継ぐ。
【００３８】
シフト動作中に、複数キャプチャＤＦＴシステム１０１は、まず、擬似乱数または所定の試験信号１０９、１１２、１１５、および１１８を生成し、４つのクロックドメインＣＤ１  １０２からＣＤ４  １０５内のすべての走査チェーンＳＣＮのすべての走査セルＳＣにシフトする。複数キャプチャＤＦＴシステム１０１は、すべての試験信号１０９、１１２、１１５、および１１８がすべての走査セルＳＣにシフトされるまで待つ。シフト動作中に、キャプチャクロックを、その定格クロック速度（ａｔ−ｓｐｅｅｄ）または所望のクロック速度のいずれかで動作させることができることに留意されたい。
【００３９】
シフト動作が完了した後に、キャプチャクロックの順序付きシーケンスが、すべてのクロックドメインＣＤ１  １０２からＣＤ４  １０５に印加される。キャプチャ動作中に、各キャプチャクロックは、その定格クロック速度（ａｔ−ｓｐｅｅｄ）または下げられた速度（ｓｌｏｗ−ｓｐｅｅｄ）で動作することができ、内部的に生成するか外部から制御することができる。この例では、すべてのシステムクロックＣＫ１  １１１からＣＫ４  １２０が、１０ＭＨｚの減らされた周波数で動作するように再構成される。
【００４０】
キャプチャ動作が完了した後に、すべての走査セルＳＣでキャプチャされた出力応答が、コンパクト動作中のコンパクト化または比較動作中の直接比較のために、出力応答１１０、１１３、１１６、および１１９から複数キャプチャＤＦＴシステム１０１にシフトアウトされる。
【００４１】
図１に基づいて、図３から６に示されたタイミング図を使用して、キャプチャクロックのシーケンスを正しく順序付けることと、相対内部クロック遅延を調整することによって、各クロックドメイン内の縮退故障およびクロックドメインをまたぐ縮退故障を、自己試験モードまたは走査試験モードで検出するか突き止めることができることを示す。キャプチャクロックのシーケンスの順序付けおよび相対内部クロック遅延の調整の異なる形が、異なる故障の検出または突止をもたらすことに留意されたい。
【００４２】
図２に、図１に示された設計１３３で、自己試験モードで縮退故障を検出するか突き止めるのに使用される、本発明の一実施形態の、３つのＰＲＰＧ−ＭＩＳＲ対を有する複数キャプチャＤＦＴシステムを示す。
【００４３】
擬似乱数パターンジェネレータ（ＰＲＰＧ）２１１から２１３が、擬似乱数パターンを生成するのに使用される。移相器２１４から２１６が、ＰＲＰＧの異なる出力の間の依存性を壊すのに使用される。移相器から来るビットストリームは、テスト試験信号１０９、１１２、１１５、および１１８になる。
【００４４】
スペースコンパクタ（ｓｐａｃｅ ｃｏｍｐａｃｔｏｒ）２１７から２１９が、テスト応答１１０、１１３、１１６、および１１９内のビットストリームの数を減らすのに使用される。スペースコンパクタは、任意選択であり、ＭＩＳＲのオーバーヘッドが問題になる時に限って使用される。スペースコンパクタの出力は、複数入力シグネチャレジスタ（ｓｉｇｎａｔｕｒｅｒｅｇｉｓｔｅｒ：ＭＩＳＲ）２２０から２２２によって圧縮される。すべてのテスト試験信号が印加された後のＭＩＳＲの内容が、シグネチャ２３６から２３８になる。シグネチャは、その後、コンパレータ２２３から２２５によって、対応する期待される値と比較される。エラーインジケータ２２６は、個々の合否信号２４２から２４４を、グローバル合否信号２４５に組み合わせるのに使用される。代替案では、ＭＩＳＲ２２０から２２２のシグネチャを、要素２２３、２３９、２２４、２４０、２２５、および２４１からなる単一の走査チェーンを介する比較のために、この設計の外部にシフトすることができる。
【００４５】
中央自己試験コントローラ２０２が、個々の走査イネーブル信号２０４から２０７を走査し、キャプチャクロックＣＫ１  １１１からＣＫ４  １２０を再構成することによって、テスト処理全体を制御する。特に、走査イネーブル信号２０４から２０７を、１つのグローバル走査イネーブル信号ＧＳＥ  ２０１によって制御することができ、このＧＳＥは、クロックドメインに印加されるクロックのサイクルの半分で整定する必要がないという意味で、低速信号とすることができる。いくつかの追加の制御信号２０３が、他の制御タスクを行うために必要である。
【００４６】
クロックドメイン１０３および１０４は、同一の周波数で動作するが、同一のＰＲＰＧ２１２およびＭＩＳＲ２２１の対を共用する。クロックＣＫ２  １１４およびＣＫ３  １１７の間のスキューを正しく管理して、シフト動作中のタイミング違反およびキャプチャ動作中の競合を回避しなければならないことに留意されたい。
【００４７】
ＰＲＰＧ２１１から２１３およびＭＩＳＲ２２０から２２２内のすべての記憶要素を１つの走査チェーンに接続することができ、この走査チェーンから、再シーディングのために所定のパターンをシフトインすることができ、計算されたシグネチャを分析のためにシフトアウトすることができる。この構成は、故障カバレッジを増やし、故障診断を容易にするのに役立つ。
【００４８】
図３に、自己試験モードでキャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図１に示された全走査設計のタイミング図を示す。タイミング図３００に、同一の周波数で動作する４つのキャプチャクロックＣＫ１  １１１からＣＫ４  １２０の波形のシーケンスが示されている。
【００４９】
各シフトサイクル３１０中に、１０ＭＨｚの一連のパルスが、キャプチャクロックＣＫ１  １１１からＣＫ４  １２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  １０２からＣＤ４  １０５内のすべての走査セルにシフトされる。
【００５０】
各キャプチャサイクル３１１中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、１つのキャプチャパルスが、ＣＫ１  １１１に印加されて、クロックドメインＣＤ１  １０２内の縮退故障が検出されるか突き止められる。第２に、１つのキャプチャパルスが、ＣＫ２  １１４に印加されて、クロックドメインＣＤ２  １０３内の縮退故障が検出されるか突き止められる。第３に、１つのキャプチャパルスが、ＣＫ３  １１７に印加されて、クロックドメインＣＤ３  １０４内の縮退故障が検出されるか突き止められる。第４に、１つのキャプチャパルスが、ＣＫ４  １２０に印加されて、クロックドメインＣＤ４  １０５内の縮退故障が検出されるか突き止められる。
【００５１】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８内の信号線１２１、１２５、および１２９から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  １１１のキャプチャパルスの立ち上がりエッジとＣＫ２  １１４のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延３０７を調整し、その結果、出力応答１２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【００５２】
同一の原理が、それぞれ、ＣＣＤ２  １０７およびＣＣＤ３  １０８を介する出力応答１２７および１３１のキャプチャのために、ＣＫ２  １１４とＣＫ３  １１７の間の相対クロック遅延３０８およびＣＫ３  １１７とＣＫ４  １２０の間の相対クロック遅延３０９に適用される。
【００５３】
一般に、各シフトサイクル中に、キャプチャクロックが、その所望のクロック速度または減らされたクロック速度で動作することが許容されることに留意されたい。さらに、すべてのキャプチャクロックが、同一のクロック速度で動作する必要はない。さらに、シフトサイクル中のピーク電力消費を減らすために、すべてのキャプチャクロックにスキューを与え、その結果、所与の時刻に、１クロックドメイン内の走査セルだけが状態を変更できるようにすることができる。シフトサイクルからキャプチャサイクルへまたはその逆のテスト動作の切替のために、減らされたクロック速度で動作する、１つのグローバル走査イネーブル信号ＧＳＥ  ２０１を、必要な時に使用することもできる。
【００５４】
デイジーチェーンクロックトリガ技法を使用して、次の形でキャプチャクロックのシーケンスを次々に生成し、順序付ける。シフトサイクルの最後のパルスの立ち上がりエッジによって、グローバル走査イネーブルＧＳＥ２０１に０を印加するイベント３０１がトリガされ、テスト動作がシフトサイクルからキャプチャサイクルに切り替えられる。ＧＳＥ２０１の立ち下がりエッジによって、ＣＫ１  １１１に１つのキャプチャパルスを印加するイベント３０２がトリガされる。同様に、ＣＫ１  １１１のキャプチャパルスの立ち上がりエッジによって、ＣＫ２  １１４に１つのキャプチャパルスを印加するイベント３０３がトリガされ、ＣＫ２  １１４のキャプチャパルスの立ち上がりエッジによって、ＣＫ３  １１７に１つのキャプチャパルスを印加するイベント３０４がトリガされ、ＣＫ３  １１７のキャプチャパルスの立ち上がりエッジによって、ＣＫ４  １２０に１つのキャプチャパルスを印加するイベント３０５がトリガされる。最後に、ＣＫ４  １２０のキャプチャパルスの立ち上がりエッジによって、グローバル走査イネーブルＧＳＥ２０１に１を印加するイベント３０６がトリガされ、テスト動作が、キャプチャサイクルからシフトサイクルに切り替えられる。このデイジーチェーンクロックトリガ技法は、図４から６のキャプチャクロックのシーケンスを順序付けるのにも使用される。
【００５５】
図４に、自己試験モードで、キャプチャクロックの短縮されたが順序付きのシーケンスを用いて、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図１に示された全走査設計のタイミング図を示す。タイミング図４００には、同一の周波数で動作する、４つのキャプチャクロックＣＫ１  １１１からＣＫ４  １２０の波形のシーケンスが示されている。
【００５６】
各シフトサイクル４０２中に、１０ＭＨｚの一連のクロックパルスが、キャプチャクロックＣＫ１  １１１からＣＫ４  １２０を介して印加されて、試験信号がすべてのクロックドメインＣＤ１  １０２からＣＤ４  １０５内のすべての走査セルにシフトされる。
【００５７】
各キャプチャサイクル４０３中に、２組のキャプチャクロックパルスが、次の順序で印加される。第１に、１つのキャプチャパルスが、ＣＫ１  １１１およびＣＫ３  １１７に同時に印加されて、それぞれクロックドメインＣＤ１  １０２およびＣＤ３  １０４内の縮退故障が検出されるか突き止められる。第２に、１つのキャプチャパルスが、ＣＫ２  １１４およびＣＫ４  １２０に同時に印加されて、それぞれクロックドメインＣＤ２  １０３およびＣＤ４  １０５内の縮退故障が検出されるか突き止められる。
【００５８】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８内の信号線１２１、１２８、および１２９から到達できる縮退故障は、次の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  １１１およびＣＫ３  １１７のキャプチャパルスの立ち上がりエッジとＣＫ２  １１４およびＣＫ４  １２０のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延４０１を調整し、その結果、出力応答１２３、１２６、および１３１がクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【００５９】
図５に、自己試験モードまたは走査試験モードで、キャプチャクロックの拡張されたが順序付きのシーケンスを用いて、各クロックドメイン内の他の縮退型故障およびクロックドメインにまたがる他の縮退型故障を検出するか突き止める、本発明による一実施形態の、図１に示された全走査設計のタイミング図を示す。タイミング図５００には、同一の周波数で動作する、４つのキャプチャクロックＣＫ１  １１１からＣＫ４  １２０の波形のシーケンスが示されている。
【００６０】
各シフトサイクル５０３中に、１０ＭＨｚの一連のクロックパルスが、キャプチャクロックＣＫ１  １１１からＣＫ４  １２０を介して印加されて、すべてのクロックドメインＣＤ１  １０２からＣＤ４  １０５内のすべての走査セルに試験信号がシフトされる。
【００６１】
各キャプチャサイクル５０４中に、２組のキャプチャクロックパルスが、次の順序で印加される。第１に、２つのキャプチャパルスが、ＣＫ１  １１１およびＣＫ３  １１７に同時に印加される。第２に、１つのキャプチャパルスが、ＣＫ２  １１４およびＣＫ４  １２０に同時に印加される。すべてのクロッシングクロックドメインの組合せ、１２１から１２３、１２４から１２２、１２５から１２７、１２８から１２６、１２９から１３１、および１３２から１３０の縮退故障を、次の条件が満足される場合に検出するか突き止めることができる。ＣＫ１  １１１およびＣＫ３  １１７の最初のキャプチャパルスの立ち上がりエッジと、ＣＫ２  １１４およびＣＫ４  １２０のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延５０１を調整し、その結果、出力応答１２３、１２６、および１３１が、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８を介してキャプチャされる間に、競合またはタイミング違反が発生しなくなるようにしなければならない。ＣＫ２  １１４およびＣＫ４  １２０のキャプチャパルスの立ち上がりエッジと、ＣＫ１  １１１およびＣＫ３  １１７の第２のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延５０２を調整し、その結果、出力応答１２２、１２７、および１３０が、それぞれ、クロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【００６２】
図６に、自己試験モードまたは走査試験モードで、キャプチャクロックの短縮されたが順序付きのシーケンスを用いて、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明による、図１に示されたフィードフォワード部分走査設計のタイミング図を示す。クロックドメインＣＤ１  １０２からＣＤ４  １０５に、２未満の順次深さを形成する複数の走査されない記憶セルが含まれると仮定する。タイミング図６００には、同一の周波数で動作する、４つのキャプチャクロックＣＫ１  １１１からＣＫ４  １２０の波形のシーケンスが示されている。
【００６３】
各シフトサイクル６０６中に、１０ＭＨｚの一連のクロックパルスが、キャプチャクロックＣＫ１  １１１からＣＫ４  １２０を介して印加されて、すべてのクロックドメインＣＤ１  １０２からＣＤ４  １０５内のすべての走査セルに試験信号がシフトされる。
【００６４】
各キャプチャサイクル６０７中に、２組のキャプチャクロックが、次の順序で印加される。第１に、２つが機能パルスであり１つがキャプチャパルスである、１０ＭＨｚの３つのパルスが、ＣＫ１  １１１およびＣＫ３  １１７に同時に印加されて、それぞれクロックドメインＣＤ１  １０２およびＣＤ３  １０４内の縮退故障が検出されるか突き止められる。第２に、２つが機能パルスであり１つがキャプチャパルスである、１０ＭＨｚの３つのパルスが、ＣＫ２  １１４およびＣＫ４  １２０に同時に印加されて、それぞれクロックドメインＣＤ２  １０３およびＣＤ４  １０５内の縮退故障が検出されるか突き止められる。
【００６５】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８内の信号線１２１、１２８、および１２９から達することができる縮退故障も、次の条件が満足される場合に検出されるか突き止められる。ＣＫ１  １１１およびＣＫ３  １１７のキャプチャパルスの立ち上がりエッジと、ＣＫ２  １１４およびＣＫ４  １２０キャプチャパルスの立ち上がりエッジの間の相対クロック遅延６０３を調整し、その結果、出力応答１２３、１２６、および１３１が、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  １０６からＣＣＤ３  １０８を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【００６６】
図７に、本発明の一実施形態の、複数キャプチャＤＦＴシステムを有する全走査設計または部分走査設計の例を示す。設計７３３は、図１に示された設計１３３と同一である。図１と同じく、４つのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５が、当初は、それぞれ１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚで動作するように設計される。図１との唯一の相違は、各クロックドメイン内およびクロックドメインをまたぐ縮退故障、遅延故障、および複数サイクル遅延故障に関するその定格クロック速度で（ａｔ−ｓｐｅｅｄ）の自己試験または走査試験を実施するために、これらのクロック周波数が変更なしで直接に使用されることである。
【００６７】
図７に基づき、図９から２０に示されたタイミング図を使用して、キャプチャパルスのシーケンスを正しく順序付けることと、相対クロック間遅延を調整することによって、自己試験モードまたは走査試験モードで、各クロックドメイン内およびクロックドメインをまたぐ縮退故障、遅延故障、および複数サイクル遅延故障のその定格クロック速度（ａｔ−ｓｐｅｅｄ）での検出または突止を達成できることを示す。キャプチャパルスのシーケンスの順序付けおよび相対クロック間遅延の調整の異なる形が、異なる故障の検出または突止をもたらすことに留意されたい。
【００６８】
図８に、自己試験モードまたは走査モードで、図７に示された設計の縮退故障、遅延故障、および複数サイクル遅延故障を検出するか突き止めるのに使用される本発明の一実施形態の、３つのＰＲＰＧ−ＭＩＳＲ対を有する複数キャプチャＤＦＴシステムを示す。この複数キャプチャＤＦＴシステムの構成および動作は、図２に示されたものと基本的に同一である。主な相違は次の２つである。１つは、この例で、元々のクロック周波数１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚが、その定格クロック速度（ａｔ−ｓｐｅｅｄ）での自己試験または走査試験を実施するために、変更なしで直接に使用されることである。もう１つは、この例で、走査チェーンの物理設計などにより多くの注意が払われることである。
【００６９】
クロックドメイン７０３および７０４は、同一の周波数で動作するが、同一のＰＲＰＧ８１２およびＭＩＳＲ８２１の対を共用する。クロックＣＫ２  ７１４およびＣＫ３  ７１７の間のスキューが、シフト動作中のタイミング違反およびキャプチャ動作中の競合を防ぐために、正しく管理されなければならないことに留意されたい。
【００７０】
ＰＲＰＧ８１１から８１３およびＭＩＳＲ８２０から８２２内のすべての記憶要素を１つの走査チェーンに接続することができ、この走査チェーンから、再シーディングのために所定のパターンをシフトインすることができ、計算されたシグネチャを分析のためにシフトアウトすることができる。この構成は、故障カバレッジを増やし、故障診断を容易にするのに役立つ。
【００７１】
図９に、自己試験モードでキャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図９００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。このタイミング図は、基本的に図３に示されたものと同一であるが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０が、図３に示された１０ＭＨｚではなく、シフトサイクルとキャプチャサイクルの両方で、それぞれ１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚで動作することが異なる。
【００７２】
図１０に、自己試験モードまたは走査試験モードでキャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１０００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００７３】
各シフトサイクル１０１４中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【００７４】
各キャプチャサイクル１０１５中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の遅延故障が検出されるか突き止められる。第２に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の遅延故障が検出されるか突き止められる。第３に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の遅延故障が検出されるか突き止められる。第４に、６６ＭＨｚの２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の遅延故障が検出されるか突き止められる。
【００７５】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１００８を調整し、その結果、出力応答７２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【００７６】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２７および７３１のキャプチャのために、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１０１０およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１０１２に適用される。
【００７７】
デイジーチェーンクロックトリガ技法を使用して、次の形でキャプチャクロックのシーケンスを次々に生成し、順序付ける。シフトサイクルの最後のパルスの立ち上がりエッジによって、グローバル走査イネーブルＧＳＥ８０１に０を印加するイベント１００１がトリガされ、テスト動作がシフトサイクルからキャプチャサイクルに切り替えられる。ＧＳＥ８０１の立ち下がりエッジによって、ＣＫ１  ７１１に２つのキャプチャパルスを印加するイベント１００２がトリガされる。同様に、ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジによって、ＣＫ２  ７１４に２つのキャプチャパルスを印加するイベント１００３がトリガされ、ＣＫ２  ７１４の第２のキャプチャパルスの立ち上がりエッジによって、ＣＫ３  ７１７に２つのキャプチャパルスを印加するイベント１００４がトリガされ、ＣＫ３  ７１７の第２のキャプチャパルスの立ち上がりエッジによって、ＣＫ４  ７２０に２つのキャプチャパルスを印加するイベント１００５がトリガされる。最後に、ＣＫ４  ７２０の第２のキャプチャパルスの立ち上がりエッジによって、グローバル走査イネーブルＧＳＥ８０１に１を印加するイベント１００６がトリガされ、テスト動作が、キャプチャサイクルからシフトサイクルに切り替えられる。このデイジーチェーンクロックトリガ技法は、図９および図１１から２０のキャプチャクロックのシーケンスを順序付けるのにも使用される。
【００７８】
図１１に、自己試験モードまたは走査試験モードで、キャプチャクロックの短縮されたが順序付きのシーケンスを用いて、各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１１００には、異なる周波数で動作する、４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００７９】
各シフトサイクル１１０８中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号がすべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【００８０】
各キャプチャサイクル１１０９中に、４組のキャプチャクロックパルスが、次の順序で印加される。第１に、周波数１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加され、それと同時に、周波数１００ＭＨｚの２つのクロックパルスが、ＣＫ３  １１７に印加されて、クロックドメインＣＤ１  ７０２およびＣＤ３  ７０４内の遅延故障が検出されるか突き止められる。第２に、周波数１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加され、それと同時に、周波数６６ＭＨｚの２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ２  ７０３およびＣＤ４  ７０５内の遅延故障が検出されるか突き止められる。
【００８１】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２８、および７２９から到達できる縮退故障は、次の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１１０２を調整し、その結果、出力応答７２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【００８２】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２６および７３１のキャプチャのために、ＣＫ３  ７１７とＣＫ２  ７１４の間の相対クロック遅延１１０４およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１１０６に適用される。
【００８３】
図１２に、自己試験モードまたは走査試験モードでキャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の縮退故障およびクロックドメインにまたがる遅延故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１２００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００８４】
各シフトサイクル１２０４中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【００８５】
各キャプチャサイクル１２０５中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、１５０ＭＨｚの１つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の縮退故障が検出されるか突き止められる。第２に、１００ＭＨｚの１つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の縮退故障が検出されるか突き止められる。第３に、１００ＨＭｚの１つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の縮退故障が検出されるか突き止められる。第４に、６６ＭＨｚの１つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の縮退故障が検出されるか突き止められる。
【００８６】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる遅延故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。キャプチャパルスＣＫ１  ７１１の立ち上がりエッジとキャプチャパルスＣＫ２  ７１４の立ち上がりエッジの間の相対クロック遅延１２０１を調整して、７２１から７２３へのパスのその定格クロック速度（ａｔ−ｓｐｅｅｄ）タイミング要件を満たさなければならない。同様に、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１２０２およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１２０３を調整して、７２５から７２７へのパスおよび７２９から７３１へのパスのその定格クロック速度（ａｔ−ｓｐｅｅｄ）タイミング要件を満たさなければならない。
【００８７】
図１３に、自己試験モードおよび走査試験モードで、キャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の遅延故障およびクロックドメインにまたがる遅延故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１３００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００８８】
各シフトサイクル１３０８中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【００８９】
各キャプチャサイクル１３０９中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の遅延故障が検出されるか突き止められる。第２に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の遅延故障が検出されるか突き止められる。第３に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の遅延故障が検出されるか突き止められる。第４に、６６ＭＨｚの２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の遅延故障が検出されるか突き止められる。
【００９０】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる遅延故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１３０２を調整して、７２１から７２３へのパスのその定格クロック速度（ａｔ−ｓｐｅｅｄ）タイミング要件を満たさなければならない。同様に、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１３０４およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１３０６を調整して、７２５から７２７へのパスと、７２９および７３１からのパスのその定格クロック速度（ａｔ−ｓｐｅｅｄ）タイミング要件を満たさなければならない。
【００９１】
図１４に、自己試験モードおよび走査試験モードで、キャプチャクロックの再順序付けされたシーケンスを用いて各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１４００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００９２】
各シフトサイクル１４０８中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【００９３】
各キャプチャサイクル１４０９中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、６６ＭＨｚの２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の遅延故障が検出されるか突き止められる。第２に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の遅延故障が検出されるか突き止められる。第３に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の遅延故障が検出されるか突き止められる。第４に、１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の遅延故障が検出されるか突き止められる。
【００９４】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２４、７２８、および７３２から到達できる縮退故障は、次の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ４  ７２０の第２のキャプチャパルスの立ち上がりエッジとＣＫ３  ７１７の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１４０２を調整し、その結果、出力応答７２０がクロッシングクロックドメイン論理ブロックＣＣＤ３  ７０８を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【００９５】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ１  ７０６を介する出力応答７２６および７２２のキャプチャのために、ＣＫ３  ７１７とＣＫ２  ７１４の間の相対クロック遅延１４０４およびＣＫ２  ７１４とＣＫ１  ７１１の間の相対クロック遅延１４０６に適用される。
【００９６】
図１５に、自己試験モードまたは走査試験モードで、キャプチャクロックの拡張されたが順序付きのシーケンスを用いて、各クロックドメイン内の追加の遅延故障およびクロックドメインにまたがる追加の縮退故障を検出するか突き止める、本発明による一実施形態の、図７に示された全走査設計のタイミング図を示す。タイミング図１５００には、異なる周波数で動作する、４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【００９７】
各シフトサイクル１５１４中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルに試験信号がシフトされる。
【００９８】
各キャプチャサイクル１５１５中に、７組のダブルキャプチャパルスが、次の順序で印加される。第１に、１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加される。第２に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加される。第３に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ３  ７１７に印加される。第４に、６６ＭＨｚの２つのキャプチャパルスが、ＣＫ４  ７２０に印加される。第５に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ３  ７１７に印加される。第６に、１００ＭＨｚの２つのキャプチャパルスが、ＣＫ２  ７１４に印加される。第７に、１５０ＭＨｚの２つのキャプチャパルスが、ＣＫ１  ７１１に印加される。
【００９９】
キャプチャクロックＣＫ１  ７１１について、第２のパルスと第３のパルスが、クロックドメインＣＤ１  ７０２内の遅延故障を検出するか突き止めるのに必要な推移を始めるのに使用される。この推移は、２つの機能パターンに近いパターンによって生成されるので、誤ったパスがアクティブにされる危険性がより低くなる。さらに、クロックドメインＣＤ１  ７０２内の追加の遅延故障を、この推移によって検出するか突き止めることができる。同一の結果が、クロックドメインＣＤ２  ７０３およびＣＤ３  ７０４にも適用される。
【０１００】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２４、７２８、および７３２から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ４  ７２０の第２のキャプチャパルスの立ち上がりエッジとＣＫ３  ７１７の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１５０８を調整し、その結果、出力応答７３０がクロッシングクロックドメイン論理ブロックＣＣＤ３  ７０８を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【０１０１】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ１  ７０６を介する出力応答７２６および７２２のキャプチャのために、ＣＫ３  ７１７とＣＫ２  ７１４の間の相対クロック遅延１５１０およびＣＫ２  ７１４とＣＫ１  ７１１の間の相対クロック遅延１５１２に適用される。
【０１０２】
図１６に、自己試験モードおよび走査試験モードで、キャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。クロックドメインＣＤ１  ７０２からＣＤ４  ７０５のいくつかのパスが、信号の通過に２サイクルを必要とすると仮定する。タイミング図１６００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【０１０３】
各シフトサイクル１６０８中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【０１０４】
各キャプチャサイクル１６０９中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、７５ＭＨｚ（１５０ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の２サイクル遅延故障が検出されるか突き止められる。第２に、５０ＭＨｚ（１００ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の２サイクル遅延故障が検出されるか突き止められる。第３に、５０ＭＨｚ（１００ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の２サイクル遅延故障が検出されるか突き止められる。第４に、３３ＭＨｚ（６６ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の２サイクル遅延故障が検出されるか突き止められる。
【０１０５】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１６０２を調整し、その結果、出力応答７２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【０１０６】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２７および７３１のキャプチャのために、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１６０４およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１６０６に適用される。
【０１０７】
図１７に、自己試験モードおよび走査試験モードで、キャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる２サイクル遅延故障を検出するか突き止める、本発明の一実施形態の、図７に示された全走査設計のタイミング図を示す。クロックドメインＣＤ１  ７０２からＣＤ４  ７０５、およびクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８のいくつかのパスが、信号の通過に２サイクルを必要とすると仮定する。タイミング図１７００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【０１０８】
各シフトサイクル１７０８中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【０１０９】
各キャプチャサイクル１７０９中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、７５ＭＨｚ（１５０ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ１７１１に印加されて、クロックドメインＣＤ１  ７０２内の２サイクル遅延故障が検出されるか突き止められる。第２に、５０ＭＨｚ（１００ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の２サイクル遅延故障が検出されるか突き止められる。第３に、５０ＭＨｚ（１００ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の２サイクル遅延故障が検出されるか突き止められる。第４に、３３ＭＨｚ（６６ＭＨｚの半分）の２つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の２サイクル遅延故障が検出されるか突き止められる。
【０１１０】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる２サイクル遅延故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１７０２を調整して、７２１から７２３へのパスの２サイクルタイミング要件を満たさなければならない。同様に、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１７０４およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１７０６を調整して、７２５から７２７へのパスと、７２９および７３１からのパスの２サイクルタイミング要件を満たさなければならない。
【０１１１】
図１８に、自己試験モードまたは走査試験モードで、キャプチャクロックの順序付きシーケンスを用いて、各クロックドメイン内の縮退故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示されたフィードフォワード部分走査設計のタイミング図を示す。クロックドメインＣＤ１  ７０２からＣＤ４  ７０５に、２未満の順次深さを形成する複数の走査されない記憶セルが含まれると仮定する。タイミング図１８００には、異なる周波数で動作する、４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【０１１２】
各シフトサイクル１８１２中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルに試験信号がシフトされる。
【０１１３】
各キャプチャサイクル１８１３中に、４組のキャプチャクロックパルスが、次の順序で印加される。第１に、２つが機能パルスであり１つがキャプチャパルスである、１５０ＭＨｚの３つのパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の縮退故障が検出されるか突き止められる。第２に、２つが機能パルスであり１つがキャプチャパルスである、１００ＭＨｚの３つのパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の縮退故障が検出されるか突き止められる。第３に、２つが機能パルスであり１つがキャプチャパルスである、１００ＭＨｚの３つのパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の縮退故障が検出されるか突き止められる。第４に、２つが機能パルスであり１つがキャプチャパルスである、６６ＭＨｚの３つのパルスが、ＣＫ４  ７１７に印加されて、クロックドメインＣＤ４  ７０５内の縮退故障が検出されるか突き止められる。
【０１１４】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から達することができる縮退故障も、次の条件が満足される場合に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジと、ＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１８０３を調整し、その結果、出力応答７２３が、クロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされる間に競合またはタイミング違反が発生しなくなるようにしなければならない。
【０１１５】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２７および７３１のキャプチャのために、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１８０６およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１８０９に適用される。
【０１１６】
図１９に、自己試験モードまたは走査試験モードでキャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示されたフィードフォワード部分走査設計のタイミング図を示す。クロックドメインＣＤ１  ７０２からＣＤ４  ７０５に、２未満の順次深さを形成する複数の走査されない記憶セルが含まれると仮定する。タイミング図１９００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【０１１７】
各シフトサイクル１９１６中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【０１１８】
各キャプチャサイクル１９１７中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、２つが機能パルスであり２つがキャプチャパルスである、１５０ＭＨｚの４つのキャプチャパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の遅延故障が検出されるか突き止められる。第２に、２つが機能パルスであり２つがキャプチャパルスである、１００ＭＨｚの４つのキャプチャパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の遅延故障が検出されるか突き止められる。第３に、２つが機能パルスであり２つがキャプチャパルスである、１００ＭＨｚの４つのキャプチャパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の遅延故障が検出されるか突き止められる。第４に、２つが機能パルスであり２つがキャプチャパルスである、６６ＭＨｚの４つのキャプチャパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の遅延故障が検出されるか突き止められる。
【０１１９】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延１９０４を調整し、その結果、出力応答７２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【０１２０】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２７および７３１のキャプチャのために、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延１９０８およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延１９１２に適用される。
【０１２１】
図２０に、自己試験モードおよび走査試験モードで、キャプチャクロックの順序付きシーケンスを用いて各クロックドメイン内の２サイクル遅延故障およびクロックドメインにまたがる縮退故障を検出するか突き止める、本発明の一実施形態の、図７に示されたフィードフォワード部分走査設計のタイミング図を示す。クロックドメインＣＤ１  ７０２からＣＤ４  ７０５に、２未満の順次深さを形成する複数の走査されない記憶セルが含まれると仮定する。また、クロックドメインＣＤ１  ７０２からＣＤ４  ７０５のいくつかのパスが、信号の通過に２サイクルを必要とすると仮定する。タイミング図２０００に、異なる周波数で動作する４つのキャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０の波形のシーケンスが示されている。
【０１２２】
各シフトサイクル２０１６中に、１５０ＭＨｚ、１００ＭＨｚ、１００ＭＨｚ、および６６ＭＨｚの異なる周波数の一連のクロックパルスが、キャプチャクロックＣＫ１  ７１１からＣＫ４  ７２０を介して印加されて、試験信号が、すべてのクロックドメインＣＤ１  ７０２からＣＤ４  ７０５内のすべての走査セルにシフトされる。
【０１２３】
各キャプチャサイクル２０１７中に、４組のキャプチャクロックパルスが、下記の順序で印加される。第１に、２つが１５０ＭＨｚの機能パルスであり２つが７５ＭＨｚ（１５０ＭＨｚの半分）のキャプチャパルスである、４つのパルスが、ＣＫ１  ７１１に印加されて、クロックドメインＣＤ１  ７０２内の２サイクル遅延故障が検出されるか突き止められる。第２に、２つが１００ＭＨｚの機能パルスであり２つが５０ＭＨｚ（１００ＭＨｚの半分）のキャプチャパルスである、４つのパルスが、ＣＫ２  ７１４に印加されて、クロックドメインＣＤ２  ７０３内の２サイクル遅延故障が検出されるか突き止められる。第３に、２つが１００ＭＨｚの機能パルスであり２つが５０ＭＨｚ（１００ＭＨｚの半分）のキャプチャパルスである、４つのパルスが、ＣＫ３  ７１７に印加されて、クロックドメインＣＤ３  ７０４内の２サイクル遅延故障が検出されるか突き止められる。第４に、２つが６６ＭＨｚの機能パルスであり２つが３３ＭＨｚ（６６ＭＨｚの半分）のキャプチャパルスである、４つのパルスが、ＣＫ４  ７２０に印加されて、クロックドメインＣＤ４  ７０５内の２サイクル遅延故障が検出されるか突き止められる。
【０１２４】
さらに、それぞれクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内の信号線７２１、７２５、および７２９から到達できる縮退故障も、下記の条件が満足される場合に同時に検出されるか突き止められる。ＣＫ１  ７１１の第２のキャプチャパルスの立ち上がりエッジとＣＫ２  ７１４の第１のキャプチャパルスの立ち上がりエッジの間の相対クロック遅延２００４を調整し、その結果、出力応答７２３がクロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６を介してキャプチャされている間に競合またはタイミング違反が発生しないようにしなければならない。
【０１２５】
同一の原理が、それぞれ、ＣＣＤ２  ７０７およびＣＣＤ３  ７０８を介する出力応答７２７および７３１のキャプチャのために、ＣＫ２  ７１４とＣＫ３  ７１７の間の相対クロック遅延２００８およびＣＫ３  ７１７とＣＫ４  ７２０の間の相対クロック遅延２０１２に適用される。
【０１２６】
図２１に、自己試験モードまたは走査試験モードで、キャプチャサイクル中のキャプチャクロックＣＫ２が、ＣＫ２によってキャプチャされる故障を診断するために選択される、本発明による、図７に示された全走査設計のタイミング図を示す。
【０１２７】
故障診断は、故障を突き止める手順である。この目標を達成するために、しばしば、他の故障が検出されないことを保証しながら、テストパターンによって故障の部分だけを検出する手法を使用することが必要である。テストパターンが、観察された応答と一致する応答を作る場合に、その部分に少なくとも１つの実際の故障が含まれると宣言することができる。その後、実際の故障をさらに局所化するための故障の部分への同一の手法。
【０１２８】
タイミング図２１００に、この手法を容易にする形を示す。キャプチャサイクル２１０７で、１００ＭＨｚの２つのキャプチャパルスが、キャプチャクロックＣＫ２  ７１４だけに印加され、他の３つのキャプチャクロックは、インアクティブに保たれる。その結果、遅延故障について、クロックドメインＣＤ２  ７０３内の故障だけが、検出される。さらに、縮退故障について、クロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６およびＣＣＤ２  ７０７内とクロックドメインＣＤ２  ７０３内の故障だけが、検出される。明らかに、このクロックタイミングは、故障診断に役立つ。
【０１２９】
図２２に、自己試験モードまたは走査試験モードで、キャプチャサイクル中のキャプチャクロックＣＫ１およびＣＫ３が、ＣＫ１およびＣＫ３によってキャプチャされる故障を診断するために選択される、本発明による、図７に示された全走査設計のタイミング図を示す。
【０１３０】
図２２００に、図２１の説明で説明した故障診断を助けることができるもう１つのタイミング方式を示す。キャプチャサイクル２２０８に、１５０ＭＨｚの２つのキャプチャパルスが、キャプチャクロックＣＫ１  ７１１に印加され、１００ＭＨｚの２つのキャプチャパルスが、キャプチャクロックＣＫ３  ７１７に印加されるが、他の２つのキャプチャクロックは、インアクティブに保たれる。その結果、遅延故障について、クロックドメインＣＤ１  ７０２およびＣＤ３  ７０４の故障だけが検出される。さらに、縮退故障について、クロッシングクロックドメイン論理ブロックＣＣＤ１  ７０６からＣＣＤ３  ７０８内と、クロックドメインＣＤ１  ７０２およびＣＤ３  ７０３内の故障だけが検出される。明らかに、このクロックタイミングは、故障診断に役立つ。
【０１３１】
図２３に、シフトサイクル中のすべてのキャプチャクロックが、電力消費を減らすためにスキューを与えられる、本発明による、図１に示された全走査設計のタイミング図を示す。タイミング図２３００には、シフトサイクル中のキャプチャクロックＣＫ１  １１１からＣＫ４  １２０の波形だけが示されている。キャプチャサイクルについて、本発明で請求されるすべてのキャプチャタイミング制御方法を、適用することができる。
【０１３２】
シフトサイクル２３０５中に、クロックＣＫ１  １１１からＣＫ４  １２０のクロックパルスが、クロックＣＫ１  １１１とＣＫ２  １１４のシフトパルスの間の遅延２３０１、クロックＣＫ２  １１４とＣＫ３  １１７のシフトパルスの間の遅延２３０２、クロックＣＫ３  １１７とＣＫ４  １２０のシフトパルスの間の遅延２３０３、およびクロックＣＫ４  １２０とＣＫ１  １１１のシフトパルスの間の遅延２３０４を正しくセットすることによって、スキューを与えられる。その結果、ピーク電力消費と平均電力消費の両方が減る。さらに、キャプチャサイクル中に、図２の共用されるＰＲＰＧ−ＭＩＳＲ対２２８で、ＰＲＰＧ２１２が、最初に到着するキャプチャクロックであるクロックＣＫ２  １１４によって駆動され、ＭＩＳＲ２２１が、最後に到着するキャプチャクロックであるクロックＣＫ３  １１７によって駆動される。したがって、順序付きキャプチャシーケンスによって、共用ＰＲＰＧ−ＭＩＳＲ対が自己試験モードで複数のクロックドメインに使用される時の正しいキャプチャ動作が保証される。
【０１３３】
図２４に、本発明の一実施形態の流れ図を示す。複数キャプチャ自己試験計算機援用設計（ＣＡＤ）システム２４００は、ユーザが供給するＨＤＬコードまたはネットリスト２４０２を、自己試験制御ファイル２４０１および選択されたファウンドリライブラリ２４０３と共に受け入れる。自己試験制御ファイル２４０１には、コンパイル２４０４、自己試験ルールチェック２４０６、自己試験ルール修復２５０７、および複数キャプチャ自己試験合成２４０８に必要なすべてのセットアップ情報およびスクリプトが含まれる。その結果、同等の組合せ回路モデル２４０９が生成される。その後、組合せ故障シミュレーション２４１０を実行することができる。最後に、後処理２４１１を使用して、最終的な自己試験のＨＤＬコードまたはネットリスト２４１２ならびにＨＤＬテストベンチおよびＡＴＥテストプログラム２４１３を作る。すべてのレポートおよびエラーが、レポートファイル２４１４に保管される。
【０１３４】
複数キャプチャ自己試験合成２４０８では、個々のクロックドメインまたは組み合わされたクロックドメインごとに一時に１つずつ、複数のＰＲＰＧ−ＭＩＳＲ対を合成し、その後、エラーインジケータを含む中央自己試験コントローラを合成し、最後に、中央自己試験コントローラを、合成されたＰＲＰＧ−ＭＩＳＲ対と一緒につなぎ合わせる、階層手法が使用される。各ＰＲＰＧ−ＭＩＳＲ対は、ＰＲＰＧ、任意選択の移相器、任意選択のスペースコンパクタ、ＭＩＳＲ、およびコンパレータからなる。さらに、ＰＲＰＧ−ＭＩＳＲ合成中に、複数の予備走査セルを、選択されたクロックドメインに挿入することができる。その結果、後の段階で回路修正の必要が生じた時であっても、中央自己試験コントローラを手付かずのままにすることができる。
【０１３５】
図２５に、本発明の一実施形態の流れ図を示す。複数キャプチャ走査試験計算機援用設計（ＣＡＤ）システム２５００は、ユーザが供給するＨＤＬコードまたはネットリスト２５０２を、走査制御ファイル２５０１および選択されたファウンドリライブラリ２５０３と共に受け入れる。走査制御ファイル２５０１には、コンパイル２５０４、走査ルールチェック２５０６、走査ルール修復２５０７、および複数キャプチャ走査合成２５０８に必要なすべてのセットアップ情報およびスクリプトが含まれる。その結果、同等の組合せ回路モデル２５０９が生成される。その後、組合せＡＴＰＧ２５１０を実行することができる。最後に、後処理２５１１を使用して、最終的な走査ＨＤＬネットリスト２５１２ならびにＨＤＬテストベンチおよびＡＴＥテストプログラム２５１３を作る。すべてのレポートおよびエラーが、レポートファイル２５１４に保管される。
【０１３６】
したがって、本発明の現在好ましい実施形態を説明したので、本発明の目的が完全に達成されたことを諒解することができる。また、当業者は、本発明の趣旨および範囲から逸脱せずに、構成および回路における多数の変更と、本発明の大きく異なる実施形態および応用分野が念頭に浮かぶことを理解するであろう。本明細書の開示および説明は、例示的であることを意図され、どのような意味においても本発明の制限ではなく、本発明は、請求項およびその同等物によって本発明の範囲内で定義されることが好ましい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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