(57)【特許請求の範囲】
【請求項１】
画像センシング素子であって、
二次元モザイク形状に形成された画素アレーをもつ半導体基板と、
少なくとも一つの画素であって、転送ゲートおよびシャッタゲートと電子的に連絡されたフォトディテクタを有し、前記シャッタゲートは前記転送ゲートおよび浮遊拡散ノードのリセットゲートと独立して前記フォトディテクタをリセットする機能を有し、前記転送ゲートおよび前記シャッタゲートは、前記画素の中心から等距離に配置され、この等距離の配置により、固定ノイズパターンが最小化される、少なくとも一つの画素と、
を含み、
前記リセットゲートが、前記浮遊拡散をある電位にリセットする、ことを特徴とする画像センシング素子。
【請求項２】
アクティブな画素センサの作製方法であって、
半導体基板上に、各々が、転送ゲートおよびシャッタゲートと電子的に連絡されたフォトディテクタを有する、複数の画素の二次元アレーであって、前記シャッタゲートは前記転送ゲートおよび浮遊拡散ノードのリセットゲートと独立して前記フォトディテクタをリセットする機能を有する、複数の画素の二次元アレーと、前記フォトディテクタから電荷を受けるように機能的に接続された増幅器と、を形成し、
浮遊拡散をある電位にリセットするリセットゲートを形成し、
前記転送ゲートおよび前記シャッタゲートを、前記画素の中心から等距離に配置し、この等距離の配置により、固定ノイズパターンが最小化される、
ことを特徴とする作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体画像センサ装置に関し、特にＣＭＯＳベースのアクティブな画素センサに関する。
【０００２】
【従来の技術】
ＣＭＯＳアクティブ画素方式の画像センサは急速に開発が進められ、多くの用途で電荷結合素子を補完および取り替わってきている。ＣＭＯＳ画像センサには、低電力動作に加えて、オンチップでの信号処理および制御機能に適した高度の集積機能をＣＭＯＳ技術によって得ることができる、という利点がある。このため、この技術は、低価格の携帯型画像形成装置等の多くのコンシューマ用途に適している。ＣＭＯＳベースのセンサでは、一つのＩＣチップ上に多くの機能を組み込むことができる。種々の先行技術の文献に、転送ゲートを介してフォトディテクタに接続されたセンシングノードを用いた、ＣＭＯＳベースの「アクティブな画素センサ」が開示されている。通常は、シャッタ動作用のリセットゲートが設けられている。しかしながら、工業用カメラおよび高フレーム速度記録の分野においては、ＣＭＯＳセンサは、一行ずつ露光を制御する方法を用いた構成であって、この方法はＣＭＯＳ画素アレー全体の同時露光が不可能なスリットシャッタリング(slit shuttering)モードで行われるものであるため不利な面があった。付加的なシャッタゲートを追加して、転送ゲートとは別個にフォトディテクタを直接リセットすることはできる。しかしながら、ゲートの追加は、先行技術の素子のフォトディテクタ内に蓄えられた電荷の放出速度が不適正になるために、固定パターンノイズの増加を招く。
【０００３】
【発明が解決しようとする課題】
以上の記述から、フォトディテクタ内に蓄えられた電荷の放出速度を最適にした状態で、独立した電子的シャッタ動作を行うことができるＣＭＯＳベースの「アクティブな画素センサ」構造が当業界で必要なことは明らかである。
【０００４】
【課題を解決するための手段】
本発明は、高フレーム速度性能を有し、それによってコマ止め式動画捕獲機能がもたらされる、ＣＭＯＳ画像センサ用の画素構造を提供することにより先行技術の欠点を解決する。この画素構成は、ロー(lows)およびコラム(colums)形状に形成された画素アレーを含むＣＭＯＳベースのアクティブ画素方式画像センサであって、対称に配置したシャッタゲートと転送ゲートとを有してフォトディテクタからの電子の放出効率を高めた少なくとも一つの画素のサブセット、をもつアクティブ画素方式画像センサを備えている。この画素構成には、画素の静電中心に対して対称に位置した、出力ゲート領域およびシャッタゲート領域が設けられている。シャッタゲートと転送ゲートとを、画素の中心に対して対称に配置することによって、両経路でのゲートへの電子の転送量は等しくなり、固定パターンノイズを最小限にすることができる。「画素出力バス」構造によって、並列な出力チャネルへの連結部となる、コラム方向の信号バスへの構成可能な(configurable)接続が可能になる。画素は一括式の電子的シャッタ動作に対応した構造を有して、全ての画素が画素アレー面への入射画像光に同時に露光されるように設計される。本発明は、相補形金属酸化物半導体（ＣＭＯＳ）アクティブ画素センサ（ＡＰＳ）技術を用いた高フレーム速度画像センサであって、好適にはピンフォトダイオードを組み込んだ画像センサへの適用を目的とする。
【０００５】
またこの画素構成は複数の出力チャネルを備えており、各出力チャネルは、各画素が同じ一つの属性をもつ画素のサブセットに作動的に接続するように形成される。
【０００６】
すなわち、本発明の画像センシング素子は、二次元モザイク形状に形成された画素アレーをもつ半導体基板と、少なくとも一つの画素であって、中心をもつ対称線、および転送機構を介してセンシングノードと接続されるフォトディテクタであって前記転送機構は前記画素を二等分する前記画素内の前記対称線を境とした第一の側に設置されるフォトディテクタを含む画素と、前記対称線を境とした反対側の第二の側に設置された電子的シャッタ動作機構であって、前記転送機構と前記電子的シャッタ動作機構とは前記中心に対して対称に位置するように構成された電子的シャッタ動作機構と、を含むことを特徴とする。
【０００７】
また、本発明のアクティブな画素センサの作製方法は、ローおよびコラム形状に形成された複数の画素のアレーを有する半導体基板の作製方法であって、前記複数の画素は、中心をもつ対称線と、転送機構を介してセンシングノードと接続されるフォトディテクタであって前記転送機構は前記画素を二等分する前記画素内の前記対称線を境とした第一の側に設置されるフォトディテクタとを含み、前記複数の画素の各々内の前記対称線を境とした第二の側に電子的シャッタ動作機構が設置されて、前記転送機構と前記電子的シャッタ動作機構とは前記中心に対して等距離かつ対称の位置に備わるように構成され、さらに前記複数の画素の各々内に増幅器が備わり、この増幅器は前記フォトディテクタに作動的に接続されて電荷を受け取る構成の半導体基板と、を作製すること特徴とする。
【０００８】
本発明によって、（１）金属ルーティング層を変化させるだけで種々の単色出力形式またはＣＦＡパターンの画素出力グループの変化に適応できる、（２）全ての画素が同じ捕獲時間ウィンドウを有することにより動画場面に対して忠実な電子的シャッタ動作が可能、（３）対称形の一括型シャッタゲートおよび転送ゲートを設けたことにより画素に関連した固定パターンノイズを最小限にできる、といった効果が得られる。
【０００９】
【発明の実施の形態】
図１は、ＢａｙｅｒＣＦＡパターン構造と呼ばれる単位カーネル１０の一例であり、４画素の単位カーネル１０のＧ（緑）、Ｒ（赤）、およびＢ（青）は、画素の色感応性を示している。単位カーネル１０中に図示した２×２パターンは、従来の先行技術の画像センサ構造である。この能動素子の種々の部分を形成する処理ステップの間に、フォトダイオードなどの光電変換手段が半導電層中に形成される。一般にこれらの処理ステップとして、フォトリソグラフィによるマスク形成、イオン注入、拡散、および酸化がある。一般に能動素子の種々の部分として、フォトダイオードまたはフォトゲートのいずれかの技術を用いたフォトディテクタ、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のソース／ゲート／ドレイン、およびアイソレーション領域がある。さらに、多結晶シリコンおよびシリコン酸化膜層が半導電層上に堆積およびパターニングされて、トランジスタが形成される。最後に、アイソレーション用絶縁層が半導体能動素子と金属配線層間に覆われる。前記金属配線層のパターニングにより素子間が接続されて、特定の電子的機能を果たす回路が形成される。画像センサの作製においては、付加的な層を用いてカラーフィルタアレー（ＣＦＡ）およびマイクロレンズが形成される。ＣＦＡ層は、画像を形成する画素アレー上に重畳されたモザイク状のＣＦＡカーネルからなる。各カーネルは、パターニングされた特定色の画素領域を含んで、下部の各光検出素子にはある特定の色の光線のみが照射されるようになっている。
【００１０】
有効画素出力速度が一秒当たり数百万画素に達する高フレーム速度の画像センサにおいては、多重並列チャネルが用いられる。このようなセンサを記載した文献として、Ｔ−Ｈ  Ｌｅｅ，Ｔ．Ｊ．Ｔｒｅｄｗｅｌｌ，Ｂ．Ｃ．Ｂｕｒｋｅｙ，Ｃ．Ａｎａｇｎｏｓｔｏｐｏｕｌｏｓ，Ｊ．Ｓ．Ｈａｙｗａｒｄ，Ｔ．Ｍ．Ｋｅｌｌｙ，Ｒ．Ｐ．Ｋｈｏｓｌａ，Ｄ．Ｌ．Ｌｏｓｅｅ，およびＪ．Ｐ．Ｌａｖｉｎｅ著「一秒当たり２０００フレームの速度での画像記録用固体画像センサ」（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−１９，Ｎｏ．９，１４６９〜１４７７頁、１９８２年９月）がある。この先行技術の文献（およびその他の文献）に、センサ内の位置に基づいて配置された多重並列チャネルが開示されている。
【００１１】
図６は、実質的に画素を二等分する対称線８０が引かれた、高フレーム速度対応の画素構造のブロック図である。画素内で転送ゲート７１およびシャッタゲート７２は、画素の中心からの転送ゲート７１およびシャッタゲート７２の位置が等距離であるように形成される。シャッタゲート７２および転送ゲート７１の配置は、画素の中心から等距離であるだけでなく、対称線８０に対して対称であるようになっている。これにより画素からの電子放出性が著しく向上し、本発明の多重チャネル素子などの高速素子において有用性が高まる。画素７０内の対称線８０を中心としたシャッタゲート７２および転送ゲート７１のレイアウトは、図６に示したものに限定されない。シャッタゲートと転送ゲートとを画素中心から等距離であるように設置できる画素構造であれば、本質的にこれらシャッタゲートと転送ゲートとの間に対称線を引くことができる。このことは、方形、矩形、円形、および長円形の形に作製されたフォトディテクタをもつ画素構造によって容易に理解することができる。好適な実施形態における「画素出力バス」は、通常チャネル１，２，３，４（８１，８２，８３，８４）に対応した４本のコラムバスのいずれか一つに連結した(connect)セレクトトランジスタをもつ。この連結は、接点／ビア６１，６２，６３，６４の内の一つを用いて４本のコラムバスの内の一つに画素出力バスを選択的に接続することによって行われ、この接続は、バックエンドメタル(backend metal)ビアマスク層を変更するだけで実施できる。プロセスシーケンスの最終段階で上記マスク変更を行うことにより、センサを種々のＣＦＡパターンに応じて構成することができる。
【００１２】
図７に、図６に示した画素７０のシャッタ動作およびキャリア集積期間のタイミングを示す。シャッタゲート７２は時間τExpより以前にアクティブ状態にされて、画素７０を所定の電位（好適な実施形態の場合はＶDD）にリセットできるようにされている。これにより画素７０のシャッタ操作を効率よく行うことができる。時間τExpでシャッタゲート７２への信号ＳＧは非アクティブ状態になり、集積期間τINTが始まる。画素のキャリア集積期間が終了すると、画素から浮動拡散７４に光電子を転送する転送信号ＴＧがパルス出力される。浮動拡散７４はソースフォロワトランジスタ７６のゲートへの入力部として機能する。トランジスタ７６は増幅用であり、この増幅はローセレクトトランジスタ７８によってイネーブルされる。
【００１３】
画素の感度は色や感応性などの属性に依存するために、多重の並列な出力チャネルをもつ高速センサの作製においては、一つのチャネルをこれら属性中のある一つの属性に割り当てることが望ましい。チャネルの電子回路はこの特定の属性に合わせて最適化され、例えば電子回路の利得が最適レベルに設定される。したがって、同じ属性をもつ画素は全て専用の接続マトリクスを用いて一つの出力チャネルに接続された後、該属性をもつ画素はある選択された出力チャネルに結線される。この出力チャネルは、その出力チャネルに出力される属性に固有の電子回路をもつ。
【００１４】
本発明における画素の出力バス領域は、金属／ビア／接点層を変化させるだけで最終的な接続を決定することができる。したがって、出力チャネルの割り当ては、製造プロセスでの金属／ビア／接点のマスキングステップに係わる最小限の価格で、種々のＣＦＡパターンに応じて修正することができる。このことを、２本または４本のいずれかの出力コラムバスを用いた４チャネル構成例を表した、図２〜図５および図６〜図８に示す。
【００１５】
図２は、本発明の一例を表すブロック図であって、画像センサ２０がＣＦＡに接続された並列の出力チャネル２１，２２，２３，２４をもつ構成例のブロック図である。ＣＦＡは、図１のＢａｙｅｒパターン接続マトリクスなどの４画素のカーネルをもつ。図２に示した画像センサ２０には、図１に示した先行技術の画像センサ９とは基本的な相違点がある。すなわち、カーネル内の四つの画素１，２，３，４の各々は独立した出力チャネル２１，２２，２３，２４のいずれか一つに接続され、それにより総ての画素１は、画素１と出力チャネル２１とを接続する導電性トレース１１(conductive  traces)に接続されるようになっている。同様に、画素２，３，４はそれぞれ導電性トレース１２，１３，１４を通じて出力チャネル２２，２３，２４に接続される。導電性トレース１１，１２，１３，１４は、ビア６６を介して画素１，２，３，４に接続する。このビア６６を介した接続は、画像センサ２０の製造の初期段階で結線できるように、または種々の形に構成できるように設計されている。
【００１６】
図３は別のＣＦＡパターンであって、カーネルが、総てのロー５，６，７，８を占める色のストライプで（縞模様で）形成されている。必要なコラムバスの数は４に増えている。図２に示したセンサと同様のＢａｙｅｒパターンに変換するには、上記コラムバス中の二つだけが接続されて、残りのコラムバスは未使用状態になるように、ビア６６を形成する。画像センサ２９は、該センサ２９のＣＦＡに接続された、並列の出力チャネル２５，２６，２７，２８をもつ。ＣＦＡはロー５，６，７，８内に配置された４画素のカーネルをもち、カーネル内の画素のロー５，６，７，８の各々は独立した出力チャネル２５，２６，２７，２８のいずれか一つに接続されている。ロー５，６，７，８内の画素の各々は導電性トレース３１に接続され、トレース３１は、ビア６６を介して画素と出力チャネル２５，２６，２７，２８とを接続させる。このビア６６を介した接続は、画像センサ２０の製造の初期段階で結線できるように、あるいは種々の形態に構成できるように設計されている。
【００１７】
図４は、図３と同じ４本コラムバス構成を、最小限の内部接続マスキング変換を用いて、図示の４×４カラーモザイクパターンを色固有の出力チャネルに結線できるように再構成可能なことを示している。このような４×４パターンの例は、Ｈａｍｉｌｔｏｎ他による米国特許第５，６３１，７０３号に開示されている。図４に示したパターンは補色パターンであって、イェローカラーフィルタＹ、シアンカラーフィルタＣ、マゼンタカラーフィルタＭ、およびグリーンカラーフィルタＧが備わっている。画素４１，４２，４３，４４内の各画素は、ビア６６を介して導電性トレース３１に接続され、さらにトレース３１を通じて出力チャネル４５，４６，４７，４８に接続される。
【００１８】
図５は、前述の図３および図４と同様の４本コラムバス構成であって、画素の感度(sensitivity)に基づくモザイクパターンに合わせて再構成され、かつ感度に固有の出力チャネルをもつ４本コラムバス構成である。図５に示すように、４種類の画素感度Ｓ１，Ｓ２，Ｓ３，Ｓ４が存在し、各々はビア６６を介して導電性トレース５１に接続され、さらにトレース５１を通じて出力チャネル４５，４６，４７，４８に接続される。
【００１９】
高フレーム速度の画像形成においては、電子的に制御されたタイミング信号を用いて、一つの場面に対して全ての画素を同時に露光させることが望ましい。電荷結合素子（ＣＣＤ）方式の画像センサにおいては、通常この操作は、垂直方向オーバフロードレイン（ＶＯＤ）を用いて行われる。ＣＭＯＳ  ＡＰＳでこの方法を用いると、複雑な処理ステップの追加およびそれによる価格増加を招く。本発明では、付加的なシャッタゲートトランジスタを画素構造内に用いることで、浮動拡散検出ノード中の転送ゲートおよびリセットゲートとは別個にフォトダイオードコレクションノードをリセットできる、ことを明らかにした。この電子的シャッタノードは、フォトダイオードのレイアウトが二つのトランジスタゲートに対して対称であるように設計されている。これら二つのトランジスタゲートは、集積された光キャリアを検出ノード（転送ゲート）またはリセットノード（電子的シャッタゲート）のいずれかに転送する働きをする。この二重ゲート構造のフォトダイオードを用いて、各ゲートをアレー内の全画素に一括して接続することにより、画素の露光タイミングを、フォトダイオードの一括リセットと検出ノードへの光電荷の一括転送との間の時間間隔によって決定することができる。以上の構成は、前述した図６〜図８に示されている。
【００２０】
【発明の効果】
本発明によって、（１）金属ルーティング層を変化させるだけで種々の単色出力形式またはＣＦＡパターンの画素出力グループの変化に適応できる、（２）全ての画素が同じ捕獲時間ウィンドウを有することにより動画場面に対して忠実な電子的シャッタ動作が可能、（３）対称形の一括型シャッタゲートおよび転送ゲートを設けたことにより画素に関連した固定パターンノイズを最小限にできる、といった効果が得られる。
【図面の簡単な説明】
【図１】  ４画素の単位カーネルを表すＢａｙｅｒＣＦＡパターン構造のセグメントを示す図である。
【図２】  図１に示したＢａｙｅｒパターンと同様の４画素のＣＦＡカーネルに接続された並列の出力チャネルを表すブロック図である。
【図３】  カーネルが全部のローを占めている色のストライプからなる、別のＣＦＡパターンを示す図である。必要なコラムバスの数は４に増えている。
【図４】  図３と同様の４本コラムバス構成であって、図中の４×４のカラーモザイクパターンが色に固有の出力チャネルに結線されるように再構成された４本コラムバス構成を示す図である。
【図５】  図３および図４と同様の４本コラムバス構成であって、感度に固有の出力チャネルに応じた種々の感度をもつ画素パターンに基づくモザイクパターンに合わせて再構成された４本コラムバス構成を示す図である。
【図６】  対称形の転送ゲートとシャッタゲート、および「画素出力バス」とその構成可能な出力バスへの接続を表す、高フレーム速度の画素構造を示すブロック図である。
【図７】  シャッタゲート、画素の中心、および転送ゲートを貫通した図６の画素の断面領域における、静電電位を示す模式図である。
【図８】  非対称配置の転送ゲートとシャッタゲートを示す素子の断面図であって、フォトダイオードの中心からこれらゲートにかけて位置に対応する不均一な電位経路をもつ素子の断面図である。
【符号の説明】
１〜４  画素、５〜８  ロー、９  画像センサ、１０  単位カーネル、１１〜１４  導電性トレース、２０  画像センサ、２２〜２８  出力チャネル、３１  導電性トレース、４１〜４４  画素、４５〜４８  出力チャネル、５１  導電性トレース、６１〜６６  ビア、７０  画素、７１  転送ゲート、７２  シャッタゲート、７４  浮動拡散、７６  ソースフォロワトランジスタ、７８  ローセレクトトランジスタ、８１〜８４  チャネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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