(57)【特許請求の範囲】
【請求項１】
電源に複数の負荷を接続するための方法であって、前記方法は
第１の接続回路において、イネーブル入力信号を受取るステップと、
前記第１の接続回路を通じて、クロック信号の連続する遷移によって決定される所定の時間間隔で第１の複数の負荷の各々を前記電源に連続的に接続するステップを含み、前記第１の接続回路は、前記第１の接続回路が第３の接続回路から前記イネーブル入力信号を受取るまで前記電源に前記第１の複数の負荷のいずれをも接続しないよう構成され、さらに
前記第１の複数の負荷の最後の１つを前記電源に接続するステップに一致して、前記第１の接続回路から第２の接続回路にイネーブル出力信号を送って第２の複数の負荷を前記電源に接続するステップを含み、
前記第１の接続回路は、第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能である、方法。
【請求項２】
前記第１の複数の負荷を前記電源に接続するステップは、前記電源の活性化に続く所定の間隔だけ遅延される、請求項１に記載の方法。
【請求項３】
電源に複数の負荷を接続するためのシステムであって、
タイミング信号ソースと、
タイミング信号を受取って、前記タイミング信号の連続する遷移によって決定される複数の累進的に遅延された信号を配分するように適合される配電網と、
複数の制御可能な電力スイッチング素子とを含み、その各々は複数の累進的に遅延された前記信号の１つによって活性化可能であり、さらに
前記制御可能な電力スイッチング素子のすべてが活性であるときにイネーブル出力信号を生成するよう適合される制御回路を含み、
前記制御回路はイネーブル入力信号を受取るまで前記配電網の動作を抑制するように適合され、その結果、前記イネーブル入力信号が受取られた後まで前記負荷のいずれもが前記電源に接続されず、
前記制御回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能である、システム。
【請求項４】
前記電源の初期活性化に続く所定の間隔だけ前記配電網の動作を抑制するように適合され、その結果、前記負荷のいずれもが前記電源の初期活性化に続く所定の間隔後まで前記電源に接続されない、請求項３に記載のシステム。
【請求項５】
前記配電網は、直列入力および並列出力を有するシフトレジスタを含む、請求項３に記載のシステム。
【請求項６】
前記配電網は前記電力スイッチング素子を活性化できる電流増幅装置を含む、請求項３に記載のシステム。
【請求項７】
接続回路であって、
第１の電源電圧を受取るように結合される第１の入力端子と、
イネーブル入力信号を受取るように結合される第２の入力端子と、
イネーブル出力信号を伝送するように結合される第１の出力端子と、
第２の電源電圧への接続のためにも適合される別の複数の負荷回路とは分離しておりかつ異なる、クロック信号の連続する遷移によって決定される間隔で前記第１の電源電圧を複数の負荷回路に結合するように適合される第２の組の出力端子とを含み、
前記接続回路は第３の接続回路からイネーブル入力信号を受取るまで電源に第１の複数の負荷のいずれをも接続しないよう構成され、
前記接続回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能であり、
前記接続回路は、さらに、前記第１の複数の負荷の全てが前記電源に接続された後まで前記イネーブル出力信号を伝達しないように構成される、接続回路。
【請求項８】
タイミング信号の累進的に遅延されたバージョンを伝送するための配電網として機能するシフトレジスタおよびドライバをさらに含む、請求項７に記載の接続回路。
【請求項９】
累進的に遅延されたタイミング信号によって連続的に活性化される複数の電力スイッチング素子をさらに含む、請求項７に記載の接続回路。
【請求項１０】
電源に複数の負荷を接続するための方法であって、前記方法は
クロック信号の複数の連続する遷移のうち１つに応答して第１の接続回路を通じて第１の複数の負荷の各々を前記電源に連続的に接続するステップを含み、さらに
前記第１の複数の負荷の最後の１つを前記電源に接続するステップに一致して、第２の接続回路にイネーブル出力信号を送って第２の複数の負荷を前記電源に接続するステップを含み、
前記第１の接続回路は複数のビット位置を含むシフトレジスタを含み、各ビット位置は前記複数の負荷の１つの電気接続に対応し、さらに
前記シフトレジスタは前記クロック信号の所与の連続する遷移に応答して所与のビット位置から隣接するビット位置へとイネーブル信号を伝搬するよう構成され、
前記第１の接続回路は、第３の接続回路からイネーブル入力信号を受取るまで前記電源に前記第１の複数の負荷のいずれをも接続しないように構成され、
前記第１の接続回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能であり、
前記第１の接続回路はさらに、前記伝搬することに応答して前記隣接するビット位置に対応するそれぞれの電気接続を前記電源に接続するよう構成される、方法。
【請求項１１】
前記第１の複数の負荷を前記電源に接続するステップは、前記電源の活性化に続く所定の間隔だけ遅延される、請求項１０に記載の方法。
【請求項１２】
前記第１の接続回路は、第３の接続回路からイネーブル入力信号を受取るまでは前記第１の複数の負荷のいずれをも前記電源に接続しないように構成されてもよい、請求項１０に記載の方法。
【請求項１３】
電源に複数の負荷を接続するためのシステムであって、前記システムは
タイミング信号ソースと、
前記タイミング信号を受取って複数の累進的に遅延された信号を配分するように適合される配電網とを含み、各累進的に遅延された信号は前記タイミング信号の複数の連続する遷移のそれぞれ１つに応答してアサートされ、さらに
複数の制御可能な電力スイッチング素子を含み、その各々は複数の累進的に遅延された前記信号の対応する１つのアサートによって活性化可能であり、さらに
複数のビット位置を含むシフトレジスタを含み、各ビット位置は前記複数の累進的に遅延された信号のそれぞれ１つに対応し、さらに前記シフトレジスタは前記タイミング信号の所与の連続する遷移に応答して所与のビット位置から隣接するビット位置へとイネーブル信号を伝搬するよう構成され、さらに前記配電網は前記伝搬することに応答して前記隣接するビット位置に対応する累進的に遅延された信号をアサートするようさらに構成され、
前記制御可能な電力スイッチング素子のすべてが活性であるときにイネーブル出力信号を生成するよう適合され、さらに、イネーブル入力信号を受取るまで複数の制御可能な電力スイッチング素子のいずれもが活性化されないように適合される制御回路を含み、
前記制御回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能である、システム。
【請求項１４】
前記制御回路はマスタまたはスレーブのいずれかとして構成可能であり、前記制御回路がスレーブとして構成された場合はイネーブル入力信号を受取るまで配電網の動作を抑制するよう適合され、その結果、前記制御回路は前記イネーブル入力信号が受取られた後まで前記負荷のいずれもが前記電源に接続されない、請求項１３に記載のシステム。
【請求項１５】
前記制御回路は、電源の初期活性化に続く前記所定の間隔だけ配電網の動作を抑制するよう適合され、その結果、前記電源の初期活性化に続く所定の間隔後まで前記負荷のいずれもが前記電源に接続されない、請求項１３に記載のシステム。
【請求項１６】
接続回路であって、
第１の電源電圧を受取るように結合される第１の入力端子と、
イネーブル入力信号を受取るように結合される第２の入力端子と、
イネーブル出力信号を伝送するように結合される第１の出力端子と、
第２の電源電圧への接続のためにも適合される別の複数の負荷回路とは分離しておりかつ異なる、クロック信号の複数の連続する遷移のそれぞれ１つに応答して前記第１の電源電圧を複数の負荷回路の各々に結合するように適合される第２の組の出力端子とを含み、
前記接続回路は第３の接続回路からイネーブル入力信号を受取るまで電源に第１の複数の負荷のいずれをも接続しないよう構成され、
前記接続回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成され、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するように構成可能である、接続回路。
【請求項１７】
タイミング信号の累進的に遅延されたバージョンを伝送するための配電網として機能するシフトレジスタおよびドライバをさらに含む、請求項１６に記載の接続回路。
【請求項１８】
累進的に遅延されたタイミング信号によって連続的に活性化される複数の電力スイッチング素子をさらに含む、請求項１６に記載の接続回路。
【発明の詳細な説明】
【０００１】
【発明の背景】
技術分野
この発明は電力制御に関し、より特定的には、電子回路への電力の印加を調整することに関する。
【０００２】
背景技術
ＵＳ−Ａ−３  ２０５  ３６８号は、複数の負荷の通電および遮断を制御するための装置を開示する。各々の負荷の通電を順番に提供することによって、負荷の同時通電が防止される。リレー巻線を含む複数の回路素子が、負荷の連続的な通電間の時間遅延をもたらす。
ＵＳ−Ａ−５  ５６３  ４５５号は、電力配分のシーケンシングおよび制御のための方法および装置を開示する。ＡＣ電源シーケンサ／コントローラは第１の負荷に接続される第１のアウトレットを通じて電流を検知し、検知された電流が第１のしきい値電圧を超過して第１の負荷がオンにされたことを示すときに、ＡＣ電源シーケンサ／コントローラは第２の負荷に接続された第２のアウトレットに電力を供給して第２の負荷をオンにする。
電子システムはしばしばいくつかのモジュールを含み、その各々が共通ソースからＡＣ電力を引く。さらに、電子機器に用いられる電源装置は特徴的に、起動時に高い瞬時電流を要求する。したがって、同時にすべてのモジュールをスイッチオンすると、かなりの複合起動電流がもたらされ得る。このような同時起動に関連する過剰な過渡電流は強い磁界または電圧スパイクを誘導するおそれがあり、それが電子装置に過剰なストレスを与えてそれらの故障の原因となるおそれがある。
【０００３】
複数の装置の同時活性化によって起こる高い累積起動電流はしばしば、ラックマウント式の電子テストシステムにおける問題である。このようなシステムは典型的に、機器ラック中にともに搭載されて同じＡＣ電源にプラグ接続されたいくつかの電子テスト機器および器具からなる。このラックは一般的に単一のマスタ電源スイッチを有し、そのスイッチが閉じられるとラック中のすべての機器が一度に活性化される。（なお、電力停止に続いて線上を戻る電力も電源スイッチをオンにしたときと同じ過渡事象を生じ得る。）突入起動電流としても知られる起動電流は付加的であるため、複合過渡電流は損傷をもたらすのに十分なほど高くなり得る。
【０００４】
この問題のさらなる例は、パーソナルコンピュータ内の分散型電源装置であろう。現代のパーソナルコンピュータの中央プロセッサは、動作速度および処理力に関して甚だしく成長した。しかし、性能の改善には複雑性の増加およびより大きな電流消費が伴った。初期のＩＢＭパーソナルコンピュータに用いられたＣＰＵは２９，０００個のトランジスタしか含まず、ほんの５ＭＨｚのクロック速度でランし、ほんの０．０５アンペアの動作電流しか必要としなかった。ＡＭＤアスロンプロセッサなどの今日のＣＰＵは、おそらく２２００万個のトランジスタを含み、１ＧＨｚよりも高いクロック速度でランし、３５アンペアを上回る電流を消費する。コンピュータ電源装置はＣＰＵだけでなく、ディスクドライブ、周辺回路カード、周辺モジュールなどを支持しなければならない。最初にコンピュータがスイッチオンされると、これらのさまざまな負荷が同時に存在することによって電源装置に負担がかかり、巨大な突入電流を供給するために大きな磁界および大きな電圧スパイクがもたらされる。大きな過渡電流に関連する電磁界はまた、システムの初期化を妨げ得る。
【０００５】
電子電源装置にサージ防止装置（アレスタ）およびソフトスタート回路などの保護装置を含ませることが一般的に行なわれる。こうした装置は、線間電圧サージの影響の軽減および起動電流の大きさの減少に制限された効果しか有さない。これらの方策にもかかわらず、ピーク起動電流はしばしば電源装置の定格定常状態電流よりもかなり高くなる。前述のとおり、複数の電源装置の複合起動電流は、電磁気効果を誘導するために十分なほど高くなり得る。このような現象は電源装置または支持される回路に干渉する可能性があり、サージアレスタなどには適さない。さらに、これらの集合的な起動電流は主電源および関連するスイッチング部品に深刻な過負荷をかけ得る。
【０００６】
先に考察したものなどの信頼性の問題に関係するのは、コストの問題である。同時起動電流を受けなければならない電源部品は、必然的に過度に構成される。設計技術者の伝統的な「最悪の場合の」基準は、起動電流による故障を避けるのに十分となるように装置の許容度を規定し、それは公称動作状態をはるかに超えるものとなり得る。残念なことに、より大きな変圧器、より重いスイッチコンタクトなどは典型的にコストがかかる。付加的な出費は、大きな突入電流を供給するための回路ならびに電圧および磁気サージに耐えるための出力モジュールに関連する。したがって、同時起動電流を許容する必要性は電力配分部品のコストを上げる。
【０００７】
前述の問題を考慮すると、同時起動電流を避ける、複数の負荷に電力を印加するための自動システムを有することが有益であろう。このシステムは、電力損失および回復のときに順序正しい再起動を行ない得るべきである。そのシステムがＡＣまたはＤＣベースの電源のいずれとも動作できれば有利であろう。さらにそのシステムは安価であり、たとえばコンピュータ周辺装置、テスト機器ラック、自動化した製造ラインなどのさまざまな異なる適用において電力シーケンシングを行なうために容易に適用可能であるべきである。
【０００８】
【発明の開示】
前述において概説した問題の大部分は、電力シーケンシングシステムおよび方法によって解決される。ここに記載されるシステムは、主電源装置に複数の負荷を順番に接続することによってある期間にわたって起動電流を配分し、部品ストレスおよびサージ電流に関連する干渉の可能性を最小化する。それは電力の初期印加の際にも、または停止後の電力の回復の際にも動作する。このシステムは簡単かつ安価であり、さまざまな製品への組込みに向いている。さらに、それは集積回路として容易に製造でき、またはオンチップ周辺装置として既存のＩＣの基板上に置くことができる。
【０００９】
１組の制御可能な電力スイッチング素子と、タイミング、信号配分および制御のための関連回路とを含む電源シーケンサが予期される。電力スイッチング素子は配分回路を介して、論理遷移の累進的に遅延されたバージョンを受取る。よってスイッチング素子はこの回路によってタイミング合わせされた順序で活性化され、複数の負荷を電源に連続的に接続する。負荷は同時ではなく段階的に接続されるため、複合起動に関連する大量の電流が避けられる。この設計のさらなる特徴は、直列接続している複数の電源シーケンサの能力であり、すなわち直列接続された各シーケンサはその前のものがシーケンスを完了した後にのみイネーブルされる。たとえば、シーケンサＡおよびＢの各々は８個の負荷を支持し、かつＢはＡによってイネーブルされるとする。最初に電力が印加されると、シーケンサＡはその８個の負荷を電源に等間隔で連続的に接続する。シーケンサＡの第８の負荷が接続されるまでシーケンサＢは不活性のままであり、その負荷は電源から分離されている。シーケンサＡはその第８の負荷が接続されたときにシーケンサＢをイネーブルし、それが８個の負荷を順番に接続し始めることを許す。この２つの直列接続されたシーケンサは事実上、１６個の負荷容量を有する単一のシーケンサとして振舞う。任意の数のシーケンサがこの態様で接続されてもよい。各々のシーケンサは次のものをイネーブルし、それ自身は前のシーケンサによってイネーブルされる。
【００１０】
例示的な実施例において、電源シーケンサは論理制御されるタイマおよびシフトレジスタを含み、シフトレジスタは複数の負荷に電力を配分する１組のリレーに通電する。リレーは固定された間隔で連続的に作動される。すなわち、電力は一度にではなく段階的に負荷に印加される。それによって、負荷が同時にもたらされるときよりもかなり低いピーク起動電流が得られる。たとえば、１６個の同一の電気的負荷を含むテストラックにおいて、電源シーケンサは突入電流をすべての負荷が同時に通電されたときの１／１６に減少させる。起動順序を制御する論理は、マスタまたはスレーブモードのいずれかで動作するように構成できる。マスタモードにおいては、起動順序はそのシステムが活性化されるとすぐに開始する。一方、スレーブモードにおいては、シーケンシングが開始可能になる前にイネーブル入力信号が必要とされる。この特徴は、多数の負荷を含む状況において、または負荷が広く分離されているところで用いるために、複数の電源シーケンサを「デイジーチェーン」接続することを可能にする。
【００１１】
なお、多重負荷システムはいくつかの場合において、手動でオンラインにされることによって電力が負荷に順番に印加されるようにすることができるが、これはシステムを電力停止に対して保護しない。電力停止に続いてシステム電力が突然復元されるときに、しばしば電流サージが起こる。停止が起こったときに動作していたすべての装置が電力が戻ったときに同時に再起動するため、しばしば大きな複合起動電流がもたらされる。よって、電力を手動で複数の負荷にシーケンシングするだけでは電流サージに対する保護にならない。
【００１２】
ここに記載されるシステムはＡＣおよびＤＣ電力配分の両方に適用可能であり、電源装置および入力回路のコストを最小化し、かつＥＭＩ放射を減少させるためにさまざまな適用において有利であり得る。それは安価かつスケーラブルであり、低コスト集積回路として容易に製造可能である。よって、これは電源ストリップなどの製品に価値を付加する特徴として包含するために向いている。
【００１３】
ここでは前述のシステムに加えて、複数の負荷に電力を順番に印加することを実現するための方法が予期される。この方法は電圧ステップの順序を生成するステップを含んでもよく、ここでその順序における各電圧ステップは前のステップに関して所定の間隔だけ遅延される。累進的に遅延された一連の電圧ステップは電力スイッチング部品を作動し、電力スイッチング部品は次に個々の負荷に電力を運ぶ。
【００１４】
この発明のその他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照することによって明らかになるであろう。
【００１５】
この発明にはさまざまな変更形および代替形が可能であるが、その特定の実施例を例として図面に示し、ここに詳細に説明する。しかし、図面およびその詳細な説明はこの発明を開示される特定の形に制限することが意図されるものではなく、反対に添付の請求項によって定められるこの発明の趣旨および範囲内にあるすべての変更形、同等のものおよび代替形を含むことが意図されることが理解されるべきである。
【００１６】
【この発明を実行するためのモード】
以下の考察は、ラックマウント式のテストシステムとともに用いるための、ここに記載される電源シーケンサの実施例に関する。この例示的な実施例は、このシステムの基本的な原理を例示するために用いられるが、このシステムおよび方法の適用はこの実施例にのみ制限されると考えられるべきではない。反対に、このシステムおよび方法は非常に広範囲の電力配分および制御適用に対して有用であると考えられ、そのいくつかの例が以下に提供される。
【００１７】
図１は、電源シーケンサの実施例の１つのブロック図を示す。この図において、丸の付いた項目数は信号線の群、すなわちバスを示す。バス内の個々の信号線は、バス項目数に続くダッシュおよび線数によって示される。たとえば、シフトレジスタ１８の第８の出力をＭＯＳＦＥＴドライバモジュール２６の対応する入力に接続する信号線は、２２−８と示される。図１中のバス信号数は、信号線の起点の近くに示される。また、以下の考察において、論理信号は「ハイ」および「ロー」と呼ばれる２つの可能な状態を有すると仮定される。
【００１８】
図１の実施例において、すべての電力は結局ＡＣ線５２に由来する。ＡＣ線はＡＣ−ＤＣ電源装置１０に接続され、これは電源シーケンサ内部回路に対して１２ボルトを提供する。ＡＣ線はリレーモジュール３８にも接続される。この例示的な実施例において、リレーモジュールは８対のリレーを含むことによって、シーケンサ出力バス４０および４２上の８個の負荷チャネルに選択的に電力を印加する。特定の適用に依存して、これらのリレーは従来の電気機械装置であっても、またはある種の固体リレーであってもよい。ＡＣ−ＤＣ電源装置１０の１２ボルト出力は、線形レギュレータまたはＤＣ−ＤＣスイッチング電源装置１２によって５ボルトにまで調節され、論理に配分される。この実施例において、クロック発生器１６はシーケンサに対するタイミングソース、およびおそらくは水晶発振器、マルチバイブレータ、または好適なタイミング信号を供給できる類似の装置の役割をする。クロック発生器１６は信号線１７上のパルスシーケンスをシフトレジスタ１８および２０に提供し、これらはこの実施例において配電網の役割をする。シフトレジスタはクロック駆動される多段装置であり、通常デジタル論理設計において用いられる。シフトレジスタの入力に存在する論理レベルは、バケットブリゲードの態様でその段階を通じて連続的に計時される。シフトレジスタ１８および２０の場合においては、出力線は各段階に関連付けられる。すなわち、入力状態はシフトレジスタによって遅延および配分される。シフトレジスタ１８および２０は制御論理１４によってリセット状態に保持される。リセット状態にあるとき、それらはクロック発生器からのパルスを無視し、それらの出力線２２および２４はすべてローである。制御論理１４がリセット状態を維持する期間は、電源シーケンサがマスタとして動作しているか、またはスレーブとして動作しているかに依存しており、これはマスタ／スレーブモード信号線４４の状態によって定められる。シーケンサがマスタとして動作しているとき、リセット状態は電源オン／オフスイッチ４６がスイッチオンされた後の短い初期化期間に続いて解除される。しかし、シーケンサがスレーブとして動作しているときは、リセット状態はマスタがスレーブイネーブル送出線４８およびスレーブイネーブル復帰線５０上にイネーブル出力信号を送るまで維持される。この動作のモードはいくつかの電源シーケンサのカスケード接続を可能にし、より多数の負荷または遠隔的に位置する負荷を連続的に活性化することを可能にする。イネーブル信号はマスタからスレーブへＤＣ絶縁されるため、１つのマスタによって駆動可能なスレーブの数は制限されない。
【００１９】
この例示的な実施例において、シフトレジスタ１８および２０は８つの段階を含み、それらの入力に存在する論理レベルをクロックの各遷移における連続的な段階を通じて伝搬する。各段階における論理レベルはそれぞれのピン、すなわちバス２２および２４に出される。この場合において、第１のシフトレジスタ１８に対する一連の入力はハイ論理レベルにハードワイヤードされており、第２のシフトレジスタ２０に対する入力は前のシフトレジスタ１８の最終段階に接続される。したがって、リセット状態が除去されるとすぐに、シフトレジスタ１８および２０は第１のシフトレジスタ１８の各段階を連続的に通って、および次いで同じ態様で第２のシフトレジスタ２０を通って論理ハイを伝搬することによってクロック発生器に応答する。シフトレジスタ１８および２０の出力はＭＯＳＦＥＴモジュール２６および２８によってバッファされ、リレーモジュール３８中のリレーを作動する。この事象の順序が図２のタイミング図に示される。
【００２０】
図２においては、図１の実施例において表わされる信号のいくつかの論理状態が時間の関数として示される。なお、トレースの各々の項目数は、対応する信号の項目数に１００を加えることによって得られる。たとえば、信号２２−３（シフトレジスタ１８の第３の出力）の遷移を示すトレースは、１２２−３とラベルされる。すべてのタイミングはクロック１１７に関係し、遷移はクロックの立上がり端において起こると（任意に）仮定される。すなわち、垂直の点線は同時発生を示す。この例示的な実施例において、クロック期間は約０．５秒間である。よって、たとえばトレース１４０−２および１４０−４の立上がり端は１．０秒間離れている。しかし、クロック期間は適用に依存して０．１秒間から数時間までの範囲であってもよい。
【００２１】
図２のトレース１２２−１から１２２−８は、論理ハイがいかにクロック１１７のサイクルと一致してシフトレジスタ１８の段階を通じて伝搬されるかを例示する。トレース１２４−１から１２４−８において明らかであるとおり、このことはシフトレジスタ２０にも当てはまる。なお、シフトレジスタ２０の第１の状態変更は、シフトレジスタ１８の最終（第８）段階が状態を変更するまで起こらない。このことはシフトレジスタが直列接続されていることを反映している。以下により詳細に考察するとおり、シーケンサ主出力チャネルの各々は２極接続を含む。すなわち、各負荷に２個のスイッチング素子が関連し、負荷を電源に接続するためにはその両方を閉じることが必要である。たとえば、図１の出力チャネル３は信号線４０−５および４０−６を含み、４０−５は負荷を電源の上側に接続し、４０−６は負荷を下側に接続する。よって、この回路は第２のリレーによって完了される。このことは、図２におけるクロックトレース１１７と、トレース１４０−２、１４０−４および１４２−８との関係から明らかである。たとえば、シフトレジスタ１８の第１の出力（信号線２２−１）はＭＯＳＦＥＴ（信号線３２−１）によってバッファされ、出力チャネル１に関連付けられた２つのリレーの一方（信号線４０−１）を作動する。同様に、シフトレジスタ１８の第２の出力（信号線２２−２）はＭＯＳＦＥＴ（信号線３２−２）によってバッファされ、他方のリレー（信号線４０−２）を作動させて、出力チャネル１の接続を完了する。このことは図２において、１４０−２の立上がり端と１２２−２のそれとをつなぐ点線によって示される。
【００２２】
図１におけるＭＯＳＦＥＴドライバモジュール２６および２８の各々は、８個のＭＯＳＦＥＴトランジスタを含む。これらのＭＯＳＦＥＴは別個の装置であっても、または集積回路として組合されていてもよい。代替的な実施例において、バイポーラトランジスタなど、リレーコイルを駆動可能なその他の種類の電流増幅装置が用いられてもよい。各シフトレジスタ出力はバス２２および２４を介してＭＯＳＦＥＴのゲートに接続される。シフトレジスタ段階がハイになると、対応する出力線がそれぞれのＭＯＳＦＥＴのゲートをハイにし、それをオンにする。各々のＭＯＳＦＥＴのドレインはモジュール３８中のリレーのコイルに接続され、そこには各負荷に対する２個のＭＯＳＦＥＴおよび２個のリレーがある。ＭＯＳＦＥＴドライバにはまたＬＥＤモジュール３４および３６が結合されることにより、負荷チャネルの各々に１個のＬＥＤが関連付けられ、対応するチャネルが通電される（すなわち関連するＭＯＳＦＥＴの両方がオンである）ときに各ＬＥＤが点灯する。よって、たとえばモジュール３４中のＬＥＤ３は、線３２−５および３２−６に接続された入力によってＮＯＲゲートによって駆動されることにより、これら両方の線がローになったときに点灯してもよい。これは、出力チャネル３に関連する両方のリレーが閉じられたことを示す役割をする。
【００２３】
一例として、図３にリレーモジュール３８およびＭＯＳＦＥＴドライバモジュール２８の第８の出力チャネルに関連する回路を例示する。なお、２２０ＶＡＣ線５２の２つの位相の各々はリレーに接続される。すなわち、線５２−１上のφ１は上側リレー５８に接続され、線５２−２上のφ２は下側リレー６０に接続される。リレーが閉じるとき、それは出力線４２−７または４２−８を介して関連する位相を出力レセプタクル６２に接続する。前述のとおり、ＭＯＳＦＥＴドライバモジュールはリレーモジュール３８中の各々のリレーに対するＭＯＳＦＥＴを含む。図３に示される２個のＭＯＳＦＥＴ５４および５６は、シフトレジスタ出力の第８の対、２４−７および２４−８によって駆動される。上側リレー５８はバス線３０−７を介してＭＯＳＦＥＴ５４に接続され、下側リレー６０はバス線３０−８を介してＭＯＳＦＥＴ５６に接続される。いずれかのＭＯＳＦＥＴがスイッチオンされるとき、それはそれぞれのリレーコイルを通る電流を減らす。それによってノーマリオープンのリレーコンタクトが閉じ、２２０ＶＡＣ線の位相の１つが負荷に接続される。この実施例において、負荷の接続を完了させるためには両方のリレーが閉じる必要があるため、１つの負荷と次のものとの活性化の間隔は１．０秒間である。代替的な実施例においては、線間電圧は１１０ＶＡＣ、またはＤＣ値、またはより大きくもしくは小さくされた間隔であってもよいことが明らかになるはずである。
【００２４】
図４ａに、電源シーケンサの例示的な実施例に対するフロントパネルが示される。このユニットをオンまたはオフにするために電源スイッチ６４および６６が、またそれをマスタまたはスレーブ（以下にさらに考察する）として構成するためにモードスイッチ６８および７０が設けられる。ＬＥＤ７２の行が、どの出力が活性であるかを示す。また、１対のモジュラＲＪ−１１ジャック（電話の壁ジャックに用いられるものと同種）が存在し、その一方７４は入力であり、その他方７６は出力である。これらのジャックの各々に関連するＬＥＤ７８および８０は、いつ対応する入力または出力が活性であるかを示す。
【００２５】
電源シーケンサを容易に組合せて出力容量を増加させてもよい。ＲＪ−１１またはその他のコネクタを用いて、２つまたはそれ以上の電源シーケンサを相互接続できる。（ＲＪ−１１コネクタは特に安価で容易に入手可能であると考えられる。）図４ｂに示されるとおり、指定されたマスタの出力を指定されたスレーブの入力に接続することによって、電源シーケンサをマスタおよびスレーブとしてつなぐことができる。マスタは活性化されると、前述の態様でその出力に電力を順番に印加する。しかし、スレーブはマスタがその順序を完了させるまで待たされ、その後にのみその出力に順番に電源投入し始める。よって、マスタ／スレーブの組合せの動作は、２倍の数のチャネルを有する単一のシーケンサのそれと同等である。さらに、複数の電源シーケンサをこの態様でカスケード接続でき、ここで各シーケンサは次のものをイネーブルする役割をする。このことは単一の電源シーケンサの能力を任意の多数の負荷にまで広げる。図４ｂに示される接続構成に加えて、複数のシーケンサの組合された動作は、各シーケンサがマスタまたはスレーブのいずれかとして適切に構成されることを必要とする。前述のとおり、このことはフロントパネルのモードスイッチを用いることによって、図４ｂの実施例において行なわれる。なお、あらゆる数の電源シーケンサをカスケード接続できるが、直列中の第１のもののみがマスタになれる。残りのシーケンサはすべてスレーブとして構成されなければならない。これによって、イネーブル出力信号がマスタによって発せられ、次にスレーブからスレーブへとリレーされることが可能になる。モードスイッチが電源シーケンサをマスタまたはスレーブとして再構成できることは、高度に有利であり得る。たとえば、複雑なシステムは１個のマスタと９９個のスレーブとを有する１００個の直列接続された電源シーケンサからなっていてもよい。モードスイッチを用いることにより、配線を変えることなくこのシステムを５０個のマスタと５０個のスレーブとを有するものに容易に再構成できる。
【００２６】
マスタ／スレーブ相互接続の重要な固有の特徴は、ノイズ耐性が非常に高いことである。電源シーケンサのスレーブ入力は残りのシーケンサ回路から分離されている。したがって、シーケンサの直列組合せにおける各シーケンサはその他すべてから分離される。さらに、スレーブをイネーブルするために比較的高い信号レベルが必要とされる。その結果、カスケード接続可能な電源シーケンサの数は累積するノイズによって制限されず、環境ノイズによるスレーブの誤ったトリガリングの可能性が低い。このことを達成する回路の実施例を図５に例示する。
【００２７】
図５はマスタ８２の部分を示し、これは図１に示されるＭＯＳＦＥＴモジュール３８内のＭＯＳＦＥＴ８６を含む。このＭＯＳＦＥＴ８８に対する負荷は簡単のためにレジスタとして示されるが、実際には（図３に示されるような）リレー１次子およびその他の部品を含む。加えて、ＭＯＳＦＥＴ８６はスレーブ８４中のイネーブルリレー９０を駆動する。マスタ８２とスレーブ８４との間の接続は２導体ケーブルであり、その一方の導体９２はイネーブルリレー９０に１２ボルトを供給し、その戻り経路９４はＭＯＳＦＥＴ８６を通るリレー電流を減らす。マスタ／スレーブインターフェイスの固有に高いノイズ耐性のため、このケーブルは典型的に長さ１００ｆｔのオーダであってもよい。その公称負荷８８およびスレーブ中のイネーブルリレー９０に並列して、ＭＯＳＦＥＴ８６はマスタ出力ジャック７６に関連するＬＥＤ８０をも駆動する。このＬＥＤは、スレーブイネーブル出力線が活性であることを示す。同様に、スレーブ入力ジャック７４に関連するＬＥＤ７８がイネーブルリレー９０と並列に接続され、スレーブがマスタからイネーブル入力信号を受取っていることを示すために用いられる。なお、図５においてリレー９０はスレーブ８４からマスタ８２を分離する。したがって、この２つの間の電気的干渉は無視できる。また、より多くのスレーブを加えてもノイズ感受性は悪化しない。
【００２８】
このシステムおよび方法の有用性は、ここに考察される例示的な実施例に制限されない。この電源シーケンサはさまざまな電力配分適用に適合可能であることが明らかなはずである。たとえば、この技術は大きな多素子電気標識に利益を有してもよく、それによってある期間にわたってかなりの起動電流が配分されて、スイッチおよび配線上のストレスが減少されてもよい。またそれはコンピュータおよびその他の電子機器中の電源装置におけるコスト節約を提供し得る。すなわち、複数の負荷を同時に起動させる必要性をなくすことによって、堅牢だが高価な部品の使用を避けることができるだろう。その簡単さおよび低コストにより、この設計は大量生産に向いている。
【００２９】
ここに記載される電源シーケンサの例示的な実施例は、別個の部品またはモジュールを含む。しかし、このシステムおよび方法はこの実現に制限されず、さまざまな実行装置による実現に適している。たとえば、この論理および制御機能をプログラマブル論理において、または低コスト汎用マイクロコントローラを用いて実現することも可能である。これはコスト節約、場所の縮小および製造性の改善をもたらし得る。
【００３０】
電源シーケンサ回路の大部分は集積回路に組合せることができると考えられる。高電力印加に対するその例外は、実際の電力スイッチング部品であろう。しかし、中間電力レベルを含む多くの場合において、電気機械リレーを半導体スイッチに置き換えることができる。したがって、シーケンサ全体を単一のＩＣまたはハイブリッドとすることが可能になる。よって電源シーケンサＩＣは、電源ストリップまたはラップトップコンピュータなどの多くの既存の製品に対する安価な付加拡張機能となり得る。
【００３１】
この発明は複数の電気的負荷に対する電力をシーケンシングするためのシステムおよび方法を提供すると考えられることが、この開示の利益を有する当業者に認識されるであろう。この記載を読むことによって、この発明のさまざまな局面のさらなる変更形および代替的な実施例が当業者に明らかになるであろう。ここに記載される電力出力チャネルの数および順序ならびに負荷活性化間隔などの詳細は、特定の実施例の例示である。
【００３２】
【産業上の適用可能性】
この発明は、電子回路に電力を印加する分野を含むいくつかの産業上の適用に適している。この発明は複数の負荷に電力を順番に印加するためのシステムおよび方法を提供すると考えられることが、この開示の利益を有する当業者に認識されるであろう。このシステムはスレーブとしてイネーブル信号を受取るために動作することも、またはマスタとしてイネーブル信号を生成するように動作することもでき、それらはいずれも複数の回路負荷に同時に電源投入することによる起動電流サージをなくすためのものである。添付の請求項はこのような修正形および変更のすべてを包含すると解釈されることが意図されており、したがってこの明細書および図面は制限的な意味ではなく例示的なものであるとみなされる。
【図面の簡単な説明】
【図１】  ここに記載される電力シーケンシングシステムの例示的な実施例を示すブロック図である。
【図２】  クロックと、シフトレジスタと、電力スイッチング部品との相対的なタイミングを示す、電源シーケンサに対するタイミング図である。
【図３】  シーケンサの電力スイッチング部分の実施例を例示する図である。
【図４】  電源シーケンサの実施例のフロントパネルレイアウトと、ともにカスケード配列中にある複数のシーケンサの接続とを例示する図である。
【図５】  いくつかの電源シーケンサをともに接続するときに用いられるマスタ／スレーブ回路の実施例を例示する図である。
【図１】
0004698120.tif 000002
【図２】
0004698120.tif 000003
【図３】
0004698120.tif 000004
【図４】
0004698120.tif 000005
【図５】
0004698120.tif 000006