(57)【特許請求の範囲】
【請求項１】
ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法であって、
記憶装置に予め登録され、前記半導体集積回路の所定の製造工程を実施する際に用いられる複数枚のフォトマスクに対応した互いに種類の異なる複数の主マスク層のうち、所定の一つの主マスク層を選定する第１のステップと、
前記記憶装置に予め登録され、前記ダミーセルに対応した補助マスク層を構成する各多角形領域を、前記第１のステップで選定した前記主マスク層に組み込み、前記補助マスク層を消去する第２のステップと、
組み合せられた前記補助マスク層と前記主マスク層とについて、所望のデザインルールに適合しているか否かの検査を行う第３のステップと、
該第３のステップで、デザインルール違反が検出された場合に、前記第１のステップで選定した前記主マスク層とは別の主マスク層を選定し、前記補助マスク層を構成する違反箇所の多角形領域を、選定した別の前記主マスク層に組み込み、前記補助マスク層を消去する第４のステップと、
前記補助マスク層を構成する適合箇所の多角形領域を、前記複数の主マスク層のうち、いずれか一つの前記主マスク層に組み込み、前記補助マスク層を消去する第５のステップとを備え、
３種類以上の前記主マスク層を用いる場合には、別の前記主マスク層の選定と、該主マスク層への前記補助マスク層を構成する違反箇所の前記多角形領域との対応付けを、デザインルール違反が検出されなくなるまで繰り返し実行する
ことを特徴とするマスクパターンデータ自動補正方法。
【請求項２】
前記補助マスク層は、その前記各多角形領域が、それぞれ、前記複数の主マスク層のうちいずれの主マスク層の一部としても選択可能な状態で前記記憶装置に登録されていることを特徴とする請求項１記載のマスクパターンデータ自動補正方法。
【請求項３】
前記第２及び第４のステップでは、前記補助マスク層を構成する各多角形領域を、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域の一部とするように、前記主マスク層と前記補助マスク層とを組み合せることを特徴とする請求項１又は２記載のマスクパターンデータ自動補正方法。
【請求項４】
前記補助マスク層を構成する前記各多角形領域は、それぞれ、前記複数の主マスク層のうちいずれか一つの前記主マスク層の一部とされることによって、前記デザインルールを満たすように、少なくともその配置位置及び寸法が予め設定されて、前記記憶装置に登録されていることを特徴とする請求項１、２又は３記載のマスクパターンデータ自動補正方法。
【請求項５】
前記第１及び第４のステップでは、前記補助マスク層を構成する前記多角形領域をその一部とする前記主マスク層を、予め設定した優先順位に従って選定することを特徴とする請求項１乃至４のいずれか１に記載のマスクパターンデータ自動補正方法。
【請求項６】
前記第２及び第４のステップでは、前記補助マスク層を構成する各多角形領域を、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域の一部とするように、前記主マスク層と前記補助マスク層とを組み合せる場合に、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域が複数存在するときに、これらの複数の多角形領域のうちの一つの多角形領域を、予め設定した優先順位に従って選定することを特徴とする請求項３、４又は５記載のマスクパターンデータ自動補正方法。
【請求項７】
前記補助マスク層を構成する前記各多角形領域は、それぞれ、前記複数の主マスク層のうちいずれか一つの前記主マスク層の一部とされることによって、前記デザインルールを満たすように、その配置位置及び寸法、並びに前記多角形領域以外の領域の配置位置及び寸法が、予め設定されて、前記記憶装置に登録されていることを特徴とする請求項４、５又は６記載のマスクパターンデータ自動補正方法。
【請求項８】
前記複数の主マスク層を構成する前記各多角形領域及び前記補助マスク層を構成する前記各多角形領域は、前記複数の主マスク層及び前記補助マスク層が組み合された状態で、前記補助マスク層の前記多角形領域が、前記複数の主マスク層のうちの所定の前記主マスク層の一部とされることによって、所定の前記主マスク層の前記多角形領域が、別の前記主マスク層の前記各多角形領域によって包囲されて孤立状態で配置されることを回避して、前記デザインルールを満たすように、配置されることを特徴とする請求項７記載のマスクパターンデータ自動補正方法。
【請求項９】
前記第１のステップでは、２種類の前記主マスク層のうち一方が選択されることを特徴とする請求項１乃至８のいずれか１に記載のマスクパターンデータ自動補正方法。
【請求項１０】
前記所定の製造工程は、ゲート閾値電圧が選択されたトランジスタのチャネルイオン注入工程であることを特徴とする請求項９記載のマスクパターンデータ自動補正方法。
【請求項１１】
前記補助マスク層を構成する各多角形領域が、前記デザインルールに適合しているか否かの検査を前記第１のステップを実行する前に行う第６のステップを備え、
前記第６のステップで適合判定された前記多角形領域は、前記主マスク層の一部としないことを特徴とする請求項１乃至１０のいずれか１に記載のマスクパターンデータ自動補正方法。
【請求項１２】
コンピュータに請求項１乃至１１のいずれか１に記載のマスクパターンデータ自動補正方法を実行させることを特徴とするマスクパターンデータ自動補正プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法及びそのプログラムに関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大規模集積回路（ＵＬＳＩ）等の半導体集積回路は、近年、高集積化、高密度化が進められるのに伴って、百万個以上のトランジスタから構成されるものが実現可能となっている。中央処理装置（ＣＰＵ）、記憶装置（ＲＯＭ、ＲＡＭ）、バッファ、各種の信号処理を行う複数個の周辺装置等をバスや信号線等を介して接続して構成したシステムを、１個の半導体チップ内に組み込んだシステムＬＳＩがその一例である。
【０００３】
このようなシステムＬＳＩは、その回路規模が大きいため、トランジスタ・レベルの回路設計を直接行うことは不可能であり、システム設計、機能設計、詳細論理設計、回路設計、レイアウト設計及びマスク作成を、順次段階的に行う必要がある。
システム設計では、ＣＰＵ、ＲＯＭ、ＲＡＭ、バッファ、複数個の周辺装置をそれぞれ１個の機能ブロックとし、所望の機能が得られるように、システム全体の動作や構成を決定する。機能設計では、システム設計で決定された仕様に基づいて、各機能ブロック間の関係及び各機能ブロック内部の動作を決定する。詳細論理設計では、上記機能設計によって内部の動作が決定された各機能ブロックを構成するためのマクロセルをＩＣチップ上にレイアウトし、それらを相互に配線する（配置配線）。
【０００４】
上記マクロセルは、ＮＡＮＤゲートやＮＯＲゲート等の基本論理素子と、これらが複数個組み合わされて構成されたラッチやカウンタ、あるいはメモリ等の基本論理回路とからなる。上記マクロセルは、各々の機能がハードウェア記述言語（ＨＤＬ； Hardware Description Language）等のプログラミング言語を用いて記述されてライブラリとして登録されている。
レイアウト設計では、各種基本論理回路に対応したセルを、論理回路の接続関係を表すネットリストに従って配置配線し、フォトマスク製造のためのマスクパターンデータを作成する。ここで、ライブラリに登録された標準セルや既設計のモジュールをチップ上に配置し、さらに、各セルの間の空隙には、これを埋めるように、ダミーセルが配置される。
このダミーセルは、例えば、上記空隙を埋めることによってデータの密度をコントロールして、加工量を低減したり、歩留まりを向上させるために、また、電源とグランドとの間に容量を挿入するために配置される。
【０００５】
ここで、多数のフォトマスクを作製するためのマスクパターンデータが生成され、これらのマスクパターンデータとして、各セル及びダミーセルに対応する矩形領域（ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応）が配置された各注入マスク層が生成される。
例えば、イオン注入量を比較的少なくしてゲート閾値電圧（Ｖｔ）を低くした低Ｖｔトランジスタ（ＨＰＴｒ（High Performance Transistor））と、イオン注入量を比較的多くしてゲート閾値電圧を高くした高Ｖｔトランジスタ（ＭＰＴｒ（Midddle Performance Transistor））とを、基板上に混載させるような場合には、トランジスタのチャネルイオン注入用のマスクパターンデータ作成で、低Ｖｔトランジスタ形成用のイオン注入マスク層（ＨＰＴｒ注入・マスク層）と、高Ｖｔトランジスタ形成用のイオン注入マスク層（ＭＰＴｒ注入・マスク層）との２種類のマスク層が用いられ、それぞれ、Ｎチャネル用と、Ｐチャネル用とを含み、図４（ａ）に示すように、Ｎｃｈ用ＨＰＴｒ注入・マスク層１０１、Ｐｃｈ用ＨＰＴｒ注入・マスク層１０２、Ｎｃｈ用ＭＰＴｒ注入・マスク層１０３、及びＰｃｈ用ＭＰＴｒ注入・マスク層１０４が用いられる。
ここで、Ｎｃｈ用ＨＰＴｒ注入・マスク層１０１、Ｐｃｈ用ＨＰＴｒ注入・マスク層１０２、Ｎｃｈ用ＭＰＴｒ注入・マスク層１０３、及びＰｃｈ用ＭＰＴｒ注入・マスク層１０４は、それぞれ、セル及びダミーセル形成用のフォトマスクの開口領域に対応した多数の矩形領域が配置されてなっている。
また、各注入マスク層の矩形領域は、ダミーセル形成用のフォトマスクの開口領域に対応した矩形領域１０１ｐ，１０２ｐを含んでいる（図４（ａ）参照）。
【０００６】
次に、セル間の配線を行いながら、レイアウト設計結果としての上記マスクパターンデータ（アートワークデータ）の検証を行う。
ここで設計規則検査を実施すると、特に、上述したようなゲート閾値電圧（Ｖｔ）を選択した複数種類のトランジスタを形成するために、複数種類のチャネルイオン注入を行うようなマルチＶｔプロセスでは、ダミーセルの幅が、設計基準の最小値よりも小さい場合があるために、設計規則違反と判定されるようなダミーセルが多数配置されることとなってしまう。
すなわち、ダミーセルはセルの外形に基づいて配置されるために、セルのデータが設計規則を満たさないデータを内包していて、上記設計規則違反が発生しても、自動配置配線ツールでは、この違反を解消して配置することができない場合がある。
このため、マスク層合成処理で、設計基準違反と判定されたダミーセルに隣接するセルについてリサイズ処理を行い（図形を拡大処理した後に縮小処理を行い）、このダミーセルを吸収することによって、設計基準違反を解消していた。ここで、「吸収」とは、隣接するセルと一体となって（隣接するセルに組込まれて）、ダミーセルが消去する」ことを意味する。
例えば、図４（ａ）に示すように、矩形領域１０１ｐ（１０２ｐ）にＮｃｈ用ＭＰＴｒ注入・マスク層１０３（Ｐｃｈ用ＭＰＴｒ注入・マスク層１０４）の矩形領域が隣接配置されている場合に、この矩形領域に対してリサイズ処理を施して、矩形領域１０１ｐ（１０２ｐ）を吸収して、図４（ｂ）に示すように、新たな矩形領域１０３ｂ（１０４ｂ）とする。
しかしながら、このリサイズ処理のためには、多大な処理時間とデータの記憶容量を要するという問題があった。このため、パターンが位相変化する場合（セルの輪郭を構成する辺の数が変化する場合）としない場合とに分け、変化する場合のみ、パターンに対応した処理を行って高速化する技術が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平６−３１８６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、上記従来技術では、リサイズ処理によって解消できない設計規則違反が残存してしまう場合があり、この場合は、マスク作成の段階に至って、アートワークの人手による修正が必要となるために、ここまでの設計作業のために費やした時間や労力が無駄となるばかりでなく、修正量が膨大となるという点である。
すなわち、図５に示すように、矩形領域１０１ｐと矩形領域１０２ｐとが角同士で点接触しているような場合では、または、図４（ｂ）のＡ部に示すような配置では、リサイズ処理の過程で、元の状態に戻ったり、本来必要な箇所が削除されてしまう場合があり、人手による修正を余儀なくされる。
【０００８】
この発明は、上述の事情に鑑みてなされたもので、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができるマスクパターンデータ自動補正方法及びそのプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１記載の発明は、ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法に係り、記憶装置に予め登録され、前記半導体集積回路の所定の製造工程を実施する際に用いられる複数枚のフォトマスクに対応した互いに種類の異なる複数の主マスク層のうち、所定の一つの主マスク層を選定する第１のステップと、前記記憶装置に予め登録され、前記ダミーセルに対応した補助マスク層を構成する各多角形領域を、前記第１のステップで選定した前記主マスク層に組み込み、前記補助マスク層を消去する第２のステップと、組み合せられた前記補助マスク層と前記主マスク層とについて、所望のデザインルールに適合しているか否かの検査を行う第３のステップと、該第３のステップで、デザインルール違反が検出された場合に、前記第１のステップで選定した前記主マスク層とは別の主マスク層を選定し、前記補助マスク層を構成する違反箇所の多角形領域を、選定した別の前記主マスク層に組み込み、前記補助マスク層を消去する第４のステップと、前記補助マスク層を構成する適合箇所の多角形領域を、前記複数の主マスク層のうち、いずれか一つの前記主マスク層に組み込み、前記補助マスク層を消去する第５のステップとを備え、３種類以上の前記主マスク層を用いる場合には、別の前記主マスク層の選定と、該主マスク層への前記補助マスク層を構成する違反箇所の前記多角形領域との対応付けを、デザインルール違反が検出されなくなるまで繰り返し実行することを特徴としている。
なお、本願の特許請求の範囲及び明細書で、多角形領域とは、その輪郭の一部又は全部が曲線からなる場合を含むものとする。
【００１０】
また、請求項２記載の発明は、請求項１記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層は、その上記各多角形領域が、それぞれ、上記複数の主マスク層のうちいずれの主マスク層の一部としても選択可能な状態で上記記憶装置に登録されていることを特徴としている。
【００１１】
また、請求項３記載の発明は、請求項１又は２記載のマスクパターンデータ自動補正方法に係り、上記第２及び第４のステップでは、上記補助マスク層を構成する各多角形領域を、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域の一部とするように、上記主マスク層と上記補助マスク層とを組み合せることを特徴としている。
【００１２】
また、請求項４記載の発明は、請求項１、２又は３記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する上記各多角形領域は、それぞれ、上記複数の主マスク層のうちいずれか一つの上記主マスク層の一部とされることによって、上記デザインルールを満たすように、少なくともその配置位置及び寸法が予め設定されて、上記記憶装置に登録されていることを特徴としている。
【００１３】
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載のマスクパターンデータ自動補正方法に係り、上記第１及び第４のステップでは、上記補助マスク層を構成する上記多角形領域をその一部とする上記主マスク層を、予め設定した優先順位に従って選定することを特徴としている。
【００１４】
また、請求項６記載の発明は、請求項３、４又は５記載のマスクパターンデータ自動補正方法に係り、上記第２及び第４のステップでは、上記補助マスク層を構成する各多角形領域を、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域の一部とするように、上記主マスク層と上記補助マスク層とを組み合せる場合に、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域が複数存在するときに、これらの複数の多角形領域のうちの一つの多角形領域を、予め設定した優先順位に従って選定することを特徴としている。
【００１５】
また、請求項７記載の発明は、請求項４、５又は６記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する上記各多角形領域は、それぞれ、上記複数の主マスク層のうちいずれか一つの上記主マスク層の一部とされることによって、上記デザインルールを満たすように、その配置位置及び寸法、並びに上記多角形領域以外の領域の配置位置及び寸法が、予め設定されて、上記記憶装置に登録されていることを特徴としている。
【００１６】
また、請求項８記載の発明は、請求項７記載のマスクパターンデータ自動補正方法に係り、上記複数の主マスク層を構成する上記各多角形領域及び上記補助マスク層を構成する上記各多角形領域は、上記複数の主マスク層及び上記補助マスク層が組み合された状態で、上記補助マスク層の上記多角形領域が、上記複数の主マスク層のうちの所定の上記主マスク層の一部とされることによって、所定の上記主マスク層の上記多角形領域が、別の上記主マスク層の上記各多角形領域によって包囲されて孤立状態で配置されることを回避して、上記デザインルールを満たすように、配置されることを特徴としている。
【００１７】
また、請求項９記載の発明は、請求項１乃至８のいずれか１に記載のマスクパターンデータ自動補正方法に係り、上記第１のステップでは、２種類の上記主マスク層のうち一方が選択されることを特徴としている。
【００１８】
また、請求項１０記載の発明は、請求項９記載のマスクパターンデータ自動補正方法に係り、上記所定の製造工程は、ゲート閾値電圧が選択されたトランジスタのチャネルイオン注入工程であることを特徴としている。
【００１９】
また、請求項１１記載の発明は、請求項１乃至１０のいずれか１に記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する各多角形領域が、上記デザインルールに適合しているか否かの検査を上記第１のステップを実行する前に行う第６のステップを備え、上記第６のステップで適合判定された上記多角形領域は、上記主マスク層の一部としないことを特徴としている。
【００２０】
また、請求項１２記載の発明に係るマスクパターンデータ自動補正プログラムは、コンピュータに請求項１乃至１１のいずれか１に記載のマスクパターンデータ自動補正方法を実行させることを特徴としている。
【発明の効果】
【００２１】
この発明の構成によれば、補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うので、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができるため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができる。
また、補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うので、既存の自動配置配線ツールを改造する必要がない。
また、リサイズ処理を不要とすることができるので、従来、リサイズ処理を多用して、隠れた設計規則違反が早い段階で検出されなかったのに比べ、確実にマスクパターンデータの検証を行い、例えばマスク作製直前での設計規則違反が検出されるような不具合を回避することができる。
【発明を実施するための最良の形態】
【００２２】
補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うことによって、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができるため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計するという目的を実現した。
【実施例】
【００２３】
図１は、この発明の一実施例であるマスクパターンデータ自動補正方法を説明するためのフローチャート、図２は、同マスクパターンデータ自動補正方法を実行するためのアートワークデータ処理装置の構成を示すブロック図、また、図３は、同マスクパターンデータ自動補正方法を説明するための説明図である。
このマスクパターンデータ自動補正方法は、マスクパターンデータ自動補正プログラムが、例えば、図２に示すようなアートワーク処理装置１に組み込まれて実行される。
アートワーク処理装置１は、同図に示すように、ＣＰＵを有してなる制御部２と、記憶部３と、表示部４と、操作部５とを備えたワークステーション等の情報処理装置によって構成されている。
【００２４】
記憶部３は、内部記憶装置と、外部記憶装置とからなる。内部記憶装置は、ＲＯＭやＲＡＭ等の半導体メモリからなる。外部記憶装置は、ＦＤ（フレキシブル・ディスク）が装着されるＦＤドライバ、ＨＤ（ハード・ディスク）が装着されるＨＤドライバ、ＭＯ（光磁気）ディスクが装着されるＭＯディスクドライバ、あるいはＣＤ（コンパクト・ディスク）−ＲＯＭ、ＣＤ−Ｒ（Recordable）、ＣＤ−ＲＷ（ReWritable）やＤＶＤ（デジタル・バーサタイル・ディスク）−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等が装着されるＣＤ／ＤＶＤドライバ、磁気テープ装置等からなる。
表示部４は、ＣＲＴディスプレイ、液晶ディスプレイ、あるいはプラズマディスプレイなどからなる。また、操作部５は、キーボードやマウス等からなる。
【００２５】
上記マスクパターンデータ自動補正方法は、マスクパターンデータ自動補正プログラムとして、ＦＤ、ＨＤ、ＭＯディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、磁気テープ等の記憶媒体に記憶されており、各々が対応する外部記憶装置に装着され、実行時に読み出されてＲＡＭにロードされる。この記憶媒体は、ＲＯＭ等の半導体メモリでも良い。
記憶部３には、半導体チップのデータ、レイアウト設計結果としてのマスクパターンデータ（アートワークデータ）等が記述されたライブラリの他、半導体集積回路の設計支援プログラムを構成するプログラムとして、マスクパターンデータ自動補正プログラム、自動配置配線ツール、設計規則検査プログラムを含むマスクパターンデータ検証プログラム、マスク層合成プログラム等が記憶されている。
【００２６】
ここで、記憶部３には、ダミーセルを含むセルの形成のためのデータとして、各製造工程で用いられるフォトマスク作製のための主マスク層及び補助マスク層が記憶されている。
主マスク層のうち、例えば、ゲート閾値電圧（以下、Ｖｔという）が選択されたトランジスタのチャネルイオン注入工程で用いられるフォトマスク作製のための主マスク層は、この例では、２種類用意される。
【００２７】
すなわち、イオン注入量を比較的少なくしてＶｔを低くした低Ｖｔトランジスタ形成用イオン注入マスク層（以下、ＨＰＴｒ（High Performance Transistor）注入・主マスク層という）と、イオン注入量を比較的多くしてＶｔを高くした高Ｖｔトランジスタ形成用イオン注入マスク層（以下、ＭＰＴｒ（Midddle Performance Transistor）注入・主マスク層という）との２種類の主マスク層が用いられ、それぞれ、Ｎチャネル用（以下Ｎｃｈ用という）と、Ｐチャネル用（以下Ｐｃｈ用という）とが用意され、図３（ａ）に示すように、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９、Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１が用いられる。
【００２８】
また、この例では、図３（ａ）に示すように、ダミーセルに対応した位置に配置された矩形領域（ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応）からなるＮｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）は、マスク層合成時には、その矩形領域が、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域に吸収可能となるように、各矩形領域でいずれの主マスク層の一部としても選択可能な状態で記憶されている。
なお、図３（ａ）は、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９、Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１、Ｎｃｈ用補助マスク層１２及びＰｃｈ用補助マスク層１３が重ねられた状態で、フォトマスクの開口領域に対応するそれぞれの矩形領域が平面視で隙間無く敷き詰められて配列された様子を一部を拡大して示している。
【００２９】
また、この例では、同一工程（例えば、Ｖｔが選択されたトランジスタのチャネルイオン注入工程）で使用される２種類のマスク層（Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）とＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１））のうちいずれか一方を選択することによって、設計規則が満足されるように、補助マスク層を構成する矩形領域の幅や面積等が予め設定される。
【００３０】
すなわち、補助マスク層の矩形領域（フォトマスクの開口領域に対応）の幅や面積、上記矩形領域以外のスペース（フォトマスクの非開口領域に対応）の幅や面積、配置位置等が設定される。
また、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９、Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１、Ｎｃｈ用補助マスク層１２及びＰｃｈ用補助マスク層１３が重ねられた状態で、例えば、多数のＨＰＴｒ注入・主マスク層（ＭＰＴｒ注入・主マスク層）の矩形領域によって包囲されて、ＭＰＴｒ注入・主マスク層（ＨＰＴｒ注入・主マスク層）の矩形領域が小範囲で孤立状態で配置されたようなドーナツ状領域（島状領域）が形成されないように配置される。
さらに、この例では、補助マスク層の矩形領域は、その面積が十分確保されるように予め設定される。したがって、補助マスク層は、少なくともその幅を検査することによって、適否が判定可能となる。
【００３１】
マスクパターンデータ自動補正プログラムには、例えば、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の全ての矩形領域を、Ｎｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域、又はＮｃｈ用ＭＰＴｒ注入・主マスク層（Ｐｃｈ用ＭＰＴｒ注入・主マスク層）の矩形領域として仮設定し、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）と、Ｎｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層（Ｐｃｈ用ＭＰＴｒ注入・主マスク層）とを仮に合成（マージ）するための手順と、各矩形領域の幅等が設計規則に適合しているか否かを判定する設計規則検査処理を行う手順と、一箇所でも設計規則違反が検出された場合に、設計規則違反箇所のＮｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の矩形領域を、Ｎｃｈ用ＭＰＴｒ注入・主マスク層（Ｐｃｈ用ＭＰＴｒ注入・主マスク層）、又はＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域に変換する手順と、設計規則適合箇所のＮｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の矩形領域を、最初に仮設定したままのＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域、又はＮｃｈ用ＭＰＴｒ注入・主マスク層（Ｐｃｈ用ＭＰＴｒ注入・主マスク層）の矩形領域に変換する手順とが記述されている。
【００３２】
ここで、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の全ての矩形領域を、Ｎｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域に仮設定するか、Ｎｃｈ用ＭＰＴｒ注入・主マスク層（Ｐｃｈ用ＭＰＴｒ注入・主マスク層）の矩形領域に仮設定するかの優先順位は、予め設定されている。
これによって、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の矩形領域は、例えば、この矩形領域にＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域が隣接している場合は、このＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域に吸収されることとなる。「吸収」とは、「隣接するＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域と一体となって（隣接するＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域に組込まれて）、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の矩形領域が消去する」ことを意味する。
ここで、例えば、Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の矩形領域の両側にいずれもＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域が隣接している場合は、いずれか一方のＮｃｈ用ＨＰＴｒ注入・主マスク層（Ｐｃｈ用ＨＰＴｒ注入・主マスク層）の矩形領域に吸収されることとなるが、どちらに吸収されるかの優先順位も、予め設定されている。
【００３３】
次に、この例のマスクパターンデータ自動補正方法について、図１に示すフローチャート及び図３を参照して説明する。
以下の説明では、基板上に２種類のトランジスタを混載させる際のチャネルイオン注入用のマスクパターンデータを生成する場合を例にとって述べる。ここで、２種類のトランジスタとは、イオン注入量を比較的少なくしてＶｔを低くしたＨＰトランジスタと、イオン注入量を比較的多くしてＶｔを高くしたＭＰトランジスタである。
これらの２種類のトランジスタは、それぞれ、Ｎｃｈ用と、Ｐｃｈ用とを含んでいる。ここで、ＨＰトランジスタとＭＰトランジスタとは、ゲート長及び酸化膜厚は同一に設定される。
【００３４】
制御部２は、操作者（設計者）の操作に応じて、自動配置配線処理を実行し、記憶部３から読み出された半導体チップのデータ及びセルのデータに基づいて、半導体チップ上の所望の位置に、セルを配置する。さらに、セル間の空隙を埋めるようにダミーセルを配置する。
ここで、多数のフォトマスクを作製するためのマスクパターンデータが生成され、例えば、チャネルイオン注入用のマスクパターンデータとして、ダミーセルを含む各セルに対応する矩形領域（ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応）が配置された各注入・主マスク層が生成される。
【００３５】
すなわち、図３（ａ）に示すように、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７と、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８と、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９と、Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１と、Ｎｃｈ用補助マスク層１２と、Ｐｃｈ用補助マスク層１３とが生成される。
ここで、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９、及びＰｃｈ用ＭＰＴｒ注入・主マスク層１１の矩形領域７ａ，８ａ，９ａ，１１ａは、各セルに対応して形成される。また、Ｎｃｈ用補助マスク層１２及びＰｃｈ用補助マスク層１３の矩形領域１２ａ，１３ａは、各ダミーセルに対応して形成される。
【００３６】
Ｎｃｈ用補助マスク層（Ｐｃｈ用補助マスク層）の各矩形領域１２ａ（１３ａ）は、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）と、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）とのうち、いずれかに決定されて、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）と合成されることとなる。
【００３７】
次に、制御部２は、セル間の配線を行いながら、マスクパターンデータの検証を行う。
制御部２は、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の全ての矩形領域１２ａ，１３ａを、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）として仮設定し、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）と、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）とを仮に合成（マージ）する（ステップＳＡ１１（図１））。
【００３８】
この例では、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の全ての矩形領域１２ａ（１３ａ）を、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）として仮設定する。
最初に、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）に仮設定するか、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）に仮設定するかの優先順位は、予め設定されている。
【００３９】
次に、各矩形領域の幅等が設計規則に適合しているか否かを判定する設計規則検査処理を行う（ステップＳＡ１２）。
制御部２は、ステップＳＡ１２で、設計規則違反がない場合は、ステップＳＡ１５へ進む。
一方、ステップＳＡ１２で、１箇所でも設計規則違反が検出された場合は、制御部２は、設計規則違反箇所のＮｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）を、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）に変換する（ステップＳＡ１３）。なお、図３（ａ）には、設計規則違反が２箇所検出された例を示している。
【００４０】
これによって、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）は、この矩形領域１２ａ（１３ａ）にＮｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）が隣接している場合は、このＮｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）に編入吸収されて、この結果、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域は、図３（ｂ）に示すように、矩形領域７ｂ（８ｂ）となる。ここで、「吸収」と言うときは、図３（ｂ）から明らかなように、「隣接するセル（注入・主マスク層の矩形領域）と一体となって（隣接するセルに組込まれて）、変身層の矩形領域が消去する」ことを意味する。
ここで、例えば、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）の両側にいずれもＮｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）が隣接している場合は、いずれか一方のＮｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）に編入吸収されることとなるが、どちらに編入吸収されるかの優先順位も、予め設定されている。
【００４１】
次に、制御部２は、設計規則適合箇所のＮｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）を、仮設定したままのＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）に変換する（ステップＳＡ１４）。なお、図３（ａ）には、設計規則適合箇所が４箇所存在する例を示している。
これによって、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）は、この矩形領域１２ａ（１３ａ）にＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）が隣接している場合は、このＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）に編入吸収されて、この結果、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域は、図３（ｂ）に示すように、矩形領域９ｂ（１１ｂ）となる。
【００４２】
ここで、例えば、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の矩形領域１２ａ（１３ａ）の両側にいずれもＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）が隣接している場合は、いずれか一方のＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）に吸収されることとなるが、どちらに吸収されるかの優先順位も、予め設定されている。
こうして、前処理を施した後、制御部２は、従来の設計規則検査（ＤＲＣ：Design Rule Check）処理を行い（ステップＳＡ１５）、次に、マスク層合成処理を行う（ステップＳＡ１６）。
【００４３】
このマスク層合成処理では、６層のＮｃｈ用ＨＰＴｒ注入・主マスク層７と、Ｐｃｈ用ＨＰＴｒ注入・主マスク層８と、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９と、Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１と、Ｎｃｈ用補助マスク層１２と、Ｐｃｈ用補助マスク層１３とから、４層のＮｃｈ用ＨＰＴｒ注入・主マスク層と、Ｐｃｈ用ＨＰＴｒ注入・主マスク層と、Ｎｃｈ用ＭＰＴｒ注入・主マスク層と、Ｐｃｈ用ＭＰＴｒ注入・主マスク層とが生成される。
【００４４】
このように、この例の構成によれば、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）の各矩形領域１２ａ（１３ａ）について、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）の矩形領域７ａ（８ａ）と、Ｎｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域９ａ（１１ａ）とのいずれか一方の一部とするように、Ｎｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）と、Ｎｃｈ用補助マスク層１２（Ｐｃｈ用補助マスク層１３）とを仮に合成し、デザインルールに適合しているか否かの検査を行い、デザインルールに適合したＮｃｈ用ＨＰＴｒ注入・主マスク層７（Ｐｃｈ用ＨＰＴｒ注入・主マスク層８）、又はＮｃｈ用ＭＰＴｒ注入・主マスク層９（Ｐｃｈ用ＭＰＴｒ注入・主マスク層１１）の矩形領域７ａ（８ａ）又は矩形領域９ａ（１１ａ）に、矩形領域１２ａ（１３ａ）を含めるようにマスクパターンデータ補正処理を行うので、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができる。
このため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができる。
【００４５】
また、既存の自動配置配線ツールを改造する必要がない。
また、リサイズ処理を不要とすることができるので、従来、リサイズ処理を多用して、隠れた設計規則違反が早い段階で検出されなかったのに比べ、確実にマスクパターンデータの検証を行い、例えばマスク作製直前での設計規則違反が検出されるような不具合を回避することができる。
【００４６】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述した実施例では、ダミーセルに対応して配置した全ての補助マスク層の矩形領域ついて、通常の検証処理の前にマスクパターンデータ補正処理（前処理）を施す場合について述べたが、設計基準を明らかに満たす補助マスク層については、この前処理を省略するようにしても良い。
また、２種類のマスク層を作成する場合について述べたが、３種類以上の場合にも適用することができる。例えば、チャネルイオン注入用のマスク層を、Ｎｃｈ用とＰｃｈ用とのそれぞれについて、低Ｖｔトランジスタ形成用イオン注入マスク層と、高Ｖｔトランジスタ形成用イオン注入マスク層に加えて、低Ｖｔトランジスタよりもさらにイオン注入量を少なくしてＶｔをさらに低くしたトランジスタを形成するためのイオン注入マスク層を用いるようにしても良い。
【００４７】
また、上述した実施例では、補助マスク層の矩形領域に幅方向に沿って互いに隣接する主マスク層の矩形領域に補助マスク層の矩形領域を吸収させる場合について述べたが、必要に応じて、高さ方向に沿って互いに隣接する主マスク層の矩形領域に補助マスク層の矩形領域を吸収させるようにしても良い。
また、ダミーセルを含むセルを形成するためのフォトマスクの開口領域に対応した領域の形状は、矩形に限らず、一般に多角形（円や楕円等を含む）でも良い。例えば、台形や、矩形を組合せた凸形、凹形の形状であっても良い。
また、上述した実施例では、マスクパターンデータ自動補正プログラムを独立したプログラムとする場合について述べたが、自動配置配線ツールに含まれるようにしても良いし、マスクパターンデータ検証プログラムに含まれるものとしても良い。
また、上述した実施例で、ステップＳＡ１３を実行した後にステップＳＡ１４を実行する場合について述べたが、ステップＳＡ１４を先に実行しても良いし、両ステップを並列に実行しても良い。
【産業上の利用可能性】
【００４８】
ゲート閾値電圧（Ｖｔ）が選択されたトランジスタのチャネルイオン注入工程で用いられるフォトマスクの作製のほか、ウェル形成工程で用いられるフォトマスクの作製のために、適用することができる。
【図面の簡単な説明】
【００４９】
【図１】この発明の一実施例であるマスクパターンデータ自動補正方法を説明するためのフローチャートである。
【図２】同マスクパターンデータ自動補正方法を実行するためのアートワークデータ処理装置の構成を示すブロック図である。
【図３】同マスクパターンデータ自動補正方法を説明するための説明図である。
【図４】従来技術を説明するための説明図である。
【図５】従来技術を説明するための説明図である。
【符号の説明】
【００５０】
１      アートワーク処理装置
２      制御部
３      記憶部（記憶装置）
７      Ｎｃｈ用ＨＰＴｒ注入・主マスク層（主マスク層）
８      Ｐｃｈ用ＨＰＴｒ注入・主マスク層（主マスク層）
９      Ｎｃｈ用ＭＰＴｒ注入・主マスク層（主マスク層）
１１      Ｐｃｈ用ＭＰＴｒ注入・主マスク層（主マスク層）
１２      Ｎｃｈ用補助マスク層
１３      Ｐｃｈ用補助マスク層
７ａ，８ａ，９ａ，１１ａ，１２ａ，１３ａ      矩形領域（多角形領域）
【図１】
0004794130.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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