(57)【特許請求の範囲】
【請求項１】
入力信号と１ビットＤＡ変換器の出力との和を積分するスイッチ回路を備えた積分器と、この積分器の出力を量子化して１ビットのデジタル信号を出力する量子化器と、を備え、前記１ビットＤＡ変換器は前記量子化器から出力される前記デジタル信号をアナログ信号に変換して出力し、前記量子化器から出力を得るデルタシグマ変調器において、
複数の第１の差動アンプを接続してなるリングオシレータと、複数の第１の差動アンプからそれぞれ発生される位相の異なったクロックをそれぞれ遅延する、複数の第２の差動アンプとを備えたクロック発生回路を設け、
複数の第２の差動アンプから出力される複数のクロックを用いて前記スイッチ回路を制御すると共に、複数の第１の差動アンプ及び複数の第２の差動アンプに流れる複数のコモン電流が互いに比例するようにしたことを特徴とするデルタシグマ変調器。
【請求項２】
電流源と、この電流源の電流値に比例したコモン電流を、第１の差動アンプ及び第２の差動アンプに流すように制御するカレントミラー回路を備えることを特徴とする請求項１に記載のデルタシグマ変調器。
【請求項３】
入力信号と１ビットＤＡ変換器の出力との和を積分するスイッチ回路を備えた積分器と、この積分器の出力を量子化して１ビットのデジタル信号を出力する量子化器と、この量子化器から出力される前記デジタル信号を通すデジタルフィルタと、を備え、前記１ビットＤＡ変換器は前記量子化器から出力される前記デジタル信号をアナログ信号に変換して出力し、前記デジタルフィルタから出力を得るデルタシグマＡＤ変換器において、
複数の第１の差動アンプを接続してなるリングオシレータと、複数の第１の差動アンプからそれぞれ発生される位相の異なったクロックをそれぞれ遅延する、複数の第２の差動アンプとを備えたクロック発生回路を設け、
複数の第２の差動アンプから出力される複数のクロックを用いて前記スイッチ回路を制御すると共に、複数の第１の差動アンプ及び複数の第２の差動アンプに流れる複数のコモン電流が互いに比例するようにし、
前記デジタルフィルタの動作クロックとして、前記クロック発生回路の第２の差動アンプによって作成されたクロックを用いたことを特徴とするデルタシグマＡＤ変換器。
【請求項４】
電流源と、この電流源の電流値に比例したコモン電流を、第１の差動アンプ及び第２の差動アンプに流すように制御するカレントミラー回路を備えることを特徴とする請求項３に記載のデルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器に関し、特に、スイッチ回路を備えた積分器と、この積分器の出力をＤＡ変換するＤＡ変換器と、を備え、前記ＤＡ変換器の出力が前記積分器に帰還されたデルタシグマ変調器に関する。また、そのデルタシグマ変調器にデジタルフィルタを設けたデルタシグマＡＤ変換器に関する。
【背景技術】
【０００２】
図７に従来のデルタシグマ変調器(ΔΣ modulator)のブロック図を示す。このデルタシグマ変調器においては、入力信号と１ビットＤＡ変換器１の出力との和を第１の積分器２で積分し、この第１の積分器２の出力と１ビットＤＡ変換器１の出力との和を第２の積分器３でさらに積分し、この第２の積分器３の出力を量子化器４で量子化して１ビットのデジタル信号を発生させる。量子化器４から出力されたデジタル信号は、１ビットＤＡ変換器１によってアナログ信号に変換されて前記第１の積分器２と第２の積分器３のそれぞれの入力に帰還される。
【０００３】
また、第１の積分器２と第２の積分器３は、それぞれ複数のスイッチと複数のキャパシタからなるスイッチ回路と、入力と出力の間にキャパシタが接続されたオペアンプとを備えており、複数のスイッチのオンオフを制御することにより、キャパシタの充放電時間を制御している。前記複数のスイッチのオンオフを制御するための複数のクロックは、クロック発生回路５から供給される。
【０００４】
このデルタシグマ変調器によれば、図８に示すように、入力信号のレベルに応じて、デューティ比（１クロック周期に対するＨレベルの期間）が変化するクロック信号が出力される。例えば、入力信号のレベルがダイナミックレンジの中心電圧に等しいときは、出力クロック信号のデューティ比は５０％であり、ダイナミックレンジの上限に近づくと、そのデューティ比は５０％より大きくなり、逆にダイナミックレンジの下限に近づくと、そのデューティ比は５０％より小さくなる。また、このデルタシグマ変調器の出力は量子化器４による量子化ノイズを低減するデジタルフィルタ６を通されることで、デルタシグマＡＤ変換器を得ることができる。
【０００５】
ところで、前記複数のクロックは、立ち下がりと立ち上がりのタイミングが互い異なる（つまり、位相が異なる）クロックである。クロック発生回路５は、そのようなクロックを発生させるために、図９に示すような回路で構成されていた。すなわち、外部から入力された入力クロックをレベル変換器５１でレベル変換し、レベル変換された入力クロックを複数のインバータを縦列接続した遅延回路５２によって遅延することでスイッチ制御用のクロックを作成していた。即ち、インバータの段数により、複数のクロックの遅延時間を調整していた。図９の例では、クロックＣＫＤはクロックＣＫに対して遅延される。
【０００６】
尚、デルタシグマ変調器については、特許文献１，２に記載されている。
【特許文献１】特開２００２−１００９９２号公報
【特許文献２】特開平９−２０５３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のデルタシグマ変調器のクロック発生回路５では、クロックの遅延時間はインバータの段数で調整されるため、クロックの遅延時間を大きくするのが困難である。（インバータの段数が増大するため）
【０００８】
また、デルタシグマ変調器の動作周波数を変更するために、入力クロックの周波数を変更したときには、複数のクロックの位相関係が保持されていることが必要であるが、そのためには、遅延回路５２の段数を変更して遅延時間の調整を行わなければならなかった。
【課題を解決するための手段】
【０００９】
本発明のデルタシグマ変調器は、入力信号と１ビットＤＡ変換器の出力との和を積分するスイッチ回路を備えた積分器と、この積分器の出力を量子化して１ビットのデジタル信号を出力する量子化器と、を備え、前記１ビットＤＡ変換器は前記量子化器から出力される前記デジタル信号をアナログ信号に変換して出力し、前記量子化器から出力を得るデルタシグマ変調器において、複数の第１の差動アンプを接続してなるリングオシレータと、複数の第１の差動アンプからそれぞれ発生される位相の異なったクロックをそれぞれ遅延する、複数の第２の差動アンプとを備えたクロック発生回路を設け、複数の第２の差動アンプから出力される複数のクロックを用いて前記スイッチ回路を制御すると共に、複数の第１の差動アンプ及び複数の第２の差動アンプに流れる複数のコモン電流が互いに比例するようにしたことを特徴とする。
【発明の効果】
【００１０】
本発明のデルタシグマ変調器によれば、スイッチ回路の制御に必要な複数のクロックを容易に作成できると共に、クロックの周波数を変更した場合に、複数のクロックの位相関係を自動的に保持することができる。
【００１１】
また、デルタシグマ変調器の出力にデジタルフィルタを接続してデルタシグマＡＤ変換器を構成した場合に、デジタルフィルタの動作クロックをデルタシグマ変調器のクロックに同期させることにより、クロックの周波数を変化させてデジタルフィルタのカットオフ周波数を変化させた場合でも、デルタシグマ変調器の動作をそれに追従させることができ、ＡＤ変換動作を安定化できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態によるデルタシグマ変調器について図面を参照して説明する。本発明のデルタシグマ変調器の特徴はクロック発生回路５の構成にあり、デルタシグマ変調器の基本構成については、図７のブロック図の通りである。図１はデルタシグマ変調器の具体的な回路図である。本実施形態では入力信号は一対の差動入力電圧Ｖｉｐ，Ｖｉｎで与えられるため、これらの回路は差動型で構成されている。
【００１３】
第１の積分器２（第１段目）は、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４とキャパシタＣＳからなる第１のスイッチ回路２Ａと、出力端子と入力端子の間にキャパシタＣ１が接続された第１のオペアンプ２Ｂとから構成されている。第１のスイッチ回路２Ａには一対の差動入力電圧Ｖｉｐ，Ｖｉｎが入力され、第１のスイッチ回路２ＡによってキャパシタＣ１の充放電が制御される。
【００１４】
第１のオペアンプ２Ｂの一対の出力電圧Ｖｏｌｐ，Ｖｏｌｎは第２の積分器３（第２段目）に入力されている。第２の積分器３はスイッチＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０とキャパシタＣＳ１，ＣＳ２からなる第２のスイッチ回路３Ａと、出力端子と入力端子の間にキャパシタＣ１が接続された第２のオペアンプ３Ｂとから構成されている。第２のスイッチ回路３Ａには、第１のオペアンプ２Ｂの一対の出力電圧Ｖｏｌｐ，Ｖｏｌｎが入力され、第２のスイッチ回路３Ａによって、第２の積分器３のキャパシタＣ１の充放電が制御される。
【００１５】
第２の積分器３の出力電圧は、ラッチングコンパレータ４Ａ（図７の量子化器４に対応する）に印加される。ラッチングコンパレータ４Ａの出力信号は１ビットＤＡ変換器１によってアナログ信号に変換されて前記第１の積分器２と第２の積分器３に帰還される。
【００１６】
クロック発生回路５は、第１のスイッチ回路２ＡのスイッチＳ１〜Ｓ４と第２のスイッチ回路３ＡのスイッチＳ５〜Ｓ１０のオンオフを制御するための複数のクロックを発生する。複数のクロックは、例えば図２に示すφ１，φ１Ｅ，φ１Ｄ，＊φ１Ｄ，φ２，φ２Ｄ，＊φ２Ｄという７個のクロックである。＊φ１Ｄはφ１Ｄの反転クロック、＊φ２Ｄはφ２Ｄの反転クロックである。
【００１７】
尚、デルタシグマ変調器の電源は、正の電源電圧、接地電圧ＧＮＤ、それらの中間の電圧（中間電圧）を発生する１電源、若しくは、中間電圧を接地電圧ＧＮＤとし、それを基準として正電圧及び負電圧を発生する２電源で構成することができる。
【００１８】
以下、デルタシグマ変調器の動作について図１及び図２を参照して説明する。
ステップ１：クロックφ１Ｅの立ち上がりでラッチングコンパレータ４Ａの出力信号が確定し、それがラッチされる。この出力信号を受けて１ビットＤＡ変換器１がアナログ信号を出力する。
ステップ２：クロックφ１の立ち上がりによりスイッチＳ３、Ｓ９が閉じる。
ステップ３：クロックφ１Ｄの立ち上がり（クロック＊φ１Ｄの立ち下がり）により、
スイッチＳ１、Ｓ５、Ｓ７が閉じる。すると、第１の積分器２（第１段目）において、キャパシタＣＳに差動入力電圧Ｖｉｐ，Ｖｉｎと１ビットＤＡ変換器１の出力信号の中点電圧に応じた電圧が充電される。また、第２の積分器３（第２段目）において、キャパシタＣＳ１，ＣＳ２に第１の積分器２（第１段目）の出力電圧Ｖｏｌｐ，Ｖｏｌｎと中点電圧に応じた電圧が充電される。尚、キャパシタＣＳ１，ＣＳ２の容量値は同一とする。
ステップ４：クロックφ１Ｅが立ち下がり、次の立ち上がりに備える。ラッチングコンパレータ４Ａの出力はラッチされているので、１ビットＤＡ変換器１の出力は変化しない。
ステップ５：クロックφ１の立ち下がりによりスイッチＳ３、Ｓ９が開く。
ステップ６：クロックφ１Ｄの立ち下がり（クロック＊φ１Ｄの立ち上がり）により、
スイッチＳ１、Ｓ５、Ｓ７が開く。すると、第１の積分器２（第１段目）において、キャパシタＣＳに保持された電荷が保持される。また、第２の積分器３（第２段目）において、キャパシタＣＳ１，ＣＳ２に保持された電荷が保持される。
ステップ７：クロックφ２の立ち上がりにより、スイッチＳ４、Ｓ１０が閉じる。
ステップ８：クロックφ２Ｄの立ち上がり（クロック＊φ２Ｄの立ち下がり）により、スイッチＳ２、Ｓ６、Ｓ８が閉じる。すると、第１の積分器２（第１段目）において、キャパシタＣＳに保持された電荷がキャパシタＣ１に転送される。また、第２の積分器３（第２段目）において、キャパシタＣＳ１，ＣＳ２に保持された電荷がキャパシタＣ１に転送される。このとき、キャパシタＣＳ１，ＣＳ２は同一容量値なので中点電圧に対応する電荷は相殺され、第１の積分器２（第１段目）の出力電圧Ｖｏｌｐ，Ｖｏｌｎと１ビットＤＡ変換器１の出力に対応する電荷だけが第２の積分器３（第２段目）のキャパシタＣ１に転送される。
ステップ９：クロックφ２の立ち下がりにより、スイッチＳ４、Ｓ１０が開く。
ステップ１０：クロックφ２Ｄの立ち下がり（クロック＊φ２Ｄの立ち上がり）により、スイッチＳ２、Ｓ６、Ｓ８が開く。そして、ステップ１０の実行後は、ステップ１に戻り、繰り返す。
【００１９】
以下、これらのクロックを作成しているクロック発生回路５の構成について説明する。クロック発生回路５は、リングオシレータ１０と、リングオシレータ１０の出力から上記クロックを作成するクロック作成回路３０から構成されている。
【００２０】
まず、リングオシレータ１０の回路構成について図３及び図４を参照して説明する。
リングオシレータ１０は、３つの遅延回路１１Ａ，１１Ｂ，１１Ｃをループに接続して構成される。遅延回路１１Ａ，１１Ｂ，１１Ｃは同じ回路構成を有しており、図４に示すように、差動アンプ１１１と、カレントミラー型の出力回路１１２で構成されている。
【００２１】
差動アンプ１１１は、一対の差動トランジスタＭ２，Ｍ３と、差動トランジスタＭ２，Ｍ３に共通接続され、差動アンプ１１１の駆動電流（以下、コモン電流ＩＣという）を流すコモン電流トランジスタＭ１、カレントミラー・トランジスタＭ４，Ｍ５から構成されている。差動トランジスタＭ３のゲートはプラス入力端子（ＩＮ＋）となり、差動トランジスタＭ２のゲートはマイナス入力端子（ＩＮ−）になっている。Ｍ１，Ｍ２，Ｍ３はＮチャネル型ＭＯＳＦＥＴ、Ｍ４，Ｍ５はＰチャネル型ＭＯＳＦＥＴである。また、出力回路１１２のＭ６〜Ｍ９はＰチャネル型ＭＯＳＦＥＴ、Ｍ１０〜Ｍ１４はＮチャネル型ＭＯＳＦＥＴである。
【００２２】
また、コモン電流トランジスタＭ１にコモン電流ＩＣを流すための電流発生回路２０が設けられている。電流発生回路２０は、３つの遅延回路１１Ａ，１１Ｂ，１１Ｃの各差動アンプ１１１に共通である。電流発生回路２０は電流源２１と、電流源２１と直列に接続され電流Ｉ１を流すＮチャネル型の電流トランジスタ２２を備える。電流トランジスタ２２のゲートとドレインは共通接続され、その出力電圧ＢＩＡＳ（ドレイン電圧＝ゲート電圧）が各差動アンプ１１１のコモン電流トランジスタＭ１のゲートに供給される。即ち、電流トランジスタ２２と遅延回路１１Ａ，１１Ｂ，１１Ｃの各差動アンプ１１１のコモン電流トランジスタＭ１とはカレントミラーを形成している。これにより、コモン電流トランジスタＭ１には、電流源２１からの電流Ｉ１に比例したコモン電流ＩＣが流れるようになっている。したがって、電流源２１の電流Ｉ１を可変制御することにより、コモン電流ＩＣを可変にすることができ、これにより、リングオシレータ１０の発振周波数を可変にすることができる。
【００２３】
いま、遅延回路１１Ａの差動アンプ１１１のプラス入力端子（ＩＮ＋）にＨレベルが印加され、マイナス入力端子（ＩＮ−）にＬレベルが印加されたとすると、Ｍ３がオンし、Ｍ２はオフする。すると、Ｍ５とカレントミラーになっているＭ８に電流が流れる。また、Ｍ５とカレントミラーを形成しているＭ６にも電流が流れ、さらに、カレントミラーを形成しているＭ１０とＭ１４にも電流が流れる。このとき、Ｍ２はオフしているので、Ｍ４，Ｍ７，Ｍ１２，Ｍ１３，Ｍ９はオフしている。これにより、マイナス出力端子（ＯＵＴ−）はＬレベルになり、プラス出力端子（ＯＵＴ＋）はＨレベルになる。つまり、マイナス出力端子（ＯＵＴ−）からはプラス入力端子（ＩＮ＋）に印加された信号の反転信号が得られ、プラス出力端子（ＯＵＴ＋）からはマイナス入力端子（ＩＮ−）に印加された信号の反転信号が得られる。
【００２４】
従って、マイナス出力端子（ＯＵＴ−）を次段の遅延回路１１Ｂの差動アンプ１１１のプラス入力端子（ＩＮ＋）に接続し、プラス出力端子（ＯＵＴ＋）を次段の遅延回路１１Ｂの差動アンプ１１１のマイナス入力端子（ＩＮ−）に接続することにより、２つのインバータを直列に接続したことになる。遅延回路１１Ｂと遅延回路１１Ｃ、
遅延回路１１Ａと遅延回路１１Ｃの関係も同様に接続することで、３段のリングオシレータを得ることができる。
【００２５】
こうして、リングオシレータ１０の遅延回路１１Ａ，１１Ｂ，１１Ｃの各プラス出力端子（ＯＵＴ＋）、各マイナス出力端子（ＯＵＴ−）からは３相のクロックが出力される。それらのクロックはそれぞれバッファ１２Ａ，１２Ｂ，１２Ｃを通され、３相のクロックＡ，Ｂ，Ｃと、それらの反転クロック＊Ａ，＊Ｂ，＊Ｃが得られる。３相のクロックＡ，Ｂ，Ｃは、図５に示すように、互いに位相が１２０°シフトされたクロックである。
【００２６】
次に、クロック作成回路３０の回路構成について、図６を参照して説明する。クロック作成回路３０は、リングオシレータ１０から発生されたクロックに基づいて、第１のスイッチ回路２ＡのスイッチＳ１〜Ｓ４と第２のスイッチ回路３ＡのスイッチＳ５〜Ｓ１０のオンオフを制御するための前記複数のクロックφ１，φ１Ｅ，φ１Ｄ，＊φ１Ｄ，φ２，φ２Ｄ，＊φ２Ｄを作成する回路である。クロック作成回路３０は、２つのロジック回路３１，３２と、３つの遅延回路３３，３４，３５、５つのバッファ回路３６Ａ〜３６Ｅで構成されている。３つの遅延回路３３，３４，３５は、リングオシレータ１０の遅延回路１１Ａ，１１Ｂ，１１Ｃと同じ回路であり、電流発生回路２０からコモン電流ＩＣの供給を受けている。即ち、電流発生回路２０の電流トランジスタ２２と遅延回路３３，３４，３５の各差動アンプ１１１のコモン電流トランジスタＭ１とはカレントミラーを形成している。即ち、コモン電流トランジスタＭ１には、電流源２１からの電流Ｉ１に比例したコモン電流ＩＣが流れるようになっている。
【００２７】
ここで、遅延回路３３，３４，３５の各差動アンプ１１１のコモン電流ＩＣの電流値は、各コモン電流トランジスタＭ１のサイズ（例えば、トランジスタのチャネル幅）に比例して任意に設定することができる。これにより、遅延回路３３，３４，３５のクロック遅延時間を設定できる。この例では、遅延回路３４のコモン電流トランジスタＭ１のチャネル幅は、遅延回路３３，３５のコモン電流トランジスタＭ１のチャネル幅に比して小さく設計されているので、遅延回路３４のクロック遅延時間は長く設定されている。遅延回路３３，３５のコモン電流トランジスタＭ１のチャネル幅は等しく設計されている。
【００２８】
ロジック回路３１は、クロックＡ，＊Ｂに対して乗算（Ａ×＊Ｂ）を行い、クロックＤを作成する。また、ロジック回路３２は、クロック＊Ａ，Ｂに対して乗算（＊Ａ×Ｂ）を行い、クロックＥを作成する。これにより、Ｈレベルの重なりがないクロックＤ，Ｅを作成することができる。クロックＤはバッファ回路３６Ｂに入力され、バッファ回路３６Ｂの出力端子からクロックφ１Ｅが得られる。
【００２９】
また、クロックＤは遅延回路３３によって遅延され、バッファ回路３６Ａに入力される。そして、バッファ回路３６Ａの出力端子からクロックφ１が得られる。クロックφ１は、クロックφ１Ｅに対して遅延されている。また、クロックＤは遅延回路３４によって遅延され、バッファ回路３６Ｃに入力される。そして、バッファ回路３６Ｃの出力端子からクロックφ１Ｄとその反転クロック＊φ１Ｄが得られる。クロックφ１Ｄは、クロックφ１よりさらに遅れている。これは、遅延回路３４の遅延時間が長いためである。
【００３０】
また、クロックＥはバッファ回路３６Ｄに入力され、バッファ回路３６Ｄの出力端子からクロックφ２が得られる。クロックＥは遅延回路３５によって遅延され、バッファ回路３６Ｅに入力される。そして、バッファ回路３６Ｅの出力端子からクロックφ２Ｄとその反転クロック＊φ２Ｄが得られる。
【００３１】
このようにして、７個のクロックφ１，φ１Ｅ，φ１Ｄ，＊φ１Ｄ，φ２，φ２Ｄ，＊φ２Ｄを作成することができる。本発明によれば、リングオシレータ１０の３つの遅延回路１１Ａ，１１Ｂ，１１Ｃの差動アンプ１１１のコモン電流ＩＣと、クロック作成回路３０の３つの遅延回路３３，３４，３５の差動アンプ１１１のコモン電流ＩＣとは、すべて比例関係にある。これにより、電流源２１の電流Ｉ１を変更して、リングオシレータ１０の発振周波数を変更した場合に、遅延回路３３，３４，３５のクロック遅延時間はそれに応じて変化することになる。
【００３２】
例えば、電流源２１の電流Ｉ１を大きくしてリングオシレータ１０の発振周波数を高くすると、遅延回路３３，３４，３５のクロック遅延時間は短くなる。逆に、電流源２１の電流Ｉ１を小さくしてリングオシレータ１０の発振周波数を低くすると、遅延回路３３，３４，３５のクロック遅延時間は長くなる。これにより、７個のクロックφ１，φ１Ｅ，φ１Ｄ，＊φ１Ｄ，φ２，φ２Ｄ，＊φ２Ｄの位相関係が保持される。
【００３３】
また、デルタシグマ変調器の出力をデジタルフィルタ６に入力して、デルタシグマＡＤ変換器を構成した場合に、デジタルフィルタ６の動作クロックを、７個のクロックφ１，φ１Ｅ，φ１Ｄ，＊φ１Ｄ，φ２，φ２Ｄ，＊φ２Ｄと同様に、クロック作成回路３０を用いて作成することにより、デルタシグマ変調器のクロックに同期させることができるようになる。これにより、動作クロックの周波数を変化させてデジタルフィルタのカットオフ周波数を変化させた場合でも、デルタシグマ変調器の動作をそれに追従させることができ、ＡＤ変換動作を安定化できる。
【００３４】
尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、実施形態では、２つの積分器を有した２次のデルタシグマ変調器を例として説明したが、本発明は１つの積分器を有した１次のデルタシグマ変調器にも適用することができる。また、実施形態では、入力信号は差動信号で与えられるが、入力信号が通常の入力信号で与えられる場合にはそれに応じて積分器やクロック発生回路の回路構成を変更することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態によるデルタシグマ変調器の積分器の回路図である。
【図２】本発明の実施形態によるデルタシグマ変調器のクロック波形図である。
【図３】リングオシレータのブロック図である。
【図４】遅延回路の回路図である。
【図５】リングオシレータの波形図である。
【図６】クロック作成回路のブロック図である。
【図７】デルタシグマ変調器のブロック図である。
【図８】デルタシグマ変調器の動作を説明する図である。
【図９】従来のクロック作成回路の回路図である。
【符号の説明】
【００３６】
１  １ビットＤＡ変換器        ２  第１の積分器
２Ａ  第１のスイッチ回路      ２Ｂ  第１のオペアンプ
３  第２の積分器              ３Ａ  第２のスイッチ回路
３Ｂ  第２のオペアンプ        ４  量子化器
５  クロック発生回路          ６  デジタルフィルタ
１０  リングオシレータ
１１Ａ，１１Ｂ，１１Ｃ  遅延回路
１２Ａ，１２Ｂ，１２Ｃ  バッファ
２０  電流発生回路            ２１  電流源
２２  電流トランジスタ        ３０  クロック作成回路
３１，３２  ロジック回路      ３３，３４，３５  遅延回路
３６Ａ〜３６Ｅ  バッファ回路  
５１  レベル変換器            ５２  遅延回路
１１１  差動アンプ            １１２  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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