(57)【特許請求の範囲】
【請求項１】
半導体基板と、複数のワードラインと、複数のビットラインと、複数のキャパシタと、を含むダイナミックランダムアクセスメモリ（DRAM）構造の製造方法であって、
誘電層の積層体を有する基板上に複数の線状のブロックを形成する工程と、
前記線状のブロックの一部を露出する第一のエッチングマスクを形成する工程と、
前記第一のエッチングマスクを用いて前記線状のブロックの前記一部を除去し、第二のエッチングマスクを形成する工程と、
前記第二のエッチングマスクに覆われていない前記誘電層の積層体を局部的に除去し、前記誘電層の積層体に複数の開口を形成する工程と、
前記開口の中に導電プラグを形成する工程と、
を含む、
DRAMの製造方法。
【請求項２】
前記第一のエッチングマスクを形成する工程は、
前記複数の線状のブロックを覆うシリコン含有層を形成する工程と、
前記シリコン含有層の所定部分の化学性質を変更する工程と、
前記所定部分以外の前記シリコン含有層を除去し、前記所定部分の前記シリコン含有層を前記第一のエッチングマスクとして用いる工程と、
を含み、
前記シリコン含有層の所定部分は、前記線状のブロックの前記一部以外の部分に対応する前記シリコン含有層の部分である、
請求項１に記載のDRAM構造の製造方法。
【請求項３】
前記所定部分の前記シリコン含有層の化学性質を変更する工程は、ドーピング工程を行い、ドーパントを前記所定部分の前記シリコン含有層に注入する工程を含む、
請求項２に記載のDRAM構造の製造方法。
【請求項４】
前記所定部分以外の前記シリコン含有層を除去する工程は、前記線状のブロックの側壁における前記シリコン含有層を局部的に除去する工程を含む、
請求項３に記載のDRAM構造の製造方法。
【請求項５】
前記ドーピング工程は傾斜ドーピング工程を含み、
前記シリコン含有層はポリシリコンを含み、前記ドーパントは二フッ化ボロンを含む、
請求項３に記載のDRAM構造の製造方法。
【請求項６】
前記所定部分以外の前記シリコン含有層を除去する工程は、アンモニア水を用いたウェットエッチング工程を含む、
請求項５に記載のDRAM構造の製造方法。
【請求項７】
前記線状のブロックの前記一部を露出する第一のエッチングマスクを形成する工程は、
前記複数の線状のブロックを覆うシリコン含有層を形成する工程と、
前記シリコン含有層の所定領域を覆う第一のドーパントマスクを形成する工程と、
第一の傾斜ドーピング工程を行い、前記所定領域以外の前記シリコン含有層にドーパントを注入し、前記シリコン含有層の所定部分の化学性質を変更する工程と、
を含み、
前記シリコン含有層の所定領域は、前記線状のブロックの前記一部以外の部分に対応する前記シリコン含有層の領域である、
請求項１に記載のDRAM構造の製造方法。
【請求項８】
前記所定領域内の前記シリコン含有層を露出する第二のドーパントマスクを形成する工程と、
第二の傾斜ドーピング工程を行い、前記所定領域内の前記シリコン含有層にドーパントを注入する工程と、
を含み、
前記第一の傾斜ドーピング工程のドーピング方向は、前記第二の傾斜ドーピング工程のドーピング方向と異なる、
請求項７に記載のDRAM構造の製造方法。
【請求項９】
前記第一の傾斜ドーピング工程のドーピング方向と前記第二の傾斜ドーピング工程のドーピング方向は、基板平面に対してそれぞれ反対方向に向かっている、
請求項８に記載のDRAM構造の製造方法。
【請求項１０】
前記所定領域内の導電プラグと接続される複数のビットライン接触プラグを形成する工程と、
前記所定領域以外の導電プラグと接続される複数のキャパシタ接触プラグを形成する工程と、
を更に含む、
請求項７に記載のDRAM構造の製造方法。
【請求項１１】
前記線状のブロックの前記一部を除去し、第二のエッチングマスクを形成する工程は、ウェットエッチング工程を実施する工程を含む、
請求項７に記載のDRAM構造の製造方法。
【請求項１２】
前記線状のブロックが誘電材料からなり、且つ前記ウェットエッチング工程がバッファリング酸化物エッチング液を用いて前記線状のブロックの前記一部を除去することである、
請求項１１に記載のDRAM構造の製造方法。
【請求項１３】
前記ウェットエッチング工程により前記線状のブロックの幅が縮減される、
請求項１１に記載のDRAM構造の製造方法。
【請求項１４】
前記所定部分内の前記線状のブロックの幅の縮減方向は、前記所定部分以外の前記線状のブロックの幅の縮減方向と異なる、
請求項１３に記載のDRAM構造の製造方法。
【請求項１５】
前記所定領域内の前記線状のブロックの幅の縮減方向と前記所定領域以外の前記線状のブロックの幅の縮減方向は、基板平面に対してそれぞれ反対方向に向かっている、
請求項１４に記載のDRAM構造の製造方法。
【請求項１６】
前記誘電層の積層体上にシリコン含有層を形成し、前記線状のブロックが当該シリコン含有層上に形成される工程を更に含む、
請求項１に記載のDRAM構造の製造方法。
【請求項１７】
前記第二のエッチングマスクに覆われない前記誘電層の積層体を局部的に除去し、前記誘電層の積層体の中で複数の前記開口を形成する工程は、
前記第二のエッチングマスクに覆われない前記シリコン含有層を除去し、第三のエッチングマスクを形成する工程と、
前記第三のエッチングマスクに覆われない前記誘電層の積層体を除去し、複数の開口を形成する工程と、
を含む、
請求項１６に記載のDRAM構造の製造方法。
【請求項１８】
前記第二のエッチングマスクは、複数の第一のブロックと複数の第二のブロックを含み、且つ当該第一のブロックと当該第二のブロックとは、千鳥状に配置される、
請求項１７に記載のDRAM構造の製造方法。
【請求項１９】
前記複数の開口は、前記第一のブロック間に設置される複数の第一の開口と、前記第二ブロック間に設置される複数の第二の開口と、を含む、
請求項１８に記載のDRAM構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ構造の製造方法に関し、特に、能動領域の対向する両側にそれぞれ延伸する導電プラグを形成し、これによりする先端リソグラフィ技術に対する需要を緩和するメモリ構造の製造方法に関する。
【背景技術】
【０００２】
近年、ダイナミックランダムアクセスメモリ（Dynamic  Random  Access  Memory：DRAM）チップのメモリセルの数量と密度が大幅に増加している。各々のメモリセルは、金属酸化半導体電界効果トランジスタ（Metal  Oxide  Semiconductor  Field  Effect  Transistor：MOSFET）とキャパスタから構成され、トランジスタのソースはキャパシタの下の電極と電気的に接続される。キャパシタは、スタック型とディープトレンチ型の二種類の様式を有する。スタック型キャパシタは、シリコン基板の表面に直接形成されるものであり、ディープトレンチ型キャパシタは、シリコン基板の内部に形成されるものである。
【０００３】
図1は、従来のDRAM  100を示すものである。DRAM  １００は、韓国のSamsung  Electronics社の技術者が2005年のSymposium  on  VLSI  Technology  Digest  of  Technical  Papersに開示したものである。DRAM  100は、複数のワードライン102、複数のビットライン104及び傾斜に設置される複数の能動領域106を含む。能動領域106の中間にはビットラインプラグ108が設置され、その両端には二つのキャパシタプラグ110が設置される。具体的に言えば、DRAM  100は、6F２（即ち、2F（ワードライン）×3F（ビットライン）＝6F２）のメモリユニットの設計を採用し、そのFは、最小特徴サイズである。
【０００４】
然し、DRAM  100を製造するには、二重露光技術（Double  Exposure  Technology：DET）により、互いに電気的に分離され、且つ、傾斜に設置される能動領域106を形成しなければならないが、DETは今の産業界における量産の露出機に適用することができない。また、二つのワードライン102の間に設置されるキャパシタプラグ110のサイズは1Fであるので、そのサイズ及び位置の正確性を確保するために先端リソグラフィ技術（例えば、リソグラフィ液浸技術）を使用しなければならない。
【０００５】
図2は、従来の他のDRAM  120を示すものである。DRAM  120は、米国のMicron  Technology社の技術者が2004年のSymposium  on  VLSI  Technology  Digest  of  Technical  Papersに開示したものである。DRAM  120は、複数のワードライン122、複数のビットライン124及び傾斜に設置される複数の能動領域126を含む。能動領域126の中間にはビットラインプラグ128が設置され、且つ、その両端には二つのキャパシタプラグ130が設置される。図1に示されるDRAM  100には能動領域106のみが傾斜に設置されることに比べ、図2に示されるDRAM  120には能動領域126とビットライン124が共に傾斜に設置され、且つ、ビットラインプラグ128が能動領域126とビットライン124との交点に設置される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、能動領域の対向する両側にそれぞれ延伸する導電プラグを形成し、これによりする先端リソグラフィ技術に対する需要を緩和するメモリ構造の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前述の目的を達成するために、本発明はメモリ構造の製造方法を提供する。この方法は、基板における誘電層の積層体に複数の線状のブロックを形成するステップと、線状のブロックの側壁を局部的に露出する第一のエッチングマスクを形成するステップと、第一のエッチングマスクを利用してウェットエッチングを行うことにより、線状のブロックを、その幅を縮減するように局部的に除去し、千鳥状に配列される複数の第一のブロックと複数の第二のブロックを有する第二のエッチングマスクを形成するステップと、ドライエッチングを行うことにより、第二のエッチングマスクに覆われない誘電層の積層体を除去し、該誘電層の積層体に複数の開口を形成するステップと、開口に導電プラグを形成するステップとを有する。
【０００８】
言い換えると、線状のブロックの側壁を局部的に露出する第一のエッチングマスクを形成するステップは、シリコン含有層の所定領域を覆う第一のドーパントマスクを形成し、第一の傾斜ドーピング工程を行うことにより、前述の所定領域の以外のシリコン含有層にドーパントを注入し、シリコン含有層の所定部分の化学性質（例えば、エッチング抵抗性）を変更するステップと、前述の所定領域内のシリコン含有層を露出する第二のドーパントマスクを形成し、第二の傾斜ドーピング工程を行うことにより、前述の所定領域内のシリコン含有層にドーパントを注入するステップと、を含む。好ましくは、第一の傾斜ドーピング工程のドーピング方向と第二の傾斜ドーピング工程のドーピング方向が反対であり、シリコン含有層がポリシリコンを含み、ドーパントが二フッ化ボロン（Boron  Difluoride：BF2）を含む。
【０００９】
好ましくは、線状のブロックが誘電材料から形成され、且つ、ウェットエッチング工程は、バッファリング酸化物エッチング液を用いることにより、線状のブロックの側壁を局部的に除去し、この線状のブロックの幅を縮減する。具体的に言えば、前述の所定領域内の線状のブロックの幅の縮減方向と前述の所定領域外の線状のブロックの幅の縮減方向とが反対であり、千鳥状に配置される第一のブロックと第二のブロックを形成することである。また、前述の複数の開口は、前述の所定領域内において第一のブロックの間に設置される複数の第一の開口と、前述の所定領域以外において第二のブロックの間に設置される複数の第二の開口と、を含み、且つ、第一の開口と第二の開口は、それぞれ能動領域の対向する両側から延伸する。
【００１０】
従来のメモリ製造方法は、ナノメーター時代に進入するにつれて、二重露光技術を使用しなければならなく、且つ、キャパシタプラグ（即ち、接触ホール）のサイズと位置を確定するために先端リソグラフィ技術を使用しなければならない。それに対して、本発明のメモリ構造の製造方法は、エッチング技術を用いることにより、能動領域の対向する両側に導電プラグ（即ち、接触ホール）の幅を片方に延伸するため、二重露出技術の使用を遅延することができ、且つ、接触ホール（即ち、キャパシタプラグ）のサイズと位置を確定する場合、先端リソグラフィ技術の導入時間を遅延することもできる。
【発明の効果】
【００１１】
本発明は、能動領域の対向する両側にそれぞれ延伸する導電プラグを形成し、これによりする先端リソグラフィ技術に対する需要を緩和する半導体メモリの製造方法を提供する。
【発明を実施するための最良の形態】
【００１２】
次に、添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。
【００１３】
図3から図15が本発明のメモリ構造10の製造方法を示すものであり、その中、図3（a）及び図3（ｂ）が図3のライン1−1と2−2に沿う局部断面図である。まず、基板30にシリコン含有層（例えば、ポリシリコン層）26を形成し、このシリコン含有層26に誘電層28を形成し、次に、誘電層28に線状のフォトレジスト層32を形成する。誘電層28の材料は、テトラエチルオルトシリケート（Tetraethyl Orthosilicate：TEOS）であっても良い。
【００１４】
基板30は、半導体基板12と、半導体基板内に形成される複数のドーパント領域13A及び13Bと、半導体基板上に設置される複数のワードライン14と、複数のワードライン14の側壁を覆う窒化シリコン間隙壁16と、半導体基板12の表面を覆う窒化シリコン層18と、複数のワードライン14及び窒化シリコン層18を覆う誘電層の積層体20と、を含む。誘電層の積層体20は誘電層22と誘電層24を含んでもよく、この場合、誘電層22の材料がボロホスホシリケートグラス（Boro Phospho Silicate Glass：BPSG）であってもよく、誘電層24の材料がTEOSであっても良い。また、誘電層の積層体20はBPSGから構成されても良い。
【００１５】
図4（a）と図4（b）を参照する。図4（a）と図4（b）は、図3のライン1−1と2−2に沿う局部断面図である。まず、異方性ドライエッチングを行うことによって線状のフォトレジスト層32以外の誘電層28を局部的に除去し、シリコン含有層26に複数の線状の誘電ブロック28′を形成する。次に、フォトレジスト層32を除去した後に堆積工程を実施し、複数の線状の誘電ブロック28′を覆うシリコン含有層（例えば、ポリシリコン層）34を形成する。
【００１６】
図5、図5（a）及び図5（ｂ）を参照する。図5（a）及び図5（ｂ）は、図5のライン1−1及び3−3に沿う局部断面図である。まず、予定領域44における誘電ブロック28′を覆うドーパントマスク（例えば、フォトレジスト層）42を形成し、このドーパントマスク42が予定領域44以外の線状の誘電ブロック28′を局部的に露出させる。その後、第一の傾斜ドーピング工程を実施し、予定領域44以外の線状の誘電ブロック28′上のシリコン含有層34にドーパント（例えば、BF2）を注入する。言い換えると、第一の傾斜ドーピング工程は、ドーパントをシリコン含有層34の所定部分（即ち、線状の誘電ブロック28′の左側壁及び上方におけるシリコン含有層34の部分）に注入し、該所定部分のシリコン含有層34の化学性質（例えば、エッチング抵抗性）を変更する。それに対して、線状の誘電ブロック28′の右壁側のシリコン含有層34の部分は、ドーパントが注入されていないため、元の化学性質を保留する。
【００１７】
図6、図6（a）及び図6（b）を参照する。図6（a）及び図6（b）は、図6のライン1−1と2−2に沿う局部断面図である。ドーパントマスク42を除去した後に、もう一つのドーパントマスク（例えば、フォトレジスト層）48を形成し、このドーパントマスク48は、前述のドーパントマスク42と実質的に互いに補足し合い、予定領域44の線状の誘電ブロック28′を露出させる。次に、第二の傾斜ドーピング工程を実施し、ドーパントを予定領域44内の線状の誘電ブロック28′上のシリコン含有層34に注入する。好ましくは、第一の傾斜ドーピング工程のドーピング方向が第二の傾斜ドーピング工程のドーピング方向と反対する。言い換えると、第二の傾斜ドーピング工程は、ドーパントをシリコン含有層34の予定部分（即ち、線状の誘電ブロック28′の右側壁及び上方におけるシリコン含有層34の部分）に注入し、該予定部分のシリコン含有層34の化学性質を変更する。それに対して、線状の誘電ブロック28′の左側壁のシリコン含有層34の部分は、ドーパントがドーピングされていないため、元の化学性質を保留する。
【００１８】
図7、図7（a）、図7（b）及び図7（c）を参照する。図7（a）、図7（b）及び図7（c）は、図7のライン1−1、2−2及び3−3に沿う断面図である。ドーパントマスク48を除去した後に、エッチング液（例えば、アンモニア水）を用いてウェットエッチング工程を行うことによってシリコン含有層34を局部的に除去し、エッチングマスク34′を形成する。具体的に言えば、このウェットエッチング工程は、図7（b）に示すように、予定領域44内の線状の誘電ブロック28′の左側壁においてドーパントがドーピングされていないシリコン含有層34を局部的に除去し、誘電ブロック28′の左側壁を露出させる。同様に、このウェットエッチング工程は、図7（c）に示すように、予定領域44以外の線状の誘電ブロック28′の右側壁においてドーパントがドーピングされていないシリコン含有層34も局部的に除去し、線状の誘電ブロック28′の右側壁を露出させる。
【００１９】
図8、図8（a）、図8（b）及び図8（c）を参照する。図8（a）、図8（b）及び図8（c）は、図8のライン1−1、2−2及び3−3に沿う断面図である。エッチングマスク34′とバッファリング酸化物エッチング液（BOE）を用いてウェットエッチング工程を実施することによって線状の誘電ブロック28′を局部的に除去し、複数の誘電ブロック50Aと50Bを形成し、この複数の誘電ブロック50Aと50Bはエッチングマスク50を構成する。エッチングマスク34′が線状の誘電ブロック28′の側壁を露出させるため、前述のバッファリング酸化物エッチング液が線状の誘電ブロック28′の側壁をエッチングしてその幅を縮減することができる。好ましくは、線状の誘電ブロックのオリジナルな幅が1Fであり、このウェットエッチング工程がその幅を0.5Fまで縮減し、即ち、誘電ブロック50Aと50Bの幅が0.5Fである。具体的に言えば、誘電ブロック50Aと50Bとは、千鳥状に配置され、即ち、予定領域44内の線状の誘電ブロック28′の幅の縮減方向は、予定領域以外の線状の誘電ブロック28′の幅の縮減方向と反対する。
【００２０】
図9、図9（a）、図9（b）及び図（c）を参照する。図9（a）、図9（b）及び図（c）は、図9のライン1−1、2−2及び3−3に沿う局部断面図である。誘電ブロック50Aと50Bより構成されたエッチングマスク50を用いて、異方性ドライエッチング工程を実施してエッチングマスク34′を除去し、且つ、エッチングマスク50に覆われないシリコン含有層26を局部的に除去することによってエッチングマスク26′を形成する。エッチングマスク34′の、誘電ブロック50Aと50Bの側壁における縦方向の厚さが大きいので、異方性ドライエッチング工程により誘電ブロック50Aと50Bの上方におけるエッチングマスク34′を完全に除去した後に、誘電ブロック50Aと50Bの側壁には、エッチングマスク34′の部分がまた残っている。また、シリコン含有層26とエッチングマスク34′とは同じ材料（例えば、ポリシリコン）を有し、誘電層の積層体20とエッチングマスク50とは同じ材料を有するので、前述の異方性ドライエッチング工程は、エッチングマスク34′とエッチングマスク50に覆われないシリコン含有層26の一部とを除去し、エッチングマスク26′を形成することができる。
【００２１】
図10、図10（a）、図10（b）及び図10（c）を参照する。図10（a）、図10（b）及び図10（c）は、図10のライン1−1、2−2及び3−3に沿う局部断面図である。異方性ドライエッチング工程を行って誘電ブロック50Aと50Bを完全に除去し、且つ、エッチングマスク26′に覆われない誘電層の積層体20を局部的に除去することによって、誘電層の積層体20内に複数の第一の開口52Aと第二の開口52Bを形成する。言い換えると、第一の開口52Aと第二の開口52Bは、それぞれ能動領域46の対向する両側から突出する。具体的に言えば、前述の異方性ドライエッチング工程を実施した後に、もし誘電層の積層体20の位置或いは形状が予期されたものと異なったら、誘電層の積層体20をエッチング除去し、前記の工程を再び実施することができる。また、前述の異方性ドライエッチング工程は、窒化シリコン層18を選択的に局部除去し、半導体基板12内のドーパント領域13Aと13Bを露出することもできる。
【００２２】
図11、図11（a）、図11（b）及び図11（c）を参照する。図11（a）、図11（b）及び図11（c）は、図11のライン1−1、2−2及び3−3に沿う局部断面図である。堆積工程を行うことによって誘電層（例えば、ドーピングされたポリシリコン層）を形成して、平坦化工程（例えば、エッチングバック工程或いは化学機械研磨工程）を行うことによって誘電層22の上方における導電層を局部的に除去し、予定領域44内における第一の開口52Aの中に複数の第一の導電プラグ54を、及び、予定領域44以外における第二の開口52Bの中に複数の第二の導電プラグ56を形成する。また、この平坦化工程は誘電層22上方の誘電層24及びエッチングマスク26′も除去する。
【００２３】
言い換えれば、第一の導電プラグ54は、能動領域46内に設置される第一の導電ブロック54A、及び、能動領域46の第一の側辺に設置される第二の導電ブロック54Bを含む。第二の導電プラグ56は、能動領域内に設置される第三の導電ブロック56A、及び、能動領域46の第二の側辺に設置される第四の導電ブロック56Bを含む。好ましくは、第一の導電ブロック54Aの幅が第二の導電ブロック54Bの幅の約2倍であり、第三の導電ブロック56Aの幅が第四の導電ブロック56Bの幅の約2倍であり、且つ、能動領域46の第一の側辺及び第二の側辺は、この動能領域の対向する両側である。
【００２４】
図12、図12（a）、図12（b）及び図12（c）を参照する。図12（a）、図12（b）及び図12（c）は、図12のライン1−1、2−2及び3−3に沿う局部断面図である。まず、第一の導電プラグ54及び第二の導電プラグ56を覆う誘電層58を形成してから、誘電層58の中に第一の導電プラグ54と接続されるビットライン接触プラグ60を形成する。次に、誘電層58上に導電層（例えば、タングステン層）を堆積してから窒化シリコンマスク64を形成し、またトライエッチング工程を行うことによって導電層を局部的に除去し、ビットライン接触プラグ60と接続されるビットライン62を形成する。ビットライン接触プラグ60が第一の導電プラグ54の第一の導電ブロック54A或いは第二の導電ブロック54Bと接続されることによってビットライン62がドーパント領域13Aと電気的に接続されることが可能であるので、ビットライン接触プラグ60のサイズと位置を確定するリソグラフィ技術は、比較的大きいなプロセスウィンドウ（Process Window）を有する。好ましくは、このビットライン接触プラグ60が第一の導電プラグ54の第二の導電ブロック54Bと接続される。
【００２５】
図13、図13（a）及び図13（b）を参照する。図13（a）及び図13（b）は、図13のライン1−1及び2−2に沿う断面図である。まず、窒化シリコン間隙壁66を形成し、ビットライン62を電気的に分離する。次に、高密度化学気相堆積工程を行い、酸化シリコン層68を形成し、この酸化シリコン層68がビットライン62間の間隙を充填し、且つ、窒化シリコンマスク64を覆う。その後、平坦化工程を実施し、窒化シリコンマスク64上方の酸化シリコン層68を局部的に除去する。
【００２６】
図14、図14（a）及び図14（b）を参照する。図14（a）及び図14（b）は、図14のライン1−1及び2−2に沿う局部断面図である。まず、平坦化された表面上に複数の線状の開口72を有するフォトレジスト層70を形成し、線状の開口72が酸化シリコン層68の一部を露出させる。次に、フォトレジスト層70と窒化シリコン間隙壁66をエッチングマスクとして自己整合ドライエッチング工程を行い、線状の開口72下方の酸化シリコン層68を除去することによって、第二の導電プラグ56を露出する複数の接触ホール74を形成し、この接触ホールが第二の導電プラグ56の第四の導電ブロック56Bを露出する。
【００２７】
図15、図15（a）及び図15（b）を参照する。図15（a）及び図15（b）は、図15のライン1−1及び2−2に沿う局部断面図である。フォトレジスト層70を除去した後に、窒化シリコン堆積及びドライエッチングを行い、窒化シリコン間隙壁66の厚さを増加し、それから、堆積工程を再び行い、接触ホール74（例えば、ドーピングされたポリシリコン層）を充填する導電層を形成する。次に、平坦化工程を行い、この導電層を局部的に除去することによってキャパシタプラグ76を形成し、このキャパシタプラグ76を予定領域44以外の第二の導電プラグ56の第四の導電ブロック56Bと接続させる。その後、誘電プラグ56に設置されるキャパシタ78を形成し、このキャパシタ78を、キャパシタプラグ76を介して第二の導電プラグ56の第四の導電ブロック56Bと接続させることによってメモリ構造10を完成する。
【００２８】
従来のメモリ構造100の製造方法は、二重露光技術を使用しなければならなく、且つ、キャパシタプラグ110（即ち、接触ホール）のサイズと位置を確定するために先端リソグラフィ工程を使用しなければならない。それに対して、本発明のメモリ構造10の製造に当たっては、エッチング技術により能動領域46の対向する両側に導電プラグ76の幅を片方に延伸するため、二重露出技術を使用する必要がなく、且つ、第一の開口52A及び第二の開口52Bのサイズを確定する場合、先端リソグラフィ技術（例えば、リソグラフィ液浸技術）を使用する必要もない。言い換えると、本発明のビットライン62及び能動領域64が共に水平設計による簡単な線状のパターンであるため、二重露光技術を使用する必要がない。また、本発明は、簡単な線状のパターンを有するマスクにより線状の開口72を確定し、更に、自己整合ドライエッチング技術を用いることによって接触ホールを形成するため、先端リソグラフィ技術を使用する必要もない。
【００２９】
以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。
【図面の簡単な説明】
【００３０】
【図１】従来のDRAMを示す図である。
【図２】従来の他のDRAMを示す図である。
【図３】本発明の第一の実施例に係るメモリ構造の製造方法を示す図である。
【図４】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図５】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図６】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図７】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図８】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図９】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１０】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１１】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１２】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１３】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１４】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【図１５】本発明の第一の実施例に係るメモリ構造の製造方法を示す他の図である。
【符号の説明】
【００３１】
10  メモリ構造
12  半導体基板
13A、13B  ドーパント領域
14、102、122  ワードライン
16、66  窒化シリコン間隙壁
18  窒化シリコン層
20  誘電層の積層体
22、24、28、58  誘電層
26、34  シリコン含有層
26′、34′、50  エッチングマスク
28′  線状のフォトレジスト層
42、48  ドーパントマスク
44  予定領域
46、106、126  能動領域
50A、50B  誘電ブロック
52A  第一の開口
52B  第二の開口
54  第一の導電プラグ
54A  第一の導電ブロック
54B  第二の導電ブロック
56  第二の導電プラグ
56A  第三の導電ブロック
56B  第四の導電ブロック
60  ビットライン接触プラグ
62、104、124  ビットライン
64  窒化シリコンマスク
68  酸化シリコン層
70  フォトレジスト層
72  線状の開口
74  接触ホール
76、110、130  キャパシタプラグ
78  キャパシタ
100、120  DRAM
108、128  ビットラインプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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