(57)【特許請求の範囲】
【請求項１】
ホール素子の出力信号を増幅、出力してモータへの通電を行う単相全波駆動型のモータ制御回路であって、
反転入力端子と出力端子との間に第１の帰還抵抗器が接続された第１の演算増幅器と、反転入力端子と出力端子との間に第２の帰還抵抗器が接続された第２の演算増幅器とを有し、
前記第１の演算増幅器の反転入力端子と前記第２の演算増幅器の非反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の一方の出力端子が接続され、
前記第１の演算増幅器の非反転入力端子と前記第２の演算増幅器の反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の他方の出力端子が接続され、
前記第１の演算増幅器の出力端子と前記第２の演算増幅器の出力端子との間に前記モータが接続され、
前記第１及び第２の演算増幅器は、共に、前置増幅を行う前置増幅段と前記前置増幅段の出力信号を電力増幅する電力増幅段とを有してなり、前記前置増幅段の出力端子と前記電力増幅段の出力端子とは、抵抗器を介して接続され、前記電力増幅段がハイインピーダンス状態となる範囲で、前記前置増幅段の出力電圧を前記電力増幅段の出力端子へ出力可能とすると共に、前記電力増幅段の出力の帰還による影響を回避可能とする一方、
前記電力増幅段は、差動増幅段と、オフセット段と、電力出力段とを有してなり、
前記電力出力段は、ＣＭＯＳトランジスタによるプッシュプル型増幅器で構成されてなり、
前記差動増幅段は、前記前置増幅段の出力信号を差動増幅するよう構成されてなり、その反転入力端子には、前記前置増幅段の出力端子が接続される一方、その非反転入力端子は、前記電力出力段の出力端子に接続されてなり、
前記オフセット段は、前記差動増幅段の出力電圧を、前記ＣＭＯＳトランジスタのゲートバイアス電圧として所望されるレベルに変換して出力するよう構成されてなることを特徴とするモータ制御回路。
【請求項２】
前記オフセット段は、直列接続されたＣＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのゲートには、前記差動増幅段の出力信号が、他方のＭＯＳトランジスタのゲートには、所定のバイアス電圧が印加されるよう構成されてなり、前記電力出力段を構成するＭＯＳトランジスタのゲートバイアス電圧のシフト量が、前記ＣＭＯＳトランジスタのサイズ比によって設定されてなるものであることを特徴とする請求項１記載のモータ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータの駆動を制御する制御回路に係り、特に、単相全波駆動型のモータ制御回路における信頼性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の制御回路としては、図８に示されたような構成を有してなるものが公知・周知となっている。
以下、図８を参照しつつこの従来回路について概括的に説明することとする。
まず、このモータ制御回路は、回転子に永久磁石が取着されてなるモータ７の回転を、適宜な位置に固定されたホール素子５によって検出される永久磁石の回転に伴う磁気変化を基に制御するもので、ホール素子５の検出信号を増幅するホールアンプ６１と、制御回路６２と、遅延回路６３ａ，６３ｂと、トランジスタ駆動回路６４とに大別されて構成されたものとなっている。
【０００３】
かかる構成においては、モータ７の回転による永久磁石の磁気変化に応じた検出信号がホール素子５から正弦波信号として出力される。大きな増幅率を有するホールアンプ６１においては、ホール素子５からの正弦波信号は、増幅を受けて矩形波信号として出力されるようになっている。制御回路６２においては、ホールアンプ６１からの矩形波信号を基に、位相反転信号が生成され、２つの遅延回路６３ａ，６３ｂを介してトランジスタ駆動回路６４へ出力されるものとなっている。
トランジスタ駆動回路６４は、トランジスタがいわゆるＨブリッジ接続されてなる公知・周知の構成のもので、遅延回路６３ａ，６３ｂを介して制御回路６２から入力された信号に応じて、パワートランジスタ６５，６７と、パワートランジスタ６６，６８とが交互に動作して、モータ７の図示されない巻線へ通電方向の異なる電流を交互に供給してモータ回転を生じせしめるようになっているものである。
【０００４】
【発明が解決しようとする課題】
ところが、上述の従来回路においては、トランジスタ駆動回路６４のパワートランジスタ６５〜６８は、矩形波信号で駆動されるため、モータ７の巻線へ流れる電流の方向が反転する時に、大きなトルク変動が発生し、モータ７の回転速度が変動するという問題がある。そして、このようなモータの回転速度の変動のために、回転音に唸りが生じ、回転ノイズ、すなわち、いわゆるエコーノイズが大きいという問題も招くものであった。
さらに、従来回路においては、モータの巻線に直接電流を流すドライバトランジスタ（パワートランジスタ）が急峻にオン・オフされるため、モータのインダクタンス成分による大きないわゆるキックバック電圧が発生し、そのため、ドライバトランジスタの逆耐圧電圧を超えてしまい、破壊されてしまう等の問題をも招くものであった。
【０００５】
このキックバック電圧を低減する方策としては、例えば、ドライバトランジスタがいわゆるローサイド側のみの二相半波駆動のモータ制御回路においては、コンデンサによってドライバトランジスタへ印加される矩形波信号の波形を鈍らせる等の方法が用いられることがある。しかし、これを単相全波型のモータ制御回路に適用しようとすると、ドライバトランジスタが４個であるため、それぞれにおいて上述のようなコンデンサによる波形整形を行うような構成とする必要があり、部品点数が増え、装置の高価格化を招く等の問題が生ずる。そして、このような構成においては、それぞれのドライバトランジスタの駆動タイミングがずれて、大きな貫通電流が流れる危険性が生ずる。さらに、このようなことから、４個のドライバトランジスタを個々に制御する必要が生じ、コンデンサの総容量が大きくなり、実装上大きな障害となるばかりか、高価格化を招くという問題も生ずる。
【０００６】
本発明は、上記実状に鑑みてなされたもので、比較的簡易な回路構成で、回転ノイズやキックバック電圧の低減、抑圧を図ることのできるモータ制御回路を提供するものである。
本発明の他の目的は、クロースオーバー歪みや貫通電流の低減、抑圧を図ることのできるモータ制御回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係るモータ制御回路は、
ホール素子の出力信号を増幅、出力してモータへの通電を行う単相全波駆動側のモータ制御回路であって、
反転入力端子と出力端子との間に第１の帰還抵抗器が接続された第１の演算増幅器と、反転入力端子と出力端子との間に第２の帰還抵抗器が接続された第２の演算増幅器とを有し、
前記第１の演算増幅器の反転入力端子と前記第２の演算増幅器の非反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の一方の出力端子が接続され、
前記第１の演算増幅器の非反転入力端子と前記第２の演算増幅器の反転入力端子とが接続されると共に、当該接続点には、前記ホール素子の他方の出力端子が接続され、
前記第１の演算増幅器の出力端子と前記第２の演算増幅器の出力端子との間に前記モータが接続され、
前記第１及び第２の演算増幅器は、共に、前置増幅を行う前置増幅段と前記前置増幅段の出力信号を電力増幅する電力増幅段とを有してなり、前記前置増幅段の出力端子と前記電力増幅段の出力端子とは、抵抗器を介して接続され、前記電力増幅段がハイインピーダンス状態となる範囲では、前記前置増幅段の出力電圧を前記電力増幅段の出力端子へ出力可能とすると共に、前記電力増幅段の出力の帰還による影響を回避可能とする一方、
前記電力増幅段は、差動増幅段と、オフセット段と、電力出力段とを有してなり、
前記電力出力段は、ＣＭＯＳトランジスタによるプッシュプル型増幅器で構成されてなり、
前記差動増幅段は、前記前置増幅段の出力信号を差動増幅するよう構成されてなり、その反転入力端子には、前記前置増幅段の出力端子が接続される一方、その非反転入力端子は、前記電力出力段の出力端子に接続されてなり、
前記オフセット段は、前記差動増幅段の出力電圧を、前記ＣＭＯＳトランジスタのゲートバイアス電圧として所望されるレベルに変換して出力するよう構成されてなるものである。
【０００８】
かかる構成においては、プッシュプル増幅が行われるよう構成された演算増幅器が、ホール素子の出力信号を増幅し、互いに逆相となるモータへの印加電圧が得られるように設けられ、しかも、演算増幅器の終段は、ＣＭＯＳトランジスタによるプッシュプル増幅器とし、そのＣＭＯＳトランジスタのゲートバイアス電圧を、その前段に設けられたオフセット段によって所望の値に設定できるようにしたものである。かかる構成により、演算増幅器の外部に設けられる帰還抵抗器を適宜な値に設定することで、ほぼ台形波の出力電圧を得ることができ、しかも、そのスルーレートを所望の大きさに設定できるので、比較的簡易な構成で、回転ノイズやキックバック電圧が低減され、その上、クロスオーバー歪みや貫通電流が抑圧されたモータ制御回路が提供されることとなるものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるモータ制御回路の基本回路構成例について図１を参照しつつ説明する。
本発明の実施の形態におけるモータ制御回路は、第１及び第２の帰還抵抗器３，４によって反転増幅を行うよう構成された第１及び第２の演算増幅器１，２を有し、外部から入力されるホール素子５の検出信号に応じて、第１及び第２の演算増幅器１，２により、モータ７の図示されない固定子コイルへ交互に通電がなされるよう構成されてなるものである。
すなわち、第１の演算増幅器１は、その反転入力端子と出力端子との間に、第１の帰還抵抗器３が、第２の演算増幅器２は、その反転入力端子と出力端子との間に、第２の帰還抵抗器４が、それぞれ接続されたものとなっている一方、第１の演算増幅器１の出力端子は、モータ７の一方の端子に、第２の演算増幅器２の出力端子は、モータ７の他方の端子に、それぞれ接続されたものとなっている。
【００１０】
また、第１の演算増幅器１の反転入力端子と第２の演算増幅器２の非反転入力端子が、相互に接続されると共に、後述するホール素子５の一方の出力端子が接続されるものとなっている。
さらに、第１の演算増幅器１の非反転入力端子と第２の演算増幅器２の反転入力端子が、相互に接続されると共に、次述するホール素子５の他方の出力端子が接続されるものとなっている。
【００１１】
ホール素子５は、公知・周知のものであり、一定の電流を通電する必要があることから、通電用の一方の端子には、第１のホール素子用バイアス抵抗器６ａを介して所定の電源電圧が印加される一方、通電用の他方の端子は、第２のホール素子用バイアス抵抗器６ｂを介してグランドに接続されたものとなっている。
そして、このホール素子５は、モータ７の図示されない永久磁石を有してなる回転子が通過する適宜な部位に配設されており、回転子の通過に伴うホール素子５が受ける磁束密度の変化に応じて、その２つの出力端子からは、図２に示されたように逆位相の正弦波電圧が得られるようになっており、第１及び第２の演算増幅器１，２の入力段にもほぼ同様な正弦波電圧が印加されるようになっている（図３参照）。
かかるホール素子５は、一般に、ガリウム砒素(ＧaＡs)、インジウムアンチモン(ＩnＳb)などの材料を用いてなるものであり、前者の材料を用いたものは、温度特性は良いが感度が低く、その等価出力抵抗は、０.１ｍＡ駆動時において約６００Ω〜９００Ω程度であるのに対して、後者の材料を用いたものは、温度特性は前者に比して劣るものの高感度で安価であり、その等価出力抵抗は、０.１ｍＡ駆動時において約２５０Ω〜５００Ω程度である。そして、いずれのものも駆動電流が大きいと出力電圧振幅は小さくなるが、通電電流を適宜な値に設定することで、必要な振幅の正弦波を得ることができる。一般的には、この種のモータドライバ回路で使用する場合には、ホール素子から出力された正弦波信号は、ドライバ回路内で矩形波信号に変換されて用いられるため、温度特性は問題とならず、そのため、インジウムアンチモン(ＩnＳb)を用いてなるホール素子が多く使用される。
【００１２】
一方、第１及び第２の演算増幅器１，２は、詳細は後述するが、前置増幅段１０１と、電力増幅段１０２とからなり（図６参照）、特に、電力増幅段１０２は、その終段がプッシュプル増幅を行うように構成され、しかも、そのプッシュプル増幅に用いられるトランジスタのバイアス電圧を所望のレベルに設定可能に構成されたものが好適である。
かかる構成において、ホール素子５の出力電圧は、第１及び第２の演算増幅器１，２により、下記する式で表される増幅率Ａで反転増幅されることとなる。
【００１３】
Ａ＝−（帰還抵抗値／ホール素子等価出力抵抗値）
【００１４】
ここで、帰還抵抗値は、第１及び第２の帰還抵抗器３，４の抵抗値であり、ホール素子等価出力抵抗値は、ホール素子５の動作時における等価的な出力抵抗値である。そして、ホール素子５の出力抵抗値及び出力電圧は、個々のホール素子５の動作特性やモータ７の形状等に応じてほぼ一定の値に定まるものであるので、増幅率Ａは、実質的には、帰還抵抗値を適宜選択することで所望の大きさに設定可能なものとなっている。
【００１５】
ところで、モータ７のトルク変動を最小とするためには、モータ７のコイル（図示せず）へ印加する電圧波形は、正弦波であることが望ましいが、その場合には、動作効率が劣るため、消費電流の増大を招き、発熱の原因となるという欠点がある。一方、正弦波に代えて、矩形波とすると、動作効率は向上するが、回転ノイズ、サージ電圧、高調波電流が増大し、それによる発熱増加を招くこととなる。
【００１６】
一方、本発明の実施の形態においては、増幅率Ａを充分に大きなものとすることで、ホール素子５からの正弦波信号の波高値の部分が、モータ制御回路の電源電圧でクリップされて、全体の波形形状が、台形波に近いものとなるようにしてある（図４参照）。そして、本発明の実施の形態におけるモータ制御回路においては、この台形波におけるスルレートを、第１及び第２の帰還抵抗器３，４の抵抗値の選択により最適値に設定できるものとすることで、動作効率の向上と、回転ノイズ、サージ電圧及び高調波ノイズの低減という相反する要求を満足することができるものとなっている。
したがって、第１及び第２の演算増幅器１，２からモータ７には、台形波に近似した電圧が印加されることとなり、急激なトルク変動による回転ノイズ、通電電流の向きが反転する際に発生するサージ電圧、矩形波に近い電圧程発生レベルの高い高調波ノイズの低減がなされる一方で、動作効率の改善がなされるものとなっている。
【００１７】
図５には、ホール素子５を電圧源９とホール素子等価出力抵抗器８ａ，８ｂで等価的に表した場合の本発明のモータ制御回路の等価回路が示されており、以下、同図を参照しつつ説明することとする。
まず、ホール素子５は、等価的には、２つの出力端子の間において、ホール素子等価出力抵抗器８ａ、電圧源９及びホール素子等価出力抵抗器８ｂが直列接続されたものと見ることができる。
そして、図５に示された等価回路において、仮に、第２の演算増幅器２及び第２の帰還抵抗器４がないとすると、この場合、第１の演算増幅器１においては、ホール素子５の一方の出力端子からの出力電圧を基準に、ホール素子等価出力抵抗器８ａと、第１の帰還抵抗器３の比で定まる増幅率で反転増幅が行われることとなる。
この状態において、第２の演算増幅器２及び第２の帰還抵抗器４が接続されたとすると、第１及び第２の演算増幅器１，２のそれぞれの非反転入力端子には、ホール素子５の出力状態によって変化する他方の演算増幅器の出力電圧が他方の帰還抵抗器を介して印加されることとなる。
【００１８】
すなわち、（演算増幅器出力電圧−ホール素子出力電圧）／増幅率で定まる電圧が、第１及び第２の演算増幅器１，２において、それぞれ非反転入力端子に印加されることとなり、それぞれの演算増幅器の動作基準点は常に変化するが、増幅率が高い場合は、（ホール素子等価出力抵抗値）＜＜（帰還抵抗値）となり、そのため、動作点基準点は、ホール素子５のバイアス電圧に近づくこととなる。但し、いかなる場合においても、増幅率は、先に述べたように、Ａ＝−（帰還抵抗値／ホール素子等価出力抵抗値）で定まるために変化することは無い。
したがって、増幅率が充分大きい場合は、第１及び第２の演算増幅器１，２の出力波形は、電源電圧範囲内では図４に示されたようにホール素子５の出力電圧の差分を演算増幅器により増幅したものとほぼ等価となり、ほぼ台形波に形成されることとなる。
【００１９】
そして、第１及び第２の演算増幅器１，２は、特に、その終段をプッシュプル型の電力増幅段とし、しかも、その終段のＭＯＳトランジスタのゲートバイアス電圧を所望の大きさにシフトできるよう構成されたものを用いることで、後述するように演算増幅器内での貫通電流による無効電力の抑圧が可能となる。
次に、図６及び図７を参照しつつ第１及び第２の演算増幅器１，２の好適な回路構成例について説明することとする。
まず、図６には、第１及び第２の演算増幅器１，２の内部における基本的な構成例が示されており、同図を参照しつつ、その構成について説明すれば、第１及び第２の演算増幅器１，２は、いずれも同一の構成を有してなるもので、前置増幅段１０１と電力増幅段１０２とに大別されてなり、前置増幅段１０１の出力段と電力増幅段１０２の出力段との間には、電流制限用抵抗器１０が接続される一方、電力増幅段１０２はボルテージホロアとして機能するよう構成されてなるものである。
【００２０】
図７には、前置増幅段１０１と電力増幅段１０２のより具体的な回路構成例が示されており、以下、同図を参照しつつこの回路構成例について説明する。なお、以下の説明においては、説明の便宜上、ＰチャンネルＭＯＳ  ＦＥＴを、「ＰＭＯＳ」と、ＮチャンネルＭＯＳ  ＦＥＴを、「ＮＭＯＳ」と、称することとする。
最初に、前置増幅段１０１について説明すれば、この前置増幅段１０１は、第２及び第３のＰＭＯＳ（図７においては、それぞれ「Ｑ２」、「Ｑ３」と表記）１２，１３を中心に構成された差動増幅段と、ＣＭＯＳ接続された第６のＰＭＯＳ（図７においては「Ｑ６」と表記）１６と第７のＮＭＯＳ（図７においては「Ｑ７」と表記）１７とで構成された出力段とに大別されて構成されたものとなっており、その構成は、公知・周知のものである。
【００２１】
すなわち、第２及び第３のＰＭＯＳ１２，１３は、差動増幅器として機能するように、相互にソースが接続されると共に、その接続点には、動作電流源として機能する第１のＰＭＯＳ（図７においては「Ｑ１」と表記）１１のドレインが接続され、この第１のＰＭＯＳ１１のソースには、所定の電源電圧ＶDDが印加されるものとなっている。
一方、第２のＰＭＯＳ１２のドレインには、第４のＮＭＯＳ（図７においては「Ｑ４」と表記）１４のドレインが、また、第３のＰＭＯＳ１３のドレインには、第５のＮＭＯＳ（図７においては「Ｑ５」と表記）１５のドレインがそれぞれ接続されている。この第４及び第５のＮＭＯＳ１４，１５は、相互にゲートが接続されると共に、第４のＮＭＯＳ１４のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第２及び第３のＰＭＯＳ１２，１３の差動増幅器の能動負荷として機能するようになっている。なお、第４及び第５のＮＭＯＳ１４，１５のソースは、共にグランドに接続されたものとなっている。
【００２２】
第６のＰＭＯＳ１６と第７のＮＭＯＳ１７は、相互にドレインが接続される一方、第６のＰＭＯＳ１６のソースには、所定の電源電圧が印加されるようになっており、また、第７のＮＭＯＳ１７のソースは、グランドに接続されたものとなっている。
そして、第１及び第６のＰＭＯＳ１１，１６のゲートは、相互に接続されて所定のバイアス電圧Ｖs3が印加されるものとなっている。さらに、第７のＮＭＯＳ１７のゲートが、第３のＰＭＯＳ１３のドレインと第５のＮＭＯＳ１５のドレインとの相互の接続点に接続されており、第２及び第３のＰＭＯＳ１２，１３による差動増幅信号が印加されるようになっている。
なお、第２のＰＭＯＳ１２のゲートは、反転入力端子となっており、第３のＰＭＯＳ１３のゲートは、非反転入力端子となっている。
かかる構成を有してなる前置増幅段１０１の動作は、公知・周知の通りであるのでここでの詳細な説明は省略するが、概括的に述べれば、第２及び第３のＰＭＯＳ１２，１３のそれぞれのゲートに印加された電圧の差が、差動増幅されて出力されるものである。
【００２３】
次に、電力増幅段１０２について説明する。
この電力増幅段１０２は、ハイサイド側差動増幅段５１Ａと、ローサイド側差動増幅段５１Ｂと、ハイサイド側オフセット段５２Ａと、ローサイド側オフセット段５２Ｂと、電力出力段５３とに大別されて構成されたものとなっている。
ハイサイド側差動増幅段５１Ａは、相互にソースが接続されて、差動増幅器を構成する第１０及び第１１のＮＭＯＳ（図７においては、それぞれ「Ｑ１０」、「Ｑ１１」と表記）２０，２１が設けられており、そのソースには動作電流源として機能する第１２のＮＭＯＳ（図７においては「Ｑ１２」と表記）２２のドレインが接続されており、この第１２のＮＭＯＳ２２のソースは、グランドに接続されたものとなっている。
一方、第１０のＮＭＯＳ２０のドレインには、第８のＰＭＯＳ（図７においては「Ｑ８」と表記）１８のドレインが、また、第１１のＮＭＯＳ２１のドレインには、第９のＰＭＯＳ（図７においては「Ｑ９」と表記）１９のドレインがそれぞれ接続されている。この第８及び第９のＰＭＯＳ１８，１９は、相互にゲートが接続されると共に、第８のＰＭＯＳ１８のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第１０及び第１１のＮＭＯＳ２０，２１の差動増幅器の能動負荷として機能するようになっている。なお、第８及び第９のＰＭＯＳ１８，１９のソースには、共に所定の電源電圧ＶDDが印加されるようになっている。
【００２４】
そして、第１０のＮＭＯＳ２０のゲートは、後述するローサイド側差動増幅段５１Ｂの第１４のＰＭＯＳ（図７においては「Ｑ１４」と表記）２４のゲート と相互に接続されて反転入力端子とされ、先に述べた前置増幅段１０１からの出力信号が印加されるものとなっている。
また、第１１のＮＭＯＳ２１のゲートは、後述するローサイド側差動増幅段５１Ｂの第１５のＰＭＯＳ（図７においては「Ｑ１５」と表記）２５のゲートと相互に接続されて非反転入力端子とされ、後述する電力出力段５３の第２２のＰＭＯＳ（図７においては「Ｑ２２」と表記）３２と第２３のＮＭＯＳ（図７においては「Ｑ２３」と表記）３３の相互の接続点に接続されたものとなっている。これによって、ハイサイド側差動増幅段５１Ａ及びローサイド側差動増幅段５１Ｂは、共にボルテージホロアとして機能するようになっている。
【００２５】
一方、ローサイド側差動増幅段５１Ｂにおいては、第１４及び第１５のＰＭＯＳ２４，２５が、差動増幅器として機能するように、相互にソースが接続されると共に、その接続点には、動作電流源として機能する第１３のＰＭＯＳ（図７においては「Ｑ１３」と表記）２３のドレインが接続され、この第１３のＰＭＯＳ２３のソースには、所定の電源電圧ＶDDが印加されるものとなっている。
また、第１４のＰＭＯＳ２４のドレインには、第１６のＮＭＯＳ（図７においては「Ｑ１６」と表記）２６のドレインが、また、第１５のＰＭＯＳ２５のドレインには、第１７のＮＭＯＳ（図７においては「Ｑ１７」と表記）２７のドレインがそれぞれ接続されている。この第１６及び第１７のＮＭＯＳ２６，２７は、相互にゲートが接続されると共に、第１６のＮＭＯＳ２６のゲートとドレインが接続されて、いわゆるカレントミラー接続されたものとなっており、第１４及び第１５のＰＭＯＳ２４，２５の差動増幅器の能動負荷として機能するようになっている。なお、第１６及び第１７のＮＭＯＳ２６，２７のソースは、共にグランドに接続されたものとなっている。
【００２６】
ハイサイド側オフセット段５２Ａは、電力出力段５３の第２２のＰＭＯＳ３２のゲート電圧バイアス用として、先のハイサイド側差動増幅段５１Ａと電力出力段５３との間に、また、ローサイド側オフセット段５２Ｂは、電力出力段５３の第２３のＰＭＯＳ３３のゲート電圧バイアス用として、先のローサイド側差動増幅段５１Ｂと電力出力段５３との間に、それぞれ設けられたものとなっている。
まず、ハイサイド側オフセット段５２Ａは、第１８のＰＭＯＳ（図７においては「Ｑ１８」と表記）２８と第１９のＮＭＯＳ（図７においては「Ｑ１９」と表記）２９がＣＭＯＳ接続されて構成されたものとなっている。すなわち、第１８のＰＭＯＳ２８のドレインと第１９のＮＭＯＳ２９のドレインは、相互に接続される一方、第１８のＰＭＯＳ２８のソースには、所定の電源電圧ＶDDが印加されるようになっており、第１９のＮＭＯＳ２９のソースは、グランドに接続されたものとなっている。
そして、第１８のＰＭＯＳ２８のゲートには、ハイサイド側差動増幅段５１Ａの第９のＰＭＯＳ１９と第１１のＮＭＯＳ２１との接続点が接続されて、ハイサイド側差動増幅段５１Ａの出力信号が印加されるものとなっている。一方、第１９のＮＭＯＳ２９のゲートは、ハイサイド側差動増幅段５１Ａの第１２のＮＭＯＳ２２のゲートと相互に接続されて、所定のバイアス電圧Ｖs1が印加されるものとなっている。
【００２７】
ローサイド側オフセット段５２Ｂは、第２０のＰＭＯＳ（図７においては「Ｑ２０」と表記）３０と第２１のＮＭＯＳ（図７においては「Ｑ２１」と表記）３１がＣＭＯＳ接続されて構成されたものとなっている。すなわち、第２０のＰＭＯＳ３０のドレインと第２１のＮＭＯＳ３１のドレインは、相互に接続される一方、第２０のＰＭＯＳ３０のソースには、所定の電源電圧ＶDDが印加されるようになっており、第２１のＮＭＯＳ３１のソースは、グランドに接続されたものとなっている。
そして、第２０のＰＭＯＳ３０のゲートは、ローサイド側差動増幅段５１Ｂの第１３のＰＭＯＳ２３のゲートと相互に接続されて、所定のバイアス電圧Ｖs2が印加されるものとなっている。一方、第２１のＮＭＯＳ３１は、ローサイド側差動増幅段５１Ｂの第１５のＰＭＯＳ２５と第１７のＮＭＯＳ２７との接続点が接続されて、ローサイド側差動増幅段５１Ｂの出力信号が印加されるものとなっている。
【００２８】
電力出力段５３は、第２２のＰＭＯＳ３２と第２３のＮＭＯＳ３３によるＣＭＯＳ構成のプッシュプル型増幅器が構成されたものとなっている。すなわち、第２２のＰＭＯＳ３２のドレインと第２３のＮＭＯＳ３３のドレインは、相互に接続されて、電力増幅段１０２の出力信号が出力される出力端子３４とされる一方、第２２のＰＭＯＳ３２のゲートには、先の第１８のＰＭＯＳ２８と第１９のＮＭＯＳ２９との接続点が、第２３のＮＭＯＳ３３のゲートには、先の第２０のＰＭＯＳ３０と第２１のＮＭＯＳ３１との接続点が、それぞれ接続されたものとなっている。また、第２２のＰＭＯＳ３２のソースには、所定の電源電圧ＶDDが印加される一方、第２３のＮＭＯＳ３３のソースは、グランドに接続されたものとなっている。
【００２９】
次に、かかる構成の電力増幅段１０２の動作について説明することとする。
まず、ハイサイド側差動増幅段５１Ａは、ＮＭＯＳ入力であるため、グランド（Ｖss）電位から閾値（Ｖth）までの範囲の信号が印加されても動作しないが、閾値を超え、電源電圧ＶDDまでの範囲の信号が印加されると動作するものとなっている。一方、ローサイド側差動増幅段５１Ｂは、電源電圧（ＶDD）からＰＭＯＳの閾値（Ｖth）分低い入力電圧に対しては、動作しないが、閾値（Ｖth）以下グランド電位（Ｖss）までの入力電圧に対しては動作するものとなっている。したがって、ハイサイド側差動増幅段５１Ａとローサイド側差動増幅段５１Ｂとが設けられた構成により、全電源電圧範囲の入力電圧で増幅動作が確保されるようになっている。
ハイサイド側差動増幅段５１Ａの第１０のＮＭＯＳ２０及びローサイド側差動増幅段５１Ｂの第１４のＰＭＯＳ２４に、前置増幅段１０１の出力電圧が印加されると、これらハイサイド側及びローサイド側差動増幅段５１Ａ，５１Ｂの反転入力側（第１０のＮＭＯＳ２０のゲート及び第１４のＰＭＯＳ２４のゲート）に電流制限用抵抗器１０を介して帰還される電力出力段５３の出力電圧と、前置増幅段１０１からの印加電圧との差電圧が、ハイサイド側差動増幅段５１Ａ、ローサイド側差動増幅段５１Ｂで、それぞれ増幅され，その結果、電力出力段５３の出力電圧が、ハイサイド側及びローサイド側差動増幅段５１Ａ，５１Ｂの反転入力側へ前置増幅段１０１から印加された電圧に等しくなるよう電力出力段５３の第２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３の動作状態が制御されることとなる。
【００３０】
したがって、ハイサイド側及びローサイド側差動増幅段５１Ａ，５１Ｂの反転入力側への入力が無信号状態となると、ハイサイド側及びローサイド側差動増幅段５１Ａ，５１Ｂの反転入力側及び電力出力段５３の出力端子３４には、電源電圧の１／２の電圧が現れることとなる。そして、この状態においては、電力出力段５３において、第２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３の双方が動作状態となるため、貫通電流が流れ、無効電力が消費されることとなる。
それ故、この無信号時には、電力出力段５３の第２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３のゲート電圧は、これらの閾値（Ｖth）よりも小さい方が、無効電流の低減という観点からは望ましい。この貫通電流（無効電流）の低減と、いわゆるクロスオーバ歪みの減少という要求は基本的に相反する関係にあるが、第２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３のゲート電圧のオフセットを適値に設定することで双方の要求を満足させることが可能である。
【００３１】
本発明の実施の形態においては、ハイサイド側オフセット段５２Ａによって第２２のＰＭＯＳ３２のゲート電圧が、また、ローサイド側オフセット段５２Ｂによって、第２３のＮＭＯＳ３３のゲート電圧が、第２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３の閾値に応じて数Ｖだけシフトされて印加されるようになっている。
すなわち、具体的には、ハイサイド側オフセット段５２Ａにおいては、第１８のＰＭＯＳ２８と第１９のＮＭＯＳ２９のサイズ比（チャンネルの幅Ｗ／チャンネル長Ｌ）を、また、ローサイド側オフセット段５２Ｂにおいては、第２０のＰＭＯＳ３０と第２１のＮＭＯＳ３１のサイズ比（チャンネルの幅Ｗ／チャンネル長Ｌ）を、ゲート電圧を高くする場合にはＰＭＯＳのサイズ比を大きくし、低くする場合にはＮＭＯＳのサイズ比を大きくするように設定することで、ゲート電圧のシフトを実現している。
【００３２】
ここで、このようなオフセットの具体的な数値例を挙げれば、例えば、電力出力段５３の第２２のＰＭＯＳ３２の閾値（Ｖth）が６５０ｍＶである場合において、無信号時のゲート電圧（Ｖgs）を１５０ｍＶとしてカットオフとなるように、ハイサイド側オフセット段５２Ａを先に述べたように設計することにより、第２２のＰＭＯＳ３２のゲート側において５００ｍＶの余裕を与えることが可能となる。
したがって、この場合、この第２２のＰＭＯＳ３２のドレインがフローティング状態（ハイインピーダンス状態）となる入力電圧範囲は、５００ｍＶ／Ｇ（但しＧは、ハイサイド側差動増幅段５１Ａとハイサイド側オフセット段５２Ａの利得の合計値）となるので、数ｍＶ以下に抑圧されることとなり、それ故、無効電流の低減と共にクロスオーバ歪みも小さく保たれることとなる。
【００３３】
さらに、前置増幅段１０１の出力が電流制限用抵抗器１０を介して第２２のＰＭＯＳ３２と第２３のＮＭＯＳ３３の相互の接続点、すなわち、出力端子３４と接続されているため、電力出力段５３がハイインピーダンス状態となる範囲では、前置増幅段１０１の出力電圧が出力端子３４に出力されることとなるので、実質的にハイインピーダンス状態は存在しなくなる。
特に、本発明の実施の形態におけるモータ制御回路のように、モータ７へ通電するトランジスタがいわゆるＨブリッジに接続されてなるものにあっては、電力出力段５３の出力が電源電圧／２となる場合には、モータ７のコイル（図示せず）へ流れる電流はほぼ零となり、負荷としてのインピーダンスは非常に高くなるため、電流制限用抵抗器１０を数ＫΩ以上の高い値に設定することが可能となる。そして、電流制限用抵抗器１０がこのように高抵抗値に設定されることで、第２２のＰＭＯＳ３２、第２３のＮＭＯＳ３３が動作状態にある場合に、出力電圧が電流制限用抵抗器１０を介して帰還されて回路へ不要な影響を及ぼすことが回避できるものとなる。
【００３４】
【発明の効果】
以上、述べたように、本発明によれば、出力段がプッシュプル増幅器に構成された演算増幅器を用いて回路を構成し、それぞれの演算増幅器に接続される帰還抵抗器の抵抗値の選定によってスルーレートの調整を可能としたので、モータの駆動効率を低下させることなく、従来の矩形波によるモータ駆動の際に問題であった回転ノイズ、サージ電圧、高調波ノイズの低減を図ることができるという効果を奏するものである。
また、演算増幅器の電力増幅段において、その終段を形成するＣＭＯＳトランジスタのゲート電圧を、その前段に設けたオフセット段によって所望する大きさにシフトできるような構成としたので、従来と異なり、クロスオーバ歪みを抑圧すると共に貫通電流を抑圧することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるモータ制御回路の基本的な回路構成を示す回路図である。
【図２】図１に示された回路において、ホール素子を等価回路で表した場合の回路図である。
【図３】ホール素子の出力電圧波形の一例を示す波形図である。
【図４】図１に示された回路における演算増幅器の入力電圧波形を示す波形図である。
【図５】図１に示された回路における演算増幅器の出力電圧波形を示す波形図である。
【図６】図１に示された回路における演算増幅器の構成例を示す構成図である。
【図７】図６に示された構成を有する演算増幅器の具体的な回路構成例を示す回路図である。
【図８】従来の回路構成例を示す回路図である。
【符号の説明】
１…第１の演算増幅器
２…第２の演算増幅器
３…第１の帰還抵抗器
４…第２の帰還抵抗器
５…ホール素子
５１Ａ…ハイサイド側差動増幅段
５１Ｂ…ローサイド側差動増幅段
５２Ａ…ハイサイド側オフセット段
５２Ｂ…ローサイド側オフセット段
５３…電力出力段
１０１…前置増幅段
１０２…電力増幅段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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