(57)【特許請求の範囲】
【請求項１】
テストするための多数個のＳＣＡＮセルを具備し、互いに異なるＳＣＡＮスタイルが適用されてＳＣＡＮテストが行なわれる２個以上のロジックブロックと、
各ロジックブロックに共通に接続され、各ロジックブロックのシフト及び正規動作を制御するために、いずれか１つのロジックブロックのＳＣＡＮテストのためのＳＣＡＮ信号に応答して、他のロジックブロックのＳＣＡＮスタイルに応じたＳＣＡＮテストのためのＳＣＡＮ信号に変換するためのＳＣＡＮ信号変換回路と、を含むことを特徴とするＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項２】
各ロジックブロックは、コア或いは使用者定義ロジックのうちいずれか一つであることを特徴とする請求項１に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項３】
前記異なるＳＣＡＮスタイルは、クロックＳＣＡＮ  ＳＣＡＮスタイル、マルチプレックスＳＣＡＮ  ＳＣＡＮスタイル及びＬＳＳＤ  ＳＣＡＮスタイルを含むことを特徴とする請求項１に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項４】
テストするための多数個のＳＣＡＮセルを具備した、クロックＳＣＡＮ  ＳＣＡＮスタイルが適用された第１ロジックブロックと、
多数個のＳＣＡＮセルを具備した、マルチプレックスＳＣＡＮ  ＳＣＡＮスタイルが適用された第２ロジックブロックと、
多数個のＳＣＡＮセルを具備した、ＬＳＳＤ  ＳＣＡＮスタイルが適用された第３ロジックブロックと、
前記第１乃至第３ロジックブロックに接続され、前記ロジックブロックのシフト及び正規動作を制御するために、前記第１ロジックブロックのための入力ＳＣＡＮ信号に応答して、前記ロジックブロックのシフト及び正規動作を制御するための多数個のＳＣＡＮ信号を発生するＳＣＡＮ信号変換回路とを含むことを特徴するＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項５】
前記ＳＣＡＮ信号変換回路は、
前記入力ＳＣＡＮ信号に応答して前記第１ロジックブロックのためのＳＣＡＮ信号と前記第２ロジックブロックのためのＳＣＡＮ信号を発生する第１ＳＣＡＮ信号変換回路と、
前記入力ＳＣＡＮ信号に応答して前記第３ロジックブロックのためのＳＣＡＮ信号を発生する第２ＳＣＡＮ信号変換回路とを含むことを特徴とする請求項４に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項６】
前記第１ＳＣＡＮ信号変換回路は、
前記入力ＳＣＡＮ信号に含まれた入力ＳＣＡＮクロック信号（ＳＣＫ−ＩＮ）を遅延することによって前記第１ロジックブロックのためのＳＣＡＮクロック信号（ＳＣＫ）を発生するための第１ディレイと、
前記入力ＳＣＡＮ信号に含まれた入力システムクロック信号（ＣＫ−ＩＮ）を遅延することによって前記第１ロジックブロックのためのシステムクロック信号（ＣＫ）を発生するための第２ディレイと、
前記第２ロジックブロックのためのＳＣＡＮ使用可能信号（ＳＥ）を発生するために、前記入力システムクロック信号（ＣＫ−ＩＮ）及び前記入力ＳＣＡＮクロック信号（ＳＣＫ−ＩＮ）をラッチするためのラッチ回路と、
前記ＳＣＡＮ使用可能信号（ＳＥ）に応答して前記システムクロック信号（ＣＫ）或いは前記ＳＣＡＮクロック信号（ＳＣＫ）のうちいずれか一つを選択することによって、前記第２ロジックブロックのためのテストクロック信号（ＭＣＫ）を発生するためのマルチプレクサとを含むことを特徴とする請求項５に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項７】
前記ラッチ回路は、ＲＳラッチであることを特徴とする請求項６に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項８】
前記第２ＳＣＡＮ信号変換回路は、
前記第３ロジックブロックのためのマスタシステムクロック信号（ＣＫ−ＭＡ１）に使用される第１クロック信号と、第２クロック信号を発生する第１の２位相クロック発生器と、
前記第３ロジックブロックのためのマスタシフトクロック信号（ＣＫ−ＭＡ２）に使用される第３クロック信号と、第４クロック信号を発生する第２の２位相クロック発生器と、
前記２位相クロック発生器から発生された前記第２及び第４クロック信号に応答して、前記第３ロジックブロックのためのスレーブクロック信号（ＣＫ−ＳＬ）を発生するスレーブシステム／シフトクロック発生手段とを含み、
前記第１及び第２クロック信号は２位相非重畳クロック信号であり、前記第３及び第４クロック信号は２位相非重畳クロック信号であることを特徴とする請求項５に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項９】
前記スレーブシステム／シフトクロック発生手段は、前記第３及び第４クロック信号がハイアクティブ信号である時ＡＮＤゲートで構成され、前記第３及び第４クロック信号がローアクティブ信号である時ＯＲゲートで構成されることを特徴とする請求項８に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１０】
テストするための多数個のＳＣＡＮセルを具備した、クロックＳＣＡＮ  ＳＣＡＮスタイルが適用された第１ロジックブロックと、
多数個のＳＣＡＮセルを具備した、マルチプレックスＳＣＡＮ  ＳＣＡＮスタイルが適用された第２ロジックブロックと、
多数個のＳＣＡＮセルを具備した、ＬＳＳＤ  ＳＣＡＮスタイルが適用された第３ロジックブロックと、
前記第１乃至第３ロジックブロックに接続され、前記ロジックブロックのシフト及び正規動作を制御するために、前記第２ロジックブロックのための入力ＳＣＡＮ信号に応答して、前記ロジックブロックのシフト及び正規動作を制御するための多数個のＳＣＡＮ信号を発生するＳＣＡＮ信号変換回路とを含むことを特徴とするＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１１】
前記ＳＣＡＮ信号変換回路は、
第１クロック信号と、前記入力ＳＣＡＮ信号に含まれた入力テストクロック信号（ＭＣＫ−ＩＮ）に応答して前記第３ロジックブロックのためのスレーブクロック信号（ＣＫ−ＳＬ）に使用される第２クロック信号を発生する２位相クロック発生器と、
前記入力ＳＣＡＮ信号に含まれた入力ＳＣＡＮ使用可能信号（ＳＥ−ＩＮ）と前記２位相クロック発生器からの前記第１クロック信号に応答して、前記第３ロジックブロックのためのマスタシステムクロック信号（ＣＫ−ＭＡ１）とマスタシフトクロック信号（ＣＫ−ＭＡ２）を発生するデマルチプレクサとを含み、
前記第１及び第２クロック信号は２位相非重畳クロック信号であることを特徴とする請求項１０に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１２】
前記入力テストクロック信号（ＭＣＫ−ＩＮ）は前記第２ロジックブロックのためのテストクロック信号（ＭＣＫ）と同じ、前記入力ＳＣＡＮ使用可能信号（ＳＥ−ＩＮ）は前記第２ロジックのためのＳＣＡＮ使用可能信号（ＳＥ）と同じなことを特徴とする請求項１１に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１３】
前記マスタシステムクロック信号（ＣＫ−ＭＡ１）は前記第１ロジックブロックのためのシステムクロック信号（ＣＫ）と同じ、前記マスタシフトクロック信号（ＣＫ−ＭＡ２）は前記第１ロジックブロックのためのＳＣＡＮクロック信号（ＳＣＫ）と同じなことを特徴とする請求項１１に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１４】
テストするための多数個のＳＣＡＮセルを具備した、クロックＳＣＡＮ  ＳＣＡＮスタイルが適用された第１ロジックブロックと、
多数個のＳＣＡＮセルを具備した、マルチプレックスＳＣＡＮ  ＳＣＡＮスタイルが適用された第２ロジックブロックと、
多数個のＳＣＡＮセルを具備した、ＬＳＳＤ  ＳＣＡＮスタイルが適用された第３ロジックブロックと、
前記第１乃至第３ロジックブロックに接続され、前記ロジックブロックのシフト及び正規動作を制御するために、前記第３ロジックブロックのための入力ＳＣＡＮ信号に応答して、前記ロジックブロックのシフト及び正規動作を制御するための多数個のＳＣＡＮ信号を発生するＳＣＡＮ信号変換回路とを含むことを特徴とするＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１５】
前記ＳＣＡＮ信号変換回路は、
前記入力ＳＣＡＮ信号に含まれた入力マスタシステムクロック信号（ＣＫ―ＭＡ１−ＩＮ）を遅延することによって前記第１ロジックブロックのためのＳＣＡＮクロック信号（ＳＣＫ）と前記第３ロジックブロックのためのマスタシステムクロック信号（ＣＫ―ＭＡ１）を発生する第１ディレイと、
前記入力ＳＣＡＮ信号に含まれた入力マスタシフトクロック信号（ＣＫ−ＭＡ２―ＩＮ）を遅延することによって前記第１ロジックブロックのためのシステムクロック信号（ＣＫ）と前記第３ロジックブロックのためのマスタシフトクロック信号（ＣＫ―ＭＡ２）を発生する第２ディレイと、
前記入力ＳＣＡＮ信号に含まれた入力スレーブクロック信号（ＣＫ−ＳＬ―ＩＮ）を遅延することによって前記第３ロジックブロックのためのスレーブクロック信号（ＣＫ−ＳＬ）を発生する第３ディレイと、
前記第２ロジックブロックのためのＳＣＡＮ使用可能信号（ＳＥ）を発生するために前記入力マスタシステムクロック信号（ＣＫ−ＭＡ１−ＩＮ）及び前記入力マスタシフトクロック信号（ＣＫ−ＭＡ２−ＩＮ）をラッチするラッチ回路と、
前記ＳＣＡＮ使用可能信号（ＳＥ）に応答して前記マスタシステムクロック信号（ＣＫ−ＭＡ１）或いは前記マスタシフトクロック信号（ＣＫ−ＭＡ２）のうちいずれか一つを選択するによって、前記第２ロジックブロックのためのテストクロック信号（ＭＣＫ）を発生するマルチプレクサとを含むことを特徴とする請求項１４に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１６】
前記マスタシステムクロック信号（ＣＫ−ＭＡ１）は前記ＳＣＡＮクロック信号（ＳＣＫ）と同じ、前記マスタシフトクロック信号（ＣＫ−ＭＡ２）は前記システムクロック信号（ＣＫ）と同じなことを特徴とする請求項１５に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【請求項１７】
前記ラッチ回路はＲＳラッチであることを特徴とする請求項１５に記載のＳＣＡＮ信号変換回路を具備した半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、より具体的には内蔵回路が採択した多数の種類のＳＣＡＮスタイルのうち一つに対応するＳＣＡＮ信号に応答して多数個のＳＣＡＮ信号を発生するためのＳＣＡＮ信号変換回路を具備した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近来コア基盤集積回路（ｃｏｒｅ−ｂａｓｅｄ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）設計が増加している。これは、システムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ；ＳＯＣ）設計が新しい設計傾向に広く認識されていることを意味する。従って、前記のような集積回路設計で、中央処理装置（ＣＰＵ）を含めたメモリコア或いはアナログコアがしばしば利用され、多様な種類のコアを種々内蔵した集積回路が開発されている。
【０００３】
コア設計において、テスト容易度を保障するためにＳＣＡＮデザインが適用される。ＳＣＡＮデザインにおいて、ＳＣＡＮスタイルはマルチプレックスＳＣＡＮ  ＳＣＡＮスタイル、クロックＳＣＡＮ  ＳＣＡＮスタイル、そしてＬＳＳＤ（ｌｅｖｅｌ  ｓｅｎｓｉｔｉｖｅ  ｓｃａｎ  ｄｅｓｉｇｎ）ＳＣＡＮスタイルの中から選択される。ＳＣＡＮデザインは、テスト容易度を保障するためにフルチップ（ｆｕｌｌ−ｃｈｉｐ）設計にもやはり使用される。
【０００４】
フルチップ設計において、万一内蔵されたコアのＳＣＡＮスタイルが使用者定義ロジック（ｕｓｅｒ  ｄｅｆｉｎｅｄ  ｌｏｇｉｃ；ＵＤＬ）（以下、ＵＤＬといい）のためのＳＣＡＮスタイルと異なると、チップのテストのためにコア或いはＵＤＬのテストプロトコルを変える必要が生じる。何故なら、万一コア及びＵＤＬのためのテストプロトコルのうち一つによってコア及びＵＤＬのシフト（ｓｈｉｆｔ）及び正規動作（ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ）が制御されるとすれば、自動テストパターン発生（ａｕｔｏｍａｔｉｃ  ｔｅｓｔ−ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｉｏｎ；ＡＴＰＧ）アルゴリズム等を使用するＳＯＣテストがより容易に実行することができるからである。
【０００５】
テストレディコア（ｔｅｓｔ  ｒｅａｄｙ  ｃｏｒｅ）と言われるコア（ｗｅｌｌ−ｐｒｅｐａｒｅｄ  ｃｏｒｅ）は、ＳＯＣテストのためのＵＤＬは勿論コアのための効率的なテストアクセススキーム（ｓｃｈｅｍｅ）を提供し、ＳＯＣテストの間にバス衝突を防止するためにテストアイソレーション（ｔｅｓｔ  ｉｓｏｌａｔｉｏｎ）機能を提供する。このようなテスト準備コアは、Ｈｅｅｍｉｎ  Ｐａｒｋ等によって１９９９年８月、Ｆｉｒｓｔ  ＩＥＥＥ  ＡＰ−ＡＳＩＣの３６３〜３６６頁に発表された論文“ＴＥＳＴ  ＲＥＡＤＹ  ＣＯＲＥ  ＤＥＳＩＧＮ  ＦＯＲ  ＴＥＡＫＬＩＴＥ  ＣＯＲＥ”に開示されている。論文は、コア内にアイソレーションリングを形成し、ＡＴＰＧアルゴリズムを使用するによってコアのシャドーロジック（ｓｈａｄｏｗ  ｌｏｇｉｃ）及びＵＤＬをテストする方法に対して示している。コア内に形成されたアイソレーションリングは、マルチプレックスＳＣＡＮ  ＳＣＡＮスタイル、クロックＳＣＡＮ  ＳＣＡＮスタイル、ＬＳＳＤ  ＳＣＡＮスタイルのようなＳＣＡＮスタイルのうち一つを採択する。このようなＳＣＡＮスタイルは、１９９９年に発刊されたＳｙｎｏｐｓｙｓ、“Ｔｅｓｔ  Ｃｏｍｐｉｌｅｒ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ”、ｖｅｒｓｉｏｎ  １９９９．０５．ｃｈａｐｔｅｒ  ３．１−３６頁に開示されている。ＳＯＣテストで、万一コアのためのＳＣＡＮスタイルがＵＤＬ或いは他の内蔵されたコアのためのＳＣＡＮスタイルと異なると、ＡＴＰＧアルゴリズムを実行するためにコア及びＵＤＬテストプロトコルを変えなければならない問題が発生する。
【０００６】
前述した問題点を解決するために、例えば、１９９８年１２月、Ｍｉｔｒａ等によって取得された米国Ｐａｔ．Ｎｏ．５，８５０，１５０、“ＦＩＮＡＬ  ＳＴＡＧＥ  ＣＬＯＣＫ  ＢＵＦＦＥＲ  ＩＮ  Ａ  ＣＬＯＣＫＥＤ  ＤＩＳＴＲＩＢＵＴＩＯＮ  ＮＥＴＷＯＲＫ”では入力クロック信号を受け入れてクロック信号とＳＣＡＮクロック信号を出力するバッファを使用する。そして、１９９８年７月、Ｌａｃｋｅｙによって取得された米国Ｐａｔ．Ｎｏ．５，７８３，９６０、“ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＩＭＰＲＯＶＥＤ  ＣＬＯＣＫ  ＳＩＧＮＡＬ  ＣＯＮＴＲＯＬ”ではＬＳＳＤマスタ／スレーブクロック制御方法及び装置に対して開示している。
【０００７】
【発明が解決しようとする課題】
近来、システム内に内蔵されるコアの数が増加するに従ってＳＯＣシステムはより複雑になっていく。従って、多様な種類のＳＣＡＮスタイルがＳＯＣシステムの内に存在することになる。しかし、前で説明した方法はテストプロトコルをクロックＳＣＡＮ  ＳＣＡＮスタイルでマルチプレックスＳＣＡＮ  ＳＣＡＮスタイルに変換することと、単純なＬＳＳＤクロックの制御のみに限定されている。だから、ＳＯＣシステムをテストするために多様な種類のＳＣＡＮスタイルを提供することができる新しいＳＣＡＮ信号変換回路が要求される。
【０００８】
従って、本発明は上述した諸般の問題点を解決するために提案されたもので、その目的は、より便利なチップテストの実行のために、一つのＳＣＡＮ信号に応答して多様なＳＣＡＮスタイルを採択したコア及び／或いは使用者定義ロジック（ＵＤＬ）のシフト及び正規動作を制御することができる多数個のＳＣＡＮ信号を発生するためのＳＣＡＮ信号変換回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の特徴によると、半導体集積回路装置は、内蔵回路をテストするための多数個のＳＣＡＮセルを具備した異なるＳＣＡＮスタイルが適用された２個以上のロジックブロックと、このロジックブロックに接続され、ロジックブロックのシフト及び正規動作を制御するために、前記ロジックブロックのうちいずれか一つに対応する入力ＳＣＡＮ信号を多様なＳＣＡＮ信号に変換するためのＳＣＡＮ信号変換回路とを含む。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施の形態を説明する。
【００１１】
本発明の新規なＳＣＡＮ信号変換回路は、半導体集積回路内に内蔵された回路が採択している多数のＳＣＡＮスタイルのうち一つのためのＳＣＡＮ信号に応答して多数のＳＣＡＮスタイルを可能とするＳＣＡＮ信号を発生する。従って、多様なＳＣＡＮスタイルを採択している内蔵回路を具備した半導体集積回路は、半導体集積回路装置に入力される一つのＳＣＡＮ信号に応答して集積回路全体をテストすることができる。
【００１２】
図１は本発明の第１実施形態によるＳＣＡＮ信号変換回路１００を具備した半導体集積回路装置１を示すためのブロック図である。図１を参照すると、半導体集積回路装置１は、２個のコア３０，５０とＵＤＬ４０、そしてＳＣＡＮ信号変換回路１００を含む。
【００１３】
第１コア３０はマルチプレックスＳＣＡＮ  ＳＣＡＮスタイルを適用して設計される。第２コア５０はＬＳＳＤ  ＳＣＡＮスタイルを適用して設計される。そして、ＵＤＬ４０はクロックＳＣＡＮ  ＳＣＡＮスタイルを適用して設計される。コア３０，５０はコア内にＵＤＬ４０をテストするためのアイソレーションリング（ｉｓｏｌａｔｉｏｎ  ｒｉｎｇ）（図示せず）を各々含み、ＵＤＬ４０はその内部に多数個の組合せ回路（ｃｏｍｂｉｎａｔｉｏｎａｌ  ｃｉｒｃｕｉｔｓ）（図示せず）を含む。そして、コア３０，５０及びＵＤＬ４０はＳＣＡＮ動作を実行するための多数個のＳＣＡＮセルを具備する。図面に図示されたフリップフロップ３５，４５，５５の各々はコア３０，５０及びＵＤＬ４０に含まれたＳＣＡＮセルのうちの一つに該当する。
【００１４】
図１に図示されたように、ＳＣＡＮ信号変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮを外部から入力し、多数個のＳＣＡＮ信号ＭＣＫ，ＳＥ，ＳＣＫ，ＣＫ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを出力する。このようなＳＣＡＮ信号はＳＣＡＮセル３５，４５，５５のシフト及び正規動作を制御するために使用される。
【００１５】
テストクロック信号ＭＣＫ及びＳＣＡＮ使用可能信号ＳＥはマルチプレックスＳＣＡＮ動作を実行するためのＳＣＡＮセル３５に入力され、ＳＣＡＮクロック信号ＳＣＫ及びシステムクロック信号ＣＫはクロックＳＣＡＮ動作を実行するためのＳＣＡＮセル４５に入力される。そしてマスタシステムクロック信号ＣＫ−ＭＡ１、マスタシフトクロック信号ＣＫ−ＭＡ２及びスレーブシステム／シフトクロック信号ＣＫ−ＳＬはＬＳＳＤ  ＳＣＡＮ動作を実行するためのＳＣＡＮセル５５に入力される。
【００１６】
ＳＣＡＮ信号変換回路１００は、ＵＤＬ４０のためのＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮを第１及び第２コア３０，５０のためのＳＣＡＮ信号ＭＣＫ，ＳＥ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬに変換する。その結果、多様なＳＣＡＮスタイルが適用された第１及び第２コア３０，５０及びＵＤＬ４０を内蔵した集積回路装置１はＳＣＡＮ信号変換回路１００によって発生された多様なＳＣＡＮ信号によってテストすることができる。だから、集積回路装置１は多数個のＳＣＡＮ信号に応答してより簡便にＡＴＰＧアルゴリズム等のテストアルゴリズムを適用してテストすることができる。
【００１７】
図２は図１に図示されたＳＣＡＮ信号変換回路１００の回路構成を示すための回路図であり、図３は図２に図示されたＲＳラッチ１１３を示すための詳細回路図である。図２を参照すると、ＳＣＡＮ信号変換回路１００はマルチプレックスＳＣＡＮ信号を発生するための第１ＳＣＡＮ信号変換回路１１０と、ＬＳＳＤ  ＳＣＡＮ信号を発生するための第２ＳＣＡＮ信号変換回路１２０を含む。
【００１８】
第１ＳＣＡＮ信号変換回路１１０は、２個のディレイ１１１，１１２、ＲＳラッチ１１３、そしてマルチプレクサ１１４で構成される。第１及び第２ディレイ１１１，１１２は集積回路でクロックＳＣＡＮ信号とマルチプレックスＳＣＡＮ信号を同時に使用するために必要とされ、これらはバッファ或いはインバータで構成することができる。ディレイ１１１，１１２の遅延時間は次に詳細に説明される。ＲＳラッチ１１３は図３に図示されたように２つのＮＯＲゲート１１３ａ，１１３ｂで構成される。
【００１９】
再び図２を参照すると、第２ＳＣＡＮ信号変換回路１２０は第１及び第２の２位相クロック発生器１２１，１２２とＡＮＤゲート１２３で構成される。２位相クロック発生器１２１，１２２は入力クロック信号を２位相非重畳クロック信号（ｔｗｏ−ｐｈａｓｅ  ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ  ｃｌｏｃｋ  ｓｉｇｎａｌｓ）に変換するのに使用される。一般的に、ＬＳＳＤ  ＳＣＡＮスタイルが適用された第２コア５０はラッチ（ｌａｔｃｈ）に基盤をおいて設計されるので、ラッチのために２位相クロック発生器１２１，１２２が要求される。そして、ＡＮＤゲート１２３は、２位相クロック発生器１２１，１２２からの出力信号がローアクティブ信号である時ＯＲゲートに代置することができる。
【００２０】
第１ＳＣＡＮ信号変換回路１１０で、入力ＳＣＡＮクロック信号ＳＣＫ−ＩＮと入力システムクロック信号ＣＫ−ＩＮは外部から第１及び第２ディレイ１１１，１１２に入力されることと同時にＲＳラッチ１１３に入力されラッチされる。そして、第１及び第２ディレイ１１１，１１２によって遅延された信号はクロックＳＣＡＮ信号ＳＣＫ，ＣＫに使用されるためにＵＤＬ４０に入力され、遅延された信号（即ち、クロックＳＣＡＮ信号ＳＣＫ，ＣＫ）はマルチプレックスＳＣＡＮ動作を実行するためのテストクロック信号ＭＣＫを発生するためにマルチプレクサ１１４に入力される。
【００２１】
ＲSラッチ１１３からのラッチされた信号は選択信号Ｓとしてマルチプレクサ１１４に出力されることと同時にマルチプレックスＳＣＡＮ動作を実行するためのＳＣＡＮ使用可能信号ＳＥとして第１コア３０に出力される。続いて、マルチプレクサ１１４はＲＳラッチ１１３からの選択信号Ｓに応答してＳＣＡＮクロック信号ＳＣＫ或いはシステムクロック信号ＣＫのうちいずれか一つを選択することによってテストクロック信号ＭＣＫを第１コア３０に出力する。
【００２２】
前で説明した過程によって、ＳＣＡＮ信号変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してマルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥを発生する。従って、ＳＣＡＮ信号変換回路１００はクロックＳＣＡＮ動作を実行するためのテストプロトコルをマルチプレックスＳＣＡＮ動作を実行するためのテストプロトコルに変換させた。その結果、マルチプレックスＳＣＡＮ動作を実行する第１コア３０はクロックＳＡＣＮ動作を実行するためのＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してテストされる。
【００２３】
第２ＳＣＡＮ信号変換回路１２０で、第１ディレイ１１１からのＳＣＡＮクロック信号ＳＣＫと第２ディレイ１１２からのシステムクロック信号ＣＫは各々第１及び第２の２位相クロック発生器１２１，１２２に入力される。第１の２位相クロック発生器１２１の第１出力信号はマスタシステムクロック信号ＣＫ−ＭＡ１として第２コア５０に入力され、第２の２位相クロック発生器１２２の第１出力信号はマスタシフトクロック信号ＣＫ−ＭＡ２として第２コア５０に入力される。そして、２位相クロック発生器１２１，１２２の第２出力信号の全てはスレーブシステム／シフトクロック信号ＣＫ−ＳＬを第２コア５０に出力するためにＡＮＤゲート１２３に入力される。
【００２４】
前で説明した過程によって、ＳＣＡＮ信号変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してＬＳＳＤ  ＳＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを発生する。従って、クロックＳＣＡＮ動作を実行するためのテストプロトコルはＳＣＡＮ信号変換回路１００によってマルチプレックスＳＣＡＮ動作を実行するためのプロトコルに変換される。その結果、ＬＳＳＤＳＣＡＮ動作を実行する第２コア５０はクロックＳＣＡＮ動作を実行するためのＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してテストされる。
【００２５】
図４は図２に図示されたＳＣＡＮ信号変換回路の入出力ＳＣＡＮ信号を示すためのタイミング図である。図４を参照すると、本発明によるＳＣＡＮ信号変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥとＬＳＳＤＳＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを発生することを確認することができる。この場合、クロックＳＣＡＮ信号ＳＣＫ，ＣＫは入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮを遅延するによって獲得される。ここで、遅延時間はテストクロック信号ＭＣＫのためのＳＣＡＮ使用可能信号ＳＥのホールドタイムマージンより長く設定される。
【００２６】
図５は本発明の第２実施形態によるＳＣＡＮ信号変換回路２００を示すためのブロック図である。ＳＣＡＮ信号変換回路２００は入力ＳＣＡＮ信号ＭＣＫ，ＳＥをクロックＳＣＡＮ信号ＳＣＫ，ＣＫとＬＳＳＤ  ＳＣＡＮ信号ＣＫ―ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬに変換する。図５を参照すると、本発明によるＳＣＡＮ信号変換回路２００は２位相クロック発生器２０１とデマルチプレクサ２０２を含む。
【００２７】
入力ＳＣＡＮ使用可能信号ＳＥ−ＩＮと入力テストクロック信号ＭＣＫ−ＩＮが外部から入力されると２位相クロック発生器２０１は入力テストクロック信号ＭＣＫ−ＩＮに応答して２位相非重畳クロック信号を発生する。２位相クロック発生器２０１の第１出力信号はデマルチプレクサ２０２に入力され、２位相クロック発生器２０１の第２出力信号はスレーブシステム／シフトクロック信号ＣＫ−ＳＬに使用されるためにＬＳＳＤ  ＳＣＡＮスタイルが適用されたコア或いはＵＤＬに入力される。デマルチプレクサ２０２は制御信号Ｃに応答してマスタシステムクロック信号ＣＫ−ＭＡ１或いはマスタシフトクロック信号ＣＫ−ＭＡ２のうちいずれか一つを発生する。ここで、入力ＳＣＡＮ使用可能信号ＳＥ−ＩＮはデマルチプレクサ２０２の制御信号Ｃに使用される。マスタシステムクロック信号ＣＫ−ＭＡ１はクロックＳＣＡＮ  ＳＣＡＮスタイルが適用されたコア或いはＵＤＬのシステムクロック信号ＣＫに使用され、マスタシフトクロック信号ＣＫ−ＭＡ２はクロックＳＣＡＮ  ＳＣＡＮスタイルが適用されたコア或いはＵＤＬのＳＣＡＮクロック信号ＳＣＫに使用される。そして、入力ＳＣＡＮ使用可能信号ＳＥ−ＩＮと入力テストクロック信号ＭＣＫ−ＩＮは遅延されなくＳＣＡＮ使用可能信号ＳＥとテストクロック信号ＭＣＫに使用される。
【００２８】
前述したように、本発明によるＳＣＡＮ信号変換回路２００は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，ＳＥ−ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，ＣＫ、マルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥ、そしてＬＳＳＤ  ＳＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを発生する。従って、他のＳＣＡＮスタイルが適用されたコア及び／或いはＵＤＬを内蔵した集積回路は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，ＳＥ−ＩＮの制御によってテストすることができる。
【００２９】
図６は図５に図示されたＳＣＡＮ信号変換回路２００の入出力ＳＣＡＮ信号を示すためのタイミング図である。図６を参照すると、入力ＳＣＡＮ使用可能信号ＳＥ−ＩＮはＳＣＡＮ使用可能信号ＳＥと同じ、入力テストクロック信号ＭＣＫ−ＩＮはテストクロック信号ＭＣＫと同じなことが分かる。そして、マスタシステムクロック信号ＣＫ−ＭＡ１はシステムクロック信号ＣＫと同じ、マスタシフトクロック信号ＣＫ−ＭＡ２はＳＣＡＮクロック信号ＳＣＫと同じなことが分かる。
【００３０】
図７は本発明の第３実施形態によるＳＣＡＮ信号変換回路３００を示すためのブロック図である。ＳＣＡＮ信号変換回路３００は入力ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮをクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥに変換する。
【００３１】
図７を参照すると、ＳＣＡＮ信号変換回路３００は第１乃至第３ディレイ３０１，３０２，３０３とＲＳラッチ３０４、そしてマルチプレクサ３０５を含む。これは入力スレーブクロック信号ＣＫ−ＳＬ−ＩＮを第３ディレイ３０３で遅延して得られるスレーブシステム／シフトクロック信号ＣＫ−ＳＬのみを除外し、図２に図示された第１ＳＣＡＮ信号変換回路１１０と同一の構成を有する。この場合、入力ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮはＬＳＳＤ  ＳＣＡＮ動作を実行するためのＳＣＡＮ信号であるので、入力ＳＣＡＮ信号は入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮと入力スレーブクロック信号ＣＫ−ＳＬ−ＩＮに区分される。第１乃至第３ディレイ３０１，３０２，３０３は集積回路内でマルチプレックスＳＣＡＮ信号とクロックＳＣＡＮ信号を同時に発生するために入力ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮを遅延させることに使用される。
【００３２】
ＬＳＳＤ  ＳＣＡＮ動作を実行するためのテストプロトコルをマルチプレックスＳＣＡＮ動作を実行するためのテストプロトコルに変換するために、入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮが外部から第１及び第２ディレイ３０１，３０２とＲＳラッチ３０４に入力される。ＲＳラッチ３０４は入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮをラッチしてＳＣＡＮ使用可能信号ＳＥを発生する。そして、第１及び第２ディレイ３０１，３０２によって遅延された信号、即ちマスタシステムクロック信号ＣＫ−ＭＡ１とマスタシフトクロック信号ＣＫ−ＭＡ２はマルチプレクサ３０５に入力される。マルチプレクサ３０５はＲＳラッチ３０４から供給された選択信号Ｓに応答してマスタシステムクロック信号ＣＫ−ＭＡ１或いはマスタシフトクロック信号ＣＫ−ＭＡ２のうちいずれか一つを選択してテストクロック信号ＭＣＫを出力する。この場合、ＲＳラッチ３０４からのＳＣＡＮ使用可能信号ＳＥはマルチプレクサ３０５のための選択信号Ｓに使用される。このように、ＳＣＡＮ信号変換回路３００はＬＳＳＤ  ＳＣＡＮ動作を実行するためのテストプロトコルをマルチプレックスＳＣＡＮ動作を実行するためのテストプロトコルに変換する。
【００３３】
さらに、ＳＣＡＮ信号変換回路３００は入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮを遅延することによってクロックＳＣＡＮ信号ＳＣＫ，ＣＫを発生する。遅延された入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮはＬＳＳＤ  ＳＣＡＮ動作を実行するためのマスタシステムクロック信号ＣＫ−ＭＡ１とマスタシフトクロック信号ＣＫ−ＭＡ２にも使用される。従って、ＳＣＡＮクロック信号ＳＣＫはマスタシステムクロック信号ＣＫ−ＭＡ１と同じ、システムクロック信号ＣＫはマスタシフトクロック信号ＣＫ−ＭＡ２と同じである。前述したように、ＳＣＡＮ信号変換回路３００はＬＳＳＤＳＣＡＮ動作を実行するためのテストプロトコルをクロックＳＣＡＮ動作を実行するためのテストプロトコルに変換する。だから、コア及び／或いはＵＤＬを内蔵した集積回路は入力ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮの制御によってテストすることができる。
【００３４】
図８は図７に図示されたＳＣＡＮ信号変換回路３００の入出力ＳＣＡＮ信号を示すためのタイミング図である。図８を参照すると、マスタシステムクロック信号ＣＫ−ＭＡ１はＳＣＡＮクロック信号ＳＣＫと同じ、マスタシフトクロック信号ＣＫ−ＭＡ２はシステムクロック信号ＣＫと同じである。そして、遅延時間は、図４に図示されたように、テストクロック信号ＭＣＫのためのＳＣＡＮ使用可能信号ＳＥのホールドタイムマージンより長く設定される。
【００３５】
前述したように、本発明によるＳＣＡＮ信号変換回路はＳＣＡＮスタイルのうち一つに対応する入力ＳＣＡＮ信号を多数個のコア及び／或いはＵＤＬ回路のシフト及び正規動作を制御するための多様なＳＣＡＮ信号を変換する。従って、多数個のコア及び／或いはＵＤＬ回路を内蔵した集積回路は、ＳＣＡＮ信号変換回路から発生された多様なＳＣＡＮ信号によってテストすることができる。だから、集積回路はＡＴＰＧアルゴリズム等のようなテストアルゴリズムをより容易に実行することができる。
【００３６】
以上で、本発明による回路の構成及び動作を図面に従って説明したが、これらは一例にすぎない。本発明の回路は本発明の技術的思想を外れない範囲内で多様な変化及び変更が可能である。
【００３７】
【発明の効果】
以上のような本発明によると、集積回路内に内蔵された回路が採択している多数のＳＣＡＮスタイルのうち一つのためのＳＣＡＮ信号に応答して多数のＳＣＡＮスタイルを実行することができるＳＣＡＮ信号を発生するので、集積回路装置に入力されるＳＣＡＮ信号に応答して集積回路全体をテストすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＳＣＡＮ信号変換回路を具備した半導体集積回路装置を示すブロック図である。
【図２】図１に図示されたＳＣＡＮ信号変換回路の回路構成を示す回路図である。
【図３】図２に図示されたＲＳラッチを示す詳細回路図である。
【図４】図２に図示されたＳＣＡＮ信号変換回路の入出力ＳＣＡＮ信号を示すためのタイミング図である。
【図５】本発明の第２実施形態によるＳＣＡＮ信号変換回路を示すブロック図である。
【図６】図５に図示されたＳＣＡＮ信号変換回路の入出力ＳＣＡＮ信号を示すためのタイミング図である。
【図７】本発明の第３実施形態によるＳＣＡＮ信号変換回路を示すブロック図である。
【図８】図７に図示されたＳＣＡＮ信号変換回路の入出力ＳＣＡＮ信号を示すためのタイミング図である。
【符号の説明】
１  半導体集積回路装置
３０，５０  コア
４０  ＵＤＬ
１００，２００，３００  ＳＣＡＮ信号変換回路
１１０  第１ＳＣＡＮ信号変換回路
１１１，１１２，３０１，３０２，３０３  ディレイ
１１３，３０４  ＲＳラッチ
１１４，３０５  マルチプレクサ
１２０  第２ＳＣＡＮ信号変換回路
１２１，１２２，２０１  ２位相クロック発生器
１２３  ＡＮＤゲート
２０２  デマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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