(57)【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜とこのゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記高誘電率絶縁膜に接する下層側に設けられた、第１の金属Ｍ１、Ｍ１と異なる仕事関数をもつ第２の金属Ｍ２およびシリコン（Ｓｉ）を含むシリサイドからなる第１の層領域と、第１の層領域に接する上層側に設けられた、Ｍ１およびＳｉを含むシリサイドからなる第２の層領域とを有し、
第１の金属Ｍ１がニッケル（Ｎｉ）であり、第１の層領域がＮｉxＭ２yＳｉ1-x-y（ｘ＋ｙ≧０．５５）で表される組成をもつシリサイドからなり、第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなり、
前記第１の層領域の厚みが５ｎｍ以下であり、
前記電界効果トランジスタがＰチャネル型トランジスタであることを特徴とする半導体装置。
【請求項２】
前記第１の層領域の厚みが１ｎｍ以上である請求項１に記載の半導体装置。
【請求項３】
前記第２の金属Ｍ２がＷ、Ｍｏ、Ｔａ又はＴｉである請求項１又は２に記載の半導体装置。
【請求項４】
シリコン基板上に、ゲート絶縁膜とこのゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記高誘電率絶縁膜に接する下層側に設けられた、ニッケル（Ｎｉ）と異なる仕事関数をもつ金属Ｍおよびシリコン（Ｓｉ）を含み、ＮｉxＭyＳｉ1-x-y（０≦ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）で表される組成をもつ第１の層領域と、第１の層領域に接する上層側に設けられた、ＮｉzＳｉ1-z（０≦ｚ＜１）で表される組成をもつ第２の層領域とを有し、
前記電界効果トランジスタとして、少なくとも第２の層領域の組成が互いに異なるＰチャネル型トランジスタ及びＮチャネル型トランジスタを有し、Ｐチャネル型トランジスタではｘ＋ｙ≧０．５５、ｚ≧０．５５を満たし、Ｎチャネル型トランジスタではｘ＋ｙ＜０．５５、ｚ＜０．５５を満たし、前記第１の層領域の厚みが５ｎｍ以下である半導体装置。
【請求項５】
前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉＳｉ相もしくはＮｉＳｉ2相を主成分として含むシリサイドからなる請求項４に記載の半導体装置。
【請求項６】
第１の層領域の組成が０＜ｘ＜１、０＜ｙ≦０．５を満たす請求項４又は５に記載の半導体装置。
【請求項７】
前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、０＜ｙ≦０．５を満たす請求項４に記載の半導体装置。
【請求項８】
前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉＳｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＳｉ主成分として含み、第１の層領域の組成がｘ＝０、０＜ｙ≦０．５を満たす請求項４に記載の半導体装置。
【請求項９】
前記Ｐチャネル型トランジスタの第１の層領域の組成が０＜ｘ＜１、０＜ｙ≦０．５を満たす請求項７又は８に記載の半導体装置。
【請求項１０】
第１の層領域の厚みがＴ１、第２の層領域の厚みがＴ２で表されるとき、Ｔ１＜Ｔ２である請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
第１の層領域の厚みがＴ１、第２の層領域の厚みがＴ２で表されるとき、Ｔ１＜Ｔ２、かつ、１ｎｍ≦Ｔ１≦３ｎｍである請求項１から９のいずれかに記載の半導体装置。
【請求項１２】
前記金属Ｍが、融点が１１００℃以上の高融点金属シリサイドを形成し得る金属である請求項４から１１のいずれかに記載の半導体装置。
【請求項１３】
前記金属Ｍが、Ｗ、Ｍｏ、Ｔａ又はＴｉである請求項４から１２のいずれかに記載の半導体装置。
【請求項１４】
前記高誘電率絶縁膜として、ＨｆもしくはＺｒを含む絶縁膜を有する請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記のＨｆもしくはＺｒを含む絶縁膜が、前記ゲート電極と接する部分に設けられている請求項１４に記載の半導体装置。
【請求項１６】
前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む高誘電率絶縁膜とを含む積層構造を有する請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記高誘電率絶縁膜としてＨｆＳｉＯＮ膜を有する請求項１から１６のいずれかに記載の半導体装置。
【請求項１８】
請求項１に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第２の金属Ｍ２及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上に第１の金属Ｍ１の膜を形成し、熱処理を行って前記第２の金属Ｍ２とＳｉを含む前記金属含有膜中にＭ１を含むようにシリサイド化し、かつ、前記シリコン膜をフルシリサイド化する工程と、
シリサイド化しなかったＭ１を除去する工程を有する半導体装置の製造方法。
【請求項１９】
請求項２に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第２の金属Ｍ２及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上にニッケル（Ｎｉ）膜を形成し、熱処理を行って前記第２の金属Ｍ２とＳｉを含む前記金属含有膜中にＮｉを含むようにシリサイド化し、かつ、前記シリコン膜をフルシリサイド化する工程と、
シリサイド化しなかったＮｉを除去する工程を含み、
前記シリサイド化工程において、前記ゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がＮｉxＭ２yＳｉ1-x-y（ｘ＋ｙ≧０．５５）となるように、前記Ｎｉ膜の厚みを設定する半導体装置の製造方法。
【請求項２０】
請求項４に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属Ｍ及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上にニッケル（Ｎｉ）膜を形成し、熱処理を行って前記金属ＭとＳｉを含む前記金属含有膜中にＮｉを含むようにシリサイド化し、かつ、前記シリコン膜をフルシリサイド化する工程と、
シリサイド化しなかったＮｉを除去する工程を含み、
前記シリサイド化工程において、Ｐチャネル型トランジスタのゲート電極の組成とＮチャネル型トランジスタのゲート電極の組成が前記の所定の組成になるように、Ｐチャネル領域上のＮｉ膜の厚みとＮチャネル領域上のＮｉ膜の厚みを設定する半導体装置の製造方法。
【請求項２１】
請求項５に記載の半導体装置の製造方法であって、
前記シリサイド化工程おいて、Ｐチャネル領域では、第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＮｉＳｉ相もしくはＮｉＳｉ2相を主成分とし、第１の層領域の組成がｘ＋ｙ＜０．５５を満たすようにＮｉ膜の厚みを設定する請求項２０に記載の半導体装置の製造方法。
【請求項２２】
請求項７に記載の半導体装置の製造方法であって、
前記シリサイド化工程において、Ｐチャネル領域では、第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、ｙ≦０．５を満たすようにＮｉ膜を設けない請求項２０に記載の半導体装置の製造方法。
【請求項２３】
請求項８に記載の半導体装置の製造方法であって、
前記シリサイド化工程において、Ｐチャネル領域では、第２の層領域がＮｉＳｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、ｙ≦０．５を満たすようにＮｉ膜を設けない請求項２０に記載の半導体装置の製造方法。
【請求項２４】
前記Ｎｉ膜の厚みｔと、前記金属含有膜と前記シリコン膜との積層膜の厚みＴとの比をｔ／Ｔ≧１．６４とする請求項１９に記載の半導体装置の製造方法。
【請求項２５】
Ｐチャネル領域では、前記Ｎｉ膜の厚みｔ１と、前記金属含有膜と前記シリコン膜との積層膜の厚みＴとの比をｔ１／Ｔ≧１．６４とし、
Ｎチャネル領域では、前記Ｎｉ膜の厚みｔ２と、前記金属含有膜と前記シリコン膜との積層膜の厚みＴとの比を０．２８≦ｔ２／Ｔ≦０．９５とする請求項２０又は２１に記載の半導体装置の製造方法。
【請求項２６】
前記シリサイド化工程において、Ｎチャネル領域およびＰチャネル領域上に第１のＮｉ膜を形成した後、Ｎチャネル領域上にのみ、Ｎｉに対して安定な拡散防止膜を形成し、しかる後にＰチャネル領域を含む全面に第２のＮｉ膜を形成して、シリサイド化に関与するＮｉ膜の厚みを制御する請求項２０、２１又は２５に記載の半導体装置の製造方法。
【請求項２７】
前記シリサイド化工程において、Ｎチャネル領域上にのみ、Ｎｉに対して安定な拡散防止膜を形成し、しかる後にＰチャネル領域を含む全面にＮｉ膜を形成する請求項２２又は２３に記載の半導体装置の製造方法。
【請求項２８】
前記拡散防止膜が、Ｎｉシリサイドに対して選択的にエッチングできる材料からなる請求項２６又は２７に記載の半導体装置の製造方法。
【請求項２９】
前記拡散防止膜がＴｉＮもしくはＴａＮを主成分とする材料からなる請求項２６、２７又は２８に記載の半導体装置の製造方法。
【請求項３０】
前記シリサイド化工程の熱処理温度が、前記トランジスタの拡散領域に形成されている金属シリサイドの抵抗値を増大させない温度である請求項１８から２９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置ならびにその製造方法に関するものであり、特に、ゲート絶縁膜に高誘電率材料およびゲート電極に金属シリサイド材料を用いる、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する技術である。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。
【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、（１）メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、（２）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であることが必要である。
【０００４】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
【０００５】
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴの電極、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。
【０００６】
例えば、非特許文献１には、ＳｉＯ2上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶでありこの二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。
【０００７】
しかしながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金からなるメタル層を基板上に作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が劣化し、結果、素子の特性や信頼性が損なわれるといった問題がある。
【０００８】
一方、ｐｏｌｙ−Ｓｉ電極パターンをＮｉで完全にシリサイド化して得られるシリサイドゲート電極に関する技術が最近注目されている。この技術の特徴は、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、ｐｏｌｙ−Ｓｉ電極をサリサイドプロセスによってシリサイド化することが可能であることである。このため、従来のＣＭＯＳプロセスと整合性が高く、また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した膜をエッチング除去する必要がないためゲート絶縁膜へのダメージを抑制できる。
【０００９】
非特許文献２および３には、図２に示すようなＭＯＳＦＥＴにおいて、ゲート絶縁膜にＳｉＯ2を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極パターンをＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ，ＢドープＮｉＳｉ）を用いることにより、電極の仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。なお、図中の符号は、それぞれ、１がシリコン基板、２が素子分離領域、３ａがＳｉＯ2膜、４がエクステンション拡散領域、５がソース・ドレイン拡散領域、６がシリサイド層、７がゲート側壁、９が層間絶縁膜、１１がＰドープＮｉＳｉ電極、１２がＢドープＮｉＳｉ電極を示す。
【００１０】
また、非特許文献４には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を用い、ゲート電極に完全にシリサイド化されたＮｉシリサイド電極を用いたＭＯＳＦＥＴにおいて、結晶相の形成を利用してＮｉシリサイドの組成を制御することにより（相制御Ｎｉフルシリサイド技術）、図３に示すように、トランジスタの広範囲な実効仕事関数の制御が可能であることが開示されている。このとき、ＰＭＯＳ用にＮｉ3Ｓｉを、ＮＭＯＳ用にＮｉＳｉ2を用いることで、±０．３ＶのＶｔｈを実現可能である。
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．３５９
【非特許文献２】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．２４７
【非特許文献３】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００３，ｐ．３１５
【非特許文献４】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．９１
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の相制御Ｎｉフルシリサイド技術は、メタルゲート電極と高誘電率ゲート絶縁膜を用いたＣＭＯＳを実現する技術として期待されている。しかしながら、上記の相制御Ｎｉフルシリサイド技術では実効仕事関数の微調整が難しいといった問題がある。ＨｆＳｉＯＮ上のＮｉシリサイドの実効仕事関数は、結晶相の形成によって自己整合的に決まるＮｉシリサイドの組成に対応しているので、結晶相に対応して段階的な値となる。非特許文献４によれば、ＨｆＳｉＯＮ上にＮｉＳｉ2、ＮｉＳｉ、Ｎｉ3Ｓｉの結晶相を安定に形成可能であり、実効仕事関数はそれぞれ４．４、４．５、４．８ｅＶであることが示されている。このような実効仕事関数の段階的な変化は、それぞれの値がデバイスの設計と整合していれば、Ｖｔｈの安定性を確保する上で非常に有用であるが、一方で、より広範囲のデバイスへの応用が難しいといった問題がある。
【００１２】
例えば、ＬＳＴＰ（ｌｏｗ  ｓｔａｎｄ−ｂｙ  ｐｏｗｅｒ）デバイスではＶｔｈの値を±０．４〜０．５Ｖに設定する必要がある。このときの実効仕事関数の値はＳｉのミッドギャップ（Ｅｉ：４．６ｅＶ）の±０．１〜０．１５Ｖが最適である。具体的には、実効仕事関数が４．４５〜４．５ｅＶの電極をＮ型ＭＯＳＦＥＴに、実効仕事関数が４．７〜４．７５ｅＶの電極をＰ型ＭＯＳＦＥＴに適用することが望ましい。また、ノンドープチャネルＳＯＩデバイスではゲート電極の実効仕事関数はＳｉのミッドギャップ（Ｅｉ：４．６ｅＶ）が最適である。しかしながら、例えば、ＨｆＳｉＯＮ上のＮｉＳｉ2、ＮｉＳｉおよびＮｉ3Ｓｉの実効仕事関数はそれぞれ４．４ｅＶ、４．５ｅＶおよび４．８ｅＶであることから、これらのデバイスに最適な実効仕事関数を現状の相制御フルシリサイド技術で実現することは困難である。
【００１３】
そこで、従来の相制御フルシリサイド技術に加え、新たに実効仕事関数の微調整が可能な技術が必要である。すなわち、本発明の目的は、上述した問題を解決し、相制御フルシリサイド技術をより広範囲のデバイスに応用可能にし、高性能で信頼性に優れた半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、以下の各項に記載した態様を含む。
【００１５】
（１）シリコン基板上に、ゲート絶縁膜とこのゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置において、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記高誘電率絶縁膜に接する下層側に設けられた、第１の金属Ｍ１、Ｍ１と異なる仕事関数をもつ第２の金属Ｍ２およびシリコン（Ｓｉ）を含むシリサイドからなる第１の層領域と、第１の層領域に接する上層側に設けられた、Ｍ１およびＳｉを含むシリサイドからなる第２の層領域とを有することを特徴とする半導体装置。
【００１６】
（２）第１の金属Ｍ１がニッケル（Ｎｉ）であり、第１の層領域がＮｉxＭ２yＳｉ1-x-y（ｘ＋ｙ≧０．５５）で表される組成をもつシリサイドからなり、第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなる１項に記載の半導体装置。
【００１７】
（３）前記電界効果トランジスタがＰチャネル型トランジスタである２項に記載の半導体装置。
【００１８】
（４）シリコン基板上に、ゲート絶縁膜とこのゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
前記ゲート絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を有し、
前記ゲート電極が、前記高誘電率絶縁膜に接する下層側に設けられた、ニッケル（Ｎｉ）と異なる仕事関数をもつ金属Ｍおよびシリコン（Ｓｉ）を含み、ＮｉxＭyＳｉ1-x-y（０≦ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）で表される組成をもつ第１の層領域と、第１の層領域に接する上層側に設けられた、ＮｉzＳｉ1-z（０≦ｚ＜１）で表される組成をもつ第２の層領域とを有し、
前記電界効果トランジスタとして、少なくとも第２の層領域の組成が互いに異なるＰチャネル型トランジスタ及びＮチャネルトランジスタを有し、Ｐチャネル型トランジスタではｘ＋ｙ≧０．５５、ｚ≧０．５５を満たし、Ｎチャネル型トランジスタではｘ＋ｙ＜０．５５、ｚ＜０．５５を満たす半導体装置。
【００１９】
（５）前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉＳｉ相もしくはＮｉＳｉ2相を主成分として含むシリサイドからなる４項に記載の半導体装置。
【００２０】
（６）第１の層領域の組成が０＜ｘ＜１、０＜ｙ≦０．５を満たす４項又は５項に記載の半導体装置。
【００２１】
（７）前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、０＜ｙ≦０．５を満たす４項に記載の半導体装置。
【００２２】
（８）前記Ｐチャネル型トランジスタは、そのゲート電極の第２の層領域がＮｉＳｉ相を主成分として含むシリサイドからなり、
前記Ｎチャネル型トランジスタは、そのゲート電極の第２の層領域がＳｉ主成分として含み、第１の層領域の組成がｘ＝０、０＜ｙ≦０．５を満たす４項に記載の半導体装置。
【００２３】
（９）前記Ｐチャネル型トランジスタの第１の層領域の組成が０＜ｘ＜１、０＜ｙ≦０．５を満たす７項又は８項に記載の半導体装置。
【００２４】
（１０）第１の層領域の厚みがＴ１、第２の層領域の厚みがＴ２で表されるとき、Ｔ１＜Ｔ２である１項から９項のいずれかに記載の半導体装置。
【００２５】
（１１）第１の層領域の厚みがＴ１、第２の層領域の厚みがＴ２で表されるとき、Ｔ１＜Ｔ２、かつ、Ｔ１≦５ｎｍである１項から９項のいずれかに記載の半導体装置。
【００２６】
（１２）前記金属Ｍが、融点が１１００℃以上の高融点金属シリサイドを形成し得る金属である４項から１１項のいずれかに記載の半導体装置。
【００２７】
（１３）前記金属Ｍが、Ｗ、Ｍｏ、Ｔａ又はＴｉである４項から１２項のいずれかに記載の半導体装置。
【００２８】
（１４）前記高誘電率絶縁膜として、ＨｆもしくはＺｒを含む絶縁膜を有する１項から１３項のいずれかに記載の半導体装置。
【００２９】
（１５）前記のＨｆもしくはＺｒを含む絶縁膜が、前記ゲート電極と接する部分に設けられている１４項に記載の半導体装置。
【００３０】
（１６）前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む高誘電率絶縁膜とを含む積層構造を有する１項から１５項のいずれかに記載の半導体装置。
【００３１】
（１７）前記高誘電率絶縁膜としてＨｆＳｉＯＮ膜を有する１項から１６項のいずれかに記載の半導体装置。
【００３２】
（１８）１項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第２の金属Ｍ２及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上に第１の金属Ｍ１の膜を形成し、熱処理を行って前記ゲートパターン全体をＭ１のシリサイドにする工程と、
シリサイド化しなかったＭ１を除去する工程を有する半導体装置の製造方法。
【００３３】
（１９）２項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第２の金属Ｍ２及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上にニッケル（Ｎｉ）膜を形成し、熱処理を行って前記ゲートパターン全体をＮｉのシリサイドにするシリサイド化工程と、
シリサイド化しなかったＮｉを除去する工程を含み、
前記シリサイド化工程において、前記ゲート電極の第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がＮｉxＭ２yＳｉ1-x-y（ｘ＋ｙ≧０．５５）となるように、前記Ｎｉ膜の厚みを設定する半導体装置の製造方法。
【００３４】
（２０）４項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属Ｍ及びシリコン（Ｓｉ）を含む金属含有膜を形成し、この金属含有膜上に非結晶シリコン膜もしくは多結晶シリコン膜又はこれらの両方からなるシリコン膜を形成する工程と、
前記ゲート絶縁膜、前記金属含有膜および前記シリコン膜を含む積層膜を加工してゲートパターンを形成する工程と、
このゲートパターン上にニッケル（Ｎｉ）膜を形成し、熱処理を行って前記ゲートパターン全体をＮｉのシリサイドにするシリサイド化工程と、
シリサイド化しなかったＮｉを除去する工程を含み、
前記シリサイド化工程において、Ｐチャネル型トランジスタのゲート電極の組成とＮチャネル型トランジスタのゲート電極の組成が前記の所定の組成になるように、Ｐチャネル領域上のＮｉ膜の厚みとＮチャネル領域上のＮｉ膜の厚みを設定する半導体装置の製造方法。
【００３５】
（２１）５項に記載の半導体装置の製造方法であって、
前記シリサイド化工程おいて、Ｐチャネル領域では、第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＮｉＳｉ相もしくはＮｉＳｉ2相を主成分とし、第１の層領域の組成がｘ＋ｙ＜０．５５を満たすようにＮｉ膜の厚みを設定する２０項に記載の半導体装置の製造方法。
【００３６】
（２２）７項に記載の半導体装置の製造方法であって、
前記シリサイド化工程において、Ｐチャネル領域では、第２の層領域がＮｉ3Ｓｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、ｙ≦０．５を満たすようにＮｉ膜を設けない２０項に記載の半導体装置の製造方法。
【００３７】
（２３）８項に記載の半導体装置の製造方法であって、
前記シリサイド化工程において、Ｐチャネル領域では、第２の層領域がＮｉＳｉ相を主成分とし、第１の層領域の組成がｘ＋ｙ≧０．５５を満たすようにＮｉ膜の厚みを設定し、Ｎチャネル領域では、第２の層領域がＳｉを主成分として含み、第１の層領域の組成がｘ＝０、ｙ≦０．５を満たすようにＮｉ膜を設けない２０項に記載の半導体装置の製造方法。
【００３８】
（２４）前記Ｎｉ膜の厚みｔと前記ゲートパターンの積層膜の厚みＴとの比をｔ／Ｔ≧１．６４とする１９項に記載の半導体装置の製造方法。
【００３９】
（２５）Ｐチャネル領域では、前記Ｎｉ膜の厚みｔ１と前記ゲートパターンの積層膜の厚みＴとの比をｔ１／Ｔ≧１．６４とし、
Ｎチャネル領域では、前記Ｎｉ膜の厚みｔ２と前記ゲートパターンの積層膜の厚みＴとの比を０．２８≦ｔ２／Ｔ≦０．９５とする２０項又は２１項に記載の半導体装置の製造方法。
【００４０】
（２６）前記シリサイド化工程において、Ｎチャネル領域およびＰチャネル領域上に第１のＮｉ膜を形成した後、Ｎチャネル領域上にのみ、Ｎｉに対して安定な拡散防止膜を形成し、しかる後にＰチャネル領域を含む全面に第２のＮｉ膜を形成して、シリサイド化に関与するＮｉ膜の厚みを制御する２０項、２１項又は２５項に記載の半導体装置の製造方法。
【００４１】
（２７）前記シリサイド化工程において、Ｎチャネル領域上にのみ、Ｎｉに対して安定な拡散防止膜を形成し、しかる後にＰチャネル領域を含む全面にＮｉ膜を形成する２２項又は２３項に記載の半導体装置の製造方法。
【００４２】
（２８）前記拡散防止膜が、Ｎｉシリサイドに対して選択的にエッチングできる材料からなる２６項又は２７項に記載の半導体装置の製造方法。
【００４３】
（２９）前記拡散防止膜がＴｉＮもしくはＴａＮを主成分とする材料からなる２６項、２７項又は２８項に記載の半導体装置の製造方法。
【００４４】
（３０）前記シリサイド化工程の熱処理温度が、前記トランジスタの拡散領域に形成されている金属シリサイドの抵抗値を増大させない温度である１８項から２９項のいずれかに記載の半導体装置の製造方法。
【発明の効果】
【００４５】
本発明によれば、高誘電率絶縁膜上に金属シリサイドからなるゲート電極を設けた電界効果トランジスタ構造において、広い実効仕事案数制御幅を得ることができるとともに、実効仕事関数の値の微調整が可能になる。これにより、所望のしきい値に設定された半導体装置を提供することができる。
【００４６】
より具体的には、高誘電率ゲート絶縁膜（例えばＨｆＳｉＯＮ膜）を用い、このゲート絶縁膜と接するゲート電極の下層側に、実効仕事関数調整用金属Ｍ２（例えばＷ）を含むシリサイド層領域を形成し、この上に金属Ｍ１のシリサイド層を設けた構造において、（１）Ｍ１とＭ２の組み合わせ、（２）Ｍ２を含むシリサイド層領域の組成比、（３）Ｍ２を含むシリサイド層領域の厚さ、の３つパラメータを調整することによって、シリサイドゲート電極の実効仕事関数を制御できる。
【００４７】
この結果、従来プロセスと整合が高く、製造が容易であり、且つ、高性能で信頼性に優れた、メタルゲート電極および高誘電率ゲート絶縁膜を備えたデバイスを提供することができる。
【発明を実施するための最良の形態】
【００４８】
以下に本発明の実施の形態を図面に用いて説明する。
【００４９】
本発明の主な特徴は、ゲート絶縁膜上に金属シリサイドゲート電極が形成された電界効果トランジスタ構造において、ゲート絶縁膜と金属Ｍ１のシリサイドからなるシリサイド電極層との間に、Ｓｉと金属Ｍ１と実効仕事関数調整用金属Ｍ２とを含む３元系シリサイドからなるシリサイド層領域（以下、適宜「調整用シリサイド層」という）を有していることにある。この調整用シリサイド層は、ゲート絶縁膜および上層側のシリサイド電極層に接して設けられている。このような構造によって、従来のシリサイド技術による効果が得られるとともに、所望の実効仕事関数に設定されたトランジスタを提供できる。特に、ゲート絶縁膜に高誘電率絶縁膜を用い、シリサイド金属Ｍ１としてニッケル（Ｎｉ）を用いることにより、結晶層の形成を利用して自己整合的に組成が制御可能なシリサイド技術（いわゆる相制御フルシリサイド技術）によって得られる実効仕事関数の安定性を確保しながら、所望の実効仕事関数に設定された、高性能で信頼性に優れたトランジスタを提供できる。
【００５０】
図１は、本発明の半導体装置の実施形態を示す断面図である。図中の符号は、それぞれ、１がシリコン基板、２が素子分離領域、３ａがＳｉＯ2膜、３ｂがＨｆＳｉＯＮ膜、４がエクステンション拡散領域、５がソース・ドレイン拡散領域、６がシリサイド層、７がゲート側壁、８がシリサイド電極層、９が層間絶縁膜、１０が調整用シリサイド層を示す。
【００５１】
本実施形態においては、図１示すように、トランジスタのチャネル領域のシリコン基板１上にＳｉＯ2膜３ａ及びＨｆＳｉＯＮ膜３ｂからなるゲート絶縁膜が形成され、その上にシリサイド電極層８及び調整用シリサイド層１０からなるゲート電極が形成されている。
【００５２】
このゲート電極は、２層構造を有し、ゲート電極上層部は、相制御フルシリサイド技術により結晶相が制御された金属シリサイド層８からなり、ゲート絶縁膜に接するゲート電極下層部は、ゲート電極上層部を構成するシリサイド金属と同種の金属と、実効仕事関数調整用金属と、Ｓｉを含む３元系の調整用シリサイド層１０からなる。
【００５３】
このようなゲート積層構造を用いる場合、ゲート絶縁膜として、高誘電率材料を用いること、すなわち、ゲート絶縁膜を高誘電率材料で形成する技術と、ゲート電極の相制御フルシリサイド技術とを組み合わせて使用する。相制御フルシリサイド技術は、ゲート絶縁膜に高誘電率材料を用いることで実効仕事関数をより広い範囲で制御できるためである（非特許文献４を参照）。
【００５４】
本発明においてゲート絶縁膜に用いられる高誘電率材料は、ＳｉＯ2の比誘電率（３．６）より大きな比誘電率をもつ材料であり、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼性が向上する点から、窒素が導入された高誘電率材料が好ましい。高誘電率材料中の金属としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ＨｆまたはＺｒが好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮがさらに好ましい。
【００５５】
本発明におけるゲート絶縁膜は、高誘電率材料からなる絶縁膜（高誘電率絶縁膜）を含むものであり、高誘電率絶縁膜単独、あるいはシリコン酸化膜もしくはシリコン酸窒化膜とその上に積層された高誘電率絶縁膜とを含む積層膜を用いることができる。
【００５６】
高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電圧を制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。
【００５７】
また高誘電率絶縁膜は、膜中の金属元素Ｍｉ（例えばＨｆ）とＳｉとのモル比（原子数比）Ｍｉ／（Ｍｉ＋Ｓｉ）が０．３以上０．７以下であることが好ましい。この比が０．３以上であるとデバイス動作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、高誘電率絶縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の結晶化が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる。
【００５８】
ゲート電極を構成するシリサイド金属は、サリサイド技術によりシリサイドを形成する金属を用いることができ、例えば、Ｎｉ、Ｔａ、Ｐｔ、Ｃｏ、Ｔｉ、Ｈｆ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂが挙げられる。これらの中でもＮｉが好ましい。Ｎｉは、比較的低温（３５０〜５００℃の範囲）で、ゲート電極全体を完全にシリサイド化できる。そのため、ソース・ドレイン拡散領域のコンタクト領域に形成されている金属シリサイドの抵抗値の増大を抑えることができる。また、Ｎｉは、このような温度範囲で、Ｓｉの濃度が高い結晶相とＮｉの濃度が高い結晶相の両方を形成できる。さらに、ゲート電極を形成するためのシリコンのシリサイド化において自己整合的に電極のＮｉＳｉ組成が決定され、その組成が安定し、プロセスのバラツキを抑えることができる。
【００５９】
ゲート絶縁膜と接するゲート電極下層側に設けられた調整用シリサイド層は、ゲート電極の実効仕事関数を調整するために、実効仕事関数調整用金属を含有する。この実効仕事関数調整用金属は、ゲート電極の実効仕事関数を伝導帯方向へシフトさせたい場合は、フルシリサイド化に用いた金属（例えばＮｉ）よりも小さい仕事関数を持つ金属を採用する。一方、価電子帯方向へシフトさせたい場合は、フルシリサイド化に用いた金属（例えばＮｉ）よりも大きい仕事関数を持つ金属を採用する。シリサイドの仕事関数はシリサイドに含まれる金属の仕事関数に依存し、２種類のシリサイド金属とＳｉを含む３元系シリサイドの仕事関数は２種の金属の混合比に依存するため、この依存性に基づいて金属を選択することができる。例えば、ゲート電極の実効仕事関数を伝導帯方向へシフトさせる実効仕事関数調整用金属としてはＴａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｗ、Ｖなどが挙げられる。一方、ゲート電極の実効仕事関数を価電子帯方向へシフトさせる仕事関数調整用金属としてはＰｔ、Ｃｏ、Ｍｏ、Ｎｉ、Ｐｄ、Ｒｕ、Ｉｒ、Ｒｅなどが挙げられる。
【００６０】
また、この調整用シリサイド層は、その上に設けられるシリサイド層の融点より高い融点を持つ金属シリサイド層からなることが好ましく、融点が１１００℃以上の金属シリサイドからなることがより好ましい。この調整用シリサイド層上に設けられるシリサイド層の形成時において実効仕事関数調整用金属の拡散が抑えられ、所望の調整用シリサイド層を容易に形成することができる。このような金属シリサイド層を形成する金属としては、Ｗ、Ｍｏ、Ｔａ、Ｔｉを好適に用いることができる。
【００６１】
調整用シリサイド層を構成する３元系シリサイドの組成は、実効仕事関数調整用金属の割合が１０モル％（原子％）以上が好ましく、２０モル％以上がより好ましく、３０モル％以上が特に好ましい。この範囲にあると、製造プロセスの過程で実効仕事関数調整用金属を含む３元系シリサイドが相分離を起こしにくく組成が均一になり、結果、トランジスタのしきい値Ｖｔｈのばらつきが抑えられる。一方、実効仕事関数調整用金属の割合は、５０モル％（原子％）以下が好ましく、４０モル％以下がより好ましく、３５モル％以下が特に好ましい。この範囲にあると、３元系シリサイドに占めるフルシリサイド化金属（例えばＮｉ）の組成が十分に維持され、実効仕事関数の制御幅を十分に確保できる。
【００６２】
調整用シリサイド層に好適な、ニッケルと実効仕事関数調整用金属Ｍとシリコンからなるシリサイドは、Ｐ型ＭＯＳＦＥＴにおいては、ＮｉxＭyＳｉ1-x-y（０≦ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）で表される組成を有し、ｘ＋ｙ≧０．５５を満たすことが好ましく、ｘ＋ｙ＞０．６を満たすことがより好ましく、ｘ＋ｙ＞０．７を満たすことが特に好ましい。一方、Ｎ型ＭＯＳＦＥＴにおいては、ＮｉxＭyＳｉ1-x-y（０≦ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）で表される組成を有し、ｘ＋ｙ＜０．５５を満たすことが好ましい。Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴにおいて、実効仕事関数調整用金属Ｍの原子数比ｙは、上記の通り、ｙ≧０．１が好ましく、ｙ≧０．２がより好ましく、ｙ≧０．３が特に好ましく、一方、ｙ≦０．５が好ましく、ｙ≦０．４がより好ましく、ｙ≦０．３５が特に好ましい。
【００６３】
調整用シリサイド層の厚さは５ｎｍ以下であることが好ましく、３ｎｍ以下であることがより好ましい。この調整用シリサイド層の厚さは、実効仕事関数調整用金属を含む領域の厚み方向（基板に垂直方向）の長さである（調整用シリサイド層とゲート絶縁膜との界面を基点とする）。金属−半導体界面あるいは金属−金属界面においては、相互に波動関数の染みだしが起る。この染みだし量は、界面からの距離に比例して指数関数的に減衰し、界面におけるラフネスの影響を考慮すると、ほぼ５ｎｍ程度で無視できるレベルにまで減衰する。したがって、調整用シリサイド層の厚さが５ｎｍ以下になると、電極上部の波動関数の染み出し効果によりゲート電極の実効仕事関数変調効果が現れ、この染みだし量を変化させることで、ゲート電極の実効仕事関数の制御が可能になる。この調整用シリサイド層の厚さが３ｎｍ以下であれば、シリサイド電極上部からの波動関数の染みだし効果が十分に得られる。また、この調整用シリサイド層の厚さが３ｎｍ以下であれば、ゲート電極の加工におけるドライエッチングの負担が軽減できる。厚さの均一性および十分な効果を得る点から、この調整用シリサイド層の厚さは１ｎｍ以上であることが好ましく、２ｎｍ以上であることがより好ましい。
【００６４】
調整用シリサイド層上のシリサイド電極層に好適なニッケルシリサイドは、Ｐ型ＭＯＳＦＥＴにおいては、ＮｉzＳｉ1-z（０．５５≦ｚ＜１）で表される組成を持つことが好ましく、さらに０．６＜ｚ＜０．８を満たすことがより好ましく、０．７＜ｚ＜０．８を満たすことが特に好ましい。一方、Ｎ型ＭＯＳＦＥＴでは、ＮｉzＳｉ1-z（０＜ｚ＜０．５５）で表される組成を持つことが好ましく、さらに、０．３＜ｚ＜０．５５を満たすことがより好ましく、０．３＜ｚ＜０．３５若しくは０．４５＜ｚ＜０．５５を満たすことが特に好ましい。すなわち、Ｐ型ＭＯＳＦＥＴのシリサイド電極層は、Ｎｉ3Ｓｉ相を主成分として含むシリサイドからなることが好ましく、Ｎ型ＭＯＳＦＥＴのシリサイド電極層は、ＮｉＳｉ相もしくはＮｉＳｉ2相を主成分として含むシリサイドからなることが好ましい。ニッケルシリサイドの結晶相は、主として、ＮｉＳｉ2、ＮｉＳｉ、Ｎｉ3Ｓｉ2、Ｎｉ2Ｓｉ、Ｎｉ3Ｓｉに分類され、これらの混合物も形成可能である。
【００６５】
なお、本明細書において「高誘電率」（Ｈｉｇｈ−ｋ）とは、一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ2）からなる絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素の誘電率よりも概して誘電率が高いことを意味し、その具体的数値等は特に限定されるものではない。
【００６６】
また、本明細書において、ゲート電極の「実効仕事関数」とは、一般にゲート絶縁膜とゲート電極とのＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
【００６７】
以下、本発明の実施形態について、図面を用いてさらに説明する。
【００６８】
図４ａ〜図４ｊは、本発明に係るＭＯＳＦＥＴの製造方法の実施形態を示す工程断面図である。
【００６９】
まず、図４ａに示すように、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。
【００７０】
続いて、素子分離されたシリコン基板表面にゲート絶縁膜３（ＳｉＯ2膜３ａ及びＨｆＳｉＯＮ膜３ｂ）を形成した。本実施形態のゲート絶縁膜は、ゲート絶縁膜中のＨｆ濃度が深さ方向（基板に垂直方向）で変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、シリコン基板側へ向かって濃度が低くなり、ＨｆＳｉＯＮ膜中の平均Ｈｆモル比（原子数比）Ｈｆ／（Ｈｆ＋Ｓｉ）が０．５であるＨｆＳｉＯＮ膜３ｂの領域と、シリコン基板とゲート絶縁膜との界面付近のシリコン熱酸化膜（ＳｉＯ2膜３ａ）の領域から形成されている。このようなゲート絶縁膜は次のようにして形成した。まず、厚み１．９ｎｍのシリコン熱酸化膜を形成し、次いで厚み０．５ｎｍのハフニウム（Ｈｆ）膜をロングスロースパッタ法で堆積した。次に、酸素中で５００℃１分、続いて窒素中で８００℃３０秒の２段階の熱処理を行って、シリコン基板に接する領域にＳｉＯ2膜３ａが残るように、Ｈｆを下地のシリコン熱酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成した。その後、ＮＨ3雰囲気中９００℃１０分の窒化アニールを行ってＨｆＳｉＯＮ膜３ｂを得た。
【００７１】
次に、このＨｆＳｉＯＮ膜３ｂ上に、タングステンシリサイド層（Ｗシリサイド層）１０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法よって堆積した。このＷシリサイド層１０は融点が１１００℃以上であり、その厚さは３ｎｍとした。また、このＷシリサイド層中のタングステン（Ｗ）の含有量は、モル比（原子数比）Ｗ／Ｓｉ＝１／２とした。本実施形態で採用したタングステンは、ゲート電極の実効仕事関数を伝導帯方向へシフトさせることができる。
【００７２】
次に、Ｗシリサイド層１０上にスパッタ法を用いてＳｉ膜１３を１０ｎｍ堆積し、次いで厚さ８０ｎｍの多結晶シリコン膜（ｐｏｌｙ−Ｓｉ膜）１４と厚さ１０ｎｍのシリコン酸化膜１５を形成した。
【００７３】
次に、図４ｂに示すように、シリコン基板上の積層膜を、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲート電極パターンに加工した。続いて、ゲート電極パターンをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成した。
【００７４】
次に、図４ｃに示すように、シリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成した。次いで、再度イオン注入を行い、その後に活性化アニールを行ってソース・ドレイン拡散領域５を形成した。
【００７５】
次に、図４ｄに示すように、厚さ２０ｎｍの金属膜２３をスパッタにより全面に堆積した。次いで、図４ｅに示すように、サリサイド技術により、ゲート電極、ゲート側壁膜および素子分離領域をマスクとして、ソース・ドレイン拡散領域のみに厚さ約４０ｎｍのシリサイド層６を形成した。本実施形態では、このシリサイド層６として、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）層を形成した。このＮｉモノシリサイド層の代わりにＣｏシリサイド層やＴｉシリサイド層を形成してもよい。
【００７６】
次に、図４ｆに示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜９を形成した。次いで、この層間絶縁膜９をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によってその表面を平坦化し、続いて図４ｇに示すように、層間絶縁膜のエッチバックを行うことでゲート電極パターンのｐｏｌｙ−Ｓｉ膜１４を露出させた。
【００７７】
次に、図４ｈに示すように、ゲート電極パターンのｐｏｌｙ−Ｓｉ膜１４をシリサイド化するための第１金属膜１６（Ｎｉ膜）を形成した。この第１金属膜１６の形成は、ＤＣマグネトロンスパッタ法により室温で行い、厚みを５５ｎｍとした。ニッケル（Ｎｉ）は５００℃以下でシリサイド化できるため、ソース・ドレイン拡散領域５にすでに形成されているシリサイド層６（ＮｉＳｉ層）の抵抗値がそれ以上高くならない温度でｐｏｌｙ−Ｓｉ膜１４を完全にシリサイド化できる。
【００７８】
この工程でのＮｉ膜（第１金属膜１６）の膜厚は、Ｎｉとゲート電極パターン上部（ｐｏｌｙ−Ｓｉ膜１４）に含まれるＳｉとゲート電極パターン下部（Ｗシリサイド層１０）に含まれるＳｉとが十分に反応してシリサイド化した時に、前記ゲート電極下部の組成がＮｉxＷyＳｉ1-x-y（ｘ＋ｙ＜０．５５）となり、前記ゲート電極上部の組成がＮｉzＳｉ1-z（ｚ＜０．５５）となるような膜厚に設定することが好ましい。より好ましくは、前記ゲート電極下部の組成がＮｉxＷyＳｉ1-x-y（ｘ＋ｙ＜０．５５）となり、前記ゲート電極上部がＮｉＳｉ相もしくはＮｉＳｉ2相を主成分として含むような膜厚に設定する。
【００７９】
次に、Ｎｉの拡散を防止するための拡散防止層１７（ＴｉＮ膜）を全面に形成した。この拡散防止層の形成は、反応性スパッタ法により３００℃で行い、厚みを２０ｎｍとした。拡散防止層１７は、ゲート電極パターン全体のＳｉをシリサイド化する熱処理工程において、シリサイド化用の金属の拡散を防止でき、かつ自身が安定である材料からなるものを用いる。さらに、この拡散防止層１７が、素子製造の簡便性から、シリサイド化用の金属および層間絶縁膜に対して選択的にエッチングできる材料からなることが好ましい。
【００８０】
次に、図４ｉに示すように、リソグラフィー技術とＲＩＥ技術を用いて拡散防止層１７（ＴｉＮ膜）をパターニングし、Ｐ型ＭＯＳＦＥＴ領域における第１金属膜１６（Ｎｉ膜）上の拡散防止層１７（ＴｉＮ膜）のみ除去した。その後、第１金属膜１６と同種の第２金属膜２２（Ｎｉ膜）を全面に形成した。この第２金属膜２２（Ｎｉ膜）の形成は、ＤＣマグネトロンスパッタ法により室温で行い、厚みを１００ｎｍとした。したがって、Ｐ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜上では合計１５５ｎｍの厚みのＮｉ膜がシリサイド化反応に関与するのに対し、Ｎ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜上では拡散防止層１７の下の厚み５５ｎｍのＮｉ膜のみがシリサイド化反応に関与する。
【００８１】
この工程での第２金属膜２２（Ｎｉ膜）の膜厚は、ゲート電極パターン上部（ｐｏｌｙ−Ｓｉ膜１４）に含まれるＳｉとゲート電極パターン下部（Ｗシリサイド層１０）に含まれるＳｉと第１金属膜１６及び第２金属膜２２のＮｉとが十分に反応してシリサイド化した時に、前記ゲート電極下部の組成がＮｉxＷyＳｉ1-x-y（ｘ＋ｙ≧０．５５）となり、前記ゲート電極上部の組成がＮｉzＳｉ1-z（ｚ≧０．５５）となるような膜厚に設定することが好ましい。より好ましくは、前記ゲート電極下部の組成がＮｉxＷyＳｉ1-x-y（ｘ＋ｙ≧０．５５）となり、前記ゲート電極上部がＮｉ3Ｓｉ相を主成分として含むような膜厚に設定する。
【００８２】
次に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ膜１４と第１金属膜１６および第２金属膜２２をシリサイド化させるための熱処理を行った。この熱処理は、第１及び第２の金属膜の酸化を防ぐため非酸化雰囲気中であることが求められる。さらにこの熱処理は、ゲート絶縁膜上のスパッタＳｉ膜１３及びｐｏｌｙ−Ｓｉ膜１４を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散領域５に形成されているシリサイド層６が高抵抗にならない温度で行う必要がある。本実施形態では、ソース・ドレイン拡散領域５に形成されているシリサイド層６のシリサイドと、ゲート絶縁膜上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃２分とした。ソース・ドレイン拡散領域５に形成されているシリサイド層６のシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。
【００８３】
この熱処理により、Ｎ型ＭＯＳＦＥＴ領域では厚み５５ｎｍのＮｉ膜（第１金属膜１６）とゲート電極パターン（スパッタＳｉ膜１３、ｐｏｌｙ−Ｓｉ膜１４及びＷシリサイド層１０）中のＳｉとが反応してゲート絶縁膜３直上までシリサイド化する。一方、Ｐ型ＭＯＳＦＥＴ領域では厚み１５５ｎｍのＮｉ膜とゲート電極パターン（スパッタＳｉ膜１３、ｐｏｌｙ−Ｓｉ膜１４及びＷシリサイド層１０）中のＳｉとが反応してゲート絶縁膜３直上までシリサイド化される。Ｐ型ＭＯＳＦＥＴ領域では、Ｎ型ＭＯＳＦＥＴ領域と同じ膜厚のｐｏｌｙ−Ｓｉ膜１４に供給できるＮｉの量が多いために、Ｎ型ＭＯＳＦＥＴ領域の上部ゲート電極（Ｎｉシリサイド電極１９）よりもＮｉの濃度が高い上部ゲート電極（Ｎｉシリサイド電極１８）が形成される。本実施形態のＮｉ膜厚では、Ｘ線回折（ＸＲＤ）測定およびラザフォード後方散乱（ＲＢＳ）測定によると、Ｎ型ＭＯＳＦＥＴ領域のゲート電極の上部（Ｎｉシリサイド電極１９）はＮｉＳｉ単一相であり、そのＮｉ／（Ｎｉ＋Ｓｉ）組成比（原子数比）は約０．５であった。一方、Ｐ型ＭＯＳＦＥＴ領域のゲート電極の上部（Ｎｉシリサイド電極１８）はＮｉ3Ｓｉ単一相であり、そのＮｉ／（Ｎｉ＋Ｓｉ）組成比（原子数比）は約０．７５であった。
【００８４】
Ｎｉ3Ｓｉ相は、シリサイド化に関与するＮｉ膜の厚みｔ１とゲート電極パターンの積層膜の厚みＴとの比がｔ１／Ｔ≧１．６４の範囲に設定することにより容易に形成することができる。一方、ＮｉＳｉ相またはＮｉＳｉ2相は、シリサイド化に関与するＮｉ膜の厚みｔ２とゲート電極パターンの積層膜の厚みＴとの比が０．２８≦ｔ／Ｔ≦０．９５の範囲に設定することりより容易に形成することができる。特に、ＮｉＳｉ2層は０．２８≦ｔ／Ｔ≦０．５４、ＮｉＳｉ相は０．５５≦ｔ／Ｔ≦０．９５に設定することにより容易に形成できる。
【００８５】
最後に、上記の熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＴｉＮ膜を、硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去した。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。
【００８６】
以上の工程を経ることにより、図４（ｊ）に示されるような、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域でゲート電極構造の異なるＭＯＳＦＥＴを形成した。このＭＯＳＦＥＴは、ゲート電極上層側に互いに異なる結晶相からなるＮｉシリサイド層１８、１９が形性され、ゲート電極下層側にＷを含む互いに異なる組成をもつＮｉシリサイド層２０、２１が形性されている。ゲート電極下部のシリサイド層２０、２１は、調整用シリサイド層であり、その厚さはＷシリサイド層１０とほぼ同じ３ｎｍ程度であった。
【００８７】
得られたＭＯＳＦＥＴのゲート電極下部（調整用シリサイド層）に含まれるタングステン（Ｗ）は、仕事関数調整用金属であり、ニッケル（Ｎｉ）に比べて仕事関数が小さい。したがって、Ｗを含むＮｉシリサイド電極は、Ｗを含まないＮｉシリサイド電極に比べて、Ｗの仕事関数の影響を受けて実効仕事関数が伝導帯側へシフトする。図５に、ＨｆＳｉＯＮ上における従来の相制御Ｎｉシリサイド技術で得られるＮｉシリサイド電極の実効仕事関数のＮｉ組成に対する変化と、本発明のＮｉシリサイド電極の実効仕事関数のＮｉ組成に対する変化を示す。この図が示すように、電極下部の調整用シリサイド層のＷの影響を受けて、Ｎｉ3Ｓｉの電極上部を有するゲート電極及びＮｉＳｉの電極上部を有するゲート電極の実効仕事関数がそれぞれ４．７５ｅＶ及び４．４５ｅＶとなり、Ｅｉ±０．１５ｅＶが実現できることがわかる。この実効仕事関数の値はＶｔｈ±０．５ｅＶのＬＯＰ（Ｌｏｗ  Ｏｐｅｒａｔｉｏｎ  Ｐｏｗｅｒ）デバイスに対して最適の値である。
【００８８】
このように、本実施形態によれば、高誘電率膜上に、仕事関数調整用金属を含む５ｎｍ以下の薄いシリサイド層を形成することにより、実効仕事関数の微調整が容易になり、所望の実効仕事関数が実現可能となり、その結果Ｖｔｈの設計範囲を広げることができる。
【００８９】
ゲート絶縁膜に接するゲート電極下部に仕事関数調整用金属を含む領域（調整用シリサイド層）を有するＮｉシリサイドゲート電極は、その実効仕事関数の値が、調整用シリサイド層の（１）シリサイド金属の種類（仕事関数の違い）、（２）組成、（３）厚さ、の３つのパラメータに支配されている。すなわち、本発明は、以下の３つの知見に基づいている。（１）仕事関数の異なる２種類の金属を組み合わせることよる、２種類の金属シリサイドの実効仕事関数の中間値の実現。（２）３種類の元素（仕事関数調整用金属、Ｎｉ、Ｓｉ）の組成変化による実効仕事関数調整。（３）ゲート電極下部の調整用シリサイド層の厚さ変化による、上部シリサイド電極からの波動関数の滲み出し量の変化。図５に示されるように、ゲート電極下部にＷＮｉシリサイド層を設けた本発明のゲート電極は、従来のＮｉシリサイド電極に比べてＨｆＳｉＯＮ上の実効仕事関数が伝導帯方向へシフトする。これは、Ｗの仕事関数がＮｉの仕事関数よりも小さく、ゲート電極／ＨｆＳｉＯＮ界面における仕事関数がＷの影響を受けて変化しているためである。
【００９０】
図６は、仕事関数調整用金属にタングステン（Ｗ）を用い、上述の実施形態の方法に従って作製したＭＯＳＦＥＴについて、実効仕事関数の調整用シリサイド層を形成するためのＷシリサイド膜の組成を変化させたときの、ＨｆＳｉＯＮ上に形成したゲート電極の実効仕事関数を示したものである。Ｗシリサイド膜中に適量のＷが存在すると、ＨｆＳｉＯＮ／ＷＮｉシリサイド界面で生じるフェルミピニングにより、実効仕事関数は伝導帯方向にシフトする。Ｗの濃度が低くなるに従い、３元系の調整用シリサイド層の組成は従来のＮｉシリサイド電極の組成に近づき、実効仕事関数のシフト量が小さくなる。
【００９１】
図７は、仕事関数調整用金属にＷを用い、上述の実施形態の方法に従って作製したＭＯＳＦＥＴについて、実効仕事関数の調整用シリサイド層を形成するためのＷシリサイド膜の厚みを変化させたときの、ＨｆＳｉＯＮ上に形成したゲート電極の実効仕事関数の変化を示したものである。Ｗシリサイド膜厚の膜厚を５ｎｍ以下、特に３ｎｍ以下になると、Ｎｉシリサイド電極上部からの波動関数の染み出しの効果が生まれ、Ｗシリサイド膜厚の減少にともない実効仕事関数の値は従来のＮｉシリサイド電極の値に近づくように変化する。
【００９２】
このように、本実施形態によれば、図６および図７に示した実行仕事関数の範囲に従ってしきい値（Ｖｔｈ）を設定可能であり、メタルゲートと高誘電率膜とのゲートスタック技術を広範囲のデバイスに適用すること可能になる。
【００９３】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば、ゲート絶縁膜上に形成するシリサイド膜はプロセス工程中にゲート絶縁膜を劣化させない範囲であればタングステン（Ｗ）に限定するものではない。より大きな仕事関数調整幅を必要とする場合は、ゲート電極の主成分を構成するシリサイド金属（Ｎｉ）に対し、仕事関数の違いが大きい金属を採用することが効果的である。また、ゲート電極の主成分であるシリサイド金属（Ｎｉ）についても、フルシリサイド化工程においてソース・ドレイン領域のコンタクト抵抗や拡散領域の不純物プロファイルを劣化させない範囲でＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる組成の結晶相が形成可能であればＮｉに限定されない。
【００９４】
その他の実施形態として、Ｐ型ＭＯＳＦＥＴ領域では、ゲート電極上層側のＮｉシリサイド層がＮｉ3Ｓｉ相またはＮｉＳｉ相を主成分として含み、且つ調整用シリサイド層がＮｉとＮｉより仕事関数が大きい金属を含むシリサイド層からなり、Ｎ型ＭＯＳＦＥＴ領域では、ゲート電極上層がＳｉを主成分として含み、且つ調整用シリサイド層がＮｉより仕事関数が大きい金属のシリサイド層からなる形態をとることができる。この形態は、Ｎ型ＭＯＳＦＥＴ領域には、シリサイド化のためのＮｉ膜を形成しないでマスクを設け、Ｐ型ＭＯＳＦＥＴ領域にのみＮｉ膜を形成し、シリサイド化を行うことにより形成することができる。このような実施形態においても、前述の実施形態と同様にＶｔｈを±０．５Ｖに設定するＬＯＰデバイスに適当な実効仕事関数を実現できる。
【図面の簡単な説明】
【００９５】
【図１】本発明に係る半導体製造装置の実施形態を示す断面図である。
【図２】従来の半導体装置の断面図である。
【図３】従来技術における、ＨｆＳｉＯＮ膜上におけるＮｉシリサイド電極の組成に対する実効仕事関数の変化を示すグラフである。
【図４ａ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｂ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｃ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｄ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｅ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｆ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｇ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｈ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｉ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図４ｊ】本発明に係る半導体装置の製造方法の実施形態を示す工程断面図である。
【図５】本発明の実施形態および従来技術に従って作製した半導体装置について、ＨｆＳｉＯＮ上におけるゲート電極の実効仕事関数の、Ｎｉ組成に対する変化を示す図である。
【図６】本発明の実施形態に従って作製した半導体装置について、ＨｆＳｉＯＮ上におけるゲート電極の実効仕事関数の、ゲート電極下部に形成したＷシリサイド膜のＷ組成に対する変化を示す図である。
【図７】本発明の実施形態に従って作製した半導体装置について、ＨｆＳｉＯＮ上におけるゲート電極の実効仕事関数の、ゲート電極下部に形成したＷシリサイド膜の膜厚に対する変化を示す図である。
【符号の説明】
【００９６】
１  シリコン基板
２  素子分離領域
３  ゲート絶縁膜
３ａ  ＳｉＯ2膜
３ｂ  ＨｆＳｉＯＮ膜
４  エクステンション拡散領域
５  ソース・ドレイン拡散領域
６  シリサイド層
７  ゲート側壁
８  シリサイド電極層
９  層間絶縁膜
１０  Ｗシリサイド層
１１  ＰドープＮｉＳｉ電極
１２  ＢドープＮｉＳｉ電極
１３  スパッタＳｉ膜
１４  多結晶シリコン膜（ｐｏｌｙ−Ｓｉ膜）
１５  ＳｉＯ2膜
１６  第１金属膜
１７  拡散防止層
１８  上部ゲート電極（ＮｉxＳｉ1-x（０．５５≦ｘ＜１））
１９  上部ゲート電極（ＮｉxＳｉ1-x（０＜ｘ≦０．５５））
２０  下部ゲート電極（調整用シリサイド層：ＮｉxＷyＳｉ1-x-y（ｘ＋ｙ≧０．５５））
２１  下部ゲート電極（調整用シリサイド層：ＮｉxＷyＳｉ1-x-y（ｘ＋ｙ≦０．５５））
２２  第二金属膜
２３  シリサイド用金属膜
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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【図４ｉ】
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【図４ｊ】
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【図５】
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【図６】
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【図７】
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