(57)【特許請求の範囲】
【請求項１】
第１の情報を保持するレジスタと、
受信した外部クロックに基づいて内部クロックを生成するクロック発生部と、
前記内部クロックを基準とする所定の期間において、外部から受信したパルス信号である第１の信号のエッジを検出することにより前記第１の信号の受信を検出し、第１のラッチ部と第２のラッチ部により前記第１の信号を交互にラッチするデータ入力部とを有し、
前記データ入力部から前記ラッチされた第１の信号を受信して第２の情報を生成する情報生成回路を備え、
前記第１の情報は前記データ入力部が前記第１の信号を受信する前に外部から受信した情報であり、前記外部から受信した第１の信号は前記第１の情報と前記第２の情報の排他的論理和演算の結果に基づく信号であり、前記情報生成回路は前記第１の情報及び前記ラッチした第１の信号に基づいて前記第２の情報を生成する半導体装置。
【請求項２】
前記情報生成回路は、前記レジスタに保持された前記第１の情報を前記第２の情報に書き換える請求項１記載の半導体装置。
【請求項３】
前記情報生成回路は、前記第１の情報を受信して前記レジスタに格納し、次に前記第１の信号を受信して前記第２の情報を生成する請求項１記載の半導体装置。
【請求項４】
前記レジスタは、リセット信号でリセットされる請求項１記載の半導体装置。
【請求項５】
前記半導体装置はメモリアレイを含む半導体装置であり、前記レジスタは外部から受信したリフレッシュ指示に基づきリセットされる請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には半導体装置のインタフェイスに関する。
【０００２】
【従来の技術】
通常、半導体装置Ａから半導体装置Ｂにデータを送る場合において、例えば次ぎの１６ビット幅のデータＤ１、Ｄ２を順番に送ることを考える。
Ｄ１：１１００１１００１１００１１００
Ｄ２：１１００１１００１１００１１０１
この例では、違っているのは最後の一桁であり、残りは同じデータである。連続する動画画像データなどは一般的に、前後のデータを比較するとほとんど同じで一部が違う場合が多い。よって、このままでは非常にムダが多いデータであると言える。これを解決するためにデータを圧縮して、記録媒体への書き込みや伝送を行う。
【０００３】
ところが、実際には圧縮することなく生のデータをそのまま半導体装置間で転送することが必要な場合がある。例えば、画像データを加工する場合は未圧縮のデータや解凍後のデータを半導体装置間でやり取りする必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、生のデータをそのまま転送するのでは伝送する情報量に多くの無駄な情報が含まれることになり、また無駄な電力を消費してしまう。
【０００５】
従って、本発明は上記従来技術の問題点を解決し、効率的にデータを転送でき無駄な電力消費が少ない半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、第１の情報を保持するレジスタ、及び外部から第１の信号を受信して第２の情報を生成する情報生成回路を備え、前記第１の信号は前記第１の情報の反転を示す信号であり、前記情報生成回路は前記第１の情報及び前記第１の信号に基づいて前記第２の情報を生成する半導体装置を含む。
【０００７】
第１の信号は第１の情報の反転を示す信号である。従って、第１の情報と第１の信号とから反転前の情報、つまり第２の情報が生成できる。反転を示す第１の信号を受信することで、元の（反転前）の第２の情報が生成できる。よって、第２の情報を何も加工しない場合に比べて情報量の無駄がなくなり、電力消費を軽減することができる。
【０００８】
また、本発明は、第１の情報を保持するレジスタ、及び第２の情報を受信し第１の信号を外部へ出力する情報生成回路を備え、前記第１の信号は前記レジスタに保持された前記第１の情報と前記情報生成回路が受信した前記第２の情報の論理演算に基づく信号であって、第１の情報の反転を示す信号である半導体装置を含む。同様に、情報量の無駄がなくなり、電力消費を軽減することができる。
【０００９】
第１の情報は、請求項３に記載のように、前記レジスタに保持された前記第１の情報を前記第２の情報に書き換えることで、半導体装置が最後に処理したデータであっても良い。また、第１の情報は、請求項４に記載のように、外部から受信したもの（後述する本発明の第２の原理で用いる代表データ）であっても良い。
【００１０】
なお、上記第１や第２の情報とはデータやアドレスなどである。
【００１１】
【発明の実施の形態】
まず、図１を参照して本発明の第１の原理を説明する。
【００１２】
図１は、２つの半導体装置１０と１３がデータバス１６を介して接続されたシステムを示す。図１の例では、半導体装置１０はコントローラで、半導体装置１３はコントローラ１０に制御される半導体記憶装置（１つのメモリチップ。以下、単にメモリと言う）である。コントローラ１０は、レジスタ１２を具備するインタフェイス部１１を有する。同様に、メモリ１３もレジスタ１４を具備するインタフェイス部１４を具備する。
【００１３】
本発明の第１の原理を前述したデータ転送の例で説明する。Ｄ１：１１００１１００１１００１１００とＤ２：１１００１１００１１００１１０１をコントローラ１０からメモリ１３へ転送する場合、従来技術ではＤ１とＤ２をそのまま順番に送っていた。これに対し、本発明の第１の原理では最初にＤ１を送り、次はデータＤ２のうちＤ１のビットと異なる（反転している）ビットのみを送信する。つまり、データＤ２を転送する代わりにＤ２’０００００００００００００００１を転送する。これを受信したメモリ１３は直前のデータＤ１と転送されたデータＤ２’からデータＤ２を再生する。メモリ１３からコントローラ１０へデータを転送する場合も同様である。
【００１４】
つまり、コントローラ１０とメモリ１３はそれぞれ最後にやりとりしたデータをレジスタ１２と１５を保持しておき、次に送るデータと保持しておいたデータとの相違ビットのみを相手に転送し、受信側では受取ったデータと保持しておいたデータとから今回転送されたデータを再生する。反転したビットはパルスで送信する。以下、このようなパルスをデータ反転パルス信号と言う場合がある。
【００１５】
この処理を図１の下側部分に示すシーケンスを参照して詳しく説明する。このシーケンスは、コントローラ１０がメモリ１３にデータを書き込む場合を示している。
【００１６】
ステップ▲１▼：まず、コントローラ１０がリフレッシュを指示するリフレッシュコマンドを発行する。このリフレッシュコマンドでコントローラ１０のレジスタ１２とメモリ１３のレジスタ１５が００００にリセットされる。リセット値は００００に限定されるものではなく、レジスタ１２と１５が同じ値にリセットされるのであれば任意の値で良い。
【００１７】
ステップ▲２▼：コントローラ１０がメモリ１３にデータ１０１１を書き込む段階である。コントローラ１０はデータ１０１１とレジスタ１２のデータ００００との排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：ＥＸ−ＯＲ）をとり、その結果をデータバス１６を介してメモリ１３に送信する。メモリ１３はデータ１０１１を受信し、“１”の立っている桁についてレジスタ１５の内容を反転させ、データ１０１１を再生する。今の例では、レジスタ１２、１５には００００が記憶されているので、送信されたデータを再生されたデータは１０１１で同じである。そして、コントローラ１０とメモリ１３はそれぞれレジスタ１２と１５の内容を１０１１に書き換える。なお、再生されたデータ１０１１はメモリ１３内部のメモリコアに転送され、格納される。
【００１８】
ステップ▲３▼：コントローラ１０がメモリ１３にデータ１０１０を書き込む段階である。コントローラ１０はデータ１０１０とレジスタ１２のデータ１０１１との排他的論理和をとり、その結果０００１をメモリ１３に転送する。メモリ１３はデータ０００１を受信し、“１”の立っている桁についてレジスタ１５の内容を反転させ、データ１０１０を再生する。そして、コントローラ１０とメモリ１３はそれぞれレジスタ１２と１５の内容を１０１０に書き換える。
【００１９】
以下ステップ▲４▼、▲５▼と同様な処理を繰り返す。
【００２０】
このように、コントローラ１０と１３の両方で最後にやり取りしたデータをレジスタ１２と１５に保持し、転送しようとするデータと保持したデータとの相違する（反転している）ビットのみを送信し、受信側ではこのデータと保持していたるデータとから送信されたデータを再生することととたため、データ“１”を送る回数が大幅に減ることになり、送信側及び受信側での消費電力を削減することができる。例えば、ステップ▲３▼ではデータ１０１０を送信する代わりにデータ０００１を送信しているので１ビット分の電力消費が軽減できる。特に、動画像データのように前後のデータはほとんど同じで一部のみが違う場合の効果は絶大である。
【００２１】
図１は、コントローラ１０がメモリ１３へデータを書き込む場合のシーケンスを示しているが、メモリ１３からデータを読み出してコントローラ１０に送信する場合も同様である。
【００２２】
以上、要約すると、コントローラ１０及びメモリ１３は、第１の情報（リフレッシュ後の最初のデータや最後にやり取りしたデータ）を保持するレジスタ（１２、１５）、及び外部から第１の信号（排他的論理和の演算結果でバス１６上を伝送する信号）を受信して第２の情報を生成する情報生成回路（コントローラ１０やメモリ１３の内部回路であって、例えばインタフェイス部１０、１３に設けられている回路）を備え、前記第１の信号は前記第１の情報の反転を示す信号（排他的論理和演算の出力）であり、前記情報生成回路は前記第１の情報及び前記第１の信号に基づいて（例えば、排他的論理和演算を行うことにより）前記第２の情報を生成する半導体装置と言える。
【００２３】
また、発明は情報処理方法を含むものであり、第１の情報（リフレッシュ後の最初のデータや最後にやり取りしたデータ）をレジスタ（１２、１５）に保持するステップと、外部から受信した第１の信号（排他的論理和の演算結果でバス１６上を伝送する信号）と前記第１の情報とに基づいて第２の情報を生成して所定の回路に送出するステップとを有し、前記第１の信号は前記第１の情報の反転を示す信号である情報処理方法である。
【００２４】
更に、コントローラ１０及びメモリ１３は、第１の情報（リフレッシュ後の最初のデータや最後にやり取りしたデータ）を保持するレジスタ（１２、１５）、及び第２の情報（例えば、コントローラ１０の書き込みデータ）を受信し第１の信号を外部（図１の例ではメモリ１３）へ出力する情報生成回路（コントローラ１０やメモリ１３の内部回路であって、例えばインタフェイス部１０、１３に設けられている回路）を備え、前記第１の信号は前記レジスタに保持された前記第１の情報と前記情報生成回路が受信した前記第２の情報の論理演算（例えば、排他的論理和演算）に基づく信号である半導体装置である。
【００２５】
更に、発明は情報処理方法を含むものであり、第１の情報（リフレッシュ後の最初のデータや最後にやり取りしたデータ）をレジスタ（１２、１５）に保持するステップと、受信した第２の情報と前記第１の情報の論理演算（例えば、排他的論理和演算）して第１の信号を生成して外部へ送信するステップとを有し、
前記第１の信号は第１の情報の反転を示す信号である情報処理方法である。
【００２６】
なお、上記の説明ではレジスタ１２と１５をリセットするためにリフレッシュコマンドを用いているが、メモリ１３がＤＲＡＭの場合には定期的にリフレッシュが必要であるため、コントローラ１０はＤＲＡＭに定期的にリフレッシュコマンドを発行する。よって、これを利用して定期的にレジスタ１２、１５をリセットすれば、万が一レジスタ１２とレジスタ１５の内容が相違してしまっても、リフレッシュの都度リセットされるのでエラーの発生を最小限に抑えることができる。
【００２７】
レジスタ１２と１５はリフレッシュコマンド以外の信号でも良い。例えば、コントローラ１０やメモリ１３等の半導体装置に電源を印加した時に内部で発生するパワーオンリセット信号を用いても良いし、スタンバイを制御する信号（たとえば、シンクロナスＤＲＡＭのクロックイネーブル信号ＣＫＥ）などを用いてリセットしても良い。
【００２８】
また、後述するように、上記本発明の第１の原理はデータ転送のみならず、アドレス信号の送信にも適用することができる。
【００２９】
以下、本発明の実施の形態や実施例を説明する。以下の説明で「読み出しデータ」と「書き込みデータ」という語句を用いるが、これはコントローラとメモリとの間のデータ転送を例にしているためである。メモリにおいてもコントローラにおいても、これらの語句は次の意味で使用してある。
【００３０】
コントローラからメモリに送信するデータ：書き込みデータ
メモリからコントローラに送信するデータ：読み出しデータ
従って、例えば書き込みデータはメモリにとっては受信するデータであり、コントローラにとっては送信するデータである。
（本発明の第１の実施の形態）
図２は、本発明の一実施の形態を示すブロック図である。図示するシステムはコントローラ１０が４つのメモリ１３ａ、１３ｂ、１３ｃ、１３ｄを制御する構成である。コントローラ１０と４つのメモリ１３ａ〜１３ｄとの間で転送されるアドレス、書き込みデータ及び読み出しデータに対し、前述した本発明の第１の原理が適用されている。
【００３１】
コントローラ１０と４つのメモリ１３ａ〜１３ｄは、データバス１６Ｄ、アドレスバス１６Ａ、コマンドバス１６Ｃ、クロック線２１及びチップ選択信号線２２を介して相互に接続されている。データバス１６Ｄは抵抗２４を介して所定電圧ＶＲに終端され、同様にクロック信号線２１は抵抗２３を介して所定電圧ＶＲに終端されている。所定電圧ＶＲは論理“０”（ハイレベルＨ）に相当する。アドレスバス１６Ａ及びデータバス１６Ｄは、データ“１”を伝送するときにローレベルデータ反転パルス信号を伝送する。なお、リフレッシュ直後は生の送信データがデータバス１６Ｄに出力される。
【００３２】
コントローラ１０はメモリ１３ａ〜１３ｄにそれぞれ対応するレジスタ１７ａ〜１７ｄとインタフェイス部１８とを有する。各レジスタ１７ａ〜１７ｄは図１のレジスタ１２に相当する。メモリ１３ａ〜１３ｄはそれぞれメモリコア２０ａ〜２０ｄとインタフェイス部１９ａ〜１９ｄとを具備する。各インタフェイス部１９ａ−１９ｄ内部のレジスタは、図１のレジスタ１５に相当する。コントローラ１０のインタフェイス部１８とメモリ１３ａ〜１３ｄのインタフェイス部１９ａ〜１９ｄはそれぞれ、データバス１６Ｄ、アドレスバス１６Ａ、コマンドバス１６Ｃ、クロック線２１及びチップ選択信号線２２に接続されている。
【００３３】
コントローラ１０のレジスタ１７ａ〜１７ｄはそれぞれ、アドレス用レジスタＲｅｇＡＤＤ−Ｃ、書き込みデータ用レジスタＲｅｇＤＷ−Ｃ、及び読み出しデータ用レジスタＲｅｇＤＲ−Ｃを有する。アドレス用レジスタＲｅｇＡＤＤ−Ｃは、リセットアドレス値又は最後にやり取りしたアドレス値を保持する。書き込みデータ用レジスタＲｅｇＤＷ−Ｃは、リセット書き込みデータ値又は最後にやり取りした書き込みデータ値を保持する。読み出しデータ用レジスタＲｅｇＤＲ−Ｃは、リセット読み出しデータ値又は最後にやり取りした読み出しデータ値を保持する。インタフェイス１８は複数の半導体装置（図２ではメモリ１３ａ−１３）と選択的に接続可能なインタフェイスであって、図１を参照して説明したレジスタ値と今回送信するデータとの排他的論理和をとって送信すべきデータやアドレスを計算して対応するバスに出力する構成、及びレジスタ値と対応するバスから受信したデータとの排他的論理和をとって受信したデータを再生する構成を含むものである。なお、これらの構成の詳細は後述する。
【００３４】
メモリ１３ａ〜１３ｄのインタフェイス部１９ａ〜１９ｄはそれぞれ、アドレス用レジスタＲｅｇＡＤＤ、書き込みデータ用レジスタＲｅｇＤＷ、及び読み出しデータ用レジスタＲｅｇＤＲを有する。インタフェイス部１９ａ〜１９ｄのアドレス用レジスタＲｅｇＡＤＤはそれぞれコントローラ１０のレジスタ１７ａ〜１７ｄのアドレス用レジスタＲｅｇＡＤＤ−Ｃに対応し、リセットアドレス値又は最後にやり取りしたアドレス値を保持する。インタフェイス部１９ａ〜１９ｄの書き込みデータ用レジスタＲｅｇＤＷはそれぞれコントローラ１０のレジスタ１７ａ〜１７ｄの書き込みデータ用レジスタＲｅｇＤＷ−Ｃに対応し、リセット書き込みデータ値又は最後にやり取りした書き込みデータ値を保持する。インタフェイス部１９ａ〜１９ｄの読み出しデータ用レジスタＲｅｇＤＲはそれぞれコントローラ１０のレジスタ１７ａ〜１７ｄの読み出しデータ用レジスタＲｅｇＤＲ−Ｃに対応し、リセット読み出しデータ値又は最後にやり取りした読み出しデータ値を保持する。インタフェイス１９ａ〜１９ｄは、図１を参照して説明したレジスタ値と今回送信するデータとの排他的論理和をとって送信すべきデータやアドレスを計算して対応するバスに出力する構成、及びレジスタ値と対応するバスから受信したデータとの排他的論理和をとって受信したデータを再生する構成を含むものである。なお、これらの構成の詳細は後述する。メモリコア２０ａ〜２０ｄは多数のメモリセルがマトリクス状に配列されたアレイを含む。
【００３５】
次に、図２に示す構成の動作を説明する。
【００３６】
最初にコントローラ１０はメモリ１３ａ〜１３ｄにリフレッシュコマンドを発行して、コントローラ１０のレジスタ１７ａ〜１７ｄのレジスタＲｅｇＡＤＤ−Ｃ、ＲｅｇＤＷ−Ｃ、ＲｅｇＤＲ−Ｃ及びメモリ１３ａ〜１３ｄのインタフェイス部１９ａ〜１９ｄ内のレジスタＲｅｇＡＤＤ、ＲｅｇＤＷ、ＲｅｇＤＲをリセットする（図１のステップ▲１▼に相当する処理）。例えば、各レジスタは各ビットが“０”にリセットされる。
【００３７】
次に、コントローラ１０は選択すべきメモリに対応するチップ選択信号ＣＳａ〜ＣＳｄのいずれかをＯＮし、コマンドを発行する。例えば、チップ選択信号ＣＳａがＯＮすると、コントローラ１０のレジスタ１７ａがＯＮし、また信号線２２を介してメモリ１３ａが選択される。コマンドが書き込みコマンドの場合、コントローラ１０のインタフェイス部１８は送信すべきアドレス及びデータとレジスタＲｅｇＡＤＤ−Ｃ、ＲｅｇＤＷ−Ｃ、ＲｅｇＤＲ−Ｃ内のデータとの排他的論理和を取り、その演算結果をこれらのレジスタに書き込むとともに、それぞれアドレスバス１６Ａ及びデータバス１６Ｄに送信する（図１のステップ▲２▼に相当する処理）。選択されているメモリ１３ａはアドレスバス１６Ａ及びデータバス１６Ｄからそれぞれ排他的論理和出力を受取り、受取ったデータとレジスタＲｅｇＡＤＤ、ＲｅｇＤＷ、ＲｅｇＤＲのデータとの排他的論理和を取り、その演算結果をこれらのレジスタに書き込むとともに、メモリコア２０ａに出力する（図１のステップ▲２▼に相当する処理）。以下、同様な処理が繰り返される。
【００３８】
他方、コマンドが読み出しコマンドの場合、メモリ１３ａのインタフェイス部１９ａは送信すべきアドレス及びデータとレジスタＲｅｇＡＤＤ、ＲｅｇＤＷ、ＲｅｇＤＲ内のデータとの排他的論理和を取り、その演算結果をそれぞれこれらのレジスタに書き込むとともに、アドレスバス１６Ａ及びデータバス１６Ｄに送信する。コントローラ１０はアドレスバス１６Ａ及びデータバス１６Ｄからそれぞれ排他的論理和出力を受取り、受取ったデータとレジスタＲｅｇＡＤＤ−Ｃ、ＲｅｇＤＷ−Ｃ、ＲｅｇＤＲ−Ｃのデータとの排他的論理和を取り、その演算結果をこれらのレジスタに書き込むとともに、内部回路に出力する。
【００３９】
このように、直前のデータとは異なるビット位置にのみ“１”が立つ排他的論理和出力をアドレスバス１６Ａ及びデータバス１６Ｄに出力する。よって、論理“１”によりアドレスバス１６Ａやデータバス１６Ｄがローレベルのパルスを伝送する回数が減り、消費電力を削減することができる。
（メモリ側データ入力部の第１の実施例）
次に、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第１の実施例を説明する。第１の実施例は、外部からのデータをクロックに同期して取り込むタイプのデータ入力部である。
【００４０】
各インタフェイス部１９ａ−１９ｄは、データバス１６Ｄからデータ（書き込みデータ）を入力するデータ入力部を具備する。このデータ入力部の第１の実施例を図３に示す。データ入力部は、クロック発生部２５、コマンド入力回路／コマンドでコーダ２６、ＯＲゲート２７及びｎ個（ｎは任意の整数）のデータ入力回路２８１−２８ｎを有する。クロック発生部２５は、クロック線２１からクロック信号を受取り、内部クロックＣＬＫ１を生成してコマンド入力回路／コマンドデコーダ２６及びデータ入力回路２８１−２８ｎに出力する。コマンド入力回路／コマンドデコーダ２６は、対応するチップ選択信号／ＣＳ（ＣＳａ−ＣＳｄのいずれか）を受けてＯＮ（イネーブル状態）し、コマンドバス１６Ｃから供給されたコマンドを取り込み、これをデコードする。デコードした結果に応じて、３つの制御線３３ａ−３３ｃの何れかを駆動する。コマンド入力回路／コマンドデコーダ２６は、コマンドが読み出しコマンドの場合には制御線３３ａを駆動して内部読み出しコマンドを出力し、書き込みコマンドの場合には制御線３３ｂを駆動して内部書き込みコマンドを出力し、リフレッシュコマンドの場合には制御線３３ｃを駆動して内部リフレッシュコマンドを出力する。
【００４１】
データ入力回路２８１−２８ｎの各々は、比較器２９、同期型ラッチ３０、パルス発生部３１及びレジスタＲｅｇＤＷを有する。データ入力回路２８１−２８ｎは、前述した排他的論理和演算を行う。レジスタＲｅｇＤＷはフリップフロップ（Ｆ／Ｆ）３２を有する。データ入力回路２８１−２８ｎはそれぞれ、データバス１６Ｄのそれぞれのバス線に接続されている。例えばデータバス１６Ｄが１６ビット幅の場合には、１６個のデータ入力回路２８１−２８１６が設けられている。比較器２９は、対応する１ビットの入力データ（ここではＮとする）としきい値Ｖｒｅｆとを比較し、入力データＩＮの論理値を判定する。同期型ラッチ３０は、内部クロックＣＬＫ１を受けて比較器２９の出力をラッチする。パルス発生部３１は、制御線３３ｂがＯＮの時、つまり書き込みコマンドを受信した時に同期型ラッチ３０の出力信号Ｎ１を受けて所定のパルスＮ２を発生する。パルスＮ２はフリップフロップ３２のクロック端子に与えられる。フリップフロップ３２の／Ｑ出力はＤ端子に接続され、Ｑ出力がデータ入力回路２８１の出力信号となる。フリップフロップ３２は、ＯＲゲート２７の出力でリセットされる。ＯＲゲート２７は、コマンド入力回路／コマンドデコーダ２６が出力するリセット信号（チップ選択信号／ＣＳがＯＦＦした時に生成される）、又はリフレッシュコマンドを受信した時（制御線３３ｃがＯＮした時）にリセットされる。リセットされると、Ｑ出力は“０”となる。
【００４２】
図４は、図３に示す回路の動作を示すタイミング図である。図４は、図３のデータ入力回路２８１に書き込みデータＩＮが供給される場合の動作である。まず、クロックＣＬＫに同期してコマンドが送られてくる。図４の例では最初にリフレッシュコマンドが供給され、フリップフロップ３２がリセットされる。続いて、書き込みデータＩＮと書き込みコマンドが供給される（図４の▲１▼の部分）。書き込みデータＩＮは比較器２９を通り、同期型ラッチ３０にラッチされる。同期型ラッチ３０はクロックＣＬＫ（実際にはこれから生成される内部クロックＣＬＫ１）の立下りに同期して、データＩＮをラッチする。ラッチした出力はＮ１となり、パルス発生部３１に送られる。図４のタイミング図ではＮ１の図示を省略してある。
【００４３】
コマンド入力回路／コマンドデコーダ２６はこの書き込みコマンドをデコードして制御線３３ｂを駆動する。これにより、パルス発生部３１はイネーブル状態となり、図４の▲１▼で示すようにデータＩＮ１に応答してパルスＮ２を発生する。換言すれば、書き込みデータ“１”がクロックに同期してラッチされ所定のパルスが１つ生成されるのである。パルスＮ２はフリップフロップ３２の状態を反転させ、Ｑ出力がローレベルからハイレベルに変化する。つまり、リフレッシュ後最初に送信されたデータ“１”がＯＵＴとして図示しない内部回路（例えば図２に示すメモリコア２０ａ）に出力されるとともに、フリップフロップ３２に記憶される。
【００４４】
次に、▲２▼のタイミングでは書き込みコマンドと“０”（ハイレベルのパルスで伝送される）のデータＩＮが送信されて来る。データＩＮが“０”と言うことは、送信側の排他的論理和演算結果が“０”、つまり今回の書き込みデータは前回の書き込みデータと同じであることを意味している。同期型ラッチ３０はハイレベルをラッチしてＮ１をパルス発生部３１に出力する。パルス発生部３１はハイレベルの信号Ｎ１に応答せず、パルスＮ２を発生しない。よって、フリップフロップ３２の状態は反転せず、その出力ＯＵＴはハイレベルのまま変わらない。
【００４５】
次に、▲３▼のタイミングで書き込みコマンドと“１”（ローレベルのパルスで伝送される）のデータが送信されて来る。つまり、▲３▼で送信されるデータは▲２▼で送信されたデータの反転データである。この場合は、▲１▼のタイミングと同様の動作が行われ、フリップフロップ３２はパルスＮ２を受け、状態が反転する。よって、出力ＯＵＴはハイレベルからローレベルに立ち下がる。
【００４６】
以下、▲４▼、▲５▼のタイミングで同様の動作が行われる。▲１▼〜▲５▼で送信されたデータは１０１１０である。つまり、元の送信データは１１０１１である。データ入力回路２８１の出力ＯＵＴは１１０１１となっており、元の送信データ（書き込みデータ）が正しく再生されている。元のデータ１１０１１をそのまま送信するのではなく排他的論理和出力１０１１０を送信することで、１ビット分の電力消費を軽減できている。
【００４７】
各タイミング▲１▼〜▲５▼では、ｎビットのパラレルデータがデータバス１６Ｄを伝送されており、上述したデータ入力回路２８１以外のデータ入力回路２８２−２８ｎも上述したデータ入力回路２８１と同様に動作する。
（メモリ側アドレス入力部の実施例）
図５は、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたアドレス入力部の実施例を説明する。
【００４８】
各インタフェイス部１９ａ−１９ｄは、アドレスバス１６Ａからアドレスを入力するアドレス入力部を具備する。アドレス入力部は図３に示すデータ入力部の第１の実施例とほぼ同一構成である。すなわち、アドレス入力部はデータ入力部と同様に、クロック発生部３５、コマンド入力回路／コマンドでコーダ３６、ＯＲゲート３７及びｍ個（ｍは任意の整数でアドレスを構成するビット数に相当する）のアドレス入力回路３８１−３８ｍを有する。アドレス入力回路３８１−３８ｎの各々は、アドレスＮを受け取る比較器３９、同期型ラッチ４０、パルス発生部４１及びレジスタＲｅｇＡＤＤを有する。レジスタＲｅｇＡＤＤはフリップフロップ４２を有する。
【００４９】
アドレス入力部とデータ入力部との違いは、パルス発生部４１は読み出しコマンドを受けてＯＮする制御線４３ａと、書き込みコマンドを受けてＯＮする制御線４３ｂの両方で制御される点である。これは、アドレス入力回路３８１−３８ｎを読み出しコマンドと書き込みコマンドの両方で動作させるためである。
【００５０】
図５んじょアドレス入力部の動作は図４に示すタイミング図に示す動作と同様なので、ここでの説明は省略する。
（メモリ側データ入力部の第２の実施例）
次に、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第２の実施例を説明する。
【００５１】
図６は、本発明の第２の実施例によるデータ入力部の構成を示すブロック図である。図６に示す構成要素のうち、図３に示す構成要素と同一のものには同一の参照番号を付してある。第２の実施例は、データＩＮのローエッジ（ハイからローに立ち下がるエッジ）を検出するタイプのデータ入力部である。
【００５２】
図３に示すデータ入力回路２８１−２８ｎに代えてデータ入力回路１２８１−１２８ｎが用いらている。ただし、図６ではデータ入力回路１２８１のみを示す。また、内部クロックＣＬＫ１を分周率２で分周して相補関係にある内部クロックＣＬＫ２、／ＣＬＫ２を生成する１／２分周器４４が設けられている。
【００５３】
データ入力回路１２８１は比較器２９、インバータ４６、入力ラッチ部４５、パルス発生部３１、及びフリップフロップ３２を有する書き込みレジスタＲｅｇＤＷとを有する。入力ラッチ部４５はデータＩＮのロー（Ｌ）エッジを検出するもので、交互に動作する２系統の検出部を持つ。２系統の検出部の一方（以下、第１のローエッジ検出部という）は内部クロックＣＬＫ２に関連する回路で、ゲート４７、比較器４８、ラッチ４９、遅延回路５０を有する。他方の検出部（以下、第２のローエッジ検出部という）は内部クロック／ＣＬＫ２に関連する回路で、ゲート５１、比較来５２、ラッチ５３及び遅延回路５４を有する。なお、どちらの系統に属するかを分かり易くするために、各部の名称の後に１又は２の番号を付してある。また、入力ラッチ部４５は、ＯＲゲート５５、遅延回路５６及び同期型ラッチ３０を具備する。
【００５４】
図７は、図６に示すデータ入力部の動作を示すタイミング図である。図７に示すクロックＣＬＫとデータＩＮの関係に示すように、クロックＣＬＫのタイミングｔ１とｔ２の間でデータＩＮのＬ（ロー）エッジが発生したパルス▲１▼は書き込みコマンドＷｒｉｔｅ１で取り込まれ、同様にパルス▲２▼は書き込みコマンドＷｒｉｔｅ２で取り込まれる。パルス▲３▼はクロックＣＬＫのタイミングｔ４をまたいで発生しているが、パルス▲３▼のＬエッジはタイミングｔ３とｔ４の間で発生しているので、書き込みコマンドＷｒｉｔｅ３で取り込まれる。クロックＣＬＫのタイミングｔ４とｔ５の間ではパルス▲３▼の後半がはみ出しているが,この部分は無視され、パルス▲４▼が書き込みコマンドＷｒｉｔｅ４で取り込まれる。クロックＣＬＫのタイミングｔ５とｔ６の間ではデータＩＮにＬエッジが発生していないので、書き込みコマンドＷｒｉｔｅ５はパルスを取り込まない。また、図７において、書き込みコマンドＷｒｉｔｅ２が入力されなかったらパルス▲２▼は無視される。
【００５５】
前述した入力ラッチ部４５の第１のローエッジ検出部は内部クロックＣＬＫ２がロー（Ｌ）の期間に発生するデータＩＮのＬエッジを検出し、第２のローエッジ検出部は内部クロック／ＣＬＫ２がローの期間に発生するデータＩＮのＬエッジを検出する。第１及び第２のローエッジ検出部を交互に動作させることにより、全ての期間におけるデータＩＮのＬエッジの検出が可能となる。
【００５６】
なお、データＩＮをインバータ４６を介して／ＩＮとして入力しているのは、入力がＬパルスであるよりもＨパルスである方が図７の動作を分かり易く書けるためである。
【００５７】
第１のローエッジ検出部の動作を説明する。内部クロックＣＬＫ２がＨレベルの間はラッチ４９がリセットされており、その出力Ｎ３はＬである。内部クロックＣＬＫ２がＬレベルになるとラッチ４９にリセットが解除され、ラッチ４９は比較器４８の出力Ｎ２がＨレベルになるのを待つ状態になる。ゲート４７の機能は後述するが、この時は接続状態である。データＩＮにＬパルスが入力されると、ノードＮ１にハイパルスが発生する。内部クロックＣＬＫ２のＨエッジ（ローからハイに立ち上がるエッジ）とノードＮ１のＨエッジのとちらが早いかを比較器４８で判定する。ノードＮ１のＨエッジが早ければ出力Ｎ２はＨとなり、これがラッチ４９にラッチされる。Ｈレベル信号はノードＮ３、Ｎ７と伝達され、内部クロックＣＬＫ１に同期して同期型ラッチ３０にラッチされ、出力信号Ｎ８としてパルス発生部３１に出力される。データＩＮに対応した書き込みコマンドが入力されていれば、制御線３３ｂがＯＮしており（内部書き込みコマンドが発生しているとも言える）、パルス発生部３１でパルスＮ９が発生し、フリップフロップ３２の状態を反転させる。図７の場合には、出力ＯＵＴが“０”から“１”に反転する（反転▲１▼）。
【００５８】
ここで、ラッチ４９が必要な理由は、図７のＩＮ▲１▼のように内部クロックＣＬＫ２がＬレベルの間にパルスの発生が終わってしまう場合は、比較器４８の判定結果もＩＮパルスの終わりとともに消えてしまうため、ラッチ４９でそれを保持する必要があるためである。
【００５９】
また、ゲート４７の機能は、図７のＩＮ▲３▼のようにクロックＣＬＫのＨエッジをまたいで入力されるパルスについて、後ろにはみ出した分を無視させることである。比較器４８で内部クロックＣＬＫ２よりノードＮ１のＨが早かった場合にはノードＮ２がＨとなり、この状態はノードＮ１がＨである限り保たれる。ノードＮ２がＨレベルの間はゲート２は切断状態になり、第２のローエッジ検出部の回路にデータＩＮは伝達されない。その後、ノードＮ１がＬレベルになるとノードＮ２がＬレベルになり、ゲート５１が接続状態になり、内部クロック／ＣＬＫ２がＬレベルの間にパルスが入力されたら、第２のローエッジ検出回路がデータＩＮを取り込む。
【００６０】
なお、図６に示す構成では、入力データのパルス幅（Ｌレベルの部分の長さ）が１クロックの長さを超えるような入力パルスの使用は原則として禁止される。また、ラッチ４９は、内部クロックＣＬＫ２を所定時間だけ遅延させる遅延回路５０の出力でリセットされる。同様に、ラッチ５３は、内部クロック／ＣＬＫ２を所定時間だけ遅延させる遅延回路５４の出力でリセットされる。また、同期型ラッチ３０は、内部クロックＣＬＫ１を所定時間だけ遅延させる遅延回路５６でリセットされる。
【００６１】
図８は、図６に示すデータ入力部の入力ラッチ部４５の回路構成例を示す図である。ゲート４７はＮＯＲゲート４７ａからなる。ＮＯＲゲート４７ａは比較器２９の出力とインバータ５８の出力をＮＯＲ演算する。比較器４８はＮＡＮＤゲート４８ａと４８ｂとからなる。ラッチ４９はＮＡＮＤゲート４９ａと４９ｂとからなる。遅延回路５０はインバータ５０ａと遅延素子５０ｂとからなる。同様に、ゲート５１はＮＯＲゲート５１ａからなる。ＮＯＲゲート５１ａは比較器２９の出力とインバータ５７の出力をＮＯＲ演算する。比較器５２はＮＡＮＤゲート５２ａと５２ｂとからなる。ラッチ５３はＮＡＮＤゲート５３ａと５３ｂとからなる。遅延回路５４はインバータ５４ａと遅延素子５４ｂとからなる。ＯＲゲート５５は、ＮＯＲゲート５５ａとインバータ５５ｂとからなる。
【００６２】
図８の回路動作は図７に示す通りである。
（メモリ側データ入力部の第３の実施例）
次に、図９を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第３の実施例を説明する。第３の実施例は、チップ選択信号／ＣＳの立ち上がりでデータＩＮのレベルを取り込むタイプのデータ入力部である。なお、図９において、図３に示す構成要素と同一のものには同一の参照番号を付してある。
【００６３】
コマンド入力回路／コマンドデコーダ２６は、チップ選択信号／ＣＳの立ち下がりを検出して、内部チップ選択信号ＣＳ１を出力しラッチ３０に出力する。ラッチ３０は、内部チップ選択信号ＣＳ１に同期してデータＩＮを取り込む。その他の回路構成は、図３に示す回路構成と同様である。
【００６４】
図１０は、図９に示すデータ入力部の動作を示すタイミング図である。リフレッシュ後、チップ選択信号／ＣＳの立ち下がりに応答してラッチ回路３０がデータＩＮのローパルスをラッチする。パルス発生部３１は制御線３３ｂがＯＮしたことによりイネーブル状態にあり、ラッチ３０からのパルスＮ１を受けてパルスＮ２をフリップフロップ３２に出力する。フリップフロップ３２はパルスＮ２を受けて、換言すればノードＮ２の立ち上がりを受けて状態が反転する。この状態の反転により、フリップフロップ３２の出力ＯＵＴはＬからＨレベルに変化する。
【００６５】
以下同様にして、チップ選択信号／ＣＳの立ち下りに時にデータＩＮがローレベルの場合にフリップフロップ３２の状態を反転させる。
（メモリ側データ入力部の第４の実施例）
次に、図１１を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第４の実施例を説明する。第４の実施例は、データＩＮのＬエッジを非同期（クロックＣＬＫやチップ選択信号／ＣＳ同期しない）で検出するタイプのデータ入力部である。なお、図１１中、図６に示す構成要素と同一のものには同一の参照番号を付してある。
【００６６】
図１１の回路構成は、図６に示す入力ラッチ部４５に代えて入力ラッチ部６０を設けた点と、図６に示す１／２分周器４４を具備していない点で図６に示す回路構成と相違する。入力ラッチ部６０は、比較器４８、ラッチ４９及び遅延回路５０を具備する。入力ラッチ部６０は、チップ選択信号／ＣＳ（つまりＣＳ１）がＯＮ状態の間（入力受付期間）、入力データＩＮのＬエッジ、直接的にはインバータ４６が出力する反転データ／ＩＮのＨエッジを検出すると、パルス発生部３１に出力信号Ｎ３を出力する。
【００６７】
図１２は、図１１の回路の動作を示すタイミング図である。リフレッシュ後の最初のデータＩＮはＬパルス（▲１▼）である。内部チップ選択信号ＣＳ１が入力受付期間ないに反転データ／ＩＮがＬからＨレベルに変化するので、比較器４８はパルスＮ２をラッチ４９に出力する。ラッチ４９はＨパルスを保持し、パルス発生部３１にＨレベルの信号Ｎ３を出力する。パルス発生部３１は、書き込みコマンドＷｒｉｔｅ１を受けてＯＮ状態となった制御線３３ｂを介して（換言すれば内部書き込みコマンドにより）イネーブル状態にあり、Ｈレベルの信号Ｎ３を受けてパルスＮ４をフリップフロップ３２に出力する。これを受けたフリップフロップ３２は状態が反転し、出力ＯＵＴはＬからＨレベルに変化する。
【００６８】
データＩＮの次のＬパルス（▲２▼）のタイミングでは、内部チップ選択信号ＣＳ１はＯＦＦ状態であり、比較器４８はこのＬパルスを検出しない。図１２において、信号（ノード）Ｎ２を示す時間軸上に破線で図示してあるパルスは、比較器４８で検出されず、この結果入力ラッチ部６０にラッチされなかったことを示している。
【００６９】
ラッチ４９のリセットは、内部チップ選択信号ＣＳ１を所定時間だけ遅延させる遅延回路５０の出力信号で行われる。図示する例では、遅延時間は内部チップ選択信号ＣＳ１の１／２周期相当である。
【００７０】
データＩＮのその次にＬパルス（▲３▼）は前述した▲１▼のＬパルスと同様に処理される。この結果、入力データ、つまり書き込みデータの▲１▼と▲３▼のＬパルスに応答してそれぞれフリップフロップ３２の状態が変化し、出力ＯＵＴはＬ→Ｈ→Ｌと変化する。
【００７１】
（メモリ側データ入力部の第５の実施例）
次に、図１３を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第５の実施例を説明する。第５の実施例は、データＩＮのＬエッジを非同期で検出するタイプのデータ入力部であって、上述した第４の実施例の改良型である。なお、図１３中、図６に示す構成要素と同一のものには同一の参照番号を付してある。
【００７２】
第５の実施例の回路構成は、図６に示す第２の実施例の回路構成に似ているが、図１３に示す入力ラッチ部６２は１つのローエッジ検出部を具備している。このローエッジ検出部はゲート４７、比較器４８、ラッチ４９及び遅延回路５０を具備する。ゲート５１、比較器５２及びインバータ６３からなる回路はゲート４７のＯＮ／ＯＦＦを制御する。
【００７３】
図１４は、図１３に示す第５の実施例の動作を示すタイミング図である。データＩＮのＬパルス▲１▼はインバータ４６でＨパルスのデータ／ＩＮに変換され、ゲート４７を通り、Ｎ１として比較器３８に与えれられる。この時、比較器３８はＬレベルの内部チップ選択信号ＣＳ１を受けているので、Ｈパルスの出力Ｎ２をラッチ４９及びゲート５１に出力する。ラッチ４９はこのＨパルスをラッチし、Ｈレベルの出力Ｎ３をパルス発生部３１に与える。パルス発生部３１は書き込みコマンドＷｒｉｔｅ１をデコードしてえられる内部コマンドＷｒｉｔｅに応答して、パルス出力Ｎ４をフリップフロップ３２に与える。これにより、出力ＯＵＴはＬからＨレベルに変化する。
【００７４】
他方、Ｈパルスの信号Ｎ２を受けてゲート５１は接続状態となっており、反転データ／ＩＮはゲート５１を通り比較器５２に与えられる。この時、反転内部チップ選択信号／ＣＳ１はＨレベルなので比較器５２は反転データ／ＩＮの立ち上がりを検出することができず、その出力Ｎ６はＬレベルのままである。Ｌレベルの出力Ｎ６でゲート４７は接続状態にある。
【００７５】
入力データＩＮの次のＬパルス▲２▼を受けた時、内部チップ選択信号ＣＳ１はＨなので比較器４８はディスエーブル状態であり、比較器５２はイネーブル状態である。ノードＮ２はＬレベルにあるので、ゲート５１は接続状態にある。よって、比較器５２は反転データ／ＩＮの立ち上がりを検出し、その出力Ｎ６をＨレベルとする。これを受けてゲート４７はＯＦＦし、その出力Ｎ１はＬレベルにある。よって、比較器４８の出力Ｎ２もＬである。この時、ラッチ４９はＨレベルを保持し続けている。つまり、入力ラッチ部６２はＬパルス▲２▼を検出しない（ラッチしない）。これは、チップ選択信号／ＣＳが立ち下がる時点では既に、Ｌパルス▲２▼が立ち下がっており、このようなタイミングにあるＬパルスを無視するためである。
【００７６】
ラッチ４９は、内部チップ選択信号ＣＳ１を所定時間だけ遅延させる遅延回路５０の出力でリセットされ、Ｌレベルにリセットされる。つまり、ラッチが解除される。
【００７７】
次のデータ入力ＩＮのＬパルス▲３▼は上述した▲１▼と同様に処理され、フリップフロップ３２を反転させる。
【００７８】
以上のようにして、データＩＮの３つのＬパルス▲１▼、▲２▼、▲３▼に応じて出力ＯＵＴはＬ→Ｈ→Ｌと２回だけ変化する。
【００７９】
なお、上記第３〜第５の実施例ではデータＩＮの取り込みにチップ選択信号／ＣＳを用いているが、それ以外のコマンド信号でも良い。
（メモリ側データ入力部の第６の実施例）
次に、図１５を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入力部の第６の実施例を説明する。第６の実施例は、図３に示す第１の実施例に電力消費の観点から改良を加えたデータ入力部である。なお、図１５において、図３に示す構成要素と同一のものには同一の参照番号を付してある。
【００８０】
図１５に示す回路構成は、比較器２９で構成される入力初段を、コマンド入力回路／コマンドデコーダ２６が出力する内部チップ選択信号ＣＳ１で制御する構成を持つ。この点で、図３に示す回路構成と相違する。内部チップ選択信号ＣＳ１がＯＮの時のみ比較器２９はイネーブル状態とされる（活性化される）。つまり、ＯＦＦの時には比較器２９はディスエーブル状態である。これにより、データ入力部が搭載されるチップが選択されていない時には、比較器２９は無駄な電力を消費しない。
【００８１】
図１６は、図１５に示す回路構成の動作を示すタイミング図である。チップ選択信号／ＣＳをクロックＣＬＫの立ち上がりエッジより所定期間（図１６の例では１／２周期）だけ前に入力することで、比較器２９をイネーブル状態にした後にデータＩＮのＬレベルを取り込むようにしている。
【００８２】
入力初段を必要な時のみイネーブル状態する第６の実施例の考え方は、第１から第５の実施例にも同様に適用できる。
（メモリ側データ出力部の実施例）
次に、図１７を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ出力部の一実施例を説明する。以下に説明するデータ出力部は、同期型にも非同期型にも適用可能である。
【００８３】
図１７に示すデータ出力部は、ＯＲゲート６５、取込みゲート６０、レジスタ６７、及びｎ個のデータ出力回路６８１−６８ｎを有する。データ出力回路６８１−６８ｎの各々は排他的論理和ゲート６９、フリップフロップ７０、遅延回路７１、ＡＮＤゲート７２及びトランジスタ７３を具備する。メモリコア（図２に図示）からの読み出しデータは取込みゲート６０に与えられるとともに、ビット単位に対応するデータ出力回路６８１−６８ｎに与えられる。取込みゲート６０は、メモリコアからのデータ出力パルスに応答してゲートが接続状態となり、読み出しデータをレジスタ６７に出力する。コマンドバス１６Ｃ（図２）を通りコントローラ１０から若しくはメモリ内部で発生するリフレッシュコマンド、又は内部で発生するリセット信号は、ＯＲゲート６５を通りレジスタ６７に与えられる。これらの信号を受けると、レジスタ６７はリセットされる。レジスタ６７はデータの読み出しがある都度リセットされる。
【００８４】
データ出力回路６８１の排他的論理和ゲート６９は、読み出しデータの対応するビットと、レジスタ６７から読み出された読み出しデータの対応するビットとの排他的論理和演算を行う。レジスタ６７から読み出された読み出しデータは、メモリコアから読み出されたデータの直前の読み出しデータである。従って、排他的論理和ゲート６９は、前回のデータに対し今回のデータが反転しているかどうかを検出する。反転していると排他的論理和ゲート６９はＨレベルの出力Ｎ１をフリップフロップ７０に出力する。フリップフロップ７０は、データ出力パルスに応答してＨレベルの出力Ｎ１をラッチし、Ｑ出力にＨを出力する。データ出力パルスは遅延回路７１で僅かに遅延され、ＡＮＤゲート７２に与えられる。ＡＮＤゲート７２は、Ｑ出力と遅延回路７１からの出力とのタイミング差に相当する幅のパルスを出力する。トランジスタ７３はＮチャネルＭＯＳトランジスタなどの電界効果型トランジスタで構成されており、ＡＮＤゲート７２が出力するＨパルスに応答してデータバス１６Ｄの対応するバス線をグランドレベル（ローレベル）に設定する。トランジスタ７３のドレインは抵抗で終端されたデータバス線に接続されており、いわゆるオープンドレインタイプの使用形態である。
（コントローラの／ＣＳ出力部及びデータ出力部の実施例）
次に、図１８を参照して、コントローラ１０の内部に設けられたチップ選択信号出力部（以下、／ＣＳ出力部という）及びデータ出力部の一実施例を説明する。
【００８５】
コントローラ１０内部の／ＣＳ出力部はチップ選択制御回路７５及びチップ選択信号出力回路８４ａー８４ｄとを含む。チップ選択制御回路７５は、図２に示す４つのメモリ１３ａ−１３ｄを選択するためのチップ選択信号を生成し、チップ選択信号出力回路８４ａ−８４ｄに出力する。各チップ選択信号出力回路８４ａ−８４ｄは、ＡＮＤゲート８５及びＮＭＯＳトランジスタなどの電界効果トランジスタ８６を有する。ＡＮＤゲート８５は対応するチップ選択信号とＣＳ出力制御信号とを受ける。ＣＳ出力制御信号は、コントローラ１０内部の制御部（図示を省略する）から出力されるものであり、チップを選択する際にＯＮとなる信号である。ＡＮＤゲート８５の出力はトランジスタ８６のゲートを制御する。チップ選択信号出力回路８４ａ−８４ｄのＡＮＤゲート８６は、アクティブ・ローのチップ選択信号／ＣＳａ−／ＣＳｄを出力する。チップ選択信号／ＣＳａ−／ＣＳｄはそれぞれ、コマンドバス１６Ｃを介して図２のメモリ１３ａ−１３ｄに供給される。
【００８６】
コントローラ１０のデータ出力部は、ＯＲゲート７６、取込み制御回路７７、リセット回路７８、レジスタ群７９、マルチプレクサ８３及びデータ出力回路８７１−８７ｎを具備する。レジスタ群７９は、４つのメモリ１０ａ−１０ｄに対応して４つのレジスタユニット８０ａ−８０ｄを具備する。各レジスタユニット８０ａ−８０ｄは、取込みゲート８１とレジスタ８２を具備する。レジスタユニット８０ａ−８０ｄはそれぞれ、図３に示すレジスタ１７ａ−１７ｄに相当する。図３のインタフェイス部１８は、図１８のマルチプレクサ８３及びデータ出力回路８７１−８７ｎを含む。
【００８７】
書き込みデータはレジスタ群７９に与えられると共に、ビット単位にデータ出力回路８７１−８７ｎに与えられる。取込み制御回路７７は４つのチップ選択信号を受取り、データ出力パルスに応答して、レジスタユニット８０ａ−８０ｄからＯＮとなっている（イネーブル状態にある）チップ選択信号に対応するユニットの取込みゲート８１が接続状態になる。これにより、書き込みデータはＯＮとなった取込みゲートを介して、対応するユニットのレジスタ８２に書き込まれる。リセット回路７８は、コントローラ１０の内部回路からＯＲゲート７６を介して供給されるリフレッシュコマンド又はリセット信号に応答して、チップ選択信号で選択されたユニットのレジスタ８２をリセットする。
【００８８】
レジスタユニット８０ａ−８０ｄのレジスタ８２から読み出される書き込みデータはマルチプレクサ８３を介して、ビット単位に対応するデータ出力回路８７１−８７ｎに供給される。
【００８９】
データ出力回路８７１−８７ｎの各々は、排他的論理和ゲート８４、フリップフロップ８５、遅延回路８６、ＡＮＤゲート８７及びＮＭＯＳトランジスタなどの電界効果トランジスタ８８を具備する。この構成は、図１７に示すデータ出力回路６８１−６８ｎと同様である。排他的論理和ゲート８４は、マルチプレクサ８３からの対応するビットと書き込みデータの対応するビットとを受取り、これらの排他的論理和演算を行い、演算結果をフリップフロップ８５に出力する。マルチプレクサ８３を介して受取る書き込みデータは１つ前に処理された書き込みデータである。よって、この排他的論理和演算は、今回の書き込みデータが前回の書き込みデータの反転データであるかどうかを検出するものである。反転していると排他的論理和ゲート８４はＨレベルの出力をフリップフロップ８５に出力する。フリップフロップ８５は、データ出力パルスに応答してＨレベルの出力をラッチし、Ｑ出力にＨを出力する。データ出力パルスは遅延回路８６で僅かに遅延され、ＡＮＤゲート８７に与えられる。ＡＮＤゲート８７は、Ｑ出力と遅延回路８６からの出力とのタイミング差に相当する幅のパルスを出力する。トランジスタ８８はＮチャネルＭＯＳトランジスタなどの電界効果型トランジスタで構成されており、ＡＮＤゲート８７が出力するＨパルスに応答してデータバス１６Ｄの対応するバス線をグランドレベルに設定する。
（コントローラのデータ入力部の実施例）
次に、図１９を参照して、コントローラ１０の内部に設けられたデータ入力部の一実施例を説明する。
【００９０】
コントローラ１０のデータ入力部は、チップ選択回路７５、ＯＲゲート９０、リセット回路９１、ｎ個の入力回路９１１−９１ｎ、４個のメモリ１３ａ−１３ｄにそれぞれ対応するレジスタユニット９３ａ−９３ｄ及びマルチプレクサ９８を具備する。データ入力部はデータバス１６Ｄから読み出しデータを受取り、メモリコアを含む内部回路に出力する回路である。
【００９１】
入力回路９２１−９２ｎはデータバス１６Ｄから読み出しデータを受取り、レジスタユニット９３ａ−９３ｄに出力する。入力回路９２１−９２ｎの各々は比較器、ラッチ部及びパルス発生部を具備し、前述したメモリ側のデータ入力部の第１の実施例から第６の実施例と同様に構成できる。
【００９２】
レジスタユニット９３ａ−９３ｄの各々は、ｎ個のＡＮＤゲート９６から構成される取込みゲート９４とｎ個のフリップフロップから構成されるデータレジスタ９５とを具備する。ＡＮＤゲート９６は入力回路９２１−９２ｎからｎビットの読み出しデータを受けるとともに、対応するチップ選択信号を受ける。ＡＮＤゲート９６の出力は、対応するフリップフロップ９７のクロック端子に供給される。各フリップフロップ９７の／Ｑ出力はＤ入力に接続され、Ｑ出力がマルチプレクサ９８に供給される。リセット回路９１は、ＯＲゲート９０を介して供給されるリフレッシュコマンド又はリセット信号に応答して、ユニット９３ａ−９３ｄのうちのチップ選択信号で指示されている１つのユニットのフリップフロップ９７をリセットする。マルチプレクサ９８は、ＯＮとなっているチップ選択信号に対応するユニットを選択し、ここから出力される読み出しデータをメモリコアを含む内部回路に出力する。
【００９３】
入力回路９１１−９１ｎが反転データ“１”（Ｌパルス）を受取ると、取込みゲート９４を介してデータレジスタ９５の対応するフリップフロップ９７の状態を反転させることで、送信されたデータの再生が行われる。
（メモリ側データ入出力部の実施例）
次に、図２０を参照して、各メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの内部に設けられたデータ入出力部を第７の実施例として説明する。第７の実施例は、書き込みデータレジスタＲｅｇＤＷと読み出しデータレジスタＲｅｇＤＲを兼用するものである。なお、図２０において、前述した図に示す構成要素と同一のものには同一の参照番号を付してある。
【００９４】
データ入出力部は、ＯＲゲート６５、取込みゲート６０、レジスタ６７、及びデータ入出力部１００を有する。データ入出力部１００は、ｎ個のデータ入出力ユニット１０１１−１０１ｎを有する。データ入出力ユニット１０１１−１０１ｎの各々は、データ入力＆パルス発生回路１０２及びデータ出力回路１０３を具備する。データ入力回路１０２は前述した第１の実施例から第６の実施例のデータ入力回路のうち、書き込みレジスタＲｅｇＤＷを除くパルス発生部３１までの回路を含むものである。書き込みレジスタＲｅｇＤＷは、レジスタ６７に相当する。また、データ出力回路１０３は、例えば図１７に示すデータ出力回路６８１−６８ｎである。図１７に示すレジスタ６７（読み出しレジスタＲｅｇＤＲ）は、図２０では書き込みレジスタＲｅｇＤＷとしても機能する。
【００９５】
メモリコアからの読み出しデータは内部読み出しデータバス１０５を介して、取込みゲート６０とデータ入出力ユニット１０１１−１０１ｎのデータ出力回路１０３に供給される。データ出力回路１０３は、排他的論理和演算の結果が“１”に対応するデータ反転パルス信号（例えばＬパルス）をバス１６Ｄに出力する。書き込みデータは、データバス１６Ｄからデータ入力回路１０２に入力し、ここでデータ反転を示すＬパルスが検出されるとパルス信号がレジスタ６７に与えられる。レジスタ６７は書き込みデータ又は比較用データを内部書き込みデータバス１０４に出力する。比較用データとは、今回の読み出しデータに対する前回の読み出しデータであって、取込みゲート６０を介してレジスタ６７に格納されたものである。
【００９６】
図２１は、図２０に示す取込みゲート６０とレジスタ６７の一構成例を示す回路図であり、１ビット分の回路構成を示す。取込みゲート６０は、インバータ１０４と２つのＡＮＤゲート１０５、１０６を具備する。内部読み出しデータバス１０５上の読み出しデータはＡＮＤゲート１０６に直接供給されるとともに、インバータ１０４で反転されてＡＮＤゲート１０５に供給される。また、ＡＮＤゲート１０５と１０６は、取込み制御信号として機能するデータ出力制御パルスを受取る。
【００９７】
レジスタ６７は、ＯＲゲート１０７と、セット端子フリップフロップ１０８を具備する。ＡＮＤゲート１０５の出力はＯＲゲート１０７を介して、フリップフロップ１０８のリセット端子に与えられる。また、このリセット端子にはＯＲゲート１０７を介してリフレッシュコマンド（又はリセット信号）が与えられる。ＡＮＤゲート１０６の出力はセット端子に接続されている。クロック端子には、データ入力＆パルス発生回路１０２からのデータ反転パルス信号が与えられる。／Ｑ端子はＤ端子に接続され、Ｑ端子がレジスタ６７の出力を構成する。
【００９８】
図２１の回路動作を説明する。リフレッシュコマンド（又はリセット信号）がフリップフロップ１０８に与えられると、フリップフロップ１０８はリセットされ、Ｑ出力はＬレベルとなる。データ出力時にはデータ出力制御パルスがＨレベルに変化する。読み出しデータがＬレベルの場合にはリセット端子がＨになり、Ｑ出力はＬレベルとなる。書き込みデータを取込む場合には、データ入力＆パルス発生回路１０２からのデータ反転パルス信号がフリップフロップ１０８のクロック端子に入り、Ｑ出力が反転する。
【００９９】
このように、書き込みデータと読み出しデータとでレジスタを共有することで、チップ面積を節約することができる。
（コントローラの／ＣＳ出力部及びデータ出力部の別の実施例）
次に、図２２を参照して、コントローラ１０の内部に設けられたチップ選択信号出力部（以下、／ＣＳ出力部という）及びデータ出力部の別の実施例を第２の実施例として説明する。この第２の実施例は、書き込みデータレジスタＲｅｇＤＷ−Ｃと読み出しデータレジスタＲｅｇＤＲ−Ｃを兼用するものである。なお、図２２において、図１８に示す構成要素と同一のものには同一の参照番号を付してある。
【０１００】
レジスタ群１１０は、図２に示す４つのメモリ１３ａ−１３ｄに対応して４つのレジスタユニット１１１ａ−１１１ｄを有する。各レジスタユニット１１１ａ−１１１ｄは、２つの取込みゲート１１２と１１３及びレジスタ１１４を有する。取込み制御回路７７は、チップ選択信号に基づいて、レジスタユニット１１１ａ−１１１ｄのうちの１つの取込みゲート１１２を接続状態にする。レジスタユニット１１１ａ−１１１ｄの取込みゲート１１３は、対応するチップ選択信号に応答して制御される。内部書き込みデータバス１２２上の書き込みデータは、レジスタユニット１１１ａ−１１１ｄのうちのいずれか１つの取込みゲートを介してレジスタ１１４に書き込まれる。後述するデータ入出力部１１７からのデータ反転パルス信号は、レジスタユニット１１１ａ−１１１ｄのうちのいずれか１つの取込みゲートを介してレジスタ１１４に書き込まれる。マルチプレクサ１１５はチップ選択信号に応答して、レジスタユニット１１１ａ−１１１ｄのうちのいずれか１つを選択し、ここからのデータ出力をレジスタ１１６に書き込む。レジスタ１１６から読出されたデータ（読み出しデータ又は比較用データ）は、内部読み出しデータバス１２１上に読み出される。
【０１０１】
データ入出力部１１７は、図２０に示すデータ入出力部１００と同様の構成である。データ入出力部１１７は、ｎ個のデータ入出力ユニット１１８１−１１８ｎを有する。データ入出力ユニット１１８１−１１８ｎの各々は、データ入力＆パルス発生回路１１９及びデータ出力回路１２０を具備する。データ入力回路１１９は図１９に示す入力回路９２１−９２ｎに相当するもので、前述した第１の実施例から第６の実施例のデータ入力回路のうち、書き込みレジスタＲｅｇＤＷを除くパルス発生部３１までの回路を含むものである。書き込みレジスタＲｅｇＤＷは、レジスタ１１４に相当する。また、データ出力回路１２０は、例えば図１８に示すデータ出力回路８７１−８７ｎである。図２２に示すチップ選択信号出力回路８４は、図１８に示すチップ選択信号出力回路８４ａ−８４ｄを含む。
【０１０２】
図２３は、図２２に示す取込みゲート１１２、１１３及びレジスタ１１４の一回路構成例を示す回路図である。取込みゲート１１２は、インバータ１３１及び２つのＡＮＤゲート１３２、１３３を有する。取込みゲート１３６はＡＮＤゲート１３６を有する。レジスタ１１４は、ＯＲゲート１３４とフリップフロップ１３５とを有する。取込みゲート１１２は図２１に示す取込みゲート６０と同一構成である。また、レジスタ１１４は図２１に示すレジスタ６７と同一構成である。図２１の回路構成では、データ反転パルス信号が直接フリップフロップ１０８のクロック端子に供給されていたのに対し、図２３の回路構成ではＡＮＤゲート１３６で構成される取込みゲート１１３を介してフリップフロップ１３５のクロック端子に供給されている。ＡＮＤゲート１３６は、データ反転パルス信号と対応するチップ選択信号のＡＮＤ演算を行う。チップ選択信号がＯＮの時、データ入力＆パルス発生回路１１９が出力するデータ反転パルス信号がＡＮＤゲート１３６を介して、フリップフロップ１３５のクロック端子に与えられる。そして、Ｑ出力がマルチプレクサ１１５を介してレジスタ１１６に一端保持された後、読み出しデータとしてメモリコアに供給される。
（本発明の第２の原理）
次に、図２４を参照して本発明の第２の原理を説明する。
【０１０３】
図１を参照して説明した本発明の第１の原理では、コントローラ１０のレジスタ１２とメモリ１３のレジスタ１５とは常に最後にやり取りしたデータを保持する構成である。これに対し、本発明の第２の原理では、コントローラ１０のレジスタ１２とメモリ１３のレジスタ１５は同一の代表データを保持するものである。そして、代表データと異なるビットをデータ反転信号として送信する。この送信は、例えばパルスを用いて行われる。
【０１０４】
例えば、ある一群のデータを送信する場合、まず代表データを送信し、それに続いてその代表データと異なるビットを送信する。この場合、書き込みコマンドには代表データを送信するコマンド（ＷＲＩＴＥ（Ａ））と、反転ビットを送信するコマンド（ＷＲＩＴＥ（Ｂ））の２種類を用いる。読み出しコマンドも同様に、読み出しデータをそのまま出力するコマンド（ＲＥＡＤ（Ａ））と、反転するビットのみを出力するコマンド（ＲＥＡＤ（Ｂ））がある。また、信号の送受信はパルスで行うが、代表データを送信する場合にはＬパルスが入った場合は“０”で、入らなかった場合は“１”などのように予め決めておく。
【０１０５】
図２４の例では、ステップ▲１▼でコントローラ１０は代表データ１０１１をレジスタ１２に書き込むと共に、メモリ１３のレジスタ１５に書き込みコマンドＷＲＩＴＥ（Ａ）を用いて書き込む。これにより同一の代表データがレジスタ１２と１５に書き込まれる。
【０１０６】
ステップ▲２▼でコントローラ１０は書き込みデータ１０１０と代表データ１０１１との排他的論理和演算を行い、その演算結果０００１をデータバス１６を介してメモリ１３に送る。この時の書き込みコマンドはＷＲＩＴＥ（Ｂ）である。メモリ１３では、今受取ったデータ０００１と代表データ１０１１との間で排他的論理和演算を行い、その演算結果１０１０がメモリコアに書き込まれる。
【０１０７】
以下、同様にステップ▲３▼、▲４▼と行われる。
（第２の原理に対応したメモリのデータ入出力部の実施例）
図２５は、第２の原理に対応したメモリ（メモリ１３や図２に示すメモリ１３ａ−１３ｄに相当する）のデータ入出力部の実施例で、書き込みレジスタと読み出しレジスタを共用する例である。
【０１０８】
図示するデータ入出力部は、メモリコア２０、スイッチ１４０、取込みゲート１４１、レジスタ１４２、排他的論理和ゲート（ＥＸ−ＯＲ２）１４３、マルチプレクサ（ＭＵＸ２）１４４、データ入出力回路１４５、排他的論理和ゲート（ＥＸ−ＯＲ１）１４６、及びマルチプレクサ（ＭＵＸ１）１４７を有する。
【０１０９】
代表データを送受信する場合は、メモリ内部で代表データ取込み信号が発生し、取込みゲート１４１を接続状態にするとともに、マルチプレクサ１４３及び１４７が入力Ａを選択する。また、書き込みか読み出しかによってスイッチ１４０が切り替わる。この時、書き込みデータであれば、データ入出力回路１４５から取込まれ、マルチプレクサ１４７を通ってそのままメモリコア２０に送られるとともに、レジスタ１４２にも送られ保持される。これに対し、読み出しデータであれば、メモリコア２０からきたデータはマルチプレクサ１４４を通ってそのままデータ入出力回路１４５から出力されると共に、レジスタ１４２に送られ保持される。
【０１１０】
反転ビットを送受信する場合は、２つのマルチプレクサ１４４と１４７が入力Ｂを選択する。この時、書き込みデータであれば、データ入出力回路１４５から取込まれ、排他的論理和ゲート１４６でレジスタ１４２の代表データと排他的論理和を取る。この演算結果は、マルチプレクサ１４７を通りメモリコア２０に送られる。また、読み出しデータであれば、排他的論理和ゲート１４３はメモリコア２０からきたデータとレジスタ１４２の代表データとの排他的論理和を演算する。この演算結果は、マルチプレクサ１４４を通りデータ入出力回路１４５から出力される。
【０１１１】
一般的には、代表データはコントローラ１０からメモリ１３ａ−１３ｄに送られる場合がほとんどと考えられるが、より汎用性を持たせるために、図２５に示す回路構成ではメモリ１３ａー１３ｄからコントローラ１０にも代表データを送信できる構成としてある。
（第２の原理に対応したコントローラのデータ入出力部の実施例）
図２６は、第２の原理に対応したコントローラのデータ入出力部の実施例で、書き込みレジスタと読み出しレジスタを共用する例である。図中、前述した図に示す構成要素と同一の構成要素には同一の参照番号を付してある。
【０１１２】
図示するコントローラのデータ入出力部は、チップ選択回路７５、取込み制御回路７７、チップ選択信号出力回路８４、マルチプレクサ１１５、コントローラの内部回路１５０、スイッチ１５１及びレジスタ群１６０を有する。更に、データ入出力部は、排他的論理和ゲート（ＥＸ−ＯＲ）１６１、マルチプレクサ（ＭＵＸ）１６２、データ入出力回路１６３、排他的論理和ゲート（ＥＸ−ＯＲ）１６４、及びマルチプレクサ（ＭＵＸ）１６５を有する。
【０１１３】
レジスタ群１６０は、図２に示す４つのメモリ１３ａ−１３ｄに対応して、４つのレジスタユニット１６１ａ−１６１ｄを具備する。各レジスタユニット１６１ａ−１６１ｄは、取込みゲート１１３とレジスタ１１４を有する。
【０１１４】
代表データを送受信する場合は、内部回路１５０で代表データ取込み信号が発生する。取込みゲート７７は、ＯＮ状態のチップ選択信号に対応したレジスタユニット１６１ａ−１６１ｄのうちの１つのレジスタユニットの取込みゲート１１３を接続状態にする。また、代表データ取込み信号は、マルチプレクサ１６２及び１６５が入力Ａを選択する。また、書き込みか読み出しかによってスイッチ１５１が切り替わる。この時、書き込みデータであれば、データ入出力回路１６３から取込まれ、マルチプレクサ１６５を通ってそのまま内部回路１５０に送られるとともに、対応するレジスタユニットのレジスタ１１４にも送られ保持される。これに対し、読み出しデータであれば、内部回路１５０からきたデータはマルチプレクサ１６２を通ってそのままデータ入出力回路１６３から出力されると共に、対応するレジスタユニットのレジスタ１１４に送られ保持される。
【０１１５】
反転ビットを送受信する場合は、２つのマルチプレクサ１６２と１６５が入力Ｂを選択する。この時、書き込みデータであれば、データ入出力回路１６３から取込まれ、排他的論理和ゲート１６４でレジスタ１１４の代表データと排他的論理和を取る。この演算結果は、マルチプレクサ１６５を通り内部回路１５０に送られる。また、読み出しデータであれば、排他的論理和ゲート１６１は内部回路１５０からきたデータとレジスタ１１４の代表データとの排他的論理和を演算する。この演算結果は、マルチプレクサ１６２を通りデータ入出力回路１６３から出力される。
【０１１６】
図２５や図２６に示す回路構成を持つデバイスにおいて、電源ノイズなどの影響によりレジスタ１４２や１６０のデータが反転してしまった場合には、コントローラ１０からメモリに代表データを再送信すれば良い。このようば場合に備えて、読み出しも書き込みと伴わない、代表データを送信してレジスタの内容を更新するだけのコマンド（代表データ更新コマンド）をコマンド体系の中に用意しておくこともできる。
（第１及び第２の原理の両方に対応したメモリのデータ入出力部の実施例）
図２７は、前述した本発明の第１及び第２の原理の両方に対応したメモリのデータ入出力部の実施例を示す図である。図２７において、図２５に示す構成要素と同一のものには同一の参照番号を付してある。このメモリは、第１の原理で動作する動作モード１と、第２の原理で動作する動作モード２の２つのモードを有する。
【０１１７】
取込みゲート１４１は、ゲート制御１信号、モード切り替え信号及び代表データ取込み信号を論理演算した結果で制御される。この論理演算は、インバータ１６７、ＡＮＤゲート１６８、１６９及びＯＲゲート１７０で構成される。レジスタ１４２は、リセット信号（又はリフレッシュ信号）とモード切り替え信号とをインバータ１７１とＡＮＤゲート１７２で論理演算した信号でリセットされる。マルチプレクサ１４７とメモリコア２０との間には、ゲート１７３とラッチ１７４が設けられている。ゲート１７３は、ＯＲゲート１６５でモード切り替え信号とゲート制御２信号とのＯＲ演算の結果で制御される。マルチプレクサ１４４とデータ入出力回路１４５との間には、ゲート１７５とラッチ１７６が設けられている。ゲート１７５は、ＯＲゲート１６６でモード切り替え信号とゲート制御３信号とのＯＲ演算の結果で制御される。これらのゲート１７３とラッチ１７４及びゲート１７５とラッチ１７６は、動作モード１に対応した動作を実現するために設けられている。
【０１１８】
ゲート制御１信号、ゲート制御２信号、ゲート制御３信号、データ入出力制御信号、代表データ取込み信号、読み出し／書き込み切り替え制御信号は、例えばメモリのタイミングコントローラなどの内部回路（図示を省略する）で生成されるものである。また、モード切り替え信号はモードレジスタなどを用いて外部から設定しても良いし、フューズなどを用いて出荷時にプログラムしても良い。更に、コマンド体系に動作モード１と動作モード２の両方を用意すれば、コントローラからのコマンド指示により随時切り替えて動作させることも可能である。
【０１１９】
動作モード１では、モード切り替え信号はＬレベルに設定される。また、マルチプレクサ１４４と１４７は入力Ｂを選択する。レジスタ１４２はリフレッシュコマンドでリセットされる。動作モード１では、書き込み時のゲート制御１信号とゲート制御２信号とのタイミングは図２７に示す関係にある。ゲート制御２信号をＯＮにしてゲート１７３を接続状態にして書き込みデータをラッチ１７４にラッチさせた後に、ゲート制御１信号をＯＮにして取込みゲート１４１を接続状態にして書き込みデータをレジスタ１４２に記憶させる。また、読み出し時は、ゲート制御３信号をＯＮにして読み出しデータをラッチ１７６にラッチさせた後に、ゲート制御１信号をＯＮにして取込みゲート１４１を接続状態にして読み出しデータをレジスタ１４２に記憶させる。このようなタイミング関係にあるゲート制御１信号で取込みゲート１４１は制御され、ゲート制御２信号でゲート１７３は制御され、ゲート制御３信号でゲート１７５は制御される。このような動作モード１の動作は、図２０を参照して説明した回路構成の動作と実質的に同じである。
【０１２０】
動作モード２では、モード切り替え信号はＨレベルに設定される。取込みゲート１とマルチプレクサ１４４、１４７は代表データ取込み信号の状態に応じて制御される。ゲート１７３と１７５は接続状態で固定である。レジスタ１４２はリフレッシュコマンドではリセットされない。このような動作モード２の動作は、図２５を参照して説明した回路構成の動作と同じである。
【０１２１】
電源ノイズなどの影響によりレジスタ１４２が反転してしまった場合は、動作モード１ではれ時スｔ１４２をリセットし、動作モード２では代表データを再受信してレジスタ１４２の内容を更新すれば良い。
【０１２２】
また、図２７に示す回路構成では、動作モード１においても前述の代表データ更新コマンドと同様の動作をするレジスタ更新コマンドを用意すれば、次のような対応も可能である。動作モード１で使用中にレジスタ１４２の内容を更新する場合は、コントローラ１０からレジスタ更新コマンドとコントローラのレジスタに保持されている最新データをメモリにそのまま送信する。メモリはレジスタ更新コマンドを受信したらモード切り替え信号を一時的にＨとし、また代表データ取込み信号を発生する。これにより、コントローラとメモリのレジスタの内容が一致する。その後、モード切り替え信号と代表データ取込み信号をＬにして、動作モード１の戻る。即ち、動作モード１においてもレジスタをリセットするのではなく、コントローラのレジスタの内容をそのままメモリ１４２のレジスタに転送し、内容を一致させることができる。
【０１２３】
なお、第１及び第２の原理の両方に対応したコントローラのデータ入出力部は、図２７に示す構成において取込みゲート１４１とレジスタ１４２をメモリの数分だけ用意し、スイッチ１４０と取込みゲート１４１との間、ＯＲゲート１７０と取込みゲート１４１との間、ＯＲゲート１７２とレジスタ１４２の間、及びレジスタ１４２の出力にそれぞれセレクタを設けた回路構成となる。
【０１２４】
以上、本発明の実施の形態及び実施例を説明した。本発明は上記実施の形態や実施例に限定されるものではなく、本発明の範囲内で様々な他の実施の形態や実施例が可能である。
【０１２５】
以下、上述した本発明の一部を整理すると、次の通りである。
（付記１）第１の情報を保持するレジスタ、及び外部から第１の信号を受信して第２の情報を生成する情報生成回路を備え、前記第１の信号は前記第１の情報の反転を示す信号であり、前記情報生成回路は前記第１の情報及び前記第１の信号に基づいて前記第２の情報を生成する半導体装置。
（付記２）第１の情報を保持するレジスタ、及び第２の情報を受信し第１の信号を外部へ出力する情報生成回路を備え、前記第１の信号は前記レジスタに保持された前記第１の情報と前記情報生成回路が受信した前記第２の情報の論理演算に基づく信号であって、第１の情報の反転を示す信号である半導体装置。
（付記３）前記情報生成回路は、前記レジスタに保持された前記第１の情報を前記第２の情報に書き換える付記１又は２記載の半導体装置。
（付記４）前記情報生成回路は、前記第１の情報を受信して前記レジスタに格納し、次に前記第１の信号を受信して前記第２の情報を生成する付記１記載の半導体装置。
（付記５）前記情報生成回路は、前記第１の情報を受信して前記レジスタに格納し、次に前記第２の情報を受信して前記第１の信号を生成する付記１又は２記載の半導体装置。
（付記６）前記レジスタは、リセット信号でリセットされる付記１又は２記載の半導体装置。
（付記７）前記半導体装置はメモリアレイを含む半導体装置であり、前記レジスタは外部から受信したリフレッシュ指示に基づきリセットされる付記１又は２記載の半導体装置。
（付記８）前記第１の信号はパルス信号である付記１又は２記載の半導体装置。
（付記９）前記情報生成回路は前記第１の信号をラッチするデータ入力部を有し、
前記半導体装置は外部からのチップ選択信号を受信する回路を有し、
前記データ入力部は前記チップ選択信号に基づき前記第１の信号をラッチする付記１記載の半導体装置。
（付記１０）前記第１の信号はパルス信号であり、前記データ入力部は該パルス信号のエッジを検出して前記第１の信号をラッチする付記９記載の半導体装置。
（付記１１）前記情報生成回路は前記第１の信号をラッチするデータ入力部を有し、
前記半導体装置は外部からクロックを受信して内部クロックを発生するクロック発生部を有し、
前記データ入力部は前記内部クロックに同期して前記第１の信号をラッチする付記１記載の半導体装置。
（付記１２）前記情報生成回路は前記第１の信号をラッチするデータ入力部を有し、
前記半導体装置は外部からクロックを受信して内部クロックを発生するクロック発生部を有し、
前記データ入力部は前記内部クロックを基準とする所定の期間において、パルス信号である前記第１の信号のエッジを検出してラッチする付記１記載の半導体装置。
（付記１３）前記半導体装置は半導体記憶装置を制御するコントローラであり、前記半導体記憶装置にリフレッシュ指示への発行に関連して、前記レジスタをリセットする付記１記載の半導体装置。
（付記１４）前記半導体装置は複数の半導体装置と選択的に接続可能なインタフェイスを有し、前記レジスタは前記複数の半導体装置毎に設けられている付記１又は２記載の半導体装置。
（付記１５）前記情報生成回路は、前記第１の情報と前記第１の信号との排他的論理和演算を行い前記第２の情報を生成する付記１記載の半導体装置。
（付記１６）前記情報生成回路は、前記第１の情報と前記第２の情報との排他的論理和演算を行い前記第１の信号を生成する付記２記載の半導体装置。
（付記１７）付記１記載の半導体装置と付記２記載の半導体装置を有するシステムで、それぞれのレジスタは同一の第１の信号を保持するシステム。
（付記１８）第１の情報をレジスタに保持するステップと、
外部から受信した第１の信号と前記第１の情報とに基づいて第２の情報を生成して所定の信号線に送出するステップとを有し、
前記第１の信号は前記第１の情報の反転を示す信号である情報処理方法。
（付記１９）第１の情報をレジスタに保持するステップと、
受信した第２の情報と前記第１の情報の論理演算して第１の信号を生成して外部へ送信するステップとを有し、
前記第１の信号は第１の情報の反転を示す信号である情報処理方法。
（付記２０）前記情報処理方法は更に、前記レジスタに保持された前記第１の情報を前記第２の情報に書き換える付記１８又は１９記載の情報処理方法。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、反転ビットを半導体装置間でやりとりする構成としたため、情報量の無駄がなくなり、電力消費を軽減することができる。
【図面の簡単な説明】
【図１】本発明の第１の原理を説明する図である。
【図２】本発明の一実施の形態を示すブロック図である。
【図３】メモリに設けられるデータ入力部の第１の実施例を示すブロック図である。
【図４】図３の回路動作を示すタイミング図である。
【図５】メモリに設けられるアドレス入力部の実施例を示すブロック図である。
【図６】メモリに設けられるデータ入力部の第２の実施例を示すブロック図である。
【図７】図６の回路動作を示すタイミング図である。
【図８】図６に示す入力ラッチ部の一構成例を示す回路図である。
【図９】メモリに設けられるデータ入力部の第３の実施例を示すブロック図である。
【図１０】図９の回路動作を示すタイミング図である。
【図１１】メモリに設けられるデータ入力部の第４の実施例を示すブロック図である。
【図１２】図１１の回路動作を示すタイミング図である。
【図１３】メモリに設けられるデータ入力部の第５の実施例を示すブロック図である。
【図１４】図１３の回路動作を示すタイミング図である。
【図１５】メモリに設けられるデータ入力部の第５の実施例を示すブロック図である。
【図１６】図１５の回路動作を示すタイミング図である。
【図１７】メモリに設けられるデータ出力の一実施例を示すブロック図である。
【図１８】コントローラに設けられる／ＣＳ出力部及びデータ出力部の第１の実施例を示すブロック図である。
【図１９】コントローラに設けられるデータ入力部の一実施例を示すブロック図である。
【図２０】メモリに設けられるデータ入出力回路の一実施例を示すブロック図である。
【図２１】図２０に示すレジスタと取込みゲートの一構成例の回路図である。
【図２２】コントローラに設けられる／ＣＳ出力部及びデータ出力部の第２の実施例を示すブロック図である。
【図２３】図２２に示すレジスタと取込みゲートの一構成例の回路図である。
【図２４】本発明の第２の原理を示すブロック図である。
【図２５】本発明の第２の原理に対応したメモリのデータ入出力部の一実施例を示すブロック図である。
【図２６】本発明の第２の原理に対応したメモリのデータ入出力部の別の実施例を示すブロック図である。
【図２７】本発明の第１の原理及び第２の原理の両方に対応したメモリのデータ入出力部の一実施例を示すブロック図である。
【符号の説明】
１０    コントローラ
１１    インタフェイス部
１２    レジスタ
１３    メモリ
１４    インタフェイス部
１５    レジスタ
１６    データバス
１７ａ−１７ｄ  レジスタ
１８    インタフェイス部
１９ａ−１９ｄ    インタフェイス部
２０ａ−２０ｄ    メモリコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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