(57)【特許請求の範囲】
【請求項１】
半導体基板内に活性領域の表面よりも高い突出部を有する素子分離膜を形成して、活性領域上にグルーブを供給し、
前記活性領域上にゲート酸化膜を形成し、
前記グルーブを埋め込むように、当該グルーブを満たす導電膜パターンを形成し、
該導電膜パターンを有する前記半導体基板上に、ポリシリコン膜からなる緩衝膜を形成し、
該緩衝膜上に前記活性領域を横切るライン形態の開口部を有する酸化防止膜パターンを形成し、
前記開口部により露出された前記緩衝膜および前記導電膜パターンの上部領域を選択的に酸化させて前記開口部および前記活性領域の交わる地点にマスク酸化膜を形成することと共に、該マスク酸化膜に隣接した前記素子分離膜上に緩衝酸化膜を形成し、
前記酸化防止膜パターンを除去し、
前記マスク酸化膜、前記緩衝酸化膜および前記素子分離膜をエッチングマスクとして使用して前記緩衝膜および前記導電膜パターンをエッチングして前記活性領域上に浮遊ゲートを形成することを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離膜は、ＳＴＩ構造により形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記導電膜パターンは、ポリシリコンで形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記導電膜パターンを形成する工程は、
前記素子分離膜を有する半導体基板上に導電膜を形成し、
前記素子分離膜が露出されるように前記導電膜をＣＭＰすることを含むことを特徴とする請求項１〜３のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記導電膜は、ポリシリコンで形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記導電膜パターンを形成する工程は、
前記素子分離膜を有する半導体基板上に導電膜を形成し、
前記導電膜をエッチバックして前記素子分離膜の上部面を露出させることと共に、前記活性領域上に導電膜パターンを形成することを含み、
前記エッチバック工程は、前記導電膜パターンの上部面が前記素子分離膜の上部面よりも低く凹んだプロファイルを有するように実施されることを特徴とする請求項４または５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記導電膜は、ポリシリコンで形成することを特徴とする請求項４〜６のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記導電膜パターンを形成する工程は、
前記素子分離膜を有する半導体基板上の全面にコンフォーマルな第１導電膜を形成し、
前記導電膜をエッチバックして前記素子分離膜の突出部の側壁を覆う導電膜スペーサーを形成し、
前記導電膜スペーサーを有する前記半導体基板上の全面にコンフォーマルな第２導電膜を形成し、
前記素子分離膜が露出されるように前記第２導電膜をＣＭＰまたはエッチバックすることを含むことを特徴とする請求項１〜７のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第１導電膜および前記第２導電膜は、ポリシリコン膜で形成することを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記酸化防止膜パターンは、シリコン窒化膜で形成することを特徴とする請求項１〜９のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記酸化防止膜パターンを形成する工程は、
前記緩衝膜上に酸化防止膜を形成し、
前記酸化防止膜上に前記活性領域を横切るライン形態の開口部を有するようにフォトレジストパターンを形成し、
前記フォトレジストパターンをエッチングマスクとして使用して前記酸化防止膜をエッチングすることを含むのを特徴とする請求項１〜１０のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記酸化防止膜は、シリコン窒化膜で形成することを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記浮遊ゲートを形成した後に、
少なくとも該浮遊ゲートの露出された側壁を覆うゲート層間層間絶縁膜を形成し、
該ゲート層間絶縁膜を有する結果物上に該浮遊ゲートの少なくとも一側部と重なるように前記活性領域を横切る制御ゲートを形成することをさらに含む請求項１〜１２のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法および該方法で製造した半導体素子に関するものであり、特にフラッシュメモリ素子の製造方法および該方法で製造したフラッシュメモリ素子（ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｆａｂｒｉｃａｔｅｄ  ｔｈｅｒｅｂｙ）に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電気的に情報を消滅させたりプログラムすることができる不揮発性メモリ素子であり、最近のコンピュータおよびデジタルカメラなどの電子製品のメモリ素子として広く活用されている。該フラッシュメモリ素子は、電荷貯蔵層として使用される浮遊ゲートと入，出力信号を制御する制御ゲートの二つのゲートを有する。また、該浮遊ゲートおよび該制御ゲートの構造により積層ゲート（ｓｔａｃｋ  ｇａｔｅ）フラッシュメモリ素子と分割ゲート（ｓｐｌｉｔ  ｇａｔｅ）フラッシュメモリ素子で区分される。
【０００３】
積層構造を有する高集積半導体素子を製造するためには数多くのフォトリソグラフィ工程を経ることになる。しかしながら、半導体素子の高集積化が加速されるにつれて前記フォトリソグラフィ工程は解像度の限界および層間誤整列（ｍｉｓａｌｉｇｎｍｅｎｔ）の問題に生じ、これに対する改善方案が要求されている。例えば、前記フラッシュメモリ素子の浮遊ゲート形成工程において、該浮遊ゲートが半導体基板の活性領域に正確に整列されなければならない。しかしながら、前述したようなフォトリソグラフィ工程の限界により要求される形状の浮遊ゲートを形成するのが難しいだけでなく、下部活性領域との誤整列が発生する。これにより前記フラッシュメモリ素子を構成する各セルにおいて、前記浮遊ゲート下部のチャンネルの長さが短くなったり、全く形成されないなどセル特性が悪くなる問題点が発生する。このような問題点により前記浮遊ゲートを前記半導体基板の活性領域に整列させるための様々な方案が試されている。
【０００４】
半導体基板の活性領域に自己整列された浮遊ゲートを形成する従来のフラッシュメモリ素子の製造方法が特許文献１に開示されている。
【０００５】
図１は、該特許文献１に開示されている従来のフラッシュメモリ素子の製造方法を説明するための断面図である。
【０００６】
図１に示されるとおり、半導体基板１００内に活性領域１０２を限定する素子分離膜１０４を形成する。該素子分離膜１０４は、ＳＴＩ工程により形成され、前記半導体基板１００表面と段差を有するように該半導体基板１００表面よりも高い突出部を有する。以後、該活性領域１０２上にゲート酸化膜１０６を形成する。該ゲート酸化膜１０６を有する半導体基板１００上の全面にポリシリコン膜を形成した後にＣＭＰ工程を実施する。その結果、前記活性領域１０２に自己整列されたポリシリコン膜パターン１０８が形成される。該ポリシリコン膜パターン１０８は、前記フラッシュメモリ素子の浮遊ゲートとして使用される。
【０００７】
上述したように従来のフラッシュメモリ素子の製造方法によれば、活性領域に自己整列された浮遊ゲートを形成することができる。しかしながら、上述した方法によると、後続の酸化膜形成工程で問題が発生する恐れがある。例えば、分割ゲートフラッシュメモリ素子の製造において、前記ポリシリコン膜パターン１０８を形成した後に該ポリシリコン膜パターン１０８の上部に熱酸化工程によるポリシリコン酸化膜層を形成する。この過程で、前記素子分離膜１０４と前記ポリシリコン膜パターン１０８との界面Ｂが酸素の拡散経路として供給されることがある。その結果、該界面Ｂに隣接した前記ゲート酸化膜１０６の厚みが太くなる、いわゆるスマイル効果（ｓｍｉｌｅ  ｅｆｆｅｃｔ）が発生し得る。該スマイル効果により該ゲート酸化膜１０６の厚みが不均一になることによって前記分割ゲートフラッシュメモリ素子を構成する各セルの電気的特性が悪化される恐れがある。
【特許文献１】米国特許第６，６２７，９４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的な課題は、半導体基板の活性領域に自己整列された浮遊ゲートを形成する際に、該浮遊ゲート下部のゲート酸化膜の厚みが不均一になることを防ぐ事のできるフラッシュメモリ素子の製造方法を提供することにある。
【０００９】
本発明が解決しようとする他の技術的な課題は、前記フラッシュメモリ素子の製造方法により製造されたフラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を解決するために本発明は、フラッシュメモリ素子の製造方法を提供する。この方法は、まず半導体基板内に素子分離膜を形成して活性領域を限定することを具備し、前記素子分離膜は前記活性領域の表面よりも高い突出部を有するように形成されて前記活性領域上にグルーブを供給する。前記活性領域上にゲート酸化膜を形成し、該グルーブを埋め込むように、該グルーブを満たす導電膜パターンを形成する。該導電膜パターンを有する前記半導体基板上に、ポリシリコン膜からなる緩衝膜を形成する。該緩衝膜上に前記活性領域を横切るライン形態の開口部を有する酸化防止膜パターンを形成する。該開口部によって露出された前記緩衝膜および前記導電膜パターンの上部領域を選択的に酸化させて前記開口部および前記活性領域の交わる地点にマスク酸化膜を形成すると共に、該マスク酸化膜に隣接した前記素子分離膜上に緩衝酸化膜を形成する。そして、前記酸化膜パターンを除去する。前記マスク酸化膜、前記緩衝膜および前記素子分離膜をエッチングマスクとして使用して前記緩衝膜および前記導電膜パターンをエッチングして前記活性領域上に浮遊ゲートを形成する。
【発明の効果】
【００１２】
上述したように、本発明では、活性領域に自己整列された浮遊ゲートを形成することによって、該浮遊ゲート下部のゲート絶縁膜の厚みが不均一になることを防ぐことのできるフラッシュメモリ素子を製造することができる。また、尖鋭な側壁のチップを有する浮遊ゲートを形成することによって消去特性を向上したフラッシュメモリ素子を製造することができる。
【発明を実施するための最良の形態】
【００１３】
以下添付した図面を参照して本発明の好ましい実施の形態を詳しく説明する。しかしながら、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的で、完全になるように、そして当業者に本発明の思想が十分に伝わるようにするために提供されるものである。図面において、層および領域の厚みは、明確性に期するために誇張されたものである。明細書全体にかけて同一の参照番号は同一の構成要素を示す。
【００１４】
図２は、本発明の実施形態に係る分割ゲートフラッシュメモリ素子の一部を示す平面図である。
【００１５】
図３ないし図１０Ｂは、本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。図３ないし図１０Ｂにおいて、図３、図４、図５Ａ、図６Ａ、図７Ａ、図１０Ａは、図２のＩ〜Ｉ’に沿って示された断面図であり、図５Ｂ、図６Ｂ、図７Ｂ、図８、図９、図１０Ｂは、図２のＩＩ〜ＩＩ’に沿って示された断面図である。
【００１６】
図２および図３に示されるとおり、半導体基板３００内に活性領域３０２を限定する素子分離膜３０４を形成する。前記素子分離膜３０４は、ＳＴＩ工程により形成されることができる。さらに詳しくは、まず半導体基板３００上にパッド酸化膜およびハードマスク膜を順に形成する。該パッド酸化膜は熱酸化膜で形成することができ、該ハードマスク膜はシリコン窒化膜で形成することができる。続いて、通常のフォトリソグラフィ工程、絶縁膜蒸着工程およびＣＭＰ工程を実施して前記半導体基板３００内に素子分離膜３０４を形成する。該素子分離膜３０４は、例えばＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化膜で形成することができる。以後、前記活性領域３０２上に残存するハードマスク膜を、燐酸を使用する湿式エッチングにより除去する。前記素子分離膜３０４は、前記ＳＴＩ工程の特性上、前記半導体基板の表面よりも高い突出部を有するように形成する。その結果、図３に示されたように前記活性領域３０２の上部に前記素子分離膜３０４の突出部によって限定されたグルーブ３０６が形成される。
【００１７】
図２および図４に示されるとおり、前記素子分離膜３０４を形成した後にまず、前記活性領域３０２上にゲート酸化膜３０８を形成する。該ゲート酸化膜３０８は熱酸化膜で形成することができる。一方、前記素子分離膜３０４の形成工程中に前記活性領域３０２上に残存するパッド酸化膜を除去せず、ゲート酸化膜３０８で使用することもできる。しかし、通常の湿式エッチング工程により前記残存するパッド酸化膜を除去した後、上述したような熱酸化膜を形成することが好ましい。続いて、前記ゲート酸化膜３０８を有する半導体基板３００上の全面に前記グルーブ３０６を埋め込むように導電膜（図示せず）を形成する。該導電膜はＣＶＤ方式によるポリシリコン膜で形成することができる。
【００１８】
次に、前記素子分離膜３０４が露出されるように前記導電膜をＣＭＰして前記グルーブ３０６内に、前記活性領域３０２に自己整列された導電膜パターン３１０を形成する。
【００１９】
図２、図５Ａおよび図５Ｂに示されるとおり、まず前記導電膜パターン３１０を有する半導体基板３００上に緩衝膜（ｂｕｆｆｅｒ  ｌａｙｅｒ）３１２を形成する。本発明の実施形態で、該緩衝膜３１２はＣＶＤ方式によるポリシリコン膜で形成することが好ましい。例えば、前記ポリシリコン膜は４００℃ないし６５０℃の温度の範囲でシラン（ＳｉＨ４）をシリコンソースとして使用したＬＰＣＶＤ方式によって形成されることができる。続いて、前記緩衝膜３１２上に酸化防止膜（ｏｘｉｄａｔｉｏｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ）３１４を形成する。前記酸化防止膜３１４は、シリコン窒化膜で形成することができる。例えば、該シリコン窒化膜はディクロロシラン（ＳｉＣｌ２Ｈ２）およびアンモニア（ＮＨ３）を反応ガスとして使用したＬＰＣＶＤ方式によって形成されることができる。次に、前記酸化防止膜３１４上にフォトレジストパターン３１６を形成する。該フォトレジストパターン３１６は前記活性領域３０２を横切るライン形態の開口部を有するように形成される。
【００２０】
図２、図６Ａおよび図６Ｂに示されるとおり、前記フォトレジストパターン３１６をエッチングマスクとして使用して該フォトレジストパターン３１６によって露出された部分の前記酸化防止膜３１４を異方性エッチングして除去する。その結果、前記酸化防止膜３１４下部の前記緩衝膜３１２が露出され、同時に前記フォトレジストパターン３１６の下部に残存する酸化防止膜パターン３１４’が形成される。すなわち、該酸化防止膜パターン３１４’は、前記フォトレジストパターン３１６のように前記活性領域３０２を横切るライン形態の開口部を有するように形成される。
【００２１】
図２、図７Ａおよび図７Ｂに示されるとおり、まず前記フォトレジストパターン３１６を除去する。続いて、前記酸化防止膜パターン３１４’をマスクとして使用して前記露出された部分の前記緩衝膜３１２および前記緩衝膜３１２下部の前記導電膜パターン３１０の上部領域を選択的に酸化させる。前記酸化工程は８００℃ないし１０００℃の温度範囲で実施される熱酸化工程であることが好ましい。この過程で、前記緩衝膜３１２は前記素子分離膜３０４および前記導電膜パターン３１０の界面を介して酸素が浸透して前記素子分離膜３０４と隣接した部分の前記ゲート酸化膜３０８が太くなる現象を抑制する役割をする。前記熱酸化工程を実施した結果、前記酸化防止膜パターン３１４’によって形成された開口部および前記活性領域３０２の交わる地点にマスク酸化膜３１８ａが形成される。即ち、前記酸化防止膜パターン３１４’により露出された部分の前記導電膜パターン３１０の上部にマスク酸化膜３１８ａが形成される。同時に前記酸化防止膜パターン３１４’により露出された部分の前記素子分離膜３０４上に前記マスク酸化膜３１８ａと連結された緩衝酸化膜（ｂｕｆｆｅｒ  ｏｘｉｄｅ  ｌａｙｅｒ）３１８ｂが形成される。本発明の実施形態で、前記マスク酸化膜３１８ａおよび緩衝酸化膜３１８ｂはポリシリコン酸化膜である。一方、前記熱酸化工程は少なくとも前記素子分離膜３０４上の前記緩衝膜３１２が完全に酸化されて前記素子分離膜３０４の両サイドの前記導電膜パターン３１０が互いに隔離されるよう十分に実施されることが好ましい。
【００２２】
図２および図８に示されるとおり、前記マスク酸化膜３１８ａおよび前記緩衝膜３１８ｂを形成した後にマスクとして使用された前記酸化防止膜パターン３１４’を除去する。その結果、前記酸化防止膜パターン３１４’下部の前記緩衝膜３１２が露出される。本発明の実施形態で、前記酸化防止膜パターン３１４’はシリコン窒化膜で形成され、燐酸をエッチング液として使用した湿式エッチングによって除去されることが可能である。
【００２３】
図２および図９に示されるとおり、前記酸化防止膜パターン３１４’を除去した後に前記マスク酸化膜３１８ａ、前記素子分離膜３０４および前記緩衝酸化膜３１８ｂをエッチングマスクとして使用して前記緩衝膜３１２および前記導電膜パターン３１０を順に異方性エッチングして除去する。その結果、前記マスク酸化膜３１８ａに自己整列された浮遊ゲート３２０が前記活性領域３０２上に形成される。
【００２４】
上述したように本発明の実施形態によると、前記導電膜パターン３１０が前記活性領域３０２に自己整列して形成される。以後、前記導電膜パターン３１０中で浮遊ゲートとして予定された部分の上部に選択的に前記マスク酸化膜３１８ａを形成した後、該マスク酸化膜３１８ａに自己整列された浮遊ゲート３２０を形成する。従って、本発明の実施形態による前記分割ゲートフラッシュメモリ素子は前記活性領域３０２に自己整列された浮遊ゲート３２０を有するようになり、前記浮遊ゲート３２０の誤整列による問題を解決することができる。また、前記導電膜パターン３１０および前記素子分離膜３０４上に前記緩衝膜３１２を形成することによって前記マスク酸化膜３１８ａの形成過程で前記ゲート酸化膜３０８が局部的に太くなる現象を防ぐことができる。
【００２５】
続いて、図２、図１０Ａおよび図１０Ｂに示されるとおり、前記浮遊ゲート３２０を形成した後に少なくとも前記浮遊ゲート３２０の側壁を覆うゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）３２２を形成する。該ゲート層間絶縁膜３２２は、熱酸化膜で形成することができる。また、該ゲート層間絶縁膜３２２は、ＣＶＤ方式を適用して前記浮遊ゲート３２０を有する前記半導体基板上の全面にコンフォーマルに形成することもできる。次に、前記ゲート層間絶縁膜３２２を有する結果物上にコンフォーマルなポリシリコン膜を形成する。以後、前記ポリシリコン膜をパターニングして前記浮遊ゲート３２０の少なくとも一側部と重なるように前記活性領域３０２を横切る制御ゲート３２４を形成する。
【００２６】
（第２実施形態）
図１１および図１２は、本発明の第２実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２７】
図１１に示されるとおり、本発明の第１実施形態のような工程を実施して半導体基板５００内に活性領域５０２を限定する素子分離膜５０４を形成する。また、前記素子分離膜５０４の突出部によって前記活性領域５０２の上部にグルーブ５０６が供給される。以後、該活性領域５０２上にゲート酸化膜５０８を形成する。前記ゲート酸化膜５０８を有する半導体基板５００上に導電膜（図示せず）を形成する。前記導電膜はポリシリコン膜で形成することができる。続いて、前記素子分離膜５０４が露出されるように前記導電膜をエッチバックする。その結果、前記グルーブ５０６内に前記素子分離膜の上部面よりも低く凹んでいる上部面プロファイルを有する導電膜パターン５１０が形成される。次に、該導電膜パターン５１０を有する半導体基板５００上に緩衝膜５１２を形成する。前記緩衝膜５１２はポリシリコン膜で形成することができる。
【００２８】
図１２に示されるとおり、前記緩衝膜５１２を形成した後に本発明の第１実施形態のように工程を実施してマスク酸化膜５１８ａ、緩衝酸化膜５１８ｂおよび浮遊ゲート５２０を形成し、残余工程を実施して分割ゲートフラッシュメモリ素子を製造する。上述したように前記導電膜パターン５１０は、リセスされた上部を有するように形成する。従って、前記マスク酸化膜５１８ａ形成のための熱酸化工程を経た前記浮遊ゲート５２０は本発明の第１実施形態によって形成された浮遊ゲート３２０よりもっと尖鋭な側壁チップ（ｔｉｐ）Ｔを有するようになる。その結果、本発明の第２実施形態による分割ゲートフラッシュメモリ素子はさらに向上した消去特性を得ることができる。
【００２９】
（第３実施形態）
図１３および図１４は、本発明の第３実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【００３０】
図１３に示されるとおり、本発明の第１実施形態のような工程を実施して半導体基板７００内に活性領域７０２を限定する素子分離膜７０４を形成する。また、該素子分離膜７０４の突出部によって前記活性領域７０２の上部にグルーブ７０６が限定される。以後、前記活性領域７０２上にゲート酸化膜７０８を形成する。前記ゲート酸化膜７０８を有する半導体基板７００上の全面にコンフォーマルな第１導電膜（図示せず）を形成する。該第１導電膜はポリシリコン膜で形成することができる。以後、該第１導電膜をエッチバックして前記素子分離膜７０４の側壁を覆う導電膜スペーサー７１０ａを形成する。
【００３１】
図１４に示されるとおり、前記導電膜スペーサー７１０ａを有する前記半導体基板７００上の全面にコンフォーマルな第２導電膜（図示せず）を形成する。該第２導電膜はポリシリコン膜で形成することができる。次に、前記素子分離膜７０４が露出されるように前記第２導電膜をＣＭＰまたはエッチバックする。その結果、前記グルーブ７０６内の前記導電膜スペーサー７１０ａによって埋められ、残った部分に図１４に示したようにリセスされた上部を有する第２導電膜パターン７１０ｂが形成される。以後、前記第２導電膜パターン７１０ｂを有する前記半導体基板７００上に緩衝膜７１２を形成し、本発明の第１実施形態のような工程を実施して分割ゲートフラッシュメモリ素子を製造する。上述したように本発明の第３実施形態によるとリセスされた上部を有する第２導電膜パターン７１０ｂを形成することによって本発明の第２実施形態でのように尖鋭な側壁チップを有する浮遊ゲートを形成することができる。
【００３２】
以下、図２、図１０Ａおよび図１０Ｂを参照して本発明の実施形態により製造された分割ゲートフラッシュメモリ素子を説明する。
【００３３】
半導体基板３００内に活性領域３０２を限定する素子分離膜３０４が配置される。該素子分離膜３０４は前記半導体基板表面よりも高い突出部を有する。前記素子分離膜３０４の突出部により前記活性領域３０４の上部にグルーブ３０６が限定される。該グルーブ３０６内に凹んだ上部面を有する浮遊ゲート３２０が配置される。該浮遊ゲート３２０はポリシリコンでもある。少なくとも前記浮遊ゲート３２０および前記活性領域３０２の半導体基板間にゲート酸化膜３０８が介在する。前記浮遊ゲート３２０上に該浮遊ゲート３２０に整列されたマスク酸化膜３１８ａが配置される。また、該マスク酸化膜３１８ａと隣接した前記素子分離膜３０４上に前記マスク酸化膜３１８ａと連結された緩衝酸化膜３１８ｂが配置される。本発明の実施形態において、該マスク酸化膜３１８ａおよび該緩衝酸化膜３１８ｂはポリシリコン酸化膜でもある。また、少なくとも前記浮遊ゲート３２０の露出された側壁を覆うようにゲート層間絶縁膜３２２が配置される。該ゲート層間絶縁膜３２２は熱酸化膜でもある。前記浮遊ゲート３２０の少なくとも一側部と重なり、前記活性領域３０２を横切るように制御ゲート３２４が配置される。該制御ゲート３２４はポリシリコンでもある。
【図面の簡単な説明】
【００３４】
【図１】従来のフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明の実施形態に係る分割ゲートフラッシュメモリ素子の一部を示す平面図である。
【図３】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５Ａ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５Ｂ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６Ａ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７Ａ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７Ｂ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図９】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０Ａ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０Ｂ】本発明の第１実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１１】本発明の第２実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１２】本発明の第２実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１３】本発明の第３実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１４】本発明の第３実施形態に係る分割ゲートフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３５】
１００、３００、５００、７００：半導体基板
１０２、３０２、５０２、７０２：活性領域
１０４、３０４、５０４、７０４：素子分離膜
１０６、３０８、５０８、７０８：ゲート酸化膜
１０８：ポリシリコン膜パターン
３０６、５０６、７０６：グルーブ
３１０、５１０：導電膜パターン
３１２、５１２、７１２：緩衝膜
３１４：酸化防止膜
３１４’：酸化防止膜パターン
３１６：フォトレジストパターン
３１８ａ、５１８ａ：マスク酸化膜
３１８ｂ、５１８ｂ：緩衝酸化膜
３２０、５２０：浮遊ゲート
３２２：層間絶縁膜
３２４：制御ゲート
７１０ａ：導電膜スペーサー
７１０ｂ：第２導電膜パターン
【図１】
0004847697.tif 000002
【図２】
0004847697.tif 000003
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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