(57)【特許請求の範囲】
【請求項１】
記憶データを記憶する第１、第２の記憶部（３１Ａ、３２Ａ）と、
前記第１の記憶部（３１Ａ）に接続された第１のアドレスデータバス（７１Ａ）と、
前記第２の記憶部（３２Ａ）に接続された第２のアドレスデータバス（７２Ａ）と、
直列的に信号処理してこの信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうちいずれか一方の記憶部に対して前記記憶データの読み出しを行うための複数の入力アドレスデータ線（６０ａＡ〜６７ａＡ、６０ｄＡ〜６７ｄＡ）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち前記一方の記憶部以外の他方の記憶部に対して前記処理データの書き込みを行うための複数の出力アドレスデータ線（６０ａＡ’〜６７ａＡ’、６０ｄＡ’〜６７ｄＡ’）と、
前記信号処理回路毎に設けられて、前記第１、第２のアドレスデータバスのうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続するとともに、前記第１、第２のアドレスデータバスのうち前記一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力データアドレス線との間を開放或いは接続する複数のバススイッチ回路（５０Ａ〜５７Ａ）と、
前記複数の信号処理回路が信号処理する順に前記第１、第２の記憶部のうち前記記憶データの読み出しが行われる記憶部と前記処理データの書き込みが行われる記憶部とを交互に切り替えるために、前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ａ）とを有し、
前記複数の信号処理回路が前記記憶データの読み出しと前記処理データの書き込みとを前記信号処理毎に同時に行うことを特徴とする信号処理装置。
【請求項２】
前記複数のバススイッチ回路は、それぞれ、
前記入力アドレスデータ線及び前記一方のアドレスデータバスの間を開放或いは接続する第１のスイッチ（５０Ｓ１Ａ〜５７Ｓ１Ａ）と
前記出力データアドレス線及び前記他方のアドレスデータバスの間を開放或いは接続する第２のスイッチ（５０Ｓ２Ａ〜５７Ｓ２Ａ）
で構成されていることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記バススイッチ制御回路は、
前記複数の信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ａ）と、
前記信号処理回路毎に設けられ、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ａ〜４８Ａ）
で構成されることを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
処理単位毎に記憶データを記憶する第１、第２の記憶部（３１Ｂ、３２Ｂ）と、
前記第１の記憶部（３１Ｂ）に接続された前記処理単位毎の第１のアドレスデータバス（７１Ｂ）と、
前記第２の記憶部（３２Ｂ）に接続された前記処理単位毎の第２のアドレスデータバス（７２Ｂ）と、
前記処理単位毎に直列的に信号処理して、この信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち一方の記憶部に対して前記記憶データの読み出しを行うとともに、前記一方の記憶部に対して前記処理データの書き込みを行うための複数の入出力アドレスデータ線（６０ａＢ〜６７ａＢ、６０ｄＢ〜６７ｄＢ）と、
前記信号処理回路毎に設けられて、前記第１、第２のアドレスデータバスのうち一方のアドレスデータバスと前記入出力アドレス線との間を開放或いは接続する複数のバススイッチ回路（５０Ｂ〜５７Ｂ）と、
前記複数の信号処理回路が信号処理する順に合わせて、前記複数のバススイッチ回路が順次前記第１、第２のアドレスデータバスのうち一方のアドレスデータバスと前記入出力アドレス線との間を接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ｂ）とを有し、
前記バススイッチ制御回路（４０Ｂ）は、前記入出力アドレス線と前記第１のアドレスデータバスとの間の接続と、前記入出力アドレス線に前記第２のアドレスデータバスとの間の接続とを前記複数のバススイッチ回路のうち互いに異なるバススイッチ回路が並列的に行うように前記複数のバススイッチ回路を制御するものであり、
前記複数の信号処理回路が、前記互いに異なる処理単位の前記記憶データの読み出しを並列的に行うとともに、前記互いに異なる処理単位の前記処理データの書き込みを並列的に行うことを特徴とする信号処理装置。
【請求項５】
前記複数のバススイッチ回路は、それぞれ、
前記第１のアドレスデータバス及び前記入出力アドレス線の間を前記処理単位毎に開放或いは接続するスイッチ（５０Ｓ１Ｂ〜５７Ｓ１Ｂ）と、
前記第２のアドレスデータバス及び前記入出力アドレス線の間を前記処理単位毎に開放或いは接続するスイッチ（５０Ｓ２Ｂ〜５７Ｓ２Ｂ）と
を有することを特徴とする請求項４に記載の信号処理装置。
【請求項６】
前記バススイッチ制御回路は、
前記複数の信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ｂ、４９Ｂ’）と、
前記信号処理回路毎に設けられて、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ｂ〜４８Ｂ）で構成されることを特徴とする請求項４又は５に記載の信号処理装置。
【請求項７】
処理単位毎に記憶データを記憶する第１、第２、第３、第４の記憶部（３１Ｃ、３２Ｃ、３３Ｃ、３４Ｃ）と、
前記第１の記憶部に接続された前記処理単位毎の第１のアドレスデータバス（７１Ｃ）と、前記第２の記憶部に接続された前記処理単位毎の第２のアドレスデータバス（７２Ｃ）と、前記第３の記憶部に接続された前記処理単位毎の第３のアドレスデータバス（７３Ｃ）と、前記第４の記憶部に接続された前記処理単位毎の第４のアドレスデータバス（７４Ｃ）と、
前記処理単位毎に直列的に信号処理して、この信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち一方の記憶部と前記第３、第４の記憶部のうち一方の記憶部とに対して前記記憶データの読み出しを行うための入力アドレスデータ線（６０ａＣ〜６７ａＣ、６０ｄＣ〜６７ｄＣ）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち前記一方の記憶部以外の他方の記憶部と前記第３、第４の記憶部のうち前記一方の記憶部以外の他方の記憶部とに対して前記処理データの書き込みを行うための出力アドレスデータ線（６０ａＣ’〜６７ａＣ’、６０ｄＣ’〜６７ｄＣ’）と、
前記信号処理回路毎に設けられて、前記第１、第２のアドレスデータバス（７１Ｃ、７２Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続し、前記第３、第４のアドレスデータバス（７３Ｃ、７４Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続し、前記第１、第２のアドレスデータバスのうち一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続し、さらに前記第３、第４のアドレスデータバスのうち一方のアドレスデータバス以外のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する複数のバススイッチ回路（５０Ｃ〜５７Ｃ）と、
前記複数の信号処理回路が信号処理する順に前記第１、第２の記憶部のうち前記記憶データの読み出しを行う記憶部と前記処理データの書き込みを行う記憶部とを交互に切り替えさせるために、前記第１、第２のアドレスデータバスのうち前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記第１、第２のアドレスデータバスのうち前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ｃ）とを有し、
前記バススイッチ制御回路（４０Ｃ）は、前記複数の信号処理回路が信号処理する順に前記第３、第４の記憶部のうち前記記憶データの読み出しを行う記憶部と前記処理データの書き込みを行う記憶部とを交互に切り替えさせるために、前記第３、第４のアドレスデータバスのうち前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記第３、第４のアドレスデータバスのうち前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するものであり、
前記複数の信号処理回路は、前記記憶データの読み出しと前記処理データの書き込みとを前記信号処理毎に同時に行い、
さらに、前記複数の信号処理回路は、前記互いに異なる処理単位の前記記憶データの読み出しを並列的に行うとともに、前記互いに異なる処理単位の前記処理データの書き込みを並列的に行うことを特徴とする信号処理装置。
【請求項８】
前記複数のバススイッチ回路は、それぞれ、
前記第１、第２のアドレスデータバス（７１Ｃ、７２Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続する第１のスイッチ（５０Ｓ１Ｃ〜５７Ｓ１Ｃ）と、
前記第１、第２のアドレスデータバスのうち一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する第２のスイッチ（５０Ｓ３Ｃ〜５７Ｓ３Ｃ）と、
前記第３、第４のアドレスデータバス（７３Ｃ、７４Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続する第３のスイッチ（５０Ｓ２Ｃ〜５７Ｓ２Ｃ）と、
前記第３、第４のアドレスデータバスのうち一方のアドレスデータバス以外のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する第４のスイッチ（５０Ｓ４Ｃ〜５７Ｓ４Ｃ）
で構成されていることを特徴とする請求項７に記載の信号処理装置。
【請求項９】
前記バススイッチ制御回路は、
前記各信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ｃ、４９Ｃ’）と、
前記信号処理回路毎に設けられて、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ｃ〜４８Ｃ）
で構成されることを特徴とする請求項７又は８に記載の信号処理装置。
【請求項１０】
前記第１、第２の記憶部は、前記信号処理毎に処理データを前記記憶データとして記憶することを特徴とする請求項１〜６のいずれか１つに記載の信号処理装置。
【請求項１１】
前記第１〜第４の記憶部は、前記信号処理毎に処理データを前記記憶データとして記憶することを特徴とする請求項７〜９のいずれか１つに記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号処理を行う信号処理装置に関する。
【０００２】
【従来の技術】
以下に、従来の３ＧＰＰ仕様のＷ−ＣＤＭＡにおける移動局（無線通信端末）の概略構成について図１０に基づいて説明する。図１０において、移動局は、マイク１は音声を音声信号に変換し、その音声信号がアンプ２で増幅されて、このアンプ２から出力された音声増幅信号がＡ−Ｄ変換器３によってデジタル信号に変換される。Ａ−Ｄ変換器３のデジタル信号が音声コーデック部４で符号化され、送信側チャネルコーデック部５は、音声コーデック部４から出力された符号化信号に基づいてエンコード処理を行う。
【０００３】
拡散変調部６は、誤り訂正処理後の符号化信号に応じて拡散変調処理を行って拡散変調信号Ｉ、Ｑを出力する。Ｄ−Ａ変換器７ａは、拡散変調信号Ｉをアナログ信号ＩAに変換し、Ｄ−Ａ変換器７ｂは、拡散変調信号Ｑをアナログ信号ＱAに変換する。直交変調器８は、アナログ信号ＩA、ＱAを直交変調し、その直交変調信号は、ディプレクサ９を通して送受信アンテナ１０から送信される。
【０００４】
また、送受信アンテナ１０は受信信号を受信し、その受信信号は、サーキュレータ９を通して直交復調器１１に入力される。直交復調器１１は、受信信号を直交復調して直交復調信号ＩB、ＱBを出力する。Ａ−Ｄ変換器１２ａは、直交復調信号ＩBをデジタル変換して直交復調信号ＩBDを出力し、Ａ−Ｄ変換器１２ｂは、直交復調信号ＱBをデジタル変換して直交復調信号ＱBDを出力する。ＲＡＫＥ復調部１３は、直交復調信号ＩBD、ＱBDに基づいてＲＡＫＥ復調して復調データを出力する。
【０００５】
受信側チャネルコーデック部１４は、ＲＡＫＥ復調部１３からの復調データに基づいてデコード処理を行う。音声コーデック部４は、受信側チャネルコーデック部１４によるデコード処理後の信号に基づいて復号処理して受信音声信号を出力する。Ｄ−Ａ変換器１５は、受信音声信号をアナログ変換してアナログ受信音声を出力し、このアナログ受信音声は、アンプ１６によって増幅されてスピーカ１７から出力される。ＣＰＵ１８は、各種演算処理を行う。
【０００６】
ここで、送信側チャネルコーデック部５について説明すると、送信側チャネルコーデック部５は、各ＴｒＣＨ（トランスポートチャネル）を有し、このＴｒＣＨ単位で、ターボエンコード、ビダビエンコード、ＣＲＣ付加などのエンコードを行って、ＰｈＣＨ（物理チャネル）に分割後、ＰｈＣＨ単位で２ｎｄインターリーブなどのエンコードを行う。
【０００７】
また、受信側チャネルコーデック部１４では、ＰｈＣＨ単位で、ＲＡＫＥ復調部１３からの復調データを受け、この復調データを受信側チャネルコーデック処理してＴｒＣＨ単位でデコーダデーダを音声コーデック部４に出力する。ここで、受信側チャネルコーデック処理について図１１に基づいて説明する。図１１において、２重線で囲んだ部分がＰｈＣＨ単位での処理を示し、鎖線で囲んだ部分がＴｒＣＨ単位での処理を示す。
【０００８】
先ず、ＰｈＣＨデマップとして、復調データをデータ信号と制御信号とに分割処理して、２ｎｄデインターリーブとして、データ信号（１ラジオフレーム分）のデインターリーブを行う。その後、ＰｈＣＨ結合として、デインターリーブされたＰｈＣＨを複合してＣＣＴｒＣＨを求め、ＣＣＴｒＣＨ分割：ＴｒＣＨ結合として、ＣＣＴｒＣＨを各ＴｒＣＨに分割する。
【０００９】
ここで、ＴｒＣＨは、連続するデータを各ラジオフレームに分割して送信されることがある。この場合、所望のラジオフレーム分のデータが揃ったとき、次の処理を行う。そのため、受信側チャネルコーデック部では、ＴｒＣＨ結合を行うために、所望のラジオフレーム分のデータが揃うまでメモリにデータを貯めておく必要がある。
【００１０】
次に、ＴｒＣＨ単位で１ｓｔデインターリーブを行って、この１ｓｔデインターリーブされたデータのＤＴＸ削除処理（余分なデータを削除する処理）を行う。その後、レートマッチングとして、ＴｒＣＨ単位で、ＤＴＸ削除処理後のデータの伝送レートを所望の伝送レートに変換し、この変換後のＴｒＣＨをＣＢ（コードブロック）単位に分割する。
【００１１】
次に、デコーダとして、ＴｒＣＨのデータをＣＢ単位でデコードして、ＣＢ結合としてデコードされたＣＢ単位のデータを結合する。ＴＢ分割として、当該結合されたＣＢ単位のデータをＴＢ（トランスポートブロック）毎に分割して、ＴＢ毎に分割されたデータのＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  ）
ＣＨｅｃｋ）チェックを行う。その後、ＴｒＣＨ単位で、各ＴＢのデータとＣＲＣ結果とを音声コーデック部４に出力する。
【００１２】
【発明が解決しようとする課題】
ところで、本発明者等は、受信側チャネルコーデック部１４におけるＴｒＣＨ単位での信号処理を高速化するため、このＴｒＣＨ単位での信号処理をハードウェア構成で実現することにつき検討したところ、図１２に示すように、ファンクション（信号処理を行う関数）毎にブロック回路（以下、ファンクションブロック回路という）を有する信号処理装置を考えた。
【００１３】
このものにおいて、１ｓｔデインターリーブ、ＤＴＸ削除、レートマッチング、ＣＢ分割、デコーダ、ＴＢ分割、及び、ＣＲチェックといった信号処理をこの信号処理毎で時分割処理するファンクションブロック回路２０〜２７いった構成を採用し、ファンクションブロック回路２０〜２７の全体がＴｒＣＨ毎に時分割処理する。
【００１４】
例えば、ファンクションブロック回路２０〜２７の全体が、ＴｒＣＨ１の入力データ（第１の入力データ）に対して信号処理し、その後、ファンクションブロック回路２０〜２７の全体が、ＴｒＣＨ２の入力データ（第２の入力データ）に対して信号処理する。従って、ファンクションブロック回路２０〜２７における処理時間がＴｒＣＨの数に応じて長期化する。
【００１５】
本発明は、上記点に鑑み、処理時間を短くするようにした信号処理装置を提供することを目的とする。
【００１６】
【課題を解決する為の手段】
本発明は、上記目的を達成するために、請求項１に記載の発明では、記憶データを記憶する第１、第２の記憶部（３１Ａ、３２Ａ）と、
前記第１の記憶部（３１Ａ）に接続された第１のアドレスデータバス（７１Ａ）と、
前記第２の記憶部（３２Ａ）に接続された第２のアドレスデータバス（７２Ａ）と、
直列的に信号処理してこの信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうちいずれか一方の記憶部に対して前記記憶データの読み出しを行うための複数の入力アドレスデータ線（６０ａＡ〜６７ａＡ、６０ｄＡ〜６７ｄＡ）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち前記一方の記憶部以外の他方の記憶部に対して前記処理データの書き込みを行うための複数の出力アドレスデータ線（６０ａＡ’〜６７ａＡ’、６０ｄＡ’〜６７ｄＡ’）と、
前記信号処理回路毎に設けられて、前記第１、第２のアドレスデータバスのうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続するとともに、前記第１、第２のアドレスデータバスのうち前記一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力データアドレス線との間を開放或いは接続する複数のバススイッチ回路（５０Ａ〜５７Ａ）と、
前記複数の信号処理回路が信号処理する順に前記第１、第２の記憶部のうち前記記憶データの読み出しが行われる記憶部と前記処理データの書き込みが行われる記憶部とを交互に切り替えるために、前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ａ）とを有し、
前記複数の信号処理回路が前記記憶データの読み出しと前記処理データの書き込みとを前記信号処理毎に同時に行うことを特徴とする。
【００１７】
これにより、各信号処理回路は、記憶データの読み出しと処理データの書き込みとを信号処理毎に同時に行うので、処理時間を短くできる。
【００１８】
また、請求項２に記載の発明のように、前記複数のバススイッチ回路は、それぞれ、前記入力アドレスデータ線及び前記一方のアドレスデータバスの間を開放或いは接続する第１のスイッチ（５０Ｓ１Ａ〜５７Ｓ１Ａ）と
前記出力データアドレス線及び前記他方のアドレスデータバスの間を開放或いは接続する第２のスイッチ（５０Ｓ２Ａ〜５７Ｓ２Ａ）で構成できる。
【００１９】
さらに、請求項３に記載の発明のように、前記バススイッチ制御回路は、
前記複数の信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ａ）と、
前記信号処理回路毎に設けられ、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ａ〜４８Ａ）で構成できる。
【００２０】
請求項４に記載の発明では、処理単位毎に記憶データを記憶する第１、第２の記憶部（３１Ｂ、３２Ｂ）と、
前記第１の記憶部（３１Ｂ）に接続された前記処理単位毎の第１のアドレスデータバス（７１Ｂ）と、
前記第２の記憶部（３２Ｂ）に接続された前記処理単位毎の第２のアドレスデータバス（７２Ｂ）と、
前記処理単位毎に直列的に信号処理して、この信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部に対して前記記憶データの読み出しを行うとともに、前記第１、第２の記憶部に対して前記処理データの書き込みを行うための複数の入出力アドレスデータ線（６０ａＢ〜６７ａＢ、６０ｄＢ〜６７ｄＢ）と、
前記信号処理回路毎に設けられて、前記処理単位毎の前記第１、第２のアドレスデータバス及び前記入出力アドレス線の間を開放或いは接続する複数のバススイッチ回路（５０Ｂ〜５７Ｂ）と、
前記入出力アドレス線に、互いに異なる処理単位の前記第１、第２のアドレスデータバスを同時に接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ｂ）とを有し、
前記複数の信号処理回路が、前記互いに異なる処理単位の前記記憶データの読み出しを並列的に行うとともに、前記互いに異なる処理単位の前記処理データの書き込みを並列的に行うことを特徴とする。
【００２１】
これにより、各信号処理回路は、互いに異なる処理単位の記憶データの読み出しを並列的に行うとともに、互いに異なる処理単位の処理データの書き込みを並列的に行うので、処理時間を短くできる。
【００２２】
また、請求項５に記載の発明のように、前記複数のバススイッチ回路は、それぞれ、前記第１のアドレスデータバス及び前記入出力アドレス線の間を前記処理単位毎に開放或いは接続するスイッチ（５０Ｓ１Ｂ〜５７Ｓ１Ｂ）と、前記第２のアドレスデータバス及び前記入出力アドレス線の間を前記処理単位毎に開放或いは接続するスイッチ（５０Ｓ２Ｂ〜５７Ｓ２Ｂ）とを有するように構成できる。
【００２３】
さらに、請求項６に記載の発明のように、前記バススイッチ制御回路は、
前記複数の信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ｂ、４９Ｂ’）と、
前記信号処理回路毎に設けられて、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ｂ〜４８Ｂ）で構成できる。
【００２４】
請求項７に記載の発明では、処理単位毎に記憶データを記憶する第１、第２、第３、第４の記憶部（３１Ｃ、３２Ｃ、３３Ｃ、３４Ｃ）と、
前記第１の記憶部に接続された前記処理単位毎の第１のアドレスデータバス（７１Ｃ）と、前記第２の記憶部に接続された前記処理単位毎の第２のアドレスデータバス（７２Ｃ）と、前記第３の記憶部に接続された前記処理単位毎の第３のアドレスデータバス（７３Ｃ）と、前記第４の記憶部に接続された前記処理単位毎の第４のアドレスデータバス（７４Ｃ）と、
前記処理単位毎に直列的に信号処理して、この信号処理毎に処理データを求める複数の信号処理回路（２０〜２７）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路のそれぞれに接続されて、前記第１、第２の記憶部のうち一方の記憶部と前記第３、第４の記憶部のうち一方の記憶部とに対して前記記憶データの読み出しを行うための入力アドレスデータ線（６０ａＣ〜６７ａＣ、６０ｄＣ〜６７ｄＣ）と、
前記信号処理回路毎に設けられて前記複数の信号処理回路に接続されて、前記第１、第２の記憶部のうち前記一方の記憶部以外の他方の記憶部と前記第３、第４の記憶部のうち前記一方の記憶部以外の他方の記憶部とに対して前記処理データの書き込みを行うための出力アドレスデータ線（６０ａＣ’〜６７ａＣ’、６０ｄＣ’〜６７ｄＣ’）と、
前記信号処理回路毎に設けられて、前記第１、第２のアドレスデータバス（７１Ｃ、７２Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続し、前記第３、第４のアドレスデータバス（７３Ｃ、７４Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続し、前記第１、第２のアドレスデータバスのうち一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続し、さらに前記第３、第４のアドレスデータバスのうち一方のアドレスデータバス以外のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する複数のバススイッチ回路（５０Ｃ〜５７Ｃ）と、
前記複数の信号処理回路が信号処理する順に前記第１、第２の記憶部のうち前記記憶データの読み出しを行う記憶部と前記処理データの書き込みを行う記憶部とを交互に切り替えさせるために、前記第１、第２のアドレスデータバスのうち前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記第１、第２のアドレスデータバスのうち前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するバススイッチ制御回路（４０Ｃ）とを有し、
前記バススイッチ制御回路（４０Ｃ）は、前記複数の信号処理回路が信号処理する順に前記第３、第４の記憶部のうち前記記憶データの読み出しを行う記憶部と前記処理データの書き込みを行う記憶部とを交互に切り替えさせるために、前記第３、第４のアドレスデータバスのうち前記一方のアドレスデータバス及び前記入力アドレスデータ線の間を接続させるとともに前記第３、第４のアドレスデータバスのうち前記他方のアドレスデータバス及び前記出力データアドレス線の間を接続させるように前記複数のバススイッチ回路を制御するものであり、
前記複数の信号処理回路は、前記記憶データの読み出しと前記処理データの書き込みとを前記信号処理毎に同時に行い、
さらに、前記複数の信号処理回路は、前記互いに異なる処理単位の前記記憶データの読み出しを並列的に行うとともに、前記互いに異なる処理単位の前記処理データの書き込みを並列的に行うことを特徴とする。
【００２５】
これにより、各信号処理回路は、記憶データの読み出しと処理データの書き込みとを信号処理毎に同時に行い、さらに、互いに異なる処理単位の記憶データの読み出しを並列的に行うとともに、互いに異なる処理単位の処理データの書き込みを並列的に行うので、処理時間を短くできる。
【００２６】
また、請求項８に記載の発明のように、前記複数のバススイッチ回路は、それぞれ、前記第１、第２のアドレスデータバス（７１Ｃ、７２Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続する第１のスイッチ（５０Ｓ１Ｃ〜５７Ｓ１Ｃ）と、
前記第１、第２のアドレスデータバスのうち一方のアドレスデータバス以外の他方のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する第２のスイッチ（５０Ｓ３Ｃ〜５７Ｓ３Ｃ）と、
前記第３、第４のアドレスデータバス（７３Ｃ、７４Ｃ）のうち一方のアドレスデータバスと前記入力アドレスデータ線との間を開放或いは接続する第３のスイッチ（５０Ｓ２Ｃ〜５７Ｓ２Ｃ）と、
前記第３、第４のアドレスデータバスのうち一方のアドレスデータバス以外のアドレスデータバスと前記出力アドレスデータ線との間を開放或いは接続する第４のスイッチ（５０Ｓ４Ｃ〜５７Ｓ４Ｃ）で構成できる。
【００２７】
さらに、請求項９に記載の発明のように、前記バススイッチ制御回路は、前記各信号処理回路のうち何れの処理回路が信号処理するかを管理する手段（４９Ｃ、４９Ｃ’）と、
前記信号処理回路毎に設けられて、前記管理に基づいて前記各信号処理回路に前記信号処理を指示する複数の指示手段（４１Ｃ〜４８Ｃ）で構成できる。また、請求項１０に記載の発明のように、前記第１、第２の記憶部は、前記信号処理毎に処理データを前記記憶データとして記憶してもよい。請求項１１に記載の発明のように、前記第１〜第４の記憶部は、前記信号処理毎に処理データを前記記憶データとして記憶してもよい。
【００２８】
因みに、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２９】
【発明の実施の形態】
（第１実施形態）
図１、図２に、本発明に係るＷ−ＣＤＭＡの移動局の受信ＣＨコーデック部の第１実施形態を示す。図１は、受信ＣＨコーデック部の概略構成を示すブロック図で、図２は、図１中のバススイッチ回路、及び、バススイッチ制御回路の詳細な構成を示すブロック図である。受信ＣＨコーデック部は、図１に示すように、ファンクションブロック回路２０〜２７、メモリ３１Ａ、３２Ａ、バススイッチ回路５０Ａ〜５７Ａ、バススイッチ制御回路４０Ａ、バス７１Ａ、７２Ａ、入力側アドレスバス６０ａＡ、出力側アドレスバス６０ａＡ’、入力側データバス６０ｄＡ、及び、出力側データバス６０ｄＡ’から構成されている。
【００３０】
ファンクションブロック回路２０〜２７は、１ｓｔデインターリーブ、ＤＴＸ削除、レートマッチング、ＣＢ分割、デコーダ、ＴＢ分割、及び、ＣＲＣチェックといった（図８中２重線で囲んだ部分）信号処理を直列的に行う。また、ファンクションブロック回路２０〜２７は、ＴｒＣＨ１の入力データに対する信号処理を直列的に行って、その後、ＴｒＣＨ２の入力データに対する信号処理を直列的に行う。
【００３１】
また、バス７１Ａは、データバス７１ｄＡとアドレスバス７１ａＡとを有し、データバス７１ｄＡ及びアドレスバス７１ａＡは、メモリ３１Ａに接続されている。バス７２Ａは、データバス７２ｄＡとアドレスバス７２ａＡとを有し、データバス７２ｄＡ及びアドレスバス７２ａＡは、メモリ３２Ａに接続されている。また、メモリ３１Ａは、ファンクションブロック回路２１、２３、２５、２７の処理データを時分割で格納する一方、メモリ３２Ａは、ファンクションブロック回路２０、２２、２４、２６の処理データを時分割で格納する。
【００３２】
図２に示すバススイッチ回路５０Ａ〜５７Ａは、それぞれ、スイッチ（ＳＷ）５０Ｓ１Ａ〜５７Ｓ１Ａ、５０Ｓ２Ａ〜５７Ｓ２Ａを有し、バススイッチ回路５０Ａ、５２Ａ、５４Ａ、５６Ａのスイッチ５０Ｓ１Ａ、５２Ｓ１Ａ、５４Ｓ１Ａ、５６Ｓ１Ａは、それぞれ、ファンクションブロック回路２０、２２、２４、２６及びバス７１Ａの間の開放、或いは、接続を行う。
【００３３】
例えば、バススイッチ回路５０Ａのスイッチ５０Ｓ１ＡがＯＮしたとき、ファンクションブロック回路２０は、入力側アドレスバス６０ａＡを通してバス７１Ａのアドレスバス７１ａＡに接続されるとともに、ファンクションブロック回路２０は、入力側データバス６０ｄＡを通してバス７１Ａのデータバス７１ｄＡと接続される。
【００３４】
一方、バススイッチ回路５０Ａのスイッチ５０Ｓ１ＡがＯＦＦしたとき、入力側アドレスバス６０ａＡとバス７１Ａのアドレスバス７１ａＡとが開放されるとともに、入力側データバス６０ｄＡとバス７１Ａのデータバス７１ｄＡとが開放される。
【００３５】
さらに、バススイッチ回路５０Ａ、５２Ａ、５４Ａ、５６Ａのスイッチ５０Ｓ２Ａ、５２Ｓ２Ａ、５４Ｓ２Ａ、５６Ｓ２Ａは、それぞれ、ファンクションブロック回路２０、２２、２４、２６及びバス７２Ａの間の開放、或いは、接続を行う。
【００３６】
例えば、バススイッチ回路５０Ａのスイッチ５０Ｓ２ＡがＯＮしたとき、ファンクションブロック回路２０は、出力側アドレスバス６０ｄＡ’を通してバス７２Ａのアドレスバス７２ａＡと接続されるとともに、ファンクションブロック回路２０は、出力側データバス６０ｄＡ’を通してバス７２Ａのデータバス７２ｄＡと接続される。
【００３７】
一方、バススイッチ回路５０Ａのスイッチ５０Ｓ２ＡがＯＦＦしたとき、出力側アドレスバス６０ｄＡ’とバス７２Ａのアドレスバス７２ａＡとが開放されるとともに、出力側データバス６０ｄＡ’とバス７２Ａのデータバス７２ｄＡとが開放される。
【００３８】
さらに、バススイッチ回路５１Ａ、５３Ａ、５５Ａ、５７Ａのスイッチ５０Ｓ１Ａ、５３Ｓ１Ａ、５５Ｓ１Ａ、５７Ｓ１Ａは、それぞれ、ファンクションブロック回路２１、２３、２５、２７及びバス７２Ａの間の開放、或いは、接続を行う。
【００３９】
例えば、バススイッチ回路５１Ａのスイッチ５１Ｓ１ＡがＯＮしたとき、ファンクションブロック回路２１は、入力側アドレスバス６１ａＡを通してバス７２Ａのアドレスバス７２ａＡに接続されるとともに、ファンクションブロック回路２１は、入力側データバス６１ｄＡを通してバス７２Ａのデータバス７２ｄＡと接続される。
【００４０】
一方、バススイッチ回路５１Ａのスイッチ５１Ｓ１ＡがＯＦＦしたとき、入力側アドレスバス６１ａＡとバス７２Ａのアドレスバス７２ａＡとが開放されるとともに、入力側データバス６１ｄＡとバス７２Ａのデータバス７２ｄＡとが開放される。
【００４１】
さらに、バススイッチ回路５１Ａ、５３Ａ、５５Ａ、５７Ａのスイッチ５１Ｓ２Ａ、５３Ｓ２Ａ、５５Ｓ２Ａ、５７Ｓ２Ａは、それぞれ、ファンクションブロック回路２１、２３、２５、２７及びバス７１Ａの間の開放、或いは、接続を行う。
【００４２】
例えば、バススイッチ回路５１のスイッチ５１Ｓ２ＡがＯＮしたとき、ファンクションブロック回路２１は、出力側アドレスバス６１ａＡ’を通してバス７１Ａのアドレスバス７１ａＡと接続されるとともに、ファンクションブロック回路２１は、出力側データバス６１ｄＡ’を通してバス７１Ａのデータバス７１ｄＡ’と接続される。
【００４３】
一方、バススイッチ回路５１Ａのスイッチ５１Ｓ２ＡがＯＦＦしたとき、出力側アドレスバス６１ａＡ’とバス７１Ａのアドレスバス７１ａＡとが開放されるとともに、出力側データバス６１ｄＡ’とバス７１Ａのデータバス７１ｄＡとが開放される。
【００４４】
また、バススイッチ制御回路４０Ａは、バススイッチ回路５０Ａ〜５７Ａを制御するために、ファンクションブロック回路２０〜２７の全てに対して一括で制御を行う。
【００４５】
具体的には、バススイッチ制御回路４０Ａは、制御回路４１Ａ〜４８Ａ及びファンクションブロックカウンタ４９Ａを有している。ファンクションブロックカウンタ４９Ａは、ファンクションブロック回路２０〜２７のうち何れの回路で信号処理が行われているかを把握して、制御回路４１Ａ〜４８Ａを通してファンクションブロック回路２０〜２７を直列的に駆動する。
【００４６】
制御回路４１Ａ〜４８Ａは、それぞれ、ファンクションブロック回路毎に設けられており、制御回路４１Ａは、ファンクションブロックカウンタ４９Ａからの指令を受け、バススイッチ切替信号でバススイッチ回路５０ＡにＯＮを指示するとともに、ファンクションブロック回路２０に処理開始信号を出力する。
【００４７】
一方、制御回路４１Ａは、ファンクションブロック回路２０からの処理終了信号を受け、バススイッチ切替信号でＯＦＦをバススイッチ回路５０Ａに指示するとともに、ファンクションブロックカウンタ４９Ａにオフ信号を出力する。また、制御回路４２Ａ〜４８Ａは、それぞれ、制御回路４１Ａと同様である。
【００４８】
以下に、第１実施形態の詳細な動作の説明を図１〜図３を参照して行う。図３は、ファンクションブロック回路２０〜２７の作動を示すタイミングチャートである。先ず、ＣＣＴｒＣＨが各ＴｒＣＨ毎に分割されて、ＴｒＣＨ１の初期データとＴｒＣＨ２の初期データとがメモリ３１Ａに格納される。以下、ファンクションブロック回路２０〜２７は、図３に示すように、ＴｒＣＨ毎に時分割でデータ処理を行う。
【００４９】
先ず、ファンクションブロックカウンタ４９Ａは、“制御回路４１Ａ”に対して作動開始を指令する。それに伴い、制御回路４１Ａは、処理開始信号をファンクションブロック回路２０に送信するとともに、バススイッチ回路５０Ａのスイッチ５０Ｓ１Ａ、５０Ｓ２Ａにバススイッチ切替信号で、ＯＮを指示する。
【００５０】
そのため、ファンクションブロック回路２０は、入力側アドレスバス６０ａＡ及びスイッチ５０Ｓ１Ａを通してバス７１Ａのアドレスバス７１ａＡを経てメモリ３１Ａと接続されるとともに、入力側データバス６０ｄＡ及びスイッチ５０Ｓ１Ａを通して、バス７１Ａのデータバス７１ｄＡを経て、メモリ３１Ａに接続される。
【００５１】
これとともに、ファンクションブロック回路２０は、出力側アドレスバス６０ａＡ’及びスイッチ５０Ｓ２Ａを通してバス７２Ａのアドレスバス７２ａＡを経てメモリ３２Ａに接続されるとともに、出力側データバス６０ｄＡ’及びスイッチ５０Ｓ２Ａを通してバス７２Ａのデータバス７２ｄＡを経てメモリ３２Ａに接続される。
【００５２】
ここで、ファンクションブロック回路２０は、制御回路４１Ａからの処理開始信号に基づいて入力データの１ｓｔデインターリーブの処理を開始する。
【００５３】
具体的には、図３に示すように、ファンクションブロック回路２０は、メモリ３１Ａにアドレスを指定してメモリ３１ＡからＴｒＣＨ１の初期データを読み出しながら、その第１のデータの１ｓｔデインターリーブの処理を行いつつ、その１ｓｔデインターリーブの処理データをメモリ３２Ａに書き込む。これにより、図３中符号ｔ１に示すように、メモリ３２Ａへの処理データの書き込み処理と、メモリ３１Ａから分割データの読み出し処理とが時間的に重複する。
【００５４】
次に、ファンクションブロック回路２０は、１ｓｔデインターリーブの処理が完了すると、バススイッチ回路５０Ａのスイッチ５０Ｓ１Ａ、５０Ｓ２Ａにバススイッチ切替信号でＯＦＦを指示するとともに、制御回路４１Ａに対して処理終了信号を送信する。
【００５５】
すると、制御回路４１Ａは、ファンクションブロックカウンタ４９Ａにオフ信号を出力し、ファンクションブロックカウンタ４９Ａは、“制御回路４２Ａ”に対して作動開始を指令する。それに伴い、制御回路４２Ａは、処理開始信号をファンクションブロック回路２１に送信するとともに、バススイッチ回路５１Ａのスイッチ５１Ｓ１Ａ、５１Ｓ２Ａにバススイッチ切替信号でＯＮを指示する。
【００５６】
そのため、ファンクションブロック回路２１は、入力側アドレスバス６１ａＡ及びスイッチ回路５１Ａのスイッチ５１Ｓ１Ａを通してバス７２Ａのアドレスバス７２ａＡを経てメモリ３２Ａと接続されるとともに、入力側データバス６１ｄＡ及びスイッチ回路５１Ａのスイッチ５１Ｓ２Ａを通してバス７２Ａのデータバス７２ｄＡを経てメモリ３２Ａと接続される。
【００５７】
これとともに、ファンクションブロック回路２１は、出力側アドレスバス６１ａＡ’及びスイッチ回路５１Ａのスイッチ５１Ｓ２Ａを通してバス７１Ａのアドレスバス７１ａＡを経てメモリ３１Ａと接続されるとともに、出力側データバス６１ｄＡ’及びスイッチ回路５１Ａのスイッチ５１Ｓ２Ａを通してバス７１Ａのデータバス７１ｄＡを経てメモリ３１Ａと接続される。
【００５８】
ここで、ファンクションブロック回路２１は、制御回路４１Ａからの処理開始信号に基づいて入力データのＤＴＸ削除処理の処理を開始する。
【００５９】
具体的には、ファンクションブロック回路２１は、メモリ３２Ａに対して１ｓｔデインターリーブの処理データのアドレスを指定してメモリ３２Ａから１ｓｔデインターリーブの処理データを入力データとして読み出しながら、その処理データのＤＴＸ削除処理を行いつつ、そのＤＴＸ削除処理の処理データをメモリ３１Ａに書き込む。これにより、図３中符号ｔ２に示すように、メモリ３１Ａへの処理データの書き込み処理と、メモリ３２Ａから分割データの読み出し処理とが時間的に重複する。
【００６０】
次に、ファンクションブロック回路２１は、ＤＴＸ削除処理が完了すると、バススイッチ回路５１Ａのスイッチ５１Ｓ１Ａ、５１Ｓ２Ａにバススイッチ切替信号でＯＦＦを指示するとともに、制御回路４２Ａに対して処理終了信号を送信する。
【００６１】
すると、制御回路４２Ａは、ファンクションブロックカウンタ４９Ａにオフ信号を出力し、ファンクションブロックカウンタ４９Ａは、“制御回路４３Ａ”に対して作動開始を指令する。以降、同様に処理が行われてＴｒＣＨ１のＣＲチェク処理が終了後、ＴｒＣＨ２分のデータ処理が、ＴｒＣＨ１分のデータ処理と同様に、行われる。
【００６２】
以下、第１実施形態の特徴を述べる。
【００６３】
先ず、ファンクションブロック回路２０〜２７は、ＴｒＣＨ毎に時分割でデータ処理を行うため、回路規模の増加を抑えることができる。さらに、入力側アドレスバス６０ａＡ〜６７ａＡ、出力側アドレスバス６０ａＡ’〜６７ａＡ’、入力側データバス６０ｄＡ〜６７ｄＡ、及び、出力側データバス６０ｄＡ’〜６７ｄＡ’といったように、１対の入力側アドレスバスと、１対の出力側データバスとを採用することにより、メモリ３１Ａ、３２Ａへの処理データの書き込み処理と、メモリ３１Ａ、３２Ａからデータの読み出し処理とが時間的に重複するようにしている。
【００６４】
このため、本第１実施形態では、メモリ３１Ａ、３２Ａへのデータの入力と出力を同じデータバス（アドレスバス）を用いて、データの入力と出力とを時分割で行う場合に比べて、処理時間を短くすることができる。
【００６５】
ここで、受信ＣＨコーデック部のファンクションブロック回路２０〜２７のデータ処理は、ｂｉｔ演算が主であり、ファンクションブロック回路２０〜２７のメモリアクセス時間（メモリへの読み出し時間、及び、書き込みの時間）が、受信ＣＨコーデック部の処理時間に大きく影響するため、上述の如く、メモリアクセス時間を短くすることで、およそ処理時間を半分に減らすことができる。
【００６６】
（第２実施形態）
上記第１実施形態では、ファンクションブロック回路２０〜２７が、メモリ３１Ａ（メモリ３２Ａ）への処理データの書き込み処理と、メモリ３２Ａ（メモリ３１Ａ）からデータの読み出し処理とを時間的に重複するようにして、受信ＣＨコーデック部の処理時間を短くするようにした例について説明したが、これに限らず、ファンクションブロック回路２０〜２７が、ＴｒＣＨ１のデータ処理とＴｒＣＨ２のデータ処理とを時間的に重複するようにして、受信ＣＨコーデック部の処理時間を短くするようにしてもよい。
【００６７】
この場合の構成を図４、図５に示す。受信ＣＨコーデック部は、図４に示すように、ファンクションブロック回路２０〜２７、メモリ３１Ｂ、メモリ３２Ｂ、バススイッチ回路５０Ｂ〜５７Ｂ、バススイッチ制御回路４０Ｂ、バス７１Ｂ、７２Ｂ、アドレスバス６０ａＢ〜６７ａＢ、及び、データバス６０ｄＢ〜６７ｄＢを有している。
【００６８】
ファンクションブロック回路２０は、アドレスバス６０ａＢ、データバス６０ｄＢを介してバススイッチ回路５０Ｂに接続されている。ファンクションブロック回路２１〜２７は、それぞれ、ファンクションブロック回路２０と同様に、アドレスバス６１ａＢ〜６７ａＢ、データバス６１ｄＢ〜６７ｄＢを介してバススイッチ回路５１Ｂ〜５７Ｂに接続されている。メモリ３１Ｂには、バス７１Ｂのデータバス７１ｄＢとアドレスバス７１ａＢとが接続されており、メモリ３２Ｂには、バス７２Ｂのデータバス７２ｄＢとアドレスバス７２ａＢとが接続されている。
【００６９】
バススイッチ回路５０Ｂ〜５７Ｂは、図５に示すように、スイッチ５０Ｓ１Ｂ〜５７Ｓ１Ｂ、５０Ｓ２Ｂ〜５７Ｓ２Ｂを有し、スイッチ５０Ｓ１Ｂ〜５７Ｓ１Ｂには、アドレスバス６０ａＢ〜６７ａＢ及びデータバス６０ｄＢ〜６７ｄＢが接続されているとともに、バス７２Ｂのデータバス７２ｄＢ及びアドレスバス７２ａＢが接続されている。これにより、バススイッチ回路５０Ｂ〜５０Ｂのスイッチ５０Ｓ１Ｂ〜５７Ｓ１Ｂは、ファンクションブロック回路２０〜２７の各々とメモリ３２Ｂとの間を接続、或いは、開放する。
【００７０】
さらに、スイッチ５０Ｓ２Ｂ〜５７Ｓ２Ｂには、アドレスバス６０ａＢ〜６７ａＢ及びデータバス６０ｄＢ〜６７ｄＢが接続されているとともに、バス７１Ｂのデータバス７１ｄＢ及びアドレスバス７１ａＢが接続されている。これにより、バススイッチ回路５０Ｂ〜５７Ｂのスイッチ５０Ｓ２Ｂ〜５７Ｓ２Ｂは、ファンクションブロック回路２０〜２７の各々とメモリ３１Ｂとの間を接続、或いは、開放する。
【００７１】
図５に示すバススイッチ制御回路４０Ｂは、制御回路４１Ｂ〜４８Ｂ、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂ、ＴｒＣＨ２ファンクションブロックカウンタ４９Ｂ’を有する。制御回路４１Ｂ〜４８Ｂは、それぞれ、ファンクションブロック回路毎に設けられており、制御回路４１Ｂ〜４８Ｂは、それぞれ、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂ及びＴｒＣＨ２ファンクションブロックカウンタ４９Ｂ’のうち一方からの指令を受け、対応するファンクションブロック回路を動作させる。
【００７２】
制御回路４１Ｂは、ファンクションブロック回路２０に処理開始信号を出力してその信号処理を開始させるするとともに、バススイッチ制御信号でバススイッチ回路５０ＢにＯＮを指示する。一方、制御回路４１Ｂは、ファンクションブロック回路２０からの処理終了信号を受けて、バススイッチ回路５０Ｂにバススイッチ制御信号でＯＦＦを指示する。また、制御回路４２Ｂ〜６８Ｂは、それぞれ、制御回路６１Ｂと同様である。
【００７３】
ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂは、ＴｒＣＨ１のデータ処理がファンクションブロック回路２０〜２７のうち何れの回路で信号処理が行われているかを把握する。また、ＴｒＣＨ２ファンクションブロックカウンタ４９Ｂ’は、ＴｒＣＨ２のデータ処理がファンクションブロック回路２０〜２７のうち何れの回路で信号処理が行われているかを把握する。
【００７４】
次に、第２実施形態の詳細な動作の説明を図４〜図６を参照して行う。図６は、ファンクションブロック回路２０〜２７の作動を示すタイミングチャートである。先ず、ＣＣＴｒＣＨが各ＴｒＣＨに分割されて、そのＴｒＣＨ１の初期データがメモリ３１Ｂに格納されるとともに、ＴｒＣＨ２の初期データがメモリ３２Ｂに格納される。
【００７５】
以下、ファンクションブロック回路２０〜２７は、図６に示すように、ＴｒＣＨ１の信号処理とＴｒＣＨ２の信号処理とをファンクションブロック回路単位の時分割で行う。
【００７６】
先ず、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂは、“制御回路４１Ｂ”に対して、作動開始を指令する。それに伴い、制御回路４１Ｂは、処理開始信号をファンクションブロック回路２０に送信するとともに、バススイッチ回路５０Ｂのスイッチ５０Ｓ２Ｂに、バススイッチ制御信号で、ＯＮを指示する。
【００７７】
すると、スイッチ５０Ｓ２ＢはＯＮして、ファンクションブロック回路２０は、アドレスバス６０ａＢ、及び、バススイッチ回路５０Ｂのスイッチ５０Ｓ２Ｂを経て、バス７１Ｂのアドレスバス７１ａＢを通して、メモリ３１Ｂに接続される。
【００７８】
これに加えて、ファンクションブロック回路２０は、データバス６０ｄＢ、及び、バススイッチ回路５０Ｂのスイッチ５０Ｓ２Ｂを経て、バス７１Ｂのデータバス７１ｄＢを通してメモリ３１Ｂに接続される。
【００７９】
ここで、ファンクションブロック回路２０は、制御回路４１Ｂからの処理開始信号に基づいてＴｒＣＨ１の１ｓｔデインターリーブの処理を開始する。
【００８０】
具体的には、図６に示すように、ファンクションブロック回路２０は、メモリ３１Ｂにアドレスを指定してメモリ３１ＢからＴｒＣＨ１の初期データを読み出して、その初期データの１ｓｔデインターリーブの処理を行う。その後、上記初期データの１ｓｔデインターリーブ処理が完了すると、ファンクションブロック回路２０は、メモリ３１Ｂにアドレスを指定して、第１の入力データの１ｓｔデインターリーブの処理データをメモリ３１Ｂに書き込む。
【００８１】
次に、当該メモリ３１Ｂへの書き込みが終了すると、ファンクションブロック回路２０は、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂ、及び、ＴｒＣＨ２ファンクションブロックカウンタ４９Ｂ’の双方に、処理終了信号を送信する。
【００８２】
次に、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂは、処理終了信号を受け、“制御回路４２Ｂ”に対して、作動開始を指令する。すると、制御回路４２Ｂは、処理開始信号をファンクションブロック回路２１に送信するとともに、バススイッチ回路５１Ｂのスイッチ５１Ｓ２Ｂに、バススイッチ制御信号で、ＯＮを指示する。
【００８３】
すると、バススイッチ回路５１Ｂのスイッチ５１Ｓ２ＢはＯＮして、ファンクションブロック回路２１は、アドレスバス６１ａＢ、及び、バススイッチ回路５１Ｂのスイッチ５１Ｓ２Ｂを経て、バス７１Ｂのアドレスバス７１ａＢを通してメモリ３１Ｂに接続される。
【００８４】
これに加えて、ファンクションブロック回路２１は、データバス６１ｄＢ、及び、バススイッチ回路５１Ｂのスイッチ５１Ｓ２Ｂを経て、バス７１Ｂのデータバス７１Ｂを通してメモリ３１Ｂに接続される。
【００８５】
ここで、ファンクションブロック回路２１は、メモリ３１Ｂにアドレスを指定してメモリ３１Ｂから１ｓｔデインターリーブの処理データを読み出して、その読み出した処理データのＤＴＸ削除処理を行う。
【００８６】
また、ＴｒＣＨ２ファンクションブロックカウンタ４９Ｂ’は、ファンクションブロック回路２０から処理終了信号を受けると、“制御回路４０Ｂ”に対して、作動開始を指令する。
【００８７】
それに伴い、制御回路４０Ｂは、処理開始信号をファンクションブロック回路２０に送信する。これとともに、制御回路４０Ｂは、バススイッチ回路５０Ｂのスイッチ５０Ｓ２Ｂに、バススイッチ制御信号で、ＯＦＦを指示するとともに、バススイッチ回路５０Ｂのスイッチ５０Ｓ１Ｂに、バススイッチ制御信号で、ＯＮを指示する。これに伴い、バススイッチ回路５０Ｂのスイッチ５０Ｓ２Ｂは、ＯＦＦし、バススイッチ回路５０Ａのスイッチ５０Ｓ１Ｂは、ＯＮする。
【００８８】
このため、ファンクションブロック回路２０は、アドレスバス６０ａＢ、及び、バススイッチ回路５０Ｂのスイッチ５０Ｓ１Ｂを経て、バス７２Ｂのアドレスバス７２ａＢを通して、メモリ３２Ｂに接続される。
【００８９】
これに加えて、ファンクションブロック回路２０は、データバス６０ｄＢ、及び、バススイッチ回路５０Ｂのスイッチ５０Ｓ１Ｂを経て、バス７２のデータバス７２ｄＢを通してメモリ３２Ｂに接続される。
【００９０】
ここで、ファンクションブロック回路２０は、アドレスを指定してメモリ３２ＢからＴｒＣＨ２の初期データを読み出して、その読み出したＴｒＣＨ２の初期データに対して１ｓｔデインターリーブの処理を行う。以降、同様に処理が行われていく。
【００９１】
以下、第２実施形態の特徴を述べる。先ず、ファンクションブロック回路２０〜２７は、上述の如く、ＴｒＣＨ１の信号処理とＴｒＣＨ２の信号処理とをファンクションブロック回路単位の時分割で行う。これにより、例えば、図６に示すように、ファンクションブロック回路２１によるＴｒＣＨ１のＤＴＸ削除処理と、ファンクションブロック回路２０によるＴｒＣＨ２の１ｓｔデインターリーブの処理とが時間的に重なるように行われる。従って、本第２実施形態では、ファンクションブロック回路２０〜２７の全体をＴｒＣＨ毎に時分割処理する場合に比べて、ファンクションブロック回路２０〜２７におけるＴｒＣＨ１、ＴｒＣＨ２の処理時間を短くできる。
【００９２】
また、特開平９−１１６４４０号公報にて提案されているように、信号処理装置において、図１２に示すように、ファンクションブロック回路２０〜２７に加えてバスコントロール回路４０及びメモリ３０といった構成をＴｒＣＨ毎に設けることが考えられる。
【００９３】
図１２において、ＴｒＣＨ１に対応して、ファンクションブロック回路２０〜２７に加えてバスコントロール回路４０及びメモリ３０といった構成を採用するとともに、ＴｒＣＨ２に対応して、ファンクションブロック回路２０〜２７に加えてバスコントロール回路４０及びメモリ３０といった構成を採用する。
【００９４】
この場合、図１３に示すように、ＴｒＣＨ１対するファンクションブロック回路２０〜２７の処理と、ＴｒＣＨ２対するファンクションブロック回路２０〜２７の処理とが並列的に行われるので、ＴｒＣＨ１及びＴｒＣＨ２の全体の信号処理時間を短くできるものの、ＴｒＣＨの数に応じて回路規模が大きくなるといった問題が生じる。これに対して、本第２実施形態では、ファンクションブロック回路２０〜２７といった１つの回路群を設けているので、回路構成の規模の増大化を抑えることができる。
【００９５】
（第３実施形態）
本第３実施形態では、上記第１実施形態の構成と上記第２実施形態の構成とを組み合わせた構成を採用し、ファンクションブロック回路２０〜２７が、ＴｒＣＨ１のデータ処理とＴｒＣＨ２のデータ処理とをデータ処理毎に時間分割処理するとともに、メモリからデータの読み出し処理と、メモリへの処理データの書き込み処理とを時間的に重複させるようにする。この場合の構成を図７、図８に示す。
【００９６】
受信ＣＨコーデック部は、図７に示すように、ファンクションブロック回路２０〜２７、バススイッチ回路５０Ｃ〜５７Ｃ、バススイッチ制御回路４０Ｃ、バス７１Ｃ〜７４Ｃ、メモリ３１Ｃ〜３４Ｃ、入力側アドレスバス６０ａＣ〜６７ａＣ、出力側アドレスバス６０ａＣ’〜６７ａＣ’、入力側データバス６０ｄＣ〜６７ｄＣ、出力側データバス６０ｄＣ’〜６７ｄＣ’を有する。
【００９７】
ここで、入力側アドレスバス６０ａＣ〜６７ａＣは、ファンクションブロック回路２０〜２７の各々に入力データのアドレスデータを入力するために採用されている。なお、入力データのアドレスは、ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の入力データのアドレスデータを示す。
【００９８】
出力側アドレスバス６０ａＣ〜６７ａＣは、ファンクションブロック回路２０〜２７の各々から処理データのアドレスデータをバススイッチ回路５０Ｃ〜５７Ｃの各々に出力するために設けられている。なお、処理データのアドレスデータは、ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の処理データのアドレスデータを示す。
【００９９】
入力側データバス６０ｄＣ〜６７ｄＣは、ファンクションブロック回路２０〜２７の各々に入力データを入力するために採用されている。なお、入力データは、ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の入力データを示す。
【０１００】
出力側データバス６０ｄＣ’〜６７ｄＣ’は、ファンクションブロック回路２０〜２７の各々から処理データをバススイッチ回路５０Ｃ〜５７Ｃの各々に出力するために設けられている。なお、処理データは、ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の処理データを示す。
【０１０１】
メモリ（メモリ１）３１Ｃには、バス７１Ｃのデータバス７１ｄＣ及びアドレスバス７１ａＣが接続されて、メモリ３１Ｃは、ファンクションブロック回路２１、２３、２５、２７でのＴｒＣＨ１の処理データを時分割で格納する。
【０１０２】
メモリ（メモリ２）３２Ｃには、バス７２Ｃのデータバス７２ｄＣ及びアドレスバス７２ａＣが接続されて、メモリ３２Ｃは、ファンクションブロック回路２０、２２、２４、２６によるＴｒＣＨ１の処理データを時分割で格納する。
【０１０３】
メモリ（メモリ３）３３Ｃは、バス７３Ｃのデータバス７３ｄＣ及びアドレスバス７３ａＣが接続されて、メモリ３３Ｃは、ファンクションブロック回路２１、２３、２５、２７でのＴｒＣＨ２の処理データを時分割で格納する。
【０１０４】
メモリ（メモリ４）３４Ｃは、バス７４Ｃのデータバス７４ｄＣ及びアドレスバス７４ａＣが接続されて、ファンクションブロック回路２０、２２、２４、２６によるＴｒＣＨ２の処理データを時分割で格納する。
【０１０５】
バススイッチ回路５０Ｃ〜５７Ｃは、それぞれ、図８に示すように、スイッチ（ＳＷ）５０Ｓ１Ｃ〜５７Ｓ１Ｃ、５０Ｓ２Ｃ〜５７Ｓ２Ｃ、５０Ｓ３Ｃ〜５７Ｓ３Ｃ、５０Ｓ４Ｃ〜５７Ｓ４Ｃを有する。
【０１０６】
先ず、バススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃは、ファンクションブロック回路２０及びバス７１Ｃの間の開放、或いは、接続を行う。また、バススイッチ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイッチ回路５０Ｃと同様に、ファンクションブロック回路２２、２４、２６及びバス７１Ｃの間の開放、或いは、接続を行う。
【０１０７】
バススイッチ回路５０Ｃのスイッチ５０Ｓ２Ｃは、ファンクションブロック回路２０及びバス７３Ｃの間の開放、或いは、接続を行う。また、バススイッチ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイッチ回路５０Ｃと同様に、ファンクションブロック回路２２、２４、２６及びバス７３Ｃの間の開放、或いは、接続を行う。
【０１０８】
バススイッチ回路５０Ｃのスイッチ５０Ｓ３Ｃは、ファンクションブロック回路２０及びバス７２Ｃの間の開放、或いは、接続を行う。バススイッチ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイッチ回路５０Ｃと同様に、ファンクションブロック回路２２、２４、２６及びバス７２Ｃの間の開放、或いは、接続を行う。
【０１０９】
バススイッチ回路５０Ｃのスイッチ５０Ｓ４Ｃは、ファンクションブロック回路２０及びバス７４Ｃの間の開放、或いは、接続を行う。また、バススイッチ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイッチ回路５０Ｃと同様に、ファンクションブロック回路２２、２４、２６及びバス７４Ｃの間の開放、或いは、接続を行う。
【０１１０】
バススイッチ回路５１Ｃのスイッチ５１Ｓ１Ｃは、ファンクションブロック回路２１及びバス７２Ｃの間の開放、或いは、接続を行う。バススイッチ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回路５１Ｃと同様に、ファンクションブロック回路２３、２５、２７及びバス７２Ｃの間の開放、或いは、接続を行う。
【０１１１】
バススイッチ回路５１Ｃのスイッチ５１Ｓ２Ｃは、ファンクションブロック回路２１及びバス７４Ｃ間の開放、或いは、接続を行う。バススイッチ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回路５１Ｃと同様に、ファンクションブロック回路２３、２５、２７及びバス７４Ｃの間の開放、或いは、接続を行う。
【０１１２】
バススイッチ回路５１Ｃのスイッチ５１Ｓ３Ｃは、ファンクションブロック回路２１及びバス７１Ｃの間の開放、或いは、接続を行う。また、バススイッチ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回路５１Ｃと同様に、ファンクションブロック回路２３、２５、２７及びバス７１Ｃの間の開放、或いは、接続を行う。
【０１１３】
バススイッチ回路５１Ｃのスイッチ５１Ｓ４Ｃは、ファンクションブロック回路２１及びバス７３Ｃの間の開放、或いは、接続を行う。また、バススイッチ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回路５１Ｃと同様に、ファンクションブロック回路２３、２５、２７及びバス７３Ｃの間の開放、或いは、接続を行う。
【０１１４】
以下に、第３実施形態の詳細な動作の説明を図７〜図９を参照して行う。図９は、ファンクションブロック回路２０〜２７の作動を示すタイミングチャートである。先ず、ＣＣＴｒＣＨが各ＴｒＣＨ毎に分割されて、そのＴｒＣＨ１の初期データがメモリ３１Ｃに格納される。これと共に、ＴｒＣＨ２の初期データがメモリ３３Ｃに格納される。
【０１１５】
以下、ファンクションブロック回路２０〜２７は、図９に示すように、ＴｒＣＨ１の信号処理とＴｒＣＨ２の信号処理とをファンクションブロック回路単位の時分割で行う。
【０１１６】
すなわち、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｃは、“制御回路４１Ｃ”に対して、作動開始を指令する。それに伴い、制御回路４１Ｃは、処理開始信号をファンクションブロック回路２０に送信するとともに、バススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃ、５０Ｓ３Ｃに対して、バスコントローラ制御信号で、ＯＮを指示する。すると、バススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃ、５０Ｓ３Ｃは、それぞれ、ＯＮする。
【０１１７】
よって、ファンクションブロック回路２０は、アドレスバス６０ａＣを経てバススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃ及びバス７１Ｃのアドレスバス７１ａＣを通してメモリ３１Ｃに接続される。
【０１１８】
さらに、ファンクションブロック回路２０は、データバス６０ｄＣを経てバススイッチ回路５０Ｃのスイッチ５０Ｓ１及びバス７１Ｃのデータバス７１ｄＣを通してメモリ３１Ｃに接続される。
【０１１９】
これと共に、ファンクションブロック回路２０は、アドレスバス６０ａＣ’を経てバススイッチ回路５０Ｃのスイッチ５０Ｓ３Ｃ及びバス７２Ｃのアドレスバス７２ａＣを通してメモリ３２Ｃに接続される。
【０１２０】
さらに、ファンクションブロック回路２０は、データバス６０ｄＣ’を経てバススイッチ回路５０Ｃのスイッチ５０Ｓ３Ｃ及びバス７２Ｃのデータバス７２ｄＣを通してメモリ３２Ｃに接続される。
【０１２１】
ここで、ファンクションブロック回路２０は、制御回路４１Ｃからの処理開始信号に基づいてＴｒＣＨ１の１ｓｔデインターリーブの処理を開始する。
【０１２２】
具体的には、ファンクションブロック回路２０は、メモリ３１Ｃにアドレスを指定してメモリ３１ＣからＴｒＣＨ１の初期データを読み出しながら、その初期データの１ｓｔデインターリーブの処理しつつ、その１ｓｔデインターリーブの処理データをアドレスを指定してメモリ３２Ｃに書き込む。
【０１２３】
これにより、図９中符号ｔ１’にて示すように、メモリ３１から初期データの読み出し処理と、メモリ３２への処理データの書き込み処理と、が時間的に重複する。
【０１２４】
次に、ファンクションブロック回路２０による１ｓｔデインターリーブの処理データのメモリ３２Ｃへの書き込みが完了すると、ファンクションブロック回路２０は、バススイッチ制御回路４０Ｃの制御回路４１Ｃに対し、処理終了信号を送信する。
【０１２５】
そして、制御回路４１Ｃは、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｃ及びＴｒＣＨ２ファンクションブロックカウンタ４９Ｃ’の双方に、処理終了信号を送信するとともに、バススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃ、５０Ｓ３Ｃに、バスコントローラ制御信号で、ＯＦＦを指示する。
【０１２６】
さらに、バススイッチ回路５０Ｃのスイッチ５０Ｓ１Ｃは、ＯＦＦして、ファンクションブロック回路２０とメモリ３１Ｃとの間が開放される。これと共に、スイッチ５０Ｓ３Ｃは、ＯＦＦして、ファンクションブロック回路２０とメモリ３２Ｃとの間が開放される。
【０１２７】
ここで、ＴｒＣＨ２ファンクションブロックカウンタ４９Ｃ’は、処理終了信号を受けると、“制御回路４１Ｃ”に対して、作動開始を指令する。すると、制御回路４１Ｃは、作動開始の指令を受けると、処理開始信号をファンクションブロック回路２０に送信するとともに、バススイッチ回路５１Ｃのスイッチ５０Ｓ２Ｃ、５０Ｓ４Ｃに、バスコントローラ制御信号で、ＯＮを指示する。
【０１２８】
すると、スイッチ５０Ｓ２ＣはＯＮして、ファンクションブロック回路２０は、アドレスバス６０ａＣを経てバススイッチ回路５０Ｃのスイッチ５０Ｓ２Ｃ及びバス７３Ｃのアドレスバス７３ａＣを通してメモリ３３Ｃに接続される。
【０１２９】
さらに、ファンクションブロック回路２０は、データバス６０ｄＣを経てバススイッチ回路５０Ｃのスイッチ５０Ｓ２Ｃ及びバス７３Ｃのデータバス７３ｄＣを通してメモリ３３Ｃに接続される。
【０１３０】
これと共に、スイッチ５０Ｓ４ＣはＯＮして、ファンクションブロック回路２０は、アドレスバス６０ａＣ’を経て、バススイッチ回路５０Ｃのスイッチ５０Ｓ４Ｃ及びバス７４Ｃのアドレスバス７４ａＣを通してメモリ３４Ｃに接続される。
【０１３１】
さらに、ファンクションブロック回路２０は、データバス６０ｄＣ’を経てバススイッチ回路５０Ｃのスイッチ５０Ｓ４Ｃ及びバス７４Ｃのデータバス７４ｄＣを通してメモリ３４Ｃに接続される。
【０１３２】
ここで、ファンクションブロック回路２０は、制御回路４１Ｃからの処理開始信号に基づいてＴｒＣＨ２の１ｓｔデインターリーブの処理を開始する。
【０１３３】
具体的には、ファンクションブロック回路２０は、アドレスを指定してメモリ３３ＣからＴｒＣＨ２の初期データを読み出し、その読み出したＴｒＣＨ２の初期データの１ｓｔデインターリーブの処理を行って、その処理データをアドレスを指定してメモリ３４Ｃに書き込む。
【０１３４】
これにより、図９中符号ｔ２’に示すように、メモリ３４Ｃから初期データの読み出し処理と、メモリ３３Ｃへの処理データの書き込み処理と、が時間的に重複する。
【０１３５】
これと同時に、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｃは、制御回路４１Ｃからの処理終了信号を受けると、“制御回路４２Ｃ”に対して、作動開始を指令する。
【０１３６】
すると、制御回路４２Ｃは、作動開始の指令を受けると、処理開始信号をファンクションブロック回路２１に送信するとともに、バススイッチ回路５１Ｃのスイッチ５１Ｓ１Ｃ、５１Ｓ３Ｃに、バスコントローラ制御信号で、ＯＮを指示する。
【０１３７】
すると、スイッチ５１Ｓ１ＣはＯＮして、ファンクションブロック回路２１は、アドレスバス６１ａＣを経てバススイッチ回路５１Ｃのスイッチ５１Ｓ１Ｃ及びバス７２Ｃのアドレスバス７２ａＣを通してメモリ３２Ｃに接続される。
【０１３８】
さらに、ファンクションブロック回路２１は、データバス６１ｄＣ’を経てバススイッチ回路５１Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃのデータバス７１ｄＣを通してメモリ３２Ｃに接続される。
【０１３９】
これと共に、バススイッチ回路５１Ｃのスイッチ５１Ｓ３Ｃは、ＯＮして、ファンクションブロック回路２１は、アドレスバス６１ａＣ’を経てバススイッチ回路５１Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃのアドレスバス７１ａＣを通してメモリ３１Ｃに接続される。
【０１４０】
さらに、ファンクションブロック回路２１は、データバス６１ｄＣ’を経てバススイッチ回路５１Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃのデータバス７１ｄＣを通してメモリ３１Ｃに接続される。
【０１４１】
ここで、ファンクションブロック回路２１は、制御回路４２Ｃからの処理開始信号に基づいてＴｒＣＨ１のＤＴＸ削除処理の処理を開始する。
【０１４２】
具体的には、ファンクションブロック回路２１は、アドレスを指定してメモリ３２ＣからＴｒＣＨ１の１ｓｔデインターリーブの処理データを読み出し、その読み出した処理データのＤＴＸ削除処理を行って、そのＤＴＸ削除処理の処理データをアドレスを指定してメモリ３１Ｃに書き込む。以降、同様に、データ処理が行われる。
【０１４３】
なお、上記第１〜３実施形態では、ファンクションブロック回路単位の時分割処理を行うＴｒＣＨ数を「２」として、２つのバスを採用した例について説明したが、これに限らず、ファンクションブロック回路単位の時分割処理を行うＴｒＣＨ数を「３以上」として、ＴｒＣＨ数に対応する数のバスを採用してもよい。
【図面の簡単な説明】
【図１】本発明に係る信号処理装置の第１実施形態の構成を示すブロック図である。
【図２】図１に示す信号処理装置の部分的詳細を示すブロック図である。
【図３】図１に示す信号処理装置の作動を示すタイミングチャートである。
【図４】本発明に係る信号処理装置の第２実施形態の構成を示すブロック図である。
【図５】図４に示す信号処理装置の部分的詳細を示すブロック図である。
【図６】図４に示す信号処理装置の作動を示すタイミングチャートである。
【図７】本発明に係る信号処理装置の第３実施形態の構成を示すブロック図である。
【図８】図７に示す信号処理装置の部分的詳細を示すブロック図である。
【図９】図８に示す信号処理装置の作動を示すタイミングチャートである。
【図１０】無線通信端末の概略構成を示すブロック図である。
【図１１】チャネルコーデック部の概略的作動を説明するための図である。
【図１２】従来の信号処理装置の構成を示すブロック図である。
【図１３】図１２に示す信号処理装置の作動を示すタイミングチャートである。
【符号の説明】
２０…ファンクションブロック回路、３１、３２…メモリ、
６１…制御回路。
【図１】
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【図２】
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【図３】
0004715008.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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