(57)【特許請求の範囲】
【請求項１】
最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するように構成され、前記Ｎビットが符号化された値の組を定義するデジタル／アナログコンバータであって、
デジタル信号を受信するように構成され、前記最上位からのＭビットの組の最上位ビットを修正する入力ステージと、
最上位からのＭビットの組に応答する第１の複数のスイッチ及び第１電流ソースと、
最下位からのＬビットの組に応答する、少なくとも第２の複数のスイッチ及び第２電流ソースと、
少なくとも第１差動出力信号及び第２差動出力信号を供給するように構成された出力ステージと
を具備し、前記出力ステージは、前記第１の複数のスイッチ及び前記第２の複数のスイッチから受信した前記電流を、前記第１及び第２差動出力信号の平均出力電流の値が、前記符号化された値の中間点において相対的に低電流値に導かれるよう、修正するように構成されているデジタル／アナログコンバータ。
【請求項２】
前記入力ステージの出力に応答し、復号化された信号を前記第１の複数のスイッチ及び前記第２の複数のスイッチに供給するように構成された第１温度計デコーダ及び第２温度計デコーダを更に備える、請求項１のデジタル／アナログコンバータ。
【請求項３】
前記入力ステージと前記第１の複数のスイッチとの間の第１の複数のラッチと、前記入力ステージと前記第２の複数のスイッチとの間の第２の複数のラッチと
を更に備える請求項２のデジタル／アナログコンバータ。
【請求項４】
バイアス電流が前記第１電流ソースの電流をセットし、カスコードバイアスが前記第２電流ソースの電流をセットする、請求項３のデジタル／アナログコンバータ。
【請求項５】
前記出力ステージは、
前記最上位ビットの第１の値に基づいて前記第１の複数のスイッチの出力電流をグランドに導き、前記最上位ビットの第２の値に基づいて前記第２の複数のスイッチの出力電流をグランドに導くように構成された、第３の複数のスイッチを備え、前記第３の複数のスイッチは、前記第１、第２差動出力信号の出力電流にオフセット電流を加えるように構成されている、請求項１のデジタル／アナログコンバータ。
【請求項６】
前記入力ステージは、
前記デジタル信号を受信する第１マルチプレクサと、
前記第１マルチプレクサの出力を反転するインバータと
を備える請求項１のデジタル／アナログコンバータ。
【請求項７】
前記差動出力信号のひとつは、符号化された値の所定のレンジにつき相対的に低い電流値に導かれ、他の差動出力信号は符号化された値の全レンジで変化される、請求項１のデジタル／アナログコンバータ。
【請求項８】
前記符号化された値の所定のレンジは、前記符号化された値の最初から前記中間点までの間であり、前記所定のレンジ全体で前記相対的に低い電流値に導かれる前記差動出力は、前記符号化された値の前記中間点から最後まで、前記相対的に低い電流値からフルスケールの値に導かれる、請求項７のデジタル／アナログコンバータ。
【請求項９】
前記入力ステージ及び出力ステージは、第１モードでは前記第１、第２差動出力信号の出力電流が、前記符号化された値の中間点において相対的に低い電流値に導かれ、第２モードでは前記第１、第２差動出力信号の出力電流が、符号化された値の全レンジにわたって反対方向に導かれるように、少なくとも第１及び第２モードを定義するモード信号に応答する、請求項１のデジタル／アナログコンバータ。
【請求項１０】
送信チャネルを有する無線機器であって、
最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するように構成され、前記Ｎビットが符号化された値の組を定義するデジタル／アナログコンバータであって、
デジタル信号を受信し、前記最上位からのＭビットの組の最上位ビットを修正するように構成された入力ステージと、
最上位からのＭビットの組に応答する第１の複数のスイッチ及び第１電流ソースと、
最下位からのＬビットの組に応答する、少なくとも第２の複数のスイッチ及び第２電流ソースと、
少なくとも第１差動出力信号及び第２差動出力信号を供給するように構成された出力ステージとを備え、前記出力ステージは、前記第１の複数のスイッチ及び前記第２の複数のスイッチから受信した前記電流を、前記第１及び第２差動出力信号の平均出力電流の値が、前記符号化された値の中間点において相対的に低電流値に導かれるよう、修正するように構成されているデジタル／アナログコンバータと、
前記デジタル／アナログコンバータに応答して、前記デジタル／アナログコンバータのアナログ出力信号をフィルタするように構成されたフィルタと、
前記デジタル／アナログコンバータの前記フィルタされたアナログ出力信号とＲＦ信号とをミックスして、前記デジタル／アナログコンバータの前記アナログ出力信号を、変調されたＲＦ信号にアップコンバートするように構成されたミキサと
を備える無線機器。
【請求項１１】
前記入力ステージの出力に応答し、復号化された信号を前記第１の複数のスイッチ及び前記第２の複数のスイッチに供給するように構成された第１温度計デコーダ及び第２温度計デコーダを更に備える、請求項１０の無線機器。
【請求項１２】
前記入力ステージと前記第１の複数のスイッチとの間の第１の複数のラッチと、前記入力ステージと前記第２の複数のスイッチとの間の第２の複数のラッチと
を更に備える請求項１１の無線機器。
【請求項１３】
バイアス電流が前記第１電流ソースの電流をセットし、カスコードバイアスが前記第２電流ソースの電流をセットする、請求項１２の無線機器。
【請求項１４】
前記出力ステージは、
前記最上位ビットの第１の値に基づいて前記第１の複数のスイッチの出力電流をグランドに導き、前記最上位ビットの第２の値に基づいて前記第２の複数のスイッチの出力電流をグランドに導くように構成された、第３の複数のスイッチを備え、前記第３の複数のスイッチは、前記第１、第２差動出力信号の出力電流にオフセット電流を加えるように更に構成されている、請求項１０の無線機器。
【請求項１５】
前記入力ステージは、
前記デジタル信号を受信する第１マルチプレクサと、
前記第１マルチプレクサの出力を反転するインバータと
を備える請求項１０の無線機器。
【請求項１６】
前記差動出力信号のひとつは、符号化された値の所定のレンジにつき相対的に低い電流値に導かれ、他の差動出力信号は符号化された値の全レンジで変化される、請求項１０の無線機器。
【請求項１７】
前記符号化された値の所定のレンジは、前記符号化された値の最初から前記中間点までの間であり、前記所定のレンジ全体で前記相対的に低い電流値に導かれる前記差動出力は、前記符号化された値の前記中間点から最後まで、前記相対的に低い電流値からフルスケールの値に導かれる、請求項１６の無線機器。
【請求項１８】
前記入力ステージ及び出力ステージは、第１モードでは前記第１、第２差動出力信号の出力電流が、前記符号化された値の中間点において相対的に低い電流値に導かれ、第２モードでは前記第１、第２差動出力信号の出力電流が、符号化された値の全レンジにわたって反対方向に導かれるように、少なくとも第１及び第２モードを定義するモード信号に応答する、請求項１０の無線機器。
【請求項１９】
最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換する方法であって、前記Ｎビットが符号化された値の組を定義し、前記方法は、
前記デジタル信号を受信し、前記最上位からのＭビットの組の最上位ビットを修正することと、
前記デジタル信号から少なくとも第１差動出力信号及び第２差動出力信号を、前記第１及び第２差動出力信号の平均出力電流の値を、前記符号化された値の中間点において相対的に低電流値に導くことによって、供給することと
を具備する方法。
【請求項２０】
前記差動出力信号のひとつを、符号化された値の所定のレンジにつき相対的に低い電流値に導き、他の差動出力信号は符号化された値の前記所定のレンジ全体で変化されること、を更に備える請求項１９の方法。
【請求項２１】
前記符号化された値の所定のレンジは、前記符号化された値の最初から前記中間点までの間であり、前記所定のレンジ全体で前記相対的に低い電流値に導かれる前記差動出力は、前記符号化された値の前記中間点から最後まで、前記相対的に低い電流値からフルスケールの値に導かれる、請求項２０の方法。
【請求項２２】
最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するデジタル／アナログコンバータであって、前記Ｎビットが符号化された値の組を定義し、前記デジタル／アナログコンバータは、
前記デジタル信号を受信する手段と、
前記最上位からのＭビットの組の最上位ビットを修正する手段と、
前記デジタル信号から少なくとも第１差動出力信号及び第２差動出力信号を、前記第１及び第２差動出力信号の平均出力電流の値を、前記符号化された値の中間点において相対的に低電流値に導くことによって、供給する手段と
を具備するデジタル／アナログコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、概してデジタル／アナログコンバータに関し、より具体的には、完全な差動モード（fully differential mode）及び疑似差動モード（pseudo-differential mode）を有するデジタル／アナログコンバータに関する。
【背景技術】
【０００２】
デジタル／アナログコンバータ（以下“ＤＡＣ”と呼ぶ）は、無線通信を含む種々のアプリケーションに広く用いられている。例えば、無線通信装置は一般的に、ひとつまたはそれ以上のデジタルデータストリームをひとつまたはそれ以上のアナログ信号に変換する送信ＤＡＣ（“ＴｘＤＡＣ”）を含む。アナログ信号は更に処理されて、無線チャネル上での送信に適した無線周波数（ＲＦ）出力信号が生成される。ＴｘＤＡＣは一般的に、スプリアス・フリー・ダイナミック・レンジ（spurious free dynamic range：ＳＦＤＲ）、信号対ノイズ比（signal-to-noise ratio：ＳＮＲ）、全高調波歪み率（total harmonic distortion：ＴＨＤ）等の、厳しい動的な仕様を満たすように設計される。これらの動的な仕様は、ＴｘＤＡＣからのアナログ信号の質（例えばスペクトルのきれいさ（purity））を決定し、またＲＦ出力信号が、無線システムによって課せられた総合的な仕様を満たすことが出来るよう、一般的にセットされる。
【０００３】
そのようなＤＡＣの例は、“High-speed and high-accuracy digital-to-analog converter”と題され、２００６年３月２３に公開され、この出願の譲受人に譲渡された、Seoによる、米国で公開された特許出願２００６／００６１４９９で述べられている。米国で公開された特許出願２００６／００６１４９９の全ての内容は、参照によって本明細書に組み込まれる。
【０００４】
図１を参照して、ブロック図は、高速ＤＡＣ１００の実施形態を説明する。ＤＡＣ１００は好ましくはＮビットのＤＡＣであり、Ｎはあらゆる整数であり得る（例えばＮ＝１２）。一実施形態では、ＮビットのＤＡＣ１００は、２つの温度計デコーダ１０１、１０２を実装されている。温度計デコーダ１０１は最上位からのＭビットを制御し、温度計デコーダ１０２は最下位からのＬビットを制御し、ここでＬ及びＭは、Ｌ＋Ｍ＝Ｎ（例えばＬ＝５、Ｍ＝７）のような整数であり得る。好ましくは、ＤＡＣ１００のＭビットセクションはラッチ／ドライバ１０３、スイッチ１０５、電流バイアス１０７、及びＭＳＢ電流ソース１０９を含み、ＤＡＣ１００のＬビットセクションはラッチ／ドライバ１０４、スイッチ１０６、カスコードバイアス１０８、及びＬＳＢ電流ソース１１０を含む。ＤＡＣ１００は、２つの差動出力信号ＯＵＴＰ（プラスの出力）及びＯＵＴＭ（マイナスの出力）を含む。
【０００５】
図２を参照して、単純化されたブロック図が、無線機器の従来のＴｘチャネルに実装されたＤＡＣ１００を説明する。ＤＡＣ１００の出力は、完全な差動電流出力ＯＵＴＰ及びＯＵＴＭを含む。このことは、ある出力電力について、トータルのＤＡＣのＤＣ電流は常時一定であることを意味する。このことは、電流ミラーステージにおける固有の特性から、ベースバンド送信フィルタ２０１及びアップコンバージョンミキサ２０２のような、後に続く図２のステージにおける一定のＤＣ電流という結果をもたらす。図２の単純化された送信チェーンにおいて、送信フィルタ２０１は、１ポールパッシブベースバンド（ＢＢ）フィルタ（1-pole passive baseband filter）であり、しかしこのフィルタのステージの段数は一般的に２以上（例えば２または３）である。“Ｎ”は、フィルタステージの電流ミラー利得を示す。同様の電流利得が、ミキサブロック２０２においても必要とされ得る。しかしながら、ＤＣ１００の一定電流出力は、Ｔｘパスにおける電力効率を制限する傾向にあり、また無線機器のバッテリ通信期間を制限する傾向にある。
【０００６】
従って、符号依存ＤＣ電流を有するベースバンド送信ＤＡＣ（baseband transmit DAC with code dependent DC current）を用いた無線通信機器におけるＴｘパスのＤＣ電流を低減する必要がある。
【発明の概要】
【０００７】
この発明の典型的な実施形態は、供給された出力信号電力レベルを維持する、符号依存ＤＣ電流を有する送信ＤＡＣに向けられている。
【０００８】
従って、この発明の実施形態は、最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するように構成されたデジタル／アナログコンバータを含み得る。Ｎビットは、符号化された値の組を定義する。入力ステージは、デジタル信号を受信し、最上位からのＭビットの組の最上位ビットを修正する。第１電流ソース及び第１の複数のスイッチは、最上位からのＭビットの組に応答する。少なくとも第２の電流ソースと第２の複数のスイッチは、最下位からのＬビットの組に応答する。出力ステージは、少なくとも第１差動出力信号と第２差動出力信号を供給する。出力ステージは、第１の複数のスイッチ及び第２の複数のスイッチから受信した電流を、第１及び第２差動出力信号の平均出力電流の値が、符号化された値の中間点において相対的に低電流値に導かれるよう、修正する。
【０００９】
別の実施形態は、最上位からのＭビットの組と最下位からのＬビットの組を有するＮビットのデジタル信号をアナログ信号に変換するように構成され、Ｎビットが符号化された値の組を定義するデジタル／アナログコンバータを備えた無線機器の送信チャネルを含む。デジタル／アナログコンバータは、デジタル信号を受信し、最上位からＭビットの組の最上位ビットを修正するように構成された入力ステージと、最上位からＭビットの組に応答する第１の複数のスイッチ及び第１電流ソースと、最下位からＬビットの組に応答する、少なくとも第２の複数のスイッチ及び第２電流ソースと、少なくとも第１差動出力信号及び第２差動出力信号を供給するように構成された出力ステージとを備え、前記出力ステージは、第１の複数のスイッチ及び第２の複数のスイッチから受信した電流を、第１及び第２差動出力信号の平均出力電流の値が、符号化された値の中間点において相対的に低電流値に導かれるよう、修正するように構成され、デジタル／アナログコンバータに応答して、デジタル／アナログコンバータのアナログ出力信号をフィルタするように構成されたフィルタと、デジタル／アナログコンバータのフィルタされたアナログ出力信号とＲＦ信号とをミックスして、デジタル／アナログコンバータのアナログ出力信号を変調されたＲＦ信号にアップコンバートするように構成されたミキサとを備える。
【００１０】
別の実施形態は、最上位からのＭビットの組と最下位ビットからのＬビットの組と有するＮビットのデジタル信号をアナログ信号に変換する方法を含み、Ｎビットが符号化された値の組を定義する。本方法は、デジタル信号を受信し、最上位からのＭビットの組の最上位ビットを修正することと、デジタル信号から少なくとも第１差動出力信号及び第２差動出力信号を、第１及び第２差動出力信号の平均出力電流の値を、符号化された値の中間点において相対的に低電流値に導くことによって、供給することとを備える。
【００１１】
この発明の実施形態は、最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するデジタル／アナログコンバータであって、Ｎビットが符号化された値の組を定義し、デジタル／アナログコンバータは、デジタル信号を受信する手段と、最上位からのＭビットの組の最上位ビットを修正する手段と、デジタル信号から少なくとも第１差動出力信号及び第２差動出力信号を、第１及び第２差動出力信号の平均出力電流の値を、符号化された値の中間点において相対的に低電流値に導くことによって、供給する手段とを含み得る。
【図面の簡単な説明】
【００１２】
添付図面は、この発明の実施形態の説明に役立つために与えられ、この実施形態の単なる例示を与え、それを限定するものでは無い。
【図１】図１は、従来のＤＡＣのブロック図。
【図２】図２は、ＲＣフィルタ及びアップコンバージョンミキサを有するＴｘチャネルの単純化されたブロック図。
【図３】図３は、疑似差動デジタル／アナログコンバータのブロック図。
【図４Ａ】図４Ａは、図３のマルチプレクサバンクの、より詳細なブロック図。
【図４Ｂ】図４Ｂは、疑似差動デジタル／アナログコンバータのマルチプレクサバンクの詳細な概念図。
【図５】図５は、疑似差動デジタル／アナログコンバータの出力ステージの詳細な概念図。
【図６Ａ】図６Ａは、従来の完全な差動デジタル／アナログコンバータの出力電流を表すグラフ。
【図６Ｂ】図６Ｂは、疑似差動デジタル／アナログコンバータの出力電流を表すグラフ。
【図６Ｃ】図６Ｃは、従来の完全な差動デジタル／アナログコンバータの信号電力を表すグラフ。
【図６Ｄ】図６Ｄは、疑似差動デジタル／アナログコンバータの信号電力を表すグラフ。
【発明を実施するための形態】
【００１３】
この発明の側面は、この発明の具体的な実施形態を対象とした関連する図面及び以下の説明において開示される。この発明の範囲から逸脱することなく、代わりの実施形態が発明され得る。更に、この発明の既知の要素は詳細には説明されず、またはこの発明の関連する詳細が不明確にならないよう省略されるだろう。
【００１４】
用語「典型的」は、本明細書において「例（example）、事例（instance）、または例証（illustration）として与える」ことを意味するために用いられる。「典型的」として本明細書で述べられる実施形態は、他の実施形態より好適または有利なものとして必ずしも解釈されるものではない。同様に用語「この発明の実施形態」は、この発明の全ての実施形態が、議論された特徴、効果、または動作モードを含むことを求めない。
【００１５】
更に、多くの実施形態は、例えばコンピューティングデバイスの要素によって実行される動作の手順の観点から述べられる。本明細書で述べられた種々の動作は、特定の回路（例えば特定用途向け集積回路（ＡＳＩＣ））によって、１つまたはそれ以上のプロセッサにより実行されるプログラム命令によって、またはこの組み合わせによって実行され得ることが認識されるだろう。更に、本明細書で述べられたこれらの一連の手順は、実行時に、関連するプロセッサに本明細書で述べられた機能性を実行させるであろうコンピュータ命令の対応するセットをそこに保持しているコンピュータ読み取り可能記憶媒体のあらゆる形態の中で、全体として具体化されるとみなしうる。よって、この発明の種々の側面は、全てが請求された構成要件の範囲内で意図された多くの異なる形態で実施され得る。更に、本明細書で述べられた実施形態の各々につき、あらゆるそのような実施形態の対応する形態は、例えば、述べられた動作を実行「するように構成されたロジック」として、本明細書において述べられ得る。
【００１６】
この発明の典型的な実施形態は、供給された出力信号電力レベルを維持する、符号依存ＤＣ電流を有する送信ＤＡＣ（transmit DAC with code dependent DC current）に向けられている。より具体的には、この発明の実施形態は、従来のＤＡＣと実質的に同じ出力信号電力レベルを維持しながら、符号依存のＤＣ電流を達成し得る。この発明の実施形態は、送信ＤＡＣ、ベースバンドフィルタ、及びアップコンバージョンミキサを含むＴｘパスにおいて、最大で約５０％の電力削減を達成出来る。
【００１７】
より具体的には、この発明の実施形態は、符号依存ＤＣ電流を有する疑似差動ＡＢ級ＤＡＣに向けられている。ＤＡＣは、最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換する。デジタル信号は、符号化された値の組を定義する。ＤＡＣは、デジタル信号を受信し、最上位（ＭＳＢ）からのＭビットの組の最上位ビットを修正する入力ステージを含む。第１電流ソース及び第１の複数のスイッチは、最上位からのＭビットの組に応答する。第２電流ソース及び第２の複数のスイッチは、最下位（ＬＳＢ）からのＬビットの組に応答する。出力ステージは、少なくとも第１差動出力信号及び第２差動出力信号を供給する。出力ステージは、第１の複数のスイッチ及び第２の複数のスイッチから受信した電流を、第１、第２差動出力信号の平均出力電流が、符号化された値の中間点において相対的に低電流に導かれるように、修正する。
【００１８】
図３を参照して、ブロック図は疑似差動デジタル／アナログコンバータ３００を説明する。図１の従来のＤＡＣと同様に、疑似差動デジタル／アナログコンバータ３００は、２つの温度計デコーダ（thermometer-decoder）３０１、３０２と共に実装されている。温度計デコーダ３０１は最上位からのＭビットを制御し、温度計デコーダ３０２は最下位からのＬビットを制御する。ＤＡＣ３００のＭビットセクションはラッチ／ドライバ３０３、スイッチ３０５、電流バイアス３０７、及びＭＳＢ電流ソース３０９を含み、ＤＡＣ３００のＬビットセクションはラッチ／ドライバ３０４、スイッチ３０６、カスコードバイアス３０８、及びＬＳＢ電流ソース３１０を含む。従来のＤＡＣ１００と異なり、図３のＤＡＣ３００はマルチプレクサバンク４００及び出力ステージ５００を含む。
【００１９】
ＤＡＣ３００は、モード０及びモード１と呼ばれる２つの異なるモードで動作する。ＤＡＣ３００がモード０で動作する際、それは完全な差動（従来の）出力を供給する。ＤＡＣ３００がモード１で動作する際、それは疑似差動出力を供給する。これらのモードは、マルチプレクサバンク４００及び出力ステージ５００の両方に与えられるモード制御データによって制御される。
【００２０】
図３のＤＡＣ３００は、疑似差動ＡＢ級ＤＡＣ（pseudo-differential class-AB DAC）である。もしＤＡＣ３００のＭビット及びＬビットセクションがモード０であれば、ＤＡＣ３００は完全差動モードで動作し、ＤＡＣ３００がモード１で動作すれば、それは疑似差動モードである。ＤＡＣ３００のＭビット及びＬビットセクションは、いずれかのモードに完全に設定可能とされている。疑似差動ＡＢ級ＤＡＣ３００は、シングルエンド出力モード（single-ended output mode）においてリニアではないが、差動出力モードから見た際には、信号電力レベルと同様に線形性が維持されるだろう（例えば図６Ｂ及び６Ｄ参照）。疑似差動ＤＡＣ３００は、差動出力ＯＵＴＰ、ＯＵＴＭを含む。
【００２１】
図４Ａを参照して、より詳細なブロック図が、ＩＮ０及びＩＮ１として指定された複数のインバータを含むマルチプレクサバンク４００を説明する。インバータＩＮ０は、入力信号ＤＩＮから１２ビットを受信し、ＭＳＢとして出力される１ビットと共に、従来のモードすなわちモード０において全１２ビットを使用する。疑似差動モードすなわちモード１においては、インバータＩＮ１がまた、入力信号ＤＩＮから１２ビットを受信するが、最下位からの１１ビットのみが使用される。１ビットは、このビットが固定値“０”または“１”を取るために、グランドまたは所定の電圧にシャント（shunt）される。ＭＳＢは、以下でより詳細に説明される疑似差動モードにおける制御信号として用いられる。
【００２２】
図４Ｂを参照して、詳細な概念図が、ＤＡＣ３００のマルチプレクサバンク４００の更なる詳細を説明する。マルチプレクサバンク４００は、第１マルチプレクサ４０１及び第２マルチプレクサ４０２を含み得る。もしＤＡＣ３００がモード０すなわち従来の完全差動モードであれば、そしてもし入力信号ＤＩＮが１２ビット入力信号であれば、入力信号ＤＩＮの全１２ビットが温度計デコーダ３０１、３０２に供給される。もしＤＡＣ３００がモード１すなわち疑似差動モードであれば、そしてもし入力信号ＤＩＮが１２ビット入力信号であれば、ＭＳＢは制御信号として使用され、残りの１１ビットは、最下位ビットとしての固定値（例えば“０”または“１”）と共にpadされるだろう。従って、入力信号ＤＩＮの１１ビットに、padされた“０”または“１”を加えた、１２ビット入力として温度計デコーダ３０１、３０２に供給される。
【００２３】
図５を参照して、詳細な概念図が、スイッチＳＷ１〜ＳＷ１０を含み得る出力ステージ５００を説明する。このスイッチＳＷ１〜ＳＷ１０は、ＣＭＯＳスイッチを含むあらゆるタイプのスイッチングデバイスであり得る。疑似差動モードでは、ＳＷ９及びＳＷ１０は、フィルタ２０１及びミキサ２０２のような後続のステージに、クロスオーバーポイント近くの十分なＤＣバイアス電流で適切にそれらを動作させるよう、オフセット電流Ｉ_offsetを供給する。スイッチＳＷ９、ＳＷ１０はしかし、完全差動モードではディセーブルとされる。
【００２４】
ＤＡＣ３００が疑似差動モード（ＭＯＤＥ＝１）で動作する際、ＭＳＢが“１”であれば、ＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、及びＳＷ１０はオンとなり、その他の全てのスイッチはオフ状態となる。ＤＡＣ３００が疑似差動モード（ＭＯＤＥ＝１）で動作する際、もしＭＳＢが“０”であれば、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ９、及びＳＷ１０はオンとなり、その他の全てのスイッチはオフ状態となる。もしオフセット電流が無かったならば、疑似差動モードで動作するＤＡＣ３００の平均ＤＣ電流は、従来の完全差動ＤＡＣの約５０％だったであろう）。しかしながら、疑似差動モードで動作するＤＡＣ３００の平均ＤＣ電流は、ＳＷ９及びＳＷ１０からの追加のオフセット電流のため、ほとんど変わらない。
【００２５】
ＭＳＢのビット変化に一致する疑似差動ＤＡＣのシングルエンド出力において非連続性があることに注意すべきである。この状況は、符号の中間点（midpoint）において、クロスオーバーディスターバンス（cross-over disturbance）を引き起こし得る。疑似差動ＤＡＣ３００は、ＡＢ級回路において通常存在するクロスオーバー歪みを改善する、完全な温度計デコーダのふるまいで動作され得る。更に、疑似差動モードでは、muxバンク４００及び出力ステージ５００から、低減されたクロスオーバーディスターバンスが達成される。モード１及びＭＳＢ＝１では、図４Ｂの第２mux４０２は、第１mux４０１の反転出力（例えばインバータ４０３から）を選択して、ＭＳＢの変化の間（例えば、符号化された値の中間点において）、温度計デコーダのふるいまいを維持する。この処理（arrangement）は、ＭＳＢ＝１及びＭＯＤＥ＝１の際の相補出力を生成することによってクロスオーバーディスターバンスを低減する。相補アナログ出力は、出力ステージにおいて相殺される。例えば、図５に示されたＳＷ１、２、３、及び４は、種々の動作モードを補償するために用いられ得る。より具体的には、（ＭＯＤＥ＝１、ＭＳＢ＝１の際の）クロスオーバー状態について、ＳＷ２及びＳＷ３はクローズし、ＳＷ１及びＳＷ４はオープンして、ＤＡＣ３００のＬＳＢ及びＭＳＢセクションの出力を反転する。
【００２６】
疑似差動モード（ＭＯＤＥ＝１）においては、第１mux４０１はＬＳＢからＭＳＢに１ビットシフトされたデータを取り込む。本明細書で説明されたように、オリジナルのＭＳＢは制御信号として用いられる。新たなＬＳＢは、上記説明したように、固定値（例えば“０”または“１”）によって満たされる（filled）されるだろう。また疑似差動モード（ＭＯＤＥ＝１）では、インバータ４０３及び第２mux４０２は、ＭＳＢの遷移の期間、クロスオーバーディスターバンスを低減するために用いられる。これは以下でより詳細に議論される。
【００２７】
例えばＭＯＤＥ＝１で動作している４ビットＤＡＣでは、符号の中間点においてＭＳＢがlowからhighに遷移されると仮定する（ＤＡＴＡ：０１１１から１０００）。もしデータが第２mux４０２のＩＮ０への非反転パスを取れば、（ＭＳＢが取り去られ、そして０で埋められた（padded））入力データが１１１０から００００に変化するから、比較的大きな符号変化のデータとなる。このことは好ましくなく、電流出力において比較的大きな問題またはディスターバンスを引き起こすだろう。他方、もしデータが第２mux４０２のＩＮ１へのインバータ４０３を介した反転パスを取れば、データは１１１０から１１１１へ変化するから、比較的小さい符号変化のデータとなり、ＭＳＢのクロスオーバーの期間にかなり小さいディスターバンスを引き起こすであろう、唯１ビットのみの変化がある。上記議論したように、ＭＯＤＥ＝１における反転入力信号は、クロスオーバー状態（ＭＯＤＥ＝１、ＭＳＢ＝１の際）についての出力セクションにおいて相殺され、ＳＷ２及びＳＷ３はクローズされ、ＳＷ１及びＳＷ４はオープンされ、ＤＡＣ３００のＬＳＢ及びＭＳＢセクションからの出力を反転するだろう。
【００２８】
図６Ａ〜６Ｄを参照して、一連のグラフは、従来の完全差動ＤＡＣと本発明の実施形態の疑似差動ＤＡＣの性能を表す。図６Ａ及び６Ｃが完全差動ＤＡＣに関し、図６Ｂ及び６Ｄは疑似差動ＤＡＣに関する。図６Ａにおいて、図６Ａにおいて、完全差動ＤＡＣにおける差動信号ＯＵＴＰ及びＯＵＴＭの出力電流が、入力符号の全レンジにわたって反対の方向に変化し、出力電流の平均が一定であることが理解されるだろう。図６Ｂにおいては、疑似差動ＤＡＣにおける差動信号ＯＵＴＰ及びＯＵＴＭの出力電流が、入力符号の半分のレンジにわたってオフセット値（例えばＩＯＦＦ）とされ、入力符号の別の半分のレンジにわたっては、オフセット値からフルスケール値（full scale value）に変化することが理解されるだろう。従って、疑似差動ＤＡＣにおける信号ＯＵＴＰ及びＯＵＴＭの平均出力電流の値は、符号化された値（coded value）の中間点において相対的に低い電流値に導かれる。図６Ｃ及び６Ｄから、実際に供給される差動電流が、従来の完全差動ＤＡＣと疑似差動ＤＡＣとの両方で実質的に同じであることが理解され得る。
【００２９】
上記議論したように、ＤＡＣは無線機器に使用され、具体的には送信パスにおいて使用され得る。従って、この発明の実施形態は、最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換するように構成され、Ｎビットが符号化された値の組を定義するデジタル／アナログコンバータを含む無線機器の送信チャネルを含み得る。デジタル／アナログコンバータは、デジタル信号を受信し、最上位からのＭビットの組の最上位ビットを修正するように構成された入力ステージを含み得る。最上位からのＭビットの組に応答する第１電流ソース及び第１の複数のスイッチ、並びに最下位からのＬビットの組に応答する第２電流ソース及び第２の複数のスイッチが設けられる。出力ステージは、少なくとも第１差動出力信号及び第２差動出力信号を供給するように構成されている。出力ステージはまた、第１の複数のスイッチ及び第２の複数のスイッチから受信した電流を、第１、第２差動出力信号の平均出力電流の値が、符号化された値の中間点において相対的に低電流値に導かれるように、修正するように構成されている。デジタル／アナログコンバータに応答するフィルタは、デジタル／アナログコンバータのアナログ出力信号をフィルタするように構成されている。ミキサは、デジタル／アナログコンバータのフィルタされたアナログ出力信号をＲＦ信号とミックスして、デジタル／アナログコンバータのアナログ出力信号を、変調されたＲＦ信号にアップコンバートするように構成されている。
【００３０】
本明細書で議論された情報及び信号は、種々の異なるあらゆる技術及び方法を用いて示され得る。例えば、上記説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学粒子、またはこれらのあらゆる組み合わせによって示され得る。
【００３１】
更に、本明細書に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップは、ハードウェア、コンピュータソフトウェア、またはこれらの組み合わせとして実装され得る。ハードウェア及びソフトウェアのこの代替性を明確に説明するために、種々の例示的な要素、ブロック、モジュール、回路、及びステップは、概してそれらの機能性の観点から上記説明されている。そのような機能性がハードウェアとして実装されるかソフトウェアとして実装されるかは、システム全体に課された設計の制約及び個々のアプリケーションに依存する。述べられた機能性は、個々の具体的なアプリケーションにつき種々の方法で実装され得るが、そのような実装の決定は、この発明の実施形態の範囲からの逸脱を生じさせるものとして解釈されるべきではない。
【００３２】
上記説明から、この発明の実施形態が、本明細書で議論された機能、動作のシーケンス、ステップ、及び／またはアルゴリズムを実行するための方法を含む得ることが認識されるだろう。例えば実施形態は、最上位からのＭビットの組と最下位からのＬビットの組とを有するＮビットのデジタル信号をアナログ信号に変換する方法を含み得る。Ｎビットは、符号化された値の組を定義する。この方法は、デジタル信号を受信することと、最上位からのＭビットの組の最上位ビットを修正することを含み得る。少なくとも第１差動出力信号及び第２差動出力信号が、第１及び第２差動出力信号の平均出力電流を、符号化された値の中間点において相対的に低電流値に導くことにより、デジタル信号から供給される。
【００３３】
従って、この発明は説明された例に限定されず、本明細書で述べられた機能性を実行するあらゆる手段が、この発明の実施形態に含まれる。
【００３４】
上記開示がこの発明の例示的な実施形態を示すが、更に添付の特許請求の範囲により定義されたような発明の範囲から逸脱することなく、種々の変更及び変形が本明細書においてなされ得ることに注意すべきである。更に、本明細書で述べられた発明の実施形態に従った方法の請求項の機能、ステップ、及び／または動作は、特定の順番で実行される必要はない。更にこの発明の要素は単数として述べられ、請求されているが、単数への限定が明示的な状態でない限り、複数が意図される。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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