(57)【特許請求の範囲】
【請求項１】
高抵抗半導体層と、
前記高抵抗半導体層の主表面に配置されるアノード領域と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記高抵抗半導体層と前記アノード領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【請求項２】
前記能動的高抵抗半導体層と前記アノード領域はアノード側表面から測った接合深さは実質的に等しく、かつ前記アノード領域はチャネル構造を備えることを特徴とする請求項１に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項３】
前記能動的高抵抗半導体層は前記アノード領域よりもアノード側表面から測った接合深さが深く配置され、かつ前記アノード領域はチャネル構造を備えることを特徴とする請求項１に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項４】
前記能動的高抵抗半導体層はチャネル構造を備えることを特徴とする請求項１に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項５】
高抵抗半導体層と、
前記高抵抗半導体層の主表面に繰り返し配置されるアノード領域と、
前記アノード領域に接触するアノード電極と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記カソード領域に接触するカソード電極と、
前記繰り返し配置されるアノード領域内に配置され、前記アノード領域と前記アノード電極によって短絡されるアノード短絡領域と、
前記高抵抗半導体層と前記アノード短絡領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【請求項６】
高抵抗半導体層と、
前記高抵抗半導体層の主表面に配置され、チャネル構造を有するアノード領域と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記高抵抗半導体層と前記アノード領域近傍において、前記チャネル構造内に配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【請求項７】
高抵抗半導体層と、
前記高抵抗半導体層の主表面に繰り返し配置されるゲート領域と、
前記ゲート領域に接触するゲート電極と、
前記高抵抗半導体層の別の主表面に配置されるドレイン領域と、
前記ドレイン領域に接触するドレイン電極と、
前記繰り返し配置されるゲート領域間に配置されるソース領域と、
前記主表面において前記ゲート電極に隣接して配置され、ソース領域に接触するソース電極と、
前記高抵抗半導体層と前記ソース領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【請求項８】
前記ゲート電極は前記ゲート領域内に埋め込まれて配置され、前記ソース電極は前記ゲート電極上に配置される絶縁層を介して配置されることを特徴とする請求項７に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項９】
高抵抗半導体層と、
チャネル構造を備え、前記高抵抗半導体層の主表面近傍に繰り返し配置されるゲート領域と、
前記ゲート領域に接触するゲート電極と、
前記高抵抗半導体層の別の主表面に配置されるアノード領域と、
前記アノード領域に接触するアノード電極と、
前記繰り返し配置されるゲート領域間に配置されるカソード領域と、
前記主表面において前記ゲート電極に隣接して配置され、前記カソード領域に接触するカソード電極と、
前記高抵抗半導体層と前記アノード領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【請求項１０】
前記能動的高抵抗半導体層は更に別のチャネル構造を備えることを特徴とする請求項９に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項１１】
前記ゲート領域と前記カソード領域間に更に別の能動的高抵抗半導体層を備えることを特徴とする請求項９又は１０に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項１２】
前記高抵抗半導体層の主表面近傍に繰り返し配置されるゲート領域は埋め込み構造を備えることを特徴とする請求項９〜１１のいずれか１項に記載の能動的高抵抗半導体層を有する半導体装置。
【請求項１３】
ｎベース層と、
チャネル構造を備え、前記ｎベース層の主表面近傍に繰り返し配置されるｐベース領域と、
前記ｐベース層内の主表面近傍に配置されるｎエミッタ領域と、
前記ｎエミッタ領域に接触し、前記ｐベース領域と短絡して前記主表面に配置されるエミッタ電極と、
前記繰り返し配置されるｐベース領域間の前記チャネル構造に配置される能動的高抵抗半導体層と、
前記能動的高抵抗半導体層及び隣接する前記ｐベース領域及び前記ｎエミッタ領域上に配置されるゲート絶縁層と、
前記ゲート絶縁層上に配置されるゲート電極と、
前記ｎベース層の別の主表面に配置されるｐコレクタ領域と、
前記ｐコレクタ領域に接触するコレクタ電極と、
前記ｎベース層と前記ｐコレクタ領域との間に介在して配置される別の能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、前記ｐ型不純物と前記ｎ型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高抵抗でかつキャリア寿命短縮化を図れる能動的高抵抗半導体層（アクティブ・イントリンシック・レイヤー：ＡＩＬ）を有する半導体装置に関する。
【背景技術】
【０００２】
静電誘導サイリスタ、静電誘導トランジスタは電力用半導体素子として開発され、実用化されている。高速化のために電子線照射、或いは重金属ドープ等の手段によるライフタイム制御が行われている。不純物が添加されていない高抵抗半導体層では、一般的に結晶が完全であるほどライフタイムは長くなるため、静電誘導サイリスタ、静電誘導トランジスタのような高抵抗半導体層を有するデバイスでは、半導体素子構造による特性制御が容易となり、本来のデバイス構造で決定される性能を得ることができるという利点がある。
【０００３】
このような高抵抗半導体層に不純物を添加した場合、不純物原子の格子定数と高抵抗半導体層の格子定数が異なるため、結晶に歪が発生し、ミスフィット転位等の転位が発生しやすくなる。
【０００４】
半導体基板と成長層の不純物密度差により発生する格子歪の検討は、西澤らによりＳｉの気相成長法で行われている（非特許文献１）。
【０００５】
Ｓｉ単結晶はＳｉ原子が規則正しく配列しているので、Ｓｉに添加された不純物がＳｉ原子と置換した場合、ホウ素（Ｂ）やリン（Ｐ）のようにＳｉより共有結合半径の小さな原子では隣接するＳｉ原子との距離がＳｉ同士の距離より小さくなるので、ＢおよびＰを高不純物密度に添加した結晶の格子定数は、真性のＳｉ単結晶の格子定数よりも小さくなる。また、砒素（Ａｓ）及びアンチモン（Ｓｂ）等、Ｓｉ原子よりも共有結合半径の大きな不純物を添加した場合にはその逆となる。図２６及び図２７はポーリングによる代表的な原子の共有結合半径を示す（非特許文献２）。
【非特許文献１】西澤潤一、寺崎健、矢木邦博、宮本信雄（J. Nishizawa, T. Terasaki, K. yagi, and N. Miyamoto）,“  気相エピタキシャル成長によるシリコンの完全結晶成長（Perfect Crystal Growth of Silicon by Vapor Phase Epitaxy）,”米国電気化学協会誌（J. Electrochemical Society）、第１２２巻、第５号、Ｐ．６６４〜Ｐ．６６９，１９７５年
【非特許文献２】ライナス・ポーリング (L.Pauling)著,“化学的結合論（The Nature Of Chemical Bonding）”, コーネル大学出版（Cornell University Press）, 1960, p.205
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ダイオード、トランジスタ、サイリスタ、絶縁ゲート型デバイスにおいて、このようなＡＩＬ層を備えることによって、高速スイッチング、低損失、低オン抵抗化を実現することができる、能動的高抵抗半導体層を有する半導体装置を提供するにある。
【課題を解決するための手段】
【００１４】
本発明の第１の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層の主表面に配置されるアノード領域と、（ハ）高抵抗半導体層の別の主表面に配置されるカソード領域と、（ニ）高抵抗半導体層とアノード領域との間に介在して配置される能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【００１５】
本発明の第２の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層の主表面に繰り返し配置されるアノード領域と、（ハ）アノード領域に接触するアノード電極と、（ニ）高抵抗半導体層の別の主表面に配置されるカソード領域と、（ホ）カソード領域に接触するカソード電極と、（へ）繰り返し配置されるアノード領域内に配置され、アノード領域とアノード電極によって短絡されるアノード短絡領域と、（ト）高抵抗半導体層とアノード短絡領域との間に介在して配置される能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【００１６】
本発明の第３の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層の主表面に配置され、チャネル構造を有するアノード領域と、（ハ）高抵抗半導体層の別の主表面に配置されるカソード領域と、（ニ）高抵抗半導体層とアノード領域近傍において、チャネル構造内に配置される能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【００１７】
本発明の第４の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層の主表面に繰り返し配置されるゲート領域と、（ハ）ゲート領域に接触するゲート電極と、（ニ）高抵抗半導体層の別の主表面に配置されるドレイン領域と、（ホ）ドレイン領域に接触するドレイン電極と、（へ）繰り返し配置されるゲート領域間に配置されるソース領域と、（ト）主表面においてゲート電極に隣接して配置され、ソース領域に接触するソース電極と、（チ）高抵抗半導体層とソース領域との間に介在して配置される能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【００１８】
本発明の第５の特徴は、（イ）高抵抗半導体層と、（ロ）チャネル構造を備え、高抵抗半導体層の主表面近傍に繰り返し配置されるゲート領域と、（ハ）ゲート領域に接触するゲート電極と、（ニ）高抵抗半導体層の別の主表面に配置されるアノード領域と、（ホ）アノード領域に接触するアノード電極と、（へ）繰り返し配置されるゲート領域間に配置されるカソード領域と、（ト）主表面においてゲート電極に隣接して配置され、カソード領域に接触するカソード電極と、（チ）高抵抗半導体層とアノード領域との間に介在して配置される能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【００１９】
本発明の第６の特徴は、（イ）ｎベース層と、（ロ）チャネル構造を備え、ｎベース層の主表面近傍に繰り返し配置されるｐベース領域と、（ハ）ｐベース層内の主表面近傍に配置されるｎエミッタ領域と、（ニ）ｎエミッタ領域に接触し、ｐベース領域と短絡して主表面に配置されるエミッタ電極と、（ホ）繰り返し配置されるｐベース領域間のチャネル構造に配置される能動的高抵抗半導体層と、（へ）能動的高抵抗半導体層及び隣接するｐベース領域及びｎエミッタ領域上に配置されるゲート絶縁層と、（ト）ゲート絶縁層上に配置されるゲート電極と、（チ）ｎベース層の別の主表面に配置されるｐコレクタ領域と、（リ）ｐコレクタ領域に接触するコレクタ電極と、（ヌ）ｎベース層とｐコレクタ領域との間に介在して配置される別の能動的高抵抗半導体層とを備える能動的高抵抗半導体層を有する半導体装置であることを要旨とする。
【発明の効果】
【００２０】
本発明によれば、ｐ型、ｎ型不純物を高不純物密度で略同じ場所に形成することによって、ライフタイムを低下させ、同時にｐ型、ｎ型不純物の補償効果によって実質的に高抵抗層を形成する能動的高抵抗層（ＡＩＬ）を実現することができる。更に又、このようなＡＩＬ層を備えるダイオード、トランジスタ、サイリスタ、絶縁ゲート型デバイスにおいて、高速スイッチング、低損失、低オン抵抗化を実現することができる。即ち、このような高性能な能動的高抵抗半導体層を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２２】
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２３】
（第１の実施の形態）
［ＡＩＬ層］
図１は本発明の原理的説明図であって、（ａ）ｐ型半導体における抵抗、ライフタイムと不純物密度との関係、（ｂ）ｎ型半導体における抵抗、ライフタイムと不純物密度との関係、（ｃ）本発明のＡＩＬ層における抵抗、ライフタイムと不純物密度との関係をそれぞれ表している。ｐ型半導体における抵抗、ライフタイムと不純物密度との関係では、図１（ａ）に示すように、不純物密度の増加と共に、抵抗率Ｒは減少し、又電子のライフタイムτe，正孔のライフタイムτhも減少する傾向を示している。同様に、ｎ型半導体においても抵抗、ライフタイムと不純物密度との関係では、図１（ｂ）に示すように、不純物密度の増加と共に、抵抗率Ｒは減少し、又電子のライフタイムτe，正孔のライフタイムτhも減少する傾向を示している。これに対して、本発明の能動的高抵抗半導体層（ＡＩＬ層）においては、図１（ｃ）に示すように、不純物密度の増加に対して、ｎ型不純物とｐ型不純物の濃度補償効果により抵抗率Ｒはほとんど変化せず、ほぼ一定のままである。一方、電子のライフタイムτe，正孔のライフタイムτhは不純物密度の増加と共に減少する傾向を示している。
【００２４】
本発明の第１の実施の形態に係る能動的高抵抗半導体層を有する半導体装置は、半導体層中に不純物が含まれない時に比べ、半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、ｐ型不純物が１種類以上、ｎ型不純物が１種類以上の合計２種類以上で、ｐ型不純物とｎ型不純物とをほぼ等量ずつ混在させた能動的高抵抗半導体層を有する半導体装置である。
【００２６】
又能動的高抵抗半導体層は、ｐ型不純物，ｎ型不純物以外の格子間の歪み補償を実現する更にべつの不純物を含んでいても良い。
【００２７】
又、能動的高抵抗半導体層は、半導体装置の基板の片面において、全面に配置されていても良い。
【００２８】
又、能動的高抵抗半導体層は、半導体装置の基板の片面において、局所的に選択的に配置されていても良い。
【００２９】
又、能動的高抵抗半導体層は、半導体装置の基板の両面において、全面に配置されていても良い。
【００３０】
又、能動的高抵抗半導体層は、半導体装置の基板の両面において、局所的に選択的に配置されていても良い。
【００３１】
又、能動的高抵抗半導体層は、Ｓｉ,ＳｉＣ，ダイヤモンド若しくはＧａＮのいずれかによって形成されていても良い。
【００３２】
このように、本発明の第１の実施の形態にかかる能動的高抵抗半導体層においては、高抵抗を維持したまま、低ライフタイム化を実現することができる。
【００３３】
（ライフタイムシミュレーション）
ショックレー・リード・ホール（ＳＲＨ）モデルによるライフタイムの式は（１）式のように表すことができる。
【００３４】
τdop（Ｎi）＝τmin＋(τmax-τmin)／[１＋（Ｎi／Ｎref）γ]  …（１）
ここで、τmaxは最大ライフタイムであり、電子の場合１×１０-5（sec），正孔の場合３×１０-6(sec)と設定した。τminは最小ライフタイムであり、電子の場合、正孔の場合共に０(sec)と設定した。Ｎrefは参照不純物密度であり、電子の場合、正孔の場合共に１×１０16(cm-3)と設定した。Ｎiは能動的高抵抗半導体層の不純物密度である。尚、γの値は１に設定した。以上の結果に基づいて、能動的高抵抗半導体層内における電子のライフタイムτe，正孔のライフタイムτhはそれぞれ（２），（３）式のように表される。
【００３５】
τe＝１×１０-5/[１＋（Ｎi／１×１０16）]                     …（２）
τe＝３×１０-6/[１＋（Ｎi／１×１０16）]                     …（３）
ｎ型基板の不純物密度を１０13ｃｍ-3とした場合の（２），（３）式より求めた本発明のＡＩＬ層におけるライフタイムと不純物密度との関係を図２に示す。
【００３６】
又、本発明のＡＩＬ層におけるライフタイム、不純物密度と基板厚さとの関係を図３に示す。不純物としてはＰ及びＢを想定し、基板の厚さは０〜２００μｍの範囲で変化させている。図２及び図３から明らかなように、本発明の第１の実施の形態に係るＡＩＬ層においては、電子のライフタイムτe，正孔のライフタイムτh共に、不純物密度が１０15ｃｍ-3以上となると減少傾向を示している。又、基板厚さは１００μｍ以下の場合に電子のライフタイムτe，正孔のライフタイムτhが共に減少する傾向を示している。図３中にはＢ、Ｐの不純物密度分布も示されているが、ｎ型基板の不純物密度を１０13ｃｍ-3としたことから、
基板厚さが１００μｍ以上となると、ほぼ一定となっている。
【００３７】
（比較例）
本発明の比較例におけるライフタイムと不純物密度との関係を図４に示し、本発明の比較例におけるライフタイム、不純物密度と基板厚さとの関係を図５に示す。比較例では、ｎ型基板の不純物密度を１０13ｃｍ-3とし、傾斜接合の場合を想定している。本発明の比較例においては、不純物密度の増加と共にライフタイムが減少する傾向は本発明の第１の実施の形態に係るＡＩＬ層と同様であるが、図５から明らかなように、Ｐ，Ｂの不純物密度の補償効果が働かない領域においてライフタイムが減少する傾向を示しており、図１（ａ），（ｂ）に示したように、不純物密度の増加と共に抵抗率が減少する傾向となる。
【００３８】
（ＡＩＬ層の形成方法１）
図６は、本発明の第１の実施の形態に係るＡＩＬ層を形成する方法の説明図である。
【００３９】
（ａ）まず、図６（ａ）に示すように、高抵抗半導体層１から基板を準備する。抵抗率Ｒの分布は図６（ｅ）に示す通りである。
【００４０】
（ｂ）次に、図６（ｂ）に示すように、高抵抗半導体層１の表面に不純物原子としてＰをイオン注入して、イオン注入層２を形成する。Ｐの不純物添加によって、イオン注入層２内の抵抗率は図６（ｆ）に示すように、低下する傾向を示す。
【００４１】
（ｃ）次に、図６（ｃ）に示すように、Ｂをイオン注入して、イオン注入層３を形成する。Ｂの不純物添加によって、イオン注入層３内の抵抗率は図６（ｇ）に示すように、低下する傾向を示す。
【００４２】
（ｄ）次に、図６（ｄ）に示すように、フラッシュランプアニ−ル等によって極めて短時間に高温の熱処理を行い、能動的高抵抗半導体層１０を形成する。
【００４３】
ＢとＰがほぼ同じ場所であるイオン注入層２，３部分において、略同程度の高不純物密度で形成されることによって、不純物密度の補償効果によって、高抵抗化される。フラッシュランプアニ−ル等の高温・短時間アニ−ルによって、拡散層の広がりを抑制しつつ、浅い接合を形成することができる。結果として、図６（ｈ）に示すように高抵抗化され、能動的高抵抗半導体層（ＡＩＬ）１０を実現することができる。
【００４４】
（ＡＩＬ層の形成方法２）
図７は、本発明の第１の実施の形態に係るＡＩＬ層を形成する別の方法の説明図である。
【００４５】
（ａ）まず、図７（ａ）に示すように、高抵抗半導体層１から基板を準備する。抵抗率Ｒの分布は図７（ｄ）に示す通りである。
【００４６】
（ｂ）次に、ｐ型、ｎ型不純物の同時エピタキシャル成長を行い、ｎ+,p+高濃度エピタキシャル層４を形成する。例えば、Ｓｉの場合、ｐ型不純物としてＢ、ｎ型不純物としてＰ、砒素（Ａｓ），アンチモン（Ｓｂ）を適用することができる。窒化ガリウム（ＧａＮ）に対しては、ｐ型不純物としては、例えばマグネシウム（Ｍｇ）、ｎ型不純物としては、Ｓｉを用いることができる。炭化珪素（ＳｉＣ）に対しては、ｐ型不純物としては、例えばアルミニウム（Ａｌ）、ｎ型不純物としては、窒素（Ｎ）を用いることができる。
【００４７】
ｎ+,p+高濃度エピタキシャル層４内における高濃度のｎ+,p+不純物の補償効果によって、能動的高抵抗半導体層１０を実現することができる。高抵抗層が形成されることから、抵抗率Ｒの分布は図７（ｅ）に示す通りである。
【００４８】
更に、ｐアノード領域５をエピタキシャル成長によって形成する。
【００４９】
（ｃ）結果として、図７（ｃ）に示すように、ＡＩＬ層１０を挟んで積層されたｐｉｎ構造が実現される。
【００５０】
（格子歪み補償）
一般に不純物添加したＳｉ単結晶の格子定数は高純度のＳｉ単結晶の格子定数の値から、不純物添加によって相対的に変化した格子定数として表される。即ち、不純物添加した場合のＳｉの格子定数をａd，不純物無添加の場合をａiとすると、ａdとａiの関係は、（４）式で表される。
【００５１】
ａd＝ａi[１−（ＲSi3(ＮSi−Ｎi)＋Ｒi3Ｎi）／ＲSi3ＮSi]1/3       (４)
ここで、ＲSiはＳｉの共有半径、Ｒiは添加不純物原子の共有結合半径、ＮSiはＳｉの原子密度、Ｎiは不純物密度を示している。ここで、格子定数のずれをΔａ＝ａi−ａdとすると、体積変化率は、（５）式で表される。
【００５２】
(ａd3−ａi3)／ａi3＝
[ＲSi3(ＮSi−Ｎi)＋Ｒi3Ｎi−ＲSi3Ｎi]／ＲSi3ＮSi              …（５）
ここで、Δａの２次以上の項を無視すると、近似的に格子定数の相対変化率ε＝Δａ／ａiは（６）式で表される。
【００５３】
ε＝Δａ／ａi＝（１／３）・[１−（Ｒi／ＲSi）3]（Ｎi／ＮSi）…（６）
図２８に不純物密度と格子定数のずれの関係を示す。図２８においては、下方向に格子の膨張、上方向に格子の収縮を表している。図２８より明らかなように、Ｂ，Ｐ共に１０19ｃｍ-3添加すると、１０-4程度、高純度のＳｉの格子定数からのずれが生じる。即ち、気相成長によるデバイス作製の場合、高濃度に不純物が添加された基板とｉ層では格子定数が異なってくる。
【００５４】
次に、この格子定数のくい違いによる格子歪について説明する。基板と成長層の界面に平行な方向にｘ，ｙ軸、垂直な方向にｚ軸をとると、内部応力は（７）式で表される。
【００５５】
σxx＝σyy＝σ
σyz＝０                                           …（７）
従って、（７）式によって表される応力によって生じる格子歪はＥをヤング率、ｖをポアソン比とすると、
εxx＝εyy＝[σ／Ｅ]（１−ｖ）＝−ε
εzz＝−２σｖ／Ｅ                                          …（８）
で与えられるので（６）式を用いると、内部応力は（９）式で与えられる。
【００５６】
σxx＝σyy＝βＮiＥ／（１−ｖ）
σzz＝βＮiＥ／２ｖ                                 …（９）
β＝（１／３）・[１−（Ｒi／ＲSi）3]／ＮSi
高濃度不純物添加の基板と真性伝導に近い成長層との格子定数の違いが顕著になると、半導体層は内部応力のために湾曲してしまう。
【００５７】
格子定数の違いによる半導体層の湾曲の曲率はミスフィット係数ｆ＝Δａ／ａを用いることにより、（１０）式で与えられる。
【００５８】
１／Ｒ＝６ｔrｔSf／（ｔr＋ｔS）3              …（１０）
ここで、Ｒは曲率半径、ｔrは成長層の厚さ、ｔSは基板の厚さである。
【００５９】
例えば、厚さ３００μｍ、直径７５ｍｍ、不純物としてＰを１×１０19ｃｍ-3添加してある半導体基板上の厚さ１０μｍのｉ層の場合の曲率半径は１．４７×１０4ｃｍであり、例えば水平面に置くと、外周は約５μｍ浮き上がってしまう。同じ条件でＢが添加された基板を用いた場合には約１６μｍ外周が浮き上がってしまうことになる。更に格子定数の違いが大きくなって、（９）式で表される内部応力が結晶中の原子の結合を切るための臨界値を越えると、内部応力を緩和するためにミスフィット転位が導入されることになる。ｐ型の場合、Ｂ添加の１×１０19ｃｍ-3の半導体基板上のｉ層では、ミスフィット係数ｆ＝｜Δａ／ａ｜＝３．８３×１０-5である。通常ＧａＡｓ等の化合物半導体のヘテロ接合では、ｆが１×１０-3以上でミスフィット転位が観測されている。
【００６０】
本発明の第１の実施の形態に係る能動的高抵抗半導体層においても、格子歪補償を行うことで内部応力の発生を緩和し、かつｎ型、ｐ型の高不純物密度補償効果とともに、高抵抗でライフタイムの低減化された高抵抗層を実現することができる。
【００６１】
（第２の実施の形態）
［ダイオード構造］
図８（ａ）は、本発明の第２の実施の形態に係るＡＩＬ層を備えるダイオードの模式的断面構造を示す。図８（ｂ）は、本発明の第２の実施の形態の変形例１に係るＡＩＬ層を備えるダイオードの模式的断面構造を示す。更に図８（ｃ）は、図８（ａ）、（ｂ）に対応する抵抗分布を示す。
【００６２】
本発明の第２の実施の形態に係る能動的高抵抗半導体層を有する半導体装置は、図８に示すように、高抵抗半導体層１と、高抵抗半導体層１のアノード側主表面に配置されるｐアノード領域５と、高抵抗半導体層１の別の主表面であるカソード側主表面に配置されるｎカソード領域１２と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０と、ｐアノード領域５に接触するアノード電極１６と、ｎカソード領域１２に接触するカソード電極１４とを備える。図８（ａ）ではＡＩＬ層１０の厚さがＷａ１の例であり、図８（ｂ）の変形例１ではＡＩＬ層１０の厚さをＷａ１よりも厚く設定したＷａ２の例である。図８（ｃ）は図８（ａ），（ｂ）の構造に対応した抵抗率Ｒの分布を示す。能動的高抵抗半導体層１０の近傍において抵抗率が急上昇していることがわかる。
【００６３】
図９（ａ）は、図８に対応するダイオードの逆回復損失Ｐｒと順方向電圧降下ＶFMとの関係、図９（ｂ）はスイッチング電圧Ｖ、スイッチング電流Ｉ、オン損失Ｐon、逆回復損失Ｐｒと時間との関係を示す。図９（ａ）から明らかなように、ダイオードの逆回復損失Ｐｒと順方向電圧降下ＶFMとの関係は互いにトレードオフの関係にあるが、ＡＩＬ層１０の厚さを変化させることで、トレードオフ関係が変化している。ＡＩＬｔはＡＩＬ層１０の厚さが相対的に薄い場合、ＡＩＬｗはＡＩＬ層１０の厚さが相対的に厚い場合に対応している。ＡＩＬ層１０の厚さが薄い方がトレードオフ関係は特性が良好となることがわかる。
【００６４】
（第２の実施の形態の変形例）
図１０（ａ）は、本発明の第２の実施の形態の変形例２に係るＡＩＬ層を備えるダイオードの模式的断面構造、図１０（ｂ）は、本発明の第２の実施の形態の変形例３に係るＡＩＬ層を備えるダイオードの模式的断面構造、図１０（ｃ）は、本発明の第２の実施の形態の変形例４に係るＡＩＬ層を備えるダイオードの模式的断面構造をそれぞれ示している。
【００６５】
（変形例２）
本発明の第２の実施の形態の変形例２に係る能動的高抵抗半導体層を有する半導体装置は、図１０（ａ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の主表面に配置されるｐアノード領域５と、高抵抗半導体層１の別の主表面に配置されるｎカソード領域１２と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０とを備え、能動的高抵抗半導体層１０とｐアノード領域５はアノード側表面から測った接合深さは実質的に等しく、かつｐアノード領域５はチャネル構造を備える。
【００６６】
（変形例３）
本発明の第２の実施の形態の変形例３に係る能動的高抵抗半導体層を有する半導体装置は、図１０（ｂ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の主表面に配置されるｐアノード領域５と、高抵抗半導体層１の別の主表面に配置されるｎカソード領域１２と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０とを備え、能動的高抵抗半導体層１０はｐアノード領域５よりもアノード側表面から測った接合深さが深く配置され、かつｐアノード領域５はチャネル構造を備える。
【００６７】
（変形例４）
本発明の第２の実施の形態の変形例４に係る能動的高抵抗半導体層を有する半導体装置は、図１０（ｃ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の主表面に配置されるｐアノード領域５と、高抵抗半導体層１の別の主表面に配置されるｎカソード領域１２と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０とを備え、能動的高抵抗半導体層１０はチャネル構造を備える。
【００６８】
図１１（ａ）は、逆回復損失Ｐｒと定常状態の逆方向漏れ電流Ｉｒの不純物密度との関係を示し、図１１（ｂ）は、逆回復損失Ｐｒと順方向電圧降下ＶFMとの関係を模式的に示す。図１１（ａ）の横軸は不純物密度で表されているが、ライフタイムの逆数で表した場合にも同様の傾向が現れる。図１１(ａ)中、ＡＩＬ（ａ）は図１０（ａ）の構造に対応し、ＡＩＬ（ｂ）は図１０（ｂ）の構造に対応し、ＡＩＬ（ｃ）は図１０（ｃ）の構造に対応している。定常状態の逆方向漏れ電流ＩｒはＡＩＬ（ａ）、ＡＩＬ（ｂ）、ＡＩＬ（ｃ）の順で小さくなる傾向が見られる。
【００６９】
（変形例５）
図１２は、本発明の第２の実施の形態の変形例５に係るＡＩＬ層を備えるダイオードの模式的断面構造を示す。
【００７０】
本発明の第２の実施の形態の変形例５に係る能動的高抵抗半導体層を有する半導体装置は、図１２に示すように、高抵抗半導体層１と、高抵抗半導体層１の主表面に繰り返し配置されるｐアノード領域５と、ｐアノード領域５に接触するアノード電極１６と、高抵抗半導体層１の別の主表面に配置されるｎカソード領域１２と、ｎカソード領域１２に接触するカソード電極１４と、繰り返し配置されるｐアノード領域５内に配置され、ｐアノード領域５とアノード電極１６によって短絡されるアノード短絡領域１８と、高抵抗半導体層１とアノード短絡領域１８との間に介在して配置される能動的高抵抗半導体層１０とを備える。
【００７１】
図１２に示す構造では、アノード短絡領域１８を静電誘導（ＳＩ）アノード短絡領域として構成しても良いことはもちろんである。ｐアノード領域５と静電誘導（ＳＩ）アノード短絡領域１８との間には、能動的高抵抗半導体層１０のみならず、単なる高抵抗層１９を配置しても良い。
【００７２】
本発明の第２の実施の形態の変形例５に係る能動的高抵抗半導体層を有する半導体装置によれば、比較的簡単な構成でプレーナ構造のダイオードを実現することができる。
【００７３】
（変形例６）
図１３（ｄ）は、本発明の第２の実施の形態の変形例６に係るＡＩＬ層を備えるダイオードの模式的断面構造を示す。
【００７４】
本発明の第２の実施の形態の変形例６に係る能動的高抵抗半導体層を有する半導体装置は、図１３（ｄ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の主表面に配置され、チャネル構造を有するｐアノード領域５と、高抵抗半導体層１の別の主表面に配置されるｎカソード領域１２と、高抵抗半導体層１とｐアノード領域５近傍において、チャネル構造内に配置される能動的高抵抗半導体層１０とを備える。
【００７５】
（シミュレーションに用いる構造）
図１３（ａ）は、本発明の比較例としてのバルクｐｎダイオードの模式的断面構造を示し、図１３（ｂ）は、図８（ａ）に示した本発明の第２の実施の形態に係るＡＩＬ層を有するダイオードの模式的断面構造を示し、図１３（ｃ）本発明の比較例としての静電誘導ダイオードの模式的断面構造を示し、図１３（ｄ）は、本発明の第２の実施の形態の変形例６に係るＡＩＬ層を有する静電誘導ダイオードの模式的断面構造を示し、図１３（ｅ）は、図１０（ｅ）に示した本発明の第２の実施の形態の変形例４に係る構造に相当するＡＩＬ層を有するダイオードの模式的断面構造を示す。
【００７６】
更に、図１４は、逆回復損失Ｐｒとオン電圧ＶFMとの関係を図１０（ａ），（ｂ），（ｃ），（ｅ）の構造について表したものである。バルクｐｎダイオードに比較して、本発明の第２の実施の形態に係るＡＩＬ層を有するダイオードでは明らかに逆回復損失Ｐｒとオン電圧ＶFMとの関係においてトレードオフの改善が見られる。
【００７７】
図１５は、逆回復損失Ｐｒとオン電圧ＶFMとの関係を図１０（ｃ）、（ｄ）の構造について表したものである。静電誘導ダイオードと本発明の第２の実施の形態の変形例６に係るＡＩＬ層を有する静電誘導ダイオードを比較すると、逆回復損失Ｐｒとオン電圧ＶFMとの関係では略同様のトレードオフ曲線に乗っているが、本発明の第２の実施の形態の変形例６に係るＡＩＬ層を有する静電誘導ダイオードの方が、オン電圧ＶFMは上昇するものの逆回復損失Ｐｒが一桁近く改善される可能性がある。
【００７８】
図１６は２５００Ｖの印加時における定常状態の逆方向漏れ電流Ｉｒとオン電圧ＶFMとの関係を図１０（ａ）、（ｂ）、（ｃ）の構造について比較した図である。逆方向漏れ電流Ｉｒが一番低いのは明らかにバルクｐｎダイオードの場合であるが、本発明の第２の実施の形態に係るＡＩＬ層を有するダイオード場合にも低く抑えられていることがわかる。これに対して、静電誘導ダイオード構造では、チャネル部分を導通する電流成分があるため、比較的大きな逆方向漏れ電流Ｉｒが現れている。
【００７９】
本発明の第２の実施の形態に係る能動的高抵抗半導体層を有する半導体装置によれば、逆回復損失Ｐｒとオン電圧ＶFMとの関係においてトレードオフの改善が見られ、定常状態の逆方向リーク電流Ｉｒも低減化されたダイオードを提供することができる。
【００８０】
（第３の実施の形態）
［トランジスタ構造］
図１７は、本発明の第３の実施の形態に係るＡＩＬ層を備えるトランジスタの模式的断面構造を示す。
【００８１】
本発明の第３の実施の形態に係る能動的高抵抗半導体層を有する半導体装置は、図１７に示すように、高抵抗半導体層２０と、高抵抗半導体層２０の主表面に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域２４に接触するゲート電極（Ｇ）３０と、高抵抗半導体層２０の別の主表面に配置されるｎ+ドレイン領域２２と、ｎ+ドレイン領域に接触するドレイン電極２８と、繰り返し配置されるｐ+ゲート領域２４間に配置されるｎ+ソース領域２６と、主表面においてゲート電極（Ｇ）３０に隣接して配置され、ｎ+ソース領域２６に接触するソース電極（Ｓ）３２と、高抵抗半導体層２０とｎ+ソース領域２６との間に介在して配置される能動的高抵抗半導体層１０とを備える。
【００８２】
ｐ+ゲート領域２４とｎ+ソース領域２６との間には、能動的高抵抗半導体層１０のみならず、単なる高抵抗層３４を配置しても良い。
【００８３】
本発明の第３の実施の形態に係る能動的高抵抗半導体層を有する半導体装置によれば、比較的簡単な構成でプレーナ構造の静電誘導トランジスタ或いはバイポーラトランジスタを実現することができる。
【００８４】
（第３の実施の形態の変形例）
図１８は、本発明の第３の実施の形態の変形例に係るＡＩＬ層を備えるトランジスタの模式的断面構造を示す。
【００８５】
本発明の第３の実施の形態の変形例に係る能動的高抵抗半導体層を有する半導体装置は、図１８に示すように、高抵抗半導体層２０と、高抵抗半導体層２０の主表面に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域２４内に埋め込まれて配置されかつｐ+ゲート領域２４に接触するゲート電極（Ｇ）３０と、高抵抗半導体層２０の別の主表面に配置されるｎ+ドレイン領域２２と、ｎ+ドレイン領域に接触するドレイン電極２８と、繰り返し配置されるｐ+ゲート領域２４間に配置されるｎ+ソース領域２６と、主表面においてゲート電極（Ｇ）３０上に配置される絶縁層３６を介して配置され、ｎ+ソース領域２６に接触するソース電極（Ｓ）３２と、高抵抗半導体層２０とｎ+ソース領域２６との間に介在して配置される能動的高抵抗半導体層１０とを備える。
【００８６】
ｐ+ゲート領域２４とｎ+ソース領域２６との間には、能動的高抵抗半導体層１０のみならず、単なる高抵抗層３４を配置しても良い。
【００８７】
本発明の第３の実施の形態の変形例に係る能動的高抵抗半導体層を有する半導体装置によれば、比較的簡単な構成でプレーナ構造の静電誘導トランジスタ或いはバイポーラトランジスタを実現することができる。
【００８８】
（第４の実施の形態）
［サイリスタ構造］
図１９（ａ）は、本発明の第４の実施の形態に係るＡＩＬ層を備えるサイリスタの模式的断面構造を示す。
【００８９】
本発明の第４の実施の形態に係る能動的高抵抗半導体層を有する半導体装置は、図１９（ａ）に示すように、高抵抗半導体層１と、チャネル構造を備え、高抵抗半導体層１の主表面近傍に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域に接触するゲート電極（Ｇ）３０と、高抵抗半導体層１の別の主表面に配置されるｐアノード領域５と、ｐアノード領域５に接触するアノード電極１６と、繰り返し配置されるｐ+ゲート領域間に配置されるｎカソード領域１２と、主表面においてゲート電極３０に隣接して配置され、ｎカソード領域１２に接触するカソード電極（Ｋ）１４と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０とを備える。図１９（ｂ）は、図１９（ａ）のＩ−Ｉ線に沿う断面構造における抵抗率Ｒの分布を示している。図８（ｃ）に示したダイオード構造の場合と同様に、能動的高抵抗半導体層１０近傍において、抵抗率Ｒの急上昇が見られる。
【００９０】
（変形例１）
図１９（ｃ）は、本発明の第４の実施の形態の変形例１に係るＡＩＬ層を備えるサイリスタの模式的断面構造を示す。
【００９１】
本発明の第４の実施の形態の変形例１に係る能動的高抵抗半導体層を有する半導体装置は、図１９（ｃ）に示すように、高抵抗半導体層１と、チャネル構造を備え、高抵抗半導体層１の主表面近傍に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域２４に接触するゲート電極（Ｇ）３０と、高抵抗半導体層１の別の主表面に配置されるｐアノード領域５と、ｐアノード領域５に接触するアノード電極１６と、繰り返し配置されるｐ+ゲート領域２４間に配置されるｎカソード領域１２と、主表面においてゲート電極３０に隣接して配置され、ｎカソード領域１２に接触するカソード電極（Ｋ）１４と、高抵抗半導体層１とｐアノード領域５との間に介在して配置され、更に別のチャネル構造を備える能動的高抵抗半導体層１０とを備える。
【００９２】
図２０（ａ）は、ターンオフエネルギー損失Ｅoffと順方向電圧降下ＶTMとの関係を示す。図中、「ＡＩＬ１Ｗａ大」及び「ＡＩＬ１Ｗａ小」とは図１９（ａ）の構造において、能動的高抵抗半導体層１０の厚さＷａが相対的に厚い場合と薄い場合に対応している。又「ＡＩＬ２」とは図１９（ｃ）に示す変形例１の構造に対応している。ターンオフエネルギー損失Ｅoffと順方向電圧降下ＶTMとのトレードオフ関係は、図１９（ａ）の構造において、ＡＩＬ層１０の厚さＷａが薄いほど良好となる。更に図１９（ａ）の構造に対して変形例１に示すように、ＡＩＬ層１０にチャネル構造をもたせた場合には、ターンオフエネルギー損失Ｅoffと順方向電圧降下ＶTMとのトレードオフ関係は更に改善されている。
【００９３】
図２０（ｂ）は、ターンオンエネルギー損失Ｅonとオン電圧Ｖonとの関係を示す。ターンオンエネルギー損失Ｅonとオン電圧Ｖonとのトレードオフ関係は、図１９（ａ）の構造において、ＡＩＬ層１０の厚さＷａが薄いほど良好となる。更に図１９（ａ）の構造に対して変形例１に示すように、ＡＩＬ層１０にチャネル構造をもたせた場合には、ターンオンエネルギー損失Ｅonとオン電圧Ｖonとのトレードオフ関係は更に改善されている。
【００９４】
（変形例２）
図２１（ａ）は、本発明の第４の実施の形態の変形例２に係るＡＩＬ層を備えるサイリスタの模式的断面構造を示す。
【００９５】
本発明の第４の実施の形態の変形例２に係る能動的高抵抗半導体層を有する半導体装置は、図２１（ａ）に示すように、高抵抗半導体層１と、チャネル構造を備え、高抵抗半導体層１の主表面近傍に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域２４に接触するゲート電極（Ｇ）３０と、高抵抗半導体層１の別の主表面に配置されるｐアノード領域５と、ｐアノード領域５に接触するアノード電極１６と、繰り返し配置されるｐ+ゲート領域２４間に配置されるｎカソード領域１２と、主表面においてゲート電極３０に隣接して配置され、ｎカソード領域１２に接触するカソード電極（Ｋ）１４と、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０と、ｐ+ゲート領域２４とｎカソード領域１２間に配置される更に別の能動的高抵抗半導体層１０とを備える。
【００９６】
（変形例３）
図２１（ｂ）は、本発明の第４の実施の形態の変形例３に係るＡＩＬ層を有するサイリスタの模式的断面構造を示す。
【００９７】
本発明の第４の実施の形態の変形例３に係る能動的高抵抗半導体層を有する半導体装置は、図２１（ｂ）に示すように、高抵抗半導体層１と、チャネル構造を備え、高抵抗半導体層１の主表面近傍に繰り返し配置されるｐ+ゲート領域２４と、ｐ+ゲート領域２４に接触するゲート電極（Ｇ）３０と、高抵抗半導体層１の別の主表面に配置されるｐアノード領域５と、ｐアノード領域５に接触するアノード電極１６と、繰り返し配置されるｐ+ゲート領域２４間に配置されるｎカソード領域１２と、主表面においてゲート電極３０に隣接して配置され、ｎカソード領域１２に接触するカソード電極（Ｋ）１４と、高抵抗半導体層１とｐアノード領域５との間に介在して配置され、更に別のチャネル構造を備える能動的高抵抗半導体層１０と、ｐ+ゲート領域２４とｎカソード領域１２間に配置される更に別の能動的高抵抗半導体層１０とを備える。
【００９８】
図２２（ａ）は、蓄積時間ｔsと不純物密度との関係を示す。又図２２（ｂ）は、スイッチング電圧Ｖとスイッチング電流Ｉの波形と各部分の定義を示す。ＩTはアノード・カソード間電流波形、ＶDはアノード・カソード間電圧波形、ＩGはターンオフ時のゲート電流波形をそれぞれ示している。ｔsは蓄積時間、ｔfは下降時間、ｔgqはｔsとｔfの和で表されるターンオフ時間である。
【００９９】
図２２（ａ）から明らかなように、図２１（ａ）又は（ｂ）に示す本発明の第４の実施の形態の変形例２又は変形例３に係る能動的高抵抗半導体層を有する半導体装置の場合において、ｐ+ゲート領域２４とｎカソード領域１２間に配置される能動的高抵抗半導体層１０の不純物密度を例えば、１０16ｃｍ-3よりも増加するにつれて、蓄積時間ｔsが減少する傾向が見られる。
【０１００】
本発明の第４の実施の形態に係る能動的高抵抗半導体層を有する半導体装置によれば、アノード領域近傍に能動的高抵抗半導体層を配置することで、ターンオフエネルギー損失Ｅoffと順方向電圧降下ＶTMとのトレードオフ関係が改善され、ターンオンエネルギー損失Ｅonとオン電圧Ｖonとのトレードオフ関係も改善されたサイリスタを提供することができる。更に、カソード領域近傍に別の能動的高抵抗半導体層を配置することで、蓄積時間ｔsが減少するサイリスタを提供することもできる。
【０１０１】
(変形例４)
図２３は、本発明の第４の実施の形態の変形例４に係るＡＩＬ層を備えるサイリスタの模式的断面構造を示す。
【０１０２】
本発明の第４の実施の形態の変形例４に係る能動的高抵抗半導体層を有する半導体装置は、図２３に示すように、高抵抗半導体層１と、チャネル構造を備え、高抵抗半導体層１の主表面近傍に繰り返し配置される埋め込み構造のｐ+ゲート領域２４と、高抵抗半導体層の別の主表面に配置されるｐアノード領域５と、前記繰り返し配置されるｐ+ゲート領域上に配置されるｎカソード領域１２と、埋め込み構造のｐ+ゲート領域２４間の高抵抗半導体層１とｎカソード領域１２との間に配置される能動的高抵抗半導体層１０とを備える。
【０１０３】
更に又、高抵抗半導体層１とｐアノード領域５との間に介在して配置される別の能動的高抵抗半導体層１０を備えていてもよい。
【０１０４】
更に又、高抵抗半導体層１とｐアノード領域５との間に介在して配置される能動的高抵抗半導体層１０は埋め込みゲート領域２４とは別のチャネル構造を備えていても良い。
【０１０５】
（製造方法）
図２４は、本発明の第４の実施の形態の変形例４に係るＡＩＬ層を備えるサイリスタの製造工程の模式図であって、図２４（ａ）は、エピタキシャル工程、図２４（ｂ）はカソード形成工程を示す。
【０１０６】
（ａ）図２４（ａ）に示すように、高抵抗半導体層１に対してｐ+ゲート領域２４を拡散工程によって形成後、Ｐ、Ｓｉを含む気相エピタキシャル成長によって、能動的高抵抗半導体層１０を形成する。ｐ+ゲート領域２４内のボロン（Ｂ）原子はＰ、Ｓｉを含む気相エピタキシャル成長の過程で、気相中に飛び出してくるため、Ｂ、Ｐ、Ｓｉを含む気相エピタキシャル成長を実施しても良い。高不純物密度のｎ型及びｐ型にドープされたエピタキシャル成長層を形成する際には、格子歪補償を考慮しても良い。結果として、高抵抗でライフタイムの短縮化された能動的高抵抗半導体層１０を形成することができる。
【０１０７】
（ｂ）次に、能動的高抵抗半導体層１０の上部にエピタキシャル成長によって、ｎカソード領域１２を形成する。
【０１０８】
本発明の第４の実施の形態の変形例４に係る能動的高抵抗半導体層を有する半導体装置によれば、埋め込みゲート構造を有することからゲート・カソード間の高耐圧化が容易でかつ、アノード領域近傍に能動的高抵抗半導体層を配置することで、ターンオフエネルギー損失Ｅoffと順方向電圧降下ＶTMとのトレードオフ関係が改善され、ターンオンエネルギー損失Ｅonとオン電圧Ｖonとのトレードオフ関係も改善された埋め込みゲート構造のサイリスタを提供することができる。更に、カソード領域近傍に別の能動的高抵抗半導体層を配置することで、蓄積時間ｔsが減少する、埋め込みゲート構造のサイリスタを提供することもできる。
【０１０９】
（第５の実施の形態）
［絶縁ゲートデバイス］
図２５は、本発明の第５の実施の形態に係るＡＩＬ層を備える半導体装置として、絶縁ゲートデバイスの模式的構造を示す。図２５に示す構造は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の構成に対応している。
【０１１０】
本発明の第５の実施の形態に係る半導体装置は、図２５に示すように、
ｎベース層４０と、チャネル構造を備え、ｎベース層４０の主表面近傍に繰り返し配置されるｐ+ベース領域４４と、ｐ+ベース領域４４内の主表面近傍に配置されるｎ+エミッタ領域４６と、ｎ+エミッタ領域４６に接触し、ｐ+ベース領域４４と短絡して主表面に配置されるエミッタ電極（Ｅ）４８と、繰り返し配置されるｐ+ベース領域４４間のチャネル構造に配置される能動的高抵抗半導体層１０と、能動的高抵抗半導体層１０及び隣接するｐ+ベース領域４４及びｎ+エミッタ領域４６上に配置されるゲート絶縁層５４と、ゲート絶縁層５４上に配置されるゲート電極（Ｇ）５０と、ｎベース層４０の別の主表面に配置されるｐ+コレクタ領域４２と、ｐ+コレクタ領域４２に接触するコレクタ電極５２と、
ｎベース層４０と前記ｐコレクタ領域との間に介在して配置される別の能動的高抵抗半導体層１０とを備える。
【０１１１】
本発明の第５の実施の形態に係る能動的高抵抗半導体層を有する半導体装置によれば、チャネル近傍に能動的高抵抗半導体層１０を備えることによって、チャネル近傍のライフタイムを低減化できることから、ターンオンロスを低減化できる。更に、ｐ+コレクタ領域４２近傍に配置した別の能動的高抵抗半導体層１０によって、ターンオフ時のテ−ル電流を低減化可能となり、ターンオフロスを低減化することもできる。従って、全体としてロスの低減化されたＩＧＢＴ等の絶縁ゲートデバイスを提供することができる。
【０１１２】
（その他の実施の形態）
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１４】
【図１】本発明の原理的説明図であって、（ａ）ｐ型半導体における抵抗、ライフタイムと不純物密度との関係、（ｂ）ｎ型半導体における抵抗、ライフタイムと不純物密度との関係、（ｃ）本発明のＡＩＬ層における抵抗、ライフタイムと不純物密度との関係。
【図２】本発明のＡＩＬ層におけるライフタイムと不純物密度との関係。
【図３】本発明のＡＩＬ層におけるライフタイム、不純物密度と基板厚さとの関係。
【図４】本発明の比較例におけるライフタイムと不純物密度との関係。
【図５】本発明の比較例におけるライフタイム、不純物密度と基板厚さとの関係。
【図６】本発明の第１の実施の形態に係るＡＩＬ層を形成する方法の説明図であって、（ａ）基板、（ｂ）リンイオン注入工程、（ｃ）ボロンイオン注入工程、（ｄ）熱処理工程によるＡＩＬ層の形成工程、（ｅ）（ａ）に対応する抵抗分布、（ｆ）（ｂ）に対応する抵抗分布、（ｇ）（ｃ）に対応する抵抗分布、（ｈ）（ｄ）に対応する抵抗分布。
【図７】本発明の第１の実施の形態に係るＡＩＬ層を形成する別の方法の説明図であって、（ａ）基板、（ｂ）ｐ型、ｎ型不純物の同時エピタキシャル工程、（ｃ）ＡＩＬ層を挟んで積層されたｐｉｎ構造、（ｄ）シリコンのエピタキシャル工程、（ｅ）ＡＩＬ層の形成工程、（ｄ）（ａ）に対応する抵抗分布、（ｅ）（ｂ）に対応する抵抗分布。
【図８】（ａ）本発明の第２の実施の形態に係るＡＩＬ層を備えるダイオードの模式的断面構造図、（ｂ）本発明の第２の実施の形態の変形例１に係るＡＩＬ層を備えるダイオードの模式的断面構造図、（ｃ）（ａ）、（ｂ）に対応する抵抗分布。
【図９】（ａ）図８に対応するダイオードの逆回復損失と順方向電圧降下との関係、（ｂ）スイッチング電圧、電流、損失と時間との関係。
【図１０】（ａ）本発明の第２の実施の形態の変形例２に係るＡＩＬ層を備えるダイオードの模式的断面構造図、（ｂ）本発明の第２の実施の形態の変形例３に係るＡＩＬ層を備えるダイオードの模式的断面構造図、（ｃ）本発明の第２の実施の形態の変形例４に係るＡＩＬ層を備えるダイオードの模式的断面構造図。
【図１１】（ａ）逆回復損失Ｐｒと定常状態の逆方向漏れ電流Ｉｒの不純物密度との関係、（ｂ）逆回復損失Ｐｒと順方向電圧降下ＶFMとの関係。
【図１２】本発明の第２の実施の形態の変形例５に係るＡＩＬ層を備えるダイオードの模式的断面構造図。
【図１３】（ａ）本発明の比較例としてのバルクｐｎダイオードの模式的断面構造図、（ｂ）図８（ａ）に示した本発明の第２の実施の形態に係るＡＩＬ層を備えるダイオードの模式的断面構造図、（ｃ）本発明の比較例としての静電誘導ダイオードの模式的断面構造図、（ｄ）本発明の第２の実施の形態の変形例６に係るＡＩＬ層を備える静電誘導ダイオードの模式的断面構造図、（ｅ）本発明の第２の実施の形態の変形例４に係るＡＩＬ層を備えるダイオードの模式的断面構造図。
【図１４】逆回復損失とオン電圧との関係。
【図１５】逆回復損失とオン電圧との関係。
【図１６】逆方向漏れ電流とオン電圧との関係。
【図１７】本発明の第３の実施の形態に係るＡＩＬ層を備えるトランジスタの模式的断面構造図。
【図１８】本発明の第３の実施の形態の変形例に係るＡＩＬ層を備えるトランジスタの模式的断面構造図。
【図１９】（ａ）本発明の第４の実施の形態に係るＡＩＬ層を備えるサイリスタの模式的断面構造図、（ｂ）（ａ）のＩ−Ｉ線に層断面方向における抵抗分布、（ｃ）本発明の第４の実施の形態の変形例１に係るＡＩＬ層を備えるサイリスタの模式的断面構造図。
【図２０】（ａ）ターンオフエネルギー損失と順方向電圧降下との関係、（ｂ）ターンオンエネルギー損失とオン電圧との関係。
【図２１】（ａ）本発明の第４の実施の形態の変形例２に係るＡＩＬ層を備えるサイリスタの模式的断面構造図、（ｂ）本発明の第４の実施の形態の変形例３に係るＡＩＬ層を備えるサイリスタの模式的断面構造図。
【図２２】（ａ）蓄積時間と不純物密度との関係、（ｂ）スイッチング電圧波形及びスイッチング電流波形。
【図２３】本発明の第４の実施の形態の変形例４に係るＡＩＬ層を備えるサイリスタの模式的断面構造図。
【図２４】本発明の第４の実施の形態の変形例４に係るＡＩＬ層を備えるサイリスタの製造工程の模式図であって、（ａ）エピタキシャル工程、（ｂ）カソード形成工程。
【図２５】本発明の第５の実施の形態に係るＡＩＬ層を備える絶縁ゲートデバイスの模式的構造図。
【図２６】代表的な原子の共有結合半径。
【図２７】原子による共有結合半径の変化。
【図２８】不純物密度と格子定数のずれの関係。
【符号の説明】
【０１１５】
１，２０…高抵抗半導体層
２，３…イオン注入層
４…ｎ+，ｐ+高密度エピタキシャル層
５…ｐアノード領域
１０…能動的高抵抗半導体層
１２…ｎカソード領域
１４…カソード電極
１６…アノード電極
１８…静電誘導（ＳＩ）アノード短絡領域
１９，３４…高抵抗領域
２２…ｎ+ドレイン領域
２４…ｐ+ゲート領域
２６…ｎ+ソース領域
２８…ドレイン電極
３０…ゲート電極
３２…ソース電極
４０…ｎベース層
４２…ｐ+コレクタ領域
４４…ｐ+ベース領域
４６…ｎエミッタ領域
４８…エミッタ電極
５０…ゲート電極
５２…コレクタ電極
５４…ゲート絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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