(57)【特許請求の範囲】
【請求項１】
物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部と、
前記単位センサで得られるアナログ信号を参照信号と比較する比較器が複数配置されてなり、当該複数の比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段とを備え、
前記比較器は、前記アナログ信号を前記参照信号と比較する差動入力部と、前記差動入力部の出力の極性を反転するとともに、前記アナログ信号と前記参照信号との比較動作時に定電位線から電流が流れる反転トランジスタを含む反転バッファ部とを有し、
前記差動入力部の出力端と前記反転バッファ部の入力端との間の信号線と定電位線との間に容量素子が接続され、
前記容量素子は、前記比較器の比較終了から次の比較開始までの期間に基づいて容量値を設定する
物理量分布検出装置。
【請求項２】
前記比較器はさらに、前記反転バッファ部の出力端に対して縦続接続された少なくとも２段のインバータを有し、
前記容量素子は、前記少なくとも２段のインバータ相互間の信号線と定電位線との間に接続されている
請求項１記載の物理量分布検出装置。
【請求項３】
入射光を電気信号に変換する光電変換素子を含む単位画素が行列状に２次元配置されてなる固体撮像素子と、
被写体からの光を前記固体撮像素子の撮像面上に導く光学系とを具備し、
前記固体撮像素子は、
前記単位画素で得られるアナログ信号をスロープ状の参照信号と比較する比較器が複数配置されてなり、当該複数の比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段とを備え、
前記比較器は、前記アナログ信号を前記参照信号と比較する差動入力部と、前記差動入力部の出力の極性を反転するとともに、前記アナログ信号と前記参照信号との比較動作時に定電位線から電流が流れる反転トランジスタを含む反転バッファ部とを有し、
前記差動入力部の出力端と前記反転バッファ部の入力端との間の信号線と定電位線との間に容量素子が接続され、
前記容量素子は、前記比較器の比較終了から次の比較開始までの期間に基づいて容量値を設定する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理量分布検出装置および撮像装置に関し、特に列並列型ＡＤ（アナログ−デジタル）変換装置を搭載した物理量分布検出装置および当該物理量分布検出装置である固体撮像装置を撮像デバイスとして用いた撮像装置に関する。
【背景技術】
【０００２】
物理量の分布を検出する物理量分布検出装置として、例えば、入射光の光量を検出する光電変換素子を含む単位画素（単位センサ）が行列状に２次元配置されてなる固体撮像装置がある。そして、固体撮像装置として、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサが広く知られている。
【０００３】
このＣＭＯＳイメージセンサは、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅機能を持つアクティブ型の構造が容易に作ることができ、また画素が行列状に２次元配置されてなる画素アレイ部の駆動回路や信号処理回路を、当該画素アレイ部と同一チップ上に集積できるという特長を持っている。また、ＣＭＯＳイメージセンサは、従来主流であったＣＣＤ(Charge Coupled Device)イメージセンサと比較して高速に駆動できるというメリットを有している。このため、近年、ＣＭＯＳイメージセンサに関してより多くの研究開発がなされている。
【０００４】
ＣＭＯＳイメージセンサの信号出力系としては、画素アレイ部の各画素を行単位で選択し、その選択行の各画素の信号を同時に列方向（画素列に沿った方向）へと読み出すような列並列出力型が主流である。この並列出力型ＣＭＯＳイメージセンサの信号出力回路については様々な構成ものが提案されている。その最も進んだ形態の一つとして、例えば列毎にＡＤ変換器を配置してなり、画素から出力されるアナログ信号をデジタル信号として取り出す構成の列並列型ＡＤ変換装置を搭載したＣＭＯＳイメージセンサが知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００５−３２８３２６号公報
【０００６】
ここで、一般に、ＣＭＯＳイメージセンサの画質を決めるＳ／Ｎに関して述べる。ここに、信号Ｓは、画素に蓄積された電子をフローティングディフュージョン部で電圧に変換された値である。ノイズＮとしては、
１．入射光量に依存する光ショットノイズ
２．画素の増幅トランジスタや他のアナログ回路ブロックにあるトランジスタのサイズやプロセスに依存するフリッカノイズ（１／ｆノイズ）
３．トランジスタ抵抗や配線抵抗に依存する白色ノイズ（熱雑音）
４．電源／グランドの電位変動による回路ノイズ
といったものが存在する。
【０００７】
ここで、現在、光ショットノイズについては除去する方法が見つかっておらず、全てのイメージセンサに存在するために、トータルノイズから光ショットノイズ成分を省いて考えるのが一般的である。すなわち、一般的には、１／ｆノイズと白色ノイズ、電源／グランド変動による回路ノイズを低減させることがＳ／Ｎ向上のキーポイントになる。
【０００８】
１／ｆノイズの低減の対策としては、画素やアナログ信号が通過する回路内のトランジスタのサイズを大きくすることやサンプリング周波数を狭くすることが一般的である。また、白色ノイズの低減の対策としては、信号の通過帯域を狭くすることが一般的である。何故ならば、白色ノイズは、ノイズ密度と信号通過帯域の積で決まるからである。また、電源／グランド変動による回路ノイズは、比較器のＰＳＲＲ（電源電圧除去比）を上げるように、回路内のトランジスタ定数を決定するのが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、電源／グランドの電位変動による回路ノイズについて考える。先ず、列並列型ＡＤ変換装置搭載のＣＭＯＳイメージセンサにおいて、列毎に配されるＡＤ変換器を構成する比較器は、図７に示すように、例えば、差動入力部１００、反転バッファ部１１０およびインバータ１２０を有する差動アンプ型の比較器構成となっている。
【００１０】
差動入力部１００は、差動対トランジスタ１０１，１０２、能動負荷トランジスタ１０３，１０４、定電流源トランジスタ１０５、容量素子１０６，１０７およびスイッチトランジスタ１０８，１０９から構成されている。反転バッファ部１１０は、第１電源電圧Ｖｄｄの電源線Ｌ１０１と第２電源電圧Ｖｓｓの電源線Ｌ１０２との間に直列に接続された反転トランジスタ１１１および定電流源トランジスタ１１２によって構成されている。インバータ１２０は、電源線Ｌ１０１，Ｌ１０２の間に直列に接続され、ゲートが共通に接続された逆導電型トランジスタ１２１，１２２によって構成されている。
【００１１】
この差動アンプ型の比較器において、差動入力部１００の差動対トランジスタ１０１のゲートにはランプ（ＲＡＭＰ）波の参照信号が、差動対トランジスタ１０２のゲートには画素から出力されるアナログ信号（画素信号）がそれぞれ入力される。そして、差動入力部１００において、画素信号が参照信号と比較されたときに、反転トランジスタ１１１には第１電源Ｖｄｄの電源線Ｌ１０１から電流が流れるために、列によっては電源線Ｌ１０１の電圧ドロップが発生する。
【００１２】
ここで、ある列での比較器の出力が反転し、すぐ隣の比較器がまだ反転しない状況を想定すると、この未反転の比較器においては、電源線Ｌ１０１の電圧ドロップを受けた分だけ、当該比較器の比較閾値（比較判定ポイント）が変化したことになる。この未反転比較器の閾値変化が、電源Ｖｄｄの電位変動による回路ノイズとして画面上に現れる。特に、列並列型ＡＤ変換装置搭載のＣＭＯＳイメージセンサにおいては、１列につき例えば比較器が１つずつ存在するために、比較器が一斉に反転したときの電源線Ｌ１０１の電圧ドロップが大きくなり、ノイズとして問題となる。
【００１３】
なお、ここでは、列並列型ＡＤ変換装置搭載のＣＭＯＳイメージセンサの場合を例に挙げて従来の問題点について説明したが、これはＣＭＯＳイメージセンサに限らず、物理量の分布を検出する列並列型ＡＤ変換装置搭載の物理量分布検出装置全般に対して言える問題点である。
【００１４】
そこで、本発明は、電源／グランドの電位変動による回路ノイズを低減可能な物理量分布検出装置および当該物理量分布検出装置である固体撮像装置を撮像デバイスとして用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による物理量分布検出装置は、
物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部と、
前記単位センサで得られるアナログ信号を参照信号と比較する比較器が複数配置されてなり、当該複数の比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段とを備え、
前記比較器が前記アナログ信号を前記参照信号と比較する差動入力部と、前記差動入力部の出力の極性を反転するとともに、前記アナログ信号と前記参照信号との比較動作時に定電位線から電流が流れる反転トランジスタを含む反転バッファ部とを有し、
前記差動入力部の出力端と前記反転バッファ部の入力端との間の信号線と定電位線との間に容量素子が接続され、
前記容量素子は、前記比較器の比較終了から次の比較開始までの期間に基づいて容量値を設定する
構成となっている。
【００１６】
上記構成の物理量分布検出装置において、アナログ信号と参照信号との比較動作時に反転トランジスタに定電位線から電流が流れることで、定電位線の電位（電源／グランドの電位）が変動する。このとき、差動入力部の出力端と反転バッファ部の入力端との間の信号線と定電位線との間に接続された容量素子は、定電位線の電位変動に追随させて信号線の電位を変動させる。これにより、アナログ信号を参照信号と比較したときに、定電位線である電源線に電圧ドロップが起こったとしても、容量素子の作用により、当該電源線の電圧ドロップ分だけ信号線の電位も低下するために、比較器の比較閾値（比較判定ポイント）が変動することがない。
【発明の効果】
【００１７】
本発明によれば、電源線に電圧ドロップが起こったとしても、比較器の比較閾値が変動しないために、電源／グランドの電位変動による回路ノイズを低減できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１は、本発明が適用される物理量分布検出装置、例えば列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサ１０の構成を示すブロック図である。図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に２次元配置されてなる画素アレイ部１２に加えて、行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８を有する構成となっている。
【００２０】
このシステム構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４、参照信号生成部１５および列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照信号生成部１５および列走査回路１６などに対して与える。
【００２１】
また、画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照信号生成部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８などは、画素アレイ部１２と同一のチップ（半導体基板）１９上に集積される。
【００２２】
画素アレイ部１２には、単位画素１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に行制御線２１（２１−１〜２１−ｎ）が配線され、列毎に列信号線２２（２２−１〜２２−ｍ）が配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタやアドレスデコーダなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。
【００２３】
カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２−１〜２２−ｍ毎に１対１の対応関係をもって設けられたＡＤＣ（アナログ−デジタル変換器）２３−１〜２３−ｍを有し、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換して出力する。
【００２４】
参照信号生成部１５は、時間が経過するにつれて電圧値が階段状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照信号Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換器）１５１を有している。なお、ランプ波の参照信号Ｖｒｅｆを生成する手段としては、ＤＡＣ１５１に限られるものではない。
【００２５】
ＤＡＣ１５１は、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路１８から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ２３−１〜２３−ｍに対して供給する。
【００２６】
ＡＤＣ２３−１〜２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２３−ｍを例に挙げて説明するものとする。ＡＤＣ２３−ｍは、比較器３１、計数手段である例えばアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）３２、転送スイッチ３３およびメモリ装置３４を有する構成となっている。
【００２７】
比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される画素信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、参照信号生成部１５から供給されるランプ波の参照信号Ｖｒｅｆとを比較し、例えば、参照信号Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照信号Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
【００２８】
アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路１８からクロックＣＫがＤＡＣ１５１と同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００２９】
転送スイッチ３３は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御の下に、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。
【００３０】
このようにして、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを経由して列毎に供給されるアナログ信号が、ＡＤＣ２３（２３−１〜２３−ｍ）における比較器３１およびアップ／ダウンカウンタ３２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４（３４−１〜３４−ｍ）に格納される。
【００３１】
列走査回路１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４におけるＡＤＣ２３−１〜２３−ｍの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ２３−１〜２３−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に２Ｎビット幅の水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。
【００３２】
なお、本発明には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
【００３３】
上記構成の本適用例に係る列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサ１０においては、アップ／ダウンカウンタ３２のカウント結果を、転送スイッチ３３を介して選択的にメモリ装置３４に転送することができるため、アップ／ダウンカウンタ３２のカウント動作と、当該アップ／ダウンカウンタ３２のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。
【００３４】
［第１実施形態］
図２は、本発明の第１実施形態に係る比較器の回路構成例を示す回路図である。ここでは、ｘ列、ｘ＋１列の比較器３１（３１ｘ，３１ｘ＋１）の具体的な回路構成について、単位画素１１（１１ｘ，１１ｘ＋１）回路構成と共に示している。図３に、図２の要部を拡大した回路例を示す。
【００３５】
単位画素１１は、光電変換素子（例えば、フォトダイオード）１１１に加え、例えば、光電変換素子１１１で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部１１５に転送する転送トランジスタ１１２と、ＦＤ部１１５の電位Ｖｆｄを制御するリセットトランジスタ１１３と、ＦＤ部１１５の電位Ｖｆｄに応じた信号を列信号線２２（２２ｘ〜２２ｘ＋１）に出力する増幅トランジスタ１１４とを有する３トランジスタ構成となっている。
【００３６】
ただし、単位画素１１としては、上記３トランジスタ構成のものに限られるものではなく、３つのトランジスタＭ１〜Ｍ３に加えて、画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることも可能である。
【００３７】
列信号線２２（２２ｘ〜２２ｘ＋１）の一端は、定電流源３５に接続されている。定電流源３５は、ゲートとドレインが共通接続されたダイオード接続構成のトランジスタ３５１と、列信号線２２ｘ〜２２ｘ＋１の各一端とグランドとの間に接続され、各ゲートがトランジスタ３５１のゲートと共通に接続されて、当該トランジスタ３５１と共にカレントミラー回路を形成するトランジスタ３５２，３５３とによって構成されている。
【００３８】
比較器３１は、差動入力部４１、反転バッファ部４２およびデジタル部４３を有する構成となっている。
【００３９】
差動入力部４１は、差動対トランジスタ４１１，４１２、能動負荷トランジスタ４１３，４１４、定電流源トランジスタ４１５、容量素子４１６，４１７およびスイッチトランジスタ４１８，４１９から構成されている。
【００４０】
差動対トランジスタ４１１，４１２は、ソースが共通に接続されて差動動作をなす。一方のトランジスタ４１１のゲートには、容量素子４１６を介して参照信号Ｖｒｅｆが入力される。他方のトランジスタのゲートには、容量素子４１７を介して画素信号が入力される。
【００４１】
能動負荷トランジスタ４１３，４１４は、差動対トランジスタ４１１，４１２の各ドレインと第１電源電圧Ｖｄｄの電源線Ｌ１１との間に接続され、ゲートが互いに共通に接続されている。能動負荷トランジスタ４１３は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、能動負荷トランジスタ４１４と共にカレントミラー回路を形成している。
【００４２】
定電流源トランジスタ４１５は、差動対トランジスタ４１１，４１２のソース共通接続ノードと第２電源電圧Ｖｓｓ（例えば、グランド）の電源線Ｌ１２との間に接続され、ゲートには一定のゲート電位ＶＧが与えられる。
【００４３】
スイッチトランジスタ４１８は、差動対トランジスタ４１１のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴが選択的に与えられる。同様に、スイッチトランジスタ４１９は、差動対トランジスタ４１２のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴが選択的に与えられる。
【００４４】
反転バッファ部４２は、ソースが電源線Ｌ１１に、ゲートが差動入力部４１の出力端である差動対トランジスタ４１２のドレインにそれぞれ接続され、差動入力部４１の出力の極性を反転する反転トランジスタ４２１と、この反転トランジスタ４２１のドレインと電源線Ｌ１２との間に接続され、ゲートに一定のゲート電位ＶＧが与えられる定電流源トランジスタ４２２とから構成されている。
【００４５】
デジタル部４３は、電源線Ｌ１１と電源線Ｌ１２との間に直列に接続され、各ゲートが反転バッファ部４２の出力端である反転トランジスタ４２１のドレインに共通に接続された逆導電型のトランジスタ４３１，４３２からなるＣＭＯＳインバータによって構成されている。
【００４６】
上記構成の比較器３１において、本実施形態の特徴とするところは、差動入力部４１の出力端と反転バッファ部４２の入力端との間の信号線Ｓ１１と定電位線である電源線Ｌ１１との間に接続された容量素子４４を有する点にある。この容量素子４４の作用の詳細については後述する。
【００４７】
次に、上記構成の本実施形態に係る比較器３１を列並列ＡＤ変換装置に用いたＣＭＯＳイメージセンサ１０の動作について、図４のタイミングチャートを用いて説明する。
【００４８】
ここでは、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１では、リセットトランジスタ１１３によるリセット動作と、転送トランジスタ１１２による転送動作とが行われる。そして、リセット動作では、所定の電位にリセットされたときのＦＤ部１１５の電位がリセット成分として単位画素１１から列信号線２２−１〜２２−ｍに出力される。また、転送動作では、光電変換素子１１１から光電変換による電荷が転送されたときのＦＤ部１１５の電位が信号成分として単位画素１１から列信号線２２−１〜２２−ｍに出力される。
【００４９】
行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの１回目の読み出し動作が安定した後、セット信号ＰＳＥＴがアクティブ状態（“Ｌ”レベル）になることで、差動対トランジスタ４１１，４１２の動作点が決定される。その後、セット信号ＰＳＥＴが非アクティブ状態（“Ｈ”レベル）になり、ＤＡＣ１５１から階段波の参照信号ＶｒｅｆがＡＤＣ２３−１〜２３−ｍの各比較器３１に与えられる。これにより、差動入力部４１において、単位画素１１の増幅トランジスタ１１４のゲート電圧で決定される差動対トランジスタ４１２の入力電位と、階段波の参照信号Ｖｒｅｆで決定される差動対トランジスタ４１１の入力電位との比較動作が行われる。
【００５０】
動作シーケンスとしては、階段波の参照信号Ｖｒｅｆが比較器３１に入力されると同時に、タイミング制御回路１８からアップ／ダウンカウンタ３２に対してクロックＣＫが与えられることで、当該アップ／ダウンカウンタ３２では１回目の読み出し動作時の比較器３１での比較時間がダウンカウント動作によって計測される。そして、参照信号Ｖｒｅｆと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器２１の出力Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ３２は、ダウンカウント動作を停止して比較器３１での1回目の比較期間に応じたカウント値を保持する。
【００５１】
この１回目の読み出し動作では、先述したように、単位画素１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線２２−１〜２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、参照信号Ｖｒｅｆを調整することにより比較期間を短くすることが可能である。本実施形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００５２】
２回目の読み出し動作では、リセット成分ΔＶに加えて、単位画素１１毎の入射光量に応じた信号成分Ｖsig が、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの２回目の読み出しが安定した後、ＤＡＣ１５１から参照信号ＶｒｅｆがＡＤＣ２３−１〜２３−ｍの各比較器３１に与えられることで、比較器３１において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照信号Ｖｒｅｆとの比較動作が行われる同時に、この比較器３１での２回目の比較時間が、アップ／ダウンカウンタ３２において１回目とは逆にアップカウント動作によって計測される。
【００５３】
このように、アップ／ダウンカウンタ３２のカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、当該アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、参照信号Ｖｒｅｆと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【００５４】
（２回目の比較期間）−（１回目の比較期間）＝（信号成分Ｖsig ＋リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）−（リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）＝（信号成分Ｖsig ）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ２３（２３−１〜２３−ｍ）毎のオフセット成分も除去されるため、単位画素１１毎の入射光量に応じた信号成分Ｖsig のみを取り出すことができる。ここで、単位画素１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。
【００５５】
２回目の読み出し時には、入射光量に応じた信号成分Ｖsig が読み出されるので、光量の大小を広い範囲で判定するために参照信号Ｖｒｅｆを大きく変化させる必要がある。そこで、本実施形態に係るＣＭＯＳイメージセンサ１０では、信号成分Ｖsig の読み出しを１０ビット分のカウント期間（１０２４クロック）で比較を行うようにしている。この場合、１回目と２回目との比較ビット数が異なるが、参照信号Ｖｒｅｆのランプ波の傾きを１回目と２回目とで同じにすることにより、ＡＤ変換の精度を等しくできるため、アップ／ダウンカウンタ３２による（２回目の比較期間）−（１回目の比較期間）の減算処理の結果として正しい減算結果が得られる。
【００５６】
上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３２にはＮビットのデジタル値が保持される。そして、カラム処理部１４の各ＡＤＣ２３−１〜２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
【００５７】
また、本適用例に係る列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサ１０では、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３４を持っているため、ｉ行目の単位画素１１についてＡＤ変換後のデジタル値をメモリ装置３４に転送し、水平出力線１７から外部へ出力しながら、ｉ＋１行目の単位画素１１について読み出し動作とアップ／ダウンカウント動作を並行して実行することができる。
【００５８】
（回路ノイズの低減）
ここで、電源／グランドの電位変動による回路ノイズについて考える。本実施形態に係る比較器３１においては、参照信号Ｖｒｅｆと信号電圧Ｖｘとの比較動作時に、反転トランジスタ４２１には電源線Ｌ１１から電流が流れる構成が採られているために、列によっては電源線Ｌ１１の電位に電圧ドロップが発生する。
【００５９】
先述したように、ある列での比較器の出力が反転し、すぐ隣の比較器がまだ反転しない状況を想定すると、この未反転の比較器においては、電源線Ｌ１０１の電圧ドロップを受けた分だけ、当該比較器の比較閾値（比較判定ポイント）が変化したことになる。この未反転比較器の閾値変化が、電源線Ｌ１１の電位変動による回路ノイズとして画面上に現れる。特に、列並列型ＡＤ変換装置搭載のＣＭＯＳイメージセンサでは、１列につき例えば比較器が１つずつ存在するために、比較器が一斉に反転したときの電源線Ｌ１１の電圧ドロップが大きくなり、ノイズとして問題となる。
【００６０】
本実施形態に係る比較器３１においては、この電源／グランドの電位変動による回路ノイズを、信号線Ｓ１１と電源線Ｌ１１との間に接続された容量素子４４の作用によって低減するようにしている。この容量素子４４の作用について以下に具体的に説明する。
【００６１】
比較器３１において、信号線Ｓ１１と電源線Ｌ１１との間に接続された容量素子４４は、定電位線である電源線Ｌ１１の電位が変動したときに、当該電位変動に追随させて信号線Ｓ１１の電位を容量カップリングによって変動させる。これにより、信号電圧Ｖｘを参照信号Ｖｒｅｆと比較したときに、電源線Ｌ１１から反転トランジスタ４２１に電流が流れることによって電源線Ｌ１１に電圧ドロップが起こったとしても、容量素子４４の作用により、当該電源線Ｌ１１の電圧ドロップ分だけ信号線Ｓ１１の電位も低下する。したがって、比較器３１の比較閾値（比較判定ポイント）が変動しないために、電源線Ｌ１１の電位変動による回路ノイズを低減できる。
【００６２】
（白色ノイズの低減）
続いて、トランジスタ抵抗や配線抵抗に依存する白色ノイズについて考える。白色ノイズは、ノイズ密度と信号通過帯域の積で決まるために、信号の追加帯域を狭くすることが白色ノイズを低減するのに効果的である。一般的に、比較器３１の信号帯域は、信号線Ｓ１１の寄生容量・寄生抵抗で決まる。
【００６３】
本実施形態に係る比較器３１では、信号線Ｓ１１と電源線Ｌ１１との間に容量素子４４を接続した構成を採っていることにより、当該容量素子４４は信号線Ｓ１１の配線抵抗と共にローパスフィルタを形成し、高周波成分のノイズである白色ノイズを低減する作用を為す。すなわち、信号線Ｓ１１と電源線Ｌ１１との間に容量素子４４を接続したことで、信号帯域が狭められるために、電源線Ｌ１１の電位変動による回路ノイズの低減効果に加えて、白色ノイズをも低減できる。
【００６４】
ここで、容量素子４４の持つ容量値については、比較器３１が所望の応答をすることが必要条件であり、その条件の中でも容量値が大きければ大きいほど良い。図３のタイミングチャートから、比較器３１の応答を考えると、特に厳しいポイントは点Ａ、即ち階段波（ランプ波）のスロープが終わって、スタート電位に戻る点である。
【００６５】
すなわち、帯域制限容量が大きければ、階段波のスロープが所定の時間(次の階段波が始まるまでの時間)に所定の電位に戻りきらない可能性がある。したがって、階段波のスロープが所定の時間に所定の電位に戻りきるようにするためには、信号線Ｓ１１と電源線Ｌ１１との間に接続する容量素子４４の容量値をある程度小さく設定する必要がある。
【００６６】
なお、本実施形態では、比較器３１が、信号電圧Ｖｘを参照信号Ｖｒｅｆと比較したときに、第１電源電圧Ｖｄｄの電源線Ｌ１１から反転トランジスタ４２１に電流が流れる回路構成の場合を例に挙げて説明したが、第２電源電圧Ｖｓｓの電源線Ｌ１２（例えば、グランド線）から反転トランジスタ４２１に電流が流れる回路構成の場合にも同様に適用可能であることは言うまでもない。この場合は、グランドの電位変動による回路ノイズを低減できることになる。
【００６７】
［第２実施形態］
図５は、本発明の第２実施形態に係る比較器の回路構成例を示す回路図であり、図中、図２と同等部分については同一符号を付して示している。
【００６８】
本実施形態に係る比較器３１Ａは、第１実施形態に係る比較器３１とは、デジタル部４３Ａの構成が異なるのみであり、差動入力部４１および反転バッファ部４２については同じ構成となっている。
【００６９】
デジタル部４３Ａは、電源線Ｌ１１と電源線Ｌ１２との間に直列に接続され、各ゲートが共通に接続された逆導電型のトランジスタ４３１，４３２からなるＣＭＯＳインバータ４３３と、同じく、電源線Ｌ１１と電源線Ｌ１２との間に直列に接続され、各ゲートが共通に接続された逆導電型のトランジスタ４３４，４３５からなるＣＭＯＳインバータ４３６とが２段縦続接続され、さらにインバータ４３７が縦続接続された構成となっている。
【００７０】
上記構成の比較器３１Ａにおいて、本実施形態の特徴とするところは、デジタル部４３Ａの１段目のＣＭＯＳインバータ４３３の出力端と２段目のＣＭＯＳインバータ４３６の入力端との間の信号線Ｓ１２と定電位線である電源線Ｌ１１，Ｌ１２との間に接続された容量素子４４Ａ，４４Ｂと、２段目のＣＭＯＳインバータ４３６の出力端と３段目のインバータ４３７の出力端との間の信号線Ｓ１３と電源線Ｌ１１，Ｌ１２との間に接続された容量素子４４Ｃ，４４Ｄとを有する点にある。
【００７１】
このように、信号線Ｓ１２，Ｓ１３と電源線Ｌ１１，Ｌ１２との間に容量素子４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを接続した構成を採ることで、これら容量素子４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、電源線Ｌ１１，Ｌ１２の電位が変動したときに、当該電位変動に追随させて信号線Ｓ１２，Ｓ１３の電位を容量カップリングによって変動させるために、電源線Ｌ１１，Ｌ１２の電位変動による回路ノイズを低減できる。しかも、容量素子４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、電源線Ｌ１１，Ｌ１２の配線抵抗と共にローパスフィルタを形成するために、白色ノイズも低減できる。
【００７２】
なお、本実施形態では、デジタル部４３Ａが縦続接続された３段のインバータ４３３，４３６，４３７によって構成され、各段の間の信号線Ｓ１２，Ｓ１３と電源線Ｌ１１，Ｌ１２との間に容量素子４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを接続するとしたが、いずれか一方の信号線Ｓ１２／Ｓ１３と電源線Ｌ１１，Ｌ１２との間に容量素子４４Ａ，４４Ｂ／４４Ｃ，４４Ｄを接続した構成を採ることも可能である。
【００７３】
また、デジタル部４３Ａとしては、３段のインバータ４３３，４３６，４３７からなる回路構成のものに限られるものではなく、少なくとも２段のインバータを有し、当該少なくとも２段のインバータ相互間の信号線と定電位線との間に容量素子を接続された構成のものであれば、回路ノイズおよび白色ノイズの低減効果を得ることができる。
【００７４】
さらに、本実施形態では、デジタル部４３Ａのインバータ相互間の信号線においてのみ定電位線との間に容量素子を接続するとしたが、第１実施形態の場合と同様に、差動入力部４１と反転バッファ部４２との間の信号線においても定電位線との間に容量素子を接続することで、回路ノイズおよび白色ノイズをより確実に低減することができる。
【００７５】
以上説明したように、比較器３１の信号線Ｓ１１および／またはＳ１２，Ｓ１３と定電位線である電源線Ｌ１１，Ｌ１２との間に容量素子４４および／または４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを接続し、電源／グランドの電位変動による回路ノイズを低減することにより、ＣＤＳ処理では除去できないノイズをも低減できるために、イメージセンサとしてのＳ／Ｎを大幅に向上できる。
【００７６】
なお、上記各実施形態では、比較器３１を含むＡＤＣ２３（２３−１〜２３−ｍ）が、列信号線１４−１〜１４−ｍに対して、画素ピッチに合わせて画素列の数だけ、即ち１対１の対応関係をもって配置されてなるＡＤ変換装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、複数本の列信号線１４に対して１つのＡＤＣ２３を配置し、当該ＡＤＣ２３を時分割で使用する構成のＡＤ変換装置に対しても同様に適用可能である。
【００７７】
また、上記各実施形態では、単位画素１１から列信号線１４−１，１４−２，…，１４−ｍを通して出力される画素信号（アナログ信号）を、カラム処理部１４においてＡＤ変換するＡＤ変換装置を搭載したＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これは一例に過ぎず、本発明は、単位画素１１に内蔵され、当該画素１１内で画素信号をＡＤ変換して列信号線１４−１，１４−２，…，１４−ｍに出力するＡＤ変換器群からなるＡＤ変換装置を搭載したＣＭＯＳイメージセンサにも同様に適用可能である。
【００７８】
さらに、上記各実施形態では、物理量分布検出装置として、例えば被写体からの像光の光量分布を画素単位で物理量分布として検知する固体撮像装置、例えばＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこの適用例に限られるものではなく、ＭＯＳ型イメージセンサ等のＸ−Ｙアドレス方式で、列並列ＡＤ変換装置を搭載した固体撮像装置全般に対して同様に適用可能である。さらには、固体撮像装置に限らず、物理量として圧力や静電容量など、他の物理量を単位センサ単位で検出する物理量分布検出装置全般に対して適用可能である。
【００７９】
［適用例］
上記各実施形態に係る列並列ＡＤ変換装置を搭載したＣＭＯＳイメージセンサ１０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。
【００８０】
図６は、本発明に係る撮像装置の構成の一例を示すブロック図である。図６に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。
【００８１】
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した各実施形態に係る列並列ＡＤ変換装置を搭載したＣＭＯＳイメージセンサ１０が用いられる。
【００８２】
カメラ信号処理部６３は、撮像デバイス５２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部５３に対する制御を行う。特に、撮像デバイス５２の列並列ＡＤ変換装置が、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｍに設定してフレームレートをＭ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【００８３】
上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス６２として先述した各実施形態に係る比較器を用いた列並列ＡＤ変換装置搭載のＣＭＯＳイメージセンサを用いることで、ＣＤＳ処理では除去できないノイズをも比較器で低減でき、イメージセンサとしてのＳ／Ｎを向上できるために、画質を大幅に向上できる利点がある。
【図面の簡単な説明】
【００８４】
【図１】本発明が適用される列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】本発明の第１実施形態に係る比較器の回路構成例を示す回路図である。
【図３】図２の要部を拡大した回路構成を示す回路図である。
【図４】列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。
【図５】本発明の第２実施形態に係る比較器の回路構成例を示す回路図である。
【図６】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図７】列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサにおける従来例に係る比較器の構成を示す回路図である。
【符号の説明】
【００８５】
１０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…カラム処理部、１５…参照信号生成部、１６…列走査回路、１７…水平出力線、１８…タイミング制御回路、２１（２１−１〜２１−ｎ）…行制御線、２２（２２−１〜２２−ｍ）…列信号線、２３（２３−１〜２３−ｎ）…ＡＤＣ（アナログ−デジタル変換器）、３１，３１Ａ…比較器、３２…アップ／ダウンカウンタ３２、３３…転送スイッチ、３４…メモリ装置、４１…差動入力部、４２…反転バッファ部、４３，４３Ａ…デジタル部、４４，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ…容量素子、Ｌ１１，Ｌ１２…電源線、Ｓ１１，Ｓ１２，Ｓ１３…信号線
【図１】
0004615472.tif 000002
【図２】
0004615472.tif 000003
【図３】
0004615472.tif 000004
【図４】
0004615472.tif 000005
【図５】
0004615472.tif 000006
【図６】
0004615472.tif 000007
【図７】
0004615472.tif 000008