(57)【特許請求の範囲】
【請求項１】
表示領域内に層間絶縁膜を介して積層され液晶の配向状態を制御する電界を形成する下層表示電極と上層表示電極と、前記表示領域の外側の周辺領域内に配置されたキャパシタと、を備えた液晶パネル用アレイ基板を製造する方法において、
回路層上に下層導電膜を形成し前記下層導電膜によって前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記上層表示電極を形成する上層形成工程と、
を備え、
前記下層形成工程で前記周辺領域内の前記回路層上にも前記下層導電膜を形成し前記周辺領域内の前記下層導電膜によって前記キャパシタの下層キャパシタ電極を形成し、前記上層形成工程で前記下層キャパシタ電極の上方にも前記上層導電膜を形成し前記下層キャパシタ電極上方の前記上層導電膜によって前記キャパシタの上層キャパシタ電極を形成することを特徴とする液晶パネル用アレイ基板の製造方法。
【請求項２】
請求項１に記載の液晶パネル用アレイ基板の製造方法において、
前記絶縁膜形成工程で前記下層キャパシタ電極上にも前記絶縁膜を形成し前記下層キャパシタ電極上の前記絶縁膜によって前記キャパシタのキャパシタ絶縁膜を形成し、前記上層形成工程で前記キャパシタ絶縁膜上に前記上層キャパシタ電極を形成することを特徴とする液晶パネル用アレイ基板の製造方法。
【請求項３】
表示領域内に層間絶縁膜を介して積層された下層表示電極と上層表示電極と、前記表示領域の外側の周辺領域内に配置されたキャパシタと、を含んで構成されたアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記下層表示電極と前記上層表示電極との間の電界によって前記液晶の配向状態を制御する液晶パネルを製造する方法において、
回路層上に下層導電膜を形成し前記下層導電膜によって前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記上層表示電極を形成する上層形成工程と、
を備え、
前記下層形成工程で前記周辺領域内の前記回路層上にも前記下層導電膜を形成し前記周辺領域内の前記下層導電膜によって前記キャパシタの下層キャパシタ電極を形成し、前記上層形成工程で前記下層キャパシタ電極の上方にも前記上層導電膜を形成し前記下層キャパシタ電極上方の前記上層導電膜によって前記キャパシタの上層キャパシタ電極を形成することを特徴とする液晶パネルの製造方法。
【請求項４】
表示領域内に層間絶縁膜を介して積層された下層表示電極および上層表示電極と前記表示領域の外側の周辺領域内に配置され互いに接続された回路素子およびキャパシタとを含んで構成されたアレイ基板と、前記アレイ基板に液晶を介して対向配置された対向基板と、を備え、前記下層表示電極と前記上層表示電極との間の電界によって前記液晶の配向状態を制御する液晶パネルにおいて、
前記キャパシタは、
前記下層表示電極と同じ材料で構成された下層キャパシタ電極と、
前記上層表示電極と同じ材料で構成された上層キャパシタ電極と、
前記下層キャパシタ電極と前記上層キャパシタ電極とに挟まれたキャパシタ絶縁膜と、
を含んで構成され、
前記キャパシタと前記回路素子とが積層され、
前記下層キャパシタ電極は、前記下層表示電極と同じ厚さで構成され、
前記上層キャパシタ電極は、前記上層表示電極と同じ厚さで構成されていることを特徴とする液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル用アレイ基板および液晶パネルならびにこれらの製造方法に係り、アレイ基板が液晶の配向状態を制御するための電界を形成する２つの表示電極と周辺領域（いわゆる額縁領域）内に設けられたキャパシタとを含んだ構成についてキャパシタの面積増大と周辺領域の増大抑制とを両立する技術に関する。
【背景技術】
【０００２】
一般的に、低温ポリシリコン（ＬＴＰＳ）技術による液晶パネルでは、アレイ基板の周辺領域に駆動装置の一部、例えばシフトレジスタ、昇圧回路、バッファ等が形成される。さらにデジタル−アナログ変換器（Digital−Analog  Converter：ＤＡＣ）等の回路を周辺領域に内蔵した液晶パネルでは、回路上必要な容量素子すなわちキャパシタをゲート線とポリシリコン配線との層間構造やゲート線とソース配線との層間構造を利用し回路素子と並べて配置している。
【０００３】
なお、近年、広視野角の液晶パネルとして、ＦＦＳ（Fringe  Field  Switching）モードが開発され、例えば特許文献１に紹介されている。
【０００４】
【特許文献１】特開２００２−２９６６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
低温ポリシリコン技術では、キャパシタに適した薄い絶縁膜を形成するのは必ずしも容易ではなく、キャパシタ絶縁膜を厚く形成する場合が多い。このため、キャパシタ電極を広くして容量増大が図られる。
【０００６】
しかし、キャパシタが占める面積が大きくなると、キャパシタが配置されている周辺領域が大きくなってしまうという問題がある。
【０００７】
本発明の目的は、周辺領域内に設けられたキャパシタの面積を大きくしても周辺領域の増大を抑制可能な液晶表示パネルおよび液晶パネル用アレイ基板ならびにこれらの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る液晶パネル用アレイ基板の製造方法は、表示領域内に層間絶縁膜を介して積層され液晶の配向状態を制御する電界を形成する下層表示電極と上層表示電極と、前記表示領域の外側の周辺領域内に配置されたキャパシタと、を備えた液晶パネル用アレイ基板を製造する方法において、回路層上に下層導電膜を形成し前記下層導電膜によって前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記上層表示電極を形成する上層形成工程と、を備え、前記下層形成工程で前記周辺領域内の前記回路層上にも前記下層導電膜を形成し前記周辺領域内の前記下層導電膜によって前記キャパシタの下層キャパシタ電極を形成し、前記上層形成工程で前記下層キャパシタ電極の上方にも前記上層導電膜を形成し前記下層キャパシタ電極上方の前記上層導電膜によって前記キャパシタの上層キャパシタ電極を形成することを特徴とする。
【０００９】
また、前記絶縁膜形成工程で前記下層キャパシタ電極上にも前記絶縁膜を形成し前記下層キャパシタ電極上の前記絶縁膜によって前記キャパシタのキャパシタ絶縁膜を形成し、前記上層形成工程で前記キャパシタ絶縁膜上に前記上層キャパシタ電極を形成することが好ましい。
【００１０】
さらに、本発明に係る液晶パネルの製造方法は、表示領域内に層間絶縁膜を介して積層された下層表示電極と上層表示電極と、前記表示領域の外側の周辺領域内に配置されたキャパシタと、を含んで構成されたアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記下層表示電極と前記上層表示電極との間の電界によって前記液晶の配向状態を制御する液晶パネルを製造する方法において、回路層上に下層導電膜を形成し前記下層導電膜によって前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記上層表示電極を形成する上層形成工程と、を備え、前記下層形成工程で前記周辺領域内の前記回路層上にも前記下層導電膜を形成し前記周辺領域内の前記下層導電膜によって前記キャパシタの下層キャパシタ電極を形成し、前記上層形成工程で前記下層キャパシタ電極の上方にも前記上層導電膜を形成し前記下層キャパシタ電極上方の前記上層導電膜によって前記キャパシタの上層キャパシタ電極を形成することを特徴とする。
【００１３】
さらに、本発明に係る液晶パネルは、表示領域内に層間絶縁膜を介して積層された下層表示電極および上層表示電極と前記表示領域の外側の周辺領域内に配置され互いに接続された回路素子およびキャパシタとを含んで構成されたアレイ基板と、前記アレイ基板に液晶を介して対向配置された対向基板と、を備え、前記下層表示電極と前記上層表示電極との間の電界によって前記液晶の配向状態を制御する液晶パネルにおいて、前記キャパシタは、前記下層表示電極と同じ材料で構成された下層キャパシタ電極と、前記上層表示電極と同じ材料で構成された上層キャパシタ電極と、前記下層キャパシタ電極と前記上層キャパシタ電極とに挟まれたキャパシタ絶縁膜と、を含んで構成され、前記キャパシタと前記回路素子とが積層され、前記下層キャパシタ電極は、前記下層表示電極と同じ厚さで構成され、前記上層キャパシタ電極は、前記上層表示電極と同じ厚さで構成されていることを特徴とする。
【発明の効果】
【００１４】
上記構成により、層間絶縁膜を介して積層された下層表示電極および上層表示電極を利用してキャパシタを構成するので、キャパシタと当該キャパシタに接続される回路素子とを積層することができる。したがって、キャパシタの面積が大きくなっても、キャパシタをゲート線とポリシリコン配線との層間構造等を利用し回路素子と並べて配置する構成に比べて、液晶パネルの周辺領域の増大を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
図１に本発明に係る実施形態の液晶パネル１０を説明する断面図を示す。なお、図１には、液晶パネル１０について、画素が例えばマトリクス配列されて映像等の表示を行う領域である表示領域Ａ１０内の構成を図示している。
【００１６】
図１に示すように、液晶パネル１０は、アレイ基板１００と、アレイ基板１００に対向配置された対向基板２００と、これら２枚の基板１００，２００の間に封入された液晶３１０とを含んで構成されている。なお、アレイ基板１００はＴＦＴ基板、素子基板等とも呼ばれ、対向基板はカラーフィルタ基板等とも呼ばれる。
【００１７】
図２の（ａ）および（ｂ）にアレイ基板１００について表示領域Ａ１０内の平面図および断面図を示す。図１および図２に示すように、アレイ基板１００は、ガラス等で構成された基板１１０と、画素ＴＦＴ（Thin  Film  Transistor）１２０Ｔ等が作り込まれた回路層１２０と、画素電極１３１と、層間絶縁膜１３２と、共通電極１３３と、不図示の配向膜とが積層されて構成されている。画素ＴＦＴ１２０Ｔおよび画素電極１３１は画素ごとに設けられており、したがって図１では画素２個分の構成を図示し、図２では画素１個分の構成を図示している。
【００１８】
回路層１２０は、図２に示すように、半導体膜１２１と、ゲート絶縁膜１２２と、ゲート電極１２３と、層間絶縁膜１２４と、ソース電極１２５Ｓと、ドレイン電極１２５Ｄと、層間絶縁膜１２６と、が積層されて構成されている。ゲート電極１２３とゲート絶縁膜１２２と半導体膜１２１とで画素ＴＦＴ１２０ＴのＭＩＳ（Metal  Insulator  Semiconductor）構造またはＭＯＳ（Metal  Oxide  Semiconductor）構造が構成される。
【００１９】
半導体膜１２１は、画素ごとに設けられており、基板１１０の対向基板２００側の表面上に局所的に配置されている。半導体膜１２１は例えばシリコン膜で構成されており、半導体膜１２１には画素ＴＦＴ１２０Ｔのためのソース領域、ドレイン領域および両領域間のチャネル領域（いずれも不図示）が設けられている。
【００２０】
ゲート絶縁膜１２２は、例えばシリコン酸化膜やシリコン窒化膜で構成されており、半導体膜１２１上および基板１１０上に積層されている。
【００２１】
ゲート電極１２３は、例えばシリコン等の半導体膜や金属膜で構成されており、ゲート絶縁膜１２２上に、ゲート絶縁膜１２２を介して半導体膜１２１のチャネル領域に対向する位置に配置されている。
【００２２】
層間絶縁膜１２４は、例えばシリコン酸化膜で構成されており、ゲート電極１２３およびゲート絶縁膜１２２上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２３】
ソース電極１２５Ｓおよびドレイン電極１２５Ｄは、例えば金属膜で構成されており、層間絶縁膜１２４上に積層されている。層間絶縁膜１２４およびゲート絶縁膜１２２には半導体膜１２１のソース領域に至るコンタクトホールが形成されており、ソース電極１２５Ｓは、このコンタクトホールを介してソース領域に電気的に接続されている。同様に、ドレイン電極１２５Ｄは、層間絶縁膜１２４およびゲート絶縁膜１２２を貫くコンタクトホールを介して半導体膜１２１のドレイン領域に電気的に接続されている。
【００２４】
層間絶縁膜１２６は、例えばシリコン酸化膜で構成されており、ソース電極１２５Ｓ上、ドレイン電極１２５Ｄ上および層間絶縁膜１２４上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２５】
画素電極１３１は、回路層１２０の層間絶縁膜１２６上に積層されており、画素ごとに設けられている。画素電極１３１は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）等の光透過性導電膜で構成されている。なお、画素電極１３１の全部または一部を金属等の光反射性導電膜で構成することにより、液晶パネル１０を反射型または半透過型に構成することができる。層間絶縁膜１２６にはドレイン電極１２５Ｄに至るコンタクトホールが形成されており、画素電極１３１は、このコンタクトホールを介してドレイン電極１２５Ｄに電気的に接続されている。したがって、画素電極１３１の駆動時の電位（駆動電位）は画素ＴＦＴ１２０Ｔを介して不図示の駆動装置によって制御される。ここでは画素電極１３１が接続される側をドレイン電極１２５Ｄとしたが、これをソース電極１２５Ｓと呼んでも構わない。
【００２６】
層間絶縁膜１３２は、例えばシリコン酸化膜で構成されており、画素電極１３１上および回路層１２０の層間絶縁膜１２６上に積層されている。
【００２７】
共通電極１３３は、例えばＩＴＯやＩＺＯ等の光透過性導電膜で構成されている。共通電極１３３は層間絶縁膜１３２上に積層されており、これにより表示領域Ａ１０内において共通電極１３３と画素電極１３１とが層間絶縁膜１３２を介して積層されている。共通電極１３３は、表示領域Ａ１０の全域に渡って配置され、表示領域Ａ１０内の画素、換言すれば画素電極１３１に対して共通に設けられている。共通電極１３３には画素電極１３１に対向する位置に、共通電極１３３を厚さ方向に貫通した開口１３４が設けられている。なお、開口１３４の形状および数は図示の例に限られない。
【００２８】
共通電極１３３上に不図示の配向膜が配置されている。
【００２９】
ここで、図３および図４に、液晶パネル１０における液晶３１０の配向状態の制御を説明する模式図を示す。まず、画素電極１３１と共通電極１３３とを同電位に設定した場合、図３に示すように、液晶３１０は所定の状態に配向している。これに対して、画素電極１３１と共通電極１３３とで電位を違えた場合、図４に示すように、両電極間１３１，１３３間には開口１３４を介して電界Ｅが形成され、液晶３１０は図３の無電界時の配向状態とは異なった状態に配向する。このとき、両電極１３１，１３３間の電界Ｅの強度によって液晶３１０の配向状態すなわち液晶３１０の透過率が制御され、表示光が調光される。画素電極１３１と共通電極１３３との間の電界Ｅによって配向状態が制御可能な限り、図３および図４の例示とは異なる配向状態を適用することも可能である。
【００３０】
このようにして画素電極１３１および共通電極１３３は画素の表示を制御するので、それぞれを表示電極と呼ぶことができる。また、図１および図２の液晶パネル１０の場合、上述のように画素電極１３１、層間絶縁膜１３２および共通電極１３３はこの順序で積層されており、基板１１０により近い側を下層と表現すると、画素電極１３１を下層表示電極と呼ぶことができ、共通電極１３３を上層表示電極と呼ぶことができる。
【００３１】
なお、液晶パネル１０のように、アレイ基板側に層間絶縁膜を挟んで積層された２つの表示電極を有し当該２つの表示電極間の電界によって液晶配向状態を制御する技術はＦＦＳ（Fringe  Field  Switching）モードと呼ばれる。
【００３２】
対向基板２００は、図１に示すように、ガラス等で構成された基板２１０と、カラーフィルタ２２０と、遮光膜２３０と、不図示の配向膜とを含んで構成されている。
【００３３】
カラーフィルタ２２０は、基板２１０のアレイ基板１００側の表面上に、アレイ基板１００の画素電極１３１に対向する位置に配置されている。すなわち、画素ごとに設けられている。カラーフィルタ２２０はその画素の表示色に応じた色の例えば樹脂膜で構成されている。
【００３４】
遮光膜２３０は、樹脂膜やクロム（Ｃｒ）等の金属膜で構成され、隣接するカラーフィルタ２２０間の隙間を埋めるように基板２１０上に設けられている。
【００３５】
カラーフィルタ２２０上および遮光膜２３０上に不図示の配向膜が配置されている。
【００３６】
アレイ基板１００と対向基板２００とはそれぞれの不図示の配向膜を向き合わせて配置されており、両基板１００，２００間の隙間に液晶３１０が封入されている。
【００３７】
次に、液晶パネル１０について、ここでは特にアレイ基板１００について、表示領域Ａ１０の外側の領域である周辺領域Ａ２０内の構成を説明する。
【００３８】
図５にアレイ基板１００の断面図を示す。図５には、上述の表示領域Ａ１０内の構成に加えて、周辺領域Ａ２０内の構成を図示している。アレイ基板１００の周辺領域Ａ２０内には不図示の駆動装置の一部または全部が設けられ、ここでは負荷付きインバータを例示する。
【００３９】
図５に示すように、アレイ基板１００では回路層１２０が周辺領域Ａ２０内にも延在しており、周辺領域Ａ２０内の回路層１２０にはＮチャネル型ＴＦＴ１２０ＮおよびＰチャネル型ＴＦＴ１２０Ｐが設けられ、これらのＴＦＴ１２０Ｎ，１２０Ｐを覆って回路層１２０の層間絶縁膜１２６が配置されている。なお、Ｎチャネル型ＴＦＴ１２０ＮおよびＰチャネル型ＴＦＴ１２０Ｐの基本構成は画素ＴＦＴ１２０Ｔと同じなので、同様の構成要素には同じ符号を付し、ここでは重複した説明は省略する。Ｎチャネル型ＴＦＴ１２０Ｎのドレイン電極１２５ＤとＰチャネル型ＴＦＴ１２０Ｐのソース電極１２５Ｓとは層間絶縁膜１２４上で互いに接続されており、これによってＣＭＯＳ（Complementary  ＭＯＳ）回路１２０Ｃが構成されている。
【００４０】
アレイ基板１００は、周辺領域Ａ２０内にさらに、キャパシタ１４０を含んで構成されている。キャパシタ１４０と当該キャパシタ１４０が接続される回路素子、ここではＴＦＴ１２０Ｎ，１２０Ｐとは基板１１０上に積層されている。具体的には、キャパシタ１４０は下層キャパシタ電極１４１と上層キャパシタ電極１４３とがキャパシタ絶縁膜１４２を挟んで対向する構造を有しており、ＴＦＴ１２０Ｎ，１２０Ｐを覆う層間絶縁膜１２６上に、下層キャパシタ電極１４１と、キャパシタ絶縁膜１４２と、上層キャパシタ電極１４３とがこの順序で積層されている。なお、２つのキャパシタ電極１４１，１４３について基板１１０により近い方を下層と表現している。ここで、上層キャパシタ電極１４３は、キャパシタ絶縁膜１４２の存在により下層キャパシタ電極１４１には接しておらず、下層キャパシタ電極１４１の上方に設けられている。
【００４１】
下層キャパシタ電極１４１は、画素電極１３１と同じ材料および同じ厚さで構成されており、回路層１２０の層間絶縁膜１２６上に配置されている。層間絶縁膜１２６にはＮチャネル型ＴＦＴ１２０Ｎのドレイン電極１２５ＤまたはＰチャネル型ＴＦＴ１２０Ｐのソース電極１２５Ｓに至るコンタクトホールが形成されており、下層キャパシタ電極１４１は、このコンタクトホールを介してＮチャネル型ＴＦＴ１２０Ｎのドレイン電極１２５ＤおよびＰチャネル型ＴＦＴ１２０Ｐのソース電極１２５Ｓに電気的に接続されている。
【００４２】
キャパシタ絶縁膜１４２は、画素電極１３１と共通電極１３３との間の層間絶縁膜１３２と同じ材料および同じ厚さで構成されており、下層キャパシタ電極１４１上に配置されている。キャパシタ絶縁膜１４２は、キャパシタ１４０ごとに設けてもよいし、隣接する複数のキャパシタ１４０に渡って設けることによりこれらのキャパシタ１４０で共有してもよい。さらに、キャパシタ絶縁膜１４２は層間絶縁膜１３２と同じ材料で構成されているので、表示領域Ａ１０および周辺領域Ａ２０に渡って絶縁膜を設け、この絶縁膜でキャパシタ絶縁膜１４２および層間絶縁膜１３２の両方を構成してもよい。
【００４３】
上層キャパシタ電極１４３は、共通電極１３３と同じ材料および同じ厚さで構成されており、キャパシタ絶縁膜１４２上に配置され、キャパシタ絶縁膜１４２を介して下層キャパシタ電極１４１に対向している。上層キャパシタ電極１４３は、キャパシタ１４０ごとに設けてもよいし、隣接する複数のキャパシタ１４０に渡って設けることによりこれらのキャパシタ１４０で共有してもよい。さらに、上層キャパシタ電極１４３は共通電極１３３と同じ材料で構成されているので、両電極１４３，１３３に同じ電位を印加する場合には、表示領域Ａ１０および周辺領域Ａ２０に渡って導電膜を設け、この導電膜で上層キャパシタ電極１４３および共通電極１３３の両方を構成してもよい。
【００４４】
ここではキャパシタ１４０と接続される回路素子としてＣＭＯＳ回路１２０Ｃを構成するＮチャネル型ＴＦＴ１２０ＮおよびＰチャネル型ＴＦＴ１２０Ｐを例示したが、これに限られるものではない。
【００４５】
次に、図６に液晶パネル１０の製造方法の手順を説明するフローチャートを示す。図６に示すように、液晶パネル１０の製造方法は、アレイ基板製造工程ＳＴ１０と、対向基板製造工程ＳＴ２０と、貼り合わせ工程ＳＴ３０と、液晶封入工程ＳＴ４０とを含んでいる。アレイ基板製造工程ＳＴ１０は、回路層形成工程ＳＴ１１と、下層形成工程ＳＴ１２と、絶縁膜形成工程ＳＴ１３と、上層形成工程ＳＴ１４と、配向膜形成工程ＳＴ１５とを含んでいる。
【００４６】
アレイ基板製造工程ＳＴ１０を、図５および図６に加え、図７〜図１１の断面図を参照しつつ説明する。
【００４７】
回路層形成工程ＳＴ１１では、図７に示すように、各種の成膜技術やパターニング技術等を利用して基板１１０上に回路層１２０を形成する。なお、層間絶縁膜１２６に、画素ＴＦＴ１２０Ｔのドレイン電極１２５Ｄに至るコンタクトホール１２６Ｈと、Ｎチャネル型ＴＦＴ１２０Ｎのドレイン電極１２５ＤまたはＰチャネル型ＴＦＴ１２０Ｐのソース電極１２５Ｓに至るコンタクトホール１２６Ｈを形成する。
【００４８】
下層形成工程ＳＴ１２では、図８に示すように回路層１２０の層間絶縁膜１２６上に例えばＩＴＯやＩＺＯ等の光透過性導電膜を下層導電膜１３１ａとして表示領域Ａ１０および周辺領域Ａ２０に渡って形成し、下層導電膜１３１ａを図９に示すようにパターニングする。このパターニングによって、下層導電膜１３１ａから、画素電極１３１を表示領域Ａ１０内に形成し、下層キャパシタ電極１４１を周辺領域Ａ２０内に形成する。このように単一の導電膜１３１ａから画素電極１３１および下層キャパシタ電極１４１を形成するので、両電極１３１，１４１は同じ材料および同じ厚さで形成される。
【００４９】
絶縁膜形成工程ＳＴ１３では、図１０に示すように、例えばシリコン酸化膜等の絶縁膜１３２ａを表示領域Ａ１０および周辺領域Ａ２０に渡って形成し、この絶縁膜１３２ａを画素電極１３１上および下層キャパシタ電極１４１上に形成する。これにより、画素電極１３１上の絶縁膜１３２ａによって表示領域Ａ１０内に層間絶縁膜１３２が形成され、下層キャパシタ電極１４１上の絶縁膜１３２ａによって周辺領域Ａ２０内にキャパシタ絶縁膜１４２が形成される。なお、必要に応じて絶縁膜１３２ａをパターニングする。このように単一の絶縁膜１３２ａから層間絶縁膜１３２およびキャパシタ絶縁膜１４２を形成するので、両絶縁膜１３２，１４２は同じ材料および同じ厚さで形成される。
【００５０】
上層形成工程ＳＴ１４では、図１１に示すように、層間絶縁膜１３２上およびキャパシタ絶縁膜１４２上に、換言すれば画素電極１３１の上方および下層キャパシタ電極１４１の上方に、例えばＩＴＯやＩＺＯ等の光透過性導電膜を上層導電膜１３３ａとして表示領域Ａ１０および周辺領域Ａ２０に渡って形成する。そして、下層導電膜１３３ａをパターニングすることによって、図５に示すように、開口１３４（図２参照）を有する共通電極１３３を画素電極１３１の上方に形成し、上層キャパシタ電極１４３を下層キャパシタ電極１４１の上方に形成する。このように単一の導電膜１３３ａから共通電極１３３および上層キャパシタ電極１４３を形成するので、両電極１３３，１４３は同じ材料および同じ厚さで形成される。
【００５１】
なお、導電膜１３１ａ，１３３ａおよび絶縁膜１３２ａの形成およびパターニングには各種の成膜技術やパターニング技術等を利用可能である。
【００５２】
その後、配向膜形成工程ＳＴ１５において、不図示の配向膜を少なくとも表示領域Ａ１０内の共通電極１３３上に塗布し、ラビングする。
【００５３】
他方、対向基板製造工程ＳＴ２０では、各種の成膜技術やパターニング技術等を利用して、対向基板２００（図１参照）を製造する。
【００５４】
そして、貼り合わせ工程ＳＴ３０では、アレイ基板１００と対向基板２００との少なくとも一方の周縁部にシールを配置し、両基板１００，２００を不図示の配向膜を互いに向き合わせ貼り合わせる。これにより、液晶３１０が封入される容器、いわゆる空パネル（空セルとも呼ばれる）を形成する。液晶封入工程ＳＴ４０では、貼り合わせ工程ＳＴ３０によって形成された空パネル内に液晶３１０を注入し、注入口を封止する。
【００５５】
上述のようにキャパシタ１４０と当該キャパシタ１４０に接続されるＴＦＴ１２０Ｎ，１２０Ｐとが積層されている。このため、キャパシタをゲート線とポリシリコン配線との層間構造等を利用し回路層１２０中に回路素子と並べて配置する構成に比べて、キャパシタ１４０の面積を大きくしても周辺領域Ａ２０の増大を抑制することができる。換言すれば、周辺領域Ａ２０の増大を抑制しつつ、キャパシタ１４０の容量を増大することができる。ここで、キャパシタ１４０とＴＦＴ１２０Ｎ，１２０Ｐとの積層構造は、液晶パネル１０が回路層１２０上に層間絶縁膜１３２を介して積層された画素電極１３１と共通電極１３３とを有すればこそ、可能になるものである。
【００５６】
キャパシタ１４０とＴＦＴ１２０Ｎ，１２０Ｐとの積層によって、周辺領域Ａ２０内では回路の集積度が上がる。このとき、キャパシタ容量の増大および回路の高集積化によって、周辺領域Ａ２０内の回路規模をより大きくすることができる。例えば、シフトレジスタ、昇圧回路、バッファ等に加えてさらにデジタル−アナログ変換器、カウンタ、オペアンプ等を設けることができる。また、周辺領域Ａ２０内の回路の高集積化によって、表示領域Ａ１０を拡大したり、基板１１０を縮小して液晶パネル１０を小型化したりすることができる。
【００５７】
ここで、絶縁膜形成工程ＳＴ１３において層間絶縁膜１３２とキャパシタ絶縁膜１４２とを別々に形成することによって、キャパシタ絶縁膜１４２を層間絶縁膜１３２と異なる材料または異なる厚さで構成することも可能である。この場合にはキャパシタ１４０の容量を種々に設定することができる。
【００５８】
キャパシタ１４０は、図１２の断面図に示す液晶パネル１０Ｂにも適用可能である。なお、図１２には液晶パネル１０Ｂの表示領域Ａ１０内の構成のみを図示している。液晶パネル１０Ｂは、図１の液晶パネル１０においてアレイ基板１００をアレイ基板１００Ｂに替えた構成を有している。
【００５９】
アレイ基板１００Ｂでは、画素電極１３１と共通電極１３３との配置位置が図１のアレイ基板１００とは逆になっており、回路層１２０上に共通電極１３３、層間絶縁膜１３２および画素電極１３１がこの順序で積層されている。すなわち、アレイ基板１００Ｂでは、共通電極１３３が下層表示電極として設けられ、画素電極１３１が上層表示電極として設けられている。また、アレイ基板１００Ｂでは、画素電極１３１に開口１３４が設けられており、この開口１３４を介して画素電極１３１と共通電極１３３との間の電界Ｅ（図４参照）が形成される。液晶パネル１０ＢもＦＦＳモードの液晶パネルである。アレイ基板１００Ｂのその他の構成は図１のアレイ基板１００と同様である。
【００６０】
液晶パネル１０Ｂにおいても共通電極１３３、層間絶縁膜１３２および画素電極１３１が積層されているので、下層導電膜１３１ａ（図８参照）から共通電極１３３および下層キャパシタ電極１４１を形成し、上層導電膜１３３ａ（図１１参照）から画素電極１３１および上層キャパシタ電極１４３を形成することにより、キャパシタ１４０を回路層１２０上に積層することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る実施形態の液晶パネルを説明する断面図である。
【図２】本発明に係る実施形態のアレイ基板を説明する平面図および断面図である。
【図３】本発明に係る実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界無しの場合）。
【図４】本発明に係る実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界有りの場合）。
【図５】本発明に係る実施形態のアレイ基板を説明する断面図である。
【図６】本発明に係る実施形態の液晶パネルの製造方法の手順を説明するフローチャートである。
【図７】本発明に係る実施形態において、回路層形成工程を説明する断面図である。
【図８】本発明に係る実施形態において、下層形成工程を説明する断面図である。
【図９】本発明に係る実施形態において、下層形成工程を説明する断面図である。
【図１０】本発明に係る実施形態において、絶縁膜形成工程を説明する断面図である。
【図１１】本発明に係る実施形態において、上層形成工程を説明する断面図である。
【図１２】本発明に係る実施形態の他の液晶パネルを説明する断面図である。
【符号の説明】
【００６２】
１０，１０Ｂ  液晶パネル、１００，１００Ｂ  アレイ基板、１２０Ｎ，１２０Ｐ  ＴＦＴ（回路素子）、１３１  画素電極、１３１ａ  下層導電膜、１３２  層間絶縁膜、１３２ａ  絶縁膜、１３３  共通電極、１３３ａ  上層導電膜、１４０  キャパシタ、１４１  下層キャパシタ電極、１４２  キャパシタ絶縁膜、１４３  上層キャパシタ電極、２００  対向基板、３１０  液晶、Ａ１０  表示領域、Ａ２０  周辺領域、Ｅ  電界、ＳＴ１２  下層形成工程、ＳＴ１３  絶縁膜形成工程、ＳＴ１４  上層形成工程。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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