(57)【特許請求の範囲】
【請求項１】
異なる振幅レベルを有する信号を出力可能な半導体集積回路装置であって、
内部回路と、
外部出力端子と、
前記内部回路と前記外部出力端子との間に接続された、前記内部回路から出力される出力信号に対応する信号を前記外部出力端子に供給するインターフェース回路と、
第１電源電圧の電圧レベルを監視し、その結果に基づいて制御信号を生成する制御信号生成回路とを備え、
前記インターフェース回路は、
前記第１電源電圧に対応する振幅レベルを持つ信号を出力する第１出力バッファ回路と、
前記第１電源電圧よりも低い第２電源電圧に対応する振幅レベルを持つ信号を出力する第２出力バッファ回路とを含んでおり、
前記インターフェース回路は、前記第１電源電圧が所定値まで降下したことを示す前記制御信号に応答して、前記出力信号が前記第１出力バッファ回路を経由して前記外部出力端子に供給される信号経路から、前記出力信号が前記第２出力バッファ回路を経由して前記外部出力端子に供給される信号経路に切り替えることを特徴とする半導体集積回路装置。
【請求項２】
前記内部回路が、前記第２電源電圧を受けて動作すると共に、前記第２電源電圧に対応する振幅レベルを持つ信号を出力する請求項１に記載の半導体集積回路装置。
【請求項３】
前記内部回路が前記外部出力端子を介して接続される外部回路が、前記第１電源電圧を受けて動作する請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記所定の電圧値が前記第２電源電圧である請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記制御信号生成回路が、前記第１電源電圧の電圧値を監視して前記第１電源電圧が前記所定値以上であるか否かを判定する検出回路を含む請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記制御信号生成回路が、前記第１電源電圧が前記所定値以上であるか否かを示す情報を設定していると共に、当該情報に基づいて前記制御信号を生成するレジスタを含んでいる請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第２出力バッファ回路と前記外部出力端子との間に設けられた、前記第２出力バッファ回路から出力される前記出力信号を受信する出力レベル調整回路をさらに備えており、
前記出力レベル調整回路は、前記第１電源電圧が前記所定値まで降下したことを示す前記制御信号に応答して、前記第２出力バッファ回路から出力される前記出力信号の振幅レベルを前記第１電源電圧に対応する振幅レベルに変換してから、前記外部出力端子に出力する請求項１〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記出力レベル調整回路が、前記第１電源電圧が前記所定値より高いことを示す前記制御信号に応答して、前記第２出力バッファ回路の出力端子に印加される電圧が前記第２電源電圧以下になるように制御する請求項７に記載の半導体集積回路装置。
【請求項９】
前記出力レベル調整回路が、ノンドープの第１トランジスタ、ノンドープの第２トランジスタ及びノンドープの第３トランジスタを備えており、
前記第１トランジスタの第１端子には、前記第２電源電圧が供給され、
前記第１トランジスタの第２端子は、前記第３トランジスタのゲートに接続され、
前記第１トランジスタのゲートには、前記制御信号が供給され、
前記第２トランジスタの第１端子には、前記第１電源電圧が供給され、
前記第２トランジスタの第２端子は、前記第３トランジスタのゲートに接続され、
前記第２トランジスタのゲートには、前記第１トランジスタのゲートに供給される前記制御信号とは異なる論理レベルの値が供給され、
前記第３トランジスタの第１端子には、前記第２出力バッファ回路から出力される前記制御信号が供給され、
前記第３トランジスタの第２端子は、前記外部出力端子に接続され、
前記制御信号が、前記第１電源電圧が前記所定の電圧値より高いことを示す場合は、前記第３トランジスタのゲートに前記第２電源電圧が供給され、
前記制御信号が、前記第１電源電圧が前記所定の電圧値まで降下したことを示す場合は、前記第３トランジスタのゲートに前記第１電源電圧が供給される請求項７または８に記載の半導体集積回路装置。
【請求項１０】
前記第１出力バッファ回路を構成するトランジスタのゲート耐圧及び論理閾値レベルが、それぞれ、前記第２出力バッファ回路を構成するトランジスタのゲート耐圧及び論理閾値レベルよりも高く設定されている請求項１〜９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
前記第１出力バッファ回路が、前記第１電源電圧の供給を受けると共に、前記第１電源電圧が前記所定値より高いことを示す前記制御信号に応答して、前記出力信号の振幅レベルを前記第１電源電圧に対応する振幅レベルに変換し、
前記第２出力バッファ回路が、前記第２電源電圧の供給を受けると共に、前記第１電源電圧が前記所定値まで降下したことを示す前記制御信号に応答して、前記出力信号の振幅レベルを前記第２電源電圧に対応する振幅レベルに変換する請求項１〜１０のいずれか１項に記載の半導体集積回路装置。
【請求項１２】
前記制御信号が、第１制御信号と、当該第１制御信号とは異なる論理レベルの第２制御信号とを含んでおり、
前記第１電源電圧が前記所定値まで降下したことを示す前記第１制御信号に応答して、前記第１出力バッファ回路の出力が高インピーダンスとされ、
前記第１電源電圧が前記所定値より高いことを示す前記第２制御信号に応答して、前記第２出力バッファ回路の出力が高インピーダンスとされる請求項１１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力インターフェース回路に関し、さらに言えば、内部回路と外部出力端子との間に設けられ、前記内部回路の出力信号を前記外部出力端子に出力する際のインターフェースとして使用される出力インターフェース回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置（以下、ＬＳＩという）に対する高集積化および低消費電力化の要求がますます強くなっている。その要求に対応するため、使用する電源電圧を５Ｖから３．３Ｖに低下させ、さらには２Ｖまで低下させるべく種々の方式が開発されている。
【０００３】
ＬＳＩは通常、何らかの外部装置に組み込まれて使用されるため、当該ＬＳＩに対する電源電圧の供給はその外部装置より行われる。その場合、外部装置より従来から一般的な５．５Ｖの電源電圧が供給されたり、最近使用されるようになった３．３Ｖあるいは２Ｖの電源電圧が供給されたりする。つまり、ＬＳＩが適用される外部装置がどのような値の電源電圧を供給するかによって、当該ＬＳＩに供給される電源電圧が変化するのである。この点を考慮すると、当該ＬＳＩ内に設けられる出力インターフェース回路においても、電源電圧が５．５Ｖである場合だけでなく３．３Ｖあるいは２Ｖである場合にも所望の動作をするように、何らかの工夫を施す必要がある。
【０００４】
また、ＬＳＩの電源電圧が３．３Ｖあるいは２Ｖとして設計されている場合、近年、外部装置から供給される５Ｖの電源電圧を３．３Ｖあるいは２Ｖに降圧する降圧回路を当該ＬＳＩの電源回路内に設け、その降圧回路で３．３Ｖあるいは２Ｖの電源電圧を生成して当該ＬＳＩの内部回路群に供給することが多くなっている。
【０００５】
本明細書では、ＬＳＩの内部において生成される電源電圧（例えば３．３Ｖあるいは２Ｖ）を「内部電源電圧」と称し、外部装置から供給される電源電圧（例えば５Ｖ）を「外部電源電圧」と称する。また、ＬＳＩの内部で「内部電源電圧」を生成する回路を「内部電源回路」と称し、外部装置の内部で「外部電源電圧」を生成する回路を「外部電源回路」と称する。
【０００６】
この種の出力インターフェース回路には、３．３Ｖ（あるいは２Ｖ）の内部電源電圧と５Ｖの外部電源電圧のいずれにおいても正常な動作が可能なもの、つまりいわゆる「電圧トレラント（tolerant）回路」として動作可能なものがある。
その一例を図７に示す。
【０００７】
図７において、ＬＳＩ２００は、所定の外部装置（図示せず）に組み込まれている。図７では、その外部装置の外部電源回路６９のみが示されている。
【０００８】
ＬＳＩ２００は、当該ＬＳＩ２００の所定の機能を発揮するために設けられた内部回路群を有しているが、図７ではそのうちの一つの内部回路６１のみを示している。ＬＳＩ２００はさらに、内部回路６１の出力信号Ｓ６１が出力される外部出力端子６７と、内部回路６１と外部出力端子６７との間をインターフェースする出力インターフェース回路６２と、ＬＳＩ２００の内部に所定の内部電源電圧ＶINT（＝３．３Ｖ）を供給する内部電源回路６８とを備えている。なお、外部装置の外部電源回路６９は、ＬＳＩ２００の内部に外部電源電圧ＶEXT（＝５Ｖまたは３．３Ｖ）を供給する。
【０００９】
従来の出力インターフェース回路６２は、電源電圧が５Ｖの時に最適な動作をする５Ｖ系出力バッファ回路６３と、電源電圧が３．３Ｖの時に最適な動作をする３．３Ｖ系出力バッファ回路６４とを有している。５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッファ回路６４は、外部電源電圧ＶEXTの値に応じて切り換えて使用される。
【００１０】
内部回路６１には、内部電源回路６８から内部電源電圧ＶINTが供給される。５Ｖ系出力バッファ回路６３には、外部電源回路６９からの外部電源電圧ＶEXTと内部電源回路６８からの内部電源電圧ＶINTの双方が供給される。３．３Ｖ系出力バッファ回路６４には、スイッチ６５を介して内部電源電圧ＶINTあるいは外部電源電圧ＶEXTが供給される。
【００１１】
内部回路６１の出力信号Ｓ６１は、５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッファ回路６４の双方に入力される。５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッファ回路６４は、内部回路６１の出力信号Ｓ６１に応じてそれぞれ出力信号Ｓ６３とＳ６４を出力する。それら二つの出力信号Ｓ６３とＳ６４のいずれか一方が、スイッチ６６を介して外部出力端子６７に送られる。
【００１２】
５Ｖ系出力バッファ回路６３を構成するＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタ（以下、ＭＯＳトランジスタという）は、３．３Ｖ系出力バッファ回路６４を構成するＭＯＳトランジスタとは異なる特性を有している。すなわち、５Ｖ系出力バッファ回路６３を構成するＭＯＳトランジスタは、印加される最大電源電圧が５Ｖと高いため、３．３Ｖ系出力バッファ回路６４を構成するＭＯＳトランジスタに比べてゲート酸化膜が厚く形成され、また論理閾値も高く設定されている。
【００１３】
そこで、外部電源電圧ＶEXTが５Ｖの時には、５Ｖ系出力バッファ回路６３が外部出力端子６７に接続されるようにスイッチ６６が設定される。それと同時に、３．３Ｖ系出力バッファ回路６４が内部電源回路６８に接続されるようにスイッチ６５が設定される。その結果、外部電源電圧ＶEXT（＝５Ｖ）で動作する５Ｖ系出力バッファ回路６３の出力信号Ｓ６３が、外部出力端子６７に出力されるようになる。内部電源電圧ＶEXT（＝３．３Ｖ）で動作する３．３Ｖ系出力バッファ回路６４の出力信号Ｓ６４は、外部出力端子６７には出力されない。
【００１４】
外部電源電圧ＶEXTが３．３Ｖの場合には、スイッチ６６は、３．３Ｖ系出力バッファ回路６４が外部出力端子６７に接続されるように設定される。それと同時に、スイッチ６５は、３．３Ｖ系出力バッファ回路６４が外部電源回路６９に接続されるように設定される。その結果、外部電源電圧ＶEXT（＝３．３Ｖ）で動作する３．３Ｖ系出力バッファ回路６４の出力信号Ｓ６４が、外部出力端子６７に出力されるようになる。５Ｖ系出力バッファ回路６３の出力信号Ｓ６３は、外部出力端子６７に出力されない。これは、５Ｖ系出力バッファ回路６３には３．３Ｖの外部電源電圧ＶEXTが供給されるので、その出力信号Ｓ６３は好ましくない特性を持つからである。
【００１５】
このように、従来のＬＳＩ２００では、外部電源電圧ＶEXTが５Ｖの時には、５Ｖの外部電源電圧ＶEXTで最適動作をする５Ｖ系出力バッファ回路６３の出力信号Ｓ６３が外部出力端子６７に出力され、外部電源電圧ＶEXTが３．３Ｖの時には、３．３Ｖの外部電源電圧ＶEXTで最適動作をする３．３Ｖ系出力バッファ回路６４の出力信号Ｓ６４が外部出力端子６７に出力される。こうして、外部電源電圧ＶEXTが５Ｖであっても３．３Ｖであっても、最適なインターフェース動作が得られるようになっている。
【００１６】
なお、スイッチ６５と６６は通常、トランジスタで構成されるスイッチではなくアルミニウム配線等によって形成される。すなわち、ＬＳＩ２００の製造過程において、外部電源電圧ＶEXTの値（５Ｖまたは３．３Ｖ）に応じて、上述したようにアルミニウム配線等の接続を変える（つまりアルミニウム配線等を形成するためのマスクパターンを変える）ことによって、５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッファ回路６４の切り替えが実現されるのである。
【００１７】
【発明が解決しようとする課題】
上述した従来のインターフェース回路６２には、以下に述べるような二つの問題がある。
【００１８】
第一に、従来のインターフェース回路６２では、外部電源電圧ＶEXTが５Ｖの場合には、スイッチ６６によって５Ｖ系出力バッファ回路６３が外部出力端子６７に接続されるため、外部電源電圧ＶEXTが５Ｖ〜３．３Ｖあるいは５Ｖ〜２Ｖの間で変化する場合にも、５Ｖ系出力バッファ回路６３がインターフェース動作を行うことになる。しかし、上述したように、５Ｖ系出力バッファ回路６３を構成するＭＯＳトランジスタは、３．３Ｖ系出力バッファ回路６４を構成するＭＯＳトランジスタに比べてゲート酸化膜が厚く形成され、また論理閾値も高く設定されているので、外部電源電圧ＶEXTが３．３Ｖ付近あるいは２Ｖ付近まで低下すると、出力信号Ｓ６３の遅延時間が急激に増加し、その結果、高速且つ安定したインターフェースが実現できなくなる、という問題が生じる。
【００１９】
外部電源電圧ＶEXTが５Ｖ〜３．３Ｖや５Ｖ〜２Ｖの間で変化する例としては、ＬＳＩ２００（外部装置）をバッテリーで駆動させる場合が挙げられる。バッテリー駆動の場合には、バッテリーの出力電圧（＝５Ｖ）はその使用時間や負荷状態に応じて変動し、またＬＳＩ２００の動作中にも放電により５Ｖから徐々に低下するのが一般的である。
【００２０】
第二に、従来のインターフェース回路６２では、５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッファ回路６４の切り替えを、アルミニウム配線等を形成するためのマスクパターンを変えることによって実現しているため、使用する出力バッファ回路６３、６４を外部電源電圧ＶEXTの変化に応じて切り換えることができない、という問題がある。
【００２１】
スイッチ６５と６６はトランジスタで構成することが可能であるから、そうすればこの第二の問題は解消される。しかし、出力バッファ回路６３、６４の所望の動作特性を維持しようとすると、スイッチ６５と６６を構成するトランジスタのサイズが大きくなり、出力バッファ回路６３、６４と同程度以上のチップ面積をスイッチ６５と６６が占有してしまう。その結果、ＬＳＩ２００それ自体のチップサイズが増大するという別の問題が生じる。
【００２２】
本発明は、これらの問題を解消するためになされたもので、その目的とするところは、チップサイズを拡大せずに、外部電源電圧が所定範囲（例えば５Ｖから３．３Ｖあるいは２Ｖまでの範囲）で変化しても高速且つ安定したインターフェース動作を実現できる出力インターフェース回路を備えた半導体集積回路装置を提供することにある。
【００２３】
本発明の他の目的は、外部電源電圧が内部電源電圧よりも低い場合に、外部出力端子にその時の外部電源電圧を越える電圧が出力されるのを防止できる出力インターフェース回路を備えた半導体集積回路装置を提供することにある。
【００２４】
本発明のさらに他の目的は、高電圧用（例えば５Ｖ系）の出力バッファ回路が使用されている時に、低電圧用（例えば３．３Ｖ系）の出力バッファ回路の出力端子に内部電源電圧よりも高い電圧が印加されるのを防止できる出力インターフェース回路を備えた半導体集積回路装置を提供することにある。
【００２５】
上記以外の本発明の目的は、以下の説明によって明らかにされる。
【００２６】
【課題を解決するための手段】
（１）  本発明の半導体集積回路装置は、
異なる振幅レベルを有する信号を出力可能な半導体集積回路装置であって、
内部回路と、
外部出力端子と、
前記内部回路と前記外部出力端子との間に接続された、前記内部回路から出力される出力信号に対応する信号を前記外部出力端子に供給するインターフェース回路と、
第１電源電圧の電圧レベルを監視し、その結果に基づいて制御信号を生成する制御信号生成回路とを備え、
前記インターフェース回路は、
前記第１電源電圧に対応する振幅レベルを持つ信号を出力する第１出力バッファ回路と、
前記第１電源電圧よりも低い第２電源電圧に対応する振幅レベルを持つ信号を出力する第２出力バッファ回路とを含んでおり、
前記インターフェース回路は、前記第１電源電圧が所定値まで降下したことを示す前記制御信号に応答して、前記出力信号が前記第１出力バッファ回路を経由して前記外部出力端子に供給される信号経路から、前記出力信号が前記第２出力バッファ回路を経由して前記外部出力端子に供給される信号経路に切り替えることを特徴とするものである。
【００２７】
（２）  本発明の半導体集積回路装置は、上述したとおり、異なる振幅レベルを有する信号を出力可能な半導体集積回路装置であって、内部回路と、外部出力端子と、それらの間に接続された、前記内部回路から出力される出力信号に対応する信号を前記外部出力端子に供給するインターフェース回路と、第１電源電圧の電圧レベルを監視し、その結果に基づいて制御信号を生成する制御信号生成回路とを備えている。そして、前記インターフェース回路は、前記第１電源電圧に対応する振幅レベルを持つ信号を出力する第１出力バッファ回路と、前記第１電源電圧よりも低い第２電源電圧に対応する振幅レベルを持つ信号を出力する第２出力バッファ回路とを含んでいて、前記第１電源電圧が所定値まで降下したことを示す前記制御信号に応答して、前記出力信号が前記第１出力バッファ回路を経由して前記外部出力端子に供給される信号経路から、前記出力信号が前記第２出力バッファ回路を経由して前記外部出力端子に供給される信号経路に切り替える。
【００２８】
このため、前記第１電源電圧（外部電源電圧）が前記所定値より高い時には、前記内部回路から出力される前記出力信号は、前記第１出力バッファ回路を経由して前記外部出力端子に供給される一方、前記第１電源電圧が前記所定値まで降下すると、前記内部回路から出力される前記出力信号は、前記第２出力バッファ回路を経由して前記外部出力端子に供給される。よって、前記外部電源電圧の値が所定範囲内で変化しても、高速且つ安定したインターフェース動作が実現される。
【００２９】
また、前記出力信号が前記第１出力バッファ回路を経由して前記外部出力端子に供給される信号経路から、前記出力信号が前記第２出力バッファ回路を経由して前記外部出力端子に供給される信号経路への切り替えは、前記第１電源電圧が前記所定値まで降下したことを示す前記制御信号に応答して自動的になされる。このため、それら二つの信号経路の切り替えのためにトランジスタによるスイッチを設ける必要がない。したがって、チップサイズの拡大も防止できる。
【００３０】
（３）  本発明の半導体集積回路装置の好ましい例では、前記内部回路が、前記第２電源電圧を受けて動作すると共に、前記第２電源電圧に対応する振幅レベルを持つ信号を出力する。
【００３１】
本発明の半導体集積回路装置の他の好ましい例では、前記内部回路が前記外部出力端子を介して接続される外部回路は、前記第１電源電圧を受けて動作する。
【００３２】
本発明の半導体集積回路装置のさらに他の好ましい例では、前記所定の電圧値が前記第２電源電圧とされる。
【００３３】
本発明の半導体集積回路装置のさらに他の好ましい例では、前記制御信号生成回路が、前記第１電源電圧の電圧値を監視して前記第１電源電圧が前記所定値以上であるか否かを判定する検出回路を含む。
【００３４】
本発明の半導体集積回路装置のさらに他の好ましい例では、前記制御信号生成回路が、前記第１電源電圧が前記所定値以上であるか否かを示す情報が設定していると共に、当該情報に基づいて前記制御信号を生成するレジスタを含む。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記第２出力バッファ回路と前記外部出力端子との間に設けられた、前記第２出力バッファ回路から出力される前記出力信号を受信する出力レベル調整回路をさらに備えており、
前記出力レベル調整回路は、前記第１電源電圧が前記所定値まで降下したことを示す前記制御信号に応答して、前記第２出力バッファ回路から出力される前記出力信号の振幅レベルを前記第１電源電圧に対応する振幅レベルに変換してから、前記外部出力端子に出力する。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記出力レベル調整回路が、前記第１電源電圧が前記所定値より高いことを示す前記制御信号に応答して、前記第２出力バッファ回路の出力端子に印加される電圧が、前記第２電源電圧以下になるように制御する。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記出力レベル調整回路が、ノンドープの第１トランジスタ、ノンドープの第２トランジスタ及びノンドープの第３トランジスタを備えており、
前記第１トランジスタの第１端子には、前記第２電源電圧が供給され、
前記第１トランジスタの第２端子は、前記第３トランジスタのゲートに接続され、
前記第１トランジスタのゲートには、前記制御信号が供給され、
前記第２トランジスタの第１端子には、前記第１電源電圧が供給され、
前記第２トランジスタの第２端子は、前記第３トランジスタのゲートに接続され、
前記第２トランジスタのゲートには、前記第１トランジスタのゲートに供給される前記制御信号とは異なる論理レベルの値が供給され、
前記第３トランジスタの第１端子には、前記第２出力バッファ回路から出力される前記制御信号が供給され、
前記第３トランジスタの第２端子は、前記外部出力端子に接続され、
前記制御信号が、前記第１電源電圧が前記所定の電圧値より高いことを示す場合は、前記第３トランジスタのゲートに前記第２電源電圧が供給され、
前記制御信号が、前記第１電源電圧が前記所定の電圧値まで降下したことを示す場合は、前記第３トランジスタのゲートに前記第１電源電圧が供給される。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記第１出力バッファ回路を構成するトランジスタのゲート耐圧及び論理閾値レベルが、それぞれ、前記第２出力バッファ回路を構成するトランジスタのゲート耐圧及び論理閾値レベルよりも高く設定される。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記第１出力バッファ回路が、前記第１電源電圧の供給を受けると共に、前記第１電源電圧が前記所定値より高いことを示す前記制御信号に応答して、前記出力信号の振幅レベルを前記第１電源電圧に対応する振幅レベルに変換し、
前記第２出力バッファ回路が、前記第２電源電圧の供給を受けると共に、前記第１電源電圧が前記所定値まで降下したことを示す前記制御信号に応答して、前記出力信号の振幅レベルを前記第２電源電圧に対応する振幅レベルに変換する。
本発明の半導体集積回路装置のさらに他の好ましい例では、前記制御信号は、第１制御信号と、当該第１制御信号とは異なる論理レベルの第２制御信号とを含んでおり、
前記第１電源電圧が前記所定値まで降下したことを示す前記第１制御信号に応答して、前記第１出力バッファ回路の出力が高インピーダンスとされ、
前記第１電源電圧が前記所定値より高いことを示す前記第２制御信号に応答して、前記第２出力バッファ回路の出力が高インピーダンスとされる。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。
【００３６】
（第１実施形態）
図１は、本発明の第１実施形態のインターフェース回路２を備えたＬＳＩ１００の要部構成を示す。このＬＳＩ１００は、所定の外部装置（図示せず）に組み込まれており、図１ではその外部装置の外部電源回路９のみが示されている。外部電源回路９は、ＬＳＩ１００の内部に対して所定の外部電源電圧ＶEXTを供給する。
【００３７】
ＬＳＩ１００は、当該ＬＳＩ１００の所定の機能を発揮するために設けられた内部回路群を有しているが、図１ではそのうちの一つの内部回路１のみを示している。ＬＳＩ１００はさらに、内部回路１の出力信号Ｓ１が出力される外部出力端子６と、内部回路１と外部出力端子６との間をインターフェースする出力インターフェース回路２と、外部電源電圧ＶEXTの状態を示す信号が記憶される外部電源電圧状態レジスタ７と、ＬＳＩ１００の内部回路１と他の内部回路群に対して所定の内部電源電圧ＶINTを供給する内部電源回路８とを備えている。
【００３８】
内部電源回路８の供給する内部電源電圧ＶINTは、例えば３．３Ｖとされ一定である。外部電源回路９がＬＳＩ１００に対して供給する外部電源電圧ＶEXTは、例えば５Ｖとされる。外部電源電圧ＶEXTは、内部電源電圧ＶINTとは異なり、例えば５Ｖ〜３．３Ｖ（あるいは２Ｖ）の範囲で変動する可能性がある。
【００３９】
外部電源電圧状態レジスタ７は、外部電源電圧ＶEXTの状態すなわち外部電源電圧ＶEXTが５Ｖ系であるか３．３Ｖ系であるかを示す制御信号Ｓ７ａとＳ７ｂを出力する。その時の外部電源電圧ＶEXTが５Ｖ系であるか３．３Ｖ系であるかを示す情報を外部電源電圧状態レジスタ７に対して書き込むことが必要であるが、これは種々の公知の方法で実行できる。ここでは、外部装置から所定の情報書込信号Ｓ７ｃを送ることによって実行するのが簡便で好ましい。しかし、外部電源電圧ＶEXTが５Ｖ系であるか３．３Ｖ系であるかを示す制御信号Ｓ７ａとＳ７ｂを出力できるものであれば、他の任意の方法でも実行できることは言うまでもない。
【００４０】
内部回路１は、内部電源回路８から内部電源電圧ＶINTの供給を受けて動作する。外部電源電圧状態レジスタ７も、内部電源回路８から内部電源電圧ＶINTの供給を受けて動作する。
【００４１】
出力インターフェース回路２の５Ｖ系出力バッファ回路３は、内部電源回路８と外部電源回路９の双方に接続されており、内部電源回路８または外部電源回路９のいずれか一方から内部電源電圧ＶINTまたは外部電源電圧ＶEXTの供給を受けて動作する。５Ｖ系出力バッファ回路３はまた、内部回路１の出力信号Ｓ１を受け、それに対応する信号Ｓ３を外部出力端子６に向けて出力する。この信号Ｓ３の出力は、外部電源電圧状態レジスタ７から出力される５Ｖ系出力バッファ許可信号Ｓ７ａに応じて実行される。５Ｖ系出力バッファ許可信号Ｓ７ａは、出力レベル調整回路５にも送られる。
【００４２】
出力インターフェース回路２の３．３Ｖ系出力バッファ回路４は、内部電源回路８のみに接続されており、内部電源回路８から内部電源電圧ＶINTの供給を受けて動作する。３．３Ｖ系出力バッファ回路４はまた、内部回路１の出力信号Ｓ１を受け、それに対応する信号Ｓ４を出力レベル調整回路５に向けて出力する。この信号Ｓ４の出力は、外部電源電圧状態レジスタ７から出力される３．３Ｖ系出力バッファ許可信号Ｓ７ｂに応じて実行される。３．３Ｖ系出力バッファ許可信号Ｓ７ｂは、５Ｖ系出力バッファ許可信号Ｓ７ａとは異なり、出力レベル調整回路５には送られない。
【００４３】
出力レベル調整回路５は、外部電源回路９のみに接続されており、外部電源回路９から外部電源電圧ＶEXTの供給を受けて動作する。出力レベル調整回路５はまた、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４を受け、それに対応する信号Ｓ５を外部出力端子６に向けて出力する。
【００４４】
出力レベル調整回路５を設けた第１の目的は、外部電源電圧ＶEXTが内部電源電圧ＶINT（＝３．３Ｖ）に等しいかそれよりも低い時に、出力レベル調整回路５の出力信号Ｓ５の電圧値がその時の外部電源電圧ＶEXTを越えないように調整することにある。出力レベル調整回路５を設けた第２の目的は、外部電源電圧ＶEXTが５Ｖであって５Ｖ系出力バッファ回路３がアクティブになっている（すなわち、内部回路１が５Ｖ系出力バッファ回路３を介して外部出力端子６に接続されている）時に、外部電源電圧ＶEXT（＝５Ｖ）が３．３Ｖ系出力バッファ回路４の出力端子に印加されるのを防止することにある。
【００４５】
外部電源電圧状態レジスタ７は、外部電源電圧ＶEXTが５Ｖ系（すなわち５Ｖあるいはその近傍）であることを示す５Ｖ系出力バッファ許可信号Ｓ７ａ、または外部電源電圧ＶEXTが３．３Ｖ系（すなわち３．３Ｖあるいはその近傍）であることを示す３．３Ｖ系出力バッファ許可信号Ｓ７ｂを相補的に出力する。すなわち、外部電源電圧状態レジスタ７は、外部電源電圧ＶEXTの状態（または値）に応じて、５Ｖ系出力バッファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂのいずれか一方を交互に出力するのである。その結果、外部電源電圧ＶEXTが所定値より大きいか否かに応じて、５Ｖ系出力バッファ回路３の出力信号Ｓ３と出力レベル調整回路５の出力信号Ｓ５のいずれか一方が外部出力端子６に送られ、当該ＬＳＩ１００の出力信号ＳOUTとして外部に出力される。
【００４６】
本発明の第１実施形態の出力インターフェース回路２では、上述したように、５Ｖ系出力バッファ回路３は、外部電源電圧ＶEXTが５Ｖ系であることを示す制御信号Ｓ７ａに応じて、出力信号Ｓ３を外部出力端子６に向けて出力する。３．３Ｖ系出力バッファ回路４は、外部電源電圧ＶEXTが３．３Ｖ系であることを示す制御信号Ｓ７ｂに応じて、出力信号Ｓ４を出力レベル調整回路５に向けて出力する。出力レベル調整回路５は、制御信号Ｓ７ａに応じて、出力信号Ｓ５を外部出力端子６に向けて出力する。
【００４７】
このため、外部電源電圧ＶEXTが５Ｖ系である時には、５Ｖ系出力バッファ回路３が出力信号Ｓ３を外部出力端子６に向けて出力する。外部電源電圧ＶEXTが３．３Ｖ系である時には、３．３Ｖ系出力バッファ回路４が出力信号Ｓ４を出力し、その出力信号Ｓ４を出力レベル調整回路５がレベル調整して出力信号Ｓ５として外部出力端子６に向けて出力する。よって、外部電源電圧ＶEXTの値が所定範囲（例えば５Ｖ〜３．３Ｖあるいは５Ｖ〜２Ｖ）内で変化しても、高速且つ安定したインターフェース動作が実現される。
【００４８】
また、５Ｖ系出力バッファ回路３の出力信号Ｓ３と出力レベル調整回路５の出力信号Ｓ５のどちらが外部出力端子６に向けて出力されるかは、外部電源電圧ＶEXTが５Ｖ系であるか３．３Ｖ系であるかを示す制御信号Ｓ７ａとＳ７ｂによって自動的に選択・調整される。このため、出力信号Ｓ３と出力信号Ｓ５の切り替えのためにトランジスタによるスイッチを設ける必要がない。したがって、ＬＳＩ１００のチップサイズの拡大も防止できる。
【００４９】
（出力インターフェース回路の具体的構成）
図２は、図１に示したインターフェース回路２の具体的な回路構成の一例を示す。
【００５０】
まず、５Ｖ系出力バッファ回路３について説明する。
【００５１】
５Ｖ系出力バッファ回路３は、ｐチャネル側制御回路３１と、ｎチャネル側制御回路３２と、ｐチャネル側レベルシフタ回路３３と、ｎチャネル側レベルシフタ回路３４と、ｐチャネルＭＯＳトランジスタ３５と、ｎチャネルＭＯＳトランジスタ３６とを有する。
【００５２】
ｐチャネル側制御回路３１は、ここではＮＡＮＤ回路から構成されている。このｐチャネル側制御回路３１は、５Ｖ系出力バッファ回路３への入力信号すなわち内部回路１からの出力信号Ｓ１と、５Ｖ系出力バッファ許可信号Ｓ７ａとを受けて、出力信号Ｓ３１をｐチャネル側レベルシフタ回路３３に出力する。この出力信号Ｓ３１の論理状態は、内部回路１の出力信号Ｓ１と５Ｖ系出力バッファ許可信号Ｓ７ａの双方の論理状態が高（Ｈ）レベルにある時に低（Ｌ）レベルとなり、出力信号Ｓ１と許可信号Ｓ７ａのいずれか一方の論理状態がＬレベルにある時にＨレベルとなる。
【００５３】
ｐチャネル側レベルシフタ回路３３は、ｐチャネル側制御回路３１の出力信号Ｓ３１を受け、その論理振幅が外部電源電圧ＶEXTと同じ値になるようにレベル調整する。そして、レベル調整して得た出力信号Ｓ３３をｐチャネルＭＯＳトランジスタ３５のゲートに向けて出力する。
【００５４】
ｎチャネル側制御回路３２は、ここではＮＯＲ回路から構成されている。このｎチャネル側制御回路３２は、５Ｖ系出力バッファ回路３への入力信号すなわち内部回路１の出力信号Ｓ１と、５Ｖ系出力バッファ許可信号Ｓ７ａとを受けて、出力信号Ｓ３２をｎチャネル側レベルシフタ回路３４に出力する。この出力信号Ｓ３２の論理状態は、内部回路１の出力信号Ｓ１がＨレベルにあるか、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルにあるか、あるいは内部回路１の出力信号Ｓ１がＨレベルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルにある時にＬレベルとなり、内部回路１の出力信号Ｓ１がＬレベルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時にＨレベルとなる。
【００５５】
ｎチャネル側レベルシフタ回路３４は、ｎチャネル側制御回路３２の出力信号Ｓ３２を受け、その論理振幅が外部電源電圧ＶEXTと同じ値になるようにレベル調整する。そして、レベル調整して得た出力信号Ｓ３４をｎチャネルＭＯＳトランジスタ３６のゲートに向けて出力する。
【００５６】
ｐチャネルＭＯＳトランジスタ３５のソースは、外部電源電圧ＶEXTが印加された電源線に接続され、ｎチャネルＭＯＳトランジスタ３６のソースは接地線に接続されている。ｐチャネルＭＯＳトランジスタ３５のドレインは、ｎチャネルＭＯＳトランジスタ３６のドレインに接続されており、それら両ドレインの接続点３７から５Ｖ系出力バッファ回路３の出力信号Ｓ３が取り出される。ｐチャネルＭＯＳトランジスタ３５のゲートは、ｐチャネル側レベルシフタ回路３３の出力端子に接続されており、ｐチャネル側レベルシフタ回路３３の出力信号Ｓ３３が印加される。ｎチャネルＭＯＳトランジスタ３６のゲートは、ｎチャネル側レベルシフタ回路３４の出力端子に接続されており、ｎチャネル側レベルシフタ回路３４の出力信号Ｓ３４が印加される。
【００５７】
上述したように、ｐチャネルＭＯＳトランジスタ３５のソースとドレインは、外部電源電圧ＶEXTが印加された電源線と接続点３７にそれぞれ接続されている。よって、ｐチャネル側制御回路３１の出力信号Ｓ３１がＬレベルにある時にのみ、換言すれば、内部回路１の出力信号Ｓ１と５Ｖ系出力バッファ許可信号Ｓ７ａの双方の論理状態がＨレベルにある時にのみ、ｐチャネルＭＯＳトランジスタ３５は導通状態（ＯＮ）となる。
【００５８】
また、ｎチャネルＭＯＳトランジスタ３６のソースとドレインは、上述したように、接地線と接続点３７にそれぞれ接続されている。よって、ｎチャネル側制御回路３２の出力信号Ｓ３２がＨレベルにある時にのみ、換言すれば、内部回路１の出力信号Ｓ１がＬレベルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時にのみ、ｎチャネルＭＯＳトランジスタ３６はＯＮとなる。
【００５９】
このように、内部回路１の出力信号Ｓ１と５Ｖ系出力バッファ許可信号Ｓ７ａの双方の論理状態がＨレベルにある時に、ｐチャネルＭＯＳトランジスタ３５がＯＮとなり、ｎチャネルＭＯＳトランジスタ３６は遮断状態（ＯＦＦ）となる。したがって、その時には、出力信号Ｓ３はＨレベルとなり、その論理振幅は外部電源電圧ＶEXTに等しい。
【００６０】
内部回路１の出力信号Ｓ１がＬレベルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時には、ｎチャネルＭＯＳトランジスタ３６がＯＮとなり、ｐチャネルＭＯＳトランジスタ３５がＯＦＦとなる。したがって、その時には、出力信号Ｓ３はＬレベルとなり、その論理振幅は接地電位に等しい。
【００６１】
内部回路１の出力信号Ｓ１と５Ｖ系出力バッファ許可信号Ｓ７ａの双方がＬレベルにある時には、ｐチャネルＭＯＳトランジスタ３５とｎチャネルＭＯＳトランジスタ３６の双方がＯＦＦとなる。したがって、その時には、出力信号Ｓ３は高インピーダンス状態となる。
【００６２】
次に、３．３Ｖ系出力バッファ回路４について説明する。
【００６３】
３．３Ｖ系出力バッファ回路４は、ｐチャネル側制御回路４１と、ｎチャネル側制御回路４２と、ｐチャネルＭＯＳトランジスタ４３と、ｎチャネルＭＯＳトランジスタ４４とを有する。
【００６４】
ｐチャネル側制御回路４１は、ここではＮＡＮＤ回路から構成されている。このｐチャネル側制御回路４１は、３．３Ｖ系出力バッファ回路４への入力信号すなわち内部回路１の出力信号Ｓ１と、３．３Ｖ系出力バッファ許可信号Ｓ７ｂとを受けて、出力信号Ｓ４１をｐチャネルＭＯＳトランジスタ４３のゲートに向けて出力する。ｐチャネル側制御回路４１の出力信号Ｓ４１の論理状態は、内部回路１の出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＨレベルにある時にＬレベルとなり、出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ７ｂのいずれか一方がＬレベルにある時にＨレベルとなる。
【００６５】
ｎチャネル側制御回路４２は、ここではＮＯＲ回路から構成されている。このｎチャネル側制御回路４２は、３．３Ｖ系出力バッファ回路４への入力信号すなわち内部回路１の出力信号Ｓ１と、３．３Ｖ系出力バッファ許可信号Ｓ７ｂとを受けて、出力信号Ｓ４２をｎチャネルＭＯＳトランジスタ４４のゲートに向けて出力する。ｎチャネル側制御回路４２の出力信号Ｓ４２の論理状態は、内部回路１の出力信号Ｓ１がＨレベルにあるか、３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベルにあるか、あるいは内部回路１の出力信号Ｓ１がＨレベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベルにある時に、Ｌレベルとなり、内部回路１の出力信号Ｓ１がＬレベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルにある時に、Ｈレベルとなる。
【００６６】
ｐチャネルＭＯＳトランジスタ４３のソースは、内部電源電圧ＶINTが印加された電源線に接続され、その接続点４６から内部電源電圧ＶINTが取り出される。ｎチャネルＭＯＳトランジスタ４４のソースは接地されている。ｐチャネルＭＯＳトランジスタ４３のドレインは、ｎチャネルＭＯＳトランジスタ４４のドレインに接続されており、それら両ドレインの接続点４５から３．３Ｖ系出力バッファ回路４の出力信号Ｓ４が取り出される。
【００６７】
上述したように、ｐチャネルＭＯＳトランジスタ４３のソースとドレインは、内部電源電圧ＶINTが印加された電源線と接続点４５にそれぞれ接続されている。よって、ｐチャネル側制御回路４１の出力信号Ｓ４１がＬレベルにある時にのみ、換言すれば、内部回路１の出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＨレベルにある時にのみ、ｐチャネルＭＯＳトランジスタ４３はＯＮとなる。
【００６８】
また、ｎチャネルＭＯＳトランジスタ４４のソースとドレインは、上述したように、接地線と接続点４５にそれぞれ接続されている。よって、ｎチャネル側制御回路４２の出力信号Ｓ４２がＨレベルにある時にのみ、換言すれば、内部回路１の出力信号Ｓ１がＬレベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルにある時にのみ、ｎチャネルＭＯＳトランジスタ４４はＯＮとなる。
【００６９】
このように、内部回路１の出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＨレベルにある時には、ｐチャネルＭＯＳトランジスタ４３がＯＮとなり、ｎチャネルＭＯＳトランジスタ４４はＯＦＦとなる。したがって、その時には、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４はＨレベルとなり、その論理振幅は内部電源電圧ＶINTに等しい。
【００７０】
内部回路１の出力信号Ｓ１がＬレベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルにある時には、ｐチャネルＭＯＳトランジスタ４３がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ４４がＯＮとなる。したがって、その時には、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４はＬレベルとなる。
【００７１】
内部回路１の出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＬレベルにある時と、内部回路１の出力信号Ｓ１がＨレベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベルにある時には、ｐチャネルＭＯＳトランジスタ４３とｎチャネルＭＯＳトランジスタ４４の双方がＯＦＦとなる。したがって、その時には、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は高インピーダンス状態となる。
【００７２】
５Ｖ系出力バッファ回路３のｐチャネルＭＯＳトランジスタ３５と３．３Ｖ系出力バッファ回路４のｐチャネルＭＯＳトランジスタ４３は、特性が異なっている。すなわち、５Ｖ系出力バッファ回路３のｐチャネルＭＯＳトランジスタ３５のゲート耐圧とソース−ドレイン間耐圧と論理閾値は、３．３Ｖ系出力バッファ回路４のｐチャネルＭＯＳトランジスタ４３のゲート耐圧とソース−ドレイン間耐圧と論理閾値よりもそれぞれ高くなっている。これは、５Ｖ系出力バッファ回路３のｐチャネルＭＯＳトランジスタ３５には、３．３Ｖという内部電源電圧ＶINTよりも高くなりうる外部電源電圧ＶEXT（５Ｖ〜３．３Ｖあるいは５Ｖ〜２Ｖ）が印加されるため、その印加電圧に耐えるようにしたものである。５Ｖ系出力バッファ回路３のｎチャネルＭＯＳトランジスタ３６と３．３Ｖ系出力バッファ回路４のｎチャネルＭＯＳトランジスタ４４の特性についても、同様である。
【００７３】
続いて、出力レベル調整回路５について説明する。
【００７４】
出力レベル調整回路５は、三つのｎチャネルのノンドープＭＯＳトランジスタ５１、５２、５３と、一つのインバータ５４を備えている。ＭＯＳトランジスタ５２と５３とインバータ５４は、ＭＯＳトランジスタ５１の動作を制御するために設けられている。
【００７５】
ＭＯＳトランジスタ５１のドレインは、３．３Ｖ系出力バッファ回路４のＭＯＳトランジスタ４３と４４の接続点４５に接続されており、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４が印加される。ＭＯＳトランジスタ５１のソースは、外部出力端子６に接続されており、そこから出力レベル調整回路５の出力信号Ｓ５が取り出されるようになっている。
【００７６】
ＭＯＳトランジスタ５１のゲートは、ＭＯＳトランジスタ５２を介して３．３Ｖ系出力バッファ回路４の接続点４６に接続されており、ＭＯＳトランジスタ５２がＯＮになると内部電源電圧ＶINTが印加されるようになっている。ＭＯＳトランジスタ５１のゲートはまた、ＭＯＳトランジスタ５３を介して、外部電源電圧ＶEXTが印加された電源線に接続されており、ＭＯＳトランジスタ５３がＯＮになると外部電源電圧ＶEXTが印加されるようになっている。
【００７７】
ＭＯＳトランジスタ５２のドレインは、内部電源電圧ＶINTが印加された３．３Ｖ系出力バッファ回路４の接続点４６に接続され、ＭＯＳトランジスタ５２のソースは、ＭＯＳトランジスタ５１のゲートに接続されている。ＭＯＳトランジスタ５２のゲートには、５Ｖ系出力バッファ許可信号Ｓ７ａが印加される。ＭＯＳトランジスタ５２は、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時にＯＮとなり、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルにある時にＯＦＦとなる。
【００７８】
ＭＯＳトランジスタ５３のドレインは、外部電源電圧ＶEXTが印加された電源線に接続され、ＭＯＳトランジスタ５３のソースは、ＭＯＳトランジスタ５１のゲートに接続されている。ＭＯＳトランジスタ５３のゲートには、インバータ５４を介して５Ｖ系出力バッファ許可信号Ｓ７ａが印加される。したがって、ＭＯＳトランジスタ５３は、ＭＯＳトランジスタ５２と逆の動作をする。すなわち、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時にＯＦＦとなり、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルにある時にＯＮとなる。
【００７９】
このように、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにある時には、ＭＯＳトランジスタ５２がＯＮとなり、ＭＯＳトランジスタ５３がＯＦＦとなるから、ＭＯＳトランジスタ５１のゲートには、接続点４６より内部電源電圧ＶINTが印加される。その結果、内部電源電圧ＶINTに等しいかゼロの値を持つ出力信号Ｓ４が、ＭＯＳトランジスタ５１のドレインに印加される。こうして、外部電源電圧ＶEXTが５Ｖ系であっても、３．３Ｖ系出力バッファ回路４の出力端子４５に印加される電圧を、内部電源電圧ＶINT以下に抑えることが可能となる。
【００８０】
逆に、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルにある時には、ＭＯＳトランジスタ５２がＯＦＦとなり、ＭＯＳトランジスタ５３がＯＮとなるから、ＭＯＳトランジスタ５１のゲートには外部電源電圧ＶEXTが印加される。その結果、この場合にも、内部電源電圧ＶINTに等しいかゼロの値を持つ出力信号Ｓ４がＭＯＳトランジスタ５１のドレインに印加され、３．３Ｖ系出力バッファ回路４の出力端子４５に印加される電圧は内部電源電圧ＶINT以下となる。
【００８１】
（図２の出力インターフェース回路の動作）
次に、図３と図４のタイミングチャートを参照しながら、図２の構成を持つインターフェース回路２の動作を説明する。このインターフェース回路２の動作は、外部電源電圧ＶEXTが内部電源電圧ＶINTよりも高い場合（ＶEXT＞ＶINT）と、外部電源電圧ＶEXTが内部電源電圧ＶINTに等しいかそれよりも低い場合（ＶEXT≦ＶINT）とで異なるので、最初にＶEXT＞ＶINTの場合について図３を参照しながら説明し、続いてＶEXT≦ＶINTの場合について図４を参照しながら説明する。
【００８２】
（ＶEXT＞ＶINTの場合の動作）
ＶEXT＞ＶINTの場合の例として、ＶEXT＝５Ｖ、ＶINT＝３．３Ｖであるとする。入力信号Ｓ１は、時刻ｔ0とそれ以前ではＬレベルであり、その後の時刻ｔ1でＨレベルに変化し、さらにその後の時刻ｔ2で再びＬレベルに戻るものとする。時刻ｔ0より前では、５Ｖ系出力バッファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＬレベルにあるとする。また、これら三つの信号Ｓ１、Ｓ７ａ、Ｓ７ｂの論理振幅は、いずれも３．３Ｖであるとする。
【００８３】
当該ＬＳＩに外部電源電圧ＶEXTが供給されると、ＶEXT＝５Ｖであるため、外部電源電圧状態レジスタ７には、公知の方法で外部電源電圧ＶEXTが５Ｖ系であることが記憶せしめられ、時刻ｔ0に５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルにされる。この時、３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＬレベルにあり、以後その状態は保たれる。
【００８４】
その結果、５Ｖ系出力バッファ回路３では、時刻ｔ0において、ｐチャネル側制御回路３１の出力信号Ｓ３１はＨレベルを保ち、ｎチャネル側制御回路３２の出力信号Ｓ３２はＬレベルからＨレベルに変化する。出力信号Ｓ３１とＳ３２の論理振幅は、いずれも３．３Ｖであるから、ｐチャネルＭＯＳトランジスタ３５とｎチャネルＭＯＳトランジスタ３６に印加されている外部電源電圧ＶEXT（＝５Ｖ）に対して不十分である。そこで、ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４は、それぞれ、ｐチャネル側制御回路３１の出力信号Ｓ３１とｎチャネル側制御回路３２の出力信号Ｓ３２の論理振幅を増幅し、ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３４の論理振幅を５Ｖとする。時刻ｔ0では、こうしてｐチャネルＭＯＳトランジスタ３５がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３６がＯＮとなるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３は高インピーダンス（Ｈｉ−Ｚ）状態からＬレベルに変化する。
【００８５】
他方、３．３Ｖ系出力バッファ回路４では、時刻ｔ0の前後で、３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＬレベルに保たれるため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベルを保つ。その結果、時刻ｔ0では、ｐチャネルＭＯＳトランジスタ４３とｎチャネルＭＯＳトランジスタ４４の双方がＯＦＦとなるから、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態を保つ。
【００８６】
出力レベル調整回路５では、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルであるため、時刻ｔ0において、ｎチャネルノンドープＭＯＳトランジスタ５２がＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５３がＯＦＦとなる。その結果、ｎチャネルノンドープＭＯＳトランジスタ５１のゲート電圧ＶG51は、内部電源電圧ＶINT（＝３．３Ｖ）に保たれる。
【００８７】
なお、ｎチャネルノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態からＬレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に高インピーダンス状態からＬレベルに変化する。
【００８８】
その後、時刻ｔ1において、入力信号Ｓ１がＬレベルからＨレベルに変化すると、５Ｖ系出力バッファ回路３では、ｐチャネル側制御回路３１の出力信号Ｓ３１がＨレベルからＬレベルに変化し、ｎチャネル側制御回路３２の出力信号Ｓ３２もＨレベルからＬレベルに変化する。ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３４もＬレベルに変化する。時刻ｔ1では、ｐチャネルＭＯＳトランジスタ３５がＯＮとなり、ｎチャネルＭＯＳトランジスタ３６がＯＦＦとなるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３はＬレベルからＨレベルに変化する。出力信号Ｓ３の論理振幅は５Ｖで外部電源電圧ＶEXTに等しい。
【００８９】
３．３Ｖ系出力バッファ回路４では、時刻ｔ1の前後で、３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＬレベルに保たれるため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベルを保つ。その結果、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態を保つ。
【００９０】
出力レベル調整回路５では、時刻ｔ1では、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルであるため、ｎチャネル・ノンドープＭＯＳトランジスタ５２がＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５３がＯＦＦとなる。その結果、ｎチャネルノンドープＭＯＳトランジスタ５１のゲート電圧ＶG51は、内部電源電圧ＶINT（＝３．３Ｖ）に保たれる。
【００９１】
ｎチャネルノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＬレベルからＨレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に、ＬレベルからＨレベルに変化する。出力信号Ｓ４の論理振幅は内部電源電圧ＶINT（＝３．３Ｖ）に等しく、出力信号Ｓ５の論理振幅は外部電源電圧ＶEXT（＝５Ｖ）に等しい。
【００９２】
その後、時刻ｔ2において、入力信号Ｓ１がＨレベルからＬレベルに再び変化すると、５Ｖ系出力バッファ回路３では、ｐチャネル側制御回路３１の出力信号Ｓ３１がＬレベルからＨレベルに変化し、ｎチャネル側制御回路３２の出力信号Ｓ３２もＬレベルからＨレベルに変化する。ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３４もＨレベルに変化する。その結果、時刻ｔ2では、ｐチャネルＭＯＳトランジスタ３５がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３６がＯＮとなるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３はＨレベルからＬレベルに変化する。
【００９３】
３．３Ｖ系出力バッファ回路４では、時刻ｔ2の前後で、３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＬレベルに保たれるため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベルを保つ。その結果、時刻ｔ2でも、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態を保つ。
【００９４】
出力レベル調整回路５では、時刻ｔ2で、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルであるため、ｎチャネル・ノンドープＭＯＳトランジスタ５２がＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５３がＯＦＦとなる。その結果、ｎチャネルノンドープＭＯＳトランジスタ５１のゲート電圧は、内部電源電圧ＶINT（＝３．３Ｖ）に保たれる。
【００９５】
なお、ｎチャネルノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＨレベルからＬレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に、ＨレベルからＬレベルに変化する。
【００９６】
（ＶEXT≦ＶINTの場合の動作）
ＶEXT≦ＶINTの場合の例として、ＶEXT＝２．０Ｖ、ＶINT＝３．３Ｖであるとする。入力信号Ｓ１は、ＶEXT＞ＶINTの場合と同様に、時刻ｔ0’とそれ以前ではＬレベルであり、その後の時刻ｔ1’でＨレベルに変化し、さらにその後の時刻ｔ2’で再びＬレベルに戻るものとする。時刻ｔ0’より前では、５Ｖ系出力バッファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＬレベルにあるとする。また、これら三つの信号Ｓ１、Ｓ７ａ、Ｓ７ｂの論理振幅は、いずれも３．３Ｖであるとする。
【００９７】
当該ＬＳＩに外部電源電圧ＶEXTが供給されると、ＶEXT＝２Ｖであるため、外部電源電圧状態レジスタ７には、公知の方法で外部電源電圧ＶEXTが３．３Ｖ系であることが記憶せしめられ、時刻ｔ0’に３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルにされる。この時、５Ｖ系出力バッファ許可信号Ｓ７ａはＬレベルにあり、以後その状態は保たれる。
【００９８】
その結果、５Ｖ系出力バッファ回路３では、時刻ｔ0’において、ｐチャネル側制御回路３１の出力信号Ｓ３１はＨレベルを保ち、ｎチャネル側制御回路３２の出力信号Ｓ３２はＬレベルを保つ。ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３４も、それぞれＨレベルとＬレベルを保つ。時刻ｔ0’では、こうしてｐチャネルＭＯＳトランジスタ３５がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ３６もＯＦＦとなるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３は高インピーダンス（Ｈｉ−Ｚ）状態を保つ。
【００９９】
他方、３．３Ｖ系出力バッファ回路４では、時刻ｔ0’において３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルに変化するため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベルからＨレベルに変化する。その結果、時刻ｔ0’では、ｐチャネルＭＯＳトランジスタ４３がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ４４がＯＮとなるから、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態からＬレベルに変化する。
【０１００】
出力レベル調整回路５では、時刻ｔ0’において５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルであるため、ｎチャネル・ノンドープＭＯＳトランジスタ５２がＯＦＦ、ｎチャネル・ノンドープＭＯＳトランジスタ５３がＯＮとなる。その結果、ｎチャネル・ノンドープＭＯＳトランジスタ５１のゲート電圧ＶG51は、外部電源電圧ＶEXT（＝２Ｖ）に保たれる。
【０１０１】
なお、ｎチャネルノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、高インピーダンス状態からＬレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に、高インピーダンス状態からＬレベルに変化する。
【０１０２】
その後、時刻ｔ1’において、入力信号Ｓ１がＬレベルからＨレベルに変化すると、５Ｖ系出力バッファ回路３では、ｐチャネル側制御回路３１の出力信号Ｓ３１はＨレベルに保たれ、ｎチャネル側制御回路３２の出力信号Ｓ３２はＬレベルに保たれる。ｐチャネル側レベルシフタ回路３３とｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３４も、それぞれＨレベルとＬレベルに保たれる。このため、時刻ｔ1’では、ｐチャネルＭＯＳトランジスタ３５がＯＦＦのままであり、ｎチャネルＭＯＳトランジスタ３６もＯＦＦのままであるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３は高インピーダンス状態を保つ。
【０１０３】
３．３Ｖ系出力バッファ回路４では、時刻ｔ1’において、３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＨレベルに保たれるため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＨレベルからＬレベルに変化し、ｎチャネル側制御回路４２の出力信号Ｓ４２はＨレベルからＬレベルに変化する。その結果、時刻ｔ1’では、ｐチャネルＭＯＳトランジスタ４３がＯＮとなり、ｎチャネルＭＯＳトランジスタ４４がＯＦＦとなるから、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＬレベルからＨレベルに変化する。出力信号Ｓ４の論理振幅は、内部電源電圧ＶINT（＝３．３Ｖ）に等しい。
【０１０４】
出力レベル調整回路５では、時刻ｔ1’においても、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルに保たれるため、ｎチャネル・ノンドープＭＯＳトランジスタ５２がＯＦＦ、ｎチャネルノンドープＭＯＳトランジスタ５３がＯＮである。その結果、ｎチャネルノンドープＭＯＳトランジスタ５１のゲート電圧ＶG51は、外部電源電圧ＶEXT（＝２．０Ｖ）に保たれる。
【０１０５】
時刻ｔ1’において、ｎチャネルノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＬレベルからＨレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に、ＬレベルからＨレベルに変化する。出力信号Ｓ４の論理振幅は内部電源電圧ＶINT（＝３．３Ｖ）に等しく、出力信号Ｓ５の論理振幅は外部電源電圧ＶEXT（＝２Ｖ）に等しい。
【０１０６】
その後、時刻ｔ2’において、入力信号Ｓ１がＨレベルからＬレベルに変化すると、５Ｖ系出力バッファ回路３では、各信号の状態は変化しないので、５Ｖ系出力バッファ回路３の出力信号Ｓ３は高インピーダンス状態を保つ。
【０１０７】
３．３Ｖ系出力バッファ回路４では、時刻ｔ2’において、３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルに保たれるため、ｐチャネル側制御回路４１の出力信号Ｓ４１はＬレベルからＨレベルに変化し、ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベルからＨレベルに変化する。その結果、時刻ｔ2’では、ｐチャネルＭＯＳトランジスタ４３がＯＦＦとなり、ｎチャネルＭＯＳトランジスタ４４がＯＮとなるから、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＨレベルからＬレベルに変化する。
【０１０８】
出力レベル調整回路５では、時刻ｔ2’においても５Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベルであるため、ｎチャネル・ノンドープＭＯＳトランジスタ５２がＯＦＦ、ｎチャネルノンドープＭＯＳトランジスタ５３がＯＮのままである。その結果、ｎチャネルノンドープＭＯＳトランジスタ５１のゲート電圧ＶG51は、外部電源電圧ＶEXT（＝２．０Ｖ）に保たれる。
【０１０９】
ｎチャネルノンドープＭＯＳトランジスタ５１のソース電圧ＶS51、すなわち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、ＨレベルからＬレベルに変化する。ｎチャネル・ノンドープＭＯＳトランジスタ５１のドレイン電圧ＶD51、すなわち出力レベル調整回路５の出力信号Ｓ５も、同様に、ＨレベルからＬレベルに変化する。
【０１１０】
以上説明したように、図２に示した本発明の第１実施形態のインターフェース回路２では、外部電源電圧ＶEXTの値に応じて５Ｖ系出力バッファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂを相補的（つまり交互）に発生させ、それによってそれぞれが高速且つ安定して動作する５Ｖ系出力バッファ回路３と３．３Ｖ系出力バッファ回路４を相補的に（選択的に）使用するので、外部電源電圧ＶEXTが５Ｖより低下しても高速且つ安定したインターフェース動作を実現できる。
【０１１１】
また、５Ｖ系出力バッファ回路３と３．３Ｖ系出力バッファ回路４の切り替えは、５Ｖ系出力バッファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂによって行われるので、別個にトランジスタによるスイッチを設ける必要がない。このため、ＬＳＩ１００のチップサイズの拡大も防止できる。
【０１１２】
外部電源電圧ＶEXTが３．３Ｖ系であって３．３Ｖ系出力バッファ回路４が使用されている（アクティブになっている）時には、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４の電圧値を出力レベル調整回路５によって低下させるので、外部電源電圧ＶEXTが内部電源電圧ＶINT（＝３．３Ｖ）より低くなっても、外部出力端子６から出力される出力信号ＳOUT（つまり出力信号Ｓ５）の電圧値は外部電源電圧ＶEXT（＝２Ｖ）よりも高くなることがない。
【０１１３】
さらに、外部電源電圧ＶEXTが内部電源電圧ＶINTより高い時に、３．３Ｖ系出力バッファ回路４の出力端子すなわちＭＯＳトランジスタ４３と４４の接続点４５に印加される電圧を、出力レベル調整回路５によって内部電源電圧ＶINT（＝３．３Ｖ）まで低下させるので、５Ｖ系出力バッファ回路３が使用されている場合に３．３Ｖ系出力バッファ回路４の出力端子ないし接続点４５に内部電源電圧ＶINT（＝３．３Ｖ）より高い電圧が印加されることがない。
【０１１４】
（確認試験）
本発明者は、本実施形態のインターフェース回路２の効果ないし利点を確認するため、実際にそのインターフェース回路２を製作して動作試験を行った。また、併せて従来のインターフェース回路６２（図７参照）についても同様にして動作試験を行った。その結果を図５に示す。
【０１１５】
図５は、外部電源電圧ＶEXT（Ｖ）の変化に対する出力遅延時間（ｎｓ）の変化を示すグラフである。図５において、実線で描かれた曲線は第１実施形態のインターフェース回路２によるものであり、破線で描かれた曲線は従来のインターフェース回路６２によるものである。
【０１１６】
従来のインターフェース回路６２では、外部電源電圧ＶEXTが５Ｖから２Ｖまで変化したときに、５．５Ｖ系出力バッファ回路６３のみでインターフェースするので、外部電源電圧ＶEXTが５Ｖから３．３Ｖまでの間では、出力遅延時間は約５ｎｓと良好であったが、外部電源電圧ＶEXTが３．３Ｖより低下すると、出力遅延時間は急激に増加した。例えば、外部電源電圧ＶEXTが２Ｖまで低下すると、出力遅延時間は約１５ｎｓと３倍に増加した。これは、外部電源電圧ＶEXTが５Ｖから２Ｖまで変化すると、その全域では高速なインターフェース動作が実行できないことを意味するものである。
【０１１７】
これに対し、本発明の第１実施形態のインターフェース回路２では、外部電源電圧ＶEXTが５Ｖから３．３Ｖまでの間では、５Ｖ系出力バッファ回路３が使用され、その時の出力遅延時間は約５ｎｓと良好であった。外部電源電圧ＶEXTが３．３Ｖから２Ｖまでの間は、５Ｖ系出力バッファ回路３に代えて３．３Ｖ系出力バッファ回路４が使用され、その時の出力遅延時間は約５ｎｓ〜２ｎｓと低く良好であった。これは、外部電源電圧ＶEXTが５Ｖから２Ｖまで変化しても、その全域で高速なインターフェース動作が実行できることを意味するものである。
【０１１８】
（第２実施形態）
図６は、本発明の第２実施形態のインターフェース回路２Ａを示す。このインターフェース回路２Ａは、外部電源電圧状態レジスタ７に代えて外部電源電圧検出回路１０を設けた点を除いて、図１に示した第１実施形態のインターフェース回路２と同じ構成を持つ。よって、図６において、同じ要素には図１におけるものと同じ符号を付してその説明を省略する。
【０１１９】
外部電源電圧検出回路１０は、外部電源電圧ＶEXTを常時検出しており、外部電源電圧ＶEXTが３．３Ｖよりも高い時には、５Ｖ系バッファ許可信号Ｓ１０ａをＨレベルにすると共に３．３Ｖ系バッファ許可信号Ｓ１０ｂをＬレベルにする。外部電源電圧ＶEXTが３．３Ｖに等しいかそれよりも低い時には、５Ｖ系バッファ許可信号Ｓ１０ａをＬレベルにすると共に３．３Ｖ系バッファ許可信号Ｓ１０ｂをＨレベルにする。このように、外部電源電圧検出回路１０では、外部電源電圧状態レジスタ７で使用された情報書込信号Ｓ７ｃは不要である。なお、外部電源電圧検出回路１０は、外部電源回路９から外部電源電圧ＶEXTの供給を受けて動作する。
【０１２０】
第２実施形態のインターフェース回路２Ａでは、外部電源電圧検出回路１０により外部電源電圧ＶEXTを常時検出しているため、例えばバッテリー駆動する場合のように、ＬＳＩ１００の動作中に外部電源電圧ＶEXTが徐々に低下する場合であっても、その時の外部電源電圧ＶEXTの値に応じて５Ｖ系バッファ許可信号Ｓ１０ａと３．３Ｖ系バッファ許可信号Ｓ１０ｂが自動的に切り替え制御される。このため、このような場合でも高速且つ安定したインターフェース動作を実現できるという利点がある。
【０１２１】
外部電源電圧検出回路１０の具体的構成の一例は、図６に示してある通りである。すなわち、外部電源電圧検出回路１０は、接続点１６で直列接続された二つの抵抗器１１と１２からなる抵抗分圧回路１３と、接続点１７で直列に接続された二つのインバータ１４と１５を有している。抵抗器１１の二つの端子は、外部電源回路９と接続点１６にそれぞれ接続されている。抵抗器１２の二つの端子は、接続点１６と接地線にそれぞれ接続されている。インバータ１４の入力端子と出力端子は、接続点１６と１７にそれぞれ接続されている。インバータ１４の出力端子すなわち接続点１７は、３．３Ｖ系出力バッファ回路４に接続されており、３．３Ｖ系バッファ許可信号Ｓ１０ｂは、接続点１７から３．３Ｖ系出力バッファ回路４に向けて送られる。インバータ１５の入力端子は、インバータ１４の出力端子すなわち接続点１７に接続されている。インバータ１５の出力端子は、５Ｖ系出力バッファ回路３と出力レベル調整回路５に接続されており、５Ｖ系バッファ許可信号Ｓ１０ａは、インバータ１５の出力端子から５Ｖ系出力バッファ回路３と出力レベル調整回路５に向けて送られる。
【０１２２】
接続点１６に生成される抵抗分圧回路１３の出力電圧は、外部電源電圧ＶEXTを抵抗器１１と１２の抵抗値の比に分割して得られる。こうして得た抵抗分圧回路１３の出力電圧が、インバータ１４の入力電圧となる。また、接続点１７に生成されるインバータ１４の出力電圧（これはインバータ１５の入力電圧となる）は、３．３Ｖ系バッファ許可信号Ｓ１０ｂとなる。インバータ１５の出力電圧は、５Ｖ系バッファ許可信号Ｓ１０ａとなる。
【０１２３】
よって、インバータ１４の論理閾値に合わせて抵抗分圧回路１３の抵抗器１１と１２の抵抗値を適宜設定すると、抵抗分圧回路１３の出力電圧すなわちインバータ１４の入力電圧の値が所望の値に調整され、その結果、例えば、外部電源電圧ＶEXTが３．３Ｖに等しいかあるいはそれより低い時に３．３Ｖ系バッファ許可信号Ｓ１０ｂがＨレベルとなり、外部電源電圧ＶEXTが３．４Ｖに等しいかあるいはそれより高い時に３．３Ｖ系バッファ許可信号Ｓ１０ｂがＬレベルとなるように設定できる。この場合、外部電源電圧ＶEXTが３．３Ｖに等しいかあるいはそれより低い時に５Ｖ系バッファ許可信号Ｓ１０ａがＬレベルとなり、外部電源電圧ＶEXTが３．４Ｖに等しいかあるいはそれより高い時に５Ｖ系バッファ許可信号Ｓ１０ａがＨレベルとなる。このように設定することにより、第１実施形態で述べたインターフェース動作が実現される。
【０１２４】
（変形例）
上述した第１および第２の実施形態では、インターフェース回路２と２Ａにおける５Ｖ系出力バッファ回路３と、３．３Ｖ系出力バッファ回路４と、出力レベル調整回路５として、図２に示す構成を使用しているが、本発明はこの構成には限定されない。上述した機能が得られるものであれば、他の任意の構成を使用できることは言うまでもない。
【０１２５】
さらに、上述した第１および第２の実施形態では、外部電源電圧ＶEXTが５Ｖ〜２Ｖで変動し、内部電源電圧ＶINTが３．３Ｖで一定とされているが、本発明はこれら以外の電圧にも適用できることはもちろんである。
【０１２６】
【発明の効果】
以上説明したように、本発明のインターフェース回路を備えた半導体集積回路装置によれば、チップサイズを拡大せずに、外部電源電圧が所定範囲（例えば５Ｖから３．３Ｖあるいは２Ｖまでの範囲）で変化しても高速且つ安定したインターフェース動作を実現できる。
【０１２７】
また、前記出力レベル調整回路が、前記外部電源電圧が前記内部電源電圧よりも低い場合に、前記第３出力信号の電圧レベルを前記外部電源電圧に等しくする機能を有するときには、外部電源電圧が内部電源電圧よりも低い場合に、外部出力端子にその時の外部電源電圧を越える電圧が出力されるのを防止できる効果がさらに得られる。
【０１２８】
さらに、前記出力レベル調整回路が、前記外部電源電圧が前記所定値より高い場合に、前記第２出力信号の電圧レベルを前記内部電源電圧以下に調整する機能を有するときには、高電圧用（例えば５Ｖ系）の出力バッファ回路が使用されている時に、低電圧用（例えば３．３Ｖ系）の出力バッファ回路の出力端子に内部電源電圧よりも高い電圧が印加されるのを防止できる効果がさらに得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の出力インターフェース回路が組み込まれたＬＳＩの要部を示す機能ブロック図である。
【図２】本発明の第１実施形態のインターフェース回路の具体的な回路構成の一例を示す機能ブロック図である。
【図３】外部電源電圧＞内部電源電圧の場合における、本発明の第１実施形態のインターフェース回路の動作を示すタイミングチャートである。
【図４】外部電源電圧≦内部電源電圧の場合における、本発明の第１実施形態のインターフェース回路の動作を示すタイミングチャートである。
【図５】本発明の第１実施形態の出力インターフェース回路と従来の出力インターフェース回路における、外部電源電圧の変化に対する出力遅延時間の変化を示すグラフである。
【図６】本発明の第２実施形態の出力インターフェース回路が組み込まれたＬＳＩの要部を示す機能ブロック図である。
【図７】従来の出力インターフェース回路が組み込まれたＬＳＩの要部を示す機能ブロック図である。
【符号の説明】
１  内部回路
２、２Ａ  インターフェース回路
３  ５Ｖ系出力バッファ回路
４  ３．３Ｖ系出力バッファ回路
５  出力レベル調整回路
６  外部出力端子
７  外部電源電圧状態レジスタ
８  内部電源回路
９  芸部電源回路
１０  外部電源電圧検出回路
１１、１２  抵抗器
１３  抵抗分圧回路
１４、１５  インバータ
１６、１７  接続点
３１  ｐチャネル側制御回路
３２  ｎチャネル側制御回路
３３  ｐチャネル側レベルシフタ回路
３４  ｎチャネル側レベルシフタ回路
３５  ｐチャネルＭＯＳトランジスタ
３６  ｎチャネルＭＯＳトランジスタ
３７  接続点
４１  ｐチャネル側制御回路
４２  ｎチャネル側制御回路
４３  ｐチャネルＭＯＳトランジスタ
４４  ｎチャネルＭＯＳトランジスタ
４５、４６  接続点
５１、５２、５３  ｎチャネル・ノンドープＭＯＳトランジスタ
５４  インバータ
【図１】
0004608063.tif 000002
【図２】
0004608063.tif 000003
【図３】
0004608063.tif 000004
【図４】
0004608063.tif 000005
【図５】
0004608063.tif 000006
【図６】
0004608063.tif 000007
【図７】
0004608063.tif 000008