(57)【特許請求の範囲】
【請求項１】
アドレス信号に応じてアンチヒューズボックスを選択するスペシャルテストモードデコーダと、
前記スペシャルテストモードデコーダの出力信号及びアドレス信号に応じてアンチヒューズバンクを選択するバンクセレクタと、
前記バンクセレクタの出力信号及びアドレス信号に応じて前記バンクセレクタによって選択されたアンチヒューズバンク内の特定のアンチヒューズを選択するスペシャルアドレスマルチプレクサと、
前記アンチヒューズ素子をプログラムするために負電圧を供給する負電圧発生器と、
前記アンチヒューズ素子がプログラムされたか否かを検出するために電源電圧を検出して複数のパワーアップディテクト信号を発生するパワーアップディテクタと、
前記スペシャルテストモードデコーダ、スペシャルアドレスマルチプレクサ、負電圧発生器の信号に応じて選択的にプログラムされるアンチヒューズ素子を含み、前記複数のパワーアップディテクト信号に応じて前記アンチヒューズ素子のプログラム可否によるデータをラッチするためのユニットアンチヒューズ回路と、
前記ユニットアンチヒューズ回路の出力信号及び外部制御信号に応じて不良セルをリペアするリペア回路と、
から構成されたことを特徴とするアンチヒューズリペア回路。
【請求項２】
前記スペシャルテストモードデコーダは、外部制御信号と特定のアドレス信号とを組み合せてイネーブル信号を生成する制御信号生成部と、
複数の入力アドレスをデコードするデコーダと、
前記デコーダの出力信号と前記イネーブル信号とを組み合せて特定のアンチヒューズボックスを選択する信号を出力する制御部とから構成されたことを特徴とする請求項１記載のアンチヒューズリペア回路。
【請求項３】
前記制御信号生成部は、前記外部制御信号と特定のアドレス信号とを組み合せる第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号を反転及び遅延させるための遅延回路とから構成されたことを特徴とする請求項２記載のアンチヒューズリペア回路。
【請求項４】
前記制御部は、前記イネーブル信号に応じて前記イネーブル信号と前記デコーダの特定出力信号とをそれぞれ組み合せて特定のアンチヒューズを選択する信号を生成する複数のＮＯＲゲートと、
前記ＮＯＲゲートのそれぞれの出力信号をそれぞれ遅延させる複数のインバータとから構成されたことを特徴とする請求項２記載のアンチヒューズリペア回路。
【請求項５】
前記バンクセレクタは、選択された少なくとも２個以上のアドレス信号をデコードするデコーダと、
前記スペシャルテストモードデコーダの出力信号を組み合せてイネーブル信号を出力する制御信号生成部と、
前記イネーブル信号出力に従って前記デコーダの出力信号を反転して特定のバンクを選択するための信号を生成するための手段とから構成されたことを特徴とする請求項１記載のアンチヒューズリペア回路。
【請求項６】
前記デコーダは、前記アドレス信号及びその反転信号をそれぞれラッチする第１及び第２ラッチ部と、
前記第１及び第２ラッチ部の出力信号を遅延させる手段と、
前記イネーブル信号に応じて前記ラッチ部の出力信号を遅延させる手段の出力を組合せるための複数のＮＡＮＤゲートと、前記複数のＮＡＮＤゲートのそれぞれの出力を反転させるためのインバータとから構成されたことを特徴とする請求項５記載のアンチヒューズリペア回路。
【請求項７】
前記制御信号生成部は、前記スペシャルテストモードデコーダの出力信号を組み合せる第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力を反転してイネーブル信号を生成するインバータとから構成されたことを特徴とする請求項５記載のアンチヒューズリペア回路。
【請求項８】
前記スペシャルアドレスマルチプレクサは、前記バンクセレクタの出力信号に応じて第１及び第２アドレス信号をデコードする第１デコーダと、
前記バンクセレクタの出力信号に応じて第３及び第４アドレス信号をデコードする第２デコーダと、
前記バンクセレクタの出力信号に応じて第５及び第６アドレス信号をデコードする第３デコーダと、
前記バンクセレクタの出力信号に応じて第７アドレス信号をデコードする第４デコーダと、
前記第１〜第４デコーダの出力を組み合せて特定のアンチヒューズを選択する信号を出力する出力部とから構成されたことを特徴とする請求項１記載のアンチヒューズリペア回路。
【請求項９】
前記第１〜第４デコーダは、入力端のＮＡＮＤゲートの出力信号をより高い第１電位に変えるレベルシフタを含んで構成されたことを特徴とする請求項８記載のアンチヒューズリペア回路。
【請求項１０】
前記出力部は、前記第１デコーダの出力信号を上位ビット信号に、前記第４デコーダの出力信号を上位ビット信号にデコードしてアンチヒューズ素子を選択する信号を出力する複数のＮＯＲゲートと、
前記第３デコーダの出力信号を下位ビット信号に、前記第４デコーダの出力信号を上位ビット信号にデコードして特定のアンチヒューズ素子を選択する信号を出力する複数のＮＯＲゲートとから構成されたことを特徴とする請求項８記載のアンチヒューズリペア回路。
【請求項１１】
前記ユニットアンチヒューズ回路は、前記アンチヒューズ素子を含み、
前記スペシャルテストモードデコーダ、前記スペシャルアドレスマルチプレクサ、前記負電圧発生器の信号に応じて前記アンチヒューズ素子をプログラムするプログラム部と、
前記パワーアップディテクタが出力する複数のパワーアップディテクト信号に応答して前記アンチヒューズ素子のプログラム可否を判断し、判断結果によるデータをラッチするための検出及びラッチ部と、
を含むことを特徴とする請求項１記載のアンチヒューズリペア回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアンチヒューズを用いたリペア回路に係り、特に不良セルをリペアするためのスペシャルアドレスマルチプレクサ(Special Address MUX)を含んでいるアンチヒューズリペア回路に関する。
【０００２】
【従来の技術】
従来の技術におけるリペアは、ウェーハ状態でレーザによりポリヒューズ(poly fuse)をブロー(blowing)するレーザリペア方式を採用している。パッケージされたメモリ素子はバーンインストレス(Burn-In Stress)を加えた後行う最終テストを経るが、このテストで５〜１５％の製品不良が発生する。しかし、パッケージした状態なので、レーザリペアが不可能である。このような製品不良を減らすために、アンチヒューズを用いたリペア技術が開発された。このようなアンチヒューズを実現するためには、アンチヒューズボックスにあるアンチヒューズ１個毎に特定のアドレスが必要である。アンチヒューズは１個ずつプログラムされるため、特定のアドレスを実現するには数多くのアドレスをデコードしなければならない。
【０００３】
ところで、アンチヒューズボックス当りヒューズは通常２２個なので、ヒューズの数が非常に多くなり、結果的に数多くのアドレスピンを追加しなければならないので、メモリチップの製作に問題がある。
【０００４】
【発明が解決しようとする課題】
従って、本発明の目的は、リペア用の特定アンチヒューズをプログラムする際、アンチヒューズのアドレスを指定するためのアドレスピンの追加無しに所望するアンチヒューズのアドレスをデコードして指定することができるアンチヒューズリペア回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るアンチヒューズリペア回路の代表的な構成は、アドレス信号に応じてアンチヒューズボックスを選択するスペシャルテストモードデコーダと、前記スペシャルテストモードデコーダの出力信号及びアドレス信号に応じてアンチヒューズバンクを選択するバンクセレクタと、前記バンクセレクタの出力信号及びアドレス信号に応じて前記バンクセレクタによって選択されたアンチヒューズバンク内の特定のアンチヒューズを選択するスペシャルアドレスマルチプレクサと、前記アンチヒューズ素子をプログラムするために負電圧を供給する負電圧発生器と、前記アンチヒューズ素子がプログラムされたか否かを検出するために電源電圧を検出して複数のパワーアップディテクト信号を発生するパワーアップディテクタ（power-up detector）と、前記スペシャルテストモードデコーダ、スペシャルアドレスマルチプレクサ、負電圧発生器の信号に応じて選択的にプログラムされるアンチヒューズ素子を含み、前記複数のパワーアップディテクト信号に応じて前記アンチヒューズ素子のプログラム可否によるデータをラッチするためのユニットアンチヒューズ回路と、前記ユニットアンチヒューズ回路の出力信号及び外部制御信号に応じて不良セルをリペアするリペア回路とから構成されたことを特徴とする。
【０００６】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【０００７】
図１は本発明の実施例に係るアンチヒューズリペア回路のブロック図である。同図に示すように、本発明の実施例に係るアンチヒュ−ス回路は、アンチヒューズ素子をプログラムするための負電圧を発生する負電圧発生器(negative voltage generator)４０と、第２〜第５アドレス信号Ａ１〜Ａ４に応じて特定のアンチヒューズボックスを選択する信号を出力するスペシャルテストモードデコーダ１０（以下、「ＳＴＭデコーダ」という）と、前記ＳＴＭデコーダ１０の出力信号及び第１３及び第１４アドレス信号Ａ１２及びＡ１３に応じて特定アンチヒューズボックスの特定のバンクを選択するのに用いられる信号を出力するバンクセレクタ２０と、前記バンクセレクタ２０の出力信号に応じて第１〜第７アドレス信号Ａ０〜Ａ６をデコードし、組み合せて特定のアンチヒューズを選択するのに用いられる信号を出力するスペシャルアドレスマルチプレクサ（以下、「ＳＡマルチプレクサ」という）３０と、アンチヒューズ素子をプログラムするユニットアンチヒューズ回路５０と、前記ユニットアンチヒューズ回路５０の出力信号に応じて不良セルをリペアするリペア回路（ＦＵＳＥ＿Ｙ＿ＡＦ）６０と、電源電圧を検出して第１〜第３制御信号（ｐｗｒｕｐ、ｐｗｒｕｐｂ及びｐｗｒ＿ｄ）を生成するパワーアップディテクタ７０とから構成される。
【０００８】
図２（ａ）は図１のＳＴＭデコーダ１０を説明するための回路図である。図７（ａ）及び図７（ｂ）の波形図及び図２（ｂ）を参照して高レベルの第３及び第４アドレス信号Ａ２及びＡ３によって３番目のアンチヒューズボックスを選択する回路の動作を説明する。
【０００９】
前記ＳＴＭデコーダ１０は、第１〜第３外部制御信号／ＲＡＳ、／ＣＡＳ及び／ＷＥと第８アドレス反転信号Ａ７ｂとを組み合せて第１イネーブル信号ｓｔｍｂを生成する制御信号生成部１１と、第２〜第５アドレス信号Ａ１〜Ａ４をデコードするデコーダ１２と、前記デコーダ１２の出力信号と前記第１イネーブル信号ｓｔｍｂとを組み合せて特定のアンチヒューズボックスを選択する信号ｃ４＿ａｆ１、ｃ５＿ａｆ２、ｃ６＿ａｆ３及びｃ１１＿ａｆ４を出力する制御部１３とから構成される。
【００１０】
前記制御信号生成部１１は、第１〜第３外部制御信号／ＲＡＳ、／ＣＡＳ及び／ＷＥと第８アドレス反転信号Ａ７ｂを入力信号とする第１ＮＯＲゲートＩ１０１と、前記ＮＯＲゲートＩ１０１の出力信号を反転及び遅延させて第１イネーブル信号ｓｔｍｂを生成する反転遅延部とから構成される。反転遅延部は直列接続されたインバータＩ１０２〜Ｉ１０６と、インバータＩ１０２及びインバータＩ１０３の接続点と接地との間に接続されたキャパシタＮ１０１と、インバータＩ１０３及びインバータＩ１０４の接続点と接地との間に接続されたキャパシタＮ１０２とからなる。前記第１〜第３外部制御信号／ＲＡＳ、／ＣＡＳ及び／ＷＥ及び第８アドレス反転信号Ａ７ｂが全て低レベルであれば、スペシャルテストモードに進入する。前記信号によって第１ＮＯＲゲートＩ１０１の出力は高レベルとなり、反転遅延部によって反転されて低レベルの第１イネーブル信号ｓｔｍｂが生成される。
【００１１】
前記デコーダ１２は第２〜第５アドレス信号Ａ１〜Ａ４をデコードする。前記デコーダ１２の出力信号のうち、第４、第５、第６及び第１１出力信号Ｄａ４、Ｄａ５、Ｄａ６及びＤａ１１はアンチヒューズボックスの選択に用いられる。
【００１２】
前記制御部１３では、前記デコーダ１２の第４、第５、第６及び第１１出力信号Ｄａ４、Ｄａ５、Ｄａ６及びＤａ１１と前記第１イネーブル信号ｓｔｍｂとを第２〜第５ＮＯＲゲートＩ１１５〜Ｉ１１８で組み合せる。第２ＮＯＲゲートＩ１１５の出力はインバータＩ１１９及びＩ１２０によって遅延される。第３ＮＯＲゲートＩ１１６の出力はインバータＩ１２１及びＩ１２２によって遅延される。第４ＮＯＲゲートＩ１１７の出力はインバータＩ１２３及びＩ１２４によって遅延される。第５ＮＯＲゲートＩ１１８の出力はインバータＩ１２５及びＩ１２６によって遅延される。その結果、特定のアンチヒューズボックスを選択する出力信号ｃ４＿ａｆ１、ｃ５＿ａｆ２、ｃ６＿ａｆ３及びｃ１１＿ａｆ４はインバータＩ１２０、Ｉ１２２、Ｉ１２４及びＩ１２６でそれぞれ生成される。
【００１３】
第３及び第４アドレス信号Ａ２及びＡ３が高レベルなので、第３ＮＡＮＤゲートＩ１１３の入力信号は全て高レベルになって低レベル信号を出力する。前記第３ＮＡＮＤゲートＩ１１３の出力信号及び低レベルの前記第１イネーブル信号ｓｔｍｂを第４ＮＯＲゲートＩ１１７で組み合せた信号は、インバータＩ１２３及びＩ１２４によって遅延される。即ち、３番目のアンチヒューズボックスを選択する出力信号ｃ６＿ａｆ３は高レベルで出力される。残りの１番目、２番目及び４番目アンチヒューズボックスを選択する出力信号ｃ４＿ａｆ１、ｃ５＿ａｆ２及びｃ１１＿ａｆ４は低レベルで出力される。
【００１４】
図３はバンクセレクタ２０を説明するための回路図である。バンクセレクタ２０は、前記ＳＴＭデコーダ１０の出力信号ｃ４＿ａｆ１、ｃ５＿ａｆ２、ｃ６＿ａｆ３及びｃ１１＿ａｆ４を組み合せて第２イネーブル信号ａｆ＿ｐｇｍを生成し、第１３及び第１４アドレス信号Ａ１２及びＡ１３をデコードして特定のアンチヒューズバンクを選択する信号ｂ０＿ａｆ、ｂ１＿ａｆ、ｂ２＿ａｆ及びｂ３＿ａｆを出力する。
【００１５】
以下、前記バンクセレクタ２０の回路構成と図７（ａ）及び図７（ｂ）の波形図を参照して、第１３及び第１４アドレス信号Ａ１２及びＡ１３が低レベルで入力され、１番目のアンチヒューズバンクを選択する回路の動作について例を挙げて説明する。
【００１６】
前記バンクセレクタ２０は、前記ＳＴＭデコーダ１０の出力信号を組み合せて前記第２イネーブル信号ａｆ＿ｐｇｍを出力する制御信号生成部２１と、前記第２イネーブル信号ａｆ＿ｐｇｍに応じて第１３及び第１４アドレス信号Ａ１２及びＡ１３をデコードするデコーダ２２と、前記デコーダ２２の出力信号を反転して特定のアンチヒューズバンクを選択する信号を生成する反転部２３とを含んで構成される。
【００１７】
前記制御信号生成部２１は、前記ＳＴＭデコーダ１０の出力信号ｃ４＿ａｆ１、ｃ５＿ａｆ２、ｃ６＿ａｆ３及びｃ１１＿ａｆ４を入力信号とする第１ＮＯＲゲートＩ２０１と、前記第１ＮＯＲゲートＩ２０１の出力信号を反転して前記第２イネーブル信号ａｆ＿ｐｇｍを生成する第１インバータＩ２０２とから構成される。
【００１８】
前記デコーダ２２は、前記第２イネーブル信号ａｆ＿ｐｇｍに応じて第１３及び第１４アドレス信号Ａ１２及びＡ１３をデコードして出力する。前記デコーダ２２は従来のデコーダとは異なって、アドレス非反転信号及び反転信号をラッチするＮＯＲラッチ（Ｒ１及びＲ２）及び前記ＮＯＲラッチ（Ｒ１及びＲ２）の出力信号を遅延させるバッファＩ２０７〜Ｉ２１４がさらに構成された。また、出力端のＮＡＮＤゲートＩ２１５〜Ｉ２１８は前記第２イネーブル信号ａｆ＿ｐｇｍを前記アドレス非反転信号及び反転信号と共に組み合せて、第２イネーブル信号ａｆ＿ｐｇｍに応じてデコードされた信号を出力する。
【００１９】
前記反転部２３は前記デコーダ２２のそれぞれの出力信号を反転して特定のアンチヒューズバンクを選択する信号ｂ０＿ａｆ、ｂ１＿ａｆ、ｂ２＿ａｆ及びｂ３＿ａｆを生成する。
【００２０】
第１３及び第１４アドレス信号Ａ１２及びＡ１３が低レベルで入力されると、前記デコーダ２２は前記第２イネーブル信号ａｆ＿ｐｇｍに応じて第１出力信号Ｄｂ０を低レベルで出力する。前記第２イネーブル信号ａｆ＿ｐｇｍは前記スペシャルテストモードデコーダ１０の出力信号によって制御信号生成部２１で高レベルとなる。前記第１出力信号Ｄｂ０は反転部２３の第２インバータＩ２１９によって反転されて１番目のアンチヒューズバンクを選択する出力信号ｂ０＿ａｆを生成する。残りの２番目〜４番目アンチヒューズバンクを選択する信号ｂ１＿ａｆ、ｂ２＿ａｆ及びｂ３＿ａｆは低レベルで出力される。
【００２１】
図４はＳＡマルチプレクサ３０を説明するための内部回路図である。ＳＡマルチプレクサ３０は、前記バンクセレクタ２０の選択された出力信号ｂ０＿ａｆ〜ｂ３＿ａｆと第１〜第７アドレス信号Ａ０〜Ａ６を用いてアンチヒューズボックス内の２２個のアンチヒューズのうち、特定の１個を選択する。
【００２２】
以下、前記ＳＡマルチプレクサ３０の回路構成と図７（ａ）及び図７（ｂ）の波形図を参照して第４アドレス信号Ａ３（ｙａ〈３〉）によって１番目のアンチヒューズを選択する回路の動作について例を挙げて説明する。
【００２３】
前記ＳＡマルチプレクサ３０は、第１及び第２アドレス信号Ａ０及びＡ１をデコードする第１デコーダ３１と、第３及び第４アドレス信号Ａ２及びＡ３をデコードする第２デコーダ３２と、第５及び第６アドレス信号Ａ４及びＡ５をデコードする第３デコーダ３３と、第７アドレス信号Ａ６をデコードする第４デコーダ３４と、第１〜第４デコーダ３１〜３４の出力信号を組み合せて特定のアンチヒューズを選択する信号を出力する出力部３５とを含んでなる。
【００２４】
前記第１〜第４デコーダ３１〜３４はレベルシフターＩ３０８〜Ｉ３１４を含んで構成される。前記レベルシフタＩ３０８〜Ｉ３１４は入力端のＮＡＮＤゲートＩ３０１〜Ｉ３０７の出力電圧をアンチヒューズ素子のプログラムに必要な第１電圧Ｖｅｘｔに変える。
【００２５】
前記出力部３５の第１〜第１５ＮＯＲゲートＩ３３４〜Ｉ３４８は、第１デコーダ３１の出力信号を上位ビットに、第２デコーダ３２の出力信号を下位ビットにデコードして第１〜第１５アンチヒューズ素子を選択する信号を出力する。第１６〜第２２ＮＯＲゲートＩ３４９〜Ｉ３５５は第３デコーダ３３の出力信号を上位ビットに、第４デコーダ３４の出力信号を下位ビットにデコードして第１６〜第２２アンチヒューズ素子を選択する信号を出力する。
【００２６】
第１〜第７アドレス信号Ａ０〜Ａ６のうち、第４アドレス信号Ａ３が高レベルで入力されると、第１デコーダ３１は第１出力を低レベルとして出力し、第２デコーダ３２は第２出力を低レベルとして出力する。前記出力信号が入力される第１ＮＯＲゲートＩ３３４は第１アンチヒューズ素子を選択する高レベル信号を出力する。残りの第２〜第２２ＮＯＲゲートＩ３３５〜Ｉ３５５は低レベル信号を出力する。
【００２７】
図５はユニットアンチヒューズ回路５０を説明するための内部回路図である。このような回路が２２個集まって一つのアンチヒューズボックスを成す。以下、回路の構成と動作を説明する。
【００２８】
前記ユニットアンチヒューズ回路５０は、アンチヒューズ素子をプログラムするプログラム部５１と、前記アンチヒューズ素子がプログラムされたか否かを検出／ラッチする検出／ラッチ部５２とから構成される。
【００２９】
まず、アンチヒューズ素子をプログラムする場合について説明する。前記ＳＴＭデコーダ１０及びＳＡマルチプレクサ３０の出力信号に応じてアンチヒューズ素子が選択される。プログラム部５１の第１ＮＡＮＤゲートＩ５０１は前記ＳＴＭデコーダ１０及びＳＡマルチプレクサ３０の出力信号を組み合せて第１ＰＭＯＳトランジスタＰ１をターンオンさせる。電源電圧は第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２によってアンチヒューズ素子の第１端子に印加される。プログラム時にはＮ４Ｖ端子に負電圧が印加される。前記負電圧はアンチヒューズ素子の第２端子に印加される。従って、アンチヒューズ素子は両端子間の高電圧差によってプログラムされる。
【００３０】
次に、検出及びラッチ動作について説明する。検出及びラッチ動作はパワー安定化期間（パワーのオフ／オン動作）に行われる。電源電圧が一定電圧に上昇する間、図１のパワーアップディテクタ７０は第１入力信号ｐｗｒｕｐを低レベル、第２入力信号ｐｗｒｕｐｂを高レベル、そして第３入力信号ｐｗｒ＿ｄは低レベルで出力して検出／ラッチ部５２に印加する。前記第１入力信号ｐｗｒｕｐによって第２〜第４ＰＭＯＳトランジスタＰ２〜Ｐ４がターンオン状態になって、第１〜第３ノードＡ０１〜Ａ０３に電源電圧が印加される。アンチヒューズ素子がプログラムされていない場合には第２ノードＡ０２の電位がそのまま維持されて第４ＮＭＯＳトランジスタＮ４のゲートに印加される。第２入力信号ｐｗｒｕｐｂによってターンオンされた第３ＮＭＯＳトランジスタＮ３及び前記第４ＮＭＯＳトランジスタＮ４によって第３ノードＡ０３の電位は低レベルとなり、高レベルの出力信号をラッチする。アンチヒューズ素子がプログラムされた場合には第２ノードＡ０２の電位がアンチヒューズ素子及び第２ＮＭＯＳトランジスタＮ２を介して接地電圧に落ちて第４ＮＭＯＳトランジスタＮ４をターンオフ状態にする。これにより、第３ノードＡ０３の電位はターンオン状態の第４ＰＭＯＳトランジスタＰ４によって電源電圧を維持し、低レベルの出力信号をラッチする。
【００３１】
Ｎ４Ｖ端子と接地電圧間の第４ＮＭＯＳトランジスタＮ４は負電圧生成時、ｐウェルとドレイン間のＰＮ順方向パス｛p-well(0V) TO drain(-4V)｝を遮断するために連結しており、ｎウェルガードリング(n-well Guardring(Vcc))を形成してｐウェルとP型基板のパスを遮断した。
【００３２】
図６は前記ユニットアンチヒューズ回路５０の出力及び外部制御信号を用いたリペア回路６０である。本回路はレーザヒューズのカット／ノンカット(cut/non-cut)の代わりに、前記図５に示されたユニットアンチヒューズ回路５０の出力信号Ｒ〈１〉〜Ｒ〈２２〉で制御する。アンチヒューズがプログラムされると、ユニットアンチヒューズ回路５０の出力信号Ｒ〈１〉〜Ｒ〈２２〉は低レベルとなり、非プログラム時には高レベルとなる。実際、リペア時には２２個のアンチヒューズのうち該当する５個が破れて５個のユニットアンチヒューズ回路５０の出力信号は「低レベル」にラッチされ、残り１７個は「高レベル」にラッチされる。
【００３３】
第１に、プリチャージ(ＰＣＧ)状態の場合を図６に基づいて説明する。第１制御信号ｘｐｃｇ＿ｎｐは高レベル、第２制御信号ｒｅｆ＿ｎｏｒｂはリフレッシュモードではないから低レベル、第３制御信号ａｘｄ＿ｎｐは高レベルなので、ＮＭＯＳトランジスタＮ３０４はターンオフされ、ＰＭＯＳトランジスタＰ３０１及びＰ３０３によってノードｘｆ＿ｃｏｍは高レベルにプリチャージされる。ノーマル信号(nmr；normal mode reset)も高レベルとなっている。第６制御信号ｙｐｃｇ＿ｎｐ及びノーマル信号ｎｍｒは高レベル、第７制御信号ｇｙ０１〈０〉〜ｇｙ０１〈３〉、第８制御信号ｇｙ２３〈０〉〜ｇｙ２３〈３〉及び第９制御信号ｇｙ３４５〈０〉〜ｇｙ３４５〈７〉は低レベルなので、ノードｙｆ＿ｃｏｍは低レベルにプリチャージされる。第１０制御信号ｇｙ０１＿ｏｒは内部或いは外部Ｙアドレスが入力されると、ハイパルスにイネーブルされる。ノードｙｆ＿ｃｏｍの低レベル信号によってＮＭＯＳトランジスタＮ３５３がターンオフとなり、ＰＭＯＳトランジスタＰ３５４によって出力信号ｓｐｂが高レベルにディスエーブルされる。
【００３４】
第２に、ノーマル書き込み／読み出し（アクティブ）{normal read/write(active)}動作を説明する。第３制御信号ａｘｄ＿ｎｐはローレベル、第４制御信号ａｘ９Ａ〈０〉〜ａｘ９Ａ〈３〉のいずれかのアドレスが高レベル、第５制御信号ａｘｂ〈０〉及びａｘｂ〈１〉のいずれかのアドレスは高レベルになって８Ｍブロックのうち１Ｍユニットブロックを選択する。アンチヒューズ信号Ｒ〈１〉〜Ｒ〈６〉が高レベルなので、ＮＭＯＳトランジスタＮ３０５〜Ｎ３１０はターンオン状態であり、ＮＭＯＳトランジスタＮ３２７〜Ｎ３３０のいずれか一つとＮＭＯＳトランジスタＮ３３１及びＮ３３２のいずれか一つがターンオンされ、ノードｘｆ＿ｃｏｍを低レベルにディスチャージする。第３制御信号ａｘｄ＿ｎｐもロー状態なので、トランスファゲートＴ１をターンオンさせる。その結果として、ノーマル信号ｎｍｒは高レベルを維持する。ノーマル信号ｎｍｒ、第７制御信号ｇｙ０１〈０〉〜ｇｙ０１〈３〉のいずれか一つ、第８制御信号ｇｙ２３〈０〉〜ｇｙ２３〈３〉のいずれか一つ、第９制御信号ｇｙ３４５〈０〉〜ｇｙ３４５〈７〉のいずれか一つ及び第１０制御信号ｇｙ０１＿ｏｒが高レベルとなり、アンチヒューズ出力信号Ｒ〈７〉〜Ｒ〈２２〉は高レベル信号によってノードｙｆ＿ｃｏｍを低レベルにディスチャージさせる。ノードｙｆ＿ｃｏｍの電圧はＮＭＯＳトランジスタＮ３５３をターンオフさせ、ＰＭＯＳトランジスタＰ３５４をターンオンするから、出力信号ｓｐｂは高レベルにディスエーブルされる。
【００３５】
第３に、リペアモード時の動作を説明する。リペア時には該当アドレスのヒューズをレーザでカットする。例えば、ａｘ９Ａ＿０、ａｘｂ＿０、ｇｙ０１＿０、ｇｙ２３＿０及びｇｙ３４５＿０をカットしたと仮定する。第１制御信号ｘｐｃｇ＿ｎｐは高レベル信号、第２制御信号ｒｅｆ＿ｎｏｒｂは低レベル信号である。第４制御信号ａｘ９Ａ〈０〉〜ａｘ９Ａ〈３〉及び第５制御信号ａｘｂ〈０〉及びａｘｂ〈１〉のうちそれぞれ１つのアドレスが高レベル信号にイネーブルされるが、該当ヒューズがレーザでカットされており、ノードｘｆ＿ｃｏｍは引き続き高レベルにプリチャージされる。第３制御信号ａｘｄ＿ｎｐはロー状態で、トランスファゲートＴ１をローパルスにイネーブルさせる。その結果として、ノーマル信号ｎｍｒは高レベルから低レベルにイネーブルされる。第６制御信号ｙｐｃｇ＿ｎｐは高レベル、ノーマル信号ｎｍｒは低レベルになり、アドレス信号の第７制御信号ｇｙ０１〈０〉〜ｇｙ０１〈３〉、第８制御信号ｇｙ２３〈０〉〜ｇｙ２３〈３〉及び第９制御信号ｇｙ３４５〈０〉〜ｇｙ３４５〈７〉のうちそれぞれ１個ずつ高レベル信号にイネーブルされるが、該当ヒューズがレーザでカットされており、ノードｙｆ＿ｃｏｍがディスチャージされず、高レベルを維持する。前記ノードｙｆ＿ｃｏｍの電圧によってＮＭＯＳトランジスタＮ３５３がオン状態となり出力信号ｓｐｂが低レベルとなって冗長コラム(Redundant column)がイネーブルされる。
【００３６】
図７（ａ）及び図７（ｂ）はアンチヒューズプログラミングシミュレーション結果波形図である。アンチヒューズをプログラムするときは、まずスペシャルテストモードに進入しなければならない。図７（ａ）及び図７（ｂ）に示すように、制御信号／ＲＡＳ、／ＣＡＳ及び／ＷＥが低レベル、第８アドレス信号Ａ７が高レベルの時、ＳＴＭモード｛８２６９１ＳＴＭはハイ、８２７０１ＳＴＭはロー｝に進入する。第３及び第４アドレス信号Ａ２及びＡ３が高レベルになると、アンチヒューズボックスを選択する前記ＳＴＭデコーダ１０の出力信号ｃ６＿ａｆ３は高レベルにイネーブルされる。
【００３７】
第１３及び第１４アドレス信号Ａ１２及びＡ１３は低レベルとなり、前記バンクセレクタ２０の出力信号ｂ０＿ａｆが高レベルとなって１番目のバンクを選択した状態が示されている。
【００３８】
第２及び第３制御信号ｐｗｒｕｐｂ及びｐｗｒ＿ｄはパワー安定化期間中に前記パワーアップディテクタ７０が電源電圧をセンシングして発生する出力信号である。前記パワー安定化期間中に前記第２及び第３制御信号ｐｗｒｕｐｂ及びｐｗｒ＿ｄを用いてアンチヒューズがプログラムされたか否かを検出及びラッチする。その結果として、図７（ｂ）に示すプログラムされたアンチヒューズ素子の出力電圧ＡＦ３＿Ｒ〈５〉、ＡＦ３＿Ｒ〈７〉、ＡＦ３＿Ｒ〈１１〉及びＡＦ３＿Ｒ〈１５〉は低レベルとなっている。
【００３９】
ＳＴＭモード進入後、ローアクティブ(Row Active)動作モードにセットされて図７（ａ）に示すｃ６＿ａｆ３、図７（ｂ）に示すｂ０＿ａｆ及び図７（ａ）に示す第４アドレス信号Ａ３が高レベルになって１番目のバンクの３番目のアンチヒューズボックスの一番目のアンチヒューズをプログラムしている状態を示している。図７（ｂ）に示すＡＦ３＿Ｒ〈５〉、ＡＦ３＿Ｒ〈７〉、ＡＦ３＿Ｒ〈１１〉及びＡＦ３＿Ｒ〈１５〉は既にプログラムされて低レベルをラッチした状態でＡＦ３＿Ｒ〈１〉をプログラムしていることを示している。プログラムされていないアンチヒューズの出力は高レベルにラッチされている。
【００４０】
図８はアンチヒューズリペアプログラミング結果を示している。
【００４１】
第１に、ＳＴＭ(special Test Mode)進入についての説明である。レジスタセット状態(Mode Register set)、即ち／ＲＡＳ、／ＣＡＳ及び／ＷＥは低レベル、第８アドレス信号Ａ７は高レベルのとき、ＳＴＭに進入する。ここで、レジスタセット状態ＭＲＳとはＳＤＲＡＭでCas Latency(CL)とBurst Length(BL)を決定するものである。図７（ａ）に示す／ＲＡＳ、／ＣＡＳ及び／ＷＥが低レベルである時のアドレス信号によりＣＬ、ＢＬを決定する。スペシャルテストモードＳＴＭ進入により図７（ａ）に示すｃ４＿ａｆ１、ｃ５＿ａｆ２、ｃ６＿ａｆ３及びｃ１１＿ａｆ４信号が生成され、バンクセレクタ信号と共に１６個のうち１個のアンチヒューズボックスを選択する。
【００４２】
第２に、アンチヒューズをプログラムするための初期化についての説明である。ローアクティブ(Row Active)状態では第１〜第７アドレス信号Ａ０〜Ａ６を全て低レベルに初期化する（約2u sec）。これはアンチヒューズプログラム前にプログラム電圧を発生する電圧発生器を安定化させるためである。
【００４３】
第３に、アンチヒューズアドレスによる選択されたアンチヒューズプログラムについての説明である。ローアクティブ状態で第１〜第７アドレス信号Ａ０〜Ａ６によって選択されたアンチヒューズをプログラムする。前記ユニットアンチヒューズ回路においてアンチヒューズ素子の両端にＶｅｘｔ電圧とＮ４Ｖ端子に負電圧を印加してプログラムする（約２sec）。プログラム時間はテストによって判断することができる。
【００４４】
第４に、１個のアンチヒューズをプログラムした後、電圧発生器の安定化のために約２秒の時間を割り当てる。過程は前記第２の過程と同様である。
【００４５】
第５に、第２及び第３の過程を４回繰り返し、選択された１個のアンチヒューズボックスのアンチヒューズ２２個のうち５個を順次プログラム完了する。
【００４６】
第６に、全てのバンクをプリチャージし、スペシャルテストモードから抜け出る。他のアンチヒューズボックスのリペアは第１の過程から第５の過程を繰り返す。
【００４７】
第７に、アンチヒューズがプログラム完了された後、パワーオフ／オンによってリペアアドレスをパワーアップすると共にラッチして、不良セルを予め代替しておく。
【００４８】
【発明の効果】
従来の発明ではウェーハ状態でレーザによりポリヒューズをブローしてリペアを行い、その後、メモリをパッケージしてから発生する不良製品を最小化するためにアンチヒューズを使用した。このようなアンチヒューズを実現するためにはそれぞれのアンチヒューズ毎に特定のアドレスが必要である。アンチヒューズはボックス当り２２個ずつあるため、ヒューズボックスをかけると、その個数はさらに多くなって結局はアドレスピンを追加しなければ、デコーディングが不可能であった。従って、本発明ではスペシャルアドレスマルチプレクサを実現してアドレスピンの追加無しに全てのアンチヒューズをデコードできるようにした。要するに、本発明ではアドレスピンを追加することなく、全てのアンチヒューズをデコードすることができ、テストを行うことができる。
【図面の簡単な説明】
【図１】  本発明を説明するためのアンチヒューズリペア回路のブロック図である。
【図２】  （ａ）は図１のスペシャルテストモードデコーダの内部回路図であり、（ｂ）は（ａ）のデコーダの内部回路図である。
【図３】  図１のバンクセレクタの内部回路図である。
【図４】  図１のスペシャルアドレスマルチプレクサの内部回路図である。
【図５】  図１のユニットアンチヒューズの回路図である。
【図６】  アンチヒューズを用いたリペアヒューズ回路図である。
【図７】  （ａ）はアンチヒューズプログラム回路のシミュレーション結果波形図であり、（ｂ）はアンチヒューズプログラム回路のシミュレーション結果波形図である。
【図８】  アンチヒューズプログラムテスト順序図である。
【符号の説明】
１０  スペシャルテストモードデコーダ
１１  制御信号生成部
１２  デコーダ
１３  制御部
２０  バンクセレクタ
２１  制御信号生成部
２２  デコーダ
２３  反転部
３０  スペシャルアドレスマルチプレクサ
３１  第１デコーダ
３２  第２デコーダ
３３  第３デコーダ
３４  第４デコーダ
３５  出力部
４０  負電圧発生器
５０  ユニットアンチヒューズ回路
５１  プログラム部
５２  検出／ラッチ部
６０  アンチヒューズを用いたリペアヒューズ回路
７０  パワーアップディテクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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