(57)【特許請求の範囲】
【請求項１】
同一の遅延量を有する複数の遅延素子を縦続接続するとともに、入力信号に所定の遅延量を与えて、これを出力信号として出力する遅延回路と、
前記入力信号と前記出力信号との位相差にもとづく位相信号を出力する位相比較器と、
この位相比較器から前記位相信号を入力し、制御信号を出力するカウンタと、
このカウンタから前記制御信号を入力し、遅延時間信号を出力する遅延時間取得部とを備えた遅延ロックループ回路であって、
前記出力信号がサイクルスリップを起こしているか否かを検出するサイクルスリップ検出回路と、
前記サイクルスリップを起こしていることが検出されると前記カウンタのカウント値を制御するカウント制御手段とを備え、
前記サイクルスリップ検出回路が、
前記入力信号と前記出力信号とを入力し、それら入力信号と出力信号との位相が一致しているか否かを示す位相差検出信号を出力する論理回路と、
この論理回路からの前記位相差検出信号にもとづき、前記出力信号がサイクルスリップを起こしているか否かを示すサイクルスリップ検出信号を出力する順序回路とを有した
ことを特徴とする遅延ロックループ回路。
【請求項２】
前記論理回路が、
論理積回路とこの論理積回路の一方の入力信号を否定する否定回路とを組み合わせた回路、又は排他的論理和回路を有した
ことを特徴とする請求項１記載の遅延ロックループ回路。
【請求項３】
前記順序回路が、
Ｓ−Ｒラッチ回路、Ｄフリップフロップ回路、Ｄ−ラッチ回路のうちの一つ以上を含む
ことを特徴とする請求項１又は２記載の遅延ロックループ回路。
【請求項４】
前記遅延時間取得部が、異なる分解能で複数備えられ、
前記カウンタが、前記複数の遅延時間取得部にそれぞれ対応して複数備えられ、
前記カウント制御手段が、粗い分解能の遅延時間取得部に対応して備えられたカウンタにおけるカウント値を制御する
ことを特徴とする請求項１〜３のいずれかに記載の遅延ロックループ回路。
【請求項５】
同一の遅延量を有する複数の遅延素子が縦続接続された遅延回路を含む遅延ロックループ回路と、
いずれかの遅延素子の出力を選択し、これを遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、
前記遅延ロックループ回路が、請求項１〜請求項４のいずれかに記載の遅延ロックループ回路からなる
ことを特徴とするタイミング発生器。
【請求項６】
基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、
前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、
前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、
前記タイミング発生器が、請求項５記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
【請求項７】
発振周波数が互いに等しい複数の遅延ロックループ回路と、
各遅延ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、
前記遅延ロックループ回路が、請求項１〜請求項４のいずれかに記載の遅延ロックループ回路からなる
ことを特徴とする半導体集積回路。
【請求項８】
遅延ロックループ回路の遅延回路が出力信号に与えた遅延量を校正する遅延量校正方法であって、
カウンタにおける複数の初期設定値のうちの一つの初期設定値をロードし、
前記出力信号の遅延量が前記遅延回路の入力信号に対する所定の遅延量となるようにロックモードを実行し、
前記サイクルスリップ検出回路でサイクルスリップが検出されると、他の初期設定値をロードして前記ロックモードを実行し、
前記サイクルスリップ検出回路でサイクルスリップが検出されなくなると、前記出力信号の遅延量がロックされて終了する
ことを特徴とする遅延量校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路の出力信号に与えられた遅延量が所定値になるように制御する遅延ロックループ回路（ＤＬＬ）、このＤＬＬを利用したタイミング発生器、このタイミング発生器を備えた半導体試験装置、前述のＤＬＬを備えた半導体集積回路、さらに、出力信号に与えられた遅延量を校正する遅延量校正方法に関する。
【背景技術】
【０００２】
従来から周波数逓倍器などの一手段としてＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が知られている。
ＤＬＬは、外部から与えられた基準クロック信号（入力信号）と内部のクロック信号との間に生じる時間差（位相差）を回路的に制御して調整し、高速なクロックアクセス時間や高い動作周波数を実現する回路である。
ＤＬＬは、その機能や使用目的などからロックアップタイムの短縮化や遅延量の精度の向上などが命題となっているが、それら命題を解決する観点から、従来のアナログ制御のＤＬＬに代えて、デジタル制御のＤＬＬが提案されている（例えば、特許文献１参照。）。
【０００３】
ここで、従来のＤＬＬの回路構成例について、図１９（ｉ），（ii）を参照して説明する。
同図（ｉ）は、従来のＤＬＬの回路構成を示すブロック図、同図（ii）は、従来のＤＬＬにおける各信号の経時変化を示すグラフである。
【０００４】
同図（ｉ）に示すように、従来のＤＬＬ１００は、遅延回路１１０と、位相比較器１２０と、カウンタ１３０と、ＤＡコンバータ（ＤＡＣ）１４０とを備えている。
遅延回路１１０は、同一の遅延量を有する複数の遅延素子が縦続接続された構成となっており、入力信号（基準信号、同図では入力クロック）に所定の遅延量を与え、これを出力信号として出力する。
【０００５】
位相比較器１２０は、入力信号（入力波形）とともに、遅延回路１１０の出力信号（出力波形）を入力する。そして、出力信号の値を入力信号に同期して検出する。この検出結果が、入力信号に対する出力信号の位相の進み又は遅れを示す位相信号として出力される（同図（ii）の（ａ），（ｂ），（ｃ））。
カウンタ１３０は、プライオリティエンコーダの機能を有しており、複数のビットで構成された制御信号を、位相比較器１２０からの位相信号により制御して出力する（同図（ii）の（ｃ），（ｄ））。
【０００６】
ＤＡコンバータ（遅延時間取得部）１４０は、カウンタ１３０から制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する。
そして、遅延回路１１０は、ＤＡコンバータ１４０から入力した遅延時間信号にもとづいて、出力信号に所定の遅延量を与えて出力する。ここで、遅延回路１１０は、遅延時間信号中の「Ｈ」を示すビット数が多いほど、入力信号に対する出力信号の遅延時間を長くする。一方、遅延時間信号中の「Ｈ」を示すビット数が少ないほど、入力信号に対する出力信号の遅延時間を短くする。このような動作により、入力信号に対して一定の遅延量を有した出力信号を出力することができる。
【０００７】
ところで、従来のＤＬＬにおいては、ロックレンジ（Ｌｏｃｋ  Ｒａｎｇｅ）を広げるためにカウンタのビット数を増やそうとすると、そのビット数が膨大になるという問題があった。
一方、カウンタのビット数が膨大とならないようにするために、カウンタ値の１ビットの変化に対する遅延時間の変化量（分解能）を大きくすると、今度は、ジッタの低減を十分図ることができないという問題があった。
【０００８】
そこで、従来のＤＬＬを改良した技術が提案されている。
この改良技術のＤＬＬの構成を図２０に示す。
同図に示すように、ＤＬＬ２００−１は、例えば、同一の遅延量を有する複数の遅延素子が縦続接続された遅延回路２１０と、遅延回路２１０の入力信号と出力信号とを入力し、位相信号を出力する複数の位相比較器２２０ａ、２２０ｂと、対応する位相比較器２２０から位相信号を入力し、制御信号を出力する複数のカウンタ２３０ａ、２３０ｂと、対応するカウンタ２３０から制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部（ＤＡコンバータ（ＤＡＣ））２４０ａ、２４０ｂと、これら複数の遅延時間取得部２４０からそれぞれ出力された各遅延時間信号の示す遅延時間を加算する加算部２５０と、この加算部２５０で加算された遅延時間の和を遅延回路２１０における各遅延素子の遅延時間に変換する遅延時間制御部（バイアス回路）２６０とを備えた構成としてある。
【０００９】
そして、位相比較器２２０、カウンタ２３０、ＤＡコンバータ２４０が、それぞれ二つずつ備えられ、一方がｆｉｎｅ（細分解能）の系を構成し、他方がｃｏａｒｓｅ（粗分解能）の系を構成している。ここで、図２１に示すように、入力信号１周期からのずれが小さいときはｆｉｎｅ部で追従し、一方、ｆｉｎｅ部の桁上げまたは桁下げが起こった場合や、１周期からのずれが大きいときはｃｏａｒｓｅ部で追従するようにしてある。
【００１０】
これにより、遅延回路２１０の遅延量が入力信号のちょうど１周期になるようにコントロールされ、しかも、カウンタ２３０のビット数を増大させることなく、ロックレンジを拡張できる。
さらに、粗い分解能の遅延時間と細かい分解能の遅延時間との総和が遅延量のずれの補償に反映されるため、単にカウンタ２３０の分解能を大きくした場合に比べて、ロックアップタイムを飛躍的に短縮できる。
【００１１】
ただし、振幅が大きいノイズに追従する場合には、カウンタ２３０ではオーバーフロー（カウント値が所定範囲より上方に超過）またはアンダーフロー（カウント値が所定範囲より下方に超過）が生じてしまう。これを避けるために、カウンタ２３０のビット数を増やすことが考えられるが、これでは回路規模が大きくなるというデメリットがある。
【００１２】
そこで、図２２に示すように、ＤＬＬ２００−２が、各系の有する各カウンタ２３０ａ、２３０ｂの動作について制御を行うコントロール回路（Ｃｏｎｔｒｏｌｌｅｒ）２７０を備える構成とした。そして、ｆｉｎｅ系のカウンタ（第一カウンタ）２３０ａでカウント値が所定範囲を超過し、ｃｏａｒｓｅ系のカウンタ（第二カウンタ）２３０ｂでＨＯＬＤの位相信号が出力されている場合には、第一カウンタ２３０ａに対してカウント値を半値にさせ、また、第二カウンタ２３０ｂに対してカウントをアップ（桁上げ）又はダウン（桁下げ）させることとした。
このように、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うことで、カウンタの回路規模を増大させることなく、ロック範囲を広げることができ、そのカウンタ２３０でのオーバーフローやアンダーフローを避けることができる。
【特許文献１】国際公開ＷＯ０３／０３６７９６公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このようにｆｉｎｅ部とｃｏａｒｓｅ部とを有する従来のＤＬＬ２００−１、２００−２は、位相比較器等が一つずつしか備えられていない従前のＤＬＬ１００に比べて、カウンタの回路規模を増大させることなくロック範囲を広げることができるなど上述した各種問題を解決する手段として非常に有効である。
ただし、ＤＬＬでは、ＣＭＯＳプロセスのばらつき、電圧、温度によって遅延回路２１０の遅延量が大きく変動することがあり、例えば、同じＤＡコンバータの設定値でも遅延量が１．５周期を超えるものや、０．５周期に満たないものが出てくることがある。そうすると、遅延回路の出力信号にサイクルスリップが起こることが考えられた。
【００１４】
サイクルスリップとは、図２３、図２４に示すように、遅延回路の出力信号が本来有すべき遅延量（例えば１周期遅れの遅延量）を含む所定の範囲（例えば１．５周期遅れから０．５周期遅れまでの範囲）よりも速いあるいは遅い遅延量を有するため、本来補償されるべき方向とは逆の方向に補償されて、その遅延量が増大又は固定（はりつき）してしまう現象をいう。
なお、図２３は、遅延回路の遅延量が１．５周期より長い場合にサイクルスリップを起こしている状態、図２４は、遅延回路の遅延量が０．５周期より短い場合にサイクルスリップを起こしている状態をそれぞれ示す。
【００１５】
このようなサイクルスリップを回避するために、従来では、各ＤＬＬ回路毎に遅延回路の遅延量を測定し、この遅延量が入力信号の１周期遅れ近辺の値になるように適切なカウンタの初期設定値を決めていた。
しかし、従来の遅延量の測定方法は、カウンタの設定値を１つずつ切り替えてロードし、その都度遅延量を測定していたため、遅延回路の校正に時間がかかっていた。
【００１６】
本発明は、上記の事情にかんがみなされたものであり、遅延量の測定に代わる手法で、カウンタの初期設定値を決めて、遅延回路の校正にかかる時間を短縮可能とする遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法の提供を目的とする。
【課題を解決するための手段】
【００１７】
この目的を達成するため、本発明の遅延ロックループ回路は、同一の遅延量を有する複数の遅延素子を縦続接続するとともに、入力信号に所定の遅延量を与え出力信号として出力する遅延回路と、入力信号と出力信号との位相差にもとづく位相信号を出力する位相比較器と、この位相比較器から位相信号を入力し、制御信号を出力するカウンタと、このカウンタから制御信号を入力し、遅延時間信号を出力する遅延時間取得部とを備えた遅延ロックループ回路であって、出力信号がサイクルスリップを起こしているか否かを検出するサイクルスリップ検出回路と、サイクルスリップを起こしていることが検出されるとカウンタのカウント値を制御するカウント制御手段とを備えた構成としてある。
【００１８】
遅延ロックループ回路をこのような構成とすると、遅延回路の出力信号がサイクルスリップを起こしているか否かをサイクルスリップ検出回路で自動的に検出でき、この検出結果にもとづいてカウント制御手段がカウンタのカウント値を自動的に制御できる。これにより、カウンタの初期設定値の切り替えやその設定値のロード、そしてロックモードの実行を数回程度行うだけで、適切な設定値を簡単に見つけ出すことができる。
このことから、カウンタの設定値をロードするたびに遅延回路の遅延量を測定するという作業が不要となる。したがって、遅延量の測定に代わる手法として上述のサイクルスリップ検出回路やカウント制御手段を備えることで、適切なカウンタの初期設定値を簡便かつ即座に決めることができ、遅延回路の校正にかかる時間を短縮できる。
【００１９】
また、本発明の遅延ロックループ回路は、サイクルスリップ検出回路が、入力信号と出力信号とを入力し、それら入力信号と出力信号との位相が一致しているか否かを示す位相差検出信号を出力する論理回路と、この論理回路からの位相差検出信号にもとづき、出力信号がサイクルスリップを起こしているか否かを示すサイクルスリップ検出信号を出力する順序回路とを有した構成としてある。
【００２０】
遅延ロックループ回路をこのような構成とすれば、順序回路から出力されたサイクルスリップ検出回路にもとづいて出力信号がサイクルスリップを起こしているか否かを判定できる。
例えば、カウンタの初期設定値がロードされ、ＤＬＬをロックモードにして、順序回路をリセットすると、その順序回路から出力されたサイクルスリップ検出信号は、出力信号がサイクルスリップを起こしているときと起こしていないときとで異なる値となる。例えば、サイクルスリップを起こしているときは「Ｈ」と示す信号、起こしていないときは「Ｌ」を示す信号となる。
このため、論理回路と順序回路とを組み合わせたサイクルスリップ検出回路により、サイクルスリップの発生の有無を検出でき、これに応じた遅延回路の校正を可能とする。
【００２１】
また、本発明の遅延ロックループ回路は、論理回路が、論理積回路とこの論理積回路の一方の入力信号を否定する否定回路とを組み合わせた回路、又は、排他的論理和回路を有した構成としてある。
【００２２】
遅延ロックループ回路をこのような構成とすると、出力信号にサイクルスリップが起きているときには、論理回路の出力波形が「Ｈ」と「Ｌ」とを繰り返すグリッジの波形を出力することができる。このため、順序回路では、サイクルスリップが起きていないときには「Ｌ」、起きているときには「Ｈ」の信号を出力することができる。これにより、サイクルスリップ検出回路にて、サイクルスリップの検出が可能となる。
【００２３】
また、本発明の遅延ロックループ回路は、順序回路が、Ｓ−Ｒラッチ回路、Ｄフリップフロップ回路、Ｄ−ラッチ回路のうちの一つ以上を含む構成としてある。
遅延ロックループ回路をこのような構成とすれば、論理回路から出力された信号にもとづいて、順序回路は、サイクルスリップが起きていないときに「Ｌ」の信号を、一方起きているときには「Ｈ」の信号をそれぞれ出力することができる。
【００２４】
また、本発明の遅延ロックループ回路は、遅延時間取得部が、分解能の異なる複数の遅延時間取得部を有し、カウンタが、複数の遅延時間取得部にそれぞれ対応して備えられ、カウント制御手段が、粗い分解能の遅延時間取得部に対応して備えられたカウンタにおけるカウント値を制御する構成としてある。
遅延ロックループ回路をこのような構成とすると、カウンタの初期設定値を自動的に切り替えて、ロックモードでロックする適切な設定値を容易に見つけ出すことができる。
【００２５】
また、本発明の遅延ロックループ回路は、サイクルスリップ検出回路が、カウンタのカウント値が最大値又は最小値を示しているか否かを検出する最大値／最小値検出回路を有した構成としてある。
【００２６】
遅延ロックループ回路をこのような構成とすれば、出力信号がサイクルスリップを起こしているか否かを容易に検出できる。
サイクルスリップが起こっている状態とは、すなわち、出力信号の位相が入力信号に対して大きく遅れ又は進んでいるために、カウンタのカウント値が最大値又は最小値を示したところで固定され（はりついて）、ロックされない状態をいう。
このため、カウンタのカウント値が最大値又は最小値を示していることを検出することで、出力信号がサイクルスリップを起こしているか否かを判定できる。
【００２７】
また、本発明のタイミング発生器は、同一の遅延量を有する複数の遅延素子が縦続接続された遅延回路を含む遅延ロックループ回路と、いずれかの遅延素子の出力を選択し、これを遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、遅延ロックループ回路が、上記請求項１〜請求項６のいずれかに記載の遅延ロックループ回路からなる構成としてある。
【００２８】
タイミング発生器をこのような構成とすると、そのタイミング発生器に一以上のＤＬＬが備えられている場合に、それらＤＬＬの校正（キャリブレーション）に要する時間を短縮できる。
【００２９】
また、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、タイミング発生器が、請求項７記載のタイミング発生器からなる構成としてある。
半導体試験装置をこのような構成とすれば、タイミング発生器に備えられた一以上のＤＬＬの校正を短時間で行うことができる。
【００３０】
また、本発明の半導体集積回路は、発振周波数が互いに等しい複数の遅延ロックループ回路と、各遅延ロックループ回路へ、発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、遅延ロックループ回路が、上記請求項１〜請求項６のいずれかに記載の遅延ロックループ回路からなる構成としてある。
【００３１】
半導体集積回路をこのような構成とすると、この半導体集積回路に搭載された一以上のＤＬＬがタイミング発生器に備えられている場合に、それらＤＬＬの校正（キャリブレーション）に要する時間を短縮できる。
【００３２】
しかも、遠距離のＣＬＫ伝送を低周波で行い、ローカル部分でＤＬＬを用いて逓倍するため、伝送部分の回路規模・消費電力を削減することができ、全体のバッファ段数が少なくてすむため、スキューも小さくすることができる。
これは、ＬＳＩの内部の長距離を高周波のＣＬＫ伝送を行うと、低周波のＣＬＫ伝送に比べて、バッファ間隔を短縮して負荷容量を減らすか、バッファの駆動能力を増やすかの処置が必要になり、どちらも、回路規模増大・消費電力増大となるためである。また、各ブロックまでのバッファ段数の差も大きくなるため、スキューも増大するためである。
【００３３】
また、本発明の遅延量校正方法は、遅延ロックループ回路の遅延回路が出力信号に与えた遅延量を校正する遅延量校正方法であって、カウンタにおける複数の初期設定値のうちの一つの初期設定値をロードし、出力信号の遅延量が遅延回路の入力信号に対する所定の遅延量となるようにロックモードを実行し、サイクルスリップ検出回路でサイクルスリップが検出されると、他の初期設定値をロードしてロックモードを実行し、サイクルスリップ検出回路でサイクルスリップが検出されなくなると、出力信号の遅延量がロックされて終了する方法としてある。
半導体集積回路をこのような方法とすれば、簡易な手順で、短時間に遅延回路の校正を行うことができる。
【発明の効果】
【００３４】
以上のように、本発明によれば、遅延回路の出力信号がサイクルスリップを起こしているか否かをサイクルスリップ検出回路で自動的に検出でき、この検出結果にもとづいてカウント制御手段がカウンタのカウント値を自動的に制御できる。これにより、カウンタの初期設定値の切り替えやその設定値のロード、そしてロックモードの実行を数回程度行うだけで、適切な設定値を簡単に見つけ出すことができる。
このため、カウンタの設定値をロードするたびに遅延回路の遅延量を測定するという作業が不要となる。したがって、遅延量の測定に代わる手法として上述のサイクルスリップ検出回路やカウント制御手段を備えることで、適切なカウンタの初期設定値を簡便かつ即座に決めることができ、遅延回路の校正にかかる時間を短縮できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法の好ましい実施形態について、図面を参照して説明する。
【００３６】
［遅延ロックループ回路の第一実施形態］
まず、本発明の遅延ロックループ回路の第一実施形態について、図１を参照して説明する。
同図は、本実施形態の遅延ロックループ回路の構成を示すブロック図である。
【００３７】
同図に示すように、遅延ロックループ回路１０−１は、遅延回路１１と、位相比較器１２ａ、１２ｂと、カウンタ１３ａ、１３ｂと、ＤＡＣ１４ａ、１４ｂと、加算部１５と、バイアス回路１６と、コントロール回路１７と、サイクルスリップ検出回路２０−１と、カウント制御手段３０とを有している。
【００３８】
なお、遅延回路１１、位相比較器１２ａ、１２ｂ、カウンタ１３ａ、１３ｂ、ＤＡＣ１４ａ、１４ｂ、加算部１５、バイアス回路１６、コントロール回路１７については、図２２に示した従来の遅延ロックループ回路２００−２における遅延回路２１０、位相比較器２２０ａ、２２０ｂ、カウンタ２３０ａ、２３０ｂ、ＤＡＣ２４０ａ、２４０ｂ、加算部２５０、バイアス回路２６０、コントロール回路２７０と同様の機能を有しているため、それらの詳細な説明は省略する。
【００３９】
ここで、サイクルスリップ検出回路２０−１は、遅延回路１１の入力信号と出力信号とを比較して、その出力信号がサイクルスリップを起こしているか否かを検出する回路である。
【００４０】
このサイクルスリップ検出回路２０−１は、図２に示すように、論理回路２１と、順序回路２２とを有している。
論理回路２１は、遅延回路１１の入力信号（入力クロックＡ）と、その出力信号（遅延回路出力Ｂ）とを入力し、それら入力信号と出力信号との間に位相差が生じているときには、「Ｈ」と「Ｌ」とを繰り返すグリッジを有した信号（位相差検出信号）を出力し、一方、位相差が生じていないときには、「Ｌ」を示す位相差検出信号を出力する。
【００４１】
この論理回路２２は、図３（ｉ）に示すように、例えば、排他的論理和回路（ＸＯＲ回路、第一論理回路）２１−１で構成できる。この第一論理回路２１−１の論理式は、例えば（Ａ・NOT（Ｂ））＋（NOT（Ａ）・Ｂ）などとされる。
また、論理回路２１は、図３（ii）に示すように、例えば、論理積回路と、この論理積回路の一方の入力を否定する否定回路とを組み合わせた回路（第二論理回路２１−２）で構成できる。この第二論理回路２１−２の論理式は、NOT（Ａ）・Ｂとなる。
なお、第二論理回路２１−２においては、入力クロックＡと遅延回路Ｂとが逆になっていてもよい。すなわち、論理式をＡ・NOT（Ｂ）とすることができる。
【００４２】
順序回路２２は、論理回路２１からの位相差検出信号にもとづいてサイクルスリップ検出信号を出力する。例えば、位相差検出信号が「Ｌ」を示す信号の場合、サイクルスリップ検出信号は、「Ｌ」を示す信号となる。一方、位相差検出信号が「Ｈ」と「Ｌ」とを繰り返すグリッジを有した信号の場合、サイクルスリップ検出信号は、「Ｈ」を示す信号となる。
【００４３】
この順序回路２２は、図４（ｉ）に示すように、Ｓ−Ｒラッチ回路（第一順序回路）２２−１で構成できる。このＳ−Ｒラッチ回路２２−１においては、Ｓ（セット）側に論理回路２１の出力（位相差検出信号）が入力され、Ｒ（リセット）側にリセット信号が入力される。
また、順序回路２２は、図４（ii）に示すように、Ｄ−フリップフロップ回路（第二順序回路）２２−２で構成できる。このＤ−フリップフロップ回路２２−２においては、Ｄ端子にＨレベルの信号が入力され、ＣＫ端子に論理回路２１の出力信号が入力され、リセット端子にリセット信号が入力される。そして、ＣＫ端子に論理回路２１の出力（位相差検出信号）が入力されると、Ｄ端子に入力されたＨレベルの信号がＱ端子から出力される。
【００４４】
さらに、順序回路２２は、図４（iii）に示すように、Ｄ−ラッチ回路（第三順序回路）２２−３で構成できる。このＤ−ラッチ回路２２−３においては、Ｄ端子にＨレベルの信号が入力され、反転された論理回路２１の出力（位相差検出信号）が入力され、リセット端子にリセット信号が入力される。そして、反転された論理回路２１の出力（位相差検出信号）が入力されると、Ｄ端子に入力されたＨレベルの信号がＱ端子から出力される。
【００４５】
カウント制御手段３０は、サイクルスリップ検出回路２０からのサイクルスリップ検出信号にもとづいて、ｃｏａｒｓｅのカウンタ１３ｂに対し新たな初期設定値をロードさせる。
このカウント制御手段３０は、ハードウエア処理で実行するものと、ソフトウエア処理で実行するものとがある。
【００４６】
ハードウエア処理で実行するカウント制御手段３０は、図５に示すように、シーケンサ／カウンタ３１と、デコーダ３２と、ＤＡ値（１〜Ｎ）実現論理回路３３−１〜３３−ｎと、論理回路３４と、リセット信号生成論理回路３５とを備えている。
なお、シーケンサ／カウンタ３１とデコーダ３２とは、シーケンサ回路として構成される。
【００４７】
ここで、シーケンサ／カウンタ３１は、サイクルスリップ検出回路２０−１からのシーケンサ制御信号（サイクルスリップ検出信号）を入力し、このシーケンサ制御信号の示す値にもとづいてカウントを行い、このカウント結果を出力する。
例えば、シーケンサ制御信号が「１」を示す場合（遅延ロックループ回路１０−１がサイクルスリップを起こしている場合）は、シーケンサ／カウンタ３１は、＋１のカウントを行う。このカウント動作後のカウント値は、入力信号（入力クロック）の入力タイミングに応じてデコーダ３２へ送られる。
一方、シーケンサ制御信号が「０」を示す場合（遅延ロックループ回路１０−１がサイクルスリップを起こしていない場合）は、シーケンサ／カウンタ３１は、カウント動作を行わない。
【００４８】
デコーダ３２は、シーケンサ／カウンタ３１からのカウント値にもとづいて、ＤＡ値（１〜Ｎ）実現論理回路３３−１〜３３−ｎ又はリセット信号生成論理回路３５のいずれかへ選択信号を送る。
このデコーダ３２の動作を図６を参照して説明する。同図は、シーケンサ／カウンタ３１の出力とカウント制御手段（ハードウエア処理手段）３０の動作との関係を示す波形図である。
【００４９】
シーケンサ／カウンタ３１の出力（カウント値）は、同図に示すように、「１」、「２」、「３」、・・・「３０」、「３１」・・・のような値を示す。
例えば、そのカウント値が「１」のときは、対応する動作は「ＤＡ１  ＳＥＴ」であって、選択信号がＤＡ値１実現論理回路３３−１へ送られる。カウント値が「１１」のときは、対応する動作は「ＤＡ２  ＳＥＴ」であって、選択信号がＤＡ値２実現論理回路３３−２へ送られる。カウント値が「２１」のときは、対応する動作は「ＤＡ３  ＳＥＴ」であって、選択信号がＤＡ値３実現論理回路３３−３へ送られる。このように、カウント値が「１０ｍ＋１」のときは、カウンタ１３ａのＤＡ値を切り替えるように、選択信号がＤＡ値（１〜Ｎ）実現論理回路３３−１〜３３−ｎのいずれか対応するものに送られる。
【００５０】
カウント値が「９」、「１９」、「２９」・・・のように「１０ｍ＋９」であるときは、対応する動作は「ＣＬＲ」であって、選択信号がリセット信号生成論理回路３５へ送られる。
カウント値が「１０ｍ＋１」又は「１０ｍ＋９」以外の場合は、選択信号は、ＤＡ値（１〜Ｎ）実現論理回路３３−１〜３３−ｎ又はリセット信号生成論理回路３５へは送られない。すなわち、カウント値が「２」〜「８」、「１２」〜「１８」、「２２」〜「２８」・・・のときのＤＡ値保持動作については、ＤＡ値を設定してから遅延ロックループ回路１０−１がロックするまでの時間である。
また、カウント値が「１０」、「２０」、「３０」・・・のときのＤＡ値保持動作については、サイクルスリップしているかどうかの判断となる。
なお、図６における「ＤＡ値保持」とは、現在カウンタ１３ａにセットされているＤＡ値をそのまま保持することをいう。
【００５１】
ＤＡ値（１〜Ｎ）実現論理回路３３−１〜３３−ｎ及び論理回路３４は、デコーダ３２から選択信号が送られてくると、所定のＤＡ値をカウンタ１３ａにセットする（カウンタ制御信号の送信）。
ここで、選択信号がＤＡ値１実現論理回路３３−１に送られてきたときは、「ＤＡ１」がカウンタ１３ａにセットされ、選択信号がＤＡ値２実現論理回路３３−２に送られてきたときは、「ＤＡ２」がカウンタ１３ａにセットされ、選択信号がＤＡ値３実現論理回路３３−３に送られてきたときは、「ＤＡ３」がカウンタ１３ａにセットされる。そして、選択信号がＤＡ値Ｎ実現論理回路３３−ｎに送られてきたときは、「ＤＡ  Ｎ」がカウンタ１３ａにセットされる。
【００５２】
リセット信号生成論理回路３５は、デコーダ３２から選択信号が送られてくると、サイクルスリップリセット信号をサイクルスリップ検出回路２０−１の順序回路２２へ送る。これにより、サイクルスリップ検出回路２０−１では、順序回路２２のリセットが行われる。
【００５３】
次に、サイクルスリップ検出回路の動作について、図７〜図９を参照して説明する。
図７は、ロックした場合のサイクルスリップ検出回路の各波形、図８は、遅延量が短くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出回路の各波形、図９は、遅延量が長くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出回路の各波形を示す。
【００５４】
まず、ＤＬＬロック時におけるサイクルスリップ検出回路の動作について、図７を参照して説明する。
ＤＬＬロック時とは、遅延回路１１の出力信号Ｂが基準信号Ａに比べてちょうど１サイクル遅れている状態をいう。なお、基準信号Ａは、遅延回路１１の入力信号（図１に示したＤＬＬ１０−１のＡ点の信号）である。また、出力信号Ｂは、遅延回路１１の出力信号（図１に示したＤＬＬ１０−１のＢ点の信号）である。
【００５５】
この場合は、図７に示すように、基準信号Ａと出力信号Ｂの位相は一致しており、サイクルスリップは起こっていない（同図（ｉ），（ii））。このとき、論理回路２１からは「Ｌ」レベルの信号が出力され（同図（iii））、順序回路２２からも「Ｌ」レベルの信号が出力される（同図（iv））。
【００５６】
次いで、遅延量が短くなる方向にサイクルスリップが起こったときのサイクルスリップ検出回路の動作について、図８を参照して説明する。
同図では、ｃｏａｒｓｅカウンタ１３ｂの値が最大値又は最小値になるまでサイクルスリップした状態となるので位相は一致しない（同図（ｉ），（ii））。このとき、論理回路２１の出力信号は、細いパルス幅のグリッジを有する「Ｈ」レベルの信号が出力される（同図（iii））。これにより、順序回路２２の出力信号は、「Ｈ」レベルが出力される（同図（iv））。
【００５７】
次いで、遅延量が長くなる方向にサイクルスリップが起こったときのサイクルスリップ検出回路の動作について、図９を参照して説明する。
同図に示した場合と図８に示した場合とを比較すると、基準信号Ａに対する遅延回路出力Ｂの位相差が大きく異なるという点で相違するものの、遅延回路１１の出力信号Ｂにサイクルスリップが起こっている点では共通する。このため、図９に示した場合においても、ｃｏａｒｓｅカウンタ１３ｂの値が最大値又は最小値になるまでサイクルスリップした状態となるので位相は一致しない（同図（ｉ），（ii））。このとき、論理回路２１の出力信号は、細いパルス幅のグリッジを有する「Ｈ」レベルの信号が出力される（同図（iii））。これにより、順序回路２２の出力信号は、「Ｈ」レベルが出力される（同図（iv））。
【００５８】
このように、サイクルスリップが起こるときは、サイクルスリップ検出回路２０は、“Ｈ”レベルを出力する。一方、サイクルスリップが起こっていないときは、サイクルスリップ検出回路２０は、“Ｌ”レベルを出力する。
これにより、カウント制御手段３０では、そのサイクルスリップ検出回路２０から出力されたサイクルスリップ検出信号にもとづき、カウンタ１３ｂにカウントの初期設定値を切り替えさせることができる。
【００５９】
次に、カウンタの値を設定してからＤＬＬをロックさせるまでの動作（遅延量校正方法）について、図１０を参照して説明する。
前提として、カウンタの初期設定値（ＤＡ値）については、ＣＭＯＳのいかなるプロセスにおいても、どれか一つのＤＡ値でＤＬＬが必ずロックできるように、二つ以上のＤＡ値が用意されている（このＤＡ値は、シミュレーションで決める）。
【００６０】
まず、複数のＤＡ値の中から最初のＤＡ値が選択的にロードされると（ステップ１０）、そのロードされたＤＡ値がカウンタ（ｃｏａｒｓｅ）１３ｂに設定され、ＤＬＬ１０−１がロックモードに切り替えられる（ロックモード／非ロックモード切替機能、ステップ１１）。
ここで、ロックするまでの状態が順序回路２２に残っているため、順序回路２２のリセットが行われ（ステップ１２）、ＷＡＩＴ  ＴＩＭＥ経過後、順序回路２２の出力が読み込まれる（ステップ１３）。
【００６１】
この読み込まれた順序回路２２の出力（サイクルスリップ検出信号）がどの値を示しているかが判定される（ステップ１４）。
判定の結果、サイクルスリップ検出信号が「Ｈ」を示しているとき、すなわちサイクルスリップが起こっていることを示しているときは、ＤＡ値が切り替えられ（カウンタ設定値の切り替え、ステップ１５）、この切り替えられたＤＡ値においてステップ１１〜ステップ１５の動作が実行される。
一方、サイクルスリップ検出信号が「Ｌ」を示しているとき、すなわちサイクルスリップが起こっていないことを示しているときは、ＤＬＬのロックが完了する（ステップ１６）。
【００６２】
このような手順で、ＤＬＬのロックが完了するまでＤＡ値を２〜３回切り替えることで、最適なＤＡ値を容易かつ簡便に見つけ出すことができる。
【００６３】
次に、カウンタ初期設定値の選択方法について、図１１を参照して説明する。
まず、ＤＡ値は、二つ以上用意される（同図においては、ＤＡ１，ＤＡ２，ＤＡ３の三つ）。これは、ＣＭＯＳのいかなるプロセスにおいても、どれか一つのＤＡ値でＤＬＬが必ずロックできるようにするためであり、設計時（シミュレーション時）に定められる。
【００６４】
ここで、ＤＡ１，ＤＡ２，ＤＡ３を図１１のように定めたものとする。
この場合、ＤＡ１をカウンタ１３ｂに設定したときは、プロセスｆａｓｔはロックするが、プロセスｔｙｐとプロセスｓｌｏｗはロックしない。
また、ＤＡ２をカウンタ１３ｂに設定したときは、プロセスｆａｓｔとプロセスｔｙｐはロックするが、プロセスｓｌｏｗはロックしない。
さらに、ＤＡ３をカウンタ１３ｂに設定したときは、プロセスｔｙｐとプロセスｓｌｏｗはロックするが、プロセスｆａｓｔはロックしない。
【００６５】
このように、すべてのプロセスにおいてＤＬＬがロックできるようカウンタ初期設定値がシミュレーションで定められる。
そして、サイクルスリップが検出されると、ＤＡ１→ＤＡ２→ＤＡ３のようにＤＡ値の切り替えを行う。
これにより、ＣＭＯＳのいかなるプロセスにおいても、どれか一つのＤＡ値でＤＬＬが必ずロックできるようになる。
【００６６】
以上説明したように、本実施形態の遅延ロックループ回路によれば、遅延回路の遅延量を測定することなく、ＤＬＬをロックできるので、遅延回路の校正にかかる時間を短縮することができる。
【００６７】
［遅延ロックループ回路の第二実施形態］
次に、本発明の遅延ロックループ回路の第二の実施形態について、図１２を参照して説明する。
同図は、本実施形態の遅延ロックループ回路の構成を示すブロック図である。
本実施形態は、第一実施形態と比較して、サイクルスリップ検出回路の構成が相違する。すなわち、第一実施形態では、論理回路と順序回路とを備えた構成としたのに対し、本実施形態では、カウンタの最大値あるいは最小値を検出してカウンタ制御を行う最大値／最小値検出回路を備えた構成としている。他の構成要素は第一実施形態と同様である。
したがって、図１２において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００６８】
図１２に示すように、遅延ロックループ回路１０−２は、遅延回路１１と、位相比較器１２ａ、１２ｂと、カウンタ１３ａ、１３ｂと、ＤＡＣ１４ａ、１４ｂと、加算部１５と、バイアス回路１６と、コントロール回路１７と、最大値／最小値検出回路２０−２と、カウント制御手段３０とを有している。
【００６９】
なお、遅延回路１１、位相比較器１２ａ、１２ｂ、カウンタ１３ａ、１３ｂ、ＤＡＣ１４ａ、１４ｂ、加算部１５、バイアス回路１６、コントロール回路１７については、図２２に示した従来の遅延ロックループ回路２００における遅延回路２１０、位相比較器２２０ａ、２２０ｂ、カウンタ２３０ａ、２３０ｂ、ＤＡＣ２４０ａ、２４０ｂ、加算部２５０、バイアス回路２６０、コントロール回路２７０と同様の機能を有しているため、それらの詳細な説明は省略する。
また、カウント制御手段３０についても、遅延ロックループ回路の第一実施形態におけるカウント制御手段３０と同様の機能を有しているため、詳細な説明は省略する。
【００７０】
ここで、サイクルスリップ検出回路２０の一実施形態である最大値／最小値検出回路２０−２は、カウンタ（ｃｏａｒｓｅ）１３ｂのカウント値を読み出し、このカウント値が最大値又は最小値であるか否かを判定する。
判定の結果、カウント値が最大値又は最小値であるときは、出力信号がサイクルスリップを起こしているものと判定される。この場合は、カウント制御手段３０でカウンタ１３ｂに対しＤＡ値の切り替え制御が行われる。
一方、カウント値が最大値又は最小値でないときは、出力信号がサイクルスリップを起こしていないものと判定される。この場合は、ロック可能な状態であるため、ＤＡ値の切り替えは行われない。
【００７１】
次に、カウンタの値を設定してからＤＬＬをロックさせるまでの動作（遅延量校正方法）について、図１３を参照して説明する。
なお、前提として、第一実施形態と同様に、カウンタの初期設定値（ＤＡ値）については、ＣＭＯＳのいかなるプロセスにおいても、どれか一つのＤＡ値でＤＬＬが必ずロックできるように、二つ以上のＤＡ値が用意されている（このＤＡ値は、シミュレーションで決める）。
【００７２】
まず、複数のＤＡ値の中から最初のＤＡ値が選択的にロードされると（ステップ２０）、そのロードされたＤＡ値がカウンタ（ｃｏａｒｓｅ）１３ｂに設定され、ＤＬＬ１０−２がロックモードに切り替えられる（ロックモード／非ロックモード切替機能、ステップ２１）。ＷＡＩＴ  ＴＩＭＥ経過後、カウンタ１３ｂのカウント値が読み込まれる（ステップ２２）。
【００７３】
この読み込まれたカウント値が最大値又は最小値を示しているかが判定される（ステップ２３）。
判定の結果、最大値又は最小値を示しているときは、サイクルスリップが起こっているものとされて、ＤＡ値が切り替えられ（ステップ２４）、この切り替えられたＤＡ値においてステップ２１〜ステップ２３の動作が実行される。
一方、最大値又は最小値を示していないときは、サイクルスリップが起こっておらず、ＤＬＬのロックが完了する（ステップ２５）。
【００７４】
このような手順で、ＤＬＬのロックが完了するまでＤＡ値を２〜３回切り替えることで、最適なＤＡ値を容易かつ簡便に見つけ出すことができる。
【００７５】
以上説明したように、サイクルスリップ検出回路として最大値／最小値検出回路を備えた構成とすることで、遅延回路の遅延量を測定することなく、ＤＬＬをロックでき、遅延回路の校正にかかる時間を短縮することができる。
【００７６】
［タイミング発生器及び半導体試験装置］
次に、本実施形態のタイミング発生器及びそれを備えた半導体試験装置について、図１４を参照して説明する。
同図に示すように、本実施形態の半導体試験装置４０は、タイミング発生器４１と、パターン発生器４２と、波形整形器４３と、論理比較回路４４とを備えて構成されている。
【００７７】
タイミング発生器４１は、基準クロック信号を所定時間遅延した遅延クロック信号を出力する。パターン発生器４２は、基準クロック信号に同期して試験パターン信号を出力する。波形整形器４３は、試験パターン信号を被試験デバイス（ＤＵＴ）４５に応じて整形し、そのＤＵＴ４５へ送る。論理比較器４４は、ＤＵＴ４５の応答出力信号と期待値データ信号とを比較する。
【００７８】
ここで、タイミング発生器４１は、遅延ロックループ回路（ＤＬＬ）４１−１と、遅延選択部４１−２とを備えている。
このタイミング発生器４１の具体的な回路構成を図１５に示す。
同図に示すように、タイミング発生器４１のＤＬＬ４１−１は、上述した本発明のＤＬＬ（例えば、図１に示すＤＬＬ１０−１、図１２に示すＤＬＬ１０−２など）と同じ構成を有しており、複数段の論理ゲートを直列に接続した可変遅延回路を含んでいる。ただし、図１における入力信号（入力クロック）は、本実施形態の基準クロック信号に相当する。
遅延選択部４１−２は、いずれかのインバータの出力を選択して遅延信号として出力する。さらに、図１５に示す例では、２５０ｐｓ以下の遅延時間を生じさせる遅延素子４１−３を備えている。
【００７９】
タイミング発生器をこのような構成とすることにより、そのタイミング発生器に一以上のＤＬＬが備えられている場合に、それらＤＬＬの校正（キャリブレーション）に要する時間を短縮できる。
【００８０】
［半導体集積回路］
次に、本実施形態の半導体集積回路について、図１６を参照して説明する。
本実施形態の半導体集積回路５０は、同図に示すように、例えば、四つの遅延ロックループ回路（ＤＬＬ）５１−１〜５１−４と、各ＤＬＬ５１−１〜５１−４へ低周波数の基準クロック信号を分配する配線５２とを備えている。
各ＤＬＬ５１−１〜５１−４の構成は、上述した本発明のＤＬＬ（例えば、図１に示すＤＬＬ１０−１、図１２に示すＤＬＬ１０−２など）の構成と同一である。
【００８１】
そして、スキューの小さな低周波数の基準クロック信号を入力信号として各ＤＬＬ５１−１〜５１−４へ入力し、各ＤＬＬ５１−１〜５１−４で高周波数の動作クロックをそれぞれ逓倍させることができる。その結果、クロック信号の中継バッファが不要となり、クロック信号のスキューを低減し、設計を容易化することができる。
また、基準クロック信号のスキューは、事実上、基準クロックの入力端子５３から各ＤＬＬ５１−１〜５１−４までの配線５２の伝送時間により主に発生することになる。このため、本実施形態では、基準クロックの入力端子５２から各ＤＬＬ５１−１〜５１−４までの配線長を等しくしている。
【００８２】
半導体集積回路をこのような構成とすると、この半導体集積回路に搭載された一以上のＤＬＬがタイミング発生器に備えられている場合に、それらＤＬＬの校正（キャリブレーション）に要する時間を短縮できる。
しかも、遠距離のＣＬＫ伝送を低周波で行い、ローカル部分でＤＬＬを用いて逓倍するため、伝送部分の回路規模・消費電力を削減することができる。しかも、全体のバッファ段数が少なくてすむため、スキューも小さくすることができる。
【００８３】
以上、本発明の遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法の好ましい実施形態について説明したが、本発明に係る遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
【００８４】
例えば、上述した第一実施形態及び第二実施形態の遅延ロックループ回路においては、位相比較器１２、カウンタ１３、ＤＡコンバータ１４をそれぞれ二つずつ備え、さらにコントロール回路１７を備えた構成としたが、本発明の遅延ロックループ回路は、このような構成に限定されるものではない。
例えば、図１７に示すように、コントロール回路１７を備えない遅延ロックループ回路１０−３においても、サイクルスリップ検出回路２０やカウント制御手段３０を備えて、サイクルスリップを自動的に検出し、遅延回路の校正を迅速に行うことができる。
【００８５】
さらに、図１８に示すように、位相比較器１２、カウンタ１３、ＤＡコンバータ１４をそれぞれ一つずつ備え、加算部１５、バイアス回路１６、コントロール回路１７を備えない遅延ロックループ回路１０−４においても、サイクルスリップ検出回路２０やカウント制御手段３０を備えて同様の効果を得ることができる。
【００８６】
すなわち、ｆｉｎｅ系のみ備えた遅延ロックループ回路１０−４にサイクルスリップ検出回路２０を備え、ｆｉｎｅのカウンタ１３に少なくとも２〜３通りのＤＡ値をロードする機能を備えれば動作は可能である。
例えば、最大カウント値１０００のカウンタで、「０」，「５００」，「１０００」と値をロードでき、いかなるプロセス等のばらつきでもロック可能なカウント値（１〜１０００の間）を有し、これらの３つのカウント値の中で、少なくとも１つの設定において、サイクルスリップしないという条件を備えれば動作可能となる。
【産業上の利用可能性】
【００８７】
本発明は、遅延ロックループ回路における遅延回路の校正に関する発明であるため、遅延ロックループ回路を搭載した装置や機器に利用可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第一実施形態における遅延ロックループ回路の構成を示すブロック図である。
【図２】サイクルスリップ検出回路の構成を示すブロック図である。
【図３】サイクルスリップ検出回路を構成する論理回路の具体例を示す回路図であって、（ｉ）は、第一論理回路である排他的論理和回路、（ii）は、第二論理回路である否定回路及び論理積回路を示す。
【図４】サイクルスリップ検出回路を構成する順序回路の具体例を示す回路図であって、（ｉ）は、Ｓ−Ｒラッチ回路、（ii）は、Ｄ−フリップフロップ回路、（iii）は、Ｄ−ラッチ回路を示す。
【図５】カウント制御手段の具体的な構成を示す回路図である。
【図６】カウント制御手段におけるシーケンサ／カウンタの出力と、この出力の各値に対応するハードウエア処理手順の動作を示す波形図である。
【図７】ロックした場合のサイクルスリップ検出回路における各波形を示す波形図である。
【図８】遅延量が短くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出回路における各波形を示す波形図である。
【図９】遅延量が長くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出回路における各波形を示す波形図である。
【図１０】第一実施形態の遅延ロックループ回路における遅延回路の構成の動作を示すフローチャートである。
【図１１】カウンタの初期設定値を示すグラフである。
【図１２】本発明の第二実施形態における遅延ロックループ回路の構成を示すブロック図である。
【図１３】第二実施形態の遅延ロックループ回路における遅延回路の構成の動作を示すフローチャートである。
【図１４】本発明の半導体試験装置の構成を示すブロック図である。
【図１５】本発明のタイミング発生器の構成を示すブロック図である。
【図１６】本発明の半導体集積回路の構成を示すブロック図である。
【図１７】本発明の遅延ロックループ回路の他の構成を示すブロック図である。
【図１８】本発明の遅延ロックループ回路のさらに他の構成を示すブロック図である。
【図１９】従来の遅延ロックループ回路の構成を示す回路図と、この遅延ロックループ回路における各信号の経時変化を示す波形図である。
【図２０】従来の遅延ロックループ回路の他の構成を示す回路図である。
【図２１】従来の遅延ロックループ回路において出力信号をロックする状況を説明するためのグラフである。
【図２２】従来の遅延ロックループ回路のさらに他の構成を示す回路図である。
【図２３】遅延回路の遅延量が１．５周期より長い場合にサイクルスリップを起こしている状態を示す波形図である。
【図２４】遅延回路の遅延量が０．５周期より短い場合にサイクルスリップを起こしている状態を示す波形図である。
【符号の説明】
【００８９】
１０−１、１０−２、１０−３、１０−４  遅延ロックループ回路（ＤＬＬ）
１１  遅延回路
１２ａ、１２ｂ  位相比較器
１３ａ、１３ｂ  カウンタ
１４ａ、１４ｂ  ＤＡコンバータ（ＤＡＣ）
１５  加算部
１６  バイアス回路
１７  コントロール回路
２０−１  サイクルスリップ検出回路
２１  論理回路
２１−１  排他的論理和回路（第一論理回路）
２１−２  第二論理回路
２２  順序回路
２２−１  Ｓ−Ｒラッチ回路
２２−２  Ｄ−フリップフロップ回路
２２−３  Ｄ−ラッチ回路
２０−２  最大値／最小値検出回路
３０  カウント制御手段
３１  シーケンサ／カウンタ
３２  デコーダ
３３−１〜３３−ｎ  ＤＡ値（１〜Ｎ）実現論理回路
３４  論理回路
３５  リセット信号生成論理回路
４０  半導体試験装置
４１  タイミング発生器
４１−１  ＤＬＬ
５０  半導体集積回路
５１−１〜５１−４  ＤＬＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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