(57)【特許請求の範囲】
【請求項１】
第１及び第２のチップを具備し、
該第１のチップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた複数の導電線を有し、各導電線は前記配線層に設けられた第１の電極とこの上に設けられた外部接続用の複数の第２の電極とを接続し、
前記第２のチップは、前記第１のチップと重ね合わされた場合に、前記第２の電極に接続して前記複数の導電線の各々をループ状にする複数の第３の電極を具備する半導体装置。
【請求項２】
複数のチップを具備し、
各チップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、該導電線は前記配線層内の第１の電極とこの上に設けられた外部接続用の複数の第２の電極とを接続し、
前記複数のチップを重ね合わせた場合に、前記複数の第２の電極同士が接続し、各チップの導電線は互いに接続されてループを構成する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを高密度で実装するマルチチップモジュール及びマルチチップパッケージに関する。
【０００２】
電子機器類は多機能、高速、低電力、省スペース（高密度実装）の方向に年々進んでおり、そのための大きな手段としてロジックとメモリを混載するシステムＬＳＩが登場した。当初は１チップ内にロジックとメモリを混載するシステムＬＳＩが主流になると考えられてた。しかし、両者は元々製造プロセス条件が異なるため、統一したプロセス条件でロジックとメモリを製造して高性能なデバイスを製造することは難しい。たとえある程度統一したプロセス条件としても、製造コストが高いものとなっている。
【０００３】
近年、上記システムＬＳＩに代わるものとして登場したのが、ロジック・メモリ混載のマルチチップパッケージ（マルチチップモジュールともいう）である。このようなマルチチップパッケージは、別々に製造したメモリとロジックのチップを一つのパッケージ（又はモジュール）に混載するものである。それぞれのチップに応じた最適のプロセスで製造したチップを組み立て時に混載するので、高性能を低コストで実現できる。
【０００４】
【従来の技術】
図１に、従来のロジック・メモリ混載パッケージの構成例を示す。図１のパッケージは、ロジックチップ（デバイス）１の上にメモリチップ（デバイス）２を載せたもので、メモリチップ２は素子面（チップ面とも言う）を下に伏せた状態でバンプ等により接続する。図面上の記号とその意味については、図１の凡例に記載してある。太い実線は後述する巨大配線（再配線ともいう）、太い実線の四角形はチップ間コンタクト用パッド（平坦状の電極）、太い実線の丸はバンプやハンダボールなどの突起電極、細い実線の丸は巨大配線と回路のコンタクト、黒塗りの四角形は外部端子用（外部接続用）パッド（電極）である。
【０００５】
図示する構成では、メモリチップ２上にバンプを配置し、ロジックチップ１上にバンプとのコンタクト用のパッドを配置している。つまり、メモリチップ２のバンプ＊とロジックチップ１のパッド＊とが重なり、電気的に接続される。図１では、メモリチップ２の素子面が上から透視して見えるように図示してある。
【０００６】
メモリチップ２とロジックチップ１の信号を接続するバンプやパッドは、これらのチップ間で位置的に対応するように配置する必要がある。また、これらのバンプやパッドは最小でも数十μｍピッチで配置する必要があり、チップ上で面積を必要とするため、回路素子がある場所にポリイミド系の樹脂を敷いた上に配置される。これバンプやパッドはその直下の回路と必ずしも接続されるわけではなく、普通は離れた場所にある回路と接続され、その接続には再配線（又は巨大配線）と一般に呼ばれる技術が用いられる。
【０００７】
再配線技術とは、チップ上にポリイミド層を敷いた上に配線を形成し、回路から信号線や電源線を単に引き出す技術である。この配線はチップ上に敷かれたポリイミドの上にパッド又はバンプの数だけアルミなどの導電体で形成される配線を設ければ良いので、回路形成用に使用されている配線ほどの微細加工の技術は必要なく、５〜１０μｍ程度の加工技術で形成している。そのため、幅は広く巨大配線とも呼ばれている。
【０００８】
巨大配線は微細加工で形成する通常の配線に対して、次のような利点がある。
▲１▼幅が広いため電気抵抗が小さい。
▲２▼バルクとの絶縁層の層間が厚く、また巨大配線間の配線間隔が広いため寄生容量が小さい。
▲３▼以上より、巨大配線の時定数は非常に低く高速動作に向いている。
【０００９】
【発明が解決しようとする課題】
従来のロジック・メモリ混載マルチチップパッケージの内部構成をブロック図にすると、図２のようになる。巨大配線５はチップ間のＩ／Ｏ回路６、７を接続する部分に用いられる。また、ロジックチップ１及びメモリチップ２はそれぞれ複数のブロックから構成されており、これらはチップ内のバス線３、４で接続されている。これらのバス線３、４は複数のブロックにまたがって配線されるため配線長が長く、微細ルールで作られているため寄生容量も大きい。チップ内のバス線３、４における遅延時間は集積度が大きくなるにつれて増大していく。また、バス線３、４の寄生容量も増大していくためこれらを駆動するための電力も増大していき、今後大きな問題となっていく。
【００１０】
従って、本発明は従来技術の問題点を解決し、遅延時間が短くかつ消費電力が少ない半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板上に形成された配線層を覆う絶縁層上に設けた導電線を有する半導体装置であって、前記導電線は、前記配線層に設けられた複数の第１の電極と、前記導電線上に設けられた外部接続用の少なくとも１つの第２の電極を互いに接続する構成、又は前記導電線は、前記配線層に設けられた少なくとも１つの第１の電極と、前記導電線上に設けられた外部接続用の複数の第２の電極を互いに接続する構成の半導体装置である。
【００１２】
半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線、いわゆる巨大配線が複数の第１の電極又は第２の電極を互いに接続する。つまり、端子を１対１に接続する単なる引き出し線（再配線）としての機能ではなく、回路のノード間を接続する信号線や電源線として機能する。信号線として巨大配線を用いる構成なので、遅延時間が短くかつ消費電力が少ない半導体装置となる。
【００１３】
【発明の実施の形態】
まず、図３を参照して本発明の原理を説明する。
【００１４】
本発明は、巨大配線３０でバスを形成し、１つの半導体装置であるロジックチップ１０や、１つの半導体装置であるメモリチップ２０内の各ブロックをバス３０に接続する構成を有する。つまり、ブロック間をまたぐバス３０を導電線である巨大配線で形成し、ロジックチップ１０とメモリチップ２０でバス３０を共有する。バス３０を構成する巨大配線は寄生容量が小さいので、駆動能力の小さいバッファ（Ｉ／Ｏ回路）で駆動することができ、この結果遅延時間と消費電力を大幅に削減できる。また、バッファを設けることなく各ブロックとバス３０とを直接接続することもできる。更に、図２に示すようロジックチップ１とメモリチップ２を接続するためのＩ／Ｏ回路６、７を必要としないので、この分だけ遅延時間と消費電力を更に削減できる。
【００１５】
なお、後述するように、バス１３はロジックチップ１１又はメモリチップ１２のどちらか一方に形成しても良く、両方に形成しても良い。
【００１６】
次に、本発明の第１の実施の形態を説明する。
【００１７】
図４は本発明の第１の実施の形態によるマルチチップ半導体装置を示す図である。図示するマルチチップ半導体装置は、ロジックチップ１０Ａと、この上に搭載されるメモリチップ２０Ａとを有する。メモリチップ２０Ａを搭載する際、ロジックチップ１０Ａのチップ面とメモリチップ２０Ａのチップ面とを向かい合わせにする。メモリチップ２０Ａは、ロジックチップ１０Ａよりも大きい。メモリチップ２０Ａは、半導体チップに形成された４つのメモリブロック２１１〜２１４と、４つのＩ／Ｏ回路（バッファ回路）２２１〜２２４とを具備し、更に巨大配線で形成されるバス３０Ａとを具備する。各Ｉ／Ｏ回路２２１〜２２４とバス３０Ａとは、コンタクト部２３で電気的に接続されている。Ｉ／Ｏ回路２２１〜２２４とメモリブロック２１１〜２１４はそれぞれ電気的に接続されているので、メモリブロック２１１〜２１４はバス３０Ａを介して互いに接続されている。また、バス３０Ａの各バス線には、ロジックチップ１０Ａと電気的接続を取るためのパッド２４が設けられている。
【００１８】
図５は、図４に示すメモリチップ２０ＡのＩで示す部分の断面図である。半導体基板３３上（チップ面上）には、多層配線層３５が形成されている。多層配線層３５は、多層に構成された配線層３５ａ、３５ｂを有する。各配線層３５ａ、３５ｂはポリイミドなどの絶縁層で絶縁され、最上部の配線層３５ｂ上にはポリイミドなどの絶縁層が設けられている。図５では、便宜上、多層配線層３５の絶縁層を一括して参照番号３４で示してある。また、多層配線層３５は電極３６（第１の電極）を有する。電極３６はコンタクト部４１ａ、４１ｂ及び中間の配線層を介して、半導体基板３３に形成された拡散層３３ａに電気的に接続される。
【００１９】
絶縁層３４上には絶縁層３７が設けられ、この上に巨大配線層３８が形成されている。巨大配線層３８は、図４に示すバス３０Ａの１本のバス線を構成する。巨大配線層３８は、コンタクト部２３で電極３６とコンタクトしている。電極部３６は、絶縁層３４に設けられたコンタクトホールから露出している。コンタクト部２３は、絶縁層３４と３７に形成されたコンタクトホールに巨大配線層３８が入り込んで電極３６に接続する構成である。巨大配線層３８の幅及び厚みは多層配線層３５の配線層３５ａ、３５ｂよりも大きく、例えば５〜１０μｍである。
【００２０】
巨大配線層３８の上には、カバー膜３９が設けられている。カバー膜３９は開口部（スルーホール）を有し、そこから巨大配線層３８が露出している。開口部は、外部接続用（ロジックチップ１０Ａと接続するための）の電極４２（第２の電極）であり、パッド２４に相当する。
【００２１】
ロジックチップ１０Ａは、半導体チップに形成された３つの機能ブロック２７１〜２７３を有する。各機能ブロック２７１〜２７３上は、これらとコンタクトするコンタクト部２８、とコンタクト部２８に接続された外部接続用（メモリチップ２０Ａに接続するための）突起電極であるバンプ２９とが設けられている。バンプ２９と、メモリチップ２０Ａのパッド２４とは、ロジックチップ１０Ａをメモリチップ２０Ａに重ね合わせた場合に、互いにコンタクトして電気的接続がなされるように配置されている。
【００２２】
図６は、ロジックチップ１０ＡのＩＩで示す部分の断面図である。なお、説明を簡単にするために、図５に示す部分と同様の部分には同じ参照番号を付してある。バンプ２９となる突起電極４０（第２の電極）が巨大配線３８Ａ上に形成されている。巨大配線３８Ａは、コンタクト部２８を形成する電極３６（第１の電極）と突起電極４０とを電気的に接続するためのものであり、メモリチップ２０Ａの巨大配線３８のように、長手方向に長く延びてはいない。ロジックチップ１０Ａをメモリチップ２０Ａ上に搭載した際、バンプ４０がパッド４２に接触し、電気的な接続が形成される。つまり、図４において、各バンプ２９は対応するパッド２４上に重なり、電気的な接続が形成される。
【００２３】
この結果、ロジックチップ１０Ａの機能ブロック２７１〜２７３は、メモリチップ２０Ａのバス３０Ａを介して互いに接続される。つまり、バス３０Ａはロジックチップ１０Ａとメモリチップ２０Ａとで共用される。なお、図４に示すロジックチップ１０Ａ上の破線は、メモリチップ２０Ａ上のバス３０Ａとの位置的対応を示すものである。
【００２４】
図４の構成では、巨大配線で形成されるバス３０の各バス線には、複数のコンタクト部２３と複数のパッド２４とが接続されている。しかしながら、この構成は複数のブロックが設けられている場合の一例であって、この構成に限定されない。各バス線に１つのコンタクト部２３と複数のパッド２４が接続される構成や、各バス線に複数のコンタクト部２３と１つのパッド２４が接続される構成もある。また、図４の構成では各バス線に接続されるコンタクト部２３とパッド２４の数は同じであるが、各バス線毎に異なる構成もある。更に、ロジックチップ１０Ａが複数の機能ブロックに分割されていない場合には、例えば、図４に示す機能ブロック２上のコンタクト２８とバンプ２９のみを設ける構成で良い。
【００２５】
また、巨大配線のバス３０Ａはメモリチップ２０Ａでははく、ロジックチップ１０Ａに形成してもよい。
【００２６】
図４に示すマルチチップ半導体装置と外部とのインタフェースは、ロジックチップ１０Ａを介する。図４に示す構成では、ロジックチップ１０Ａがメモリチップ２０Ａよりも小さく、外部接続用（外部インタフェース用）の電極をロジックチップ１０Ａに設ける余裕がない。このため、メモリチップ２０Ａの周辺領域であって、ロジックチップ１０Ａと重なり合わない領域に、外部接続用のパッド２６を形成している。外部接続用パッド２６は、巨大配線４３を介してチップ間コンタクト用パッド２５に１対１に接続されている。外部接続用パッド２６は、例えば図５に示す電極３６と同様に設けられている。外部接続用パッド２６は絶縁層から露出している。巨大配線４３は、図５に示す巨大配線３８と同じレベル、つまり絶縁層３７の上に設けられており、チップ間コンタクト用パッド２５は電極４２と同様に設けられている。パッド２５はメモリチップ２０Ａの内部回路に直接接続されない。
【００２７】
ロジックチップ１０Ａには、対応する機能ブロック２７１〜２７３と電気的に接続されるコンタクト部３１と、これに接続されるバンプなどの突起電極３２が形成されている。コンタクト部３１と突起電極３２とは、コンタクト部２８と突起電極２９と同様の構成である。ロジックチップ１０Ａをメモリチップ２０Ａ上に重ね合わせると、突起電極３２がパッド２５にコンタクトして、機能ブロック２７１〜２７３と外部接続用パッド２６とが電気的に接続される。なお、外部接続用パッド２６には、ボンディングワイヤやＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などが接続される。
【００２８】
以上説明したように、本発明の第１の実施の形態によれば、図３を参照して説明した効果が得られる。
【００２９】
次に、本発明の第２の実施の形態について説明する。
【００３０】
図７は、本発明の第２の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｂとメモリチップ２０Ｂとを有する。第２の実施の形態が第１の実施の形態と相違する部分は、次の通りである。
【００３１】
ロジックチップ１０Ｂは、前述した３つの機能ブロック２７１〜２７３に加え、４番目の機能ブロック２７４を具備する。なお、第１の実施の形態におけるロジックチップ１０Ａの機能ブロック２７２と第２の実施の形態におけるロジックチップ１０Ｂの機能ブロック２７２とは大きさが異なるが、１つの機能ブロックという意味において同一性のある構成要素なので、同一の参照番号を付してある。この扱いは、他の構成要素でも同様である。
【００３２】
機能ブロック２７４をメモリチップ２０Ｂの巨大配線のバス３０Ａに接続させるために、ロジックチップ１０Ｂに巨大配線によるバス４０Ａを設けている。バス４０Ａは、バス３０Ａから分岐したバスと言える。また、両方のチップに巨大配線のバスを設けたとも言える。バス４０Ａの各バス線は、コンタクト部２８を介して機能ブロック２７４に接続されている。また、各バス線には、バンプなどの突起電極２９ａが設けられている。突起電極２９ａは、突起電極２９と同じ構成である。
【００３３】
ロジックチップ１０Ｂをメモリチップ２０Ｂに重ね合わせた時、突起電極２９ａは、メモリチップ２０Ｂのバス３０Ａに設けられたパッド２４ａに接続する。つまり、突起電極２９ａとパッド２４ａとは対応する位置に配置されている。これにより、機能ブロック２７４はバス４０Ａを介してバス３０Ａに接続される。
【００３４】
次に、図８を参照して本発明の第３の実施の形態によるマルチチップ半導体装置を説明する。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｃとメモリチップ２０Ｃとを有する。ロジックチップ１０Ｃは第２の実施の形態と同様に４つの機能ブロック２７１〜２７４を有するが、その配置が大きく異なる。ロジックチップ１０Ｃをメモリチップに重ね合わせた場合に、機能ブロック２７１〜２７４は、メモリチップ２０Ｃのバス３０Ａ上に位置しないので、第１や第２の実施の形態のような配置では、機能ブロック２７１〜２７４をバス３０Ａに接続できない。
【００３５】
第３の実施の形態は、この点を考慮したもので、ロジックチップ１０Ｃに機能ブロック２７１〜２７４を互いに接続する巨大配線のバス４０Ｂを設けたものである。各機能ブロック２７１〜２７４とのコンタクトを適切に取るために、バス４０Ｂは直線ではなく、屈曲している。バス４０Ｂの途中には、バンプなどの突起電極２９が設けられている。突起電極２９に対応して、メモリチップ２０Ｃのバス３０Ａにはパッド２４ａが設けられている。ロジックチップ１０Ｃをメモリチップ２０Ｃに重ね合わせると、突起電極２９がパッド２４ａにコンタクトする。これにより、バス３０Ａと４０Ｂとが電気的に接続される。
【００３６】
次に、図９を参照して本発明の第４の実施の形態によるマルチチップ半導体装置を説明する。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｄとメモリチップ２０Ｄとを有する。
【００３７】
メモリチップ２０Ｄは、４つのメモリブロック２１１〜２１４と、６つのＩ／Ｏ回路（バッファ）２２１〜２２６と、２つの平行に延びているバス３０Ｂ１、３０Ｂ２とを有する。各バス３０Ｂ１、３０Ｂ２は巨大配線で形成されている。バス３０Ｂ１は、コンタクト部２３を介してＩ／Ｏ回路２２１、２２３、２２６に接続されている。また、パッド２４が図示するように配列されている。同様に、バス３０Ｂ２は、コンタクト部２３を介してＩ／Ｏ回路２２２、２２４、２２５に接続されている。また、パッド２４が図示するように配列されている。図９に示すＩ／Ｏ回路２２１〜２２６の配置は、チップ面を効率的に利用するものである。
【００３８】
ロジックチップ１０Ｄは、２つの機能ブロック２７１、２７２と、巨大配線で形成される２つのバス４０Ｃ１、４０Ｃ２を具備する。これらのバス４０Ｃ１、４０Ｃ２は、ロジックチップ１０Ｄをメモリチップ２０Ｄに重ね合わせた時に、メモリチップ２０Ｄのバス３０Ｂ１と３０Ｂ２を互いに接続するために設けられている。バス４０Ｃ１、４０Ｃ２は平行で、ロジックチップ１０Ｄの短手方向に延びている。バス４０Ｃ１は、コンタクト部２８を介して機能ブロック２７１とコンタクトする。バス４０Ｃ１には、バンプなどの突起電極２９が形成されている。１本のバス線には２つの突起電極が形成されている。同様に、バス４０Ｃ２は、コンタクト部２８を介して機能ブロック２７２とコンタクトする。バス４０Ｃ２には、バンプなどの突起電極２９が形成されている。１本のバス線には２つの突起電極が形成されている。
【００３９】
ロジックチップ１０Ｄをメモリチップ２０Ｄに重ね合わせると、ロジックチップ１０Ｄの突起電極２９は、メモリチップ２０Ｄの対応するパッド２４に接続される。これにより、メモリチップ２０Ｄに設けられたバス３０Ｂ１、３０Ｂ２の対応するバス線同士がバス４０Ｃ１、４０Ｃ２を介して互いに接続されるとともに、機能ブロック２７１、２７２にも接続される。つまり、一方のチップに設けられた複数のバスを、他方のチップに設けられたバスで互いに接続する。
【００４０】
図１０は、本発明の第５の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｅとメモリチップ２０Ｅとを有する。
【００４１】
メモリチップ２０Ｅは８つのメモリブロック２１１〜２１８と、対応する８つのＩ／Ｏ回路２２１〜２２８と、巨大配線で形成されたループ状のバス３０Ｃを有する。各Ｉ／Ｏ回路２２１〜２２８はコンタクト部２３を介してバス３０Ｃに接続される。また、バス３０Ｃ上には、ロジックチップ１０Ｅとのコンタクト用パッド２４が設けられている。ロジックチップ１０Ｅは、３つの機能ブロック２７１〜２７３と、コンタクト部２８と、バンプなどの突起電極２９とを具備する。
【００４２】
ロジックチップ１０Ｅをメモリチップ２０Ｃ上に重ね合わせることで、突起電極２９がパッド２４にコンタクトする。これにより、ロジックチップ１０Ｅの機能ブロック２７１〜２７３はループ状のバス３０Ｃに接続される。
【００４３】
バス３０Ｃはループ状なので、バスと回路との接続の自由度が高くなる。また、バス３０Ｃには端がないため信号の反射がなく、高速動作が可能である。
【００４４】
図１１は、本発明の第５の実施の形態によるマルチチップ半導体装置の変形例を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｆとメモリチップ２０Ｆとを有する。
【００４５】
図１１に示す構成が図１０に示す構成と相違する点は、ロジックチップ１０Ｆの方がメモリチップ２０Ｆよりも大きいこと、巨大配線で形成されるループ状のバスがロジックチップ１０Ｆに設けられていること（参照番号４０Ｃで示す）、外部とのインタフェース用のパッドがロジックチップ１０Ｆに設けられていること（参照番号４９で示す）、及びメモリチップ２０Ｆをロジックチップ１０Ｆ上に重ね合わせることである。
【００４６】
ロジックチップ１０Ｆに設けられたループ状のバス４０Ｃは、コンタクト部４６を介して機能ブロック２７１〜２７３に接続される。また、バス４０Ｃ上には、メモリチップ２０Ｆとコンタクトするためのパッド４７が設けられている。
【００４７】
メモリチップ２０Ｆには、各Ｉ／Ｏ回路２２１〜２２８とコンタクトするコンタクト部４４、及びこれに接続するバンプなどの突起電極４５が設けられている。コンタクト部４４と突起電極４５とは、図６に示すような構成の巨大配線で接続されている。
【００４８】
ロジックチップ１０Ｆのパッド４７とメモリチップ２０Ｆの突起電極４５は、メモリチップ２０Ｆをロジックチップ１０Ｆに重ね合わせた時にコンタクトするように配置されている。これにより、メモリチップ２０Ｆのメモリブロック２１１〜２１８は、Ｉ／Ｏ回路２１１〜２１８及び巨大配線で形成されたループ上のバス４０Ｃを介して互いに接続される。
【００４９】
図１２は、本発明の第６の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｇとメモリチップ２０Ｇとを有する。
【００５０】
メモリチップ２０Ｇは、巨大配線で形成されるＵ字状のバス３０Ｄを有する。Ｕ字状のバス３０Ｄは、バスをループ状に形成できない場合に有効である。バス３０Ｄの各バス線は、コンタクト部２３を介して各Ｉ／Ｏ回路２２１〜２２８に接続されている。各バス線の一端は、Ｉ／Ｏ回路２２１で終端され、他端はＩ／Ｏ回路２２２で終端されている。また、各バス線上にはパッド２４が形成されている。ロジックチップ１０Ｇは、３つの機能ブロック２７１〜２７３と、コンタクト部２８と、バンプなどの突起電極２９とを具備する。
【００５１】
ロジックチップ１０Ｇをメモリチップ２０Ｇ上に重ね合わせることで、突起電極２９がパッド２４にコンタクトする。これにより、ロジックチップ１０Ｇの機能ブロック２７１〜２７３はＵ字状のバス３０Ｄに接続される。
【００５２】
図１３は、本発明の第７の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｈとメモリチップ２０Ｈとを有する。
【００５３】
第７の実施の形態は、第６の実施の形態に対し、ロジックチップ２０Ｉに巨大配線で形成されるバス４０Ｄを設け、ロジックチップ１０Ｈをメモリチップ２０Ｈに重ね合わせた状態で、Ｕ字状のバス３０Ｄとバス４０Ｄとが互いに接続され、ループ状のバスが形成されることを特徴とする。このために、バス４０の両端にはバンプなどの突起電極２９ｂが構成され、これに対応するバス３０Ｄ上の位置にパッド２４ｂが形成されている。
【００５４】
図１４は、本発明の第８の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｉとメモリチップ２０Ｉとを有する。
【００５５】
第８の実施の形態は、巨大配線を多層構造にしたことを特徴とする。メモリチップ２０Ｉは、２層構成の巨大配線を有する。第１層目はバス３０Ｂ１、３０Ｂ２を構成する巨大配線であり、第２層目はバス３０Ｅ１、３０Ｅ２を構成する巨大配線である。図１４では、第２層目のバス３０Ｅ１、３０Ｅ２を二重線で図示してある。図示する構成では、第１層目と第２層目のバスは直交するように配置されている。第１層目のバス３０Ｂ１、３０Ｂ２と第２層目のバス３０Ｅ１、３０Ｅ２とはスルーホール（ビアホール）５０を介して接続されている。また、第２層目のバス３０Ｅ１、３０Ｅ２には、ロジックチップ１０Ｉとの接続用パッド２４ｃが図示するように設けられている。
【００５６】
図１５は、第１層目の巨大配線と第２層目の巨大配線との関係を示す断面図である。第１層目の巨大配線３８と第２層目の巨大配線５１とは、スルーホール５０を介して電気的に接続されている。第２層目の巨大配線５１は、カバー膜５３で覆われている。なお、１層構成の場合、絶縁膜３９はカバー膜であったが、図１５の例のように多層構造ではポリイミドなどの層間絶縁膜となる。巨大配線５１を一部露出させ、ロジックチップ１０Ｉとの電気的接続を形成するためのパッド５２とする。このパッド５２は、図１４に示すパッド２４ｃに相当する。なお、図１５に示す第１層目の巨大配線３８と第２層目の巨大配線５１は平行であり図１４と異なるが、図１５はあくまで第１層目と第２層目の巨大配線間の多層関係を分り易く図示すために敢えてそのように図示してある。
【００５７】
第１層目のバス３０Ｂ１と３０Ｂ２との電気的接続は第２層目のバス３０Ｅ１と３０Ｅ２とで形成されるため、ロジックチップ１０Ｉは図９に示すロジックチップ１０Ｄの巨大配線によるバス４０Ｃ１、４０Ｃ２を具備しない。
【００５８】
本発明の多層構造は上述したような２層構造に限定されず、何層であっても良い。
【００５９】
図１６は、本発明の第９の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｊとメモリチップ２０Ｊとを有する。
【００６０】
第９の実施の形態は、巨大配線をチップ内の回路を接続する配線としても用いることを特徴とする。巨大配線５８は、ロジックチップ１０Ｊ内の機能ブロッ２７１と２７３を接続するものである。巨大配線５８の両端部は、コンタクト部６０により機能ブロッ２７１と２７３に接続されている。
【００６１】
巨大配線５４は、ロジックチップ１０Ｊの機能ブロック２７１と２７３を接続するために、メモリチップ２０Ｊ側に設けられたものである。機能ブロック２７１と２７３には、コンタクト部６２とこれに接続するバンプなどの突起電極６２が設けられている。メモリチップ２０Ｊに設けられた巨大配線５４の両端には、重ね合わせた時に突起電極６１と接続されるパッド５５が設けられている。機能ブロック２７１と２７３は、メモリチップ２０Ｊに設けられた巨大配線５４で電気的に接続される。
【００６２】
巨大配線５９はロジックチップ１０Ｊに設けられ、メモリチップ２０Ｊの巨大配線によるバス３０の上下にあるパッド状の電極５７を電気的に接続するものである。電極５７は、メモリチップ２０Ｊの回路に接続するコンタクト部５６と電気的に接続されている。コンタクト部５６と電極５７とは、図５に示す構成と同様に構成されている。
【００６３】
以上の通り、巨大配線はチップ内の回路を接続するためにも利用できる。
【００６４】
以上説明した第１から第９の実施の形態におけるメモリチップ２０Ａ〜２０Ｊのメモリブロックを以下に説明するように構成すると、汎用性の高いシステムＬＳＩが構成できる。
【００６５】
図１７は、上記の点を考慮したシステムＬＳＩの構成例である。図示するシステムＬＳＩは、フラッシュ（Ｆｌａｓｈ）などの不揮発性メモリ６５、キャッシュメモリなどとして用いられるＳＲＡＭなどの高速メモリ６６、及びＤＲＡＭなどの大容量ＲＡＭ６７を具備する。これらのメモリは、巨大配線で形成されるバス３００に接続されている。また、このバス３００には、機能ブロック６８〜７０を具備するロジック部２００が接続されている。各機能ロジック６８〜７０は、バス３００を介して各メモリ６５〜６７に自由にアクセスできる。これにより、数々の用途に対応できるシステムＬＳＩとなる。
【００６６】
以下に説明する各実施の形態は、図１７に示すシステムＬＳＩを構成するものである。
【００６７】
図１８は、本発明の第１０の実施の形態によるマルチチップ半導体装置を示すである。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図示するマルチチップ半導体装置は、ロジックチップ１０Ｋとメモリチップ２０Ｋとを有する。
【００６８】
メモリチップ２０Ｋは、単一のチップの中に、フラッシュメモリなどの不揮発性メモリ６５、ＳＲＡＭなどの高速メモリ６６、ＤＲＡＭなどの大容量メモリ６７の各メモリブロックを形成し、これらを巨大配線で形成されたループ状のバス３０Ｄ（図１７のバス３００に相当する）で接続したものである。換言すれば、メモリチップ２０Ｋは、図１０に示すメモリチップ２０Ｅのメモリブロックをフラッシュ、ＳＲＡＭ及びＤＲＡＭに造り分けたものに相当する。
【００６９】
ロジックチップ１０Ｋは、複数の機能ブロック２７１〜２７３（それぞれ図１７の機能ブロック６８〜７０に対応する）、コンタクト部２８及びこれに接続されるバンプなどの突起電極２９を具備するもので、図１０に示すロジックチップ１０Ｅに相当する。ロジックチップ１０Ｋは、メモリチップ２０Ｋ上に搭載される。
【００７０】
図１９は、本発明の第１１の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。
【００７１】
上述した第１０の実施の形態で用いられるメモリチップ２０Ｋは、１つのチップに３種類の異なるメモリを混在させるため、統一したプロセス技術が必要になる。これに対し、図１９に示す構成は、３つの異なるメモリを別チップとしたもので、プロセス上の制約なく製造できる。
【００７２】
図１９に示すように、フラッシュメモリなどの不揮発性メモリチップ６５Ａ、ＳＲＡＭなどの高速メモリチップ６６Ｂ、ＤＲＡＭなどの大容量メモリチップ６７Ａをロジックチップ１０Ｌ上に搭載する。ロジックチップ１０Ｌは、３つのメモリチップ６５Ａ〜６７Ａを合わせたチップ面積よりも広いチップ面積を有する。各メモリチップ６５Ａ〜６７Ａは、内部回路とコンタクトするコンタクト部４４及びバンプなどの突起電極４５を具備する。
【００７３】
ロジックチップ１０Ｌは、巨大配線で形成されたループ上のバス４０Ｃを有し、コンタクト部４６を介して機能ブロック２７１〜２７３に接続されている。各バス線上には、３つのメモリチップ６５Ａ、６６Ａ及び６７Ａの突起電極４５にコンタクトする４７が形成されている。
【００７４】
なお、巨大配線によるバス４０Ｃは必ずしもロジックチップ１０Ｌに用意する必要はなく、例えば全部又は一部をメモリチップに形成しても良い。例えば、前述した図１３に示す本発明の第７の実施の形態と同様に、メモリチップ６７Ａに巨大配線によるバスを形成し、ロジックチップ１０Ｌのバスと接続することでループ状のバスを形成することとしても良い。
【００７５】
図２０は、本発明の第１２の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図２０に示すマルチチップ半導体装置は、フラッシュメモリなどの不揮発性メモリチップ６５Ｂ、ＳＲＡＭなどの高速メモリチップ６６Ｂ、及びＤＲＡＭ等の大容量メモリ６７Ｂ、及びロジックチップ１０Ｍを具備する。ロジックチップ１０Ｍのチップ面積は、３つのメモリチップ６５Ｂ、６５Ｂ、６７Ｂを合わせたチップ面積よりも狭い。
【００７６】
ロジックチップ１０Ｍは、巨大配線によるループ状のバス４０Ｃを有する。３つのメモリチップ６５Ｂ〜６７Ｂを図示するように配置し、その上にロジックチップ１０Ｍを載せる。これにより、各メモリチップ６５Ｂ〜６７Ｂの突起電極４６がバス４０Ｃ上のパッド４７に接続し、これらのチップとバス４０Ｃとが電気的に接続される。各メモリチップ６５Ｂ〜６７Ｂは、バンプなどの突起電極７１、外部接続用のバッド７３、及び突起電極７１と外部接続用パッド７３とを接続する巨大配線７２を具備する。ロジックチップ１０Ｍは内部回路に接続されるコンタクト部６９と、これに接続されるパッド７０とを具備する。ロジックチップ１０Ｍをメモリチップ６５Ｂ〜６７Ｂに搭載すると、パッド７０が対応するメモリチップ６５Ｂ〜６７Ｂの突起電極７１に接続する。これにより、ロジックチップ１０Ｍを介した外部とのインタフェースがメモリチップ６５Ｂ〜６７Ｂを介して実現できる。
【００７７】
図２１は、メモリチップ６５Ｂ〜６７Ｂ上にロジックチップ１０Ｍと搭載した状態のマルチチップ半導体装置の斜視図である。メモリチップ６５Ｂ〜６７Ｂは、パッケージのステージ上に搭載されている。つまり、紙面はパッケージのステージに相当する。ボンディングワイヤ７６を用いて、メモリチップ６５Ｂ〜６７Ｂの外部接続用パッド７１とパッケージのステージ上に形成された電極７５とが電気的に接続される。メモリチップ６５Ｂ〜６７Ｂ及びロジックチップ１０Ｍは、図示を省略する樹脂で覆われる。
【００７８】
図２２は、本発明の第１３の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図２２に示すマルチチップ半導体装置は、フラッシュメモリなどの不揮発性メモリチップ６５Ｃ、ＳＲＡＭなどの高速メモリチップ６６Ｃ、及びＤＲＡＭ等の大容量メモリ６７Ｃ、及びロジックチップ１０Ｎを具備する。
【００７９】
図２２に示す構成は、図２０に示す構成の変形例に相当するもので、メモリチップ６７Ｃに巨大配線で形成されるループ状のメインのバス３０Ｅを設け、その他のメモリチップ６５Ｃ、６６Ｃに支線のバス３０Ｅ１、３０Ｅ２をそれぞれ設け、更にロジックチップ１０Ｎに支線となる２組のバス４０Ｄ１、４０Ｄ２を設けたものである。
【００８０】
メモリチップ６７Ｃは、バス３０Ｅと内部回路とを電気的に接続するコンタクト部２３、及びバス３０Ｅ上に設けられたパッド２４とを有する。メモリチップ６５Ｃは、バス３０Ｅ１と内部回路とを電気的に接続するコンタクト部２８、及びバス３０Ｅ１上に設けられたバンプなどの突起電極２９を有する。バス３０Ｅ１は、屈曲したパターンを有する。同様に、メモリチップ６６Ｃは、バス３０Ｅ２と内部回路とを電気的に接続するコンタクト部２８、及びバス３０Ｅ２上に設けられたバンプなどの突起電極２９を有する。バス３０Ｅ２は、屈曲したパターンを有する。ロジックチップ１０Ｎは、バス４０Ｄ１、４０Ｄ２と内部回路とを電気的に接続するコンタクト部２８、及びバス４０Ｄ１、４０Ｄ２上に設けられたバンプなどの突起電極２９を有する。また、ロジックチップ１０Ｎは、外部接続用のパッド７７を有する。
【００８１】
メモリチップ６７Ｃを図示するようにして他のチップ６５Ｃ、６６Ｃ、１０Ｎ上に重ねると、チップ６５Ｃ、６６Ｃ、１０Ｎの突起電極２９がメモリチップ６７Ｃのパッド２４にコンタクトする。これにより、メインのバス３０Ｅに支線のバス３０Ｅ１、３０Ｅ２、４０Ｄ１、４０Ｄ２が接続される。
【００８２】
なお、上記説明では便宜上、メモリチップ６５Ｃ、６６Ｃ、６７Ｃをそれぞれ不揮発性メモリチップ、高速メモリチップ及び大容量メモリチップとしたが、本実施の形態はこの組み合わせに限定されない。例えば、メモリチップ６７Cが高速メモリチップであっても良い。また、ロジックチップ１０Ｎをメモリチップとし、６５Ｃ〜６７Ｃのいずれか一つをロジックチップとしても良い。
【００８３】
図２３は、本発明の第１４の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図２３に示すマルチチップ半導体装置は、４つのチップ８０１〜８０４を具備し、チップ８０１と８０２を長手方向の辺が向かい合うように並べ、その上にチップ８０３と８０４を載せる構成である。このように組み立てた状態で、巨大配線で形成されるループ状のバス８１が形成される。
【００８４】
チップ８０１と８０２はそれぞれ、巨大配線で形成されるバス８１１、８１２、内部回路とバスとを電気的に接続するコンタクト部２３、バス上に形成されたパッド２４、及び外部接続用のパッド７７を具備する。チップ８０３と８０４はそれぞれ、巨大配線で形成されるバス８１３、８１４、内部回路とバスとを電気的に接続するコンタクト部２８、及びバス上に形成されたバンプなどの突起電極２９を具備する。
【００８５】
チップ８０３と８０４をチップ８０１と８０２に載せることで突起電極２８とパッド２３とがコンタクトし（図中、黒丸で示す）、ループ状のバス８１が形成される。
【００８６】
図２４は、図２３に示すマルチチップ半導体装置の斜視図である。チップ８０１〜８０４は、パッケージのステージ上に搭載されている。つまり、紙面はパッケージのステージに相当する。ボンディングワイヤ７６を用いて、チップ８０１〜８０４の外部接続用パッド７１とパッケージのステージ上に形成された電極７５とが電気的に接続される。チップ８０１〜８０４は、図示を省略する樹脂で覆われる。
【００８７】
図２５は、本発明の第１５の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。図２５に示すマルチチップ半導体装置は、３つのチップ８５１〜８５４を具備し、チップ８５１と８５２を長手方向の辺が向かい合うように並べ、その上にチップ８５３を載せる構成である。
【００８８】
チップ８５１と８５２はそれぞれ、巨大配線で形成されるバス８６１、８６２、内部回路とバスとを電気的に接続するコンタクト部２３、バス上に形成されたパッド２４、及び外部接続用のパッド７７を具備する。チップ８５３は、巨大配線で形成されるバス８６３、内部回路とバスとを電気的に接続するコンタクト部２８、及びバス上に形成されたバンプなどの突起電極２９を具備する。
【００８９】
図２５に示すようにしてチップ８５３をチップ８５１と８５２に載せることで突起電極２８とパッド２３とがコンタクトし（図中、黒丸で示す）、バス８６１、８６２とバス８６３とが電気的に接続される。
【００９０】
図２６は、システムＬＳＩとして汎用性の高い別の（図１７とは異なる）構成のマルチチップ半導体装置を示すブロック図である。図示するマルチチップ半導体装置は、フラッシュメモリなどの不揮発性メモリ６５、ＤＲＡＭなどの大容量メモリ６７、画像データを格納するフレームメモリ９１、巨大配線で形成されるバス３００Ａ、及びロジックチップ６８を具備する。
【００９１】
ロジックチップ６８は、フレームメモリ９１に格納された画像データに所定の画像処理を施し、処理で得られたデータをメモリチップ６５、６７に送る。実際の処理では、フレームメモリ９１からデータを読出しつつ、画像処理したデータをメモリチップ６５、６７へ送出する。従って、図１７に示すシステム構成ではバス３００が各チップに共通に設けられているため、上記並列処理を効率的に行うことは難しい。
【００９２】
図２６はこの点を考慮したもので、フレームメモリ９１をバス３００Ａに接続せず、バス９２を用いてロジックチップ６８に直接接続する構成である。バス９２も巨大配線で構成することが好ましい。
【００９３】
図２７は、図２６に示すシステム構成を有する本発明の第１６の実施の形態によるマルチチップ半導体装置を示す図である。図中、前述した構成要素と完全に同一又は同一性のある構成要素には同一の参照番号を付す。
【００９４】
不揮発性メモリチップ６５Ｄ、大容量メモリチップ６７Ｄ及びフレームメモリ９１を図示するように配置し、その上にロジックチップ６８Ｄを載せる。不揮発性メモリチップ６５Ｄ、大容量メモリチップ６７Ｄ及びフレームメモリ９１はそれぞれ、内部回路とコンタクトするコンタクト部９３、外部接続用のパッド９４及びコンタクト部９３と外部接続用パッド９４とを接続する巨大配線８８とを有する。また、不揮発性メモリチップ６５Ｄ、大容量メモリチップ６７Ｄ及びフレームメモリ９１はそれぞれ、内部回路とコンタクトするコンタクト部９５、及びこれに接続するバンプなどの突起電極９６を具備する。コンタクト部９５と突起電極９６とは、巨大配線で接続されている。突起電極９６は、ロジックチップ６８Ｄとの電気的接続を形成するためのものである。
【００９５】
ロジックチップ６８Ｄは、巨大配線で形成される２組のバス４０Ｅ、４０Ｅ１、内部回路とコンタクトするコンタクト部９７、及び巨大配線を介してコンタクト部９７に接続されるパッド９８とを具備する。バス４０Ｅはコンタクト部１０３を介して内部回路に接続する。また、バス４０Ｅの両端には、対応するチップとの接続用パッド１０４が設けられている。バス４０Ｅ１の一端には内部回路と接続するコンタクト部１０１が設けられ、他端には対応するチップとの接続用パッド１０２が設けられている。
【００９６】
ロジックチップ６８Ｄをメモリチップ６５Ｄ、６７Ｄ及び９１上に図示するように載せる。この組み立て状態において、ロジックチップ６８Ｄのパッド１０４がメモリチップ６５Ｄ及び６７Ｄの突起電極９６にコンタクトし、ロジックチップ６８Ｄとメモリチップ６５Ｄ、６７Ｄがバス４０Ｅ（第１の配線系統）を介して接続される。また、ロジックチップ６８Ｄのパッド１０２はフレームメモリ９１の突起電極９６とコンタクトし、ロジックチップ６８Ｄとフレームメモリ９１とがバス４０Ｅ１（第２の配線系統）を介して接続される。つまり、図２７に示すマルチチップ半導体装置は図２６に示すシステム構成を具備する。
【００９７】
以上説明した各実施の形態では、組み合わされる各チップのバスは巨大配線で形成されていたが、一部のチップのみに巨大配線を用い、残りのチップは通常のバスを用いた構成であっても良い。この例を図２８に示す。
【００９８】
図２８に示すマルチチップ半導体装置は、ロジックチップ１０Ｑとメモリチップ２０Ｑとを有する。メモリチップ２０Ｑは、メモリブロックを互いに接続する巨大配線で形成されたバス３０Ｑを具備する。他方、ロジックチップ１０Ｑは通常のチップ構成であり、バス１０３に機能ブロックが接続され、外部との接続はＩ／Ｏ回路１０２を介して行われる。メモリチップ２０Ｑとロジックチップ１０Ｑとの接続は、ロジックチップ１０２のＩ／Ｏ回路１０２をメモリチップ２０Ｑのバス３０Ｑに接続させることでなされる。
【００９９】
図２８に示す構成は、複数のチップが巨大配線で形成されるバスを共有する構成に比べ、遅延時間の短縮や消費電力の削減の効果は小さいものとなるが、図２に示す構成に比べれば効果は大である。
【０１００】
以上、本発明の実施の形態を説明した。本発明は、上述した実施の形態に限定されない。
【０１０１】
例えば、上述した実施の形態では、ロジックチップがメモリチップより大きい場合や、メモリチップがロジックチップより大きい場合があったが、どちらが大きくても本発明に含まれる。
【０１０２】
上述した実施の形態では、ロジックチップで外部とのインタフェースを取る構成であったが、メモリで外部とのインタフェースを取る構成であっても良い。また、メモリチップとロジックチップを混載する構成であったが、メモリチップ同士を混載しても良いし、ロジックチップ同士を混載しても良い。更に、ロジックチップやメモリチップ以外のチップを用いた構成も本発明に含まれる。
【０１０３】
上述した実施の形態では、重ね合わせたチップ間の接続は突起電極とパッドであったが、突起電極とバンプをどちらのチップに設けても良い。また、パッドに代えてバンプなどの突起電極を用い、突起電極同士を接続するようにしても良い。また、突起電極はバンプに限定されるものではなく、他の構成の突起電極を用いても良い。更に、突起電極に限らず、他の構成の電極を用いても良い。
【０１０４】
上述した実施の形態では、ボンディングワイヤを用いて外部接続用端子から他の端子への引き出しを行っているが、ＴＡＢやバンプなど他の引き出し手段を用いても良い。
【０１０５】
上述した実施の形態では、チップを覆う樹脂をいちいち図示していないが、マルチチップ半導体装置を構成する各チップを樹脂で覆うことは本発明の範囲内である。
（付記）
以上説明した本発明の要旨は次の通りである。
【０１０６】
（付記１）半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有する半導体装置であって、
前記導電線は、前記配線層に設けられた複数の第１の電極と、前記導電線上に設けられた外部接続用の少なくとも１つの第２の電極を互いに接続する半導体装置。
【０１０７】
（付記２）半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有する半導体装置であって、
前記導電線は、前記配線層に設けられた少なくとも１つの第１の電極と、前記導電線上に設けられた外部接続用の複数の第２の電極を互いに接続する半導体装置。
【０１０８】
（付記３）半導体基板上に形成された配線層を覆う絶縁層上に設けられた複数の導電線を有する半導体装置であって、
該半導体装置は、前記各導電線が前記配線層に設けられた複数の第１の電極と前記各導電線上に設けられた外部接続用の少なくとも１つの第２の電極とを互いに接続する第１の構成と、前記配線層に設けられた少なくとも１つの第１の電極と前記各導電線上に設けられた外部接続用の複数の第２の電極とを互いに接続する第２の構成の少なくとも一方を具備し、
当該半導体装置と他の半導体装置とを重ね合わせた場合に、前記第２の電極が前記他の半導体装置の対応する電極に接続することで、前記複数の導電線の少なくとも一部は互いに接続されるように、前記第２の電極が配置されている半導体装置。
【０１０９】
（付記４）付記１ないし３の何れか一項記載の半導体装置において、前記導電線はループ状の導電線を含む半導体装置。
【０１１０】
（付記５）付記１ないし３の何れか一項記載の半導体装置において、当該半導体装置と他の半導体装置とを重ね合わせた場合に、当該半導体装置の第２の電極が前記他の半導体装置の対応する電極に接続することで前記導電線がループを構成するように、前記複数の第２の電極が配置されている半導体装置。
【０１１１】
（付記６）半導体基板上に形成された配線層を覆う絶縁層上に設けられた複数の導電線を有する半導体装置であって、
前記複数の導電線はそれぞれ、前記配線層に設けられた第１の電極と外部接続用の第２の電極とを接続し、当該半導体装置と他の半導体装置とを重ね合わせた場合に、当該半導体装置の第２の電極が前記他の半導体装置の対応する電極に接続することで前記導電線が互いに接続されるように、前記第２の電極が配置されている半導体装置。
【０１１２】
（付記７）複数のチップを具備し、このうちの少なくとも１つのチップは半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、
更に、前記少なくとも１つのチップは、前記導電線が前記配線層に設けられた複数の第１の電極と前記導電線上に設けられた外部接続用の少なくとも１つの第２の電極とを互いに接続する第１の構成と、前記配線層に設けられた少なくとも１つの第１の電極と前記導電線上に設けられた外部接続用の複数の第２の電極とを互いに接続する第２の構成の少なくとも一方を具備する半導体装置。
【０１１３】
（付記８）第１及び第２のチップを具備し、
第１のチップは、第１の半導体基板上に形成された第１の配線層を覆う第１の絶縁層上に設けられた第１の導電線を有し、更に前記第１の導電線が前記第１の配線層に設けられた複数の第１の電極と前記第１の導電線上に設けられた外部接続用の少なくとも１つの第２の電極とを互いに接続する第１の構成と、前記第１の配線層に設けられた少なくとも１つの第１の電極と前記第１の導電線上に設けられた外部接続用の複数の第２の電極とを互いに接続する第２の構成の少なくとも一方を具備し、
第２のチップは第２の半導体基板上に形成された第２の配線層を覆う第２の絶縁層上に設けられた第２の導電線を有し、更に、前記複数の第２の導電線は前記第２の配線層内の第３の電極と外部接続用の第４の電極とを接続し、
前記第１及び第２のチップを重ね合わせた場合に、前記第４の電極が前記第２の電極に接続する半導体装置。
【０１１４】
（付記９）第１及び第２のチップを具備し、
該第１のチップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、各導電線は前記配線層に設けられた第１の電極とこの上に設けられた外部接続用の第２の電極とを接続し、
第２のチップは、第１のチップと重ね合わせた場合に、前記第２の電極に接続して前記複数の導電線を互いに接続する複数の第３の電極を具備する半導体装置。
【０１１５】
（付記１０）第１及び第２のチップを具備し、
該第１のチップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた複数の導電線を有し、各導電線は前記配線層に設けられた第１の電極とこの上に設けられた外部接続用の複数の第２の電極とを接続し、
前記第２のチップは、前記第１のチップと重ね合わされた場合に、前記第２の電極に接続して前記複数の導電線の各々をループ状にする複数の第３の電極を具備する半導体装置。
【０１１６】
（付記１１）半導体基板上に形成された配線層を覆う第１の絶縁層上に設けられ、前記配線層に設けられた第１の電極と前記第１の絶縁層に形成されたコンタクトホール内に設けられた第２の電極を接続する第１の導電線と、
該導電線上に設けられた第２の絶縁層上に設けられ、前記第２の電極と前記第２の絶縁層に形成されたコンタクトホール内に設けられた第３の電極を接続する第２の導電線と
を有する半導体装置。
【０１１７】
（付記１２）複数のチップを具備し、
各チップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、該導電線は前記配線層内の第１の電極とこの上に設けられた外部接続用の複数の第２の電極とを接続し、
前記複数のチップを重ね合わせた場合に、前記複数の第２の電極同士が接続し、各チップの導電線は互いに接続されてループを構成する半導体装置。
【０１１８】
（付記１３）複数のチップを具備し、
各チップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、該導電線は前記配線層内の第１の電極とこの上に設けられた外部接続用の複数の第２の電極とを接続し、
前記複数のチップを重ね合わせた場合に、前記複数の第２の電極同士が接続し、各チップの導電線が複数の配線系統を構成する半導体装置。
【０１１９】
（付記１４）前記導電線は、バスを構成する付記１ないし１４のいずれか一つに記載の半導体装置。
【０１２０】
（付記１５）前記導電線は、半導体装置又はチップに形成された複数のブロックを互いに接続する配線である付記１ないし１４のいずれか一つに記載の半導体装置。
【０１２１】
（付記１６）前記半導体装置は外部接続用の電極を有し、該外部接続用の電極は、他の半導体装置と重なり合わない前記半導体基板上の領域に設けられている付記１ないし１５のいずれか一つに記載の半導体装置。
【０１２２】
（付記１７）第１及び第２のチップを有し、
第１のチップは内部回路に接続される複数の電極を有し、
第２のチップは、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線を有し、該導電線は前記配線層に設けられた第１の電極と、前記導電線上に設けられた外部接続用の複数の第２の電極とを互いに接続し、
第１及び第２のチップを重ね合わせた状態で、前記複数の第２の電極が前記第１のチップの複数の電極に接続して、当該第１のチップの複数の電極が電気的に接続される半導体装置。
【０１２３】
（付記１８）前記複数の半導体装置又は複数のチップは、メモリチップとロジックチップとを含むことを特徴とする付記７〜１０、１２、１３のいずれか一つに記載の半導体装置。
【０１２４】
【発明の効果】
以上説明したように、本発明によれば、半導体基板上に形成された配線層を覆う絶縁層上に設けられた導電線、いわゆる巨大配線が複数の第１の電極又は第２の電極を互いに接続するので遅延時間が短くかつ消費電力が少ない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来のロジック・メモリ混載パッケージの構成例を示す図である。
【図２】従来のロジック・メモリ混載マルチチップパッケージの内部構成を示すブロック図である。
【図３】本発明の原理を説明するブロック図である。
【図４】本発明の第１の実施の形態によるマルチチップ半導体装置を示す図である。
【図５】図４に示すメモリチップ２０ＡのＩで示す部分の断面図である。
【図６】図４に示すメモリチップ２０ＡのＩＩで示す部分の断面図である。
【図７】本発明の第２の実施の形態によるマルチチップ半導体装置を示す図である。
【図８】本発明の第３の実施の形態によるマルチチップ半導体装置を示す図である。
【図９】本発明の第４の実施の形態によるマルチチップ半導体装置を示す図である。
【図１０】本発明の第５の実施の形態によるマルチチップ半導体装置を示す図である。
【図１１】本発明の第５の実施の形態によるマルチチップ半導体装置の変形例を示す図である。
【図１２】本発明の第６の実施の形態によるマルチチップ半導体装置を示す図である。
【図１３】本発明の第７の実施の形態によるマルチチップ半導体装置を示す図である。
【図１４】本発明の第８の実施の形態によるマルチチップ半導体装置を示す図である。
【図１５】図１４に示す第１層目の巨大配線と第２層目の巨大配線との関係を示す断面図である。
【図１６】本発明の第９の実施の形態によるマルチチップ半導体装置を示す図である。
【図１７】システムＬＳＩの構成例を示す図である。
【図１８】本発明の第１０の実施の形態によるマルチチップ半導体装置を示すである。
【図１９】本発明の第１１の実施の形態によるマルチチップ半導体装置を示す図である。
【図２０】本発明の第１２の実施の形態によるマルチチップ半導体装置を示す図である。
【図２１】図２０に示すマルチチップ半導体装置の斜視図である。
【図２２】本発明の第１３の実施の形態によるマルチチップ半導体装置を示す図である。
【図２３】本発明の第１４の実施の形態によるマルチチップ半導体装置を示す図である。
【図２４】図２３に示すマルチチップ半導体装置の斜視図である。
【図２５】本発明の第１５の実施の形態によるマルチチップ半導体装置を示す図である。
【図２６】システムＬＳＩの別の構成例を示すブロック図である。
【図２７】本発明の第１６の実施の形態によるマルチチップ半導体装置を示す図である。
【図２８】図３に示す構成の変形例を示すブロック図である。
【符合の説明】
１０、１０Ａ…ロジックチップ
２０、２０Ａ…メモリチップ
２２１〜２２４…Ｉ／Ｏ回路
２３…コンタクト部
２４…パッド
２５…パッド
２６…外部接続用パッド
２７１〜２７３…機能ブロック
２８…コンタクト部
２９…突起電極
３０、３０Ａ…巨大配線
３１…コンタクト部
３２…突起電極
【図１】
0004616985.tif 000002
【図２】
0004616985.tif 000003
【図３】
0004616985.tif 000004
【図４】
0004616985.tif 000005
【図５】
0004616985.tif 000006
【図６】
0004616985.tif 000007
【図７】
0004616985.tif 000008
【図８】
0004616985.tif 000009
【図９】
0004616985.tif 000010
【図１０】
0004616985.tif 000011
【図１１】
0004616985.tif 000012
【図１２】
0004616985.tif 000013
【図１３】
0004616985.tif 000014
【図１４】
0004616985.tif 000015
【図１５】
0004616985.tif 000016
【図１６】
0004616985.tif 000017
【図１７】
0004616985.tif 000018
【図１８】
0004616985.tif 000019
【図１９】
0004616985.tif 000020
【図２０】
0004616985.tif 000021
【図２１】
0004616985.tif 000022
【図２２】
0004616985.tif 000023
【図２３】
0004616985.tif 000024
【図２４】
0004616985.tif 000025
【図２５】
0004616985.tif 000026
【図２６】
0004616985.tif 000027
【図２７】
0004616985.tif 000028
【図２８】
0004616985.tif 000029