(57)【特許請求の範囲】
【請求項１】
二重露光処理によりパターン転写を行う半導体装置の製造方法であって、
光透過基板上に形成された光遮光層または、光透過基板上に形成された位相シフト層である第１のパターン及び第２のパターンを有するバイナリマスク又はハーフトーン位相シフトマスクである第１のマスクを用いて露光する工程と、
光透過領域である第３のパターンを有するレベンソン位相シフトマスクである第２のマスクを用いて露光する工程と
を含み、
前記第１のパターンは、前記第３のパターンと重なる第１の重畳領域と、前記第３のパターンと重ならない第１の非重畳領域とを有し、前記第１の重畳領域及び前記第１の非重畳領域は、解像限界幅以上のパターン幅の部分を有し、
前記第２のパターンは、前記第３のパターンと重なる第２の重畳領域と、前記第３のパターンと重ならない第２の非重畳領域とを有し、前記第２の重畳領域は前記第１の重畳領域と平行に配置され、且つ解像限界幅以上のパターン幅の部分を有し、前記第２の非重畳領域は前記第１の非重畳領域と平行に配置され、且つ解像限界幅以下のパターン幅の部分を有し、
前記二重露光処理により、前記第３のパターンによって前記第２の重畳領域を消去し、前記第１のパターンのみを転写し、
前記二重露光処理により転写された前記第１のパターンのうち、前記第１の重畳領域の幅は、前記第１の非重畳領域の幅よりも狭く形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のパターンがゲートを形成するためのゲートパターンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトマスク及び半導体装置の製造方法に関し、特に極微細なサイズのゲートを形成する場合に適用して好適である。
【背景技術】
【０００２】
近年では、デバイスの微細化に伴い、微細パターン及び微細ピッチの形成が困難となってきており、微細パターン形成のため、１層でフォトマスクを２枚使用する二重露光プロセスが導入されてきている。現在、この二重露光プロセスの中で特に注目されている技術にフェーズエッジ（Phase Edge）技術がある。この技術は、主にゲート形成に使用されており、微細ゲートパターンを形成する領域には、通常パターンを形成するフォトマスク(バイナリマスクやハーフトーン位相シフトマスク)以外に、レベンソン位相シフトマスクが用いられる。レベンソン位相シフトマスクは、ゲート電極になるパターンの両側に０／π相のシフタを配置することで、この領域の光の振幅を反転させ、コントラストを高くする効果を持つ。これにより、１００ｎｍ以下のパターンさえ安定して形成することを可能としている。この技術に関する代表的文献としては、その原理について記載した特許文献１や、シフタの配置方法を記載した特許文献２がある。
【０００３】
図７Ａ〜図７Ｃは、フェーズエッジ技術を用いてゲートパターンを形成する場合について説明するための概略平面図である。
１枚目のフォトマスク１１１は、図７Ａに示すように、通常のゲートパターンを形成するための第１のマスク（バイナリマスク又はハーフトーン位相シフトマスク）である。このフォトマスク１１１は、ゲートを形成するためのゲートパターン１０１を有してなり、ゲートパターン１０１が基板上のフォトレジストに露光・転写される。なお便宜上、ゲートパターン１０１が転写されゲートが形成された際に、ゲートの活性領域１００上に位置する部位をゲート電極、それ以外（素子分離構造上を含む）に位置する部位をゲート配線と呼ぶ。
【０００４】
２枚目のフォトマスク１１２は、図７Ｂに示すように、レベンソン位相シフトマスク（第２のマスク）である。このフォトマスク１１２は、フォトマスク１１１のゲートパターン１０１に対応したシフタパターン１０２を有してなる。
【０００５】
これら２枚のフォトマスク１１１，１１２を重ね合わせたイメージを図７Ｃに示す。図示のように位置合わせを行い、それぞれのフォトマスクを連続して露光(露光する順番はどちらが先でも構わない。)することにより、基板上のフォトレジストにゲートパターンを転写することができる。フォトマスク１１２にレベンソン位相シフトマスクを用いることで、二重露光処理が施されている部分のみゲートパターンの線幅が極微細になることが判る。
【０００６】
【特許文献１】米国特許第５，５７３，８９０号
【特許文献２】米国特許第５，８５８，５８０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような微細パターンを形成するフェーズエッジ技術にも問題点が存在する。それは、焦点深度である。レベンソン位相シフトマスクは、先ほども説明した通り高コントラストを実現しているため、デバイスを製造する上で充分な焦点深度を得ることができる。これに対して、通常パターンを形成するマスク(バイナリマスク／ハーフトーン位相シフトマスク)は、解像限界付近でパターンの形成を行っているため、二重露光処理によらないゲートパターンなどでは焦点深度を充分に得ることができない。また、二重露光処理によるゲート電極パターンでも、通常パターンを形成するフォトマスクを露光する際には、同様に焦点深度を充分に得ることが困難となる。このため、ゲート電極ではデバイス特性上、線幅の高均一化が求められているにも関わらず、通常パターンを形成するマスクを露光する際のフォーカス値ずれにより、寸法均一性を劣化させていた。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、二重露光処理によりパターン転写を行う際に、パターンの共通焦点深度を向上させ、線幅の高均一化を実現することにより、信頼性の高い半導体装置の製造を可能とするフォトマスク及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、二重露光処理によりパターン転写を行う半導体装置の製造方法であって、光透過基板上に形成された光遮光層または、光透過基板上に形成された位相シフト層である第１のパターン及び第２のパターンを有するバイナリマスク又はハーフトーン位相シフトマスクである第１のマスクを用いて露光する工程と、光透過領域である第３のパターンを有するレベンソン位相シフトマスクである第２のマスクを用いて露光する工程とを含み、前記第１のパターンは、前記第３のパターンと重なる第１の重畳領域と、前記第３のパターンと重ならない第１の非重畳領域とを有し、前記第１の重畳領域及び前記第１の非重畳領域は、解像限界幅以上のパターン幅の部分を有し、前記第２のパターンは、前記第３のパターンと重なる第２の重畳領域と、前記第３のパターンと重ならない第２の非重畳領域とを有し、前記第２の重畳領域は前記第１の重畳領域と平行に配置され、且つ解像限界幅以上のパターン幅の部分を有し、前記第２の非重畳領域は前記第１の非重畳領域と平行に配置され、且つ解像限界幅以下のパターン幅の部分を有し、前記二重露光処理により、前記第３のパターンによって前記第２の重畳領域を消去し、前記第１のパターンのみを転写し、前記二重露光処理により転写された前記第１のパターンのうち、前記第１の重畳領域の幅は、前記第１の非重畳領域の幅よりも狭く形成される。
【発明の効果】
【００１３】
本発明によれば、二重露光処理によりパターン転写を行う際に、パターンの共通焦点深度を向上させ、線幅の高均一化を実現することにより、信頼性の高い半導体装置の製造が可能となる。
【発明を実施するための最良の形態】
【００１４】
−本発明の基本骨子−
本発明者は、フェーズエッジ技術に伴う上述した問題点、即ち二重露光処理によりゲートパターンを形成する場合に、パターンの共通焦点深度が不十分となり、寸法均一性の劣化を来す問題を解決するため、フェーズエッジ技術に後述するアシストパターンの形成技術の改良思想を結合させることに想到した。
【００１５】
ここで、アシストパターン(スキャッタリングバー) の形成技術について説明する。
フォトマスク上で、同じ線幅のパターンでもパターン間距離(スペース幅)が異なると、基板上にパターンを転写した場合に、それぞれの寸法が異なり、また、それぞれのパターンで焦点深度が異なることがある。それぞれの寸法(線幅)が異なる場合には、光近接効果補正（Optical Proximity Correction：ＯＰＣ）処理をフォトマスク上で行うことである程度寸法を揃えることが可能となる。一方、焦点深度が異なる場合には、焦点深度が劣化している部分(スペース幅がある程度広いパターン)などで、パターンとパターンとの間に解像限界以下の幅の微細なパターンを一定のスペースを取って挿入する。解像限界以下であるため、このパターンは転写されない。これによりパターン間距離(スペース幅)のばらつきを小さくし、繰り返しパターンなどで焦点深度が大きくなる照明条件(例えば、斜入射照明)を使用することで、総合的な焦点深度の向上を図っている。このような解像限界以下の微細なパターンをアシストパターン(スキャッタリングバー)と称し、焦点深度を向上させる代表的な手法の１つである。
【００１６】
この形成技術では、アシストパターンはその性質から飽くまで転写されないことを要し、従ってこれを上述のように「解像限界以下の微細なパターン」に形成することが必須となるが、この極微細パターンをマスクに形成すること自体が困難であり、これに制限させて充分な効果を引き出すまでには至っていない現況にある。
【００１７】
本発明者は、焦点深度の低下の主要因が、二重露光プロセスにおける通常パターンを形成する第１のマスク(バイナリマスク／ハーフトーン位相シフトマスク)にあることに鑑み、この第１のマスクのパターン間隔の大きい部位にアシストパターンを挿入して補間し、パターン間距離を均一化する。この際、二重露光プロセスが２種のフォトマスクを用いて言わば合成パターンを形成する技術であることを利用する。即ち、上述のように従来のアシストパターンの形成技術では、そもそもアシストパターンを解像限界以下の微細なパターンに形成することを前提としていたが、二重露光プロセスにおける当該合成によりアシストパターンが消去されて転写されなければ良いことから、解像限界以下という制約に拘束されることなく、比較的容易にアシストパターンを形成することができる。
【００１８】
更に、解像限界以下の線幅のアシストパターンでは、微細パターンであるためにフォトマスクを形成するうえで正確に加工・検査を行うことができないことから、パターン間距離（スペース幅）ごとに寸法を変えることは困難であったが、解像可能な線幅のアシストパターンではスペース幅ごとに寸法を変えることが比較的容易であり、転写パターンの線幅及びスペース幅に対応して最適な線幅のアシストパターンを設けることが可能となる。
【００１９】
このように本発明では、転写パターンに加えて解像限界以下の線幅とするという制約に拘束されることなくアシストパターンを形成した第１のマスクと、レベンソン位相シフトマスク等の第２のマスクとを用いて二重露光することにより、アシストパターンを消去してゲートパターンに代表される所望のパターンのみを転写する。これにより、容易且つ確実に共通焦点深度を向上させることができる。更に、転写パターンの線幅及びスペース幅に対応してアシストパターンを最適化することで、より共通焦点深度を向上させ、転写パターン線幅の高均一化を実現することが可能となる。
【００２０】
−本発明の具体的な諸実施形態−
（第１の実施形態）
図１Ａ〜図１Ｃは、第１の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。ここでは、フェーズエッジ技術を用いてゲートパターンを形成する工程を中心に説明する。
【００２１】
１枚目のフォトマスク１１は、図１Ａに示すように、ＡｒＦエキシマレーザ用のハーフトーン位相シフトマスク（例えば透過率６％）である。このフォトマスク１１は、ゲートを形成するためのゲートパターン１と、ゲートパターン１間距離が大きい部位に挿入されてなるアシストパターン２ａ，２ｂ，２ｃとを備えて構成されている。ここで、アシストパターン２ａは、露光対象の活性領域１０の位置のみに対応する形状とされ、アシストパターン２ｂは、アシストパターン２ａとは異なる解像限界以下の線幅に形成されており、これらアシストパターン２ａ，２ｂはフォトマスク１１の各ゲートパターン１の線幅とスペース幅に応じて最適化された線幅とされている。また、アシストパターン２ｃは、解像限界以下の線幅に形成されている。これらのアシストパターンは、最終的には消去されてしまうため、それぞれのパターン線幅及び抜き幅で最適に選択することが可能となる。
【００２２】
２枚目のフォトマスク１２は、図１Ｂに示すように、ＡｒＦエキシマレーザ用のレベンソン位相シフトマスクである。フォトマスク１２は、フォトマスク１１のゲートパターン１に対応したシフタパターン３を有して構成されている。
【００２３】
これら２枚のフォトマスク１１，１２を使用して、ゲートパターンの形成を行う。
先ず、素子領域(活性領域)が形成されているウェーハ基板２０上に、ゲート酸化膜となるシリコン酸窒化膜（不図示）を膜厚１ｎｍ程度に成膜し、続いて多結晶シリコン膜（不図示）を膜厚１００ｎｍ程度に成膜する。その上に有機型の反射防止膜（不図示）を膜厚８０ｎｍ程度に塗布し、更に感光材料であるＡｒＦ型のポジ型レジスト（不図示）を膜厚２５０ｎｍ〜３００ｎｍ程度に塗布する。
【００２４】
この状態のウェーハ基板２０に、ＡｒＦエキシマレーザを光源とする縮小投影露光装置により、先ほど説明した２枚のフォトマスク１１，１２を連続して露光(露光する順番はどちらが先でも構わない。)する。ハーフトーン位相シフトマスクであるフォトマスク１１の露光条件を、開口率（ＮＡ）が０．７５で２／３輪帯照明(σ値：０．５６７／０．８５)とし、露光量を１５０Ｊ／ｃｍ2〜２００Ｊ／ｃｍ2程度とする。他方、レベンソン位相シフトマスクであるフォトマスク１２の露光条件を、開口率（ＮＡ）が０．７５でσ値は０．３０とし、露光量を１００Ｊ／ｃｍ2〜１５０Ｊ／ｃｍ2程度とする。
【００２５】
これら２枚のフォトマスク１１，１２を重ね合わせたイメージを図１Ｃに示す。
このように、フォトマスク１１のアシストパターン２ａはフォトマスク１２のシフタパターン３に包含されるように重畳しているため、解像可能な線幅であるにも係わらず、転写されることはない。また、アシストパターン２ｂはシフタパターン３と重畳しないが、解像限界以下の線幅であるために転写されることはない。他方、フォトマスク１１のゲートパターン１は、そのゲート電極パターン１ａがフォトマスク１２のシフタパターン３間の幅狭部位と重畳していることから、ゲート電極パターン１ａは幅狭に、ゲート配線パターン１ｂがこれよりは幅広に転写されることになる。
【００２６】
その後、熱処理（ＰＥＢ）及び現像処理を行い、レジストパターンの形成を行う。このときの様子を図２に示す。図示のように、レジストパターン１４はフォトマスク１１，１２が反映され、ゲート電極パターン部分の狭い形状に形成されている。
【００２７】
そして、このレジストパターン１４をマスクに反射防止膜、多結晶シリコン膜及びゲート酸化膜をエッチングし、ゲート（不図示）を形成する。
【００２８】
このように、本実施形態のフェーズエッジ技術によれば、安定して６０ｎｍ程度の線幅のゲート電極を有するゲートの形成が可能となる。このように、アシストパターン２ａ，２ｂにより、ゲートパターンの共通焦点深度が向上し、これによりウェーハ面内の寸法均一性も向上する(通常、焦点深度が不足しているとウェーハ基板上の段差の影響により寸法ばらつきが大きくなる)。
【００２９】
本発明の奏する効果の詳細を図３Ａ，図３Ｂを用いて説明する。
図３Ａは、比較例としてアシストパターンを形成しない場合の焦点深度を示しており、図３Ｂは、本発明によるアシストパターンを形成した場合の焦点深度を示している。共にパターンピッチを２５０ｎｍ〜２０００ｎｍまで振った場合について記載している。ここで挿入したアシストパターンは、ゲートパターンから６０ｎｍの間隔を設けて、線幅が８０ｎｍのラインパターンを５５０ｎｍピッチ以上のゲートパターンの両側に挿入している。レジストパターンの線幅を８０ｎｍで比較した場合、共通の焦点深度が両側で０．２２μｍ（図３Ａ）から０．３２μｍ（図３Ｂ）に増加しており、その効果は１．５倍弱程度であることが判る。
【００３０】
図３Ａでは、ピッチの大きいゲートパターンで焦点深度が小さく、共通焦点深度を劣化させていたのに対して、図３Ｂではアシストパターンを挿入したことにより、アシストパターンが挿入できないピッチの小さなゲートパターンよりも焦点深度が大きいことが判る。
以上より、ゲート線幅の高均一化を図るうえで本発明は有効であることが確認できた。
【００３１】
（第２の実施形態）
図４Ａ〜図４Ｃは、第２の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。ここでは、フェーズエッジ技術を用いてゲートパターンを形成する工程を中心に説明する。
【００３２】
１枚目のフォトマスク２１は、図４Ａに示すように、ＡｒＦエキシマレーザ用のハーフトーン位相シフトマスク（例えば透過率６％）である。このフォトマスク２１は、ゲートを形成するためのゲートパターン１と、ゲートパターン１間距離が大きい部位に挿入されてなる解像限界以下の線幅のアシストパターン２３とを備えて構成されている。ここで、各アシストパターン２３は全て同一幅、例えばウェーハ基板２０上で５０ｎｍ〜６０ｎｍ程度とされている。
【００３３】
２枚目のフォトマスク２２は、図４Ｂに示すように、ＡｒＦエキシマレーザ用のレベンソン位相シフトマスクである。フォトマスク２２は、フォトマスク２１のゲートパターン１に対応したシフタパターン３を有して構成されている。
【００３４】
これら２枚のフォトマスク２１，２２を使用して、ゲートパターンの形成を行う。
ここでは、第１の実施形態と同一にシリコン酸窒化膜、多結晶シリコン膜、反射防止膜及び感光材料であるＡｒＦ型のポジ型レジストの形成されたウェーハ基板２０を用い、同条件で二重露光処理する。この露光条件下では、アシストパターン２３の線幅がウェーハ基板２０上で５０ｎｍ〜６０ｎｍ程度では、ウェーハ基板２０上にパターンが形成されることはない。因みにこの時のフォトマスク２１の実配線最小線幅は１００ｎｍである。
【００３５】
これら２枚のフォトマスク２１，２２を重ね合わせたイメージを図４Ｃに示す。
このように、フォトマスク２１のアシストパターン２３は解像限界以下の線幅であるために転写されることはない。他方、フォトマスク２１のゲートパターン１は、そのゲート電極パターン１ａがフォトマスク２２のシフタパターン３間の幅狭部位と重畳していることから、ゲート電極パターン１ａは幅狭に、ゲート配線パターン１ｂがこれよりは幅広に転写されることになる。
【００３６】
その後、熱処理（ＰＥＢ）及び現像処理を行い、レジストパターンの形成を行う。そして、このレジストパターンをマスクに反射防止膜、多結晶シリコン膜及びゲート酸化膜をエッチングし、ゲート（不図示）を形成する。このように、本実施形態のフェーズエッジ技術によれば、安定して６０ｎｍ程度の線幅のゲート電極を有するゲートの形成が可能となる。このように、アシストパターン２３によりゲートパターンの焦点深度が向上し、これによりウェーハ面内の寸法均一性も向上する(通常、焦点深度が不足しているとウェーハ基板上の段差の影響により寸法ばらつきが大きくなる)。
【００３７】
（第３の実施形態）
図５Ａ〜図５Ｃは、第３の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。ここでは、フェーズエッジ技術を用いてゲートパターンを形成する工程を中心に説明する。
【００３８】
１枚目のフォトマスク３１は、図５Ａに示すように、ＡｒＦエキシマレーザ用のハーフトーン位相シフトマスク（例えば透過率６％）である。このフォトマスク３１は、ゲートを形成するためのゲートパターン１と、ゲートパターン１間距離が大きい部位に挿入されてなるアシストパターン２４ａ，２４ｂ，２４ｃとを備えて構成されている。ここで、アシストパターン２４ａは、幅広部位が解像可能線幅に、幅狭部位が解像限界以下の線幅に形成され、アシストパターン２４ｂは、アシストパターン２４ａとは異なる解像限界以下の線幅に形成されており、これらアシストパターン２４ａ，２４ｂはフォトマスク３１の各ゲートパターン１の線幅とスペース幅に応じて最適化された線幅とされている（図６に、アシストパターン２４ａの幅広部位の線幅を（１）、アシストパターン２４ｃの線幅を（２）として示す。）。また、アシストパターン２４ｃは、解像限界以下の線幅に形成されている。これらのアシストパターンは、最終的には消去されてしまうため、それぞれのパターン線幅及び抜き幅で最適に選択することが可能となる。
【００３９】
２枚目のフォトマスク３２は、図５Ｂに示すように、ＡｒＦエキシマレーザ用のレベンソン位相シフトマスクである。フォトマスク３２は、フォトマスク３１のゲートパターン１に対応したシフタパターン３を有して構成されている。
【００４０】
これら２枚のフォトマスク３１，３２を使用して、ゲートパターンの形成を行う。
ここでは、第１の実施形態と同一にシリコン酸窒化膜、多結晶シリコン膜、反射防止膜及び感光材料であるＡｒＦ型のポジ型レジストの形成されたウェーハ基板２０を用い、同条件で二重露光処理する。
【００４１】
これら２枚のフォトマスク３１，３２を重ね合わせたイメージを図５Ｃに示す。
このように、フォトマスク３１のアシストパターン２４ａの幅広部位及びアシストパターン２４ｂは、フォトマスク３２のシフタパターン３に包含されるように重畳しているため、解像可能な線幅であるにも係わらず、転写されることはない。また、アシストパターン２４ａの幅狭部位及びアシストパターン２４ｃはシフタパターン３と重畳しないが、解像限界以下の線幅であるために転写されることはない。他方、フォトマスク３１のゲートパターン１は、そのゲート電極パターン１ａがフォトマスク３２のシフタパターン３間の幅狭部位と重畳していることから、ゲート電極パターン１ａは幅狭に、ゲート配線パターン１ｂがこれよりは幅広に転写されることになる。
【００４２】
その後、熱処理（ＰＥＢ）及び現像処理を行い、レジストパターンの形成を行う。そして、このレジストパターンをマスクに反射防止膜、多結晶シリコン膜及びゲート酸化膜をエッチングし、ゲート（不図示）を形成する。
【００４３】
このように、本実施形態のフェーズエッジ技術によれば、安定して６０ｎｍ程度の線幅のゲート電極を有するゲートの形成が可能となる。このように、アシストパターン２４ａ，２４ｂ，２４ｃにより、パターン間距離の大きいゲートパターンにおける焦点深度が向上し、これによりウェーハ面内の寸法均一性も向上する(通常、焦点深度が不足しているとウェーハ基板上の段差の影響により寸法ばらつきが大きくなる)。
【産業上の利用可能性】
【００４４】
本発明によれば、二重露光処理によりパターン転写を行う際に、パターンの共通焦点深度を向上させ、線幅の高均一化を実現することにより、信頼性の高い半導体装置の製造が可能となる。
【図面の簡単な説明】
【００４５】
【図１Ａ】図１Ａは、第１の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図１Ｂ】図１Ｂは、第１の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図１Ｃ】図１Ｃは、第１の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図２】図２は、第１の実施形態によりゲートパターンを転写してなるレジストパターンの様子を示す概略平面図である。
【図３Ａ】図３Ａは、発明の奏する効果の詳細を説明するための特性図である。
【図３Ｂ】図３Ｂは、発明の奏する効果の詳細を説明するための特性図である。
【図４Ａ】図４Ａは、第２の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図４Ｂ】図４Ｂは、第２の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図４Ｃ】図４Ｃは、第２の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図５Ａ】図５Ａは、第３の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図５Ｂ】図５Ｂは、第３の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図５Ｃ】図５Ｃは、第３の実施形態によるゲートを備えた半導体装置の製造方法を説明するための概略平面図である。
【図６】図６は、第３の実施形態において、アシストパターンの幅広部位の線幅の比較を示す概略平面図である。
【図７Ａ】図７Ａは、従来のフェーズエッジ技術を用いてゲートパターンを形成する場合について説明するための概略平面図である。
【図７Ｂ】図７Ｂは、従来のフェーズエッジ技術を用いてゲートパターンを形成する場合について説明するための概略平面図である。
【図７Ｃ】図７Ｃは、従来のフェーズエッジ技術を用いてゲートパターンを形成する場合について説明するための概略平面図である。
【図１Ａ】
0004641799.tif 000002
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
0004641799.tif 000008
【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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