(57)【特許請求の範囲】
【請求項１】
デジタル映像信号が入力され、該デジタル映像信号を所定数に分割し、これに基づいて表示を行う領域を水平方向に前記所定数の領域に分割して制御を行う制御回路であって、前記デジタル映像信号を所定の規則に従って分割する分割部と、該分割されたデジタル映像信号をそれぞれ記憶する複数のメモリ部と、該メモリ部の出力を変換して、表示装置の制御信号を出力するドライバとを有し、隣り合う２つの領域に対応する前記分割されたデジタル映像信号が前記複数のメモリ部のうちの２つに入力されると共に、前記それぞれのメモリ部は、該メモリ部が記憶した前記デジタル映像信号を読み出すための複数の出力端子を少なくとも先頭と末尾のアドレスに有し、
前記複数の出力端子のうちのひとつを選択するセレクタをさらに有し、
前記セレクタは鏡像信号が入力されるときに、前記複数の出力端子の一つから前記複数の出力端子の別の一つに選択を切り替え、
前記先頭と末尾の出力端子から読み出される前記デジタル映像信号の読み出し順序は、互いに逆順であることを特徴とする表示装置の制御回路。

【請求項２】
前記末尾の出力端子からの出力で制御される表示領域は逆スキャンを行うことを特徴とする請求項１に記載の表示装置の制御回路。
【請求項３】
前記セレクタに鏡像信号が入力されると、前記セレクタは前記先頭の出力端子から前記末尾の出力端子に切り替えることによって、鏡像表示を行うことを特徴とする請求項１に記載の表示装置の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置（Liquid Crystal Display；ＬＣＤ）のような、デジタル映像信号を基に各画素を制御して表示を行う表示装置の制御回路に関するものであり、特にデジタル映像信号を水平方向に多相分割して表示を行う表示装置の制御回路に関する。
【０００２】
【従来の技術】
以下に従来の表示装置の例として、アクティブマトリクスＬＣＤの制御回路について説明する。図１２は従来のＬＣＤ及びその駆動回路のブロック図である。従来の駆動回路は、映像信号が入力されるドライバ１０１、垂直方向に伸びる複数のデータ線１０２、水平方向に伸びる複数のゲート線１０３、データ線１０２のうちの一本を順に選択するデータ線セレクタ１０４、ゲート線１０３のうちの一本を順に選択し、これにゲート電圧を印加するゲートドライバ１０５、データ線１０２とゲート線１０３の格子点にそれぞれ薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）１０６と共に形成された画素電極１０７、ドライバ１０１に接続された共通線１０８、ゲートがデータ線セレクタ１０４に接続されたＴＦＴ１０９を有している。
【０００３】
ドライバ１０１にはデジタル信号である映像信号が外部から入力され、これを一時的に保存（バッファ）して、デジタルアナログ変換（ＤＡ変換）するなどして、各画素の画素電極に印加する画素電圧を順次出力する。ゲートドライバ１０５は１水平走査期間毎に一本のゲート線１０３を選択してゲート電圧を印加し、その行のＴＦＴ１０６を導通状態にする。データ線セレクタ１０４は複数接続されたＴＦＴ１０９のうちの一つを選択し、データ線１０２のうちの一本をアクティブにして画素電圧をデータ線１０４に印加する。これによって、選択されたデータ線１０２とゲート線１０３の交点にあるＴＦＴ１０６を介して、これに接続された画素電極に画素電圧が印加される。そして、シフトクロックがハイになると、データ線セレクタ１０４は、次のデータ線１０２を選択し、これに画素電圧を印加する。以下同様に、データ線セレクタ１０４は１水平走査期間の間に左端のデータ線から順に選択し、シフトクロックがハイになるたびに次の画素を選択していき、ドライバ１０１はそれぞれの画素に印加する画素電圧を順次出力する。
【０００４】
近年のＬＣＤの表示画素数の増加と高精細化に伴って、１水平走査期間の間に書き込まなければならない画素数が増加している。例えばＶＧＡでは水平方向の画素数は６４０画素であったが、ＳＸＧＡでは１２８０画素と２倍になっている。この時、同じ垂直ライン数であれば１水平期間の長さは変化しないので、画素数が増加すると、シフトクロックの周波数は高くなり、ひとつの画素あたりに電圧を印加するのにかけられる時間は減少する。更に垂直ライン数が増加すると１水平期間そのものも短縮される。しかし、ドライバ１０１の動作速度には上限があり、また、液晶の応答速度にも上限がある。
【０００５】
これに対し、一行分の映像信号を複数に分割して複数の画素電極に並列して電圧印加する制御方法が提案されている。以下にこの例として映像信号を２相に分割する制御方法について説明する。
【０００６】
図１３は２相に分割するＬＣＤの制御回路のブロック図である。この制御回路は、マルチプレクサ１２１と２段ドライバ１２２を有し、データ線セレクタ１２３は一度に２本のデータ線を選択するよう構成されている点が図１２の制御回路と異なる。
【０００７】
外部より入力される映像信号は、マルチプレクサ１２１によって１画素毎交互に２相に分割されて２段ドライバ１２２に入力される。２段ドライバ１２２は２画素分のデータを同時に処理して２画素分の画素電圧を出力する。データ線セレクタ１２３は隣り合うＴＦＴ１０９を同時に選択し、データ線１０２のうちの隣り合う２本を同時にアクティブにし、２つの画素電圧を同時に印加する。例えばデータ線セレクタ１２３は、まず１列目と２列目のデータ線を選択する。２段ドライバ１２２は１列目と２列目の画素電圧を出力し、この画素電極に画素電圧が印加される。次に、シフトクロック２周期の後、データ線セレクタ１２３は、３列目と４列目のデータ線を同時に選択し、２段ドライバ１２２は３列目と４列目の画素電圧を出力する。以下、同様にして２画素ずつ電圧印加していく。このように、複数の画素電極に同時に電圧印加して制御することで、シフトクロック複数周期の間画素電圧を印加し続けることができ、画素数が増加しても画素電圧印加時間を充分に確保することができる。
【０００８】
また、表示領域を水平方向にいくつかに分割して、複数の画素に並列して電圧印加する制御方法が提案されている。以下にこの例として表示領域を水平２分割する制御方法について説明する。
【０００９】
図１４は水平２領域に分割するＬＣＤの制御回路のブロック図である。この制御回路は、マルチプレクサ１３１とメモリ部１３２、２段ドライバ１３３を有し、データ線セレクタ１３４は一度に２本のデータ線を選択するよう構成されている点が図１２の制御回路と異なる。
【００１０】
外部より入力される１行分の映像信号は、マルチプレクサ１３１に入力される。マルチプレクサ１３１は、映像信号のうち前半のデータ、即ち画面左半分のデータをメモリ部１３２に出力し、メモリ部１３２はこれを一時的に保存する。メモリ部１３２は、後半のデータ即ち画面右側半分のデータに同期して前半のデータを２段ドライバ１３３に出力する。２段ドライバ１３３は前半、後半それぞれのデータを基に、画素電圧Ｖ１及びＶ２を出力する。
【００１１】
データ線セレクタ１３４はデータ線１３５のうちの２本を同時に選択し、２つの画素電圧を同時に印加する。例えばデータ線セレクタ１２３は、まず１列目と右半分の最初のデータ線、例えば水平８００画素のＬＣＤであれば４０１列目のデータ線１３４ａを選択する。２段ドライバ１２２は１列目と４０１列目の画素電圧を出力し、この画素電極に画素電圧が印加される。次にデータ線セレクタ１３４は、２列目と４０２列目のデータ線を同時に選択し、２段ドライバ１３３は２列目と４０２列目の画素電圧を出力する。以下、同様にして２画素ずつ電圧印加していく。この制御方法によっても、同様に複数の画素電極に同時に電圧印加して制御することで、シフトクロック複数周期の間画素電圧を印加し続けることができ、画素数が増加しても画素電圧印加時間を充分に確保することができる。
【００１２】
このように、映像信号を多相に分割して、複数の画素に同時に画素電圧を印加することによって、画素数が増加しても画素電圧の印加時間を確保することができるようになる。
【００１３】
【発明が解決しようとする課題】
上述したような、様々な駆動方法や、様々な画素数の表示装置に対応するために、それぞれ別個の制御回路が製造されている。しかしながら、それぞれの駆動方法や画素数毎に異なる制御回路を生産すると、ひとつひとつの種類の制御回路は、生産量が少なくなり、結果としてそれぞれの制御回路の製造コストが高くなるという問題が生じる。
【００１４】
本発明は、上述したような水平複数領域に分割してＬＣＤを駆動する制御回路であって、動作が効率的で、かつ汎用性に富んだ制御回路を提供することをその目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記課題を解決するためになされ、デジタル映像信号が入力され、デジタル映像信号を所定数に分割し、これに基づいて表示を行う領域を水平方向に所定数の領域に分割して制御を行う制御回路であって、デジタル映像信号を所定の規則に従って分割する分割部と、分割されたデジタル映像信号をそれぞれ記憶する複数のメモリ部と、メモリ部の出力を変換して、表示装置の制御信号を出力するドライバとを有し、メモリ部は、分割されたデジタル映像信号がシリアルに入力される所定ワード数の書き込みラインメモリと、書き込みラインメモリの内容がパラレルにに転送される書き込みラインメモリと同じワード数を有する読み出しラインメモリと、読み出しラインメモリの所定のアドレスに接続された出力端子とを有し、それぞれのメモリ部にはそれぞれ異なる部分の分割されたデジタル映像信号が入力され、互いに隣り合う部分の分割されたデジタル映像信号が入力される２つのメモリ部では、一方のメモリ部の読み出しラインメモリは、メモリ部に最初に入力されたデジタル映像信号から入力順に出力し、もう一方のメモリ部の読み出しラインメモリは、メモリ部に最後に入力されたデジタル映像信号からさかのぼって順に出力する表示装置の制御回路である。
【００１６】
また、それぞれの読み出しラインメモリは、最初に入力された映像信号が記憶されているアドレスと、最後に入力された映像信号が記憶されているアドレスとにそれぞれ出力端子を有し、複数の出力端子のうちのひとつを選択するセレクタを更に有する。
【００１７】
また、入力順に出力する読み出しラインメモリの出力で制御される表示領域は正スキャンを行い、さかのぼって順に出力する読み出しラインメモリの出力で制御される表示領域は逆スキャンを行う。
【００１８】
また、セレクタに鏡像信号が入力されると、セレクタはメモリ部の選択順序を変更することによって、鏡像表示を行う。
【００１９】
【発明の実施の形態】
まず、第１の実施形態として水平８００画素のＳＶＧＡパネルを、水平２領域分割で単相の、合計２相分割で制御する制御回路について説明する。図１（ａ）、図１（ｂ）は水平２領域２相分割を行うための制御回路のブロック図である。本実施形態の制御回路は、入力信号を水平走査期間の前半と後半とに２分割する分割部としての第１のマルチプレクサ１、前半の信号が入力される第１のメモリ部２、後半の信号が入力される第２のメモリ部３、第１、第２のメモリ部それぞれの出力を統合して出力する第２のマルチプレクサ４、２つの信号が同時に入力され、これをバッファ、デジタルアナログ変換を行う２段ドライバ５を有する。
【００２０】
第１、第２のメモリ部２、３はそれぞれシリアルで入力される第１の記憶装置としての書き込みラインメモリ２ａ、３ａと、書き込みラインメモリのデータがパラレルに入力され、シリアルで出力する第２の記憶装置としての読み出しラインメモリ２ｂ、３ｂを有する。
【００２１】
映像信号がマルチプレクサ１に入力されると、マルチプレクサ１は１行分の映像信号のうち、各水平走査期間の前半の信号、即ち画面左半分の第１の領域に表示される４００画素分の映像信号を第１のメモリ部２の書き込みラインメモリ２ａに順次出力する。書き込みラインメモリは、４００ワードの容量を有するラインメモリであり、入力信号はまず１番のアドレスに書き込まれる。本明細書において、ラインメモリとは、所定数の記憶領域が直列して配置されているのもを指す。そして、次の信号が入力されると、１番のアドレスに書き込まれた信号は、隣の２番のアドレスに転送され、換わって次の信号が１番のアドレスに書き込まれる。以下同様に、新たに信号が入力される度に記憶された信号は次の番号のアドレスに転送されていく、シリアル入力がなされる。４００画素分の映像信号が入力されると、書き込みラインメモリ２ａの記憶領域は全て書き込まれる。次に、マルチプレクサ１に水平走査期間の後半の信号、即ち画面右半分の第２の領域に表示される４００画素分の映像信号が入力され始め、マルチプレクサ１は、これを第２のメモリ部３の書き込みラインメモリ３ａにシリアルに順次出力する。書き込みラインメモリ２ａ、３ａにそれぞれ４００画素分の信号が入力され、４００番のアドレスまで信号が入力されると、書き込みラインメモリ２ａ、３ａは、全ての記憶内容を読み出しラインメモリ２ｂ、３ｂにパラレルに転送する。読み出しラインメモリ２ｂは書き込みラインメモリ２ａと同じワード数（本実施形態では４００ワード）を有し、書き込みラインメモリ２ａのそれぞれのアドレスは、読み出しラインメモリ２ｂの同じ番号のアドレスに接続されており、各アドレスを同時に転送する。この転送は水平ブランキング期間の間に行われ、転送が終了した後、次の行の映像信号がマルチプレクサ１に入力され始めると、同様の処理を繰り返す。
【００２２】
一方、読み出しラインメモリ２ｂ、３ｂに記憶されたデータは、それぞれの第４００アドレスのデータがA-Out1、B-Out1の出力端子からマルチプレクサ４に出力され、シリアルに２段ドライバ５に入力される。Out-1（ここで、Out-1とは、A-Out1とB-Out1との総称であるとする。）は４００アドレスに接続された出力端子である。ドライバは、メモリ部から出力されたデータを基に表示装置の制御信号を生成する回路である。第４００アドレスのデータが出力されることによって第１〜第３９９のアドレスのデータはひとつずつ次の番号のアドレスに転送される。２段ドライバ５は２画素分のデータをバッファして、デジタルアナログ変換を行う等して、A-Out1の出力に従う電圧Ｖ１を、B-Out1の出力に従う電圧Ｖ２をそれぞれ制御信号として、選択された画素電極に出力する。
【００２３】
図２は水平２領域２相分割のＬＣＤを示している。データ線セレクタ１１は８００本の出力端子のうち２つをハイにし、縦方向に伸びるデータ線１２のうちの２本を同時に選択するセレクタである。ゲートドライバ１３は複数のゲート線１４のうちの１本を選択し、これにゲート電圧を印加するドライバである。今、ゲート線１４ａと、データ線１２ａ、１２Ａが選択されているとする。今、Ｖ１とＶ２は、それぞれのラインメモリの第１アドレスに記憶されていたデータである。図１の制御回路の出力Ｖ１は、データ線１２ａを介して１列目の画素（以降ｎ列目の画素を画素ｎと表記する場合がある）に印加され、もう一つの出力Ｖ２はデータ線１２Ａを介して画素４０１に印加される。
【００２４】
次に、シフトクロック２周期の後、再び読み出しラインメモリ２ｂ、３ｂの第４００アドレスのデータを読み出し、ドライバ５に入力する。この時第４００アドレスに書き込まれているデータは、パラレル転送直後には第３９９アドレスに書き込まれていたデータである。そして、第４００アドレスのデータが読み出されることによって、第２〜第３９９のアドレスのデータがひとつ転送される。出力された第４００アドレスのデータに基づいて再びＶ１、Ｖ２がドライバ５から出力される。図２で、データ線セレクタ１１は、シフトクロック２周期の後、データ線１２ｂ及び１２Ｂに切り換えて選択している。これによって、２列目と４０２列目の画素に電圧が印加される。
【００２５】
以下同様にして、３列目と４０３列目、４列目と４０４列目のように電圧印加していき、４００列目と８００列目の画素に電圧が印加されると１行の電圧印加が終了する。その後、水平同期信号が出力されてゲートドライバが次の行のゲート線１４ｂを選択して書き込みを継続する。
【００２６】
次に、第１の実施形態におけるメモリ部２、３の役割について述べる。映像信号は連続的に図１の制御回路に入力される。これを画面を左右２つの領域に分割して電圧印加するために、メモリ部２、３に一時的に保存することによって、１列目の画素と４０１列目の画素に印加するデータを同時にドライバ５に出力することができるのである。また、書き込みラインメモリにはシリアルに入力し、読み出しラインメモリにはパラレルに転送するので、データの書き込みに関して遅延なく行うことができる。
【００２７】
次に、図３のタイミング図を用いて読み出しラインメモリ２ｂ、３ｂからの読み出し動作をより具体的に説明する。まずタイミングＡまでで、書き込みラインメモリ２ａ、３ａから読み出しラインメモリ２ｂ、３ｂへのパラレル転送が完了しており、読み出しラインメモリ２ｂ、３ｂ合わせて１水平ライン分の画素データが記憶されているとする。タイミングＡでシフトクロックがハイになると読み出しラインメモリ２ｂに入力される２ｂ読み出しクロックがハイになる。すると読み出しラインメモリ２ｂは画素１のデータを出力する。この時、メモリ選択信号はハイになっており、図１のマルチプレクサ４は読み出しラインメモリ２ｂの出力を選択しており、マルチプレクサ４からは画素１のデータが出力される。次に一旦ローとなったシフトクロックが再びハイになるタイミングＢにおいて、読み出しラインメモリ３ｂに入力される３ｂ読み出しクロックがハイになる。すると読み出しラインメモリ３ｂは画素４０１のデータを出力する。メモリ選択信号はタイミングＢでローになっており、マルチプレクサ４は読み出しラインメモリ３ｂを選択し、このデータを出力する。次に一旦ローとなったシフトクロックが再びハイになるタイミングＣにおいて、２ｂ読み出しクロックがハイになり、同様にマルチプレクサ４からは画素２のデータが出力される。また、制御電圧Ｖ１として画素１、Ｖ２として画素４０１のデータに応じた電圧がドライバ５より出力される。Ｖ１、Ｖ２の出力は、シフトクロック２周期の間継続して出力される。以下、図３に図示したように、同様に読み出し動作が継続する。
【００２８】
次に第２の実施形態として水平１６００画素のＵＸＧＡパネルを、水平４領域分割で単相の、合計４相分割で制御する制御回路について説明する。図４（ａ）と図４（ｂ）は水平４領域４相分割を行うための制御回路のブロック図である。映像信号を４分割する第１のマルチプレクサ２１、分割された映像信号がそれぞれ入力される第１〜第４のメモリ部２２、２３、２４、２５、各メモリ部それぞれの出力を統合して出力する第２のマルチプレクサ２６、これをバッファ、デジタルアナログ変換を行う４段ドライバ２７を有する。各メモリ部は図１のメモリ部２、３と同様の構成である。
【００２９】
映像信号が入力されるとマルチプレクサ２１は最初の４００画素分、即ち画面左１／４の第１の領域の映像信号を第１のメモリ部２２に、次の４００画素分、即ち画面中央左側の第２の領域の映像信号を第２のメモリ部２３に、次の４００画素分、即ち画面中央右側の第３の領域の映像信号を第３のメモリ部２４に、次の４００画素分、即ち画面右１／４の第４の領域の映像信号を第４のメモリ部２５にそれぞれ分割して出力する。各書き込みラインメモリ２２ａ、２３ａ、２４ａ、２５ａそれぞれにシリアル入力され、水平ブランキング期間中にこれを読み出しラインメモリ２２ｂ、２３ｂ、２４ｂ、２５ｂにパラレル転送する。それぞれの第１アドレスのデータがA-Out、B-Out、C-Out、D-Outの出力端子から順次マルチプレクサ２６に出力され、シリアルに４段ドライバ２７に入力される。４段ドライバ２７は４画素分のデータをバッファして、デジタルアナログ変換を行う等して画素電極に印加する電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を出力する。
【００３０】
図５は水平４領域４相分割のＬＣＤを示している。データ線セレクタ１５は１６００本のデータ線のうち４本を同時に選択するセレクタである。ゲートドライバ１３はゲート線１４のうちの１本を選択し、これにゲート電圧を印加するドライバである。今、ゲート線１４ａと、４本のデータ線１２ａが選択されているとする。図１の制御回路が出力した制御信号である画素電圧Ｖ１は、データ線１２ａを介して１列目の画素に、出力Ｖ２は４０１列目の画素に、Ｖ３は８０１列目の画素に、Ｖ４は１２０１列目の画素にそれぞれ印加される。
【００３１】
次に、図４のマルチプレクサ２６は、再び読み出しラインメモリ２２ｂ、２３ｂ、２４ｂ、２５ｂの第４００アドレスのデータ（パラレル転送直後には第３９９アドレスに書き込まれていたデータである）を読み出し、４段ドライバ２７に入力する。図５で、データ線セレクタ１５は、シフトクロック４周期の後、４本のデータ線１２ｂに切り換えて選択している。これによって、画素２、画素４０２、画素８０２、画素１２０２に電圧が印加される。
【００３２】
以下同様にして、電圧印加していき、画素４００、画素８００、画素１２００、画素１６００に電圧が印加されると１行の電圧印加が終了する。その後、水平同期信号が出力されてゲートドライバが次のゲート線１４ｂを選択して書き込みを継続する。
【００３３】
次に第３の実施形態として水平８００画素のＳＶＧＡパネルを、水平２領域分割で３相の、合計６相分割で制御する制御回路について説明する。図１（ａ）、図１（ｃ）は水平２領域６相分割を行うための制御回路のブロック図である。読み出しラインメモリからのデータ出力の方法と、６段ドライバ７を有する点とが第１の実施形態と異なる。
【００３４】
映像信号がマルチプレクサ１に入力されると、第１の実施形態と同様にして書き込みラインメモリ２ａに水平走査期間の前半の、書き込みラインメモリ３ａに後半の映像信号がそれぞれ記憶され、それぞれ読み出しラインメモリ２ｂ、３ｂにパラレルに転送される。マルチプレクサ６は、読み出しラインメモリ２ｂの第１から第３アドレスのデータをシリアルに読み出し、続いて読み出しラインメモリ３ｂの第１から第３アドレスのデータをシリアルに読み出して６段ドライバ７に出力する。６段ドライバ７は入力された６画素分のデータを基に画素電圧Ｖ１〜Ｖ６を生成し、出力する。
【００３５】
図６は水平２領域６相分割のＬＣＤを示している。データ線セレクタ１６は８００本のデータ線のうちの６本を同時に選択するセレクタである。ゲートドライバ１３は複数のゲート線１４のうちの１本を選択し、これにゲート電圧を印加するドライバである。今、ゲート線１４ａと、出力端子１２ａ、１２Ａに接続された６本のデータ線が選択されているとする。図１（ｃ）の制御回路が出力したＶ１、Ｖ２、Ｖ３はそれぞれデータ線１２ａを介して１、２、３列目の画素に、Ｖ４、Ｖ５、Ｖ６はデータ線１２Ａを介して４０１、４０２、４０３列目の画素に印加される。
【００３６】
次に、図１（ｃ）のマルチプレクサ６は、再び読み出しラインメモリ２ｂ、３ｂの第１〜第３アドレスのデータ（パラレル転送直後には第４〜第６アドレスに書き込まれていたデータ）を読み出し、６段ドライバ７に入力され、これに基づいて再びＶ１〜Ｖ６がドライバ７から出力される。図６で、データ線セレクタは、シフトクロック６周期の後、データ線１２ｂ及び１２Ｂに切り換えて選択している。これによって、４、５、６列目と４０４、４０５、４０６列目の画素に電圧が印加される。
【００３７】
以下同様にして電圧印加していき、４００列目と８００列目の画素に電圧が印加されると１行の電圧印加が終了する。その後、水平同期信号が出力されてゲートドライバが次のゲート線１４ｂを選択して書き込みを継続する。
【００３８】
次に、図７のタイミング図を用いて読み出しラインメモリ２ｂ、３ｂからの読み出し動作をより具体的に説明する。まずタイミングＡまでで、書き込みラインメモリ２ａ、３ａから読み出しラインメモリ２ｂ、３ｂへのパラレル転送が完了しており、読み出しラインメモリ２ｂ、３ｂ合わせて１水平ライン分の画素データが記憶されているとする。タイミングＡ、Ｂ、Ｃでシフトクロックがハイになると、読み出しラインメモリ２ｂに入力される２ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ２ｂは画素１、２、３のデータを順次出力する。この間、メモリ選択信号は継続的にハイになっており、図１（ｃ）のマルチプレクサ６は読み出しラインメモリ２ｂの出力を選択しており、マルチプレクサ６からは画素１、２、３のデータが順次出力される。次にシフトクロックがハイになるタイミングＤ、Ｅ、Ｆにおいて、読み出しラインメモリ３ｂに入力される３ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ３ｂは画素４０１、４０２、４０３のデータを出力する。この間、メモリ選択信号は継続的にローになっており、マルチプレクサ６は読み出しラインメモリ３ｂを選択し、このデータを出力する。次にタイミングＧにおいて、２ｂ読み出しクロックがハイになり、同様にマルチプレクサ６からは画素４のデータが出力される。また、図示しないが、タイミングＧからは、制御電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６として画素１、２、３、４０１、４０２、４０３のデータに応じた電圧がドライバ７より出力される。Ｖ１〜Ｖ６の出力は、シフトクロック６周期の間継続して出力される。以下、同様に読み出し動作が継続する。
【００３９】
ところで、ＬＣＤの水平画素数は、上記以外にも、水平６４０画素のＶＧＡや、水平１０２４画素のＸＧＡ等画素数の異なるものがある。これらひとつひとつに異なる画素数のＬＣＤを制御するためには、書き込み及び読み出しラインメモリのワード数（アドレスの総数）をその画素数にあわせて形成すればよい。つまり、ＶＧＡで水平２領域に分割制御するのであれば、ラインメモリのワード数はその１／２の３２０ワード、ＸＧＡで水平４領域に分割制御するのであれば、その１／４の２５６ワードとすればよいのである。
【００４０】
しかし、それら画素数の異なるＬＣＤごとに制御回路をつくると、ひとつひとつの生産量が少なくなり、それぞれの制御回路の製造コストが高くなる。制御回路に汎用性を持たせ、異なる画素数のＬＣＤに対して同じ制御回路を用いてこれを制御できれば、制御回路の生産量が多くなり、製造コストを抑制することができる。
【００４１】
このために、図１の読み出しラインメモリはそれぞれ第２、第３の出力端子Out2、Out3を有している。（ここで例えばOut1は、A-Out1とB-Out1の総称である。）Out1〜Out3の出力端子は、その出力端子が接続されているアドレスより小さい番号のアドレスのデータをシリアルに出力する。そして、図１（ｄ）に示すように、マルチプレクサ４と読み出しラインメモリ２ｂ、３ｂとの間にセレクタ８ａ、８ｂを設け、各出力端子のうちのひとつを選択し、アクティブにする。マルチプレクサは入力されるデータを統合し、ドライバは上述した２段、６段、もしくはそれ以外の段数のドライバである。セレクタ８ａ、８ｂはＬＣＤに組み込まれる前に、組み込まれるＬＣＤの画素数や制御方法にあわせて何れか一つの出力端子を選択するように設定される。
【００４２】
第１の出力端子Out１は上述した実施形態の出力端子として用いる出力端子であって、ラインメモリ２ｂ、３ｂの４００ワード全てを使用する場合の出力端子である。第１の実施形態のように、水平８００画素のＳＶＧＡを水平２領域分割する場合や、第２の実施形態のように、水平１６００画素のＵＸＧＡを水平４領域分割する場合は出力端子Out１を用いる。
【００４３】
第２の出力端子Out２は、ラインメモリの第３２０アドレスより出力する。即ちこの場合に用いるラインメモリのワード数は３２０ワードであり、第３２１アドレスから第４００アドレスまでのメモリ領域は使用しない。水平６４０画素のＶＧＡを水平２領域分割する場合や、水平１２８０画素のＳＸＧＡを水平４領域分割する場合には出力端子Out２を用いる。
【００４４】
第３の出力端子Out３は、ラインメモリの第２５６アドレスより出力する。即ち、この場合に用いるラインメモリのワード数は２５６ワードであり、第２５７アドレスから第４００アドレスまでのメモリ領域は使用しない。水平１０２４画素のＸＧＡを水平４領域分割する場合には出力端子Out３を用いる。
【００４５】
出力端子の位置は上記の例に限らない。例えば８００画素のＳＶＧＡを水平４領域分割するのであれば必要なワード数は２００ワードであるので、この場合は第２００アドレスに出力端子を設ける。その他、必要性が想定される全てのアドレスに出力端子を設けておけばよい。
【００４６】
また、ラインメモリの総ワード数は４００ワードに限るものではない。例えばＸＧＡを水平２領域分割する場合にはラインメモリの総ワード数は５１２ワードが必要である。このためには総ワード数が５１２ワードのラインメモリが必要である。そして、この途中に同様の出力端子を複数設ければよい。
【００４７】
出力端子を設ける位置は、必要に応じて任意のアドレスに接続すればよいが、例えばＳＸＧＡの１／４と、ＶＧＡの１／２とは同じ３２０であるし、ＵＸＧＡの１／４と、ＳＶＧＡの１／２とは同じ４００である。また、コンピュータなどで映像信号を処理する場合、２５６画素がひとつの目安となる。つまり、現在の表示装置の規格は、２５６、３２０、４００のいずれかの倍数であることが多く、今後もそれが踏襲されると考えられる。従って、２５６、３２０、４００画素分のデータを記憶できるだけのワード数を備えるようなアドレスに出力端子を設けることによって、様々な水平画素数の表示装置に対応できる可能性が高くなり、より汎用性の高い制御回路とすることができる。本明細書においてラインメモリのワード数を４００とした意義はこの点にある。即ち、４００ワードをラインメモリのワード数としておけば、上述の２５６、３２０、４００画素のいずれの画素数にも柔軟に対応することができる。また、２５６の倍、５１２画素を単位として画素数が設定されることもしばしばある。従って、ラインメモリのワード数は例えば５１２とすれば、上記のいずれの画素数にも対応できる。ただし言うまでもなく、ワード数を増やせばそれだけ回路面積が増大することになるため、ラインメモリのワード数は必要最小限にとどめておくほうがよい。
【００４８】
また、セレクタ８ａ、８ｂを設ける代わりに、不要な出力端子をレーザ照射などによって破壊してもよい。
【００４９】
ところで、図８（ａ）に示すように、水平２領域分割すると、それぞれ左端の画素から順に電圧を印加する。（以下左から右へ順にスキャンする方向を正スキャン、右から左を逆スキャンと呼ぶ。）２つの領域で正スキャンを行うと左領域は画面中央の画素に最後に、逆に右領域は画面中央の画素に最初に電圧を印加する。この印加時間差によって画面中央に輝度差が生じ、表示品質を低下させる。そこで図８（ｂ）や図８（ｃ）に示すように左右どちらかの領域を逆スキャンすることによって画面中央を同じタイミングで電圧印加すると、この輝度差が現れなくなる。
【００５０】
このために、図１（ａ）の読み出しラインメモリはそれぞれOut4を有している。Out4は、読み出しラインメモリの１番目のアドレスから出力する出力端子である。Out4からの出力は、Out1〜Out3とは逆に、１番目のアドレスから逆順にシリアルに出力される。そして、図１（ｄ）のセレクタ８ａ、８ｂがOut1〜Out4いずれかの出力端子を選択する。セレクタ８ａ、８ｂがOut4を選択した場合、それに応じてデータ線セレクタは、逆順に画素を選択する。
【００５１】
水平２領域で３相の６相分割のＬＣＤの制御を例に、図１（ａ）（ｄ）、図９を用いて説明する。今、セレクタ８ａはA-Out1を、セレクタ８ｂはB-Out4をそれぞれ選択しているとする。映像信号がマルチプレクサ１に入力されると、第１の実施形態と同様にして書き込みラインメモリ２ａに前半の、書き込みラインメモリ３ａに後半の映像信号が記憶され、それぞれ読み出しラインメモリ２ｂ、３ｂに転送される。マルチプレクサ９は、それぞれの読み出しラインメモリ２ｂ、３ｂから３画素分のデータをそれぞれ読み出す。ここで、読み出しラインメモリ２ｂからは、第４００、３９９、３９８番目のアドレスのデータが読み出され、読み出しラインメモリ３ｂからは、第１、２、３番目のデータが読み出される。これらのデータを基にドライバ１０が順にＶ１〜Ｖ６の画素電圧を生成し、図９のＬＣＤに出力する。データ線セレクタ１６’は、左端及び右端の１２ａ、１２Ａに接続された６本のデータ線を選択している。これによって、１２ａに接続された３本のデータ線を介して読み出しラインメモリ２ｂの第４００、３９９、３９８番目のアドレスのデータから生成されたＶ１、Ｖ２、Ｖ３が、それぞれ１、２、３列目の画素電極に印加される。また、１２Ａに接続された３本のデータ線を介して、読み出しラインメモリ３ｂの第１、２、３番目のアドレスのデータから生成されたＶ６、Ｖ５、Ｖ４が、それぞれ８００、７９９、７９８列目の画素電極に印加される。
【００５２】
そして、シフトクロック６周期の後、再び読み出しラインメモリ２ｂの第４００、３９９、３９８番目のアドレスのデータ（パラレル転送直後は３９７、３９６、３９５番目のアドレス）と、読み出しラインメモリ３ｂの第１、２、３番目のアドレスのデータ（同４、５、６番目）が読み出され、これらを基に生成された画素電圧が、１２ｂ及び１２Ｂに接続された６本のデータ線を介して、４、５、６、８９７、８９６、８９５列目の画素電極に印加される。
【００５３】
以下同様に繰り返すことで、図８（ｃ）の表示制御を行うことができる。
【００５４】
図８（ｂ）の表示制御は、図１（ｄ）のセレクタ８ａがA-Out4を、セレクタ８ｂがB-Out1をそれぞれ選択すれば、ほぼ同様にして行うことができる。
【００５５】
次に、図１０のタイミング図を用いて、逆スキャンを行う場合の読み出しラインメモリ２ｂ、３ｂからの読み出し動作をより具体的に説明する。まずタイミングＡまでで、書き込みラインメモリ２ａ、３ａから読み出しラインメモリ２ｂ、３ｂへのパラレル転送が完了しており、読み出しラインメモリ２ｂ、３ｂ合わせて１水平ライン分の画素データが記憶されているとする。タイミングＡ、Ｂ、Ｃでシフトクロックがハイになると、読み出しラインメモリ２ｂに入力される２ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ２ｂは画素１、２、３のデータを順次出力する。この間、メモリ選択信号は継続的にハイになっており、図１（ｄ）のマルチプレクサ９は読み出しラインメモリ２ｂの出力を選択しており、マルチプレクサ９からは画素１、２、３のデータが順次出力される。次にタイミングＤ、Ｅ、Ｆにおいて、読み出しラインメモリ３ｂに入力される３ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ３ｂは画素８００、７９９、７９８のデータを出力する。この間、メモリ選択信号は継続的にローになっており、マルチプレクサ６は読み出しラインメモリ３ｂを選択し、このデータを出力する。次にタイミングＧにおいて、２ｂ読み出しクロックがハイになり、同様にマルチプレクサ６からは画素４のデータが出力される。また、図示しないが、タイミングＧからは、制御電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６として画素１、２、３、８００、７９９、７９８のデータに応じた電圧がドライバ７より出力される。Ｖ１〜Ｖ６の出力は、シフトクロック６周期の間継続して出力される。以下、同様に読み出し動作が継続する。
【００５６】
本実施形態のポイントとしては、セレクタ８ａ、８ｂの選択を変えるだけで制御回路の大幅な変更をすることなく逆スキャンを行うＬＣＤを制御できるようにすることができる点にある。従って、逆スキャンを行うＬＣＤとそうでないＬＣＤとで同じ制御回路を用いることができ、製造コストを抑制できる。
【００５７】
ところで、デジタルビデオカメラなどの電子ビューファインダ（Electrica l View Finder；ＥＶＦ）等は、撮影者自身を撮影するために、ＥＶＦを反転させて、撮影レンズ側にＥＶＦの表示領域を向けることができるものがある。この時のＥＶＦの表示は、左右を反転させた鏡像とするものが主流である。図１（ａ）と図１（ｄ）に示した本発明のＬＣＤ制御回路によれば、このような鏡像表示にも対応することができる。以下に鏡像表示の制御動作について説明する。
【００５８】
映像信号がマルチプレクサ１に入力されると、第１の実施形態と同様にして書き込みラインメモリ２ａに前半の、書き込みラインメモリ３ａに後半の映像信号が記憶され、それぞれ読み出しラインメモリ２ｂ、３ｂに転送される。今、セレクタ８ａはA-Out1を、セレクタ８ｂはB-Out4をそれぞれ選択している。マルチプレクサ９はまずセレクタ８ｂの出力から先に読み込み、次にセレクタ８ａの出力を読み込む。従って、データは、読み出しラインメモリ２ｂの第４００、３９９、３９８アドレスのデータ、読み出しラインメモリ３ｂの第１、２、３アドレスのデータの順に読み出される。そして、これらデータを基に、順にＶ１〜Ｖ６の画素電圧を生成する。これを図９のＬＣＤに印加する。最初、上記と同様に１２ａ、１２Ａの６本のデータ線が選択されている。そして、第１、２、３、７９８、７９９、８００列目のそれぞれの画素電極には、順に読み出しラインメモリ２ｂの第４００、３９９、３９８アドレスのデータ、読み出しラインメモリ３ｂの第３、２、１アドレスのデータを基に生成された画素電圧が印加される。
【００５９】
次に１２ｂ、１２Ｂに接続された６本のデータ線を介して、第４、５、６、７９７、７９６、７９５列目の画素電極に順に読み出しラインメモリ２ｂの第４００、３９９、３９８アドレス（パラレル転送直後は３９７、３９６、３９５アドレス）のデータ、読み出しラインメモリ３ｂの第３、２、１アドレス（同６、５、４アドレス）のデータを基に生成された画素電圧が印加される。以下同様にして印加することによって、鏡像表示の制御を行うことができる。
【００６０】
通常表示と鏡像表示の切り替えは、例えばＥＶＦを回転させたときに鏡像を表示するための鏡像信号を出力ような出力回路を設けておき、これに応じて制御回路の動作も切り替えるようにしておく。
【００６１】
次に、図１１のタイミング図を用いて、鏡像表示を行う場合の読み出しラインメモリ２ｂ、３ｂからの読み出し動作をより具体的に説明する。図１０のタイミング図とは、読み出しクロック２ｂ、３ｂが入れ替わり、メモリ選択信号の位相が逆転している点で異なっている。まずタイミングＡまでで、書き込みラインメモリ２ａ、３ａから読み出しラインメモリ２ｂ、３ｂへのパラレル転送が完了しており、読み出しラインメモリ２ｂ、３ｂ合わせて１水平ライン分の画素データが記憶されているとする。タイミングＡ、Ｂ、Ｃでシフトクロックがローになると、読み出しラインメモリ３ｂに入力される３ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ３ｂは画素８００、７９９、７９８のデータを順次出力する。この間、メモリ選択信号は継続的にローになっており、図１（ｄ）のマルチプレクサ９は読み出しラインメモリ３ｂの出力を選択しており、マルチプレクサ９からは画素８００、７９９、７９８のデータが順次出力される。次にタイミングＤ、Ｅ、Ｆにおいて、読み出しラインメモリ２ｂに入力される２ｂ読み出しクロックがこれに同期してそれぞれのタイミングでハイになる。すると読み出しラインメモリ２ｂは画素１、２、３のデータを出力する。この間、メモリ選択信号は継続的にハイになっており、マルチプレクサ９は読み出しラインメモリ２ｂを選択し、このデータを出力する。次にタイミングＧにおいて、３ｂ読み出しクロックがハイになり、同様にマルチプレクサ９からは画素７９７のデータが出力される。また、図示しないが、タイミングＧからは、制御電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６として画素８００、７９９、７９８、１、２、３のデータに応じた電圧がドライバ１０より出力される。Ｖ１〜Ｖ６の出力は、シフトクロック６周期の間継続して出力される。以下、同様に読み出し動作が継続する。
【００６２】
以上の説明は、理解しやすくするために、それぞれの駆動方法毎に分けて説明したが、それぞれの駆動方法を組み合わせて実施した、ひとつの制御回路とすることによって、
▲１▼様々な画素数
▲２▼逆スキャン
▲３▼鏡像表示
のいずれの表示方法に対してもひとつの制御回路によって対応することができる。即ち、例えば図１（ｂ）の制御回路はセレクタ８ａ、８ｂを省略し、ドライバ５は３段目以降の端子を用いない多段ドライバ１０である。
【００６３】
また、以上の説明は、理解しやすくするために、モノクロームの表示装置で説明したが、もちろんカラーの表示装置にも適用できる。この場合は、分割する領域の数とカラー表示の原色の数の積だけメモリ部が必要となる。例えばＲＧＢの３色のデータがあって、水平２領域に分割表示する場合、２組のメモリ部を３色分、即ち合計６組のメモリ部が必要となる。
【００６４】
なお、上記の実施形態では、表示装置の例としてＬＣＤを用いて説明したが、この限りではない。例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置であれば、制御信号は、「各画素電極に印加する電圧Ｖ１」ではなく、「各画素の有機ＥＬ素子に印加する電圧」であるし、陰極線管（ＣＲＴ；Cathode Ray Tube）を用いた表示装置であれば、「電子加速電圧」などのように読み換えて、様々な表示装置の制御回路として用いることができる。
【００６５】
【発明の効果】
上述したように、本発明によれば、シリアルに入力される第１の記憶装置と、その記憶内容がパラレルにに転送される第２の記憶装置を備え、第２の記憶装置の所定アドレスからシリアルに出力するメモリ部を有するので、様々な画素数の様々な制御方法ＬＣＤに対応することができる。従って、製造コストを低く抑えることができる。
【００６６】
そして、互いに隣り合う部分の分割されたデジタル映像信号が入力される２つのメモリ部では、一方は入力順に、もう一方はさかのぼって順に出力することによって、いわゆる逆スキャンや、鏡像表示を行う表示装置にも対応することができる。
【図面の簡単な説明】
【図１】本発明の制御回路を示すブロック図である。
【図２】水平２領域単相表示の表示装置を示す図である。
【図３】本発明の制御回路のデータ出力のタイミングチャートである。
【図４】本発明の別の実施形態を示すブロック図である。
【図５】水平４領域単相表示の表示装置を示す図である。
【図６】水平２領域３相表示の表示装置を示す図である。
【図７】本発明の制御回路のデータ出力のタイミングチャートである。
【図８】逆スキャンを説明するための図である。
【図９】逆スキャンを行う表示装置を示す図である。
【図１０】本発明の制御回路のデータ出力のタイミングチャートである。
【図１１】本発明の制御回路のデータ出力のタイミングチャートである。
【図１２】従来のアクティブマトリクスＬＣＤ及びその制御回路を示す図である。
【図１３】従来の２相表示のＬＣＤ及びその制御回路を示す図である。
【図１４】従来の水平２領域単相表示のＬＣＤ及びその制御回路を示す図である。
【符号の説明】
１，４，６：マルチプレクサ、  ２，３，２２，２３，２４，２５：メモリ部
２ａ，３ａ：書き込みラインメモリ、２ｂ，３ｂ：読み出しラインメモリ
５，７，１０：ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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