(57)【特許請求の範囲】
【請求項１】
単位利得周波数をもつ変形ミラー（Ｍｉｌｌｅｒ）補償電圧レギュレータであって、
出力と、第１入力と、第２入力とを備えた差動増幅器を含む入力エラー増幅器段と、
出力と、前記差動増幅器の出力に接続される第１入力と、接地参照ＤＣ電圧に接続される第２入力とを備えた非反転可変利得増幅器段と、
出力と、前記非反転増幅器段の出力に接続される第１入力と、該出力に接続される第２入力とを備えた単位利得バッファ増幅器段と、
前記単位利得バッファ増幅器段の出力に接続されるゲートと、電源に接続されるソースと、調整出力電圧を提供するためのドレインとを備えたパワーＰＭＯＳであって、当該パワーＰＭＯＳを介した電流が大きいときに前記可変利得増幅器段の利得が低減される、前記パワーＰＭＯＳと、
内部極および単位利得周波数をもつ補償ループを提供するために、一端で前記パワーＰＭＯＳのドレインに接続され、他端で前記入力エラー増幅器段の出力に接続される補償コンデンサと、
を含む変形ミラー補償電圧レギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
（１．発明の分野）
本発明は一般に電圧レギュレータに関するものであるが、特に、安定度の向上とＰＳＲＲ（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｒｅｊｅｃｔｉｏｎ  ｒａｔｉｏ）の最適化のために非反転可変利得段を用いた内部補償式低ドロップアウト（ＬＤＯ）電圧レギュレータに関するものである。
【０００２】
（２．従来技術の説明）
当該技術分野では、アクティブ補償式の静電容量型マルチプライア構造および技術、例えばネスト構成のミラー（Ｍｉｌｌｅｒ）補償がよく知られている。使用される補償回路のタイプは、それぞれの特定の用途に依存する。例えば、位相マージンを改善する用途では、反転利得段、例えば２段増幅器回路の出力段に並列にミラー補償キャパシタンスを接続することにより、ミラー効果の利点が生かされる。このような構成にすると、極分割（ｐｏｌｅ  ｓｐｌｉｔｔｉｎｇ）と呼ばれる周知の望ましい現象が得られ、その回路で使われる物理的なコンデンサの有効キャパシタンスが有効に増倍される。例えば、ミラー補償キャパシタンスを用いた増幅器回路の補償の背景に関しては、「Ｐａｕｌ  Ｒ．  Ｇｒａｙ  ａｎｄ  Ｒｏｂｅｒｔ  ｇ．  Ｍｅｙｅｒ，  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ，  Ｔｈｉｒｄ  Ｅｄ．，  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  ｓｏｎｓ，  Ｉｎｃ．  Ｎｅｗ  Ｙｏｒｋ，  １９９３，  Ｃｈ．  ９，  ｅｓｐｅｃｉａｌｌｙ  ｐｐ．  ６０７−６２３」を参照。
【０００３】
高効率バッテリ駆動機器に関連する最近の傾向にしたがって、低ドロップアウト（ＬＤＯ）電圧レギュレータに電源供給するＤＣ／ＤＣコンバータを用いたパワーマネージメントシステムの需要が増加している。ＬＤＯ電圧レギュレータを電源とする用途では、適用帯域幅条件が押し上げられるので、ノイズに対して益々敏感になる。したがって、ＬＤＯ電圧レギュレータに関連する電源リップル除去（ＰＳＲＲ）特性が極端に重要になる。それは、ＤＣ／ＤＣコンバータの出力ノイズを一掃すると共に、同じ原ＤＣ電源を共有する応用ブロックからの電源クロストーク・イミュニティを確保するために、ＬＤＯ電圧レギュレータが使用されるからである。
【０００４】
また、出力デカップリングコンデンサーとしてセラミックコンデンサーの使用が増加する傾向があり、以前はこの用途の典型的なものはタンタルコンデンサーであったのと対照的である。しかし、セラミックコンデンサーの等化直列抵抗（ＥＳＲ）はかなり低いので、ＬＤＯ増幅器制御ループの安定化のためにセラミック出力コンデンサのＥＳＲ特性にこれ以上頼ることはできない。したがって、ＬＤＯ増幅器分野において、広範な種類の出力コンデンサを使用し得る内部補償技術が必要である。そのような内部補償技術が可能になれば、かなり小型の出力コンデンサの使用が可能になり、結果的にＰＣＢの所要面積と外付け部品コストの両方を削減するための手段となり得る。
【０００５】
内部補償に関して広く認められている１つの技術として、上述の「極分割」または「ミラー補償」が知られている。しかしながら、ミラー補償の場合、ＬＤＯ電圧レギュレータに関連する直列パス・デバイスに対するシャントインピーダンスが、補償コンデンサとＣｇｓを介して生じる。このインピーダンスは、ＰＳＲＲのロールオフが早くなる原因となるので好ましくない。
【０００６】
従来の２段ＰＭＯＳ低ドロップアウト電圧レギュレータには、軽い負荷あるいは無負荷条件で負荷規制が非常に悪化するものがある。これはソースフォロワーＶｄｓａｔ＋Ｖｇｓで駆動されるＰＭＯＳ直列パスのゲートに起因する。ここで、ＶｔはｎａｔｕｒａｌなＮＭＯＳデバイスでは＋０．２〜−０．２Ｖの範囲、標準デバイスでは＋０．５〜＋０．９Ｖの範囲で変動する。このような変動があると、レギュレータの負荷が軽いときに初段増幅器出力デバイスが結果的にトライオード領域（線形モード）で動作することになり、ループ利得が大幅に減少してレギュレータ性能が悪化する。
【０００７】
ＰＭＯＳ電圧レギュレータの基本アーキテクチャには、パワーＰＭＯＳトランジスタを駆動するエラー増幅器が含まれ、そこからゼロ〜数百ミリアンペアの負荷電流が供給される。一般に、負荷電流が急激かつ大幅に変化した時の過渡応答を改善するため、非常に大きい外部フィルタコンデンサー（マイクロファラッド範囲）が出力ノードに接続される。この基本アーキテクチャのブロック図が図１に示される。
【０００８】
特殊な用途であるため、ＰＭＯＳ電圧レギュレータは非常にユニークな負荷依存性開ループ周波数応答特性を示す。高電源電圧および最小負荷電流条件において、パワーＰＭＯＳトランジスタは出力インピーダンスの非常に高い（数百キロΩ以上）サブスレショルド領域で動作し、そのとき出力ノードから低周波極が発生する。低電源電圧および最大負荷電流条件においては、ＰＭＯＳトランジスタは出力インピーダンスの非常に低い（数Ω以下）トライオード領域で動作し、出力ノードの極はｋＨｚ範囲まで上昇する。極に関するこの数１０年間の動向は、特に安定度の補償に関して重要な設計上の挑戦を提起している。
【０００９】
上記ＬＤＯが基本的に２段増幅器であると仮定すれば、補償用としてのミラーコンデンサーの使用は、非常に興味あるアプローチである。しかし、ＰＭＯＳトランジスタの出力ノードＶoutと入力ゲートＮ＿ＰＧをコンデンサＣCで結合すると、望ましいソリューションが得られない。その理由は２つあり、第１の理由は、２つの極の分離間隔が十分に得られないことである。例えば、ミラー効果により主極がＮ＿ＰＧにあって、その周波数がｆpd＝ｇoAMP／２πＣC（１＋ＧmMPO・ｒoMPO）とすると、第２極の周波数はｆp2＝ＧmMPO／２πＣＦＩＬＴとなる。そして、両極間の距離は次の通りである。
0004824881.tif 000002
【００１０】
一般に、ＣＦＩＬＴはCCと比べてはるかに大きい（ＣＦＩＬＴを４．７ｕＦ、CCを９０ｐＦとすれば、５００００倍）。基本的に２段増幅器の利得に等しい積Ｇ2mMPO・ｒoMPO・ｒoAMPが大きくても、ｆpdとｆp2との距離はまだ離れ過ぎてはいない。したがって、回路は、位相マージンが小さ過ぎるか、開ループ利得が低過ぎるという欠点がある。実際に起こり得ることであるが、低負荷電流時に主極がＶoutになり易く、そして、高負荷電流時にはＧmMPOがかなり大きい場合に主極がＮ＿ＰＧになる。したがって、さらに悪いシナリオが負荷電流路のどこかに現れて両極が最接近すると「極スワッピング」点が生じる。
【００１１】
第２の理由は、ＣCによるＰＳＲＲ性能の悪化である。この特性を簡単にチェックする方法は以下の通りである。ＣＦＩＬＴと直列に接地されるＣCはエラー増幅器の直接負荷になるから、電源線のリップル周波数が上がると、Ｎ＿ＰＧから接地へのインピーダンスは減少し、これにより、接地参照するＭＰＯのゲート電圧が効果的に「クランプ」される。
【００１２】
以上の観点から、当該技術分野で知られている従来の「ミラー」や「極分割」の手法を用いて達成し得るものと比較して、内部補償式ＰＭＯＳ低ドロップアウト電圧レギュレータの安定度およびＰＳＲＲ特性を改善するための増幅器回路アーキテクチャおよび技術が求められる。
【００１３】
（発明の概要）
本発明は変形ミラー補償法を編み出すために実現された内部補償ＰＭＯＳ型低ドロップアウト電圧レギュレータを用いて、適切な位相マージン、適切な高開ループ利得、良好な電源リップル除去性（ＰＳＲＲ）を達成するための回路アーキテクチャおよびその方法に関するものである。この適切な位相マージンおよび高開ループ利得は、負荷電流に依存することなく常に主極が同一内部ノードに属すること（「極スワッピング」禁止）を保証する非反転可変利得段を使用することによって達成される。この回路は更に、単段可変利得増幅器の差動入力の一方をＣCに接続し、他方を接地参照ＤＣ電圧に接続することによって、良好なＰＳＲＲが得られる。適切に入力参照を設定すると、ＰＳＲＲが改善される。
【００１４】
一般に、従来のＰＭＯＳ低ドロップアウト電圧レギュレータは、関連する補償閉ループシステムの簡素化のために２つの利得段を備えている。その種の電圧レギュレータの入力段は差動増幅器によって定型化される。出力段には直列パスＰＭＯＳデバイスが含まれる。通常、これら２つの段はインピーダンスバッファ、一般的にはソースフォロワーを介して結合されており、入力段の高インピーダンス出力によって直列パスＰＭＯＳデバイスの大容量ゲートキャパシタンスが駆動されるから、ループ補償の障害になる内部極の影響は最小限に留められる。回路設計者が電解コンデンサのＥＳＲに由来する外部補償ゼロを信頼できなければ、出力セラミックコンデンサーと共に使用する電圧レギュレータを内部的に補償するために、当業者は一般にミラーコンデンサーの複数化（ｍｕｌｔｉｐｉｃａｔｉｏｎ）または「極分割」を採用する。しかし、このアプローチを採用すると、ミラー補償コンデンサとＰＭＯＳのＣｇｓで形成されるインピーダンスシャントにより、レギュレータの開ループ制御機能より早くロールオフするＰＳＲＲが現れる。さらに、パスＰＭＯＳデバイスの両端だけにミラーコンデンサーを接続すると、既に述べたように、通常は全負荷電流範囲にわたって極スワッピングが生じる。上記に鑑みて、本発明は内部補償ＰＭＯＳ−ＬＤＯ電圧レギュレータにおける内部補償を改良し、良好なＰＳＲＲ特性を達成するために可変利得段を採用した低ドロップアウト（ＬＤＯ）アーキテクチャを提供する。
【００１５】
本発明の好ましい実施例は差動増幅器入力段と、第２段目の単段可変利得非反転差動増幅器と、直列パスＰＭＯＳデバイスを含む出力段とを有する。第２段目と出力段はインピーダンスバッファ（例えば、ソースフォロワー、または単位利得フィードバック増幅器）を介して結合され、入力段の高インピーダンス出力によって直列パスＰＭＯＳデバイスの大容量ゲートキャパシタンスが駆動されるから、ループ補償の障害になる内部極の影響は最小限に留められる。非反転可変利得差動増幅器段の一方の入力はＣCに接続され、他方の入力は接地参照ＤＣ電圧に接続される。そして、ミラーキャパシタンスは、可変利得段、バッファ、パワーＰＭＯＳからなる複数段構成の両端に接続される。
【００１６】
本発明の特徴の一つは、ＬＤＯを２段増幅器に分割すると共にミラーキャパシタンスを使用したフィルタコンデンサーにおいて高周波数の極が得られることであって、広帯域非反転可変利得段を用いてパワーＰＭＯＳのＧmを低負荷電流時に低下、高負荷電流時に増加させるような補償が行われる。
【００１７】
本発明のもう一つの特徴として、ミラーコンデンサーがパスＰＭＯＳデバイスのゲートとドレインをシャントしないように構成することによって高周波でのＰＳＲＲを良好にする（一実施例では、ミラーコンデンサーの左プレートを可変利得段の１つの入力に接続し、他の入力は接地参照する）。
【００１８】
また、本発明の特徴は、一般に従来のソースフォロワードライバーに見られる不十分なＤＣ負荷規則を実質的に解消する単位利得フィードバック構成のオペレーショナル・トランスコンダクタンス・アンプ（ＯＴＡ）ゲート駆動回路である。
【００１９】
また、本発明の特徴は、多様な出力コンデンサと共に機能する柔軟な内部補償ＰＭＯＳ低ドロップアウト電圧レギュレータである。
【００２０】
本発明に関するその他の特徴、付随する利点の多くは、付図にしたがって以下に述べる詳細説明から容易にかつ十分に理解することができる。なお、付図において、同等部材には同じ参照符号が付けられている。
【００２１】
付図は代替実施例について詳しく説明しているが、本説明において他の発明実施例も考察される。いずれの場合も、この開示は説明手段としての実施例であって、制限的な意味をもたない。当業者は本発明の主旨、範囲に包含される様々な変形や実施例を考案することができる。
【００２２】
（好ましい実施例の詳細説明）
図１はＰＭＯＳパス・デバイス１０２を用いた従来技術で周知の低ドロップアウト（ＬＤＯ）電圧レギュレータ１００を示し、図２は本発明の一実施例によるＰＭＯＳ−ＬＤＯ２００を示す。図１の回路アーキテクチャに関連して既に述べた潜在的に低い位相マージン、低開ループ利得、不満足なＰＳＲＲ特性は、ＰＭＯＳ−ＬＤＯ２００によって改善される。ＰＭＯＳ−ＬＤＯ２００において、「極スワッピング」の回避によって負荷電流に依存することなく主極が常に同じ内部ノードにあることが保証される。以上の解析から、ｆpdとｆp2を更に分割するためにＧmMPOのブーストの必要性がわかる。これを達成する１つの簡単な方法は、エラー増幅器２０４の出力とＰＭＯＳ２０６のゲートの間に非反転利得段Ａ2（２０２）を挿入し、更にエラー増幅器２０４の出力にミラーコンデンサー（ＣC）２０８を接続することである。これにより、ＬＤＯ２００の主極と第２極の周波数は以下のようになる。
0004824881.tif 000003
ただし、ｆp2はＡ2倍になり、両極（１）、（２）間の距離は次のようになる。
0004824881.tif 000004
ここで重要なことは、非反転利得段（Ａ2）２０２の−３ｄＢ帯域幅が全体のＬＤＯ２００の帯域幅、すなわち、
0004824881.tif 000005
よりはるかに大きいことである。そうしないと、（Ａ2）２０２段で不要な位相シフトが生じるだろう。−３ｄＢという広帯域幅条件を満たすには、パワーＰＭＯＳ２０６を駆動するために（Ａ2）２０２段にバッファ２１０を設ける必要がある。ごく一般的には、ソースフォロワー、例えば分離ゼロＶｔ（ｉｓｏｌａｔｅｄ  ｚｅｒｏ−Ｖｔ）ＭＯＳなどのＰＭＯＳまたはＮＭＯＳデバイスが用いられ、それによってパワーＰＭＯＳ２０６のＶｇｓ駆動に必要な余裕ができれば、所要のバッファ特性が得られるだろう。しかし、比較的高度なデジタルＣＭＯＳプロセスを使う場合など、特別なデバイスがなく、電源電圧が徐々に低下するような環境では、ソースフォロワーを用いて必要なバッファ特性を得ることはできない。必要なバッファ特性を得るために、単段の単位利得フィードバック増幅器２１２とＰＭＯＳ２１４の両方を使用してバッファ２１０を実現することができる。単段の単位利得フィードバック増幅器２１２により、一般に使用されるソースフォロワーと同じ閉ループ帯域幅が得られると共に、入出力をレールツーレールで設計することが可能になって、低電圧用途において大きな利点となる。バッファ２１０の入力が高インピーダンス入力ノード２１６として機能するので、入力ノード２１６の極を外側にずらす（ｐｕｓｈ  ｏｕｔ）するために慎重な回路要素の選択が必要である。
【００２３】
非反転利得段（Ａ2）２０２は、ＣC２０８に接続される１つの入力と、接地参照用ＤＣ電圧Ｖb２１８に接続されるもう１つの入力とを備えた差動入力単段増幅器である。この構成では、ＣＦＩＬＴ２２０に直列接続されるＣC２０８によって高周波に対する接地インピーダンスが低くなるので、ＰＳＲＲが改善されることが認められている。
【００２４】
複数段、すなわち可変利得段（Ａ2）２０２、バッファ２１０、パワーＰＭＯＳ２０６の間にミラーキャパシタンスＣC２０８が接続されるので、図１に示されるようなＬＤＯ用の単段ミラー補償構成の場合と比較して、発生極数が増加する。ミラーキャパシタンスＣC２０８で形成されるループ自体は高周波帯でローカルな単位利得フィードバックであり、したがって、ミラーキャパシタンスＣC２０８で形成されるループがすべての所要動作条件で確実に安定動作するように、ＬＤＯ２００を構成しなければならない。ＧmMPOが非常に大きい場合、大電流時に最悪の動作条件になる。Ａ2と結合される場合、このミラー段の単位利得帯域幅は、ｆbwMILLER＝Ａ2・ＧmMPO／２π・ＣＦＩＬＴとなり、これは実はＬＤＯ２００のｆp2である。この帯域幅がこのローカルループにおける他の極よりも大きければ、このローカルループは安定に動作することができず、ＬＤＯ２００全体が不安定になるおそれがある。そのような望ましくない条件下では、ＬＤＯ２００全体の開ループ利得のピークが周波数ｆbwMILLERで現れることがある。ＬＤＯ２００には可変利得段（Ａ2）２０２が含まれているので、簡単なソリューションとして、大電流時にＣＦＩＬＴ２２０での極をプッシュアウトすることができる程度にＧmMPOが大きい場合に可変利得段（Ａ2）２０２の利得を下げれば、帯域幅が高くなり過ぎないように抑制することができる。高負荷電流時には、ＰＭＯＳ２０６ゲートでの極が問題になるかもしれないので、負荷電流の一部をバッファ２１０に導入してバイアス電流を増加し、それに伴うＧmBUFの増加により、高負荷電流時にはＰＭＯＳ２０６のゲートでの極がｆbwMILLERより更にプッシュアウトされる。具体的に、高負荷電流時の駆動能力を高めるために、ＰＭＯＳ２１４によるバッファ２１０への負荷電流の部分的なミラリング（ｍｉｒｒｏｒｉｎｇ）によって、この目的は達成される。
【００２５】
ＬＤＯ２００には可変利得段（Ａ2）２０２が含まれるので、Ｎ＿ＡＭＰノード２２２での主極を十分低く保つためにミラーキャパシタンスＣC２０８を非常に大きくする必要はない。（Ｖｏｕｔ）２２４、（Ｎ＿Ａ２）２１６、（Ｎ＿ＰＧ）２２６における極は、いずれも単位利得帯域幅ｆbwLDO以上にプッシュアウトすることができるので、ＣＦＩＬＴ２２０のＥＳＲ２２８の柔軟性を非常に高くすることができる。しかし、スタンバイ電流に関連する制約のため、無負荷時に、ＭＰＯ２０６のバイアス電流を５〜１０ｕＡしか取れないことがある。その結果、ＧmMPOが極端に低下し、第２極の周波数が低下する。その場合、位相シフトを減じるためにＬＨＰ（ｌｅｆｔ  ｈａｎｄ  ｐｌａｎｅ）ゼロを達成する適切なＥＳＲ２２８が必要である。しかし、このゼロの位置は、他の図に関連して以下に述べるように正確である必要はない。
【００２６】
上記観点から、非反転利得段（Ａ2）２０２の利得は、制御される方法で変化するはずである。具体的には、ＭＰＯ２０６があまりに導通している時は、（Ａ2）２０２の利得が低下しているはずである。そのための一つの方法は、ＭＰＯ２０６の電流にしたがって非反転利得段（Ａ2）２０２の出力インピーダンスを下げることである。
【００２７】
図３は従来のアナログプロセスを用いて実現した本発明の一実施例によるＰＭＯＳ−ＬＤＯ３００のトップレベル図を示しており、これにはパワーＰＭＯＳ３０２、非反転可変利得段３０４、エラー増幅器段３０６が含まれる。図４はＰＭＯＳ―ＬＤＯ３００の非反転可変利得段３０４およびエラー増幅器段３０６の詳細図を示す。非反転可変利得段３０４の出力３０８は、ダイオード接続された一対のＰＭＯＳトランジスタ４０２、４０４と一緒に３００ｋΩ抵抗４００を介して正電源に対してシャント接続される。ＰＭＯＳトランジスタ４０２、４０４のゲートも、ＭＰＯ３０２のゲート電圧で駆動することができる。したがって、ＭＰＯ３０２のＶｇｓが増大（すなわち負荷電流の増加）すると、シャントＰＭＯＳのトランジスタ４０２、４０４は余りに導通し、非反転可変利得段３０４の合成出力インピーダンスが低下する（３００ｋΩのシリーズ抵抗４００で制限される）。図５は、図３に示されるＰＭＯＳ−ＬＤＯ３００のパワーＭＰＯ３０２の駆動に使用される単位利得バッファ５００の詳細を簡単に示す。
【００２８】
以上の説明をまとめると、パワーＰＭＯＳ（ＭＰＯ）２０６のＧｍが最小になる低電流側では、ＬＤＯ２００の単位利得帯域幅近辺またはそれ以上に第２極（ｆp2＝Ａ2・Ｇm／ＣＦＩＬＴ、ミラー補償段の単位利得帯域幅）を十分に駆動するための最小利得が、非反転可変利得段２０２に必要である。ＭＰＯ２０６のＧｍが最大になる高負荷電流側では、ｆp2が急激に高周波側に変動しないように非反転可変利得段２０２による利得を減らす必要があるので、ミラー補償段は単位利得帯域幅内で単一極特性を維持する。非反転可変利得段２０２とバッファ段２１０の間のノード（Ｎ＿Ａ２）２１６は中間周波数の極であるから、負荷電流範囲全域にわたって可変利得段２０２の利得を調整することによって、定常的にｆp2をノード（Ｎ＿Ａ２）２１６の極より低くすることができる。上述のように可変利得段２０２の出力インピーダンスを下げることにより、複数の利点が得られる。つまり、可変利得段２０２の利得が下がるとともに、ノード（Ｎ＿Ａ２）２１６における極に対する駆動が強まる。考え方は、ＭＰＯ２０６のＧｍ増加を補償するために利得段２０２の利得を減少させることである。
【００２９】
図６〜図９は高Ｖｄｄ無負荷、高Ｖｄｄ高負荷、低Ｖｄｄ高負荷の各状態における特性曲線群を示す。ただし、図６は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の開ループ利得のＡＣ応答シミュレーション、図７は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーション、図８は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを１Ω、ＦＣＦＩＬＴを４．７ｕとした時の開ループ利得のＡＣ応答シミュレーション、図９は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを１Ω、ＣＦＩＬＴを４．７ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーションをそれぞれ示す。
【００３０】
図１０〜図１５は、簡単な５ｎＨ＋５０ｍΩボンディングワイヤモデルと１ｎｓｅｃ立上り／立下り時間でシミュレートしたときの高／低Ｖｄｄおよび抵抗型負荷／電流源負荷の負荷規則特性曲線群である。ただし、図１０は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーション、図１１は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーション、図１２は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーション、図１３は図３に示されるＰＭＯＳ―ＬＤＯ３００に関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーション、図１４は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーション、図１５は図３に示されるＰＭＯＳ−ＬＤＯ３００に関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーションをそれぞれ示す。
【００３１】
図１６は本発明の一実施例にしたがってテキサス・インスツルメンツ社（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  Ｉｎｃｏｒｐｏｒａｔｅｄ  ｏｆ  Ｄａｌｌａｓ，Ｔｅｘａｓ）で開発された１５３３ｃ０３５アドバンスト・デジタルプロセス技術によって最近商品化されたＰＭＯＳ−ＬＤＯ６００を示すトップレベル概要図である。このＬＤＯには、パワーＰＭＯＳ６１０を駆動するために、素子６０６内に示されるエラー増幅器段および非反転利得段と、素子６０８内に示されるレールツーレール・バッファとが含まれる。ＬＤＯ６００の規格は、Ｖｉｎ＝２Ｖ〜３．６Ｖ、Ｖｏｕｔ＝１．８Ｖ、ＣC＝６０ｐＦ、ＣＦＩＬＴ＝１ｕＦ、スタンバイ電流＝４０ｕＡ、最大負荷電流＝５０ｍＡである。ミラーコンデンサー６０４に対して直列接続された１０ｋΩ抵抗器６０２は短絡状態で示されているが、無負荷電流時に位相シフトを僅かに減じるために２６０ｋＨｚでＬＨＰゼロを加えるときに使用することができる。しかし、それによって高負荷電流時に利得特性曲線が持ち上げられるかもしれないが、本発明者は、実際には既に述べたように回路の安定度が低下すると考える。
【００３２】
図１７は図１６に示されるＰＭＯＳ−ＬＤＯ６００のエラー増幅器段および非反転利得段を含む素子６０６の詳細図、図１８は図１６に示されるＰＭＯＳ−ＬＤＯ６００のレールツーレール・バッファ６０８の部分詳細図である。
【００３３】
図１９〜図２２は、ＥＳＲを５０ｍΩおよび１Ωにした時の各ＡＣシミュレーションに関する特性曲線群を示す。ただし、図１９は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の開ループ利得のＡＣ応答シミュレーション、図２０は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴＰを１ｕＦとした時のＳＲＲのＡＣ応答シミュレーション、図２１は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを２オーム、ＣＦＩＬＴを１ｕＦとした時の開ループ利得のＡＣ応答シミュレーション、図２２は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを２オーム、ＣＦＩＬＴを１ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーションをそれぞれ示す。
【００３４】
図２３〜図２８は、ＰＭＯＳ−ＬＤＯ６００に関連するシミュレーションを示す過渡応答特性曲線群である。ただし、図２３は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーション、図２４は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーション、図２５は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーション、図２６は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーション、図２７は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーション、図２８は図１６に示されるＰＭＯＳ−ＬＤＯ６００に関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーションをそれぞれ示す。
【００３５】
したがって、本発明では、非反転可変利得増幅器２０２を使用し、低負荷電流時のパワーＰＭＯＳ２０６のＧｍをブーストして第２極すなわちｆp2＝Ｇm／２π・ＣＦＩＬＴを単位利得帯域幅以上にプッシュアウトするようにした変形ミラー補償スキームを実現する。ゲートの極が対象帯域外になるようにパワーＰＭＯＳ２０６を駆動するために、単位利得フィードバックバッファ（低電源デジタル処理するためのレールツーレール）が使用される。このスキームでは、ＰＭＯＳ２０６のＧｍが非常に高くて第２段自体でｆp2の位相マージンを確保できる場合、負荷電流が高ければ非反転増幅器２０２の利得は低下する。最後に、ミラーコンデンサー２０８は、ＰＳＲＲが低下しないように接地参照されるノード２２２に接続される。以上のように、本発明は出力ＰＭＯＳパス・デバイスを用いた内部補償型低ドロップアウト電圧レギュレータの技術分野における大きな前進を示す。
【００３６】
以上は、新規な原理の応用に必要な情報をダンピング回路技術の専門家に提供するため、また、必要に応じてこれら特殊部材を製作、使用できるように記述した発明の詳細である。以上の記述から明らかなように、本発明は構造および動作において従来技術とは大きく異なっている。しかし、ここでは特定の発明実施例を詳細に記述したが、別項の特許請求の範囲で規定される本発明の主旨および範囲から逸脱しない程度に様々な変更、修正、置換が可能である。例えば、実施例では特定タイプのトランジスタを使用しているが、ＣＭＯＳ、バイシーモス、バイポーラ、ＨＢＴ等、様々なタイプのトランジスタを使用して本発明を実施することができるだろう。さらに、ここでは電流、電圧を制御する構造および方法に関する特定の発明実施例を説明したが、本発明は、特許請求の範囲で規定される電流、電圧を制御する構造および方法を包含するものである。
以上の説明に関して更に以下の項を開示する。
（１）  単位利得周波数をもつ変形ミラー（Ｍｉｌｌｅｒ）補償電圧レギュレータであって、
出力と、第１入力と、第２入力とを備えた差動増幅器を含む入力エラー増幅器段と、
出力と、前記差動増幅器の出力に接続される第１入力と、接地参照ＤＣ電圧に接続される第２入力とを備えた非反転可変利得増幅器段と、
出力と、前記非反転増幅器段の出力に接続される第１入力と、前記単位利得バッファ増幅器段の出力に接続される第２入力とを備えた単位利得バッファ増幅器段と、
前記単位利得バッファ増幅器段出力に接続されるゲートと、電源に接続されるソースと、調整出力電圧を生成するためのドレインとを備えたパワーＰＭＯＳと、
内部極および単位利得周波数をもつ補償ループを形成するために、一端で前記パワーＰＭＯＳのドレインに接続され、他端で前記入力エラー増幅器段の出力に接続される補償コンデンサとを有する変形ミラー補償電圧レギュレータ。
（２）  更に、一端でパワーＰＭＯＳのドレインに接続され、他端で接地されるフィルタコンデンサーを有する第１項記載の変形ミラー補償電圧レギュレータ。
（３）  更に、前記差動増幅器の第２入力にフィードバック電圧を供給するためにパワーＰＭＯＳのドレインに接続される分圧器を有する第１項記載の変形ミラー補償電圧レギュレータ。
（４）  前記差動増幅器の第１入力が所定の参照電圧に接続される第３項記載の変形ミラー補償電圧レギュレータ。
（５）  負荷電流の増加にしたがって利得が減少するように、負荷電流に対応して前記非反転可変利得増幅器の利得が調整され、補償（ミラー）コンデンサで形成されるループの単位利得帯域幅が実質的に一定に維持される第１項記載の変形ミラー補償電圧レギュレータ。
（６）  補償コンデンサで形成される補償ループ自体の内部極が前記非反転可変利得増幅器によって補償ループの単位利得周波数以上の周波数までプッシュされる第１項記載の変形ミラー補償電圧レギュレータ。
（７）  負荷電流の減少にしたがって利得が増加するように、負荷電流に対応して前記非反転可変利得増幅器の利得が調整され、電圧レギュレータの第２極が電圧レギュレータの単位利得周波数から離れる第１項記載の変形ミラー補償電圧レギュレータ。
（８）  第１入力と、第２入力と、出力とを備えた差動増幅器入力段と、
出力と、参照電圧に接続される第１入力と、前記差動増幅器入力段の出力に接続される第２入力とを備えた非反転可変利得増幅器段と、
ソースと、ドレインと、ゲートとを備えたＰＭＯＳ出力トランジスタと、
前記非反転可変利得増幅器段を前記ＰＭＯＳ出力トランジスタのゲートに接続する単位利得バッファと、
補償ループを形成するために、第１端で前記ＰＭＯＳ出力トランジスタのドレインに接続され、第２端で前記非反転可変利得増幅器段の第２入力に接続されるフィードバックコンデンサーとを有する変形ミラー補償電圧レギュレータであって、前記非反転可変利得増幅器段、前記単位利得バッファ、前記ＰＭＯＳ出力トランジスタ、前記フィードバックコンデンサーがそれぞれ変動負荷電流に対応して前記補償ループの単位利得帯域幅が制御される変形ミラー補償電圧レギュレータ。
（９）  フィードバックコンデンサーの両端で電圧レギュレータの共通接地が参照される第８項記載の変形ミラー補償電圧レギュレータ。
（１０）  更に、一端で前記パワーＰＭＯＳのドレインに接続され、他端で接地されるフィルタコンデンサー（ＣＦＩＬＴ）を有する第８項記載の変形ミラー補償電圧レギュレータ。
（１１）  前記非反転可変利得増幅器の利得をＡ2、前記パワーＰＭＯＳのトランスコンダクタンスをＧmMPOとしたとき、前記補償ループの単位利得帯域幅が式ｆbwMILLER＝Ａ2・ＧmMPO／２π・ＣＦＩＬＴで定義される第８項記載の変形ミラー補償電圧レギュレータ。
（１２）  変形ミラー補償電圧レギュレータであって、
入力参照電圧を受け取り、更に、有効ミラー増倍補償キャパシタンスが得られるように変位電流を生成するために電圧レギュレータのネスト構成ミラー補償コンデンサを介してフィードバック電流を受け取るように構成された入力増幅器段と、
自己の出力極をもつ非反転可変利得増幅器段であって、前記ネスト構成ミラー補償コンデンサのフィードバック変位電流を受け取って自己の出力極を補償ループの単位利得周波数以上の周波数までプッシュアウトし、更に、変位電流信号を増幅して出力するように構成された非反転可変利得増幅器段と、
自己の極をもつ出力増幅段であって、増幅された変位電流信号を受け取って自己の極を補償ループの単位利得周波数以上の周波数にプッシュアウトすることにより、電圧レギュレータの制御ループ帯域幅近傍周波数の安定化出力電圧を電圧レギュレータ出力段から生成可能にする出力増幅段とを有する変形ミラー補償電圧レギュレータ。
（１３）  フィードバック電流を生成するための手段と、
フィードバック電流から変位電流を生成するための手段と、
電圧レギュレータの非主極が電圧レギュレータの制御ループ帯域幅外の周波数までプッシュされるように変位電流を増幅するための手段と、
制御ループ帯域幅内で実質的に最大の電源リップル除去特性が得られるように出力電圧信号を生成するための手段とを有する変形ミラー補償電圧レギュレータ。
（１４）  フィードバック電流を生成するための手段にパワーＰＭＯＳデバイスを含む第１３項記載の変形ミラー補償電圧レギュレータ。
（１５）  制御ループ帯域幅内で実質的に最大の電源リップル除去特性が得られるように出力電圧信号を生成するための前記手段に、単位利得バッファが含まれ、その単位利得バッファが変位電流を受け取って前記パワーＰＭＯＳデバイスを駆動する第１４項記載の変形ミラー補償電圧レギュレータ。
（１６）  制御ループ帯域幅内で実質的に最大の電源リップル除去特性が得られるように出力電圧信号を生成するための前記手段に、ソースフォロワーが含まれ、そのソースフォロワーが変位電流を受け取って前記パワーＰＭＯＳデバイスを駆動する第１４項記載の変形ミラー補償電圧レギュレータ。
（１７）  フィードバック電流を生成するための前記手段に更に、ネスト構成のミラー補償コンデンサを含む第１４項記載の変形ミラー補償電圧レギュレータ。
（１８）  前記ネスト構成のミラー補償コンデンサが各コンデンサーノードで電圧レギュレータの共通接地を参照するように構成された第１７項記載の変形ミラー補償電圧レギュレータ。
（１９）  変位電流を生成するための前記手段に分圧器が含まれる第１３項記載の変形ミラー補償電圧レギュレータ。
（２０）  電圧レギュレータの非主極が電圧レギュレータの制御ループ帯域幅外の周波数までプッシュされるように変位電流を増幅するための前記手段に、非反転可変利得増幅器が含まれる第１３項記載の変形ミラー補償電圧レギュレータ。
（２１）  電源ノードと、
出力電圧ノードと、
接地と、
前記電源ノードに接続されるソースと、前記出力電圧ノードに接続されるドレインと、ゲートとを備えた出力パワーＰＭＯＳデバイスと、
前記電源ノードに接続されるソースと、前記パワーＰＭＯＳデバイスのゲートに接続されるゲートと、ドレインとを備えた共通ソースＰＭＯＳデバイスと、
前記共通ソースＰＭＯＳデバイスのドレインに接続されるバイアス入力と、前記パワーＰＭＯＳデバイスのゲートに接続される出力と、バッファ出力に接続される反転入力と、非反転入力とを備えた単位利得バッファと、
前記単位利得バッファの非反転入力に接続される出力と、接地参照電圧に接続される参照電圧入力と、非反転入力を備えた非反転可変利得増幅器と、
前記電源ノードに接続されるバイアス入力と、前記非反転可変利得増幅器の非反転入力に接続される出力と、参照電圧に接続される反転入力と、非反転入力とを備えた差動増幅器と、
前記パワーＰＭＯＳのドレインに接続される第１ノードと、接地接続された第２ノードと、フィードバック電圧を供給するために前記差動増幅器の非反転入力に接続される第３ノードとを備えた分圧器ネットワークと、
一端で前記パワーＰＭＯＳデバイスのドレインに接続され、他端で前記差動増幅器の出力に接続される補償コンデンサとを有する変形ミラー補償電圧レギュレータ。
（２２）  更に、一端で前記パワーＰＭＯＳデバイスのドレインに接続され、他端で接地されるフィルタコンデンサーを有する第２１項記載の変形ミラー補償電圧レギュレータ。
（２３）  前記非反転可変利得増幅器、前記単位利得バッファ、前記パワーＰＭＯＳデバイス、前記共通ソースＰＭＯＳデバイス、前記分圧器ネットワーク、前記フィルタコンデンサー、前記補償コンデンサがそれぞれ変動負荷電流に対応して補償ループの単位利得帯域幅が制御される第２２項記載の変形ミラー補償電圧レギュレータ。
（２４）  負荷電流の減少にしたがって利得が増加するように、前記パワーＰＭＯＳデバイスを流れる負荷電流に対応して前記非反転可変利得増幅器の利得が調整され、電圧レギュレータの第２極が電圧レギュレータの単位利得周波数以上までプッシュされる第２１項記載の変形ミラー補償電圧レギュレータ。
（２５）  負荷電流の増加にしたがって利得が減少するように、前記パワーＰＭＯＳデバイスを流れる負荷電流に対応して前記非反転可変利得増幅器の利得が調整され、前記補償コンデンサで形成されるループの単位利得帯域幅が実質的に一定に維持される第２１項記載の変形ミラー補償電圧レギュレータ。
（２６）  出力ＰＭＯＳパス・デバイス２０６を用いた高電源リップル除去（ＰＳＲＲ）内部補償式低ドロップアウト電圧レギュレータ２００。電圧レギュレータ２００には非反転可変利得増幅器段２０２が使用され、負荷電流の減少にしたがって利得が増加するように、パワーＰＭＯＳデバイス２０６を流れる負荷電流に対応して非反転可変利得増幅器段の利得が調整され、電圧レギュレータ２００の第２極が電圧レギュレータの単位利得周波数以上までプッシュされる。また、負荷電流の増加にしたがって利得が減少するように、パワーＰＭＯＳデバイス２０６を流れる負荷電流に対応して非反転可変利得増幅器２０２の利得が調整され、補償コンデンサ２０８で形成されるループの単位利得帯域幅が実質的に一定に維持される。
【図面の簡単な説明】
【図１】ＰＭＯＳパス・デバイスを用いた周知の低ドロップアウト（ＬＤＯ）電圧レギュレータ。
【図２】本発明の一実施例によるＰＭＯＳ−ＬＤＯ。
【図３】従来のアナログプロセスを用いた本発明の一実施例によるＰＭＯＳ−ＬＤＯの設計を示す図。
【図４】図３に示されるＰＭＯＳ−ＬＤＯのエラー増幅器段および非反転利得段の詳細図。
【図５】図３に示されるＰＭＯＳ−ＬＤＯの単位利得バッファ部分の詳細図。
【図６】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の開ループ利得のＡＣ応答シミュレーションを示す図。
【図７】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーションを示す図。
【図８】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを１Ω、ＣＦＩＬＴを４．７ｕＦとした時の開ループ利得のＡＣ応答シミュレーションを示す図。
【図９】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを１Ω、ＣＦＩＬＴを４．７ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーションを示す図。
【図１０】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｐＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーションを示す図。
【図１１】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の無負荷から最大負荷状態への切換え過渡応答シミュレーションを示す図。
【図１２】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを４．７ｕＦとした時の最大負荷から無負荷状態への切換え過渡応答シミュレーションを示す図。
【図１３】図３に示されるＰＭＯＳ―ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーションを示す図。
【図１４】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の無負荷から最大負荷状態への切換え過渡応答シミュレーションを示す図。
【図１５】図３に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを４．７ｕＦとした時の最大負荷から無負荷状態への切換え過渡応答シミュレーションを示す図。
【図１６】本発明の一実施例によるアドバンスト・デジタルプロセス技術を用いたＰＭＯＳ−ＬＤＯの設計を示す図。
【図１７】図１６に示されるＰＭＯＳ−ＬＤＯのエラー増幅器段および非反転利得段の詳細図。
【図１８】図１６に示されるＰＭＯＳ−ＬＤＯのレールツーレール・バッファの部分詳細図。
【図１９】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の開ループ利得のＡＣ応答シミュレーションを示す図。
【図２０】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴＰを１ｕＦとした時のＳＲＲのＡＣ応答シミュレーションを示す図。
【図２１】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２オーム、ＣＦＩＬＴを１ｕＦとした時の開ループ利得のＡＣ応答シミュレーションを示す図。
【図２２】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２オーム、ＣＦＩＬＴを１ｕＦとした時のＰＳＲＲのＡＣ応答シミュレーションを示す図。
【図２３】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーションを示す図。
【図２４】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーションを示す図。
【図２５】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを５０ｍΩ、ＣＦＩＬＴを１ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーションを示す図。
【図２６】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の無負荷と最大負荷の状態切換え過渡応答シミュレーションを示す図。
【図２７】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の無負荷から最大負荷への状態切換え過渡応答シミュレーションを示す図。
【図２８】図１６に示されるＰＭＯＳ−ＬＤＯに関してＥＳＲを２Ω、ＣＦＩＬＴを１ｕＦとした時の最大負荷から無負荷への状態切換え過渡応答シミュレーションを示す図。
【符号の説明】
１００  電圧レギュレータ
１０２  ＰＭＯＳパス・デバイス
２００  ＰＭＯＳ−ＬＤＯ
２０４  エラー増幅器
２０６  パワーＰＭＯＳ
２０８  ミラーコンデンサ
２１０  バッファ
２１２  単段単位利得フィードバック増幅器
２２０  ＣＦＩＬＴ
【図１】
0004824881.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004824881.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
0004824881.tif 000016
【図１２】
0004824881.tif 000017
【図１３】
0004824881.tif 000018
【図１４】
0004824881.tif 000019
【図１５】
0004824881.tif 000020
【図１６】
0004824881.tif 000021
【図１７】
0004824881.tif 000022
【図１８】
0004824881.tif 000023
【図１９】
0004824881.tif 000024
【図２０】
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【図２１】
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【図２２】
0004824881.tif 000027
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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