(57)【特許請求の範囲】
【請求項１】
入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、
１つの判定レベルが設定され、該１つの判定レベルと前記アンプ回路の出力信号とを比較し、該出力信号を２値のデジタル信号に変換するコンパレータと、
前記２値のデジタル信号の位相を算出する算出回路とを備え、
前記アンプ回路の出力信号が前記判定レベルを越えるように該アンプ回路のゲインを設定し、
前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、
前記算出回路は、前記２値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出することを特徴とする位相算出装置。
【請求項２】
入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、
２つ以上の判定レベルが設定され、該２つ以上の判定レベルと前記アンプ回路の出力信号とを比較し、該出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、
前記多値のデジタル信号の位相を算出する算出回路とを備え、
前記アンプ回路の出力信号が前記判定レベルの最大値と最小値をそれぞれ越えるように該アンプ回路のゲインを設定し、
前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、
前記算出回路は、前記多値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出することを特徴とする位相算出装置。
【請求項３】
入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、
所定の入力レンジが設定され、前記アンプ回路の出力信号と前記入力レンジとを比較して前記出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、
前記多値のデジタル信号の位相を算出する算出回路とを備え、
前記入力レンジに対して前記アンプ回路の出力信号が振り切れるように該アンプ回路のゲインを設定し、
前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、
前記算出回路は、前記多値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出することを特徴とする位相算出装置。
【請求項４】
前記コンパレータからの判定信号が入力され、該判定信号に基づいて前記アンプ回路の出力信号の中心値を前記コンパレータのレンジの中心値とほぼ一致させるように生成した補正信号を出力する中間値補正回路と、
前記補正信号をアナログ信号に変換した補正電圧を前記アンプ回路に出力するＤ／Ａ変換器とを備え、
前記アンプ回路は、前記入力信号を所定のゲインにて増幅した増幅信号に前記補正電圧を加算して出力することを特徴とする請求項１〜３のうちの何れか一項記載の位相算出装置。
【請求項５】
前記中間値補正回路は、前記コンパレータからの判定信号の最大値と最小値をそれぞれカウントし、両カウント値が異なる場合にそれらを一致させるように補正信号を生成することを特徴とする請求項４記載の位相算出装置。
【請求項６】
前記コンパレータからの判定信号が入力され、該判定信号からなる被補正データ列を、該被補正データ列により期待できるデータ列を判断し、該データ列に基づいて前記判定信号を補正した信号を前記算出回路に出力するデータ列補正回路を備えたことを特徴とする請求項１〜５のうちの何れか一項記載の位相算出装置。
【請求項７】
前記データ列補正回路は期待できる複数のデータ列を既知のデータ列として記憶し、前記被補正データ列に所定の値が含まれるか否かを判断し、その判断結果に基づいて前記複数の既知のデータ列のうちの１つを選択し、該選択したデータ列により前記被補正データ列を補正することを特徴とする請求項６記載の位相算出装置。
【請求項８】
請求項１〜７のうちの何れか一項記載の位相算出装置をデジタル信号発生装置に接続し、該発生装置にて生成した矩形波を前記入力信号として供給して前記位相算出の動作試験を行うようにしたことを特徴とする位相算出装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は記録（情報）再生装置における位相算出装置及び位相算出装置の試験方法に関するものである。
【０００２】
記録再生装置は、磁気ディスク等の記録媒体からデータを読み取り、それに各種の処理を施した再生信号（リードデータ）を出力する。また、記録再生装置は、読み取りデータから位相データを算出し、それに基づいて読み取りヘッドを位置決めする位相サーボを行う。
【０００３】
近年、記録再生装置では、記録データの高密度化や読み出し速度，媒体の駆動速度の高速化によって読み取りデータ（入力信号）の周波数が高くなり、その入力信号に対応して各種処理の高速化が要求されている。また、装置の消費電力低下や装置の温度低下等を目的として電源電圧が下げられてきている。これらにより、位相データを算出する位相算出回路がノイズの影響を受けやすくなるため、ノイズの影響を低減する必要がある。
【０００４】
【従来の技術】
図２６は、磁気ディスク等の記録媒体からデータの読み出し動作を行うデータ読み出し装置における位相算出回路を示す。
【０００５】
ＡＧＣ回路１には、記録媒体から読み取りヘッド（図示しない）を介して読み出されたデータがアナログの入力信号ｉｎとして入力される。ＡＧＣ回路１は、Ｄ／Ａ変換器（ＤＡＣ）２から出力されるＡＧＣ制御電圧ＳＧ１に基づいてその利得が設定され、その利得に基づいて入力信号ｉｎを増幅してロウパスフィルタ（ＬＰＦ）３に出力信号ＳＧ２を出力する。
【０００６】
ＬＰＦ３は、ＡＧＣ回路１の出力電圧ＳＧ２から不要な高周波成分を除去し、基本波成分を含む出力信号ＳＧ３をＡ／Ｄ変換器（ＡＤＣ）４に出力する。
Ａ／Ｄ変換器４は、ＬＰＦ３から出力されるアナログ出力信号ＳＧ３をデジタル出力信号ＳＧ４に変換して、ＤＦＴ演算回路５に出力する。
【０００７】
ＤＦＴ演算回路５は、Ａ／Ｄ変換器４のデジタル出力信号ＳＧ４をＤＦＴ（Discrete Fourier Transform）演算して算出した位相データＰＤを出力する。この位相データＰＤは、読み取りヘッドによる読み取り位置のサーボ制御に用いられる。
【０００８】
Ａ／Ｄ変換器４の出力信号ＳＧ４は、ゲイン算出回路６にも入力される。ゲイン算出回路６は、Ａ／Ｄ変換器４の出力信号ＳＧ４と目標値とを比較し、その誤差成分を積分したデジタル出力信号ＳＧ５をＤ／Ａ変換器２に出力する。この目標値は、ＬＰＦ３の出力信号ＳＧ３がＡ／Ｄ変換器４の入力レベルに対しほぼフルレンジとなるようにする値である。
【０００９】
Ｄ／Ａ変換器２は、ゲイン算出回路６のデジタル出力信号ＳＧ５をアナログ信号に変換して、ＡＧＣ回路１にＡＧＣ制御電圧ＳＧ１として出力する。
このように、ＡＧＣ回路１の出力信号ＳＧ２に基づいて制御電圧ＳＧ１をフィードバックするゲイン制御ループによりＡＧＣ回路１のゲインを最適化し、Ａ／Ｄ変換器４の入力レンジに対応する振幅を持つ信号ＳＧ３を得るようにしている。
【００１０】
なお、Ａ／Ｄ変換器４、ＤＦＴ演算回路５、ゲイン算出回路６等は、ＰＬＬ回路７で生成されるクロック信号ＣＬＫに基づいて動作する。
このようにして、位相算出回路は、記録媒体から読み出したデータである入力信号ｉｎを所定の振幅に増幅し、その増幅信号ＳＧ２から基本波成分を含む信号ＳＧ３を取出す。更に、その信号ＳＧ３を変換したデジタル信号ＳＧ４をＤＦＴ演算して算出した位相データＰＤを出力する。
【００１１】
【発明が解決しようとする課題】
ところが、記録媒体の高密度化や読み出し速度の高速化のために媒体を高速回転することにより、周波数の高い入力信号ｉｎが入力される。このため、ＡＧＣ回路１，ＬＰＦ３，Ｄ／Ａ変換器２等のアナログ回路を高周波数に対応させる必要がある。しかし、高周波数に対応するアナログ回路は、その回路自体が複雑、高度化し、アナログ回路の作成が困難となっていた。又、低消費化、装置の高温化防止の為、電源電圧を低くする必要がある。しかし、電源電圧の低減は、ノイズの影響を受けやすくするという問題がある。
【００１２】
また、図２７に示すように、システムＬＳＩ化によって１つの半導体チップ１０には、上記の位相算出回路１１とともにマイコン１２、ＤＳＰ１３等が搭載される。しかし、システムＬＳＩ化は、マイコン１２等から位相算出回路１１が扱うアナログ信号（ｉｎ，ＳＧ１，ＳＧ２，ＳＧ３）に混入するノイズが増大する為、位相算出回路１１をシステムし化できないといった問題を生じていた。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は高周波の入力信号に対応し、ノイズの影響を低減することのできる位相算出装置及びその試験方法を提供することにある。
【００１４】
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、１つの判定レベルが設定され、該１つの判定レベルと前記アンプ回路の出力信号とを比較し、該出力信号を２値のデジタル信号に変換するコンパレータと、前記２値のデジタル信号の位相を算出する算出回路とを備え、前記アンプ回路の出力信号が前記判定レベルを越えるように該アンプ回路のゲインを設定し、前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、前記算出回路は、前記２値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出するようにした。
また、請求項２に記載の発明は、入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、２つ以上の判定レベルが設定され、該２つ以上の判定レベルと前記アンプ回路の出力信号とを比較し、該出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、前記多値のデジタル信号の位相を算出する算出回路とを備え、前記アンプ回路の出力信号が前記判定レベルの最大値と最小値をそれぞれ越えるように該アンプ回路のゲインを設定し、前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、前記算出回路は、前記多値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出するようにした。
また、請求項３に記載の発明は、入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、所定の入力レンジが設定され、前記アンプ回路の出力信号と前記入力レンジとを比較して前記出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、前記多値のデジタル信号の位相を算出する算出回路とを備え、前記入力レンジに対して前記アンプ回路の出力信号が振り切れるように該アンプ回路のゲインを設定し、前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、前記算出回路は、前記多値のデジタル信号をフーリエ変換することにより前記増幅した信号の基本波成分を抽出し、当該基本波成分の位相を算出するようにした。
【００１６】
このようにすることで、アナログ回路は信号の基本波成分を増幅するだけで良く、その回路構成が簡単になり容易に実現できる。また、増幅信号のピークレベルを判定レベル，判定レンジに対して十分に高く設定することでノイズの影響を少なくすることができる。
【００１８】
請求項４に記載の発明のように、前記コンパレータからの判定信号が入力され、該判定信号に基づいて前記アンプ回路の出力信号の中心値を前記コンパレータのレンジの中心値とほぼ一致させるように生成した補正信号を出力する中間値補正回路と、前記補正信号をアナログ信号に変換した補正電圧を前記アンプ回路に出力するＤ／Ａ変換器とを備え、前記アンプ回路は、前記入力信号を所定のゲインにて増幅した増幅信号に前記補正電圧を加算して出力するようにした。これにより、アンプ回路のオフセットを容易に補正することができる。
【００１９】
中間値補正回路は、請求項５に記載の発明のように、前記コンパレータからの判定信号の最大値と最小値をそれぞれカウントし、両カウント値が異なる場合にそれらを一致させるように補正信号を生成する。これにより、補正信号の生成が容易になる。
【００２０】
請求項６に記載の発明のように、前記コンパレータからの判定信号が入力され、該判定信号からなる被補正データ列を、該被補正データ列により期待できるデータ列を判断し、該データ列に基づいて前記判定信号を補正した信号を前記算出回路に出力するデータ列補正回路を備えた。これにより、データ列を容易に補正することができる。
【００２１】
データ列補正回路は、請求項７に記載の発明のように、期待できる複数のデータ列を既知のデータ列として記憶し、前記被補正データ列に所定の値が含まれるか否かを判断し、その判断結果に基づいて前記複数の既知のデータ列のうちの１つを選択し、該選択したデータ列により前記被補正データ列を補正する。これにより、安定してデータ列の補正が可能となる。
【００２２】
請求項８に記載の発明は、請求項１〜７のうちの何れか一項記載の位相算出装置をデジタル信号発生装置に接続し、該発生装置にて生成した矩形波を前記入力信号として供給して前記位相算出の動作試験を行うようにした。これにより、高価なＡＷＧ（任意発生器）やＳＧ（シグナルジェネレータ）をその試験に必要としない。
【００２３】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図２１に従って説明する。
図１は、本実施形態の位相算出回路のブロック回路図である。
【００２４】
位相算出回路２０は、アンプ回路（Ａｍｐ）２１、コンパレータ２２、補正回路２３、Ｄ／Ａ変換器（ＤＡＣ）２４、ＤＦＴ演算回路２５及びＰＬＬ回路２６を含む。
【００２５】
アンプ回路２１は、記録媒体から読み取りヘッド（図示しない）を介して読み出されたデータがアナログの入力信号ｉｎとして入力される。アンプ回路２１は利得（ゲイン）が予め高く設定された高ゲインアンプであり、入力信号ｉｎを増幅し、その増幅信号に補正電圧ＳＧ１１を加算した信号ＳＧ１２をコンパレータ２２に出力する。
【００２６】
コンパレータ２２は高電位側の第１のしきい値と低電位側の第２のしきい値により設定される所定の判定範囲（レンジ）が予め設定され、ＰＬＬ回路からサンプリングのためのクロック信号ＣＬＫが供給される。コンパレータ２２は、クロック信号ＣＬＫに応答してアンプ回路２１の出力信号ＳＧ１２をサンプリングし、そのサンプリングレベルと第１及び第２のしきい値を比較して多値（本実施形態では３値）の判定信号ＳＧ１３を出力する。
【００２７】
尚、本実施形態のコンパレータ２２は、出力信号ＳＧ１２のレベルが第１のしきい値以上の場合には「１」の値を持つ判定信号ＳＧ１３を出力する。また、コンパレータ２２は、信号ＳＧ１２が第１のしきい値と第２のしきい値の間の場合には「０」の判定信号ＳＧ１３を出力する。更に、コンパレータ２２は、信号ＳＧ１２が第２のしきい値以下の場合には「−１」の判定信号ＳＧ１３を出力する。
【００２８】
補正回路２３は、中心値補正機能とデータ列補正機能を持つ。中心値補正機能は、コンパレータ２２の出力信号ＳＧ１３の対称性を維持するための機能である。
【００２９】
補正回路２３は、コンパレータ２２の出力信号ＳＧ１３に非対称性を発見した場合、その非対称性を補正するように生成した補正信号ＳＧ１４をＤ／Ａ変換器２４に出力する。Ｄ／Ａ変換器２４は、補正信号ＳＧ１４を補正電圧ＳＧ１１にデジタル−アナログ変換してアンプ回路２１に出力する。このようにして、アンプ回路２１の出力信号ＳＧ１２にオフセットを与え、その振幅の中心値を、コンパレータ２２の第１及び第２のしきい値の中心値にほぼ一致させるようにしている。
【００３０】
尚、起きうる中心値の変動は、それを行う出力信号ＳＧ１２の周波数に比べて十分に遅い。従って、Ｄ／Ａ変換器２４を高速に動作させる必要がない。低速に動作するＤ／Ａ変換器は、高速な動作を必要とするＤ／Ａ変換器２に比べて、その回路構成が簡単であり、また消費電流が少ない。
【００３１】
補正回路２３が持つデータ列補正機能は、コンパレータ２２の出力信号ＳＧ１３にノイズや波形ひずみにより発生する誤りを補正するための機能である。
位相サーボパターンを読み出した出力信号ＳＧ１３のデータ列は、基本波の周期にて繰り返す繰り返しパターンを持つ。このパターンのデータ列は、所定数連続する符号「１」のデータ列と、それと同数の符号「−１」が連続するデータ列を含む。
【００３２】
従って、補正回路２３は、符号「１」及び「−１」の連続する数を監視し、それらが一致しない場合、一致するようにデータ列を補正し、その補正したデータ列の各ビットを信号ＳＧ１５として順番にＤＦＴ演算回路２５に出力する。
【００３３】
尚、コンパレータ２２の出力信号ＳＧ１２の複数のビットからなるデータ列は、符号「０」を含む場合と含まない場合とがあり、それにより期待されるデータ列が異なる。このため、期待されるデータ列には、符号「０」を含む第１の補正用データ列と、それを含まない第２の補正データ列とが予め設定される。
【００３４】
補正回路２３は、データ列の補正を必要としない場合、入力信号ＳＧ１３と同じ符号を持つ出力信号ＳＧ１５をＤＦＴ演算回路２５に出力する。また、補正回路２３は、データ列の補正が必要と判断した場合、入力信号ＳＧ１３に補正を施した出力信号ＳＧ１５をＤＦＴ演算回路２５に出力する。
【００３５】
ＤＦＴ演算回路２５は、補正回路２３の出力信号ＳＧ１５をＤＦＴ演算して位相データを算出し、複数の位相データから算出した位相差データＰＤを出力する。即ち、ＤＦＴ演算回路２５は、算出した複数の位相データを記憶するレジスタを備え、基準となる波形の位相に対する複数の波形の位相の差を持つ位相差データＰＤを出力する。この位相差データＰＤは、読み取りヘッドの位置、記録媒体の回転速度等のサーボ制御に用いられる。
【００３６】
図２はアンプ回路２１の出力信号ＳＧ１２とコンパレータ２２のしきい値との関係を示す波形図である。図３はコンパレータ２２の判定信号ＳＧ１３を示す波形図である。尚、図２には、コンパレータ２２におけるサンプリング点を図３と同じ記号を同じタイミングで付して対応を判りやすくしてある。
【００３７】
図２に示す複数（４つ）の単一周波数信号ＳＧ１２ａ〜ＳＧ１２ｄは、記録媒体に記録された多数の位相検出領域のうちの１つから読み出した信号である。多数の位相検出領域は、記録媒体の各トラック上に部分的に多数記録されたサーボ領域にそれぞれ含まれる。単一周波数としたのは判りやすくするためである。
【００３８】
位相検出領域は４つのフィールドを含む、各フィールドは基準クロックで決まる所定クロックピッチ毎に、トラックの位置に対応して位相シフトさせたパターンを記録している。これらパターンを読み出して増幅した信号がＳＧ１２ａ〜ＳＧ１２ｄである。
【００３９】
これに対し、図１のコンパレータ２２は、そのフルレンジが各信号ＳＧ１２ａ〜ＳＧ１２ｄのピークレベルに比べて十分に低い値（0.2,-0.2）に設定されている。これらの値がコンパレータ２２の第１及び第２のしきい値である。
【００４０】
コンパレータ２２は、各信号ＳＧ１２ａ〜ＳＧ１２ｄのサンプリングレベルと第１及び第２のしきい値を比較し、図３に示すように、その比較結果に基づく符号を持つ判定信号ＳＧ１３ａ〜ＳＧ１３ｄを出力する。
【００４１】
これら判定信号ＳＧ１３ａ〜ＳＧ１３ｄは、信号ＳＧ１２ａ〜ＳＧ１２ｄの基本波の位相差とほぼ等しい基本波の位相差を持つ。従って、図１の位相算出回路２０は、判定信号ＳＧ１３ａ〜ＳＧ１３ｄの基本波の位相差を算出することで、信号ＳＧ１２ａ〜ＳＧ１２ｄの基本波の位相差を算出した場合とほぼ等しい結果を得ることができる。
【００４２】
また、判定信号ＳＧ１３ａ〜ＳＧ１３ｄは３値（−１，０，１）を持ち、この値は２ビットのデジタル値で表現される。従って、補正回路２３及びＤＦＴ演算回路２５は、少ないビット数で演算可能に構成されればよく、それによって回路規模が小さく消費電流が少なくなる。
【００４３】
次に、補正回路２３の構成及び動作を、図４〜図１０に従って説明する。
図４は、アンプ回路２１と、補正回路２３に含まれる中心値補正回路２３ａのブロック回路図である。
【００４４】
アンプ回路２１は、抵抗Ｒ１〜Ｒ３とオペアンプＯＰ１とから構成される。オペアンプＯＰ１には第１及び第２抵抗Ｒ１，Ｒ２を介して入力信号ｉｎとＤ／Ａ変換器２４の出力信号ＳＧ１１が入力されるとともに、第３抵抗Ｒ３を介して出力信号ＳＧ１２が帰還される。
【００４５】
中心値補正回路２３ａは、第１及び第２カウンタ３１，３２と判定回路３３とから構成される。第１及び第２カウンタ３１，３２には、図１のコンパレータ２２の判定信号ＳＧ１３と、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、第１及び第２カウンタ３１，３２がカウント動作する期間を示す信号であり、図示しない制御回路から入力される。第１及び第２カウンタ３１，３２は、出力信号ＳＧ１３の周期の整数倍の期間、カウント動作する。
【００４６】
第１カウンタ３１は判定信号ＳＧ１３のデータのうち、値「１」をカウントし、第２カウンタ３２は値「−１」をカウントする。第１及び第２カウンタ３１，３２は、所定のカウント期間が終了した後、カウント値を判定回路３３に出力する。
【００４７】
判定回路３３は、第１及び第２カウンタ３１，３２のカウント値を比較し、値「１」の第１カウント値が値「−１」の第２カウント値よりも大きい場合、その差に応じて補正信号ＳＧ１４の値を大きくする。逆に、第１カウント値が第２カウント値よりも小さい場合、判定回路３３はその差に応じて補正信号ＳＧ１４の値を小さくする。
【００４８】
これにより、Ｄ／Ａ変換器２４から出力される補正電圧ＳＧ１１のレベルが変化する。この補正電圧ＳＧ１１によりアンプ回路２１のオフセット電圧が上下し、信号ＳＧ１２の中心値を補正する。
【００４９】
出力信号ＳＧ１３を、１周期８サンプルにてサンプリングした場合、出力が期待できるデータ列は、図６に示すように、「０」を含まない第１データ列Ｄ１、又は「０」を含む第２データ列Ｄ２の何れかとなる。しかし、中心値がずれた場合、そのデータ列は、例えば図６に示すデータ列Ｄ３又はＤ４となる。データ列Ｄ３は「０」を含まず、「１」の連続数が「−１」の連続数より少ない。データ列Ｄ４は「０」を含み、「１」の連続数が「−１」の連続数より少ない。
【００５０】
このように、「１」，「−１」の連続する数をカウントし、それらを比較することで、出力信号ＳＧ１３が期待したデータ列か否かを判定する。そして、「１」，「−１」の連続数の差に基づいてアンプ回路２１のオフセットを調整することで、出力信号ＳＧ１３の中心値を補正し、期待したデータ列を得る。
【００５１】
図５は、補正回路２３に含まれるデータ列補正回路２３ｂのブロック回路図である。
データ列補正回路２３ｂは、カウンタ３４、判定回路３５、補正回路３６とから構成される。
【００５２】
カウンタ３４には、図１のコンパレータ２２の判定信号ＳＧ１３と、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、カウンタ３４がカウント動作する期間を示す信号であり、図示しない制御回路から入力される。カウンタ３４は、出力信号ＳＧ１３の周期の整数倍の期間、カウント動作する。カウンタ３４は判定信号ＳＧ１３のデータのうち、値「０」をカウントし、そのカウント値を所定のカウント期間が終了した後に判定回路３５へ出力する。
【００５３】
判定回路３５は予め定めた判定値Ｍを記憶し、その判定値Ｍとカウンタ３４のカウント値とを比較し、データ列が「０」を含むか否かを判断する。そして、判定回路３５は、その判定結果を補正回路３６に出力する。
【００５４】
補正回路３６は図６の期待できるデータ列Ｄ１，Ｄ２を記憶する。尚、記憶されるデータ列Ｄ１，Ｄ２は、入力される判定信号ＳＧ１３のデータ列の補正に必要なビット数（例えば、１周期８サンプルの場合、補正するデータ列を２周期分（１６ビット）とすると３周期分（２４ビット））を記憶する。
【００５５】
補正回路３６は、判定回路３５の判定結果に基づいて、データ列が「０」を含まない場合には図６のデータ列Ｄ１を、データ列が「０」を含む場合にはデータ列Ｄ２を用い、図７に示す手順に従って判定信号ＳＧ１３のデータ列の補正を行う。そして、補正回路３６は、補正後のデータ列の各ビットを信号ＳＧ１５として出力する。
【００５６】
図７は、補正回路３６が実施するデータ列補正処理のフローチャートである。
補正回路３６は、先ずステップ４１において、補正しようとするデータ列ＤＡを１ビットシフトする。次に、補正回路３６は、ステップ４２において各ビット毎にデータ列ＤＡと補正用データ列（図６のデータ列Ｄ１またはデータ列Ｄ２）との差の絶対値を求め、ステップ４３においてその絶対値の合計値を求める。
【００５７】
ステップ４４において、補正回路３６は、ステップ４３にて求めた合計値が予め定めた所定値以上か否かを判断する。所定値は、データ列ＤＡの確からしさ（データ列ＤＡの各ビットの並びがどれだけ補正用データ列のビットの並びに近いか）を判定するために設定され、本実施形態では「３」に設定されている。即ち、ステップ４３にて求めた合計値が少ないほどデータ列ＤＡが補正用データ列Ｄ２に近いといえる。
【００５８】
従って、補正回路３６は、合計値が所定値より大きい場合にはデータ列ＤＡが補正用データ列に似ていないと判断し、ステップ４１に戻り、データ列ＤＡを更に１ビットシフトする。
【００５９】
一方、補正回路３６は、ステップ４４において、合計値が所定値以下の場合、その時のデータ列ＤＡに対応する補正用データ列のビットの並びを補正データ列とし、その補正データ列をデータ列ＤＡに代えて出力する。
【００６０】
このように、補正回路３６は、データ列ＤＡと補正用データ列の各ビットの作の合計値を求め、その合計値が所定値以下の場合にその時の補正用データ列を補正データ列として得る。
【００６１】
上記の補正回路３６の動作を、図８〜図１０に従って説明する。
今、図８（ａ）に示すデータ列ＤＡ１を補正する。この場合、補正回路３６は、データ列ＤＡ１が３個の「０」を含むため、図６のデータ列Ｄ２を図８（ｂ）に示す補正用データ列Ｄ２ａとする。
【００６２】
先ず、補正回路３６は、図８（ｃ）に示すように、データ列ＤＡ１と補正用データ列Ｄ２ａの各ビットの差の絶対値を各ビット毎に求め、それらの合計値を求める。この場合、合計値が「１５」であり、これは所定値より大きいため、補正回路３６は図８（ｄ）に示すようにデータ列ＤＡ１を１ビットシフトする。この場合、合計値が「２３」であり所定値より大きいため、補正回路３６は更にデータ列ＤＡ１を１ビットシフトする。
【００６３】
図９（ａ）は２ビットシフトしたデータ列ＤＡ１を示し、この時の合計値は「２５」である。図９（ｂ）は３ビットシフトしたデータ列ＤＡ１を示し、この時の合計値は「２５」である。図９（ｃ）は４ビットシフトしたデータ列ＤＡ１を示し、この時の合計値は「１７」である。これら合計値は全て所定値より大きい。
【００６４】
図１０（ａ）は５ビットシフトしたデータ列ＤＡ１を示し、この時の合計値は「９」である。図１０（ｂ）は６ビットシフトしたデータ列ＤＡ１を示し、この時の合計値は「１」である。この時の合計値は所定値以下であり、この６ビットシフトした場合のデータ列ＤＡ１は、補正用データ列Ｄ２ａにたいへんよく似ている。
【００６５】
従って、補正回路３６は、図１０（ｃ）に示すように、６ビットシフトしたデータ列ＤＡ１に対応するビット列からなる補正データ列ＤＡ２を得、このデータ列ＤＡ２の各ビットを信号ＳＧ１５として出力する。
【００６６】
次に、上記のように構成された図１の位相算出回路２０の作用を説明する。
図１１〜図１３は、従来の方法による位相演算の説明図である。
図１３は図２６のＬＰＦ３からの出力信号ＳＧ３を示し、位相サーボに用いる位相の異なる４つの信号ＳＧ３ａ〜ＳＧ３ｄを重ねて表示したものである。図１１は、それらの１周期を８サンプルした値、即ち図２６のＡ／Ｄ変換器４の出力信号ＳＧ４を各信号ＳＧ３ａ〜ＳＧ３ｄ毎に示す。
【００６７】
１周期を８サンプルした場合の入力信号の位相は、
【００６８】
【数１】
0004717991.tif 000002
で求められる。これに対し、基本波の位相は、上記式（１）の第一項のみであり、
【００６９】
【数２】
0004717991.tif 000003
で求められる。
【００７０】
上記の式（２）を展開すると、
【００７１】
【数３】
0004717991.tif 000004
となり、更に、
【００７２】
【数４】
0004717991.tif 000005
が得られる。
【００７３】
図２６のＤＦＴ演算回路５は、この式（４）にて実数軸、虚数軸より各信号ＳＧ３ａ〜ＳＧ３ｄの基本波の位相を算出する。この式（４）における演算経過を図１２に示す。この図１２において、位相（Ｐ１）は上記の式（４）により求めた各信号ＳＧ３ａ〜ＳＧ３ｄの基本波の位相である。位相差（ＰＤ１）は各信号の基本波の位相差（第１及び第２信号ＳＧ３ａ，ＳＧ３ｂの位相差、第２及び第３信号ＳＧ３ｂ，ＳＧ３ｃの位相差、第３及び第４信号ＳＧ３ｃ，ＳＧ３ｄの位相差）である。位相差（ＰＤ２）は、第１信号ＳＧ３ａに対する第２〜第４信号ＳＧ３ｂ〜ＳＧ３ｄの位相差である。
【００７４】
図１４〜図１６は、本実施形態による位相演算の説明図である。
図１６は図１のコンパレータ２２から出力される３値の判定信号ＳＧ１３を示し、位相サーボに用いる位相の異なる４つの信号ＳＧ１３ａ〜ＳＧ１３ｄ（図３に同じ）を重ねて表示したものである。図１４はそれらの１周期の８サンプルした値、即ち図１のコンパレータ２２の出力データを各信号ＳＧ１３ａ〜ＳＧ１３ｄ毎に示す。
【００７５】
図１のＤＦＴ演算回路２５は、上記の式（４）にて実数軸、虚数軸より各信号ＳＧ１３ａ〜ＳＧ１３ｄの基本波の位相を算出する。この式（４）における演算経過を図１２に示す。この図１２において、位相（Ｐ１）は上記の式（４）により求めた各信号ＳＧ１３ａ〜ＳＧ１３ｄの基本波の位相である。位相差（ＰＤ１）は各信号の基本波の位相差（第１及び第２信号ＳＧ１３ａ，ＳＧ１３ｂの位相差、第２及び第３信号ＳＧ１３ｂ，ＳＧ１３ｃの位相差、第３及び第４信号ＳＧ１３ｃ，ＳＧ１３ｄの位相差）である。位相差（ＰＤ２）は、第１信号ＳＧ１３ａに対する第２〜第４信号ＳＧ１３ｂ〜ＳＧ１３ｄの位相差である。
【００７６】
図１２のように得られた位相差（ＰＤ２）に対して、図１５に示す位相差は誤差を持つが、このような値の誤差は読み取りヘッドの位相サーボに影響しない。このように、位相算出回路２０は、少ないビット数を扱い回路構成が簡略化されたＤＦＴ演算回路２５によって各信号ＳＧ１３ａ〜ＳＧ１３ｄの位相差を算出する。
【００７７】
尚、１周期のサンプル数を増やすことで、精度の高い位相演算結果を得ることができる。また、図１のコンパレータ２２の出力信号のビット数を増やすことでも、精度の高い位相演算結果を得ることができる。
【００７８】
例えば、コンパレータ２２に第１及び第２のしきい値ＴＨ１，ＴＨ２（0.2,-0.2）（図２参照）に加えて第３のしきい値ＴＨ３（＝０）を設定する。そして、コンパレータ２２は、入力信号ＳＧ１２のサンプリングレベルが、第２のしきい値ＴＨ２より低い場合には値「０」を、第２及び第３のしきい値ＴＨ２，ＴＨ３の間にあれば値「１」を、第３及び第１のしきい値ＴＨ３，ＴＨ１の間にあれば値「２」を、第１のしきい値ＴＨ１より大きい場合には値「３」を出力するように構成する。即ち、コンパレータ２２は４値の信号を出力するように構成する。
このように構成した場合の位相演算を図１７〜図１９に示す。
【００７９】
図１９は、コンパレータ２２から出力される４値の判定信号ＳＧ１３を示し、位相サーボに用いる位相の異なる４つの信号ＳＧ１３ａ〜ＳＧ１３ｄを重ねて表示したものである。図１７は、それらの１周期分のサンプリングレベル、即ちコンパレータの出力を示す。このように、図１５の演算結果に比べてより図１２の演算結果に近い、即ち位相演算結果をより精度高く得ることができる。
【００８０】
次に、上記のように構成された位相算出回路２０の動作試験を説明する。
図２０に示すように、位相算出回路２０（位相算出装置，システムＬＳＩ）は、動作試験の際にデジタルテスタ５１に接続される。デジタルテスタ５１は、第１及び第２ドライバ５２，５３を含む。第１ドライバ５２は図２１に示す矩形波の位相算出元波形を生成し、第２ドライバ５３は位相算出のための基準となるクロック信号ＣＬＫを生成する。
【００８１】
位相算出回路２０は、図６に示すデータ列Ｄ１にてもその信号の位相を算出することができる。従って、図２０の矩形波を生成するドライバ５２，５３を備えたデジタルテスタ５１を用いて位相算出回路２０の動作試験を行うことができ、試験にかかるコストが低減される。なぜなら、従来の位相算出回路の動作試験には、ｓｉｎ波を供給する波形発生器が必要であり、このような波形発生器は高価であり、それに比べてデジタルテスタ５１は安価なためである。
【００８２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）アンプ回路２１は、利得（ゲイン）が予め高く設定された高ゲインアンプであり、入力信号ｉｎを増幅し、その増幅信号に補正電圧ＳＧ１１を加算した信号ＳＧ１２をコンパレータ２２に出力する。コンパレータ２２は高電位側の第１のしきい値と低電位側の第２のしきい値により設定される所定の判定範囲（レンジ）が予め設定され、クロック信号ＣＬＫに応答してアンプ回路２１の出力信号ＳＧ１２をサンプリングし、そのサンプリングレベルと第１及び第２のしきい値を比較して多値（本実施形態では３値）の判定信号ＳＧ１３を出力する。このように、アンプ回路２１は、入力信号ｉｎを増幅するだけであるため、アナログ回路部分の高速な動作が必要なく、そのアナログ回路を容易に実現できる。
【００８３】
（２）アンプ回路２１は、コンパレータ２２の入力レンジを振り切るように設定されたゲインにより入力信号ｉｎを増幅する。このように、増幅信号のピークレベルを判定レベル，判定レンジより大きくを設定することで、アナログ信号にノイズが混入しても、コンパレータ２２の判定結果はノイズの影響が少なくなるため、システムＬＳＩ化が容易になる。
【００８４】
（３）コンパレータ２２は、入力信号ＳＧ１２を３値の判定信号ＳＧ１３に変換する。このように、少ないビット数の入力により位相差を算出することができるため、ＤＦＴ演算回路２５の回路構成が簡略化され、回路規模の増加を抑えて位相差データＰＤを得ることができる。
【００８５】
（４）中心値補正回路２３ａは、コンパレータ２２からの判定信号ＳＧ１３の「１」，「−１」の数をカウントし、それらを比較することで、出力信号ＳＧ１３が期待したデータ列か否かを判定する。そして、「１」，「−１」の数の差に基づいてアンプ回路２１の出力信号ＳＧ１２の中心値がコンパレータ２２の入力レンジの中心値とほぼ一致するように生成した補正信号ＳＧ１４を出力する。Ｄ／Ａ変換器２４は、その補正信号ＳＧ１４をアナログ変換した補正電圧ＳＧ１１をアンプ回路２１に出力し、アンプ回路２１は補正電圧ＳＧ１１を加算した信号ＳＧ１２を出力する。その結果、アンプ回路２１のオフセットを調整することで、出力信号ＳＧ１３の中心値を補正し、期待したデータ列を容易に得ることができる。
【００８６】
（５）Ｄ／Ａ変換器２４は、アンプ回路２１のオフセットを補正する必要がある場合に動作させればよく、また、その補正は入力信号ｉｎの周波数に依存しないので、高速に動作させる必要がなく、構成が簡単になる。
【００８７】
（６）データ列補正回路２３ｂは、コンパレータ２２からの判定信号ＳＧ１３によるデータ列ＤＡと補正用データ列Ｄ１，Ｄ２の各ビットの作の合計値を求め、その合計値が所定値以下の場合にその時の補正用データ列を補正データ列として得るようにした。その結果、複雑な演算を必要とせず、容易に補正データ列を求めることができる。
【００８８】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態の補正回路２３は、位相算出のために読み出した信号（記録媒体の位相検出領域から読み出した信号）により中心値を補正するように補正信号ＳＧ１４を生成したが、サーボマークにより中心値を補正するようにしてもよい。
【００８９】
記録媒体の各トラック上に部分的に複数のサーボ領域が記録され、各サーボ領域はＲ／Ｗリカバリー領域とサーボマーク領域と位相検出領域とを含む。このようなサーボ領域の記録内容を読み出した場合の入力信号ｉｎを図２２に示す。同図に示す入力信号ｉｎは、実際にはローレンツ波形であるが、簡略化するためにｓｉｎ波形で表示する。
【００９０】
サーボ領域の記録内容を読み出した入力信号ｉｎ（サーボマーク）は、無振幅（又は振幅が小さい）波形であり、それを図１のコンパレータ２２に入力した場合、その判定信号ＳＧ１３は「０」が連続する。この連続する「０」が所定数（例えば３サンプル）以上連続する場合に、サーボマーク検出信号ＳＢをＨレベルにする。このＨレベルの検出信号ＳＢにより、入力信号ｉｎをＡ／Ｄ変換器によりデジタル信号に変換し、これを記憶する。このデジタル信号を図１のＤ／Ａ変換器２４に補正信号ＳＧ１４として入力することで、アンプ回路２１の出力信号ＳＧ１２をオフセットする。
【００９１】
このように、位相検出領域より前に読み取りヘッドが通過するサーボマーク領域から読み出した信号により中間値補正を行うことで、位相検出領域から読み出した入力信号ｉｎではデータ列補正及びＤＦＴ演算を行えばよく、位相差の算出に要する時間が短くなる。これにより、安定して高速にデータを読み出すことが可能となる。
【００９２】
また、Ａ／Ｄ変換器は、サーボマークが終了するまでに補正信号ＳＧ１４を出力する、即ちＨレベルのサーボマーク検出信号ＳＢに応答して入力信号ｉｎをホールドしてＡ／Ｄ変換すればよく、高速変換の必要が無いため、その回路構成が簡単であり、アナログ回路を容易に実現できる。
【００９３】
・上記実施形態では、補正回路２３によりアンプ回路２１の出力信号ＳＧ１２の中心値を補正するようにしたが、ＤＦＴ演算回路２５の演算結果（位相）に基づいて中心値を補正するようにしてもよい。即ち、記録媒体に予め位相差がＡ°の信号：Ｘ１，Ｘ２を書き込み、位相差演算した結果Ａ±Ｂとなった。Ｂの値が大きな値（許容範囲外）の場合、中心値を上げる、又は、下げて、再度位相演算する。そして、演算結果がＡ±Ｃとなり、このＣの値が０、又は、小さい値（許容範囲内）となった時に中心値を決定する。この方法により中心値の補正が可能となる。
【００９４】
例えば、図２２に示すイネーブル信号ＥＮがＨレベルである２つの期間ｔ１，ｔ２を位相算出期間とする。これら期間は入力信号ｉｎの２周期分であり、前半の第１の位相算出期間と、後半の第２の位相算出期間は、２サンプルずれているため、これらにより算出した位相差は、
（３６０°／８）×２＝９０°
となる。
【００９５】
従って、この位相検出領域から読み出した入力信号ｉｎの位相差を演算し、その演算結果が９０°±α（αは許容範囲）以内となるように、Ｄ／Ａ変換器２４へ供給する信号（コード）を上下させ、中心値の補正を行う。
【００９６】
・上記実施形態のＤＦＴ演算回路２５において、位相をアークタンジェント（ＡＲＣＴＡＮ）の演算を用いずに、実数成分及び虚数成分の符号の正負と数値の大きさ（大小）により算出するようにしてもよい。
【００９７】
即ち、実数成分をＸ軸とし虚数成分をＹ軸とする平面を、実数成分、虚数成分の正負にて４分割し、実数成分、虚数成分の大小にて８分割し、実数成分、虚数成分の大小差が２倍以上か２倍以下により16分割し、…、２En（２のｎ乗）以上か２En以下により２En+3分割する。例えば、図２４は、実数成分、虚数成分の符号及びそれらの大小にて８分割した例を示す。
【００９８】
図において、Ｘ＝実数成分、Ｙ＝虚数成分とする。分割した８つの領域は位相（ＩＳＯＵ）＝角度を表し、8分割であるため、各領域の位相は、
１＝０〜４５°，２＝４５〜９０°，３＝９０〜１３５°，４＝１３５〜１８０°，５＝−１８０〜−１３５°，６＝−１３５〜−９０°，７＝−９０〜−４５°，  ８＝−４５〜０°となる。
【００９９】
これに対して、実数成分、虚数成分の値がいずれの領域に含まれるかを、図２３に示す手順に従って判定する。その判定結果に基づいて位相差を算出する。このような演算結果（位相差）は誤差を含むが、分割数を多くすることで、誤差を少なくすることができる。このように、位相サーボに必要な（十分な）誤差を含む位相差を算出する、即ち必要な演算精度に合わせて分割数、即ち演算回路を構成することが可能となる。
【０１００】
・上記実施形態において、サンプルのスタートポイントに基づいて位相を求めるようにしてもよい。図２５は、データ列Ｄ１，Ｄ２のサンプルスタートポイントに対する角度を示す。例えば、補正後のデータ列が「-1,-1,-1,0,1,1,1,0,-1,-1,-1,0,1,1,1,0 」の場合、図２５のデータ列Ｄ１の左から２ビット目から一致するため、これの位相は１３５°となる。同様に、データ列が「1,1,0,-1,-1,-1,0,1,1,1,0,-1,-1,-1,0,1 」の位相は０°、「1,0,-1,-1,-1,0,1,1,1,0,-1,-1,-1,0,1,1 」の位相は４５°、「0,-1,-1,-1,0,1,1,1,0,-1,-1,-1,0,1,1,1 」の位相は９０°、「-1,0,1,1,1,0,-1,-1,-1,0,1,1,1,0,-1,-1 」の位相は−１３５°となる。また、データ列が「-1,-1,-1,-1,1,1,1,1,-1,-1,-1,-1,1,1,1,1 」の場合、データ列Ｄ２から位相は１２２．５°となり、「-1,-1,1,1,1,1,-1,-1,-1,-1,1,1,1,1,-1,-1 」の位相は−１５７．５°となる。
【０１０１】
・上記実施形態の位相算出回路２０の構成を適宜変更してもよい。例えば、アンプ回路２１とコンパレータ２２の間に基本波成分を透過させるロウパスフィルタを挿入した構成とすればよい。
【０１０２】
・上記実施形態では、クロック信号ＣＬＫに基づいて、入力信号ｉｎを１周期８サンプルにてサンプリングしたが、１周期のサンプル数を適宜変更して実施してもよい。その際、サンプル数に対応させて式（１）〜（４）、期待できるデータ列Ｄ１，Ｄ２等を変更することは言うまでもない。
【０１０３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）  入力信号を高ゲインにて増幅し、基本波成分を含む該増幅信号のピークレベルに比べて十分に低い少なくとも１つ以上（１を含む）の判定レベルにて多値のデジタル信号に変換し、該デジタル信号に基づいて前記基本波成分の位相を算出するようにしたことを特徴とする位相算出方法。
（付記２）  入力信号を所定の判定レンジを振り切るように増幅し、基本波成分を含む該増幅信号を前記判定レンジに基づいて少なくとも２値のデジタル信号に変換し、該デジタル信号に基づいて前記基本波成分の位相を算出するようにしたことを特徴とする位相算出方法。
（付記３）  入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、
１つ以上（１を含む）の判定レベルが設定され、該１つ以上の判定レベルと前記アンプ回路の出力信号とを比較し、該出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、
前記多値のデジタル信号の位相を算出する算出回路とを備え、
前記アンプ回路の出力信号が前記判定レベルの最大値と最小値をそれぞれ越えるように該アンプ回路のゲインを設定したことを特徴とする位相算出装置。
（付記４）  入力信号を所定のゲインにて増幅した信号を出力するアンプ回路と、
所定の入力レンジが設定され、前記アンプ回路の出力信号と前記入力レンジとを比較して前記出力信号を２値以上の多値のデジタル信号に変換するコンパレータと、
前記多値のデジタル信号の位相を算出する算出回路とを備え、
前記入力レンジに対して前記アンプ回路の出力信号が振り切れるように該アンプ回路のゲインを設定したことを特徴とする位相算出装置。
（付記５）  前記入力信号は、記録媒体に記録された位相算出領域内の複数の領域から読み出される異なる位相の信号であり、
前記算出回路は、前記入力信号の基本波成分を出力することを特徴とする付記３又は４記載の位相算出装置。
（付記６）  前記コンパレータからの判定信号が入力され、該判定信号に基づいて前記アンプ回路の出力信号の中心値を前記コンパレータのレンジの中心値とほぼ一致させるように生成した補正信号を出力する中間値補正回路と、
前記補正信号をアナログ信号に変換した補正電圧を前記アンプ回路に出力するＤ／Ａ変換器とを備え、
前記アンプ回路は、前記増幅信号に前記補正電圧を加算して出力することを特徴とする付記３〜５のうちの何れか一つに記載の位相算出装置。
（付記７）  前記中間値補正回路は、前記コンパレータからの判定信号の最大値と最小値をそれぞれカウントし、両カウント値が異なる場合にそれらを一致させるように補正信号を生成することを特徴とする付記６記載の位相算出装置。
（付記８）  前記コンパレータからの判定信号が入力され、該判定信号からなる被補正データ列を、該被補正データ列により期待できるデータ列を判断し、該データ列に基づいて前記判定信号を補正した信号を前記算出回路に出力するデータ列補正回路を備えたことを特徴とする付記３〜７のうちの何れか一つに記載の位相算出装置。
（付記９）  前記データ列補正回路は期待できる複数のデータ列を既知のデータ列として記憶し、前記被補正データ列に所定の値が含まれるか否かを判断し、その判断結果に基づいて前記複数の既知のデータ列のうちの１つを選択し、該選択したデータ列により前記被補正データ列を補正することを特徴とする付記８記載の位相算出装置。
（付記１０）  前記データ列補正回路は、被補正データ列よりも少なくとも１周期分多いビット数からなる既知のデータ列を用意し、該既知のデータ列に対して前記被補正データ列を１ビットずつシフトするとともに各ビットの差の合計値を求め、該合計値が最も小さいときの被補正データの各ビットに対応する前記既知のデータ列を補正データ列として出力することを特徴とする付記９記載の位相算出装置。
（付記１１）  前記既知のデータ列の各ビットに対して位相が予め算出され、
前記算出回路は、前記データ列補正回路において前記合計値が最も小さいときの被補正データ列のサンプリングのスタートポイントのデータに基づいて、該スタートポイントに対応する前記既知のデータ列のビットにより前記入力信号の位相を求めることを特徴とする付記９又は１０記載の位相算出装置。
（付記１２）  前記入力信号として予め位相を異ならせた信号が入力され、
算出した各信号の位相差が所定値となるように生成した補正信号により前記アンプ回路の出力信号の中間値を補正することを特徴とする付記６記載の位相算出装置。
（付記１３）  前記位相算出領域は記録媒体のサーボ領域に含まれ、該サーボ領域はサーボマーク領域を更に含み、該サーボマーク領域から読み出された入力信号はその波形が無入力であり、
前記中間値補正回路は、該サーボマークの値に基づいて前記アンプ回路の出力信号の中間値を前記コンパレータの入力レンジの中間値とほぼ一致させるように補正信号を生成することを特徴とする付記６記載の位相算出装置。
（付記１４）  前記算出回路は、ＤＦＴ演算における基本波の実数成分と虚数成分を求め、それらのアークタンジェントにて位相を算出することを特徴とする付記３〜５のうちの何れか一つに記載の位相算出装置。
（付記１５）  前記算出回路は、前記アークタンジェントを用いずに、前記実数成分と虚数成分の符号及び値の大小に基づいて実数成分をＸ軸とし虚数成分をＹ軸とする平面を複数の領域に分割し、前記実数成分及び虚数成分のデータがいずれの領域に含まれるかを判断し、該判断結果に基づいて前記データが含まれる領域に対応する位相を前記入力信号の位相とすることを特徴とする付記１４記載の位相算出装置。
（付記１６）  付記３〜１５の位相算出装置をデジタル信号発生装置に接続し、該発生装置にて生成した矩形波を前記入力信号として供給して前記位相算出の動作試験を行うようにしたことを特徴とする位相算出装置の試験方法。
【０１０４】
【発明の効果】
以上詳述したように、本発明によれば、高周波の入力信号に対応し、ノイズの影響を低減する位相算出方法、位相算出装置及びその試験方法を提供することができる。
【図面の簡単な説明】
【図１】  本実施形態の位相算出回路のブロック回路図。
【図２】  アンプの出力信号の波形図。
【図３】  コンパレータの出力信号の波形図。
【図４】  アンプ及び中心値補正回路のブロック回路図。
【図５】  データ列補正回路のブロック回路図。
【図６】  中心値補正の説明図。
【図７】  データ列補正処理のフローチャート。
【図８】  データ列の補正の説明図。
【図９】  データ列の補正の説明図。
【図１０】  データ列の補正の説明図。
【図１１】  入力信号のサンプリング結果の説明図。
【図１２】  位相演算の説明図。
【図１３】  図１１の波形図。
【図１４】  コンパレータ出力の説明図。
【図１５】  位相演算の説明図。
【図１６】  図１４の波形図。
【図１７】  コンパレータ出力の説明図。
【図１８】  位相演算の説明図。
【図１９】  図１４の波形図。
【図２０】  位相算出回路の動作試験のブロック回路図。
【図２１】  動作試験の波形図。
【図２２】  アンプの別の中心値補正方法の説明図。
【図２３】  別の位相演算の説明図。
【図２４】  別の位相演算の説明図。
【図２５】  別の位相演算の説明図。
【図２６】  従来の位相算出回路のブロック回路図。
【図２７】  システムＬＳＩの概略図。
【符号の説明】
２１  アンプ回路
２２  コンパレータ
２３  補正回路
２３ａ  中心値補正回路
２３ｂ  データ列補正回路
２４  Ｄ／Ａ変換器
２５  算出回路（ＤＦＴ演算回路）
【図１】
0004717991.tif 000006
【図２】
0004717991.tif 000007
【図３】
0004717991.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004717991.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004717991.tif 000021
【図１７】
0004717991.tif 000022
【図１８】
0004717991.tif 000023
【図１９】
0004717991.tif 000024
【図２０】
0004717991.tif 000025
【図２１】
0004717991.tif 000026
【図２２】
0004717991.tif 000027
【図２３】
0004717991.tif 000028
【図２４】
0004717991.tif 000029
【図２５】
0004717991.tif 000030
【図２６】
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【図２７】
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