(57)【特許請求の範囲】
【請求項１】
ワード線およびビット線に接続されたメモリ部と、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記メモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
前記ワード線ごとおよび前記マッチ線ごとに設けられ、前記ワード線と書き込み命令信号がともに活性化されたときに前記マッチ線を強制的に非活性化状態にする一致キャンセル回路とを備えたＣＡＭ回路。
【請求項２】
請求項１に記載のＣＡＭ回路において、さらに、
コラムセレクト信号に応じて前記ビット線を選択するコラムセレクト回路と、
前記書き込み命令信号と前記コラムセレクト信号の組み合わせに応じて前記一致キャンセル回路に対する一致キャンセルセレクト信号を生成出力する一致キャンセル制御回路とを備えたＣＡＭ回路。
【請求項３】
請求項１に記載のＣＡＭ回路において、さらに、
書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路と、
前記書き込みデータ比較回路による比較結果が一致を示すときは書き込みアドレスでの前記一致キャンセル回路による強制不一致出力を否定する復元調整回路とを備えたＣＡＭ回路。
【請求項４】
ワード線およびビット線に接続されたＣＡＭメモリ部からなるＣＡＭメモリセルと、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記ＣＡＭメモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
マスクビット線と、前記ＣＡＭメモリ部と共通のワード線と、マスクメモリ部からなり、活性状態で前記データ比較部の動作を停止するマスクメモリセルと、
書き込み命令信号と前記ワード線の値に応じて前記マッチ線の値を変更する一致キャンセル回路と、
書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路と、
前記書き込みデータ比較回路による比較結果が一致を示すときは書き込みアドレスでの前記一致キャンセル回路による強制不一致出力を否定する復元調整回路とを備えたＣＡＭ回路。
【請求項５】
ワード線およびビット線に接続されたメモリ部と、マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記メモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部とを備えたＣＡＭ回路の出力方法であって、
書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記ワード線と書き込み命令信号の両方がイネーブル状態であることを検出すれば、対応する前記マッチ線の状態を強制的に不一致とすることを特徴とするＣＡＭ回路の出力方法。
【請求項６】
請求項２に記載のＣＡＭ回路の出力方法であって、メモリへの書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記書き込み命令信号と前記ワード線と前記コラムセレクト信号の全てがイネーブル状態であることを検出すれば、対応するマッチ線を不一致とさせることを特徴とするＣＡＭ回路の出力方法。
【請求項７】
請求項５に記載のＣＡＭ回路の出力方法であって、メモリへの書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部にて行い、その比較結果に応じて書き込みアドレスの一致検出結果を不一致から一致に変更することを特徴とするＣＡＭ回路の出力方法。
【請求項８】
ワード線およびビット線に接続されたＣＡＭメモリ部からなるＣＡＭメモリセルと、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記ＣＡＭメモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
マスクビット線と、前記ＣＡＭメモリ部と共通のワード線と、マスクメモリ部からなり、活性状態で前記データ比較部の動作を停止するマスクメモリセルと、
書き込み命令信号と前記ワード線の値に応じて前記マッチ線の値を変更する一致キャンセル回路と、
書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路とを備えたＣＡＭ回路の出力方法であって、
書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記ワード線と書き込み命令信号の両方がイネーブル状態であることを検出すれば、対応するマッチ線を不一致とさせ、かつ前記書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と前記検索データとの比較を前記ＣＡＭメモリ部及び前記マスクメモリ部の外部にて行い、その比較結果に応じて書き込みアドレスの一致検出結果を不一致から一致に変更することを特徴とするＣＡＭ回路の出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＡＭ（Content Addressable Memory）回路に関する。ＣＡＭは、データを指定すると、その値と同じ記憶データを保持するアドレスが得られるメモリである。ＣＡＭは、ネットワークスイッチ、キャッシュメモリ等の用途に使われる。
【背景技術】
【０００２】
一般に、ＣＡＭ回路の動作には、格納データを書き込むための書き込み動作と、格納データを読み出すための読み出し動作と、検索データと格納データの一致を検出するための検索動作がある。検索動作では、検索データと格納データの一致検出を全ビット並行に行い、アドレス毎の検索結果を出力する。
【０００３】
図１０に示す従来のＣＡＭメモリセル１００は、データを格納するメモリ部１０１と、メモリ部１０１に格納されたデータとＣＡＭ外部より入力された検索データとの一致を検出するデータ比較部１０２からなる。データ比較部１０２には、検索データを印加するためのコンペア線ＣＰ及び反コンペア線／ＣＰが接続されている。
【０００４】
ＣＡＭ回路への書き込み動作では、書き込みアドレスのワード線ＷＬを"Ｈ"にしてトランジスタ１０３，１０４をＯＮにし、ビット線ＢＬの書き込みデータ、および、反ビット線／ＢＬの反転データをインバータ１０５，１０６で格納する。
【０００５】
検索動作では、トランジスタ１１０をＯＮにしてマッチ線ＭＴをプリチャージしておき、データ比較部１０２にて、コンペア線ＣＰの値、および、その反転データである反コンペア線／ＣＰの値と格納データとを比較する。一致していればマッチ線ＭＴは"Ｈ"を保持し、不一致ならば"Ｌ"になる。
【０００６】
例えば、格納データが"１"のとき、インバータ１０６の出力は"Ｈ"であり、インバータ１０５の出力は"Ｌ"であり、それぞれに対応するトランジスタ１０７，１０８がそれぞれＯＮとＯＦＦになっている。この状態でコンペア線ＣＰに"１"を、反コンペア線／ＣＰに"０"を与えると、トランジスタ１０９はＯＦＦ状態を保ち、プリチャージされたマッチ線ＭＴは"Ｈ"を保持する。すなわち、格納データが"１"で検索データも"１"であって、両者が一致しているので、マッチ線ＭＴは"Ｈ"となる。
【０００７】
上記とは逆に、コンペア線ＣＰに"０"を、反コンペア線／ＣＰに"１"を与えると、トランジスタ１０９はＯＮ状態となり、マッチ線ＭＴは"Ｌ"となる。すなわち、格納データが"１"で検索データが"０"であって、両者が不一致であるので、マッチ線ＭＴは"Ｌ"となる。
【０００８】
また、ＣＡＭにはマスク機能を持つものもある。図１１はマスク機能を持った従来のＣＡＭ回路のメモリセル構成である。メモリ部２０１とマスクメモリセル２０２との間にデータ比較部２０３が介在されている。データ比較部２０３内のトランジスタ２０４は図１０のトランジスタ１０９に相当する。データ比較部２０３内でマスクメモリセル２０２に接続されたトランジスタ２０５は、そのソースがトランジスタ２０４のドレインに接続されている。
【０００９】
いま、マスクメモリセル２０２に"０"を格納すれば、トランジスタ２０５がＯＮになって、データ比較部２０３の動作は図１０の場合と同様になる。また、マスクメモリセル２０２に"１"を格納すれば、トランジスタ２０５がＯＦＦになり、トランジスタ２０４が非活性となるので、メモリ部２０１の状態によらずに、マッチ線ＭＴは"Ｈ"となる。
【００１０】
図１２はＣＡＭ回路の書き込み動作を表すタイミングチャートであり、図１３はＣＡＭ回路の検索動作を表すタイミングチャートである。
【特許文献１】特開平９−１９８８７８号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の回路構成で、図１４に示すように、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、検索データと比較されるのはメモリ部に書き込み中の不確定なデータであるため、マッチ線の出力が不確定になってしまうという不都合があった。そして、この不都合を回避するために、ＣＡＭ回路への書き込み動作と検索動作の双方の動作を同一クロックサイクルにて実行することを禁止する必要があった。しかし、それでは検索動作の効率が低いものとなってしまう。
【課題を解決するための手段】
【００１２】
（１−ａ）第１の解決手段として、本発明によるＣＡＭ回路は、
ワード線およびビット線に接続されたメモリ部と、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記メモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
前記ワード線ごとおよび前記マッチ線ごとに設けられ、前記ワード線と書き込み命令信号がともに活性化されたときに前記マッチ線を強制的に非活性化状態にする一致キャンセル回路とを備えたものである。
【００１３】
この構成において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、書き込みアドレスでは、メモリ部への書き込み命令信号とワード線とマッチ線がともに活性化され、一致キャンセル回路が動作して、活性化状態にあるマッチ線を強制的に非活性化する。つまり、書き込みアドレスにおいて、書き込み中で不安定なデータに対しては、検索データとの比較において、その比較結果を強制的に不一致とする。ここでは、検索データと格納データとの比較動作を禁止する必要性が解消されている。一方、書き込みアドレス以外のアドレスでは、一致キャンセル回路は動作せず、検索データと格納データとの比較動作を実行する。上記の結果として、同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の双方の動作を禁止する必要がなく、前記双方の動作の同時実行が許容されることになる。
【００１４】
（１−ｂ）上記第１の解決手段に関連する本発明のＣＡＭ回路の出力方法は、
ワード線およびビット線に接続されたメモリ部と、マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記メモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部とを備えたＣＡＭ回路の出力方法であって、書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記ワード線と書き込み命令信号の両方がイネーブル状態であることを検出すれば、対応する前記マッチ線の状態を強制的に不一致とすることである。
【００１５】
これによれば、上記と同様にして、同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の同時実行が許容されることになる。
【００１６】
（２−ａ）第２の解決手段として、本発明によるＣＡＭ回路は、
上記第１の解決手段のＣＡＭ回路において、さらに、
コラムセレクト信号に応じて前記ビット線を選択するコラムセレクト回路と、
前記書き込み命令信号と前記コラムセレクト信号の組み合わせに応じて前記一致キャンセル回路に対する一致キャンセルセレクト信号を生成出力する一致キャンセル制御回路とを備えたものである。
【００１７】
これは、コラムアドレスによってメモリセル単位でアクセス可能な場合のものである。一致キャンセル回路はメモリセルごとに設けられる。コラムアドレスを指定の上で、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、書き込みアドレスでは、メモリ部への書き込み命令信号とワード線とマッチ線がともに活性化され、一致キャンセル制御回路は書き込みアドレスに対応する一致キャンセル回路に対して一致キャンセルセレクト信号を与える。一方、書き込みアドレス以外のアドレスでは、対応する一致キャンセル回路に対して一致キャンセルセレクト信号は無効である。以上により、ワード線がイネーブルになる全アドレスの検索結果を不一致とみなすのではなく、ワード線とコラムセレクト信号によって選択されたアドレスの検索結果のみを不一致とみなす。上記の結果として、コラムアドレスを持つ場合において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、選択されていないコラムアドレスでは強制的に不一致にするということがなく、メモリセル単位で検索動作を効率良く進めることができる。
【００１８】
（２−ｂ）上記第２の解決手段に関連する本発明のＣＡＭ回路の出力方法は、
上記第１の解決手段のＣＡＭ回路において、さらに、コラムセレクト信号に応じて前記ビット線を選択するコラムセレクト回路を備えたＣＡＭ回路の出力方法であって、
ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記書き込み命令信号と前記ワード線と前記コラムセレクト信号の全てがイネーブル状態であることを検出すれば、対応するマッチ線を不一致とさせることである。
【００１９】
これによれば、コラムアドレスを持つ場合において、上記と同様にして、選択されていないコラムアドレスでは強制的に不一致にするということがなく、検索動作を効率良く進めることができる。
【００２０】
（３−ａ）第３の解決手段として、本発明によるＣＡＭ回路は、
上記第１の解決手段のＣＡＭ回路において、さらに、
書き込みデータが前記メモリ部に書き込まれるまでの経路（すなわち当該ＣＡＭ回路のデータ入力部から前記ビット線までの経路）の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路と、
前記書き込みデータ比較回路による比較結果が一致を示すときは書き込みアドレスでの前記一致キャンセル回路による強制不一致出力を否定する復元調整回路とを備えたものである。
【００２１】
この構成によれば、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、書き込みアドレスでも検索動作を実行する。ただし、その検索動作は、書き込みデータが書き込みアドレスに格納された後で行うのではない。書き込みデータがメモリに書き込まれる前の経路において、書き込みデータ比較回路で、書き込みデータと検索データとの比較をもって行う。データ比較部で得られた比較結果は、一致キャンセル回路によって強制的に不一致とする。その一方で、書き込みデータ比較回路で検索動作を遂行する。復元調整回路は、書き込みデータ比較回路における書き込みデータと検索データとの比較結果が不一致を示すときは、一致キャンセル回路での強制不一致の処理を生かすが、書き込みデータ比較回路での比較結果が一致を示すときは、一致キャンセル回路での強制不一致の処理を否定して、検索動作の結果を一致とするのである。
【００２２】
上記の結果として、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、書き込みデータ比較回路において書き込みデータと検索データとの比較結果が一致を示すときは、データ比較部での比較結果を強制的に不一致にすることなく、その比較結果を有効に生かすことにより、検索動作を効率良く進めることができる。
【００２３】
（３−ｂ）上記第３の解決手段に関連する本発明のＣＡＭ回路の出力方法は、上記第１の解決手段のＣＡＭ回路の出力方法において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部にて行い、その比較結果に応じて書き込みアドレスの一致検出結果を不一致から一致に変更することである。
【００２４】
これによれば、上記と同様にして、書き込みデータ比較回路での比較結果が一致を示すときは、データ比較部での比較結果を有効に生かすことにより、検索動作を効率良く進めることができる。
【００２５】
（４−ａ）第４の解決手段として、本発明によるＣＡＭ回路は、
ワード線およびビット線に接続されたＣＡＭメモリ部からなるＣＡＭメモリセルと、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記ＣＡＭメモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
マスクビット線と、前記ＣＡＭメモリ部と共通のワード線と、マスクメモリ部からなり、活性状態で前記データ比較部の動作を停止するマスクメモリセルと、
書き込み命令信号と前記ワード線の値に応じて前記マッチ線の値を変更する一致キャンセル回路と、
書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路と、
前記書き込みデータ比較回路による比較結果が一致を示すときは書き込みアドレスでの前記一致キャンセル回路による強制不一致出力を否定する復元調整回路とを備えたものである。
【００２６】
この第４の解決手段は、上記第３の解決手段をマスク機能付きのＣＡＭ回路に適用したものに相当する。この構成によれば、マスク機能付きのＣＡＭ回路において、上記第３の解決手段の場合と同様に、書き込みデータ比較回路における比較結果が一致を示すときは、その比較結果を有効に生かして、検索動作を効率良く進めることができる。加えて、マスクメモリセルを活性化しておけば、所期通りにマスク機能を発揮させることができる。
【００２７】
（４−ｂ）上記第４の解決手段に関連する本発明のＣＡＭ回路の出力方法は、
ワード線およびビット線に接続されたＣＡＭメモリ部からなるＣＡＭメモリセルと、
マッチ線およびコンペア線に接続され、前記マッチ線を活性化した状態で前記ＣＡＭメモリ部に格納されたデータと前記コンペア線のデータを比較するデータ比較部と、
マスクビット線と、前記ＣＡＭメモリ部と共通のワード線と、マスクメモリ部からなり、活性状態で前記データ比較部の動作を停止するマスクメモリセルと、
書き込み命令信号と前記ワード線の値に応じて前記マッチ線の値を変更する一致キャンセル回路と、
書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と検索データとの比較を前記メモリ部の外部で行うための書き込みデータ比較回路とを備えたＣＡＭ回路の出力方法であって、
ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとき、前記ワード線と書き込み命令信号の両方がイネーブル状態であることを検出すれば、対応するマッチ線を不一致とさせ、かつ前記書き込みデータが前記メモリ部に書き込まれるまでの経路の信号と前記検索データとの比較を前記ＣＡＭメモリ部及び前記マスクメモリ部の外部にて行い、その比較結果に応じて書き込みアドレスの一致検出結果を不一致から一致に変更することである。
【００２８】
これによれば、上記と同様にして、書き込みデータ比較回路における比較結果が一致を示すときは、その比較結果を有効に生かして、検索動作を効率良く進めることができる。加えて、マスクメモリセルを活性化しておけば、所期通りにマスク機能を発揮させることができる。
【発明の効果】
【００２９】
以上の結果として、次のような利点が生まれる。
【００３０】
本発明によれば、同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の双方の動作を禁止する必要がなく、前記双方の動作の同時実行が許容されることになる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明にかかわるＣＡＭ回路の具体的な実施の形態を図面に基づいて詳細に説明する。
【００３２】
（第１の実施の形態）
図１は本発明の第１の実施の形態におけるＣＡＭ回路のタイミングチャートである。図に示すように、ＣＡＭ回路への書き込み動作中に格納データが不定になるのは書き込みアドレスの格納データである。したがって、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令された場合に、検索データと書き込みアドレスの格納データとの検索結果を不一致とみなすこととする。そして、書き込みアドレス以外のアドレスの格納データのみとコンペア線及び反コンペア線の値とを比較する。
【００３３】
これによれば、同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の双方の動作を禁止する必要がなく、前記双方の動作の同時実行が許容されることになる。
【００３４】
図２は第１の実施の形態におけるＣＡＭ回路の構成図である。図は、ＣＡＭメモリセルが２×２の場合を示している。２０は、図１０で説明した従来の技術と同様のメモリ部２０ａとデータ比較部２０ｂよりなるＣＡＭメモリセル、ＷＬ１，ＷＬ２はワード線、ＢＬ１，ＢＬ２はビット線、／ＢＬ１，／ＢＬ２は反ビット線、ＣＰ１，ＣＰ２はコンペア線、／ＣＰ１，／ＣＰ２は反コンペア線、ＭＴ１，ＭＴ２はマッチ線、Ｓｗは書き込み命令信号、２１1，２１2は一致キャンセル回路、２２1，２２2はＡＮＤ回路、２３1，２３2はＮチャンネル型のトランジスタである。マッチ線ＭＴ１，ＭＴ２は、ＣＡＭメモリセル２０のデータ比較部２０ｂにおける一致検出のためのトランジスタのドレインに接続されている。ｍ１，ｍ２はマッチ線ＭＴ１，ＭＴ２のプリチャージ用のトランジスタである。
【００３５】
一致キャンセル回路２１1，２１2は、それぞれ１ワードに対して１つずつ対応している。一致キャンセル回路２１1は、ワード線ＷＬ１と書き込み命令信号Ｓｗとが入力となっているＡＮＤ回路２２1と、ＡＮＤ回路２２1の出力をゲートに入力し、ドレインがマッチ線ＭＴ１に接続され、ソースが接地されたトランジスタ２３1とから構成されている。一致キャンセル回路２１2についても同様の構成となっている。
【００３６】
次に、上記のように構成された本実施の形態のＣＡＭ回路の動作を説明する。
【００３７】
例えば、１ワード目への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、書き込み命令信号Ｓｗが活性化されるとともに、プリチャージ用のトランジスタｍ１，ｍ２のＯＮによりマッチ線ＭＴ１，ＭＴ２がプリチャージされる。また、選択された１ワード目に対応するワード線ＷＬ１も活性化される。ワード線ＷＬ１が"Ｈ"かつ書き込み命令信号Ｓｗが"Ｈ"となるので、一致キャンセル回路２１1のＡＮＤ回路２２1が導通し、トランジスタ２３1がＯＮしてグランドに接続される。その結果、プリチャージで"Ｈ"とされたマッチ線ＭＴ１は、強制的に"Ｌ"、つまり不一致にされる。すなわち、データ比較部２０ｂにおける比較結果が一致であるか不一致であるかにかかわりなく、マッチ線ＭＴを強制的に"Ｌ"にして、不一致とみなすこととなる。
【００３８】
このように強制的に不一致とみなすゆえに、ＣＡＭ回路への書き込み動作と検索動作の双方の動作を同一クロックサイクルにて実行することを禁止する必要がない。したがって、ＣＡＭ回路への書き込み動作と検索動作の双方の動作を同一クロックサイクルにて実現することができる。すなわち、１ワード目以外のワード線ＷＬ２等につながるＣＡＭメモリセル２０については、格納データとコンペア線ＣＰ及び反コンペア線／ＣＰの値とを比較することができる。
【００３９】
また、一致キャンセル回路は、１ワードに対して１つの回路を設けるだけでよく、面積増加はメモリセル１ビット分以下ですむ。
【００４０】
なお、信号の極性が異なる場合でも本発明の範囲に含まれる。
【００４１】
以上のように本実施の形態によれば、同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の双方の動作を禁止する必要がなく、その双方の動作の同時実行が許容されることになる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態はコラムセレクト機能を有するＣＡＭ回路についてのものである。図３は本発明の第２の実施の形態におけるＣＡＭ回路の構成図である。図は、ＣＡＭメモリセルが４×１の場合を示している。３０，３１はＣＡＭメモリセル、３２，３３は一致キャンセル回路、３４，３６はＡＮＤ回路、３５はインバータ、３７はコラムセレクト回路である。
【００４３】
第２の実施の形態は、コラムセレクト機能を有しているので、コラムセレクト回路３７、およびＡＮＤ回路３４，３６、インバータ３５からなる一致キャンセル制御回路３８が付加されている。また、図２がＣＡＭメモリセルが２×２であるのに対し、本実施の形態は４×１であるため、一致キャンセル回路３２，３３が配置されている。また、マッチ線ＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４が設けられている。ｍ１，ｍ２，ｍ３，ｍ４はそれぞれマッチ線ＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のプリチャージ用のトランジスタである。
【００４４】
一致キャンセル制御回路３８におけるＡＮＤ回路３４は、書き込み命令信号Ｓｗとコラムセレクト信号ＳｃとのＡＮＤ論理をとり、その一致キャンセルセレクト信号ＣＳとワード線ＷＬの信号にて一致キャンセル回路３２の動作を制御する。また、ＡＮＤ回路３６は、書き込み命令信号Ｓｗとコラムセレクト信号Ｓｃのインバータ３５による反転信号とのＡＮＤ論理をとり、その一致キャンセルセレクト信号ＣＳ′とワード線ＷＬの信号にて一致キャンセル回路３３の動作を制御する。
【００４５】
本実施の形態では、コラムセレクト信号Ｓｃが"Ｈ"のとき、コラムセレクト回路３７によってビット線ＢＬ１及び反ビット線／ＢＬ１が選択され、コラムセレクト信号Ｓｃが"Ｌ"のとき、コラムセレクト回路３７によってビット線ＢＬ１′及び反ビット線／ＢＬ１′が選択されるとする。
【００４６】
この構成において、下側のＣＡＭメモリセル３０へのデータ書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、ＡＮＤ回路３４の出力の一致キャンセルセレクト信号ＣＳは"Ｈ"かつワード線ＷＬ１が"Ｈ"となり、ＣＡＭメモリセル３０の検索結果は強制的に不一致とみなされる。一方、このとき、ＡＮＤ回路３６の出力の一致キャンセルセレクト信号ＣＳ′は"Ｌ"となるため、ワード線ＷＬ１が"Ｈ"であってもＣＡＭメモリセル３１の検索結果は強制的に不一致とみなされることはない。したがって、コラムセレクト機能を有するＣＡＭ回路においても検索動作が実現される。
【００４７】
なお、信号の極性が異なる場合でも本発明の範囲に含まれる。
【００４８】
以上のように本実施の形態によれば、ワード線がイネーブルになる全アドレスの検索結果を不一致とみなすのではなく、ワード線とコラムセレクト信号によって選択されたアドレスの検索結果のみを不一致とみなす。
【００４９】
上記の結果として、コラムアドレスを持つ場合において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、選択されていないアドレスでは強制的に不一致にするということがなく、メモリセル単位で検索動作を効率良く進めることができる。
【００５０】
（第３の実施の形態）
本発明の第３の実施の形態は、書き込みアドレスに格納された後の書き込みデータに対する検索動作ではなく、書き込みデータがメモリに書き込まれる前の経路での、書き込みデータと検索データとの比較を通じて検索動作を行うものである。図４は本発明の第３の実施の形態におけるＣＡＭ回路のタイミングチャートである。ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、書き込みアドレスの検索動作は、書き込みアドレスにデータが格納された後で行うのではない。書き込みデータがメモリに書き込まれる前の経路で行う。すなわち、ＣＡＭ回路の書き込みデータ入力端子からメモリのビット線ＢＬまでの経路の信号とコンペア線ＣＰ及び反コンペア線／ＣＰの値との比較結果を書き込みアドレスでの比較結果とする。これにより、書き込み後の格納データとコンペア線ＣＰ及び反コンペア線／ＣＰの値との比較結果を得ることができる。それと並行して、書き込みアドレス以外のアドレスの格納データとコンペア線ＣＰ及び反コンペア線／ＣＰの値とを比較する。以上の相乗により、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、書き込みデータ比較回路における比較結果が一致を示すときは、データ比較部での比較結果を強制的に不一致にすることなく、その比較結果を有効に生かすことにより、検索動作を効率良く進めることができる。
【００５１】
図５は第３の実施の形態におけるＣＡＭ回路の構成図である。図は、ＣＡＭメモリセルが２×２の場合を示している。４０はＣＡＭメモリセル、４１1，４１2は一致キャンセル回路、４２1，４２2は書き込みデータ比較回路、４３1，４３2はイクスクルーシブＯＲ回路である。ＭＥは検索動作時にマッチ線ＭＴと同様にプリチャージされるマッチイネーブル線、ｍｅはマッチイネーブル線ＭＥのプリチャージ用のトランジスタである。書き込みデータ比較回路４２1は、ビット線ＢＬ１の書き込みデータとコンペア線ＣＰ１のイクスクルーシブＯＲ論理をとるイクスクルーシブＯＲ回路４３1と、イクスクルーシブＯＲ回路４３1の出力をゲートに入力し、ドレインがマッチイネーブル線ＭＥに接続され、ソースが接地されたトランジスタ４４1とから構成されている。書き込みデータ比較回路４２2についても同様の構成となっている。
【００５２】
４９は書き込みデータ比較回路４２1，４２2による比較結果が一致を示すときは書き込みアドレスでの一致キャンセル回路４１による強制不一致出力を否定する復元調整回路である。復元調整回路４９は、ＡＮＤ回路４５1，４５2、ＯＲ回路４６1，４６2を備えている。マッチイネーブル線ＭＥはワード線ＷＬ１とともにＡＮＤ回路４５1の２入力とされ、ＡＮＤ回路４５1の出力はマッチ線ＭＴ１とともにＯＲ回路４６1の２入力とされている。ＯＲ回路４６1の出力が一致出力信号Ｓｅ１となる。また、マッチイネーブル線ＭＥはワード線ＷＬ２とともにＡＮＤ回路４５2の２入力とされ、ＡＮＤ回路４５2の出力はマッチ線ＭＴ２とともにＯＲ回路４６2の２入力とされている。ＯＲ回路４６2の出力が一致出力信号Ｓｅ２となる。
【００５３】
書き込みデータ比較回路４２1，４２2において、ビット線ＢＬの書き込みデータとコンペア線ＣＰの値を比較し、１ワード中のすべてのビットが同じであれば、マッチイネーブル線ＭＥの"Ｈ"信号を保持し、１ワード中のいずれか１ビットでも異なっていれば、強制的に"Ｌ"にする。そして、復元調整回路４９においては、ＡＮＤ回路４５1，４５2にてマッチイネーブル線ＭＥとワード線ＷＬのＡＮＤ論理をとり、さらにＯＲ回路４６1，４６2にてその結果とマッチ線ＭＴのＯＲ論理をとり、ＯＲ回路４６1，４６2の出力である一致出力信号Ｓｅを書き込みアドレスの比較結果とする。
【００５４】
一致キャンセル回路４１1，４１2の構成および動作は第１の実施の形態のものと同様である。
【００５５】
次に、上記のように構成された本実施の形態のＣＡＭ回路の動作を説明する。
【００５６】
例えば、１ワード目に２ビットの"１１"が書き込まれ、検索データが２ビットの"１１"であった場合について考える。１ワード目への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、書き込み命令信号Ｓｗが活性化されるとともに、プリチャージ用のトランジスタｍ１，ｍ２のＯＮによりマッチ線ＭＴ１，ＭＴ２がプリチャージされる。また、プリチャージ用のトランジスタｍｅのＯＮによりマッチイネーブル線ＭＥもプリチャージされる。また、選択された１ワード目に対応するワード線ＷＬ１も活性化される。
【００５７】
ワード線ＷＬ１が"Ｈ"かつ書き込み命令信号Ｓｗが"Ｈ"となるので、一致キャンセル回路４１1のトランジスタがＯＮして、マッチ線ＭＴ１は強制的に"Ｌ"とされる。ところが、ビット線ＢＬ１とコンペア線ＣＰ１が同値であるため、書き込みデータ比較回路４２1では、"１"，"１"を入力するので、比較結果は一致となり、イクスクルーシブＯＲ回路４３1の出力が"Ｌ"で、トランジスタ４４1はＯＦＦである。そして、ビット線ＢＬ２とコンペア線ＣＰ２も同値で、書き込みデータ比較回路４２2では、"１"，"１"を入力するので、比較結果は一致となり、イクスクルーシブＯＲ回路４３2の出力が"Ｌ"で、トランジスタ４４2もＯＦＦである。その結果として、マッチイネーブル線ＭＥは"Ｈ"を保つ。ここでワード線ＷＬ１は"Ｈ"であるため、復元調整回路４９におけるＡＮＤ回路４５1の出力は"Ｈ"となり、マッチ線ＭＴ１の値が強制的に"Ｌ"にされていても、ＯＲ回路４６1の出力つまり一致出力信号Ｓｅ１は"Ｈ"となる。
【００５８】
ここでは、検索動作は実質的に書き込みデータ比較回路４２1，４２2で遂行されている。書き込みデータ比較回路４２1，４２2の双方における書き込みデータと検索データとの比較結果が一致を示すときは、復元調整回路４９によって一致キャンセル回路４１1での強制不一致の処理を否定して、検索動作の結果を最終的に一致とする。
【００５９】
次に、１ワード目に２ビットの"１１"が書き込まれ、検索データが２ビットの"０１"であった場合について考える。イクスクルーシブＯＲ回路４３1の出力は"Ｈ"となり、トランジスタ４４1がＯＮするため、マッチイネーブル線ＭＥは"Ｌ"となり、その結果、一致出力信号Ｓｅ１は"Ｌ"となる。
【００６０】
書き込みデータ比較回路４２1，４２2の少なくともいずれか一方が不一致を示すときは、一致キャンセル回路４１1での強制不一致の処理を生かすことになる。
【００６１】
また、書き込みデータ比較回路４２1，４２2は１ビットに対して１つの回路を設けるだけでよく、面積増加はメモリセル１ワード分ですむ。
【００６２】
なお、信号の極性が異なる場合でも本発明の範囲に含まれる。
【００６３】
また、図６に示すように、書き込みデータ比較回路４２をライトバッファ４７の前段に挿入する回路も考えられる。
【００６４】
以上のように本実施の形態によれば、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、書き込みデータがメモリに書き込まれる前の経路で、書き込みデータ比較回路における比較結果が一致を示すときは、データ比較部での比較結果を強制的に不一致にすることなく、その比較結果を有効に生かすことにより、検索動作を効率良く進めることができる。
【００６５】
（第４の実施の形態）
本発明の第４の実施の形態は、マスク機能付きのＣＡＭ回路についてのものである。ＣＡＭメモリまたはマスクメモリへの書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。この場合、コンペア線ＣＰ及び反コンペア線／ＣＰの値と書き込みアドレスの格納データとの比較結果を不一致としておく。そして、ＣＡＭメモリへの書き込み動作の場合、書き込みデータがメモリに書き込まれる前の経路において、書き込みデータ比較回路で検索動作を行う。すなわち、書き込みデータ入力端子からビット線ＢＬまでの経路の信号とコンペア線ＣＰ及び反コンペア線／ＣＰの値とを比較する。一方、マスクメモリへの書き込み動作の場合、書き込みデータ入力端子からメモリのビット線ＢＬまでの経路の信号が"１"ならば書き込みアドレスでの比較結果を一致とし、"０"ならば不一致とする。それと並行して、書き込みアドレス以外のアドレスの格納データとコンペア線ＣＰ及び反コンペア線／ＣＰの値とを比較することで、ＣＡＭ回路への書き込み動作と検索動作の双方の動作を同一クロックサイクルにて実現することができる。しかも、マスク機能を所期通りに発揮させることができる。
【００６６】
図７は第４の実施の形態におけるＣＡＭ回路の構成図である。図は、ＣＡＭメモリセル及びマスクメモリセルが２×２の場合を示している。
【００６７】
ａはＣＡＭメモリセル、ｂはマスクメモリセル、ｃはマスクメモリセルｂをマッチ線ＭＴにつなぐトランジスタである。
【００６８】
５０はＣＡＭメモリ書き込み命令信号Ｓｗとマスクメモリ書き込み命令信号Ｓｍの論理和をとるＯＲ回路であり、一致キャンセル回路４１1，４１2におけるＡＮＤ回路に対しては、このＯＲ回路５０からの論理和信号が入力されている。
【００６９】
書き込みデータ比較回路５１1は、イクスクルーシブＮＯＲ回路５２1、ＮＡＮＤ回路５３1，５４1、Ｎチャンネル型のトランジスタ５５1，５６1から構成されている。イクスクルーシブＮＯＲ回路５２1の２入力にビット線ＢＬ１とコンペア線ＣＰ１が接続され、ＮＡＮＤ回路５３1の２入力にイクスクルーシブＮＯＲ回路５２1の出力とＣＡＭメモリ書き込み命令信号Ｓｗが接続され、ＮＡＮＤ回路５４1の２入力にマスクビット線ＭＢ１とマスクメモリ書き込み命令信号Ｓｍが接続されている。ＮＡＮＤ回路５３1の出力がトランジスタ５５1のゲートに接続され、ＮＡＮＤ回路５４1の出力がトランジスタ５６1のゲートに接続されている。トランジスタ５５1，５６1が直列に接続され、直列接続のトランジスタ５５1，５６1を介してマッチイネーブル線ＭＥが接地されている。書き込みデータ比較回路５１2も同様の構成となっている。
【００７０】
書き込みデータ比較回路５１1，５１2は１ビットに対して１つの回路を設けるだけでよく、面積増加はメモリセル１ワード分である。
【００７１】
次に、上記のように構成された本実施の形態のＣＡＭ回路の動作を説明する。
【００７２】
（１）書き込みデータに対して検索データが一致する場合の動作
例えば、１ワード目のＣＡＭメモリセルａに２ビットの"１１"が書き込まれ、検索データが２ビットの"１１"であった場合について考える。１ワード目への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。検索動作時にはマッチイネーブル線ＭＥもマッチ線ＭＴと同様にプリチャージされる。ＣＡＭメモリ書き込み命令信号Ｓｗが活性化され"Ｈ"となるが、マスクメモリ書き込み命令信号Ｓｍは非活性で"Ｌ"のままである。
【００７３】
この場合、あらかじめプリチャージで"Ｈ"にされたマッチ線ＭＴ１は一致キャンセル回路４１1により強制的に"Ｌ"とされる。このとき、ビット線ＢＬ１とコンペア線ＣＰ１が同値であるため、書き込みデータ比較回路５１1におけるイクスクルーシブＮＯＲ回路５２1の出力は"Ｈ"となりかつＣＡＭメモリ書き込み命令信号Ｓｗは"Ｈ"であるため、ＮＡＮＤ回路５３1の出力は"Ｌ"となり、トランジスタ５５1はＯＦＦのままである。一方、ビット線ＢＬ２とコンペア線ＣＰ２も同値であるため、１ビット目と同様の動作により書き込みデータ比較回路５１2におけるトランジスタ５５2もＯＦＦのままである。その結果、プリチャージ状態のマッチイネーブル線ＭＥは"Ｈ"を保つ。ここでワード線ＷＬ１は"Ｈ"であるため、復元調整回路４９におけるＡＮＤ回路４５1の出力が"Ｈ"となる。したがって、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルのためにマッチ線ＭＴ１の値が強制的に"Ｌ"にされても、ＯＲ回路４６1からの一致出力信号Ｓｅ１は"Ｈ"となる。なお、このとき、マスクメモリ書き込み命令信号Ｓｍは"Ｌ"で、ＮＡＮＤ回路５４1の出力が"Ｈ"であるので、トランジスタ５６1はＯＮ状態となっているが、上記の動作結果には影響しない。
【００７４】
（２）書き込みデータに対して検索データが不一致の場合の動作
次に、例えば、１ワード目のＣＡＭメモリセルａに２ビットの"１１"が書き込まれ、検索データが２ビットの"０１"であった場合について考える。書き込みデータ比較回路５１1におけるイクスクルーシブＮＯＲ回路５２1の出力は、上記とは逆に、"Ｌ"となり、ＮＡＮＤ回路５３1の出力は"Ｈ"となり、トランジスタ５５1がＯＮする。また、上記のとおり、マスクメモリ書き込み命令信号Ｓｍが"Ｌ"となっていることから、トランジスタ５６1はＯＮ状態である。その結果、マッチイネーブル線ＭＥは反転して"Ｌ"となり、一致出力信号Ｓｅ１は"Ｌ"となる。
【００７５】
すなわち、マスク機能をもち、書き込みデータ比較回路をメモリセル本体の前段に設けるとともに、復元調整回路を備えた構成のＣＡＭ回路において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたときに、マスクメモリ書き込み命令信号Ｓｍを非活性の状態にすれば、第３の実施の形態と同様の動作となる。
【００７６】
（３）マスクメモリセルに"１１"をセットの場合
１ワード目のマスクメモリセルｂに２ビットの"１１"が書き込まれる場合について考える。１ワード目への書き込み動作と検索動作の双方の動作が同一クロックサイクルにて命令されたとする。マスクメモリ書き込み命令信号Ｓｍが活性化され"Ｈ"となるが、ＣＡＭメモリ書き込み命令信号Ｓｗは非活性で"Ｌ"のままである。
【００７７】
この場合、一致キャンセル回路４１1によりマッチ線ＭＴ１は強制的に"Ｌ"とされるが、マスクビット線ＭＢ１が"Ｈ"であり、かつマスクメモリ書き込み命令信号Ｓｍは"Ｈ"であるため、書き込みデータ比較回路５１1におけるＮＡＮＤ回路５４1の出力は"Ｌ"となり、トランジスタ５６1はＯＦＦとなる。そしてマスクビット線ＭＢ２も"Ｈ"であるため、１ビット目と同様の動作により、書き込みデータ比較回路５１2におけるトランジスタ５６2もＯＦＦとなる。その結果、プリチャージ状態のマッチイネーブル線ＭＥは"Ｈ"を保つ。ここでワード線ＷＬ１は"Ｈ"であるため、復元調整回路４９におけるＡＮＤ回路４５1の出力が"Ｈ"となる。したがって、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が同一クロックサイクルのためにマッチ線ＭＴ１の値が"Ｌ"であっても、ＯＲ回路４６1からの一致出力信号Ｓｅ１は"Ｈ"となる。なお、このとき、ＣＡＭメモリ書き込み命令信号Ｓｗは"Ｌ"で、ＮＡＮＤ回路５３1，５３2の出力が"Ｈ"であるので、トランジスタ５５1，５５2はＯＮ状態となっているが、トランジスタ５６1，５６2がＯＦＦ状態であるため、上記の動作結果には影響しない。
【００７８】
（４）マスクメモリセルに"０１"をセットの場合
次に、例えば、１ワード目のマスクメモリセルｂに２ビットの"０１"が書き込まれる場合について考える。マスクビット線ＭＢ１が"Ｌ"となるので、書き込みデータ比較回路５１1におけるＮＡＮＤ回路５４1の出力は"Ｈ"となり、トランジスタ５６1が反転してＯＮする。また、上記のとおり、ＣＡＭメモリ書き込み命令信号Ｓｗが"Ｌ"となっていることから、トランジスタ５５1はＯＮ状態である。その結果、マッチイネーブル線ＭＥは反転して"Ｌ"となり、一致出力信号Ｓｅ１は"Ｌ"となる。
【００７９】
なお、マスクメモリセルに"１０"や"００"をセットする場合も同様に、一致出力信号Ｓｅ１は"Ｌ"となる。
【００８０】
なお、信号の極性が異なる場合でも本発明の範囲に含まれる。
【００８１】
本実施の形態では、ライトバッファに入力される前のＣＡＭメモリセルへの書き込みデータ、コンペア線ＣＰ、マスクメモリセルへの書き込みデータにて比較をしているが、図８に示すようにデータ比較回路５１をライトバッファ５７の前段に挿入する回路も考えられる。
【００８２】
以上のように本実施の形態によれば、マスク機能付きのＣＡＭ回路において、ＣＡＭ回路への書き込み動作と検索動作の双方の動作の同時実行が許容されるとともに、書き込みデータ比較回路における比較結果が一致を示すときは、データ比較部での比較結果を強制的に不一致にすることなく、その比較結果を有効に生かすことにより、検索動作を効率良く進めることができる。もちろん、マスク機能を所期通りに発揮させることができる。
【００８３】
（第５の実施の形態）
図９は本発明の第５の実施の形態におけるＣＡＭ回路のタイミングチャートである。図に示すように、ＣＡＭ回路への書き込み動作と検索動作の双方の動作が行われるクロックサイクルを時間的に２分割し、書き込み動作をクロックサイクルの前半、検索動作をクロックサイクルの後半で行うことを特徴とする。本実施の形態では、検索動作が開始されるまでに格納データの書き換えが完了しているため、検索結果（マッチ線の値）が不定となることはない。また動作の順序を入れ替えて、検索動作をクロックサイクルの前半、書き込み動作をクロックサイクルの後半で行う実施の形態も考えられる。
【００８４】
以上のように本実施の形態によれば、ＣＡＭ回路への書き込み動作及び検索動作が行われる期間を１クロックサイクル内で分割し、それぞれの期間で前記メモリへの書き込み動作及び前記検索動作を完結させることで検索動作時にメモリ内部が不定値となることを防ぎ、前記メモリへの書き込み動作及び前記検索動作を同一クロックサイクルにて行う。同一クロックサイクルにおけるＣＡＭ回路への書き込み動作と検索動作の双方の動作を禁止する必要がなく、しかもデータ比較部での比較結果を強制的に不一致にすることなく、ＣＡＭ回路への書き込み動作と検索動作の双方の動作を同一クロックサイクル（前半と後半）にて実現することが可能となる。
【産業上の利用可能性】
【００８５】
本発明のＣＡＭ回路は、ネットワークスイッチ、キャッシュメモリ等として有用である
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態におけるＣＡＭ回路のタイミングチャートである。
【図２】本発明の第１の実施の形態におけるＣＡＭ回路の構成図である。
【図３】本発明の第２の実施の形態におけるＣＡＭ回路の構成図である。
【図４】本発明の第３の実施の形態におけるＣＡＭ回路のタイミングチャートである。
【図５】本発明の第３の実施の形態におけるＣＡＭ回路の構成図である。
【図６】本発明の第３の実施の形態における別のＣＡＭ回路の構成図である。
【図７】本発明の第４の実施の形態におけるＣＡＭ回路の構成図である。
【図８】本発明の第４の実施の形態における別のＣＡＭ回路の構成図である。
【図９】本発明の第５の実施の形態におけるＣＡＭ回路のタイミングチャートである。
【図１０】従来のＣＡＭ回路のメモリセルの構成図である。
【図１１】マスク機能を持った従来のＣＡＭ回路のメモリセルの構成図である。
【図１２】ＣＡＭ回路の書き込み動作を表すタイミングチャートである。
【図１３】ＣＡＭ回路の検索動作を表すタイミングチャートである。
【図１４】ＣＡＭ回路の書き込み動作と検索動作の双方の動作を同一クロックサイクルにて行う場合のタイミングチャートである。
【符号の説明】
【００８７】
２０a  メモリ部
２０ｂ  データ比較部
２１1，２１2  一致キャンセル回路
ＭＴ１,ＭＴ２  マッチ線
ＣＰ１,ＣＰ２  コンペア線
ＷＬ１,ＷＬ２  ワード線
Ｓｗ  書き込み命令信号
【図１】
0004790417.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004790417.tif 000009
【図９】
0004790417.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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