(57)【特許請求の範囲】
【請求項１】
スイッチングドライバと、前記スイッチングドライバにより駆動される第１スイッチ素子と第２スイッチ素子とを半導体チップに含むＤＣ／ＤＣコンバータであって、
前記第１スイッチ素子の出力電流経路と前記第２スイッチ素子の出力電流経路とは直列接続され、
前記第１スイッチ素子と前記第２スイッチ素子との共通接続点は、前記半導体チップの外部で平滑コイルの一端に接続されるように適合化され、
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記半導体チップの外部で平滑コイルの他端には平滑コンデンサと負荷とが並列接続され、前記降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子の出力電流経路には入力ＤＣ電圧が供給され、
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記半導体チップの外部で平滑コイルの他端には入力ＤＣ電圧が供給され、前記昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子の出力電流経路には平滑コンデンサと負荷とが並列接続され、
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御し、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより前記ＤＣ／ＤＣコンバータは前記降圧動作を行い、
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御し、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより前記ＤＣ／ＤＣコンバータは前記昇圧動作を行い、
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより、前記第１期間に前記入力ＤＣ電圧から前記第１スイッチ素子と前記平滑コイルとを介して前記平滑コンデンサと前記負荷との並列接続に電流が供給され、前記第１期間に前記平滑コイルにエネルギーが蓄積され、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより、前記第２期間に基底電位から前記第２スイッチ素子と前記平滑コイルとを介してエネルギー放出電流としての回生電流が流れ、前記第２期間と前記第１期間との比に依存する電圧降下が発生して、前記ＤＣ／ＤＣコンバータは前記降圧動作を行い、
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバは第１期間において前記第１スイッチ素子をオフ状態に制御するともに前記第２スイッチ素子をオン状態に制御することにより、前記第１期間に前記入力ＤＣ電圧から前記第２スイッチ素子と前記平滑コイルとを介して基底電位に電流が流れ、前記第１期間に前記平滑コイルにエネルギーが蓄積され、前記第１期間の後の第２期間では、前記スイッチングドライバは前記第１スイッチ素子をオン状態に制御するともに前記第２スイッチ素子をオフ状態に制御することにより、前記第２期間に前記入力ＤＣ電圧から前記平滑コイルと前記第１スイッチ素子とを介して前記平滑コンデンサと前記負荷との並列接続にエネルギー放出電流としての回生電流が流れ、前記第２期間には前記並列接続には前記入力ＤＣ電圧に放出エネルギーを重畳した電圧が供給され、前記第２期間と前記第１期間との比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行い、
前記平滑コイルに流れる電流の変動を検出する検出回路を更に含み、
前記検出回路は、前記負荷に供給されるＤＣ出力電圧が一端に供給される帰還容量と、前記帰還容量の他端に一端が接続された第１帰還抵抗と、前記帰還容量の前記他端に一端が接続された第２帰還抵抗とを含み、
前記検出回路の検出出力電圧は、前記帰還容量と前記第１帰還抵抗と前記第２帰還抵抗との共通接続点から得られ、前記検出出力電圧は前記スイッチングドライバの入力に帰還され、
前記ＤＣ／ＤＣコンバータに前記降圧動作を行うモードでは、前記第１帰還抵抗の他端には前記スイッチングドライバの前記入力に関係する信号が供給され、前記第２帰還抵抗の他端には基底電位が供給され、
前記ＤＣ／ＤＣコンバータに前記昇圧動作を行うモードでは、前記第１帰還抵抗の他端には前記スイッチングドライバの前記入力に関係する信号が供給され、前記第２帰還抵抗の他端には前記入力ＤＣ電圧に関係する信号が供給されるＤＣ／ＤＣコンバータ。
【請求項２】
スイッチングドライバと、前記スイッチングドライバにより駆動される第１スイッチ素子と第２スイッチ素子とを含み、
前記第１スイッチ素子の出力電流経路と前記第２スイッチ素子の出力電流経路とは直列接続され、
前記第１スイッチ素子と前記第２スイッチ素子との共通接続点は、平滑コイルの一端に接続されるように適合化され、
前記第１スイッチ素子の出力電流経路には入力ＤＣ電圧が供給され、
前記第２スイッチ素子の出力電流経路は基底電位に接続されるように適合化され、
前記平滑コイルの他端には平滑コンデンサと負荷とが並列接続され、
エラーアンプと、フィードバック回路と、コンパレータと、ラッチとを更に含み、
前記エラーアンプは、前記平滑コンデンサと前記負荷の並列接続に供給される出力ＤＣ電圧の誤差を検出し、
前記フィードバック回路は、前記平滑コイルの前記他端に一端が接続された帰還容量と、前記帰還容量の他端に一端が接続され他端が前記平滑コイルの前記一端に接続された帰還抵抗とを含み、
前記コンパレータは、前記エラーアンプの出力に応答する信号と前記フィードバック回路の出力信号とを比較し、
前記ラッチは略一定周期のタイミング信号で一方の状態に設定され、前記コンパレータの出力で他方の状態に設定され、その出力信号が前記スイッチングドライバに供給されるＤＣ／ＤＣコンバータ。
【請求項３】
誤差電圧修正回路を更に含み、
前記誤差電圧修正回路は、前記ラッチの出力で制御される制御スイッチと、前記エラーアンプの出力と前記コンパレータの入力との間を高インピーダンスにする制御回路とを含み、
前記誤差電圧修正回路の修正出力電圧は前記制御スイッチと前記制御回路との共通接続点から生成され、
負荷電流の異常な増大が発生した際に、前記ラッチの前記出力により前記制御スイッチと前記制御回路とはそれぞれオン状態と高インピーダンスの状態とに制御され、前記エラーアンプの誤差出力よりも低下した前記修正出力電圧と前記フィードバック回路の前記出力信号とを前記コンパレータが比較する請求項２に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流（ＤＣ）電圧のレベルを変換するＤＣ／ＤＣコンバータに関し、降圧も昇圧も可能で、特に高効率動作を可能とするのに有益な技術に関する。
【背景技術】
【０００２】
入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生したり、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することが可能なＤＣ／ＤＣコンバータとして、従来より下記の非特許文献１に記載されているチョッパのスイッチングレギュレータが知られている。
【０００３】
このチョッパには、降圧チョッパと昇圧チョッパとがある。
【０００４】
この降圧チョッパはスイッチングトランジスタのコレクタに入力ＤＣ電圧ＶＩＮを供給して、スイッチングトランジスタのエミッタに平滑コイルの一端とダイオードのカソードを接続して、平滑コイルの他端に平滑コンデンサと負荷とを並列接続する。この並列接続の出力ＤＣ電圧ＶＯＵＴは、スイッチングトランジスタのオン期間ＴＯＮとオフ期間ＴＯＦＦとで次式のように、入力ＤＣ電圧ＶＩＮより低い値となる。
【０００５】
ＶＯＵＴ＝ＶＩＮ・ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）                      …（１）式
一方、昇圧チョッパは、入力ＤＣ電圧ＶＩＮとスイッチングトランジスタのコレクタとの間に平滑コイルを接続し、スイッチングトランジスタのコレクタにダイオードのアノードを接続し、ダイオードのカソードに平滑コンデンサと負荷とを並列接続する。この並列接続の出力ＤＣ電圧ＶＯＵＴは、スイッチングトランジスタのオン期間ＴＯＮとオフ期間ＴＯＦＦとで次式のように、入力ＤＣ電圧ＶＩＮより高い値となる。
【０００６】
ＶＯＵＴ＝ＶＩＮ・（ＴＯＮ＋ＴＯＦＦ）／  ＴＯＦＦ                  …（２）式
一方、非安定化された入力直流電圧から安定化された出力直流電圧を形成する電源回路としては、スイッチングレギュレータが下記の特許文献１によって知られている。このスイッチングレギュレータは、ひとつのスイッチング動作サイクルの第１期間に非安定化された入力直流電圧である供給電圧からオン状態とされた供給電圧側スイッチを介してローパスフィルタの平滑コイルに電流を供給する。このひとつのスイッチング動作サイクル中で第１期間の経過後の第２期間では供給電圧側スイッチをオフ状態とする一方、基底電位側スイッチをオンとする。すると、基底電位からオン状態の基底電位側スイッチを介して平滑コイルに蓄積されたエネルギーに起因する回生電流が流れる。このひとつのスイッチング動作サイクルが、複数回、繰り返されると、負荷と並列接続された平滑キャパシタとから安定化された出力直流電圧を得られることになる。
【０００７】
さらに下記の特許文献１には、スイッチングレギュレータの出力電圧により駆動される負荷に流れる電流が変動することによる負荷変動に際しても出力電圧を高速で初期の安定化された出力直流電圧に追従させる技術が記載されている。まず、電力損失を少なくするために、負荷もしくは平滑コイルに流れる電流を検出するための平滑コイルと直列の抵抗をなくす。その代わり、シリーズレギュレータの平滑コイルと並列に抵抗とキャパシタとの直列接続回路を接続する。この直列接続回路の抵抗とキャパシタとの接続ノードの電位を、ヒステリシス特性を有するコンパレータ回路に入力する。このコンパレータ回路の出力で、供給電圧側スイッチをオン・オフ制御することで初期の目的を達成している。
【０００８】
【非特許文献１】１９７９年（昭和５８年）８月２０日  第１版第４刷発行「電子通信ハンドブック」ＰＰ．７２１〜７２２．株式会社  オーム社、
【特許文献１】特開２００４−６４９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記非特許文献１と前記特許文献１とに記載された技術を、本発明者らが、更に検討を行ったところ、下記のような結論に到達した。
【００１０】
前記非特許文献１に記載された技術では、降圧チョッパの回路形式を採用すれば、入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生することができる。同様に、昇圧チョッパの回路形式を採用すれば、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することができる。
前記特許文献１に記載されたスイッチングレギュレータの技術は、降圧チョッパの回路形式であるので、入力ＤＣ電圧よりも低い出力ＤＣ電圧を発生することができる。しかし、この技術では、入力ＤＣ電圧よりも高い出力ＤＣ電圧を発生することができない。
【００１１】
特に、ＤＣ／ＤＣコンバータやスイッチングレギュレータは、近年、半導体集積回路技術を採用して複数のスイッチングトランジスタだけでなく、複数のスイッチングトランジスタのオン・オフ制御を行うスイッチング・ドライバー回路も半導体チップに内蔵している。これにより、ＤＣ／ＤＣコンバータやスイッチングレギュレータを低コストとし、かつコンパクトサイズを実現している。
【００１２】
しかし、前記非特許文献１と前記特許文献１とに記載された技術では、半導体チップに構成されたＤＣ／ＤＣコンバータやスイッチングレギュレータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することに関して考慮が不足していると言う結論が、本発明者等の検討により明らかとされた。
【００１３】
また、降圧機能と昇圧機能とを実現する際に、負荷変動を検出して出力ＤＣ電流を高速応答させるための負荷変動検出回路を、どのように共有化することに関して考慮が不足していると言う結論が、本発明者等の検討により明らかとされた。
【００１４】
第１の本発明は上記のような本発明者による検討を基にしてなされたものであり、第１の本発明の目的は、半導体チップに構成されたＤＣ／ＤＣコンバータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することにある。また、第１の本発明のその他の目的は、降圧機能と昇圧機能とを実現する際に、負荷変動を検出して出力ＤＣ電流を高速応答させるための負荷変動検出回路を、共有化することにある。
【００１５】
また、前記特許文献１は負荷電流変動によりスイッチング周波数が変化する特徴を持つが、スイッチング周波数の変化量が大きく、ノイズ除去が困難であるという問題点が発明者等の検討により明らかとされた。このノイズは、ＤＣ／ＤＣコンバータやスイッチングレギュレータを利用するシステムへの悪影響を与えてしまうことも発明者等の検討により明らかとされた。
【００１６】
第２の本発明は上記のような本発明者による検討を基にしてなされたものであり、第２の本発明の目的は、ＤＣ／ＤＣコンバータにおいて、負荷電流変動に対する応答特性とノイズ特性とを改善することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１９】
すなわち、第１の本発明のひとつの形態によるＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバ（ＤＲＶ）と、前記スイッチングドライバ（ＤＲＶ）により駆動される第１スイッチ素子（Ｍ１）と第２スイッチ素子（Ｍ２）とを含む。前記第１スイッチ素子（Ｍ１）の出力電流経路と前記第２スイッチ素子（Ｍ２）の出力電流経路とは直列接続され、前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）との共通接続点は、前記半導体チップの外部で平滑コイル（Ｌ）の一端に接続されるように適合化されている。前記第２スイッチ素子（Ｍ２）の出力電流経路は基底電位に接続されるように適合化されている（図１、図２参照）。
【００２０】
前記ＤＣ／ＤＣコンバータが降圧動作を行うモードでは、前記半導体チップの外部で平滑コイル（Ｌ）の他端には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される。前記降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子（Ｍ１）の出力電流経路には入力ＤＣ電圧（ＶＩＮ）が供給される（図１参照）。
【００２１】
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記半導体チップの外部で平滑コイル（Ｌ）の他端には入力ＤＣ電圧（ＶＩＮ）が供給される。前記昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子（Ｍ１）の出力電流経路には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される（図２参照）。
【００２２】
前記ＤＣ／ＤＣコンバータに降圧動作を行うモードでは、前記スイッチングドライバ（ＤＲＶ）は第１期間において前記第１スイッチ素子（Ｍ１）をオン状態に制御するともに前記第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧（ＶＩＮ）から前記第１スイッチ素子（Ｍ１）と前記平滑コイル（Ｌ）とを介して前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）との並列接続に電流が供給され、前記第１期間に前記平滑コイル（Ｌ）にエネルギーが蓄積される。前記第１期間の後の第２期間では、前記スイッチングドライバ（ＤＲＶ）は前記第１スイッチ素子（Ｍ１）をオフ状態に制御するともに前記第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、前記第２期間に基底電位から前記第２スイッチ素子（Ｍ２）と前記平滑コイル（Ｌ）とを介してエネルギー放出電流としての回生電流が流れる。従って、前記第２期間と前記第１期間との比に依存する電圧降下が発生して、前記ＤＣ／ＤＣコンバータは前記降圧動作を行う（図１参照）。
【００２３】
前記ＤＣ／ＤＣコンバータが昇圧動作を行うモードでは、前記スイッチングドライバ（ＤＲＶ）は第１期間において前記第１スイッチ素子（Ｍ１）をオフ状態に制御するともに前記第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧（ＶＩＮ）から前記第２スイッチ素子（Ｍ２）と前記平滑コイル（Ｌ）とを介して基底電位に電流が流れ、前記第１期間に前記平滑コイル（Ｌ）にエネルギーが蓄積される。前記第１期間の後の第２期間では、前記スイッチングドライバ（ＤＲＶ）は前記第１スイッチ素子（Ｍ１）をオン状態に制御するともに前記第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、前記第２期間に前記入力ＤＣ電圧（ＶＩＮ）から前記平滑コイル（Ｌ）と前記第１スイッチ素子（Ｍ１）とを介して前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）との並列接続にエネルギー放出電流としての回生電流が流れる。従って、前記第２期間には前記並列接続には前記入力ＤＣ電圧（ＶＩＮ）に放出エネルギーを重畳した電圧が供給される。従って、前記第２期間と前記第１期間との比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行う（図２参照）。
【００２４】
上記した第１の本発明による手段によって、半導体チップ外部での入力ＤＣ電圧（ＶＩＮ）と平滑コンデンサ（Ｃ１）と負荷（ＺＬ）との並列接続との接続形態を変更して、更にスイッチングドライバ（ＤＲＶ）のスイッチング動作が変更される。従って、上記した第１の本発明による手段によれば、半導体チップ内部の前記スイッチングドライバ（ＤＲＶ）と前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）は、降圧動作と昇圧動作との両方に寄与することができる（図１、図２参照）。
【００２５】
さらに第１の本発明の具体的な形態は、前記平滑コイル（Ｌ）に流れる電流の変動を検出するフィードバック回路（ＦＢＣ）を更に含む。前記フィードバック回路（ＦＢＣ）は、前記負荷（ＺＬ）に供給されるＤＣ出力電圧（ＶＯＵＴ）が一端に供給される帰還容量（Ｃｆ）と、前記帰還容量（Ｃｆ）の他端に一端が接続された第１帰還抵抗（Ｒｆ１）と、前記帰還容量（Ｃｆ）の前記他端に一端が接続された第２帰還抵抗（Ｒｆ２）とを含む。前記フィードバック回路（ＦＢＣ）の検出出力電圧（Ｖｆｂ）は、前記帰還容量（Ｃｆ）と前記第１帰還抵抗（Ｒｆ１）と前記第２帰還抵抗（Ｒｆ２）との共通接続点から得られ、前記検出出力電圧（Ｖｆｂ）は前記スイッチングドライバ（ＤＲＶ）の入力（ＤＲＶ＿Ｉｎ）に帰還される。
【００２６】
前記ＤＣ／ＤＣコンバータに前記降圧動作を行うモードでは、前記第１帰還抵抗（Ｒｆ１）の他端には前記スイッチングドライバ（ＤＲＶ）の前記入力（ＤＲＶ＿Ｉｎ）に関係する信号が供給され、前記第２帰還抵抗（Ｒｆ２）の他端には基底電位が供給され、前記ＤＣ／ＤＣコンバータに前記昇圧動作を行うモードでは、前記第１帰還抵抗（Ｒｆ１）の他端には前記スイッチングドライバ（ＤＲＶ）の前記入力（ＤＲＶ＿Ｉｎ）に関係する信号が供給され、前記第２帰還抵抗（Ｒｆ２）の他端には前記入力ＤＣ電圧（ＶＩＮ）に関係する信号が供給される。
【００２７】
すなわち、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータは、スイッチングドライバ（ＤＲＶ）と、前記スイッチングドライバ（ＤＲＶ）により駆動される第１スイッチ素子（Ｍ１）と第２スイッチ素子（Ｍ２）とを含む。前記第１スイッチ素子（Ｍ１）の出力電流経路と前記第２スイッチ素子（Ｍ２）の出力電流経路とは直列接続され、前記第１スイッチ素子（Ｍ１）と前記第２スイッチ素子（Ｍ２）との共通接続点は、平滑コイル（Ｌ）の一端に接続されるように適合化されている。前記第１スイッチ素子（Ｍ１）の出力電流経路には入力ＤＣ電圧（ＶＩＮ）が供給される。前記第２スイッチ素子（Ｍ２）の出力電流経路は基底電位に接続されるように適合化されている。前記平滑コイル（Ｌ）の他端には平滑コンデンサ（Ｃ１）と負荷（ＺＬ）とが並列接続される。ＤＣ／ＤＣコンバータは更に、エラーアンプ（ＥＡ）、フィードバック回路（ＦＢＣ）、コンパレータ（ＣＭＰ）、ラッチ（ＦＦ）を含む。前記エラーアンプ（ＥＡ）は、前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）の並列接続に供給される出力ＤＣ電圧（ＶＯＵＴ）の誤差を検出する。前記フィードバック回路（ＦＢＣ）は、前記平滑コイル（Ｌ）の前記他端に一端が接続された帰還容量（Ｃｆ）と、前記帰還容量（Ｃｆ）の他端に一端が接続され他端が前記平滑コイル（Ｌ）の前記一端に接続された帰還抵抗（Ｒｆ）とを含む。前記コンパレータ（ＣＭＰ）は、前記エラーアンプ（ＥＡ）の出力に応答する信号と前記フィードバック回路（ＦＢＣ）の出力信号とを比較する。前記ラッチ（ＦＦ）は略一定周期（Ｔ）のタイミング信号（ＴＭ）で一方の状態に設定され、前記コンパレータ（ＣＭＰ）の出力で他方の状態され、その出力信号（Ｑ）が前記スイッチングドライバ（ＤＲＶ）に供給される（図５参照）。
【００２８】
上記した第２の本発明による手段によって、ラッチ（ＦＦ）は略一定周期のタイミング信号（ＴＭ）で一方の状態に設定されることによって、スイッチングドライバ（ＤＲＶ）は第１期間において第１スイッチ素子（Ｍ１）をオン状態に制御するともに第２スイッチ素子（Ｍ２）をオフ状態に制御する。従って、第１期間に入力ＤＣ電圧（ＶＩＮ）から第１スイッチ素子（Ｍ１）と平滑コイル（Ｌ）とを介して平滑コンデンサ（Ｃ１）と負荷（ＺＬ）との並列接続に電流が供給され、第１期間に平滑コイル（Ｌ）にエネルギーが蓄積される。エラーアンプ（ＥＡ）の出力電圧（Ｖｅ）とフィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）とがクロスオーバーすると、コンパレータ（ＣＭＰ）の出力はラッチ（ＦＦ）を他方の状態に設定する。すると、第１期間の後の第２期間でスイッチングドライバ（ＤＲＶ）は第１スイッチ素子（Ｍ１）をオフ状態に制御するともに第２スイッチ素子（Ｍ２）をオン状態に制御する。従って、第２期間に基底電位から第２スイッチ素子（Ｍ２）と平滑コイル（Ｌ）とを介してエネルギー放出電流としての回生電流が流れる。従って、第２期間と第１期間との比に依存する電圧降下が発生して、ＤＣ／ＤＣコンバータは前記降圧動作を行う。負荷変動によって負荷（ＺＬ）の電流が若干増大すると、第２期間の間でのフィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）の変化量も若干増大する。しかし、フィードバック回路（ＦＢＣ）の出力信号（Ｖｆｂ）からスイッチングドライバ（ＤＲＶ）への負帰還によって、前記平滑コンデンサ（Ｃ１）と前記負荷（ＺＬ）の並列接続に供給される出力ＤＣ電圧（ＶＯＵＴ）は略安定に維持される。上記した第２の本発明による手段によれば、第１期間と第２期間との和のスイッチング期間は略一定周期のタイミング信号（ＴＭ）で決定されるのでノイズのレベルを低減することができる。
【００２９】
さらに第２の本発明の具体的な形態は、誤差電圧修正回路（ＥＶＣＣ）を更に含む。この誤差電圧修正回路（ＥＶＣＣ）は、ラッチ（ＦＦ）の出力（Ｑ）で制御される制御スイッチ（Ｍ３）と、エラーアンプ（ＥＡ）の出力とコンパレータ（ＣＭＰ）の入力の間とを高インピーダンスにする制御回路（ＴＧ）とを含む。この誤差電圧修正回路（ＥＶＣＣ）の修正出力電圧（Ｖｓ）は前記制御スイッチ（Ｍ３）と前記制御回路（ＴＧ）との共通接続点から生成される。
【００３０】
負荷電流の異常な増大が発生した際に、前記ラッチ（ＦＦ）の前記出力（Ｑ）により前記制御スイッチ（Ｍ３）と前記制御回路（ＴＧ）とはそれぞれオン状態と高インピーダンスの状態とに制御される。すると、前記エラーアンプ（ＥＡ）の誤差出力（Ｖｅ）よりも低下した前記修正出力電圧（Ｖｓ）と前記フィードバック回路（ＦＢＣ）の前記出力信号（Ｖｆｂ）とを前記コンパレータ（ＣＭＰ）が比較する（図８参照）。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、第１の本発明によれば、半導体チップに構成されたＤＣ／ＤＣコンバータとしてのひとつの半導体製品で、降圧機能と昇圧機能とを半導体チップ内蔵回路を共有化することができる。
【００３３】
さらに、第２の本発明によれば、ＤＣ／ＤＣコンバータにおいて、負荷電流変動に対する応答特性とノイズ特性とを改善することができる。
【発明を実施するための最良の形態】
【００３４】
≪降圧機能と昇圧機能とを実現するＤＣ／ＤＣコンバータの回路構成≫
図１は、第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第１の動作モード（降圧出力モード）における回路構成を示す図である。
【００３５】
同図に示すように、ＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動されるＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１とＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２とを含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、前記半導体チップの外部で平滑コイルＬの一端に接続されるように適合化されている。この適合化の一例としては、前記共通接続点を前記半導体チップの外部出力端子と電気的に接続することである。前記第２スイッチ素子Ｍ２の出力電流経路の他端は例えば接地電位のような基底電位に接続されるように適合化されている。この適合化の一例としては、前記第２スイッチ素子Ｍ２のソースもしくはエミッタを前記半導体チップの外部接地端子と電気的に接続することである。
【００３６】
ＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行うモードでは、図１に示すように、半導体チップの外部で平滑コイルＬの他端には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。この降圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子Ｍ１の出力電流経路には入力ＤＣ電圧ＶＩＮが供給される。
【００３７】
図３は、図１に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行う際の回路各部の波形を示している。同図に示すように、ＤＣ／ＤＣコンバータに降圧動作を行うモードでは、前記スイッチングドライバＤＲＶは第１期間において前記第１スイッチ素子Ｍ１をオン状態に制御するともに前記第２スイッチ素子Ｍ２をオフ状態に制御する（図３のＭ１  Ｇａｔｅ、Ｍ２  Ｇａｔｅ参照）。従って、図１に示すように前記第１期間に前記入力ＤＣ電圧ＶＩＮから前記第１スイッチ素子Ｍ１と前記平滑コイルＬとを介して前記平滑コンデンサＣ１と前記負荷ＺＬとの並列接続に電流が供給され、前記第１期間に前記平滑コイルＬにエネルギーが蓄積される。従って、前記第１期間には下記で与えられるコイル電流が流れる。
【００３８】
ＩＯＮ＝（ＶＩＮ−ＶＯＵＴ）・ｔ／Ｌ                            …（３）式
尚、ＶＩＮは入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧、ＶＯＵＴはＤＣ出力端子ＴＯＵＴよりの出力ＤＣ電圧、ｔは時間、Ｌはコイルのインダクタンスである。
【００３９】
前記第１期間の後の第２期間では、前記スイッチングドライバＤＲＶは前記第１スイッチ素子Ｍ１をオフ状態に制御するともに前記第２スイッチ素子Ｍ２をオン状態に制御する。従って、前記第２期間に基底電位から前記第２スイッチ素子Ｍ２と前記平滑コイルＬとを介してエネルギー放出電流としての回生電流が流れる。従って、前記第２期間には下記で与えられるコイル電流が流れる。
【００４０】
ＩＯＦＦ＝ＶＯＵＴ・ｔ／Ｌ                                      …（４）式
尚、ＶＯＮはオン状態の第３スイッチＳ３の端子間オン電圧、ｔは時間である。
【００４１】
第１期間の時間ｔの長さをＴＯＮ、第２期間の時間ｔの長さをＴＯＦＦとする。すると、第１期間と第２期間との境界で（３）式で与えられる電流と（４）式で与えられる電流とは、等しくならなければならない。従って、次式が得られる。
【００４２】
（ＶＩＮ−ＶＯＵＴ）・ＴＯＮ／Ｌ＝ＶＯＵＴ・ＴＯＦＦ／Ｌ          …（５）式
（５）式を展開すると、下記の（６）式が得られる。
【００４３】
ＶＯＵＴ＝ＶＩＮ・ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）                      …（６）式
従って、この第１の動作モード（降圧出力モード）では、（６）式に従って、前記入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧ＶＩＮよりも低い出力ＤＣ電圧ＶＯＵＴをＤＣ出力端子ＴＯＵＴより出力可能となることが理解できる。このように、前記第２期間ＴＯＦＦと前記第１期間ＴＯＮとの比に依存する電圧降下が発生して、図１に示したＤＣ／ＤＣコンバータは前記降圧動作を行う。
【００４４】
図２は、第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第２の動作モード（昇圧出力モード）における回路構成を示す図である。
【００４５】
同図に示すように、ＤＣ／ＤＣコンバータを構成するための半導体チップは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動されるＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１とＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２とを含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、前記半導体チップの外部で平滑コイルＬの一端に接続されるように適合化されている。前記第２スイッチ素子Ｍ２の出力電流経路は例えば接地電位のような基底電位に接続されるように適合化されている。図２のここまでの回路の構成と接続とは、図１と全く同様である。
【００４６】
しかし、ＤＣ／ＤＣコンバータに昇圧動作を行うモードでは、図２に示すように前記半導体チップの外部で平滑コイルＬの他端には入力ＤＣ電圧ＶＩＮが供給される。この昇圧動作のモードでは、前記半導体チップの外部で前記第１スイッチ素子Ｍ１の出力電流経路には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。この点が図２の回路の構成と接続の図１との相違である。
【００４７】
さらに、スイッチングドライバＤＲＶによる第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン・オフ制御も図２と図1とでは異なっている。
【００４８】
図４は、図２に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第２の動作モード（昇圧出力モード）を行う際の回路各部の波形を示している。同図に示すように、ＤＣ／ＤＣコンバータに昇圧動作を行うモードでは、前記スイッチングドライバＤＲＶは第１期間において前記第１スイッチ素子Ｍ１をオフ状態に制御するともに前記第２スイッチ素子Ｍ２をオン状態に制御する。従って、前記第１期間に前記入力ＤＣ電圧ＶＩＮから前記平滑コイルＬと前記第２スイッチ素子Ｍ２とを介して基底電位に電流が流れ、前記第１期間に前記平滑コイルＬにエネルギーが蓄積される。従って、下記で与えられるコイル電流がコイルを介して接地電位へ流れる。
【００４９】
ＩＯＮ＝ＶＩＮ・ｔ／Ｌ                                      …（７）式
前記第１期間の後の第２期間では、前記スイッチングドライバＤＲＶは前記第１スイッチ素子Ｍ１をオン状態に制御するともに前記第２スイッチ素子Ｍ２をオフ状態に制御する。従って、前記第２期間に前記入力ＤＣ電圧ＶＩＮから前記平滑コイルＬと前記第１スイッチ素子Ｍ１とを介して前記平滑コンデンサＣ１と前記負荷ＺＬとの並列接続にエネルギー放出電流としての回生電流が流れる。従って、下記で与えられるコイル電流がコイルと前記第１スイッチ素子Ｍ１とを介してＤＣ出力端子ＴＯＵＴに流れる。
【００５０】
ＩＯＦＦ＝（ＶＩＮ−ＶＯＵＴ）・ｔ／Ｌ                        …（８）式
第１期間の時間ｔの長さをＴＯＮ、第２期間の時間ｔの長さをＴＯＦＦとする。すると、第１期間と第２期間との境界で（７）式で与えられる電流と（８）式で与えられる電流とは、等しくならなければならない。従って、次式が得られる。
【００５１】
ＶＩＮ・ＴＯＮ／Ｌ＝（ＶＩＮ−ＶＯＵＴ）・ＴＯＦＦ／Ｌ            …（９）式
（９）式を展開すると、次式の関係が得られる。
【００５２】
ＶＯＵＴ＝（１＋（ＴＯＮ／ＴＯＦＦ））・  ＶＩＮ                 …（１０）式
従って、この第２の動作モード（昇圧出力モード）では、（１０）式に従って、前記入力ＤＣ電圧供給端子ＴＩＮから供給された入力ＤＣ電圧ＶＩＮよりも高い出力ＤＣ電圧ＶＯＵＴをＤＣ出力端子ＴＯＵＴより出力可能となることが理解できる。従って、前記第２期間には前記並列接続には前記入力ＤＣ電圧ＶＩＮに放出エネルギーを重畳した電圧が供給される。従って、前記第２期間ＴＯＦＦと前記第１期間ＴＯＮとの比に依存する電圧増加が発生して、前記ＤＣ／ＤＣコンバータは前記昇圧動作を行う。
【００５３】
図１、図２、図３、図４を用いて以上説明したように上記した第１の本発明の一つの実施形態によれば、半導体チップ外部での入力ＤＣ電圧ＶＩＮと平滑コンデンサＣ１と負荷ＺＬとの並列接続との接続形態を変更し、更にスイッチングドライバＤＲＶのスイッチング動作が変更される。従って、半導体チップ内部の前記スイッチングドライバＤＲＶと前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２は、降圧動作と昇圧動作との両方に寄与することができる。
【００５４】
第１の本発明のより具体的な実施形態では、駆動される負荷ＺＬに流れる電流が変動することによる負荷変動に際しても出力電圧を高速で初期の安定化された出力直流電圧に追従させる技術が採用されている。図１と図２の回路中のフィードバック回路ＦＢＣが、この採用技術の中心である。このフィードバック回路ＦＢＣは、平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが一端に供給された帰還容量Ｃｆを本質的に含んでいる。駆動される負荷ＺＬに流れる電流が変動することで、帰還容量Ｃｆの他端の電圧が変化する。帰還容量Ｃｆの他端の電圧変化はスイッチングドライバＤＲＶの入力にフィードバックされ、前記第１期間ＴＯＮと第２期間ＴＯＦＦとの比が制御され、出力ＤＣ電圧ＶＯＵＴが略一定に維持される。フィードバック回路ＦＢＣのこのフィードバックに際して、帰還容量Ｃｆと第１帰還抵抗Ｒｆ１との直列接続は、本来は平滑コイルＬの両端の電位差から負荷ＺＬに流れる電流を検出する。しかし、この本来の接続での電位差では、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで極性が反転してしまう。また、既に説明したように、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで、スイッチングドライバＤＲＶによる第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン・オフ制御動作は逆転する。また、フィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するスイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎの極性も、第１の動作モード（降圧出力モード）と第２の動作モード（昇圧出力モード）とで、反転される。
【００５５】
図１に示すように、第１の動作モード（降圧出力モード）では、コンパレータＣＭＰを介してのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するラッチＦＦの出力Ｑは、反転されることなく、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎに供給される。また、入力ＤＲＶ＿Ｉｎの信号は第２インバータＩＮＶ２、第１の非反転レベルシフト回路ＬＳ１、第３インバータＩＮＶ３を介して第１帰還抵抗Ｒｆ１の一端に非反転の状態で供給される。この第１の動作モード（降圧出力モード）では、負荷ＺＬに流れる電流が増大すると、第１期間ＴＯＮを増大する一方、第２期間ＴＯＦＦを減少させる必要がある。この時には、帰還容量Ｃｆの作用によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少している。従って、負荷の電流変動によっても、フィードバック回路ＦＢＣの作用により出力ＤＣ電圧ＶＯＵＴは略安定に維持される。また、第１の動作モード（降圧出力モード）では、第２帰還抵抗Ｒｆ２の一端は第４インバータＩＮＶ４の出力により接地電位のような基底電位に維持され、平滑コイルＬの他端の電圧と略無関係とされている。これは、制御信号ＣＮＴＬに応答した第２の非反転レベルシフト回路ＬＳ２が、第４インバータＩＮＶ４を上記のように制御するためである。尚、図１に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのセット入力Ｓに供給され、ラッチ回路ＦＦのリセット入力Ｒには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図３に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってリセットされると、ラッチ回路ＦＦの出力信号Ｑはローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオン状態に制御し、第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってセットされて、出力信号Ｑはハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。
【００５６】
一方、図２に示すように、第２の動作モード（昇圧出力モード）では、コンパレータＣＭＰを介してのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂに応答するラッチＦＦの出力Ｑは、第１インバータにより反転されて、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎに供給される。また、入力ＤＲＶ＿Ｉｎの信号は第２インバータＩＮＶ２、第１の非反転レベルシフト回路ＬＳ１、第３インバータＩＮＶ３を介して第１帰還抵抗Ｒｆ１の一端に非反転の状態で供給される。この第２の動作モード（昇圧出力モード）では、負荷ＺＬに流れる電流が増大すると、第１の動作モード（降圧出力モード）と同様に第１期間ＴＯＮを増大する一方、第２期間ＴＯＦＦを減少させる必要がある。この時には、帰還容量Ｃｆの作用によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少している。従って、負荷の電流変動によっても、フィードバック回路ＦＢＣの作用により出力ＤＣ電圧ＶＯＵＴは略安定に維持される。また、第２の動作モード（昇圧出力モード）では、前記（１０）式から明らかなように過渡的な入力ＤＣ電圧ＶＩＮの低下により、出力ＤＣ電圧ＶＯＵＴも低下する。これを軽減するために、第２帰還抵抗Ｒｆ２の一端は第４インバータＩＮＶ４の出力により入力ＤＣ電圧ＶＩＮが供給されている。これは、制御信号ＣＮＴＬに応答した第２の非反転レベルシフト回路ＬＳ２が、第４インバータＩＮＶ４を上記のように制御するためである。入力ＤＣ電圧ＶＩＮが低下すると、第２帰還抵抗Ｒｆ２の作用によりフィードバック回路ＦＢＣからのフィードバック電圧ＶｆｂのＤＣ成分も低下する。従って、フィードバック電圧Ｖｆｂの変化サイクル期間で、第１期間ＴＯＮは増大する一方、第２期間ＴＯＦＦは減少する。その結果、出力ＤＣ電圧ＶＯＵＴは略安定に維持される。尚、図２に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのセット入力Ｓに供給され、ラッチ回路ＦＦのリセット入力Ｒには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図４に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってリセットされると、ラッチ回路ＦＦの出力信号Ｑはローレベルとなり、インバータＩＮＶ１の出力はハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってセットされて、出力信号Ｑはハイレベルとなり、インバータＩＮＶ１の出力はローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオン状態に制御して、第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。
【００５７】
≪負荷電流変動に対する応答特性とノイズ特性とを改善するＤＣ／ＤＣコンバータ≫
図５は、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを示す回路図である。尚、図６は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。
【００５８】
このＤＣ／ＤＣコンバータは、スイッチングドライバＤＲＶと、前記スイッチングドライバＤＲＶにより駆動される第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２とを半導体チップ内部に含む。前記第１スイッチ素子Ｍ１の出力電流経路と前記第２スイッチ素子Ｍ２の出力電流経路とは直列接続され、前記第１スイッチ素子Ｍ１と前記第２スイッチ素子Ｍ２との共通接続点は、平滑コイルＬの一端に接続されるように適合化されている。この適合化の一例は、この共通接続点を半導体チップの外部出力端子に電気的に接続することである。前記第１スイッチ素子Ｍ１の出力電流経路には入力ＤＣ電圧ＶＩＮが供給される。前記第２スイッチ素子Ｍ２の出力電流経路は基底電位に接続されるように適合化されている。この適合化の一例は、前記第２スイッチ素子Ｍ２のソースまたはエミッタを半導体チップの外部接地端子に電気的に接続することである。半導体チップの外部で前記平滑コイルＬの他端には平滑コンデンサＣ１と負荷ＺＬとが並列接続される。ＤＣ／ＤＣコンバータは更に、エラーアンプＥＡ、フィードバック回路ＦＢＣ、コンパレータＣＭＰ、ラッチＦＦを含む。前記エラーアンプＥＡは、前記平滑コンデンサＣ１と前記負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴの誤差を検出する。前記フィードバック回路ＦＢＣは、前記平滑コイルＬの前記他端に一端が接続された帰還容量Ｃｆと、前記帰還容量Ｃｆの他端に一端が接続され他端が前記平滑コイルＬの前記一端に接続された帰還抵抗Ｒｆとを含む。前記コンパレータＣＭＰは、前記エラーアンプＥＡの出力に応答する信号と前記フィードバック回路ＦＢＣの出力信号とを比較する。前記ラッチＦＦは略一定周期Ｔのタイミング信号ＴＭでセットされ、前記コンパレータＣＭＰの出力でリセットされ、その出力信号Ｑが前記スイッチングドライバＤＲＶに供給される。
【００５９】
上記した図５の第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータでは、ラッチＦＦは略一定周期Ｔのタイミング信号ＴＭでセットされることによって、スイッチングドライバＤＲＶは第１期間において第１スイッチ素子Ｍ１をオン状態に制御するともに第２スイッチ素子Ｍ２をオフ状態に制御する。従って、従って、第１期間に入力ＤＣ電圧ＶＩＮから第１スイッチ素子Ｍ１と平滑コイルＬとを介して平滑コンデンサＣ１と負荷ＺＬとの並列接続に電流が供給され、第１期間に平滑コイルＬにエネルギーが蓄積される。エラーアンプＥＡの出力Ｖｅとフィードバック回路ＦＢＣの出力信号Ｖｆｂとがクロスオーバーすると、コンパレータＣＭＰの出力はラッチＦＦをリセットする。すると、第１期間の後の第２期間でスイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御するともに第２スイッチ素子Ｍ２をオン状態に制御する。従って、第２期間に基底電位から第２スイッチ素子Ｍ２と平滑コイルＬとを介してエネルギー放出電流としての回生電流が流れる。従って、第２期間と第１期間との比に依存する電圧損失が発生して、ＤＣ／ＤＣコンバータは前記降圧動作を行う。負荷変動によって負荷ＺＬの電流が若干増大すると、第２期間の間でのフィードバック回路ＦＢＣの出力信号Ｖｆｂの変化量も若干増大する。しかし、フィードバック回路ＦＢＣの出力信号ＶｆｂからスイッチングドライバＤＲＶへの負帰還によって、前記平滑コンデンサＣ１と前記負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴは略安定に維持される。従って、第１期間と第２期間との和のスイッチング期間は略一定周期Ｔのタイミング信号ＴＭで決定されるのでノイズのレベルを低減することができる。
【００６０】
尚、図５に示すように平滑コンデンサＣ１と負荷ＺＬの並列接続に供給される出力ＤＣ電圧ＶＯＵＴが、分圧抵抗Ｒ１、Ｒ２によって分圧される。この分圧電圧がエラーアンプＥＡの反転入力端子に供給され、エラーアンプＥＡの反転入力端子には基準電圧Ｖｒｅｆが供給されている。エラーアンプＥＡの出力はコンパレータＣＭＰの反転入力端子に供給され、コンパレータＣＭＰの非反転入力端子にはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが供給される。コンパレータＣＭＰの出力はラッチ回路ＦＦのリセット入力Ｒに供給され、ラッチ回路ＦＦのセット入力Ｓには略一定周期Ｔのタイミング信号ＴＭが供給される。従って、図６に示すようにラッチ回路ＦＦがタイミング信号ＴＭによってセットされると、ラッチ回路ＦＦの出力信号Ｑはハイレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがハイレベルとなり、スイッチングドライバＤＲＶはＰチャンネルＭＯＳトランジスタの第１スイッチ素子Ｍ１をオン状態に制御し、ＮチャンネルＭＯＳトランジスタの第２スイッチ素子Ｍ２をオフ状態に制御する。従って、平滑コイルＬにエネルギーが蓄積される第１期間の動作が行われる。エラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂがわずかに上昇すると、コンパレータＣＭＰの出力はハイレベルとなる。ラッチ回路ＦＦはコンパレータＣＭＰのハイレベル出力によってリセットされて、出力信号Ｑはローレベルとなる。すると、スイッチングドライバＤＲＶの入力ＤＲＶ＿Ｉｎがローレベルとなり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。
【００６１】
一方、本発明者等が図５の第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを詳細に検討したところ、次のような点が明らかとされた。
【００６２】
これは、図５のＤＣ／ＤＣコンバータの負荷ＺＬの電流が極めて異常に大きな電流となる際に、下記の事項が発生する。これは図７に示すように、負荷電流の異常な増大によってエラーアンプＥＡの出力Ｖｅへのフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの上昇が遅延される。この遅延された第１期間に第１スイッチ素子Ｍ１がオン状態に制御されて、負荷ＺＬに供給される出力ＤＣ電圧ＶＯＵＴの低下を補償しようとする。遅延された第１期間の最後にエラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが高くなり、コンパレータＣＭＰのハイレベル出力により、ラッチＦＦがリセットされる。すると、第２期間となり、スイッチングドライバＤＲＶは第１スイッチ素子Ｍ１をオフ状態に制御して、第２スイッチ素子Ｍ２をオン状態に制御する。従って、平滑コイルＬからエネルギーが放出される第２期間の動作が行われる。しかし、図７に示すように第１期間の延長により、第２期間が短縮されて、フィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの低下が不十分なレベルで一定周期Ｔのタイミング信号ＴＭによりラッチＦＦがセットされる。すると、第１期間の動作が開始され、フィードバック電圧Ｖｆｂは不十分な低下レベルから上昇する。従って、この時には第１期間は短縮されて、短縮された第１期間の最後に最後にエラーアンプＥＡの出力Ｖｅよりもフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが高くなり、コンパレータＣＭＰのハイレベル出力により、ラッチＦＦがリセットされる。すると、図７のラッチＦＦの出力Ｑ（ＦＦＱ）のハイレベル期間とローレベル期間との長さが不安定となる。特に、短縮された第１期間と短縮された第２期間とでは、ラッチＦＦの出力Ｑは高い周波数成分を含むこととなる。この高い周波数成分はＤＣ／ＤＣコンバータの異常発振動作の原因となることが危惧される。
【００６３】
図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図である。尚、図９は図８に示した第２の本発明の改良の形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。
【００６４】
図８の回路は、図５の回路に誤差電圧修正回路ＥＶＣＣを追加したものである。図８の誤差電圧修正回路ＥＶＣＣは、ラッチＦＦの出力Ｑで制御される制御スイッチＭ３、エラーアンプＥＡの出力とコンパレータＣＭＰの入力とを高インピーダンスにする回路としてのトランスミッションゲートＴＧとを本質的に含んでいる。誤差電圧修正回路ＥＶＣＣの抵抗Ｒ３とコンデンサーＣ４とは、誤差電圧修正回路ＥＶＣＣからの出力電圧Ｖｓの変化速度（放電時定数）を調整するための素子である。また、誤差電圧修正回路ＥＶＣＣのインバータＩＮＶはラッチＦＦの出力Ｑがハイレベルとなった時に、ＣＭＯＳアナログスイッチで構成されたトランスミッションゲートＴＧを高インピーダンスにするためのものである。
【００６５】
図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図で、負荷電流の異常な増大が発生したとする。すると、タイミング信号ＴＭによるラッチＦＦがセットされ、出力Ｑがハイレベルとなって第１期間の動作が開始する。ラッチＦＦの出力Ｑのローレベルからハイレベルの変化によって、誤差電圧修正回路ＥＶＣＣでは制御スイッチＭ３がオン状態に制御され、トランスミッションゲートＴＧは高インピーダンスであるオフ状態に制御される。すると図９に示すように誤差電圧修正回路ＥＶＣＣからの出力電圧ＶｓはエラーアンプＥＡの誤差出力Ｖｅよりも低下することになる。また、コンパレータＣＭＰはフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂと誤差電圧修正回路ＥＶＣＣからの出力電圧Ｖｓとを比較する動作に変更されている。従って、負荷電流の異常な増大によってフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂの上昇が遅延されも、コンパレータＣＭＰによる比較対象である誤差電圧修正回路ＥＶＣＣの出力電圧Ｖｓも低下している。出力電圧Ｖｓの変化は、抵抗Ｒ３とコンデンサーＣ４とによって決定される。従って、図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータでは、図７で示した第１期間の著しい延長が回避され、またフィードバック回路ＦＢＣからのフィードバック電圧Ｖｆｂが十分なレベルまで低下している。
【００６６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６７】
例えば、図１の実施形態で、ＰチャンネルＭＯＳトランジスタＭ１は、ＰＮＰ型バイポーラトランジスタに置換されることができる。またＮチャンネルＭＯＳトランジスタＭ２は、ＮＰＮ型バイポーラトランジスタに置換されることができる。同様に、図８のトランスミッションゲートＴＧを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスは、それぞれＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタに置換されることができる。
【００６８】
ＤＣ／ＤＣコンバータの平滑コイルＬはチップ外部のインダクタ素子以外に半導体チップ上に半導体プロセスで形成されるスパイラルコイルでも良く、半導体チップを封止するパッケージ内部のリードフレームの一部を利用するパッケージ内部のコイルでも良い。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第１の動作モード（降圧出力モード）における回路構成と回路動作を示す波形図とである
【図２】図２は、本発明の一つの実施形態によるＤＣ／ＤＣコンバータの第２の動作モード（昇圧出力モード）における回路構成と回路動作を示す波形図とである。
【図３】図３は、図１に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第１の動作モード（降圧出力モード）を行う際の回路各部の波形を示している。
【図４】図４は、図２に示した第１の本発明の一つの実施形態によるＤＣ／ＤＣコンバータが第２の動作モード（昇圧出力モード）を行う際の回路各部の波形を示している。
【図５】図５は、第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータを示す回路図である。
【図６】図６は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。
【図７】図７は図５に示した第２の本発明のひとつの形態によるＤＣ／ＤＣコンバータの過負荷状態での動作を説明するための波形図である
【図８】図８は第２の本発明の改良の形態によるＤＣ／ＤＣコンバータを示す回路図である。
【図９】図９は図８に示した第２の本発明の改良の形態によるＤＣ／ＤＣコンバータの動作を説明するための波形図である。
【符号の説明】
【００７０】
ＤＲＶ  スイッチングドライバ
Ｍ１  第１スイッチ素子
Ｍ２  第２スイッチ素子
Ｌ  平滑コイル
Ｃ１  平滑コンデンサ
ＺＬ  負荷
ＶＩＮ  入力ＤＣ電圧
ＶＯＵＴ  出力ＤＣ電圧
【図１】
0004721274.tif 000002
【図２】
0004721274.tif 000003
【図３】
0004721274.tif 000004
【図４】
0004721274.tif 000005
【図５】
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【図６】
0004721274.tif 000007
【図７】
0004721274.tif 000008
【図８】
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【図９】
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