(57)【特許請求の範囲】
【請求項１】
半導体基体上に形成された第１の導電層と、
上記第１の導電層を覆って形成された第１の絶縁層と、
上記第１の絶縁層上に形成された第１の配線導電層と、
上記第１の配線導電層を覆って形成された第２の絶縁層と、
上記第２の絶縁層上に、該第２の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように塗布により形成された有機系あるいは無機系の第３の絶縁層と、
上記第３の絶縁層上に形成された第４の絶縁層と、上記第４の絶縁層上に形成された第２の配線導電層と
を有し、
上記第１の配線導電層にスリットが形成され、上記スリット間が、上記第１の導電層と上記第２の配線導電層の両方によって、電気的に連結している
半薄体装置。
【請求項２】
上記第３の絶縁層が、有機系あるいは無機系ＳＯＧ膜である
請求項１記載の半導体装置。
【請求項３】
上記第１の配線導電層のスリットは、上記第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも５０％以上開放する間隔とする
請求項１記載の半導体装置。
【請求項４】
上記第１の導電層および第１の配線導電層が、受光素子に対する電極を構成する導電体層である
請求項１に記載の半導体装置。
【請求項５】
上記第１の導電層および第１の配線導電層が、上記受光素子のグランド（接地）側の電極を構成する導電層であり、上記第２の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している
請求項４記載の半導体装置。
【請求項６】
上記第１の配線導電層が、上記第１の絶縁層に穿設された第１コンタクトホールを通じて、上記第１の導電層と接続している
請求項１記載の半導体装置。
【請求項７】
上記第１の配線導電層が、上記第２、第３および第４の絶縁層、あるいは、上記第２および第４の絶縁層に穿設された第２コンタクトホールを通じて、上記第２の配線導電層と接続している
請求項１記載の半導体装置。
【請求項８】
上記第１の導電層が膜厚２００ｎｍ以下であり、かつ、上記第１の配線導電層が膜厚８００ｎｍ以上である
請求項１に記載の半導体装置。
【請求項９】
半導体基体に第１の導電層を形成する工程と、
上記第１の導電層上に、第１の絶縁層を形成する工程と、
上記第１の絶縁層上に、スリットを有する第１の配線導電層を形成する工程と、
上記第１の配線導電層上に、全面に第２の絶縁層を形成する工程と、
上記第２の絶縁層の表面に、有機系あるいは無機系の第３の絶縁層を塗布により形成して、上記第２の絶縁層の表面を平坦化する工程と、
全面に第４の絶縁層を形成する工程と、
少なくとも上記第２および第４の絶縁層による層間絶縁層上に、第２の配線導電層を形成する工程と
を有し、
上記第１の導電層および上記第２の配線導電層を、上記第１の配線導電層の上記スリット間を跨ぐように形成し、上記第１の絶縁層に穿設した第１のコンタクトホール、および、上記第２、第３および第４の絶縁層あるいは上記第２および第４の絶縁層に穿設した第２のコンタクトホールを通じて、上記スリットによって分断された上記第１の配線導電層を相互に連結する連結配線部を形成する
半導体装置の製造方法。
【請求項１０】
上記第１の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも５０％以上開放する
請求項９記載の半導体装置の製造方法。
【請求項１１】
上記第１の導電層および第１の配線導電層が、受光素子に対する電極を構成する導電層である
請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法、特に２層の配線導電層が、層間絶縁層を介して積層されてなる半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
大集積回路ＬＳＩなどの半導体集積回路装置、例えばフォトダイオードを有する半導体集積回路、いわゆるフォトダイオードＩＣなどにおいては、２層以上の配線導電層、例えば金属配線層が、層間絶縁層を介して積層された構成がしばしば採られる。
この場合、配線導電層、特に上層配線導電層の形成にあたり、下層配線導電層のパターンに応じた段差が存在すると、これによって上層配線導電層に段切れが発生するなど、信頼性や歩留りに問題が生じる。
【０００３】
そこで、上層配線導電層の被着面となる層間絶縁層の表面の平坦化が図られる。この方法による半導体装置の製造方法について、図面を参照して、以下に説明する。
【０００４】
まず、図１０に示すように、例えば不図示の半導体素子が形成された半導体基体１０１の表面に、酸化シリコンによる絶縁層１０２を形成し、その上に例えば電極を形成する下層配線導電層（第１の配線導電層という）１０３を所定のパターンで形成し、さらに、例えばＣＶＤ（Chemical Vapor Deposition ）法により全面に酸化シリコンを堆積させ、第１の絶縁層１０４を形成する。
次に、第１の絶縁層１０４の表面に形成された段部１０６を埋め込むように、有機系ＳＯＧ（Spin on Glass ）膜などの有機系絶縁層１０５をスピンコート法などにより形成する。
【０００５】
次に、図１１に示すように、有機系絶縁層１０５に対するエッチバックを行う。このように、第１の絶縁層１０４の平坦部における有機系絶縁層１０５を排除する程度のエッチバックを行うと、段部１０６の側面部の実質的膜厚が大なる部分が残され、その結果、段部１０６が有機系絶縁層１０５によって埋め込まれて、なだらかな傾きとされて表面の平坦化がなされる。
【０００６】
次に、図１２に示すように、有機系絶縁層１０５の上層に全面に、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、第２の絶縁層１０７を形成する。これにより、第１の絶縁層１０４、有機系絶縁層１０５および第２の絶縁層１０７から、層間絶縁層１０８が構成される。
このようにして形成された層間絶縁層１０８は、有機系絶縁層１０５によって段部１０６が緩和され、さらに、いわゆるカバレージのよいＣＶＤ法によって形成した第２の絶縁層１０７によって、その表面が良好に平坦化される。また、この第２の絶縁層１０７によって有機系絶縁層１０５の保護がなされる。
【０００７】
このようにして平坦化された層間絶縁層１０８上には、図示しないが、上層の配線導電層（第２の配線導電層という）が所定のパターンに形成され、層間絶縁層１０８に穿設したコンタクトホールを通じて、第１の配線導電層１０３のお所定部に電気的に接続される。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の方法によって第２の配線導電層の被着面となる層間絶縁層の表面の平坦化を行う場合、必ずしも良好な平坦化がなされない場合が生じた。また、その原因は、下層の第１の配線導電層のパターンに依存することが判明した。
【０００９】
即ち、第１の配線導電層のパターンが、ある部分を包囲するか、挟み込む状態になるとき、有機系絶縁層の塗布時の有機系絶縁層塗料の流延を阻害し、これに起因して有機系絶縁層の厚さむらが顕著に発生し、上述の有機系絶縁層のエッチバックにおいて、残存させる有機系絶縁層に過不足が発生することが究明された。そして、半導体装置の製造においては、半導体ウェーハに複数個の半導体チップ（半導体装置）を同時に作成し、これらをウェーハから分断（ダイシング）する方法がとられるが、上記の有機系絶縁層の厚さむらは、ウェーハの周辺部で著しく発生する。
【００１０】
図１３は、上記のように、第１の配線導電層のパターンがある部分を包囲する、あるいは挟み込む状態となった構造を有するフォトダイオードの平面図である。
フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、例えばｐ型不純物を含有するアノード層が形成されており、その表層領域にｎ型不純物を含有するカソード層４が形成されており、フォトダイオードＰＤの外周領域において、ｐ型半導体層５が形成されて、フォトダイオードＰＤ領域を素子分離している。
上記のフォトダイオードが形成されたシリコン半導体基体１の表面に、例えば酸化シリコンからなる表層絶縁層が形成され、アノード層５に達するコンタクト窓６ＷＡおよびカソード層４に達するコンタクト窓６ＷＣが穿設され、アノード電極７Ａおよびカソード電極７Ｃがそれぞれコンタクト窓（６ＷＡ，６ＷＣ）に埋め込まれて形成されており、当該アノード電極７Ａおよびカソード電極７Ｃから第１の配線導電層が構成されている。
【００１１】
上記の第１の配線導電層の上層に、所定の層間絶縁層が形成され、さらに第２の配線導電層２２が、層間絶縁層に穿設されたコンタクト窓を介して層間絶縁層の上層に第１の配線導電層に接続して所定のパターンで形成されている。
上記の層間絶縁層は、例えば酸化シリコンからなる第１の絶縁層、ＳＯＧなどからなる第２の絶縁層および酸化シリコンからなる第３の絶縁層３３からなる構成とすることができるが、この場合、第２絶縁層を形成するために、ＳＯＧを塗布する工程において、第１の配線導電層のパターンが、フォトダイオード領域を挟み込む状態となっているので、第１の配線導電層による段部がいわば堰堤となってしまい、第２の絶縁層となる絶縁層塗料の流延を阻害し、これに起因して有機系絶縁層の厚さむらが顕著に発生することになる。
【００１２】
また、上記の問題が発生する別のフォトダイオードの例について以下に説明する。
図１４（ａ）は、上記フォトダイオード部分の平面図であり、図１４（ｂ）は図１４（ｂ）中のＡ−Ａ’における断面図である。
フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３が形成されており、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４が形成されており、ＰＩＮ型のフォトダイオードが形成されている。
また、フォトダイオードＰＤの外周領域において、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように、上記ｎ型半導体層４よりも深くまで、ｐ型不純物を高濃度に含有する第３ｐ型半導体層５が形成されて、フォトダイオードＰＤ領域を素子分離している。
【００１３】
上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に、例えば酸化シリコンからなる表層絶縁層６が形成され、第３ｐ型半導体層５に達するコンタクト窓が穿設されて、第３ｐ型半導体層５にオーミックコンタクトする下側導電層２０が、ｎ型半導体層４の領域を包囲する連続した堰堤のパターンで形成されている。
上記の下側導電層２０の上層に、例えば酸化シリコンからなる第１の絶縁層３１が形成されており、下側導電層２０に達するコンタクト窓３１Ｗが穿設されており、コンタクト窓３１Ｗ内に埋め込まれて、下側導電層２０にオーミックコンタクトする第１の配線導電層２１が、例えば８００ｎｍ以上の膜厚で、ｎ型半導体層４の領域を包囲する連続した堰堤のパターンで形成されている。
【００１４】
上記の第１の配線導電層２１の上層に、例えば酸化シリコンからなる第２の絶縁層３２が形成され、第２の絶縁層３２の表面に発生した段部（不図示）の側面に、当該段部を平坦化するように、有機系ＳＯＧ（Spin on Glass ）などからなる第３の絶縁層が形成されている。
第３の絶縁層は全面にエッチバックされており、第１の配線導電層２１に起因する第２の絶縁層３２の表面に発生した段部３２Ａの側面に残されるのみとなっている。
さらに、その上層に全面に例えば酸化シリコンからなる第４の絶縁層３４が形成されている。
上記の第２の絶縁層３２、第３の絶縁層３３および第４の絶縁層３４から、層間絶縁層３０が構成されている。
以上のようにして、下側導電層２０、および第１の配線導電層２１から、ＰＩＮ型のフォトダイオードの第３ｐ型半導体層５に接続するアノード電極ＥA が形成されており、一方、上記のＰＩＮ型のフォトダイオードのｎ型半導体層４に達するコンタクト窓が穿設され、ｎ型半導体層４にオーミックコンタクトするカソード電極ＥC が形成されている。
【００１５】
上記のフォトダイオードの製造方法について説明する。
まず、図１５（ａ）に示すように、フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、イオン注入などにより、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３を形成し、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４を形成して、ＰＩＮ型のフォトダイオードを形成する。
また、フォトダイオードＰＤの外周領域において、イオン注入などにより上記ｎ型半導体層４よりも深くまでｐ型不純物導入し、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように第３ｐ型半導体層５を形成して、フォトダイオードＰＤ領域を素子分離する。
【００１６】
次に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に酸化シリコンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層６上に第３ｐ型半導体層５領域を開口するパターンのレジスト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第３ｐ型半導体層５に達するコンタクト窓を穿設する。
次に、例えばＣＶＤ法により、上記コンタクト窓内を埋め込んで全面にポリシリコンを堆積させ、パターン加工して、ｎ型半導体層４の領域を包囲する連続した堰堤のパターンで下側導電層２０を形成する。
【００１７】
次に、例えばＣＶＤ法により、下側導電層２０を被覆して全面に酸化シリコンを堆積させ、第１の絶縁層３１を形成し、下側導電層２０に達するコンタクト窓（不図示）を穿設して、コンタクト窓内を埋め込んで全面にアルミニウムあるいはその合金を例えば８００ｎｍ以上の膜厚で堆積させ、パターン加工して、第１の配線導電層２１とする。
次に、上記の第１の配線導電層２１の上層に、例えばＴＥＯＳ（tetraethylorthosilicate ）を原料とするＣＶＤ法により、全面に酸化シリコンを０．５μｍの膜厚で堆積させ、第２の絶縁層３２を形成する。
このとき、下層に第１の配線導電層２１が形成されていることに起因して、第２の絶縁層３２の表面には段部３２Ａが発生する。
【００１８】
次に、図１５（ｂ）に示すように、例えばスピンコート法により、上記段部３２Ａを埋める膜厚で無機系あるいは有機系ＳＯＧ（Spin on Glass ）などを塗布し、上記段部を平坦化するように、無機系あるいは有機系の第３の絶縁層３３を形成する。
この工程において、スピンコート法によると遠心力により塗膜がウェーハ外方方向（例えば図面上Ｆ方向）に流延するが、フォトダイオードＰＤ領域を包囲して第１の配線導電層２１によるいわば堰堤が配置されているために、第３の絶縁層の流延が阻害され、塗布される第３の絶縁層３３の厚さむらＰが発生する。
【００１９】
次に、図１５（ｃ）に示すように、第３の絶縁層３３に対して全面にエッチバックを行う。この結果、段部３２Ａの側面部の第３の絶縁層３３が残され、急峻な段差の緩和、すなわち平坦化がなされる。
【００２０】
以降の工程としては、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により全面に酸化シリコンを堆積させ、第４絶縁層３４を形成し、以上で、図１４に示す本実施形態の半導体装置を製造することができる。
【００２１】
上記のフォトダイオードの製造方法においては、第３の絶縁層としてＳＯＧを塗布するときに、第１の配線導電層のパターンがフォトダイオード領域を包囲する状態となっているので、第１の配線導電層による段部がいわば堰堤となってしまい、第３の絶縁層となる絶縁層塗料の流延を阻害し、これに起因して絶縁層の厚さむらが顕著に発生することになる。
【００２２】
本発明は上記の問題点に鑑みてなされたものであり、従って本発明の目的は、フォトダイオードなど、２層の配線導電層が層間絶縁層を介して積層されてなる半導体装置を製造する場合に、有機系あるいは無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減して製造することが可能な半導体装置およびその製造方法を提供することである。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基体上に形成された第１の配線導電層と、上記第１の配線導電層を覆って形成された第１の絶縁層と、上記第１の絶縁層上に、該第１の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように形成された無機系の第２の絶縁層と、上記第２の絶縁層上に形成された第３の絶縁層と、上記第３の絶縁層上に形成された第２の配線導電層とを有し、上記第１の配線導電層にスリットが形成され、上記スリット間が、上記第２の配線導電層によって、電気的に連結している。
【００２４】
上記の本発明の半導体装置は、好適には、上記第２の絶縁層が、無機系ＳＯＧ膜である。
【００２５】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層のスリットは、上記第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも５０％以上開放する間隔とする。
【００２６】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層が、受光素子に対する電極を構成する導電体層である。
さらに好適には、上記第１の配線導電層が、上記受光素子のグランド（接地）側の電極を構成する導電層であり、上記第２の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している。
【００２７】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層が、上記第１、第２および第３の絶縁層、あるいは、上記第１および第３の絶縁層に穿設された第１コンタクトホールを通じて、上記第２の配線導電層と接続している。
【００２８】
上記の本発明の半導体装置は、半導体基体上に第１の配線導電層が形成され、その上層に第１の絶縁層が形成され、その表面に発生した段部の側面に、当該段部を平坦化するように形成された無機系ＳＯＧ膜などの無機系の第２の絶縁層が形成されており、さらにその上層に第３の絶縁層および第２の配線導電層が形成されている構成において、第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を例えば５０％以上開放する間隔で、第１の配線導電層にスリットが形成され、スリット間が第２の配線導電層によって、電気的に連結している構成である。
【００２９】
上記の本発明の半導体装置によれば、第１の配線導電層にスリットが形成されているので、その製造工程における無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００３０】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基体にスリットを有する第１の配線導電層を形成する工程と、上記第１の配線導電層上に、全面に第１の絶縁層を形成する工程と、上記第１の絶縁層の表面に、無機系の第２の絶縁層を形成して、上記第１の絶縁層の表面を平坦化する工程と、全面に第３の絶縁層を形成する工程と、少なくとも上記第１および第３の絶縁層による層間絶縁層上に、第２の配線導電層を形成する工程とを有し、上記第２の配線導電層を、上記第１の配線導電層の上記スリット間を跨ぐように形成し、上記層間絶縁層に穿設した第１のコンタクトホールを通じて上記スリットによって分断された上記第１の配線導電層を相互に連結する連結配線部を形成する。
【００３１】
上記の本発明の半導体装置の製造方法は、好適には、上記第１の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも５０％以上開放する。
【００３２】
上記の本発明の半導体装置の製造方法は、好適には、上記第１の配線導電層が、受光素子に対する電極を構成する導電層である。
【００３３】
上記の本発明の半導体装置の製造方法は、半導体基体にスリットを有する第１の配線導電層を形成し、その上層に全面に第１の絶縁層を形成し、その表面に無機系の第２の絶縁層を形成する。次に、第１の絶縁層の表面を平坦化して、全面に第３の絶縁層を形成する。次に、少なくとも第１および第３の絶縁層による層間絶縁層上に、第２の配線導電層を形成する。ここで、第１の配線導電層は、第１の配線導電層のスリット間を跨ぐように形成し、層間絶縁層に穿設した第１のコンタクトホールを通じてスリットによって分断された第１の配線導電層を相互に連結するように形成する。
【００３４】
上記の本発明の半導体装置の製造方法によれば、第１の配線導電層にスリットを形成するので、無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００３５】
また、上記の目的を達成するため、本発明の半導体装置は、半導体基体上に形成された第１の導電層と、上記第１の導電層を覆って形成された第１の絶縁層と、上記第１の絶縁層上に形成された第１の配線導電層と、上記第１の配線導電層を覆って形成された第２の絶縁層と、上記第２の絶縁層上に、該第２の絶縁層の表面に発生した段部の側面に、当該段部を平坦化するように形成された有機系あるいは無機系の第３の絶縁層と、上記第３の絶縁層上に形成された第４の絶縁層と、上記第４の絶縁層上に形成された第２の配線導電層とを有し、上記第１の配線導電層にスリットが形成され、上記スリット間が、上記第２の配線導電層あるいは上記第１の導電層と上記第２の配線導電層の両方によって、電気的に連結している。
【００３６】
上記の本発明の半導体装置は、好適には、上記第３の絶縁層が、有機系あるいは無機系ＳＯＧ膜である。
【００３７】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層のスリットは、上記第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を少なくとも５０％以上開放する間隔とする。
【００３８】
上記の本発明の半導体装置は、好適には、上記第１の導電層および第１の配線導電層が、受光素子に対する電極を構成する導電体層である。
さらに好適には、上記第１の導電層および第１の配線導電層が、上記受光素子のグランド（接地）側の電極を構成する導電層であり、上記第２の配線導電層が、上記受光素子の受光面を区画する遮光体として用いられ、グランドに接続している。
【００３９】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層が、上記第１の絶縁層に穿設された第１コンタクトホールを通じて、上記第１の導電層と接続している。
【００４０】
上記の本発明の半導体装置は、好適には、上記第１の配線導電層が、上記第２、第３および第４の絶縁層、あるいは、上記第２および第４の絶縁層に穿設された第２コンタクトホールを通じて、上記第２の配線導電層と接続している。
【００４１】
上記の本発明の半導体装置は、好適には、上記第１の導電層が膜厚２００ｎｍ以下であり、かつ、上記第１の配線導電層が膜厚８００ｎｍ以上である。
【００４２】
上記の本発明の半導体装置は、半導体基体上に第１の導電層が形成され、その上層に第１の絶縁層が形成され、その上層に第１の配線導電層が形成され、その上層に第２の絶縁層が形成され、その表面に発生した段部の側面に、当該段部を平坦化するように形成された有機系あるいは無機系ＳＯＧ膜など、有機系あるいは無機系の第３の絶縁層が形成されており、さらにその上層に第４の絶縁層および第２の配線導電層が形成されている構成において、第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を例えば５０％以上開放する間隔で、第１の配線導電層にスリットが形成され、スリット間が第２の配線導電層によって、電気的に連結している構成である。
【００４３】
上記の本発明の半導体装置によれば、第１の配線導電層にスリットが形成されているので、その製造工程における無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００４４】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基体に第１の導電層を形成する工程と、上記第１の導電層上に、第１の絶縁層を形成する工程と、上記第１の絶縁層上に、スリットを有する第１の配線導電層を形成する工程と、上記第１の配線導電層上に、全面に第２の絶縁層を形成する工程と、上記第２の絶縁層の表面に、有機系あるいは無機系の第３の絶縁層を形成して、上記第２の絶縁層の表面を平坦化する工程と、全面に第４の絶縁層を形成する工程と、少なくとも上記第２および第４の絶縁層による層間絶縁層上に、第２の配線導電層を形成する工程とを有し、上記第１の導電層および上記第２の配線導電層を、上記第１の配線導電層の上記スリット間を跨ぐように形成し、上記第１の絶縁層に穿設した第１のコンタクトホール、および、上記第２、第３および第４の絶縁層あるいは上記第２および第４の絶縁層に穿設した第２のコンタクトホールを通じて、上記スリットによって分断された上記第１の配線導電層を相互に連結する連結配線部を形成する。
【００４５】
上記の本発明の半導体装置の製造方法は、好適には、上記第１の配線導電層はのスリットは、当該配線層によって包囲あるいは挟み込まれる領域に対し、当該領域の周囲を少なくとも５０％以上開放する。
【００４６】
上記の本発明の半導体装置の製造方法は、好適には、上記第１の導電層および第１の配線導電層が、受光素子に対する電極を構成する導電層である。
【００４７】
上記の本発明の半導体装置の製造方法は、半導体基体に第１の導電層を形成し、その上層に第１の絶縁層を形成する。次に、その上層にスリットを有する第１の配線導電層を形成し、その上層に全面に第２の絶縁層を形成する。第２の絶縁層の表面に、有機系あるいは無機系の第３の絶縁層を形成して、第２の絶縁層の表面を平坦化する。さらに、全面に第４の絶縁層と、少なくとも第２および第４の絶縁層による層間絶縁層上に、第２の配線導電層を形成する。ここで、第１の導電層および第２の配線導電層を、第１の配線導電層のスリット間を跨ぐように形成し、第１の絶縁層に穿設した第１のコンタクトホール、および、第２、第３および第４の絶縁層あるいは第２および第４の絶縁層に穿設した第２のコンタクトホールを通じて、スリットによって分断された第１の配線導電層を相互に連結するように形成する。
【００４８】
上記の本発明の半導体装置の製造方法によれば、第１の配線導電層にスリットを形成するので、有機系あるいは無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００４９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００５０】
第１実施形態
本実施形態に係る半導体装置は、フォトダイオードＩＣである。
図１は、本実施形態に係るフォトダイオードＩＣの要部であるフォトダイオード部分の平面図であり、図２は図１中のＡ−Ａ’における断面図である。
フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３が形成されており、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４が形成されており、ＰＩＮ型のフォトダイオードが形成されている。
また、フォトダイオードＰＤの外周領域において、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように、上記ｎ型半導体層４よりも深くまで、ｐ型不純物を高濃度に含有する第３ｐ型半導体層５が形成されて、フォトダイオードＰＤ領域を素子分離している。
【００５１】
上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に、例えば酸化シリコンからなる表層絶縁層６が形成されている。
表層絶縁層６には、第３ｐ型半導体層５に達するコンタクト窓６ＷＡおよびｎ型半導体層４に達するコンタクト窓６ＷＣが穿設されている。
上記の第３ｐ型半導体層５およびｎ型半導体層４にオーミックコンタクトするアノード電極７Ａおよびカソード電極７Ｃが、それぞれコンタクト窓（６ＷＡ，６ＷＣ）に埋め込まれて形成されており、当該アノード電極７Ａおよびカソード電極７Ｃから第１の配線導電層２１が構成されている。
【００５２】
上記の第１の配線導電層２１の上層に、例えば酸化シリコンからなる第１の絶縁層３１が形成され、第１の絶縁層３１の表面に発生した段部３１Ａの側面に、当該段部を平坦化するように、無機系ＳＯＧ（Spin on Glass ）などからなる無機系の第２の絶縁層３２が形成されている。
さらに、その上層に全面に例えば酸化シリコンからなる第３の絶縁層３３が形成されている。
上記の第１の絶縁層３１、第２の絶縁層３２および第３の絶縁層３３から、層間絶縁層３０が構成されている。
【００５３】
上記の層間絶縁層３０（具体的には第１の絶縁層３１および第３の絶縁層３３が形成された部分）を貫通して、第１の配線導電層２１に達するコンタクト窓３０Ｗが穿設されている。
上記の第１の配線導電層２１に接続する第２の配線導電層２２が、コンタクト窓３０Ｗに埋め込まれて、第３の絶縁層３３上に所定のパターンで形成されている。
【００５４】
上記の構成において、上記第１の配線導電層が、受光素子に対する電極を構成する導電体層であることが好ましく、さらに、第１の配線導電層が、上記受光素子のグランド（接地）側の電極を構成する導電層であり、第２の配線導電層が、受光素子の受光面を区画する遮光体として用いられ、グランドに接続している構成とすることが好ましい。
【００５５】
上記の構成において、第１の配線導電層２１のパターンとしては、フォトダイオードＰＤ領域を挟んで両側に、第１の配線導電層２１を構成するアノード電極７Ａおよびカソード電極７Ｃが対向するパターンとされるが、ここで、本実施形態においては、第１の配線導電層２１にスリットＳＬが形成されている。即ち、アノード電極７Ａには距離ＬＳＡの間隔のスリットが形成され、カソード電極７Ｃには距離ＬＳＣの間隔のスリットが形成されている。上記のスリットＳＬは、第１の配線導電層２１によって挟み込まれる領域に対し、当該領域を５０％以上開放する間隔で設けられていることが好ましい。
上記のスリットＳＬにより分断されたアノード電極７Ａおよびカソード電極７Ｃが、それぞれ第３ｐ型半導体層５およびｎ型半導体層４にオーミックコンタクトしており、さらに、スリットＳＬにより分断されたアノード電極７Ａ相互およびカソード電極７Ｃ相互が、その上層に形成された第２の配線導電層２２の一部として形成された連結部２２Ｓにより電気的に連結されている。即ち、連結部２２Ｓは、層間絶縁層３０に穿設されたコンタクト窓３０Ｗを通じて、電気的にアノード電極７Ａ相互およびカソード電極７Ｃ相互を連結している。
【００５６】
上記の本実施形態の半導体装置は、第１の配線導電層２１によって挟み込まれる領域に対し、当該領域を例えば５０％以上開放する間隔で、第１の配線導電層にスリットが形成され、スリット間が第２の配線導電層によって、電気的に連結している構成となっている。
従って、上記の本実施形態の半導体装置によれば、その製造工程における無機系ＳＯＧ膜などの無機系の第２の絶縁層を塗布して平坦化処理を行う工程において、フォトダイオードＰＤ領域を挟んで両側にアノード電極７Ａおよびカソード電極７Ｃからなる第１の配線導電層２１によるいわば堰堤が配置されているにもかかわらず、上記スリットＳＬが設けられていることにより、この無機系の第２の絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００５７】
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図３に示すように、フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、イオン注入などにより、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３を形成し、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４を形成して、ＰＩＮ型のフォトダイオードを形成する。
また、フォトダイオードＰＤの外周領域において、イオン注入などにより上記ｎ型半導体層４よりも深くまでｐ型不純物導入し、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように第３ｐ型半導体層５を形成して、フォトダイオードＰＤ領域を素子分離する。
【００５８】
次に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に酸化シリコンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層６上に第３ｐ型半導体層５領域およびｎ型半導体層４領域を開口するパターンのレジスト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第３ｐ型半導体層５に達するコンタクト窓６ＷＡおよびｎ型半導体層４に達するコンタクト窓６ＷＣを穿設する。
【００５９】
次に、例えばスパッタリング法により、コンタクト窓６ＷＡおよびコンタクト窓６ＷＣ内を埋め込んで全面にＡｌ合金を０．８μｍの膜厚で堆積させ、フォトリソグラフィー工程およびエッチング工程により、当該Ａｌ合金膜をパターン加工して、コンタクト窓６ＷＡおよびコンタクト窓６ＷＣを通じて第３ｐ型半導体層５およびｎ型半導体層４にオーミックコンタクトするアノード電極７Ａおよびカソード電極７Ｃからなる第１の配線導電層２１を形成する。
ここで、アノード電極７Ａおよびカソード電極７Ｃは、例えば図５に示すパターンで形成する。即ち、アノード電極７Ａは距離ＬＳＡの間隔のスリットをもって２つの部分に、また、カソード電極７Ｃは距離ＬＳＣの間隔のスリットをもって同様に２つの部分に分断して、上記アノード電極７Ａとカソード電極７Ｃがフォトダイオードの中央領域を挟んで対向するように形成する。
上記のスリットＳＬは、第１の配線導電層２１（アノード電極７Ａおよびカソード電極７Ｃ）によって挟み込まれる領域に対し、当該領域を５０％以上開放する間隔で設けることが好ましい。
【００６０】
次に、上記の第１の配線導電層２１（アノード電極７Ａおよびカソード電極７Ｃ）の上層に、例えばＴＥＯＳ（tetraethylorthosilicate ）を原料とするＣＶＤ法により、全面に酸化シリコンを０．５μｍの膜厚で堆積させ、第１の絶縁層３１を形成する。
このとき、下層に第１の配線導電層２１が形成されていることに起因して、第１の絶縁層３１の表面には段部３１Ａが発生している。
【００６１】
次に、例えばスピンコート法により、上記段部３１Ａを埋める膜厚で無機系ＳＯＧ（Spin on Glass ）などを塗布し、上記段部３１Ａを平坦化するように無機系の第２の絶縁層３２を形成する。
この工程において、フォトダイオードＰＤ領域を挟んで両側にアノード電極７Ａおよびカソード電極７Ｃからなる第１の配線導電層２１によるいわば堰堤が配置されているにもかかわらず、上記スリットＳＬが設けられていることにより、この無機系の第２の絶縁層の流延を阻害することなく、塗布される第２の絶縁層３２の厚さむらの程度を低減することが可能である。
【００６２】
次に、図４に示すように、無機系ＳＯＧなどからなる無機系の第２の絶縁層３２に対して、全面にエッチバックを行う。この結果、第１の絶縁層３１の表面に形成されている段部３１Ａの側面部の第２の絶縁層３２が残され、急峻な段差３１Ａの緩和、すなわち平坦化がなされる。
【００６３】
次に、上記の第２の絶縁層３２により平坦化された表面上に、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により全面に酸化シリコンを堆積させ、第３絶縁層３３を形成する。以上で、第１の絶縁層３１、第２の絶縁層３２および第３の絶縁層３３から構成される層間絶縁層３０が形成される。
次に、フォトリソグラフィー工程により不図示のレジスト膜をパターン形成し、ＲＩＥなどのエッチングを行って、上記の層間絶縁層３０（具体的には第１の絶縁層３１および第３の絶縁層３３が形成された部分）を貫通して、第１の配線導電層２１に達するコンタクト窓３０Ｗを穿設し、さらに、例えば蒸着やスパッタリング法により、コンタクト窓３０Ｗに埋め込んでＡｌなどの導電性材料を全面に堆積させ、フォトリソグラフィー工程により所定のパターン、即ち、層間絶縁層３０に穿設されたコンタクト窓３０Ｗを通じて、スリットＳＬにより分断されたアノード電極７Ａ相互およびカソード電極７Ｃ相互を電気的に連結する連結部２２Ｓを含むパターンに加工して、第１の配線導電層２１に接続する第２の配線導電層２２を第３の絶縁層３３上に所定のパターンで形成する。
以上で、図１および図２に示す本実施形態の半導体装置を製造することができる。
【００６４】
本実施形態に係る半導体装置の製造方法によれば、第１の配線導電層にスリットを形成するので、無機系の絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００６５】
また、本実施形態に係る半導体装置の製造方法は、第１の配線導電層２１にスリットＳＬを設けるが、このスリットＳＬのパターン加工は第１の配線導電層２１のパターン加工と同時に行うものであり、また、このスリットＳＬ間を電気的に接続する連結部２２Ｓの形成も、従来における第２の配線導電層の形成工程と同様の工程にて形成できるので、従来方法に対して何ら工程数を増やすことなく実施することができる。
【００６６】
（実施例）
上記の本実施形態に係る半導体装置の製造方法においては、通常は１枚の半導体ウェーハ上に複数個の半導体チップ相当回路を形成し、ダイシング工程により個々の半導体チップ毎に分割するという方法が採られるが、図６に示す半導体ウェーハ４１の中央部および図面上その左右両側に、矩形リング形状の第１の配線導電層パターン（短辺３０μｍ、長辺９０μｍ）を形成し、その上層に無機系ＳＯＧをスピンコート法により塗布し、さらに全面にエッチバックした試料１を作成し、ＳＯＧ膜の厚さを測定した。測定は、各第１の配線導電層パターン内のＰ1 、Ｐ2 、およびＰ3 の３か所で行った。
また、上記の矩形リング形状の第１の配線導電層２１に、表１に示すスリット（ＳＬ）寸法、Ｌ／Ｓ比（第１の配線導電層によって包囲ないしは挟み込まれる領域に対し、当該領域を開放する比率）などの所定のパターンのスリットを設けた試料２〜４を作成し、上記と同様にＳＯＧ膜の厚さを測定した。
結果を表１に示す。
【００６７】
【表１】
0004742407.tif 000002
【００６８】
表１から、第１の配線導電層２１にスリットを設けることでＳＯＧ膜の厚さむらが抑制され、特に第１の配線導電層のＬ／Ｓ比を５０％、より好ましくは３３％とした時に、上記の厚さむらが著しく抑制されることが確認された。
【００６９】
第２実施形態
本実施形態に係る半導体装置は、フォトダイオードＩＣであり、図７（ａ）は、本実施形態に係るフォトダイオードＩＣの要部であるフォトダイオード部分の平面図であり、図７（ｂ）は図７（ａ）中のＡ−Ａ’における断面図である。
第１実施形態と同様に、フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３が形成されており、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４が形成されており、ＰＩＮ型のフォトダイオードが形成されている。
また、フォトダイオードＰＤの外周領域において、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように、上記ｎ型半導体層４よりも深くまで、ｐ型不純物を高濃度に含有する第３ｐ型半導体層５が形成されて、フォトダイオードＰＤ領域を素子分離している。
【００７０】
上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に、例えば酸化シリコンからなる表層絶縁層６が形成され、第３ｐ型半導体層５に達するコンタクト窓が穿設されている。
上記コンタクト窓内に埋め込まれて、第３ｐ型半導体層５にオーミックコンタクトする下側導電層２０が形成されている。
上記下側導電層２０は、好ましくは２００ｎｍ以下、例えば膜厚１００ｎｍ程度であり、８０Ω／□程度のシート抵抗を有するポリシリコンなどから構成される。
上記の表層絶縁層６に形成された第３ｐ型半導体層５に達するコンタクト窓は、フォトダイオードＰＤの受光領域となるｎ型半導体層４の領域を包囲する連続的パターンで穿設されており、下側導電層２０もｎ型半導体層４の領域を包囲する連続した堰堤のパターンで形成されている。
【００７１】
上記の下側導電層２０の上層に、例えば酸化シリコンからなる第１の絶縁層３１が形成されており、下側導電層２０に達するコンタクト窓３１Ｗが穿設されている。
上記コンタクト窓３１Ｗ内に埋め込まれて、下側導電層２０にオーミックコンタクトする第１の配線導電層２１が８００ｎｍ以上の膜厚で形成されている。
上記第１の配線導電層２１は、例えばアルミニウムあるいはその合金などから構成される。
図７（ｂ）の断面図は、第１の配線導電層２１の形成領域を横切る位置での断面ではないので、図面上に第１の配線導電層２１は描かれていない。
【００７２】
上記の第１の配線導電層２１のパターンとしては、フォトダイオードＰＤ領域を包囲するパターンにおいて、例えば距離ＬＳＡの間隔のスリットＳＬが形成されている。上記のスリットＳＬは、第１の配線導電層２１によって包囲される領域に対し、当該領域を５０％以上開放する間隔で設けられていることが好ましい。
【００７３】
上記の構成において、上記第１の配線導電層が、受光素子に対する電極を構成する導電体層であることが好ましく、さらに、第１の配線導電層が、上記受光素子のグランド（接地）側の電極を構成する導電層であり、第２の配線導電層が、受光素子の受光面を区画する遮光体として用いられ、グランドに接続している構成とすることが好ましい。
【００７４】
上記の第１の配線導電層２１の上層に、例えば酸化シリコンからなる第２の絶縁層３２が形成され、第２の絶縁層３２の表面に発生した段部（不図示）の側面に、当該段部を平坦化するように、無機系あるいは有機系ＳＯＧ（Spin on Glass ）などからなる無機系あるいは有機系の第３の絶縁層が形成されている。
第３の絶縁層は全面にエッチバックされており、第１の配線導電層２１に起因する第２の絶縁層３２の表面に発生した段部（不図示）の側面に残されるのみとなっているが、図７（ｂ）の断面図は、第２の絶縁層３２の表面に発生した段部の形成領域を横切る位置での断面ではないので、図面上に第３の絶縁層は描かれていない。
さらに、その上層に全面に例えば酸化シリコンからなる第４の絶縁層３４が形成されている。
上記の第２の絶縁層３２、第３の絶縁層３３および第４の絶縁層３４から、層間絶縁層３０が構成されている。
【００７５】
上記の層間絶縁層３０（具体的には第１の絶縁層３１および第３の絶縁層３３が形成された部分）を貫通して、第１の配線導電層２１に達するコンタクト窓が穿設され、当該コンタクト窓に埋め込まれて、第４の絶縁層３４上に所定のパターンで、即ち、スリットＳＬにより分断された第１の配線導電層２０相互を電気的に連結するように、第１の配線導電層２１に接続する第２の配線導電層２２が形成されている。
以上のようにして、下側導電層２０、第１の配線導電層２１、および第２の配線導電層２２から、ＰＩＮ型のフォトダイオードの第３ｐ型半導体層５に接続するアノード電極ＥA が形成されている。
【００７６】
また、上記のＰＩＮ型のフォトダイオードのｎ型半導体層４に達するコンタクト窓が穿設され、ｎ型半導体層４にオーミックコンタクトするカソード電極ＥCが形成されている。
【００７７】
上記の本実施形態の半導体装置は、第１の配線導電層２１によって包囲された領域に対し、当該領域を例えば５０％以上開放する間隔で、第１の配線導電層にスリットが形成され、スリット間が第２の配線導電層によって、電気的に連結しており、さらに第１の配線導電層の下層に形成されている下側導電層によっも電気的に連結されている構成となっている。
従って、上記の本実施形態の半導体装置によれば、その製造工程における無機系あるいは有機系ＳＯＧ膜などの無機系あるいは有機系の第３の絶縁層を塗布して平坦化処理を行う工程において、フォトダイオードＰＤ領域を包囲してパターンの第１の配線導電層２１によるいわば堰堤が配置されているにもかかわらず、上記スリットＳＬが設けられていることにより、この無機系あるいは有機系の第３の絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
上記において、第１の配線導電層の８００ｎｍに対して、第１の導電層は１００ｎｍ程度に薄く形成しているので、堰堤としての機能は低く、第３の絶縁層の流延を妨げない。
【００７８】
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図８（ａ）に示すように、フォトダイオードＰＤの形成領域において、シリコン半導体基体１中に、イオン注入などにより、例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型半導体層（アノード層）３を形成し、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃度に含有するｎ型半導体層（カソード層）４を形成して、ＰＩＮ型のフォトダイオードを形成する。
また、フォトダイオードＰＤの外周領域において、イオン注入などにより上記ｎ型半導体層４よりも深くまでｐ型不純物導入し、第１ｐ型半導体層２および第２ｐ型半導体層３に接続するように第３ｐ型半導体層５を形成して、フォトダイオードＰＤ領域を素子分離する。
【００７９】
次に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、上記のＰＩＮ型のフォトダイオードが形成されたシリコン半導体基体１の表面に酸化シリコンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形成する。
次に、フォトリソグラフィー工程により、表面絶縁層６上に第３ｐ型半導体層５領域を開口するパターンのレジスト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第３ｐ型半導体層５に達するコンタクト窓を穿設する。
次に、例えばＣＶＤ法により、上記コンタクト窓内を埋め込んで全面にポリシリコンを、好ましくは２００ｎｍ以下、例えば１００ｎｍの膜厚で堆積させる。このポリシリコンのシート抵抗は、例えば８０Ω／□程度とする。
次に、上記ポリシリコン膜をパターン加工して、下側導電層２０とする。
ここで、上記の上記の表層絶縁層６に形成する第３ｐ型半導体層５に達するコンタクト窓は、フォトダイオードＰＤの受光領域となるｎ型半導体層４の領域を包囲する連続的パターンで穿設し、下側導電層２０もｎ型半導体層４の領域を包囲する連続した堰堤のパターンで形成する。
【００８０】
次に、図８（ｂ）に示すように、例えばＣＶＤ法により、下側導電層２０を被覆して全面に酸化シリコンを堆積させ、第１の絶縁層３１を形成する。
次に、フォトリソグラフィー工程により、第１の絶縁層３１上に下側導電層２０領域を開口するパターンのレジスト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、下側導電層２０に達するコンタクト窓（不図示）を穿設する。
次に、例えばスパッタリング法により、上記コンタクト窓内を埋め込んで全面にアルミニウムあるいはその合金を例えば８００ｎｍ以上の膜厚で堆積させ、パターン加工して、第１の配線導電層（不図示）とする。
ここで、第１の配線導電層２１は、図７に示すように距離ＬＳＡの間隔のスリットをもって分断されるように形成する。
上記のスリットＳＬは、第１の配線導電層２１によって包囲される領域に対し、当該領域を５０％以上開放する間隔で設けることが好ましい。
図８（ｂ）の断面図は、第１の配線導電層２１の形成領域を横切る位置での断面ではないので、図面上に第１の配線導電層２１は描かれていない。
【００８１】
次に、図８（ｃ）に示すように、上記の第１の配線導電層２１の上層に、例えばＴＥＯＳ（tetraethylorthosilicate ）を原料とするＣＶＤ法により、全面に酸化シリコンを０．５μｍの膜厚で堆積させ、第２の絶縁層３２を形成する。
このとき、下層に第１の配線導電層２１が形成されていることに起因して、第２の絶縁層３２の表面には一部に段部が発生するが、図８（ｃ）の断面図は、第２の絶縁層３２の表面に発生した段部の形成領域を横切る位置での断面ではないので、図面上に段部は描かれていない。
【００８２】
次に、図９（ｄ）に示すように、例えばスピンコート法により、上記段部を埋める膜厚で無機系あるいは有機系ＳＯＧ（Spin on Glass ）などを塗布し、上記段部を平坦化するように、無機系あるいは有機系の第３の絶縁層３３を形成する。
この工程において、スピンコート法によると遠心力により塗膜がウェーハ外方方向（例えば図面上Ｆ方向）に流延するが、フォトダイオードＰＤ領域を包囲して第１の配線導電層２１によるいわば堰堤が配置されているにもかかわらず、上記スリットＳＬが設けられていることにより、この無機系あるいは有機系の第３の絶縁層の流延を阻害することなく、塗布される第３の絶縁層３３の厚さむらの程度を低減することが可能である。
【００８３】
次に、図９（ｅ）に示すように、無機系あるいは有機系ＳＯＧなどからなる無機系あるいは有機系の第３の絶縁層３３に対して、全面にエッチバックを行う。この結果、第２の絶縁層３２の表面に形成されている段部の側面部の第３の絶縁層３３が残され、急峻な段差の緩和、すなわち平坦化がなされる。
図９（ｅ）の断面図のような、第２の絶縁層３２の表面に発生した段部の形成領域を横切る位置ではない断面においては、第３の絶縁層３３は上記エッチバックにより全て除去されてしまう。
【００８４】
次に、図９（ｆ）に示すように、上記エッチバックにより平坦化された表面上に、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により全面に酸化シリコンを堆積させ、第４絶縁層３４を形成する。以上で、第２の絶縁層３２、第３の絶縁層３３および第４の絶縁層３４から構成される層間絶縁層３０が形成される。
次に、フォトリソグラフィー工程により不図示のレジスト膜をパターン形成し、ＲＩＥなどのエッチングを行って、上記の層間絶縁層３０（具体的には第２の絶縁層３２および第４の絶縁層３４が形成された部分）を貫通して、第１の配線導電層（不図示）に達するコンタクト窓を穿設し、さらに、例えば蒸着やスパッタリング法により、コンタクト窓に埋め込んでＡｌなどの導電性材料を全面に堆積させ、フォトリソグラフィー工程により所定のパターン、即ち、層間絶縁層３０に穿設されたコンタクト窓を通じて、スリットＳＬにより分断された第１の配線導電層相互を電気的に連結するパターンに加工して、第１の配線導電層２１に接続する第２の配線導電層２２を第４の絶縁層３４上に所定のパターンで形成する。
以上で、図７に示す本実施形態の半導体装置を製造することができる。
【００８５】
本実施形態に係る半導体装置の製造方法によれば、第１の配線導電層にスリットを形成するので、無機系あるいは有機系の第３絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
上記において、第１の配線導電層の８００ｎｍに対して、第１の導電層は１００ｎｍ程度に薄く形成しているので、堰堤としての機能は低く、第３の絶縁層の流延を妨げない。
【００８６】
また、本実施形態に係る半導体装置の製造方法は、第１の配線導電層２１にスリットＳＬを設けるが、このスリットＳＬのパターン加工は第１の配線導電層２１のパターン加工と同時に行うものであり、また、このスリットＳＬ間を電気的に接続する連結部の形成も、従来における第２の配線導電層の形成工程と同様の工程にて形成できるので、従来方法に対して何ら工程数を増やすことなく実施することができる。
【００８７】
上記の本実施形態に係るフォトダイオードを有する半導体装置は、例えばＣＤやＤＶＤなおの光ディスク装置に搭載される受光素子、あるいはその他の受光素子として用いることができる。
【００８８】
本発明は、上記の実施の形態に限定されない。
例えば、上記の実施形態においてｐ型不純物とｎ型不純物を入れ替え、即ち、ｎ- 型半導体領域の表層部にｐ型半導体領域を有するＰＩＮフォトダイオードに適用することができる。
また、フォトダイオードが受光する光の波長は、７８０ｎｍから６５０ｎｍ、さらには４００ｎｍ帯の青色光など、特に限定されない。
また、ＰＩＮフォトダイオードに限らず、フォトダイオード全般に適用可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００８９】
【発明の効果】
本発明の半導体装置は、第１の配線導電層にスリットが形成されているので、その製造工程における無機系あるいあ有機系などの絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【００９０】
また、本発明の半導体装置の製造方法は、第１の配線導電層にスリットを形成するので、有機系あるいは無機系などの絶縁層を塗布して平坦化処理を行う工程において、この絶縁層の流延を阻害することなく、塗布される絶縁層の厚さむらの程度を低減することが可能である。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る半導体装置の平面図である。
【図２】図２は図１に示す半導体装置のＡ−Ａ’における断面図である。
【図３】図３は図１に示す半導体装置の製造方法の製造工程を示す断面図であり、第２の絶縁層の塗布工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、第２の絶縁層のエッチバック工程までを示す。
【図５】図５は第１実施形態に係る半導体装置の第１の配線導電層のパターンを示す平面図である。
【図６】図６は実施例において半導体ウェーハに作成した第１の配線導電層のパターンを示す平面図である。
【図７】図７（ａ）は第２実施形態に係る半導体装置の平面図であり、図７（ｂ）は図７（ａ）中のＡ−Ａ’における断面図である。
【図８】図８は図７に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は第１の導電層の形成工程まで、（ｂ）は第１の配線導電層の形成工程まで、（ｃ）は第２の絶縁層の形成工程までを示す。
【図９】図９は図８の続きの工程を示す断面図であり、（ｄ）は第３の絶縁層の形成工程まで、（ｅ）は第３の絶縁層のエッチバック工程まで、（ｆ）は第４の絶縁層の形成工程までを示す。
【図１０】図１０は第１従来例における第２絶縁層を形成する工程までを示す断面図である。
【図１１】図１１は第１従来例における第２絶縁層をエッチバックする工程までを示す断面図である。
【図１２】図１２は第１従来例における第３絶縁層を形成する工程までを示す断面図である。
【図１３】図１３は第１従来例に係る半導体装置の平面図である。
【図１４】図１４（ａ）は第２従来例に係る半導体装置の平面図であり、図１４（ｂ）は図１４（ａ）中のＡ−Ａ’における断面図である。
【図１５】図１５は図１４に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は第２の絶縁層の形成工程まで、（ｂ）は第３の絶縁層の形成工程まで、（ｃ）は第３の絶縁層のエッチバック工程までを示す。
【符号の説明】
１…半導体基体、２…第１ｐ型半導体層、３…第２ｐ型半導体層（アノード層）、４…ｎ型半導体層（カソード層）、５…第３ｐ型半導体層、６…表層絶縁層、６ＷＡ，６ＷＣ…コンタクト窓、７Ａアノード電極、７Ｃ…カソード電極、２０…第１の導電層、２１…第１の配線導電層、２２…第２の配線導電層、２２Ｓ…連結部、３０…層間絶縁層、３０Ｗ…コンタクト窓、３１…第１の絶縁層、３１Ａ，３２Ａ…段部、３１Ｗ…コンタクト窓、３２…第２の絶縁層、３３…第３の絶縁層、３４…第４の絶縁層、４１…ウェーハ、１０１…半導体基体、１０２…絶縁層、１０３…第１の配線導電層、１０４…第１の絶縁層、１０５…有機系絶縁層、１０６…段部、１０７…第２の絶縁層、１０８…層間絶縁層、ＳＬ…スリット、ＰＤ…フォトダイオード、ＥA …アノード電極、ＥC …カソード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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