(57)【特許請求の範囲】
【請求項１】
複数のワードライン及び複数のビットライン対を有するメモリセルアレイと、各前記ビットライン対とローカルライン対との間に位置する列トランジスタとを備えたメモリ装置のビットライン選択信号発生装置において、
外部電源電圧である第１電圧が印加され、読み出し動作時に入力される列アドレス信号を受信してデコーディングし、第１ノードに出力する列デコーダと、
前記外部電源電圧より高い内部電源電圧である第２電圧が印加され、前記第１ノードを介して前記列デコーダの出力信号を受信し、所定の時間経過後、第２ノードに前記第２電圧を出力するインバータチェーン部とを備え、
前記読み出し動作時に、第１期間、前記第１電圧が前記第１ノードに電気的に接続された前記第２ノードから出力され、第２期間、前記第２電圧が前記インバータチェーン部から前記第２ノードに出力され、
前記列トランジスタが、前記第１電圧及び前記第２電圧によってターンオンされるように構成され、
前記第１期間の開始が、前記列デコーダに入力される前記列アドレス信号のイネーブル時に対応し、前記第２期間の開始が、前記インバータチェーン部における前記所定の遅延時間後に対応し、前記第２期間の終了が前記列デコーダに入力される前記列アドレス信号のディスエーブル時に対応していることを特徴とするメモリ装置のビットライン選択信号発生装置。
【請求項２】
前記列デコーダが、
前記列アドレス信号を受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を受信するインバータとを含み、
前記ＮＡＮＤゲート及び前記インバータに印加される“ハイ”レベルの駆動電圧のレベルが、前記第１電圧のレベルと同じであることを特徴とする請求項１記載のメモリ装置のビットライン選択信号発生装置。
【請求項３】
前記インバータチェーン部が偶数個のインバータで構成され、前記インバータに印加される“ハイ”レベルの駆動電圧のレベルが、前記第２電圧のレベルと同じであることを特徴とする請求項１記載のメモリ装置のビットライン選択信号発生装置。
【請求項４】
前記列デコーダにより選択された前記列トランジスタのゲートに、前記第１電圧が第１期間印加された後、前記第２電圧が第２期間印加されることを特徴とする請求項１記載のメモリ装置のビットライン選択信号発生装置。
【請求項５】
前記第１電圧が、前記列トランジスタのゲートに前記第１期間印加された後、前記第２電圧が、前記列トランジスタのゲートに前記第２期間印加されることを特徴とする請求項１記載のメモリ装置のビットライン選択信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置のビットライン選択信号発生装置に関し、特に高速で動作するメモリ装置に要求される仕様を満たすために使用されるビットライン選択信号発生装置に関するものである。
【背景技術】
【０００２】
最近、メモリ装置の高速化、高集積化に伴い速度に関係するパラメータの仕様を満たすことが非常に難しくなってきている。特に、メモリ装置の高集積化によりラインの長さが長くなり、それに伴ってＲＣ遅延が増加してきている。そのため、速度に関係するパラメータの仕様を満たすことが特に難しい。
【０００３】
一方、このような速度に関係するパラメータの中でも、メモリ装置のビットラインからローカルラインにデータを伝送するのに要する時間も無視できない要素である。以下、この点に注目して説明する。
【０００４】
図１は、従来のメモリ装置に適用されているビットライン選択信号発生部の機能を説明するための回路図である。図１において、ＢＩＴ、/ＢＩＴは１対のビットライン（ビットライン対）を示し、これらのビットライン間に感知増幅器１００が配置されている。ＬＩＯ、/ＬＩＯはローカル入出力ラインを示しており、列トランジスタ１１、１２により、ビットラインとローカル入出力ラインとが隔離されている。
【０００５】
列トランジスタ１１、１２のゲートは、それぞれビットライン選択信号発生部１０２と接続されており、列トランジスタ１１、１２のゲートには、ビットライン選択信号発生部１０２で発生されたビットライン選択信号Ｙｉが伝送される。ここで、ビットライン選択信号Ｙｉは、列アドレス信号により選択されたビットラインの列トランジスタ１１、１２をイネーブルさせる信号である。
【０００６】
図２は、図１に示したビットライン選択信号発生部１０２の一例を示す回路図である。図２に示したように、ビットライン選択信号発生部１０２は、列デコーダ２００を含んでおり、この列デコーダ２００は、ＮＡＮＤゲート２１とインバータ２２とで構成されている。ＮＡＮＤゲート２１は列アドレス信号を受信し、インバータ２２はＮＡＮＤゲート２１の出力信号を反転させて、列アドレスデコーダ信号であるビットライン選択信号Ｙｉを出力する。
【０００７】
ここで、所定の列アドレス信号によってＮＡＮＤゲート２１の出力が“ロー”になった場合、すなわちその列デコーダ２００が選択された場合、インバータ２２の出力Ｙｉが“ハイ”となる。
【０００８】
図２に示したＮＡＮＤゲート２１及びインバータ２２は、メモリ装置に印加される外部電源電圧ＶＥＸＴを駆動電圧として作動する。したがって、ビットライン選択信号Ｙｉの“ハイ”レベルの電圧はＶＥＸＴである。
【０００９】
メモリ装置における速度と関係するパラメータの一つに、読み出し命令に応じてデータが出力されるまでの時間：ｔＡＡがある。このｔＡＡに大きな影響を及ぼす要因の一つが、図１を用いて説明した列トランジスタ１１、１２の駆動性能である。その理由は、列トランジスタ１１、１２の駆動性能が高いほど、ビットラインからローカルラインにデータを伝送するのに要する時間が短縮されるからである。
【００１０】
通常、列トランジスタ１１、１２のゲートに印加される電圧は、外部電源電圧ＶＥＸＴであるので、２.５Ｖの外部電源電圧を使用する一般的なＤＤＲ ＳＤＲＡＭの場合、列トランジスタ１１、１２のゲートに印加されるビットライン選択信号Ｙｉのパルス電圧レベルは２.５Ｖである。したがって、そのレベルの電圧では大きな問題は生じない。
【００１１】
しかし、１.８Ｖ以下の外部電源電圧を使用するＤＤＲ２ ＳＤＲＡＭなどの次世代メモリ装置の場合、列トランジスタ１１、１２のゲートに印加されるビットライン選択信号Ｙｉのパルス電圧レベルは１.８Ｖより低い。そのため、ｔＡＡに対するスペックマージン(specification margin)が、従来のＤＤＲ ＳＤＲＡＭに比べて極めて不十分である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の問題点を解決するために、本発明は、高速メモリ装置で必要とされるスペックマージンの確保が可能な回路を備えたビットライン選択信号発生装置を提供することを目的としている。
【００１３】
特に、本発明は、列アドレスによって選択されたビットラインの信号伝送速度の向上が可能な回路を備えたビットライン選択信号発生装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記の課題を達成するために、本発明に係るビットライン選択信号発生装置は、複数のワードライン及び複数のビットライン対を有するメモリセルアレイと、各前記ビットライン対とローカルライン対との間に位置する列トランジスタとを備えたメモリ装置のビットライン選択信号発生装置において、外部電源電圧である第１電圧が印加され、読み出し動作時に入力される列アドレス信号を受信してデコーディングし、第１ノードに出力する列デコーダと、前記外部電源電圧より高い内部電源電圧である第２電圧が印加され、前記第１ノードを介して前記列デコーダの出力信号を受信し、所定の時間経過後、第２ノードに前記第２電圧を出力するインバータチェーン部とを備え、前記読み出し動作時に、第１期間、前記第１電圧が前記第１ノードに電気的に接続された前記第２ノードから出力され、第２期間、前記第２電圧が前記インバータチェーン部から前記第２ノードに出力され、前記列トランジスタが、前記第１電圧及び第２電圧によってターンオンされるように構成され、前記第１期間の開始が、前記列デコーダに入力される前記列アドレス信号のイネーブル時に対応し、前記第２期間の開始が、前記インバータチェーン部における前記所定の遅延時間後に対応し、前記第２期間の終了が前記列デコーダに入力される前記列アドレス信号のディスエーブル時に対応していることを特徴としている。
【００１５】
また、前記列デコーダが、前記列アドレス信号を受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を受信するインバータとを含み、前記ＮＡＮＤゲート及び前記インバータに印加される“ハイ”レベルの駆動電圧レベルが、前記第１電圧のレベルと同じであることが好ましい。
【００１６】
また、前記インバータチェーン部が偶数個のインバータで構成され、前記インバータに印加される“ハイ”レベルの駆動電圧のレベルが、前記第２電圧のレベルと同じであることが好ましい。
【００１７】
また、前記列デコーダにより選択された前記列トランジスタのゲートに、前記第１電圧が第１期間印加された後、前記第２電圧が第２期間印加されることが好ましい。ここで、前記第２期間の開始時期が、前記インバータチェーン部の遅延時間により決定されることが好ましい。
【発明の効果】
【００１８】
本発明に係るビットライン選択信号発生装置では、列アドレス信号によってイネーブルされる列トランジスタの動作特性を改善するために、列トランジスタのゲートに印加されるターンオン電圧を上昇させるようになっている。したがって、ＤＤＲ２ ＳＤＲＡＭのような次世代メモリ装置の動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る望ましい実施の形態を、添付する図面を参照して詳細に説明する。一般に、メモリ装置は、ワードラインをイネーブルさせるアクティブ命令を受信した後、読み出し命令と同時に入力される列アドレス信号により特定されたビットラインのデータを出力する。ここで、列アドレスによって選択されたビットライン上のデータは、ローカルライン及びグローバルラインを介して、データ出力パッドに伝送される。上述のように、メモリ装置の動作の高速化を図るために、ｔＡＡ時間を短縮させる努力が払われている。本発明は、ビットラインとローカルラインとを接続する列トランジスタの動作性能を向上させることにより、ｔＡＡ時間を短縮させることができる回路を提供する。
【００２０】
以下、本発明の実施の形態に係る、列トランジスタの動作を制御する信号を発生させるビットライン選択信号発生装置を説明する。
【００２１】
図３は、本発明の実施の形態に係るビットライン選択信号発生装置におけるビットライン選択信号発生部を示す回路図である。ビットライン選択信号発生部は、列デコーダ３００とインバータチェーン部３２０とを含んで構成されている。なお、列デコーダ３００の回路構成及びその機能は、図２に示した従来の列デコーダの場合と同じである。すなわち、列デコーダ３００は、列アドレス信号を受信するＮＡＮＤゲート３１とＮＡＮＤゲート３１の出力信号を受信するインバータ３２とを備えている。
【００２２】
列デコーダ３００の出力電圧は、インバータ３２の出力端に接続されたノードａに出力される。
【００２３】
インバータチェーン部３２０は、偶数個のインバータ３３、３４で構成されている。インバータ３３、３４の個数を調節することにより、遅延時間を調節することができる。インバータ３３の入力端子はノードａに接続され、インバータ３４の出力端子はノードｂに接続されている。また、ノードａとノードｂとは導電性材料によって接続されている。
【００２４】
ビットライン選択信号Ｙｉは、ノードｂにおける電圧に対応し、図１に示した列トランジスタ１１、１２のゲートに印加される。
【００２５】
図３において、列デコーダ３００を構成するＮＡＮＤゲート３１及びインバータ３２の駆動電圧は、外部電源電圧ＶＥＸＴである。一方、インバータ３３、３４の駆動電圧は、ワードラインに印加される高い電圧ＶＰＰである。ここで、電圧ＶＰＰは、外部電源電圧ＶＥＸＴより高く、内部電圧発生器で発生されるものである。
【００２６】
上記のように、列デコーダ３００には、外部電源電圧ＶＥＸＴが印加されるので、列デコーダ３００から出力される“ハイ”レベルの電圧は外部電源電圧ＶＥＸＴである。一方、インバータ３３、３４の駆動電圧は電圧ＶＰＰであるので、インバータチェーン部３２０から出力される“ハイ”レベルの電圧はＶＰＰである。
【００２７】
列デコーダ３００が動作する際には、メモリ装置の読み出し命令によって、列アドレス信号がＮＡＮＤゲート３１に入力される。それに応じて、列デコーダ３００の出力端、すなわちインバータ３２の出力端から、外部電源電圧ＶＥＸＴレベルの電圧（第1電圧）が出力される。したがって、ビットライン選択信号Ｙｉの電圧レベルはＶＥＸＴである。
【００２８】
インバータ３２の出力電圧は、インバータチェーン部３２０に印加される。したがって、一定時間（第１期間）が経過した後、インバータチェーン部３２０が動作すると、インバータチェーン部３２０の出力端、すなわちインバータ３４の出力端からＶＰＰレベルの電圧（第２電圧）が一定時間（第２期間）出力される。それにより、ビットライン選択信号Ｙｉの電圧レベルはＶＥＸＴからＶＰＰに上昇する。これらの第１電圧及び第２電圧により、列トランジスタ１１、１２がターンオンされる。
【００２９】
上記のようにビットライン選択信号Ｙｉの電圧レベルが上昇することにより、列トランジスタの電流駆動性能が改善される。その結果、ビットラインとローカルラインとの間の電荷共有時間が短縮され、ｔＡＡ時間が短縮するという効果が得られる。
【００３０】
図４は、図３で説明したビットライン選択信号発生装置で発生するビットライン選択信号Ｙｉを示す波形図である。図４に示したように、ビットライン選択信号Ｙｉのパルス電圧レベルは、初めの一定期間（第１期間）はＶＥＸＴであるが、インバータチェーン部３２０の影響を受けた後には、一定期間（第２期間）ＶＰＰとなる。ここで、ビットライン選択信号ＹｉがＶＥＸＴになるタイミング、すなわち第１期間の開始時期は、列デコーダ３００に入力される列アドレス信号のイネーブル時、ＶＰＰレベルから“ロー”レベルに変化するタイミング、すなわち第２期間の終わりは、列デコーダ３００に入力される列アドレス信号のディスエーブル時に対応している。また、第２期間の開始時期は、インバータチェーン部３２０の遅延時間により決定される。なお、ビットライン選択信号Ｙｉのパルス幅は従来の場合と同じでよい。
【００３１】
前述のように、本発明は、感知増幅器によって増幅されたビットライン電圧をローカルラインに伝送する速度を向上させるために、列トランジスタのゲートに印加されるターンオン電圧を順に上昇させることにより、列トランジスタの電流駆動性能を改善することができる回路を提供することを目的としている。このような目的を達成するための実施の形態に係る回路を使用することにより、ビットラインとローカルラインの電荷共有(charge sharing)速度を改善することができ、その結果、ｔＡＡ時間を短縮させることができる。
【００３２】
本実施の形態に係る回路は、ローカルラインとグローバルラインとの間の電荷共有時間を短縮させるために使用することもできる。
【００３３】
また、本実施の形態におけるインバータチェーン部３２０は、列デコーダ３００の出力電圧より高い電圧を、所定の遅延時間後に出力するための回路構成であり、この回路構成は、列デコーダの出力電圧より高い電圧を、所定の遅延時間後に出力するための他の回路を用いても実現できる。
【図面の簡単な説明】
【００３４】
【図１】従来のメモリ装置に適用されているビットライン選択信号発生部の機能を説明するための回路図である。
【図２】従来のビットライン選択信号発生部の１例を示す回路図である。
【図３】本発明の実施の形態に係るビットライン選択信号発生装置におけるビットライン選択信号発生部を示す回路図である。
【図４】本発明の実施の形態に係るビットライン選択信号発生装置で発生するビットライン選択信号を示す波形図である。
【符号の説明】
【００３５】
２１、３１    ＮＡＮＤゲート
２２、３２〜３４    インバータ
１００        感知増幅器
１０２        ビットライン選択信号発生部
３００        列デコーダ
３２０        インバータチェーン部
【図１】
0004628026.tif 000002
【図２】
0004628026.tif 000003
【図３】
0004628026.tif 000004
【図４】
0004628026.tif 000005