(57)【特許請求の範囲】
【請求項１】
シリコン基板に不純物が導入された不純物領域を形成する工程と、
前記不純物領域を覆うようにＮｉ層を形成する工程と、
アニールすることにより、前記不純物領域の表面をＮｉＳｉ２層に変化させる工程と、
前記ＮｉＳｉ２層上にＮｉ層を形成する工程と、
アニールすることにより、前記ＮｉＳｉ２層をシリサイド化してＮｉＳｉ層を有する層とする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＮｉＳｉ２層上に形成されるＮｉ層の膜厚は、前記ＮｉＳｉ２層の膜厚よりも薄いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＮｉＳｉ２層をシリサイド化する工程は、ＮｉＳｉ２層とＮｉＳｉ層とを有するシリサイド積層膜を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ＮｉＳｉ２層をシリサイド化する工程は、５００℃以下の温度でアニールを行うことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ＮｉＳｉ２層をシリサイド化する工程は、４００℃以下の温度でアニールを行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物領域の表面をＮｉＳｉ２層に変化させる工程は、
アニールすることにより、前記不純物領域の表面をＮｉ２Ｓｉ層に変化させる工程と、
アニールすることにより、前記Ｎｉ２Ｓｉ層をＮｉＳｉ層に変化させる工程と、
アニールすることにより、前記ＮｉＳｉ層をＮｉＳｉ２層に変化させる工程と、
を備えていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
シリコン基板に形成された第１導電型の不純物を有する半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側部に設けられた絶縁体からなるゲート側壁と、前記ゲート側壁からみて前記ゲート電極とは反対側の前記半導体領域上に設けられた、ＮｉＳｉ２層とＮｉＳｉ層とを有するシリサイド積層膜とを備えており、前記シリサイド積層膜と前記半導体領域との界面から２０ｎｍの範囲に含まれる第１導電型の不純物の量が前記シリサイド積層膜側よりも前記半導体領域側の方が多いこと特徴とするＭＩＳトランジスタを含んでいることを特徴とする半導体装置。
【請求項８】
前記シリサイド積層膜の前記ＮｉＳｉ層は前記半導体領域上に設けられ、前記ＮｉＳｉ２層は前記ＮｉＳｉ層上に設けられていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記シリサイド積層膜の前記ＮｉＳｉ２層は前記半導体領域上に設けられ、前記ＮｉＳｉ層は前記ＮｉＳｉ２層上に設けられていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
シリコン基板に形成された第１導電型の不純物を有する半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側部に設けられた絶縁体からなるゲート側壁と、前記ゲート側壁からみて前記ゲート電極とは反対側の前記半導体領域上に設けられた前記第１導電型と異なる第２導電型の不純物領域と、前記第２導電型の不純物領域に設けられた、ＮｉＳｉ２層とＮｉＳｉ層とを有するシリサイド積層膜とを備えており、前記シリサイド積層膜と前記半導体領域との界面から２０ｎｍの範囲に含まれる第２導電型の不純物の量が前記シリサイド積層膜側よりも前記半導体領域側の方が多いこと特徴とするＭＩＳトランジスタを含んでいることを特徴とする半導体装置。
【請求項１１】
前記第１導電型の不純物領域はヒ素を含んでいることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１導電型の不純物領域はボロンを含んでいることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記ＭＩＳトランジスタはＦｉｎ型チャネルトランジスタであることを特徴とする請求項１０乃至１２のいずれかに記載の半導体装置。
【請求項１４】
シリコン基板に形成されたｎ型の第１半導体領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の側部に設けられた絶縁体からなる第１ゲート側壁と、前記第１ゲート側壁からみて前記第１ゲート電極とは反対側の前記第１半導体領域上に設けられたｐ型の不純物領域と、前記ｐ型の不純物領域上に設けられ第１ＮｉＳｉ２層と第１ＮｉＳｉ層とを有する第１シリサイド積層膜とを備えており、前記第１シリサイド積層膜と前記ｐ型の不純物領域との界面から２０ｎｍの範囲に含まれるｐ型の不純物の量が前記第１シリサイド積層膜側よりも前記ｐ型の不純物領域側の方が多いこと特徴とするｐ型ＭＩＳトランジスタと、
前記シリコン基板に形成されたｐ型の第２半導体領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２ゲート電極の側部に設けられた絶縁体からなる第２ゲート側壁と、前記第２ゲート側壁からみて前記第２ゲート電極とは反対側の前記第２半導体領域上に設けられたｎ型の不純物領域と、前記ｎ型の不純物領域上に設けられ第２ＮｉＳｉ２層と第２ＮｉＳｉ層とを有する第２シリサイド積層膜とを備えており、前記第２シリサイド積層膜と前記ｎ型の不純物領域との界面から２０ｎｍの範囲に含まれるｎ型の不純物の量が前記第２シリサイド積層膜側よりも前記ｎ型の不純物領域側の方が多いこと特徴とするｎ型ＭＩＳトランジスタと、
を含んでいることを特徴とする半導体装置。
【請求項１５】
前記第１シリサイド積層膜の前記第１ＮｉＳｉ層は前記第１半導体領域上に設けられ、前記第１ＮｉＳｉ２層は前記第１ＮｉＳｉ層上に設けられ、
前記第２シリサイド積層膜の前記第２ＮｉＳｉ層は前記第２半導体領域上に設けられ、前記第２ＮｉＳｉ２層は前記第２ＮｉＳｉ層上に設けられていることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１シリサイド積層膜の前記第１ＮｉＳｉ２層は前記第１半導体領域上に設けられ、前記第１ＮｉＳｉ層は前記第１ＮｉＳｉ２層上に設けられ、
前記第２シリサイド積層膜の前記第２ＮｉＳｉ２層は前記第２半導体領域上に設けられ、前記第２ＮｉＳｉ層は前記第２ＮｉＳｉ２層上に設けられていることを特徴とする請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＣＭＯＳデバイスの高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化と、素子そのものの動作とが困難な状況にある。その１つにソース・ドレイン領域における界面抵抗の問題がある。
【０００３】
典型的なＭＯＳトランジスタは、シリコン基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたポリシリコンからなるゲート電極と、このゲート電極の両側のシリコン基板に設けられたソース・ドレイン領域となる高濃度不純物領域と、この高濃度不純物領域に接続するようにゲート電極下のシリコン基板に設けられた不純物領域からなるエクステンション領域と、を備えている。そして、ゲート電極および高濃度不純物領域にはシリサイド膜が設けられている。
【０００４】
高濃度不純物領域に形成されたシリサイド膜は、高濃度不純物領域およびエクステンション領域との間にショットキー接合を形成する。そして、例えば、ドレイン側の抵抗は、シリサイド膜自体の抵抗（Ｒｓｈ）、ドレイン領域の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記ショットキー接合の界面抵抗（Ｒｃ）の３つに分解される。この中で、上記界面抵抗が最も大きいことが一般的に知られている。また、上記界面抵抗は比例縮小則に従って小さくならないため、将来的なＭＯＳトランジスタの性能向上のためには、上記界面抵抗の低減は非常に重要な課題となる。
【０００５】
シリサイド膜と高濃度不純物領域との間に形成されるショットキー接合のうち、ドレイン側のショットキー接合において、高濃度不純物領域側に到達した電子は、ショットキー障壁高さに相当するエネルギーの山をトンネルすることによって、シリサイド膜側へ抜ける。この電子のトンネルしやすさは、トンネル確率と一般に言われており、トンネル確率の高い接合程、界面抵抗は低くなる。さらに、トンネル確率は、ショットキー障壁高さとトンネル距離との積に対して指数的に減少することが知られており、ショットキー障壁高さ及びトンネル距離を実効的に低減させることが、界面抵抗の低減につながることになる。
【０００６】
その一つの方法は、シリサイド膜とシリコン膜との界面に対してシリコン膜側に、高濃度の活性化した不純物を偏析させることである（例えば、非特許文献１、非特許文献２参照）。また、このとき、界面からより狭い範囲に、より高濃度の活性化した不純物を偏析させる方が望ましい。このような界面を実現すれば、鏡像効果およびシリコンの伝導帯の曲がりを強める効果を生じ、ショットキー障壁高さおよびトンネル距離は著しく低減される。しかしながら、このような界面の実現は現在までになされていない。
【０００７】
このように、ゲート電極上及びソース・ドレイン領域上に自己整合的に金属シリサイドを形成するプロセス技術は、サリサイド(SALICIDE(Self-aligned Silicide))プロセス技術と呼ばれ、ＣＭＯＳデバイスにおいてゲート電極およびソース・ドレイン領域の低抵抗化を実現するための重要な技術となっている。
【０００８】
これまでＣＭＯＳデバイスには、低熱性金属シリサイド中で最も抵抗の低いＴｉＳｉ２やＣｏＳｉ２などのダイシリサイドが用いられてきたが、デバイスの極微細化に伴い、低シート抵抗で且つシリコン（Ｓｉ）の消費量の少ないニッケルモノシリサイド（ＮｉＳｉ）を用いることが、次世代ＣＭＯＳデバイスでは期待されている。
【０００９】
また、サリサイドプロセスにおいて、ＮｉＳｉは、現状のＣｏＳｉ２に比較して低温のプロセス温度を実現することが可能となる点からも有用とされている。一般に、ニッケルシリサイドには多くの相が存在する。最も低温のアニール温度で形成されるニッケルシリサイドの相は、ダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、アニール温度の上昇と伴に、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルダイシリサイド（ＮｉＳｉ２）の順で形成される。従来のニッケルサリサイドプロセスは、最も抵抗が低く且つＳｉ消費量が少ないという２点から、最終的にニッケルモノシリサイド（ＮｉＳｉ）を形成するプロセスになっている。すなわち、Ｎｉをシリコン膜上に形成後、最初に３５０℃、３０秒のアニールを行ってダイニッケルシリサイド（Ｎｉ２Ｓｉ）を形成し、その後、５００℃、３０秒のアニールを行ってダイニッケルシリサイド（Ｎｉ２Ｓｉ）をニッケルモノシリサイド（ＮｉＳｉ）に変化させている。
【００１０】
特に、比例縮小則に従い、次世代のＣＭＯＳデバイスでの実用化が期待されるニッケルサリサイドプロセスにおいては、上記ニッケルシリサイド膜とシリコン膜との界面における界面抵抗の低減は、最も重要な課題の一つである。
【非特許文献１】R.L.Thornton, Elec.Lett., 17,485(1981)
【非特許文献２】A.Kinoshita, SSDM, A-5-1(2004)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
代表的な不純物である砒素（Ａｓ）とボロン（Ｂ）がそれぞれ導入された２つのシリコン膜からなるサンプルに、従来のニッケルサリサイドプロセスに従ってシリサイド膜を作成し、ニッケルモノシリサイド（ＮｉＳｉ）膜とシリコン（Ｓｉ）膜との界面を、裏面ＳＩＭＳ(Secondary Ion Mass Spectroscopy)により観察すると、砒素（Ａｓ）は、界面に対して両側に分布しているが、ボロン（Ｂ）は、ほとんどすべてがＮｉＳｉ膜に分布している。そのため、特に、ボロン（Ｂ）がドープされた高濃度不純物領域（ｐ型シリコン層）に対するショットキー障壁高さの低下は期待されず、実際に、電流電圧特性の実験結果からも、ショットキー障壁高さの実効的な低減がほとんど見られないことがわかっている。
【００１２】
本発明は、上記事情を考慮してなされたものであって、ニッケルシリサイド膜とシリコンとの界面における界面抵抗を低減することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様による半導体装置の製造方法は、シリコン基板に不純物が導入された不純物領域を形成する工程と、前記不純物領域を覆うようにＮｉ層を形成する工程と、アニールすることにより、前記不純物領域の表面をＮｉＳｉ２層に変化させる工程と、前記ＮｉＳｉ２層上にＮｉ層を形成する工程と、アニールすることにより、前記ＮｉＳｉ２層をシリサイド化する工程と、を備えたことを特徴とする。
【００１４】
なお、前記ＮｉＳｉ２層上に形成されるＮｉ層の膜厚は、前記ＮｉＳｉ２層の膜厚よりも薄くてもよい。
【００１５】
なお、前記ＮｉＳｉ２層をシリサイド化する工程は、ＮｉＳｉ２層とＮｉＳｉ層とを有するシリサイド積層膜を形成してもよい。
【００１６】
なお、前記ＮｉＳｉ２層をシリサイド化する工程は、５００℃以下の温度でアニールを行ってもよい。
【００１７】
なお、前記ＮｉＳｉ２層をシリサイド化する工程は、４００℃以下の温度でアニールを行ってもよい。
【００１８】
なお、前記不純物領域の表面をＮｉＳｉ２層に変化させる工程は、アニールすることにより、前記不純物領域の表面をＮｉ２Ｓｉ層に変化させる工程と、アニールすることにより、前記Ｎｉ２Ｓｉ層をＮｉＳｉ層に変化させる工程と、アニールすることにより、前記ＮｉＳｉ層をＮｉＳｉ２層に変化させる工程と、を備えていてもよい。
【００１９】
また、本発明の第２の態様による半導体装置は、半導体基板に形成された第１導電型の半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側部に設けられた絶縁体からなるゲート側壁と、前記ゲート側壁からみて前記ゲート電極とは反対側の前記半導体領域上に設けられた、ＮｉＳｉ２層とＮｉＳｉ層とを有するシリサイド積層膜とを備えているＭＩＳトランジスタを含んでいることを特徴とする。
【００２０】
なお、前記シリサイド積層膜の前記ＮｉＳｉ層は前記半導体領域上に設けられ、前記ＮｉＳｉ２層は前記ＮｉＳｉ層上に設けられていてもよい。
【００２１】
なお、前記シリサイド積層膜の前記ＮｉＳｉ２層は前記半導体領域上に設けられ、前記ＮｉＳｉ層は前記ＮｉＳｉ２層上に設けられていてもよい。
【００２２】
なお、前記ゲート側壁からみて前記ゲート電極とは反対側の前記半導体領域上に設けられた前記第１導電型と異なる第２導電型の不純物領域を更に備え、前記シリサイド積層膜は、前記不純物領域上に設けられていてもよい。
【００２３】
なお、前記シリサイド積層膜と前記不純物領域との界面から２０ｎｍの範囲に含まれる不純物の量が前記シリサイド積層膜側よりも前記不純物領域側の方が多くてもよい。
【００２４】
なお、前記不純物領域はボロンを含んでいてもよい。
【００２５】
なお、前記ＭＩＳトランジスタはＦｉｎ型チャネルトランジスタであってもよい。
【００２６】
また、本発明の第３の態様による半導体装置は、半導体基板に形成されたｎ型の第１半導体領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の側部に設けられた絶縁体からなる第１ゲート側壁と、前記第１ゲート側壁からみて前記第１ゲート電極とは反対側の前記第１半導体領域上に設けられたｐ型の不純物領域と、前記ｐ型の不純物領域上に設けられ第１ＮｉＳｉ２層と第１ＮｉＳｉ層とを有する第１シリサイド積層膜とを備えているｐ型ＭＩＳトランジスタと、
前記半導体基板に形成されたｐ型の第２半導体領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２ゲート電極の側部に設けられた絶縁体からなる第２ゲート側壁と、前記第２ゲート側壁からみて前記第２ゲート電極とは反対側の前記第２半導体領域上に設けられたｎ型の不純物領域と、前記ｎ型の不純物領域上に設けられ第２ＮｉＳｉ２層と第２ＮｉＳｉ層とを有する第２シリサイド積層膜とを備えているｎ型ＭＩＳトランジスタと、
を含んでいることを特徴とする。
【００２７】
なお、前記第１シリサイド積層膜の前記第１ＮｉＳｉ層は前記第１半導体領域上に設けられ、前記第１ＮｉＳｉ２層は前記第１ＮｉＳｉ層上に設けられ、
前記第２シリサイド積層膜の前記第２ＮｉＳｉ層は前記第２半導体領域上に設けられ、前記第２ＮｉＳｉ２層は前記第２ＮｉＳｉ層上に設けられていてもよい。
【００２８】
なお、前記第１シリサイド積層膜の前記第１ＮｉＳｉ２層は前記第１半導体領域上に設けられ、前記第１ＮｉＳｉ層は前記第１ＮｉＳｉ２層上に設けられ、
前記第２シリサイド積層膜の前記第２ＮｉＳｉ２層は前記第２半導体領域上に設けられ、前記第２ＮｉＳｉ層は前記第２ＮｉＳｉ２層上に設けられていてもよい。
【発明の効果】
【００２９】
本発明によれば、ニッケルシリサイド膜とシリコン膜またはシリコンとの界面における界面抵抗を低減することができる。
【発明を実施するための最良の形態】
【００３０】
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
【００３１】
図２５に示す通常のニッケルシリサイドプロセスに従って作成したＮｉＳｉ膜とシリコン膜との界面を、裏面ＳＩＭＳにより観察した場合の結果を図２６（ａ）、２６（ｂ）に示す。なお、通常のニッケルシリサイドプロセスは、図２５に示すようにシリコン膜に不純物を導入して不純物領域を形成し（ステップＳ５１）、この不純物領域上にＮｉ膜を例えばスパッタ法で形成し（ステップＳ５２）、その後、３５０℃、３０秒のＲＴＡ(Rapid Thermal Annealing)を行ってＮｉ２Ｓｉを形成し（ステップＳ５３）、続いて５００℃、３０秒のＲＴＡを行ってＮｉＳｉを形成する（ステップＳ５４）工程からなっている。図２６（ａ）および図２６（ｂ）はそれぞれシリコン膜の不純物領域に、不純物として砒素（Ａｓ）およびボロン（Ｂ）が導入されている場合の観察結果を示す。ニッケルの分布が減少する領域がシリコン膜とＮｉＳｉ膜との界面に相当している。界面が急峻に変化しないのは、界面に表面粗さがあり、横方向に平均かした不純物分布を、裏面ＳＩＭＳが捉えているからである。このため、ニッケル濃度が減少する領域の中点を界面としている。
【００３２】
従来のニッケルシリサイドプロセスを用いた場合は、Ａｓは図２６（ａ）に示すように、界面に対して両側に分布しているが、Ｂは図２６（ｂ）に示すようにほとんど全てがＮｉＳｉ膜に分布している。すなわち、図２７（ａ）に示すようにシリコン膜にＮｉ膜を形成した直後（シリサイド形成前）の不純物分布はシリコン膜側にも存在しているが、シリサイド形成後は、不純物がＡｓ型の場合は図２７（ｂ）に示すように不純物は界面の両側に存在し、不純物がＢ型の場合は図２７（ｃ）に示すように不純物の多くはＮｉＳｉ膜に分布する。実際にＮｉＳｉ膜とＳｉ膜との界面近傍におけるＢ分布の裏面ＳＩＭＳによる測定結果を、図２８を参照して説明する。上述したように、ニッケルの濃度が低くなる領域が、界面に相当している。ニッケル濃度が変化する領域の中点を界面とし、両側に２０ｎｍの範囲を、それぞれ領域Ｄ１と領域Ｄ２として定義する。その間でＢ濃度を積分すると、領域Ｄ１では４．２×１０１３ｃｍ−２、領域Ｄ２では７．９２×１０１２ｃｍ−２となり、ＮｉＳｉ膜側に含まれるＢ量の方が多くなっていることが分かる。
【００３３】
本発明者達は、従来のプロセスにより形成されるＮｉＳｉ膜とＳｉ膜との界面における不純物分布が、図２６（ａ）、２６（ｂ）に示すようになる理由を、第一原理計算を用いて考察した。
【００３４】
ここで用いた第一原理計算は、局所密度汎関数近似を超えたところでなおかつスピン分極も考慮したＳＰ−ＧＧＡ（Spin-Polarized Generalized Gradient Approximation）の手法を採用した。実際に計算に用いたニッケルシリサイドの物性値を図２９に示す。そして、ニッケルシリサイド相Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２に対して、それぞれ１２個、８個、１２個の原子を含む単位格子に、不純物が入る時の生成エネルギーを計算した。一方、シリコン（Ｓｉ）に関しては、６４個の原子を含む単位格子に関して同様の計算を行い、ニッケルシリサイド各相との比較を行う。ニッケルシリサイドおよびシリコンに不純物が入った場合の生成エネルギーは、以下の式により定義される。
【００３５】
１．シリコンに不純物が入った場合の生成エネルギー
シリコンの格子間に不純物原子が入った場合には、
ＥｆＩｎｔ＝−Ｅ（１個の不純物を含むＳｉ６４個のセル構造）
＋Ｅ（Ｓｉ６４個のセル構造）＋Ｅ（真空中の１個の不純物）
１個のＳｉ原子に不純物原子を置換した場合には、
ＥｆＳｉ＝−Ｅ（１個の不純物を含むＳｉ６３個のセル構造）−Ｅ（バルク中の１個のＳｉ）
＋Ｅ（Ｓｉ６４個のセル構造）＋Ｅ（真空中の１個の不純物）
と書くことができる。但し、置換型の場合には、格子点から出たシリコン原子は再びバルクのシリコンに戻ると考えた。また、不純物原子を１個のシリコン原子に置換する場合の生成エネルギーをＥｆＳｉ、１個のニッケル原子に置換する場合の生成エネルギーをＥｆＮｉとして便宜的に表わすとする。
【００３６】
２．Ｎｉ２Ｓｉに不純物が入った場合の生成エネルギー
Ｎｉ２Ｓｉの格子間に不純物原子が入った場合には、
ＥｆＩｎｔ＝−Ｅ（１個の不純物を含むＮｉ２Ｓｉ４個のセル構造）
＋Ｅ（Ｎｉ２Ｓｉ４個のセル構造）＋Ｅ（真空中の１個の不純物）
１個のＳｉ原子に不純物原子を置換した場合には、
ＥｆＳｉ＝−Ｅ（Ｎｉ２Ｓｉ４個のうちのＳｉ原子１個を不純物原子に置き換えたセル構造）
−Ｅ（バルク中の１個のＳｉ）
＋Ｅ（Ｎｉ２Ｓｉ４個のセル構造）＋Ｅ（真空中の１個の不純物）
Ｎｉ原子に不純物原子を置換した場合には、
ＥｆＮｉ＝−Ｅ（Ｎｉ２Ｓｉ４個のＮｉ原子１個を不純物原子に置き換えたセル構造）
＋（７／２）Ｅ（１個のＮｉ２Ｓｉ）＋Ｅ（真空中の１個の不純物）
＋（１／２）Ｅ（バルク中の１個のＳｉ）
と書くことができる。Ｎｉ原子に不純物原子が置換する場合には、格子点から出されたＮｉ原子がバルクのＳｉと結合して、再びＮｉ２Ｓｉになると考えて、上式により生成エネルギーの計算を行った。
【００３７】
３．ＮｉＳｉに不純物が入った場合の生成エネルギー
Ｎｉ２Ｓｉに不純物原子が入った場合の生成エネルギーと同様に考えて、
ＮｉＳｉの格子間に不純物原子が入った場合には、
ＥｆＩｎｔ＝−Ｅ（１個の不純物を含むＮｉＳｉ４個のセル構造）
＋Ｅ（ＮｉＳｉ４個のセル構造）＋Ｅ（真空中の１個の不純物）
Ｓｉ原子に不純物原子を置換した場合には、
ＥｆＳｉ＝−Ｅ（ＮｉＳｉ４個のＳｉ原子１個を不純物原子に置換したセル構造）
−Ｅ（バルク中の１個のＳｉ）
＋Ｅ（ＮｉＳｉ４個のセル構造）＋Ｅ（真空中の１個の不純物）
Ｎｉ原子に不純物原子を置換した場合には、
ＥｆＮｉ＝−Ｅ（ＮｉＳｉ４個からＮｉ原子１個を不純物原子に置換したセル構造）
＋３Ｅ（１個のＮｉＳｉ）＋Ｅ（真空中の１個の不純物）
＋Ｅ（バルク中の１個のＳｉ）
により生成エネルギーを計算した。
【００３８】
４．ＮｉＳｉ２に不純物が入った場合の生成エネルギー
Ｎｉ２Ｓｉ及びＮｉＳｉに不純物が入った場合の生成エネルギーと同様に考えて、
ＮｉＳｉ２の格子間に不純物原子が入った場合には、    
ＥｆＩｎｔ＝−Ｅ（１個の不純物を含むＮｉＳｉ２４個のセル構造）
＋Ｅ（ＮｉＳｉ２４個のセル構造）＋Ｅ（真空中の１個の不純物）
Ｓｉ原子に不純物原子を置換した場合には、
ＥｆＳｉ＝−Ｅ（ＮｉＳｉ２４個のＳｉ原子１個を不純物原子に置換したセル構造）
−Ｅ（バルク中の１個のＳｉ）
＋Ｅ（ＮｉＳｉ２４個のセル構造）＋Ｅ（真空中の１個の不純物）
Ｎｉ原子に不純物原子を置換した場合には、
ＥｆＮｉ＝−Ｅ（ＮｉＳｉ２４個のＮｉ原子１個を不純物原子に置換したセル構造）
＋３Ｅ（１個のＮｉＳｉ２）＋Ｅ（真空中の１個の不純物）
＋２Ｅ（バルク中の１個のＳｉ）
により生成エネルギーを計算した。
【００３９】
生成エネルギーに関する計算結果を図３０に示す。一般的に、生成エネルギーは、反応の終状態と始状態のエネルギー差を表わしており、生成エネルギーが大きくなる状態ほど、現実の系では実現されやすいと考えられる。例えば、図３０における、ボロン（Ｂ）がシリコン格子に入った場合の計算結果では、ＥｆＩｎｔよりもＥｆＳｉの方が大きくなるため、ボロンはシリコンの置換位置に入りやすい。さらに、ヒ素（Ａｓ）の場合では、ＥｆＩｎｔが負の値となるため、終状態としては、格子間位置にＡｓ原子は入ることができず、ほとんどのＡｓ原子は、Ｓｉ置換位置に入ることになる。
【００４０】
次に、ニッケルシリサイド各相の格子に不純物が入った場合の生成エネルギーとシリコン格子に不純物が入った場合の生成エネルギーを比較する。図２５に示す通常のニッケルサリサイドプロセスにおいては、第一のアニール工程でＮｉ２Ｓｉが生成する。Ｂ原子がＮｉ２Ｓｉ格子に入る場合の生成エネルギーは、Ｓｉ置換位置および格子間位置のいずれに入る場合も、Ｓｉ格子に入る場合よりも大きくなっている。そのため、Ｂ原子は、シリサイド化の過程において、Ｎｉ２Ｓｉ層に留まると考えられる。  
さらに、図２５に示す第２のアニール工程（ステップＳ５４）においてＮｉＳｉが生成しても、格子間位置に入るときの生成エネルギーが、Ｓｉ格子に入る場合よりも明らかに大きい点、およびＳｉ置換位置に入る場合が同等であることを鑑みると、Ｂ原子は、シリサイド化の過程において、ＮｉＳｉ膜とＳｉ膜との界面のＮｉＳｉ膜側に偏析すると考えられる。
【００４１】
一方、Ａｓの場合に関しては、Ｓｉ置換位置に入る場合の生成エネルギーが、Ｎｉ２Ｓｉ格子、ＮｉＳｉ格子のいずれの場合もＳｉ格子とほぼ同等であるため、両方に偏析すると結論付けられることになる。
【００４２】
さらに高温のアニール温度（７５０℃以上）で生じるＮｉＳｉ２格子に関しても、同様の計算を行ったところ、格子間位置及びＳｉ置換位置のいずれに不純物（ＡｓもしくはＢ）が入る場合においても、Ｓｉ格子よりも生成エネルギーが小さくなることを見出した。そのため、一端、ＮｉＳｉ２が生成する温度までアニールすれば、不純物原子を界面に対してＳｉ膜側に偏析させることが可能となり、界面抵抗を低減させる効果を期待することができることになる。
【００４３】
しかしながら、図２９に示したように、ＮｉＳｉ２膜は、ＮｉＳｉ膜と比較して比抵抗が大きいため、生成したＮｉＳｉ２をＮｉＳｉに戻す必要がある。
【００４４】
そこで、本発明者達は、さらに、Ｎｉ膜をＮｉＳｉ２膜にスパッタ、５００℃以下のアニールを行うことによって、ＮｉＳｉ２膜中にＮｉ原子を拡散させれば、Ｎｉ＋ＮｉＳｉ２−＞２ＮｉＳｉという反応が起き、ＮｉＳｉ膜が生成されることになると考えた。
【００４５】
以下、本発明の実施形態を説明する。
【００４６】
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法を図１乃至図２（ｅ）を参照して説明する。図１は本実施形態の製造方法の製造工程を示すフローチャートであり、図２（ａ）乃至図２（ｅ）は本実施形態の製造方法の製造工程を説明する断面の模式図である。
【００４７】
まず、図１のステップＳ１に示すように、シリコン基板上に不純物（例えば、ボロン（Ｂ））を導入し不純物領域を形成する。続いて、上記不純物領域上に、例えばスパッタ法によりＮｉ膜を堆積する（図１のステップＳ２、図２（ａ）参照）。そして７５０℃、３０秒のＲＴＡを行い、ＮｉＳｉ２膜を形成する（図１のステップＳ３、図２（ｂ）参照）。その後、シリサイド化されていないＮｉを周知のＳＨ（硫酸と過酸化水素水の混合物）により除去する（図１のステップＳ４）。次に、ＮｉＳｉ２膜上に再度Ｎｉを例えばスパッタ法を用いて堆積する（図１のステップＳ５、図２（ｃ）参照）。その後、ＲＴＡを行いシリサイド化する（図１のステップＳ６）。
【００４８】
図１のステップＳ６のアニール温度が高い場合（例えば、４００℃を超え５００℃以下）には、ＮｉＳｉ２膜中でのＮｉ原子の拡散が早くなるため、ＮｉＳｉ２膜とＳｉ基板との界面からＮｉＳｉが生成し、図２（ｅ）に示すようにＮｉＳｉ２膜とＳｉ基板との間にＮｉＳｉ膜が形成される。また、アニール温度が低い場合（例えば、４００℃以下）には、図２（ｄ）に示すように、ＮｉＳｉ２膜のＳｉ基板側と反対側の面よりＮｉＳｉ膜が生成し、ＮｉＳｉ２膜上にＮｉＳｉ膜が形成されることになる。
【００４９】
アニール温度が高くても低くても、形成されたシリサイド層は、ＮｉＳｉ２膜とＮｉＳｉ膜との積層構造となる。しかし、ＮｉＳｉ２膜の膜厚はＮｉＳｉ膜の膜厚に比べて非常に薄いので、シリサイド層の抵抗は低い。また、シリコン基板に導入された不純物は図２（ａ）乃至図２（ｅ）に示すように、シリコン基板側にも多く存在している。このことは後述するように、実効的なショットキー障壁高さの評価結果から裏付けられている。
【００５０】
以上説明したように、本実施形態によれば、ニッケルシリサイド膜とシリコン（シリコン基板）との界面における界面抵抗を低減することができる。
【００５１】
なお、本実施形態および後述する第２実施形態において、ＮｉＳｉ２膜にスパッタするＮｉ膜の膜厚が、ＮｉＳｉ２膜の膜厚よりも厚くなると、すべてのＮｉＳｉ２がＮｉＳｉに変化した後、余ったＮｉ原子がＳｉ基板中へ拡散し、Ｓｉ基板中に掃き出された不純物を再び取り込んでしまうと考えられる。そのため、ＮｉＳｉ２膜上にスパッタで形成されるＮｉ膜の膜厚は、ＮｉＳｉ２膜の膜厚よりも薄くすることが望ましい。
【００５２】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の製造方法を図３乃至図４（ｆ）を参照して説明する。図３は本実施形態の製造方法の製造工程を示すフローチャートであり、図４（ａ）乃至図４（ｆ）は本実施形態の製造方法の製造工程を説明する断面の模式図である。
【００５３】
まず、図３のステップＳ１１に示すように、シリコン基板上に不純物（例えば、ボロン（Ｂ））を導入し不純物領域を形成する。続いて、上記不純物領域上に、例えばスパッタ法によりＮｉ膜を堆積する（図３のステップＳ１２、図４（ａ）参照）。そして３５０℃、３０秒のＲＴＡを行い、Ｎｉ２Ｓｉ膜を形成する（図３のステップＳ１３参照）。その後、シリサイド化されていないＮｉを周知の薬液により除去する（図３のステップＳ１４）。続いて、５００℃、３０秒のＲＴＡを行い、ＮｉＳｉを形成する（図３のステップＳ１５、図４（ｂ）参照）。ここまでは、従来のニッケルシリサイドプロセスと同一である。
【００５４】
次に、７５０℃、３０秒のＲＴＡを行い、ＮｉＳｉ２を形成する（図３のステップＳ１６、図４（ｃ）参照）。続いてＮｉＳｉ２膜上に再度Ｎｉを例えばスパッタ法を用いて堆積する（図３のステップＳ１７、図４（ｄ）参照）。その後、ＲＴＡを行いシリサイド化する（図３のステップＳ１８）。
【００５５】
図３のステップＳ１８のアニール温度が高い場合（例えば、４００℃を超え５００℃以下）には、第１実施形態で説明したように、ＮｉＳｉ２膜中でのＮｉ原子の拡散が早くなるため、ＮｉＳｉ２膜とＳｉ基板との界面からＮｉＳｉが生成し、図４（ｆ）に示すようにＮｉＳｉ２膜とＳｉ基板との間にＮｉＳｉ膜が形成される。また、アニール温度が低い場合（例えば、４００℃以下）には、図４（ｅ）に示すように、ＮｉＳｉ２膜のＳｉ基板側と反対側の面よりＮｉＳｉ膜が生成し、ＮｉＳｉ２膜上にＮｉＳｉ膜が形成されることになる。
【００５６】
アニール温度が高くても低くても、形成されたシリサイド層は、ＮｉＳｉ２膜とＮｉＳｉ膜との積層構造となる。しかし、ＮｉＳｉ２膜の膜厚はＮｉＳｉ膜の膜厚に比べて非常に薄いので、シリサイド層の抵抗は低い。また、シリコン基板に導入された不純物は図４（ａ）乃至図４（ｆ）に示すように、シリコン基板側にも存在している。
【００５７】
以上説明したように、本実施形態も第１実施形態と同様に、ニッケルシリサイド膜とシリコン（シリコン基板）との界面における界面抵抗を低減することができる。
【実施例】
【００５８】
以下、本発明の実施形態を、実施例を参照してさらに詳細に説明する。
【００５９】
（実施例１）
本発明の実施例１による半導体装置を説明する。本実施例の半導体装置は、ショットキーダイオードであって、図３に示す第２実施形態の製造方法を用いて製造され、２層構造のシリサイド膜を形成する際のアニール温度が４００℃である。本実施例のショットキーダイオードの製造方法を図５乃至図１０を参照して説明する。
【００６０】
まず、図５に示すように、濃度１０１５ｃｍ−３の砒素（Ａｓ）がドープされたｎ型シリコン基板２上に素子領域６、８を分離するトレンチを５０μｍの間隔で形成し、このトレンチに絶縁膜を埋め込み、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁膜４を形成する。続いて、素子領域８に濃度１０２０ｃｍ−３のボロン（Ｂ）がドープされた高濃度不純物領域１０を、基板表面から深さ３００ｎｍの範囲に作成した。その後、１０５０℃の温度で不純物を活性化するアニール（スパイクアニール）を行った。
【００６１】
次に、図６に示すように、基板全面に膜厚１２ｎｍのＮｉ膜１１をスパッタ法で形成する。その後、３５０℃、３０秒のアニールを行い、Ｎｉ２Ｓｉ膜（図示せず）を形成した。続いて、薬液によりシリサイド化されないＮｉを選択除去した後、５００℃、３０秒のアニールを行い、図７に示すように、ＮｉＳｉ膜１２を、素子領域６、８上に形成した。素子領域６、８上に形成されたＮｉＳｉ膜１２の膜厚は、いずれも１５ｎｍになっている。この図７に示す構造の半導体装置は従来のニッケルシリサイド法で形成したショットキーダイオードとなっている。
【００６２】
さらに、図８に示すように、７５０℃、３０秒のアニールを行い、ＮｉＳｉ膜１２をＮｉＳｉ２膜１４に変化させる。このときの、ＮｉＳｉ２膜１４の膜厚はＮｉＳｉ膜１２の膜厚１５ｎｍと略同じである。その後、さらに、図９に示すように、スパッタ法により膜厚１０ｎｍ程度のＮｉ膜１６を基板全面に形成した。その後、４００℃、３０秒のアニールを行った後、シリサイド化されないＮｉを薬液で選択除去を行い、図１０に示すように、下層（シリコン基板側）がＮｉＳｉ２膜１４で上層がＮｉＳｉ膜１８からなるニッケルシリサイド積層膜１９を素子領域６、８上に形成した。このようにして作成した、図１０に示すショットキーダイオードを、実施例１のショットキーダイオードと呼ぶことにする。
【００６３】
（実施例２）
本発明の実施例２による半導体装置を説明する。本実施例の半導体装置は、ショットキーダイオードであって、図３に示す第２実施形態の製造方法を用いて製造され、２層構造のシリサイド膜を形成する際のアニール温度が５００℃である以外は実施例１で説明した工程で作成する。すなわち、図９に示すプロセスまでは実施例１と同様に作成し、その後、５００℃、３０秒のアニールを行った後、シリサイド化されていないＮｉを薬液で選択除去し、実施例２のショットキーダイオードを作成する。この実施例のショットキーダイオードにおけるシリサイド積層膜は、実施例１と異なり、下層（シリコン基板側）がＮｉＳｉ膜で上層がＮｉＳｉ２膜からなっている。
【００６４】
（実施例３）
本発明の実施例３によるショットキーダイオードを説明する。本実施例のショットキーダイオードは、図８に示す工程までは、実施例１で説明した場合と同様に作成し、その後、スパッタで堆積するＮｉ膜１６の膜厚を実施例と異なり２０ｎｍとした。すなわち、Ｎｉ膜１６の膜厚（＝２０ｎｍ）は、実施例１の場合と異なり、ＮｉＳｉ２膜１４の膜厚（１５ｎｍ）よりも厚く形成されている。Ｎｉ膜１６を堆積した後、実施例１と同様に４００℃、３０秒のアニールを行い、その後、シリサイド化されないＮｉを薬液で選択除去し、実施例３のショットキーダイオードを作成した。
【００６５】
この実施例のショットキーダイオードにおいては、Ｎｉ膜１６の膜厚（＝２０ｎｍ）が、ＮｉＳｉ２膜１４の膜厚（１５ｎｍ）よりも厚いので、シリサイド膜は、ＮｉＳｉ２膜１４が全てＮｉＳｉ膜１８に変化し、ＮｉＳｉ膜からなる単層構造となっている。
【００６６】
（比較例１）
実施例１乃至実施例３と比較するために、図７に示す工程までを実施例１と同様に作成し、図７に示すショットキーダイオードを比較例１とする。すなわち、比較例１のショットキーダイオードは、従来のニッケルシリサイドプロセスを用いて形成した構成となっている。
【００６７】
（実施例１、実施例２、比較例のショットキーダイオードの実効的なショットキー障壁高さの比較）
次に、上述の実施例１、実施例２、および比較例１のショットキーダイオードの実効的なショットキー障壁高さを比較する。
【００６８】
図１１に示すように、作成されたショットキーダイオードに端子１００を当てて、ニッケルシリサイド積層膜間の電流電圧を測定し、電流が立ち上がる電圧からニッケルシリサイド積層膜とシリコン基板との界面の実効的なショットキー障壁高さを評価した。測定結果から、比較例１のショットキーダイオードでは、ホールに対する実効的なショットキー障壁高さが０．３ｅＶ、実施例１のショットキーダイオードでは、０．１ｅＶ、比較例２のショットキーダイオードでは、０．１４ｅＶになることが確認された。この結果より、図２５に示す従来のニッケルシリサイドプロセスを用いて作成したショットキーダイオード（比較例１）よりも、図３乃至図４（ｆ）に示す第２実施形態によるニッケルシリサイドプロセスを用いて作成した実施例１および２のショットキーダイオードでは、ニッケルシリサイド積層とシリコン基板との界面の実効的なショットキー障壁高さが低減されることがわかる。これにより、実施形態２による半導体装置の製造方法は、ニッケルシリサイド膜とシリコン基板との界面における界面抵抗を低減することができるという作用効果を奏することになる。
【００６９】
（実施例１および実施例２の界面構造の比較）
次に、実施例１および実施例２のショットキーダイオードのニッケルシリサイド積層膜とシリコン基板との界面を、ＸＲＤ(X-Ray Diffraction)およびＴＥＭ―ＥＤＸ(Transmission Electron Microscopy ― Energy Dispersive X-Ray Spectrometer)によって観察したところ、実施例１のニッケルシリサイド積層膜とシリコン基板との界面は、ＮｉＳｉ膜（１８ｎｍ）/ＮｉＳｉ２膜（４ｎｍ）/Ｓｉの構造になっており、実施例２は、逆に、ＮｉＳｉ２膜（４ｎｍ）/ＮｉＳｉ膜（１８ｎｍ）/Ｓｉとなっていることが分かった。すなわち、表面にＮｉＳｉ２膜が形成されている界面構造の方が、ニッケルシリサイド積層膜中の不純物がＳｉ基板中に掃き出されるため、Ｓｉ基板の伝導帯の曲がりがより強くなり、実効的なショットキー障壁高さがより低減されていると考えられる。
【００７０】
しかしながら、実施例１および実施例２のいずれの場合においても、従来のニッケルサリサイドプロセスを用いて形成されるショットキー界面よりも、実効的にショットキー障壁高さは低減されており、より抵抗の低い優れた界面が形成されていることが確認された。
【００７１】
さらに、裏面ＳＩＭＳを用いて、実施例１のショットキーダイオードにおけるニッケルシリサイド積層膜とシリコン基板との界面近傍の領域、すなわち界面から２０ｎｍの範囲を観察すると、図２８に示す従来の場合と異なり、シリコン基板側にＢ原子が多く分布することがわかった。このため、図３１に示すように、鏡像効果およびシリコン基板側の伝導帯の曲がりが従来の場合より強くなり、実効的なショットキー障壁高さが、より低減されていることが確認された。
【００７２】
（実施例３のショットキーダイオードの電流電圧特性の測定）
次に、実施例３のショットキーダイオードでは、界面のＮｉＳｉ２膜がすべてＮｉＳｉ膜に変化するため、一端、ＮｉＳｉ２膜から掃き出されたＢ原子が、再び形成されたＮｉＳｉ膜中に一部取り込まれ、Ｓｉ層における伝導帯の曲がりの効果が弱められる。そのため、実効的なショットキー障壁高さは、実施例１および実施例２と比較して高いことが測定結果より示される。これにより、形成されたＮｉＳｉ２膜の膜厚と比較して、スパッタするＮｉ膜の膜厚は薄くする方が望ましい。
【００７３】
（実施例４）
本発明の実施例４によるショットキーダイオードを作成した。本実施例のショットキーダイオードは、濃度１０１５ｃｍ−３のボロン（Ｂ）をドープしたｐ型シリコン基板上に、図５から図１０に示した実施例１の工程とほぼ同じ工程を用いて、実施例４のショットキーダイオードを作成した。但し、実施例１とは異なり、高濃度不純物領域１０には、濃度１０２０ｃｍ−３のＡｓをドープした。
【００７４】
（比較例２）
また、実施例４のショットキーダイオードと比較を行うため、図２５に示す従来のニッケルシリサイドプロセスによって、図７に示す構造をもつ、比較例２のショットキーダイオードも作製した。この比較例２のショットキーダイオードも実施例４と同様に、高濃度不純物領域１０には、濃度１０２０ｃｍ−３のＡｓがドープされている。
【００７５】
（比較例２と実施例４の実効的なショットキー障壁高さの比較）
図１１に示す様に、作製されたショットキーダイオードに端子１００を当てて、ニッケルシリサイド積層膜間の電流電圧を測定し、電流が立ち上がる電圧からニッケルシリサイド積層膜とシリコン基板との界面における実効的なショットキー障壁高さを評価した。実施例４のショットキーダイオードでは、比較例２のショットキーダイオードと比較して、電子に対する実効的なショットキー障壁高さが大幅に低減されることが示された。
【００７６】
（実施例５）
次に、本発明の実施例５によるｎ型ＭＩＳトランジスタの製造方法を説明する。
【００７７】
まず、図１２に示すように、濃度１０１５ｃｍ−３のボロン（Ｂ）がドープされたｐ型シリコン基板２に素子領域を分離するトレンチを例えば２３０ｎｍの間隔で形成し、このトレンチに絶縁膜を埋め込むことによってＳＴＩ構造の素子分離絶縁膜４を形成した。
【００７８】
次に、素子分離絶縁膜４により分離された素子領域６に、周知の技術を用いて、図１３に示す素子構造を形成した。この素子構造は以下のように形成される。素子領域６に酸化膜換算厚（ＥＯＴ）が１ｎｍでゲート幅が３０ｎｍのゲート絶縁膜２２を形成し、このゲート絶縁膜２２上にゲート電極２４を形成する。そして、ゲート電極２４の両側の素子領域６に濃度１０２０ｃｍ−３のＡｓがドープされたエクステンション領域２６ａ、２６ｂを形成する。続いて、ゲート電極２４の側部に絶縁体からなるゲート側壁２８を形成する。その後、ゲート側壁２６およびゲート電極２４をマスクとして濃度１０２０ｃｍ−３のＡｓをドープし、ソース側高濃度不純物領域３０ａとドレイン側高濃度不純物領域３０ｂを形成する。図１３に示す素子構造を形成した後、１０５０℃の温度で不純物の活性化アニール（スパイクアニール）を行う。
【００７９】
次に、図１４に示すように、膜厚１２ｎｍのＮｉ膜３２をスパッタ法で形成する。その後、７５０℃、３０秒のアニールを行い、図１５に示すようにゲート電極２４上およびソース・ドレイン領域３０ａ、３０ｂ上にＮｉＳｉ２膜３４を形成し、シリサイド化されないＮｉを薬液により選択的に除去する。これにより、図１５に示したような素子構造を作製する。この時、形成されたＮｉＳｉ２膜３４の膜厚は、いずれも１５ｎｍになっている。
【００８０】
次に、図１６に示すように、膜厚１０ｎｍのＮｉ膜３６のスパッタを行った後、４００℃、３０秒のアニールを行い、シリサイド化されないＮｉを薬液で選択除去し、図１７に示すように、ゲート電極２４上およびソース・ドレイン領域３０ａ、３０ｂ上に、ＮｉＳｉ２膜３４およびＮｉＳｉ膜３６からなるニッケルシリサイド積層膜３８を形成した。この時、形成されたニッケルシリサイド積層膜３８は、実施例１のショットキーダイオードと同様、膜厚４ｎｍのＮｉＳｉ２膜上に膜厚１８ｎｍのＮｉＳｉ膜が形成された構造になっている。このようにして、実施例５のｎ型ＭＩＳトランジスタを完成する。
【００８１】
（比較例３）
これに対して、比較例３として、図１３に示す素子構造までを実施例５と同じ工程を用いて形成し、ゲート電極２４上およびソース・ドレイン領域３０ａ、３０ｂ上に形成されるシリサイド膜を、図２５に示す従来のニッケルシリサイドプロセスを用いてｎ型ＭＩＳトランジスタを形成する。すなわち、比較例３のＭＩＳトランジスタは、図１３に示す工程までは、実施例５と全く同様に作成する。そして、基板全面にＮｉ膜を堆積した後、３５０℃、３０秒のアニールを行ってＮｉ２Ｓｉ膜を形成し、続いてシリサイド化されないＮｉを薬液により選択除去する。次に、５００℃、３０秒のアニールを行うことによってＮｉ２Ｓｉ膜をＮｉＳｉ膜に変化させ、比較例３のｎ型ＭＩＳトランジスタを完成する。この時、形成されるＮｉＳｉ膜の膜厚は、１５ｎｍであった。
【００８２】
次に、実施例５および比較例３のＭＩＳトランジスタに関するドレイン電流のゲート電圧依存性を調べた。
【００８３】
図１８に示すように、実施例５のＭＩＳトランジスタに関するドレイン電流のゲート電圧依存性は、ソース及びドレイン領域における界面抵抗の低減により、比較例３のＭＩＳトランジスタと比較して３０％程度の電流増大が得られる。
【００８４】
（実施例６）
次に、本発明の実施例６によるＭＩＳトランジスタの製造方法を説明する。実施例５においては、エクステンション領域２６ａ、２６ｂを高濃度不純物領域３０ａ、３０ｂよりも先に形成したが、後に形成することができる。本実施例の性オズ方法は、エクステンション領域２６ａ、２６ｂを高濃度不純物領域３０ａ、３０ｂよりも後に形成する製造方法である。
【００８５】
まず、図１９に示すように、素子分離絶縁膜４によって分離された素子領域６上にゲート絶縁膜２２を形成し、このゲート絶縁膜２２上にゲート電極２４を形成する。続いて、ゲート電極２４の側部に絶縁体からなる不純物注入用のゲート側壁２５を形成する。そして、ゲート側壁２５およびゲート電極２４をマスクとして、不純物、例えばＡｓを注入し、高濃度不純物領域３０ａ、３０ｂを形成する。その後、１０５０℃で活性化アニール（スパイクアニール）を行う。
【００８６】
次に、図２０に示すように、ゲート側壁２５を除去する。続いて、図２１に示すように、ゲート電極２４をマスクとして高濃度不純物領域の場合より不純物Ａｓを浅く注入し、エクステンション領域２６ａ、２６ｂを形成する。続いて、ＦＬＡ(Flash Lamp Anneal)やレーザーアニールなどの活性化アニールを行った後、ゲート電極２４の側部に再度絶縁体からなるゲート側壁２８を形成し、図１３に示す素子構造を得る。このようなプロセスを用いれば、高温活性化アニールによるエクステンション領域への影響を低減することが可能となる。
【００８７】
次に、図１４〜図１７に示した実施例５と同様のプロセスを行うことによって実施例６のｎ型ＭＩＳトランジスタを作成する。この実施例６のＭＩＳトランジスタに関しても、実施例５のＭＩＳトランジスタと同様、比較例３のＭＩＳトランジスタと比較して３０％程度の電流増大を得ることができる。
【００８８】
（実施例７）
次に、本発明の実施例７による半導体装置を説明する。本実施例の半導体装置は、ｐ型ＭＩＳトランジスタであって、シリコン基板２、エクステンション領域２６ａ、２６ｂ、および高濃度不純物領域３０ａ、３０ｂの導電型を実施例５の場合と逆にして形成したものである。この実施例７のｐ型ＭＩＳトランジスタに関しても、第５実施例の場合と同様に３０％程度の電流増大を得ることができる。
【００８９】
（実施例８）
次に、本発明の実施例８による半導体装置を説明する。本実施例の半導体装置は、ｐ型ＭＩＳトランジスタであって、シリコン基板２、エクステンション領域２６ａ、２６ｂ、および高濃度不純物領域３０ａ、３０ｂの導電型を実施例６の場合と逆にして形成したものである。
【００９０】
本実施例は、実施例６と同様に、高温活性化アニールによるエクステンション領域への影響を低減することが可能となる。また、実施例６の場合と同様に３０％程度の電流増大を得ることができる。
【００９１】
（実施例９）
次に、本発明の実施例９による半導体装置を図２２に示す。本実施例の半導体装置は、ＣＭＯＳデバイスである。
【００９２】
本実施例のＣＭＯＳデバイスは、ｐ型シリコン基板４０上に、ｐウェル４２およびｎウェル４４が、素子分離絶縁膜４６によって分離して形成されている。ｐウェル４２にはｎ型ＭＯＳトランジスタが設けられ、ｎウェル４４にはｐ型ＭＯＳトランジスタが設けられている。
【００９３】
基本的には、ｎ型ＭＯＳトランジスタは実施例５のＭＩＳトランジスタと、ｐ型ＭＯＳトランジスタは実施例７のＭＩＳトランジスタと、ポッケト領域５３、５５が設けられている以外は同様の構成となっている。すなわち、ｎ型ＭＯＳトランジスタにおいては、ｐウェル４２上にゲート絶縁膜４８が設けられ、このゲート絶縁膜４８上にゲート電極５０ａが設けられている。ゲート電極５０ａの側部にゲート側壁５６が設けられ、ゲート電極５０ａの両側のｐウェル４２にはｎ＋高濃度不純物領域５８が設けられている。さらに、ゲート電極５０ａ直下のｐウェル４２には、高濃度不純物領域５８に接続するｎ−エクステンション領域５２が設けられている。エクステンション領域５２の下部にはｐ型の不純物が注入されたｐ＋ポケット領域５３が設けられている。そして、高濃度不純物領域５８およびゲート電極５０ａ上には、ＮｉＳｉ２膜６２と、ＮｉＳｉ膜６４との積層構造のシリサイド膜６６が形成されている。
【００９４】
これに対して、ｐ型ＭＯＳトランジスタは、ｎウェル４４上にゲート絶縁膜４８が設けられ、このゲート絶縁膜４８上にゲート電極５０ｂが設けられている。ゲート電極５０ｂの側部にゲート側壁５６が設けられ、ゲート電極５０ｂの両側のｎウェル４４にはｐ＋高濃度不純物領域６０が設けられている。さらに、ゲート電極５０ｂ直下のｎウェル４４には、高濃度不純物領域６０に接続するｐ−エクステンション領域５４が設けられている。エクステンション領域５４の下部にはｎ型の不純物が注入されたｎ＋ポケット領域５５が設けられている。そして、高濃度不純物領域６０およびゲート電極５０ｂ上には、ＮｉＳｉ２膜６２と、ＮｉＳｉ膜６４との積層構造のシリサイド膜６６が形成されている。
【００９５】
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとは相補的に働き、これらによって、ＣＭＯＳデバイスが構成される。この実施例９のＣＭＯＳデバイスに関しても、実施例５乃至実施例８のＭＩＳトランジスタと同様、電極部のニッケルシリサイド積層膜を、一端ＮｉＳｉ２膜形成後に、Ｎｉ膜をスパッタし、５００℃以下でのアニールを行うことによって形成することが可能である。これにより、実施例５乃至実施例８のＭＩＳトランジスタと同様、ソース・ドレイン領域内部の抵抗を低減し、駆動電流を増大させることが可能である。
【００９６】
（実施例１０）
次に、本発明の実施例１０による半導体装置を図２３（ａ）、２３（ｂ）に示す。本実施例の半導体装置はＦｉｎ型チャネルトランジスタであって、平面図を図２３（ａ）に示し、正面図を図２３（ｂ）に示す。
【００９７】
本実施例によるＦｉｎ型チャネルトランジスタにおいては、ソース領域７４とドレイン領域７６との間に複数の半導体領域が設けられており、この複数の半導体領域を跨ぐようにゲート電極７２が設けられている。したがって、ゲート電極７２下の半導体領域がチャネル領域となるので、チャネル領域が複数設けられている構造になっている。このような構造にすれば、複数のチャネルに電流が流れるため電流値を増大させることが可能となる。
【００９８】
そして、本実施例のＦｉｎ型チャネルトランジスタにおいては、ゲート電極７２、ソース領域７４、およびドレイン領域７６上に、実施例５乃至実施例８のＭＩＳトランジスタと同様、ＮｉＳｉ２膜とＮｉＳｉ膜の積層構造かなるニッケルシリサイド積層膜８０が設けられている。これにより、実施例５乃至実施例８のＭＩＳトランジスタと同様、ニッケルシリサイド膜とシリコンとの界面の界面抵抗を低減することができる。これにより、ソース・ドレイン領域内部の抵抗を低減し、駆動電流を増大させることが可能となる。なお、ゲート電極７２、ソース領域７４、およびドレイン領域７６の周りには絶縁体からなる側壁７８が設けられている。
【００９９】
（実施例１１）
次に、本発明の実施例１１による半導体装置を図２４に示す。本実施例の半導体装置は、ショットキーｎ型ＭＩＳトランジスタ（以下、単にショットキートランジスタともいう）である。このショットキーｎ型ＭＩＳトランジスタにおいては、素子分離絶縁膜９１によって分離された素子領域９２がｐ型シリコン基板９０に設けられ、この素子領域９２上にゲート絶縁膜９３が設けられ、このゲート絶縁膜９３上にゲート電極９４が設けられている。さらに、このゲート電極９４の側部には絶縁体からなるゲート側壁９５が設けられ、このゲート側壁９５の外側の素子領域９２には、ソース・ドレインとなるシリサイド積層膜９６が形成されている。このシリサイド積層膜９６はＮｉＳｉ２膜とＮｉＳｉ膜との積層構造を有しており、ゲート電極９４上にも設けられている。シリサイド積層膜９６は、実施例５乃至実施例８で説明した製造方法によって形成される。
【０１００】
なお、本実施例のショットキーｎ型ＭＩＳトランジスタは、実施例５乃至実施例８のＭＩＳトランジスタに比べて、ゲート側壁９５の膜厚が薄く、かつ高濃度不純物領域が設けられていない点が異なっている。すなわち、本実施例のショットキートランジスタは、高濃度不純物領域を形成せず、シリコン半導体基板上に直接シリサイド膜を形成したトランジスタであり、実施例５乃至実施例８の高濃度不純物領域とシリコン基板との間に形成されるｐｎ接合を、ショットキー接合に置き換えている。このため、比例縮小則によってＭＩＳトランジスタが小さくなった場合に起こると予想される短チャンネル効果および寄生抵抗の問題を回避する上で有効と考えられている。
【０１０１】
この実施例１１のショットキー・ソース・ドレインｎ型ＭＩＳトランジスタに関しても、実施例５乃至実施例８のＭＩＳトランジスタと同様に、ニッケルシリサイド膜とシリコンとの界面の界面抵抗を低減することができる。これにより、ソース・ドレイン領域内部の抵抗を低減し、駆動電流を増大することが可能となる。
【０１０２】
（実施例１２）
次に、本発明の実施例１２による半導体装置を説明する。本実施例の半導体装置は、ショットキー・ソース・ドレインｐ型ＭＩＳトランジスタ（単に、ショットキートランジスタともいう）であって、ｎ型シリコン基板上に形成する以外は、実施例１１と同様にして形成される。本実施例のショットキー・ソース・ドレインｐ型ＭＩＳトランジスタに関しても、実施例１１のＭＩＳトランジスタと同様、ニッケルシリサイド膜とシリコンとの界面の界面抵抗を低減することができる。これにより、ソース・ドレイン領域の内部抵抗を低減し、駆動電流を増大することが可能となる。
【０１０３】
以上述べたように、本発明の各実施形態によれば、ニッケルシリサイド膜とシリコンとの界面の界面抵抗を低減することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態による半導体装置の製造方法を示すフローチャート。
【図２】第１実施形態の製造方法の製造工程断面図。
【図３】本発明の第２実施形態による半導体装置の製造方法を示すフローチャート。
【図４】第１実施形態の製造方法の製造工程断面図。
【図５】実施例１による半導体装置の製造工程を示す断面図。
【図６】実施例１による半導体装置の製造工程を示す断面図。
【図７】実施例１による半導体装置の製造工程を示す断面図。
【図８】実施例１による半導体装置の製造工程を示す断面図。
【図９】実施例１による半導体装置の製造工程を示す断面図。
【図１０】実施例１による半導体装置の製造工程を示す断面図。
【図１１】実施例１および実施例２のショットキーダイオードのニッケルシリサイド積層膜とシリコンとの界面のショットキー障壁高さを評価するための測定方法を説明する図。
【図１２】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１３】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１４】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１５】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１６】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１７】実施例５によるＭＩＳトランジスタの製造工程を示す断面図。
【図１８】実施例５および比較例３のＭＩＳトランジスタにおけるドレイン電流のゲート電圧依存性を示す図。
【図１９】実施例６によるＭＩＳトランジスタの製造工程を示す断面図。
【図２０】実施例６によるＭＩＳトランジスタの製造工程を示す断面図。
【図２１】実施例６によるＭＩＳトランジスタの製造工程を示す断面図。
【図２２】実施例９によるＣＭＯＳデバイスを示す断面図。
【図２３】実施例１０によるＦｉｎ型チャネルトランジスタを示す図。
【図２４】実施例１１によるショットキートランジスタを示す断面図。
【図２５】従来のニッケルシリサイドプロセスを示すフローチャート。
【図２６】従来のニッケルシリサイドプロセスによって形成したＮｉＳｉ膜とシリコンとの界面近傍における不純物分布の、裏面ＳＩＭＳによる測定結果を示す図。
【図２７】従来のニッケルシリサイドプロセスによって形成したＮｉＳｉ膜とシリコンとの界面近傍における不純物分布を模式的に示す図。
【図２８】従来のニッケルシリサイドプロセスによって形成したＮｉＳｉ膜とシリコンとの界面近傍におけるボロンの分布の、裏面ＳＩＭＳによる測定結果を説明する図。
【図２９】ニッケルシリサイドの体表的な相の特性を示す図。
【図３０】ニッケルシリサイドの各相およびシリコンにＢとＡｓが入った場合の生成エネルギーを示す図。
【図３１】シリコン膜（シリコン基板）のドーパント量の違いによる、シリコン膜の伝導帯の曲がりの違いを示す図。
【符号の説明】
【０１０５】
２  シリコン基板
４  素子分離絶縁膜
６  素子領域
８  素子領域
１０  高濃度不純物領域
１１  Ｎｉ膜
１２  ＮｉＳｉ膜
１４  ＮｉＳｉ２膜
１６  Ｎｉ膜
１８  ＮｉＳｉ膜
１９  ニッケルシリサイド積層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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