(57)【特許請求の範囲】
【請求項１】
配線基板と、前記配線基板上に実装されると共に動作中に発熱を伴う少なくとも１つのＩＣチップと、内部に設けられた流通路に流通させた冷媒により強制冷却されると共に熱伝導性接着剤を介して前記ＩＣチップに接合されるヒートシンクを備えて半導体モジュールが構成され、
前記半導体モジュールの複数個が３次元的に積み重ねられ、
前記ヒートシンクは、所定間隔に設けられた複数のフィンによって複数のチャネル溝が形成され、このチャネル溝により前記流通路が形成され、
前記フィンは、その両端に傾斜部を有することを特徴とする半導体装置。
【請求項２】
前記複数個の半導体モジュールは、それぞれの前記配線基板に凹部及び外部入出力ピンを備えたソケットを搭載し、このソケットと隣接する半導体モジュールの前記外部入出力ピンが縦続接続されることにより、前記複数個の半導体モジュールの相互が電気的に接続されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ヒートシンクは、前記チャネル溝及び前記フィンを有する第１の金属ブロックと、前記フィンを覆うようにして前記第１の金属ブロックに接合された第２の金属ブロックからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記チャネル溝は、その溝幅が０．０５ｍｍ〜０．４ｍｍであることを特徴とする請求項１又は３記載の半導体装置。
【請求項５】
前記チャネル溝は、その長さが前記ＩＣチップのサイズ以上であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ヒートシンクは、厚みが１ｍｍ以下であることを特徴とする請求項１又は３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、複数の半導体モジュール間の配線を最短にして半導体モジュールの高速動作を可能にする半導体装置に関する。
【０００２】
【従来の技術】
科学技術計算分野に用いられるコンピュータは、大規模な計算量を高い精度で、しかも高速に処理することが要求されている。特に、高速化の要求は年々高くなっている。この要求に応える１つの手段として、搭載されるＩＣチップ間の信号配線距離を最短にして高密度実装を図り、信号伝達速度の高速化を図る方法が知られている。しかし、この様に複数のＩＣチップを近づけて高密度実装を行うと、各ＩＣチップからの発熱密度が急激に大きくなり、高速化を妨げる原因になる。このような発熱の対策として、従来、以下に説明する半導体装置が提案されている。
【０００３】
図８は、従来の半導体装置の構成を示す。この半導体装置は、スーパーコンピュータ、並列計算機等で採用されている。
半導体モジュール８０は、マザーボード（mother board）８１、このマザーボード８１上に高密度に実装された１〜２個の高速・高パワーのＣＰＵパッケージ８２及び複数のメモリ（ＤＩＭＭ：Dual In-line Memory Module）パッケージ８３等から構成されている。ＣＰＵパッケージ８２は通電時の発熱が著しいため、その高速性や信頼性に影響する。そこで、ＣＰＵパッケージ８２が許容温度以下になるように、表面に空冷式の金属製のヒートシンク（heat sink ）８４が取り付けられている。ヒートシンク８４は所定間隔に立設する複数の放熱フィンを備え、この放熱フィンに図示しない冷却ファンから風が吹きつけられることにより、強制空冷が行われる。以上の構成による複数個の半導体モジュール８０が、筐体ラック８５内に所定間隔により搭載されている。
【０００４】
また、「ＮＥＣ技報」Ｖｏｌ．３９、Ｐ３６（１９８６）には、スーパーコンピュータ用の水冷方式が開示されている。この技術は、セラミック基板上に複数の高発熱ＬＳＩが２次元配置され、それぞれに水路を設けて冷却するものである。これにより、１ＬＳＩ当たりの発熱量が４０Ｗクラスであり、全体では３．３ｋＷの発熱を許容することができ、一応の効果を奏している。
【０００５】
更に、特開平５−２７５５８４号公報には単独での消費電力が小さく携帯機器等に使用されるＣＰＵを高密度実装した場合の熱密度の増大に対処する冷却装置が示されている。これは、ノート型パーソナルコンピュータ等の小型電子機器への適用を想定したものであり、複数のＩＣチップをマザーボードに実装し、このマザーボードの複数枚を３次元的に積み上げた構成にしている。この冷却装置の特徴は、複数のマザーボード間に板状のヒートパイプ（内壁に毛細管構造を持たせた構造）を配設し、ヒートパイプと各ＩＣチップ（或いは基板）とを熱的に接触させた３次元の構成にある。
その動作を説明すると、各ＩＣチップに発生した熱がヒートパイプに伝わると、ヒートパイプ内の冷媒が蒸発し、これが蒸気流となって低温部へ移動し、ヒートパイプ他端に搭載されたヒートシンクによって冷却されることにより凝縮する。さらに、凝縮液は、毛細管現象又は重力により加熱部に戻され、再び、蒸発→移動→凝縮のサイクルを繰り返すことにより、連続的に熱が輸送される。このように、薄い板状のヒートパイプを用いることができる結果、従来のヒートシンクによる空冷法に比べて実装体積を小さくすることができ、搭載された各ＩＣチップ同士の信号配線長を短くすることができる。
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体装置によると、図８の構成の半導体装置の場合、ヒートシンクの占める体積割合が大きくなるため、搭載されるＩＣチップ間の信号配線距離が長くなり、信号伝達における減衰や遅延時間の問題により、今後の高速化が望めない。
また、「ＮＥＣ技報」Ｖｏｌ．３９によれば、３次元実装構造にしようとすると水冷機構が大きくなり、実装体積を小さくすることができない。
さらに、特開平５−２７５５８４号公報によると、高性能コンピュータ等に採用される消費電力１００Ｗクラスの高速・高パワーチップを構成要素にした３次元実装構造を得ようとすると、冷却能力は１チップ当たり１０数Ｗ程度が限界であり、高パワーチップの冷却には適用できない。
【０００７】
したがって、本発明の目的は、ＩＣチップ間の信号配線の長さを最短にでき、さらに、実装体積を小さくしても十分な冷却能力が得られる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、配線基板と、前記配線基板上に実装されると共に動作中に発熱を伴う少なくとも１つのＩＣチップと、内部に設けられた流通路に流通させた冷媒により強制冷却されると共に熱伝導性接着剤を介して前記ＩＣチップに接合されるヒートシンクを備えて半導体モジュールが構成され、前記半導体モジュールの複数個が３次元的に積み重ねられ、前記ヒートシンクは、所定間隔に設けられた複数のフィンによって複数のチャネル溝が形成され、このチャネル溝により前記流通路が形成され、前記フィンは、その両端に傾斜部を有することを特徴とする半導体装置を提供する。
【０００９】
この構成によれば、半導体モジュール同士を３次元的に積み上げることによって、搭載された全てのＩＣチップ間の信号配線長を短くすることができる結果、信号伝送における減衰や遅延時間を小さくすることが可能になる。また、ＩＣチップで発生した熱の殆どをヒートシンク内を流通する冷媒に逃がすことができるので、従来の空冷方式やヒートパイプ方式等に比べ、冷却性能の向上、及びＩＣチップ同士の熱干渉を防止することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
〔第１の実施の形態〕
図１は、本発明による半導体装置の第１の実施の形態を示す。また、図２は、図１の配線基板２ａ上に搭載されたＩＣチップ４とマイクロヒートシンク６の部分を拡大して示したものであり、（ａ）は平面図、（ｂ）は断面図である。
図１に示す様に、本発明の半導体装置は、複数（図１では４枚）の半導体モジュール１ａ〜１ｄより構成された３次元構造の半導体モジュールである。半導体モジュール１ａ〜１ｄは同一構成であるので、ここでは半導体モジュール１ａについてのみ構成を説明する。
半導体モジュール１ａは、配線基板２、この配線基板２上に搭載されたインターポーザ（interposer）３、このインターポーザ３に半田バンプ３ａを介してフリップチップ（flip-chip ）接続されたＩＣチップ４、及びＩＣチップ４に隣接して配線基板２上に搭載された複数のメモリチップ５、熱伝導性接着剤２２を介してＩＣチップ４上に接着されたマイクロヒートシンク６を備えて構成されている。インターポーザ３とＩＣチップ４の接続は、チップ用バンプ２１を介して行われ、インターポーザ３とマザーボード１１の接続は、ＢＧＡ用バンプ２０を介して行われる。マイクロヒートシンク６内には複数のチャネル溝７が設けられており、チャネル溝７間の隔壁はマイクロフィン８として機能している。各チャネル溝７内には、図３で説明する冷却水３０が不図示の冷却用ポンプにより送水される。
【００１１】
半導体モジュール１ａ〜１ｄは、その接続を３次元的にするため、配線基板２のそれぞれの表面の配線パターン部に外部入出力ピン１０付きの薄型のソケット９を設け、その凹部には他の半導体モジュール１の外部入出力ピン１０が挿入されるようにしている。さらに、最下段の配線基板２の外部入出力ピン１０はマザーボード１１の配線パターン（図示せず）に電気的に接続されている。
【００１２】
図２において、ＩＣチップ４は大電力を消費するために熱を発生し、この熱は、ＩＣチップ４→熱伝導性接着剤２２→マイクロヒートシンク６の経路で熱が伝わり、さらにマイクロヒートシンク６内に形成された複数のチャネル溝７内の冷却水３０に熱変換されることにより、効率的に熱伝達が行われる。チャネル溝７をＩＣチップ４のサイズ以上の長さを有するようにすることで、熱源となるＩＣチップ４に接合されるマイクロヒートシンク６がチャネル溝７内の冷媒（冷却水３０）との接触面積が大きくなり、熱伝達が効率的に行われる。したがって、チャネル溝７の設置数によって任意の冷却効果が得られる。このようにして、ＩＣチップ４で発生した殆どの熱はマイクロヒートシンク６に吸収されるので、半導体モジュール１ａ〜１ｄの隣接する相互間での熱干渉を抑えることができる。
【００１３】
ここで、マイクロヒートシンク６の冷却性能について説明する。
マイクロヒートシンク６内のチャネル溝７は、その数が多いほど冷却水３０とマイクロフィン８との接触面積を大きくできるため、熱抵抗を小さくすることができる。しかし、チャネル溝７の数が多くなれば流路内の圧力損失が増大する。このため、チャネル溝７の数は、使用する冷却用ポンプの能力に応じて決める必要がある。そこで、冷却用ポンプ性能を考慮して、ＩＣチップ４の熱抵抗とチャネル溝７内の圧力損失の関係を以下の理論式により求めた。
【００１４】
まず、ＩＣチップ４の熱抵抗Ｒtot は、マイクロヒートシンク６の熱抵抗Ｒfin とＩＣチップ４とマイクロヒートシンク６とを接続する熱伝導性接着剤２２の熱抵抗Ｒgreaseの和で表される。
Ｒtot ＝Ｒfin ＋Ｒgrease
ここで、マイクロヒートシンク６の熱抵抗Ｒfin は、（１）式で表すことができる。なお、（１）式の右辺の第１項はマイクロヒートシンク６の熱抵抗、第２項は冷却水３０の温度上昇による熱抵抗である。
Ｒfin ＝（２／λＮｕＬＷ）×（Ｗｃ／αη）＋（１／ρＣｐｆ）・・・（１）
（但し、λ：冷媒の熱伝導率、Ｎｕ：ヌセルト数、Ｌ：ヒートシンク長さ、Ｗ：マイクロヒートシンク幅、Ｗｃ：チャネル溝幅、α：冷媒に接する面積／発熱領域、η：マイクロフィン効率、ρ：冷媒の密度、Ｃｐ：冷媒の比熱、ｆ：冷媒の流量）
次に、ＩＣチップ４とマイクロヒートシンク６を接合する導伝性接着剤２２の熱抵抗Ｒgreaseは、（２）式で表すことができる。
Ｒgrease =  ｔ／λＡ  ・・・（２）
（但し、ｔ：導伝性接着剤の厚み、λ：熱伝導性接着剤２２の熱伝導率、Ａ：熱源の面積）
【００１５】
図３は、配線基板２上に搭載されたＩＣチップ４及びマイクロヒートシンク６を含む部分の詳細を示す。また、図４は図３のＡ−Ａ′断面を示す。
チャネル溝７内を流れる冷却水３０は、その圧力損失を無視できない。この圧力損失は、図３に示す様に、半導体モジュール１ａ〜１ｄによって３次元に形成された半導体モジュール（以下、３次元半導体モジュールという）のマイクロヒートシンク６のそれぞれに対して、配管チューブ３１（冷却水を１つの流路から４つの流路へ分配する流路変換ブロックとして機能）から並列に流入した場合、冷却水３０とチャネル溝７の壁面との間の摩擦で生じる摩擦損失ＰＬ１とチャネル溝７の断面の変化等で生じる局所摩擦ＰＬ２とがある。全体の圧力損失は、これらの損失を合計して求められる。
【００１６】
まず、摩擦損失ＰＬ１は、マイクロフィン８壁面との摩擦で生じる圧力損失は、（３）式で表すことができる。
ＰＬ１＝Ｆ（Ｌ／ｄｅ）×（γ／２ｇ）υ２  ・・・（３）
（但し、Ｆ：摩擦係数、ｄｅ：等価水力直径、ｇ：重力加速度、γ：空気の比重量、υ：冷媒の流速）
そして、局所損失ＰＬ２は、チャネル溝７内の変化で生じる局所損失係数をζとすると、（４）式で表すことができる。
ＰＬ２＝ζ（γ／２ｇ）υ２  ・・・（４）
例えば、ＩＣチップ４の消費電力１００Ｗクラスの冷却を実現するには、温度上昇をΔＴ６０℃（ΔＴ＝ＣＰＵチップ最大温度Ｔ1 −冷媒温度Ｔ2 ）とした場合、熱抵抗値を０．５５℃／Ｗ以下にしなければならない。本発明では、使用する冷却用ポンプの性能（圧力１０5Ｐａ、流量１リットル／ｍｉｎ）を考慮し、チャネル溝７の幅Ｗｃの最適値を求めた。
計算条件は、チャネル溝７に流入する冷却水３０の流量を２００ｃｃ／ｍｉｎとし、さらに冷却水３０の温度を３０℃、チャネル溝７の高さを０．３ｍｍとして上述の式を用いて算出した。その結果、チャネル溝７の幅Ｗｃを小さくするほど熱抵抗は小さくなるが、圧力損失はチャネル溝７の幅Ｗｃが０．２ｍｍ以下になると急激に圧力損失が大きくなり、他の圧力損失も考慮すると冷却用ポンプの能力（１０5Ｐａ）を超えることが予測される。したがって、このような能力の冷却用ポンプの場合、チャネル溝７の幅Ｗｃは、０．２ｍｍ以上が望ましいことがわかった。
以上説明したように、本発明の半導体モジュールにおいては、熱抵抗および圧力損失の理論式で求めたＩＣチップ４の熱抵抗Ｒtot の結果から、チャネル溝７の幅Ｗｃを０．２ｍｍ〜０．２５ｍｍにすれば、圧力損失を抑えながら消費電力１００Ｗクラスの冷却が可能であることがわかる。
【００１７】
次に、ＩＣチップ４を３次元的に積み上げた場合の冷却性能について、熱実験により検証した結果を説明する。
熱実験では、まず、ＩＣチップ４単体での冷却性能として、マイクロヒートシンク６内部に形成されたチャネル溝７の幅Ｗｃが０．２ｍｍのサイズと０．２４ｍｍのサイズを用いて放熱性能の比較を行った。
さらに、熱干渉を評価するために、図４に示す様に、ＩＣチップ４を２段にスタック化した場合についても熱実験で評価を行った。
その結果、ＩＣチップ４単品の実験結果では、チャネル溝７の幅Ｗｃを０．２４ｍｍとした場合のチャネル溝７内を流れる流量は１９０ｃｃ／ｍｉｎであり、その時の熱抵抗は０．４２℃／Ｗであった。また、チャネル溝７の幅Ｗｃを０．２ｍｍにすると、圧力損失の影響により、最大流量は１６０ｃｃ／ｍｉｎに減少したが、０．４３℃／Ｗの熱抵抗が得られた。これは、チャネル溝７の幅Ｗｃが０．２ｍｍになると、前述のように冷却水３０と接する表面積が大きくなり、同一流量の幅Ｗｃ０．２４ｍｍのチャネル溝７に比べて熱抵抗が小さくなるためである。
【００１８】
次に、幅Ｗｃが０．２ｍｍのチャネル溝７のマイクロヒートシンク６を用いたＩＣチップ４を２段にスタックした３次元半導体モジュールにおいては、２つのマイクロヒートシンク６を流れる冷却水３０のトータル流量は１２０ｃｃ／ｍｉｎであり、上段と下段に搭載されたＩＣチップ４の熱抵抗は０．４８℃／Ｗ〜０．５２℃／Ｗの範囲内となった。この熱抵抗の差は、冷媒が均一に流入されない偏りの差である。結局、熱抵抗は、チャネル溝７内の冷却水３０の流量で決まることがわかる。
以上より明らかなように、ＩＣチップ４単品とスタック品の同一流量のときの熱抵抗値の比較においては、単品とスタック品のいずれにおいても熱抵抗値の差がないことから、本発明の３次元構造の半導体モジュールにおいては、ＩＣチップ４の相互間の熱干渉が抑えられていることがわかる。
【００１９】
図５は、上記理論計算値と上記熱実験結果に基づいて求めた本発明の半導体装置における冷却性能を示す。
図５は、ＣＰＵ（ＩＣチップ４のそれぞれに相当）が単体の場合と、２段、及び４段に３次元実装を行った時の冷却性能を示している。ここでは、半導体モジュール１ａ〜１ｄを３次元的にスタック化した場合の各ＣＰＵに対し、図４のように、流路変換ブロック４１，４２による並列流路で冷却を行った場合において、同一の冷却用ポンプを想定した時のチャネル溝７の幅Ｗｃと熱抵抗の関係を示している。
幅Ｗｃのサイズによりチャネル溝７の内部圧力が変化するため、３次元半導体モジュールは、単体、２段、４段スタックのそれぞれにおいて最適なチャネル溝７の幅Ｗｃが存在する。また、単体に比べてスタック数が多くなってくると、1 つのマイクロヒートシンク６内の流量がスタック数に応じて減少するので、熱抵抗は大きくなる。したがって、図５に示す様に、ＣＰＵ（ＩＣチップ４）の単体構造では１ＣＰＵ当たりの消費電力１５０Ｗクラスを許容できる。また、４段スタックの場合、１００Ｗを許容できることがわかる。
【００２０】
〔第２の実施の形態〕
次に、本発明の半導体装置の第２の実施の形態について、図３及び図４を参照して説明する。
図４に示す様に、マイクロヒートシンク６内に形成されたマイクロフィン８の冷却水の流入／流出部に傾斜部４３を設けることによって、顕著な効果が得られる。傾斜部４３を設けたことにより圧力損失が低減し、チャネル溝７に供給する冷却水３０の量を増やせるようになり、冷却が効率的に行われるようになる。
流路変換ブロック４１から流入した冷却水３０が、マイクロフィン８を含むチャネル溝７内を流れるときの圧力損失は、冷却装置全体の圧力損失の約１０〜２０％と比較的小さいことが本発明者らの実験により確認された。また、冷却用ポンプから流路変換ブロック４１を経てマイクロヒートシンク６までの間では約３０％の圧力損失であり、残りの５０％（チャネル溝７内の圧力損失を２０％としたとき）はマイクロフィン８を含むチャネル溝７において発生し、冷却水３０の流入／流出部の流路縮小／拡大部分が最も影響の大きいことがわかった。
したがって、上記流路縮小／拡大部分に傾斜部４３を設けることにより、流入／流出部を直角にした場合に生じる衝突流等による圧力損失を低減できるようになる。このように、傾斜部４３を設けたことにより圧力損失が低減され、更に、液漏れ等の防止により高信頼性化が図れる他、チャネル溝７内に多くの冷却水３０を流入できるようになるので、冷却性能を著しく向上させることができる。
【００２１】
図６は、外部入出力ピン１０の周辺構成の詳細を示す。
図６の（ａ）に示す様に、配線基板２に設けられた厚み１ｍｍ以下のソケット９には所定間隔に貫通孔が設けられており、この貫通孔のそれぞれに対向する配線基板２にはスルーホール（through hall）６１が設けられており、このスルーホール６１の上部にはスルーホールメッキによる外部入出力ピン６２が形成されており、この外部入出力ピン６２の下側のスルーホール６１内に外部入出力ピン１０が嵌入固定されている。外部入出力ピン１０は、下側の半導体モジュール１の配線基板２に設けられた外部入出力ピン６２に嵌入される。外部入出力ピン１０と外部入出力ピン６２との固着手段（又は接続手段）は特に限定しないが、接触摩擦による固定でもよいし、半田材等により固着してもよい。
【００２２】
図６の（ｂ）に示す様に、ソケット９を搭載した半導体モジュール１ａ〜１ｄ（ここでは、１ａと１ｂの２枚のみを図示）を３次元的に積み上げるには、半導体モジュール１ｂの配線基板２上に搭載されたソケット９ａに挿入された外部入出力ピン１０ａの先端（下端）部分を半導体モジュール１ｂの外部入出力ピン６２ｂに嵌入することにより、上下の半導体モジュール１間の電気的接続が行われる。ここでは２枚の半導体モジュールのスタックを示したが、３枚目以上についても同様の方法によりスタックされる。
【００２３】
以上のように、ＩＣチップ４と複数のメモリチップ５等をマルチチップ配列に搭載することで、バス(bus) 系や電源供給用の端子を共有化でき、外部入出力端子数を減らすことができる。ソケット９及び外部入出力ピン１０には、汎用品を採用できるので、低コスト化が可能になる。また、半田バンプ(solder bump) による接続方法と異なり、半導体モジュール１同士の脱着が簡単にできるので、不良になったＩＣチップの交換等が容易に行えるようになる。
【００２４】
図７は、マイクロヒートシンク６の製造工程を示す。
まず、図７の（ａ）に示す様に、マイクロヒートシンク６の材料には、熱伝導率の高い銅やアルミ材等を用いる。マイクロヒートシンク６は、２つの金属ブロック７１と７２からなる。金属ブロック７１には、チャネル溝７、所望の厚さ（設計値）より大きい厚みを有するマイクロフィン８、及び傾斜部４３が設けられる。また、金属ブロック７２はマイクロフィン８を覆う蓋として機能する。そして、金属ブロック７１には、０．２ｍｍ幅のカッターを用いた機械工程により、或いは線経０．１ｍｍほどのワイヤー放電加工を用いて、０．２〜０．３ｍｍの溝加工を施し、図７の（ｂ）に示す様に、チャネル溝７を形成し、側端部７３はチャネル溝７より低くなるように形成する。また、量産においては、金型成形を用いる方法を採用することにより、低コスト化が可能になる。さらに、金属ブロック７２の端部には、その側端部を金属ブロック７１の側端部７３に突き合わせたときに、突き合わせ面に隙間が生じないように突出部７４が設けられる。
【００２５】
次に、図７の（ｃ）に示す様に、チャネル溝７が形成されるように金属ブロック７１と金属ブロック７２を重ね合わせ（突き合わせ）て加熱し、更に、両者が加圧されるように加圧を加えて接合（拡散接合方法等）する。こうして一体化された金属ブロック７５に対し、所定の厚み（例えば、１ｍｍ以下）及びＩＣチップ４との接続が可能な形状、更には冷却水３０を流入するのに最適な形状となるように機械加工を施すことにより、図７の（ｄ）に示す様に、マイクロヒートシンク６が完成する。
以上の様に、ワイヤー放電加工や界面活性化による拡散接合方法を用いることにより、金属ブロック７１と金属ブロック７２は強固に接合され、冷却水３０の流入に伴う液漏れ等が防止され、信頼性が向上する。
【００２６】
上記の実施の形態においては、配線基板２上の半導体部品の全てをスタック構造にして３次元半導体モジュールを形成するものとしたが、本発明は上記の構成の３次元半導体モジュールに限定されるものではなく、例えば、ＩＣチップ４のみを３次元構造にしてもよい。また、局所的に発熱を伴うシングルチップに対して、３次元実装構造にすることもできる。
また、図１に示すように、上記実施の形態においては、複数の半導体モジュール１は全て同一の部品配置及び回路構成であるとしたが、半導体モジュール毎に異なる部品配置や回路構成であってもよい。
更に、チャネル溝７の断面形状は、□形のほか、△形、円形、多角形等であってもよい。
また、冷媒は、冷却水であるとしたが、本発明は冷却水に限定されるものではなく、アルコール等の熱をうばい易い液体であってもよい。
【００２７】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、チャネル溝に供給される冷媒により強制冷却されると共にＩＣチップに熱伝導性接着剤を介して接合されるヒートシンクを備えて構成された複数個の半導体モジュールを３次元的に積み重ねる構成にしたので、搭載された全てのＩＣチップ間の信号配線長を短くすることができる結果、信号伝送における減衰や遅延時間を小さくすることが可能になり、電子機器システムの高速化を図ることができる。
また、ＩＣチップで発生した熱の殆どをヒートシンク内の冷媒に逃がすことができるので、従来の空冷方式やヒートパイプ方式等に比べ、冷却性能の向上及びＩＣチップ同士の熱干渉が防止され、具体的には、１チップ当たりの許容電力が１００Ｗ以上の冷却性能（熱抵抗０．５５℃／Ｗ）が得られると共に、従来の空冷法に比べ同体積当たりの熱抵抗を小さくすることも可能になる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態を示す断面図である。
【図２】図１の配線基板上に搭載されたＩＣチップとマイクロヒートシンクの部分拡大図であり、（ａ）は平面図、（ｂ）は断面図である。
【図３】配線基板上に搭載されたＩＣチップ及びマイクロヒートシンクを含む部分の詳細を示す平面図である。
【図４】図３のＡ−Ａ′断面を示す断面図である。
【図５】本発明の半導体装置における冷却性能を示す特性図である。
【図６】本発明にかかる外部入出力ピンの周辺構成の詳細を示す断面図である。
【図７】マイクロヒートシンクの製造方法を示す流れ図である。
【図８】従来の半導体装置の構成を示す断面図である。
【符号の説明】
１ａ〜１ｄ  半導体モジュール
２，２ａ，２ｂ  配線基板
３  インターポーザ
４  ＩＣチップ
５  メモリチップ
６  マイクロヒートシンク
７  チャネル溝
８  マイクロフィン
９，９ａ，９ｂ  ソケット
１０，１０ａ，１０ｂ，６２，６２ａ，６２ｂ  外部入出力ピン
１１  マザーボード
２０  ＢＧＡ用バンプ
２１  チップ用バンプ
２２  熱伝導性接着剤
３０  冷却水
３１  配管チューブ
４１，４２  流路変換ブロック
４３  傾斜部
６１  スルーホール
７１，７２，７５  金属ブロック
７３  側端部
７４  突出部
【図１】
0004608763.tif 000002
【図２】
0004608763.tif 000003
【図３】
0004608763.tif 000004
【図４】
0004608763.tif 000005
【図５】
0004608763.tif 000006
【図６】
0004608763.tif 000007
【図７】
0004608763.tif 000008
【図８】
0004608763.tif 000009