(57)【特許請求の範囲】
【請求項１】
島状の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にテーパー形状を有するレジストを形成し、
前記レジスト及び前記第２の導電膜をエッチングすることによって、前記第２の導電膜からなるテーパー形状を有する第２のゲート電極を形成し、
前記テーパー形状を有する第２のゲート電極をマスクとして前記半導体層に第１の濃度で一導電型の不純物元素をドーピングし、
前記レジストをマスクとして前記第２のゲート電極を垂直にエッチングし、
前記垂直にエッチングされた第２のゲート電極をマスクとして前記半導体層に前記第１の濃度より低い第２の濃度で一導電型の不純物元素をドーピングし、
前記レジストを除去し、
前記第２のゲート電極を覆うようにシリコン化合物を形成し、
前記シリコン化合物をエッチングすることによって、前記垂直にエッチングされた第２のゲート電極両端にサイドウォールを形成し、
前記垂直にエッチングされた第２のゲート電極及び前記サイドウォールをマスクとして前記第１の導電膜をエッチングすることによって、前記第１の導電膜からなる第１のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
島状の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にテーパー形状を有するレジストを形成し、
前記レジスト及び前記第２の導電膜をエッチングすることによって、前記第２の導電膜からなるテーパー形状を有する第２のゲート電極を形成し、
前記テーパー形状を有する第２のゲート電極をマスクとして前記半導体層に第１の濃度で一導電型の不純物元素をドーピングし、
前記レジストをマスクとして前記第２のゲート電極を垂直にエッチングし、
前記レジストを除去し、
前記垂直にエッチングされた第２のゲート電極をマスクとして前記半導体層に前記第１の濃度より低い第２の濃度で一導電型の不純物元素をドーピングし、
前記第２のゲート電極を覆うようにシリコン化合物を形成し、
前記シリコン化合物をエッチングすることによって、前記垂直にエッチングされた第２のゲート電極両端にサイドウォールを形成し、
前記垂直にエッチングされた第２のゲート電極及び前記サイドウォールをマスクとして前記第１の導電膜をエッチングすることによって、前記第１の導電膜からなる第１のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
島状の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にテーパー形状を有するレジストを形成し、
前記レジスト、前記第１の導電膜及び前記第２の導電膜をエッチングすることによって、前記第１の導電膜からなるテーパー形状を有する第１のゲート電極及び前記第２の導電膜からなるテーパー形状を有する第２のゲート電極を形成し、
前記テーパー形状を有する第１のゲート電極及び前記テーパー形状を有する第２のゲート電極をマスクとして前記半導体層に第１の濃度で一導電型の不純物元素をドーピングし、
前記レジストをマスクとして前記第２のゲート電極を垂直にエッチングし、
前記垂直にエッチングされた第２のゲート電極をマスクとして前記半導体層に前記第１の濃度より低い第２の濃度で一導電型の不純物元素をドーピングし、
前記レジストを除去し、
前記第２のゲート電極を覆うようにシリコン化合物を形成し、
前記シリコン化合物をエッチングすることによって、前記垂直にエッチングされた第２のゲート電極両端にサイドウォールを形成し、
前記垂直にエッチングされた第２のゲート電極及び前記サイドウォールをマスクとして前記テーパー形状を有する第１のゲート電極をエッチングすることを特徴とする半導体装置の作製方法。
【請求項４】
島状の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にテーパー形状を有するレジストを形成し、
前記レジスト、前記第１の導電膜及び前記第２の導電膜をエッチングすることによって、前記第１の導電膜からなるテーパー形状を有する第１のゲート電極及び前記第２の導電膜からなるテーパー形状を有する第２のゲート電極を形成し、
前記テーパー形状を有する第１のゲート電極及び前記テーパー形状を有する第２のゲート電極をマスクとして前記半導体層に第１の濃度で一導電型の不純物元素をドーピングし、
前記レジストをマスクとして前記第２のゲート電極を垂直にエッチングし、
前記レジストを除去し、
前記垂直にエッチングされた第２のゲート電極をマスクとして前記半導体層に前記第１の濃度より低い第２の濃度で一導電型の不純物元素をドーピングし、
前記垂直にエッチングされた第２のゲート電極を覆うようにシリコン化合物を形成し、
前記シリコン化合物をエッチングすることによって、前記垂直にエッチングされた第２のゲート電極両端にサイドウォールを形成し、
前記垂直にエッチングされた第２のゲート電極及び前記サイドウォールをマスクとして前記テーパー形状を有する第１のゲート電極をエッチングし、
前記レジストを除去しすることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記サイドウォールのチャネル長方向の幅を、垂直にエッチングする前記第２のゲート電極のテーパー部のチャネル長方向の幅より短くすることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記シリコン化合物として酸化シリコン、窒化シリコン若しくは酸化窒化シリコンのいずれか一を用いることを特徴とする半導体装置の作製方法。
【請求項７】
ソース領域と、ドレイン領域と、チャネル形成領域と、前記ソース領域とチャネル形成領域との間及び前記ドレイン領域とチャネル形成領域との間にそれぞれ設けられた低濃度不純物領域とを有する島状の半導体層と、
前記島状の半導体層を覆う様に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１のゲート電極上に設けられ、チャネル長方向の長さが前記第１のゲート電極より短い第２のゲート電極と、
前記第２のゲート電極のチャネル長方向の両端にそれぞれ設けられたシリコン化合物からなるサイドウォールと、を有し、
前記第１のゲート電極は、前記ゲート絶縁膜を介して前記低濃度不純物領域の一部と重なり、
前記チャネル長方向において、前記低濃度不純物領域と重なる前記第１のゲート電極の長さと前記サイドウォールの長さは等しく、
前記チャネル長方向において、前記低濃度不純物領域の端部と前記第１のゲート電極の端部とは一致しないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタを有する回路を備えた半導体装置、及びその作製方法に関するものである
【背景技術】
【０００２】
能動素子を配列して画素部を構成した表示装置はアクティブマトリクス型表示装置と呼ばれ、液晶表示装置やエレクトロルミネッセンス（以下、ＥＬともいう）表示装置等が開発されている。能動素子には絶縁ゲート型のトランジスタが用いられ、好適には薄膜トランジスタ（以下、ＴＦＴともいう）が用いられている。ＴＦＴはガラスなどの基板上に気相成長法等により半導体膜を形成し、その半導体膜でチャネル形成領域やソース領域、ドレイン領域などを形成している。その半導体膜にはシリコンやシリコンゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。半導体膜は非晶質半導体膜及び結晶質半導体膜とに分類することができる。
【０００３】
非晶質半導体膜で活性層を形成したＴＦＴは、非晶質構造に起因する電子物性的要因から、１０ｃｍ2／Ｖ・ｓｅｃ以上の電界効果移動度を得ることは殆ど不可能であった。そのため、アクティブマトリクス型の液晶表示装置では、画素部において液晶を駆動するためのスイッチング素子（以下、画素ＴＦＴともいう）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能である。従って、駆動回路はＴＡＢ（Ｔａｐｅ  ａｕｔｏｍａｔｅｄ  ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式を使ってドライバＩＣなどを実装する技術が用いられている。
【０００４】
一方、結晶質半導体膜を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を形成して駆動させることができ同一のガラス基板上に画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することが可能となった。駆動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとからなるＣＭＯＳ回路を基本として形成されている。このような駆動回路の実装技術が根拠となり、液晶表示装置やＥＬ表示装置において軽量化及び薄型化を推進するためには、画素部の他に駆動回路を同一基板に一体形成できる結晶質半導体膜を活性層とするＴＦＴが適していると考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、同一基板上に画素部と駆動回路を同時形成するには、各種回路の機能に対応したＴＦＴを形成する必要がある。というのも、画素ＴＦＴと駆動回路のＴＦＴとでは動作条件が必ずしも同一ではなく、ＴＦＴに要求される特性も異なっているからである。ｎチャネル型ＴＦＴで構成される画素ＴＦＴは、スイッチング素子として液晶に電圧を印加して駆動させている。液晶は交流で駆動しているためフレーム反転駆動と呼ばれる方式が多く採用されている。画素ＴＦＴは１フレーム期間の間、液晶層に蓄積した電荷を保持するためにオフ電流値を十分低くすることが要求されている。一方、駆動回路のバッファ回路などには高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また、オン電流駆動能力を高めるためにオン電流値を十分確保する必要がある。
【０００６】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン領域（以下、ＬＤＤ領域ともいう）を設けた構造がある。この構造はチャネル形成領域と、高濃度に不純物元素が添加されたソース領域及びドレイン領域とのそれぞれの間に低濃度に不純物元素を添加した領域が設けられている。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させたいわゆるＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造がある。このような構造とすることで、ドレイン近傍の高電界が緩和されて、ホットキャリアによるオン電流値の低下を低減することができる。なお、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なって配置していない領域をＬｏｆｆ領域、重なって配置している領域をＬｏｖ領域ともいう。
【０００７】
ここで、Ｌｏｆｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流値の低下を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流値の低下の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められるＴＦＴ特性を有する構造のＴＦＴを作製する必要がある。
【０００８】
しかし、各種回路の機能に対応したＴＦＴを作製するためには、その構造が複雑なものとなり工程数が増加してしまう問題がある。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となる。
【０００９】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の表示装置に代表される半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させると共に、工程数を削減して製造コストの低減および歩留まりの向上を図ることを目的としている。
【課題を解決するための手段】
【００１０】
本発明は、島状の半導体層上にゲート絶縁膜を介してゲート電極となる導電膜を設け、この導電膜上にテーパー形状のレジストを形成し、このレジストと共に導電膜をエッチングすることでテーパー形状のゲート電極を形成する。このときレジストもエッチング縮小される。そして、テーパー形状のゲート電極をマスクとして高濃度の不純物を添加し、ソース領域及びドレイン領域を形成する。その後、テーパー形状のゲート電極を形成するために設けたレジストをマスクとしてテーパー形状のゲート電極を垂直方向にエッチングする。こうしてテーパー部のエッチング除去されたゲート電極を形成する。このゲート電極をマスクとして低濃度の不純物を半導体層に添加し、ＬＤＤ領域を形成する。
【００１１】
また、複数回のゲート電極ドライエッチング、サイドウォール用の酸化シリコン膜又は窒化シリコン膜の成膜、及び酸化シリコン膜又は窒化シリコン膜のエッチバック法を用いたドライエッチングによるサイドウォール形成、複数回の半導体層への不純物注入により半導体層にＬＤＤ領域を形成し、Ｌｏｖ領域、Ｌｏｆｆ領域又はＬｏｖ領域とＬｏｆｆ領域の両方を有する微細ＴＦＴを形成することができる。
【００１２】
本発明で開示する第１の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジストと第２の導電膜をエッチングし、テーパー形状を有する第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第２のゲート電極を垂直にエッチングする第７の工程と、
第７の工程の後に一導電型の不純物元素を半導体層にドーピングする第８の工程と、
レジストを除去する第９の工程と、
第２のゲート電極を覆うようにシリコン化合物を形成する第１０の工程と、
シリコン化合物をエッチングし、第２のゲート電極両端にサイドウォールを形成する第１１の工程と、
第２のゲート電極及びサイドウォールをマスクとして第１の導電膜をエッチングし、第１のゲート電極を形成する第１２の工程とを有し、
第８の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法である。
【００１３】
本構成の作製方法により半導体装置を作製すると、半導体層の低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ領域：以下ＬＤＤ領域ともいう）が薄膜トランジスタのゲート電極と重なるＬｏｖ領域と重ならないＬｏｆｆ領域が形成され、Ｌｏｖ領域は所謂ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ    ＬＤＤ）構造を有する。
【００１４】
本発明で開示する第２の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジストと第２の導電膜をエッチングし、テーパー形状を有する第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第２のゲート電極を垂直にエッチングする第７の工程と、
レジストを除去する第８の工程と、
第８の工程の後に一導電型の不純物元素を半導体層にドーピングする第９の工程と、
第２のゲート電極を覆うようにシリコン化合物を形成する第１０の工程と、
シリコン化合物をエッチングし、第２のゲート電極両端にサイドウォールを形成する第１１の工程と、
第２のゲート電極及びサイドウォールをマスクとして第１の導電膜をエッチングし、第１のゲート電極を形成する第１２の工程とを有し、
第９の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法である。
【００１５】
本構成は第１の構成とはテーパー形状のレジストのエッチング除去工程の順序が異なるものであり、第１の構成と同様に半導体層のＬＤＤが薄膜トランジスタのゲート電極と重なるＬｏｖと重ならないＬｏｆｆ領域が形成され、Ｌｏｖ領域にはＧＯＬＤ構造を有する。
【００１６】
本発明で開示する第３の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジスト、第１の導電膜及び第２の導電膜をエッチングし、テーパー形状を有する第１のゲート電極及び第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第２のゲート電極を垂直にエッチングする第７の工程と、
第７の工程の後に一導電型の不純物元素を半導体層にドーピングする第８の工程と、
レジストを除去する第９の工程と、
第２のゲート電極を覆うようにシリコン化合物を形成する第１０の工程と、
シリコン化合物をエッチングし、第２のゲート電極両端にサイドウォールを形成する第１１の工程と、
第２のゲート電極及びサイドウォールをマスクとして第１のゲート電極をエッチングする第１２の工程と、を有し、
第８の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法である。
【００１７】
本構成の作製方法により半導体装置を作製すると、半導体層のＬＤＤが薄膜トランジスタのゲート電極と重なるＬｏｖと重ならないＬｏｆｆが形成され、ＬｏｖはＧＯＬＤ構造を有する。
【００１８】
本発明で開示する第４の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジスト、第１の導電膜及び第２の導電膜をエッチングし、テーパー形状を有する第１のゲート電極及び第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第２のゲート電極を垂直にエッチングする第７の工程と、
レジストを除去する第８の工程と、
第８の工程の後に一導電型の不純物元素を半導体層にドーピングする第９の工程と、
第２のゲート電極を覆うようにシリコン化合物を形成する第１０の工程と、
シリコン化合物をエッチングし、第２のゲート電極両端にサイドウォールを形成する第１１の工程と、
第２のゲート電極及びサイドウォールをマスクとして第１のゲート電極をエッチングする第１２の工程と、を有し、
第８の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法である。
【００１９】
本構成は第３の構成とはテーパー形状のレジストのエッチング除去工程の順序が異なるものであり、構成１と同様に半導体層のＬＤＤが薄膜トランジスタのゲート電極と重なるＬｏｖと重ならないＬｏｆｆが形成され、ＬｏｖはＧＯＬＤ構造を有する。
【００２０】
本発明で開示する第５の構成は上記の構成において、サイドウォールのチャネル長方向の幅を、第７の工程で垂直にエッチングする第２の電極のテーパー部のチャネル長方向の幅より短くすることを特徴とする半導体装置の作製方法である。
【００２１】
本発明で開示する第６の構成は上記の構成において、シリコン化合物として酸化シリコン、窒化シリコン若しくは酸化窒化シリコンのいずれか一を用いることを特徴とする半導体装置の作製方法である。
【００２２】
本発明で開示する第７の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジスト、第１の導電膜及び第２の導電膜をエッチングし、テーパー形状を有する第１のゲート電極及び第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第２のゲート電極を垂直にエッチングする第７の工程と、
第７の工程の後に一導電型の不純物元素を半導体層にドーピングする第８の工程と、を有し、
第８の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法である。
【００２３】
本構成の作製方法により半導体装置を作製すると、半導体層のＬＤＤが薄膜トランジスタのゲート電極と重ならないＬｏｆｆ領域が形成される。
【００２４】
本発明で開示する第８の構成は、
島状の半導体層を覆うようにゲート絶縁膜を形成する第１の工程と、
ゲート絶縁膜上に、第１のゲート電極となる第１の導電膜を形成する第２の工程と、
第１の導電膜上に、第２のゲート電極となる第２の導電膜を形成する第３の工程と、
第２の導電膜上に、テーパー形状を有するレジストを形成する第４の工程と、
レジスト、第１の導電膜及び第２の導電膜をエッチングし、テーパー形状を有する第１のゲート電極及び第２のゲート電極を形成する第５の工程と、
第５の工程の後に一導電型の不純物元素を半導体層にドーピングする第６の工程と、
レジストをマスクとして第１のゲート電極及び第２のゲート電極を垂直にエッチングする第７の工程と、
第７の工程の後に一導電型の不純物元素を半導体層にドーピングする第８の工程と、を有し、
第８の工程でドーピングする一導電型の不純物元素の濃度は、第６の工程でドーピングする一導電型の不純物元素の濃度よりも低いことを特徴とする半導体装置の作製方法。
【００２５】
本構成の作製方法により半導体装置を作製すると、半導体層のＬＤＤが薄膜トランジスタのゲート電極と重なるＬｏｖ領域が形成され、Ｌｏｖ領域はＧＯＬＤ構造を有する。
【００２６】
本発明で開示する半導体装置の構成は、
絶縁表面を有する基板上にソース領域、ドレイン領域及びチャネル形成領域を具備し、ソース及びドレイン領域と、チャネル形成領域とのそれぞれの間にはソース及びドレイン領域の不純物濃度よりも低濃度の不純物領域を具備する島状の半導体層を有し、
島状の半導体層を覆うようにゲート絶縁膜を有し、
ゲート絶縁膜上に第１のゲート電極を有し、
第１のゲート電極上に、チャネル長方向の長さが第１のゲート電極より短い第２のゲート電極を有し、
第２のゲート電極のチャネル長方向の両端にはシリコン化合物からなるサイドウォールを有し、
第１のゲート電極がゲート絶縁膜を介して低濃度不純物領域の一部と重なり、チャネル長方向において、低濃度不純物領域と重なる第１のゲート電極の長さとサイドウォールの長さとが一致していることを特徴とする半導体装置である。
【００２７】
なお、ここでいう半導体装置には液晶表示装置やエレクトロルミネッセンス発光素子とＴＦＴとが接続された表示装置（以下、ＥＬ表示装置ともいう）等が含まれるものとする。
【発明の効果】
【００２８】
本発明を用いることで同一基板上に複数の機能回路が形成された半導体装置において各種回路の機能に応じたＴＦＴを作製することができる。また、Ｌｏｖ領域やＬｏｆｆ領域を有する薄膜トランジスタを作製する際、新たにレジストマスクを設ける必要がないため、工程を削減することができ、歩留まりの向上と製造プロセスのコスト削減も図ることができる。
【００２９】
また、本発明ではテーパー形状のゲート電極を作製する際に用いたレジストマスクを用いて垂直方向にエッチングを行い、エッチング除去したゲート電極のテーパー部下に位置する半導体層にＬＤＤ領域を精度良く形成することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
（実施の形態１）
以下に実施の形態１による半導体装置の作製方法を図１（Ａ）〜（Ｄ）及び図２（Ａ）〜（Ｃ）を用いて説明する。なお、本実施の形態で作製される半導体装置に用いられる薄膜トランジスタは、ゲート電極と半導体層のＬＤＤ領域が重なるＬｏｖ領域と、重ならないＬｏｆｆ領域を有する。
【００３２】
まず、基板１０１上に下地絶縁膜１０２を１００〜３００ｎｍ形成する。基板としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
【００３３】
下地絶縁膜はＣＶＤ法やスパッタ法により形成することができる。例えばＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料に用いたＣＶＤ法により形成した酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等を適用することができる。また、これらの積層を用いても良い。なお、下地絶縁膜は基板から不純物が半導体層に拡散することを防ぐために設けるものであり、基板にガラス基板や石英基板を用いている場合には下地絶縁膜は形成しなくても良い。
【００３４】
続いて、半導体層を１０〜１００ｎｍ形成する。半導体層の材料はＴＦＴに求められる特性に応じて選択することができ、半導体層としてシリコン膜、ゲルマニウム膜、シリコンゲルマニウム膜のいずれでも良いが、ＣＶＤ法やスパッタ法により形成された非晶質半導体を電気加熱炉を用いた熱アニールやエキシマレーザーを用いたレーザーアニールにより結晶化されたものを用いるのが好ましい。また、ハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）を適用することも可能である。また、ＣＶＤ法で形成することのできる、いわゆるマイクロクリスタル半導体（μｃ−Ｓｉ：Ｈ）を用いても良い。この半導体層をパターニングして島状の半導体層１０３を形成する。
【００３５】
ここで、下地絶縁膜１０２と半導体層１０３のいずれもプラズマＣＶＤ法で作製するのであれば、下地絶縁膜と半導体層を真空中で連続して形成しても良い。下地絶縁膜を形成後、その表面が大気雰囲気にさらされないことにより、表面の汚染を防ぐことができ、作製されるＴＦＴの特性のバラツキを低減することができる。
【００３６】
続いて島状の半導体層１０３を覆うようにゲート絶縁膜１０４を１０〜２００ｎｍ形成する。ゲート絶縁膜１０４としてはＣＶＤ法やスパッタ法により形成される酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等を用いることができる。ゲート絶縁膜を薄く形成することで高速動作の可能なＴＦＴを形成することができるが、薄すぎるとリーク電流が増大してしまうためＴＦＴ特性が悪くなる。そこでゲート絶縁膜の厚さは好ましくは５０〜１５０ｎｍの厚さにするのが良い。
【００３７】
続いて、ゲート絶縁膜１０４上にゲート電極となる第１の導電膜１０５及び第２の導電膜１０６を形成する。まず、第１の導電膜１０５を５〜５０ｎｍ形成する。第１の導電膜１０５としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。その上に第２の導電膜１０６を１５０〜５００ｎｍ形成する。第２の導電膜１０６は後の工程でテーパー形状にエッチングし易い材料を用いることが好ましい。例えば、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、アルミニウム（Ａｌ）膜、タンタルを主成分といする薄膜等である。ただし、第１の導電膜１０５と第２の導電膜１０６は互いのエッチングにおいて選択比の取れる組み合わせにしなければならない。選択比の取れる第１の導電膜と第２の導電膜の組み合わせとして例えば、第１の導電膜にＡｌ、第２の導電膜にＴａの組み合わせ、第１の導電膜にＡｌ、第２の導電膜にＴｉの組み合わせ、第１の導電膜にＴａＮ、第２の導電膜にＷの組み合わせを用いることができる。また、本実施の形態ではゲート電極を２層構造とし、後の工程で不純物元素をゲート絶縁膜１０４及び第１の導電膜１０５を透過させてドーピングを行うので、不純物元素が透過し易いように第１の導電膜１０５は薄く形成することが好ましい。
【００３８】
続いて、第２の導電膜上にフォトマスクを用い、フォトリソグラフィー技術を使用してテーパー形状のレジスト１０７によるマスクを形成する（図１（Ａ）参照）。テーパー形状のレジスト１０７は公知の方法を用いることができる。
【００３９】
続いて、第１のドライエッチングを行う（図１（Ｂ）参照）。第１のドライエッチングではテーパー形状のレジスト１０７と第２の導電膜１０６に対して選択比の低いエッチングを行い、テーパー形状のレジスト１０７及び第２の導電膜１０６をエッチングし、第２の導電膜１０６をテーパー形状にし、第２のゲート電極１０８を形成する。このとき、第１の導電膜１０５に関してはエッチングしないように選択比の高いエッチング条件でエッチングすることが好ましい。なお、レジスト１０７もエッチングされレジスト１０９になる。
【００４０】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００４１】
続いて不純物元素が第１の導電膜１０５及びゲート絶縁膜１０４を透過するような条件で半導体層に第１のドーピングを行い、半導体層１０３にソース領域及びドレイン領域１１０を形成する（図１（Ｃ）参照）。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。第１のドーピングでは不純物元素が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度で半導体層１０３に添加されるようにする。
【００４２】
続いて、第２のドライエッチングを行う。第２のゲート電極１０８をレジスト１０９の幅に合わせて垂直にエッチングし第２のゲート電極１１２を形成する（図１（Ｄ）参照）。この時、第１の導電膜１０５と高い選択比を有する条件で第２のゲート電極のテーパー部１１１のみをエッチングする。これにより第２のゲート電極のテーパー部１１１に覆われていたテーパー幅Ｌ１の半導体層がゲート絶縁膜１０４を介して露呈する。つまり、第１のドーピングが行われなかったか又はドーピング行われたとしても、第２ゲート電極のテーパー部をわずかにすり抜けた極微量（１×１０16ａｔｏｍｓ／ｃｍ3以下）の不純物が添加された領域が露呈される。ここで露呈されるとは、ドーピングを行う際にマスクとなる部分が無くなるという意味で用いているのであって、必ずしも半導体層が剥き出しの状態を言っているのではない。
【００４３】
続いて、第２のゲート電極１１２上のレジスト１０９を除去し、第２のドーピングを行う（図２（Ａ）参照）。第２のドーピングは第１のドーピングのドーパントと同一導電型の不純物を用いて、ゲート絶縁膜１０４及び第１の導電膜１０５を通り抜けて半導体層１０３にドーピングできる条件で行う。この第２のドーピングにより、第２のエッチングで露呈させた第１のドーピングが行われていない領域に低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ領域：以下ＬＤＤ領域という）２０１が形成される。このときＬＤＤ領域２０１の不純物元素の濃度は１×１０16〜１×１０20ａｔｏｍｓ／ｃｍ3（好ましくは１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3）とする。なお、第２のドーピングによりソース領域及びドレイン領域にもドーピングされるが第２のドーピングのドーズ量は第１のドーピングのドーズ量に比べ微量なため影響は少ない。なお、レジスト１０９の除去は第２のドーピング後に行っても構わない。
【００４４】
続いて、第１の導電膜１０５及び第２のゲート電極１１２を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成し、エッチバック法により第３のドライエッチングを行う（図２（Ｂ）参照）。これにより第２のゲート電極１０８の両端に、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜からなるサイドウォール２０２を形成する。このサイドウォール２０２の幅Ｌ２は酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜の膜厚により変化する。
【００４５】
続いて、サイドウォール２０２及び第２のゲート電極１１２をマスクに第４のドライエッチングを行い第１の導電膜１０５をエッチングし、第１のゲート電極２０３を形成する（図２（Ｃ）参照）。この時、第２のゲート電極１１２の外側に位置する第１のゲート電極２０３とＬＤＤ領域２０１が重なる、幅Ｌ２のＬｏｖ領域２０４と、第１のゲート電極２０３とＬＤＤが重ならない、幅Ｌ３のＬｏｆｆ領域２０５が形成される。ただし、第３のドライエッチングでサイドウォール２０２の形成と第１の導電膜１０５のエッチングが行える場合、第４のドライエッチングを省略することができる。
【００４６】
すなわち、第１のドライエッチングと第２のドライエッチングにより決まる低濃度の不純物領域のチャネル長方向の幅Ｌ１と、第３のドライエッチングにより形成されるサイドウォールのチャネル長方向の幅Ｌ２により、Ｌｏｖ領域２０４のチャネル長方向の幅Ｌ２（Ｌｏｖ長）とＬｏｆｆ領域２０５のチャネル長方向の幅Ｌ３（Ｌｏｆｆ長）が決まる。このプロセスにおいてはＬ１＞Ｌ２であることが必要である。
【００４７】
ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ    ＬＤＤ）構造を有するＬｏｖ領域２０４を形成することで高い信頼性のＴＦＴを提供することができる。また、さらにＬｏｆｆ領域２０５を形成することでオフ電流を低減し、よりいっそうの高性能化が図られる。
【００４８】
例えばＬＤＤ領域を形成するため、ドーピングマスクとなるレジストやゲート電極を横方向にエッチングする場合には、横方向のエッチングレートの評価が困難なものとなる。よって安定したプロセスが確立できない。しかし、本実施の形態のようにテーパー形状のレジストを用いてゲート電極をテーパー形状にし、新たなレジストを用いることなくこのレジストを用いてさらにゲート電極のテーパー部を垂直にエッチングをすることで、ＬＤＤ領域を制御性良く形成することが可能となり、安定したプロセスを確立できる。特に、微細ＴＦＴ（フォトリソ工程にステッパーを用いて形成する微細なＴＦＴ）を有する半導体装置を作製する場合に適している。
【００４９】
このようにして本発明の薄膜トランジスタを有する回路を備えた半導体装置を作製することができる。
【００５０】
（実施の形態２）
本実施の形態ではＬＤＤ領域と第１のゲート電極が重なるＬｏｖ領域が形成された薄膜トランジスタを有する回路を備えた半導体装置の作製方法について図３を用いて説明する。
【００５１】
実施の形態１と同様の方法で基板３０１上に下地絶縁膜３０２、半導体層３０３、ゲート絶縁膜３０４、第１の導電膜、第２の導電膜を順次形成し、さらにテーパー形状のレジストを形成する。
【００５２】
続いて、第１のドライエッチングを行う。実施の形態２では第１のドライエッチングで第２の導電膜をテーパー形状にエッチングし第２のゲート電極３０６を形成する際、第１の導電膜も同時にエッチングし、テーパー形状を有する第１のゲート電極３０５も形成する。なおレジストも同時にエッチングされレジスト３０７となる。
【００５３】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００５４】
続いて、第１のドーピングを行い半導体層に不純物を添加しソース領域及びドレイン領域３０８を形成する（図３（Ｂ）参照）。この時、不純物元素が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度で添加されるようにする。実施の形態１では第１の導電膜１０５を透過させて第１のドーピングを行っていたが、本実施の形態では第１のゲート電極３０５を透過させずにドーピングを行うことができるので、ソース及びドレイン領域の形成の際、高濃度の不純物をドーピングするのが容易になる。
【００５５】
続いて、レジスト３０７をマスクに第２のドライエッチングを行う。垂直方向のエッチングにより第２のゲート電極３０６をエッチングし、第１のゲート電極３０５はエッチングされないように高選択比の取れるエッチング条件で行う。この第２のエッチングにより第２のゲート電極３０６のテーパー部をエッチング除去する（図３（Ｃ）参照）。
【００５６】
続いて実施の形態１と同様に第２のドーピングを行う（図３（Ｄ）参照）。第１のゲート電極とゲート絶縁膜を透過させてドーピングし、第１のゲート電極と重なる領域の半導体層にＬＤＤ領域３０９を形成する。ＬＤＤ領域３０９の不純物元素濃度は１×１０16〜１×１０20ａｔｏｍｓ／ｃｍ3（好ましくは１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3）とする。なお、ＬＤＤ領域３０９は、第１のゲート電極３０５のテーパー部を有する領域の下部ではソース領域及びドレイン領域側に向って高濃度になっている。なお、レジスト３０７は第２のドーピング前に除去しても良いし、第２のドーピング後に除去しても良い。
【００５７】
本実施の形態ではＬＤＤ領域と第１のゲート電極が重なるＬｏｖ領域が形成され、ＧＯＬＤ構造となっている。ＧＯＬＤ構造のＴＦＴは高い信頼性を有する。
【００５８】
例えばＬＤＤ領域を形成するため、ドーピングマスクとなるレジストやゲート電極を横方向にエッチングする場合には、横方向のエッチングレートの評価が困難なものとなる。よって安定したプロセスが確立できない。しかし、本実施の形態のようにテーパー形状のレジストを用いてゲート電極をテーパー形状にし、新たなレジストを用いることなくこのレジストを用いてさらにゲート電極のテーパー部を垂直にエッチングをすることで、ＬＤＤ領域を制御性良く形成することが可能となり、安定したプロセスを確立できる。特に、微細ＴＦＴ（フォトリソ工程にステッパーを用いて形成する微細なＴＦＴ）を有する半導体装置を作製する場合に適している。
【００５９】
（実施の形態３）
本実施の形態ではＬＤＤ領域と第１のゲート電極が重なるＬｏｖ領域と、ＬＤＤ領域と第１のゲート電極が重ならないＬｏｆｆ領域が形成された薄膜トランジスタを有する回路を備えた半導体装置の作製方法について図３（Ａ）〜（Ｄ）及び図４を用いて説明する。なお図３と共通の箇所については共通の符号を用いる。
【００６０】
実施の形態２と同様の方法で図３（Ｄ）の状態を得る。ここまでの工程は実施の形態１と同様の方法でよいが、本実施の形態ではＬＤＤ領域と第１のゲート電極３０５が重ならないＬｏｆｆ領域を形成する。
【００６１】
続いて実施の形態１で説明したように、第１のゲート電極３０５及び第２のゲート電極３０６を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成し、エッチバック法により第３のドライエッチングを行う（図４（Ａ）参照）。これにより第２のゲート電極１０８の両端に、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜からなるサイドウォール４０１を形成する。ここで、このサイドウォール４０１のチャネル長方向の幅Ｌ４がＬＤＤ領域３０９の幅より狭くなるように形成する。
【００６２】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００６３】
続いて、サイドウォール４０１及び第２のゲート電極３０６をマスクに第４のドライエッチングを行い第１のゲート電極３０５をエッチングし、第１のゲート電極４０２とする（図４（Ｂ）参照）。この時、ＬＤＤ領域３０９が第１のゲート電極４０２と重なるＬｏｖ領域４０３と、第１のゲート電極４０２と重ならないＬｏｆｆ領域４０４が形成される。ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ    ＬＤＤ）構造を有するＬｏｖ領域４０３を形成することで高い信頼性のＴＦＴを提供することができる。また、さらにＬｏｆｆ領域４０４を形成することでオフ電流を低減し、よりいっそうの高性能化が図られる。ただし、第３のドライエッチングでサイドウォール４０１の形成と第１のゲート電極３０５のエッチングが行える場合、第４のドライエッチングを省略することができる。
【００６４】
例えばＬＤＤ領域を形成するため、ドーピングマスクとなるレジストやゲート電極を横方向にエッチングする場合には、横方向のエッチングレートの評価が困難なものとなる。よって安定したプロセスが確立できない。しかし、本実施の形態のようにテーパー形状のレジストを用いてゲート電極をテーパー形状にし、新たなレジストを用いることなくこのレジストを用いてさらにゲート電極のテーパー部を垂直にエッチングをすることで、ＬＤＤ領域を制御性良く形成することが可能となり、安定したプロセスを確立できる。特に、微細ＴＦＴ（フォトリソ工程にステッパーを用いて形成する微細なＴＦＴ）を有する半導体装置を作製する場合に適している。
【００６５】
（実施の形態４）
本実施の形態ではＬＤＤ領域と第１のゲート電極が重ならないＬｏｆｆ領域が形成された薄膜トランジスタを有する回路を備えた半導体装置の作製方法について図３（Ａ）、（Ｂ）及び図５（Ａ）、（Ｂ）を用いて説明する。なお図３と共通の箇所については共通の符号を用いる。
【００６６】
実施の形態２で説明した図３（Ｂ）までの工程を用いて図５（Ａ）の状態を得る。
【００６７】
続いて、レジスト３０７をマスクに第２のドライエッチングを行う（図５（Ｂ）参照）。垂直方向のエッチングにより第１のゲート電極３０５及び第２のゲート電極３０６をエッチングする。この第２のエッチングにより第１のゲート電極３０５及び第２のゲート電極３０６のテーパー部をエッチング除去する。そしてテーパー部の除去された第１のゲート電極５０１と第２のゲート電極５０２を得る。
【００６８】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００６９】
本実施の形態ではゲート電極を２層構造としたが、ゲート電極は２層構造とせずに一層のゲート電極で形成しても構わない。
【００７０】
続いて実施の形態１と同様に第２のドーピングを行う。ゲート絶縁膜３０４を透過させてドーピングし、第１のゲート電極５０１と重ならない領域の半導体層３０３にＬＤＤ領域５０３を形成する。ＬＤＤ領域５０３の不純物元素濃度は１×１０16〜１×１０20ａｔｏｍｓ／ｃｍ3（好ましくは１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3）とする。
【００７１】
本実施の形態ではＬＤＤ領域と第１のゲート電極が重ならないＬｏｆｆ領域が形成され、オフ電流の低減されたＴＦＴ特性を有する半導体装置を提供することができる。
【００７２】
例えばＬＤＤ領域を形成するため、ドーピングマスクとなるレジストやゲート電極を横方向にエッチングする場合には、横方向のエッチングレートの評価が困難なものとなる。よって安定したプロセスが確立できない。しかし、本実施の形態のようにテーパー形状のレジストを用いてゲート電極をテーパー形状にし、新たなレジストを用いることなくこのレジストを用いてさらにゲート電極のテーパー部を垂直にエッチングをすることで、ＬＤＤ領域を制御性良く形成することが可能となり、安定したプロセスを確立できる。特に、微細ＴＦＴ（フォトリソ工程にステッパを用いて形成する微細なＴＦＴ）を有する半導体装置を作製する場合に適している。
【００７３】
（実施の形態５）
本実施の形態ではＬｏｖ領域又はＬｏｆｆ領域を有する構造のＴＦＴ又はＬｏｖ領域及びＬｏｆｆ領域を有する構造のＴＦＴを具備するＩＤチップを作製する方法を図１３〜図１５を用いて説明する。なお、ここでＩＤチップとは半導体集積回路又は薄膜集積回路に加えてアンテナを有し、無線等でデータの読み出しを行う半導体装置をいう。ＩＤチップはデータを格納し、読み出す機能を有する、所謂電子タグとしての機能を有する。
【００７４】
まず、ガラス基板１３０１上に剥離層１３０２を形成する。剥離層としては、非晶質シリコン、多結晶シリコン等のシリコンを主成分とする層を用いることができる。続いて下地膜１３０３を形成する。下地膜１３０３としては酸化珪素（ＳｉＯx）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy）を用いることができる。下地膜１３０３上に島状の半導体層１３０４ａ〜１３０４ｃを形成する。島状の半導体層１３０４ａ〜１３０４ｃは半導体層をＣＶＤ法又はスパッタ法などによって成膜した後、パターニングして形成する。その後レーザ光を照射して結晶化を行う。続いて島状の半導体層１３０４ａ〜１３０４ｃを覆うようにゲート絶縁膜１３０５を形成する。続いて第１のゲート電極となる第１の導電膜１３０６、第２のゲート電極となる第２の導電膜１３０７を形成する。第１の導電膜と第２の導電膜は選択比のとれる組み合わせにする。第１の導電膜と第２の導電膜の組み合わせとして、第１の導電膜にＴａＮ、第２の導電膜にＷの組み合わせを用いる。そして島状の半導体層１３０４ａ〜１３０４ｃの上部であって第２の導電膜１３０７上にテーパー形状のレジスト１３０８ａ〜１３０８ｄを形成する（図１３（Ａ）参照）。
【００７５】
続いて、第１のドライエッチングを行う（図１３（Ｂ）参照）。第１のドライエッチングではテーパー形状のレジスト１３０８ａ〜１３０８ｄと第２の導電膜１３０７に対して選択比の低いエッチングを行い、テーパー形状のレジスト１３０８ａ〜１３０８ｄ、第２の導電膜１３０７及び第１の導電膜１３０６をエッチングし、第２のゲート電極１３１０ａ〜１３１０ｄ及び第１のゲート電極１３０９ａ〜１３０９ｄを形成する。このときレジスト１３０８ａ〜１３０８ｄもエッチングされ、レジスト１３１１ａ〜１３１１ｄとなる。
【００７６】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００７７】
次に、第１のドーピングを行う（図１３（Ｂ）参照）。ｎ型不純物元素（本実施の形態ではリン）を添加して高濃度にリンを含む不純物領域１３１２ａ〜１３１２ｇを形成する。フォスフィン（ＰＨ3）を用いたイオンドーピング法で行い、この領域のリンの濃度は１×１０20〜１×１０21ｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）となるように調節する。
【００７８】
続いて第２のドライエッチングを行う。レジスト１３１１ａ〜１３１１ｄをマスクにして、第２のゲート電極１３１０ａ〜１３１０ｄを垂直方向にエッチングを行う。こうして第２のゲート電極１３１３ａ〜１３１３ｄを形成する（図１３（Ｃ）参照）。
【００７９】
続いて、島状の半導体層１３０４ａ〜１３０４ｃに第２のドーピングを行う。第２のドーピングは第１のドーピングのドーパントと同一導電型の不純物を用いて、先程の第２のドライエッチングでエッチング除去した第２のゲート電極１３１０ａ〜１３１０ｄのテーパー下の半導体層であって、第１のドーピングが行われていない領域に第２のドーピングする（図１３（Ｃ）参照）。つまり第２のゲート電極１３１０ａ〜１３１０ｄのテーパー下の領域である半導体層がＬＤＤ領域１３１４ａ〜１３１４ｄとなる。このときＬＤＤ領域１３１４ａ〜１３１４ｄの不純物元素の濃度は１×１０16〜１×１０20ａｔｏｍｓ／ｃｍ3（好ましくは１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3）とする。なお、第２のドーピングによりソース領域及びドレイン領域にもドーピングされるが第２のドーピングのドーズ量は第１のドーピングのドーズ量に比べ微量なため影響は少ない。なお、レジスト１３１１ａ〜１３１１ｄの除去は第２のドーピング後に行っても構わない。そして、第１のドーピング及び第２のドーピングが行われない半導体層の領域、つまり第１のドライエッチングで形成されたレジスト１３１１ａ〜１３１１ｄの下に位置する半導体層がチャネル形成領域となる。
【００８０】
次に図１４（Ａ）に示すようにレジスト１４０１を形成する。そして、第２のゲート電極１３１３ａ、１３１３ｂ及びレジスト１４０１をマスクに第１のゲート電極１３０９ａおよび１３０９ｂに対して第３のドライエッチングを行う。そして第１のゲート電極を１４０２ａおよび１４０２ｂの形状にする。
【００８１】
続いて、レジスト１４０１を除去し、ＣＶＤ法により第２のゲート電極１３１３ａ〜１３１３ｄを覆うように酸化珪素膜を形成する。そして、第４のドライエッチングでこの酸化珪素膜をエッチバックし、第２のゲート電極１３１３ａ〜１３１３ｄの両サイドにサイドウォール１４０４ａ〜１４０４ｄを形成する。このサイドウォールはＬＤＤ領域１３１４ａ〜１３１４ｄの上部に形成する。サイドウォール１４０４ａ及び１４０４ｂはゲート絶縁膜１３０５を介してＬＤＤ領域１３１４ａ及び１３１４ｂの上部に、サイドウォール１４０４ｃ及び１４０４ｄはゲート絶縁膜１３０５及び第１のゲート電極１３０９ｃ及び１３０９ｄを介してＬＤＤ領域１３１４ｃ及び１３１４ｄの上部に形成する。
【００８２】
そしてレジスト１４０３を形成し、レジスト１４０３及び第２のゲート電極１３１３ｄおよびサイドウォール１４０４ｄをマスクに第５のドライエッチングを行う。第１のゲート電極１３０９ｄをエッチングし第１のゲート電極１４０５を形成する（図１４（Ｂ）参照）。
【００８３】
続いて図１４（Ｃ）に示すようにパッシベ−ション膜１４０６を形成し、さらに第１の層間絶縁膜１４０７を形成する。パッシベ−ション膜１４０６としては窒化珪素膜又は酸化窒化珪素膜などを用いることができる。第１の層間絶縁膜１４０７としては有機樹脂膜、無機絶縁膜、シロキサン系樹脂による絶縁膜等を用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００８４】
続いて、第１の層間絶縁膜１４０７、パッシベ−ション膜１４０６及びゲート絶縁膜１３０５にコンタクトホールを形成し、ソース及びドレイン領域となる不純物領域１３１２ａ、１３１２ｃ〜１３１２ｇに接するソース及びドレイン電極１４０８ａ〜１４０８ｆを形成する（図１４（Ｄ）参照）。
【００８５】
次に第１の層間絶縁膜１４０７並びにソース及びドレイン電極１４０８ａ〜１４０８ｆ上に第２の層間絶縁膜１５０１を形成する。そして第２の層間絶縁膜１５０１にはソース及びドレイン電極の一部が露出するような位置に開口部を形成する。そして第２の層間絶縁膜上にアンテナ１５０２ａ〜１５０２ｅを形成する。アンテナ１５０２ｅの一部が開口部にてソース及びドレイン電極と接するようにする。その後アンテナ１５０２ａ〜１５０２ｅ及び第２の層間絶縁膜１５０１上に保護層１５０３を形成する（図１５（Ａ）参照）。
【００８６】
次に図１５（Ｂ）に示すように、ＩＤチップどうしを分離するために溝１５０４を形成する。溝１５０４の深さは剥離層１３０２が露出する程度であれば良い。溝１５０４の形成は、ダイシング、スクライビングなどを用いることができる。なお、基板１３０１上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝１５０４を形成する必要はない。
【００８７】
次に図１６（Ａ）に示すように、剥離層１３０２をエッチングにより除去する。こうして基板１３０１を剥離する。本実施の形態ではエッチングガスとしてハロゲン化フッ素ガスを用い、このガスを溝１５０４から導入する。本実施の形態では、例えばＣｌＦ3やＣｌＦ3ガスに窒素を混ぜたものを用いても良い。
【００８８】
次に図１６（Ｂ）に示すように、剥離されたＴＦＴ１６０２〜１６０４及びアンテナ１５０２ａ〜１５０２ｅを接着剤１６０５を用いて支持体１６０６に貼り合わせる。接着剤１６０５は支持体１６０６と下地膜１３０３とを貼り合わせることができる材料を用いる。接着剤１６０５として例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤などの光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。支持体１６０６としてはフレキシブルな紙又はプラスチック等の有機材料を用いることができる。
【００８９】
また図１６（Ｂ）に示すように保護層１５０３を除去した後、アンテナ１５０２ａ〜１５０２ｅを覆うように接着剤１６０７を第２の層間絶縁膜１５０１上に塗布し、カバー材１６０８を貼り合わせる。カバー材１６０８は支持体１６０６と同様に、フレキシブルな紙又はプラスチックなどの有機材料を用いることができる。また接着剤１６０７はカバー材１６０８と第２の層間絶縁膜１５０１を貼り合わせることができる材料を用いる。接着剤１６０７として例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤などの光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【００９０】
上述した工程を経てＩＤチップが完成する。なお、本実施の形態はこの作製方法に限定するものではない。Ｌｏｖ領域又はＬｏｆｆ領域のみを有する構造のＴＦＴを有するＩＤチップでも構わないし、Ｌｏｖ領域及びＬｏｆｆ領域を共に有する構造のＴＦＴのみからなるＩＤチップを作製しても良い。これらは実施の形態１乃至４を適宜組み合わせて行うことで作製することができる。
【００９１】
ＩＤチップに用いるＴＦＴは、微細加工が要求されるため、ステッパ−を用いたフォトリソ工程により作製されることが好ましい。しかし、ステッパ−を用いる場合にはＬＤＤ領域はレジストマスクで形成することになり、全工程でのマスク枚数が増加してしまう。その分製造コストの増加につながる。また、微細なパターンを用いる場合、そのパターニングに対するマージンが少ない。例えば、２μｍのゲート電極の片側に０．５μｍのＬｏｖ領域をマスクで形成する場合には０．１μｍ以下のアライメント精度が要求される。ゲート電極を等方性エッチングする場合エッチング時間の最適化が困難である。具体的には、マスクの端から、どれだけ横方向にエッチングされたかが検査できない。つまり終点の検出ができず、横方向のエッチングレート評価が困難である。横方向のエッチングレートが安定しなくては安定したプロセスが確立できない。
【００９２】
そこで本発明は、特にＩＤチップ、ＣＰＵ、フラッシュメモリ、音声信号処理回路一体型表示装置等のように微細加工が要求されるＴＦＴを有する半導体装置の作製に適している。これらの半導体装置の作製において所望のＴＦＴ構造を有し、製造コストの低減、歩留まりの向上を図ることが可能となる。
【００９３】
（実施の形態６）
本実施の形態では表示装置の作製方法について図７〜１０を用いて説明する。本実施の形態で説明する表示装置の作製方法は画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法である。なお、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００９４】
まず、図７（Ａ）に示すように、下地膜７０２を表面に設けた基板７０１を用意する。基板としては実施の形態１で述べた基板を用いることができる。本実施の形態ではガラスからなる基板上に下地膜として１００ｎｍ厚の窒化酸化珪素膜と２００ｎｍ厚の酸化珪素膜とを積層して用いる。この時、基板に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに基板上に直接素子を形成しても良い。
【００９５】
次に下地膜７０２の上に４５ｎｍの厚さのアモルファスシリコン膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
【００９６】
次にアモルファスシリコン膜をレーザ結晶化法により結晶化させる。もちろんレーザ結晶化法だけでなく、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などと組み合わせて行っても良い。
【００９７】
上述したレーザー結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
【００９８】
次に、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、島状の半導体膜７０３〜７０６を形成する。なお、にＴＦＴのしきい値電圧を制御するため必要であれば、この半導体膜７０３〜７０６にチャネルドーピングを行っても良い。
【００９９】
次に、島状の半導体膜７０３〜７０６を覆うゲート絶縁膜７０７を形成する。ゲート絶縁膜７０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１００】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１０１】
続いて、ゲート絶縁膜７０７上にゲート電極となる第１の導電膜７０８及び第２の導電膜７０９を形成する。まず、第１の導電膜７０８を５〜５０ｎｍ、第２の導電膜を１５０ｎｍ〜５００ｎｍ形成する。第１の導電膜７０８及び第２の導電膜７０９としては実施の形態１で述べた材料を用いることができ、本実施の形態では、第１の導電膜に窒化タンタル膜（ＴａＮ）、第２の導電膜にタングステン膜（Ｗ）の組み合わせを用いる。
【０１０２】
図７（Ｂ）に示すように、テーパー形状のレジスト７１０ａ〜７１０ｅを形成する。テーパー形状のレジスト７１０ａ〜７１０ｅは公知の方法を用いて作製することができる。
【０１０３】
続いて、第１のドライエッチングを行う（図７（Ｃ）参照）。第１のドライエッチングではテーパー形状のレジスト７１０ａ〜７１０ｅ、第１の導電膜７０８及び第２の導電膜７０９に対してエッチングを行い、テーパー形状の第１のゲート電極７１１ａ〜７１１ｅ及び第２のゲート電極７１２ａ〜７１２ｅを形成する。なお、レジスト７１０ａ〜７１０ｅもエッチングされ形状が変形したレジスト７１３ａ〜７１３ｅとなる。
【０１０４】
本実施の形態のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【０１０５】
次に、図８（Ａ）に示すように第１のドーピングを行う。ｎ型不純物元素（本実施の形態ではリン）を添加して高濃度にリンを含む不純物領域８０１ａ〜８０１ｉを形成する。フォスフィン（ＰＨ3）を用いたイオンドーピング法で行い、この領域のリンの濃度は１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）となるように調節する。
【０１０６】
続いて第２のドライエッチングを行う。レジスト７１３ａ〜７１３ｅをマスクにして、第２のゲート電極７１２ｂ〜７１２ｅを垂直方向にエッチングを行う。こうして第２のゲート電極８０２ａ〜８０２ｅを形成する（図８（Ｂ）参照）。
【０１０７】
次に、第２のドーピングを行う（図８（Ｂ）参照）。第２のドーピングは、レジスト７１３ａ〜７１３ｅ、第２のゲート電極８０２ｂ〜８０２ｅをマスクとして自己整合的に行い、第１のドーピングよりも低濃度のｎ型不純物元素（本実施の形態ではリン）を添加する。こうして形成される不純物領域８０３ａ〜８０３ｅには１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3（典型的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3）の濃度でリンが添加されるようにすることが好ましい。
【０１０８】
次に、レジスト７１３ａ〜７１３ｅを除去し、図８（Ｃ）に示すようにレジスト８０４を形成する。そして第３のドライエッチングを行う。すると図８（Ｃ）に示すように第１のゲート電極７１１ａ、７１１ｃ、７１１ｄの一部がエッチングされ、第１のゲート電極８０５ａ、８０５ｃ、８０５ｄを得る。
【０１０９】
なお、レジスト７１３ａ〜７１３ｅを除去せずにレジスト８０４を形成し、第３のドライエッチングを行う場合には、エッチングガスとして、Ｃｌ2とＣＦ4を３０／３０ｓｃｃｍの流量で混合したエッチングガスを用い、排気系によりチャンバー内の圧力は１．５Ｐａとし、またＩＣＰエッチング装置のコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力、基板側には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して行っても良い。
【０１１０】
続いてレジスト９０１を形成し、第３のドーピングを行う（図９（Ａ）参照）。
第３のドーピングではｎ型不純物領域となっていた８０１ａ、８０１ｂ、８０３ａに対して、ジボラン（Ｂ2Ｈ6）を用いたイオンドーピング法によりｐ型不純物元素（本実施の形態ではボロン）を３×１０20〜３×１０21ａｔｏｍｓ／ｃｍ3（代表的には５×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3）の濃度で添加し、高濃度にボロンを含む不純物領域９０２、９０３を形成する。こうして不純物領域９０２、９０３はｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する。
【０１１１】
次に、図９（Ｂ）に示すように、レジスト９０１を除去する。その後第２のゲート電極８０２ａ〜８０２ｅの両サイドにサイドウォール９０４ａ〜９０４ｅを形成する。サイドウォール９０４ａ〜９０４ｅは実施の形態１で示したようにシリコン化合物を形成し、第４のドライエッチングを行い形成する。
【０１１２】
次にレジストマスク９０５を形成し、続いて第５のドライエッチングを行う。すると図９（Ｃ）に示すように第１のゲート電極７１１ｅの一部がエッチングされ、第１のゲート電極９０６ｅを得る。
【０１１３】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化処理としてレーザーアニール法にて行う。レーザーアニ−ル法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。
【０１１４】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さでパッシベ−ション膜１００１を形成する。これは酸化珪素膜、窒化珪素膜、窒化酸化珪素膜又はこれらの積層で代用しても良い。
【０１１５】
次にパッシベ−ション膜１００１上に膜厚１．６μｍの有機樹脂膜１００２を形成する。有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ＴＦＴに起因する段差を平坦化する必要があるので、平坦性に優れたアクリル膜を用いると良い。その後さらに有機樹脂膜上にさらにパッシベ−ション膜を形成しても良い。
【０１１６】
次に、図１０（Ｂ）に示すように、パッシベ−ション膜１００１及び有機樹脂膜１００２に対してコンタクトホールを形成し、ソース及びドレイン配線１００３ａ〜１００３ｇを形成する。なお、本実施の形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０１１７】
続いてドレイン配線１００３ｆに接するように画素電極１００４を形成する。画素電極１００４は透明導電膜をパターニングして形成する。画素電極１００４は発光素子の陽極として機能する。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ、又は酸化インジウムを用いることができる。
【０１１８】
画素電極を形成後、樹脂材料でなるバンク１００５を形成する。バンク１００５は１〜２μｍ厚のアクリル膜又はポリイミド膜をパターニングして画素電極１００４の一部を露出させるように形成する。なお、バンク１００５の下層に遮蔽膜（図示しない）となる黒色からなる膜を適宜形成してもよい。
【０１１９】
次に、ＥＬ層１００６及び陰極（ＭｇＡｇ電極）１００７を、真空蒸着法を用いて大気解放しないで連続形成する。  なお、ＥＬ層１００６の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極１００７の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０１２０】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好ましい。
【０１２１】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０１２２】
なお、ＥＬ層１００６としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施の形態ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１２３】
陰極１００７まで形成された時点で発光素子１００８が完成する。その後発光素子１００８を完全に覆うようにして保護膜１００９を設ける。保護膜１００９としては、炭素膜、窒化珪素膜、もしくは窒化酸化珪素膜を含む絶縁膜を用いることができ、これらの絶縁膜を単層又は積層させて用いることができる。
【０１２４】
さらに保護膜１００９を覆って封止材１０１０を設け、カバー材１０１１を貼り合わせる。封止材１０１０としては、吸湿効果を有する物質もしくは酸化防止効果を有する物質を含む紫外線硬化樹脂を用いることが好ましい。また、本実施の形態においてカバー材１０１１にはガラス基板、石英基板やプラスチック基板を用いることができる。
【０１２５】
こうして図１０（Ｃ）に示すようなｐチャネル型ＴＦＴ１０１２，ｎチャネル型ＴＦＴ１０１３、スイッチング用ＴＦＴ１０１４及び電流制御用ＴＦＴ１０１５を有する構造のアクティブマトリクス型ＥＬ表示装置が完成する。
【０１２６】
図１１に表示装置の模式図を示す。基板１１００上にゲート信号線駆動回路１１０１、ソース信号線駆動回路１１０２、複数の画素１１０３を有する画素部１１０４が形成されている。ゲート信号線駆動回路１１０１及びソース信号線駆動回路１１０２はＦＰＣ（フレキシブルプリントサーキット）１１０５と接続されている。図１０（Ｃ）のｐチャネル型ＴＦＴ１０１２，ｎチャネル型ＴＦＴ１０１３はソース信号線駆動回路や、ゲート信号線駆動回路に用いることができる。
【０１２７】
ソース信号線駆動回路１１０２はシフトレジスタ回路、レベルシフタ回路、サンプリング回路を有している。クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）がシフトレジスタ回路に入力され、シフトレジスタ回路からビデオ信号をサンプリングするためのサンプリング信号が出力される。そしてシフトレジスタから出力されたサンプリング信号はレベルシフタ回路に入力され、信号の振幅を大きくする。そして増幅されたサンプリング信号はサンプリング回路に入力される。サンプリング回路は外部から入力されるビデオ信号をサンプリング信号によってサンプリングし画素部に入力する。
【０１２８】
これらの駆動回路は高速動作が要求されるため、ＧＯＬＤ構造を有するＴＦＴを用いるのが好ましい。また、Ｌｏｖ領域はドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができ、駆動回路のシフトレジスタ回路、レベルシフタ回路、バッファ回路等のｎチャネル型ＴＦＴに用いるのに適しているからである。一方画素のスイッチング用ＴＦＴや、電流制御用ＴＦＴのゲート電圧を保持する保持用ＴＦＴはオフ電流を低減させることができるＬｏｆｆ領域を有する構造のＴＦＴを用いることが好ましい。また、サンプリング回路についてはホットキャリア対策と低オフ電流対策が求められることからＬｏｖおよびＬｏｆｆ領域を有する構造とすることが好ましい。
【０１２９】
もちろんこのような構造の表示装置に限らず様々な表示装置の作製においても本発明は適用することができる。
【０１３０】
（実施の形態７）
実施の形態１乃至実施の形態４に示した半導体装置の作製方法及び実施の形態６で示した表示装置の作製方法（以下実施の形態６で示した表示装置の作製方法等という）は、様々な電子機器の表示部等を作製する際に用いることができる。そのような電子機器の例として、テレビジョン装置、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１２に示す。
【０１３１】
図１２（Ａ）はテレビジョン装置であり、筐体１３００１、支持台１３００２、表示部１３００３、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３００３などの作製に用いることができ、テレビジョン装置を完成することができる。表示部１３００３は、ＥＬディスプレイや、液晶ディスプレイなどを用いることができる。なお、テレビジョン装置は、コンピュータ用、テレビ放送受信用、広告表示用などの全てのテレビジョン装置が含まれる。
【０１３２】
図１２（Ｂ）はデジタルカメラであり、本体１３１０１、表示部１３１０２、受像部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３１０２などの作製に用いることができ、デジタルカメラを完成することができる。
【０１３３】
図１２（Ｃ）はコンピュータであり、本体１３２０１、筐体１３２０２、表示部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティングマウス１３２０６等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３２０３などの作製に用いることができ、コンピュータを完成することができる。
【０１３４】
図１２（Ｄ）はモバイルコンピュータであり、本体１３３０１、表示部１３３０２、スイッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３３０２などの作製に用いることができ、モバイルコンピュータを完成することができる。
【０１３５】
図１２（Ｅ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３４０１、筐体１３４０２、表示部Ａ１３４０３、表示部Ｂ１３４０４、記録媒体（ＤＶＤ等）読み込み部１３４０５、操作キー１３４０６、スピーカー部１３４０７等を含む。表示部Ａ１３４０３は主として画像情報を表示し、表示部Ｂ１３４０４は主として文字情報を表示するが、実施の形態６で示した表示装置の作製方法等は表示部Ａ１３４０３及び表示部Ｂ１３４０４などの作製に用いることができ、画像再生装置を完成することができる。なお、記録媒体を備えた画像再生装置にはゲーム機器なども含まれる。
【０１３６】
図１２（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１３５０１、表示部１３５０２、アーム部１３５０３を含む。実施の形態６で示した表示装置の作製方法等は表示部１３５０２などの作製に用いることができ、ゴーグル型ディスプレイを完成することができる。
【０１３７】
図１２（Ｇ）はビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６０３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッテリー１３６０７、音声入力部１３６０８、操作キー１３６０９、接眼部１３６１０等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３６０２などの作製に用いることができ、ビデオカメラを完成することができる。
【０１３８】
図１２（Ｈ）は携帯電話であり、本体１３７０１、筐体１３７０２、表示部１３７０３、音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポート１３７０７、アンテナ１３７０８等を含む。実施の形態６で示した表示装置の作製方法等は表示部１３７０３などの作製に用いることができ、携帯電話を完成することができる。なお、表示部１３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０１３９】
特にこれらの電子機器の表示部に用いられる表示装置には画素の駆動のために薄膜トランジスタを有しており、用いられている回路の機能により所望のＴＦＴの構造が異なる。本発明を適用することにより各種回路に適した構造のＴＦＴを精度良く作製することができ、高品質の電子機器を歩留まり良く生産することができる
【０１４０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【実施例１】
【０１４１】
実施の形態１の工程において、線幅が２．２μｍのテーパー付きレジストパターンを用いたときの作製工程を図６、図１及び図２を用いて説明する。共通の箇所は同一の符号を用いている。
【０１４２】
実施の形態１と同様の工程を経て図１（Ａ）に対応した図６（Ａ）の状態を得た。このとき、レジスト１０７の線幅は２．２μｍであり、テーパー形状を有していた。
【０１４３】
次に、第１のドライエッチングにより線幅２．２μｍのテーパー付きレジストと共に第２の導電膜１０６をエッチングし、第２のゲート電極１０８を形成し、テーパー形状にした（図６（Ｂ）参照）。このときレジスト１０７もエッチングされレジスト１０９となった。エッチング後のレジスト１０９の線幅は０．７〜１．０μｍになり、第２のゲート電極１０８下部の線幅が２．０μｍとなった。つまり、片側のテーパー部の線幅は０．５μｍとなっていた。
【０１４４】
本実施例のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法で行った。第１のドライエッチングのエッチングガスとして、Ｃｌ2とＣＦ4とＯ2を２５／２５／１０ｓｃｃｍの流量で混合したエッチングガスを用い、排気系によりチャンバー内の圧力は１．５Ｐａとした。またＩＣＰエッチング装置のコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力、基板側には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入した。
【０１４５】
続いて実施の形態１と同様な方法で第１のドーピングを行いソース領域及びドレイン領域を形成した（図１（Ｃ）参照）。
【０１４６】
続いて第２のドライエッチングを行った。レジスト１０７をマスクとして垂直方向にエッチングを行い第２のゲート電極のテーパー部をエッチング除去し、半導体層１０３を露呈させた（図１（Ｄ）参照）。この露呈された不純物の添加されていない領域はテーパー部の領域と同じ線幅なので片側０．５μｍとなっていた。ここで、半導体層を露呈させるというのは、後の工程で行うドーピングの際にマスクとなる部分を除去するという意味であり、必ずしも半導体層１０３が剥き出しの状態を言っているのではない。よって、ドーピングのマスクとならないゲート絶縁膜１０４及び第１の導電膜１０５はエッチングで除去していないことも言うまでも無い。
【０１４７】
第２のドライエッチングのエッチングガスとして、Ｃｌ2とＳＦ6とＯ2を１２／２４／２４ｓｃｃｍの流量で混合したエッチングガスを用い、排気系によりチャンバー内の圧力は２．０Ｐａとした。またＩＣＰエッチング装置のコイル型の電極に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入した。
【０１４８】
続いて、半導体層１０３に第２のドーピングを行った。先程の第２のドライエッチングでエッチング除去した第２のゲート電極１０８のテーパー下部の半導体層であって、第１のドーピングが行われていない領域に第２のドーピングをした（図２（Ａ）参照）。つまり第２のゲート電極のテーパー下部の領域である半導体層の線幅０．５μｍがＬＤＤ領域２０１となった。そして、第１のドーピング及び第２のドーピングが行われない半導体層の領域、つまり第１のエッチングで形成されたレジスト１０９の線幅である１．０μｍがチャネル形成領域となった。
【０１４９】
続いて、レジスト１０９を除去し、ＣＶＤ法により第２のゲート電極を覆うように酸化珪素を０．５μｍ形成した。そして、第３のドライエッチングでこの酸化珪素をエッチバックし、第２のゲート電極の両サイドにサイドウォール２０２を形成した。このサイドウォールの線幅は０．３μｍとなっていた（図６（Ｃ）参照）。
【０１５０】
第３のドライエッチングのエッチングガスとして、ＣＨＦ3とＡｒを２５／２５０ｓｃｃｍの流量で混合したエッチングガスを用い、排気系によりチャンバー内の圧力は８．０Ｐａとした。またＩＣＰエッチング装置のコイル型の電極に２００ＷのＲＦ（１３．５６ＭＨｚ）電力、基板側には３５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入した。
【０１５１】
続いて第２のゲート電極１１２及びサイドウォール２０２をマスクに第４のドライエッチングをした（図２（Ｃ）参照）。このエッチングにより第１のゲート電極がエッチングされ第１のゲートと重ならないＬＤＤ領域を形成した。このゲート電極と重ならないＬＤＤ領域をＬｏｆｆ領域と呼び、この領域の線幅は０．２μｍとなっていた。Ｌｏｆｆ領域はオフ電流を低減させる目的で形成する。サイドウォールがマスクとなりエッチングされずに残った第１のゲート電極とＬＤＤ領域と重なる領域をＬｏｖ領域と呼び、この線幅はサイドウォールの線幅と概略一致するので０．３μｍとなっていた（図６（Ｃ）、図２（Ｃ）参照）。このＬｏｖ領域はホットキャリアの劣化を防止するために形成する。
【０１５２】
第４のドライエッチングのエッチングガスとして、Ｃｌ2を６０ｓｃｃｍの流量で用い、排気系によりチャンバー内の圧力は１．０Ｐａとした。またＩＣＰエッチング装置のコイル型の電極に３５０ＷのＲＦ（１３．５６ＭＨｚ）電力、基板側には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入した。
【０１５３】
本発明の半導体装置の作製方法によれば、ゲート電極の形状を変えることで自己整合的にＬｏｖ領域及びＬｏｆｆ領域を形成するため、レジストマスクを用いてＬＤＤ領域を形成する工程に比べ簡略した工程で優れたＴＦＴ特性を持つ半導体装置を作製することができる。
【０１５４】
また、例えばＬＤＤ領域を形成するため、ドーピングマスクとなるレジストやゲート電極を横方向にエッチングする場合には、横方向のエッチングレートの評価が困難なものとなる。よって安定したプロセスが確立できない。しかし、本実施例のようにテーパー形状のレジストを用いてゲート電極をテーパー形状にし、新たなレジストを用いることなくこのレジストを用いてさらにゲート電極のテーパー部を垂直にエッチングすることで、ＬＤＤ領域を制御性良く形成することが可能となる。特に、微細ＴＦＴ（フォトリソ工程にステッパーを用いて形成する微細なＴＦＴ）を有する半導体装置を作製する場合に適している。
【図面の簡単な説明】
【０１５５】
【図１】実施の形態１及び実施例１の半導体装置の作製方法を説明する図。
【図２】実施の形態１及び実施例１の半導体装置の作製方法を説明する図。
【図３】実施の形態２の半導体装置の作製方法を説明する図。
【図４】実施の形態３の半導体装置の作製方法を説明する図。
【図５】実施の形態４の半導体装置の作製方法を説明する図。
【図６】実施例１の半導体装置の作製方法を説明する図。
【図７】実施の形態６の表示装置を作製する方法を説明する図。
【図８】実施の形態６の表示装置を作製する方法を説明する図。
【図９】実施の形態６の表示装置を作製する方法を説明する図。
【図１０】実施の形態６の表示装置を作製する方法を説明する図。
【図１１】実施の形態６に示す表示装置の作製方法により作製することができる表示装置の模式図。
【図１２】実施の形態７に示す電子機器の図。
【図１３】実施の形態５に示すＩＤチップの作製方法を説明する図
【図１４】実施の形態５に示すＩＤチップの作製方法を説明する図
【図１５】実施の形態５に示すＩＤチップの作製方法を説明する図
【図１６】実施の形態５に示すＩＤチップの作製方法を説明する図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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