(57)【特許請求の範囲】
【請求項１】
所定の機能を行なうための内部回路、および
前記内部回路の活性化時前記内部回路が消費する電流を前記内部回路へ供給する能力を有し、かつ前記内部回路へ少なくとも一種類の所定の電圧を供給するための電源回路を備え、前記電源回路は、予め所定の電流供給能力を有するようにレイアウトされてセル化されたアクティブユニットを、前記内部回路の電流消費能力に応じて複数個含む、半導体集積回路装置。
【請求項２】
前記内部回路は、各々が情報を記憶する複数のメモリセルを含み、
前記電源回路は、前記内部回路の構成変更にかかわらず固定的に電荷供給能力が設定されかつレイアウトされ、前記複数のメモリセルが形成される基板領域へバイアス電圧を印加するための基板バイアス発生回路をさらに備える、請求項１記載の半導体集積回路装置。
【請求項３】
前記内部回路は、行列状に配列されかつ各々が情報を記憶する複数のメモリセルと、アドレス指定されたメモリセル行を選択状態へ駆動するための行選択回路とを含み、
前記電源回路は、前記行選択回路により選択行へ伝達される電圧を発生する回路を備える、請求項１記載の半導体集積回路装置。
【請求項４】
前記電源回路は、外部電源電圧を降圧して前記内部回路に対する動作電源電圧を発生する回路を含む、請求項１記載の半導体集積回路装置。
【請求項５】
前記アクティブユニットは第１の領域に配置され、
前記電源回路は、さらに、前記第１の領域と異なる領域に配置されて前記アクティブユニットの動作を制御するための制御回路を含む、請求項１記載の半導体集積回路装置。
【請求項６】
前記第１の領域は第１の方向に沿って延在し、
前記半導体集積回路装置は、さらに、前記制御回路からの少なくとも制御信号を伝達するための制御信号線を備え、前記制御信号線は、前記第１の領域外部に配置される第１の配線部と、前記第１の方向に沿って前記第１の領域上に配置される第２の配線部とを含む、請求項５記載の半導体集積回路装置。
【請求項７】
前記電源回路は、
所定の周期の発振信号を発生するための発振器と、
分周比が変更可能でありかつ前記発振器からの発振信号を設定された分周比に従って分周する分周器と、
前記分周器の出力信号に従ってチャージポンプ動作を行なって前記所定の電圧を生成するためのチャージポンプ回路とを含む、請求項１記載の半導体集積回路装置。
【請求項８】
前記チャージポンプ回路が前記アクティブユニットとしてセル化される、請求項７記載の半導体集積回路装置。
【請求項９】
複数のパッドが整列して配置されるパッド帯をさらに備え、
前記内部回路は、複数のメモリセルを有するメモリアレイを含み、
前記電源回路は、前記メモリアレイと前記パッド帯との間に配置される、請求項１記載の半導体集積回路装置。
【請求項１０】
前記電源回路は、互いに異なる用途の電圧を発生する複数種類のアクティブユニットを含み、前記複数種類のアクティブユニット各々は、同一の電源配線レイアウトを有する、請求項１記載の半導体集積回路装置。
【請求項１１】
前記電源回路は、互いに異なる用途の電圧を発生する複数種類のアクティブユニットを含み、
前記複数種類のアクティブユニットにおいて異なる種類のアクティブユニットは、異なる電源配線レイアウトを有する、請求項１記載の半導体集積回路装置。
【請求項１２】
前記電源回路は、前記アクティブユニットから発生される電圧を安定化するためのデカップル容量を構成するユニットをさらに含む、請求項１記載の半導体集積回路装置。
【請求項１３】
前記電源回路は、複数種類のアクティブユニットを含み、前記複数種類のアクティブユニットの各々は、少なくとも動作制御用入力信号線を含み、前記複数種類のアクティブユニット各々の前記入力信号線のレイアウトは共通化される、請求項１記載の半導体集積回路装置。
【請求項１４】
前記電源回路は、互いに用途の異なる電圧を発生する複数種類のアクティブユニットを含み、前記複数種類のアクティブユニットの各々は、同じレイアウトサイズを有する、請求項１記載の半導体集積回路装置。
【請求項１５】
前記電源回路は、互いにレイアウトサイズが異なりかつ互いに用途の異なる電圧を生成するための複数種類のアクティブユニットを含む、請求項１記載の半導体集積回路装置。
【請求項１６】
前記電源回路は、外部電源電圧を降圧して内部電源電圧を生成するための内部降圧回路を前記アクティブユニットとして含み、
前記内部降圧回路のアクティブユニットは、パッドに結合され、前記外部電源電圧を伝達するための一方方向に延在する外部電源線と、前記外部電源線と対向して前記一方方向に延在するように配置され、前記内部電源電圧を伝達するための内部電源線とを含む、請求項１記載の半導体集積回路装置。
【請求項１７】
前記内部回路と前記電源回路との間に配設され、前記アクティブユニットから発生される電圧を安定化するためのデカップル容量をさらに備える、請求項１記載の半導体集積回路装置。
【請求項１８】
前記デカップル容量の配置領域において、前記アクティブユニット内で前記アクティブユニットから発生される電圧を伝達する所定電圧線と前記内部回路内で前記アクティブユニットから発生される電圧を伝達する内部電圧線とが相互接続される、請求項１７記載の半導体集積回路装置。
【請求項１９】
前記内部回路に関して前記電源回路と対向して配置され、前記アクティブユニットから発生される電圧を安定化するためのデカップル容量をさらに備え、前記アクティブユニットから発生される電圧は前記内部回路上にわたって延在して配置される電圧線を介して伝達される、請求項１または１７記載の半導体集積回路装置。
【請求項２０】
前記内部回路は、離れて配置される第１および第２の回路を含み、
前記電源回路は、前記第１および第２の回路に対応して配置される第１および第２のサブ電源回路と、前記第１および第２のサブ電源回路の動作を制御するための電源制御回路とを含み、前記第１および第２のサブ電源回路は前記アクティブユニットを含み、
前記半導体集積回路装置は、さらに、前記第１および第２の回路の間の領域に分散して配置され、前記アクティブユニットから発生される電圧を安定化するためのデカップル容量を備える、請求項１記載の半導体集積回路装置。
【請求項２１】
前記内部回路は、各々が複数のメモリセルを有しかつ互いに独立に活性化される複数のメモリバンクを含み、前記複数のメモリバンクは整列して配置され、
前記半導体集積回路装置は、さらに、前記複数のメモリバンクの間の領域に配置され、前記アクティブユニットから発生される電圧を安定化するためのデカップル容量を備える、請求項１、１７または１９記載の半導体集積回路装置。
【請求項２２】
前記内部回路は、互いに独立に動作しかつ互いに離れて配置される複数の機能回路を含み、
前記電源回路は、
前記複数の機能回路のうちの特定の機能回路近傍に配置され、基準電圧を発生するための基準電圧発生回路と、
前記複数の機能回路各々に対応しかつ対応の機能回路の近傍に配置され、前記基準電圧発生回路からの基準電圧を利用して電圧を発生する複数の電圧発生回路を含み、かつ前記電圧発生回路が前記アクティブユニットを含む、請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、半導体集積回路装置内で利用される内部電圧を発生するための内部電圧発生回路の配置に関する。より特定的には、この発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等の半導体メモリとロジックとが同一チップ上に集積化されるロジック混載メモリに含まれるＤＲＡＭ部への電圧供給に適した内部電圧発生回路の構成に関する。
【０００２】
【従来の技術】
図４７は、従来の半導体集積回路装置のチップレイアウトを概略的に示す図である。図４７において、半導体集積回路装置９００は、チップ周辺部に配置されるパッド９０２と、ＤＲＡＭマクロ９０３と、パッド９０２に取囲まれる領域内にそれぞれ配置される第１の混載回路９０５、第２の混載回路９０７および第３の混載回路９０９を含む。これらの第１−第３の混載回路９０５、９０７および９０９は、所定の処理を行なうロジック、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびフラッシュメモリなどで構成される。
【０００３】
この半導体集積回路装置９００においては、階層設計手法が用いられ、ＤＲＡＭマクロ９０３、第１−第３の混載回路９０５、９０７および９０９が、それぞれマクロとして設計され、これらのマクロをチップ上に配置する。
【０００４】
ＤＲＡＭマクロ９０３は、たとえば、３２Ｍビットの記憶容量を有し、かつ入出力データビット数が２５６ビット（２５６Ｉ／Ｏ）である。
【０００５】
半導体技術の進歩により、ロジックとＤＲＡＭとを同一チップ内に形成することが可能となってきている。同一チップ上に形成されたＤＲＡＭおよびロジックは、内部配線で相互接続されるだけであり、この内部配線の負荷は小さいため、ロジックとＤＲＡＭとの間のデータ転送レートを高くすることができる。また、この内部配線ピッチは、パッド９０２のピッチの影響を受けないため、内部データバスの幅を大きくすることができ、応じてデータ転送のバンド幅を広くすることができる。
【０００６】
この図４７に示すような半導体集積回路装置（以下、ロジック混載ＤＲＡＭと称す）９００においては、用途によりロジック（たとえば第１の混載回路９０５）の処理内容が異なり、応じて、このロジック（たとえば第１の混載回路９０５）が必要とするメモリ容量が変化する。したがって、基本となるコアチップを開発し、このコアチップをもとにそれぞれの用途に応じた記憶容量を有するメモリ（ＤＲＡＭマクロ９０３）を短期間で作成する必要がある。
【０００７】
短期間で異なる記憶容量を有するメモリアレイを実現するためには、メモリセルおよびその直接制御回路（アレイ回路）等の繰返し回路（同一構成を有する回路が繰返し配置され、たとえばセンスアンプ、およびアドレスデコード回路）のレイアウトを予め個別にセル化し、実際に必要とされる記憶容量に応じてそれぞれのセルを配置するのが効率的である。特に近年においては、その配置を自動的に行なうことのできるモジュールジェネレータ等のＣＡＤツールも開発されている。また、ＤＲＡＭマクロにおけるその他の制御回路に対しても、通常のロジックと同様に、フロアプランに応じて自動配置配線を実施して、少ない人数でレイアウト期間の短縮を図ることができるようになってきている。
【０００８】
【発明が解決しようとする課題】
ＤＲＡＭにおいては、さまざまな電圧レベルの内部電圧が用いられる。
【０００９】
図４８は、ＤＲＡＭマクロ９０３に含まれる内部電圧を発生する回路の構成を概略的に示す図である。図４８において、ＤＲＡＭ用内部電圧発生系（電源回路）は、外部電源ノード９１０の外部電源電圧ＶＥＸからアレイ電源電圧ＶＣＣＳを生成する内部電源回路９１２と、このアレイ電源電圧ＶＣＣＳを受けて中間電圧ＶＣＣＰおよびＶＢＬを生成する中間電圧発生回路９１４と、外部電源ノード９１０の外部電源電圧ＶＥＸを受けてたとえばチャージポンプ動作を行なって、昇圧電圧ＶＰＰおよび負の基板バイアス電圧ＶＢＢを生成するポンプ電圧発生回路９１６を含む。
【００１０】
図４９は、ＤＲＡＭのアレイ部の構成を示す図である。図４９において、ＤＲＡＭのメモリアレイにおいては、メモリセルＭＣが行列状に配列され、メモリセル行それぞれに対してワード線ＷＬが配置される。また、メモリセルＭＣの列に対応してビット線対ＢＬおよび／ＢＬが配置される。メモリセルＭＣは、情報を記憶するためのキャパシタＭＱと、ワード線ＷＬ上の電位に応答してメモリキャパシタＭＱをビット線ＢＬ（または／ＢＬ）に接続するアクセストランジスタＭＴを含む。
【００１１】
ビット線対ＢＬおよび／ＢＬには、活性化時これらのビット線ＢＬおよび／ＢＬを中間電圧ＶＢＬレベルにプリチャージするビット線イコライズ回路ＢＥＱと、活性化時ビット線対ＢＬおよび／ＢＬのうちの高電位のビット線上にアレイ電源電圧ＶＣＣＳを伝達するセンスアンプ回路ＳＡが設けられる。
【００１２】
ワード線ＷＬは、選択されると、昇圧電圧ＶＰＰレベルに駆動される。基板バイアス電圧ＶＢＢは、アクセストランジスタＭＴのバックゲートへ与えられる。中間電圧ＶＣＣＰは、メモリキャパシタＭＱの一方電極に与えられる。
【００１３】
図４８および図４９に示すように、ＤＲＡＭ用の内部電圧を発生する部分においては、アレイ電源電圧を供給するための幅の広い電源配線および内部電圧ＶＣＣＰ、ＶＢＬ、ＶＰＰおよびＶＢＢを伝達するための比較的幅の広い電圧伝達線が配置される。また、ＤＲＡＭのメモリアレイにおいては、信号線がさまざまな電圧レベルに設定される。
【００１４】
内部電源回路９１２、中間電圧発生回路９１４およびポンプ電圧発生回路９１６においては、基準電圧または基準電流に従って必要なレベルの電圧を生成している。これらの基準電圧および基準電流は電源投入後常時消費される。消費電力を低減するために、この基準電圧を発生する回路および基準電流を供給する回路の消費電流は十分小さくされ、これらの基準電流供給回路および基準電圧発生回路の電流駆動能力は十分小さくされる。このため、基準電流を伝達する信号線および基準電圧を伝達する信号線は、それらの駆動能力が小さいため、他の信号線または基板などからのノイズの影響を非常に受けやすい。
【００１５】
したがって、これらの内部電圧発生系のレイアウトを検証するために、一般的に行なわれているレイアウト基準チェック（ＤＲＣ：デザイン・ルール・チェック）、スケマー（schema：レイアウトの論理記述）とレイアウトとの一致検証（ＬＶＳ：レイアウト・ヴァーサス・スケマティック）などのＥＤＡツールを用いたレイアウト検証のみでは、安定した動作が保証されない場合が多い。したがって、現状では、熟練した技術者による十分にノイズ対策やマージン確保を施した緻密なレイアウト作業が必要となっている。このような電源回路（内部電圧発生系）レイアウトにおいて、メモリの記憶容量によってフロアプランが変わった場合、電源配線の再検討ならびにノイズ耐性および最適な電流供給能力を得るための配置の再検討などが必要となり、設計が複雑となるとともにレイアウト期間の短縮が妨げられてしまう。
【００１６】
このような、さまざまな記憶容量に対し柔軟に対処するために、モジュール構成を利用する方式が、T. Watanabe et al.,“A Modular Architecture for a 6.4-Gbyte/s, 8-Mb DRAM-Integrated Media Chip”, IEEE Journal of Solid Sta-te Circuits, Vol.32, No.5, pp.635-641, May 1997に提案されている。ワタナベ等は、拡張可能なバンクとデータ読出用のメインアンプおよび電圧発生器とを１つのマクロとして取扱っている。ワタナベ等の構成では、電圧発生器の構成は、メモリ記憶容量が変更されても一定であり、Ｉ／Ｏ構成、リフレッシュピリオド、およびページサイズなどの変更に対しては、電源回路構成の変更は想定されていない。したがって、このマクロを利用する場合、マクロの最大予想消費電流の場合を想定して電圧発生器の電流供給能力を設定する必要があり、その用いられる記憶容量によっては、必要以上の電流駆動能力を持った電圧発生器が使用されることになり、必要以上の電流が消費されるという問題が生じる。
【００１７】
また、記憶容量の拡張可能なフロアレイアウト方式が、T. Yabe et al.,“A   Configurable DRAM Macro Design for 2112 Derivative Organizations, to be Synthesized Using a Memory Generator”, ISSCC 98 Digest, pp.72-73, Feb. 1998に示されている。このヤベ等においては、ＤＲＡＭマクロ内における電源系の配置プランが示されているが、電圧発生器は、１Ｍビットの基準アレイに対応して１つ配置されており、この電圧発生器により、対応の１Ｍビットアレイに必要な電流を供給している。しかしながら、１バンクが１Ｍビットの記憶容量を有する場合と１バンクが８Ｍビットの記憶容量を有する場合、いずれの場合においても、１バンク内では、同数のワード線が活性化されるため、アレイの消費電流はほぼ同じである。１バンクが８Ｍビット構成の場合、このヤベ等の構成では、１Ｍビットブロックそれぞれに電圧発生器が設けられているため、必要な電流供給能力の８倍の電圧発生器が用いられることになり、大きな面積ロスとなる。
【００１８】
それゆえ、この発明の目的は、構成／動作条件の変更に容易に対応することのできる内部電圧発生回路（内部電源回路）を備える半導体集積回路装置を提供することである。
【００１９】
この発明の他の目的は、記憶容量／動作条件変更に対し柔軟に対応することのできる内部電圧発生回路を備えるロジック混載メモリを提供することである。
【００２０】
この発明のさらに他の目的は、従来短期間の再設計が困難であった電源系回路を、容易にかつ短期間で再設計／再配置することができかつ最適なレイアウト面積で最適な能力を有する電源回路の構成およびレイアウトの配置構成を提供することである。
【００２１】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、要約すれば、内部回路が使用する内部電圧を発生する内部電源回路として、内部回路動作時大きな電流を供給する必要のある回路をアクティブユニットとして基準能力ごとにセル化する。内部回路の消費電流の大きさに応じて必要な数のアクティブユニットを配置する。
【００２２】
すなわち、請求項１に係る半導体集積回路装置は、所定の機能を行なうための内部回路と、この内部回路の活性化時に内部回路が消費する電流を内部回路へ供給する能力を有しかつ内部回路へ所定の電圧を供給するための電源回路を備える。電源回路は、予め所定の電流供給能力を有するようにレイアウトされてセル化された所定電圧を発生するアクティブユニットを、この内部回路の電流消費能力に応じて複数含む。
【００２３】
請求項２に係る半導体集積回路装置は、請求項１の装置において、内部回路が、各々が情報を記憶する複数のメモリセルを含み、電源回路が、予めレイアウトおよび能力が固定的に定められ、かつ複数のメモリセルが形成される基板領域へバイアス電圧を印加するための基板バイアス発生回路をさらに含む。
【００２４】
請求項３に係る半導体集積回路装置は、請求項１の装置において、内部回路が、行列状に配列されかつ各々が情報を記憶する複数のメモリセルと、アドレス指定されたメモリセル行を選択状態へ駆動するための行選択回路とを含み、電源回路が、この行選択回路により選択行へ伝達される電圧を発生する回路を含む。
【００２５】
請求項４に係る半導体集積回路装置は、請求項１の装置において、電源回路が、外部電源電圧を降圧して内部回路に対する動作電源電圧を発生する回路を含む。
【００２６】
請求項５に係る半導体集積回路装置は、請求項１の装置において、電源回路のアクティブユニットが第１の領域に配置され、電源回路が、さらに、この第１の領域と異なる領域に配置され、アクティブユニットの動作を制御するための制御回路を含む。
【００２７】
請求項６に係る半導体集積回路装置は、請求項５の装置において、第１の領域が第１の方向に沿って延在して設けられ、かつ制御回路からの少なくとも制御信号をアクティブユニットへ伝達するための制御信号線がさらに配設される。この制御信号線は、第１の領域外部に配置される第１の配線部と、第１の方向に沿って第１の領域上に配設される第２の配線部とを含む。
【００２８】
請求項７に係る半導体集積回路装置は、請求項１の装置において、電源回路が、所定の周期の発振信号を発生するための発振器と、分周比が変更可能でありかつ発振器からの発振信号を設定された分周比により分周するための分周器と、この分周器の出力信号に従ってチャージポンプ動作を行なって所定の電圧を生成するためのチャージポンプ回路とを含む。
【００２９】
請求項８に係る半導体集積回路装置は、請求項７に装置において、チャージポンプ回路がアクティブユニットとしてセル化される。
【００３０】
請求項９に係る半導体集積回路装置は、請求項１の装置において、複数のパッドが整列して配置されるパッド帯がさらに設けられ、内部回路が複数のメモリセルを有するメモリアレイを含み、電源回路が、メモリアレイとパッド帯との間に配置される。
【００３１】
請求項１０に係る半導体集積回路装置は、請求項１の装置において、電源回路が、互いに異なる用途の電圧を発生する複数種類のアクティブユニットを含み、これら複数種類のアクティブユニットは同じ電源配線レイアウトを有する。
【００３２】
請求項１１に係る半導体集積回路装置は、請求項１の装置において、電源回路が、互いに異なる用途の電圧を発生する複数種類のアクティブユニットを含む。これら複数種類のアクティブユニットは、互いに異なる電源配線レイアウトを有する。
【００３３】
請求項１２に係る半導体集積回路装置は、請求項１の装置において、電源回路が、アクティブユニットから発生される電圧を安定化するためのデカップル容量を構成するユニットをさらに含む。
【００３４】
請求項１３に係る半導体集積回路装置は、請求項１の装置において、電源回路が互いに異なる用途の電圧を所定電圧としてそれぞれ発生する複数種類のアクティブユニットを含み、各アクティブユニットは、少なくとも動作制御用の入力信号線を含み、これら複数種類のアクティブユニットの入力信号線レイアウトは共通化される。
【００３５】
請求項１４に係る半導体集積回路装置は、請求項１の装置において、電源回路が、互いに異なる用途の電圧を所定電圧として発生する複数種類のアクティブユニットを含み、これら複数種類のアクティブユニットは同じレイアウトサイズを有する。
【００３６】
請求項１５に係る半導体集積回路装置は、請求項１の装置において、電源回路が、互いにレイアウトサイズが異なりかつ互いに用途の異なる電圧を所定電圧として生成するための複数種類のアクティブユニットを含む。
【００３７】
請求項１６に係る半導体集積回路装置は、請求項１の装置において、電源回路が、外部電源電圧を降圧して内部電源電圧を生成して所定電圧として出力するための内部降圧回路をアクティブユニットとして含む。このアクティブユニットは、パッドに結合されてかつ一方方向に延在して外部電源電圧を伝達する外部電源線と、この外部電源線と対向して一方方向に延在するように配置され、内部電源電圧を伝達するための内部電源線とを含む。
【００３８】
請求項１７に係る半導体集積回路装置は、請求項１の装置において、さらに、内部回路と電源回路との間に配設され、アクティブユニットから発生される電圧を安定化するためのデカップル容量が設けられる。
【００３９】
請求項１８に係る半導体集積回路装置は、請求項１７の装置において、デカップル容量の配置領域においてアクティブユニット内でアクティブユニットから発生される電圧を伝達する所定電圧線と内部回路内でアクティブユニットから発生される電圧を伝達する内部電圧線とが相互接続される。
【００４０】
請求項１９に係る半導体集積回路装置は、請求項１または１７の装置において、さらに、内部回路に関して電源回路と対向して配置され、アクティブユニットから発生される電圧を安定化するためのデカップル容量が設けられる。アクティブユニットから発生される電圧を伝達する電圧伝達線は、内部回路上にわたって延在して配置される。
【００４１】
請求項２０に係る半導体集積回路装置は、請求項１の装置において、内部回路が、互いに離れて配置される第１および第２の回路を含み、電源回路は、第１および第２の回路に対応して配置され、それぞれ所定電圧を供給する第１および第２のサブ電源回路を含む。これら第１および第２のサブ電源回路が、所定電圧を発生するためのアクティブユニットを含む。これら第１および第２の回路の間の領域に分散して、アクティブユニットから発生される電圧を安定化するためのデカップル容量が設けられる。
【００４２】
請求項２１に係る半導体集積回路装置は、請求項１、１７または１９の装置において、内部回路が各々が複数のメモリセルを有しかつ互いに独立に活性化される複数のメモリバンクを含み、これら複数のメモリバンクは整列して配置される。この請求項２１の装置は、さらに、複数のメモリバンクの間の領域に配置され、アクティブユニットから発生される電圧を安定化するためのデカップル容量を備える。
【００４３】
請求項２２に係る半導体集積回路装置は、請求項１の装置において、内部回路は互いに独立に動作しかつ互いに離れて配置される複数の機能回路を含む。電源回路は、複数の機能回路のうちの特定の機能回路近傍に配置されて基準電圧を発生するための基準電圧発生回路と、複数の機能回路各々に対応しかつ対応の機能回路の近傍に配置され、基準電圧発生回路からの基準電圧を利用して電圧を発生するための複数の電圧発生回路とを含む。この電圧発生回路がアクティブユニットを含む。
【００４４】
基準能力を有する内部電圧発生回路をアクティブユニットとしてセル化しておくことにより、内部回路の消費電流量に応じてアクティブユニットを必要な数配置することだけで所定電圧発生回路の能力を最適化することができ、また面積ロスも生じない。
【００４５】
また、すでにセル化されているアクティブユニットを配置するだけであり、この所定電圧発生回路を一から再設計する必要がなく、この所定電圧発生回路（電源回路）の再設計および再配置を容易かつ短期間に行なうことができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従うＤＲＡＭマクロの構成を概略的に示す図である。図１において、ＤＲＡＭマクロは、各々が１６Ｍビットの記憶容量を有するメモリアレイＭＡ♯０およびＭＡ♯１と、メモリアレイＭＡ♯０およびＭＡ♯１の間の領域に配置されてメモリアレイＭＡ♯０およびＭＡ♯１におけるメモリセル行およびメモリセル列を選択するためのロウ・カラムデコーダＲＣＤと、メモリアレイＭＡ♯０およびＭＡ♯１の選択列とデータの授受を行なうためのデータバスＤＢ♯０およびＤＢ♯１と、テスト動作モード時、テストアドレス信号およびテストデータなどを受けるテストインタフェースＴＩＯ♯０およびＴＩＯ♯１と、、メモリアレイＭＡ♯０およびＭＡ♯１とロウ・カラムデコーダＲＣＤと各種の動作制御を行なう制御回路ＣＴＬとに対し必要な電圧を供給する電源回路ＰＣを含む。
【００４７】
テストインタフェースＴＩＯ♯０およびＴＩＯ♯１が設けられているのは、ロジック混載メモリがチップ上に形成された場合、ＤＲＡＭへは、ロジック回路を介してアクセスされる。ＤＲＡＭマクロ単体を、チップ搭載時においてもテストするために、テストインタフェースＴＩＯ♯０およびＴＩＯ♯１が設けられる。
【００４８】
データバスＤＢ♯０およびＤＢ♯１においては、データの読出を行なうためのプリアンプおよびデータの書込を行なうためのライトドライバおよびデータ転送回路等も配置される。
【００４９】
メモリアレイＭＡ♯０およびＭＡ♯１においては、それぞれメモリセルが行列状に配列される。これらのメモリアレイＭＡ♯０およびＭＡ♯１のビット線方向（Ｉ／Ｏ線方向）の一方側に、電源回路ＰＣを配置する。この電源回路ＰＣは、メモリアレイ内で用いられる負電圧ＶＢＢを発生する負電圧発生回路、メモリセルのＨレベルデータを規定するアレイ電圧ＶＣＣＳを発生するアレイ電圧発生回路、アレイ電圧発生時に使用される基準電圧を発生するための基準電圧発生回路、データ保持時に使用される中間電圧（ビット線プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰ）を発生する中間電圧発生回路、メモリセルにＨレベルデータを書込むために必要なワード線駆動用の昇圧電圧ＶＰＰを発生する昇圧電圧発生回路を含む。
【００５０】
この電源回路ＰＣは、また外部電源電圧を降圧して制御回路ＣＴＬに使用される内部電圧ＶＣＣＰを供給するように構成されてもよい。ここで、メモリアレイＭＡ♯０およびＭＡ♯１のメモリセル配置の基板領域（Ｐウェル）に対して負電圧ＶＢＢが基板バイアス電圧として供給される。電源回路ＰＣおよび制御回路ＣＴＬの基板領域のＰウェルは、接地電圧ＧＮＤレベルに固定されて高速動作を保証する。
【００５１】
電源回路ＰＣを、メモリアレイＭＡ♯０およびＭＡ♯１の記憶容量および動作条件（リフレッシュ周期等）を考慮して、その内部構成を変更する。電源回路ＰＣには、各電圧を発生するための構成がセルとして予め基準能力を有するようにレイアウトされたユニットが配置される。メモリアレイＭＡ♯０およびＭＡ♯１においてメモリセル選択動作が行なわれるとき、大きな電流が消費される電圧、すなわちセンスアンプ動作時のビット線充放電により消費されるアレイ電圧ＶＣＣＳ、およびワード線選択時に使用される昇圧電圧ＶＰＰについて特に、アクティブユニットとして基準能力を有するようにレイアウトを設計してセル化して予め準備し、必要な数のアクティブユニットを電源回路ＰＣ内に配置する。
【００５２】
一般に、昇圧電圧ＶＰＰおよびアレイ電圧ＶＣＣＳの消費電流は、一度に活性化されるワード線の数およびそれに伴って活性化されるセンスアンプの数で決定される。アレイの記憶容量の変化、バンク構成、Ｉ／Ｏ構成、ページサイズ（一度のロウ系の回路の活性化によりセンスアンプによりラッチされるメモリセルデータの数）、およびリフレッシュサイクル（複数本のワード線が一度に活性化され、全ワード線が活性化されてリフレッシュされるのに必要とされるサイクル）などの構成が変わると、必然的にこれらの電圧の消費される電流値も変化する。従来は、この構成の変化に応じて電源配線およびセル配置の再検討など電源回路のフロアプランの再構築が必要となり、チップ再構築に要する時間が長くなっている。しかしながら、これらの構成の変化は、たとえばページサイズがｎ倍（ｎは自然数）になる、または１／ｎ倍になるなど、その変化量は限られたものであり、かつ整数倍となる場合がほとんどである（一般には、せいぜいｎ＝１、２、４）。
【００５３】
したがって、消費電流の変化も（規則的な）離散値をとるため、効率的な電源系回路の配置を実現することができる。すなわち、予め、基準となるユニット回路（セル：アクティブユニット）としてそのレイアウトを作成し、これらのユニット回路を複数個組合せることにより、チップに必要なアクティブユニット群を形成し、各構成に応じて最適な電流を供給する。
【００５４】
図２は、図１に示す電源回路ＰＣの構成を概略的に示す図である。図２において、電源回路ＰＣは、外部電源電圧ＶＥＸからこの外部電源電圧ＶＥＸに依存しない基準電圧ＶＲＥＦ（ＢＩＡＳＬ，ＶｒｅｆＳ）を生成する基準電圧発生回路１と、外部電源電圧ＶＥＸを一方動作電源電圧として使用し、基準電圧発生回路１からの基準電圧ＶＲＥＦに従って所定の電圧レベル（−１．０Ｖ）の負電圧ＶＢＢを発生するＶＢＢ発生回路２と、基準電圧ＶＲＥＦに従って、外部電源電圧ＶＥＸからこの基準電圧ＶＲＥＦが規定する電圧レベル（２．０Ｖ）のアレイ電圧ＶＣＣＳを生成するアレイ電圧発生回路３と、外部電源電圧ＶＥＸを一方動作電源電圧として受けて動作し、基準電圧ＶＲＥＦに従って所定の電圧レベル（３．６Ｖ）の昇圧電圧ＶＰＰを発生するＶＰＰ発生回路４と、アレイ電圧ＶＣＣＳに従って、所定の中間電圧（ＶＣＣＳ／２）レベルの中間電圧ＶＢＬおよびＶＣＰを生成する中間電圧発生回路５と、外部電源電圧ＶＥＸを、周辺回路に対する電源電圧ＶＣＣＰとして伝達する周辺回路電源線６を含む。
【００５５】
ＶＢＢ発生回路２からの負電圧ＶＢＢは、図１に示すメモリアレイＭＡ♯０およびＭＡ♯１が形成されるＰウェル（基板領域）へバイアス電圧として印加される。アレイ電圧発生回路３からのアレイ電圧ＶＣＣＳは、この図１に示すメモリアレイＭＡ♯０およびＭＡ♯１のメモリセルデータを検知し増幅するために図示しないセンスアンプ回路により使用される。ＶＰＰ発生回路４からの昇圧電圧ＶＰＰは、図１に示すロウ・カラムデコーダＲＣＤに含まれるロウデコーダを介して選択ワード線上に伝達される。
【００５６】
中間電圧発生回路５からの中間電圧ＶＢＬおよびＶＣＰは、それぞれ、ビット線をプリチャージするための電圧およびメモリキャパシタのセルプレート電圧として利用される。
【００５７】
周辺回路電源線６上の周辺電源電圧ＶＣＣＰは、図１に示す制御回路ＣＴＬおよびロウ・カラムデコーダＲＣＤ等へ、一方動作電源電圧として供給される。
【００５８】
基準電圧発生回路１は、スタンバイ時の消費電力低減のために、電流値ができるだけ小さくされたたとえば１μＡ以下の信号を発生する。すなわち、この基準電圧発生回路１からの基準電圧ＶＲＥＦは、単に、ＶＢＢ発生回路２、アレイ電圧発生回路３およびＶＰＰ発生回路４において、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートへ、比較基準電圧またはバイアス電圧として印加されるだけである。大きな電流駆動能力は要求されず、この基準電圧ＶＲＥＦを伝達する信号線の電流値は極めて小さく、したがってノイズに対して最も感度が高い。電源回路全体としての動作の安定性を考えると、このようなノイズに感度の高い信号を発生する基準電圧発生回路１においては内部における相対的な構成要素（ＭＯＳトランジスタ）の配置およびチップ内における位置を変更するのは、ノイズ耐性からみて望ましいものではない。
【００５９】
一方、アレイ電圧発生回路３からのアレイ電圧ＶＣＣＳは、メモリアレイＭＡ♯０およびＭＡ♯１のビット線充放電動作時（センス動作時）に消費され、またＶＰＰ発生回路４からの昇圧電圧ＶＰＰも、ワード線選択動作時に消費される。したがって、これらのアレイ電圧発生回路３およびＶＰＰ発生回路４が要求される電流供給能力は、記憶容量または動作条件などにより異なる。これらの電圧を発生する部分をアクティブユニット化して、基準能力を持った単位セルとしてレイアウトを固定する。このアクティブユニットに供給される信号としては、一部の基準電圧を除けば、アクティブユニットを活性化するための活性化信号のみである。
【００６０】
アレイ電圧発生回路３およびＶＰＰ発生回路４は、外部電源電圧ＶＥＸを、一方動作電源電圧として消費している。昇圧電圧ＶＰＰを発生するためのポンプ回路およびアレイ電圧発生回路３における基準電圧（ＶｒｅｆＳ）とアレイ電圧ＶＣＣＳを比較してアレイ電圧レベルを調整する回路（ＶＤＣ）自体も、十分な大きさの電流で駆動されており、ノイズに対する安定性も高い。これらの要因を考慮して、内部電源回路に含まれる内部電圧発生回路を、ＤＲＡＭのアレイ構成の変更に応じて最適配置することができるように、メモリアレイの活性化時に大きな電流を供給することが要求されるアクティブユニットと、これら以外の電源制御回路とを切り分けて配置する。
【００６１】
ＶＢＢ発生回路２からの負電圧ＶＢＢは、メモリアレイの基板領域（Ｐウェル）へバイアス電圧を供給し、中間電圧発生回路５からの中間電圧ＶＢＬおよびＶＣＰは、ビット線プリチャージ電圧およびメモリセルキャパシタのセルプレート電圧供給のためにそれぞれ利用される。これらの電圧ＶＢＢ、ＶＢＬおよびＶＣＰは、アレイ電圧ＶＣＣＳおよび昇圧電圧ＶＰＰに比べて消費電力が小さい。これらのＶＢＢ発生回路２および中間電圧発生回路５は大きな電流供給能力を要求されないため、そのレイアウトサイズは小さく、また各電圧ノードに寄生的に生じる安定化容量値が大きいため、回路動作時の電位変動も少ない（たとえば、メモリアレイの基板領域のウェルと基板との間のＰＮ接合の容量は極めて大きい）。したがって、あらゆるアレイ構成に対して、アレイの最大電流消費を必要とする構成のときに必要とされる能力に、これらのＶＢＢ発生回路２および中間電圧発生回路５の電流供給能力が適合するように、これらの回路のレイアウトを統一しても、面積増加はほとんど生じず、またメモリアレイの記憶容量が小さくなった場合の安定性の低下も、寄生的に各電圧ノードに生じる安定化容量が元々大きいため、ほとんど生じず、問題は生じない。
【００６２】
なお、この図２に示す電源回路ＰＣの構成において、周辺回路へは、周辺電源電圧ＶＣＣＰが周辺回路電源線６を介して外部電源電圧ＶＥＸが伝達されている。しかしながら、アレイ電圧発生回路３と同様の構成の内部電圧発生回路（アクティブユニットを含む）を用いて周辺電源電圧ＶＣＣＰを供給してもよい。
【００６３】
図３は、図２に示す基準電圧発生回路１の構成を概略的に示す図である。図３において、基準電圧発生回路１は、たとえば３．３Ｖの外部電源電圧ＶＥＸを受け、定電流を発生し、この定電流によりバイアス電圧ＢＩＡＳＬとＩＣＯＮＳＴとを発生し、かつ外部電源電圧ＶＥＸをフィルタ処理して外部電源電圧ＶＥＸレベルの電源電圧ＶＩＩを生成する電流源１ａと、電流源１ａからのバイアス電圧ＩＣＯＮＳＴと一定電源電圧ＶＩＩとに従って基準電圧ＶｒｅｆＳ０を生成するＶｒｅｆ発生回路１ｂと、外部電源電圧ＶＥＸを一方動作電源電圧として動作し、Ｖｒｅｆ発生回路１ｂからのハイインピーダンスの基準電圧ＶｒｅｆＳ０をバッファ処理してたとえば２．０Ｖの基準電圧ＶｒｅｆＳを生成するバッファ１ｃを含む。バッファ１ｃは、比較的大きな電流駆動能力を有しており、ハイインピーダンスの基準電圧ＶｒｅｆＳ０に従って、各内部電圧発生回路のゲート容量を駆動する能力を有する基準電圧ＶｒｅｆＳを生成する。
【００６４】
図４は、図３に示す電流源１ａの構成の一例を示す図である。図４において、電流源１ａは、外部電源電圧ＶＥＸをフィルタ処理して安定な電源電圧ＶＩＩを電源線１ａｂ上に生成するローパスフィルタ１ａａと、この電源線１ａｂ上の電源電圧ＶＩＩを動作電源電圧として受け、一定電圧レベルのバイアス電圧ＩＣＯＮＳＴおよびＢＩＡＳＬを生成する定電流回路１ａｃを含む。
【００６５】
ローパスフィルタ１ａは、外部電源ノードに結合される抵抗素子Ｒ１と、電源線１ａｂに結合されるＭＯＳキャパシタＣ１を含む。このＭＯＳキャパシタＣ１は、ＰチャネルＭＯＳトランジスタで構成される。ローパスフィルタ１ａａは、抵抗素子Ｒ１およびＭＯＳキャパシタＣ１により、外部電源電圧ＶＥＸをフィルタ処理し、その高周波ノイズ成分を除去して安定な電源電圧ＶＩＩを生成する。
【００６６】
定電流回路１ａｃは、ノードＮＤ１と電源線１ａｂの間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＱ１と、ノードＮＤ１と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＱ３と、電源線１ａｂに結合される高抵抗の抵抗素子Ｒ２と、抵抗素子Ｒ２とノードＮＤ２の間に接続され、そのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＱ２と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＱ４を含む。
【００６７】
ノードＮＤ１から電流制限用のバイアス電圧ＩＣＯＮＳＴが出力され、ノードＮＤ２から、バイアス電圧ＢＩＡＳＬが出力される。
【００６８】
ＭＯＳトランジスタＱ２は、そのチャネル幅とチャネル長の比が、ＭＯＳトランジスタＱ１のチャネル幅とチャネル長の比の約１０倍程度に設定される。したがって、このＭＯＳトランジスタＱ２は、ＭＯＳトランジスタＱ１よりも十分大きな電流駆動能力を有する。ＭＯＳトランジスタＱ３およびＱ４は、同じ電流供給能力を有しており、これらのＭＯＳトランジスタＱ３およびＱ４はカレントミラー回路を構成する。
【００６９】
ＰチャネルＭＯＳトランジスタＱ１およびＱ２は、それぞれゲート−ソース間電圧ＶＧＳに応じた電流を流す。ＭＯＳトランジスタＱ３およびＱ４がカレントミラー回路を構成しており、これらのＭＯＳトランジスタＱ３およびＱ４には、同じ大きさの電流が流れる。したがって、このＭＯＳトランジスタＱ１およびＱ２において、ゲート−ソース間電圧ＶＧＳが異なる。すなわち、ＭＯＳトランジスタＱ１のゲート−ソース間電圧の絶対値ＶＧＳ１は、ＭＯＳトランジスタＱ２のゲート−ソース間電圧の絶対値ＶＧＳ２よりも大きくなる。このＭＯＳトランジスタＱ１およびＱ２のソース電圧の差は、抵抗素子Ｒ２により生じる。したがって、抵抗素子Ｒ２を介して流れる電流Ｉは、次式で表わされる。
【００７０】
Ｉ＝（ＶＧＳ１−ＶＧＳ２）／Ｒ２
抵抗素子Ｒ２は高抵抗であり、定電流回路１ａｃを流れる電流Ｉは、小さな電流値を有する。たとえば、０．４μＡ程度の値を、この電流Ｉが有する。したがって、バイアス電圧ＩＣＯＮＳＴおよびＢＩＡＳＬは、微小電流で駆動されるため、ノイズに対して感度が高くなり、電源回路内において、その位置は、固定的に定められる。
【００７１】
図５は、図３に示すＶｒｅｆ発生回路１ｂおよびバッファ１ｃの構成の一例を示す図である。図５において、Ｖｒｅｆ発生回路１ｂは、電源線１ａｂとノードＮＤ３の間に接続されかつそのゲートにバイアス電圧ＩＣＯＮＳＴを受けるＰチャネルＭＯＳトランジスタＱ５と、ノードＮＤ３と接地ノードの間に接続されかつそのゲートがノードＮＤ３に接続されるＮチャネルＭＯＳトランジスタＱ６を含む。ＭＯＳトランジスタＱ５は、図４に示す定電流発生回路のＭＯＳトランジスタＱ１とカレントミラー回路を構成する。したがって、ＭＯＳトランジスタＱ１およびＱ５が同一サイズの場合には、このＭＯＳトランジスタＱ５には、電流Ｉが流れる。ＭＯＳトランジスタＱ６は、抵抗モードで動作し、このＭＯＳトランジスタＱ５から供給される電流Ｉを電圧に変換して基準電圧ＶｒｅｆＳ０を生成する。ＭＯＳトランジスタＱ６の抵抗値は極めて高く、またＭＯＳトランジスタＱ５は、その供給電流は微小電流であり、そのチャネル抵抗が高い。したがって、この基準電圧ＶｒｅｆＳ０は、ハイインピーダンスの電圧となる。このハイインピーダンスの基準電圧ＶｒｅｆＳ０をバッファ１ｃによりバッファ処理して、各内部電圧発生回路へ供給される基準電圧ＶｒｅｆＳを生成する。
【００７２】
バッファ１ｃは、外部電源ノードとノードＮＤ４の間に接続されかつそのゲートがノードＮＤ４に接続されるＰチャネルＭＯＳトランジスタＱ７と、外部電源ノードとノードＮＤ５の間に接続されかつそのゲートがノードＮＤ４に接続されるＰチャネルＭＯＳトランジスタＱ８と、ノードＮＤ４とノードＮＤ６の間に接続されかつそのゲートがノードＮＤ３に接続されるＮチャネルＭＯＳトランジスタＱ９と、ノードＮＤ５とノードＮＤ６の間に接続されかつそのゲートがノードＮＤ５に接続されるＮチャネルＭＯＳトランジスタＱ１０と、ノードＮＤ６と接地ノードの間に接続されかつそのゲートにバイアス電圧ＢＩＡＳＬを受けるＮチャネルＭＯＳトランジスタＱ１１を含む。このバッファ１ｃの出力ノード（ノードＮＤ５）には、基準電圧安定化用のＭＯＳキャパシタＣ２が接続される。
【００７３】
ＭＯＳトランジスタＱ１１は、図４に示す定電流回路１ａｃのＭＯＳトランジスタＱ４とカレントミラー回路を構成し、したがって、このＭＯＳトランジスタＱ１１には、電流Ｉが流れる（ＭＯＳトランジスタＱ４およびＱ１１のサイズが同じ場合）。ＭＯＳトランジスタＱ９およびＱ１０は、基準電圧ＶｒｅｆＳ０およびＶｒｅｆＳを比較する差動段を構成する。ＭＯＳトランジスタＱ７およびＱ８は、カレントミラー回路を供給し、これら両者のサイズが同じ場合には同じ大きさの電流を供給する。ＭＯＳトランジスタＱ１０が、ゲートおよびドレインが相互接続されており、電流／電圧変換素子として機能し、ＭＯＳトランジスタＱ８およびＱ１０を流れる電流を電圧に変換して基準電圧ＶｒｅｆＳを生成する。
【００７４】
バッファ１ｃにおいて、基準電圧ＶｒｅｆＳ０が基準電圧ＶｒｅｆＳよりも高くなった場合には、ＭＯＳトランジスタＱ９を介して流れる電流がＭＯＳトランジスタＱ１０を介して流れる電流よりも大きくなり、ノードＮＤ５の電圧レベルが上昇する（ＭＯＳトランジスタＱ７およびＱ８のカレントミラー回路により同一電流がＭＯＳトランジスタＱ９およびＱ１０に供給される）。一方、基準電圧ＶｒｅｆＳが、基準電圧ＶｒｅｆＳ０よりも高い場合には、ＭＯＳトランジスタＱ９を介して流れる電流が、ＭＯＳトランジスタＱ１０を介して流れる電流よりも小さくなり、応じてＭＯＳトランジスタＱ１０の流れる電流が減少し、ノードＮＤ５からの基準電圧ＶｒｅｆＳの電圧レベルが低下する。したがって、基準電圧ＶｒｅｆＳは、基準電圧ＶｒｅｆＳ０と同一電圧レベルに維持される。この基準電圧ＶｒｅｆＳは、安定化容量Ｃ２により、安定に維持される。
【００７５】
このバッファ１ｃを利用することにより、図２に示す各内部電圧発生回路へ、安定に比較的大きな電流供給能力を持って基準電圧ＶｒｅｆＳを伝達する。しかしながら、このバッファ１ｃを用いている場合においても、バッファ１ｃを介して流れる電流は、約０．８μＡ程度である（ＭＯＳトランジスタＱ１１のチャネル幅とチャネル長の比が、ＭＯＳトランジスタＱ４のそれの約２倍に設定される）。したがって、この基準電圧ＶｒｅｆＳも、やはりノイズに敏感な電圧であり、この基準電圧ＶｒｅｆＳを伝達する回路および信号線は、メモリアレイの構成にかかわらず、予め固定的に設定する（メモリアレイの最大容量に応じて設定する）。
【００７６】
なお、図５において、ＶｒｅｆＳ発生回路１ｂにおいて、電圧ＶＩＩに代えて、外部電源電圧ＶＥＸが与えられてもよい。また、ＭＯＳトランジスタＱ６のゲートへ、バイアス電圧ＢＩＡＳＬが与えられてもよい。
【００７７】
図６（Ａ）は、図２に示すＶＢＢ発生回路２の構成を概略的に示す図である。図６（Ａ）において、ＶＢＢ発生回路２は、外部電源電圧ＶＥＸを一方動作電源電圧として受け、基準電圧発生回路１からのバイアス電圧ＢＩＡＳＬに基づいて、負電圧ＶＢＢの電圧レベルを検出する−１．０Ｖ検出器２ａと、−１．０Ｖ検出器２ａからのレベル検出信号ＥＮＶＢＢＳに従って選択的に発振動作を行なう低速発振器２ｂと、低速発振器２ｂからの発振信号に従ってチャージポンプ動作を行なって負電圧ＶＢＢを生成するＶｂｂポンプ２ｃと、バイアス電圧ＢＩＡＳＬに基づいて負電圧ＶＢＢの電圧レベルを検出する−０．８Ｖ検出器２ｄと、アレイ活性化信号ＡＣＴと−１．０Ｖ検出器２ａからの検出信号とを受けるＡＮＤ回路２ｅと、ＡＮＤ回路２ｅからの出力信号と−０．８Ｖ検出器２ｄのレベル検出信号ＥＮＶＢＢＡとに従って選択的に発振動作を行なう高速発振器２ｆと、高速発振器２ｆからの発振信号に従ってチャージポンプ動作を行なって負電圧ＶＢＢを生成するＶｂｂポンプ２ｇを含む。このＶＢＢ発生回路２においては、外部電源電圧ＶＥＸが、各回路に対して一方動作電源電圧として供給される。
【００７８】
−１．０Ｖ検出器２ａは、負電圧ＶＢＢが、−１．０Ｖレベルに到達しているか否かを検出する。−０．８Ｖ検出器２ｄは、負電圧ＶＢＢが、−０．８Ｖレベルに到達したか否かを検出する。アレイ活性化信号ＡＣＴは、ロウアクセスコマンドが与えられ、図１に示すメモリアレイＭＡ♯０およびＭＡ♯１において行選択動作を行ない、選択行を選択状態へ駆動する動作が指示されたときに活性状態へ駆動される。このアレイ活性化信号ＡＣＴが活性状態の間、ＤＲＡＭマクロにおいて、行選択に関連する回路（ロウデコーダ、センスアンプ等）が活性状態を維持する。
【００７９】
ＶＢＢ発生回路２からの負電圧ＶＢＢは、前述のごとく、メモリアレイＭＡ♯０およびＭＡ♯１の基板領域（Ｐウェル）へ供給される。このＰウェルの面積は広く、接合容量も大きな容量値を有しており、回路動作時の電位変動が少なく、また消費電流もアレイ電圧および昇圧電圧に比べて少ない。したがって、ＶＢＢ発生回路２の各構成要素のレイアウトサイズは小さくされる。
【００８０】
回路動作時において、基板電流が流れるときに、この負電圧ＶＢＢの電圧レベルが変動することが考えられる。このため、アレイ活性化信号ＡＣＴの活性化時ＡＮＤ回路２ｅの出力信号をイネーブルし、負電圧ＶＢＢが−０．８Ｖ以上の電圧レベルになったとき高速発振器２ｆを発振動作させ、大きな電荷供給能力を有するＶｂｂポンプ２ｇを動作させて、負電圧ＶＢＢを所定電圧の電圧レベルにまで低下させる。スタンバイ状態時においては、基板電流は生じず、単に基板リーク電流により負電圧ＶＢＢが消費されるだけである。したがって、小さな電荷供給能力を有するＶｂｂポンプ２ｃを低速発振器２ｂからの発振信号により駆動して、負電圧ＶＢＢを発生する。Ｖｂｂポンプの電荷供給能力は、チャージポンプ容量の容量値と発振器の周波数の積に比例する。この低速発振器２ｂおよび高速発振器２ｆを利用することにより、スタンバイ状態時およびアレイ活性化時のＶＢＢ発生回路の電荷供給能力を変更する。検出器２ａおよび２ｂの検出電圧レベルが異なるのは、Ｖｂｂポンプ２ｇ動作時アンダーシュートにより基板バイアスが不必要に深くなるのを防止するためである。
【００８１】
図６（Ｂ）は、図６（Ａ）に示す−１．０Ｖ検出器２ａおよび−０．８Ｖ検出器２ｄの構成の一例を示す図である。これらのレベル検出器２ａおよび２ｄは、同じ構成を有し、検出レベルが異なるだけであり、図６（Ｂ）においては、１つのレベル検出器の構成を示す。
【００８２】
図６（Ｂ）において、レベル検出器は、外部電源ノードとノードＮＤ６の間に接続されかつそのゲートがノードＮＤ６に接続されるＰチャネルＭＯＳトランジスタＱ１２と、ノードＮＤ６にドレインが結合されるＮチャネルＭＯＳトランジスタＱ１４と、ＭＯＳトランジスタＱ１４と負電圧ＶＢＢの供給ノードとの間に接続されるトリミング可能なレベル検出素子ＴＲと、外部電源ノードとノードＮＤ７の間に接続されかつそのゲートがノードＮＤ６に接続されるＰチャネルＭＯＳトランジスタＱ１３と、ノードＮＤ７と接地ノードの間に接続されかつそのゲートにバイアス電圧ＢＩＡＳＬを受けるＮチャネルＭＯＳトランジスタＱ１５を含む。トリマブルレベル検出素子ＴＲは、ゲートが接地され抵抗モードで動作するＮチャネルＭＯＳトランジスタＱａと、しきい値電圧がトリマブルなＮチャネルＭＯＳトランジスタを含む。このトリマブルＭＯＳトランジスタのしきい値電圧を変更することにより、レベル検出器の検出レベルを調整することができる。なお、このトリマブルＭＯＳトランジスタは、ダイオード接続されたＮチャネルＭＯＳトランジスタであり、その個数が変更されてもよい（導通時、そのしきい値電圧Ｖｔｈの電圧降下を生じさせる）。
【００８３】
レベル検出器は、さらに、外部電源ノードとノーＮＤ８との間に接続されかつそのゲートがノードＮＤ８に接続されるＰチャネルＭＯＳトランジスタＱ１６と、ノードＮＤ８と接地ノードの間に接続されかつそのゲートにバイアス電圧ＢＩＡＳＬを受けるＮチャネルＭＯＳトランジスタＱ１８と、外部電源ノードとノードＮＤ９との間に接続されかつそのゲートがノードＮＤ８に接続されるＰチャネルＭＯＳトランジスタＱ１３と、ノードＮＤ９と接地ノードの間に接続されかつそのゲートがノードＮＤ７に接続されるＮチャネルＭＯＳトランジスタＱ１９と、外部電源電圧ＶＥＸを一方動作電源電圧として受けて動作し、ノードＮＤ９の電圧をＣＭＯＳレベルの信号に変換する２段のカスケード接続されるＣＭＯＳインバータ回路ＩＶ１およびＩＶ２を含む。
【００８４】
バイアス電圧ＢＩＡＳＬをＭＯＳトランジスタＱ１４、Ｑ１５、およびＱ１８のゲートへ与えることにより、これらのＭＯＳトランジスタＱ１４、Ｑ１５およびＱ１８を定電流源として動作させ、それぞれの電流ｉ１、ｉ２およびｉ３の電流値をたとえば数μＡ程度に制限する。このレベル検出器の応答特性は、電流値ｉ１−ｉ４により決定される。次に、この図６（Ｂ）に示すレベル検出器の動作について簡単に説明する。
【００８５】
ＭＯＳトランジスタＱ１２およびＱ１３が、カレントミラー回路を構成し、またＭＯＳトランジスタＱ１６およびＱ１７が、カレントミラー回路を構成する。トリマブルレベル検出素子ＴＲにおいては、ＭＯＳトランジスタＱａが、そのゲートが接地ノードに接続され、ＭＯＳトランジスタＱａと負電圧供給ノードとの間に、しきい値電圧がトリマブルなまたはダイオード接続されたその段数がプログラム可能なＭＯＳトランジスタが接続される。ＭＯＳトランジスタＱａは、ソース電位がしきい値電圧以下となると導通する。ＭＯＳトランジスタＱａのソース電圧は、負電圧ＶＢＢと、プログラマブル素子（しきい値電圧トリマブルＭＯＳトランジスタ）とにより決定される（ＶＢＢ＋ＶＴＨ（このＶＴＨはプログラマブル素子のしきい値電圧の合計））。
【００８６】
負電圧ＶＢＢが所定電圧レベル以上のときには、ＭＯＳトランジスタＱａはオフ状態にあり、電流ｉ１は流れず、ノードＮＤ７はＭＯＳトランジスタＱ１５により、接地電圧レベルに保持される。ＭＯＳトランジスタＱ１８においては、バイアス電圧ＢＩＡＳＬにより決定される一定のｉ３が流れる。ノードＮＤ７が接地電圧レベルのときには、ＭＯＳトランジスタＱ１９がオフ状態であり、ノードＮＤ９がＨレベルとなり、インバータ回路ＩＶ１およびＩＶ２からのポンプイネーブル信号ＥＮＶＢＢ（ＥＮＢＶＶＡ、ＥＮＶＢＢＳ）が、活性状態のＨレベルとなる。
【００８７】
一方、負電圧ＶＢＢが、所定電圧レベル以下のときには、トリマブルレベル検出素子ＴＲにおいて、ＭＯＳトランジスタＱａがオン状態となり、ＭＯＳトランジスタＱ１２およびＱ１４を介して電流が流れ、ノードＮＤ７の電圧レベルが上昇する。ノードＮＤ７の電圧レベルが、バイアス電圧ＢＩＡＳＬよりも高くなると、電流ｉ４によりノードＮＤ９の電圧レベルが低下し、ノードＮＤ９の電圧降下がインバータ回路ＩＶ１およびＩＶ２により増幅され、ポンプイネーブル信号ＥＮＶＢＢが、接地電圧レベルのＬレベルとなり、ポンプ動作が停止される。これにより、負電圧ＶＢＢは、一定の電圧レベル（−１．０ｖ）のレベルに保持される。
【００８８】
図６（Ｂ）に示すように、レベル検出器においては、電流値ｉ１−ｉ４は数μＡ程度の値であり、スタンバイ電流の仕様値（たとえば２００μＡ）を満たす。このレベル検出器の応答特性は、電流値ｉ１−ｉ４を小さくすることにより遅くなるものの、基板領域の大きな寄生容量により、急激な負電圧ＶＢＢの変化は生じず、十分に安定に負電圧ＶＢＢを供給することができる。
【００８９】
図６（Ａ）に示す発振器２ｂおよび２ｆは、リングオシレータで構成され、またＶｂｂポンプ２ｃおよび２ｇは、キャパシタを用いたチャージポンプ回路で構成される。
【００９０】
図７は、図２に示すアレイ電圧発生回路３の構成を概略的に示す図である。図７において、アレイ電圧発生回路３は、アレイ活性化信号ＡＣＴの活性化時動作し、外部電源電圧ＶＥＸを降圧してアレイ電圧ＶＣＣＳを生成するアクティブ降圧回路３ａと、常時動作し、外部電源電圧を降圧してアレイ電圧ＶＣＣＳを生成するスタンバイ降圧回路３ｂを含む。
【００９１】
アクティブ降圧回路３ａは、それぞれが同じ電流供給能力を有する４つのアクティブユニットＡＵＶ０−ＡＵＶ３を含む。これらのアクティブユニットＡＵＶ０−ＡＵＶ３は、同一構成およびレイアウトを有する。アクティブユニットＡＵＶ０−ＡＵＶ３の各々は、基準電圧ＶｒｅｆＳとアレイ電圧ＶＣＣＳとを比較するための比較器３ａａと、アレイ活性化信号ＡＣＴの活性化時導通し、比較回路３ａａを活性化する電流源トランジスタ３ａｂと、比較回路３ａａの出力信号に従って外部電源ノードからアレイ電源線に電流を供給するＰチャネルＭＯＳトランジスタで構成される電流ドライブトランジスタ３ａｃを含む。アクティブ降圧回路３ａにおいては、メモリ記憶容量が最大容量（３２Ｍビット）のときに必要とされる電流供給能力の１／４の電流供給能力を、アクティブユニットＡＵＶ０−ＡＵＶ３がそれぞれ有する。
【００９２】
スタンバイ降圧回路３ｂは、基準電圧ＶｒｅｆＳとアレイ電源電圧ＶＣＣＳとを比較するための比較回路３ｂａと、バイアス電圧ＢＩＡＳＬをゲートに受けて比較回路３ｂａの動作電流を規定する電流源トランジスタ３ｂｂと、比較回路３ｂａの出力信号に従って外部電源ノードからアレイ電源線へ電流を供給する電流ドライブトランジスタ３ｂｃを含む。スタンバイ降圧回路３ｂは常時動作しており、スタンバイ電流の仕様値を満たすために、バイアス電圧ＢＩＡＳＬにより比較回路３ｂの動作電流が制限される。また電流ドライブトランジスタ３ｂｃも、電流駆動能力は小さくされる。スタンバイ降圧回路３ｂは、消費電流は小さく、また各構成要素のＭＯＳトランジスタのサイズも小さくレイアウト面積は小さいため、メモリ最大記憶容量時のリーク電流を補償する能力を有する。
【００９３】
アレイ活性化時においては、選択されるワード線の数等に応じて消費される電流量が大きく異なるため、アクティブ降圧回路３ａをアクティブユニットＡＵＶ０−ＡＵＶ３で構成し、必要な消費電流に応じて、このアクティブユニットの数を調整する。
【００９４】
図８は、図２に示す中間電圧発生回路５の構成を概略的に示す図である。図８において、中間電圧発生回路５は、アレイ電圧ＶＣＣＳと外部電源電圧ＶＥＸとを受けてＶＣＣＳ／２の電圧レベルのビット線プリチャージ電圧ＶＢＬを生成するＶＢＬ発生回路５ａと、アレイ電圧ＶＣＣＳと外部電源電圧ＶＥＸとを受けて、ＶＣＣＳ／２の電圧レベルのセルプレート電圧ＶＣＰを生成するＶＣＰ発生回路５ｂを含む。
【００９５】
これらのＶＢＬ発生回路５ａおよびＶＣＰ発生回路５ｂは、アレイ電圧ＶＣＣＳに従って中間電圧を生成し、この中間電圧に従ってソースフォロアモードで動作するＭＯＳトランジスタにより外部電源ノードから出力ノードへ電流を供給して、必要な電圧レベル（中間電圧レベル）の中間電圧ＶＢＬおよびＶＣＰを生成する。
【００９６】
前述のごとく、ビット線プリチャージ電圧およびセルプレート電圧は、その消費電流は小さい。たとえばセルプレート電圧ＶＣＰは、単にメモリセルキャパシタのセルプレートへ供給されるだけであり、リーク電流を補償することが要求されるだけである。また、ＶＢＬ発生回路５ａにおいても、スタンバイ状態時においては、ビット線のリーク電流を補償することが要求され、またアクティブサイクルからスタンバイサイクル移行時においては、センスアンプ回路により充放電されたビット線の短絡が行なわれ、ビット線の中間電圧レベルへの移行が行なわれており、したがって、その際においても、ビット線プリチャージ電圧ＶＢＬの消費は小さい。したがって、これらはレイアウトのサイズも小さく、最大消費電流に合せて設計しても面積増加はほとんど生じない。また、メモリアレイの記憶容量が小さくなった場合においても、これらの電圧ＶＢＬおよびＶＣＰには、ビット線プリチャージ／イコライズトランジスタのゲート容量およびメモリキャパシタのセルプレート電極による大きな寄生容量が生じ、大きな安定化容量が本来的に存在するため、このアレイサイズが記憶容量低下により小さくなっても、これらの電圧ＶＢＬおよびＶＣＰの安定性の低下の程度も極めて小さい。したがって中間電圧発生回路５は、最大消費電流の規格に合せて設計する。
【００９７】
図９（Ａ）は、図２に示すＶＰＰ発生回路４の構成を概略的に示す図である。図９（Ａ）において、ＶＰＰ発生回路４は、基準電圧ＶｒｅｆＳとバイアス電圧ＢＩＡＳＬと外部電源電圧ＶＥＸとを受け、昇圧電圧ＶＰＰのレベルを検出するノーマルレベル検出器４ａと、ノーマルレベル検出器４ａの出力信号ＯＳＣＦｅｎに従って選択的に発振動作を行なう高速発振器４ｂと、高速発振器４ｂの出力信号を４分周する４分周器４ｃと、４分周器４ｃの出力信号ＰＣＬＫ０−ＰＣＬＫ３に従ってチャージポンプ動作を行なって昇圧電圧ＶＰＰを生成するＶｐｐポンプ回路４ｄを含む。
【００９８】
このＶｐｐポンプ回路４ｄは、４分周器４ｃの出力信号ＰＣＬＫ０−ＰＣＬＫ３それぞれに対応して設けられるＶｐｐポンプを含む。分周信号ＰＣＬＫ０−ＰＣＬＫ３それぞれに対応して４つのＶｐｐポンプが設けられる。すなわち、Ｖｐｐポンプ回路４ｄは、１６個のＶｐｐポンプを含み、これらのＶｐｐポンプがアクティブユニットＡＵＰ００−ＡＵＰ３０としてレイアウトされる。アクティブユニットＡＵＰ００−ＡＵＰ３０の各々は、ＤＲＡＭマクロにおいて要求される最大電流駆動能力の１／１６の電流駆動能力を有する。
【００９９】
ＶＰＰ発生回路４は、さらに、基準電圧ＶｒｅｆＳとバイアス電圧ＢＩＡＳＬと外部電源電圧ＶＥＸとを受けて昇圧電圧ＶＰＰのレベルを検出するスタンバイレベル検出器４ｅと、スタンバイレベル検出器４ｅの出力信号ＯＳＣＳｅｎに従って低速で発振動作を行なう低速発振器４ｆと、低速発振器４ｆの出力信号ＰＣＬＫＳに従ってチャージポンプ動作を行なって昇圧電圧ＶＰＰを生成するＶｐｐポンプ４ｇを含む。
【０１００】
これらのスタンバイレベル検出器４ｅ、低速発振器４ｆおよびＶｐｐポンプ４ｇは、外部電源電圧ＶＥＸを一方動作電源電圧として受ける。スタンバイレベル検出器４ｅ、低速発振器４ｆおよびＶｐｐポンプ４ｇは、スタンバイ状態時における昇圧電圧ＶＰＰのリーク電流による低下を補償することが要求されるだけであり、その電流供給能力は小さくされる。したがって、これらの回路もＤＲＡＭの最大要求電流に合せてレイアウトされる。
【０１０１】
図９（Ｂ）は、図９（Ａ）に示すＶｐｐポンプの構成の一例を示す図である。図９（Ｂ）において、Ｖｐｐポンプ（アクティブユニットＡＵＰ）は、４分周器からの分周信号ＰＣＬＫを受けるインバータ回路Ｇ１と、インバータ回路Ｇ１の出力信号を所定時間遅延する遅延バッファ回路Ｇ２と、遅延バッファ回路Ｇ２の出力信号を所定時間遅延する遅延バッファ回路Ｇ３と、インバータ回路Ｇ１の出力信号と遅延バッファ回路Ｇ３の出力信号とを受けるＮＡＮＤ回路Ｇ４と、ＮＡＮＤ回路Ｇ４の出力信号を受けてプリチャージ信号ＰＲＧを生成するインバータ回路Ｇ５と、プリチャージ信号ＰＲＧに従ってチャージポンプ動作を行なうキャパシタＣ５と、インバータ回路Ｇ１および遅延バッファ回路Ｇ３の出力信号を受けるＮＯＲ回路Ｇ６と、ＮＯＲ回路Ｇ６の出力信号を受けるインバータ回路Ｇ７と、インバータ回路Ｇ７の出力信号を受けてゲート信号ＧＴＥを生成するインバータ回路Ｇ８と、インバータ回路Ｇ８からのゲート信号ＧＴＥに従ってチャージポンプ動作を行なうキャパシタＣ６と、遅延バッファ回路Ｇ２の出力信号を受けるインバータ回路Ｇ９と、インバータ回路Ｇ９の出力信号を受けるインバータ回路Ｇ１０と、インバータ回路Ｇ１０の出力信号を受けてポンプ信号ＰＵＰを生成するインバータ回路Ｇ１１と、ポンプ信号ＰＵＰに従ってチャージポンプ動作を行なうキャパシタＣ７を含む。Ｖｐｐポンプは、外部電源電圧ＶＥＸを一方動作電源電圧として利用しており、したがってプリチャージ信号ＰＲＧ、ゲート信号ＧＴＥおよびポンプ信号ＰＵＰの振幅は、外部電源電圧ＶＥＸに等しい。
【０１０２】
Ｖｐｐポンプ（アクティブユニットＡＵＰ）はさらに、外部電源ノードとノードＮＤＡの間に接続されるダイオード接続されたＮチャネルＭＯＳトランジスタＱ２０と、外部電源ノードとノードＮＤＣの間に接続されかつそのゲートがノードＮＤＡに接続されるＮチャネルＭＯＳトランジスタＱ２１と、ノードＮＤＢと外部電源ノードの間に接続されかつそのゲートがノードＮＤＡに接続されるＮチャネルＭＯＳトランジスタＱ２２と、外部電源ノードとノードＮＤＡの間に接続され、ノードＮＤＡの最大電圧レベルを外部電源電圧ＶＥＸ＋２Ｖｔｈレベルにクランプするダイオード接続されたＭＯＳトランジスタＱ２３およびＱ２４と、ノードＮＤＢ上の信号電圧に従って導通し、ノードＮＤＣから出力ノードへ電荷を供給して昇圧電圧ＶＰＰを生成するＮチャネルＭＯＳトランジスタＱ２５を含む。ノードＮＤＡは、キャパシタＣ５に接続され、ノードＮＤＢはキャパシタＣ６に接続され、ノードＮＤＣはキャパシタＣ７に接続される。
【０１０３】
次に、図９（Ｂ）に示すＶｐｐポンプの動作を図１０に示す信号波形図を参照して説明する。遅延バッファ回路Ｇ２およびＧ３により、プリチャージ信号ＰＲＧおよびゲート信号ＧＴＥおよびポンプ信号ＰＵＰは、互いに位相がずれて変化する。すなわち、分周信号ＰＣＬＫがＨレベルに立上がると、インバータ回路Ｇ１の出力信号がＬレベルとなり、応じてプリチャージ信号ＰＲＧは、Ｌレベルに低下する。プリチャージ信号ＰＲＧは、遅延バッファ回路Ｇ３およびインバータ回路Ｇ１の出力信号がともにＨレベルとなると、Ｈレベルに復帰する。遅延バッファ回路Ｇ２およびＧ３のそれぞれの遅延時間をたとえば３ｎｓに設定する。
【０１０４】
ゲート信号ＧＴＥは、インバータ回路Ｇ１および遅延バッファ回路Ｇ３の出力信号がともにＬレベルとなるとＨレベルに立上がり、インバータ回路Ｇ１の出力信号がＨレベルとなると、ゲート信号ＧＴＥがＬレベルに立下がる。したがって、このゲート信号ＧＴＥは、分周信号ＰＣＬＫの立上がりに対し遅延バッファ回路Ｇ２およびＧ３の遅延をもってＨレベルに立上がる。ここで、インバータ回路Ｇ１の遅延時間は無視している。
【０１０５】
ポンプ信号ＰＵＰは、遅延バッファ回路Ｇ２の出力信号に応じて変化する。したがって、プリチャージ信号ＰＲＧがＬレベルとなり、プリチャージ動作が完了した後ポンプ信号ＰＵＰが活性化され、ノードＮＤＣの電圧レベルが上昇する。この後、ゲート信号ＧＴＥがＨレベルに立上がり、ＭＯＳトランジスタＱ２５を導通させ、出力ノードへ電荷を供給する。
【０１０６】
ノードＮＤＡは、プリチャージ信号ＰＲＧがＨレベルのときには、ＭＯＳトランジスタＱ２３およびＱ２４により、ＶＥＸ＋２・Ｖｔｈの電圧レベルに保持される。ただし、ＭＯＳトランジスタＱ２０−Ｑ２５のしきい値電圧はすべて等しく、Ｖｔｈとする。このノードＮＤＡが、ＶＥＸ＋２・Ｖｔｈの電圧レベルのときには、ＭＯＳトランジスタＱ２１およびＱ２２が導通し、ノードＮＤＣおよびＮＤＢが外部電源電圧ＶＥＸレベルにプリチャージされる。
【０１０７】
プリチャージ信号ＰＲＧがＬレベルに立下がると、ノードＮＤＡの電圧レベルがプリチャージ電圧レベルから低下し、次いでＭＯＳトランジスタＱ２０により、ＶＥＸ−Ｖｔｈの電圧レベルにクランプされる。この状態においては、ＭＯＳトランジスタＱ２１およびＱ２２がオフ状態となり、ノードＮＤＣおよびＮＤＢのプリチャージ動作が完了する。次いでポンプ信号ＰＵＰがＨレベルに立上がると、ノードＮＤＣが外部電源電圧ＶＥＸの電圧レベルから、さらに２・ＶＥＸの電圧レベルに上昇する。このときノードＮＤＢはまだ外部電源電圧ＶＥＸのレベルであり、ＭＯＳトランジスタＱ２５はオフ状態にある。
【０１０８】
次いでゲート信号ＧＴＥがＨレベルに立上がり、ノードＮＤＢが２・ＶＥＸの電圧レベルに上昇し、ＭＯＳトランジスタＱ２５が導通し、ノードＮＤＣから出力ノードへ電荷が供給される。ノードＮＤＣの電圧レベルが昇圧電圧ＶＰＰの電圧レベルに応じて低下する。
【０１０９】
ゲート信号ＧＴＥがＬレベルに立下がると、ノードＮＤＢの電圧レベルが、外部電源電圧ＶＥＸのレベルに低下する。応じて、ＭＯＳトランジスタＱ２５がオフ状態となり、電荷供給動作が停止する。次いでポンプ信号ＰＵＰがＬレベルに立下がり、ノードＮＤＣが、その電圧レベルが外部電源電圧ＶＥＸのレベルだけ低下する。このときノードＮＤＡは、ＶＥＸ−Ｖｔｈの電圧レベルであり、プリチャージ動作は行なわれない。
【０１１０】
次いでプリチャージ信号ＰＲＧがＨレベルに立上がり、再びノードＮＤＡが電圧ＶＥＸ＋２・Ｖｔｈのレベルに上昇し、ノードＮＤＢおよびＮＤＣをそれぞれ外部電源電圧ＶＥＸのレベルにプリチャージする。
【０１１１】
プリチャージ信号ＰＲＧ、ゲート信号ＧＴＥおよびポンプ信号ＰＵＰをそれぞれ位相をずらせて活性化することにより、ノードＮＤＢおよび／またはＮＤＣから外部電源ノードＶＥＸへ電荷が流出するのを防止し、効率的なチャージポンプ動作を実行する。
【０１１２】
プリチャージ信号ＰＲＧ、ゲート信号ＧＴＥおよびポンプ信号ＰＵＰの位相をずらせるために遅延バッファによる遅延時間を確保する必要があり、Ｖｐｐポンプは高速動作させることができない。
【０１１３】
また、キャパシタＣ５−Ｃ７の充放電にもある時間が必要とされる。したがってＶｐｐポンプを高速のクロック信号に従ってチャージポンプ動作をさせると、かえって貫通電流（電荷流出）により、ポンプ効率が低下する。そこで、４分周器４ｃを用いて、分周信号ＰＣＬＫ０−ＰＣＬＫ３を生成し、比較的低速の分周信号ＰＣＬＫに従ってチャージポンプ動作を互いに位相を９０度ずらせて実行することにより、効率的なチャージポンプ動作を実現する。
【０１１４】
図１１は、図９（Ａ）に示すレベル検出器４ａおよび４ｅの構成の一例を示す図である。図１１において、レベル検出器４ａおよび４ｅの各々は、昇圧電圧ＶＰＰを分圧して分圧電圧ＶＰＤＩＶを生成する分圧回路を構成するインピーダンス素子Ｚ１およびＺ２と、外部電源ノードとノードＩＤの間に接続され、かつそのゲートがノードＮＤ１０に接続されるＰチャネルＭＯＳトランジスタＱ３０と、外部電源ノードとノードＮＤ１１の間に接続されかつそのゲートがノードＮＤ１０に接続されるＰチャネルＭＯＳトランジスタＱ３１と、ノードＮＤ１０とノードＮＤ１２の間に接続されかつそのゲートに分圧電圧ＶＰＤＩＶを受けるＮチャネルＭＯＳトランジスタＱ３２と、ノードＮＤ１１とノードＮＤ１２の間に接続されかつそのゲートに基準電圧ＶｒｅｆＳを受けるＮチャネルＭＯＳトランジスタＱ３３と、ノードＮＤ１２と接地ノードの間に接続されかつそのゲートに外部電源電圧ＶＥＸを受けるＮチャネルＭＯＳトランジスタＱ３４を含む。
【０１１５】
アレイ電圧ＶＣＣＳは、たとえば２．０Ｖであり、応じて基準電圧ＶｒｅｆＳも２．０Ｖである。昇圧電圧ＶＰＰが、たとえば４．０Ｖである。したがって、これらのインピーダンス素子Ｚ１およびＺ２は、昇圧電圧ＶＰＰを分圧比２で分圧し、ＶＰＰ／２のレベルの分圧電圧ＶＰＤＩＶを生成する。
【０１１６】
ＭＯＳトランジスタＱ３４は電流源トランジスタであり、外部電源電圧ＶＥＸをゲートに受けることにより大きな動作電流を流し、基準電圧ＶｒｅｆＳと分圧電圧ＶＰＤＩＶの比較動作を高速で行なう。
【０１１７】
レベル検出器４ａおよび４ｅの各々は、さらに、外部電源ノードとノードＮＤ１３の間に接続され、かつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＱ３５と、ノードＮＤ１３とノードＮＤ１４の間に接続されかつそのゲートがノードＮＤ１１に接続されるＮチャネルＭＯＳトランジスタＱ３６と、ノードＮＤ１４と接地ノードの間に接続されかつそのゲートがノードＮＤ１４に接続されるＮチャネルＭＯＳトランジスタＱ３７と、ノードＮＤ１３上の信号を反転してレベル検出信号ＯＵＴを生成するインバータ回路Ｇ１５を含む。
【０１１８】
ＭＯＳトランジスタＱ３７は、その電流駆動能力が小さくされており、ＭＯＳトランジスタＱ３５およびＱ３６の動作電流を低減する。
【０１１９】
図１１に示すレベル検出器４ａおよび４ｅの構成においては、分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳよりも高いときには、ノードＮＤ１１の電圧レベルがハイレベルとなり、ノードＮＤ１３からローレベルの信号が出力される。このノードＮＤ１３のローレベルの信号が、インバータ回路Ｇ１５により増幅されかつ反転されて、Ｈレベル（ＣＭＯＳレベル）のレベル検出信号ＯＵＴが生成される。
【０１２０】
分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳよりも低い場合には、ノードＮＤ１１が電圧が低下し、ノードＮＤ１３の電圧レベルが上昇する。応じて、インバータ回路Ｇ１５からのレベル検出信号ＯＵＴがＬレベルとなる。
【０１２１】
この差動増幅器を用いて昇圧電圧の電圧レベルを検出するのは以下の理由による。
【０１２２】
昇圧電圧ＶＰＰは、選択ワード線上に伝達する必要がある。その昇圧電圧ＶＰＰが低下した場合、選択ワード線を高速で選択状態へ駆動することができず、またデコード回路によるデコード動作に誤動作が生じる可能性がある。したがって、このような昇圧電圧ＶＰＰの低下を高速で補償するために、図１１に示すようなレベル検出器を用いて、昇圧電圧ＶＰＰの電圧レベル低下を検出する。通常、昇圧電圧ＶＰＰに対して設けられるデカップル容量は、３２Ｍビットに対し、たとえば８ｎＦ程度である。一方、昇圧電圧ＶＰＰの消費電流は、たとえば１６６ＭＨｚのクロック信号に同期して動作する場合、約２０ｍＡと大きいため、この昇圧電圧ＶＰＰが低下した場合、すぐにこのレベル低下を検出してＶＰＰポンプ回路を駆動する必要がある。一方、負電圧ＶＢＢは、メモリアレイ下に設けられた基板領域となるＰウェルのバイアス電圧を一定値に保持することが要求されるだけであり、消費電流はたとえば数１０μＡ以下と極めて小さい。したがって、負電圧ＶＢＢは、短時間で変化しないため、レベル検出器の応答特性は昇圧電圧ＶＰＰのレベル検出器の応答特性に比べて遅くされている。
【０１２３】
図３から図１１において構成を説明した電源回路において、アクティブ降圧回路およびＶｐｐポンプをアクティブユニットとしてセル化する。また、これらのアクティブユニットの動作を制御する制御回路も、それぞれセル化してレイアウトを完成する。このアクティブユニットを必要数配置することにより、効率的な電源回路の再設計を行なう。
【０１２４】
図１２は、この発明の実施の形態１に従うＤＲＡＭの全体の構成を概略的に示す図である。図１２において、ＤＲＡＭマクロは、それぞれ最大１６Ｍビットの記憶容量を有するメモリアレイＭＡ♯０およびＭＡ♯１と、メモリアレイＭＡ♯０および♯１にそれぞれ対応しかつ整列して配置される電源制御回路１０ａおよび１０ｂと、電源制御回路１０ａおよび１０ｂの間に配置される電源制御回路１０ｃと、メモリアレイＭＡ♯０に対応して設けられ、電源制御回路１０ａ−１０ｂからの基準電圧および制御信号に従ってそれぞれ所定の電圧（ＶＰＰおよびＶＣＣＳ）を発生するアクティブユニット群１１ａと、メモリアレイＭＡ♯１に対応してかつ整列して設けられ、電源制御回路１０ａ−１０ｂからの基準電圧および制御信号に従って所定の電圧ＶＰＰおよびＶＣＣＳを生成するアクティブユニット群１１ｂと、アクティブユニット群１１ａとメモリアレイＭＡ♯０の間に配置されるデカップル容量１２ａと、メモリアレイＭＡ♯１とアクティブユニット群１１ｂの間に配置されるデカップル容量１１ｂを含む。
【０１２５】
電源制御回路１０ａは、アレイ電圧ＶＣＣＳを発生するために用いられる基準電圧ＶｒｅｆＳを生成する基準電圧発生回路を含む。電源制御回路１０ｂは、昇圧電圧ＶＰＰを発生するために用いられる分周クロック信号ＰＣＬＫを発生する回路を含む。電源制御回路１０ｃは、アレイ活性化信号ＡＣＴを発生する制御回路および中間電圧ＶＢＬおよびＶＣＰを発生する中間電圧発生回路、およびスタンバイ降圧回路を含む。この電源制御回路１０ｃからの制御信号および基準電圧が、信号線１３を介してアクティブユニット群１１ａおよび１１ｂへ与えられる。信号線１３は、アクティブユニット群１１ａおよび１１ｂの間にビット線方向に延在して配置され、次いでアクティブユニット群１１ａおよび１１ｂに対して行方向に沿って延在して配置される。
【０１２６】
デカップル容量１２ａおよび１２ｂは、アクティブユニット群１１ａおよび１１ｂ内に含まれるアクティブユニットそれぞれのデカップル容量の容量値が不足する場合、この不足容量値を補償する。
【０１２７】
アクティブユニット群１１ａおよび１１ｂは、それぞれＶｐｐポンプを構成するアクティブユニットＡＵＰおよびアクティブ降圧回路を構成するアクティブユニットＡＵＶを含む。これらのアクティブユニット群１１ａおよび１１ｂ内に含まれるアクティブユニットＡＵＶおよびＡＵＰの数は、メモリアレイＭＡ♯０およびＭＡ♯１の記憶容量または動作条件に応じて適当に定められる。
【０１２８】
図１３は、図１２に示す電源制御回路１０ａ−１０ｃの構成を概略的に示す図である。図１３において、電源制御回路１０ａは、基準電圧ＶｒｅｆＳを発生する基準電圧発生回路１と、必要な制御回路等を含む他回路１８とを含む。基準電圧発生回路１は、電源制御回路１０ｃに近い領域に配置される。
【０１２９】
電源制御回路１０ｂには、負電圧ＶＢＢを発生するＶＢＢ発生回路２と、ＶＰＰ発生回路４のうち、アクティブユニット化されたＶｐｐポンプＡＵＰを除く構成要素を含むＶｐｐ回路２０が配置される。このＶｐｐ回路２０からは分周信号ＰＣＬＫ０−ＰＣＬＫ３が生成される。分周信号の信号線をできるだけ短くするため、Ｖｐｐ回路２０は、電源制御回路１０ｃに近い領域に配置される。電源制御回路１０ｃは、スタンバイ降圧回路３ｂと、中間電圧ＶＢＬおよびＶＣＰを生成する中間電圧発生回路５と、アクティブ降圧回路を活性化するためのアレイ活性化信号ＥＣＴを発生するアレイ化信号発生回路１９を含む。このアレイ活性化信号発生回路１９を、電源制御回路１０ｃに配置することにより、アレイ活性化信号ＡＣＴの各アクティブユニットに対する信号配線長を短くし、信号伝搬遅延を低減する。
【０１３０】
これらの電源制御回路１０ａ−１０ｃは、それぞれセル化される。
図１４は、この電源制御回路１０ａ−１０ｃの他の構成を示す図である。図１４においては、電源制御回路１０ａにおいて、基準電圧発生回路１に隣接してＶＤＣ回路２１が設けられる。ＶＤＣ回路２１は、アレイ電圧発生回路３のアクティブ降圧回路を除く回路部分であり、図１３に示すスタンバイ降圧回路３ｂ、およびアレイ活性化信号発生回路１９を含む。電源制御回路１０ｂは、図１３に示す構成と同様、Ｖｐｐ回路２０およびＶＢＢ発生回路２を含む。電源制御回路１０ｃにおいては中間電圧発生回路５のみが設けられる。この図１４に示す配置においても、ＶＤＣ回路２１を電源制御回路１０ｃに近い領域に配設し、ＶＤＣ回路２１からのアレイ活性化信号ＡＣＴの信号配線を短くする。
【０１３１】
基準電圧発生回路１からの基準電圧ＶｒｅｆＳは、常時一定の電圧レベルであり、ノイズ対策が必要なだけであり、信号伝搬遅延は特に考慮する必要はないため、電源制御回路１０ａにおいては比較回路１８とＶＤＣ回路２１との間に配置される。
【０１３２】
図１５は、電源制御回路１０ａ−１０ｃからアクティブユニット群へ伝達される制御信号および電圧を示す図である。図１５に示すように、アクティブユニット群１１ａおよび１１ｂへは、基準電圧発生回路１からの基準電圧ＶｒｅｆＳが基準電圧伝達線２２を介して伝達され、またＶＤＣ回路２１またはアレイ活性化信号発生回路１９からのアレイ活性化信号ＡＣＴが信号線２３を介してアクティブユニット群１１ａおよび１１ｂへ与えられる。さらに、Ｖｐｐ回路２０からの分周信号ＰＣＬＫ０−ＰＣＬＫ３が信号線２４を介してアクティブユニット群１１ａおよび１１ｂへ与えられる。アレイ活性化信号ＡＣＴおよび分周信号ＰＣＬＫ０−ＰＣＬＫ３の信号伝搬遅延をできるだけ小さくする必要があり、図１３および図１４に示すように、これらの信号を発生する回路をできるだけメモリアレイＭＡ♯０−ＭＡ♯１の間の領域に近い部分に配設し、信号線群１３に含まれる信号線２３および２４の配線長を短くする。
【０１３３】
各電源制御回路１０ａ−１０ｃをそれぞれセル化することにより、レイアウトの容易化に加えて、さらに以下の利点が得られる。
【０１３４】
今、図１６（Ａ）に示すように、電源制御回路♯Ａおよび♯Ｂの間に、高速動作するアクティブ回路ＡＫが配置されている構成を考える。電源制御回路♯Ａおよび♯Ｂの間には、アクティブ回路ＡＫを超えて、ハイインピーダンス線ＨＺＬａおよびＨＺＬｂが配設される。このハイインピーダンス線ＨＺＬａおよびＨＺＬｂは、たとえば基準電圧ＶｒｅｆＳとバイアス電圧ＢＩＡＳＬを伝達する信号線である。ハイインピーダンス線ＨＺＬａおよびＨＺＬｂは、ノイズの影響を受けやすいため、ノイズ対策を施す必要がある。これらのノイズ対策を考慮して、電源制御回路♯Ａおよび♯Ｂのレイアウトが決定され、またアクティブ回路ＡＫにおいても、ハイインピーダンス線に対するノイズの影響を抑制するように回路構成要素が配置される。
【０１３５】
たとえばアレイ構成が異なり、図１６（Ｂ）に示すように、アクティブ回路ＡＫａおよびＡＫｂがこれらの電源制御回路♯Ａおよび♯Ｂの間に配置された状態を考える。たとえば、メモリアレイの記憶容量が増大し、アクティブ降圧回路の数を増加させる構成に対応する。この場合、電源制御回路♯Ａおよび♯Ｂの間の距離が長くなり、応じてハイインピーダンス線ＨＺＬａおよびＨＺＬｂの配線長も長くなる。したがって、よりノイズの影響をこれらのハイインピーダンス線ＨＺＬａおよびＨＺＬｂが受けやすくなり、電源制御回路♯Ａおよび♯Ｂの回路動作の安定性が損なわれる。この回路動作の不安定性を取除くため、再度電源制御回路♯Ａおよび♯Ｂに対しノイズ対策を施すことが必要となり、再設計の手間がかかる。
【０１３６】
また、図１７（Ａ）に示すように、電源制御回路♯Ｃおよび♯Ｄの間のハイインピーダンス線ＨＺＬｃと重ならないようにアクティブ回路ＡＫｃおよびＡＫｄを配置する場合を考える。この場合、電源制御回路♯Ｃおよび♯Ｄにおいてハイインピーダンス線ＨＺＬｃに対するノイズ対策を施す。アクティブ回路ＡＫｃおよびＡＫｄは、高速動作していても、ハイインピーダンス線ＨＺＬｃと重なり合わないため、その影響は十分抑制される。
【０１３７】
しかしながら、図１７（Ｂ）に示すように、たとえばアレイ構成の変更により、アクティブ回路ＡＫｃおよびＡＫｄの規模が大きくなり、ハイインピーダンス線ＨＺＬｃとアクティブ回路ＡＫｃおよびＡＫｄが重なり合う状態となった場合、新たにハイインピーダンス線ＨＺＬｃに対するノイズ対策を施す必要がある。また、アクティブ回路ＡＫｃおよびＡＫｄのサイズが大きく変更されたため、応じて電源制御回路♯Ｃおよび♯Ｄとこれらのアクティブ回路ＡＫｃおよびＡＫｄの信号配線接続も異なるため、電源制御回路♯Ｃおよび♯Ｄもレイアウトを変更する必要がある。
【０１３８】
しかしながら、本実施の形態１のように、電源制御回路１０ａ−１０ｄをそれぞれセル化しておくことにより、またアクティブユニット群と電源制御回路と電源制御回路間の配線が重なり合わないように配設することにより、ノイズの影響を抑制することができ、また、電源制御回路間および内の相互位置の変更が生じないため、回路動作の安定性が保証される。
【０１３９】
また、図１８に示すように、電源制御回路１０ａと電源制御回路１０ｂとの間には、バイアス電圧ＢＩＡＳＬおよび基準電圧ＶｒｅｆＳを伝達する信号線が電源制御回路１０ｃを介して配設される。電源制御回路１０ａからの基準電圧ＶｒｅｆＳが、アクティブユニットへ与えられ、電源制御回路１０ｂからの分周信号ＰＣＬＫ０−ＰＣＬＫ３がアクティブユニットへ与えられる。したがって、これらのバイアス電圧ＢＩＡＳＬおよびＶｒｅｆＳに対するノイズ対策を十分に施して、電源制御回路１０ａ−１０ｃをセル化する。電源制御回路１０ａ−１０ｃは、アレイ構造などの変更が生じても変更を受けない回路部分である。したがって常にこれらの電源制御回路１０ａ−１０ｃそれぞれにおいてレイアウトを変更する必要がなくセル化された電源制御回路を、アレイ構成が変更されても利用することにより、これらの電源制御回路１０ａ−１０ｃのノイズに対する安定性などが損なわれることがなく、再設計および再配置が容易となる。
【０１４０】
また、電源回路においてレイアウト時にノイズなどを考慮に最も注意が必要とされる電源制御回路部分は、セル化された回路を利用するだけでよく、設計工程が大幅に簡略化される。
【０１４１】
図１９は、図１２に示すアクティブユニット群１１ａのレイアウトを概略的に示す図である。図１９において、アクティブユニット群１１ａは８個のＶｐｐポンプを含む。これらのＶｐｐポンプは、すべてアクティブユニットＡＵＰとしてセル化されている。ワード線方向（図の水平方向）に整列して配置されるＶｐｐポンプは、それぞれ異なる分周信号ＰＣＬＫ０−ＰＣＬＫ３に従ってチャージポンプ動作を行なう。ＶｐｐポンプのアクティブユニットＡＵＰにおいては、基準電圧ＶｒｅｆＳおよびアレイ活性化信号ＡＣＴおよび分周クロック信号ＰＣＬＫ０−ＰＣＬＫ３を伝達する信号線群１３ａおよび１３ｂがそれぞれ行方向に整列するＶｐｐポンプに対し与えられ、各アクティブユニットＡＵＰ内において、同一の配線レイアウトをもってこれらの信号線群１３ａおよび１３ｂが配設される。信号線群１３ａおよび１３ｂは、列方向に沿って第２の電源制御回路１０ｃの下の領域に配設される制御信号線群１３に結合される。
【０１４２】
アクティブユニット群１１ａはさらに、アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１をそれぞれ構成するアクティブユニットＡＵＶと、デカップル容量が形成されるセル化された容量ユニットＵＣを含む。アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成するアクティブユニットＡＵＶに対しても、ＶｐｐポンプのアクティブユニットＡＵＰと同様水平方向に沿って信号線群１３ｃが配設される。デカップル容量ユニットＵＣに対しても同様、信号線群が、他のアクティブユニットＡＵＰおよびＡＵＶと同様に配設される。
【０１４３】
アクティブユニット群１１ａにおいて、信号線群１３ａ−１３ｃをすべて行方向に延在して配置させ、アクティブユニットＡＵＰおよびＡＵＶならびにデカップル容量ユニットＵＣすべてにおいて、同一方向にこれらの基準電圧、分周信号およびアレイ活性化信号を同一レイアウトで敷設することにより、アクティブユニット群１１ａにおいてさまざまにアクティブユニットＡＵＰおよびＡＵＶならびに容量ユニットＵＬが配設されても容易に信号配線を結合することができる。
【０１４４】
特に、図１９に示す構成においては、Ｖｐｐポンプを構成するアクティブユニットＡＵＰが整列して配置され、またアクティブ降圧回路ＶＤＣＳ（ＶＤＣＳ０，ＶＤＣＳ１）を構成するアクティブユニットＡＵＶが別の行に隣接して配置されている。しかしながら、これらのアクティブユニットＡＵＰおよびＡＵＶに関しては、、上下または左右において隣接するアクティブユニットが種類の異なるアクティブユニットで構成されてもよい。必要な信号配線はすべて同一方向で同じ位置から延在しており、このような配列順序が異なっても容易に配線接続を行なうことができる。
【０１４５】
アクティブユニットＡＵＰにおいて、それぞれＶｐｐポンプの生成する昇圧電圧ＶＰＰを安定化するためのデカップル容量（安定化容量）が配置される。デカップル容量はまた、アクティブ降圧回路を構成するアクティブユニットＡＵＶについても同様である。これらの各アクティブユニットＡＵＰおよびＡＵＶ内にデカップル容量を配置することにより、これらのアクティブユニットＡＵＰおよびＡＵＶのサイズ（縦方向の長さおよび横方向の長さ）を同じとすることができ、アクティブユニット群１１ａの再配置時に容易にこれらのセル化されたアクティブユニットＡＵＰおよびＡＵＶを並べ替えるだけで、必要な能力を有する内部電圧発生回路を実現することができる。アクティブユニットＡＵＰおよびＡＵＶ内に形成されるデカップル容量で、この容量値が不足する場合には、（セル化された）容量ユニットＵＣを用いてデカップル容量を配置し、不足した容量値を補う。このデカップル容量は、また先の図１２に示すように、メモリアレイとアクティブユニット群１１ａとの間に形成されてもよい。
【０１４６】
アクティブユニットに関して、昇圧電圧Ｖｐｐを生成するＶｐｐポンプと、アレイ電圧ＶＣＣＳを生成するアクティブ降圧回路ＶＤＣＳを同一サイズに設定しており、一見するとレイアウトペナルティになるように見える。しかしながら、発生電圧安定化のためにアクティブユニットＡＵＰおよびＡＵＶ内にデカップル容量を配置するため、これらのアクティブユニットＡＵＰおよびＡＵＶのサイズが同じとなる。容量ユニットＵＣは、アクティブユニットは位置の未使用領域であり、アレイ構成に応じて個々にデカップル容量がレイアウトされてもよい。
【０１４７】
図２０は、１つのアクティブユニットＡＵにおける、または配線の配置条件を示す図である。アクティブユニットＡＵにおいては、その上下左右に電源制御回路、または同種のアクティブユニットまたは異種のアクティブユニットが隣接して配置される。いずれの場合においても、レイアウト基準に違反しないようにアクティブユニットＡＵ内において各信号線および素子が配置される。ここで、「レイアウト基準値」とは、プロセスの観点から確保する必要のある素子および配線の間隔および幅等を示す。たとえば、間隔に関しては、レイアウト基準値の半分の値を確保してアクティブユニットＡＵ内に素子／信号線を配置する。アクティブユニットＡＵを結合した場合、図２０に示すように、アクティブユニットＡＵ内においては、その境界領域からレイアウト基準値ＬＲの１／２、すなわちＬＲ／２の間隔をおいて素子または配線が内部に配置されている。したがってアクティブユニットＡＵを結合した場合、これらの結合アクティブユニットＡＵ間においては、素子または配線の間隔はＬＲとなり、レイアウト基準値が満たされる。したがって、これらのアクティブユニットＡＵを並べ替える場合においても、プロセス的に不利な最小線幅以下の線幅で配線または素子が隣接するなどの事態が生じるのを容易に防止することができる。
【０１４８】
図２１（Ａ）は、デカップル容量の構成を概略的に示す図である。図２１（Ａ）においては、アレイ電圧ＶＣＣＳを安定化するためのデカップル容量のレイアウトを示す。図２１（Ａ）において、アレイ電圧ＶＣＣＳを伝達する第１層アルミニウム配線層のアレイ電源線３０ａおよび３０ｂが互いに平行に配設され、これらのアレイ電源線３０ａおよび３０ｂの間に、接地電圧ＧＮＤを配設する第１層アルミニウム配線層で構成される接地線３１が配置される。接地線３１と重なり合うように、フィールド領域３２が形成される。フィールド領域３２には、ゲート電極３４と自己整合的に不純物領域（ソース／ドレイン領域）３３が形成される。ゲート電極層３４は、たとえば第１層はポリシリコン層で形成され、コンタクト孔ＣＴを介してアレイ電源線３０ａおよび３０ｂに結合される。不純物領域３３は、コンタクト孔ＣＴを介して接地線３１に結合される。図２１（Ａ）に示すＭＯＳキャパシタが必要個数だけ、水平方向に繰返し配設される。アレイ電源線３０ａおよび３０ｂがアクティブユニットに配置される上層の第３層アルミニウム配線層の電源線および接地線に結合される。
【０１４９】
図２１（Ｂ）は、デカップル容量の電気的等価回路を示す図である。デカップル容量は、図２１（Ｂ）に示すように、ＮチャネルＭＯＳトランジスタで構成され、そのゲートがアレイ電圧ＶＣＣを受けるように結合され、ソース／ドレイン領域が接地電圧ＧＮＤを受けるように接続される。したがって、この基本的な配置により、必要な大きさのデカップル容量を、（セル化された）容量ユニットＵＣ内に配置することができる。アクティブユニットＡＵＰおよびＡＵＶにおいても、図２１（Ａ）に示すレイアウトと同様のＭＯＳキャパシタがデカップル容量として配置される。
【０１５０】
図２２は、図１２に示すアクティブユニット群１１ｂのレイアウトを概略的に示す図である。図２２に示すように、アクティブユニット群１１ｂにおいても、電源制御回路１０ｂに隣接して、Ｖｐｐポンプを構成するアクティブユニットＡＵＰが整列して配置され、また別の行にアレイ電圧ＶＣＣＳを活性化時発生するアクティブ降圧回路ＶＤＣＳを構成するアクティブユニットＡＵＶが整列して配置される。アレイ降圧回路を構成するアクティブ回路ＡＵＶの両側に、デカップル容量を構成する容量ユニットＵＣが配置される。この図２２に示すアクティブユニット１１ｂのレイアウトは図１９に示すアクティブユニット群１１ａのアクティブユニットの配置と同じである。電源制御回路１０ｂから分周信号ＰＣＬＫ０−ＰＣＬＫ３が信号線群１３に伝達され、電源制御回路１０ａおよび／または電源制御回路１０ｃからのアレイ活性化信号ＡＣＴおよび基準電圧ＶｒｅｆＳが、信号線群１３を介してアクティブユニットＡＵＰおよびＡＵＶ上に行方向（図の水平方向）にわたって延在して配設される。したがって、このアクティブユニット群１１ｂにおいても、アクティブユニットＡＵＰおよびＡＵＶのレイアウトは図１９に示すアクティブユニットＡＵＰおよびＡＵＶと同じである。信号線群１３が、それぞれアクティブユニットの行に対応して行方向に延在する制御信号群１３ａ、１３ｂおよび１３ｃに分離し、各アクティブユニット上に配設される。
【０１５１】
したがってアクティブユニット群が１つの場合および２つ設けられる場合においても、容易にこれらのアクティブユニット群のレイアウトを実現することができる。
【０１５２】
また、これらのアクティブユニット群１１ａおよび１１ｂにおいて、アクティブユニットＡＵＰおよびＡＵＶそれぞれにおいて信号線群のレイアウトが行なわれているのは、以下の理由による。
【０１５３】
すなわち、図２３に示すように、行方向に整列して、種類の異なるアクティブユニットが配置される構成も考えられる。図２３においては、デカップル容量を構成する容量ユニットＵＣ、アクティブ降圧回路ＶＤＣＳを構成するアクティブユニットＡＵＶ、Ｖｐｐポンプを構成するアクティブユニットＡＵＰおよびデカップル容量を構成する容量ユニットＵＣが整列して配置される。この場合、配線群１３ｄを、基準電圧ＶｒｅｆＳ、アレイ活性化信号ＡＣＴおよび分周信号ＰＣＬＫ０−ＰＣＬＫ３を含む信号群をすべて伝達するように配置することにより、このような異種の機能のアクティブユニットが整列して配置される場合においても、必要な信号伝達線のレイアウトを変更する必要がなく、セルの再配置だけで容易に再配線が実現される。このため、各アクティブユニットおよび容量ユニットにおいては、基準電圧ＶｒｅｆＳ、アレイ活性化信号ＡＣＴおよび分周信号ＰＣＬＫ０−ＰＣＬＫ３を伝達する信号線（配線）をすべてレイアウトしてセル化する。
【０１５４】
図２４は、図１２に示すデカップル容量１２ａおよび１２ｂとメモリアレイＭＡ♯０およびＭＡ♯１の構成を概略的に示す図である。デカップル容量１２ａおよび１２ｂならびにメモリアレイＭＡ♯０およびＭＡ♯１は同一構成を有するため、図２４においては１つのデカップル容量１２と１つのメモリアレイＭＡ♯を示す。メモリアレイＭＡ♯は、たとえば１２８Ｋビットの記憶容量を有する基本アレイ４０が行列状に配列される。行方向に整列して配置される基本アレイ４０の間に、サブワード線を選択状態へ駆動するためのサブワードドライバ帯４２が配置される。ここで、ワード線は、ロウデコーダからの行選択信号を伝達するメインワード線と、メインワード線上の信号およびサブデコード信号に従って対応のメモリセル行を選択状態へ駆動するサブワード線とを有する階層（分割）ワード線構造を備える。
【０１５５】
列方向に隣接する基本アレイの間にセンスアンプ回路が配置される。センスアンプ回路は行方向に整列して基本アレイの各列に対応して配置され、１つのセンスアンプ帯４１を構成する。センスアンプ帯４１と、行方向に整列する基本アレイ４０とで１つの行ブロック４５が形成される。この１つの行ブロック４５は、１Ｍビットの記憶容量を備える。メモリアレイＭＡ♯において、記憶容量に応じて必要な数の行ブロック４５が繰返し配置される。メモリアレイＭＡ♯において、最大１６個の行ブロック４５を配置することができる。
【０１５６】
アクティブユニット群とメモリアレイＭＡ♯の間にデカップル容量１２を配置する。このデカップル容量は、先の図２１と同様の構成を備える。アクティブユニット群からのアレイ電源電圧ＶＣＣＳおよび昇圧電圧ＶＰＰは第３層アルミニウム配線層を介してメモリアレイ上にわたって延在して配設される。したがってこのデカップル容量１２の配置領域において、アクティブユニット群からの内部電圧伝達線と、メモリアレイＭＡ♯上にわたって延在して配置される内部電圧伝達線とを接続することができ、特別の配線接続領域を設ける必要がない。
【０１５７】
すなわち、図２５に示すように、デカップル容量１２の配置領域において、アクティブユニットＡＵＰまたはＡＵＶからの内部電圧を伝達する伝達線５０を、接続配線５１に接続する。この接続配線５１に、メモリアレイ上にわたって延在して配置される内部電圧伝達線５２ａ−５２ｄ…を接続する。電圧伝達線５０、および５２ａ−５２ｄは、第３層アルミニウム配線層で構成する。接続配線５１を、第２層アルミニウム配線で形成する。デカップル容量は、図２１（Ａ）に示すように、第１層アルミニウム配線または第２層アルミニウム配線で構成される。したがってこの接続配線５１は、デカップル容量の電極層と同層または上層の配線層であり、デカップル容量１２の形成領域を効率的に利用して、配線内部電圧伝達線の接続を行なって、メモリアレイ上にわたって、所定のピッチで内部電圧伝達線５２ａ−５２ｄ…を配置することができる。この接続配線５１をデカップル容量の電極に接続する。
【０１５８】
図２６は、ＤＲＡＭマクロの別の構成を概略的に示す図である。先の図１９および図２２を示すアクティブユニット群を利用する場合、ＤＲＡＭマクロは、３２Ｍビットの記憶容量を有し、メモリアレイＭＡ♯０およびＭＡ♯１両者を用いる。図２６に示す構成においては、ＩＯ数（入出力データビット数）が先の図１２および図１９に示す構成に比べて、１／２倍に設定される。この場合、メモリアレイＭＡ♯０およびＭＡ♯１の一方のみが利用される。したがって同時に駆動されるセンスアンプの数が半減（ページ数が半減）する。これに応じて、アクティブユニット群としても、１つのアクティブユニット群１１のみが利用される。このアクティブユニット群１１には、８個のＶｐｐポンプを構成するアクティブユニットＡＵＰと、アクティブアレイ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成するアクティブユニットＡＵＶが配置される。このアクティブユニットＡＵＶの両側にデカップル容量を構成する容量ユニットＵＣが配置される。電源制御回路１０ａおよび１０ｂが列方向に整列して配置される。電源制御回路１０ｃは、先の図１２に示す構成と同様、電源制御回路１０ａに行方向に隣接して配置される。この電源制御回路１０ａからの基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬが信号線を介して電源制御回路１０ｂへ与えられる。単に電源制御回路１０ｂの位置および内部レイアウトが先の図１２以降において示したものと異なるだけであり、容易にＩＯ数の変更に対応することができる。
【０１５９】
図２７は、図２６に示す電源制御回路１０ｂの内部レイアウトを概略的に示す図である。図２７に示すように、電源制御回路１０ｂにおいて、電源制御回路１０ａのバイアス電圧ＢＩＡＳＬおよび基準電圧ＶｒｅｆＳがＶｐｐ回路２０から内部へ伝達されるように、内部レイアウトが図１３および図１４に示す内部レイアウトと異なる。この場合、単にこの図２７に示す電源制御回路１０ｂにおいては、図１３および図１４に示す電源制御回路１０ｂの内部レイアウトを電源制御回路１０ｃとＶｐｐ発生回路２０の間の軸（Ｙ軸）を中心として折返す（鏡映反転する）。したがって内部構成要素の相対位置関係は何ら変化せず、この回路動作性の安定性は保証される。
【０１６０】
単に、鏡映反転操作が行なわれるだけであり、内部構成要素の再配置を行なう必要がなく、容易に配置変更を行なうことができる。
【０１６１】
図２８は、ＤＲＡＭマクロの電源回路のさらに他の構成を示す図である。図２８に示すＤＲＡＭマクロにおいては、先の図１２、図１９および図２２に示すＤＲＡＭマクロに比べて、ＩＯ数が１／２倍に低減され、かつリフレッシュサイクルが２倍に長くされる。
【０１６２】
したがって、同時に選択されるワード線の数が半減される。すなわち、ワード線選択時に消費される昇圧電圧Ｖｐｐの消費電流量が半減する。応じて、アクティブユニット群１１においては、４つのＶｐｐポンプを構成するアクティブユニットＡＵＰが配置される。ページサイズがまたＩＯ数の半減により半減されるため、２つのアクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成するアクティブユニットＡＵＶが配置される。これらのアクティブユニットＡＵＶの両側にデカップル容量を構成する容量ユニットＵＣが配置される。
【０１６３】
この図２８に示す構成において電源制御回路１０ｂの内部レイアウトは図２６に示す電源制御回路１０ｂと同じである。単にアクティブユニット群１１において、Ｖｐｐポンプを構成するアクティブユニットＡＵＰの数が半減される。したがって、このような構成の変更に対しても、単にアクティブユニットＡＵＰの数を低減するだけで、容易にアレイ構成の変更に対して、電源回路の構成を変更することができる。
【０１６４】
図２９は、アクティブユニット群に対する電源線の配置を概略的に示す図である。図２９において、パッド帯においてパッドＰＤが整列して配置される。このパッド帯は、外部電源電圧ＶＥＸを受ける電源パッドＰＤｅと接地電圧ＧＮＤを受ける接地パッドＰＤｇを含む。電源パッドＰＤｅは、第３層アルミニウム配線を介して第２層アルミニウム配線層で形成される外部電源線６０に接続される。この外部電源線６０は、電源制御回路領域上にわたって図の水平方向に延在して配置される。また、接地パッドＰＤｇは、第３層アルミニウム配線層に形成される接地線６１と、電源制御回路領域上にわたって水平方向に延在して配置される第２層アルミニウム配線層で形成される内部接地線６１ａに接続される。この内部接地線６１ａは、アクティブユニット領域上にわたって図の垂直方向に延在する第３層アルミニウム配線層で形成される接地線６２に結合される。
【０１６５】
また外部電源線６０は、アクティブユニット群領域の各アクティブユニット領域上にわたって水平方向に接地線６２と平行に配設される外部電源線６０ａに結合される。接地線６２と隣接して、垂直方向に、アレイ電圧ＶＣＣＳを伝達する内部電源線６３が配設される。この内部電源線６３は、第３層アルミニウム配線層で形成される。
【０１６６】
また、アクティブユニット群領域において各アクティブユニット上にそれぞれが図の垂直方向（列方向）に延在する第３層アルミニウム配線層で形成され、負電圧ＶＢＢを伝達するための負電圧伝達線６５と、昇圧電圧Ｖｐｐを伝達するための昇圧電圧伝達線６４が配設される。これらの負電圧伝達線６５および昇圧電圧伝達線６４は、デカップル容量領域において、この図の水平方向に延在して配置される第２層アルミニウム配線層で形成される負電圧線６５ａおよび昇圧電圧線６６ｂに結合される。このデカップル容量領域において、これらの負電圧線６５ａおよび昇圧電圧線６６ｂがメモリアレイ領域上にわたって延在して配置される第３層アルミニウム配線層で形成される負電圧伝達線Ｖｂｂおよび昇圧電圧伝達線Ｖｐｐに結合される。
【０１６７】
また、デカップル容量領域においては、接地線６０ａおよび内部電源線６３が、水平方向に延在して配置される第２層アルミニウム配線層に接続され、かつこの第２層アルミニウム配線層により、メモリアレイ領域に対するアレイ電源電圧ＶＣＣＳおよび接地電圧ＧＮＤを伝達する第３層アルミニウム配線層で形成される内部電源線ＶＣＣＳおよび接地線ＧＮＤに接続される。
【０１６８】
メモリアレイ領域においては、昇圧電圧線Ｖｐｐ、負電圧線Ｖｂｂ、接地線ＧＮＤおよびアレイ電圧線ＶＣＣＳは、第３層アルミニウム配線層で形成され、メモリアレイ領域上にわたって列方向に延在して配置される。メモリアレイ領域の各センスアンプ帯においてこのアレイ電圧線ＶＣＣＳおよび接地線ＧＮＤが、行方向に延在して配置されセンスアンプ帯の各センスアンプに対する動作電源電圧を供給する。昇圧電圧線Ｖｐｐは、メインワード線ドライバおよびサブワード帯に含まれるサブワード線デコーダ／ドライバに昇圧電圧ＶＰＰを伝達するため、各サブワード帯に対応してメモリアレイ領域上にわたって延在して配置される。サブワード線デコーダは、サブデコード信号を生成して複数のサブワード線の１つを指定する。負電圧線Ｖｂｂは、各メモリアレイ領域のウェル領域（基板領域）に負電圧ＶＢＢを供給する。この負電圧線Ｖｂｂのメモリアレイにおける負電圧供給態様は、この基板領域の構成に応じて適当に定められる。
【０１６９】
図２９に示すように、アクティブユニットＡＵ（ＡＵＶ，ＡＵＰ）および容量ユニットに対しては、分周信号ＰＣＬＫ０−３、基準電圧ＶｒｅｆＳおよびアレイ活性化信号ＡＣＴを伝達する信号線群１３ａが第２層アルミニウム配線層で形成され、列方向に延在して配置される。
【０１７０】
同様、垂直方向に沿っては、各アクティブユニットＡＵにおいて、負電圧ＶＢＢを伝達する信号配線、昇圧電圧ＶＰＰを伝達する昇圧配線、接地電圧ＧＮＤを伝達する接地線、外部電源電圧を伝達する外部電源線およびアレイ電圧ＶＣＣＳを伝達する内部電源線を同一レイアウトで配置する。列方向（図の垂直方向）に整列して配置されるアクティブユニットにおいては、各電源線を同一の電源配線の切片で相互接続する。これにより、各アクティブユニットＡＵにおいて、電源線のレイアウトをすべて同一とすることができる。
【０１７１】
また、パッド帯に隣接して電源制御回路領域を配置することにより、これらの外部電源線６０および接地線６１の配線抵抗を低減する。また、パッド帯に近接して電源回路を配置することにより、配線抵抗を低減して、消費電流の大きい混載ＤＲＡＭに対しても、安定に所望のレベルの電圧を供給することができる。
【０１７２】
ここで、電源制御回路領域から負電圧ＶＢＢおよび昇圧電圧ＶＰＰが延在しているのは、この電源制御回路領域においても、スタンバイ用の弱いポンプ能力のポンプ回路の動作により、負電圧ＶＢＢおよび昇圧電圧ＶＰＰが生成されるためである。
【０１７３】
以上のように、この発明の実施の形態１に従えば、内部回路動作時大きな電流が消費される回路をアクティブユニットとしてセル化して、そのレイアウトを固定しているため、内部回路構成の変更時においてもセルの並べ替えにより容易に設計変更を行なうことができ、内部のアレイ構成に適した電源回路レイアウトを容易に実現することができる。また、このセル化したアクティブユニットを利用しているため、モジュールジェネレータを用いたチップ構築を行なう場合に対してもそのまま適用することができる。基本セルのレイアウトが最適化されていれば、このセルの配置情報を入力するだけで、モジュールジェネレータを用いて各アレイ構成に適した電源回路レイアウトを実現できる。
【０１７４】
また、電源回路の電源制御回路部分は、内部構成要素の相対的な位置はほとんど変更されないため、ノイズマージンの安定性は確実に確保される。
【０１７５】
［実施の形態２］
図３０は、この発明の実施の形態２に従う電源回路の要部の構成を概略的に示す図である。図３０においては、ＶＢＢ発生回路２およびＶＰＰ発生回路４の構成を示す。ＶＢＢ発生回路２は、電荷供給能力の大きなＶｂｂポンプ２ｇと高速発振器２ｆとの間に、ｎ分周器２ｈが配置される。他の構成は、図６（Ａ）に示すＶＢＢ発生回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
【０１７６】
ＶＰＰ発生回路４においては、高速発振器４ｂと４分周器４ｄの間に、ｎ分周器４ｈが配置される。他の構成は、図９（Ａ）に示す構成と同じであり、その詳細説明は省略する。これらのｎ分周器２ｈおよび４ｈは、メタル配線により、その分周比を設定することができる。
【０１７７】
ＶＢＢ発生回路は、前述のごとく、電源投入時、仕様値で定められた時刻（たとえば５００μｓ）までに、メモリセルアレイの基板領域であるＰウェルの負荷容量を充電して、所定の電圧（たとえば−１Ｖ）までに到達させることが要求される。この要求により、ＶＢＢ発生回路の能力（チャージポンプ容量と発振器の周波数の積に比例する）が定められる。レベル検出器２ａおよび２ｄの応答性も応じて決定される。しかしながら、このレベル検出器におけるスタンバイ電流を低減するために、先の図６（Ｂ）に示すように、中間電圧ＢＩＡＳＬ（約１Ｖ程度）を用いて電流ｉ１−ｉ４の大きさを制限しており、これらの制限された電流ｉ１−ｉ４によりレベル検出器２ａおよび２ｄの応答性が定められている。スタンバイ電流の仕様値（たとえば２００μＡ）を満たそうとすると、これらのレベル検出器２ａおよび２ｄにおける消費電流は数１０μＡ以下に抑える必要があり、このためレベル検出器２ａおよび２ｄの応答速度は、せいぜい１μｓ程度となる。
【０１７８】
今、メモリアレイのサイズが１／３２倍に低減された場合を考える。この場合、先の図２４に示すように、行ブロック（４５）の数が低減されるため、応じてＰウェルの面積も１／３２となり、ＶＢＢ発生回路２が駆動する負荷容量も１／３２倍となる。したがって、ＶＢＢ発生回路が、５００μｓの時間で負荷容量を所定電圧レベルにまで充電する場合、メモリアレイのサイズが１／３２倍に低減されたため、このＰウェルが所定電圧レベルに到達して安定化するまでに要する時間が、１５〜１６μｓ程度となる。したがって、ＶＢＢ発生回路２の能力を変更しない場合、電源投入後、短時間で、Ｐウェルの電圧が安定化する。しかしながら、この場合、レベル検出器２ａおよび２ｄの応答速度が低く、相対的にＶＢＢ発生回路２の電荷供給能力は、大きくなっているため、このレベル検出器の応答速度の遅れにより、Ｐウェルの電圧が必要以上に低下するということが考えられる。以下、このＶＢＢ発生回路のアレイサイズと充電時間との関係について説明する。
【０１７９】
図３１（Ａ）に示すように、ＶＢＢ発生回路が、５００μｓで、−１Ｖの所定電圧レベルに、Ｐウェル（アレイ基板領域）を充電する能力を有している状態を想定する。このとき、アレイのサイズが、たとえば３２Ｍビットの記憶容量を有する。
【０１８０】
このメモリアレイの記憶容量を１Ｍビットとし、アレイ面積を１／３２倍の大きさに設定して、ＶＢＢ発生回路の能力を変更しない状態を考える。この場合、図３１（Ｂ）に示すように、Ｐウェルは、約１５μｓで、所定の電圧（−１Ｖ）に到達する。しかしながら、このとき、レベル検出器（ディテクタ）の応答の遅れが１ｎｓ程度存在した場合、Ｐウェルが、所定電圧（−１Ｖ）よりもさらにその電圧レベルが低下し、この電圧レベルが低下した後に、レベル検出器（ディテクタ）２ａおよび２ｄの出力信号に従ってポンプ動作が停止する。したがって、Ｐウェルが所定電圧レベルよりも深くバイアスされた状態で、このＤＲＡＭ回路が動作する。Ｐウェルのバイアスが深くなった場合、メモリセルのアクセストランジスタのしきい値電圧が高くなり、データ読出の遅れ、および蓄積電荷量（Ｈレベルデータ）の低下などの問題が生じる。
【０１８１】
このアンダーシュート量は、図３１（Ｂ）に示すように僅かな量の場合には致命的な問題とはならない。しかしながら、電源回路を構成するＮチャネルＭＯＳトランジスタが、バックゲート（基板領域）に負電圧ＶＢＢを受ける場合、このＮチャネルＭＯＳトランジスタの動作特性が、負電圧ＶＢＢにより変化するため、ＶＢＢ発生回路からの負電圧ＶＢＢの電圧レベルが安定化するまで、このＶＢＢ発生回路を除く電源回路は、正常な電圧を発生することができない。したがって、この負電圧ＶＢＢを、仕様値で定められる時間（５００μｓ）ぎりぎりで安定化させる場合、他の内部電圧発生回路は、その仕様値で定める時間（５００μｓ）内に安定に内部電圧を発生することができなくなり、仕様値を満たすことができない。このため、図３１（Ｃ）に示すように、３２Ｍビット構成において負電圧ＶＢＢを、たとえば５０μｓで安定化させ、残りの４５０μｓを、他の内部電圧発生回路の安定化のために用いるという負電圧発生シーケンスが必要となる。
【０１８２】
したがって、この図３１（Ｃ）に示すような負電圧ＶＢＢを供給する能力をＶＢＢ発生回路が有する場合、アレイサイズを１／３２倍に低減したとき、図３１（Ｂ）に示すように、アレイサイズが１／３２倍に低減された場合、ＶＢＢ発生回路は、約１．６μｓ（５０／３２μｓ）程度で、負電圧発生回路がＰウェルの充電を完了してしまう。レベル検出器（ディテクタ）２ａおよび２ｄの応答速度が改善されない場合、図３１（Ｄ）に示すように、レベル検出器（ディテクタ）２ａおよび２ｂの応答の遅れが１ｎｓ程度であった場合、この応答遅れはＶＢＢ発生回路の充電動作完了に要する時間１．５ｎｓと同程度の時間であり、レベル検出器（ディテクタ）２ａおよび２ｂの応答の遅れにより、負電圧ＶＢＢの電圧レベルが、設定値（−１Ｖ）よりも大きく低下し、動作特性が変化する（ＭＯＳトランジスタのしきい値電圧が変化する）。
【０１８３】
そこで、このアレイサイズに応じて、図３０に示すｎ分周器２ｈの分周比を調整し、高速発振器２ｆの出力発振信号を分周して、大きな電荷供給能力を有するＶｂｂポンプ２ｇの電荷供給能力を低下させる。アレイサイズが１／３２倍になった場合には、ｎ分周器２ｈにおいて、高速発振器２ｆの出力信号を３２分周すると、図３１（Ｅ）に示すように、最大構成時と全く同様の負電圧ＶＢＢの変化特性を得ることができる。Ｖｂｂポンプの電荷供給能力は、チャージポンプ動作周波数に比例するため、チャージポンプ動作周波数を低下させることにより、このＶｂｂポンプ２ｇの電荷供給能力も応じて低下する。
【０１８４】
全く同様の効果は、このＶＢＢ発生回路の電荷供給能力の大きなポンプ（Ｖｂｂポンプ２ｇ）を、ＶＰＰ発生回路と同様にアクティブユニット化して必要な個数配置する構成でも得ることができる。しかしながら、この負電圧ＶＢＢの消費電流は、昇圧電圧ＶＰＰに比べて少なく、またアクティブポンプ（Ｖｂｂポンプ２ｇ）のサイズが元々小さいことを考慮すると、これをさらに複数個に分割してユニット化した場合、最大構成時のレイアウトペナルティが大きくなる。したがって、分周器を利用するかまたはＶＢＢ発生回路の電荷供給能力の大きなＶｂｂポンプをアクティブユニット化するかは、最大構成時の面積増大の防止を優先するか、最小構成時の面積縮小を優先するかに従って選択すればよい。最大構成時の面積増大の防止を優先する場合には、この分周器を用いた構成を利用し、最小構成時の面積縮小を優先する場合には、アクティブポンプ（Ｖｂｂポンプ２ｇ）をアクティブユニット化する。
【０１８５】
ＶＰＰ発生回路に関しては、この負電圧ＶＢＢと比べて、レベル検出器４ａおよび４ｅの応答速度がたとえば数１０ｎｓと優れている（図１１参照）。したがって、電源投入時の充電動作が問題となるＶＢＢ発生回路と同様の問題は生じない。むしろ、ＶＰＰ発生回路は、通常動作時の電荷の供給過剰が問題となる。ＶＰＰ発生回路においては、アクティブポンプは、図３０に示すように、Ｖｐｐポンプ回路４ｄの各Ｖｐｐポンプがアクティブユニット化されており、メモリアレイ構成の変化に対しては、主として、アクティブユニットの数を変化させることにより対応できる。最小構成として、アクティブユニットを１つだけ使用しかつ分周信号ＰＣＬＫ０−ＰＣＬＫ３の４相制御を停止させ、４分周器４ｄからの１つの分周信号ＰＣＬＫを用いて直接アクティブユニットを駆動することにより、このＶＰＰ発生回路の電荷供給能力は、アクティブユニット数が１／１６倍に低下するため、応じて１／１６倍の能力にまで低下する。したがって、さらにメモリアレイのサイズが小さくなった場合にのみ、このｎ分周器４ｈを利用する。このｎ分周器４ｈにより、ＶＰＰ発生回路の能力を、最大構成時の能力の１／１６倍以下の能力にまで低下させることができ、過剰供給電荷により、昇圧電圧Ｖｐｐレベルが必要以上に高くなるのを防止することができる。特に、レイアウト効率の観点からは、アクティブユニット１個当りのポンプ容量はいたずらに小さくすることができない。したがって、アレイサイズが十分小さいような構成では、このｎ分周器４ｈを併用するのが効果的である。
【０１８６】
ＶＰＰ発生回路４にｎ分周器４ｄを挿入することにより得られるもう１つの利点としては、同一アレイ構成でありかつ用途が異なるチップを作成することができることが挙げられる。たとえば、高速動作を目的に使われるチップを、一部の用途で、低速動作でありかつ低消費電力動作を実現できるチップとしても使用したい場合がある。この場合、チップ作成に必要なフォトマスクなどの作成に要する初期コストを考慮すると、チップの生産のためには、なるべく同一のマスクセットを使用し、あるメタル工程のフォトマスクのみを変更することにより高速動作用のチップと低消費電力動作用のチップとを切換えられるような構成が有効な場合がある。低消費電力動作用のチップにおいては、ＶＰＰ発生回路は高速動作品と比べると、低速周波数で動作させれば十分であり（単位時間当りのワード線選択回数は、低速動作時、低下する）、また低速の周波数で、十分に、安定に昇圧電圧ＶＰＰを発生することができる。このため、ｎ分周器４ｈを予め組込んでおき、このチップが使用される動作周波数に応じてメタル工程でこのｎ分周器４ｈの分周比を可変とする。
【０１８７】
図３２は、図３０に示すｎ分周器２ｈおよび４ｄの構成の一例を示す図である。図３２において、ｎ分周器２ｈおよび４ｈの各々は、ｋ個のＴ−フリップフロップ（Ｔ−ＦＦ）ＴＦ１−ＴＦｋと、Ｔ−フリップフロップＴＦ１−ＴＦ（ｋ−１）の出力部に設けられ、それぞれ対応のＴ−フリップフロップの出力信号および入力信号の一方を選択して次段のＴ−フリップフロップへ伝達する切換回路ＳＷ１−ＳＷ（ｋ−１）を含む。これらの切換回路ＳＷ１−ＳＷ（ｋ−１）の各々は、その選択経路が、メタル工程によるマスク配線により設定される。
【０１８８】
Ｔ−フリップフロップＴＦ１−ＴＦｋの各々は、入力信号ＩＮの立上がりまたは立下がりに応答してその出力信号レベルを変化させ、２分周器として動作する。したがって、切換回路ＳＷ１−ＳＷ（ｋ−１）の経路を設定することにより、このｎ分周器２ｈおよび４ｈにおいてカスケード接続されるＴ−フリップフロップの数が決定され、応じて分周比を所望の値に設定することができる。
【０１８９】
以上のように、この発明の実施の形態２に従えば、負電圧ＶＢＢおよび昇圧電圧ＶＰＰを発生する回路において、内部回路動作時大きな消費電流を供給することが要求されるアクティブポンプを駆動する回路に可変分周器を配置しているため、負電圧ＶＢＢのアンダシュートの発生を防止することができ、また昇圧電圧ＶＰＰの電荷供給過剰を低減でき、また高速動作および低消費電力動作いずれの製品にも同一チップで対応することができる。
【０１９０】
［実施の形態３］
図３３は、この発明の実施の形態３に従うＶｐｐポンプのアクティブユニットＡＵＰの電源配置を概略的に示す図である。図３３において、アクティブユニットＡＵＰに対して、第３層アルミニウム配線層（３ＡＬ）により、外部電源電圧ＶＥＸを伝達する電源線７０、昇圧電圧ＶＰＰを伝達する昇圧電圧伝達線７１、負電圧ＶＢＢを伝達する負電圧伝達線７２および接地電圧ＧＮＤを伝達する接地線７３が縦方向（列方向）に配設される。第２層アルミニウム配線層を用いて、分周信号ＰＣＬＫ０−ＰＣＬＫ３、アレイ活性化信号ＡＣＴおよび基準電圧ＶｒｅｆＳを伝達する信号線群１３が横方向に配設される。
【０１９１】
このアクティブユニットＡＵＰにおいては、アレイ電圧ＶＣＣＳを伝達する電源線は配置されない。このアレイ電源線が不要となるため、これらの配線７０−７３の線幅を広くすることができ、配線抵抗を低減し、安定に電圧ＶＥＸ、ＶＰＰ、ＶＢＢおよびＧＮＤを伝達することができる。
【０１９２】
図３４は、この発明の実施の形態３に従うＶｐｐポンプを構成するアクティブユニットＡＵＶの電源配置を概略的に示す図である。この図３４において、アクティブユニットＡＵＶにおいて、アクティブユニットＡＵＰと同様、昇圧電圧ＶＰＰを伝達する昇圧電圧伝達線７６、負電圧ＶＢＢを伝達する負電圧伝達線７７および接地電圧ＧＮＤを伝達する接地線７８が第３層アルミニウム配線層（３ＡＬ）を用いて配設される。
【０１９３】
一方、外部電源電圧ＶＥＸを伝達する外部電源線７４は、このアクティブユニットＡＵＶ内途中まで、縦方向に延在して配置される。この外部電圧線７４と対向して縦方向に、アレイ電圧ＶＣＣＳを伝達するアレイ電源線７５が第３層アルミニウム配線層を用いて配設される。横方向に、分周信号ＰＣＬＫ０−ＰＣＬＫ３、アレイ活性化信号ＡＣＴおよび基準電圧ＶｒｅｆＳを伝達する信号線群１３が配設される。またデカップル容量を構成する容量ユニットＵＣに対してもこのアクティブユニットＡＵＶにおける電源線配置と同様の電源レイアウトが利用される。
【０１９４】
この図３４においても、外部電源電圧ＶＥＸを伝達する外部電源線７４とアレイ電圧ＶＣＣＳを伝達する内部電源線７５が対向して配置されており、したがって電源線配置面積として、このアレイ電圧ＶＣＣＳを伝達するアレイ電源線７５の線幅を考慮する必要がなく、アクティブユニットＡＵＰと同様、各配線７４、７８の線幅を広くすることができる。
【０１９５】
これら図３３に示すアクティブユニットＡＵＰおよび図３４に示すアクティブユニットＡＵＶは、縦方向に整列して配置された場合、各電圧を伝達する電源線７４、７６、７７および７８が、配線７０−７３とそれぞれ一致するようにレイアウトされる。
【０１９６】
図３５は、この発明の実施の形態３に従う電源回路の電源線配置の構成の一例を示す図である。図３５においては、８個のＶｐｐポンプを構成するアクティブユニットＡＵＶと、２つのアレイ降圧回路を構成するアクティブユニットＡＵＶが用いられる。
【０１９７】
図３５において、パッド帯において外部電源電圧ＶＥＸを受ける電源パッドＰＤｅおよび接地電圧ＧＮＤを受ける接地パッドＰＤｇが配置される。電源パッドＰＤｅおよび接地パッドＰＤｇは、それぞれ、電源制御回路領域においてその水平方向（行方向）に延在して第２層アルミニウム配線層で形成される外部電源線６０ａおよび接地線６１ａに、それぞれ第３層アルミニウム配線層で形成される電源線６０および接地線６１を介して結合される。電源制御回路領域においては、第２層アルミニウム配線層が水平方向（行方向）に延在して配置され、垂直方向（列方向）に延在して第３層アルミニウム配線層が配置される。
【０１９８】
アクティブユニット群が配置される領域においては、Ｖｐｐポンプを構成するアクティブユニットＡＵＰとアクティブ降圧回路を構成するアクティブユニットＡＵＶと、これらのアクティブ降圧回路を構成するアクティブユニットＡＵＶの両側に配置される容量ユニットＵＣを含む。これらのアクティブユニットＡＵＰ、およびＡＵＶならびに容量ユニットＵＣにおける電源配線は図３３および図３４に示す電源配線と同じである。列方向に整列して配置されるアクティブユニットにおいては、アクティブユニットＡＵＰにおける電源線７０とアクティブユニットＡＵＶにおける外部電源線７４とが整列して配置され、このアクティブユニットＡＵＶにおいて、および容量ユニットＵＣとにおいて、外部電源線７４と、内部電源電圧を伝達する内部電源線７５とが対向して整列して配置される。
【０１９９】
また同様、アクティブユニットＡＵＰにおける接地線７３、負電圧伝達線７２および昇圧電圧伝達線７１が、アクティブユニットＡＵＰおよび容量ユニットＵＣにおける接地線７８、負電圧伝達線７７および昇圧電圧伝達線７６と整列して配置される。
【０２００】
これらの内部電圧伝達線は、デカップル容量配置領域において、図の水平方向（行方向）に延在する第２層アルミニウム配線層で形成される接続線により、メモリアレイ領域内に延在する内部電源線ＶＣＣＳ、接地線ＧＮＤ、負電圧伝達線Ｖｂｂ、昇圧電圧伝達線Ｖｐｐにそれぞれ結合される。
【０２０１】
したがって、この図３５に示す構成のように、アクティブ降圧回路を構成するアクティブユニットＡＵＶおよびデカップル容量を構成する容量ユニットＵＣにおいて、外部電源線と内部電源線とを対向して配置することにより、各内部電圧伝達線の線幅を広くすることができ、配線抵抗を低減して、電圧降下および応答の遅れなどを生じることなく安定に一定の電圧レベルの電圧をメモリアレイ領域へ供給することができる。また昇圧電圧ＶＰＰについては、配線抵抗の低下により、高速での昇圧電圧ＶＰＰの変化を補償する電圧を供給することができ、安定に昇圧電圧ＶＰＰを供給することができる。
【０２０２】
なお、この図３５に示す配置に従えば、アクティブ降圧回路を構成するアクティブユニットＡＵＶおよびデカップル容量を構成する容量ユニットＵＣを、単にメモリアレイ領域近傍に配置するとともに、Ｖｐｐポンプを構成するアクティブユニットＡＵＰをパッド帯に近接して電源制御回路領域に隣接して配置することが要求される。
【０２０３】
以上のように、この発明の実施の形態３に従えば、アクティブ降圧回路およびデカップル容量を構成するユニットにおいて、外部電源線を伝達する電源線と内部電源電圧を伝達する電源線とを対向して配置するように電源線レイアウトを行なっているため、各内部電圧伝達線の線幅を広くすることができ、配線抵抗を低減して安定に所望の電圧レベルの電圧を供給することができる。
【０２０４】
［実施の形態４］
図３６（Ａ）および（Ｂ）は、この発明の実施の形態４に従う電源回路の構成を概略的に示す図である。図３６（Ａ）は、ＭＡ♯０に対して設けられる電源回路の構成を示し、図３６（Ｂ）には、メモリアレイＭＡ♯１に対して設けられる電源回路を示す。図３６（Ａ）において、電源回路は、基準電圧ＶｒｅｆＳを生成する基準電圧発生回路１および他回路１８を含む電源制御回路１０ａを含む。この電源制御回路１０ａに隣接して、ＶＤＣ回路（スタンバイ降圧回路およびアレイ活性化信号発生回路）および中間電圧発生回路を含む電源制御回路１０ｃが配設される。
【０２０５】
電源制御回路１０ａと整列して、アクティブユニット群ＡＵＧａおよびデカップル容量１２ａが配置される。このアクティブユニット群ＡＵＧａにおいては、Ｖｐｐポンプを構成するアクティブユニットＡＵＰと、アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１をそれぞれ構成するアクティブユニットＡＵＶと、デカップル容量を構成する容量ユニットＵＣが設けられる。これらのアクティブユニットＡＵＰ、およびＡＵＶおよびユニット容量ＵＣには、行方向に沿って、信号線群１３ａ、１３ｂおよび１３ｃがそれぞれ配設される。これらのＶｐｐポンプを構成するアクティブユニットＡＵＰ、アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成するアクティブユニットＡＵＶ、およびデカップル容量を構成する容量ユニットＵＣがそれぞれサイズ（行方向についての幅）が異なる。
【０２０６】
図３６（Ｂ）において、電源制御回路１０ｂが、電源制御回路１０ｃに隣接して配置される。この電源制御回路１０ｂは、Ｖｐｐポンプを駆動するための分周信号ＰＣＬＫ０−ＰＣＬＫ３を生成するＶｐｐ回路２０と、負電圧ＶＢＢを発生するＶＢＢ発生回路２を含む。
【０２０７】
この電源制御回路１０ｂに整列して、アクティブユニット群ＡＵＧｂおよびデカップル容量１２ｂが配置される。このアクティブユニット群ＡＵＧｂにおいても、Ｖｐｐポンプを構成するアクティブユニットＡＵＰと、アクティブ降圧回路ＶＤＣＳ３およびＶＤＣＳ４をそれぞれ構成するアクティブユニットＡＵＶと、デカップル容量を構成する容量ユニットＵＣが配置される。このアクティブユニット群ＡＵＧｂにおいても、アクティブユニットＡＵＰおよびＡＵＶと、容量ユニットＵＣのサイズ（行方向についての幅）が互いに異なる。
【０２０８】
デカップル容量を構成する容量ユニットを、予めいくつか配置しておき、アレイ構成の変化に対してはこの容量ユニットの数を変更する必要がある。しかしながら、このデカップル容量は、最小構成に対しても、ある容量値を実現するため、容量ユニットを配置する必要があり、この容量ユニットのサイズが、他のアクティブユニットのサイズと同じ場合、必要以上の大きな容量値を有するデカップル容量を配置することになり、面積利用効率が低下する。
【０２０９】
また、アクティブユニット上に予め電源配線を配設することができないため（電源線は、最上層の電源配線である、すべてのアクティブユニットを配置した後に、電源線（昇圧電圧および負電圧伝達線も含む）を配線する必要がある。アレイ構成によっては、レイアウトサイズをより小さくすることができる場合などが存在する。
【０２１０】
図３７は、アレイ構成の変更例を示す図である。この図３７においては、電源回路は、電源制御回路１０ａ−１０ｃを含む。基準電圧発生回路１を含む電源制御回路１０ａと、負電圧発生回路２およびＶｐｐ回路２０を含む電源制御回路１０ｂが、列方向に沿って整列して配置される。この電源制御回路１０ｂに列方向において隣接して、アクティブユニット帯が配置される。このアクティブユニット帯においては、Ｖｐｐポンプを構成するアクティブユニットＡＵＰと、アレイ電源電圧を発生するアクティブ降圧回路を構成するアクティブユニットＡＵＶと、デカップル容量を構成する容量ユニットＵＣが１行に整列して配置される。したがって、この図３７に示す構成においては、４つのＶｐｐポンプと２つのアクティブ降圧回路を利用し、アレイ構成の記憶容量が最小構成に近くなっている。この場合、容量ユニットＵＣ、アクティブユニットＡＵＰおよびＡＵＶのサイズを互いに異ならせることにより、これらのアクティブユニットおよび容量ユニットを整列して配置させることができ、電源回路のレイアウト面積を低減することができる。すなわち電源線のレイアウトの自由度は多少低下するものの、レイアウト面積を小さくする場合に、このアクティブユニットおよび容量ユニットのサイズを変更する構成は有効である。
【０２１１】
なお、図３７に示す電源回路の構成において、アクティブユニットＡＵＶの電荷供給能力は、最大構成時の１／４でなく別の値であってもよい。また、アクティブユニットＡＵＰも、その電荷供給能力は、最大構成時の１／１６でなく別の値であってもよい。アクティブユニットＡＵＰおよびＡＵＶは、それぞれ、ある所定の基準能力を有していればよい。
【０２１２】
以上のように、この発明の実施の形態４に従えば、アクティブユニットのレイアウトサイズを各種類ごとに異ならせており、電源回路のレイアウトサイズを低減することができる。
【０２１３】
［実施の形態５］
図３８は、この発明の実施の形態５に従う半導体集積回路装置の全体構成を概略的に示す図である。図３８においては、メモリアレイＭＡ♯０およびＭＡ♯１の列方向についての一方側に電源回路ＰＣが配置される。メモリアレイＭＡ♯０およびＭＡ♯１の間に、ロウデコーダおよびカラムデコーダを含むロウ・カラムデコーダＲＣＤが配置される。メモリアレイＭＡ♯０およびＭＡ♯１は、それぞれたとえば１６Ｍビットの記憶容量を有し、これらメモリアレイＭＡ♯０およびＭＡ♯１の上に、電源回路ＰＣからの内部電圧を伝達する電源線ＰＬが列方向に沿って延在して配置される。これらの電源線ＰＬは、アレイ電圧ＶＣＣＳ、接地電圧ＧＮＤをそれぞれ伝達する電源線を含む。また、昇圧電圧ＶＰＰおよび負電圧ＶＢＢを伝達する電圧伝達線も含む。
【０２１４】
メモリアレイＭＡ♯０およびＭＡ♯１に関して電源回路ＰＣと対向して、データバスＤＢ♯０およびＤＢ♯１およびテストインタフェースＴＩＯ♯０およびＴＩＯ♯１が配設される。これらのデータバスＤＢ♯０およびＤＢ♯１の間の領域に、制御回路ＣＴＬが配置される。
【０２１５】
さらに、この電源線ＰＬ上の電圧を安定化するためのデカップル容量１２ｃおよび１２ｄが、データバスＤＢ♯０およびＤＢ♯１とメモリアレイＭＡ♯０およびＭＡ♯１の間の領域に配設される。この電源回路ＰＣからの内部電圧は電源線ＰＬを介してメモリアレイＭＡ♯０およびＭＡ♯１上にわたって伝達される。したがって、この電源線ＰＬにおける配線抵抗により、内部電圧の電圧レベルが低下する（接地電圧ＧＮＤおよび負電圧ＶＢＢの場合には電圧レベルが上昇する）。このレベル変化を抑制するため、デカップル容量１２ｃおよび１２ｄをメモリアレイＭＡ♯０およびＭＡ♯１に関して電源回路ＰＣと対向する位置に配置し、この領域において電荷を蓄積する。これにより、デカップル容量１２ｃおよび１２ｄが安定に内部電圧レベルを維持するため、電源線ＰＬは両側から電荷を供給され内部電源線ＰＬの配線抵抗による電圧レベルの変化を確実に補償することができる。
【０２１６】
［変更例１］
図３９は、この発明の実施の形態５の変更例の構成を概略的に示す図である。この図３９に示す構成においては、メモリアレイＭＡ♯０およびＭＡ♯１の列方向についての両側にデカップル容量が配設される。すなわち、電源回路ＰＣにおいてメモリアレイＭＡ♯０およびＭＡ♯１それぞれに対応してデカップル容量１２ａおよび１２ｂが配置され、これらのデカップル容量１２ａおよび１２ｂと対向するように、メモリアレイＭＡ♯０およびＭＡ♯１それぞれに対応してデカップル容量１２ｃおよび１２ｄが配置される。デカップル容量１２ａおよび１２ｃの合成容量値およびデカップル容量１２ｂおよび１２ｄの合成容量値は、メモリアレイＭＡ♯０およびＭＡ♯１のサイズに応じた必要な値である。
【０２１７】
この図３９に示すように、メモリアレイＭＡ♯０およびＭＡ♯１の列方向についての両側にデカップル容量１２ａ−１２ｄを配置することにより、電源線ＰＬの両端電圧が安定化され、メモリアレイＭＡ♯０およびＭＡ♯１上にわたって列方向に延在して配置される電源線ＰＬの電圧降下（レベル変化）を抑制して、安定に内部電圧を所定の電圧レベルに維持することができる。
【０２１８】
以上のように、この発明の実施の形態５に従えば、メモリアレイに関して電源回路と対向してデカップル容量を配置しているため、メモリアレイ上に列方向に延在して配置される電源線（内部電圧伝達線）の配線抵抗に起因する内部電圧のレベル変化を抑制して安定に所望の電圧レベルに内部電圧を維持することができる。
【０２１９】
［実施の形態６］
図４０は、この発明の実施の形態６に従う半導体集積回路装置の全体の構成を概略的に示す図である。この図４０に示す構成においては、メモリアレイＭＡ♯０およびＭＡ♯１の間のロウ・カラムデコーダＲＣＤの領域において、構成要素であるＭＯＳトランジスタを利用したデカップル容量素子ＤＣが分散して配置される。これらのデカップル容量素子ＤＣは、昇圧電圧ＶＰＰ安定化用に用いられてもよく、またメモリアレイＭＡ♯０およびＭＡ♯１上にわたって列方向に延在して配置される電源線ＰＬに、行方向に延在する内部電圧伝達線を介して結合されて、これらの電源線ＰＬ上の電圧を安定化してもよい。これらのデカップル容量素子ＤＣは、ロウ・カラムデコーダＲＣＤの領域内のメタル配線下層の空き領域を利用して配置される。この電源回路ＰＣ、データバスＤＢ♯０およびＤＢ♯１およびテストインタフェースＴＩＯ♯０およびＴＩＯ♯１は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２２０】
［変更例１］
図４１は、この発明の実施の形態６の変更例の構成を概略的に示す図である。この図４１に示す構成においては、メモリアレイＭＡ♯０およびＭＡ♯１の列方向についての両側に、デカップル容量１２ａ，１２ｃおよび１２ｂ，１２ｄが対向して配置される。他の構成は図４０に示す構成と同じである。この場合、メモリアレイＭＡ♯０およびＭＡ♯１両側にデカップル容量を配置し、かつロウ・カラムデコーダＲＣＤの領域においてデカップル容量素子ＤＣを分散配置することにより、より効率的に電源線ＰＬ上の電圧を安定化させることができる。
【０２２１】
図４２は、この発明の実施の形態６におけるデカップル容量素子ＤＣの具体的配置例を示す図である。図４２において、行ブロック４５上にわたって、電源線としてアレイ電圧ＶＣＣＳ、接地電圧ＧＮＤ、昇圧電圧ＶＰＰ、および負電圧ＶＢＢをそれぞれ伝達する電圧伝達線ＰＬｓ、ＰＬｇ、ＰＬｐおよびＰＬｂがたとえば第３層アルミニウム配線により形成されて列方向に延在して配置される。
【０２２２】
行ブロック４５の間には、センスアンプ帯４１が設けられており、このセンスアンプ帯４１には、行ブロック４５の各列に対応して設けられるセンスアンプ回路が配設される。
【０２２３】
このセンスアンプ帯４１において、たとえば第１層アルミニウム配線層で形成されるセンス電源線９０および９１が行方向に沿って延在して配設される。センス電源線９０および９１は、それぞれアレイ電圧伝達線ＰＬｓおよび接地電圧伝達線ＰＬｇに結合される。ロウ・カラムデコーダＲＣＤの配置領域において、デカップル容量素子ＤＣが配置される。このデカップル容量素子ＤＣはＭＯＳトランジスタで構成され、ゲート電極層ＤＣｇが、センス電源線９０に接続され、拡散層ＤＣｄが、センス接地線９１に接続される。センス電源線９０および９１は、このセンスアンプ帯４１に含まれるセンスアンプ回路へ電源電圧を供給するため、低抵抗である。したがって、このセンス電源線９０および９１にデカップル容量素子ＤＣ（その数は任意である）を結合することにより、センス電源電圧を安定化させることができる。特に、センス電源線９０および９１は低抵抗であり、デカップル容量素子ＤＣにより電圧変化時、高速で電荷供給が行なわれるため、確実にこれらのセンス電源線９０および９１の電圧を安定化させることができる。
【０２２４】
なお、この実施の形態６において、分散してデカップル容量素子ＤＣをロウ・カラムデコーダＲＣＤの領域内に配置する場合、安定化される電圧は、昇圧電圧ＶＰＰおよび負電圧ＶＢＢであってもよい。昇圧電圧ＶＰＰが、サブワードドライバ帯（図２４参照）に沿って配設される場合、このサブワードドライバ帯の間の領域に、昇圧電圧ＶＰＰ安定化用のデカップル容量素子を配置することができる。
【０２２５】
なお、メモリアレイＭＡ♯０およびＭＡ♯１において行方向および列方向に内部電圧伝達線が配設され、この行方向の内部電圧伝達線のインピーダンスが低い場合には、分散配置されたデカップル容量素子ＤＣを結合することにより、その電圧の安定化を図ることができる（抵抗が高い場合、抵抗の影響により、電荷供給した場合、電圧レベル変化が生じるため、デカップル容量素子近傍のみ電圧を安定化させることができるだけである）。
【０２２６】
以上のように、この発明の実施の形態６に従えば、デカップル容量素子を、ロウ・カラムデコーダＲＣＤの領域に分散配置させているため、デカップル容量素子が接続される内部電圧伝達線における間隔を短くすることができ、より内部電圧伝達線上の電圧を安定化させることができる。
【０２２７】
［実施の形態７］
図４３は、この発明の実施の形態７に従う半導体集積回路装置の全体の構成を概略的に示す図である。この図４３に示す構成においては、メモリアレイＭＡ♯０が２つのメモリサブアレイＭＡＳ０１およびＭＡＳ００に分割され、またメモリアレイＭＡ♯１も、２つのメモリサブアレイＭＡＳ１１およびＭＡＳ１０に分割される。メモリサブアレイＭＡＳ０１およびＭＡＳ１１がバンクＢＫ♯１を構成し、メモリサブアレイＭＡＳ００およびＭＡＳ１０が、バンクＢＫ♯０を構成する。これらのバンクＢＫ♯０およびＢＫ♯１の間の境界領域に、デカップル容量１２ｅおよび１２ｆが配設される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し詳細説明は省略する。
【０２２８】
この図４３に示すようなバンク構成の場合においても、メモリアレイＭＡ♯０およびＭＡ♯１上に列方向にわたって電源回路ＰＣからの内部電圧を伝達する内部電圧伝達線ＰＬが配設される。バンク境界領域は、メモリアレイＭＡ♯０およびＭＡ♯１の列方向についてのほぼ中央領域であり、その中央領域に、デカップル容量１２ｅおよび１２ｆを配設する。
【０２２９】
図４４は、このバンク境界領域の構成を概略的に示す図である。バンクＢＫ♯１は、センスアンプ帯４１ｂおよびこのセンスアンプ帯４１ｂに隣接するメモリセルアレイ（行ブロック）４５ｂを含む。バンクＢＫ♯０は、センスアンプ帯４１ａおよびこのセンスアンプ帯４１ａに隣接するメモリセル行ブロック４５ａを含む。バンクＢＫ♯０およびＢＫ♯１は、それぞれ互いに独立に、メモリセル行を選択状態へ駆動することができる。したがって、センスアンプ帯４１ｂおよび４１ａが、それぞれ互いに独立に駆動されるようにバンクＢＫ♯１およびＢＫ♯０に含まれるメモリセル行ブロック４５ｂおよびメモリセル行ブロック４５ａそれぞれに対し別々に設けられる。これらのセンスアンプ帯４１ｂおよび４１ａの間のバンク境界領域にデカップル容量１２ｋ（１２ｅ，１２ｆ）を配設する。内部電圧伝達線（電源線）ＰＬのほぼ列方向についての中央領域に安定化のためのデカップル容量が配設されるため、この内部電圧伝達線ＰＬにおける電圧変化を抑制することができる。
【０２３０】
［変更例］
図４５は、この発明の実施の形態７の変更例の構成を概略的に示す図である。この図４５に示す構成においては、メモリアレイＭＡ♯０の列方向に沿っての両側に、デカップル容量１２ａおよび１２ｃが配設される。このメモリアレイＭＡ♯０は、メモリサブアレイＭＡＳ０１およびＭＡＳ００に分割され、これらは、バンクＢＫ♯１およびＢＫ♯０をそれぞれ構成する。これらのバンクの境界領域に、デカップル容量１２ｅが配設される。
【０２３１】
またメモリアレイＭＡ♯１においても列方向の両側にデカップル容量１２ｂおよび１２ｄが配設される。メモリアレイＭＡ♯１は、メモリサブアレイＭＡＳ１１およびＭＡＳ０１に分割され、これらがバンクＢＫ♯１およびＢＫ♯０をそれぞれ構成する。このバンク境界領域において、メモリアレイＭＡ♯１において、デカップル容量１２ｆが配設される。
【０２３２】
したがって、この図４５に示す構成に従えば、デカップル容量は、内部電圧伝達線ＰＬの両端および中央部に配設されることになり、より効果的に、内部電圧伝達線ＰＬ上に伝達される内部電圧を安定化させることができる。この場合、デカップル容量１２ａ、１２ｅおよび１２ｃの合計容量値およびデカップル容量１２ｂ、１２ｆおよび１２ｅの合計容量値は、それぞれ、このメモリアレイ構成に応じて要求されるデカップル容量の容量値に等しくなるように設定される。デカップル容量の容量値が同一であっても、デカップル容量が内部電圧伝達線の両端および中央部に分散して配置させられるため、この内部電圧伝達線における電圧変化を確実に抑制して安定に所望の電圧レベルの内部電圧を伝達することができる。
【０２３３】
以上のように、この発明の実施の形態７に従えば、バンク構成においてバンク境界領域にデカップル容量を配置しているため、この内部電圧伝達線において、電源回路からデカップル容量までの距離が短くなり、この内部電圧伝達線の電圧レベル変化を抑制することができ、安定に所望の電圧レベルの内部電圧を伝達することができる。
【０２３４】
［実施の形態８］
図４６は、この発明の実施の形態８に従う半導体集積回路装置の全体の構成を概略的に示す図である。図４６において、この半導体集積回路装置は、同一チップ上に２つのメモリＤＲＡＭ１およびＤＲＡＭ２と、これらのメモリＤＲＡＭ１およびＤＲＡＭ２とデータの授受を行なうロジックＬＧを含む。
【０２３５】
メモリＤＲＡＭ１に対して電源回路ＰＣが配置され、メモリＤＲＡＭ２に対して電源回路ＰＣＡが配置される。メモリＤＲＡＭ１の電源回路ＰＣは、電源制御回路１０ａ、１０ｂおよび１０ｃを含む。この第１の電源制御回路１０ａは、基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬを発生する基準電圧発生回路（ＶｒｅｆＳ発生回路）１を含む。第２の電源制御回路１０ｂは、負電圧ＶＢＢを発生するＶＢＢ発生回路２と、スタンバイ時の昇圧電圧ＶＰＰを生成するためのポンプ回路およびアクティブユニットのＶｐｐポンプを駆動するための分周信号を発生するＶｐｐ回路２０を含む。電源制御回路１０ｃは、アレイ活性化信号を発生する回路およびスタンバイ降圧回路を含むＶＤＣ回路および中間電圧ＶＢＬおよびＶＣＰを発生する中間電圧発生回路（ＶＣＣ／２発生回路）を含む。これらの電源制御回路の構成は、先の実施の形態１において説明したものと同様である。
【０２３６】
この電源回路ＰＣは、さらに、アクティブユニットＡＵを含むアクティブユニット群ＡＵＧａおよびＡＵＧｂを含む。これらのアクティブユニット群ＡＵＧａおよびＡＵＧｂには、容量ユニットＵＣがまた配置される。これらのアクティブユニット群ＡＵＧａおよびＡＵＧｂにおいては、先の実施の形態１から４までにおいて説明したもののいずれかの構成が用いられる。したがって、アクティブユニットＡＵが、各種類ごとにそのレイアウトサイズが異なってもよく、また同一であってもよい。メモリＤＲＡＭ１は、またメモリアレイＭＡおよびデータバスＤＢを含む。
【０２３７】
メモリＤＲＡＭ２の電源回路ＰＣＡは、第２の電源制御回路１０ｂに相当する電源制御回路１１０ｂと、第３の電源制御回路１０ｃに相当する電源制御回路１１０ｃと、アクティブユニット群ＡＵＧｃを含む。このアクティブユニット群ＡＵＧｃには、Ｖｐｐポンプ、アクティブ降圧回路、およびデカップル容量をそれぞれ構成するアクティブユニットが配置される。これらのアクティブユニット群ＡＵＧｃにおけるアクティブユニットのサイズは種類ごとに異なってもよく、また同一であってもよい。このアクティブユニット群ＡＵＧｃにおいても、（固定的に）ユニット化（セル化）されたデカップル容量が配置される。
【０２３８】
電源制御回路１１０ｂは、負電圧ＶＢＢを発生するＶＢＢ発生回路１１２と、昇圧電圧ＶＰＰを発生するためのＶｐｐポンプ、およびＶｐｐポンプを駆動するためのクロック信号を発生する回路を含むＶｐｐ回路１２０とを備える。
【０２３９】
電源制御回路１１０ｃは、中間電圧ＶＢＬおよびＶＣＰを発生する回路、およびアレイ活性化信号を発生する回路、およびスタンバイ時のアレイ電源電圧ＶＣＣＳを発生するためのスタンバイ降圧回路を含む。
【０２４０】
このメモリＤＲＡＭ１の電源回路ＰＣから、基準電圧線１０５を介して基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬがメモリＤＲＡＭ２の電源回路ＰＣＡへ伝達される。すなわち、このメモリＤＲＡＭ１およびＤＲＡＭ２は、基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬを発生する基準電圧発生回路を共有する。
【０２４１】
システムＬＳＩなどの半導体集積回路装置においては、アレイ容量の異なるメモリ（ＤＲＡＭ）が複数個配置される場合もあり得る。このような場合、トータルのチップサイズの制限を考慮すると、ＤＲＡＭそれぞれの記憶容量は小さい場合が多い。しかしながら、メモリの記憶容量が小さくなっても、電源回路、特に電源制御回路は全く小さくすることができず、ＤＲＡＭマクロの面積の縮小を妨げる一要因となる。これは、電源制御回路は、メモリの記憶容量の大きさにかかわらず、固定的にユニット化（セル化）されるためである（実施の形態１参照）。
【０２４２】
したがって、電源投入とともに動作し、以降、内部もしくは外部の信号によって制御されることなく常時動作する回路は、複数のメモリ間で共有する。すなわち、基準電圧発生回路１は、電源投入後常時動作して、基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬを発生し続ける。したがって、この基準電圧発生回路１の出力電圧をメモリＤＲＡＭ１およびＤＲＡＭ２で共有する。
【０２４３】
基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬを伝達する基準電圧伝達線１０５は、このチップ上を長距離にわたって延在して配設されるため、この基準電圧伝達線１０５の両側に、接地線などの安定した電源線を配設して、静電遮蔽を行なってノイズ対策を施す必要がある。
【０２４４】
以上のように、この発明の実施の形態８に従えば、複数のメモリが同一チップ上に形成される半導体集積回路装置において、電源回路において常時動作する回路をこれら複数のメモリ間で共有するように構成しているため、電源回路の面積を低減することができる。
【０２４５】
［他の適用例］
上述の説明においては、このＤＲＡＭマクロは、ロジックと混載される。しかしながら、本発明は、このＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）単体で用いられる場合にも、本発明は適用可能である。
【０２４６】
また、本発明は、内部降圧電圧および／または昇圧電圧を発生する電源回路を備えるメモリであれば適用可能である。
【０２４７】
【発明の効果】
以上のように、この発明に従えば、大電流を供給する回路をアクティブユニットとしてセル化し、このアクティブユニットに必要な電源線および信号線を予めレイアウトしておくように構成しているため、アクティブユニットの配置の変更または配置数の増減のみで、さまざまな能力を有する電源回路を容易に実現することができる。メモリの記憶容量に応じてフロアプランが変更された場合においても、ノイズ耐性の小さな電源制御回路は共通化しており、何ら変更する必要がなく、アクティブユニットのみの調整で記憶容量または動作特性に最適な安定した電源レイアウトを容易かつ短期間に構築することができる。
【０２４８】
すなわち、請求項１に係る発明に従えば、内部回路の活性化時消費される電流を供給する能力を有する電源回路において、予め所定能力を有するようにレイアウトされてセル化されたアクティブユニットを電源回路内に配置しているため、この内部回路の能力に応じてアクティブユニットの配置および数を異ならせるだけで内部回路の能力に応じて最適な能力を有する電源回路を容易に実現することができる。
【０２４９】
請求項２に係る発明に従えば、その能力が内部回路の構成と独立に固定的に設定された基板バイアス発生回路を含んでおり、基板バイアス発生回路を、内部回路の構成にかかわらず容易に配置することができる。
【０２５０】
請求項３に係る発明に従えば、選択行へ伝達される昇圧電圧を発生する回路をアクティブユニット化しており、この内部回路のメモリアレイの構成に応じて、常に最適化された昇圧電圧発生回路を実現することができる。
【０２５１】
請求項４に係る発明に従えば、外部電源電圧から内部回路に対する動作電源電圧を発生する内部降圧回路を電源回路が含んでおり、この内部降圧回路をアクティブユニットとして構成しているため、容易に、このメモリアレイの構成に応じて消費電流が低減する場合においても、内部降圧回路をこの内部構成に応じて容易に最適化することができる。
【０２５２】
請求項５に係る発明に従って、アクティブユニットの動作を制御する電源制御回路をアクティブユニットとは別の電源に配設しているため、容易にアクティブユニットの配置および数を電源制御回路の影響を受けることなく変更することができる。
【０２５３】
請求項６に係る発明に従えば、アクティブユニットに対しては、電源制御回路からの制御信号を同一方向に沿って伝達するように構成しているため、アクティブユニットのレイアウトを簡略化することができる。
【０２５４】
請求項７に係る発明に従えば、電源回路は、可変分周器からの分周発振信号に従ってチャージポンプ動作を行なうように構成しているため、容易に、内部回路の能力に応じてチャージポンプ能力を変更することができる。また、分周信号を利用することにより、安定にチャージポンプ動作を行なうことができる。
【０２５５】
請求項８に係る発明に従えば、このチャージポンプ回路をアクティブユニットとしてセル化しているため、実際に必要な電荷供給能力を有するチャージポンプ回路を容易に実現することができる。
【０２５６】
請求項９に係る発明に従えば、電源回路を、パッド帯に近接して配置しており、この外部からの電源線の配線長を短くすることができ、安定に外部電圧を電源回路に供給することができる。
【０２５７】
請求項１０に係る発明に従えば、複数種類のアクティブユニットが設けられており、各アクティブユニットを同じ電源配線レイアウトを有するように構成しているため、異種のアクティブユニットを並列して配置する場合においても、容易に電源配線を行なうことができる。
【０２５８】
請求項１１に係る発明に従えば、複数種類のアクティブユニットがそれぞれ、異なる電源配線レイアウトを持っており、各アクティブユニットに対して、電源配線レイアウトを最適化することができる。
【０２５９】
請求項１２に係る発明に従えば、電源回路において、安定化のためのデカップル容量をもユニット化しているため、容易に、デカップル容量を内部回路の構成に応じて配置することができる。また、必要電源線のみを配置することにより電源線幅を広くすることができる。
【０２６０】
請求項１３に係る発明に従えば、複数種類のアクティブユニットの制御用の入力信号線のレイアウトをすべて共通化しているため、制御信号線用のレイアウトを簡略化でき、またセル配置時においても、容易にアクティブユニット間の入力信号線を相互接続することができる。
【０２６１】
請求項１４に係る発明に従えば、複数種類のアクティブユニットのレイアウトサイズを同一としているために、単なるアクティブユニットの敷詰めだけで、必要な能力を有する電源回路を実現することができる。
【０２６２】
請求項１５に係る発明に従えば、複数種類のアクティブユニットのレイアウトサイズを互いに異ならせているため、内部回路構成に応じて、最小面積の電源回路を実現することができる。
【０２６３】
請求項１６に係る発明に従えば、外部電源降圧用の内部降圧回路を構成するアクティブユニットにおいては、外部電源線と内部電源線とを対向して配置しているため、この電源線の線幅を太くすることにより、配線抵抗を低減でき、安定に電源電圧を供給することができる。
【０２６４】
請求項１７または１８に係る発明に従えば、内部回路と電源回路との間にデカップル容量を配置しているため、このデカップル容量配置領域において電源回路と内部回路との電源線を相互接続することができ、電源接続用の専用領域を設ける必要がなく、面積増大を抑制することができる。
【０２６５】
請求項１９に係る発明に従えば、電源回路と対向してデカップル容量を配置しており、内部電圧線の配線抵抗に起因する電圧レベルの変化を修正でき、安定に所定の電圧レベルの内部電圧を内部回路に供給することができる。
【０２６６】
請求項２０に係る発明に従えば、内部回路内の領域内にデカップル容量を分散して配置しているため、内部電圧伝達線において短い間隔でデカップル容量を接続することができ、内部電圧の配線抵抗に起因するレベル変化を抑制して安定に所定の電圧レベルの内部電圧を内部回路に供給することができる。
【０２６７】
請求項２１に係る発明に従えば、内部回路を構成する複数のバンクの間の領域のデカップル容量を配置しており、チップ面積を増大させることなくデカップル容量を配置して、内部電圧を安定に各バンクへ供給することができる。
【０２６８】
請求項２２に係る発明に従えば、内部回路は複数の機能回路に接続され、この電源回路は、複数の機能回路に共通に当てられる基準電圧発生回路を機能回路それぞれに対応して配置される回路とを含んでおり、この基準電圧発生回路の共有化により、チップ面積増大を抑制することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従うＤＲＡＭマクロの全体の構成を概略的に示す図である。
【図２】  図１に示す電源回路の構成を概略的に示す図である。
【図３】  図２に示す基準電圧発生回路の構成を概略的に示す図である。
【図４】  図３に示す電流源の構成の一例を示す図である。
【図５】  図３に示す基準電圧発生回路およびバッファの構成を示す図である。
【図６】  （Ａ）は、図２に示すＶＢＢ発生回路の構成を示し、（Ｂ）は、（Ａ）に示す検出器の構成の一例を示す図である。
【図７】  図２に示すアレイ電圧発生回路の構成を概略的に示す図である。
【図８】  図２に示す中間電圧発生回路の構成を概略的に示す図である。
【図９】  （Ａ）は、図２に示すＶＰＰ発生回路の構成を示し、（Ｂ）は、（Ａ）に示すＶｐｐポンプの構成の一例を示す図である。
【図１０】  図９（Ａ）に示すＶｂｂポンプの動作を示す信号波形図である。
【図１１】  図６（Ａ）および図９（Ａ）に示すレベル検出器の構成の一例を示す図である。
【図１２】  この発明の実施の形態１に従うＤＲＡＭマクロの電源回路の構成を概略的に示す図である。
【図１３】  図１２に示す電源制御回路の構成を概略的に示す図である。
【図１４】  図１２に示す電源制御回路の他の構成を概略的に示す図である。
【図１５】  図１２に示す信号線の構成を概略的に示す図である。
【図１６】  （Ａ）および（Ｂ）は、従来の電源回路の問題点を説明するための図である。
【図１７】  （Ａ）および（Ｂ）は、従来の電源回路の問題点を示す図である。
【図１８】  この発明に従う電源回路の有利な効果を示す図である。
【図１９】  この発明の実施の形態１に従う電源回路のアクティブユニット群の構成の一例を示す図である。
【図２０】  図１９に示すアクティブユニットのレイアウト基準を示す図である。
【図２１】  （Ａ）は、図１９に示すデカップル容量の構成を概略的に示し、（Ｂ）は、（Ａ）に示すデカップル容量の電気的等価回路である。
【図２２】  この発明の実施の形態１に従う電源回路の部分の構成を概略的に示す図である。
【図２３】  この発明の実施の形態１におけるアクティブユニットの信号線のレイアウトを概略的に示す図である。
【図２４】  図１に示すメモリアレイの構成を概略的に示す図である。
【図２５】  この発明の実施の形態１におけるデカップル容量配置領域における電源線の相互接続を概略的に示す図である。
【図２６】  この発明の実施の形態１における電源回路の変更例の構成を概略的に示す図である。
【図２７】  図２６に示す電源制御回路の内部構成を概略的に示す図である。
【図２８】  この発明の実施の形態１における電源回路の他の変更例の構成を概略的に示す図である。
【図２９】  この発明の実施の形態１における電源回路の電源線のレイアウトを概略的に示す図である。
【図３０】  この発明の実施の形態２に従う電源回路の要部の構成を概略的に示す図である。
【図３１】  図３０に示す電源回路の動作を示す信号波形図である。
【図３２】  図３０に示すｎ分周器の構成の一例を示す図である。
【図３３】  この発明の実施の形態３に従う電源回路のアクティブユニットの電源レイアウトを概略的に示す図である。
【図３４】  この発明の実施の形態３におけるアクティブユニットの電源配線レイアウトを概略的に示す図である。
【図３５】  この発明の実施の形態３に従う電源回路の電源レイアウトを概略的に示す図である。
【図３６】  （Ａ）および（Ｂ）は、この発明の実施の形態４に従う電源回路の構成を概略的に示す図である。
【図３７】  この発明の実施の形態４に従う電源回路の変更例を概略的に示す図である。
【図３８】  この発明の実施の形態５に従う半導体記憶装置（ＤＲＡＭマクロ）の構成を概略的に示す図である。
【図３９】  この発明の実施の形態５の変更例の構成を概略的に示す図である。
【図４０】  この発明の実施の形態６に従うＤＲＡＭマクロの構成を概略的に示す図である。
【図４１】  この発明の実施の形態６の変更例の構成を概略的に示す図である。
【図４２】  この発明の実施の形態６におけるデカップル容量素子と電源線との接続を概略的に示す図である。
【図４３】  この発明の実施の形態７に従うＤＲＡＭマクロの全体の構成を概略的に示す図である。
【図４４】  図４３に示すＤＲＡＭマクロのバンク境界領域近傍の構成を概略的に示す図である。
【図４５】  この発明の実施の形態７の変更例の構成を概略的に示す図である。
【図４６】  この発明の実施の形態８に従う電源回路の構成を概略的に示す図である。
【図４７】  従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【図４８】  図４７に示すＤＲＡＭマクロの内部電圧発生部の構成を概略的に示す図である。
【図４９】  図４８に示す内部電圧を受ける部分の構成を概略的に示す図である。
【符号の説明】
ＰＣ  電源回路、ＭＡ♯０，ＭＡ♯１  メモリアレイ、１  基準電圧発生回路、２  ＶＢＢ発生回路、３  アレイ電圧発生回路、４  ＶＰＰ発生回路、５  中間電圧発生回路、１ａ  電流源、１ｂ  Ｖｒｅｆ発生回路、１ｃ  バッファ、３ａ  アクティブ降圧回路、ＡＵＶ０−ＡＵＶ３，ＡＵＶ  アクティブユニット、３ｂ  スタンバイ降圧回路、５ａ  ＶＢＬ発生回路、５ｂ  ＶＣＰ発生回路、４ｄ  Ｖｐｐポンプ、ＡＵＰ００−ＡＵＰ３３，ＡＵＰ  アクティブユニット、１０ａ−１０ｃ  電源制御回路、１１ａ，１１ｂ  アクティブユニット群、１２ａ，１２ｂ  デカップル容量、２０  Ｖｐｐ回路、２１  ＶＤＣ回路、ＵＣ  容量ユニット、ＶＤＣＳ０−ＶＤＣＳ３  アクティブ降圧回路、１３，１３ａ，１３ｂ，１３ｃ  信号伝達線、１２  デカップル容量、４０  基本アレイ、４１  センスアンプ帯、４５  行ブロック、４２  サブワードドライブ帯、５０，５１，５２ａ−５２ｂ  内部電圧伝達線、２ｈ，４ｈ  ｎ分周器、７０，７４  外部電源線、７１，７２，７３，７６，７７，７８  内部電圧伝達線、７５  アレイ電圧伝達線、１２ｃ−１２ｆ  デカップル容量、ＤＣ  デカップル容量素子、ＰＬ内部電圧伝達線、１２ｋ  デカップル容量、４１ａ，４１ｂ  センスアンプ帯、４５ａ，４５ｂ  メモリセル行ブロック、ＰＣＡ  電源回路、１０５  基準電圧伝達線、１１０ｂ，１１０ｃ  電源制御回路、１１２  ＶＢＢ発生回路、１２０  Ｖｐｐ回路、ＡＵＧａ−ＡＵＧｃ  アクティブユニット群、ＤＲＡＭ１，ＤＲＡＭ２  メモリ。
【図１】
0004627827.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
0004627827.tif 000048
【図４８】
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【図４９】
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