(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、
前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、
該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、
前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、
前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、
前記正極側ゲート導電層の下の前記チャネル層は、前記不純物と導電型が同じ不純物、導電型が逆の不純物、またはその両不純物をさらに含み、不純物の合計量が、前記負極側ゲート導電層の下の前記チャネル層より多い、
トランジスタ用ピンチオフ電圧測定回路。
【請求項２】
電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、
前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、
該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、
前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、
前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、
前記正極側ゲート導電層の下の前記チャネル層は、イオンまたは電子線の照射によって、前記負極側ゲート導電層の下の前記チャネル層より結晶欠陥を多く含んでいる、
トランジスタ用ピンチオフ電圧測定回路。
【請求項３】
電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、
前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、
該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、
前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、
前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、
前記正極側ゲート導電層の下の前記チャネル層は、前記不純物とは異なる、深い再結合準位を形成する不純物をさらに含む、
トランジスタ用ピンチオフ電圧測定回路。
【請求項４】
電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する、トランジスタ用ピンチオフ電圧測定回路の製造方法であって、
前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層の一部に結晶欠陥を形成させる工程と、
前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記結晶欠陥の形成された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記結晶欠陥の形成されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程とを有する、
トランジスタ用ピンチオフ電圧測定回路の製造方法。
【請求項５】
前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に加速されたイオンまたは電子線を照射する工程を含む、
請求項４記載のトランジスタ用ピンチオフ電圧測定回路の製造方法。
【請求項６】
前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に前記第１導電型の不純物をさらに導入する工程を含む、
請求項４記載のトランジスタ用ピンチオフ電圧測定回路の製造方法。
【請求項７】
前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に前記第１導電型の不純物をさらに導入する工程、および第２導電型の不純物を導入し、前記第１導電型の不純物の一部を補償する工程を含む、
請求項４記載のトランジスタ用ピンチオフ電圧測定回路の製造方法。
【請求項８】
電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する、トランジスタ用ピンチオフ電圧測定回路の製造方法であって、
前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層の一部に深い再結合準位を形成する不純物を導入する工程と、
前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記深い再結合準位を形成する不純物の導入された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記深い再結合準位を形成する不純物の導入されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程とを有する、
トランジスタ用ピンチオフ電圧測定回路の製造方法。
【請求項９】
電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する前記電界効果トランジスタの製造方法であって、
前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層の一部に結晶欠陥を形成させる工程と、
前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記結晶欠陥の形成された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記結晶欠陥の形成されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程と、
前記ピンチオフ電圧測定回路に電圧を印加し、印加電圧の変化に対するゲート容量の急峻な変化を検出することにより、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧を測定する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧が所定の値に達するまで、前記電界効果トランジスタの前記チャネル層、および前記ピンチオフ電圧測定回路の前記チャネル層に前記第２導電型の不純物の導入を繰り返し行う工程とを有する、
電界効果トランジスタの製造方法。
【請求項１０】
電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する前記電界効果トランジスタの製造方法であって、
前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層の一部に深い再結合準位を形成する不純物を導入する工程と、
前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記深い再結合準位を形成する不純物の導入された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記深い再結合準位を形成する不純物の導入されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程と、
前記ピンチオフ電圧測定回路に電圧を印加し、印加電圧の変化に対するゲート容量の急峻な変化を検出することにより、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧を測定する工程と、
前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧が所定の値に達するまで、前記電界効果トランジスタの前記チャネル層、および前記ピンチオフ電圧測定回路の前記チャネル層に前記第２導電型の不純物の導入を繰り返し行う工程とを有する、
電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタと同一基板上に形成されるトランジスタ用ピンチオフ電圧測定回路およびその製造方法に関し、特に、測定誤差が少なく、電界効果トランジスタのしきい値電圧（ＶTH）の高精度な制御を可能にするトランジスタ用ピンチオフ電圧測定回路およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓを始めとする化合物半導体基板上にＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）やＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）などの電界効果トランジスタを形成する場合、ＶTHをいかに高精度に制御できるかが、歩留りや回路特性の良否を決定する最も重要な要素の一つとなる。ＶTHの制御を高精度に行うため、ＶTHを工程内で監視しながらＶTHを制御する方法が、一般に採用されてきた。例えば、ＧａＡｓ基板上にＪＦＥＴを形成する場合、ＶTHを監視しながらゲートの拡散深さを制御することにより、ＶTHを制御することが可能である。
【０００３】
しかしながら、ゲート拡散時には基板は高温に曝される。そのため、例えばＡｕＧｅ／Ｎｉのような耐熱性の低いオーミック電極をゲート拡散前の基板に形成しておくことはできない。したがって、電流・電圧特性で定義されるＶTHをゲートの拡散工程内で測定することはできない。ＭＥＳＦＥＴについても、オーミック電極を形成する前にＶTHを測定する場合には同様の問題が生じる。
【０００４】
上記の問題を回避するため、電流・電圧特性で定義されるＶTHの代わりに、ゲート容量の電圧変化を利用したＶTHの測定方法が広く用いられている。ＭＥＳＦＥＴの製造工程では水銀プローブを用いた方法が一般的であるが、ここでは、ＪＦＥＴの製造工程を例に、ゲート容量の電圧変化を利用した従来のＶTHの測定方法、およびそれを用いたＶTHの制御方法について説明する。
【０００５】
図１０（ａ）の上面図において、左側はＪＦＥＴを表し、右側はゲート拡散工程でＶTHを測定するために従来から使用されているＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔｓ  Ｇｒｏｕｐ）を表す。ＪＦＥＴとＴＥＧとは同一の基板２１上に形成される。また、図１０（ｂ）〜（ｅ）はＪＦＥＴおよびＴＥＧの製造工程を示す断面図であり、図１０（ａ）のＸ−Ｘ’に対応する。
図１０（ａ）に示すように、ＪＦＥＴ部分にはチャネル領域２２にゲート長ＬG 、ゲート幅ＷG のゲート領域２５が形成されている。一方、ＴＥＧ部分には２つのｐｎ接合ダイオードＪ1 、Ｊ2 が形成されている。
【０００６】
上記のＪＦＥＴおよびＴＥＧの製造方法について、以下に説明する。
まず、図１０（ｂ）に示すように、半絶縁性ＧａＡｓ基板２１上にｎ型チャネル層２２を形成する。ｎ型チャネル層２２の形成は、例えばイオン注入法、エピタキシャル成長法あるいはこれらの組み合わせにより行う。導入される不純物は例えばＳｉなどのｎ型不純物であるが、必要に応じてｎ型チャネル層２２下部の適当な領域にｐ型埋め込み層を形成する。イオン注入やエピタキシャル成長の条件は、目的とするＦＥＴの特性やプロセス余裕の観点などを考慮して、適宜選択する。
【０００７】
次に、図１０（ｃ）に示すように、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）２３を堆積する。ＳｉＮ膜２３の膜厚は、ゲート不純物がこのＳｉＮ膜２３を通り抜けて基板に達しないよう、適切な厚さを選択する。ＳｉＮ膜２３には、ゲート不純物を導入する領域に開口部２４ａ、２４ｂ、２４ｃを設ける。これらの開口部２４ａ、２４ｂ、２４ｃの形成は、フォトリソグラフィ技術を用いたレジストパターンの形成と、例えばＣＦ4 を含む反応ガスを用いた反応性イオンエッチングや、フッ酸（ＨＦ）系エッチング液を用いたウェットエッチングを組み合わせて行う。
続いて、ゲート不純物を基板２１に拡散し、ｐｎ接合ゲート２５を形成する。
ゲート不純物は例えばＺｎとし、ｐｎ接合ゲート２５を形成するには、Ｚｎの拡散源として例えばＺｎ（Ｃ2 Ｈ5 ）2 を用いてＺｎの気相拡散を行う。
【０００８】
次に、図１０（ｄ）に示すように、ｐｎ接合ゲート２５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極２６を形成する。また、ｎ型チャネル層２２のソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極２７を形成する。以上によりＪＦＥＴの基本構造が完成する。
さらに、図１０（ｅ）に示すように、層間絶縁膜２８および金属配線２９を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【０００９】
上記のＪＦＥＴの製造工程において、ＪＦＥＴのＶTHはゲート不純物の拡散工程（図１０（ｃ）に示す工程）で制御される。この制御は、測定されるＶTHが目的の値に達するまでゲート不純物の拡散を繰り返すことにより行われる。この時のＶTH測定に、図１０右側のＴＥＧが使用される。
【００１０】
ＴＥＧの２つのｐｎ接合ダイオードＪ1 、Ｊ2 はｎ型チャネル層２２で配線され、各ダイオードＪ1 、Ｊ2 のｐ型拡散層（ｐｎ接合ゲート２５）とｎ型チャネル層２２は、それぞれＪＦＥＴのゲート層２５およびｎ型チャネル層２２と同一工程で形成される。Ｊ1 とＪ2 の接合面積は、探針を立てるのに十分な面積を有し、かつ測定可能な程度に大きな接合容量（例えば１０ｐＦ程度）を有するように決定される。ＪＦＥＴのゲート寸法は、例えば０．５μｍ×１０μｍ程度であるから、Ｊ1 とＪ2 の接合面積はＪＦＥＴのゲート面積よりもはるかに大きい。
【００１１】
Ｊ1 とＪ2 の間にＣＶメータを接続してＣＶ測定を行うと、図１１のＣＶ曲線が得られる。ここで、ＣＶメータの正極と負極の探針はそれぞれ、ＴＥＧのＪ1 、Ｊ2 のゲート拡散層に接触させる。図１１のＣＶ曲線において、容量が急峻に変化したときの印加電圧Ｖ0 がＪ2 下のｎ型チャネル層２２のピンチオフ電圧ＶP の近似値となる。ここで、ＡはＣＶ曲線上のＶ0 ＜ＶP となる任意の点を表し、Ａにおける印加電圧Ｖ0 をＶ1 とする。また、ＢはＣＶ曲線上のＶ0 ＞ＶP となる任意の点を表し、Ｂにおける印加電圧Ｖ0 をＶ2 とする。
【００１２】
上記の容量変化の測定原理を、図１２を用いて説明する。図１２において、Ｃ11とＣ21はそれぞれＪ1 、Ｊ2 底面の接合容量を表し、Ｃ12とＣ22はそれぞれＪ1 、Ｊ2 側面の接合容量を表す。また、Ｒ1 とＲ2 はそれぞれＪ1 、Ｊ2 直下のチャネル層２２の抵抗を表し、Ｖ0 は前述したように探針を通して印加される外部電圧である。Ｄ1 、Ｄ2 はそれぞれＪ1 、Ｊ2 における空乏層を表す。また、ＣSUB はバックゲート空乏層の容量とする。また、図１２（ａ）は図１１のＡにおける状態を示し、図１２（ｂ）は図１１のＢにおける状態を示す。
【００１３】
外部電圧Ｖ0 が印加されると電圧のほとんどは負極側のｐｎ接合Ｊ2 にかかり、Ｊ2 の空乏層Ｄ2 が広がる。図１２（ａ）に示すように、外部電圧Ｖ0 がチャネルのピンチオフ電圧ＶP より小さい場合には、測定される容量Ｃ（Ｊ1 とＪ2 の直列容量）は以下の式で表される。
【００１４】
【数１】
0004608717.tif 000002
【００１５】
Ｃ11とＣ21は、例えば１０ｐＦ程度の大きな容量であるから、測定される容量もそれとほぼ同じオーダーの値となる。
図１２（ｂ）に示すように、外部電圧Ｖ0 がチャネルのピンチオフ電圧を超えると、負極側のＪ2 の下でチャネルがピンチオフする。このとき、Ｒ2 は開放となり、等価回路上では非常に小さな基板容量ＣSUB に置き換わる。したがって、Ｃ21の経路の直列容量はＣSUB の容量以内となる。このときに測定される容量Ｃは以下の式で表される。
【００１６】
【数２】
0004608717.tif 000003
【００１７】
ＣSUB は例えば３００ｆＦ程度であり、Ｃ21よりはるかに小さい。また、Ｃ22も接合面積の違いからＣ21より数桁小さい。したがって、測定される容量Ｃはピンチオフの前後で急峻に変化する。この容量変化を検出することにより、チャネルのピンチオフ電圧ＶP を測定することができる。上記の測定原理は、ＭＥＳＦＥＴについて一般に行われている水銀プローブを用いた測定方法と共通する。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法により測定したＶP は、回路を構成するＪＦＥＴのＶTHとは一致せず、さらに両者の差には予測できない変動が観測されていた。以下、この差をΔＶTHと表記する。
ΔＶTH≡（ＪＦＥＴのＶTH）−（ＴＥＧによる実測値から求めたＶP ）
【００１９】
ΔＶTHが既知（あるいは予測可能）でない場合には、ＪＦＥＴの目的のＶTHに対応する、ＴＥＧの実測値の最適値が定まらない。あるいは、ΔＶTHをある値と仮定してＪＦＥＴのＶTHを制御した場合にも、ΔＶTHが予測不能な変動を示すため、ΔＶTHが見込みからずれてしまい、高精度でＪＦＥＴのＶTHを制御することができない。以上のようなΔＶTHの変動が、従来、ＶTHの測定およびそれに基づくＶTHの制御において問題となっていた。
【００２０】
上記の問題に対して、ΔＶTHの主な変動機構は既に解明され、その制御手段と共に特開平１０−２８４５６２号公報に開示された。特開平１０−２８４５６２号公報記載の方法によれば、ΔＶTHの変動が低減され、ＶTH制御の精度は著しく向上する。しかしながら、ＶTHの制御をさらに高精度に行うためには、より微小なΔＶTHの変動機構に対しても、制御方法を確立する必要が生じてきた。
【００２１】
ΔＶTHの微小な変動の一因として、図１３に示される電圧ＶF の変動が挙げられる。図１３は図１２と同一の回路を表し、Ｊ1 とＪ2 を接合容量ではなくダイオードの記号で表した等価回路図である。図１３において、ＣＶメータによる印加電圧Ｖ0 はＪ1 とＪ2 に分圧され、それぞれＶF 、ＶR という電圧が生じる。
Ｊ2 では逆バイアスＶR によって逆方向電流ＩR が生じるが、ＩR はＪ1 に流れ込むことによって、Ｊ1 にＶF を発生させる。すなわち、ＶF はＪ1 の電流・電圧特性とＩR とによって決定される。
Ｊ2 直下のチャネルはＶR ＝ＶTHとなったときにピンチオフして容量変化が起きるが、ＶTHとして観測されるのはＶ0 ＝ＶR ＋ＶF であるから、ＶF が測定誤差になっている。したがって、ＶTHを高精度に制御するにはＶF の制御が必要である。
【００２２】
以下、ＶF について簡単に考察すると、ＶF は前述のようにＩR とＪ1 の電気的特性によって決定される。ＩR は測定可能であるから、Ｊ1 の電気的特性を制御ないし予測できれば、ＶF の変動の問題は解決する。しかしながら、ＩR についてはＪ2 内の生成再結合に起因する電流が支配的であると考えられるから、ＶF も同様に、Ｊ1 内部の生成再結合中心などの接合の不完全性によって決定されると考えられる。例えば、Ｊ1 が欠陥の少ない、より均一な接合であるほど、同一のＩR に対するＶF は増大すると予測される。
【００２３】
しかしながら、このような接合の不完全性を個々の要因について完全に分析することは容易ではなく、ＶF の制御や予測は極めて困難と考えられる。
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、トランジスタの特性や信頼性を損なうことなく、ＶF の値を実用的な水準まで低減させることにより、ＶTHの測定精度を向上させることができるトランジスタ用ピンチオフ電圧測定回路およびその製造方法を提供することを目的とする。
【００２４】
さらに、ＶTHの測定精度を向上させることにより、ＶTHの高精度な制御を可能とするトランジスタ用ピンチオフ電圧測定回路およびその製造方法を提供することを目的とする。
また、ＶTHを高精度に制御することが可能である電界効果トランジスタの製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記の目的を達成するため、本発明のトランジスタ用ピンチオフ電圧測定回路は、電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、前記正極側ゲート導電層の下の前記チャネル層は、前記不純物と導電型が同じ不純物、導電型が逆の不純物、またはその両不純物をさらに含み、不純物の合計量が、前記負極側ゲート導電層の下の前記チャネル層より多いことを特徴とする。
【００２６】
あるいは、本発明のトランジスタ用ピンチオフ電圧測定回路は、電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、前記正極側ゲート導電層の下の前記チャネル層は、イオンまたは電子線の照射によって、前記負極側ゲート導電層の下の前記チャネル層より結晶欠陥を多く含んでいることを特徴とする。
【００２７】
また、本発明のトランジスタ用ピンチオフ電圧測定回路は、電界効果トランジスタのピンチオフ電圧を測定するトランジスタ用ピンチオフ電圧測定回路であって、前記電界効果トランジスタと同一の基板表面に形成され、前記電界効果トランジスタのチャネル形成領域と同じ不純物を含有する第１導電型のチャネル層と、該チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の正極側ゲート導電層と、前記正極側ゲート導電層と離間して前記チャネル層内の上部に配置された、前記チャネル層とｐｎ接合を形成する第２導電型の負極側ゲート導電層とを有し、前記チャネル層は、前記電界効果トランジスタの前記チャネル形成領域と同時に、前記正極側ゲート導電層および前記負極側ゲート導電層は、前記電界効果トランジスタのゲート導電層と同時に形成され、前記正極側ゲート導電層の下の前記チャネル層は、前記不純物とは異なる、深い再結合準位を形成する不純物をさらに含むことを特徴とする。
【００２８】
これにより、トランジスタ用ピンチオフ電圧測定回路の正極側ゲート導電層とチャネル層との間のｐｎ接合（Ｊ1 とする。）において、整流性が低下してオーミックな電流成分が増加し、等価抵抗ＲX として作用する。正極側ゲート導電層と前記負極側ゲート導電層との間を流れる逆方向電流ＩR の電流レンジにおいて、ＲX の抵抗値をＪ1 より十分低くすることにより、ＩR は等価回路上、ＲX に多く流れ込み、Ｊ1 に流れ込む量が減少する。その結果、ＶTHの測定誤差となるＶF （Ｊ1 における電位差）の変動範囲が縮小され、ＶTHの測定精度が向上する。
【００２９】
さらに、上記の目的を達成するため、本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法は、電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する、トランジスタ用ピンチオフ電圧測定回路の製造方法であって、前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、前記ピンチオフ電圧測定回路の前記チャネル層の一部に結晶欠陥を形成させる工程と、前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記結晶欠陥の形成された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記結晶欠陥の形成されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程とを有することを特徴とする。
【００３０】
本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法は、好適には、前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に加速されたイオンまたは電子線を照射する工程を含むことを特徴とする。あるいは、本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法は、好適には、前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に前記第１導電型の不純物をさらに導入する工程を含むことを特徴とする。
【００３１】
本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法は、好適には、前記結晶欠陥を形成させる工程は、前記ピンチオフ電圧測定回路の前記チャネル層の一部に前記第１導電型の不純物をさらに導入する工程、および第２導電型の不純物を導入し、前記第１導電型の不純物の一部を補償する工程を含むことを特徴とする。
【００３２】
あるいは、本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法は、電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する、トランジスタ用ピンチオフ電圧測定回路の製造方法であって、前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、前記ピンチオフ電圧測定回路の前記チャネル層の一部に深い再結合準位を形成する不純物を導入する工程と、前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記深い再結合準位を形成する不純物の導入された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記深い再結合準位を形成する不純物の導入されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程とを有することを特徴とする。
【００３４】
これにより、トランジスタ用ピンチオフ電圧測定回路の正極側ゲート導電層のｐｎ接合（Ｊ1 ）に深い不純物準位が形成されると、あるいは、Ｊ1 に結晶欠陥が多く形成されると、キャリアの再結合効率が高くなり、正極側ゲート導電層の等価抵抗Ｒx の抵抗値を低減することができる。等価回路上、逆方向電流ＩR はＲX に多く流れ込み、Ｊ1 に流れ込む量が減少する。その結果、ＶTHの測定誤差となるＶF （Ｊ1 における電位差）の変動範囲が縮小され、ＶTHの測定精度を向上させることができる。
【００３５】
本発明の電界効果トランジスタの製造方法は、電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する前記電界効果トランジスタの製造方法であって、前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、前記ピンチオフ電圧測定回路の前記チャネル層の一部に結晶欠陥を形成させる工程と、前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記結晶欠陥の形成された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記結晶欠陥の形成されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程と、前記ピンチオフ電圧測定回路に電圧を印加し、印加電圧の変化に対するゲート容量の急峻な変化を検出することにより、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧を測定する工程と、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧が所定の値に達するまで、前記電界効果トランジスタの前記チャネル層、および前記ピンチオフ電圧測定回路の前記チャネル層に前記第２導電型の不純物の導入を繰り返し行う工程とを有することを特徴とする。
【００３６】
あるいは、本発明の電界効果トランジスタの製造方法は、電界効果トランジスタと、前記電界効果トランジスタのピンチオフ電圧を測定するピンチオフ電圧測定回路とを同一の基板上に形成する前記電界効果トランジスタの製造方法であって、前記基板表面に第１導電型の不純物を導入し、前記電界効果トランジスタのチャネル層と、前記ピンチオフ電圧測定回路のチャネル層を互いに離間して形成する工程と、前記ピンチオフ電圧測定回路の前記チャネル層の一部に深い再結合準位を形成する不純物を導入する工程と、前記電界効果トランジスタの前記チャネル層と、前記ピンチオフ電圧測定回路の前記チャネル層に第２導電型の不純物を導入し、前記電界効果トランジスタにゲート導電層、前記深い再結合準位を形成する不純物の導入された前記チャネル層内の上部に第２導電型の正極側ゲート導電層、および前記ピンチオフ電圧測定回路の前記チャネル層内の前記深い再結合準位を形成する不純物の導入されていない上部に第２導電型の負極側ゲート導電層を、前記正極側ゲート導電層と離間して形成する工程と、前記ピンチオフ電圧測定回路に電圧を印加し、印加電圧の変化に対するゲート容量の急峻な変化を検出することにより、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧を測定する工程と、前記ピンチオフ電圧測定回路の前記チャネル層のピンチオフ電圧が所定の値に達するまで、前記電界効果トランジスタの前記チャネル層、および前記ピンチオフ電圧測定回路の前記チャネル層に前記第２導電型の不純物の導入を繰り返し行う工程とを有することを特徴とする。
【００３７】
これにより、ピンチオフ電圧測定回路によるピンチオフ電圧の測定誤差を低減することが可能となる。このピンチオフ電圧測定回路を用いてピンチオフ電圧を監視しながらゲート拡散を行うことにより、ＶTHの制御が高精度に行われた電界効果トランジスタを形成することが可能となる。
【００３８】
【発明の実施の形態】
以下に、本発明のトランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法の実施の形態について、図面を参照して説明する。
本発明のトランジスタ用ピンチオフ電圧測定回路は、図１に示すように、Ｊ1 と並列に等価的な抵抗素子ＲX が導入されている。この等価抵抗素子ＲX はＪ1 にのみ導入し、Ｊ2 や回路を構成するトランジスタには導入しない。
【００３９】
抵抗素子ＲX はＪ1 の完全性を劣化させる種々の手段により導入することができる。例えば、Ｊ1 内部に不純物を過剰に注入したり、あるいは、導電型の異なる不純物を両方注入し、実効的なキャリア濃度を低く保ったまま、不純物濃度を過剰に高くしてもよい。また、結晶内で深い再結合準位を形成するような不純物をＪ1 に導入したり、Ｊ1 の結晶性を劣化させるようにイオンや電子線をＪ1 に照射したりしてもよい。
本発明のトランジスタ用ピンチオフ電圧測定回路は、従来のＪＦＥＴおよびＴＥＧの製造工程に対して、上記の等価抵抗ＲX を形成する工程を導入することにより実現される。
【００４０】
（実施形態１）
図２（ａ）は本実施形態のトランジスタ用ピンチオフ電圧測定回路の断面図である。本実施形態のトランジスタ用ピンチオフ電圧測定回路は、Ｊ1 に過剰なｎ型不純物を導入することによって、前述した等価抵抗ＲX を得る。図２（ａ）に示すように、Ｊ1 部分にはｎ型チャネル層２に比較して高濃度のｎ型不純物を含有するｎ+ 高濃度層４が形成されている。
図２（ｂ）〜（ｅ）は本実施形態の製造工程を表す断面図である。以下、本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法を説明する。
【００４１】
まず、図２（ｂ）に示すように、半絶縁性ＧａＡｓ基板１上にｎ型チャネル層２を形成する。ｎ型チャネル層２の形成は、例えばイオン注入法、エピタキシャル成長法あるいはこれらの組み合わせにより行う。導入される不純物は例えばＳｉなどのｎ型不純物であるが、必要に応じてｎ型チャネル層２下部の適当な領域にｐ型埋め込み層を形成する。イオン注入やエピタキシャル成長の条件は、目的とするＦＥＴの特性やプロセス余裕の観点などを考慮して、適宜選択する。ここで、ｎ型チャネル層２を形成する際には、基板１の表面を例えばシリコン窒化膜３により保護しておく。
【００４２】
次に、図２（ｃ）に示すように、基板１上の全面をレジスト（不図示）で被覆してから、Ｊ1 形成領域上部のレジストに光学露光により開口部を設ける。レジストをマスクとしてＪ1 形成領域にｎ型不純物を過剰にイオン注入し、ｎ+ 高濃度層４を形成する。ｎ+ 高濃度層４に導入するｎ型不純物はｎ型チャネル層２を形成するための不純物と同じでよく、例えばＳｉを用いることができる。
あるいは、ＪＦＥＴのソース／ドレイン電極領域に高濃度のｎ+ 層を形成する場合には、ソース／ドレイン電極領域を形成する工程でｎ+ 高濃度層４を形成してもよい。
ｎ+ 高濃度層４を形成するためのイオン注入の条件は、ドーズ量を１×１０13〜１×１０15ｃｍ-2程度の範囲とする。また、注入エネルギーは次工程で形成されるｐ層（ｐｎ接合ゲート）５の拡散深さがｎ+ 高濃度層４の深さを超えないように十分大きな値とする。
【００４３】
次に、図２（ｄ）に示すように、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）６を堆積する。ＳｉＮ膜６の膜厚は、ゲート不純物がこのＳｉＮ膜６を通り抜けて基板に達しないよう、適切な厚さを選択する。ＳｉＮ窒化膜６には、ゲート不純物を導入する領域に開口部７ａ、７ｂ、７ｃを設ける。これらの開口部７ａ、７ｂ、７ｃの形成は、フォトリソグラフィ技術を用いたレジストパターンの形成と、例えばＣＦ4 を含む反応ガスを用いた反応性イオンエッチングや、フッ酸（ＨＦ）系エッチング液を用いたウェットエッチングを組み合わせて行う。
続いて、ゲート不純物を基板１に拡散し、ｐｎ接合ゲート５を形成する。ゲート不純物は例えばＺｎとし、ｐｎ接合ゲート５を形成するには、Ｚｎの拡散源として例えばＺｎ（Ｃ2 Ｈ5 ）2 を用いてＺｎの気相拡散を行う。
【００４４】
次に、図２（ｅ）に示すように、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。また、ｎ型チャネル層２のソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。以上によりＪＦＥＴおよびＴＥＧの基本構造が完成する。
さらに、図２（ａ）に示すように、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００４５】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、従来のＴＥＧの製造方法に、ｎ+ 高濃度層４を形成するイオン注入工程を加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００４６】
（実施形態２）
本実施形態のトランジスタ用ピンチオフ電圧測定回路においては、Ｊ1 内に過剰な不純物を導入して結晶性を劣化させると同時に、キャリアと導電型が逆である不純物を追加注入し、実効的なキャリア濃度（具体的には電子濃度）を低下させている。これにより、ｐｎ接合の空乏層の幅を広げてキャリアの再結合効率を高めることができるため、ＲX の抵抗値がさらに低減される。
以下に、図２および図３を参照して本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法について説明する。
【００４７】
まず、図２（ｂ）に示すように、半絶縁性ＧａＡｓ基板１上にｎ型チャネル層２を形成する。ｎ型チャネル層２の形成は、実施形態１と同様に、例えばイオン注入法、エピタキシャル成長法あるいはこれらの組み合わせにより行う。導入される不純物は例えばＳｉなどのｎ型不純物であるが、必要に応じてｎ型チャネル層２下部の適当な領域にｐ型埋め込み層を形成する。イオン注入やエピタキシャル成長の条件は、目的とするＦＥＴの特性やプロセス余裕の観点などを考慮して、適宜選択する。ここで、ｎ型チャネル層２を形成する際には、基板１の表面を例えばシリコン窒化膜３により保護しておく。
【００４８】
次に、図２（ｃ）に示すように、実施形態１と同様に、基板１上の全面をレジストで被覆してから、Ｊ1 形成領域の上部に光学露光により開口部を設ける。レジストをマスクとしてＪ1 形成領域にｎ型不純物を過剰にイオン注入し、ｎ+ 高濃度層４を形成する。ｎ+ 高濃度層４に導入するｎ型不純物はｎ型チャネル層２を形成するための不純物と同じでよく、例えばＳｉを用いることができる。
あるいは、ＪＦＥＴのソース／ドレイン電極領域に高濃度のｎ+ 層を形成する場合には、ソース／ドレイン電極領域を形成する工程でｎ+ 高濃度層４を形成してもよい。
ｎ+ 高濃度層４を形成するためのイオン注入の条件は、ドーズ量を１×１０13〜１×１０15ｃｍ-2程度の範囲とする。また、注入エネルギーは次工程で形成されるｐ層（ｐｎ接合ゲート）５の拡散深さがｎ+ 高濃度層４の深さを超えないように十分大きな値とする。
【００４９】
次に、図３に示すように、レジスト１２をマスクとしてＪ1 形成領域にｐ型不純物をイオン注入する。これにより、前工程でＪ1 形成領域にイオン注入されたｎ型不純物の一部を補償する。ｐ型不純物をイオン注入するためのレジストマスク１２は、ｎ+ 高濃度層４を形成するためのイオン注入に用いられるレジストマスクを再度利用しても、新たにレジストマスクを形成してもいずれでもよい。レジストマスクを形成し直す場合には、ｐ型不純物の注入領域の少なくとも一部が、ｎ+ 高濃度層４と重なるようにする。
【００５０】
ｐ型不純物としては例えばＭｇ、Ｃｕ、Ｚｎを用いることができる。ドーズ量と注入エネルギーは次工程でゲート不純物を拡散させた際に、ｐｎ接合が形成される範囲で適宜選択する。好ましくは、ｎ+ 高濃度層４に導入されたｎ型不純物と不純物プロファイルが重なるように注入エネルギーを設定し、かつ、ゲート不純物を拡散させた時点でＪ1 の導電型が低濃度のｎ型（キャリア濃度１０14〜１０15ｃｍ-3）となるようにドーズ量を選択する。
【００５１】
その後、図２（ｄ）に示すように実施形態１と同様に、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）６を堆積する。ゲート不純物を導入する領域のシリコン窒化膜６に開口部７ａ、７ｂ、７ｃを設けてから、ゲート不純物を基板１に拡散させてｐｎ接合ゲート５を形成する。
また、図２（ｅ）に示すように実施形態１と同様に、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。さらに、ｎ型チャネル層２のソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。その後、図２（ａ）に示すように実施形態１と同様に、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００５２】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、従来のＴＥＧの製造方法に、ｎ+ 高濃度層４を形成するイオン注入工程と、高濃度のｎ型不純物を補償するｐ型不純物をイオン注入する工程とを加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００５３】
（実施形態３）
本実施形態のトランジスタ用ピンチオフ電圧測定回路においては、深い生成再結合準位を形成する不純物をＪ1 内に導入してキャリアの生成再結合確率を高め、ＲX を低減させている。
以下に、図２および図３を参照して本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法について説明する。
【００５４】
まず、図２（ｂ）に示すように実施形態１と同様に、半絶縁性ＧａＡｓ基板１上にｎ型チャネル層２を例えばイオン注入法、エピタキシャル成長法あるいはこれらの組み合わせにより形成する。導入される不純物は例えばＳｉなどのｎ型不純物とし、必要に応じてｎ型チャネル層２下部にｐ型埋め込み層を形成する。ｎ型チャネル層２を形成する際には、基板１の表面を例えばシリコン窒化膜３により保護しておく。
【００５５】
次に、図３に示すように、実施形態１と同様に、基板１上の全面をレジストで被覆してから、Ｊ１形成領域の上部に光学露光により開口部を設ける。レジスト１２をマスクとしてＪ１形成領域に例えばホウ素（Ｂ）をイオン注入し、結晶欠陥を発生させる。これにより、図２あるいは図３において４で示される領域（実施形態１のｎ＋高濃度層４に対応する領域）に結晶欠陥が発生する。Ｂのドーズ量は、次工程でゲート不純物を拡散させた際にｐｎ接合が形成され、かつ、このｐｎ接合ゲート５の外側において、前述したＩＲによる電圧降下が問題にならない程度の導電性が維持されるような範囲で設定する。具体的には、Ｂのドーズ量を１×１０１４ｃｍ−２よりも低濃度とすることが好ましい。
【００５６】
その後、図２（ｄ）に示すように実施形態１と同様に、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）６を堆積する。ゲート不純物を導入する領域のシリコン窒化膜６に開口部７ａ、７ｂ、７ｃを設けてから、ゲート不純物を基板１に拡散させてｐｎ接合ゲート５を形成する。
また、図２（ｅ）に示すように実施形態１と同様に、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。さらに、ｎ型チャネル層２のソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。その後、図２（ａ）に示すように、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００５７】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、深い不純物準位を形成する原子、例えばホウ素をイオン注入する工程を、従来のＴＥＧの製造方法に加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００５８】
（実施形態４）
本実施形態のトランジスタ用ピンチオフ電圧測定回路においては、不活性原子の照射によりＪ1 内に結晶欠陥を導入し、キャリアの生成再結合確率を高めてＲX を低減させている。
以下に、図２および図３を参照して本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法について説明する。
【００５９】
まず、図２（ｂ）に示すように実施形態１と同様に、半絶縁性ＧａＡｓ基板１上にｎ型チャネル層２を例えばイオン注入法、エピタキシャル成長法あるいはこれらの組み合わせにより形成する。導入される不純物は例えばＳｉなどのｎ型不純物とし、必要に応じてｎ型チャネル層２下部にｐ型埋め込み層を形成する。ｎ型チャネル層２を形成する際には、基板１の表面を例えばシリコン窒化膜３により保護しておく。
【００６０】
次に、図３に示すように、実施形態１と同様に、基板１上の全面をレジストで被覆してから、Ｊ１形成領域の上部に光学露光により開口部を設ける。レジストをマスクとしてＪ１形成領域に例えばアルゴン（Ａｒ）をイオン注入し、結晶欠陥を発生させる。これにより、図２あるいは図３において４で示される領域（実施形態１のｎ＋高濃度層４に対応する領域）に結晶欠陥が発生する。Ａｒのドーズ量は、次工程でゲート不純物を拡散させた際にｐｎ接合が形成され、かつ、このｐｎ接合ゲート５の外側において、前述したＩＲによる電圧降下が問題とならない程度に導電性が維持されるような範囲で設定する。具体的には、Ａｒのドーズ量を１×１０１２ｃｍ−２よりも低濃度とすることが好ましい。
【００６１】
その後、図２（ｄ）に示すように実施形態１と同様に、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）６を堆積する。ゲート不純物を導入する領域のＳｉＮ膜６に開口部７ａ、７ｂ、７ｃを設けてから、ゲート不純物を基板１に拡散させてｐｎ接合ゲート５を形成する。
また、図示しないが実施形態１と同様に、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。さらに、ｎ型チャネル層２のソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。さらに、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００６２】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、不活性原子として例えばＡｒを照射する工程を、従来のＴＥＧの製造方法に加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００６３】
（実施形態５）
上記の実施形態１〜４にはＪＦＥＴとＴＥＧとの組み合わせが例示されているが、本発明のＴＥＧはＪＦＥＴに限らず、その他のＦＥＴにも応用可能である。以下の実施形態５〜７に、一例としてヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＨＦＥＴとする。）と本発明のＴＥＧとを組み合わせた場合を示す。
【００６４】
図４は本実施形態のトランジスタ用ピンチオフ電圧測定回路の断面図である。本実施形態のトランジスタ用ピンチオフ電圧測定回路は、Ｊ1 に高濃度のｎ型不純物領域を導入することによって、前述した等価抵抗Ｒx を得る。図４に示すようにＪ1 部分は、高濃度のｎ型不純物を含む領域にｐ型不純物を拡散させることにより形成されている。
図５および図６は本実施形態の製造工程を表す断面図である。以下、本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法を説明する。
【００６５】
まず、図５（ａ）に示すように、半絶縁性ＧａＡｓ基板１上に不純物の添加されていない高純度のアンドープＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、ｎ型不純物が添加されたｎ−ＡｌＧａＡｓ層１４、不純物の添加されていないアンドープＡｌＧａＡｓ層１５を順次形成する。これらの形成は、例えばエピタキシャル成長法により行う。導入されるｎ型不純物は例えばＳｉである。
【００６６】
次に、図５（ｂ）に示すように、Ｊ1 形成領域にｎ型不純物を高濃度に含有するｎ+ 高濃度ＧａＡｓ領域１６を形成する。この時、導入するｎ型不純物はｎ−ＡｌＧａＡｓ層１４を形成するための不純物と同じでよく、例えばＳｉを用いることができる。ｎ+ 高濃度ＧａＡｓ領域１６は、例えば選択エピタキシャル成長法により、あるいは基板前面にｎ+ 高濃度ＧａＡｓ層をエピタキシャル成長させた後、選択的にエッチングを行うことにより形成することができる。
【００６７】
また、ＨＦＥＴのソース／ドレイン電極領域に高濃度のｎ+ 領域を形成する場合には、ソース／ドレイン電極を形成する工程でｎ+ 高濃度ＧａＡｓ領域１６を形成してもよい。
ｎ+ 高濃度ＧａＡｓ領域１６を形成するためのエピタキシャル成長条件は、ｎ型不純物濃度が少なくとも４×１０18ｃｍ-3以上となるようにし、ｎ+ 高濃度ＧａＡｓ領域１６の膜厚は数１０ｎｍ〜１００ｎｍ程度とする。
【００６８】
次に、図６（ａ）に示すように、ゲート不純物の拡散マスクとして使用するシリコン窒化膜（ＳｉＮ膜）１７を堆積する。ＳｉＮ膜１７の膜厚は、ゲート不純物がこのＳｉＮ膜１７を通り抜けてアンドープＡｌＧａＡｓ層１５に達しないよう適切な厚さを選択する。ＳｉＮ膜１７には、ゲート不純物を導入する領域に開口部１７ａ、１７ｂ、１７ｃを設ける。これらの開口部１７ａ、１７ｂ、１７ｃの形成は、フォトリソグラフィ技術を用いたレジストパターンの形成と、例えばＣＦ4 を含む反応ガスを用いた反応性イオンエッチングや、フッ酸（ＨＦ）系エッチング液を用いたウェットエッチングを組み合わせて行う。
続いて、ゲート不純物をアンドープＡｌＧａＡｓ層１５に拡散し、ｐｎ接合ゲート５を形成する。ゲート不純物は例えばＺｎとし、ｐｎ接合ゲート５を形成するには、Ｚｎの拡散源として例えばＺｎ（Ｃ2 Ｈ5 ）2 を用いてＺｎの気相拡散を行う。
【００６９】
次に、図６（ｂ）に示すように、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。また、ＦＥＴのソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。以上により、ＨＦＥＴおよびＴＥＧの基本構造が完成する。
さらに、図４に示すように、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００７０】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、従来のＴＥＧの製造方法に、ｎ＋高濃度ＧａＡｓ領域１６を形成する工程を加えることにより、ＶＦの低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００７１】
（実施形態６）
図７は本実施形態のトランジスタ用ピンチオフ電圧測定回路の断面図である。本実施形態のトランジスタ用ピンチオフ電圧測定回路においては、深い生成再結合準位を形成する不純物をＪ1 内に導入してキャリアの生成再結合確率を高め、Ｒx を低減させている。以下に、図８〜図９を参照して本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法について説明する。
【００７２】
まず、図８（ａ）に示すように実施形態５と同様に、半絶縁性ＧａＡｓ基板１上に不純物の添加されていない高純度のアンドープＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、ｎ型不純物が添加されたｎ−ＡｌＧａＡｓ層１４、不純物の添加されていないアンドープＡｌＧａＡｓ層１５を順次形成する。これらの形成は、例えばエピタキシャル成長法により行う。導入されるｎ型不純物は例えばＳｉである。
【００７３】
次に、図８（ｂ）に示すように、アンドープＡｌＧａＡｓ層１５上にシリコン窒化膜（ＳｉＮ膜）１７を堆積した後、ＳｉＮ膜１７上の全面をレジストで被覆してから、Ｊ1 形成領域の上部に光学露光により開口部を設ける。そのレジストをマスクとしてＪ1 形成領域に例えばホウ素（Ｂ）をイオン注入し、結晶欠陥を発生させる。
【００７４】
これにより、図７において１８で示される領域に結晶欠陥が発生する。Ｂのドーズ量は、次工程でゲート不純物を拡散させた際にｐｎ接合が形成され、かつ、このｐｎ接合ゲート５の外側において、前述したＩR による電圧降下が問題にならない程度の導電性が維持されるような範囲で設定する。
その後、図９（ａ）に示すように実施形態５と同様に、ゲート不純物を導入する領域のＳｉＮ膜１７に開口部１７ａ、１７ｂ、１７ｃを設けてからゲート不純物をアンドープＡｌＧａＡｓ層１５に拡散させてｐｎ接合ゲート５を形成する。
【００７５】
さらに、図９（ｂ）に示すように実施形態５と同様に、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。さらにＨＦＥＴのソース／ドレイン領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。その後、図７に示すように、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００７６】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、深い不純物準位を形成する原子、例えばホウ素をイオン注入する工程を、従来のＴＥＧの製造方法に加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００７７】
（実施形態７）
図７は本実施形態のトランジスタ用ピンチオフ電圧測定回路の断面図である。本実施形態のトランジスタ用ピンチオフ電圧測定回路においては、不活性原子の照射によりＪ1 内に結晶欠陥を導入し、キャリアの生成再結合確率を高めてＲx を低減させている。以下に、図８〜図９を参照して本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法について説明する。
【００７８】
まず、図８（ａ）に示すように実施形態５と同様に、半絶縁性ＧａＡｓ基板１上に不純物の添加されていない高純度のアンドープＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、ｎ型不純物が添加されたｎ−ＡｌＧａＡｓ層１４、不純物の添加されていないアンドープＡｌＧａＡｓ層１５を順次形成する。これらの形成は、例えばエピタキシャル成長法により行う。導入されるｎ型不純物は例えばＳｉである。
【００７９】
次に、図８（ｂ）に示すように実施形態６と同様に、アンドープＡｌＧａＡｓ層１５上にシリコン窒化膜（ＳｉＮ膜）１７を堆積した後、ＳｉＮ膜１７上の全面をレジストで被覆してから、Ｊ1 形成領域の上部に光学露光により開口部を設ける。そのレジストをマスクとしてＪ1 形成領域に例えばアルゴン（Ａｒ）をイオン注入し、結晶欠陥を発生させる。これにより、図７において１８で示される領域（実施形態６のＢ注入領域に対応する領域）に結晶欠陥が発生する。Ａｒのドーズ量は、次工程でゲート不純物を拡散させた際にｐｎ接合が形成され、かつ、このｐｎ接合ゲートの外側において、前述したＩR による電圧降下が問題とならない程度に導電性が維持されるような範囲で設定する。
【００８０】
その後、図９（ａ）に示すように実施形態６と同様に、ｐｎ接合ゲート５の上部に例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。さらに、ＨＦＥＴのソース／ドレイン電極領域に、例えばＡｕＧｅ／Ｎｉ合金を用いたオーミック電極９を形成する。さらに、層間絶縁膜１０および金属配線１１を形成し、多層配線構造と、それを用いたインダクタやＭＩＭキャパシタなどの素子とを形成する。
【００８１】
上記の本実施形態のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、不活性原子として例えばＡｒを照射する工程を、従来のＴＥＧの製造方法に加えることにより、ＶF の低減された測定誤差の少ないトランジスタ用ピンチオフ電圧測定回路を形成することが可能になる。
【００８２】
本発明のトランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法の実施形態は、上記の説明に限定されない。例えば、ｐｎ接合にイオン注入され、結晶欠陥を発生させる原子の種類やエネルギー等は適宜変更することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００８３】
【発明の効果】
本発明のトランジスタ用ピンチオフ電圧測定回路によれば、正極側ゲート導電層のｐｎ接合で発生する電位差ＶF の最大値が減少するため、ＶF の変動に起因するＶTHの測定誤差が低減される。したがって、トランジスタ用ピンチオフ電圧測定回路と同一基板上に形成されるＪＦＥＴのＶTHを高精度に制御することが可能となる。
【００８４】
本発明のトランジスタ用ピンチオフ電圧測定回路の製造方法によれば、正極側ゲート導電層のｐｎ接合においてキャリアの再結合効率を向上させ、ＶTHの測定誤差を低減することが可能となる。
また、本発明の電界効果トランジスタの製造方法によれば、ＶTHの制御が高精度に行われた電界効果トランジスタを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明のトランジスタ用ピンチオフ電圧測定回路の等価回路図である。
【図２】（ａ）は本発明のトランジスタ用ピンチオフ電圧測定回路の断面図である。（ｂ）〜（ｅ）は本発明の実施形態１〜４に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図３】本発明の実施形態２〜４に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図４】本発明の実施形態５に係るトランジスタ用ピンチオフ電圧測定回路の断面図である。
【図５】（ａ）および（ｂ）は本発明の実施形態５に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図６】（ａ）および（ｂ）は本発明の実施形態５に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図７】本発明の実施形態６および７に係るトランジスタ用ピンチオフ電圧測定回路の断面図である。
【図８】（ａ）および（ｂ）は本発明の実施形態６および７に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図９】（ａ）および（ｂ）は本発明の実施形態６および７に係るトランジスタ用ピンチオフ電圧測定回路の製造方法の製造工程を示す断面図である。
【図１０】従来の電界効果トランジスタおよびトランジスタ用ピンチオフ電圧測定回路を表し、（ａ）は上面図、（ｂ）〜（ｅ）は製造工程を示す断面図である。
【図１１】従来のトランジスタ用ピンチオフ電圧測定回路を用いて測定されるＣＶ曲線の例である。
【図１２】従来のトランジスタ用ピンチオフ電圧測定回路の断面図および等価回路図であり、（ａ）は図５のＡ点に対応し、（ｂ）は図５のＢ点に対応する。
【図１３】従来のトランジスタ用ピンチオフ電圧測定回路の等価回路図である。
【符号の説明】
１、２１…ＧａＡｓ基板、２、２２…ｎ型チャネル層、３、６、１７、２３、２８…シリコン窒化膜、４…ｎ+ 高濃度層、５、２５…ｐｎ接合ゲート、７ａ、７ｂ、７ｃ、２４ａ、２４ｂ、２４ｃ…開口部、８、２６…ゲート電極、９、２７…オーミック電極、１０…層間絶縁膜、１１…金属配線、１２…アンドープＧａＡｓ層、１３…アンドープＡｌＧａＡｓ層、１４…ｎ−ＡｌＧａＡｓ層、１５…アンドープＡｌＧａＡｓ層、１６…ｎ+ 高濃度ＧａＡｓ領域、１８…結晶欠陥を高密度で発生させる領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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