(57)【特許請求の範囲】
【請求項１】
クロック入力端子と、
前記クロック入力端子と正電源間に、前記正電源側に第１電流制御素子を介して直列接続された第１容量と、
前記クロック入力端子と負電源間に、前記負電源側に第２電流制御素子を介して直列接続された第２容量と、
前記第１容量と並列接続された第１抵抗と、
前記第２容量と並列接続された第２抵抗と、
前記第１容量と前記第１電流制御素子との接続点に接続された、第１クロックを出力する第１出力端子と、
前記第２容量と前記第２電流制御素子との接続点に接続された、第２クロックを出力する第２出力端子と、
を備えるクロック供給バイアス回路。
【請求項２】
直列接続された前記第１容量及び前記第２容量に対して並列接続されたダイオードをさらに備え、
前記ダイオードのアノードが前記第１出力端子に接続され、前記ダイオードのカソードが前記第２出力端子に接続されることを特徴とする請求項１に記載のクロック供給バイアス回路。
【請求項３】
前記第１のクロックがＤＦＦ回路のｎＭＯＳトランジスタに供給され、前記第２のクロックがＤＦＦ回路のｐＭＯＳトランジスタに供給されることを特徴とする請求項１又は２に記載のクロック供給バイアス回路。
【請求項４】
前記第１のクロックの電圧が前記第２のクロックの電圧よりも高いことを特徴とする請求項１、２又は３に記載のクロック供給バイアス回路。
【請求項５】
前記第１のクロックの電圧を前記単相クロックの電圧よりも高くすることにより、前記第１のクロックが供給されるｎＭＯＳトランジスタのバイアスポイントのｇｍを高くし、前記第２のクロックの電圧を前記単相クロックの電圧よりも低くすることにより、前記第２のクロックが供給されるｐＭＯＳトランジスタのバイアスポイントのｇｍを高くすることを特徴とする請求項１、２又は３に記載のクロック供給バイアス回路。
【請求項６】
前記第１のクロックの電圧の最大値が正電源電圧よりも高いことを特徴とする請求項５に記載のクロック供給バイアス回路。
【請求項７】
前記第２のクロックの電圧の最小値が負電源電圧よりも低いことを特徴とする請求項５に記載のクロック供給バイアス回路。
【請求項８】
前記第１電流制御素子及び前記第２電流制御素子が共にＭＯＳトランジスタからなる定電流源である請求項１〜７のいずれか１項記載のクロック供給バイアス回路。
【請求項９】
前記第１電流制御素子及び前記第２電流制御素子が共に抵抗である請求項１〜７のいずれか１項記載のクロック供給バイアス回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のクロック供給バイアス回路と、
前記正電源と前記負電源との間に前記クロック供給バイアス回路と並列に接続され、前記第１のクロックが供給されるｎＭＯＳトランジスタと前記第２のクロックが供給されるｐＭＯＳトランジスタとを有し、前記クロック供給バイアス回路により供給される前記第１のクロック及び第２のクロックにより駆動される第１ＤＦＦ回路と、
を備える単相クロック駆動分周回路。
【請求項１１】
前記正電源と前記負電源との間に前記クロック供給バイアス回路と並列に接続された第２ＤＦＦ回路、第３ＤＦＦ回路、ＮＯＲ回路、ＮＡＮＤ回路、出力バッファ回路をさらに備え、
前記第２ＤＦＦ回路及び第３ＤＦＦ回路は、前記第１ＤＦＦ回路と同一の構成を有し、前記クロック供給バイアス回路により供給される前記第１のクロック及び第２のクロックにより駆動されることを特徴とする請求項１０に記載の単相クロック分周回路。
【請求項１２】
正電源と負電源との間にＭＯＳトランジスタにより構成される第１ＤＦＦ回路、第２ＤＦＦ回路、第３ＤＦＦ回路、ＮＯＲ回路、ＮＡＮＤ回路、出力バッファ回路及びクロック供給バイアス回路を並列接続し、前記第１ＤＦＦ回路、前記第２ＤＦＦ回路及び前記第３ＤＦＦ回路が前記クロック供給バイアス回路により供給されるクロックにより駆動される構成であって、前記クロック供給バイアス回路は、クロック入力端子と、前記クロック入力端子と正電源間に前記正電源側に第１電流制御素子を介して直列接続された第１容量と、前記クロック入力端子と負電源間に前記負電源側に第２電流制御素子を介して直列接続された第２容量と、前記第１容量と並列接続された第１抵抗と、前記第２容量と並列接続された第２抵抗と、直列接続された前記第１容量及び前記第２容量に対して並列接続されたダイオードとからなり、前記ダイオードのアノードを第１クロック出力線とし、前記ダイオードのカソードを第２クロック出力線とする構成であり、前記第１ＤＦＦ回路、前記第２ＤＦＦ回路及び前記第３ＤＦＦ回路はそれぞれ同じ回路で構成され、第１ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第１ｎＭＯＳトランジスタのドレイン及び第２ｐＭＯＳトランジスタのゲート、ゲートがデータ入力信号線及び第２ｎＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１ｎＭＯＳトランジスタのソースが前記第２ｎＭＯＳトランジスタのドレイン、ゲートが第３ｎＭＯＳトランジスタのゲート及び前記第１クロック出力線にそれぞれ接続され、前記第２ｐＭＯＳトランジスタのソースが前記正電源、ドレインが前記第３ｎＭＯＳトランジスタのドレイン及び第４ｎＭＯＳトランジスタのゲートにそれぞれ接続され、前記第２ｎＭＯＳトランジスタのソースが前記負電源に接続され、第３ｐＭＯＳトランジスタのソースが前記正電源、ドレインが前記第４ｎＭＯＳトランジスタのドレイン及び出力信号線、ゲートが前記第２クロック出力線にそれぞれ接続され、前記第３ｎＭＯＳトランジスタのソースが前記負電源に接続され、前記第４ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であり、前記ＮＯＲ回路は、第４ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第５ｎＭＯＳトランジスタのドレイン、第６ｎＭＯＳトランジスタのドレイン及び前記第１ＤＦＦ回路のデータ入力信号線、ゲートが前記第６ｎＭＯＳトランジスタのゲート及び前記第３ＤＦＦ回路の出力信号線にそれぞれ接続され、前記第５ｎＭＯＳトランジスタのゲートが信号入力端子、ソースが前記負電源にそれぞれ接続され、前記第６ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であり、前記ＮＡＮＤ回路は、第５ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第７ｎＭＯＳトランジスタのドレイン及び前記第２ＤＦＦ回路のデータ入力信号線、ゲートが前記第７ｎＭＯＳトランジスタのゲート及び前記第３ＤＦＦ回路の出力信号線にそれぞれ接続され、前記第７ｎＭＯＳトランジスタのソースが第８ｎＭＯＳトランジスタのドレインに接続され、前記第８ｎＭＯＳトランジスタのソースが前記負電源、ゲートが前記第１ＤＦＦ回路の出力信号線にそれぞれ接続される構成であり、前記出力バッファ回路は、第６ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第９ｎＭＯＳトランジスタのドレイン、第７ｐＭＯＳトランジスタのゲート、第１０ｎＭＯＳトランジスタのゲート及び第２出力信号端子、ゲートが前記第９ｎＭＯＳトランジスタのゲート、前記第２ＤＦＦ回路の出力信号線及び前記第３ＤＦＦ回路のデータ入力信号線にそれぞれ接続され、前記第９ｎＭＯＳトランジスタのソースが前記負電源に接続され、前記第７ｐＭＯＳトランジスタのドレインが前記第１０ｎＭＯＳトランジスタのドレイン及び第１出力信号端子にそれぞれ接続され、前記第１０ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であることを特徴とする単相クロック駆動分周回路。
【請求項１３】
前記第１電流制御素子及び前記第２電流制御素子が共にＭＯＳトランジスタからなる定電流源である請求項１２記載の単相クロック駆動分周回路。
【請求項１４】
前記第１電流制御素子及び前記第２電流制御素子が共に抵抗である請求項１２記載の単相クロック駆動分周回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単相クロックで駆動されるプリスケーラ（分周回路）のクロック供給バイアス回路に関し、特に、ＣＭＯＳ構造のプリスケーラのクロック供給バイアス回路に関する。
【０００２】
【従来の技術】
近年、移動体通信やブロードバンド通信向けのＲＦフロントエンドＩＣにおいては、システムＩＣ化とコストダウンの要求が強まっている。
【０００３】
従来、ＲＦフロントエンド部のＬＳＩ化には、高周波特性に優れたバイポーラトランジスタと高集積デジタル回路に適したＣＭＯＳを１チップ化することの出来るＢｉＣＭＯＳプロセスが用いられてきたが、近年のＣＭＯＳの微細化、高周波化に伴い、ＲＦ部もＣＭＯＳを使う試みが進められている。
【０００４】
ＲＦ部にもＣＭＯＳを使う利点としては、ＲＦに加え、ベースバンドまでも含めた完全な１チップシステムＩＣが実現できることと、ＢｉＣＭＯＳプロセスに比べ、より少ない工程でＩＣを製造することによるコストダウンが挙げられる。
【０００５】
ＲＦフロントエンド部には選局用の周波数シンセサイザが必要とされるが、この周波数シンセサイザはプリスケーラ、カウンタ、位相比較器、チャージポンプなどの回路から構成され、特にプリスケーラはＲＦの信号が入力されるため高周波特性が要求される。
【０００６】
従来はこの高周波のプリスケーラを実現するため、主にＢｉＣＭＯＳプロセスが用いられ、３ＧＨｚ程度の周波数までのＬＳＩ化が実現されている。
【０００７】
また、ＣＭＯＳで高速プリスケーラを実現するため、Ｅｘｔｅｎｄｅｄ  Ｔｒｕｅ−Ｓｉｎｇｌｅ−Ｐｈａｓｅ−Ｃｌｏｃｋ（Ｅ−ＴＳＰＣ）技術が高速、高集積度、低消費電力を実現できる技術として提案されてきたが、最高動作周波数は３ＧＨｚ程度に留まっていた。
【０００８】
ここで、このＥ−ＴＳＰＣ技術を用いた４／５分周プリスケーラの回路図を図１０に示す。
【０００９】
図１０に示すように、この４／５分周プリスケーラは、図中太線で示されるクロック端子ＣＬＫからクロック入力ラインを通して単相のクロック信号がＤＦＦ１のｎＭＯＳトランジスタ、Ｎ５１、Ｎ５３、ｐＭＯＳトランジスタ、Ｐ５３、ＤＦＦ２のｎＭＯＳトランジスタ、Ｎ７１、ｐＭＯＳトランジスタ、Ｐ７２、ＤＦＦ３のｎＭＯＳトランジスタ、Ｎ９１、Ｎ９３、ｐＭＯＳトランジスタ、Ｐ９３、ＮＯＲ回路のｐＭＯＳトランジスタ、Ｐ５４、ＢＵＦＦ（バッファ）回路のｎＭＯＳトランジスタ、Ｎ５９、ｐＭＯＳトランジスタ、Ｐ５７にそれぞれ入力される。このとき、単相のクロック信号のクロック電圧は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの駆動能力を最大にするために、通常図に示される正電源電圧ＶＤＤと負電源電圧ＶＳＳとの中間の電圧に設定される。
【００１０】
【発明が解決しようとする課題】
しかしながら、この単相のクロック信号のクロック電圧を使用した場合の、ＤＦＦ回路の分周特性は、入力信号周波数を２分周するときを例に挙げて説明すると、図８に示すような入力信号周波数依存性を示す。
【００１１】
図からわかるように、入力信号周波数が３．８１３ＧＨｚ以上になると分周されないことがわかる。
【００１２】
これは、近年、ＩＥＥＥ８０２．１１ａなど５ＧＨｚ帯の周波数が無線通信に利用されるようになり、ＣＭＯＳで周波数が５ＧＨｚまで動作する超高速のプリスケーラの実現が強く求められていることからすれば、周波数特性をさらに延ばす必要があることを意味している。
【００１３】
従って、入力信号周波数が３．８１３ＧＨｚまでに制限され、従来の単相のクロック信号のクロック電圧を使用した場合の、ＤＦＦ回路の分周特性では、今後のより高い入力信号周波数の要求には対応できないという問題がある。
【００１４】
本発明の目的は、単相のクロック信号のクロック電圧を使用した場合の単相クロック駆動分周回路の入力信号周波数が高くできるクロック供給バイアス回路及びそれを用いた単相クロック駆動分周回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明のクロック供給バイアス回路は、単相クロックを入力信号とし、前記入力信号を２つの第１のクロック及び第２のクロックとして出力し、前記第１のクロック及び前記第２のクロックが、前記単相クロックと同相で、かつ、互いに電圧が異なることを特徴とする。
【００１６】
本発明のさらに具体的なクロック供給バイアス回路は、クロック入力端子と、前記クロック入力端子と正電源間に前記正電源側に第１電流制御素子を介して直列接続された第１容量と、前記クロック入力端子と負電源間に前記負電源側に第２電流制御素子を介して直列接続された第２容量と、前記第１容量と並列接続された第１抵抗と、前記第２容量と並列接続された第２抵抗と、直列接続された前記第１容量及び前記第２容量に対して並列接続されたダイオードとを備え、前記ダイオードのアノードを第１のクロックの出力端子とし、前記ダイオードのカソードを第２のクロックの出力端子とすることを特徴とする。
【００１７】
本発明の具体的なクロック供給バイアス回路は、前記第１電流制御素子及び前記第２電流制御素子が共にＭＯＳトランジスタからなる定電流源である、或いは、前記第１電流制御素子及び前記第２電流制御素子が共に抵抗である。
【００１８】
次に、本発明の単相クロック駆動分周回路は、正電源と負電源との間にＭＯＳトランジスタにより構成される第１ＤＦＦ回路、第２ＤＦＦ回路、第３ＤＦＦ回路、ＮＯＲ回路、ＮＡＮＤ回路、出力バッファ回路及びクロック供給バイアス回路を並列接続し、前記第１ＤＦＦ回路、前記第２ＤＦＦ回路及び前記第３ＤＦＦ回路が前記クロック供給バイアス回路により供給されるクロックにより駆動される構成であって、
前記クロック供給バイアス回路は、
クロック入力端子と、前記クロック入力端子と正電源間に前記正電源側に第１電流制御素子を介して直列接続された第１容量と、前記クロック入力端子と負電源間に前記負電源側に第２電流制御素子を介して直列接続された第２容量と、前記第１容量と並列接続された第１抵抗と、前記第２容量と並列接続された第２抵抗と、直列接続された前記第１容量及び前記第２容量に対して並列接続されたダイオードとからなり、前記ダイオードのアノードを第１クロック出力線とし、前記ダイオードのカソードを第２クロック出力線とする構成であり、
前記第１ＤＦＦ回路、前記第２ＤＦＦ回路及び前記第３ＤＦＦ回路はそれぞれ同じ回路で構成され、
第１ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第１ｎＭＯＳトランジスタのドレイン及び第２ｐＭＯＳトランジスタのゲート、ゲートがデータ入力信号線及び第２ｎＭＯＳトランジスタのゲートにそれぞれ接続され、
前記第１ｎＭＯＳトランジスタのソースが前記第２ｎＭＯＳトランジスタのドレイン、ゲートが第３ｎＭＯＳトランジスタのゲート及び前記第１クロック出力線にそれぞれ接続され、
前記第２ｐＭＯＳトランジスタのソースが前記正電源、ドレインが前記第３ｎＭＯＳトランジスタのドレイン及び第４ｎＭＯＳトランジスタのゲートにそれぞれ接続され、
前記第２ｎＭＯＳトランジスタのソースが前記負電源に接続され、
第３ｐＭＯＳトランジスタのソースが前記正電源、ドレインが前記第４ｎＭＯＳトランジスタのドレイン及び出力信号線、ゲートが前記第２クロック出力線にそれぞれ接続され、
前記第３ｎＭＯＳトランジスタのソースが前記負電源に接続され、
前記第４ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であり、
前記ＮＯＲ回路は、
第４ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第５ｎＭＯＳトランジスタのドレイン、第６ｎＭＯＳトランジスタのドレイン及び前記第１ＤＦＦ回路のデータ入力信号線、ゲートが前記第６ｎＭＯＳトランジスタのゲート及び前記第３ＤＦＦ回路の出力信号線にそれぞれ接続され、
前記第５ｎＭＯＳトランジスタのゲートが信号入力端子、ソースが前記負電源にそれぞれ接続され、
前記第６ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であり、
前記ＮＡＮＤ回路は、
第５ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第７ｎＭＯＳトランジスタのドレイン及び前記第２ＤＦＦ回路のデータ入力信号線、ゲートが前記第７ｎＭＯＳトランジスタのゲート及び前記第３ＤＦＦ回路の出力信号線にそれぞれ接続され、
前記第７ｎＭＯＳトランジスタのソースが第８ｎＭＯＳトランジスタのドレインに接続され、
前記第８ｎＭＯＳトランジスタのソースが前記負電源、ゲートが前記第１ＤＦＦ回路の出力信号線にそれぞれ接続される構成であり、
前記出力バッファ回路は、
第６ｐＭＯＳトランジスタのソースが前記正電源、ドレインが第９ｎＭＯＳトランジスタのドレイン、第７ｐＭＯＳトランジスタのゲート、第１０ｎＭＯＳトランジスタのゲート及び第２出力信号端子、ゲートが前記第９ｎＭＯＳトランジスタのゲート、前記第２ＤＦＦ回路の出力信号線及び前記第３ＤＦＦ回路のデータ入力信号線にそれぞれ接続され、
前記第９ｎＭＯＳトランジスタのソースが前記負電源に接続され、
前記第７ｐＭＯＳトランジスタのドレインが前記第１０ｎＭＯＳトランジスタのドレイン及び第１出力信号端子にそれぞれ接続され、
前記第１０ｎＭＯＳトランジスタのソースが前記負電源に接続される構成であることを特徴とする。
【００１９】
また、上記の単相クロック駆動分周回路は、前記第１電流制御素子及び前記第２電流制御素子が共にＭＯＳトランジスタからなる定電流源である、或いは、前記第１電流制御素子及び前記第２電流制御素子が共に抵抗である。
【００２０】
【発明の実施の形態】
次に、本発明の実施形態について図１〜９を参照して説明する。図１は、クロック供給バイアス回路及びそれを用いた単相クロック駆動分周回路の全体の構成を示す回路図であり、本発明のクロック供給バイアス回路は素子レベルで示し、他はブロックで示している。また、図１に示されるように、クロック供給バイアス回路のクロックはいずれもＤＦＦ回路に入力されるので、図２には、その２つの回路の関係を素子レベルで示す回路図を示している。図３、４、５は、それぞれ図１のＮＯＲ回路、ＮＡＮＤ回路、ＢＵＦＦ回路の素子レベルの回路図である。
【００２１】
まず、図１からわかるように、ＭＣ端子に入力される入力信号がＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＮＯＲ回路、ＮＡＮＤ回路を通して最終的にＢＵＦＦ回路のＯＵＴ１端子、ＯＵＴ２端子に分周されて出力される。ＭＣは入力信号端子を表している。
【００２２】
ここで、クロック供給バイアス回路は、ｐＭＯＳダイオードＤｉと並列接続される直列接続の抵抗Ｒ１、抵抗Ｒ２及び直列接続の容量Ｃ１、容量Ｃ２、それとｐＭＯＳダイオードＤｉと正電源ＶＤＤとの間の抵抗Ｒ３及びｐＭＯＳダイオードＤｉと負電源（または、接地）ＶＳＳとの間のＲ４から構成される。容量Ｃ１及び容量Ｃ２は、それぞれＣＬＫ１及びＣＬＫ２にぶらさがる全てのトランジスタのゲート容量が無視できる程度の大きさに設計される。
【００２３】
この実施形態では、クロック供給バイアス回路中のダイオードをｐＭＯＳダイオードとしているが、ダイオードであれば何でも良く、ｎＭＯＳダイオード、接合ダイオード、ＴＦＴダイオード等でも良い。
【００２４】
また、この実施形態では、ｐＭＯＳダイオードと電源間に挿入される電流制限素子として抵抗Ｒ３、Ｒ４を用いているが、これに代えてトランジスタからなるアクティブロード、定電流源でも良い。
【００２５】
図２に示されるように、クロック供給バイアス回路のＣＬＫＩ端子に単相クロック信号ＣＬＫ０が入力されると、容量Ｃ１、容量Ｃ２により分割されて容量Ｃ１のＤｉ側にクロック信号ＣＬＫ１、容量Ｃ２のＤｉ側にクロック信号ＣＬＫ２となって現れる。クロック信号ＣＬＫ１はクロック供給バイアス回路から出力されてＤＦＦ回路のｎＭＯＳトランジスタＮ３のゲートに入力され、クロック信号ＣＬＫ２はクロック供給バイアス回路から出力されてＤＦＦ回路のｐＭＯＳトランジスタＰ３のゲートに入力される。
【００２６】
従来の単相クロックの供給方法では、ＤＦＦ回路のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲートに同じ電圧を印加していたところを、このクロック供給バイアス回路は、ＤＦＦ回路のｎＭＯＳトランジスタＮ３のゲートにはｐウェルに対してより高い電圧を、ＤＦＦ回路のｐＭＯＳトランジスタＰ３のゲートにはｎウェルに対してより低い電圧を印加できるクロック信号を供給するところに最大の特徴を有している。
【００２７】
図６は、このクロック供給バイアス回路により駆動されるＤＦＦ回路のｎＭＯＳトランジスタＮ３及びｐＭＯＳトランジスタＰ３のｇｍ特性（図６（ａ））を、従来の単相クロックにより駆動される場合の特性（図６（ｂ））と比較したグラフである。
【００２８】
図６はＶＤＤ＝＋３．０Ｖ、ＶＳＳ＝０Ｖの場合で、従来の単相クロックによる駆動方法では、クロック信号電圧は図６（ｂ）に示されるように、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ双方のｇｍが最大となるように１．５Ｖに設定されていたが、本発明のクロック供給バイアス回路による駆動方法では、図６（ａ）に示されるように、クロック信号電圧は、図６（ｂ）におけるｎＭＯＳトランジスタのｇｍ曲線及びｐＭＯＳトランジスタのｇｍ曲線が、図中太矢印で示されるように、それぞれ左、右にシフトし、従来と同じ単相のクロック信号をＣＬＫＩ端子に入力した場合、ｎＭＯＳトランジスタのｇｍとｐＭＯＳトランジスタのｇｍとを合計したトータルｇｍが、従来の５１０μΩ-1から６００μΩ-1に増大していることがわかる。
【００２９】
この効果をｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレイン電流Ｉで表現すると次のようになる。クロック信号ＣＬＫ０の電圧をＶｃｌｋ、しきい値電圧をＶth、シフト電圧をΔＶ、ゲート酸化膜単位容量をＣOX、ゲート長ｌ、ゲート幅ｗ、その他の定数ｕ0とすると、ｎＭＯＳトランジスタのドレイン電流Ｉｎ及びｐＭＯＳトランジスタのドレイン電流Ｉｐはそれぞれ次のようになる。
【００３０】
【数１】
0004717233.tif 000002
【００３１】
【数２】
0004717233.tif 000003
【００３２】
上記の式から、ｐＭＯＳトランジスタのドレイン電流ＩｐはｐＭＯＳのしきい値電圧のみに依存して変化し、ｎＭＯＳトランジスタのドレイン電流ＩｎはｐＭＯＳ及びｎＭＯＳトランジスタのしきい値電圧に依存して変化することがわかる。
【００３３】
従って、しきい値電圧の製造工程中でのばらつきを考慮すると、クロック信号電圧からのシフト電圧ΔＶは、トランジスタのオフ特性を悪化させないために、しきい値電圧は、次の関係が満たされるように設定される。
【００３４】
【数３】
0004717233.tif 000004
【００３５】
また、図７は、本発明のクロック供給バイアス回路に単相のクロック信号をＣＬＫＩ端子に入力した場合に分割されるクロック信号ＣＬＫ１、ＣＬＫ２の入力クロック信号電圧依存性を示すグラフである。本発明のクロック供給バイアス回路は、単相クロック信号により駆動されるＤＦＦ回路のｎＭＯＳトランジスタとｐＭＯＳトランジスタとが共にｇｍが大きくなるバイアスポイントを与えることができるという特徴に加えて、図からわかるように、クロック信号電圧ＣＬＫ０自体が大きくなると、容量Ｃ１及び容量Ｃ２の存在によりＣＬＫ１はＶＤＤを超え、ＣＬＫ２はＶＳＳよりも低くなるという特性も有し、ＤＦＦ回路のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲートに電源電圧よりも大きい電圧を印加することが可能であり、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを大電流で駆動させることができる。
【００３６】
次に、図８は、ＤＦＦ回路の２分周の場合の周波数特性を示しており、図８の特性で高周波域にまでフラット領域が延びている曲線が、本発明のクロック供給バイアス回路を用いて単相クロック信号により駆動されるＤＦＦ回路の周波数特性、図８の特性で低周波域でフラット領域が終わっている曲線が、従来の単相クロック信号により駆動されるＤＦＦ回路の周波数特性をそれぞれ示している。
【００３７】
図からわかるように、従来の単相クロック信号により駆動されるＤＦＦ回路の周波数特性が３．８１３ＧＨｚであったものが、本発明では、５．６２５ＧＨｚにまで延ばすことができる。
【００３８】
図９は、入力信号周波数が３．９ＧＨｚのときの分周特性を示す波形であり、、図９（ａ）は、本発明のクロック供給バイアス回路を用いた場合のＤＦＦ回路の入力信号波形（下段）及び出力信号波形（上段）、図９（ｂ）は、従来の単相クロック信号により駆動されるＤＦＦ回路の入力信号波形（下段）及び出力信号波形（上段）をそれぞれ示している。
【００３９】
この波形図からわかるように、本発明のクロック供給バイアス回路を用いた場合には２分周が完全な形で行われているのに対し、従来の単相クロック信号駆動の場合は、３分周されてしまって２分周としては使えない。
【００４０】
以上のように、本発明のクロック供給バイアス回路を用いた単相クロック駆動分周回路では、分周回路を構成するＤＦＦ回路の中において、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのｇｍが、従来の単相クロック駆動の場合と異なって、単相クロック信号をそれぞれ別に分けて従来よりも大きく設定することができるので、分周の周波数特性を従来よりも大幅に伸ばすことが可能となる。
【００４１】
【発明の効果】
以上のように、本発明のクロック供給バイアス回路を用いた単相クロック駆動分周回路では、まずクロック供給バイアス回路に入力される単相クロックをそれぞれｎＭＯＳトランジスタ駆動用クロック信号及びｐＭＯＳトランジスタ駆動用クロック信号に分割し、分割されたクロック信号を分周回路に入力させる。そして、分周回路に入力された分割クロック信号が、分周回路を構成するＤＦＦ回路の中において、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのｇｍが、従来の単相クロック駆動の場合と異なって、単相クロック信号をそれぞれ別に分けて従来よりも大きく設定するので、分周の周波数特性を従来よりも大幅に伸ばすことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態の単相クロック駆動分周回路のブロック図である。
【図２】本発明の実施形態のクロック供給バイアス回路とそれに駆動される単相クロック駆動分周回路のうちのＤＦＦ回路の回路図である。
【図３】本発明の実施形態の単相クロック駆動分周回路に用いられるＮＯＲ回路の回路図である。
【図４】本発明の実施形態の単相クロック駆動分周回路に用いられるＮＡＮＤ回路の回路図である。
【図５】本発明の実施形態の単相クロック駆動分周回路に用いられるＢＵＦＦ回路の回路図である。
【図６】本発明の実施形態の単相クロック駆動分周回路のうちのＤＦＦ回路におけるトランジスタのコンダクタンス特性を示すグラフである。
【図７】本発明の実施形態のクロック供給バイアス回路のクロック信号の入出力特性を示す信号波形である。
【図８】本発明の実施形態の単相クロック駆動分周回路のうちのＤＦＦ回路の分周特性を示すグラフである。
【図９】本発明の実施形態の単相クロック駆動分周回路のうちのＤＦＦ回路の入出力特性を示す信号波形である。
【図１０】従来の単相クロック駆動分周回路の回路図である。
【符号の説明】
Ｒ１〜Ｒ４    抵抗
Ｃ１〜Ｃ３    容量
Ｎ１〜Ｎ１０、Ｎ５１〜Ｎ６０、Ｎ７１〜Ｎ７４、Ｎ９１〜Ｎ９４    ｎＭＯＳトランジスタ
Ｐ１〜Ｐ７、Ｐ５１〜Ｐ５７、Ｐ７１〜Ｐ７４、Ｐ９１〜Ｐ９３    ｐＭＯＳトランジスタ
Ｄｉ    ダイオード
ＭＣ    入力信号端子
ＣＬＫ、ＣＬＫＩ    クロック入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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