(57)【特許請求の範囲】
【請求項１】
オン・チップ・プログラマブル回路を用いてウェハ上で複数の素子を一括検査する方法であって、各々の素子はビット・セル・アレイを有する不揮発性メモリを含み、前記方法は：
前記不揮発性メモリの行デコーダに対して、前記不揮発性メモリを通常モードで動作させるための動作電源の電源電圧と異なり、かつ所定の電圧範囲を有する検査電源の電源電圧を供給し、前記行デコーダによりワード・ラインを前記検査電源の前記電源電圧としてのワード・ライン電圧で駆動する段階であって、前記検査電源はチップ上でプログラム可能である、前記駆動する段階であって、前記動作電源の電源電圧と前記検査電源の電源電圧との間で前記ワード・ライン電圧を切り替えるための、前記チップ内の制御レジスタの第１のフィールドに記憶された指示データを読み出すこと、前記制御レジスタの第２のフィールドに記憶された前記検査電源の電源電圧のデータを読み出すことを含む、前記駆動する段階；
前記ワード・ライン電圧を前記所定の電圧範囲内の複数の電圧値の内の第１電圧値に設定する段階であって、前記複数の電圧値は前記第１電圧値、最終電圧値、および前記第１および最終電圧値の間の複数の電圧値からなる、段階；
前記不揮発性メモリ内において前記ビット・セル・アレイを読み取る段階；
ビット・セルが導通状態にあるか否かを判定する段階；
前記ワード・ライン電圧が最終電圧値であるか否かについて判定を行なう段階；
前記ワード・ライン電圧が前記最終電圧値でない場合、前記最終電圧値への方向における次の電圧値である前記複数の電圧値の内の選択された１つの電圧値へと前記検査電源の電圧値の分圧値だけ前記ワード・ライン電圧を変化させる段階；および
前記ワード・ライン電圧が前記最終電圧値を有するまで、前記ビット・セル・アレイを読み取る前記段階、前記ビット・セルが導通状態にあるか否かを判定する前記段階、前記ワード・ライン電圧が最終電圧値であるか否かについて判定を行なう前記段階、および前記ワード・ライン電圧を変化させる前記段階を繰り返す段階；
を具備し、前記不揮発性メモリにおけるスレシホルド電圧分布が前記第１電圧値から前記最終電圧値までの範囲にわたり測定されることを特徴とする方法。
【請求項２】
ビット・セル・アレイを含む不揮発性メモリを動作させる方法であって：
動作電源および前記動作電源と異なり、かつ所定の電圧範囲を有する検査電源間で選択を行なう段階であって、前記検査電源がチップ上でプログラム可能である、前記選択を行う段階であって、前記動作電源の電源電圧と前記検査電源の電源電圧との間で選択を行うための、前記チップ内の制御レジスタの第１のフィールドに記憶された指示データを読み出すこと、前記制御レジスタの第２のフィールドに記憶された前記検査電源の電源電圧のデータを読み出すことを含む、前記選択を行う段階；
前記動作電源が選択された場合、前記不揮発性メモリを動作モードで動作させる段階；
および
前記検査電源が選択された場合、前記不揮発性メモリを検査モードで動作させる段階；
を具備し、
前記検査モードにおいて、第１電圧値から最終電圧値までの前記所定の電圧範囲にわたって、前記不揮発性メモリにおける前記ビット・セル・アレイのスレシホルド電圧分布を測定し、前記電圧値は前記第１電圧値、前記最終電圧値および前記第１電圧値と前記最終電圧値との間の複数の電圧値を有し、前記不揮発性メモリを検査モードで動作させる段階は：
前記不揮発性メモリの行デコーダに対して、検査電源を選択して前記検査電源の電源電圧を供給し、前記行デコーダによりワード・ラインを前記検査電源の前記電源電圧としてのワード・ライン電圧で駆動する段階；
前記ワード・ライン電圧を前記第１電圧値に設定する段階；
前記不揮発性メモリ内において前記ビット・セル・アレイを読み取る段階；
ビット・セルが導通状態にあるか否かについて判定する段階；
前記ワード・ライン電圧が最終電圧値であるか否かについて判定を行なう段階；
前記ワード・ライン電圧が前記最終電圧値でない場合、前記最終電圧値の方向に前記検査電源の分圧値だけ、前記ワード・ライン電圧を変化させる段階；および
前記ワード・ライン電圧が前記最終電圧値を有するまで、前記ビット・セル・アレイを読み取る前記段階，前記ビット・セルが導通状態にあるか否かについて判定する前記段階，前記ワード・ライン電圧が最終電圧値であるか否かについて判定を行なう前記段階，および前記ワード・ライン電圧を変化させる前記段階を繰り返す段階；
を具備することを特徴とする方法。
【請求項３】
ビット・セル・アレイを含む不揮発性メモリを動作させる方法であって：
動作電源および前記動作電源と異なり、かつ所定の電圧範囲を有する検査電源間で選択を行なう段階であって、前記検査電源がチップ上でプログラム可能である、前記選択を行う段階であって、前記動作電源の電源電圧と前記検査電源の電源電圧との間で選択を行うための、前記チップ内の制御レジスタの第１のフィールドに記憶された指示データを読み出すこと、前記制御レジスタの第２のフィールドに記憶された前記検査電源の電源電圧のデータを読み出すことを含む、前記選択を行う段階；
前記動作電源が選択された場合、前記不揮発性メモリを動作モードで動作させる段階；および
前記検査電源が選択された場合、前記不揮発性メモリを検査モードで動作させる段階；
を具備し、
前記検査モードにおいて、前記不揮発性メモリの切迫不良を検出し、前記不揮発性メモリを検査モードで動作させる前記段階は：
動作電源を選択して前記不揮発性メモリの行デコーダに前記動作電源の電源電圧を供給し、前記行デコーダによりワード・ラインを前記動作電源の前記電源電圧としてのワード・ライン電圧で駆動する段階；
前記動作電源を前記不揮発性メモリに印加した後、前記ビット・セル・アレイから第１データ・セットを読み取る段階；
前記検査電源を選択して前記不揮発性メモリの前記行デコーダに前記検査電源の電源電圧を供給し、前記行デコーダによりワード・ラインを前記検査電源の前記電源電圧としてのワード・ライン電圧で駆動する段階；
前記ワード・ライン電圧を所定の電圧範囲内の切迫不良電圧値に設定する段階；
前記ワード・ライン電圧を前記切迫不良電圧値に設定した後、前記ビット・セル・アレイから第２データ・セットを読み取る段階；
前記第１データ・セットを前記第２データ・セットと比較する段階；および
前記第１データ・セットの前記第２データ・セットに対する比較に基づいて、切迫不良が示されたか否かについて判定を行なう段階；
を具備することを特徴とする方法。
【請求項４】
ビット・セル・アレイを含む不揮発性メモリを動作させる方法であって：
動作電源および前記動作電源と異なり、かつ所定の電圧範囲を有する検査電源間で選択を行なう段階であって、前記検査電源がチップ上でプログラム可能である、前記選択を行う段階であって、前記動作電源の電源電圧と前記検査電源の電源電圧との間で選択を行うための、前記チップ内の制御レジスタの第１のフィールドに記憶された指示データを読み出すこと、前記制御レジスタの第２のフィールドに記憶された前記検査電源の電源電圧のデータを読み出すことを含む、前記選択を行う段階；
前記動作電源が選択された場合、前記不揮発性メモリを動作モードで動作させる段階；および
前記検査電源が選択された場合、前記不揮発性メモリを検査モードで動作させる段階；
を具備し、
前記検査モードにおいて、前記不揮発性メモリの応力検査を行い、前記不揮発性メモリを検査モードで動作させる前記段階は：
前記ビット・セル・アレイを第１数値セットに初期化する段階；
ストレスを印加する段階；
前記検査電源を選択して前記不揮発性メモリの行デコーダに前記検査電源の電源電圧を供給し、前記行デコーダによりワード・ラインを前記検査電源の前記電源電圧としてのワード・ライン電圧で駆動する段階；
前記ワード・ライン電圧を所定の電圧範囲内のストレス・マージン電圧値に設定する段階；
前記ワード・ライン電圧を前記ストレス・マージン電圧値に設定した後、前記ビット・セル・アレイから第２数値セットを読み取る段階；
前記第１数値セットを前記第２数値セットと比較する段階；および
前記第１数値セットの前記第２数値セットに対する比較に基づいて、ストレス不良が発生したか否かについて判定を行なう段階；
を具備することを特徴とする方法。
【請求項５】
マイクロコントローラであって：
不揮発性メモリ・ビット・セル・アレイであって、ワード・ラインを電源電圧で駆動する行デコーダを有する、前記不揮発性メモリ・ビット・セル・アレイ；
前記行デコーダに前記電源電圧を供給するように結合された出力を有する電力スイッチ；
前記電力スイッチの第１入力に動作電源の電源電圧と異なり、かつ所定の電圧範囲を有する検査電源の電源電圧を供給するように結合された出力を有するプログラマブル電圧発生器；
前記電力スイッチの第２入力に結合された出力を有する前記動作電源；および
前記電力スイッチの制御入力に結合された第１出力を有し、前記プログラマブル電圧発生器に結合された第２出力を有し、前記プログラマブル電圧発生器によって出力される前記検査電源の電源電圧を決定する制御回路；
を具備し、
前記制御回路は、
前記不揮発性メモリが動作モードで動作する場合に前記電力スイッチに前記動作電源の電源電圧を供給させ、前記不揮発性メモリが検査モードで動作する場合に前記電力スイッチに前記検査電源の電源電圧を供給させ、
前記動作電源の電源電圧と前記検査電源の電源電圧との間で選択を行うための指示データを記憶する第１のフィールドと、前記検査電源の電源電圧のデータを記憶する第２のフィールドとを有する制御レジスタを含むことを特徴とするマイクロコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ・システムに関し、更に特定すれば、当該不揮発性メモリ・システム内においてビット・セルのスレシホルド電圧を測定する回路内技法即ちオン・チップ技術を含むメモリ・システムに関する。
【０００２】
【従来の技術】
ＮＶＭシステムにおけるビット・セルのスレシホルド電圧測定は、典型的に、外部の製品検査プラットフォーム(plat form)を使用し、例えば、入力電圧を掃引しピン上のビット・セル電圧を測定することによって、フラッシュ・メモリ内のビット・セルの電流／電圧特性を測定する。ＮＶＭシステムにおける別のビット・セルのスレシホルド電圧測定方法に、外部の製品検査プラットフォームを使用し、例えば、入力電圧を掃引しディジタル・データ出力を読み取ることによって、ビット・セルの電流／電圧特性を測定し、更に内部基準に対してビット・セル電流／電圧特性を比較するものがある。これら従来の方法双方には、検査プラットフォームが正確に制御された入力電圧を掃引することができなければならず、しかも最初の方法の場合、小さなビット・セル電流を測定できなければならないという欠点がある。
【０００３】
現在のフラッシュＥＥＰＲＯＭアレイのスレシホルド電圧分布の典型的な測定は、既存の製品検査プラットフォームを用いてデータ収集するために、複雑な外部電圧およびタイミング制御を必要とする。例えば、既存の製品検査プラットフォームは、被検査素子の同期，複雑な制御コード，およびインテリジェント検査プラットフォームを必要とし、その結果検査時間が長くなり、被検査素子のピン数が多いために、並列度が高い検査環境には適していなかった。また、既存の製品検査プラットフォームは、高精度の電源を必要とする。単一の現場テスタ(site tester)上で埋め込み型不揮発性メモリ（ＮＶＭ）を有するマイクロコントローラを検査する際に考慮すべき別の問題点には、プログラム／消去サイクルの後に生ずるデータ保持力の低下およびゲート／ドレイン・ストレスの悪化，ならびに高耐久性仕様の部品に対する潜伏性プログラム／消去耐久性欠損の識別が含まれる。
【０００４】
【発明が解決しようとする課題】
従来の単一現場テスタ上における埋め込みＮＶＭを有するマイクロコントローラの検査では、全検査コストの９０％までがフラッシュ・モジュールだけに用いられていることが示されている。５００Ｋバイト更に１Ｍバイトにも達するサイズの埋め込みＮＶＭメモリでは、品質および信頼性を維持しつつ、サイクル時間を短縮しコストを削減するために、フラッシュを検査する方法の改良および高コスト効率化が求められている。
【０００５】
本発明は、ビット・セル・アレイの制御ゲートを掃引し、ビット・セル電流／電圧特性を内部基準と比較するための、オン・チップ・ディジタル可制御精密電圧源を提供する。本発明は、内蔵型であり、並列性が高い環境における自己検査に適しており、検査工程におけるプラットフォーム・テスタ／素子のオーバーヘッドを解消することによって、スループットを向上させる。
【０００６】
【課題を解決するための手段】
先に述べたのは概要であり、したがって、必然的に、簡略化，一般化および詳細の省略がある。つまり、この概要は例示に過ぎず、全く限定を意図していないことを当業者は認めよう。本発明の他の態様，発明的特徴，および利点は、以下の詳細な説明において明白となろう。
【０００７】
本発明によれば、ビット・セル・アレイを含む不揮発性メモリを動作させる装置および方法が記載される。動作電源および検査電源間で選択が行われ、検査電源はチップ上でプログラム可能である。不揮発性メモリは、動作電源が選択された場合には、動作モードで動作し、検査電源が選択された場合には検査モードで動作する。
【０００８】
本発明の第１実施例では、不揮発性メモリを検査モードで動作させ、不揮発性メモリ内におけるスレシホルド電圧分布を第１電圧値から最終電圧値までの電圧値範囲において測定する。本発明の別の実施例では、検査モードにおける不揮発性メモリの動作は、不揮発性メモリの切迫不良(imminent failure)の早期検出を含む。本発明の更に別の実施例では、検査モードにおける不揮発性メモリの動作は、不揮発性メモリの応力検査を含む。
【０００９】
本発明の特性および利点の更なる理解は、本明細書の残りの部分および図面を参照することによって実現されよう。
【００１０】
【発明の実施の形態】
添付図面を参照することによって、本発明のより良い理解が得られ、その多数の目的，特徴，および利点は当業者には明白となろう。異なる図面における同一参照符号の使用は、同様または同一の部分を示すこととする。
【００１１】
特に指示しない限り、多数の図に同じ参照番号で現れる構造は同一である。
【００１２】
以下の記載は、本発明の一例の詳細な説明を行なうことを意図するのであり、発明自体を限定するものとは見なしてはならない。逆に、特許請求の範囲に規定した本発明の範囲内には、多数の変形が該当する可能性がある。
【００１３】
図１は、埋め込み不揮発性メモリ（ＮＶＭ）１１０モジュールを含むマイクロコントローラ１００の機能ブロック図であり、ＮＶＭ１１０モジュールは、更に、オン・チップ・プログラマブル電圧発生器（ＰＶＧ）１１４を含む。更に、マイクロコントローラ１００は、システム・バス１０４を通じてＮＶＭ１１０に接続された中央演算装置（ＣＰＵ）１０２を含む。外部バス・インターフェース１０６がシステム・バス１０４を通じてＮＶＭ１１０およびＣＰＵ１０２に接続されており、外部バス１０８を通じて、例えば、Ｉ／Ｏ素子（図示せず）のような外部素子に接続するために利用される。
【００１４】
前述の部品および素子は、ここでは、概念を明確にするための例として用いている。例えば、ＣＰＵ１０２は、マイクロプロセッサ・ユニットを含みこれには限定されないあらゆる汎用演算装置の一例として利用され、システム・バス１０４および外部バス１０８は、マルチプロセッサ・バスおよびＩ／Ｏバスを含みこれらには限定されないあらゆる処理バスの例として利用され、外部バス・インターフェース１０６は、外部バスとインターフェースするために利用されるあらゆる種類のインターフェースの一例として利用される。したがって、ここで用いる場合、これらの具体的な例は、その更に一般的なクラスを代表することを意図するものとする。更に、総じて、ここでの具体的な例の使用は、そのクラスを代表することも意図しており、かかる具体的な素子が前述のリストに含まれないことは、限定が望ましいことを示すとして解釈してはならない。
【００１５】
図２は、本発明によるＮＶＭ１１０モジュールの機能ブロック図である。ＮＶＭ１１０モジュールは、図１に示すように、マイクロコントローラ１００内に埋め込むことができ、あるいは単体のメモリ・モジュールとすることも可能である。ＮＶＭ１１０のコアは、メモリ・セルまたはビット・セル、例えば、ビット・セル１２６のアレイ１２８である。アレイ１２８は、好ましくは、フローティング・ゲート・トランジスタ・セル・アレイであり、各ビット・セル１２６は、フローティング・ゲート・トランジスタを含み、制御ゲート端子１２７がワード・ラインに接続され、ドレイン端子１２９がビット・ラインに接続され、ソース端子１３１がアースに接続されている。アレイ１２８内の個々のビット・セル１２６は、行および列に配列されており、例えば、合計１２８Ｋの３２ビット・ワードがアレイ１２８に格納される。行デコーダ１３０は、アドレス・ライン１１３からのアドレス入力をデコードし、所望のメモリ・ビット・セル１２６が位置するアレイ１２８内の行を選択する。列デコーダ１３２はアドレス・ライン１１３からのアドレス入力をデコードし、列選択部１３４をイネーブルして、所望のメモリ・ビット・セル１２６が位置するアレイ１２８内の列を選択する。列選択部１３４は、ビット・セル１２６を、複数のセンス・アンプ、例えば、センス・アンプ１４０を含むセンス・アンプ・モジュール１３８に接続する。センス・アンプ１４０は、読み取り動作の間、またはビット・セルの状態が、例えば、プログラミングまたは消去動作の後に判定されるデータ検証ステップの間に、メモリ・ビット・セル内に含まれているデータを読み取るために用いられる。例えば、センス・アンプ１４０は、ビット・セル１２６の電流値を含む、ビット・セル１２６内に含まれるデータを判定する際、ビット・セル１２６の電流値を電流基準１４２と比較する。ビット・セル１２６の電流が電流基準１４２よりも大きい場合、センス・アンプ１４０は、ビット・セル１２６を、データ出力ライン１１５上において１の論理値として読み取る。ビット・セル１２６の電流が電流基準１４２未満である場合、センス・アンプ１４０は、ビット・セル１２６を、データ出力ライン１１５上において０の論理値として読み取る。
【００１６】
アレイ１２８内のメモリ・セルのプログラミングまたは消去は、適切な時間期間にわたり適切な電圧をセルのソース，ドレインおよび制御ゲートに印加することによって行われる。これによって、電子はチャネル領域からフローティング・ゲートに潜入する、即ち、注入される。フローティング・ゲート上にある電荷量は、素子にソースおよびドレイン領域間に電流を導通させるために制御ゲート上に必要な電圧を決定する。これをビット・セルのスレシホルド電圧またはＶTと呼ぶ。導通は素子の「オン」または消去状態を表し、１の論理値に対応する。プログラム状態の「オフ」は、ソースおよびドレイン領域間に電流が導通していない状態であり、ゼロの論理値に対応する。ビット・セルのＶTを適切な値に設定することにより、１組の所与の印加電圧に対して、ビット・セルに電流を導通させるかまたは導通させないようにすることができる。このように、１組の所与の印加電圧においてビット・セルが電流を導通させるか否かについて決定することにより、ビット・セルの状態（プログラムまたは消去）を求めることができる。
【００１７】
ＮＶＭ１１０モジュールは、アレイ１２８内のビット・セルに対するプログラミングまたは消去動作を行なった後、当該ビット・セルのステータスを検証する。検証を行なうには、各ビット・セルにアクセスし、動作後にビット・セルが有するマージン（ビット・セルのＶＴおよびアース・レベル間の電圧差）を評価する。
【００１８】
ＮＶＭ１１０モジュールは、制御レジスタ１２０，行デコーダ電源スイッチ１２２，動作読み取り電源１２３，およびプログラマブル電圧発生器（ＰＶＧ）１１４を含む。ＰＶＧ１１４は、例えば、分圧器を含む。本発明によれば、ＰＶＧ１１４即ち検査電源は、チップ上または回路内にあり、制御レジスタ１２０を用いてプログラム可能である。ライン１１２におけるデータは、制御レジスタ１２０に入力値を与える。制御レジスタ１２０は、種々のビット・フィールドを含み、メモリ・アレイ１２８の読み取り動作の間に用いられるワード・ライン電源電圧を制御する。例えば、１ビット・フィールドのＶTイネーブル・フィールド１１９は、行デコーダ電源スイッチ１２２をイネーブルし、読み取り電源１２３またはＰＶＧ１１４からの出力を選択するために用いられる。行デコーダ電源スイッチ１２２からの出力は、行デコーダ１３０の電源となる。行デコーダ電源スイッチ１２２から行デコーダ１３０への電源は、選択されたワード・ライン上に駆動される電圧である。
【００１９】
本発明による不揮発性メモリを動作させる方法は、動作電源および検査電源の間で選択を行なうことを含み、検査電源は、チップ上でプログラム可能である。不揮発性メモリは、動作電源ノードが選択された場合動作モードで動作し、検査電源が選択された場合検査モードで動作する。例えば、通常の読み取り動作では、ＶTイネーブル・フィールド１１９は読み取り電源１２３の電圧出力即ち動作電源を選択し、行デコーダ１３０の電源電圧として用いる。検査モード動作では、ＶTイネーブル・フィールド１１９はＰＶＧ１１４の電圧出力即ち検査電源を選択し、行デコーダ１３０の電源電圧として用いる。
【００２０】
別のビット・フィールド、例えば、ワード・ライン電圧（ＶWL）選択フィールド１２１は、プログラマブル電圧発生器１１４の出力電圧を選択するために用いられる。ＶWL選択フィールド１２１を変更することにより、プログラマブル電圧発生器１１４の出力電圧を変化させる。検査モード動作では、プログラマブル電圧発生器１１４の出力電圧を変化させると、ビット・セル１２６の制御ゲート端子１２７に供給される電圧も変化する。
【００２１】
図３は、ワード・ライン電圧に対するビット・セルＶTの所望の分布曲線３００を示す図である。動作範囲３０４は、通常の読み取り動作の間にビット・セル制御ゲート１２７に印加される電圧である。高スレシホルド状態即ちプログラム状態にあるビット・セルは曲線３０６の分布内に位置し、低スレシホルド状態即ち消去状態にあるビット・セルは曲線３０２の分布内に位置する。高スレシホルド状態の最小値を動作範囲３０４の最大値から分離し、高スレシホルド状態におけるビット・セルからの信頼性の高い読み取りを保証する。低スレシホルド状態の最小値を動作範囲３０４の最大値から分離し、低スレシホルド状態におけるビット・セルからの信頼性のある読み取りを保証する。
【００２２】
図４は、本発明の一実施例による、メモリ・アレイ内のビット・セルのＶT分布を判定する方法を示すフロー・チャートである。ここでは、不揮発性メモリ１１０は検査モードで動作しており、ＶT分布は、例えば、第１電圧値から最終電圧値までの電圧値範囲にわたって測定される。ブロック４０２において、ＮＶＭ１１０は検査モードに構成され、図２においてＰＶＧ１１４として示される検査電源をＮＶＭ１１０に印加し、ＮＶＭを検査モードで動作するように構成することを含む。ブロック４０４において、ワード・ライン電圧を第１電圧値に設定する。メモリ・セル・アレイ１２８内のビット・セル位置は全て、ブロック４０６において読み出される。ブロック４０８において、どのビット・セルが導通状態にあるかについて判定し、更に導通ビット・セルとして読み出すビット・セルの数を判定する。判断ブロック４１２において、ワード・ライン電圧が最終電圧値にセットされているか否かについて判定を行なう。ワード・ライン電圧が未だ最終電圧値ではない場合、フローはブロック４１０に進み、最終電圧値の方向に検査電源の値の分数だけ、ワード・ライン電圧設定を変化させる。ＮＶＭ１１０内のビット・セル・アレイでは、ブロック４０６において再度読み取りが行われる。ブロック４０８において、導通ビット・セルとして読み取ったビット・セルの数を判定し、ブロック４１２においてワード・ライン電圧が最終電圧値に設定されたと判定されるまで、このプロセスを繰り返し、ブロック４１２においてワード・ライン電圧が最終電圧値に設定されたと判定された場合、プロセスは４１４において終了する。ワード・ライン電圧を連続的に読み取って変化させ、更に導通状態のビット・セルを判定することにより、またはデータ出力１１５が状態を変化させたときを判定することにより、データ出力１１５が状態を変化させた時点において各ビット・セルのＶTを判定することができ、したがって、メモリ・セル１２８内のビット・セルのＶTの分布を判定することができる。このビット・セルのＶTの分布を判定する方法は、本発明のオン・チップ・プログラマブル回路を用いてウエハ上で多数の素子を一括検査(gang testing)する場合にも適用可能である。
【００２３】
ブロック４０４において、ワード・ライン電圧を第１電圧値に設定するには、更に、制御レジスタ１２０に第１電圧値を示す第１ディジタル値をプログラムすることを含む。ブロック４１０において、ワード・ライン電圧を変化させるには、更に、制御レジスタ１２０を次のディジタル値に変更することを含み、これは制御レジスタ１２０のフィールドを増分することまたは制御レジスタ１２０のフィールドを減分することを含む可能性がある。ブロック４０８において、ビット・セルが導通状態にあるか否かについての判定は、更に、どのデータ・セルが導通状態として読み取り、ビット・セルが最初に導通したワード・ライン電圧値を格納したかについて判定すること即ち、導通状態として読み取った各ビット・セル毎に状態の変化を判定することを含む。
【００２４】
図５は、ワード・ライン電圧に対するビット・セルＶTの分布，および蓄積ＶT分布を示す図である。高スレシホルド状態即ちプログラム状態にあるビット・セルは、曲線５０６の分布内に位置し、低スレシホルド状態即ち消去状態にあるビット・セルは曲線５０２の分布内に位置する。曲線５１０は、チック・マーク(tic mark)で示されるＶTレベルを超過するビット・セルの蓄積数である。
【００２５】
図６は、本発明の別の実施例による切迫不良検出方法を示すフロー・チャートである。本発明の利点の１つは、メモリ・セル・アレイの切迫不良を簡単に、例えば、外部検査プラットフォームを用いることなく、顧客によって検出可能なことにある。本発明による不揮発性メモリ集積回路および動作方法は、並列性が高い環境における自己検査に適しており、容易に切迫不良検出が行なえる。図６は、検査モードにおいて、ＮＶＭ１１０の切迫不良を検出する実施例を示す。読み取り電源１２３として示す動作電源を選択してＮＶＭ１１０に印加し、ブロック５００において、動作電源をＮＶＭ１１０に印加した後、ビット・セル・アレイから第１データ・セットを読み取る。ブロック５０２において、ＮＶＭ１１０に対して検査モードを構成する。これは、検査電源を選択しＮＶＭ１１０に印加することを含む。ブロック５０４において、ワード・ライン電圧を切迫不良電圧値に設定し、次いでブロック５０６において、ビット・セル・アレイを再度読み取り、ビット・セル・アレイから第２データ・セットを与える。ブロック５０８において、第１データ・セットを第２データ・セットと比較する。判断ブロック５１０において判断を行い、第１データ・セットの第２データ・セットに対する比較に基づいて、切迫不良が示されたか否かについて判定する。例えば、第１データ・セットおよび第２データ・セットの比較により、データが一致しないことが示された場合、ブロック５１２における切迫不良の可能性を示す。
【００２６】
第１データ・セットおよび第２データ・セットが一致した場合、切迫不良は示されない。ブロック５０４において設定された切迫不良電圧値が高電圧値である場合、ブロック５１４において、ワード・ライン電圧を切迫不良低電圧値に設定する。しかしながら、ブロック５０４において設定した切迫不良電圧値が切迫不良低電圧値である場合、ブロック５１４において設定した切迫不良電圧値は高電圧値となる。ブロック５１６において、第３データ・セットをビット・セル・アレイから読み取る。ブロック５１８において、第１データ・セットを第３データ・セットと比較し、ブロック５２０において、第１データ・セットの第３データ・セットに対する比較に基づいて、切迫不良が示されているか否かについて判定を行なう。ブロック５２０の判定において、第１データ・セットおよび第３データセットが一致しない場合、ブロック５１２において切迫不良の可能性が示される。しかしながら、判断ブロック５２０において、第１データ・セットおよび第３データ・セットが一致した場合、プロセスはブロック５２２において終了する。第１データ・セット，第２データ・セットおよび第３データ・セットは、動作電源をＮＶＭ１１０に印加した後にビット・セル・アレイから読み取った第１の値，ワード・ライン電圧を切迫不良電圧値に設定した後にビット・セル・アレイから読み取った第２の値，およびワード・ライン電圧を切迫不良電圧値に設定した後にビット・セル・アレイから読み取った第３の値をそれぞれ含むことができる。第１データ・セット，第２データ・セットおよび第３データ・セットは、第１の値のチェックサム，第２の値のチェックサム，および第３の値のチェックサムをそれぞれ含むことも可能である。
【００２７】
図７は、ワード・ライン電圧に対するビット・セルＶTの分布を示し、更に動作範囲および検出スレシホルド双方を示す図である。動作範囲７０４は、通常動作の間ビット・セル制御ゲート１２７に印加される電圧である。高スレシホルド状態即ちプログラム状態のビット・セルは、曲線７０６の分布内に位置し、低スレシホルド状態即ち消去状態のビット・セルは、曲線７０２の分布内に位置する。切迫不良低電圧値は、ＶIFLとして示し、切迫不良高電圧値はＶIFHとして示す。高電圧または定電圧いずれでも、切迫不良電圧が動作範囲７０４に近づく程、切迫不良の可能性に対して反応するために許される時間は少なくなる。逆に、切迫不良電圧が動作範囲７０４から遠ざかる程、切迫不良の可能性に対して反応するために許される時間は長くなる。ＶIFLに対する許容範囲は、低スレシホルド状態７０２の最大値から７０４の動作範囲の最小値までであり、ＶIFHに対する許容範囲は、高スレシホルド状態７０６の最小値から動作範囲７０４の最大値までである。
【００２８】
図８は、本発明にしたがって、不揮発性メモリ・アレイ内に含まれるビット・セルの選択応力検査による合格不合格基準を判定する方法を示すフローである。ブロック８００において、ビット・セル・アレイを第１数値セットに初期化する。これは、例えば、低ＶTおよび高ＶTを含む。次にＮＶＭ１１０のビット・セル・アレイに応力を印加する。応力は、例えば、温度加速応力および電圧加速応力，またはこれらの応力の組み合わせを含む。ブロック８０４において、検査電源を選択し、これをＮＶＭ１１０に印加することによって、ＮＶＭ１１０を検査モードに構成する。ブロック８０６において、ワード・ライン電圧を応力マージン電圧値に設定する。次に、ブロック８０８において、ワード・ライン電圧を応力マージン電圧値に設定した後に、ビット・セル・アレイから第２数値セットを読み取る。応力マージン電圧値は、通常電圧値と低スレシホルド状態または高スレシホルド状態のいずれかのスレシホルド状態との間の範囲において選択する。判断ブロック８１０において、第１数値セットを第２数値セットと比較し、第１数値セットの第２数値セットに対する比較に基づいて、応力不良が示されているか否かについて判定を行い、合格／不合格基準を与える。ＮＶＭ１１０が応力検査に合格しなかった場合、ブロック８１４において不良を示し、プロセスはブロック８１６において終了する。ＮＶＭ１１０が応力検査に合格した場合、判断ブロック８１２において追加の応力検査を選択することができ、その場合プロセスはブロック８００に戻り、ＮＶＭ１１０アレイを初期化し、ブロック８０２において新たな応力を加える。ブロック８１０において、例えば、第１数値セットおよび第２数値セットの比較により、第１数値セットおよび第２数値セットが一致しないことが示された場合、ブロック８１４において、例えば、応力不良が示される。応力不良を判定するステップは、本発明のオン・チップ・プログラマブル回路を用いて、ウエハ上における多数の素子の一括検査にも適用することができる。
【００２９】
図９は、ワード・ライン電圧に対するビット・セルＶTの分布を示し、選択した応力検査に対する不良レベルを示す図である。初期化導通状態におけるビット・セルは、曲線９０２の分布内に位置することが示されている。応力Ｘ，応力Ｙおよび応力Ｚに対する応力マージンの読み取りは、ワード・ライン電圧値上にも示されている。応力ＸをＮＶＭ１１０のビット・セルに印加した後、ビット・セルは曲線９０４の分布内に位置することが示されている。ビット・セルのデータ値は、分布曲線９０４によって予期されかつ図示されたように移動しなければならない。さもないと、応力Ｘに対する不良が示される。非導通即ち高ＶT状態に初期化されたビット・セルは、曲線９０６の分布内に位置し、応力Ｙを加えた後、曲線９０８の分布内に位置しなければならない。さもないと、応力Ｙに対する応力不良が示される。
【００３０】
図４、図６および図８は、本発明の一実施例によるモジュールの動作，ならびに不揮発性メモリ・モジュールの動作および検査方法のフロー・チャートを示す。ここで論ずる動作は、コンピュータ・システムのユーザによって、または特定用途ハードウエア・モジュールによって実行されるステップによって直接入力されるコマンドで構成することができるが、好適実施例はソフトウエア・モジュールによって実行されるステップを含むことは認められよう。ここで言及するステップの機能性は、モジュールまたはモジュールの一部の機能性に対応する。
【００３１】
ここで言及する動作は、モジュールまたはモジュールの一部（例えば、ソフトウエア，ファームウエアまたはハードウエア・モジュール）とすることも可能である。例えば、ここに記載する実施例はソフトウエア・モジュールおよび／または手作業で入力するユーザ・コマンドを含むが、種々のモジュール例としては、特定用途ハードウエア・モジュールも可能である。ここで論ずるソフトウエア・モジュールは、スクリプト，バッチまたはその他の実行可能ファイル，あるいはかかるファイルの組み合わせおよび／または一部を含むことも可能である。ソフトウエア・モジュールは、コンピュータ読み取り可能媒体上にエンコードされたプログラム，またはそのサブルーチンを含むことができる。例えば、本発明は、不揮発性メモリへのアクセスを制御する、コンピュータ・プログラム生産物をエンコードしたコンピュータ読み取り可能媒体を含むことができる。コンピュータ・プログラム生産物は、第１データ処理システム上で実行可能であり、動作電源ノードおよび検査電源ノード間で選択するための第１命令を含み、検査電源ノードは、チップ上でプログラム可能である。第２命令は、第１データ処理システム上で実行可能であり、動作電源ノードが選択された場合、不揮発性メモリを動作モードで動作させる。第３命令は、第１データ処理システム上で実行可能であり、検査電源ノードが選択された場合、不揮発性メモリを検査モードで動作させる。
【００３２】
加えて、モジュール間の境界は単に例示に過ぎず、代替実施例では、モジュールの併合や、あるいは代わりにモジュールの機能性の分解も可能であることを当業者は認めよう。更に、代替実施例では、特定のモジュールまたはサブモジュールの多数のインスタンスを組み合わせることも可能である。更に叉、代表的な実施例に記載した動作は例示のために過ぎないことも当業者は認めよう。本発明にしたがって、動作を組み合わせたり、あるいは動作の機能性を追加の動作内に分散することも可能である。更に、回路図内の回路要素および論理ブロック間の境界は単に例示に過ぎないこと、および代替実施例では、論理回路または回路要素の併合，あるいは代わりに種々の論理ブロックまたは回路要素上における機能性の分解も可能であることを当業者は認めよう。
【００３３】
前述の説明は、本発明の実施例を余すことなく網羅したリストを提示することを意図したものではない。代表的な実施例の一部およびその代表的な変形について概要を説明しようとしたのであるが、他の実施例および／または変形も、特許請求の範囲内に規定した本発明の範囲に含まれることとする。
【図面の簡単な説明】
【図１】埋め込み不揮発性メモリ・モジュールを含むマイクロコントローラの機能ブロック図。
【図２】本発明による不揮発性メモリ・モジュールの機能ブロック図。
【図３】ビット・セルのスレシホルド電圧（ＶT）のワード・ライン電圧に対する分布を示す図。
【図４】本発明によるメモリ・アレイ内におけるビット・セルのＶT分布を判定する方法を示すフロー・チャート。
【図５】ワード・ライン電圧に対するビット・セルのスレシホルド電圧（ＶT）の分布，および蓄積ＶT分布を示す図。
【図６】本発明による切迫不良検出方法を示すフロー・チャート。
【図７】ワード・ライン電圧に対するビット・セルのＶTの分布を示し、動作範囲および検出スレシホルド双方を示す図。
【図８】本発明にしたがってメモリ・セル内に含まれるビット・セルの選択応力検査による合格／不合格基準を決定する方法を示すフロー・チャート。
【図９】ワード・ライン電圧に対するビット・セルＶTの分布を示し、選択応力検査に対する不良レベルを示す図。
【符号の説明】
１００    マイクロコントローラ
１０２    中央演算装置（ＣＰＵ）
１０４    システム・バス
１０６    外部バス・インターフェース
１０８    外部バス
１１０    埋め込み不揮発性メモリ（ＮＶＭ）
１１２    データ入力ライン
１１３    アドレス・ライン
１１４    オン・チップ・プログラマブル電圧発生器（ＰＶＧ）
１１５    データ出力ライン
１１９    ＶTイネーブル・フィールド
１２０    制御レジスタ
１２１    ＶWL選択フィールド
１２２    行デコーダ電源スイッチ
１２３    動作読み取り電源
１２６    ビット・セル
１２７    制御ゲート端子
１２８    アレイ
１２９    ドレイン端子
１３０    行デコーダ
１３１    ソース端子
１３２    列デコーダ
１３４    列選択部
１３８    センス・アンプ・モジュール
１４０    センス・アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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