(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板に素子分離領域を形成し、第１及び第２の領域を画定する工程と、
（ｂ）前記第１の領域上にフローティングゲート構造用積層となるトンネル酸化膜と、第１のシリコン層と、上部ゲート絶縁層を形成する工程と、
（ｃ）前記フローティングゲート構造用積層上方と前記第２の領域上方にゲート電極用導電層とハードマスク用絶縁層の積層を形成する工程と、
（ｄ）前記ハードマスク用絶縁層をゲート電極形状にパターニングする工程と、
（ｅ）前記第２の領域をレジストでマスクし、前記第１の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層と前記フローティングゲート構造用積層とをエッチングし、フローティングゲート構造とコントロールゲート構造とをパターニングする工程と、
（ｆ）少なくともフローティングゲート構造の側壁に熱酸化膜を形成する工程と、
（ｇ）前記第１の領域をレジストでマスクし、前記第２の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層をエッチングし、絶縁ゲート構造をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項２】
（ａ）半導体基板に素子分離領域を形成し、第１及び第２の領域を画定する工程と、
（ｂ）前記第１の領域上にフローティングゲート構造用積層となるトンネル酸化膜と、第１のシリコン層と、その上の窒化膜とを含む絶縁積層を形成する工程と、
（ｃ）前記フローティングゲート構造用積層上方と前記第２の領域上方にゲート電極用導電層とハードマスク用絶縁層の積層を形成する工程と、
（ｄ）前記ハードマスク用絶縁層をゲート電極形状にパターニングする工程と、
（ｅ）前記第２の領域をレジストでマスクし、前記第１の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層と前記フローティングゲート構造用積層とをエッチングし、フローティングゲート構造とコントロールゲート構造とをパターニングする工程と、
（ｆ）少なくともフローティングゲート構造の側壁に熱酸化膜を形成する工程と、
（ｇ）前記第１の領域をレジストでマスクし、前記第２の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層をエッチングし、絶縁ゲート構造をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項３】
前記工程（ａ）が第３の領域も画定し、前記工程（ｃ）が前記第２の領域に第１の厚さのゲート絶縁膜、前記第３の領域に前記第１の厚さより厚い第２の厚さのゲート絶縁膜を形成し、その上に前記ゲート電極用導電層とハードマスク用絶縁層を積層する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）が、前記第３の領域でも前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層をエッチングし、高電圧用絶縁ゲート電極をパターニングし、前記工程（ｆ）が高電圧用絶縁ゲート電極側壁にも酸化膜を形成する請求項３記載の半導体装置の製造方法。
【請求項５】
（ａ）半導体基板に素子分離領域を形成し、第１、第２、第３の領域を画定する工程と、
（ｂ）前記第２の領域に低抵抗領域を形成する工程と、
（ｃ）前記第１、第２、第３の領域上に絶縁膜と導電層とハードマスク用絶縁層との積層を形成する工程と、
（ｄ）前記ハードマスク用絶縁層を前記第１および第２の領域上に延在するフローティングゲート電極形状と前記第３の領域上の絶縁ゲート電極形状にパターニングする工程と、
（ｅ）前記第３の領域をレジストでマスクし、前記第１及び第２の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記導電層をエッチングし、前記第１の領域から前記第２の領域上に延在するフローティングゲート電極をパターニングする工程と、
（ｆ）前記フローティングゲート構造の側壁に熱酸化膜を形成する工程と、
（ｇ）前記第１及び第２の領域をレジストでマスクし、前記第３の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記導電層をエッチングし、絶縁ゲート電極をパターニングする工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
本発明は、半導体装置の製造方法に開し、例えば不揮発性メモリセルトランジスタと論理セルトランジスタを含む周辺回路とを含む半導体装置の製造方法に関する。
【背景技術】
電気的に書き換え可能な不揮発性メモリとして、チャネルとなる半導体領域上に、電荷保持機能を有するフローティングゲート構造、フローティングゲート構造を介してチャネルに電界を印加するコントロールゲート構造を積層した構成が知られている。フローティングゲート構造は、絶縁層で絶縁されたシリコン層、または電荷蓄積機能を有する窒化膜を形成する酸化膜と窒化膜と酸化膜の積層を含んで形成される。
フローティングゲート構造に選択的に電子を注入することにより、プログラム（書き込み）を行う。コントロールゲート構造に所定の電圧を印加した時、フローティングゲート構造の電荷の有無により、チャネルの導電度が変わリ、書き込んだ情報を読み出すことができる。フローティングゲート構造から電子を排出することにより、書き込んだ情報を消去できる。フローティングゲート構造に書き込まれた電荷のリークを減少させるため、フローティングゲート構造の側壁は良質の絶縁膜で覆うことが好ましい。例えば絶縁層で挟ま
れたシリコン層でフローティング電極を形成し、その側壁を熱酸化する。熱酸化膜等の良質な絶縁膜で包み込まれたフローティングゲート電極は、電荷保持特性を向上させる。酸化膜・窒化膜・酸化膜でフローティングゲート構造を形成する場合も、側面を酸化膜等で覆うことにより電荷保持特性を向上させることができる。
システムＬＳＩ等の半導体集積回路装置は、集積度を向上させると共に、不揮発性メモリ、その駆動用の高電圧絶縁ゲート電界効果（ＭＯＳと略記する）トランジスタ、論理回路用低電圧ＭＯＳトランジスタ等の複数種類の半導体素子を含んで構成される。論理回路用低電圧ＭＯＳトランジスタは、動作速度を向上させるため、ゲート長を短くすると共に、ゲート絶縁膜を薄くして形成される。
半導体集積回路の製造プロセスは、なるべく同一プロセスを複数種類の半導体素子の製造に兼用するように設計される。例えば、ＭＯＳトランジスタのゲート電極は、不揮発性メモリ素子のコントロールゲート電極と同一のシリコン層で形成される。
フローティングゲート電極の側壁を熱酸化するプロセスにおいては、ＭＯＳトランジスタのゲート電極の側壁も熱酸化されてしまう。熱酸化の際、シリコン基板とその上の絶縁膜との界面、シリコン層と絶縁膜の界面にも酸化種が侵入し、バーズビークと呼ばれる酸化領域を形成する。
低電圧用ＭＯＳトランジスタは、ゲート長を短くし、薄いゲート絶縁膜を用いて形成される。ゲート絶縁膜端部にバーズビークが発生すると、ゲート電極端部下のゲート絶縁膜が厚くなり、ＭＯＳトランジスタの駆動電流を低下させる。
また、不揮発性メモリの積層ゲート構造とＭＯＳトランジスタの単層ゲート構造は別マスクを用いた別プロセスでパターニングされる。このため、マスク合わせ余裕は重畳される。１回のマスク合わせ余裕を０．２μｍとすると、２回のマスク合わせ余裕は０．２８μｍとなる。マスク合わせ余裕の増大は高集積化の妨げとなる。
特開平１０−２２３７８２は、コントロールゲート電極を基板内の拡散領域で形成する不揮発性メモリ素子を提案している。半導体基板にコントロールゲートとして機能する低抵抗領域を形成し、メモリトランジスタのチャネル領域上方からコントロールゲート電極として機能する低抵抗領域上方に延在するフローティングゲート電極を形成する。コントロールゲート電極は、メモリトランジスタのソース／ドレイン領域と同一工程で形成でき、不揮発性メモリの製造工程が簡単化できる。
【特許文献１】
特開平１０−２２３７８２号公報
【発明の開示】
本発明の目的は、保持能力の高いメモリ素子と、駆動電流の高い絶縁ゲートを有する電界効果トランジスタとを有する半導体装置の製造方法を提供することである。
本発明の他の目的は、このような半導体装置を高精度で製造する半導体装置の製造方法を提供することである。
本発明の他の目的は、このような半導体装置を効率的に製造する半導体装置の製造方法を提供することである。
本発明の一観点によれば、
（ａ）半導体基板に素子分離領域を形成し、第１及び第２の領域を画定する工程と、
（ｂ）前記第１の領域上にフローティングゲート構造用積層となるトンネル酸化膜と、第１のシリコン層と、上部ゲート絶縁層を形成する工程と、
（ｃ）前記フローティングゲート構造用積層上方と前記第２の領域上方にゲート電極用導電層とハードマスク用絶縁層の積層を形成する工程と、
（ｄ）前記ハードマスク用絶縁層をゲート電極形状にパターニングする工程と、
（ｅ）前記第２の領域をレジストでマスクし、前記第１の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層と前記フローティングゲート構造用積層とをエッチングし、フローティングゲート構造とコントロールゲート構造とをパターニングする工程と、
（ｆ）少なくともフローティングゲート構造の側壁に熱酸化膜を形成する工程と、
（ｇ）前記第１の領域をレジストでマスクし、前記第２の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層をエッチングし、絶縁ゲート構造をパターニングする工程と、
を含む半導体装置の製造方法
が提供される。
本発明の他の観点によれば、
（ａ）半導体基板に素子分離領域を形成し、第１及び第２の領域を画定する工程と、
（ｂ）前記第１の領域上にフローティングゲート構造用積層となるトンネル酸化膜と、その上の窒化膜とを含む絶縁積層を形成する工程と、
（ｃ）前記フローティングゲート構造用積層上方と前記第２の領域上方にゲート電極用導電層とハードマスク用絶縁層の積層を形成する工程と、
（ｄ）前記ハードマスク用絶縁層をゲート電極形状にパターニングする工程と、
（ｅ）前記第２の領域をレジストでマスクし、前記第１の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層と前記フローティングゲート構造用積層とをエッチングし、フローティングゲート構造とコントロールゲート構造とをパターニングする工程と、
（ｆ）少なくともフローティングゲート構造の側壁に熱酸化膜を形成する工程と、
（ｇ）前記第１の領域をレジストでマスクし、前記第２の領域で前記ハードマスク用絶縁層をエッチングマスクとし、前記ゲート電極用導電層をエッチングし、絶縁ゲート構造をパターニングする工程と、
を含む半導体装置の製造方法
が提供される。
【図面の簡単な説明】
図１Ａ〜１Ｎは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図２は、第１の実施例により製造されたゲート電極の構造を拡大して示す断面図である。図３Ａ、３Ｂは、不揮発性メモリ素子の動作を説明するダイアグラムである。
図４Ａ〜４Ｄは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図５Ａ〜５Ｅは、本発明の第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図６Ａ〜６Ｅは、本発明の第４の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図７Ａ〜７Ｇは、単層ゲート電極を有する半導体不揮発メモリ素子の構成とその動作を概略的に説明する平面図及び断面図である。
図８Ａ〜８Ｅは、本発明の第５の実施例による半導体装置の製造方法の主要工程を概略的に示す断面図である。
図９Ａ〜９Ｄは、本発明の第６の実施例による半導体装置の製造方法の主要工程を概略的に示す断面図である。
【発明を実施するための最良の形態】
以下、図面を参照して本発明の実施例を説明する。
書き換え可能不活性半導体メモリは、プログラム及び消去に高電圧を必要とする。プログラム回路及び消去回路を不揮発性メモリ回路に集積化すると、高電圧電界効果（ＭＯＳと略記する）トランジスタを集積化する必要がある。論理回路は消費電力低減のため、低電圧ＭＯＳトランジスタで構成される。不揮発性メモリ回路と論理回路を集積化すると、低電圧ＭＯＳトランジスタを集積化する必要も生じる。
【実施例１】
図１Ａ〜１Ｎは、本発明の第１の実施例による半導体装置の製造法を示す断面図である。図１Ａに示すように、シリコン基板等の半導体基板１の１表面にシャロートレンチ２を形成し、絶縁膜で埋め込み、表面上の絶縁膜を除去することによりシャロートレンチアイソレーション（ＳＴＩ）３を形成する。素子分離領域は局所酸化（ＬＯＣＯＳ）で形成する
こともできる。ＳＴＩで囲まれた領域ＡＲ１、ＡＲ２、ＡＲ３が画定される。領域ＡＲ１は、不揮発性メモリ素子を形成する領域であり、領域ＡＲ２は、論理回路の低電圧ＭＯＳトランジスタを形成する領域であり、領域ＡＲ３は、不揮発性メモリ素子を制御するための高電圧ＭＯＳトランジスタを形成する領域である。
半導体基板１を８００℃〜１１００℃に加熱し、酸化性雰囲気中で厚さ６ｎｍ〜１２ｎｍの熱酸化膜４を形成する。この熱酸化膜４は、不揮発性メモリ素子のトンネル酸化膜を構成する。
図１Ｂに示すように、不揮発性メモリ素子のフローティングゲート電極として機能する、ｎ型不純物として燐を１×１０２０ｃｍ−３〜３×１０２１ｃｍ−３ドープしたアモルファスシリコン膜５を厚さ５０ｎｍ〜１００ｎｍ化学気相堆積（ＣＶＤ）によりトンネル酸化膜４の上に形成する。なお、ノンドープのアモルファスシリコン膜を形成した後、イオン注入で燐をドープしてもよい。
アモルファスシリコン膜５の上に、温度７００℃〜８００℃のＣＶＤで、厚さ４ｎｍ〜８ｎｍのシリコン酸化膜６、温度６５０℃〜８００℃のＣＶＤで、厚さ５ｎｍ〜１０ｎｍのシリコン窒化膜７を形成する。酸化性雰囲気中９００℃〜１０００℃でシリコン窒化膜７の表面に厚さ３ｎｍ〜１０ｎｍの熱酸化膜８を形成する。以上およびその後の加熱処理によりアモルファスシリコン膜は多結晶シリコン膜に変換される。このようにして、シリコン膜５の上に酸化膜−窒化膜−酸化膜（ＯＮＯ膜）の積層を形成する。
図１Ｃに示すように、領域ＡＲ１の表面をレジストマスク９で覆い、領域ＡＲ２、ＡＲ３のＯＮＯ膜、シリコン膜５、トンネル酸化膜４をエッチングで除去する。領域ＡＲ２、ＡＲ３においては、シリコン表面が露出する。その後、レジストマスク９は除去する。
図１Ｄに示すように、露出したシリコン表面上に厚さ１０ｎｍ〜５０ｎｍの熱酸化膜を８００℃〜１１００℃の熱酸化で形成する。この熱酸化膜は、次に形成する熱酸化膜とのたし算で、高電圧ＭＯＳトランジスタのゲート酸化膜を構成する。領域ＡＲ２の熱酸化膜をエッチングで除去する。次に、温度７００℃〜１１００℃の熱酸化により、領域ＡＲ２の表面上に厚さ１．５ｎｍ〜８ｎｍの熱酸化膜１２を形成する。この熱酸化膜は低電圧ＭＯＳトランジスタのゲート酸化膜を構成する。
このようにして、領域ＡＲ２には低電圧ＭＯＳトランジスタに適した薄いゲート酸化膜、領域ＡＲ３には高電圧ＭＯＳトランジスタに適した厚い酸化膜が形成される。
図１Ｅに示すように、ｎ型不純物として燐を５×１０２０ｃｍ−３〜５×１０２１ｃｍ−３ドープした厚さ１５０ｎｍ〜２５０ｎｍのアモルファスシリコン膜１４をＣＶＤによりシリコン基板表面上に形成する。ノンドープのアモルファスシリコン膜を形成した後、イオン注入で燐をドープしてもよい。
低抵抗化が望ましい場合は、アモルファスシリコン膜の上にタングステンシリサイド（ＷＳｉ）膜を厚さ１００ｎｍ〜２００ｎｍＣＶＤで成長することもできる。
さらに、ハードマスク層としてプラズマ窒化膜１５を厚さ２０ｎｍ〜１５０ｎｍ成長する。プラズマ窒化膜に代え、プラズマ酸化窒化膜、プラズマ酸化膜等のハードマスク層を用いることもできる。このようにして、ゲート電極となる導電層とその上のハードマスク層の積層を形成する。ハードマスク層１５の上に、ゲート電極形状のレジストパターン１６を形成する。
図１Ｆに示すように、レジストパターン１６をエッチングマスクトし、その下のハードマスク層１５をエッチングする。ハードマスク層１５がゲート電極形状にパターニングされる。その後レジストパターン１６は除去する。
図１Ｇに示すように、領域ＡＲ２、ＡＲ３をレジストマスク１７で覆い、領域ＡＲ１においてハードマスク１５をエッチングマスクとし、シリコン層１４、ＯＮＯ膜６、７、８、シリコン層５をエッチングする。不揮発性メモリ素子のゲート電極がパターニングされる。その後レジストマスク１７は除去する。
図１Ｈに示すように、酸化性雰囲気中で基板を８００℃〜９００℃に加熱し、露出したシリコン層側壁上に厚さ３ｎｍ〜１０ｎｍの熱酸化膜１８を形成する。この時、シリコン層５、１４の側壁が熱酸化されると共に、シリコン基板１、シリコン層５，１４と絶縁層の
界面に酸化種が侵入し、絶縁層端部にバーズビークが形成される。
領域ＡＲ２、ＡＲ３においてはシリコン層１４の表面上に酸化膜１８が形成される。シリコン基板１表面はゲート酸化膜１１，１２、シリコン膜１４で覆われており、酸化が防止される。
図２は、不揮発性メモリ素子とＭＯＳトランジスタとのゲート電極構造を拡大して示す。酸化膜４，６，８の端部にバーズビークが形成されているが、酸化膜１２（１１）にはバーズビークは生じていない。
図１Ｉに示すように、領域ＡＲ２、ＡＲ３表面をレジストマスク１９で覆い、領域ＡＲ１において燐イオンを加速エネルギ３０ｋｅＶ〜７０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２でイオン注入して低濃度ｎ型領域２１を形成する。図ではゲート電極の片側のみに低濃度ｎ型領域２１を形成する場合を示したが、両側に形成してもよい。
さらに砒素イオンを加速エネルギ３０ｋｅＶ〜６０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜７×１０１５ｃｍ−２注入して、高濃度ｎ型領域２２を形成する。このようにして、ゲート電極両側に高不純物濃度のソース／ドレイン領域２２、少なくともその１方を取り囲む低濃度のｎ型領域２１が形成される。低濃度のｎ型領域２１は、シリコン層５から電荷を引きぬく際に効率を上げる機能を有する。
図１Ｊに示すように、領域ＡＲ１をレジストマスク２３で覆い、領域ＡＲ２、ＡＲ３において、ハードマスク１５をエッチングマスクとしシリコン層１４をエッチングする。領域ＡＲ２、ＡＲ３においてゲート電極がパターニングされる。その後レジストマスク２３は除去する。
図１Ｋに示すように、領域ＡＲ２、ＡＲ３のゲート電極をパターニングした後、イオン注入を行ない、ソース／ドレイン領域の低濃度エクステンション２５を形成する。ＣＭＯＳ回路を形成する場合は、マスクを用いてｐチャネル領域、ｎチャネル領域を選択的に露出し、ｐ型不純物、ｎ型不純物を打ち分ける。
図１Ｌに示すように、シリコン基板表面上に酸化シリコン膜等の絶縁膜をＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行うことにより平坦表面上の絶縁膜を除去してゲート構造側壁上にサイドウォールスペーサ２６を形成する。ゲート電極上のハードマスク層１５が残っている場合は、エッチングで除去する。
図１Ｍに示すように、領域ＡＲ１をレジストマスク２７で覆い、領域ＡＲ２、ＡＲ３に高濃度の不純物をイオン注入し、高濃度ソース／ドレイン領域２８を形成する。ＣＭＯＳ回路の場合は、ｎチャネル領域とｐチャネル領域で不純物を打ち分けることは上述同様である。その後レジストマスク２７は除去する。イオン注入した不純物はアニール処理で活性化する。これらの熱処理により、シリコン層１４も多結晶シリコン層になる。
図１Ｎに示すように、基板表面上にＣｏ膜を堆積し、シリサイド化反応を行なわせることにより、シリコン表面にＣｏＳｉ膜２９を形成する。未反応Ｃｏは除去する。その後、基板表面上に層間絶縁膜３０を形成し、化学機械研磨（ＣＭＰ）により表面を平坦化した後レジストマスクを用いてコンタクト孔を形成する。コンタクト孔を埋めるバリアメタル層、Ｗ層を堆積し、平坦表面上のメタル層をＣＭＰにより除去し、Ｗプラグ３１を形成する。
このようにして、領域ＡＲ１に不揮発性メモリ素子、領域ＡＲ２に低電圧ＭＯＳトランジスタ、領域ＡＲ３に高電圧ＭＯＳトランジスタが形成される。ＭＯＳトランジスタではバーズビークの発生を防止したので、高い駆動特性が保たれる。各半導体素子のゲート電極は１回のマスク工程で位置決めされているので、位置合わせ余裕が小さい。
図２は、上述の工程により形成された不揮発性メモリ素子のゲート電極と、ＭＯＳトランジスタのゲート電極を拡大して示す。不揮発性メモリ素子においては、フローティングゲート電極となるシリコン層５の側壁上に熱酸化膜１８が形成され、シリコン層５に保持した電荷のリークが減少する。なお、熱酸化膜１８の形成時に、シリコン基板１、シリコン層５、１４と絶縁層４、６、８との界面に酸化種が侵入し、バーズビークが形成されている。
ＭＯＳトランジスタのゲート電極においては、一様の厚さのゲート酸化膜１２（１１）の上に、シリコンゲート電極１４が形成されている。ゲート酸化膜１２（１１）にはバーズビークが生じていないため、ゲート電極に印加した電圧が効率的にチャネル層に印加され、ＭＯＳトランジスタの駆動能力を保つ。
図３Ａは、不揮発性メモリ素子への情報の書き込み動作を示す。ソース領域Ｓを接地し、ドレイン領域Ｄに５Ｖを印加し、コントロールゲートＣＧに１０Ｖの高電圧を印加する。ソース領域Ｓからドレイン領域Ｄに向かって輸送される電子は、高電界によりホットエレクトロンとなり、チャネル領域からフローティングゲート領域ＦＧに注入される。このようにして、プログラム（書き込み）が行われる。
図３Ｂは、情報の消去を示す。コントロールゲートＣＧに−１０Ｖの電圧を印加し、低濃度領域２２を備えたソース領域Ｓに５Ｖの電圧を印加する。トンネル酸化膜４に高電界が印加され、フローティングゲートＦＧの電子がトンネル酸化膜４をＦＮトンネリングで通過し、ソース領域の低濃度領域２２に引き抜かれる。この時、他方のドレイン領域Ｄは電気的に浮遊状態（フローティング）とすることが好ましい。
以上説明した実施例においては、不揮発性メモリ素子のフローティングゲート電極側壁上に熱酸化膜を形成し、バーズビークの発生を許した。低電圧用ＭＯＳトランジスタ及び高電圧用ＭＯＳトランジスタにはバーズビークを発生させていない。
高電圧用ＭＯＳトランジスタにおいては、ゲート電極端部にバーズビークを発生させても動作上あまり差し障りがなく、耐圧を向上させる機能がある。
【実施例２】
図４Ａ〜４Ｄは、本発明の第２の実施例による半導体装置の製造方法を示す。以下、第１の実施例と異なる点を主に説明する。
図４Ａは、図１Ｆと同様の状態を示す。領域ＡＲ１においては、トンネル酸化膜４の上にフローティングゲートとなるシリコン層５、ＯＮＯ膜６、７、８、コントロールゲートとなるシリコン層１４が形成され、その上のハードマスク層１５がレジストパターン１６を用いてパターニングされている。領域ＡＲ２、ＡＲ３においてはゲート酸化膜１２、１１の上にシリコン層１４が形成され、その上のハードマスク層１５がレジストパターン１６を用いてパターニングされている。
図４Ｂに示すように、領域ＡＲ２をレジストマスク１７で覆い、領域ＡＲ１，ＡＲ３において、ハードマスク１５をエッチングマスクとし、その下のシリコン層１４、ＯＮＯ膜６，７，８、シリコン層５をエッチングする。不揮発性メモリ素子のゲート電極構造及び高電圧ＭＯＳトランジスタのゲート電極がパターニングされる。その後レジストマスク１７は除去する。
図４Ｃに示すように、酸化性雰囲気中でゲート電極構造の側壁上に熱酸化膜１８を形成する。不揮発性メモリ素子と高電圧ＭＯＳトランジスタとのゲート電極側壁上に熱酸化膜が形成されると共に、バーズビークが生じる。低電圧ＭＯＳトランジスタを形成する領域ＡＲ２においては、シリコン層１４の表面に熱酸化膜１８が形成される。シリコン基板１表面はゲート酸化膜１２、シリコン層１４で覆われ、ゲート電極下方にバーズビークが生じることは防止される。
その後、図１Ｉ〜１Ｎ同様の工程を行ない、不揮発性メモリ素子及びＭＯＳトランジスタの構造を作成する。
図４Ｄは形成された構造を示す。シリサイド層２９がシリコン表面上に形成され、層間絶縁膜３０で覆われる。層間絶縁膜を貫通するＷプラグ３１が形成される。この半導体装置においては、不揮発性メモリ素子と低電圧ＭＯＳトランジスタとは第１の実施例同様の構造を有する。高電圧ＭＯＳトランジスタのゲート電極側壁は熱酸化膜１８で覆われる。熱酸化膜形成時に発生したバーズビークが高電圧ＭＯＳトランジスタのゲート電極端部下に形成され、高電圧ＭＯＳトランジスタの耐圧が向上する。
第１、第２の実施例においては、シリコン層を用いてフローティングゲート構造を作成した。電荷蓄積能を有するフローティングゲート構造は、ＯＮＯ膜を用いて形成することもできる。
【実施例３】
図５Ａ〜５Ｅは、本発明の第３の実施例による半導体装置の製造方法を示す。
図５Ａに示すように、ＳＴＩ３を形成したシリコン基板１表面上に、８００℃〜１１００℃の熱酸化により厚さ３ｎｍ〜８ｎｍｎの熱酸化膜６を形成し、その上に６５０℃〜８００℃のＣＶＤにより厚さ５ｎｍ〜１５ｎｍの窒化膜、９００℃〜１０００℃の熱酸化により厚さ３ｎｍ〜１０ｎｍの熱酸化膜８を形成する。なお、窒化膜７の上にＣＶＤにより酸化膜を形成してもよい。このようにして、ＯＮＯ膜が形成される。なお、前述の実施例同様、ＳＴＩに代え、ＬＯＣＯＳを用いることもできる。
領域ＡＲ１を覆うレジストパターン９を形成する。レジストパターン９をエッチングマスクとし、領域ＡＲ２、ＡＲ３上のＯＮＯ膜６、７、８をエッチングする。その後レジストマスク９は除去する。
図５Ｂに示すように、領域ＡＲ３に厚さ５ｎｍ〜５０ｎｍの熱酸化膜１１を８００℃〜１１００℃の熱酸化で形成する。領域ＡＲ２の熱酸化膜を一旦除去し、領域ＡＲ２に新たに厚さ１．５ｎｍ〜８ｎｍの熱酸化膜１２を７００℃〜１１００℃の熱酸化で形成する。
図５Ｃに示すように、ＯＮＯ膜６、７、８、ゲート酸化膜１１、１２の上にコントロールゲート電極及びゲート電極として機能するアモルファスシリコン層１４を厚さ１５０ｎｍ〜２５０ｎｍＣＶＤで成長する。アモルファスシリコン層１４の上に、ハードマスクとして機能するプラズマ窒化膜を厚さ２０ｎｍ〜１５０ｎｍプラズマＣＶＤにより成長する。ハードマスク層１５の上にゲート電極形状を有するレジストパターン１６を形成する。レジストパターン１６をエッチングマスクとし、ハードマスク層１５をゲート電極形状にパターニングする。その後、図１Ｇに示す工程と同様の工程を行ない、不揮発性メモリ素子のゲート電極構造をパターニングする。領域ＡＲ２、ＡＲ３においてはシリコン層１４がパターニングされずに残されている。
図５Ｄに示すように、不揮発性メモリ素子のゲート電極構造側壁上に熱酸化膜１８を形成する。領域ＡＲ２、ＡＲ３においてはシリコン層１４の表面に酸化膜１８が形成される。ゲート電極下にバーズビークは成長していない。
第１の実施例における図１Ｉ〜１Ｎに示す工程と同様の工程を行い、不揮発成メモリ素子、ＭＯＳトランジスタの構造を形成する。
図５Ｅは形成された各半導体素子の構成を示す。不揮発性メモリ素子は、チャネル領域上にＯＮＯ膜６、７、８、シリコン層のフローティングゲート電極１４によりゲート電極構造が形成され、その側壁は酸化膜１８により覆われている。領域ＡＲ２、ＡＲ３においては、ゲート酸化膜１１、１２の上にシリコン層のゲート電極１４が形成され、側壁上の薄い酸化膜１８は形成されていない。
第３の実施例においては、高電圧ＭＯＳトランジスタのゲート電極下にも、バーズビークを発生させなかった。高電圧トランジスタのゲート電極には、第２の実施例同様バーズビークを形成してもよい。
【実施例４】
図６Ａ〜６Ｅは、本発明の第４の実施例による半導体装置の製造方法を示す。以下、主に第３の実施例と異なる点を説明する。
図６Ａは、図５Ｃと同様の状態を示す。ハードマスク層１５の上に、ゲート電極形状のレジストパターン１６が形成されている。レジストパターン１６をエッチングマスクとし、ハードマスク１５をエッチングする。
図６Ｂに示すように、領域ＡＲ２をレジストマスク１７で覆い、領域ＡＲ１、ＡＲ３においてハードマスク層１５をエッチングマスクとし、その下のゲート電極層１４をパターニングする。その後レジストマスク１７は除去する。
図６Ｃに示すように、領域ＡＲ１，ＡＲ３において、ゲート電極構造の側壁上に熱酸化膜等の保護酸化膜１８を形成する。領域ＡＲ２においては、シリコン層１４の上に酸化膜１８が形成される。ゲート電極下方にはバーズビークは発生していない。
その後、図１Ｉの工程同様、領域ＡＲ１のみを露出するレジストマスクを形成し、不揮発性メモリ素子のソース／ドレイン領域のイオン注入を行なう。
図６Ｄに示すように、領域ＡＲ１、ＡＲ３をレジストマスク２３で覆い、領域ＡＲ２においてハードマスク１５をエッチングマスクとし、シリコン層１４のエッチングを行なう。領域ＡＲ２においてゲート電極１４がパターニングされる。
その後、図１Ｋから１Ｎに示す工程と同様の工程を行ない、不揮発性メモリ素子及びＭＯＳトランジスタの構造を作成する。
図６Ｅは、形成された半導体装置の構成を示す。不揮発性メモリ素子のゲート電極構造及び高電圧ＭＯＳトランジスタのゲート電極側壁上に保護酸化膜１８が形成されている。保護酸化膜形成と共に、ゲート電極下部にはバーズビークが形成される。高電圧ＭＯＳトランジスタのバーズビークは、ゲート電極構造の耐圧を向上する。
図７Ａ〜７Ｃは、コントロールゲート電極を基板内に形成した単層ゲート電極を有する不揮発性メモリ素子の構成を示す。図７Ａは平面図であり、図７Ｂ、７Ｃは図７Ａにおける一点鎖線ＶＩＩＢ−ＶＩＩＢ線及びＶＩＩＣ−ＶＩＩＣ線に沿う断面図である。
図７Ａにおいて、２つの領域を用いて不揮発性メモリ素子が形成されている。図中上方の領域ＡＲ１ａには、フローティングゲート電極ＦＧの両側にソース領域Ｓ及びドレイン領域Ｄが形成されている。図中下方の領域ＡＲ１ｂは不純物を高濃度にドープされた低抵抗領域で構成されたコントロールゲート領域ＣＧである。フローティングゲート電極ＦＧは、領域ＡＲ１ａを横断すると共に、領域ＡＲ１ｂ上に延在し、コントロールゲート領域の広い面積上に延在する。
図７Ｂは、領域ＡＲ１ａに形成されるトランジスタ構造を示す。ソース領域Ｓは、高濃度領域の周囲に低濃度領域が形成され、消去動作を向上させている。
図７Ｃは、トランジスタ構造からコントロールゲート領域上に延びるフローティングゲート電極ＦＧの構成を示す。局所酸化膜で形成された素子分離領域ＬＯＣＯＳで画定された活性領域内にコントロールゲートＣＧが高濃度領域によって形成されている。フローティングゲートＦＧとコントロールゲートＣＧとは絶縁膜を介して対向し、コントロールゲートに電圧を印加することにより、フローティングゲートＦＧを介してトランジスタ領域のチャネル領域に電圧を印加することができる。
図７Ｄ、７Ｅは、プログラム動作を説明する断面図である。ソース領域Ｓを０Ｖとし、ドレイン領域Ｄに５Ｖを印加する。コントロールゲート領域ＣＧには１０Ｖの電圧を印加する。トランジスタ構造においてソース領域Ｓからドレイン領域Ｄに向う電子は、強電界によりホットエレクトロンとなり、フローティングゲートＦＧに注入される。フローティングゲートＦＧは、トランジスタ領域からコントロールゲート上方まで延在するため、図７Ｅに示すようにフローティングゲートＦＧ全体が帯電する。
図７Ｆ、７Ｇは、消去動作を示す。ソース領域Ｓに１５Ｖの高電圧を印加し、コントロールゲートＣＧは０Ｖとする。ドレイン領域Ｄも０Ｖとする。コントロールゲートＣＧの電圧がフローティングゲートのポテンシァルを制御する。フローティングゲートＦＧ内に保持された電子は、高電界に引かれてフローティングゲートＦＧからソース領域Ｓの低濃度領域にＦＮトンネリングで移動する。フローティングゲートＦＧの電荷が消去される。
【実施例５】
図８Ａ〜８Ｅは、第５の実施例による、上述の単層ゲート電極を不揮発性メモリ素子として用いた半導体装置の製造方法を示す。
図８Ａに示すように、ＳＴＩ３を形成したシリコン基板１の表面上に、不揮発性メモリ素子用トンネル酸化膜４、低電圧ＭＯＳトランジスタ用ゲート酸化膜１２、高電圧ＭＯＳトランジスタ用ゲート酸化膜１１を形成し、その上にシリコン層４１を形成する。シリコン層４１は、不揮発性メモリ素子のフローティングゲートを構成すると共に、ＭＯＳトランジスタのゲート電極を構成する。なお、ＳＴＩに代えＬＯＣＯＳとしてもよい。
シリコン層４１の上に窒化シリコン等のハードマスク層１５を形成し、その上にゲート電極形状のレジストパターン１６を形成する。この状態は、図５Ｃの状態においてＯＮＯ膜６、７、８をトンネル酸化膜４で置き換えたものに相当する。
レジストパターン１６をエッチングマスクとし、ハードマスク１５のエッチングを行なう。その後レジストパターン１６は除去する。
図８Ｂに示すように、領域ＡＲ２、ＡＲ３をレジストマスク１７で覆い、領域ＡＲ１においてハードマスク１５をエッチングマスクとし、シリコン層４１のエッチングを行なう。その後レジストマスク１７は除去する。
図８Ｃに示すように、領域ＡＲ１において、パターニングされたシリコン層４１の側壁上に保護酸化膜１８を形成する。領域ＡＲ２、ＡＲ３においてはシリコン層４１表面上に保護酸化膜１８が形成される。その後、前述の実施例同様、不揮発性メモリ素子領域においてソース／ドレイン領域及びコントロールゲート領域のイオン注入を行ない、領域ＡＲ２、ＡＲ３のシリコン層４１をパターニングし、ソース／ドレイン領域のエクステンション部のイオン注入を行なう。
図８Ｄに示すように、基板表面上に酸化シリコン膜を堆積し、領域ＡＲ１のゲート電極領域をマスクで覆い、異方性エッチングを行なう。領域ＡＲ２、ＡＲ３においては酸化シリコン膜のサイドウォールスペーサ２６が形成される。領域ＡＲ１においてはフローティングゲート電極を覆うシリコン酸化膜２６ｘが残る。
その後、領域ＡＲ２、ＡＲ３における高濃度ソース／ドレイン領域の形成を行なう。
図８Ｅに示すように、ソース／ドレイン領域及び露出しているゲート電極上にシリサイド層２９を形成し、層間絶縁膜３０でゲート電極構造を覆い、コンタクト孔にＷプラグ３１を埋め込む。単層ゲート電極を有する不揮発性メモリ素子と、低電圧ＭＯＳトランジスタと、高電圧ＭＯＳトランジスタを含む半導体装置が完成する。ＭＯＳトランジスタにはバーズビークは形成されず高い駆動能力を維持する。ゲート電極用マスクの位置合わせは１回である。
なお、高電圧トランジスタのゲート電極には、バーズビークを形成してもよい。
【実施例６】
図９Ａ〜９Ｄは、本発明の第６の実施例による半導体装置の製造方法を示す。先ず、図８Ａに示すように、シリコン層４１の上にハードマスクパターン１５を形成し、第２の領域ＡＲ２をレジストマスク１７で覆い、領域ＡＲ１、ＡＲ３においてハードマスク１５をエッチングマスクとし、シリコン層４１のエッチングを行なう。その後、レジストマスク１７は除去する。
図９Ｂに示すように、ゲート電極形状にパターニングされたシリコン層４１の側壁上に保護酸化膜１８を形成する。領域ＡＲ２においてはシリコン層４１が未だパターニングされておらず、酸化膜１８はシリコン層４１表面上に形成される。
その後、領域ＡＲ２，ＡＲ３をレジストマスクで多い、不揮発性素子用のイオン注入を行う。
図９Ｃに示すように、領域ＡＲ１、ＡＲ３をレジストマスク２３で覆い、領域ＡＲ２においてハードマスク１５をエッチングマスクとし、シリコン層４１のエッチングを行なう。その後レジストマスク２３は除去する。
その後、領域ＡＲ１をレジストマスクで覆い、領域ＡＲ２、ＡＲ３においてソース／ドレイン領域のエクステンション部のイオン注入を行なう。
図９Ｄに示すように、露出したソース／ドレイン領域上及び露出したゲート電極上にシリサイド層２９を形成し、層間絶縁膜３０で覆う。層間絶縁膜３０にコンタクト孔を形成し、Ｗプラグ３１を形成する。
本実施例においては、高電圧ＭＯＳトランジスタのゲート電極下にはバーズビークが形成され、ゲート電極の耐圧を向上する。その他の点は第５の実施例同様である。
以上実施例に沿った本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ハードマスク層として種々の絶縁物を用いることができる。その他種々の変更、改良、組み合せが可能なことは当業者に自明であろう。
【産業上の利用の可能性】
システムＬＳＩ等の不揮発性メモリ素子とその他の種類の半導体素子とを含む半導体装置を作製することができる。
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【図２】
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