(57)【特許請求の範囲】
【請求項１】
８ビットの整数倍の入力データを符号化して記憶部に記録し、前記記憶部の再生信号から元の情報を復号する誤り検出訂正回路であって、
前記入力データをｂビットを単位（ｂは５以上７以下の整数）とするシンボルに分割する手段と、
ｂビット倍数で構成される前記シンボルに分割されたデータと前記８ビットの整数倍の入力データとの差分に、誤りを検出するための検査ビットを付加する第２の符号化手段と、
前記シンボルに分割されたデータに、シンボル単位の誤り検出訂正符号を付加する第１の符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記記憶部から読み出した再生信号のデータを前記誤り検出訂正符号を用いてシンボル単位で誤りを検出し誤りを訂正する復号化手段と、
前記復号化手段で訂正されたデータ中の誤りの有無を前記検査ビットを用いて検査する検査手段とを有することを特徴とする誤り検出訂正回路。
【請求項２】
請求項１記載の誤り検出訂正回路において、
前記第１の符号化手段は、少なくとも２シンボルの誤り訂正能力を有する前記誤り検出訂正符号を付加するものであることを特徴とする誤り検出訂正回路。
【請求項３】
請求項１記載の誤り検出訂正回路において、
前記復号化手段は、独立したシンボル位置にある１ビット誤りが２箇所で発生したと判断した場合にのみ２シンボル誤り訂正を行うことを特徴とする誤り検出訂正回路。
【請求項４】
請求項１記載の誤り検出訂正回路において、
前記復号化手段は、前記記憶部上で物理的に隣接した位置にあると推定される２シンボルの誤りと判断した場合にのみ２シンボル誤り訂正を行うことを特徴とする誤り検出訂正回路。
【請求項５】
請求項１記載の誤り検出訂正回路において、
予め欠陥があると判明しているシンボルに対しては消失訂正を行うことを特徴とする誤り検出訂正回路。
【請求項６】
請求項１記載の誤り検出訂正回路において、
前記第２の符号化手段は、前記入力データの１２８ビットに対して２ビットの前記検査ビットを付加し、
前記第１の符号化手段は、前記検査ビットが付加されたデータに１シンボルが５ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを１シンボルが５ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。
【請求項７】
請求項１記載の誤り検出訂正回路において、
前記第２の符号化手段は、前記入力データの２５６ビットに対して２ビットの前記検査ビットを付加し、
前記第１の符号化手段は、前記検査ビットが付加されたデータに１シンボルが６ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを１シンボルが６ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。
【請求項８】
請求項１記載の誤り検出訂正回路において、
前記第２の符号化手段は、前記入力データの５１２ビットに対して６ビットの前記検査ビットを付加し、
前記第１の符号化手段は、前記検査ビットが付加されたデータに１シンボルが７ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを１シンボルが７ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。
【請求項９】
高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、８ビットの整数倍の入力データを記録するように構成されており、
前記入力データをｂビットを単位（ｂは５以上７以下の整数）とするシンボルに分割する手段と、
前記シンボルに分割されたデータに、少なくとも２シンボルの誤り訂正能力を有する誤り検出訂正符号を付加する符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを有し、
前記入力データを符号化して前記記憶部に記録し、前記記憶部の再生信号から元の情報を復号することを特徴とする半導体メモリ。
【請求項１０】
請求項９記載の半導体メモリにおいて、
１２８ビットを一つの符号化ブロックとするときは５ビットを単位とするシンボルに分割し、２５６ビットを一つの符号化ブロックとするときは６ビットを単位とするシンボルに分割し、５１２ビットを一つの符号化ブロックとするときは７ビットを単位とするシンボルに分割することを特徴とする半導体メモリ。
【請求項１１】
高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、８ビットの整数倍の入力データを記録するように構成されており、
前記入力データを、符号化単位ブロックが１２８ビットのときは５ビットを単位として、２５６ビットのときは６ビットを単位として、５１２ビットのときは７ビットを単位として、シンボルに分割する手段と、
前記シンボルに分割されたデータに、シンボル単位の誤り検出訂正符号を付加する符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを備えてなることを特徴とする半導体メモリ。
【請求項１２】
請求項９〜１１のいずれか１項に記載の半導体メモリにおいて、
前記シンボル分割において発生する余剰ビットにビットを付加して前記シンボル分割単位ビット数とし、これに前記誤り検出訂正符号を割り当てることを特徴とする半導体メモリ。
【請求項１３】
高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、８ビットの整数倍の入力データを記録するように構成されており、
前記入力データをｂビットを単位（ｂは５以上７以下の整数）とするシンボルに分割する手段と、
前記シンボルに分割するとき発生する余剰ビットにビットを付加してｂビット構成とし、さらに必要に応じてｂビット単位のビットを付加して、これらのビットに誤り検出訂正符号を割り当てる符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを備えてなることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り検出訂正技術に関し、特に、記憶媒体（例えば半導体メモリ）にデータを記録して再生するシステムにおいて、データの信頼性を高めるために用いられる誤り検出訂正回路の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、誤り検出訂正技術においては、以下の技術が考えられる。【０００３】
近年、半導体集積回路の高集積化（微細化）と低電圧化に伴い、ソフトエラー発生の影響が大きな問題となっている。ソフトエラーとは、α線や中性子により記録情報が反転する現象を言う。【０００４】
このソフトエラー対策として、従来はＥＣＣ（Error Check and Correct）等の誤り訂正コードの利用が知られている。特に、ＤＲＡＭやＳＲＡＭ、そしてシステムＬＳＩにおけるソフトエラー耐性を向上させるために、ＥＣＣなどの手段を半導体集積回路に搭載することが、特許文献１、特許文献２等に記載されている。このようなシステムでは、これまではビット誤り訂正符号が一般的に使われており、現在の主流は拡大ハミング符号（ＳＥＣ−ＤＥＤ符号）である（Single Error Correcting-Double Error Detecting Code）。この符号は１ビットの誤りを訂正し、２ビットの誤りを検出するものである。これまではデータ６４ビットにつき８ビットの誤り訂正用データ（パリティ）を付加し、合計７２ビットのデータを単位として記憶、再生するもので、（７２，６４）ＳＥＣ−ＤＥＤ符号と呼ばれている。【０００５】
しかし、α線によるソフトエラーは複数のビットに及ぶため、複数ビットエラーにも対応する必要があり、ｂ（ｂ＝４）ビットを単位として検出を行う符号が特許文献３に提案されている。図６は、この誤り検出訂正方式のブロック図であり、６１０は被符号化情報、６２０はチェックビット生成回路、６５０は主記憶装置、６７０はシンドローム生成回路、６９０は誤り検出回路、６１００はシンドロームデコーダ、６１２０は誤り訂正回路である。この方式はｂ(ｂ＝４)ビットの単一ブロック誤り検出の能力を有し、かつ１ビット誤り訂正２ビット誤り検出が可能である。【０００６】
また、スポッティバイト誤り制御符号と呼ばれる符号の構成法、および復号法が特許文献４に提案されている。これは単一のスポッティバイト誤りを訂正し、２個のスポッティバイト誤りを検出する符号とその復号回路に関するものである。ここで、スポッティバイト誤りとは、ｂビットからなるバイト内のｔビット（ｔ≦ｂ）までの誤りのことである。
【特許文献１】特開平１０−３４０５８６号公報
【特許文献２】特開２００３−３３７７６０号公報
【特許文献３】特公昭５８−５７７８３号公報
【特許文献４】特開２００５−１７６２４４号公報
【非特許文献１】堀切近史、「ソフト・エラー対策、待ったなし、ＳＲＡＭや論理回路が俎上に」、日経エレクトロニクス、日経ＢＰ社、２００５年７月４日、第９０３号、ｐ．６３−７０
【非特許文献２】戸坂義春、「知っておきたいソフト・エラーの実態」、日経エレクトロニクス、日経ＢＰ社、２００５年７月４日、第９０３号、ｐ．１４５−１５６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のような誤り検出訂正技術について、本発明者が検討した結果、以下のようなことが明らかとなった。【０００８】
例えば、ソフトエラー、特に中性子によるソフトエラー発生時には、２ビット以上のエラー、時には７ビット以上に及ぶエラーが発生することが判ってきた（非特許文献１及び非特許文献２参照）。
このようなソフトエラーに関しては従来の符号では対処することは全く出来なかった。
従来のように、１ビット誤り訂正２ビット誤り検出符号や、単一のスポッティバイト誤り訂正２重スポッティバイト誤り検出符号などでは、２ビット（または２重スポッティバイト）誤りが発生したことを検出できても、システムでこれに対応することは困難であった。【０００９】
また、連続したソフトエラーに対応するために、これらの符号をインターリーブ（交錯）する方法も考えられるが、冗長度が増加するという問題点があった。【００１０】
そこで、本発明の目的は、このような複数ビットに及ぶエラーが発生した場合でも、これらの誤りを検出訂正することができる技術を提供することにある。【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１３】
すなわち、本発明による誤り検出訂正回路は、８ビットの整数倍の入力データをｂビット（ｂは５以上７以下の整数）を単位とするシンボルに分割し、第２の符号化手段で誤り検出符号を付加した後、第１の符号化手段で２シンボル以上の誤り訂正能力を有する符号化（例えばリードソロモン（ＲＳ）符号化）をして記憶部に記録するものである。そして、再生時に、記憶部からの再生データに対して復号化手段でシンボル単位の誤り訂正を行い、その後で誤り検出処理を行い、８ビットの整数倍のデータに復元して出力する。【００１４】
また、本発明による半導体メモリは、前記の誤り検出訂正回路を内蔵するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。【００１６】
半導体メモリなどの記憶装置などで発生するソフトエラーに対して、高信頼性の記憶システムを提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態による誤り検出訂正回路における短縮化２シンボル訂正符号のビット構成を示す図である。
【図２】本発明の一実施の形態による誤り検出訂正回路の構成を示すブロック図である。
【図３】本発明の一実施の形態による誤り検出訂正回路のデータの流れを示す図である（ｂ＝５の場合）。
【図４】本発明の一実施の形態による誤り検出訂正回路のデータの流れを示す図である（ｂ＝６の場合）。
【図５】本発明の他の実施の形態による誤り検出訂正回路のデータの流れを示す図である（ｂ＝６の場合）。
【図６】従来技術による誤り検出訂正回路の構成を示すブロック図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００１９】
まず、本発明の一実施の形態による誤り検出訂正回路における誤り検出訂正方式について説明する。【００２０】
本実施の形態による誤り検出訂正回路は、８ビットの整数倍の入力データを、ｂビット単位（ｂは５以上７以下の整数、この単位をシンボルと呼ぶ）に分割して処理を行うものである。そして、分割の際発生する余剰（冗長）ビットに、ビット単位の誤り検出符号を付加し、これらのデータに対して２シンボルの誤り訂正能力を持つ符号を付加して記憶部に記録する。そして、再生時に、記憶部から再生したデータに対して２シンボルの誤りを検出・訂正を行い、その後にビット単位の誤り検出をすることを特徴としている。ビット単位の誤り検出符号としては、冗長ビットとして使えるビット数にもよるが、単純なパリティ検査符号でも良いし、巡回冗長検査符号（ＣＲＣＣ；Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ  Ｃｏｄｅ）などでも良い。【００２１】
また、シンボル誤り訂正符号としてはリードソロモン符号（ＲＳ符号）が一般的に使われているが、これに限定されるものではなく、伸長（拡大）ＲＳ符号や代数幾何符号等であっても良い。【００２２】
以下、ＲＳ符号の例で説明するが、符号長ｎは、ｎ＝ｑ−１となる。ここでｑは元の数である。【００２３】
検査点ｈ、情報点ｋ、符号長ｎ（シンボル）の間には次の関係（式１）がある。【００２４】
ｎ−ｋ＝ｈ      （式１）
αを１の原始ｑ−１乗根とするとき、α、α１、α２、α３を根としてもつＧＦ（ｑ）上の符号は最小距離ｄmin＝ｈ＋１＝５となり、２シンボルの誤り訂正能力を持つＲＳ符号となる。【００２５】
リードソロモン符号化回路、復号化回路に関しては当業者には周知であるので、詳細は省略するが、例えば、特開２００１−２４４８２１号公報、特開平５−２９８１３１号公報などが知られている。【００２６】
符号化は、入力データに対して、生成行列Ｇ（α）を乗算することにより行われる。【００２７】
復号は、再生データに対して検査行列Ｈ（α）を乗算し、シンドロームと呼ばれる４つのベクトル（Ｓ０，Ｓ１，Ｓ２，Ｓ３）を計算する。誤りが発生していなければ、この４つのシンドロームは全てゼロとなる。【００２８】
今、２個の誤りが発生した場合、それぞれの誤り位置がｉ，ｊで、誤りの大きさがＥi，Ｅjとする。シンドロームの関係式から、誤り位置と誤りの大きさを計算することができるので、これより誤りを訂正することが可能となる。【００２９】
このようなシンボル単位の訂正符号を適用することにより、ブロック内のどのような位置に発生した誤りであっても、２シンボル（２ｂビット）以下の誤りであれば完全に訂正することができる。【００３０】
次に、シンボルのビット数と符号長に関して簡単に説明する。【００３１】
図１は、本実施の形態による誤り検出訂正方式において、短縮化２シンボル誤り訂正符号のビット数（ｂ）と、最大符号長、短縮化した符号長（ｎ）、情報点（ｋ）、検査点（ｈ）、付加ビット、および冗長度の関係を示したものである。図１において、Ｂａｓｅは、１シンボルのビット数（ｂ）を表す。また、各単位は、シンボル数（ｓｙｍｂｏｌ）、ビット数（ｂｉｔ）、パーセント（％）で表している。【００３２】
例えば、１シンボルのビット数（ｂ）が５ビット、情報点（ｋ）が１２８ビットの場合、検査点（ｈ）は２０ビット（４シンボル）、合計１４８ビットの符号長となる。この場合、符号長は５ビットの倍数にならないため、２ビットの余分な付加ビットを追加して１５０ビットにして処理をする。【００３３】
本実施の形態では、この付加ビットとして入力データに対して誤り検出符号を使うことを１つの特徴とする。誤り検出符号としては、例えば（式２）、（式３）に示すように、１ビット毎にインターリーブした単純パリティを２つ使えば良い。【００３４】
【数１】
0004790790.tif 000002
【００３５】
【数２】
0004790790.tif 000003
（式２）、（式３）において、データはＤ（０）からＤ（１２７）であり、ＥＸＯＲ は排他的論理和（Exclusive OR）演算を意味する。【００３６】
同様に、１シンボルのビット数（ｂ）が６ビット、情報点（ｋ）が２５６ビットの場合、検査点（ｈ）は２４ビット（４シンボル）、合計２８０ビットの符号長となる。この場合も付加ビットとなる２ビットを誤り検出符号として使用する。【００３７】
さらに、１シンボルのビット数（ｂ）が７ビット、情報点（ｋ）が５１２ビットの場合、検査点（ｈ）は２８ビット（４シンボル）、合計５４０ビットの符号長となる。この場合は６ビットを誤り検出符号として使用する。なお、この６ビットの誤り検出符号としてＣＲＣＣを用いると、誤りの見逃し確率がさらに低下してより効果的である。【００３８】
このようにシンボルのビット数を増やして、符号長を伸ばすことにより冗長度を小さくすることができる。しかし、符号化、復号化の演算回路や一度に処理すべきビット数が増大すること、またアドレスのための配線などが増加することもあり、単純に符号長を伸ばすことは得策ではない。【００３９】
次に、図２により、本実施の形態による誤り検出訂正回路の構成の一例を説明する。図２は、本発明の一実施の形態による誤り検出訂正回路の構成を示すブロック図である。【００４０】
本実施の形態の誤り検出訂正回路は、例えば、入力データ（１Ａ）をｂビット単位（ｂは５以上７以下の整数）のシンボルに分割するレジスタファイル１０と、誤りを検出するための検査ビットを付加する誤り検出演算回路２０（第２の符号化手段）と、シンボル単位の誤り検出訂正符号を付加するパリティ演算回路３０（第１の符号化手段）と、シンドローム演算回路５０と、誤り計算回路６０と、再生データをシンボル単位で誤り検出訂正する誤り訂正回路７０と、訂正されたデータ中の誤りの有無を検査する誤り検出演算回路８０と、レジスタファイル９０などから成り、記憶部４０と共に記録再生装置や半導体メモリなどを構成している。【００４１】
なお、記憶部４０は、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ等の半導体記憶装置や、磁気メモリなどである。また、記憶部４０のメモリセルは、２値に限らず、多値技術を利用したものであってもよい。【００４２】
次に、図２及び図３により、本実施の形態による誤り検出訂正回路の動作を説明する。図３は、本発明の一実施の形態による誤り検出訂正回路のデータの流れを示す図である。なお、図３において、横軸は時間軸と考えても良いが、高速化を要求する際には演算を並列に行うデータ幅を表すものとする。【００４３】
入力端子１に入力された８ビットの整数倍の入力データ（１Ａ）は、レジスタファイル１０において、一定のビット幅のデータ（シンボル）（１０Ａ）に変換（分割）される。この例では、１６バイト、１２８ビットを１つの符号化ブロックとする例を示すが、この場合は１シンボルが５ビット（ｂ＝５）に変換される。このデータ幅と付加するシンボルのビット数（ｂ）に関しては、図１で説明した通りである。【００４４】
このデータ（１０Ａ）は誤り検出演算回路２０に入力され、２ビットの単純パリティＰ１，Ｐ２を、（式２），（式３）により計算してデータに付加する（２０Ａ）。このデータ（２０Ａ）はパリティ演算回路３０と記憶部４０に入力される。パリティ演算回路３０では２シンボルの誤り訂正能力をもつパリティ（４シンボル）を演算し、データ部（２０Ａ）と一緒にして記憶データ（３０Ａ）として、記憶部４０に出力される。【００４５】
次に、記憶部４０から再生されたデータ（４０Ａ）は、シンドローム演算回路５０と誤り訂正回路７０に入力される。シンドローム演算回路５０では誤り訂正符号データ（４０Ａ）に対して検査行列による４つのシンドロームＳ０，Ｓ１，Ｓ２，Ｓ３の演算が行われ（５０Ａ）、この結果が誤り計算回路６０に出力される。誤り計算回路６０では４つのシンドロームＳ０，Ｓ１，Ｓ２，Ｓ３を使って、２つの誤りが発生した場合に、その誤りが発生した位置ＡＤ１，ＡＤ２と、誤りの大きさＥ１，Ｅ２を計算する（６０Ａ）。このデータを誤り訂正回路７０に出力して再生データ（４０Ａ）に含まれている２個以下の誤りを訂正する（７０Ａ）。【００４６】
このデータは誤り検出演算回路８０に入力され、２ビットの単純パリティＰ１（式２），Ｐ２（式３）により、誤り訂正後のデータ（７０Ａ）に誤りが発生していないかを検査する（８０Ａ）。もし、誤りが検出された場合には、誤訂正か誤り検出ミスが発生したと判断してフラグ（８０Ｆ）をシステムに出力する。この誤り検出演算回路８０の出力（８０Ａ）はレジスタファイル９０に出力され、もとの８ビット単位の記録データ（９０Ａ）を復元して出力端子２に出力する。【００４７】
３２バイト、２５６ビットを１つの符号化ブロックにした場合は、１シンボルを６ビット（ｂ＝６）として処理する。図４に、１シンボルを６ビット（ｂ＝６）とした場合のデータの流れを示す。【００４８】
同様に、６４バイト、５１２ビットを１つの符号化ブロックにした場合は、１シンボルを７ビット（ｂ＝７）として処理する。この場合は、付加ビット（検査ビット）は６ビットとなる。【００４９】
なお、誤り訂正処理では、訂正限界以上の誤りが発生した場合には誤訂正を起こし、誤り増加させるという問題がある。この誤訂正については、本実施の形態による誤り検出符号により検出することが出来る。しかし、さらに大きな誤りが発生した場合は、誤訂正を起こし、これを誤り検出符号により検出することが出来ない場合がある。【００５０】
これに対処するため、他の実施の形態を示す。この方法は検出した誤りがランダム誤りか、バーストの誤りかを、誤りの大きさと位置から推定して誤り訂正処理を切り換えるものである。【００５１】
図５により、この他の実施形態を説明する。図５は、本発明の他の実施の形態による誤り検出訂正回路のデータの流れを示す図である（ｂ＝６の場合）。ここでは６ビットを１シンボルとして処理する例を示すが、符号化は前記実施の形態と同じである。再生時に３種類の誤りが発生した例を示す。この例では、検出した誤りがランダム誤りか、バースト誤りかを、誤りの大きさから推定して訂正処理を切り換える。【００５２】
再生データ１では、１ビット誤りが２箇所で発生した場合であり、このような場合には２シンボル（独立した２ビット）誤りの訂正を行う。【００５３】
再生データ２では、例えば半導体チップ（記憶部４０）上で物理的に隣接した位置にあると推定される２シンボルの誤りが発生した場合であり（これをバースト誤りという）、この場合は２シンボル誤り訂正を行う。【００５４】
再生データ３のように、これ以外の２つのバースト誤りなどが発生したと推定された場合には、さらに別な大きな誤りが発生している可能性があるため、誤り訂正回路７０で誤り訂正をせずに、誤り検出としてフラグを出力し、上位のシステムでの処理に任せる。上位のシステムでは、例えば、再度の読み出し（再生）やデータ破棄などを行う。これにより誤訂正の確率を大幅に低減することが可能となる。【００５５】
また、予め欠陥があると判明しているシンボルに対しては、消失訂正を行うことにより誤り訂正の性能を向上できる。【００５６】
以上説明したように、本実施の形態による誤り検出訂正回路、及びそれを内蔵した半導体メモリによれば、半導体メモリなどの記憶装置などで発生するソフトエラーに対して、ビット単位の誤り検出符号の付加と、２シンボル以上の誤り訂正能力を有する誤り検出訂正符号を採用することで、高信頼性の記憶システムを提供することが可能となる。【００５７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５８】
本発明は、半導体メモリ、記録再生装置などについて利用可能である。
【図１】
0004790790.tif 000004
【図２】
0004790790.tif 000005
【図３】
0004790790.tif 000006
【図４】
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【図５】
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【図６】
0004790790.tif 000009