(57)【特許請求の範囲】
【請求項１】
パターン発生器で発生するＮビットの試験パターンデータを被試験半導体デバイスの数をＭとした場合、Ｍ・Ｎ個のマルチプレクサで選択して取り出し、これらＭ・Ｎ個のマルチプレクサで取り出したＭ・Ｎビットのパターンデータをピン数がＮである各被試験半導体デバイスに印加し、Ｍ個の半導体デバイスを試験する半導体デバイス試験装置において、
同時に試験する被試験半導体デバイスの数を設定するモード設定信号および設定された数の被試験半導体デバイスに個別に条件が異なるパターンデータを印加するか否かを指定するイネーブル信号を入力して、イネーブル状態と指定された場合に条件が異なるパターンデータを印加すべき被試験半導体デバイスに対応するマルチプレクサの設定条件を変更することによって、条件が異なるパターンデータを設定された数の被試験半導体デバイスに印加する構成とした半導体デバイス試験装置。
【請求項２】
請求項１記載の半導体デバイス試験装置において、上記Ｍ・Ｎ個のマルチプレクサにはそれぞれに対応してレジスタが設けられ各レジスタに上記パターン発生器で発生するパターンデータのどのビットのパターンデータを選択するかを表す制御データを記憶させると共に、被試験半導体デバイスに異なる条件のパターンデータを与えるマルチプレクサの切替状態を設定するレジスタには、正規に書き込むべき制御データを変換表に従って変換した変換制御データを書き込む構成としたことを特徴とする半導体デバイス試験装置。
【請求項３】
請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、上記条件が異なるパターンデータは互に試験条件を異ならせるためのパターンデータであることを特徴とする半導体デバイス試験装置。
【請求項４】
請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、上記条件が異なるパターンデータは被試験半導体デバイスの個々に書き込むべき固有のデータであることを特徴とする半導体デバイス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えばメモリ、或いはロジックＩＣなどの各種の半導体デバイスを試験する半導体デバイス試験装置に関し、特に同時に複数の半導体デバイスを試験するモードにおいて各被試験半導体デバイスに異なる試験パターンを印加することを可能とした半導体デバイス試験装置を提案しようとするものである。
【０００２】
【従来の技術】
半導体デバイス試験装置はパターン発生器を具備し、このパターン発生器で発生させた試験パターン信号を被試験半導体デバイスに印加し、その応答が正しいか否かを判定して被試験半導体デバイスの良否を判定している。このため、半導体デバイス試験装置の装備すべき必要最小限度の構成要素としては被試験半導体デバイスのピン数分のビット幅を持つ試験パターンを発生するパターン発生器と、この試験パターン信号を被試験半導体デバイスに印加するための試験パターン供給経路を必要とする。
【０００３】
特定の品種の半導体デバイスのみを試験することに特化すればこの試験パターン供給経路のチャンネル数はある数に特定することができる。然し乍ら、半導体デバイス試験装置は汎用性を持たせるために多数の試験パターン供給経路を装備し、例えば大は２５６ピンの半導体デバイスから小は例えば１６ピンの半導体デバイスまでのどのピン数の半導体デバイスでも全て試験できるように構成されている。更に、例えば１６ピンの半導体デバイスを試験する場合は２５６／１６＝１６個の半導体デバイスを同時に試験することが可能なように工夫が施されている。
【０００４】
この工夫としてはパターン発生器の出力側にマルチプレクサ群を設け、このマルチプレクサ群によりパターン発生器で発生するパターンデータの何れのビットのデータでも任意の試験パターン供給経路に印加できる構成とし、試験パターン供給経路のどのチャンネルに、被試験半導体デバイスのどのピンが接続されても、各被試験半導体デバイスの各ピンに正常な試験パターン信号を印加できるように構成している。ここでパターン発生器が発生するパターンデータのビット数と被試験半導体デバイスのピン数との関係は一般的には１：１の関係に採られる。つまり２５６ピンの半導体デバイスを試験する場合にはパターン発生器は２５６ビットのビット幅を持つパターンデータを発生し、１６ピンの半導体デバイスを試験する場合は１６ビットのビット幅を持つパターンデータを発生する。従って、ここでは被試験半導体デバイスの数とパターン発生器で発生するパターンデータのビット幅をＮ、同時に試験を行う半導体デバイスの数をＭとして説明する。
【０００５】
図５乃至図７を用いてその様子を説明する。図５乃至図７において１００はパターン発生器、２００はマルチプレクサ群、３００は試験パターン供給経路群、ＤＵＴは被試験半導体デバイスを示す。図５に示す例では被試験半導体デバイスＤＵＴのピン数がＮ＝２５６ピンである場合を示す。このためにパターン発生器１００ではビット幅ＮがＮ＝２５６ビットの試験パターンデータＤ０〜Ｄ２５５が用意され、これら試験パターンデータＤ０〜Ｄ２５５がマルチプレクサ群２００の各マルチプレクサＭＵＸ１〜ＭＵＸ２５６に印加される。
【０００６】
各マルチプレクサＭＵＸ１〜ＭＵＸ２５６ではパターンデータの各ビットＤ０〜Ｄ２５５の中の任意の１ビットの試験パターンデータを選択し、その選択した試験パターンデータの中の各ビットＤ０〜Ｄ２５５のデータを試験パターン供給経路群３００に印加し、この試験パターン供給経路で実波形を持つ試験パターン信号に変換し、この試験パターン信号を被試験半導体デバイスＤＵＴの各端子に供給する。３０１は試験パターンデータを実波形を持つ試験パターン信号に変換する波形フォーマッタ等を含む試験パターン信号伝送路を示す。
【０００７】
各マルチプレクサＭＵＸ１〜ＭＵＸ２５６は各試験パターン供給経路３０１と被試験半導体デバイスＤＵＴの各ピンに対応付けされて設けられている。従って、被試験半導体デバイスＤＵＴの品種によってピンの配置（ピンの属性）がまちまちであることが一般的であるため、パターン発生器１００に用意した試験パターンデータの各ビットＤ０〜Ｄ２５５の中のどのビットのデータでも選択できるように構成し、例えば１番ピンＰ０にアドレス信号を供給する状態でも、試験パターン信号の中のある１ビットを供給する状態でも、更には書き込み、読み出しの制御信号を印加する状態でも自由に設定できる構成としている。このマルチプレクサＭＵＸ１〜ＭＵＸ２５６の各設定状態は制御器２０１で設定される。
【０００８】
図６は同一のパターン発生器１００を用いてピン数ＮがＮ＝１２８ピン、被試験半導体デバイスの数ＭがＭ＝２として２個の被試験半導体デバイスＤＵＴ１とＤＵＴ２を試験する様子を示す。この場合にはパターン発生器１００にＮ＝１２８ビットＤ０〜Ｄ１２７の試験パターンデータを用意し、Ｄ０〜Ｄ１２７の１２８ビットの試験パターンデータをＭ・Ｎ個、つまり２×１２８個のマルチプレクサＭＵＸ１〜ＭＵＸ２５６で選択し、２個の被試験半導体デバイスＤＵＴ１とＤＵＴ２のそれぞれの互に対応するピンに同一ビットの試験パターン信号を印加する。
【０００９】
図７は同一のパターン発生器１００を用いて１６ピンの被試験半導体デバイスを試験する場合を示す。この場合にはパターン発生器１００に１６ビットＤ０〜Ｄ１６の試験パターンデータを用意し、この１６ビットのパターンデータをＭ・Ｎ＝１６×１６＝２５６個のマルチプレクサによって選択し、１６個の各被試験半導体デバイスＤＵＴ１〜ＤＵＴ１６のそれぞれの対応するピンに同一の試験パターン信号を印加する。
図８にマルチプレクサの切替状態を制御する制御器２０１の構成を示す。ここでは説明を簡素化するために４個のマルチプレクサＭＵＸ１〜ＭＵＸ４を用いて１個の被試験半導体デバイス（ここでは４ピンの半導体デバイス）を試験する場合と、２個の被試験半導体デバイス（ここでは２ピンの半導体デバイス）を試験する場合と、４個の被試験半導体デバイス（ここでは１ピンの半導体デバイス）を試験する場合について説明する。
【００１０】
パターン発生器１００には４ビットの試験パターンデータＤ０〜Ｄ３が用意され、この４ビットの試験パターンデータＤ０〜Ｄ３が全てのマルチプレクサＭＵＸ１〜ＭＵＸ４に入力される。図８は４ピンの半導体デバイスを試験する場合を示す。この場合には書き込み指令信号Ｗ１、Ｗ２、Ｗ３、Ｗ４により各レジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４に制御データＷＤＡＴＡとして送られて来る例えばＡ０、Ａ１、Ａ２、Ａ３を書き込み、これらの制御データＡ０、Ａ１、Ａ２、Ａ３を各マルチプレクサＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４のそれぞれに印加する。
【００１１】
制御データＡ０が与えられたマルチプレクサＭＵＸ１はパターン発生器１００に用意されたパターンデータの例えばビットＤ０を選択し、このビットＤ０のパターンデータを被試験半導体デバイスＤＵＴに印加する。尚、ここでは試験パターン信号供給経路群３００は省略して示している。
制御データＡ１が印加されたマルチプレクサＭＵＸ２はパターンデータのビットＤ１を選択し、このビットＤ１のパターンデータを被試験半導体デバイスＤＵＴに印加する。以下同様にしてマルチプレクサＭＵＸ３とＭＵＸ４にはそれぞれ制御データＡ２とＡ３が与えられ、これら各マルチプレクサＭＵＸ３とＭＵＸ４はパターンデータのビットＤ２とＤ３のパターンデータを選択して被試験半導体デバイスＤＵＴに印加する。
【００１２】
図９に２個の半導体デバイスＤＵＴ１とＤＵＴ２を試験する場合を示す。この場合には２個の同時試験モードに設定するためにモード設定信号Ｃ２が「１」論理に制御される。このモード設定信号Ｃ２によりゲートＧ２とＧ４が開の状態に制御される。この結果、レジスタＲＧ１とＲＧ３には書き込み指令信号Ｗ１により制御データＡ０が書き込まれる。また、レジスタＲＧ２とＲＧ４には書き込み指令信号Ｗ２により制御信号Ａ１が書き込まれる。
従ってこの場合にはマルチプレクサＭＵＸ１とＭＵＸ３に制御データＡ０が印加され、これらマルチプレクサＭＵＸ１とＭＵＸ３はパターンデータのビットＤ０を選択し、ビットＤ０のパターンデータを被試験半導体デバイスＤＵＴ１とＤＵＴ２の各対応するピンに印加する。また、マルチプレクサＭＵＸ２とＭＵＸ４は制御データＡ１によりパターンデータのビットＤ１のパターンデータを選択し、このビットＤ１のパターンデータを被試験半導体デバイスＤＵＴ１とＤＵＴ２の対応するピンに印加する。
図１０は４個の被試験半導体デバイスＤＵＴ１〜ＤＵＴ４を試験する場合を示す。この場合には４個同時試験モードに設定するためにモード設定信号Ｃ４を「１」論理に制御する。このモード設定信号Ｃ４によりゲートＧ１、Ｇ３、Ｇ５が開の状態に制御される。
【００１３】
この結果、書き込み指令信号Ｗ１が印加されると、この書き込み指令信号Ｗ１はレジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４の全てに印加され、全てのレジスタＲＧ１〜ＲＧ４に同一の制御データ例えばＡ０を書き込むことができる。
これにより、各マルチプレクサＭＵＸ１〜ＭＵＸ４は全てビットＤ０のパターンデータを選択し、これらのパターンデータを４個の被試験半導体デバイスＤＵＴ１〜ＤＵＴ４の各対応するピンに印加する。
【００１４】
【発明が解決しようとする課題】
上述したように、従来は複数の被試験半導体デバイスを試験する場合、各被試験半導体デバイスの各対応するピンには同一の試験パターンが印加され、同一の試験条件で試験が行われる。従って、各被試験半導体デバイス毎に異なる条件で試験を行うことができない不都合がある。
つまり、最近の傾向として、ある試験の結果により試験パターンを変えて試験を行うことがある。
【００１５】
このような試験を同時に複数の被試験半導体デバイスに対して行う状況では各被試験半導体デバイス毎に異なる試験結果となる場合があり、次の試験では被試験半導体デバイス毎に異なる試験パターンを印加して試験を行う必要があるため、複数の被試験半導体デバイスを同時に試験することができない。
この様な場合、１個ずつ被試験半導体デバイスを試験することになり試験時間が長くなってしまう不都合が発生する。
この不都合を解消するためには、複数の被試験半導体デバイスを試験している状況で、必要に応じて各被試験半導体デバイスに異なる条件の試験パターン信号を印加できればよい。
【００１６】
また、不揮発性メモリの場合、製造過程又は試験中の何れかにおいて、製品のモデル名、シリアル番号等を記憶させる必要がある。この書き込みを行うデータは各デバイス毎に固有のデータのため、１個ずつ書き込みを行わなくてはならない。従ってこの書き込みに時間が掛かる不都合が生じる。特に半導体デバイス試験装置でこのデータの書き込みを実行しようとした場合には高価な試験装置をデータの書き込みのために長時間拘束してしまうため、この点で試験に要するコストが高価になる欠点が生じる。
【００１７】
この発明の第１の目的は複数の被試験半導体デバイスを試験する場合、必要に応じて各被試験半導体デバイスに異なる条件の試験パターン信号を供給することができる半導体デバイス試験装置を提供することにある。
この発明の第２の目的は複数の半導体デバイスに固有のデータを一度に書き込むことができる半導体デバイス試験装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の態様においては、パターン発生器で発生するＮビットの試験パターンデータを被試験半導体デバイスの数をＭとした場合、Ｍ・Ｎ個のマルチプレクサで選択して取り出し、これらＭ・Ｎ個のマルチプレクサで取り出したＭ・Ｎビットのパターンデータをピン数がＮである各被試験半導体デバイスに印加し、Ｍ個の半導体デバイスを試験する半導体デバイス試験装置において、同時に試験する被試験半導体デバイスの数を設定するモード設定信号および設定された数の被試験半導体デバイスに個別に条件が異なるパターンデータを印加するか否かを指定するイネーブル信号を入力して、イネーブル状態と指定された場合に条件が異なるパターンデータを印加すべき被試験半導体デバイスに対応するマルチプレクサの設定条件を変更することによって、条件が異なるパターンデータを設定された数の被試験半導体デバイスに印加する構成とした半導体デバイス試験装置を提案する。
【００１９】
この発明の請求項２では、請求項１記載の半導体デバイス試験装置において、Ｍ・Ｎ個のマルチプレクサにはそれぞれに対応してレジスタが設けられ各レジスタにパターン発生器で発生するパターンデータのどのビットのパターンデータを選択するかを表す制御データを記憶させると共に、被試験半導体デバイスに異なる条件のパターンデータを与えるマルチプレクサの切替状態を設定するレジスタには正規に書き込むべき制御データを変換表に従って変換した変換制御データを書き込む構成とした半導体デバイス試験装置を提案する。
【００２０】
この発明の請求項３では、請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、条件が異なるパターンデータは互に試験条件を異ならせるためのパターンデータである半導体デバイス試験装置を提案する。
この発明の請求項４では、請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、条件が異なるパターンデータは被試験半導体デバイスの個々に書き込むべき固有のデータである半導体デバイス試験装置を提案する。
作用
この発明による半導体デバイス試験装置によれば、複数の被試験半導体デバイスを試験している状態において、或る被試験半導体デバイスに対して他の被試験半導体デバイスとは異なる条件の試験を行わせることができる。また、複数の被試験半導体デバイスを試験した結果、例えば良否の判定結果、或いは各被試験半導体デバイスに割当てられた形式番号、シリアルＮＯ、等の固有のデータをパターン発生器の各ビットに用意しておくことにより、各被試験半導体デバイスにこれらの固有のデータを書き込むことができる。
【００２１】
従って、この発明によれば、例えば不揮発性メモリを試験する場合は不良が発生した被試験半導体デバイスに対しては他の被試験半導体デバイスとは異なる条件の試験を行わせ、他の被試験半導体デバイスには従来通りの試験を続けさせることができる。従って、全体の試験時間を短くすることができる。更に試験終了する毎に自動的に各被試験半導体デバイスに固有データを書き込む構成とした場合には、人手を掛けることなく、各被試験半導体メモリに各固有のデータを同時に書き込むことができる。これにより書き込みを短時間に済ませることができるため、高価な試験装置の使用時間を短縮することができるからコストの低減を期待することができる利点が得られる。
【００２２】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の要部の構成を示す。図１において、図８乃至図１０の各部と対応する部分には同一符号を付して示す。
図１に示す例ではレジスタＲＧ１を除くほかのレジスタＲＧ２、ＲＧ３、ＲＧ４の各制御データ供給経路にデータコンバータＤＣＯＮＶ２〜ＤＣＯＮＶ４を挿入し、これらデータコンバータＤＣＯＮＶ２〜ＤＣＯＮＶ４によってレジスタＲＧ１を除く他のレジスタＲＧ２〜ＲＧ４のそれぞれに記憶保持させる制御データを予め設定した変換表に従って変換して記憶させる構成としたものである。
【００２３】
図１に示す構成により２個の被試験半導体デバイスＤＵＴ１とＤＵＴ２を同時に試験する場合にはモード設定信号Ｃ２とイネーブル信号ＥＮＡＢＬＥが「１」論理に制御される。モード設定信号Ｃ２が「１」論理に制御されることによりデータコンバータＤＣＯＮＶ３と、ＤＣＯＮＶ４に「１」論理のモード設定信号Ｃ２が供給される。このモード設定信号Ｃ２とイネーブル信号ＥＮＡＢＬＥによりデータコンバータＤＣＯＮＶ３とＤＣＯＮＶ４がイネーブル状態となり、図２に示す変換表が有効となる。
【００２４】
図２に示す変換表によればレジスタＲＧ１とＲＧ２には制御データＡ０〜Ａ７の中の何れかの制御データが設定される。これに対し、レジスタＲＧ３とＲＧ４には制御データＡ０〜Ａ７をＡ８〜Ａ１５に変換した変換制御データが設定される。このためにパターン発生器１００にはＤ０〜Ｄ７の８ビットのパターンデータの他に、Ｄ８〜Ｄ１５の８ビットのパターンデータを用意し、これら８ビットＤ８〜Ｄ１５のパターンデータの中の２ビットのパターンデータを被試験半導体デバイスＤＵＴ２に印加し、２個の被試験半導体デバイスＤＵＴ１とＤＵＴ２に異なるパターンデータを印加する場合を示す。
【００２５】
２個同時試験では図９で説明したように、レジスタＲＧ１、ＲＧ２には制御データの例えばＡ０と、Ａ１が書き込まれ、マルチプレクサＭＵＸ１とＭＵＸ２はパターン発生器１００に用意したパターンデータのビットＤ０とＤ１を選択して被試験半導体デバイスＤＵＴ１に印加する。
これに対し、レジスタＲＧ３とＲＧ４にはその前段にデータコンバータＤＣＯＮＶ３とＤＣＯＮＶ４が配置され、これらデータコンバータＤＣＯＮＶ３とＤＣＯＮＶ４により制御データＡ０とＡ１を図２に示す変換表に従ってＡ０をＡ８に、またＡ１をＡ９に変換してレジスタＲＧ３とＲＧ４に記憶するから、これらレジスタＲＧ３とＲＧ４により制御されるマルチプレクサＭＵＸ３とＭＵＸ４はパターン発生器１００に用意したビットＤ８〜Ｄ１５のパターンデータの中のビットＤ８とＤ９を選択して被試験半導体デバイスＤＵＴ２に印加する。
【００２６】
従って、この例では被試験半導体デバイスＤＵＴ１にはパターンデータのビットＤ０とＤ１のデータを印加することができ、また、被試験半導体デバイスＤＵＴ２にはパターンデータのビットＤ８とＤ９のデータを印加することができる。従って被試験半導体デバイスＤＵＴ１とＤＵＴ２には異なる試験パターンを印加することができ、条件が異なる試験を同時に実行することができる。
また、パターンデータのビットＤ０とＤ１及びビットＤ８とＤ９のデータを各被試験半導体デバイスＤＵＴ１とＤＵＴ２の各固有のデータとしてパターン発生器１００に用意することにより、これら個々のデータを被試験半導体デバイスＤＵＴ１とＤＵＴ２に同時に書き込むことができる。
【００２７】
図３は４個の被試験半導体デバイスＤＵＴ１〜ＤＵＴ４にそれぞれ異なるパターンデータを印加する場合の実施例を示す。
この場合にはモード設定信号Ｃ４を「１」論理に設定する。このモード設定信号Ｃ４とイネーブル信号ＥＮＡＢＬＥの印加によりデータコンバータＤＣＯＮＶ２〜ＤＣＯＮＶ４がイネーブル状態となり、図４に示す変換表が有効となる。
図４に示す変換表によればレジスタＲＧ１には制御データＡ０〜Ａ３の中の何れかの制御データが設定される。これに対し、データコンバータＤＣＯＮＶ２では制御データＡ０〜Ａ３をＡ４〜Ａ７に変換し、ＲＧ２に記憶させる。データコンバータＤＣＯＮＶ３では制御データＡ０〜Ａ３をＡ８〜Ａ１１に変換し、レジスタＲＧ３に記憶させる。データコンバータＤＣＯＮＶ４では制御データＡ０〜Ａ３をＡ１２〜Ａ１５に変換し、レジスタＲＧ４に記憶させる。
【００２８】
レジスタＲＧ１に制御データの例えばＡ０を記憶したとすると、データコンバータＤＣＯＮＶ２と、ＤＣＯＮＶ３及びＤＣＯＮＶ４にはそれぞれに制御データＡ０が入力される。この制御データＡ０はこれらデータコンバータＤＣＯＮＶ２〜ＤＣＯＮＶ４のそれぞれで制御データＡ４、Ａ８、Ａ１２に変換され、これらの各制御データＡ０、Ａ４、Ａ８、Ａ１２が各マルチプレクサＭＵＸ１と、ＭＵＸ２と、ＭＵＸ３と、ＭＵＸ４に印加される。
従って、マルチプレクサＭＵＸ１はパターン発生器１００に設けたパターンデータのＤ０のビットを選択して被試験半導体デバイスＤＵＴ１に印加する。
【００２９】
またマルチプレクサＭＵＸ２ではパターン発生器１００に設けたパターンデータのＤ４のビットを選択して被試験半導体デバイスＤＵＴ２に印加する。
マルチプレクサＭＵＸ３ではレジスタＲＧ３に制御データＡ８が記憶されるからパターン発生器１００のパターンデータの中のビットＤ８を選択し、被試験半導体デバイスＤＵＴ３に印加する。
マルチプレクサＭＵＸ４ではレジスタＲＧ４に制御データＡ１２が記憶されるから、マルチプレクサＭＵＸ４ではこの制御データＡ１２によりパターン発生器１００に用意したパターンデータの中のビットＤ１２を選択して出力し、被試験半導体デバイスＤＵＴ４にビットＤ１２で定められる試験パターン信号を供給する。
【００３０】
【発明の効果】
以上説明したように、この発明によれば複数の被試験デバイスに異なるパターンデータを印加することができるから、同時に複数の半導体デバイスを異なる条件で試験することができる。また、試験の結果に従って各被試験半導体デバイスの各形式、シリアル番号、等の個別データを同時に書き込むこともできる。この結果、短時間に多量の被試験半導体デバイスに各個のデータを書き込むことができるから、高価な試験装置を条件の異なる試験を被試験半導体デバイス毎に行うため、或いは異なるデータの書き込みのために長時間拘束することがなく、この点でコストの低減が期待できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】図１に示した実施例に用いる変換表の一例を説明するための図。
【図３】この発明の他の実施例を説明するためのブロック図。
【図４】図３に示した実施例に用いる変換表の一例を説明するための図。
【図５】従来の技術の概要を説明するためのブロック図。
【図６】従来の技術の概要の他の例を説明するためのブロック図。
【図７】従来の技術の概要の更に他の例を説明するためのブロック図。
【図８】図５に示した従来の技術を具体的に説明するためのブロック図。
【図９】図６に示した従来の技術を具体的に説明するためのブロック図。
【図１０】図７に示した従来の技術を具体的に説明するためのブロック図。
【符号の説明】
１００      パターン発生器
Ｄ０〜Ｄ１５      パターンデータのビット番号
ＭＵＸ１〜ＭＵＸ４      マルチプレクサ
ＤＵＴ１〜ＤＵＴ４      被試験半導体デバイス
ＲＧ１〜ＲＧ４      レジスタ
ＤＣＯＮＶ２〜ＤＣＯＮＶ４      データコンバータ
【図１】
0004721565.tif 000002
【図２】
0004721565.tif 000003
【図３】
0004721565.tif 000004
【図４】
0004721565.tif 000005
【図５】
0004721565.tif 000006
【図６】
0004721565.tif 000007
【図７】
0004721565.tif 000008
【図８】
0004721565.tif 000009
【図９】
0004721565.tif 000010
【図１０】
0004721565.tif 000011