(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に設けられた素子分離膜と、
前記素子分離膜上に配置された配線と、
前記半導体基板内に形成され一方の端部が前記素子分離膜の近傍に配置された拡散層と、
前記半導体基板の前記主面に設けられたゲート電極を含むトランジスタと、
前記ゲート電極の側面を覆うサイドウォールスペーサと、
前記拡散層を覆う絶縁膜とを備え、
前記配線と前記素子分離膜とを前記配線側から見たときに、前記配線より前記拡散層側に前記素子分離膜が見えるように前記素子分離膜上に前記配線が配置された半導体装置であって、
前記絶縁膜は、前記素子分離膜の前記拡散層側をさらに覆い、前記配線の前記拡散層側の側面まで連続して形成されて当該側面と接しており、前記サイドウォールスペーサと同一の材料からなり、
前記配線の上面の少なくとも前記拡散層側の端部が、前記絶縁膜から露出し、シリサイド化されていることを特徴とする半導体装置。
【請求項２】
前記配線の上面の前記拡散層側とは反対側の端部をさらに覆うように、前記絶縁膜が形成され、前記配線の上面の前記拡散層側とは反対側の端部以外は、前記絶縁膜から露出し、シリサイド化されている請求項１に記載の半導体装置。
【請求項３】
前記配線の上面の全面が、前記絶縁膜から露出し、シリサイド化されている請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、複数の画素部を含む画素領域と、前記画素領域を駆動させるための周辺回路を含む周辺回路領域とを備えたイメージセンサであり、
前記拡散層は、前記画素部に含まれるフォトダイオードの拡散層であり、
前記配線は前記画素部に含まれる配線であり、
前記トランジスタは前記周辺回路部に含まれるトランジスタである請求項１〜３のいずれかの項に記載の半導体装置。
【請求項５】
前記画素部は、前記拡散層の他方の端部の近傍に配置され前記半導体基板の前記主面に設けられた転送ゲートを含み、前記転送ゲートの上面の前記拡散層側の端部をさらに覆うように、前記絶縁膜が連続的に形成された請求項４に記載の半導体装置。
【請求項６】
（ａ）半導体基板の主面に素子分離膜を形成し、前記素子分離膜上に配線を形成し、前記半導体基板に不純物イオンを注入して一方の端部が前記素子分離膜の近傍に配置されるように拡散層を形成し、前記半導体基板の前記主面にゲート電極を含むトランジスタを形成し、少なくとも前記素子分離膜、前記配線、前記拡散層および前記ゲート電極を覆うように前記半導体基板の前記主面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをマスクとして前記絶縁膜を異方性エッチングによって選択的に除去して前記ゲート電極の側面にサイドウォールスペーサを形成するとともに、前記配線の上面の少なくとも前記拡散層側の端部を露出させる工程と、
（ｄ）前記工程（ｃ）で露出された前記配線の上面をシリサイド化する工程とを含み、
前記工程（ａ）において、前記配線と前記素子分離膜とを前記配線側から見たときに、
前記配線より前記拡散層側に前記素子分離膜が見えるように前記素子分離膜上に前記配線を形成し、前記絶縁膜のうちの、前記配線の直上に形成された絶縁膜を第１の絶縁膜とし、前記第１の絶縁膜に隣接し、アール面を有し、かつ前記素子分離膜の前記配線側の面のうちの前記配線よりも前記拡散層側であって前記アール面よりも前記配線側の面上に形成された絶縁膜を第２の絶縁膜とすると、
前記工程（ｂ）において、前記配線の少なくとも前記拡散層側の端部の上は避け、前記絶縁膜のうちの前記第２の絶縁膜の少なくとも前記拡散層側の端部と前記拡散層の直上に形成された前記絶縁膜とを含む領域を覆うように、前記レジストパターンを前記絶縁膜上に形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｂ）において、前記第１の絶縁膜上を避けるように、前記レジストパターンを前記絶縁膜上に形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、複数の画素部を含む画素領域と、前記画素部を駆動させる周辺回路を含む周辺回路領域とを備えたイメージセンサの製造方法であり、
前記工程（ａ）において、前記配線および前記拡散層を、前記画素部に形成し、前記トランジスタを前記周辺回路領域に形成し、前記拡散層はフォトダイオードの拡散層である請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）において、
前記拡散層の他方の端部の近傍において前記半導体基板の前記主面に転送ゲートを形成し、前記転送ゲートを覆うように前記絶縁膜を形成し、
前記工程（ｂ）において、
前記転送ゲートの前記拡散層側の端部の上をさらに覆うように、前記レジストパターンを前記絶縁膜上に連続的に形成する請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ等の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
最近の半導体集積回路は動作速度を向上させるため、例えば、ＭＯＳ型集積回路のゲート電極、ソース・ドレイン等の拡散層の表面を、チタン、コバルト、ニッケル等の高融点金属と反応させてシリサイド化することにより低抵抗化することが一般的に行われている。そして、デバイス特性や信頼性等の向上の要請から、１チップ内において、シリサイドを形成する領域と、シリサイドを形成しない領域とに分けられることが多くなってきている。このような技術は、チップ寸法が小さいイメージセンサ等の半導体装置にも用いられている。
【０００３】
図１４は、イメージセンサの構成の一例を示す概略図である。イメージセンサは、同一の半導体基板２００上に、フォトダイオードを含む複数の画素部２０１が二次元的に配列された画素領域２０２と、画素領域２０２を駆動させるための駆動回路や信号処理回路等を含む周辺回路領域２０３とを備えている。それぞれの回路は、ＭＯＳＦＥＴを含んでいる。
【０００４】
図１５に、画素部の断面構造を示している。Ｐ型半導体基板２００に、Ｎ型フォトダイオードの拡散層１１６が設けられ、拡散層１１６の一方の端部の極近傍にＭＯＳ型トランジスタの転送ゲート１１７が設けられている。この図において、転送ゲート１１７の両端部のうちの拡散層１１６から離れた端部の近傍には、半導体基板２００内にＮ型拡散層（（フローティング・ディフュージョン・アンプ：Floating Diffusion Amplifier）１１８が形成されている。拡散層１１６の両端部のうちの転送ゲート１１７から離れた端部の近傍においては、半導体基板２００に素子分離膜１０４が設けられ、素子分離膜１０４上には配線１０１が設けられている。転送ゲート１１７および配線１０１はともに、ポリシリコン膜を主体としている。
【０００５】
近年、イメージセンサを携帯電話やデジタルスチルカメラ等へ搭載するために、イメージセンサの画素サイズ（面積）の微細化が進んでいるが、画素部では、上記フォトダイオードの拡散層１１６、転送ゲート１１７および配線１０１だけでなく、配線１０１の側面に形成されたサイドウォールスペーサ１０３が必要となっている。配線１０１の側面に形成されたサイドウォールスペーサ１０３は、ＬＤＤ構造を採用することによりホットキャリアによる劣化を抑制した、周辺回路部のＭＯＳ型トランジスタのサイドウォールスペーサ１０３と同様の構造をしている。また、画素部では、低抵抗化のために、シリサイド層１０５が形成されている。シリサイド層１０５は、配線１０１および転送ゲート１１７の表面だけでなく、図１５には示していないが、転送ゲートを除いた画素部のトランジスタおよび周辺回路のトランジスタのソース・ドレインの表面にも形成される。
【０００６】
ところで、サイドウォールスペーサ１０３は、転送ゲート１１７や配線１０１等の上にＳｉＯ2等の絶縁膜を形成し、それを異方性エッチングによってエッチバックして形成されることはよく知られている。異方性エッチングは、拡散層１１６の直上の絶縁膜をレジストパターンにて覆った状態で行われる。異方性エッチングの際に、拡散層１１６にエッチングによりダメージ層が形成されることを回避するためである（例えば、特許文献１参照）。拡散層１１６にダメージ層が形成されると、拡散層１１６で光電変換し蓄えられた電荷Ｑの一部ΔＱがリーク電流として失われ、イメージセンサの感度等の飽和特性が低下することとなり、画素特性が劣化しまう。
【０００７】
次に、図１６を用いてイメージセンサの製造方法を具体的にする。図１６は、図１５に示した従来のイメージセンサの画素部のうちの配線１０１およびその周囲を拡大した断面図である。図１６に示すように、マスクとしてのレジストパターン１１０は、配線１０１や、絶縁膜１０８のうちのサイドウォールスペーサ１０８ｂとなる部分を覆わないように絶縁膜１０８上に形成されるのが通常である。フォトリソグラフィにおいてレジストパターン１１０の形成に用いられるフォトマスクのレイアウトについては、フォトマスクの位置合わせのズレ（誤差）、具体的には、サイドウォールスペーサ１０８ｂ側へのズレ、および拡散層１１６側へのズレを考慮してなされる。そのため、素子分離膜１０４については、マージン１０６およびマージン１０７を確保できる大きさとされる。
【特許文献１】特開２００２−１９０５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、これらのマージン（マージン１０６、マージン１０７）を確保するために、素子分離膜１０４を大きくし、その代わりに、フォトダイオードの拡散層１１６を小さくするので、拡散層１１６において光電変換により発生する電荷量が小さくなり、画像の感度の向上には限界があった。
【０００９】
このような問題は、イメージセンサに特有の問題ではなく、サイドウォールスペーサとその近傍に配置された拡散層とを含む他の半導体装置に共通する問題であり、半導体装置の微細化および高性能化を妨げていた。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、（ａ）半導体基板の一方の主面に素子分離膜を形成し、前記素子分離膜上に配線を形成し、前記半導体基板に不純物イオンを注入して一方の端部が前記素子分離膜の近傍に配置されるように拡散層を形成し、前記半導体基板の前記一方の主面にゲート電極を含むトランジスタを形成し、少なくとも前記素子分離膜、前記配線、前記拡散層および前記ゲート電極を覆うように前記半導体基板の前記一方の主面上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にレジストパターンを形成する工程と、（ｃ）前記レジストパターンをマスクとして前記絶縁膜を異方性エッチングによって選択的に除去して前記ゲート電極の側面にサイドウォールスペーサを形成するとともに、前記配線の少なくとも一部を露出させる工程とを含み、前記工程（ａ）において、前記配線と前記素子分離膜とを前記配線側から見たときに、前記配線の全周囲に前記素子分離膜が見えるように前記素子分離膜上に前記配線を形成し、前記絶縁膜のうちの、前記配線の直上に形成された絶縁膜を第１の絶縁膜とし、前記第１の絶縁膜に隣接し、アール面を有し、かつ前記素子分離膜の前記配線側の面のうちの前記配線よりも前記拡散層側であって前記アール面よりも前記配線側の面上に形成された絶縁膜を第２の絶縁膜とすると、前記工程（ｂ）において、前記第１の絶縁膜上の少なくとも一部は避け、前記絶縁膜のうちの前記第２の絶縁膜の少なくとも一部と前記拡散層の直上に形成された前記絶縁膜とを含む領域を覆うように、前記レジストパターンを前記絶縁膜上に形成することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、少なくとも配線、素子分離膜、拡散層およびゲート電極を覆うように絶縁膜を形成し、その絶縁膜のうちの、配線の直上に形成された絶縁膜を第１の絶縁膜とし、第１の絶縁膜に隣接し、アール面を有し、かつ前記素子分離膜の前記配線側の面のうちの前記配線よりも前記拡散層側であって前記アール面よりも前記配線側の面上に形成された絶縁膜を第２の絶縁膜とすると、第１の絶縁膜上の少なくとも一部は避け、絶縁膜のうちの第２の絶縁膜の少なくとも一部と拡散層の直上に形成された絶縁膜とを含む領域を覆うように、レジストパターンを絶縁膜上に形成するので、例えば、半導体基板における素子分離膜の形成領域を小さくして拡散層の形成領域を大きくし、さらには、拡散層をより配線の近くに配置しても、エッチングによる拡散層のダメージを回避でき、微細化または高性能化された半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１〜図８は、本発明の半導体装置の製造方法の一例を示している。本実施の形態の半導体装置は、具体的には、複数の画素部を含む画素領域と、画素部を駆動させる周辺回路を含む周辺回路領域とを備えたイメージセンサである。図１〜図７は、イメージセンサの画素部に含まれる配線およびその周囲の製造工程図である。画素部の他の構成については、図１５に示した従来のイメージセンサと同様である。図８は、シリサイド化直後の画素部を示した断面図である。
【００１３】
図１に示すように、本実施の形態の半導体装置の製造方法では、まず、半導体基板１００に、ＬＯＣＯＳ（Local Oxdation of Silicon：シリコン局所酸化法）またはＳＴＩ（Shallow Trench lisolation：浅い溝分離法）にて素子分離膜４を形成する。
【００１４】
次に、半導体基板１００に、砒素、リン等の不純物イオンを注入して、一方の端部が素子分離膜４の近傍に配置された、フォトダイオードの拡散層１６を形成する。拡散層１６は、半導体基板１００の一方の表面から内部に少し入った箇所に形成する。フォトダイオードの拡散層１６の導電型は、半導体基板１００の導電型とは反対であり、半導体基板１００がＰ型である場合、拡散層はＮ型である。
【００１５】
次に、素子分離膜４上に、Ｎ型の導電性ポリシリコン膜を用いて配線１を形成する。配線１は、配線１と素子分離膜４とを配線側から見たときに、配線の全周囲に素子分離膜４が見えるように素子分離膜４上に形成する。この図において、配線１の拡散層１６側のエッジと素子分離膜４の拡散層１６側のエッジとの距離２０は、例えば、０．１μｍとする。
【００１６】
次に、図２に示すように、素子分離膜４、配線１および拡散層１６を覆うように、例えば、半導体基板１００の一方の主面の全面に、絶縁膜８を形成する。絶縁膜８としては、例えば、シリコン酸化膜であり、ＣＶＤ法にて形成する。
【００１７】
以下、絶縁膜８のうち、配線１の直上に形成された絶縁膜を「第１の絶縁膜８ａ」とも言い、第１の絶縁膜８ａに隣接しており、アール面８ｃを有し、かつ素子分離膜４の配線側の面のうちの配線１よりも拡散層１６側であってアール面８ｃよりも配線１側の面上に形成された絶縁膜を「第２の絶縁膜８ｂ」とも言う。
【００１８】
絶縁膜８の厚みは、第２の絶縁膜８ｂの幅Ｌ１が、レジストパターン１０の形成に用いられるフォトマスクの位置合わせの精度の２倍以上の長さとなるように設定することが好ましい。第２の絶縁膜８ｂの幅Ｌ１が、フォトマスクの位置合わせの精度の２倍以上の長さを有していると、フォトマスクの位置合わせのズレによって、レジストパターン１０のエッジ１０ａの配線１側へのズレが最大となり、または拡散層１６側へのズレが最大となっても、エッジ１０ａが第２の絶縁膜８ｂ上に配置されるようにレジストパターン１０を形成できる（図３参照）。尚、第２の絶縁膜の幅Ｌ１は、後述するエッチング工程において形成されるサイドウォールスペーサ３の幅Ｌ２と等しい（図４参照）。
【００１９】
次に、図３に示すように、絶縁膜８上にレジストパターン１０を形成する。レジストパターン１０は、第１の絶縁膜８ａ上は避け、絶縁膜８のうちの第２の絶縁膜８ｂの一部と拡散層１６の直上に形成された絶縁膜とを含む領域を覆うように、絶縁膜８上に連続的に形成する。レジストパターン１０は、後述するエッチング工程において、拡散層１６をプラズマから保護する。
【００２０】
レジストパターン１０の形成に用いられるフォトマスクのレイアウトは、第２の絶縁膜８ｂの幅Ｌ１の１／２の位置に、レジストパターン１０のエッジ１０ａが配置されるようになされることが好ましい。第２の絶縁膜８ｂの幅Ｌ１が、フォトマスクの位置合わせの精度の２倍以上の長さを有していれば、エッジ１０ａの配線１側へのズレが最大となり、あるいは拡散層１６側へのズレが最大となっても、エッジ１０ａが第２の絶縁膜８ｂ上に配置されるようにレジストパターン１０を形成できる（図３参照）。
【００２１】
例えば、フォトマスクの位置合わせの精度が１００ｎｍである場合、換言すると、レジストパターン１０のエッジ１０ａの所望の位置からのズレの最大が１００ｎｍである場合、第２の絶縁膜８ｂの幅Ｌ１は、例えば、２００ｎｍに設定される。エッジ１０ａの所望の位置は、レジストパターン１０のエッジ１０ａから第２の絶縁膜８ｂの拡散層１６側の端までの長さ１２が１００ｎｍとなり、エッジ１０ａから配線１の側面１ａまでの長さ１３が１００ｎｍとなるように、設定される。
【００２２】
本実施の形態の半導体装置の製造方法では、フォトマスクの位置合わせのズレが、配線１側へ最大となっても、レジストパターン１０のエッジ１０ａが、配線１（第１の絶縁膜８ａ）の直上に配置されることはない。したがって、後述するエッチング工程にて、配線１上の絶縁膜（第１の絶縁膜８ａ）は全て除去でき、配線１の素子分離膜４側の面の反対面の全面をシリサイド化できる。
【００２３】
次に、レジストパターン１０をマスクとして、絶縁膜８を異方性ドライエッチングによって選択的に除去して、周辺回路のトランジスタのゲート電極の側面にサイドウォールスペーサ（図示せず）を形成するとともに、図４に示すように、配線１を露出させ、配線１の側面にサイドウォールスペーサ３を形成する。ただし、レジストパターン１０のエッジ１０ａが、エッチングされることによってサイドウォールスペーサ３となる絶縁膜８（第２の絶縁膜８ｂ）の一部を覆っているため（図３参照）、配線１の側面に形成されるサイドウォールスペーサ３は通常のサイドウォールスペーサの上に角状部３ａがさらに形成された形状となる。
【００２４】
イメージセンサの周辺回路内にあるＭＯＳ型トランジスタ（図示せず）については、レジストパターンの端面が、絶縁膜８のうちの、ＭＯＳ型トランジスタのゲート電極のサイドウォールスペーサとなる箇所よりもゲート電極から離れた位置にあることから、そのＭＯＳ型トランジスタのサイドウォールスペーサは通常の形状となる。配線１の側面に形成されるサイドウォールスペーサ３の幅Ｌ２（図３参照）と、周辺回路内にあるＭＯＳ型トランジスタのゲート電極の側面に形成されるサイドウォールスペーサ（図示せず）の幅は同じとなる。
【００２５】
次に、図５に示すように、露出された配線１と高融点金属とを反応させてシリサイド５を形成する。シリサイド５は、通常、ＴｉやＣｏ等の金属膜を蒸着により露出された配線１の表面に形成しこれらを加熱することにより形成できる。上記金属膜のうちの未反応の状態で残った部分については、アンモニアと過酸化水素とを含む混合液等を用いて選択的に除去する。サイドウォールスペーサ３の角状部３ａは、シリサイドを形成する直前または直後に行われる表面清浄の際に徐々に小さくなり、角状部３ａの高さは問題無い程度にまで低くなる。表面清浄には、例えば、アンモニアと過酸化水素とを含む混合液やフッ酸等が用いられる。
【００２６】
図８は、シリサイド５を形成し洗浄をした直後の画素部全体を示す断面図である。図８において、最も左側に配置された配線１が、図５に示した配線１である。レジストパターン１０（図３参照）を、ＭＯＳ型トランジスタの転送ゲート１７の拡散層１６側の端部をも覆うように形成すれば、例えば、半導体基板における拡散層１６の形成領域を大きくして、拡散層１６の他方の端部を転送ゲート１７の近くに配置しても、エッチングによる拡散層１６のダメージを回避できる。
【００２７】
レジストパターン１０（図３参照）を、ＭＯＳ型トランジスタの転送ゲート１７の拡散層１６側の端部をも覆うように形成すると、図８に示すように、この図において、拡散層１６の左側に配置された配線１のサイドウォールスペーサ３と、拡散層１６の上方に配置された絶縁膜８と、転送ゲート１７の左側の端部を覆う絶縁膜は、同一のシリコン酸化膜からなる。このシリコン酸化膜は、配線１の側面１ａから転送ゲート１７の拡散層１６側まで連続的に覆っている。尚、転送ゲート１７もシリサイド化されており、転送ゲート１７はシリサイド５を含んでいる。
【００２８】
次に、図６に示すように、シリサイド化された配線１および絶縁膜８上にＢＰＳＧ（boron Phosphorous silicate glass）膜１９をＣＶＤ法にて形成し、図７のように、機械的化学研磨（ＣＭＰ）法によって、ＢＰＳＧ膜１９の表面を平坦化した。ＢＰＳＧ層１９の下層の凸凹が大きいと、ＢＰＳＧ層の凸凹も大きくなる。本実施の形態では、サイドウォールスペーサ３と拡散層１６上に設けられた絶縁膜８（図８参照）とが連続しているので、例えば、図１５に示した従来例のように、サイドウォールスペーサ１０３と拡散層１１６を覆うように設けられた絶縁膜１０２とが分かれた形態よりも、ＢＰＳＧ層の下層の凸凹が小さい。したがって、ＢＰＳＧ層の平坦化も容易となる。その後の工程は従来と同様である。
【００２９】
このようにして、本実施の形態の半導体装置の製造方法では、図２に示したように、少なくとも配線１、素子分離膜４、フォトダイオードの拡散層１６、およびゲート電極（図示せず）を覆うように絶縁膜８を形成し、図３に示したように、絶縁膜８のうちの、配線１の直上に形成された絶縁膜を第１の絶縁膜８ａとし、第１の絶縁膜８ａに隣接し、アール面８ｃを有し、かつ素子分離膜４の配線１側の面のうちの配線１よりも拡散層４側であってアール面８ｃよりも配線１側の面上に形成された絶縁膜を第２の絶縁膜８ｂとすると、第１の絶縁膜８ａ上の少なくとも一部は避け、絶縁膜８のうちの第２の絶縁膜８ｂの少なくとも一部と拡散層の直上に形成された絶縁膜とを含む領域を覆うように、レジストパターン１０を絶縁膜８上に形成するので、例えば、半導体基板１００における素子分離膜４の形成領域を小さくして拡散層１６の形成領域を大きくし、さらには、拡散層１６をより配線１の近くに配置しても、エッチングによる拡散層１６のダメージや、シリサイド化による拡散層１６の特性劣化を回避できる。
【００３０】
このようにして、本実施の形態の製造方法によれば、微細化または高性能化された半導体装置を提供でき、例えば、入射光信号に対する感度が優れたイメージセンサを提供できる。
【００３１】
図１３に、本実施の形態の半導体装置の製造方法にて作製された半導体装置を示している。図１３に示すように、本実施の形態の半導体装置は、半導体基板１００と、半導体基板１００の一方の主面に設けられた素子分離膜４と、素子分離膜４上に配置された配線１と、半導体基板１００内に形成され一方の端部が素子分離膜４の近傍に配置された拡散層１６と、半導体基板１００の一方の主面に設けられゲート電極を含むトランジスタ（図示せず）と、ゲート電極の側面を覆うサイドウォールスペーサ（図示せず）と、拡散層１６を半導体基板１００の一方の主面側から覆う絶縁膜８とを備えている。
【００３２】
尚、図１３において、５はシリサイド化された配線であり、１９はＢＰＳＧ膜であり、３０はメタル層であり、３１は保護膜（パッシベーション膜）であり、３２はアクリル層であり、３３はカラーフィルタであり、３４はマイクロレンズである。
【００３３】
配線１は、配線１と素子分離膜４とを配線１側から見たときに、配線１の全周囲に素子分離膜４が見えるように素子分離膜４上配置されている。
【００３４】
絶縁膜８は、拡散層１６のみならず、素子分離膜４の拡散層１６側もさらに覆い、配線１の拡散層１６側の側面まで連続して形成されて、その側面と接している。絶縁膜８は、上記ゲート電極を覆うサイドウォールスペーサ（図示せず）と同一の材料にて形成されている。
【００３５】
上記半導体装置が、例えば、複数の画素部２０１を含む画素領域２０２と、画素領域２０２を駆動させるための周辺回路を含む周辺回路部２０３とを備えたイメージセンサである場合（図１４参照）、図１３に示した拡散層１６は、画素部に含まれるフォトダイオードの拡散層であり、配線１は画素部に含まれる配線であり、トランジスタは周辺回路部に含まれるトランジスタである。画素部には、拡散層１６を挟んで配線１とは反対側において、半導体基板１００の一方の主面に転送ゲート１７が設けられている。
【００３６】
図１３に示すように、絶縁膜８は、転送ゲート１７の半導体基板１００側の面の反対面の一部をさらに覆うように連続して形成されていてもよい。
【００３７】
また、絶縁膜８は、配線１の素子分離膜４側の面の反対面の一部をさらに覆うように連続的に形成されていてもよい。
（実施の形態２）
図９〜図１１を用いて、本発明の半導体装置の製造方法の他の例を説明する。上記半導体装置は、具体的には、複数の画素部を含む画素領域と、画素部を駆動させる周辺回路を含む周辺回路領域とを備えたイメージセンサである。図９および図１０では、イメージセンサの画素部に含まれる配線およびその周囲のみを示しており、画素部の他の構成は、図１５に示した従来のイメージセンサと同様である。図９は、イメージセンサの製造方法のうちの、レジストパターンを形成する工程を、図１０は、絶縁膜をエッチングした後、シリサイドを形成する工程を示している。
【００３８】
図９に示すように、本実施の形態の半導体装置の製造方法では、絶縁膜のうちの第２の絶縁膜８ｂと拡散層１６の直上に形成された絶縁膜８とを含む領域のみならず、第１の絶縁膜８ａの一部をも覆うように、レジストパターン１０を絶縁膜８上に連続的に形成する。尚、図９において、１００は配線基板であり、４は素子分離膜であり、１は画素部の配線である。
【００３９】
例えば、レジストパターンの形成に用いられるフォトマスクの位置合わせの精度が１００ｎｍである場合、換言すると、レジストパターン１０のエッジ１０ａの所望の位置からのズレの最大が１００ｎｍである場合、エッジ１０ａと配線１の拡散層側の側面１ａまでの長さ１４が１２０ｎｍ、対向するエッジ１０ａ間の距離１５が２５０ｎｍとなるように、レジストパターン１０（フォトマスク）のレイアウトをする。配線１の幅２１は、距離１５と長さ１４の２倍とを足しあわせた４９０ｎｍである。エッジ１０ａ間の距離２５０ｎｍは、デザインルールに規定されたゲート幅の最少値であり、４９０ｎｍは、デザインルールに規定されたゲート幅の最少値よりも大きい。
【００４０】
このようなレイアウトをすれば、フォトマスクの位置合わせのズレが最大（１００ｎｍ）となった場合でも、レジストパターンのエッジ１０ａが、拡散層１６の直上およびエッチングすることによりサイドウォールスペーサとなる絶縁膜（第２の絶縁膜８ｂ）の上に配置されることはない。
【００４１】
次に、レジストパターン１０をマスクとして、絶縁膜８を異方性ドライエッチングによって選択的に除去して、周辺回路のトランジスタのゲート電極の側面にサイドウォールスペーサ（図示せず）を形成するとともに、図１０に示すように、配線１を露出させ、配線１の側面にサイドウォールスペーサ３を形成する。
【００４２】
次に、配線１の表面、および周辺回路部のトランジスタのソース・ドレイン領域（図示せず）と、ＴｉやＣｏ等の高融点金属とを反応させて、シリサイド５を形成する。このとき、フォトダイオードの拡散層１６の直上やローティングディフージョンアンプ１８（図８参照）の直上には、絶縁膜８が配置されていることから、拡散層１６やローティングディフージョンアンプはシリサイド化されず、これらについてシリサイド化によるダメージを回避できる。
【００４３】
図９および図１０を用いて説明した例では、レジストパターン１０のエッジ１０ａ間の間隔１５が、配線１の幅２１よりも小さいが（図９参照）、フォトマスクの位置合わせのズレが最大となっても、レジストパターン１０のエッジ１０ａが第２の絶縁膜８上に配置される範囲内で、以下のようにレジストパターン１０のエッジ１０ａ間の間隔１５を広くし、間隔１５と配線１の幅２１をほぼ等しくしてもよい。間隔１５を広くすれば、配線１におけるシリサイド５の形成領域が広くなり、配線１を低抵抗化できる。
【００４４】
図１１には、間隔１５が配線１の幅と等しくなるようにフォトマスクをレイアウトした場合であって、フォトマスクの位置合わせのズレが右方向に最大となった場合を示している。図１１において、１００は半導体基板であり、１６はフォトダイオードの拡散層であり、４は素子分離絶縁膜である。このとき、この図において、左側にあるレジストパターン１０のエッジ１０ａの一方が第１の絶縁膜８ａ上に、右側にあるレジストパターン１０エッジ１０ａが第２の絶縁膜８ｂ上に配置されている。
【００４５】
フォトマスクの位置合わせのズレがこの図において左右いずれの方向に最大となっても、第１の絶縁膜８ａ上の少なくとも一部は避け、絶縁膜８のうちの第２の絶縁膜８ｂの少なくとも一部と拡散層１６の直上に形成された絶縁膜８とを含む領域を覆うように、絶縁膜８上にレジストパターン１０を形成するためには、絶縁膜８の厚み、特に、第２の絶縁膜８ｂの幅Ｌ１を調整すればよい。
【００４６】
次に、レジストパターン１０をマスクとして、絶縁膜８を異方性ドライエッチングによって選択的に除去して、周辺回路のトランジスタのゲート電極の側面にサイドウォールスペーサ（図示せず）を形成するとともに、図１２に示すように、配線１を露出させ、配線１の側面にサイドウォールスペーサ３を形成する。絶縁膜８の凹凸が大きいが、シリサイド５を形成する直前または直後に行われる表面清浄の際に徐々に小さくなり問題無い程度となる。
【００４７】
次に、配線１の表面、および周辺回路部のトランジスタのソース・ドレイン領域（図示せず）と、ＴｉやＣｏ等の高融点金属とを反応させて、シリサイド５を形成する。配線１の表面には、シリサイド化された部分とシリサイド化されない部分とが含まれることとなる。次に、絶縁膜８上にＢＰＳＧ膜を形成し、ＢＰＳＧ膜をＣＭＰ法で平坦化する。その後の工程は従来と同様である。
【００４８】
以上のようにして、絶縁膜８をエッチングして、周辺回路部のトランジスのゲート電極（図示せず）の側面にサイドウォールスペーサ（図示せず）を形成するとともに、配線１の一部を露出させる工程において、図１１に示したように、絶縁膜のうちの第１の絶縁膜８ａの一部と、第２の絶縁膜８ｂと、拡散層１６の直上に形成された絶縁膜８とを含む領域を覆うように、レジストパターン１０が絶縁膜８上に形成されているので、例えば、半導体基板１００における素子分離膜４の形成領域を小さくして拡散層１６の形成領域を大きくし、さらには、拡散層１６をより配線の近くに配置しても、エッチングによる拡散層１６のダメージを回避でき、微細化または高性能化された半導体装置、例えば、感度の高いイメージセンサを提供できる。
【００４９】
尚、実施の形態１および実施の形態２では、半導体装置として、イメージセンサを例に挙げて説明したが、本発明は、これに制限されず、例えば、ＭＯＳシステムＬＳＩ、半導体記憶装置等であってもよい。また、拡散層１６はフォトダイオードの拡散層ではなく、一般の半導体集積回路の入出力回路部等の拡散層であってもよい。絶縁膜８には、シリコン酸化膜の他に、ＳｉＯＮ、ＳｉＮ等を用いてもよい。
【産業上の利用可能性】
【００５０】
本発明では、例えば、半導体基板における素子分離膜の形成領域を小さくして拡散層の形成領域を大きくし、さらには、拡散層をより配線の近くに配置しても、エッチングによる拡散層のダメージを回避でき、微細化または高性能化された半導体装置を提供できるので有益である。
【図面の簡単な説明】
【００５１】
【図１】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図２】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図３】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図４】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図５】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図６】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図７】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図８】本実施の形態１の半導体装置の製造方法の一例を示す一工程断面図
【図９】本実施の形態２の半導体装置の製造方法の一例を示す一工程断面図
【図１０】本実施の形態２の半導体装置の製造方法の一例を示す一工程断面図
【図１１】本実施の形態２の半導体装置の製造方法の一例を示す一工程断面図
【図１２】本実施の形態２の半導体装置の製造方法の一例を示す一工程断面図
【図１３】本発明の半導体装置の一例を示す構成断面図
【図１４】従来のイメージセンサの概略構成図
【図１５】従来のイメージセンサの画素部を説明する断面図
【図１６】図１５に示した画素部に含まれる配線およびその周囲を示す断面図
【符号の説明】
【００５２】
１  配線
３  サイドウォールスペーサ
４  素子分離膜
５  シリサイド
８  絶縁膜
８ａ  第１の絶縁膜
８ｂ  第２の絶縁膜
８ｃ  アール面
１０  レジストパターン
１６  フォトダイオードの拡散層
１７  転送ゲート
１８  フローティングディフージョンアンプ
２０１  画素部
２０２  画素領域
２０３  周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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