(57)【特許請求の範囲】
【請求項１】
デジタルＡＶ信号処理装置に入力されるデジタルデータを記憶し、前記デジタルデータを出力デジタルデータとして出力するバッファと、
前記出力デジタルデータをアナログデータに変換するＤＡ変換器と、
前記ＤＡ変換器の変換速度を制御するクロック信号を発生する電圧制御型発振器と、
前記バッファに記憶されている前記デジタルデータのデータ量を検出し、前記検出されたデータ量の所定の第１の値からの偏差と前記偏差の時間積分値とに基づいて、前記クロック信号の周波数を制御する電圧制御型発振器コントローラと
を備えたデジタルＡＶ信号処理装置。
【請求項２】
前記電圧制御型発振器コントローラは、前記偏差が一定範囲より大きい場合の前記偏差の変化量に対する前記クロック信号の前記周波数の変化の割合が、前記偏差が前記一定範囲より小さい場合の前記偏差の変化量に対する前記クロック信号の前記周波数の変化の割合より大きくなるように、前記クロック信号の周波数を制御する、請求項１に記載のデジタルＡＶ信号処理装置。
【請求項３】
前記バッファが、リングバッファであり、
前記デジタルＡＶ信号処理装置に入力される前記デジタルデータは、前記リングバッファのデータ書き込み位置において前記リングバッファに入力され、
前記リングバッファは、前記リングバッファ中のデータ読み出し位置において前記デジタルデータを出力し、
前記電圧制御型発振器コントローラは、前記データ読み出し位置と前記データ書き込み位置とに基づいて前記リングバッファに記憶されている前記デジタルデータの前記データ量を計算し、
前記電圧制御型発振器コントローラは、前記データ量が前記所定の第１の値よりも大きい所定の第２の値よりも大きくなった場合または前記データ量が前記所定の第１の値よりも小さい所定の第３の値よりも小さくなった場合に、前記データ読み出し位置および前記データ書き込み位置の少なくとも一方を変更する、請求項１に記載のデジタルＡＶ信号処理装置。
【請求項４】
前記電圧制御型発振器コントローラは、変更後の前記データ量が前記リングバッファの容量の実質的に半分になるように、前記データ読み出し位置および前記データ書き込み位置の少なくとも一方を変更する、請求項３に記載のデジタルＡＶ信号処理装置。
【請求項５】
前記デジタルデータは複数のパケットの形態でデジタルＡＶ信号処理装置に入力され、
前記電圧制御型発振器コントローラは、前記バッファのデータ量を前記複数のパケットが入力されるタイミングに同期して検出する、請求項１に記載のデジタルＡＶ信号処理装置。
【請求項６】
前記デジタルデータは複数のパケットグループの形態でデジタルＡＶ信号処理装置に入力され、前記複数のパケットグループの各々は、第１のデータ量を有する所定の数の第１パケットおよび第２のデータ量を有する所定の数の第２のパケットが所定の順序で配列した複数のパケットからなり、
前記電圧制御型発振器コントローラは、前記バッファのデータ量を前記複数のパケットグループが入力されるタイミングに同期して検出する、請求項１に記載のデジタルＡＶ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルＡＶ信号処理装置に関する。より詳細には、バッファに記憶されたデジタルデータがＤＡ変換される速度を制御することが可能なデジタルＡＶ信号処理装置に関する。
【０００２】
【従来の技術】
近年、コンピュータネットワークの普及に伴い、コンピュータネットワークを介してＡＶコンテンツを表すデジタルＡＶ信号を配信し、受信側装置においてそのデジタルＡＶ信号を受信しながら再生（ＤＡ変換）するというＡＶコンテンツの視聴の形態が広まってきている。
【０００３】
コンピュータネットワーク内では、データの伝送速度が変動し、伝送データに速度の周期の短い変動（例えば、ジッタ）が発生し得る。また、送信側装置（サーバやパーソナルコンピュータ）と受信側装置（デジタルＡＶ信号処理装置）との間でクロックを同期させていないため、送信側装置のクロックと受信側装置のクロックとの間にクロック差が存在する。
【０００４】
コンピュータによる処理のための通常のデータを伝送する際には、このようなジッタやクロック差は問題にならないが、デジタルＡＶ信号を伝送する場合には、ジッタやクロック差が問題になる。このようなジッタやクロック差に起因して、音響信号や映像信号に不快な乱れ（例えば、音飛び）が発生するからである。
【０００５】
従って、音響信号や映像信号に生じる不快な乱れを除去するために、バッファに記憶されたデジタルデータがＤＡ変換される速度を制御する必要がある。このため、バッファに記憶されたデジタルデータがＤＡ変換される速度を制御するための技術が開発されている。
【０００６】
図１２は、従来のデジタルＡＶ信号処理装置３００の構成を示す。デジタルＡＶ信号処理装置３００は、バッファ３１と、ＤＡ変換器３２と、電圧制御型発振器（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｉｏｎ、以下「ＶＣＯ」という）３３と、電圧制御型発振器コントローラ（以下「ＶＣＯコントローラ」という）３４とを含む。
【０００７】
バッファ３１は、伝送系（例えば、コンピュータネットワーク）を通じてデジタルＡＶ信号処理装置３００に入力されたデジタルデータを記憶し、このデジタルデータを出力デジタルデータとして出力する。ＤＡ変換器３２は、この出力デジタルデータをアナログデータに変換する。ＤＡ変換器３２の変換速度は、ＶＣＯ３３が発生するクロック信号により決定される。
【０００８】
バッファ３１に入力されるデジタルデータの入力速度よりＤＡ変換器３２の変換速度が速い場合、バッファ３１のデータ量が減少する。バッファ３１に入力されるデジタルデータの入力速度よりＤＡ変換器３２の変換速度が遅い場合、バッファ３１のデータ量が増加する。
【０００９】
ＶＣＯコントローラ３４は、バッファ３１のデータ量を検出して、ＤＡ変換器３２の変換速度が適切な値になるように、ＶＣＯ３３が発生するクロック信号の周波数を制御する。
【００１０】
ＶＣＯ３３は、ＶＣＯコントローラ３４から出力された出力データＤＡ３を入力する。ＶＣＯ３３はＶＣＯコントローラ３４から出力された出力データＤＡ３の値が大きいほどクロック信号の周波数を高くする。ＶＣＯ３３は加算器３６から出力されたデータＤＡ３の値が小さいほどクロック信号の周波数を低くする。
【００１１】
ＶＣＯコントローラ３４は、比較器３５と、加算器３６と、基準データ量メモリ３７と、基準電圧メモリ３８とを含む。
【００１２】
基準データ量メモリ３７は、バッファ３１の全容量の半分のデータ量ＢＨＬＦを記憶する。基準電圧メモリ３８は、基準クロック周波数を発生させるデータである出力データＤＡ２を出力する。加算器３６は、出力データＤＡ１の値と出力データＤＡ２の値とを加算し、出力データＤＡ３を出力する。
【００１３】
図１３は、比較器３５の動作特性を示す。横軸は、バッファ３１のデータ量ＢＤＡＴを示し、縦軸は、比較器３５から出力される出力データＤＡ１を示す。ＢＭＡＸはバッファ３１の全容量のデータ量、ＢＨＬＦはバッファ３１の全容量の半分のデータ量である。
【００１４】
データ量ＢＤＡＴが多くなれば、比較器３５から出力する出力データＤＡ１の値が増加する。出力データＤＡ１の値が増加すると出力データＤＡ３の値が増加し、ＶＣＯ３３が発生するクロック信号の周波数を高くして、データ量ＢＤＡＴの増加を抑える。データ量ＢＤＡＴが少なくなれば、比較器３５から出力する出力データＤＡ１の値が減少する。出力データＤＡ１の値が減少すると出力データＤＡ３の値が減少し、ＶＣＯ３３が発生するクロック信号の周波数を低くして、データ量ＢＤＡＴの減少を抑える。
【００１５】
以上の動作により、バッファに記憶されたデジタルデータがＤＡ変換される速度を制御している。
【００１６】
【発明が解決しようとする課題】
図１４は、デジタルＡＶ信号処理装置３００へ入力するデジタルデータの入力速度の時間変化を示す。横軸は、時刻を示す。縦軸は、デジタルデータの入力速度を示す。時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５および時刻ｔ７〜ｔ８において、入力速度の周期の短い変動（ジッタ）が起こっている。時刻ｔ３〜ｔ６において、サーバやパーソナルコンピュータのクロック周波数が不安定であるために生じる速度の周期の長い変動が起こっている。
【００１７】
図１５は、図１４に示す入力速度でデジタルＡＶ信号処理装置３００にデジタルデータが入力された場合のバッファ３１のデータ量を示す。横軸は、時刻を示し、縦軸は、バッファ３１のデータ量ＢＤＡＴを示す。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７およびｔ８は、図１４の時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７およびｔ８に対応している。
【００１８】
図１６は、図１４に示す入力速度でデジタルＡＶ信号処理装置３００にデジタルデータが入力された場合のＶＣＯ３３が発生する再生クロック信号の周波数を示す。横軸は、時刻を示し、縦軸は、ＶＣＯ３３が発生する再生クロック信号の周波数を示す。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７およびｔ８は、図１４の時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７およびｔ８に対応している。
【００１９】
図１４に示された入力速度の周期の短い変動（図１４の時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５および時刻ｔ７〜ｔ８参照）の影響は、再生クロック信号の周波数に大きな影響を与えていない。つまり、図１６に示された再生クロック信号の周波数の変動（ピッチ変動）が抑えられ（図１６の時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５および時刻ｔ７〜ｔ８参照）、再生音質が向上している。
【００２０】
しかし、従来のデジタルＡＶ信号処理装置３００は、クロック信号の周波数の制御をバッファに記憶されているデジタルデータのデータ量の所定の値（例えば、バッファの容量の半分の値ＢＨＬＦ）からの偏差のみに基づいて行うため、バッファに記憶されているデジタルデータのデータ量ＢＤＡＴが所定の値からずれた状態で一定のままとなった場合（図１５の時刻ｔ３〜ｔ６）は、クロック信号の周波数の値も一定のまま（図１６の時刻ｔ３〜ｔ６）になる。したがって、入力されるデジタルデータの入力速度が周期の長い変動を伴う場合に、バッファに記憶されているデジタルデータのデータ量が所定の値からずれた状態が持続することがある。このような状態では、バッファのオーバフローあるいはアンダフローが起こりやすい。
【００２１】
本発明は、上記課題に鑑みてなされたものであり、入力されるデジタルデータの入力速度が周期の長い変動を伴うことによって生じるバッファのデータ量の偏差がなくなるように、バッファに記憶されたデジタルデータがＤＡ変換される速度を制御することが可能なデジタルＡＶ信号処理装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明によるデジタルＡＶ信号処理装置は、デジタルＡＶ信号処理装置に入力されるデジタルデータを記憶し前記デジタルデータを出力デジタルデータとして出力するバッファと、前記出力デジタルデータをアナログデータに変換するＤＡ変換器と、前記ＤＡ変換器の変換速度を制御するクロック信号を発生する電圧制御型発振器と、前記バッファに記憶されている前記デジタルデータのデータ量を検出し、前記検出されたデータ量の所定の第１の値からの偏差と前記偏差の時間積分値とに基づいて、前記クロック信号の周波数を制御する電圧制御型発振器コントローラとを備えており、これにより上記目的が達成される。
【００２３】
前記電圧制御型発振器コントローラは、前記偏差が一定範囲より大きい場合の前記偏差の変化量に対する前記クロック信号の前記周波数の変化の割合が、前記偏差が前記一定範囲より小さい場合の前記偏差の変化量に対する前記クロック信号の前記周波数の変化の割合より大きくなるように、前記クロック信号の周波数を制御してもよい。
【００２４】
前記バッファが、リングバッファであり、前記デジタルＡＶ信号処理装置に入力される前記デジタルデータは、前記リングバッファのデータ書き込み位置において前記リングバッファに入力され、前記リングバッファは、前記リングバッファ中のデータ読み出し位置において前記デジタルデータを出力し、前記電圧制御型発振器コントローラは、前記データ読み出し位置と前記データ書き込み位置とに基づいて前記リングバッファに記憶されている前記デジタルデータの前記データ量を計算し、前記電圧制御型発振器コントローラは、前記データ量が前記所定の第１の値よりも大きい所定の第２の値よりも大きくなった場合または前記データ量が前記所定の第１の値よりも小さい所定の第３の値よりも小さくなった場合に、前記データ読み出し位置および前記データ書き込み位置の少なくとも一方を変更してもよい。
【００２５】
前記電圧制御型発振器コントローラは、変更後の前記データ量が前記リングバッファの容量の実質的に半分になるように、前記データ読み出し位置および前記データ書き込み位置の少なくとも一方を変更してもよい。
【００２６】
前記デジタルデータは複数のパケットの形態でデジタルＡＶ信号処理装置に入力され、前記電圧制御型発振器コントローラは、前記バッファのデータ量を前記複数のパケットが入力されるタイミングに同期して検出してもよい。
【００２７】
前記デジタルデータは複数のパケットグループの形態でデジタルＡＶ信号処理装置に入力され、前記複数のパケットグループの各々は、第１のデータ量を有する所定の数の第１パケットおよび第２のデータ量を有する所定の数の第２のパケットが所定の順序で配列した複数のパケットからなり、前記電圧制御型発振器コントローラは、前記バッファのデータ量を前記複数のパケットグループが入力されるタイミングに同期して検出してもよい。
【００２８】
【発明の実施の形態】
以下、図１から図１１を参照して本発明の実施の形態を説明する。
【００２９】
図１は、本発明の実施の形態のデジタルＡＶ信号処理装置１００の構成を示す。デジタルＡＶ信号処理装置１００は、バッファ１と、ＤＡ変換器２と、ＶＣＯ３と、ＶＣＯコントローラ４とを含む。
【００３０】
バッファ１は、伝送系を通じてデジタルＡＶ信号処理装置１００に入力されるデジタルデータを記憶し、このデジタルデータを出力デジタルデータとして出力する。ＤＡ変換器２は、この出力デジタルデータをアナログデータに変換する。ＤＡ変換器２の変換速度は、ＶＣＯ３が発生するクロック信号により決定される。
バッファ１に入力されるデジタルデータの入力速度よりＤＡ変換器２の変換速度が速い場合、バッファ１のデータ量が減少する。バッファ１に入力されるデジタルデータの入力速度よりＤＡ変換器２の変換速度が遅い場合、バッファ１のデータ量が増加する。ＶＣＯコントローラ４は、バッファ１に記憶されているデジタルデータのデータ量を検出し、検出されたデータ量の所定の値からの偏差と偏差の時間積分値とに基づいて、ＶＣＯ３が発生するクロック信号の周波数を制御する。
【００３１】
ＶＣＯコントローラ４は、第１の制御手段５と、第２の制御手段７と、バッファ１の全容量の半分のデータ量を記憶する基準データ量メモリ１３と、加算器１１と、第２のホールド手段１２とを含む。
【００３２】
第１の制御手段５は、バッファ１のデータ量ＢＤＡＴとバッファ１の全容量の半分のデータ量ＢＨＬＦとを比較する第１の比較器６（Ｋ１はゲインを示す）を含む。第１の比較器６は、データ量ＢＤＡＴとデータ量ＢＨＬＦとの偏差を検出し、偏差とゲインＫ１とに基づいた出力データＤＡ１を加算器１１に出力する。
【００３３】
図２は、第１の比較器６の動作特性を示す。横軸は、バッファ１のデータ量ＢＤＡＴを示し、縦軸は、第１の比較器６から出力される出力データＤＡ１を示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。第１の比較器６の動作特性は、勾配Ｋ１で点（ＢＨＬＦ、０）を通る直線に設定されている。また、第１の制御手段５は、動作周期が１０ｍｓｅｃに設定されている。第１の比較器６の動作特性（勾配Ｋ１）と第１の制御手段５の動作周期により、第１の制御手段５は、第１の制御手段５の時定数を決定する。
【００３４】
第２の制御手段７は、バッファ１のデータ量ＢＤＡＴとバッファ１の全容量の半分のデータ量ＢＨＬＦとを比較する第２の比較器８（Ｋ２はゲインを示す）と、第２の比較器８から出力された出力データＤＡ０を時間積分する積分器９と、積分器９の出力をホールドする第１のホールド手段１０を含む。
【００３５】
図３は、第２の比較器８の動作特性を示す。横軸は、バッファ１のデータ量ＢＤＡＴを示し、縦軸は、第２の比較器８から出力される出力データＤＡ０を示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。第２の比較器８の動作特性は、勾配Ｋ２で点（ＢＨＬＦ、０）を通る直線に設定されている。第２の制御手段７は、動作周期が１００ｍｓｅｃに設定されている。第２の比較器８の動作特性（勾配Ｋ２）と第２の制御手段７の動作周期により、第２の制御手段７は、第２の制御手段７の時定数を決定する。
【００３６】
勾配Ｋ２は勾配Ｋ１よりもはるかに小さい値に設定されている。第１の制御手段５は、動作周期が１０ｍｓｅｃに設定されている。第２の制御手段７は、動作周期が１００ｍｓｅｃに設定されている。ここで、１／時定数＝勾配／動作周期である。したがって、第１の制御手段５の時定数は、第２の制御手段７の時定数より小さい。
【００３７】
第２の比較器８は、データ量ＢＤＡＴとデータ量ＢＨＬＦとの偏差を検出し、偏差とゲインＫ２とに基づいた出力データＤＡ０を積分器９に出力する。
【００３８】
積分器９は、第２の比較器８から出力された出力データＤＡ０を時間積分し、積分値を求める。積分器９が求めた積分値は、第１のホールド手段１０でホールドされる。
【００３９】
第１のホールド手段１０は、ホールド値を出力データＤＡ２として加算器１１に出力する。第１のホールド手段１０は、１００ｍｓ周期でホールド値を更新する。第１のホールド手段１０は、第２の制御手段７の制御周期を第１の制御手段５の制御周期より長く設定している場合に必要となる。
【００４０】
加算器１１は、出力データＤＡ１と出力データＤＡ２とを加算し、ＶＣＯコントローラ４が出力する出力データＤＡ３を求める。
【００４１】
第２のホールド手段１２は、加算器１１の出力データＤＡ３をＶＣＯ３に出力する。第２のホールド手段１２は、１０ｍｓ周期でホールド値を更新する。
【００４２】
このように、第１の制御手段５と、第２の制御手段７と、加算器１１と、第２のホールド手段１２と、基準データ量メモリ１３とは、全体としてバッファに記憶されているデジタルデータのデータ量を検出し、検出されたデータ量の所定の値からの偏差と偏差の時間積分値とに基づいて、クロック信号の周波数を制御するＶＣＯコントローラ４として機能する。
【００４３】
図４は、ＶＣＯコントローラ４の動作特性を示す。横軸は、バッファ１のデータ量ＢＤＡＴを示し、縦軸は、ＶＣＯコントローラ４から出力される出力データＤＡ３を示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。
【００４４】
動作点Ｐ０は、入力データの入力速度が一定で、データ量がバッファ１の全容量の半分で平衡している状態（ＢＨＬＦ−ＢＤＡＴ＝０）を示す。この時のＶＣＯコントローラ４の出力データＤＡ３は、出力データＤＡ３０である。
【００４５】
図４を参照して、バッファ１を含むデジタルＡＶ信号処理装置１００に、入力速度の周期の短い変動および周期の長い変動を有するデジタルデータが入力された場合を考える。
【００４６】
入力速度の周期の短い変動が原因でバッファ１のデータ量が増加し始め、時定数の小さい第１の制御手段５が反応する。第１の制御手段５の出力データＤＡ１の値が増加し、動作点がＰ０からＰ１へ移動する。ＶＣＯコントローラ４は、出力データＤＡ３１を発生させてクロック周波数を増加させることで、データ量ＢＤＡＴ１で一旦平衡状態に入る。
【００４７】
その後、時定数の大きい第２の制御手段７の出力データＤＡ２の値が出力データＤＡ２０から徐々に上昇し、データ量の偏差（ＢＨＬＦ−ＢＤＡＴ）を小さくする方向であるＰ２に移行させる。データ量の偏差（ＢＨＬＦ−ＢＤＡＴ）が小さくなると、第１の制御手段５の出力データＤＡ１の値の絶対値も減衰するので、出力データＤＡ１の値と出力データＤＡ２の値とが相殺し、結果としては出力データＤＡ３の値に変化がなく、Ｐ１からＰ２へ平行移動となる。
【００４８】
図５は、バッファ１を含むデジタルＡＶ信号処理装置１００に図１４に示される特性を有するデジタルデータが入力した時のバッファ１のデータ量の変動を示す。横軸は、時刻を示す。縦軸は、バッファ１のデータ量ＢＤＡＴを示す。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、およびｔ８は、図１４の時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、およびｔ８に対応している。
【００４９】
図６は、バッファ１を含むデジタルＡＶ信号処理装置１００に図１４に示される特性を有するデジタルデータが入力した時のＶＣＯ３が発生する再生クロック信号の周波数の変動を示す。横軸は、時刻を示す。縦軸は、ＶＣＯ３が発生する再生クロック信号の周波数を示す。時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、およびｔ８は、図５の時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、およびｔ８に対応している。
【００５０】
図５と図１５との比較と、図６と図１６との比較から、デジタルＡＶ信号処理装置１００は、再生クロックの安定性を従来例と同じ程度に確保しながら、従来のデジタルＡＶ信号処理装置３００に比して、入力されるデジタルデータの入力速度の周期の長い変動が原因でおこるバッファのデータ量の所定値からの偏差を極めて小さく抑えることがわかる。
【００５１】
本発明の実施の形態では、ＶＣＯコントローラ４の構成要素のすべてをマイコンのソフトウェアで実現している。処理負荷が極めて軽いため、使用するマイコンは専用マイコンとする必要はなく、機器全体を制御するためにシステムマイコンの処理能力の一部を使用して実現している。
【００５２】
なお、デジタルＡＶ信号処理装置１００がＤＡ変換器２を含むことは必須ではない。デジタルＡＶ信号処理装置１００の出力デジタルデータをＤＡ変換器内蔵のスピーカシステムへ出力してもよい。
【００５３】
バッファ１のデータ量は、バッファのオーバフローおよびアンダフローを効率的に防止するため、バッファ１の全容量の半分付近であることが望ましい。したがって、基準データメモリ１３は、バッファ１の全容量の半分のデータ量を記憶するように設定した。しかし、基準データメモリ１３が記憶するデータ量はバッファの全容量の実質的に半分であればよい。この場合でも、バッファのオーバフローおよびアンダフローを効率的に防止できるからである。
【００５４】
本発明の実施の形態のデジタルＡＶ信号処理装置１００によれば、バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差と偏差の時間積分値とに基づいて、クロック信号の周波数を制御する。
【００５５】
バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差が急激に大きくなった場合には、電圧制御型発振器コントローラは、バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差に基づいてクロック信号の周波数を迅速に制御できる。したがって、入力されるデジタルデータの入力速度が周期の短い変動を伴う場合に、バッファに記憶されているデジタルデータのデータ量を所定の値にするように制御できる。
【００５６】
バッファに記憶されているデジタルデータのデータ量が所定の値からずれた状態で一定となった場合には、偏差の時間積分値は時間の経過と共に増加するので、クロック信号の周波数の値が一定のままになることがない。したがって、入力されるデジタルデータの入力速度が周期の長い変動を伴う場合に、バッファに記憶されているデジタルデータのデータ量を所定の値にするように制御できる。
【００５７】
（非線形な動作特性を有する比較器の利用）
なお、本発明においては、第１の比較器６および第２の比較器８の動作特性が線形であることは必須ではない。
【００５８】
バッファ１のデータ量ＢＤＡＴとバッファの全容量の半分のデータ量ＢＨＬＦとの偏差が所定の値を超えた場合に、第１の比較器６および第２の比較器８のうち、少なくとも一方の動作特性がより急峻になるように構成してもよい。さらに、第１の比較器６および第２の比較器８のうち、少なくとも一方の動作特性が曲線であってもよい。
【００５９】
図７は、第１の比較器６の別の動作特性を示す。横軸は、バッファ１のデータ量ＢＤＡＴを示し、縦軸は、第１の比較器６から出力される出力データＤＡ１を示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。第１の比較器６の動作特性は、データ量ＢＤＡＴが、データ量ＢＤＡＴ１〜ＢＤＡＴ２である場合、勾配Ｋ１０で点（ＢＨＬＦ、０）を通る直線に設定されている。第１の比較器６の動作特性は、データ量ＢＤＡＴが、データ量ＢＤＡＴ２〜ＢＭＡＸである場合、勾配Ｋ１１の直線に設定されている。第１の比較器６の動作特性は、データ量ＢＤＡＴが、データ量０〜ＢＤＡＴ１である場合、勾配Ｋ１２の直線に設定されている。
【００６０】
勾配Ｋ１１は、勾配Ｋ１０より大きい。勾配Ｋ１２は、勾配Ｋ１０より大きい。
【００６１】
図７に示す動作特性を有するように比較器６を設計した場合、バッファ１に入力されるデジタルデータの入力速度の周期の短い変動が発生しても、バッファ１のアンダフローやオーバフローを効果的に防止できる。
【００６２】
例えば、異常ジッタなどによりデータ量ＢＤＡＴが少なくなりデータ量ＢＤＡＴ１以下のデータ量の動作点に移動した時でも、オーバフローやアンダフローを防止できる。
【００６３】
図８は、第２の比較器８の別の動作特性を示す。横軸は、バッファ１のデータ量ＢＤＡＴを示し、縦軸は、第２の比較器８から出力される出力データＤＡ０を示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。第２の比較器８の動作特性は、データ量ＢＤＡＴが、データ量ＢＤＡＴ１〜ＢＤＡＴ２である場合、勾配Ｋ２０で点（ＢＨＬＦ、０）を通る直線に設定されている。第２の比較器８の動作特性は、データ量ＢＤＡＴが、データ量ＢＤＡＴ２〜ＢＭＡＸである場合、勾配Ｋ２１の直線に設定されている。第２の比較器８の動作特性は、データ量ＢＤＡＴが、データ量０〜ＢＤＡＴ１である場合、勾配Ｋ２２の直線に設定されている。
【００６４】
勾配Ｋ２１は、勾配Ｋ２０より大きい。勾配Ｋ２２は、勾配Ｋ２０より大きい。  図８に示す動作特性を有するように比較器８を設計した場合、バッファ１に入力されるデジタルデータの入力速度の周期の長い変動が発生しても、バッファ１のアンダフローやオーバフローを効果的に防止できる。
【００６５】
また、バッファ１のデータ量ＢＤＡＴがバッファ１の全容量の半分のデータ量ＢＨＬＦから大きく偏差した場合に、第２の制御手段７の制御間隔を変えて第２の制御手段７の時定数を短くしてもよい。
【００６６】
以上のように、本発明の実施の形態のデジタルＡＶ信号処理装置によれば、偏差が一定範囲より大きい場合の偏差の変化量に対するクロック信号の周波数の変化の割合が、偏差が一定範囲より小さい場合の偏差の変化量に対するクロック信号の周波数の変化の割合より大きくなるように設定されている。したがって、バッファのオーバフローおよびアンダフローを効率的に防止できる。
【００６７】
（リングバッファの利用）
なお、デジタルＡＶ信号処理装置１００の構成において、バッファ１がリングバッファ２１であってもよい。以下、リングバッファ２１を含むデジタルＡＶ信号処理装置１００を説明する。
【００６８】
図９は、リングバッファの概念を示す。読み出し位置ＲＰから矢印Ａで示す進行方向に進んで書き込み位置ＷＰまでのデータ量は、リングバッファ２１に記憶されているデータ量（未読データ量）である。書き込み位置ＷＰから矢印Ｂで示す進行方向に進んで読み出し位置ＲＰまでのデータ量は、すでにＤＡコンバータ２に出力した出力デジタルデータのデータ量である。書き込み位置ＷＰから矢印Ｂで示す進行方向に進んで読み出し位置ＲＰまでのデータは、やがて新着受信されたデジタルデータに書き換えられる。
【００６９】
デジタルＡＶ信号処理装置１００に入力されるデジタルデータは、リングバッファ２１のデータ書き込み位置ＷＰにおいてリングバッファ２１に入力される。リングバッファ２１は、リングバッファ２１中のデータ読み出し位置ＲＰにおいてデジタルデータを出力する。
【００７０】
ＶＣＯコントローラ４は、データ読み出し位置ＲＰとデータ書き込み位置ＷＰとに基づいて、リングバッファ２１に記憶されているデジタルデータのデータ量を計算する。ＶＣＯコントローラ４は、データ量がデータ量ＢＨＬＦよりも大きい所定の値よりも大きくなった場合またはデータ量がデータ量ＢＨＬＦよりも小さい所定の値よりも小さくなった場合に、データ読み出し位置ＲＰおよびデータ書き込み位置ＷＰの少なくとも一方を変更する。
【００７１】
リングバッファ２１に入力されるデータに大きな入力遅延が発生すると、読み出し位置ＲＰが書き込み位置ＷＰに追いつき、アンダフローを生じる。また入力遅延で滞っていたデータが大量にリングバッファ２１に入力されると、書き込み位置ＷＰが読み出し位置ＲＰに追いつき、オーバーフローを生じる。
【００７２】
しかし、ＶＣＯコントローラ４は、書き込み位置ＷＰが読み出し位置ＲＰに追いつかないように、かつ読み出し位置ＲＰが書き込み位置ＷＰに追いつかないように、書き込み位置ＷＰおよび読み出し位置ＲＰの少なくとも一方を変更する。したがって、リングバッファ２１のオーバフローおよびアンダフローを防止できる。さらに、アンダフローの場合はリングバッファ２１に書き込まれていた過去データを自動的に送出するため、音の瞬断がなく、しかも再生される音は直前のデータであるため現在のデータとの相関が高く自然性にすぐれた音を再生できるという利点を有している。
【００７３】
なお、ＶＣＯコントローラ４は、データ読み出し位置ＲＰおよびデータ書き込み位置ＷＰの少なくとも一方を変更する場合、データ量がバッファ１の全容量の実質的に半分になるよう、書き込み位置ＷＰおよび読み出し位置ＲＰの少なくとも一方を変更することが望ましい。
【００７４】
（デジタルデータがパケットの形態である場合）
以下、デジタルＡＶ信号処理装置１００に入力されるデジタルデータが複数のパケットの形態である場合について説明する。
【００７５】
図１０は、デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットの形態である場合のバッファ１のデータ量の時間変動を示す。横軸は、時刻を示す。縦軸は、バッファ１のデータ量ＢＤＡＴを示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。
【００７６】
パケットが到着する毎に、パケット内の新たなデータがバッファ１に記憶され、その後、次のパケットが受信されるまでバッファ１のデータ量は一様に減少する。このように、デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットの形態である場合は、ジッタの無い状態であっても、バッファ１のデータ量ＢＤＡＴが鋸波状に増減する。従って、ＶＣＯコントローラ４は、パケットが入力されるタイミングに同期してバッファ１のデータ量を検出するように設定する。さらに、バッファ１の全容量ＢＭＡＸはパケットサイズより十分に大きいほうがよい。例えば、バッファ１の全容量ＢＭＡＸは、パケットサイズの２倍以上である。
【００７７】
図１０に示すように、パケットが入力されるタイミングに同期して、時刻ｔ１、ｔ２、ｔ３・・・でデータ量を読み出すことにより、ＶＣＯコントローラ４は、正確なデータ量を検出することができる。
【００７８】
なお、下記に示すように、デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットサイズの異なるパケットに分割されている場合でも、パケットが入力されるタイミングに同期してデータ量を読み出すことにより、ＶＣＯコントローラ４は、正確なバッファ１のデータ量を検出することができる。
【００７９】
図１１は、デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットサイズの異なるように分割されているパケットの形態である場合のバッファ１のデータ量の時間変動を示す。横軸は、時刻を示す。縦軸は、バッファ１のデータ量ＢＤＡＴを示す。ＢＭＡＸはバッファ１の全容量のデータ量、ＢＨＬＦはバッファ１の全容量の半分のデータ量である。
【００８０】
ＩＥＣ９５８のオーディオ信号（サンプリング周波数が４８ｋＨｚ、転送レートが１．５３６Ｍｂｐｓ）をユニバーサルシリアルバス（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ、以下「ＵＳＢ」という）でパケット伝送する場合、ＵＳＢは１ｍｓｅｃのパケット構成となっているので、１ｍｓｅｃ毎に１９２バイトのパケットを送ればよい。
【００８１】
一方、ＩＥＣ９５８の別のオーディオ信号（サンプリング周波数が４４．１ｋＨｚ、転送レートが１．４１１２Ｍｂｐｓ）をＵＳＢでパケット伝送する場合は、ＵＳＢは１ｍｓｅｃのパケット構成となっているので、１０ｍｓｅｃで切り出した１７６４バイトの固定長データ単位を、例えば、９個の１７６バイトパケットと１個の１８０バイトパケットの１０個の要素パケットに分割する必要がある。
【００８２】
図１１は、この信号（サンプリング周波数が４４．１ｋＨｚ、転送レートが１．４１１２Ｍｂｐｓ）を送った場合のバッファ１のデータ量の時間変動を示す。
【００８３】
この伝送形態では、要素パケットの入力されるタイミングでデータ量を読み出すと、パケットサイズが不揃いなため、正確なバッファのデータ量を検出できないことがわかる。
【００８４】
正確なデータ量の検出を簡単に行うために、パケットグループ（９個の１７６バイトパケットと１個の１８０バイトパケットの１０個の要素パケット）が入力するタイミングに同期してデータ量を検出すれば、正確にデータ量が把握できる。
【００８５】
このように、デジタルデータは複数のパケットグループの形態でデジタルＡＶ信号処理装置１００に入力され、複数のパケットグループの各々は、第１のデータ量（１７６バイト）を有する９個の第１パケットおよび第２のデータ量（１８０バイト）を有する１個の第２のパケットが所定の順序で配列した複数のパケットからなる場合、ＶＣＯコントローラ４は、バッファのデータ量を複数のパケットグループが入力されるタイミングに同期して検出する。
【００８６】
このように、デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットの形態である場合は、ジッタの無い状態であっても、バッファ１のデータ量ＢＤＡＴが鋸波状に増減する。したがって、パケットが入力されるタイミングに同期してデータ量を読み出すことにより、デジタルＡＶ信号処理装置１００が含むＶＣＯコントローラ４は、正確なバッファ１のデータ量を検出することができる。
【００８７】
【発明の効果】
本発明のデジタルＡＶ信号処理装置によれば、バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差と偏差の時間積分値とに基づいて、クロック信号の周波数を制御する。
【００８８】
バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差が急激に大きくなった場合には、電圧制御型発振器コントローラは、バッファに記憶されているデジタルデータのデータ量の所定の値からの偏差に基づいてクロック信号の周波数を迅速に制御できる。したがって、入力されるデジタルデータの入力速度が周期の短い変動を伴う場合に、バッファに記憶されているデジタルデータのデータ量を所定の値にするように制御できる。
【００８９】
バッファに記憶されているデジタルデータのデータ量が所定の値からずれた状態で一定となった場合には、偏差の時間積分値は時間の経過と共に増加するので、クロック信号の周波数の値が一定のままになることがない。したがって、入力されるデジタルデータの入力速度が周期の長い変動を伴う場合に、バッファに記憶されているデジタルデータのデータ量を所定の値にするように制御できる。
【００９０】
さらに、本発明のデジタルＡＶ信号処理装置によれば、偏差が一定範囲より大きい場合の偏差の変化量に対するクロック信号の周波数の変化の割合が、偏差が一定範囲より小さい場合の偏差の変化量に対するクロック信号の周波数の変化の割合より大きくなるように設定されている。したがって、バッファのオーバフローおよびアンダフローを効率的に防止できる。
【００９１】
さらに、本発明のデジタルＡＶ信号処理装置によれば、バッファとしてリングバッファを利用することで、書き込み位置ＷＰおよび読み出し位置ＲＰの少なくとも一方を変更することができる。したがって、リングバッファのオーバフローおよびアンダフローが防止できる。
【００９２】
さらに、本発明のデジタルＡＶ信号処理装置によれば、デジタルＡＶ信号処理装置に入力されるデジタルデータがパケット状態である場合でも、パケットが入力されるタイミングに同期してバッファのデータ量を検出するように設定されるので、正確なバッファのデータ量を検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタルＡＶ信号処理装置１００の構成を示す図
【図２】第１の比較器６の動作特性を示す図
【図３】第２の比較器８の動作特性を示す図
【図４】ＶＣＯコントローラ４の動作特性を示す図
【図５】バッファ１を含むデジタルＡＶ信号処理装置１００に図１４に示される特性を有するデジタルデータが入力した時のバッファ１のデータ量の変動を示す図
【図６】バッファ１を含むデジタルＡＶ信号処理装置１００に図１４に示される特性を有するデジタルデータが入力した時のＶＣＯ３が発生する再生クロック信号の周波数の変動を示す図
【図７】第１の比較器６の別の動作特性を示す図
【図８】第２の比較器８の別の動作特性を示す図
【図９】リングバッファの概念を示す図
【図１０】デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケット状態である場合のバッファ１のデータ量の時間変動を示す図
【図１１】デジタルＡＶ信号処理装置１００に入力されるデジタルデータがパケットサイズの異なるように分割されているパケット状態である場合のバッファ１のデータ量の時間変動を示す図
【図１２】従来のデジタルＡＶ信号処理装置３００の構成を示す図
【図１３】比較器３５の動作特性を示す図
【図１４】デジタルＡＶ信号処理装置３００へ入力するデジタルデータの入力速度の時間変化を示す図
【図１５】図１４に示す入力速度でデジタルＡＶ信号処理装置３００にデジタルデータが入力された場合のバッファ３１のデータ量を示す図
【図１６】図１４に示す入力速度でデジタルＡＶ信号処理装置３００にデジタルデータが入力された場合のＶＣＯ３３が発生する再生クロック信号の周波数を示す図
【符号の説明】
１  バッファ
２  ＤＡ変換器
３  ＶＣＯ
４  ＶＣＯコントローラ
５  第１の制御手段
６  第１の比較器
７  第２の制御手段
８  第２の比較器
９  積分器
１０  第１のホールド手段
１１  加算器
１２  第２のホールド手段
１３  基準データ量メモリ
１００  デジタルＡＶ信号処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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