(57)【特許請求の範囲】
【請求項１】
行および列状に配置される複数のメモリセルを含み、内部クロック信号に同期してアドレス信号に応じてデータ授受を行なうメモリアレイと、
基本クロック信号をコマンドに応じて前記メモリアレイに前記内部クロック信号として伝達するクロック処理回路とを備え、
前記コマンドは、
前記メモリアレイに対するデータ授受のために前記複数のメモリセルの行選択動作の開始を指示する行活性化コマンドと、
前記行活性化コマンドに応じて活性化された行を非活性化させるプリチャージコマンドとを含み、
前記クロック処理回路は、
内部クロック制御回路と、
内部クロックイネーブル信号の活性化に応じて前記基本クロック信号に基づいて前記内部クロック信号を出力し、前記内部クロックイネーブル信号の非活性化に応じて前記内部クロック信号を非活性化させる内部クロック発生回路とを含み、
前記内部クロック制御回路は、（Ａ）高速動作モードにおいて、外部クロックイネーブル信号に応じて前記内部クロックイネーブル信号を活性化し、前記外部クロックイネーブル信号の非活性化に応じて前記内部クロックイネーブル信号を非活性化し（Ｂ）低速動作モードにおいて、前記外部クロックイネーブル信号を活性化した後の前記行活性化コマンドに応じて前記内部クロックイネーブル信号を活性化し、前記プリチャージコマンドに応じて前記内部クロックイネーブル信号を非活性化し、
前記内部クロック制御回路は、
前記行活性化コマンドおよび前記外部クロックイネーブル信号に応じて内部制御信号を活性化させる内部回路と、
前記高速動作モードにおいて前記外部クロックイネーブル信号を選択し、前記低速動作モードにおいて前記内部制御信号を選択して、前記内部クロックイネーブル信号として出力する選択回路とを有し、
前記内部回路は、前記低速動作モードにおいて、前記プリチャージコマンドに応じて前記内部制御信号を非活性化する、半導体装置。
【請求項２】
前記内部回路は、
前記行活性化コマンドに応じてセットされ、前記プリチャージコマンドに応じてリセットされるラッチ回路と、
前記外部クロックイネーブル信号が活性化時に前記ラッチ回路の出力を伝達するゲート回路とを有する、請求項１に記載の半導体装置。
【請求項３】
前記低速動作モードにおいて、前記クロック処理回路が前記行活性化コマンドを受けてから前記内部クロック信号の発生を開始するまでの第１の遅延時間に対応する時間、前記行活性化コマンドを遅延させる第１の遅延回路と、
前記第１の遅延回路の出力に応じて行活性化のタイミングを前記メモリアレイに指示するロウ系制御タイミング回路とをさらに備える、請求項１に記載の半導体装置。
【請求項４】
前記低速動作モードにおいて、前記第１の遅延時間に対応する時間、前記メモリアレイの行を特定するために与えられた行アドレス信号を遅延させる第２の遅延回路と、
前記第２の遅延回路の出力を前記ロウ系制御タイミング回路の出力に応じて取込み保持するロウアドレス処理回路とをさらに備える、請求項３に記載の半導体装置。
【請求項５】
前記メモリアレイ、前記内部クロック発生回路、前記ロウ系制御タイミング回路および前記ロウアドレス処理回路は、第１の領域内に配置され、
前記内部クロック制御回路、前記第１および第２の遅延回路は、前記第１の領域の外部にある第２の領域内に配置され、
前記内部クロック制御回路と前記内部クロック発生回路とを接続し、前記第１の遅延回路と前記ロウ系制御タイミング回路とを接続し、前記第２の遅延回路と前記ロウアドレス処理回路とを接続する、前記第１、第２の領域の外部の配線領域に配置される配線群をさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、前記高速動作モードにおいて第１の周波数の前記基本クロック信号に応じて動作し、前記低速動作モードにおいて前記第１の周波数より低い第２の周波数の前記基本クロック信号に応じて動作する、請求項１に記載の半導体装置。
【請求項７】
前記内部クロック発生回路は、
前記内部クロックイネーブル信号を前記基本クロック信号に応じて取込む保持回路と、
前記保持回路の出力に応じて前記基本クロック信号を前記内部クロック信号として出力するゲート回路とを含む、請求項１に記載の半導体装置。
【請求項８】
前記内部クロック発生回路は、
前記内部クロックイネーブル信号を前記基本クロック信号に応じて取込む保持回路と、
前記内部クロックイネーブル信号が活性化されるときには、直ちに前記基本クロック信号を前記内部クロック信号として出力し、前記内部クロックイネーブル信号が非活性化されるときには、前記保持回路の出力に応じて前記基本クロック信号を前記内部クロック信号として出力するゲート回路とを含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）を内蔵したシステムＬＳＩに関する。
【０００２】
【従来の技術】
近年、プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のＤＲＡＭとを同一半導体基板上に集積化したＤＲＡＭ混載のシステムＬＳＩが使用されるようになってきている。
【０００３】
このような、システムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭとを相互接続することにより、端子数の少ない汎用ＤＲＡＭとロジックＬＳＩとをプリント基板上で接続して用いる場合に比べて１ないし２桁以上の高速のデータ転送を実現することができる。
【０００４】
また、ロジックに対し汎用ＤＲＡＭを外付けする方式に比べて、ロジックの外部ピン端子数を低減することができる。
【０００５】
さらに、システムＬＳＩ内部では、ＤＲＡＭブロックとロジックとは内部配線で接続される。この内部配線の長さは、プリント基板上の配線に比べて十分短く、寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減でき、かつ、高速で信号の転送を行なうことができる。
【０００６】
これらの理由により、ＤＲＡＭ混載のシステムＬＳＩは、３次元グラフィック処理、画像・音声処理などの大量のデータを取扱う処理を行なう情報機器においてその性能を向上させる上で大きく寄与している。
【０００７】
このようなＤＲＡＭ混載のシステムＬＳＩを開発する際には、ＤＲＡＭブロックは、所定の記憶容量を有するＤＲＡＭコアとして供給される。このＤＲＡＭコアを他のロジック回路やテスト回路およびアナログ回路と組合せて配置配線をすることによりシステムＬＳＩが開発される。
【０００８】
ＤＲＡＭコアは、行列状に配置されるメモリセルを含むメモリアレイと、ロジック回路等から与えられる信号をもとに、データ授受のための制御信号を発生してメモリアレイに与える制御部とを含んでいる。
【０００９】
制御部は、コマンド発生系、ロウ制御系およびコラム制御系の回路を含んでいる。
【００１０】
図２３は、ＤＲＡＭコアのコマンド発生系およびロウ制御系の制御部５００の構成を示すブロック図である。
【００１１】
図２３を参照して、制御部５００は、クロック信号ｅｘｔ．ＣＬＫおよびクロックイネーブル信号ＣＫＥに応じて内部クロック信号ｉｎｔ．ＣＬＫを発生するクロック制御回路５２２と、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤおよびバンク選択信号ＢＳ＜３：０＞に応じて各バンクに対応するロウ系のタイミング信号ＲＸＴ＜３：０＞，ＳＯ＜３：０＞，ＲＸＬＡＴＣＨ＜３：０＞を発生するタイミング信号発生回路５２４と、アドレス信号Ａ＜１２：０＞および信号ＲＸＬＡＴＣＨ＜３：０＞に応じて各バンクに出力されるプリデコード信号Ｘ０＜１９：０＞〜Ｘ３＜１９：０＞を出力するロウアドレス処理回路５２６とを含む。なお、バンク数が４の場合が例として示されている。
【００１２】
クロック制御回路５２２は、ロジック回路等から与えられるクロックイネーブル信号ＣＫＥに応じてクロック信号ｅｘｔ．ＣＬＫに基づいてクロック信号ｉｎｔ．ＣＬＫを出力する内部クロック発生回路５３０を含む。
【００１３】
タイミング信号発生回路５２４は、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤに基づきバンク選択信号ＢＳ＜３：０＞に応じて各バンクごとのコマンド信号ＡＣＴ＜３：０＞，ＰＲＥ＜３：０＞を出力するバンクコマンド発生回路５３４と、コマンド信号ＡＣＴ＜３：０＞，ＰＲＥ＜３：０＞に応じてメインワード線のロウ制御タイミング信号ＲＸＴ＜３：０＞，センスアンプ活性化信号ＳＯ＜３：０＞および選択バンクのロウアクティブ期間中活性化される信号ＲＸＬＡＴＣＨ＜３：０＞を出力するロウ系制御タイミング回路５３６を含む。信号ＲＸＴ＜３：０＞，ＳＯ＜３：０＞およびＲＸＬＡＴＣＨ＜３：０＞の各ビットは、各バンクに対応する。
【００１４】
ロウアドレス処理回路５２６は、アドレス信号Ａ＜１２：０＞を信号ＲＸＬＡＴＣＨ＜３：０＞に応じてラッチして各バンクに対応するロウアドレス信号ＲＡＦ０＜１２：０＞〜ＲＡＦ３＜１２：０＞を出力するロウアドレス入力ラッチ回路５４０と、ロウアドレス入力ラッチ回路５４０の出力に応じて各バンクに対応するプリデコード信号Ｘ０＜１９：０＞〜Ｘ３＜１９：０＞を出力するロウアドレスプリデコード回路５４２とを含む。
【００１５】
ＤＲＡＭコアにおいては、スタンバイ期間中でも内部クロック信号が発生されるため消費電流が大きい。したがって、システムＬＳＩに搭載されるＤＲＡＭコアの場合にも、ＣＰＵ等の外付部品として使用されるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）と同じようにクロックサスペンド機能がある。
【００１６】
図２４は、図２３における内部クロック発生回路５３０の構成を示す回路図である。
【００１７】
図２４を参照して、内部クロック発生回路５３０は、外部クロック信号ｅｘｔ．ＣＬＫに応じてクロックイネーブル信号ＣＫＥを取込み、クロック制御信号ＣＫＥｄ＿Ｐを出力するＣＫＥコントロール回路５５２と、クロック制御信号ＣＫＥｄ＿Ｐに応じて外部クロック信号ｅｘｔ．ＣＬＫに基づいて内部クロック信号ｉｎｔ．ＣＬＫを出力するゲート回路５５４とを含む。
【００１８】
ＣＫＥコントロール回路５５２は、外部クロック信号ｅｘｔ．ＣＬＫを受けて反転するインバータ５５６と、外部クロック信号ｅｘｔ．ＣＬＫに応じてクロックイネーブル信号ＣＫＥを取込むフリップフロップ５５８と、フリップフロップ５５８の出力をバッファリングするバッファ回路５６０と、インバータ５５６の出力に応じてバッファ回路５６０の出力を取込むフリップフロップ５６２とを含む。
【００１９】
ゲート回路５５４は、外部クロック信号ｅｘｔ．ＣＬＫおよびクロック制御信号ＣＫＥｄ＿Ｐを受けるＮＡＮＤ回路５６４と、ＮＡＮＤ回路５６４の出力を受けて反転し、内部クロック信号ｉｎｔ．ＣＬＫを出力するインバータ５６６とを含む。
【００２０】
図２５は、クロックサスペンド機能を説明する動作波形図である。
図２４、図２５を参照して、時刻ｔ１においてクロックイネーブル信号ＣＫＥがＬレベルに立下がると、ＣＫＥコントロール回路５５２は、次の外部クロック信号ｅｘｔ．ＣＬＫの立下がりエッジからクロック制御信号ＣＫＥｄ＿ＰをＬレベルに立下げる。応じて、時刻ｔ２以降外部クロック信号ｅｘｔ．ＣＬＫはＮＡＮＤ回路５６４によってマスクされるため、内部クロック信号ｉｎｔ．ＣＬＫはＬレベルに固定され、ＤＲＡＭコアはパワーダウンモードに設定される。
【００２１】
続いて時刻ｔ３において、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに立上がると、時刻ｔ４から内部クロック信号ｉｎｔ．ＣＬＫの供給が各バンクに対して再開される。
【００２２】
すなわち、クロックイネーブル信号ＣＫＥを不活性にすることで、１サイクル遅れて内部クロック信号ｉｎｔ．ＣＬＫが停止し、パワーダウンモードに入る。パワーダウンモード期間が長くなる場合は、図示しないが非同期で動作するセルフリフレッシュ回路に応じて各バンクのメモリセルのデータのセルフリフレッシュが行なわれデータが保持される。
【００２３】
そして、クロックイネーブル信号ＣＫＥを活性化すると、パワーダウンモードから抜けて１サイクル遅れて内部クロック信号ｉｎｔ．ＣＬＫの発生が再開する。
【００２４】
【発明が解決しようとする課題】
従来の内部クロック発生回路の構成においては、クロックイネーブル信号ＣＫＥがＨレベルに活性化されている場合には、外部クロック信号を受けて常に内部クロック信号が発生されている。特に、多バンク構成においては、各バンクごとにロウローカル制御回路が設けられ、この各ロウローカル制御回路中のアドレスラッチ回路を制御するためのローカルクロック信号が内部クロック信号に応じて発生されるため、内部クロック信号の発生に伴う消費電流は大きくなる。したがって、低消費電力化のためスタンバイ時において動作クロックの周波数を下げてもスタンバイ時の消費電流がなかなか低減できないという問題点があった。本発明は、以上の問題点を鑑みてなされたものであり、スタンバイ時の消費電流を低減することができるＤＲＡＭを搭載したシステムＬＳＩを提供することを目的とする。
【００２５】
【課題を解決するための手段】
この発明に係る半導体装置は、行および列状に配置される複数のメモリセルを含み、内部クロック信号に同期してアドレス信号に応じてデータ授受を行なうメモリアレイと、基本クロック信号をコマンドに応じてメモリアレイに内部クロック信号として伝達するクロック処理回路とを備え、コマンドは、メモリアレイに対するデータ授受のために複数のメモリセルの行選択動作の開始を指示する行活性化コマンドと、行活性化コマンドに応じて活性化された行を非活性化させるプリチャージコマンドとを含み、クロック処理回路は、行活性化コマンドに応じて内部クロックイネーブル信号を活性化する内部クロック制御回路と、内部クロックイネーブル信号の活性化に応じて基本クロック信号に基づいて内部クロック信号を出力し、内部クロックイネーブル信号の非活性化に応じて内部クロック信号を非活性化させる内部クロック発生回路とを含む。内部クロック制御回路は、（Ａ）高速動作モードにおいて、外部クロックイネーブル信号に応じて内部クロックイネーブル信号を活性化し、外部クロックイネーブル信号の非活性化に応じて内部クロックイネーブル信号を非活性化し（Ｂ）低速動作モードにおいて、外部クロックイネーブル信号を活性化した後の行活性化コマンドに応じて内部クロックイネーブル信号を活性化し、プリチャージコマンドに応じて内部クロックイネーブル信号を非活性化する。
【００２６】
内部クロック制御回路は、行活性化コマンドおよび与えられたクロックイネーブル信号に応じて内部制御信号を活性化させる内部回路と、高速動作モードにおいて外部クロックイネーブル信号を選択し、低速動作モードにおいて内部制御信号を選択して、内部クロックイネーブル信号として出力する選択回路とを有する。
【００２７】
内部回路は、低速動作モードにおいて、プリチャージコマンドに応じて内部制御信号を非活性化する。
【００３６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３７】
［実施の形態１］
図１は、本発明のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【００３８】
図１を参照して、システムＬＳＩ１は、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧとの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時に大規模ロジックＬＧとＤＲＡＭとを切離し、テストピン端子群ＴＰＧを介してＤＲＡＭコアＭＣＲに対するテスト動作を行なうためのテストインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【００３９】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器を含む。
【００４０】
図２は、図１におけるＤＲＡＭコアＭＣＲの構成を示した概略ブロック図である。
【００４１】
図２を参照して、ＤＲＡＭコアＭＣＲは、複数のメモリアレイＭＡ０〜ＭＡｎと、メモリアレイＭＡ０〜ＭＡｎの間に配設されるセンスアンプ帯ＳＢ１〜ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外側に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ０〜ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭＳＡに分割される。
【００４２】
メモリアレイＭＡ０〜ＭＡｎの各々において、サブワードドライバ帯ＳＷＤＢにより分割されるメモリサブアレイＭＳＡに共通にメインワード線ＭＷＬが配設される。メインワード線ＭＷＬは、対応のメモリアレイの各メモリサブアレイＭＳＡの所定数のサブワード線に対応してそれぞれ配置される。メインワード線ＭＷＬおよびセンスアンプ帯上に配置される所定数のサブデコード線ＳＤＬを介して選択信号が、サブワードドライバ帯ＳＷＤＢ内のサブワードドライバに入力されて、一本のサブワード線が選択される。
【００４３】
センスアンプ帯ＳＢ１〜ＳＢｎの各々は、隣接メモリアレイにより共有される。メモリアレイＭＡ０〜ＭＡｎに対応してメインワード線およびサブデコード線をロウアドレス信号に従って選択するロウデコーダが配置され、またロウデコーダと整列してコラムアドレス信号に従ってメモリアレイから列を選択するための列選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配置される。
【００４４】
列選択線ＣＳＬはセンスアンプ帯に配設され、選択時に所定数のセンスアンプ回路を内部データ線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰは、所定数がメモリアレイＭＡ０ないしＭＡｎをわたって延在して配設され、ローカルデータ線を介して選択されたセンスアンプ回路と結合される。
【００４５】
内部データ線対ＧＩＯＰは、１２８ビットから５１２ビット設けられ、プリアンプおよびライトドライバを含むデータパス帯ＤＰＢに結合される。このデータパス帯ＤＰＢにおいては、内部データ線対ＧＩＯＰそれぞれに対応してプリアンプおよびライトドライバが配置される。内部データ線対ＧＩＯＰは、書込データおよび読出データ両者を伝達する伝達線対であってもよく、また読出データを伝達するバス線対および書込データを伝達する書込データ線対が別々に内部データバス線対として設けられてもよい。
【００４６】
ＤＲＡＭコアＭＣＲは、さらに、ロジックから与えられるたとえば１３ビットの外部アドレスＡ０〜Ａ１２を受け、かつ、ロジックから与えられる制御信号ＣＬＫ，ＣＫＥ，ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤ他の制御信号を受け内部コマンドの発生やロウ系のアドレス処理を行なう制御信号処理回路１０と、ロジックから与えられるたとえば１３ビットの外部アドレスＡ０〜Ａ１２を受けるコラムアドレス入力回路ＣＡＫと、データパス帯ＤＰＢとロジックとの間でデータの転送を行なうためのデータ入出力制御回路ＤＩＯＫを含む。
【００４７】
制御信号処理回路１０は、ロジックから与えられる制御信号ＣＬＫ，ＣＫＥ，ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤ他の制御信号を受け、各種動作を指定する内部制御信号を生成するコマンドデコーダ／制御回路ＣＤＣと、ロジックから与えられるたとえば１３ビットの外部アドレスＡ０〜Ａ１２をロウアドレスとしてラッチするとともに、リフレッシュ時にはロウアドレスを内部で発生するロウアドレス入力回路／リフレッシュカウンタＲＡＦＫと、ロウアドレスをプリデコードしてプリデコード信号を発生しメモリアレイに対して出力するロウプリデコーダＲＰＤとを含む。
【００４８】
コマンドデコーダ／制御回路ＣＤＣは、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤを受け、指定された動作モードを判別する。
【００４９】
コマンドには、行を選択状態に設定するためのロウアクティブコマンド、データ読出を指示するリードコマンド、データ書込を指示するライトコマンド、選択行を非選択状態へおくためのプリチャージコマンド、リフレッシュ動作を行なうためのオートリフレッシュコマンド、セルフリフレッシュを行なうためのセルフリフレッシュコマンドなどが含まれる。
【００５０】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、ロウアクティブコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、外部アドレスビットＡ０〜Ａ１２、ロウアドレスとして取込み、内部ロウアドレス信号を生成する。
【００５１】
このロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、与えられたアドレスビットをバッファ処理するアドレスバッファと、バッファ回路の出力信号をラッチするアドレスラッチを含む。
【００５２】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫに含まれるリフレッシュカウンタは、オートリフレッシュコマンドまたはセルフリフレッシュコマンドが与えられたとき、リフレッシュ行を指定するリフレッシュアドレスを生成する。リフレッシュ動作完了後、このリフレッシュカウンタのカウント値が増加または減少される。
【００５３】
コラムアドレス入力回路ＣＡＫは、リードコマンドまたはライトコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、たとえば与えられるアドレスビットのうちの下位の部分であるアドレスビットＡ０〜Ａ４を取込み、内部コラムアドレス信号を生成する。このコラムアドレス入力回路ＣＡＫも、アドレスバッファおよびアドレスラッチを含む。
【００５４】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫからの内部ロウアドレス信号はロウプリデコーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号は、コラムプリデコーダＣＰＤへ与えられる。
【００５５】
ロウプリデコーダＲＰＤは、与えられた内部ロウアドレス信号をプリデコードして、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダへ与える。コラムプリデコーダＣＰＤは、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号をプリデコードし、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。
【００５６】
コマンドデコーダ／制御回路ＣＤＣは、コマンド信号を受けると、データ入出力制御回路ＤＩＯＫおよびデータパス帯ＤＰＢに含まれるプリアンプおよびライトドライバの動作の制御を行なうための内部制御信号を生成する。また、動作モードによっては、制御信号ＡＣＴＯＲ，ＳＥＬＦ＿ＲＥＦ等を後に説明するブロックＰＨＫに対して出力する。クロック信号ＣＬＫは、このＤＲＡＭコアＭＣＲの内部動作タイミングを決定する基準信号として利用される。
【００５７】
データ入出力制御回路ＤＩＯＫは、クロック信号ＣＬＫに同期してデータの入出力を行ない、またロウアドレス入力回路／リフレッシュカウンタＲＡＦＫのロウアドレス入力回路およびコラムアドレス入力回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えられたアドレスビットの取込およびラッチを行なう。
【００５８】
ＤＲＡＭコアＭＣＲは、さらに、内部電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを発生する内部電圧発生回路と、セルフリフレッシュモードが指定されたときすなわちコマンドデコーダ／制御回路ＣＤＣからセルフリフレッシュコマンドＳＥＬＦ＿ＲＥＦが与えられたときに所定の間隔で、リフレッシュ要求信号ＦＡＹを活性化するセルフリフレッシュタイマを含むブロックＰＨＫを含む。
【００５９】
内部電圧ＶＰＰは、選択サブワード線ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧よりも高い電圧レベルである。電圧ＶＣＣＳは、センスアンプ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の動作電源電圧であり、図示しない内部降圧回路により生成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダおよびコラムデコーダ、データパス帯ＤＰＢに含まれるプリアンプおよびライトドライバなどの周辺回路へ与えられる動作電源電圧であり、図示していない内部降圧回路により生成される。電圧ＶＢＬは、ビット線プリチャージ電圧である。電圧ＶＣＰは、メモリセルのセルプレートへ与えられるセルプレート電圧であり、メモリセルデータのＨレベルの電圧およびＬレベルの電圧の中間レベルである。これらの電圧ＶＢＬおよびＶＣＰは、通常は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／２の中間電圧である。
【００６０】
セルフリフレッシュコマンド、オートリフレッシュコマンドが発行されるとリフレッシュカウンタが動作し、リフレッシュされるロウアドレスが内部生成される。特に、セルフリフレッシュモードに入るとセルフリフレッシュタイマが動作し、最大リフレッシュ時間ｔＲＥＦｍａｘですべての行のリフレッシュが一巡するように自動的にリフレッシュ要求信号ＦＡＹが生成される。
【００６１】
図３は、図２の制御信号処理回路１０のうちのクロック制御系およびロウ系の制御部２０の構成を示すブロック図である。
【００６２】
図３では、説明の簡単のため、リフレッシュ制御関連の回路ブロックは図示していない。図３を参照して、制御部２０は、クロック信号ｅｘｔ．ＣＬＫおよびロジック部等から与えられるクロックイネーブル信号ＣＫＥ、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤを受け内部クロック信号ｉｎｔ．ＣＬＫを発生するクロック制御回路２２と、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤおよびバンク選択信号ＢＡ＜３：０＞に応じて各バンクに対応するロウ系のタイミング信号ＲＸＴ＜３：０＞，ＳＯ＜３：０＞，ＲＸＬＡＴＣＨ＜３：０＞を発生するタイミング信号発生回路２４と、アドレス信号Ａ＜１２：０＞および信号ＲＸＬＡＴＣＨ＜３：０＞に応じて各バンクに出力されるプリデコード信号Ｘ０＜１９：０＞〜Ｘ３＜１９：０＞を出力するロウアドレス処理回路２６とを含む。なお、バンク数が４の場合が例として示されている。
【００６３】
クロック制御回路２２は、ロジック部等からクロックイネーブル信号ＣＫＥ、コマンド信号ＡＣＴ＿ＣＭＤ，ＰＲＥ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤを受け内部クロックイネーブル信号ｉｎｔ．ＣＫＥを出力する内部クロック制御回路２８と、クロック信号ｅｘｔ．ＣＬＫを内部クロックイネーブル信号ｉｎｔ．ＣＫＥに応じてクロック信号ｉｎｔ．ＣＬＫとして出力する内部クロック発生回路３０とを含む。
【００６４】
タイミング信号発生回路２４は、コマンド信号ＡＣＴ＿ＣＭＤをクロック信号ｅｘｔ．ＣＬＫに同期して遅延させる遅延回路３２と、コマンド信号ＰＲＥ＿ＣＭＤおよび遅延回路３２によって遅延されたコマンド信号ＡＣＴ＿ＣＭＤに基づきバンク選択信号ＢＡ＜３：０＞に応じて各バンクごとのコマンド信号ＡＣＴ＜３：０＞，ＰＲＥ＜３：０＞を出力するバンクコマンド発生回路３４と、コマンド信号ＡＣＴ＜３：０＞，ＰＲＥ＜３：０＞に応じて各バンクに対応するメインワード線のロウ制御タイミング信号ＲＸＴ＜３：０＞，センスアンプ活性化信号ＳＯ＜３：０＞および選択バンクのロウアクティブ期間中活性化される信号ＲＸＬＡＴＣＨ＜３：０＞を出力するロウ系制御タイミング回路３６を含む。
【００６５】
ロウアドレス処理回路２６は、アドレス信号Ａ＜１２：０＞をｅｘｔ．ＣＬＫに同期して遅延させる遅延回路３８と、遅延回路３８により遅延されたアドレス信号Ａ＜１２：０＞の中、下位９ビットを信号ＲＸＬＡＴＣＨ＜３：０＞に応じてラッチし、各バンクに対応するロウアドレス信号ＲＡＦ０＜８：０＞〜ＲＡＦ３＜８：０＞を出力するロウアドレス入力ラッチ回路４０と、ロウアドレス入力ラッチ回路４０の出力に応じて各バンクに対応するプリデコード信号Ｘ０＜１９：０＞〜Ｘ３＜１９：０＞を出力するロウアドレスプリデコード回路４２と、遅延回路３８により遅延されたアドレス信号Ａ＜１２：０＞の中のアドレス信号Ａ＜１２：９＞を受けてデコードしブロックデコード信号ＢＳ＜ｎ：０＞を出力するブロックデコード回路４３とを含む。
【００６６】
図４は、図３におけるロウアドレス入力ラッチ回路４０の構成を示した回路図である。
【００６７】
図４を参照して、ロウアドレス入力ラッチ回路４０は、アドレス信号Ａ＜８：０＞をクロック信号ＣＬＫに応じて保持するフリップフロップ５４と、フリップフロップ５４の出力を信号ＲＸＬＡＴＣＨ＜０＞に応じて取込み保持するレベルラッチ回路５６と、フリップフロップ５４の出力を信号ＲＸＬＡＴＣＨ＜１＞に応じて取込み保持するレベルラッチ回路５８と、フリップフロップ５４の出力を信号ＲＸＬＡＴＣＨ＜２＞に応じて取込み保持するレベルラッチ回路６０と、フリップフロップ５４の出力を信号ＲＸＬＡＴＣＨ＜３＞に応じて取込み保持するレベルラッチ回路６２とを含む。
【００６８】
ロウアドレス入力ラッチ回路４０は、さらに、レベルラッチ回路５６の出力を受けるインバータ５７と、レベルラッチ回路５８の出力を受けるインバータ５９と、レベルラッチ回路６０の出力を受けるインバータ６１と、レベルラッチ回路６２の出力を受けるインバータ６３とを含む。
【００６９】
レベルラッチ回路５６は、信号ＲＸＬＡＴＣＨ＜０＞を受けて反転するインバータ６４と、インバータ６４の出力および信号ＲＸＬＡＴＣＨ＜０＞に応じてフリップフロップ５４の出力を伝達するトランスミッションゲート６６と、トランスミッションゲート６６によって伝達されたフリップフロップ５４の出力を受けて反転するインバータ７０と、インバータ７０の出力を受けて反転してインバータ７０の入力に帰還させるインバータ６８とを含む。インバータ５７の出力からはバンク０に対応したロウアドレス信号ＲＡＦ０＜８：０＞が出力される。
【００７０】
レベルラッチ回路５８は、信号ＲＸＬＡＴＣＨ＜１＞を受けて反転するインバータ７４と、インバータ７４の出力および信号ＲＸＬＡＴＣＨ＜１＞に応じてフリップフロップ５４の出力を伝達するトランスミッションゲート７６と、トランスミッションゲート７６によって伝達されたフリップフロップ５４の出力を受けて反転するインバータ８０と、インバータ８０の出力を受けて反転してインバータ８０の入力に帰還させるインバータ７８とを含む。インバータ５９の出力からはバンク１に対応したロウアドレス信号ＲＡＦ１＜８：０＞が出力される。
【００７１】
レベルラッチ回路６０は、信号ＲＸＬＡＴＣＨ＜２＞を受けて反転するインバータ８４と、インバータ８４の出力および信号ＲＸＬＡＴＣＨ＜２＞に応じてフリップフロップ５４の出力を伝達するトランスミッションゲート８６と、トランスミッションゲート８６によって伝達されたフリップフロップ５４の出力を受けて反転するインバータ９０と、インバータ９０の出力を受けて反転してインバータ９０の入力に帰還させるインバータ８８とを含む。インバータ６１の出力からはバンク２に対応したロウアドレス信号ＲＡＦ２＜８：０＞が出力される。
【００７２】
レベルラッチ回路６２は、信号ＲＸＬＡＴＣＨ＜３＞を受けて反転するインバータ９４と、インバータ９４の出力および信号ＲＸＬＡＴＣＨ＜３＞に応じてフリップフロップ５４の出力を伝達するトランスミッションゲート９６と、トランスミッションゲート９６によって伝達されたフリップフロップ５４の出力を受けて反転するインバータ１００と、インバータ１００の出力を受けて反転してインバータ１００の入力に帰還させるインバータ９８とを含む。インバータ６３の出力からはバンク３に対応したロウアドレス信号ＲＡＦ３＜８：０＞が出力される。
【００７３】
ロウアドレス入力ラッチ回路４０の動作を簡単に説明すると、フリップフロップ５４においてクロックの立上がりで取込まれたロウアドレスは、各バンクのプリデコード回路に送られる。後に説明するロウ系制御タイミング回路３６において、選択されるバンクｉ（ｉは０〜３の整数）に対するラッチ信号ＲＸＬＡＴＣＨ＜ｉ＞が活性化されると、レベルラッチ回路５６〜６２が働き、信号ＲＸＬＡＴＣＨ＜ｉ＞が活性化されている期間はアドレスは保持される。
【００７４】
プリデコード信号が生成されると、バンクｉに対応して、メインワード線のためのロウ制御タイミング信号ＲＸＴ，サブデコード信号，センスアンプ活性化信号ＳＯが、順次活性化される。他の非選択のバンクのプリデコード回路に対しては、フリップフロップ５４によってクロック信号の立上がりにおいて順次取込まれたアドレス信号が送り続けられる。
【００７５】
図５は、図４におけるフリップフロップ５４の構成を示した回路図である。
図５を参照して、フリップフロップ５４は、クロック信号ＣＬＫを受けて反転し信号／ＣＬＫを出力するインバータ１１２と、クロック信号ＣＬＫがＬレベルであり、信号／ＣＬＫがＨレベルであるときに入力信号ＩＮを伝達するトランスミッションゲート１１４と、トランスミッションゲート１１４によって伝達された入力信号ＩＮを受けて反転するインバータ１１６と、インバータ１１６の信号を受けて反転してインバータ１１６の入力に帰還するインバータ１１８と、クロック信号ＣＬＫがＨレベルでかつ信号／ＣＬＫがＬレベルのときにインバータ１１６の出力を伝達するトランスミッションゲート１２０と、トランスミッションゲート１２０によって伝達されたインバータ１１６の出力を受けて反転し出力信号ＯＵＴを出力するインバータ１２２と、インバータ１２２の出力を受けて反転してインバータ１２２の入力に帰還するインバータ１２４とを含む。
【００７６】
図６は、図３におけるロウアドレスプリデコード回路４２の最下位２ビット分のプリデコード回路４２ａの構成を示した回路図である。
【００７７】
図６を参照して、プリデコード回路４２ａは、ロウアドレス信号ＲＡＦ０＜０＞を受けて反転し信号ＺＲＡＤ＜０＞を出力するインバータ１３２と、インバータ１３２の出力を受けて反転し信号ＲＡＤ＜０＞を出力するインバータ１３４と、ロウアドレス信号ＲＡＦ０＜１＞を受けて反転し信号ＺＲＡＤ＜１＞を出力するインバータ１３６と、インバータ１３６の出力を受けて反転し信号ＲＡＤ＜１＞を出力するインバータ１３８とを含む。
【００７８】
プリデコード回路４２ａは、さらに、信号ＺＲＡＤ＜１＞，ＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜０＞を出力するＡＮＤ回路１４０と、信号ＺＲＡＤ＜１＞，ＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜１＞を出力するＡＮＤ回路１４２と、信号ＲＡＤ＜１＞，ＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜３＞を出力するＡＮＤ回路１４４と、信号ＲＡＤ＜１＞，ＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜２＞を出力するＡＮＤ回路１４６とを含む。
【００７９】
図７は、図３におけるロウアドレスプリデコード回路４２の上位側のプリデコード回路４２ｂの構成を示した回路図である。
【００８０】
図７を参照して、プリデコード回路４２ｂは、ロウアドレス信号ＲＡＦ０＜８：２＞を受けて反転し信号ＺＲＡＤ＜８：２＞を出力するインバータ１５２と、インバータ１５２の出力を受けて反転し信号ＲＡＤ＜８：２＞を出力するインバータ１５４とを含む。
【００８１】
プリデコード回路４２ｂは、さらに、信号ＺＲＡＤ＜２＞，ＺＲＡＤ＜３＞を受けてプリデコード信号Ｘ＜４＞を出力するＡＮＤ回路１５６と、信号ＲＡＤ＜２＞，ＺＲＡＤ＜３＞を受けてプリデコード信号Ｘ＜５＞を出力するＡＮＤ回路１５８と、信号ＺＲＡＤ＜２＞，ＲＡＤ＜３＞を受けてプリデコード信号Ｘ＜６＞を出力するＡＮＤ回路１６０と、信号ＲＡＤ＜２＞，ＲＡＤ＜３＞を受けてプリデコード信号Ｘ＜７＞を出力するＡＮＤ回路１６２とを含む。
【００８２】
プリデコード回路４２ｂは、さらに、信号ＺＲＡＤ＜４＞，ＺＲＡＤ＜５＞およびＺＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜８＞を出力するＡＮＤ回路１６４と、信号ＲＡＤ＜４＞，ＺＲＡＤ＜５＞およびＺＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜９＞を出力するＡＮＤ回路１６６と、信号ＺＲＡＤ＜４＞，ＲＡＤ＜５＞およびＺＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１０＞を出力するＡＮＤ回路１６８と、信号ＲＡＤ＜４＞，ＲＡＤ＜５＞およびＺＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１１＞を出力するＡＮＤ回路１７０とを含む。
【００８３】
プリデコード回路４２ｂは、さらに、信号ＺＲＡＤ＜４＞，ＺＲＡＤ＜５＞およびＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１２＞を出力するＡＮＤ回路１７２と、信号ＲＡＤ＜４＞，ＺＲＡＤ＜５＞およびＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１３＞を出力するＡＮＤ回路１７４と、信号ＺＲＡＤ＜４＞，ＲＡＤ＜５＞およびＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１４＞を出力するＡＮＤ回路１７６と、信号ＲＡＤ＜４＞，ＲＡＤ＜５＞およびＲＡＤ＜６＞を受けてプリデコード信号Ｘ＜１５＞を出力するＡＮＤ回路１７８とを含む。
【００８４】
プリデコード回路４２ｂは、さらに、信号ＺＲＡＤ＜７＞，ＺＲＡＤ＜８＞を受けてプリデコード信号Ｘ＜１６＞を出力するＡＮＤ回路１８０と、信号ＲＡＤ＜７＞，ＺＲＡＤ＜８＞を受けてプリデコード信号Ｘ＜１７＞を出力するＡＮＤ回路１８２と、信号ＺＲＡＤ＜７＞，ＲＡＤ＜８＞を受けてプリデコード信号Ｘ＜１８＞を出力するＡＮＤ回路１８４と、信号ＲＡＤ＜７＞，ＲＡＤ＜８＞を受けてプリデコード信号Ｘ＜１９＞を出力するＡＮＤ回路１８６とを含む。
【００８５】
なお、図示しないが、最上位のアドレスＡ９〜Ａ１２は、別途デコードされメモリアレイ０〜メモリアレイｎを選択するバンク選択信号ＢＡ＜３：０＞およびブロックデコード信号ＢＳ＜ｎ：０＞の生成に用いられる。
【００８６】
図８は、図３におけるバンクコマンド発生回路３４の構成を示した回路図である。
【００８７】
図８を参照して、バンクコマンド発生回路３４は、バンク選択信号ＢＡ＜３：０＞をｅｘｔＣＬＫに同期して遅延させる遅延回路１９５に通した信号とコマンド信号ＡＣＴ＿ＣＭＤとを受けてバンクごとのコマンド信号ＡＣＴ＜３：０＞を出力するＡＮＤ回路１９２と、コマンド信号ＰＲＥ＿ＣＭＤとバンク選択信号ＢＡ＜３：０＞を受けてバンクごとのコマンド信号ＰＲＥ＜３：０＞を出力するＡＮＤ回路１９４とを含む。
【００８８】
図９は、図３におけるロウ系制御タイミング回路３６の構成を示したブロック図である。
【００８９】
図９を参照して、ロウ系制御タイミング回路３６は、コマンド信号ＡＣＴ＜０＞，ＰＲＥ＜０＞を受けて信号ＲＸＬＡＴＣＨ＜０＞，ＲＸＴ＜０＞，ＳＯ＜０＞を出力するロウ系制御タイミング回路１９６と、コマンド信号ＡＣＴ＜１＞，ＰＲＥ＜１＞を受けて信号ＲＸＬＡＴＣＨ＜１＞，ＲＸＴ＜１＞，ＳＯ＜１＞を出力するロウ系制御タイミング回路１９８と，コマンド信号ＡＣＴ＜３＞，ＰＲＥ＜３＞を受けて信号ＲＸＬＡＴＣＨ＜３＞，ＲＸＴ＜３＞，ＳＯ＜３＞を出力するロウ系制御タイミング回路２００とを含む。
【００９０】
図１０は、図９におけるロウ系制御タイミング回路１９６の構成を示した回路図である。
【００９１】
図１０を参照して、ロウ系制御タイミング回路１９６は、信号ＡＣＴ＜ｉ＞，ＲＡＳＥ＜ｉ＞，ＰＲＥ＜ｉ＞を受ける複合ゲート２０２と、複合ゲート２０２の出力をロウ系制御クロック信号ＣＬＫＲに応じて取込み、信号ＲＡＳＥ＜ｉ＞を出力するフリップフロップ２０４とを含む。複合ゲート２０２は、信号ＡＣＴ＜ｉ＞および信号ＲＡＳＥ＜ｉ＞の論理和を求め、その論理和と信号ＰＲＥ＜ｉ＞の反転値との論理積を出力する。なお、信号ＲＡＳＥ＜ｉ＞は対応するバンクが活性化されている間Ｈレベルとなる信号である。
【００９２】
ロウ系制御タイミング回路１９６は、さらに、信号ＲＡＳＥ＜ｉ＞を受けて遅延させる遅延回路２０６と、信号ＲＡＳＥ＜ｉ＞および遅延回路２０６の出力を受けるＮＡＮＤ回路２０８と、ＮＡＮＤ回路２０８の出力を受けて遅延させる遅延回路２１０と、ＮＡＮＤ回路２０８の出力および遅延回路２１０の出力を受けて信号ＲＸＬＡＴＣＨ＜ｉ＞を出力するＮＯＲ回路２１２とを含む。
【００９３】
ロウ系制御タイミング回路１９６は、さらに、信号ＲＡＳＥ＜ｉ＞を受けて遅延させる遅延回路２１６と、信号ＲＡＳＥ＜ｉ＞および遅延回路２１６の出力を受けるＮＡＮＤ回路２１８と、ＮＡＮＤ回路２１８の出力を受けて遅延させる遅延回路２２０と、ＮＡＮＤ回路２１８の出力および遅延回路２２０の出力を受けて信号ＲＸＴ＜ｉ＞を出力するＮＯＲ回路２２２を含む。
【００９４】
ロウ系制御タイミング回路１９６は、さらに、信号ＲＡＳＥ＜ｉ＞を受けて遅延させる遅延回路２２６と、信号ＲＡＳＥ＜ｉ＞および遅延回路２２６の出力を受けるＮＡＮＤ回路２２８と、ＮＡＮＤ回路２２８の出力を受けて遅延させる遅延回路２３０と、ＮＡＮＤ回路２２８の出力および遅延回路２３０の出力を受けてセンスアンプ活性化信号ＳＯ＜ｉ＞を出力するＮＯＲ回路２３２を含む。
【００９５】
遅延回路２０６，２１０，２１６，２２０，２２６および２３０の各々は、直列に接続された偶数段のインバータを含んでいるが、各遅延回路の遅延時間は、信号ＲＡＳＥ＜ｉ＞が活性化されてから信号ＲＸＬＡＴＣＨ＜ｉ＞，ＲＸＴ＜ｉ＞，ＳＯ＜ｉ＞が活性化されるまでの遅延時間および活性化時間にあわせて異なる時間に設定されている。
【００９６】
なお、図１０においてｉはバンクの番号０〜３を表わしており、ロウ系制御タイミング回路１９６を表わすときはｉは０である。図９のロウ系制御タイミング回路１９８〜２００の構成は、ロウ系制御タイミング回路１９６の構成においてｉを対応バンクの番号にしたものであり、説明は繰返さない。
【００９７】
図１１は、図３における内部クロック制御回路２８の構成を示した回路図である。
【００９８】
図１１を参照して、内部クロック制御回路２８は、コマンド信号ＡＣＴ＿ＣＭＤ，ＲＥＦＡ＿ＣＭＤを受けるＡＮＤ回路２４２と、一方の入力にＡＮＤ回路２４２の出力を受けるＮＯＲ回路２４４と、コマンド信号ＰＲＥ＿ＣＭＤおよびＮＯＲ回路２４４の出力を受けるＮＯＲ回路２４６と、ＮＯＲ回路２４６の出力およびクロックイネーブル信号ＣＫＥを受けるＡＮＤ回路２４８とを含む。ＮＯＲ回路２４４の他方の入力には、ＮＯＲ回路２４６の出力が与えられる。
【００９９】
内部クロック制御回路２８は、さらに、モード信号ＭＯＤＥに応じてクロックイネーブル信号ＣＫＥとＡＮＤ回路２４８の出力のいずれかを信号ｉｎｔ．ＣＫＥとして出力する選択ゲート２５０を含む。
【０１００】
図１２は、図３における内部クロック発生回路３０の構成を示した回路図である。
【０１０１】
図１２を参照して、内部クロック発生回路３０は、外部クロック信号ｅｘｔ．ＣＬＫに応じてクロックイネーブル信号ｉｎｔ．ＣＫＥを取込み、クロック制御信号ＣＫＥｄ＿Ｐを出力するＣＫＥコントロール回路２５２と、クロック制御信号ＣＫＥｄ＿Ｐに応じて外部クロック信号ｅｘｔ．ＣＬＫを内部クロック信号ｉｎｔ．ＣＬＫとして出力するゲート回路２５４とを含む。
【０１０２】
ＣＫＥコントロール回路２５２は、外部クロック信号ｅｘｔ．ＣＬＫを受けて反転するインバータ２５６と、外部クロック信号ｅｘｔ．ＣＬＫに応じてクロックイネーブル信号ｉｎｔ．ＣＫＥを取込むフリップフロップ２５８と、フリップフロップ２５８の出力をバッファリングするバッファ回路２６０と、インバータ２５６の出力に応じてバッファ回路２６０の出力を取込むフリップフロップ２６２とを含む。
【０１０３】
ゲート回路２５４は、外部クロック信号ｅｘｔ．ＣＬＫおよびクロック制御信号ＣＫＥｄ＿Ｐを受けるＮＡＮＤ回路２６４と、ＮＡＮＤ回路２６４の出力を受けて反転し、内部クロック信号ｉｎｔ．ＣＬＫを出力するインバータ２６６とを含む。
【０１０４】
図１３は、図３における遅延回路３２の構成を示した回路図である。
図１３を参照して、遅延回路３２は、コマンド信号ＡＣＴ＿ＣＭＤをクロック信号ｅｘｔ．ＣＬＫに応じて取込むフリップフロップ２７４と、フリップフロップ２７４の出力をバッファリングするバッファ回路２７６と、クロック信号ｅｘｔ．ＣＬＫを受けて反転するインバータ２７２と、インバータ２７２の出力に応じてバッファ回路２７６の出力を取込むフリップフロップ２７８と、モード信号ＭＯＤＥに応じてコマンド信号ＡＣＴ＿ＣＭＤとフリップフロップ２７８の出力のいずれかを内部コマンド信号ｉｎｔ．ＡＣＴ＿ＣＭＤとして出力する選択ゲート２８０とを含む。
【０１０５】
なお、図３における遅延回路３８も遅延回路３２と同様な構成を有しており、説明は繰返さない。
【０１０６】
次に、実施の形態１の内部クロック信号ｉｎｔ．ＣＬＫの制御について説明する。
【０１０７】
ＤＲＡＭコアは、最大動作周波数のクロックが入力されたとき、行の活性化から列の活性化までの遅延時間ｔＲＣＤ（Row to Column Delay）が２クロック以内となるように設計されている。すなわち、ロウアクティブコマンドＡＣＴを入力すると、選択した行に対するセンスアンプによるセンスが完了し、ロウアクティブコマンドＡＣＴを入力してから２クロック目にはリードコマンドＲＥＡＤを入力することができる。したがって、アレイの動作速度が同じであれば入力するクロックを最大動作周波数よりも周波数を下げることにより、遅延時間ｔＲＣＤを１クロック相当とすることができる。
【０１０８】
ＤＲＡＭコアに与えるクロック信号を遅延時間ｔＲＣＤが１クロックに相当するクロック周波数に下げてシステムＬＳＩを低消費電力モードで使用する場合に、図１１におけるモード信号ＭＯＤＥを活性化させる。
【０１０９】
クロックイネーブル信号ＣＫＥが活性状態では、ＤＲＡＭコアにコマンド信号ＡＣＴ＿ＣＭＤあるいはＲＥＦＡ＿ＣＭＤが入力されると、内部信号ｉｎｔ．ＣＫＥが内部クロック制御回路２８において活性化される。そして、ＤＲＡＭコアの外部からコマンド信号ＰＲＥ＿ＣＭＤが入力されると、信号ｉｎｔ．ＣＫＥは非活性化される。ただし、信号ｉｎｔ．ＣＫＥが活性化されても、内部クロック信号ｉｎｔ．ＣＬＫを発生するタイミングは、内部クロック発生回路３０において遅延されている。そこで、図３の遅延回路３２、３８によってコマンド信号とアドレス信号を遅らせることにより内部クロック信号ｉｎｔ．ＣＬＫでメモリアレイに対する動作が正常に行なわれるように調整する。
【０１１０】
すなわち、モード信号ＭＯＤＥが活性化されていると、遅延回路３２によってコマンド信号ＡＣＴ＿ＣＭＤに対して１クロック遅らせた内部ロウアクティブコマンド信号ｉｎｔ．ＡＣＴ＿ＣＭＤが発生される。また、アドレス信号Ａ＜１２：０＞も、ロウアクティブコマンドと同様遅延回路３８によって１クロック分遅延されロウアドレス入力ラッチ回路４０に入力される。したがって、ＤＲＡＭコアのメモリアレイ内部は、クロック信号１クロック分に相当する遅延時間ｔＲＣＤで動作が行なわれる。
【０１１１】
一方、モード信号ＭＯＤＥが非活性化状態のときには、信号ｉｎｔ．ＣＫＥとしてクロックイネーブル信号ＣＫＥがそのまま伝達される。したがって、従来と同様にクロックイネーブル信号ＣＫＥによって内部クロック発生回路３０は制御される。
【０１１２】
図１４は、実施の形態１における内部クロック信号ｉｎｔ．ＣＬＫの制御の説明をするための動作波形図である。
【０１１３】
図１４を参照して、まず、外部クロック信号ｅｘｔ．ＣＬＫが入力され、外部から与えられるクロックイネーブル信号ＣＫＥはＨレベルに活性化されているとする。この状態で、特に命令が入力されていない場合には内部のクロックイネーブル信号ｉｎｔ．ＣＫＥはＬレベルに非活性化されている。
【０１１４】
時刻ｔ１において、コマンド信号ＡＣＴ＿ＣＭＤが与えられると、図１１に示した内部クロック制御回路２８によって信号ｉｎｔ．ＣＫＥが活性化される。
【０１１５】
続いて、時刻ｔ２において、遅延回路３２によってコマンド信号ＡＣＴ＿ＣＭＤは遅延されバンクコマンド発生回路３４に伝達される。また、図１２におけるＣＫＥコントロール回路２５２によって信号ｉｎｔ．ＣＫＥも遅延され信号ＣＫＥｄ＿Ｐが出力される。そして、信号ＣＫＥｄ＿Ｐの活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部クロック信号ｉｎｔ．ＣＬＫとして活性化されているバンクに伝達される。
【０１１６】
続いて、時刻ｔ３においてプリチャージコマンドＰＲＥ＿ＣＭＤが与えられると、図１１に示した内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを非活性化させこの信号が図１２のＣＫＥコントロール回路２５２によって遅延され時刻ｔ４において信号ＣＫＥｄ＿Ｐが立下がる。そして、時刻ｔ４以降は内部クロック信号ｉｎｔ．ＣＬＫは非活性化された状態になる。
【０１１７】
以上説明したように、実施の形態１によればロウアクティブコマンドが入力されるとクロックサスペンド状態から抜け内部クロック信号ｉｎｔ．ＣＬＫが発生され、そしてプリチャージコマンドが入力されると内部クロックが発生しないクロックサスペンド状態に戻るので、スタンバイ電流を従来に比べて大幅に抑えることができる。
【０１１８】
［実施の形態１の変形例］
図１５は、実施の形態１の変形例において用いられるクロック制御系およびロウ系の制御部２０ａおよびテストインターフェイス回路ＴＩＣの構成を示すブロック図である。
【０１１９】
図１５を参照して、制御部２０ａは、図３に示した制御部２０の構成において、クロック制御回路２２に代えてクロック制御回路２２ａを含み、タイミング信号発生回路２４に代えてタイミング信号発生回路２４ａを含み、ロウアドレス処理回路２６に代えてロウアドレス処理回路２６ａを含む。
【０１２０】
クロック制御回路２２ａは、内部クロック発生回路３０を含んでいるが、内部クロック制御回路２８は含んでいない点がクロック制御回路２２と構成が異なる。内部クロック制御回路２８は、図１に示されたテストインターフェイス回路ＴＩＣに含まれる。
【０１２１】
タイミング信号発生回路２４ａは、バンクコマンド発生回路３４およびロウ系制御タイミング回路３６とを含んでいるが、遅延回路３２は含んでいない点がタイミング信号発生回路２４と構成が異なる。遅延回路３２は、図１に示されたテストインターフェイス回路ＴＩＣに含まれる。
【０１２２】
ロウアドレス処理回路２６ａは、ロウアドレス入力ラッチ回路４０とロウアドレスプリデコード回路４２とを含んでいるが、遅延回路３８は含んでいない点がロウアドレス処理回路２６と構成が異なる。遅延回路３８は、図１に示されたテストインターフェイス回路ＴＩＣに含まれる。
【０１２３】
なお、テストインターフェイス回路ＴＩＣには、図示しないが、内部クロック制御回路２８、遅延回路３２、３８の他にもＤＲＡＭコアのテスト信号を外部から入力できるように信号切換回路等が含まれている。
【０１２４】
再び、図１を参照して、システムＬＳＩの開発には、ＤＲＡＭコアＭＣＲやアナログコアＡＣＲや図示しないがマイクロプロセッサのように特定の機能を有する回路ブロックと、カスタマーの個別な要望に応じた機能を実現するためのロジック回路を含む大規模ロジックＬＧとを用い、これらの回路ブロックのテストを容易にするためのテストインターフェイス回路ＴＩＣを含む回路ブロックをさらに用いる。特定の機能を有する回路ブロックは、汎用的に用いられるため、ライブラリに登録されている。
【０１２５】
これらの回路ブロックを相互に接続する配線が容易になるように検討し、回路ブロックの配置が決定されると、回路ブロックのすきまである配線領域を使用して配線がなされる。これらの配置配線工程はコンピュータにより自動でなされる場合が多い。
【０１２６】
図１５で示したような構成にすると、制御部２０ａは、図２３に示した制御部５００と構成が同じにすることができる。すなわち、従来のＤＲＡＭコアに含まれる制御部の構成を変更しなくても、テストインターフェイス回路に内部ＡＣＴ信号やロウアドレスのレイテンシをシフトさせるラッチ回路等を追加することで、実施の形態１と同様な効果を得ることができる。つまり、ＤＲＡＭコアを変更しなくてよいので、高速動作用のシステムＬＳＩとパワーダウン機能が必要なシステムＬＳＩに対して共通のライブラリのＤＲＡＭコアを使用することが可能となる。
【０１２７】
［実施の形態２］
図１６は、実施の形態２における制御部３００の構成を示したブロック図である。
【０１２８】
図１６を参照して、制御部３００は、図３に示した制御部２０の構成において、クロック制御回路２２に代えてクロック制御回路３２２を含み、タイミング信号発生回路２４に代えてタイミング信号発生回路３２４を含み、ロウアドレス処理回路２６に代えてロウアドレス処理回路３２６を含む。
【０１２９】
クロック制御回路３２２は、図３におけるクロック制御回路２２の構成において、内部クロック発生回路３０に代えて内部クロック発生回路３３０を含む点がクロック制御回路２２とその構成が異なる。
【０１３０】
タイミング信号発生回路３２４は、図３に示したタイミング信号発生回路２４の構成において遅延回路３２を介さずコマンド信号ＡＣＴ＿ＣＭＤが直接バンクコマンド発生回路３４に与えられる点がタイミング信号発生回路２４の構成と異なる。
【０１３１】
ロウアドレス処理回路３２６は、図３に示したロウアドレス処理回路２６の構成においてアドレス信号Ａ＜１２：０＞が遅延回路３８を介さず直接にロウアドレス入力ラッチ回路４０およびブロックデコード回路４３に与えられる点がロウアドレス処理回路２６と構成が異なる。他の構成は図３に示した制御部２０の場合と同様であり説明は繰返さない。
【０１３２】
図１７は、図１６における内部クロック発生回路３３０の構成を示した回路図である。
【０１３３】
図１７を参照して、内部クロック発生回路３３０は、図１２に示した内部クロック発生回路３０の構成においてゲート回路２５４に代えてゲート回路３５２を含む点が内部クロック発生回路３０と異なる。
【０１３４】
ゲート回路３５２は、図１２に示したゲート回路２５４の構成に加えて、外部クロック信号ｅｘｔ．ＣＬＫと信号ｉｎｔ．ＣＫＥとを受けるＡＮＤ回路３５４と、ＡＮＤ回路３５４の出力とフリップフロップ２６２の出力とを受けるＮＯＲ回路３５６と、ＮＯＲ回路３５６の出力を受けて反転し信号ＣＫＥｄ＿Ｐを出力するインバータ３５８とを含む点が図１２に示したゲート回路２５４と異なる。
他の構成は図１２に示した内部クロック発生回路３０と同様であり説明は繰返さない。
【０１３５】
図１８は、実施の形態２における内部クロック信号ｉｎｔ．ＣＬＫの制御の説明をするための動作波形図である。
【０１３６】
図１８を参照して、時刻ｔ１においてコマンド信号ＡＣＴ＿ＣＭＤが与えられると、図１７に示した内部クロック発生回路３３０は、信号ＣＫＥｄ＿Ｐを直ちに活性化する。したがって、時刻ｔ１以降クロック信号ｉｎｔ．ＣＬＫが発生されるため、コマンド信号やアドレス信号を遅延させる必要はない。
【０１３７】
時刻ｔ２においてプリチャージコマンドが入力されると、信号ｉｎｔ．ＣＫＥはＬレベルに非活性化されるが、図１７に示したフリップフロップ２５８，２６２の働きにより時刻ｔ３の外部クロック信号ｅｘｔ．ＣＬＫの立下がりに同期して信号ＣＫＥｄ＿Ｐは非活性化される。したがって、時刻ｔ３以降はクロック信号ｉｎｔ．ＣＬＫは非活性化された状態になる。
【０１３８】
すなわち、外部クロックに対する外部から与えられるロウアクティブコマンドのセットアップ期間中に内部クロック発生のための信号ＣＫＥｄ＿Ｐを活性化させることで、内部クロックｉｎｔ．ＣＬＫを１サイクル遅らせることなく再開することができる。
【０１３９】
したがって、最高動作周波数の外部クロックを使用したときでも、メモリアレイの内部動作の遅延時間ｔＲＣＤを２クロック相当に確保することができるので、低消費電力モードにおいても動作周波数を上げることができる。
【０１４０】
［実施の形態３］
実施の形態３においては多バンク構成の場合についてさらに消費電力の低減について検討を行なう。
【０１４１】
図１９は、多バンク構成の場合のＤＲＡＭコアの構成を示した概略ブロック図である。
【０１４２】
図１９を参照して、中央制御ブロック４０２においては内部クロック信号ｉｎｔ．ＣＬＫに応じてデータバス制御クロック信号ＣＬＫＤおよびロウ系制御クロック信号ＣＬＫＲを出力するクロック発生回路４０８が設けられている。
【０１４３】
そして、背骨帯と呼ばれる領域４０４には各メモリアレイＭＡ♯０〜ＭＡ♯ｎに対応したロウローカル制御回路４０６♯０〜４０６♯ｎが設けられ、これらに共通して伝達されるロウアドレス信号ＲＡ＜９：０＞およびブロックデコード信号ＢＳ＜ｎ：０＞とバンクごとに対応するロウローカル制御回路４０６に与えられる信号ＲＸＬＡＴＣＨ＜３：０＞を伝達する信号線群が設けられている。
【０１４４】
各バンクには複数のメモリアレイが含まれており、たとえば図１９の場合ではメモリアレイＭＡ♯０，ＭＡ♯１はバンク＜０＞に対応して設けられるメモリアレイである。
【０１４５】
図２０は、バンク＜ｉ＞に対応するロウローカル制御回路４０６の構成を示した回路図である。
【０１４６】
図２０を参照して、ロウローカル制御回路４０６は、ロウ系制御クロック信号ＣＬＫＲを受けて反転しローカルクロックを出力するインバータ４１２と、ローカルクロックに応じてロウアドレス信号ＲＡ＜８：２＞を受けて保持するフリップフロップ４１４と、ローカルクロックに応じてロウアドレス信号ＲＡ＜１：０＞を受けて保持するフリップフロップ４１６と、信号ＲＸＬＡＴＣＨ＜ｉ＞を受けて反転するインバータ４１８と、信号ＲＸＬＡＴＣＨ＜ｉ＞およびインバータ４１８の出力に応じてフリップフロップ４１４の出力をラッチするレベルラッチ回路４２０と、レベルラッチ回路４２０の出力である信号ＲＡＤ＜８：２＞をプリデコードしプリデコード信号Ｘ＜７：４＞，Ｘ＜１１：８＞，Ｘ＜１９：１２＞を出力するプリデコード回路４２６と、信号ＲＸＬＡＴＣＨ＜ｉ＞およびインバータ４１８の出力に応じてブロックデコード信号ＢＳを受けて保持し信号ＢＳ＿ＬＡＴＣＨを出力するレベルラッチ回路４２２とを含む。
【０１４７】
ロウローカル制御回路４０６は、さらに、信号ＲＸＬＡＴＣＨ＜ｉ＞およびインバータ４１８の出力に応じてフリップフロップ４１６の出力を受けて保持するレベルラッチ回路４２４と、レベルラッチ回路４２４の出力をプリデコードしプリデコード信号Ｘ＜３：０＞を出力するプリデコード回路４３０と、信号ＢＳ＿ＬＡＴＣＨを受けて反転するインバータ４２８と、インバータ４２８の出力およびプリデコード信号Ｘ＜３：０＞を受けて信号ＳＤ＿Ｆ＜３：０＞を出力するＡＮＤ回路４３２とを含む。
【０１４８】
このような構成とすると、フリップフロップ４１４，４１６にはロウ系の動作が行なわれ内部クロック信号が供給されている間ローカルクロックが供給されるため選択動作が行なわれていないバンクに対しても不要な電流消費が発生してしまうことになる。
【０１４９】
図２１は、実施の形態３におけるロウローカル制御回路の構成を示した回路図である。
【０１５０】
図２１を参照して、実施の形態３のロウローカル制御回路は、図２０に示したロウローカル制御回路の構成においてロウ系制御クロック信号ＣＬＫＲを信号ＲＸＬＡＴＣＨ＜ｉ＞に応じて受けそしてインバータ４１２に対してクロック信号を供給するラッチ回路４８２を含む点が図２１に示した回路と異なる。他の構成は、図２０で示した回路と同様であり説明は繰返さない。
【０１５１】
図２２は、実施の形態３における内部クロックおよびローカルクロックの制御の様子を示した動作波形図である。
【０１５２】
図２２を参照して、時刻ｔ１においてアクティブコマンド信号ＡＣＴ＿ＣＭＤが入力されると時刻ｔ２から内部クロックｉｎｔ．ＣＬＫが発生するのは実施の形態１の場合と同様である。ここで、図２１に示した回路を用いることにより、特に選択したバンクに対応するローカルクロックを停止することができる。バンクが選択され、対応するロウアドレスＲＡ＜８：０＞がレベルラッチ回路４２０、４２４にラッチされた後は、フリップフロップ４１４、４１６へのクロック供給は次にバンク＜ｉ＞が選択され信号ＲＸＬＡＴＣＨ＜ｉ＞が活性化されるときまで必要ない。したがって、ラッチ回路４８２によって、時刻ｔ３における信号ＲＸＬＡＴＣＨ＜ｉ＞の立上り後バンク＜ｉ＞がアクティブ期間中はローカルクロックはＬレベルに固定され、信号ＲＸＬＡＴＣＨ＜ｉ＞が立ち下がって後内部クロックｉｎｔ．ＣＬＫに従って、ローカルクロックはＨレベルに立上る。
【０１５３】
時刻ｔ４においてプリチャージコマンドが入力されたことに応じて、時刻ｔ５以降は内部クロックｉｎｔ．ＣＬＫの発生が停止される。
【０１５４】
このように特にクロック入力が必要ないバンクに対してはバンクごとにローカルクロックを停止してしまうことができるため、さらにスタンバイ時の消費電流だけでなくアクティブ時の消費電流も抑えることができる。
【０１５５】
［他の適用例］
本発明におけるシステムＬＳＩに搭載されるメモリは、ＤＲＡＭに限定されず、クロック信号に同期して動作するバーストＳＲＡＭ（スタティックランダムアクセスメモリ）、またはフラッシュメモリなど他のメモリであってよく、ロジックと同一半導体基板上に集積されているメモリであれば本発明は適用可能である。
【０１５６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５７】
【発明の効果】
本発明に係る半導体装置は、コマンドが入力されメモリアレイに対してアクセスが生ずるときにのみ内部クロック信号を発生させるので、消費電力を低減させることができる。
【０１５８】
加えて、高速動作時と低速動作時の２モードを備え、低速動作時の消費電流を低減することでトータルとして消費電流を低減させることができる。
【０１５９】
加えて、メモリアレイにおいて読出、書込動作を内部クロックの発生に合わせて行なうことができる。
【０１６０】
加えて、ＤＲＡＭコアを変更せずに低消費電力のシステムＬＳＩを実現できる。
【０１６２】
さらに、低消費電力化を図りつつも高速な動作を維持することが可能となる。
【図面の簡単な説明】
【図１】  本発明のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【図２】  図１におけるＤＲＡＭコアＭＣＲの構成を示した概略ブロック図である。
【図３】  図２の制御信号処理回路１０のうちのクロック制御系およびロウ系の制御部２０の構成を示すブロック図である。
【図４】  図３におけるロウアドレス入力ラッチ回路４０の構成を示した回路図である。
【図５】  図４におけるフリップフロップ５４の構成を示した回路図である。
【図６】  図３におけるロウアドレスプリデコード回路４２の最下位２ビット分のプリデコード回路４２ａの構成を示した回路図である。
【図７】  図３におけるロウアドレスプリデコード回路４２の上位側のプリデコード回路４２ｂの構成を示した回路図である。
【図８】  図３におけるバンクコマンド発生回路３４の構成を示した回路図である。
【図９】  図３におけるロウ系制御タイミング回路３６の構成を示したブロック図である。
【図１０】  図９におけるロウ系制御タイミング回路１９６の構成を示した回路図である。
【図１１】  図３における内部クロック制御回路２８の構成を示した回路図である。
【図１２】  図３における内部クロック発生回路３０の構成を示した回路図である。
【図１３】  図３における遅延回路３２の構成を示した回路図である。
【図１４】  実施の形態１における内部クロック信号ｉｎｔ．ＣＬＫの制御の説明をするための動作波形図である。
【図１５】  実施の形態１の変形例において用いられるクロック制御系およびロウ系の制御部２０ａおよびテストインターフェイス回路ＴＩＣの構成を示すブロック図である。
【図１６】  実施の形態２における制御部３００の構成を示したブロック図である。
【図１７】  図１６における内部クロック発生回路３３０の構成を示した回路図である。
【図１８】  実施の形態２における内部クロック信号ｉｎｔ．ＣＬＫの制御の説明をするための動作波形図である。
【図１９】  多バンク構成の場合のＤＲＡＭコアの構成を示した概略ブロック図である。
【図２０】  バンク＜ｉ＞に対応するロウローカル制御回路４０６の構成を示した回路図である。
【図２１】  実施の形態３におけるロウローカル制御回路の構成を示した回路図である。
【図２２】  実施の形態３における内部クロックおよびローカルクロックの制御の様子を示した動作波形図である。
【図２３】  ＤＲＡＭコアのコマンド発生系およびロウ制御系の制御部５００の構成を示すブロック図である。
【図２４】  図２３における内部クロック発生回路５３０の構成を示す回路図である。
【図２５】  クロックサスペンド機能を説明する動作波形図である。
【符号の説明】
１  システムＬＳＩ、１０  制御信号処理回路、２０，２０ａ，３００  制御部、２２，２２ａ，３２２  クロック制御回路、２４，２４ａ，３２４  タイミング信号発生回路、２６，２６ａ，３２６  ロウアドレス処理回路、２８，３０，３３０  内部クロック発生回路、３２，３８，２０６，２１０，２１６，２２０，２２６，２３０  遅延回路、３４  バンクコマンド発生回路、３６  ロウ系制御タイミング回路、４０  ロウアドレス入力ラッチ回路、４２ａ，４２ｂ  プリデコード回路、４２  ロウアドレスプリデコード回路、５２  入力バッファ、５６，５８，６０，６２  レベルラッチ回路、１９６〜２００  ロウ系制御タイミング回路、２５０，２８０  選択ゲート、２５２，３５２  コントロール回路、２５４  ゲート回路、４０２  中央制御ブロック、４０６  ロウローカル制御回路、４０８  クロック発生回路、４２０〜４２４  レベルラッチ回路、４２６，４３０  プリデコード回路、４８２  ラッチ回路、ＡＣＲ  アナログコア、ＣＡＫ  コラムアドレス入力回路、ＣＤＣ  制御回路、ＤＩＯＫ  データ入出力制御回路、ＤＰＢ  データパス帯、ＧＩＯＰ  内部データ線対、ＬＧ  大規模ロジック、ＭＡ  メモリアレイ、ＭＣＲ  ＤＲＡＭコア、ＭＳＡ  メモリサブアレイ、ＲＰＤ  ロウプリデコーダ、ＴＩＣ  テストインターフェイス回路、ＴＰＧ  テストピン端子群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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