(57)【特許請求の範囲】
【請求項１】
複数の発振周波数での発振信号を出力するために、入力電圧に応じて切り替わる発振信号を出力する電圧制御発振部と、
前記電圧制御発振部から出力された前記発振信号を分周する可変分周部と、
前記可変分周部から出力される分周信号と基準周波数の基準信号とを位相比較し、位相差に対応したパルス幅のパルス信号を出力する位相比較部と、
前記パルス信号によりスイッチング動作するスイッチング素子、および前記スイッチング素子のスイッチング動作に応じて出力されるチャージポンプ電流を出力する電流源を有し、前記パルス信号のパルス幅に対応した期間にチャージポンプ電流を出力するチャージポンプ部と、
前記パルス幅に対応した期間の前記チャージポンプ電流が供給され、前記位相差に対応してレベルが変化する直流電圧を前記電圧制御発振部へ供給するループフィルタと、
前記チャージポンプ部の前記電流源に前記チャージポンプ電流を設定する制御部と
が集積回路に集積化され、
前記電圧制御発振部は、
コイル、可変容量ダイオード、および複数の固定容量素子により構成される共振回路を有し、
前記共振回路は、
前記複数の固定容量素子を選択的に接続することにより、前記複数の発振周波数を含んでいる所定の周波数範囲内で、発振可能な周波数の範囲が切り替わり、
各前記発振可能な周波数の範囲において選択的に接続されている前記固定容量素子の容量と前記可変容量ダイオードの容量との比が一定に設定されることにより、当該共振回路の容量Ｃに対する当該容量の電圧変化率（ｄＣ／ｄｖｃ）が比例関係となり、
前記制御部は、
前記比例関係に対応した下記１次式（式１）に、前記発振信号の発振周波数ｆＶＣＯと、当該発振周波数を含む前記発振可能な周波数の範囲に対応するパラメータＫＢＷとを代入する計算により、前記チャージポンプ電流ＩＣＰの値を計算して設定する
ＰＬＬ回路。
ＩＣＰ＝ＫＢＷ×（Ａ×ｆＶＣＯ＋Ｂ）  ・・・式１
Ａ、Ｂは、下記式２により得られる定数。
−２×Ｃ÷（ｄＣ／ｄｖｃ）＝Ａ×ｆＶＣＯ＋Ｂ ・・・式２
【請求項２】
前記ＰＬＬ回路は、
テレビ放送信号を受信するフロントエンドに用いられ、
前記制御部は、
アナログテレビ放送の受信時には、受信しようとする帯域外の位相ノイズ特性を改善するために、前記発振可能な周波数の範囲を狭くし、
デジタルテレビ放送の受信時には、受信しようとする帯域内の位相ノイズ特性を良くするために、前記発振可能な周波数の範囲を広くする
請求項１記載のＰＬＬ回路。
【請求項３】
前記チャージポンプ部の前記電流源に接続されるＤＡコンバータを有し、
前記制御部は、
前記ＤＡコンバータから前記電流源に前記チャージポンプ電流を設定する
請求項１または２記載のＰＬＬ回路。
【請求項４】
前記１次式（式１）による前記制御部の計算に必要なデータとして、前記定数Ａ、Ｂ、複数の前記発振可能な周波数の範囲に対応する複数のパラメータＫＢＷを保持するメモリを有する
請求項１から３のいずれか一項記載のＰＬＬ回路。
【請求項５】
前記チャージポンプ部は、
ブリッジ接続され、前記位相比較部の前記パルス信号によりオンオフ制御される第１から第４のスイッチ部と、
前記第１および前記第３のスイッチ部の接続点に接続され、前記ブリッジに対して、前記制御部により設定された前記チャージポンプ電流を出力する吐き出し型の第１の定電流源と、
前記第２および前記第４のスイッチ部の接続点に接続され、前記ブリッジから、前記制御部により設定された前記チャージポンプ電流を引き込む吸い込み型の第２の定電流源と、
前記第１および前記第２のスイッチ部の接続点から前記第３および前記第４のスイッチ部の接続点に接続されたボルテージフォロワと
を有し、
前記第１および前記第２のスイッチ部の接続点が前記ループフィルタに接続されている
請求項１から４のいずれか一項記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＰＬＬ回路に関する。
【背景技術】
【０００２】
スーパーヘテロダイン方式の受信機をシンセサイザ方式に構成した場合、その局部発振信号はＰＬＬ回路により形成されるが、そのＰＬＬ回路は、一般に図６に符号１０により示すように構成されている。すなわち、このＰＬＬ回路１０において、ＶＣＯ１１の発振信号ＳVCOが可変分周回路１２に供給されて１／Ｎ（Ｎは正の整数）の周波数の分周信号ＳDIVに分周され、この分周信号ＳDIVが位相比較回路１３に供給される。また、基準となる周波数ｆREFの基準信号ＳREFが位相比較回路１３に供給される。
【０００３】
そして、位相比較回路１３において、分周信号ＳDIVが基準信号ＳREFと位相比較され、その比較出力がチャージポンプ回路１４に供給されて分周信号ＳDIVと基準信号ＳREFとの位相差に対応してパルス幅の変化する位相比較出力が取り出される。そして、この比較出力がループフィルタ１５に供給され、分周信号ＳDIVと、基準信号ＳREFとの位相差に対応してレベルの変化する直流電圧ＶCが取り出され、この直流電圧ＶCがＶＣＯ１１に発振周波数ｆVCOの制御電圧として供給される。
【０００４】
この結果、定常状態では、ＶＣＯ１１の発振周波数ｆVCOは、
ｆVCO＝Ｎ・ｆREF
となるので、分周比Ｎを変更すれば、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【０００５】
したがって、ＶＣＯ１１の発振信号ＳVCO（あるいはその分周信号）を局部発振信号として使用して受信信号の周波数変換を行うとともに、分周比Ｎあるいは基準周波数ｆREFを変更すれば、受信周波数を変更することができる。すなわち、シンセサイザ方式の受信を行うことができる。
【０００６】
なお、先行技術文献として例えば以下のものがある。
【特許文献１】特開２００１−１５６６２９号公報
【特許文献２】特開平９−９３１２５号公報
【特許文献３】特開平１１−３０８１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、これまでのＰＬＬ回路１０においては、その特性を一定に保つ場合、チャージポンプ回路１４におけるチャージポンプ電流を、発振周波数ｆVCOのあらかじめ決められた関数として制御するようにしている。このため、ＶＣＯ１１の制御感度が発振周波数ｆVCOに応じて変化した場合や基準周波数ｆREFを変更した場合、あるいはＰＬＬ回路１０の帯域ＷCを変更した場合などに対応できなかった。
【０００８】
さらに、アナログテレビ放送と、デジタルテレビ放送とに対応したフロントエンド用ＩＣにおいては、帯域ＷCを変更することが好ましい。すなわち、アナログテレビ放送の受信時には、帯域外の位相ノイズ特性を改善するために帯域ＷCを狭くする必要があるが、デジタルテレビ放送の受信時には、逆に帯域内の位相ノイズ特性を良くするために帯域ＷCを広くする必要がある。したがって、受信する放送方式により、帯域ＷCを変更することが好ましいが、これまでの技術では、このような帯域ＷCの変更に対応できなかった。
【０００９】
また、近年のフロントエンド用のＩＣにおいては、ＶＣＯ１１の共振回路を構成する可変容量ダイオードを、ＩＣに内蔵する（オンチップ化する）場合が多くなっているが、このため、その可変容量ダイオードの容量の変化範囲が狭くなっている。
【００１０】
この結果、可変容量ダイオードをＩＣに内蔵する場合には、ＶＣＯ１１の共振回路に複数の固定のコンデンサを選択的に接続することにより、発振周波数ｆVCOの変化範囲（サブバンド）を切り換えるとともに、それぞれの周波数変化範囲で可変容量ダイオードにより発振周波数ｆVCOを変更するようにしている。すると、この場合には、制御電圧ＶCだけでは発振周波数ｆVCOが決まらないので、制御電圧ＶCだけでＰＬＬ回路１０の特性を一定に保つことはできない。
【００１１】
この発明は、以上のような点にかんがみ、ＰＬＬ回路の特性を改善するとともに、その構成を簡単化しようとするものである。
【課題を解決するための手段】
【００１２】
本発明に係るＰＬＬ回路は、複数の発振周波数での発振信号を出力するために、入力電圧に応じて切り替わる発振信号を出力する電圧制御発振部と、前記電圧制御発振部から出力された前記発振信号を分周する可変分周部と、前記可変分周部から出力される分周信号と基準周波数の基準信号とを位相比較し、位相差に対応したパルス幅のパルス信号を出力する位相比較部と、前記パルス信号によりスイッチング動作するスイッチング素子、および前記スイッチング素子のスイッチング動作に応じて出力されるチャージポンプ電流を出力する電流源を有し、前記パルス信号のパルス幅に対応した期間にチャージポンプ電流を出力するチャージポンプ部と、前記パルス幅に対応した期間の前記チャージポンプ電流が供給され、前記位相差に対応してレベルが変化する直流電圧を前記電圧制御発振部へ供給するループフィルタと、前記チャージポンプ部の前記電流源に前記チャージポンプ電流を設定する制御部とが集積回路に集積化されている。前記電圧制御発振部は、コイル、可変容量ダイオード、および複数の固定容量素子により構成される共振回路を有する。前記共振回路は、前記複数の固定容量素子を選択的に接続することにより、前記複数の発振周波数を含んでいる所定の周波数範囲内で、発振可能な周波数の範囲が切り替わり、各前記発振可能な周波数の範囲において選択的に接続されている前記固定容量素子の容量と前記可変容量ダイオードの容量との比が一定に設定されることにより、当該共振回路の容量Ｃに対する当該容量の電圧変化率（ｄＣ／ｄｖｃ）が比例関係となる。前記制御部は、前記比例関係に対応した下記１次式（式１）に、前記発振信号の発振周波数ｆＶＣＯと、当該発振周波数を含む前記発振可能な周波数の範囲に対応するパラメータＫＢＷとを代入する計算により、前記チャージポンプ電流ＩＣＰの値を計算して設定する。
ＩＣＰ＝ＫＢＷ×（Ａ×ｆＶＣＯ＋Ｂ）  ・・・式１
Ａ、Ｂは、下記式２により得られる定数。
−２×Ｃ÷（ｄＣ／ｄｖｃ）＝Ａ×ｆＶＣＯ＋Ｂ ・・・式２
【発明の効果】
【００１３】
この発明によれば、広い周波数範囲が必要とされるＰＬＬ回路において、そのＰＬＬ特性を一定に保つことができるとともに、そのための構成が簡単である。
【発明を実施するための最良の形態】
【００１４】
〔１〕  この発明のアウトライン
〔１−１〕  基本となるＰＬＬ回路の例
図１において、符号１０は基本となるＰＬＬ回路の例を示す。そして、このＰＬＬ回路１０において、ＶＣＯ１１の発振信号ＳVCOが可変分周回路１２に供給されて１／Ｎ（Ｎは正の整数）の周波数の分周信号ＳDIVに分周され、この分周信号ＳDIVが位相比較回路１３に供給される。また、基準となる周波数ｆREFの基準信号ＳREFが位相比較回路１３に供給される。
【００１５】
そして、位相比較回路１３において、分周信号ＳDIVが基準信号ＳREFと位相比較され、その比較出力がチャージポンプ回路１４に供給されて分周信号ＳDIVと基準信号ＳREFとの位相差に対応してパルス幅の変化する位相比較出力が取り出される。そして、この比較出力がループフィルタ１５に供給され、分周信号ＳDIVと、基準信号ＳREFとの位相差に対応してレベルの変化する直流電圧ＶCが取り出され、この直流電圧ＶCがＶＣＯ１１に発振周波数ｆVCOの制御電圧として供給される。
【００１６】
この結果、定常状態では、ＶＣＯ１１の発振周波数ｆVCOは、図２における(1)式により示されるので、分周比Ｎを変更すれば、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【００１７】
したがって、ＶＣＯ１１の発振信号ＳVCO（あるいはその分周信号）を局部発振信号として使用して受信信号の周波数変換を行うとともに、分周比Ｎあるいは基準周波数ｆREFを変更すれば、受信周波数を変更することができる。すなわち、シンセサイザ方式の受信を行うことができる。なお、回路２１〜２３については、後述する。
【００１８】
〔１−２〕  ＰＬＬ回路の特性
〔１−１〕に示すようなチャージポンプ型のＰＬＬ回路１０のループ特性は、そのＰＬＬ回路１０のオープンループ時の伝達関数Ｇ(ｓ)により決まる。すなわち、図１において、可変分周回路１２から位相比較回路１３に至る信号ラインをＸ点でカットしてＰＬＬ回路１０をオープンループとし、位相比較回路１３の基準信号ＳREFの入力端から可変分周回路３２の出力端（分周信号ＳDIVの出力端）までの伝達関数を求めると、これは図２における(2)式で示す伝達関数Ｇ(ｓ)となる。したがって、発振周波数ｆVCOを変更するために分周比Ｎを変更すると、伝達関数Ｇ(ｓ)が変化するので、結果として、ＰＬＬ回路１０の安定度が変化してしまう。
【００１９】
したがって、分周比Ｎを変更しても、伝達関数Ｇ(ｓ)が変化しないようにする必要があるが、そのためには、(2)式において、分周比Ｎが例えば２倍になったら、チャージポンプ電流ＩCPも２倍にすればよい。つまり、チャージポンプ電流ＩCPの大きさを分周比Ｎに対応して変更すれば、分周比Ｎを変更しても、ＰＬＬ回路１０のループ特性を一定に保持することができる。
【００２０】
また、ＶＣＯ１１の制御感度ＫVCOは、ＶＣＯ１１の発振周波数ｆVCOにより変化するが、これもチャージポンプ電流ＩCPの大きさを変更することにより一定の感度に補正することができる。
【００２１】
さらに、ＰＬＬ回路１０の帯域ＷCは、伝達関数Ｇ(ｓ)が｜Ｇ(s)｜＝１［倍］となる周波数（ｓ＝２πｆ）で表されるが、伝達関数Ｇ（ｓ）はチャージポンプ電流ＩCPにより変更することができるので、帯域ＷCもチャージポンプ電流ＩCPにより変更できることになる。したがって、伝達関数Ｇ（ｓ）が一定となるように、チャージポンプ電流ＩCPの値を制御すれば、帯域ＷCは一定に保つことができる。
【００２２】
もちろん、この場合、位相マージンが確保されていることが前提であるが、例えば２次のループフィルタでは、零点を帯域ＷCの可変範囲よりも低く、かつ、極点を帯域ＷCの可変範囲よりも高くすれば可能である。
【００２３】
そこで、この発明においては、チャージポンプ電流ＩCPを制御することにより、それぞれの特性を一定に保つとともに、特にそのための構成を簡略化するものである。
【００２４】
なお、伝達関数Ｇ(ｓ)の絶対値｜Ｇ(s)｜は、周波数により変化するオープンループの利得でもあるので、以下は簡単のため、「利得Ｇ」と記す。
【００２５】
〔１−３〕  制御方法の例
いま、簡単のため、周波数（ｓ＝２πｆ）を無視して(2)式を示すと、図２における(3)式となる。そして、利得Ｇを一定に保つのであるから、その一定値を値Ｇ0とし、(3)式をチャージポンプ電流ＩCPについて解くと、図２における(4)式となる。そして、この(4)式に(1)式を代入すると、(4)式は図２における(5)式となる。
【００２６】
しかし、この(5)式においては、除算を必要とするので、(5)式をソフトウェアにより実行するにせよ、ハードウェアにより実行するにせよ、そのソフトウェアあるいはハードウェアの構成が複雑になってしまう。
【００２７】
そこで、この発明においては、(5)式を１次式により近似し、除算を不要とするものである。すなわち、図２における(6)式および(7)式を定義し、これら(6)式および(7)式を(5)式に代入すると、(5)式は図２における(8)式となる。
【００２８】
したがって、(8)式によれば、ＶＣＯ１１の発振周波数ｆVCOを変更する場合、その発振周波数ｆVCOに比例して（１次式により）チャージポンプ電流ＩCPを制御すればよいことになる。
【００２９】
一方、テレビ放送を受信するフロントエンドなどにおいては、位相ノイズの観点からＶＣＯ１１の共振回路は、一般にコイルおよびコンデンサ（可変容量ダイオードを含む）により構成されている。したがって、その発振周波数ｆVCOは、図３における(11)式により表される。
【００３０】
そして、このとき、コンデンサの一部として、可変容量素子、例えば可変容量ダイオードを使用し、発振周波数ｆVCOを変更できるようにしている。したがって、このときのＶＣＯ１１の制御感度ＫVCOを求めると、図３における(12)式を得ることができる。そこで、さらに制御電圧ＶCの中心値付近について(12)式を近似すると、図３における(13)式となる。
【００３１】
この(13)式によれば、容量Ｃに比例して変化率ｄＣ／ｄＶCを設定すると、左辺の値ｆVCO／ＫVCOはほぼ一定になるか、あるいは発振周波数ｆVCOの１次式で表現できることが分かる。
【００３２】
さらに、上記のように、ＶＣＯ１１の共振回路を構成する可変容量ダイオードを、ＩＣに内蔵する場合、その可変容量ダイオードの容量の変化範囲が狭くなっているので、ＶＣＯ１１の共振回路に複数の固定のコンデンサを選択的に接続することにより、発振周波数ｆVCOの変化範囲（サブバンド）を切り換えるとともに、それぞれの周波数変化範囲で可変容量ダイオードにより発振周波数ｆVCOを変更するようにしている。
【００３３】
この場合に、容量Ｃに比例するように変化率ｄＣ／ｄＶCを設定するためには、可変容量ダイオードの容量と固定のコンデンサの容量との比を各サブバンドで一定に設定すればよい。これはスイッチにより可変容量ダイオードを切り換えるなどの方法で容易に実現可能である。このようにすると値ｆVCO／ＫVCOはほぼ一定に制御できることになる。したがって、値ｆVCO／ＫVCOを一定の値にすること、より一般的には、発振周波数ｆVCOの１次式で表現することは妥当だと言える。
【００３４】
以上のことから、制御感度ＫVCOが発振周波数ｆVCOに依存することを考慮すれば、(8)式に示すチャージポンプ電流ＩCPにより、値ＫBW（(7)式）で決まる帯域ＷCを一定に保証できることが分かる。
【００３５】
この(8)式の利点は、どの発振周波数ｆVCOであっても、帯域ＷCを決めるパラメータが、定数ＫBWの１つだけであるということである。また、(2)式から分かるように、変数ＫVCO／Ｎを実質的な制御感度ＫVCOと考えれば、分周比Ｎを変更した場合でも、単に定数ＫBWを変更するだけでよいことも分かる。
【００３６】
さらに、ＶＣＯ特性をあらかじめ測定し、値Ａ、Ｂを定数として設定しておけば、定数ＫBWを変更するだけで、どの発振周波数ｆVCOにおいても、帯域ＷCを一定に保つことができ、従来のようにユーザが発振周波数に応じてチャージポンプ電流ＩCPの大きさを変更するといった手間が不要となる。また、基準周波数ｆREFを変えた場合にも、単に定数ＫBWを分周比Ｎに比例させて変更するだけでよい。
【００３７】
〔２〕  実施例
基本となるＰＬＬ回路は、〔１−１〕において述べたように、例えば図１において符号１０により示すように構成されるとともに、回路２１〜２３と一緒に１つのＩＣにオンチップ化されている。
【００３８】
さらに、図１において、ＶＣＯ１１の発振周波数ｆVCOを示すデータと、帯域ＷCを決める定数ＫBWのデータと、ＶＣＯ１１の制御感度ＫVCOを決める定数Ａ、Ｂのデータとが用意され、これらデータがメモリ（レジスタ）２１に保存されるとともに、制御回路２２に供給されて〔１−３〕において説明したデータに対応するデータＤ22に変換される。
【００３９】
そして、このデータＤ22がＤ／Ａコンバータ回路２３に供給されてアナログ電圧Ｖ23にＤ／Ａ変換され、この電圧Ｖ23が定電流源Ｑ1、Ｑ2にチャージポンプ電流ＩCP（出力電流）の制御電圧として供給され、チャージポンプ電流ＩCPの大きさが、〔１−３〕において説明したように制御される。
【００４０】
なお、発振周波数ｆVCOを示すデータをメモリ２１に書き込む代わりに、分周比Ｎを示すデータをメモリ２１に書き込み、制御回路２２において、(1)式から発振周波数ｆVCOに変換して対応するデータを得ることもできる。
【００４１】
〔３〕  チャージポンプ回路の構成例
〔３−１〕  構成例・その１
図４は、チャージポンプ回路１４を、カレントステアリング型と呼ばれる構成とした場合の一例を示す。
【００４２】
すなわち、４つのスイッチ回路ＳＷ1〜ＳＷ4がブリッジ接続される。そして、吐き出し型の定電流源Ｑ1が、一方の電位点である電源端子Ｔ1と、スイッチ回路ＳＷ1およびＳＷ3の接続点ＰAとの間に接続され、吸い込み型の定電流源Ｑ2が、スイッチ回路ＳＷ2およびＳＷ4の接続点ＰBと、他方の電位点である接地端子Ｔ2との間に接続される。
【００４３】
また、スイッチ回路ＳＷ1、ＳＷ2の接続点が、出力端子Ｔ3に接続されるとともに、ボルテージフォロワ、すなわち、利得が１倍のアンプＧ1を通じてスイッチ回路ＳＷ3、ＳＷ4の接続点DNに接続される。なお、出力端子Ｔ3には、次段のループフィルタ１５が接続される。
【００４４】
さらに、位相比較回路１３からパルスＰUPが取り出され、スイッチ回路ＳＷ1に供給される。この場合、パルスＰUPは、分周信号ＳDIVが基準信号ＳREFよりも位相が進んでいるとき“Ｈ”レベルになり、遅れているとき“Ｌ”レベルになるパルスであって、そのパルス幅τが信号ＳDIVと信号ＳREFとの位相差に対応したパルスである。そして、このパルスＰUPがスイッチ回路ＳＷ1にその制御信号として供給され、ＰUP＝“Ｈ”のとき、スイッチ回路ＳＷ1はオンとされる。
【００４５】
同様に、位相比較回路１３からパルスＰDNが取り出され、スイッチ回路ＳＷ2に供給される。この場合、パルスＰDNは、分周信号ＳDIVが基準信号ＳREFよりも位相が遅れているとき“Ｈ”レベルになり、進んでいるとき“Ｌ”レベルになるパルスであって、そのパルス幅が信号ＳDIVと信号ＳREFとの位相差に対応したパルスである。そして、このパルスＰDNがスイッチ回路ＳＷ2にその制御信号として供給され、ＰDN＝“Ｈ”のとき、スイッチ回路ＳＷ2はオンとされる。
【００４６】
さらに、位相比較回路１３から、パルスＰUP、ＰDNのレベル反転したパルスＰUPB、ＰDNBが取り出され、これらパルスＰUPB、ＰDNBがスイッチ回路ＳＷ3、ＳＷ4にそれらの制御信号として供給され、スイッチ回路ＳＷ3、ＳＷ4はにパルスＰUPB、ＰDNBにより同様にオンオフ制御される。
【００４７】
また、定電流源Ｑ1、Ｑ2は、チャージポンプ電流ＩCPの供給源であり、これら定電流源Ｑ1、Ｑ2の出力電流（チャージポンプ電流ＩCP）の大きさは、回路２１〜２３により、連動して〔１−３〕において説明したように制御されるものである。
【００４８】
このような構成において、ＰUP＝“Ｈ”、ＰDN＝“Ｌ”のときには、スイッチ回路ＳＷ1がオン、スイッチ回路ＳＷ2がオフとなるので、定電流源Ｑ1からスイッチ回路ＳＷ1を通じて端子Ｔ3にチャージポンプ電流ＩCPが流れ出す。逆に、ＰUP＝“Ｌ”、ＰDN＝“Ｈ”のときには、スイッチ回路ＳＷ1がオフ、スイッチ回路ＳＷ2がオンとなるので、端子Ｔ3からスイッチ回路ＳＷ2を通じて定電流回路Ｑ2にチャージポンプ電流ＩCPが流れ込む。
【００４９】
なお、このとき、パルスＰUP、ＰDNのパルス高が一定であれば、端子Ｔ3を流れるチャージポンプ電流ＩCPの大きさは、定電流源Ｑ1、Ｑ2の出力電流の大きさにより決まる。
【００５０】
また、パルスＰUPによりスイッチ回路ＳＷ1がオフのときには、パルスＰUPBによりスイッチ回路ＳＷ3はオンとなっているので、定電流源Ｑ1とスイッチ回路ＳＷ1との接続点の電位ＰAは、アンプＧ1により端子Ｔ3と等しい電位に保たれる。つまり、スイッチ回路ＳＷ1の両端は同電位となり、スイッチ回路ＳＷ1にリーク電流は流れない。
【００５１】
また、パルスＰDNによりスイッチ回路ＳＷ2がオフのときには、同様の理由により、スイッチ回路ＳＷ2と定電流源Ｑ2との接続点ＰBの電位は、端子Ｔ3と等しい電位に保たれ、スイッチ回路ＳＷ2にリーク電流は流れない。
【００５２】
したがって、このチャージポンプ回路１４によれば、安定なチャージポンプ電流ＩCPを得ることができるとともに、そのチャージポンプＩCPの大きさを〔１−３〕にしたがって変更することができる。
【００５３】
この結果、テレビ放送受信用のフロントエンドにおけるように、発振周波数ｆVCOとして広い周波数範囲が求められるＰＬＬ回路１０において、帯域ＷCを一定に保つことができる。また、帯域ＷCを変える場合でも、１つのパラメータ、すなわち、定数ＫBWを変えるだけでよい。さらに、分周比Ｎが変わった場合にも、(1)式および(8)式にしたがってチャージポンプ電流ＩCPを分周比Ｎに比例させて変更するだけでよく、制御あるいは処理が簡単である。
【００５４】
また、出力端子Ｔ3と接続点DNとはアンプＧ1により同電位に保持されるので、スイッチ回路ＳＷ1〜ＳＷ4が切り換わっても、端子Ｔ3および接続点DNの電位が変化することがなく、したがって、いわゆるチャージ・シェアリング効果がなく、定電流源Ｑ1の定電流と定電流源Ｑ2の定電流とのマッチング特性がよくなる。さらに、定電流源Ｑ1、Ｑ2自身がオンオフ動作をすることがないので、チャージポンプ回路として高速で動作をさせることができる。
【００５５】
〔３−２〕  構成例・その２
図５は、図４に示したチャージポンプ回路１４をＭＯＳ−ＦＥＴにより実現した場合の例を示す。なお、以下においては、簡単のため、「ＭＯＳ−ＦＥＴ」を単に「ＦＥＴ」と記載する。
【００５６】
すなわち、ＮチャンネルのＦＥＴ（Ｎ1〜Ｎ4）のドレイン・ソース間と、ＰチャンネルのＦＥＴ（Ｐ1〜Ｐ4）のソース・ドレイン間との並列回路によりスイッチ回路ＳＷ1〜ＳＷ4がそれぞれ構成される。
【００５７】
また、電源端子Ｔ1と、スイッチ回路ＳＷ1、ＳＷ3の接続点ＰAとの間に、ＰチャンネルのＦＥＴ（Ｐ12）のソース・ドレイン間が接続され、スイッチ回路ＳＷ2、ＳＷ4の接続点ＰBと接地端子Ｔ2との間に、ＮチャンネルのＦＥＴ（Ｎ22）のドレイン・ソース間が接続される。
【００５８】
この場合、ＦＥＴ（Ｐ12、Ｎ22）は、定電流源Ｑ1、Ｑ2として動作するものである。このため、ＦＥＴ（Ｐ11、Ｐ12）により、電源端子Ｔ1を基準電位点とし、ＦＥＴ（Ｐ11）を入力側としてカレントミラー回路ＣＭ1が構成される。また、ＦＥＴ（Ｎ21〜Ｎ23）により、接地端子Ｔ2を基準電位点とし、ＦＥＴ（Ｎ21）を入力側としてカレントミラー回路ＣＭ2が構成される。さらに、ＦＥＴ（Ｎ23）のドレインがＦＥＴ（Ｐ11）のドレインに接続される。
【００５９】
また、〔３−２〕において説明したＡ／Ｄコンバータ回路２３から所定の電圧Ｖ23が取り出され、この電圧Ｖ23が可変定電流源ＱCPに制御電圧として供給され、可変定電流源ＱCPからＦＥＴ（Ｎ21）に定電流（チャージポンプ電流）ＩCPが供給される。
【００６０】
さらに、スイッチ回路ＳＷ1とスイッチ回路ＳＷ2との接続点が、出力端子Ｔ3に接続されるとともに、ボルテージフォロワ用のアンプＧ1を通じてスイッチ回路ＳＷ3とスイッチ回路ＳＷ4との接続点DNに接続される。
【００６１】
そして、スイッチ回路ＳＷ1、ＳＷ3のＦＥＴ（Ｎ1、Ｐ3）のゲートに、位相比較回路１３から出力パルスＰUPが供給され、スイッチ回路ＳＷ1、ＳＷ3のＦＥＴ（Ｐ1、Ｎ3）のゲートに、位相比較回路１３から出力パルスＰUPBが供給される。さらに、スイッチ回路ＳＷ2、ＳＷ4のＦＥＴ（Ｎ2、Ｐ4）のゲートに、位相比較回路１３から出力パルスＰDNが供給され、スイッチ回路ＳＷ2、ＳＷ4のＦＥＴ（Ｐ2、Ｎ4）のゲートに、位相比較回路１３から出力パルスＰDNBが供給される。
【００６２】
したがって、可変定電流源ＱCPからＦＥＴ（Ｎ21）に電流ＩCPが供給されるので、ＦＥＴ（Ｐ12）のドレインからはチャージポンプＩCPが流し出され、ＦＥＴ（Ｎ22）のドレインにはチャージポンプ電流ＩCPが流れ込む。そして、スイッチ回路ＳＷ1〜ＳＷ4は、パルスＰUP〜ＰDNBに対応してオンオフ制御されるので、この回路は図４において説明したチャージポンプ回路１４として動作する。
【００６３】
そして、このとき、図４におけるチャージポンプ回路１４と同様、ＰＬＬ特性を一定に保つことができるとともに、その構成が簡単である。また、可変定電流源ＱCPの出力定電流ＩCPの大きさを変更すれば、ＦＥＴ（Ｐ12、Ｎ22）を流れるチャージポンプ電流ＩCPの大きさを同時に変更することができる。
【００６４】
さらに、このチャージポンプ回路１４によれば、スイッチ回路ＳＷ1〜ＳＷ4が、それぞれＮチャンネルのＦＥＴ（Ｎ1〜Ｎ4）と、ＰチャンネルのＦＥＴ（Ｐ1〜Ｐ4）とのペアにより構成されているので、スイッチ回路ＳＷ1〜ＳＷ4の切り換え時に発生するゲート・ドレイン間の寄生容量（オーバーラップ容量）を通じて流れる電流のピーク値を抑えることができる。
【００６５】
〔略語の一覧〕
Ａ／Ｄ：Analog to Digital
ＦＥＴ：Field Effect Transistor
ＩＣ  ：Integrated Circuit
ＭＯＳ：Metal Oxide Semiconductor
ＰＬＬ：Phase Locked Loop
ＶＣＯ：Voltage Controlled Oscillator
【図面の簡単な説明】
【００６６】
【図１】この発明の一形態を示す系統図である。
【図２】この発明を説明するための数式を示す図である。
【図３】この発明を説明するための数式を示す図である。
【図４】この発明の一部の一形態を示す系統図である。
【図５】この発明の一部の一形態を示す接続図である。
【図６】この発明を説明するための系統図である。
【符号の説明】
【００６７】
１０…ＰＬＬ回路、１１…ＶＣＯ、１２…可変分周回路、１３…位相比較回路、１４…チャージポンプ回路、１５…ループフィルタ、２１…メモリ、２２…制御回路、２３…Ｄ／Ａコンバータ回路、Ｇ1…アンプ、Ｑ1、Ｑ2…定電流源、ＳＷ1〜ＳＷ4…スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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