(57)【特許請求の範囲】
【請求項１】
出力端子に接続された第１及び第２の出力トランジスタを含む出力段回路を備え、前記第１及び第２の出力トランジスタのゲート電圧を制御してプッシュプル動作するオペアンプ回路において、
第１のトランジスタと、そのトランジスタのゲート−ソース間に接続された第１の抵抗素子とを有し、該第１の抵抗素子に流れる第１の電流と前記第１のトランジスタの第１のドレイン電流とを一致させるように制御した定電流源回路と、
第１及び第２の入力信号をそれぞれ受ける第１及び第２の入力トランジスタを含む差動入力回路と、前記定電流源回路から前記第１の電流に応じた電流が供給され、該第１の電流に応じたバイアス電流を前記差動入力回路に供給する定電流源とを含む入力段回路とを備え、
前記第１のトランジスタと同極性の前記第２の出力トランジスタのソース−ゲート間に前記第１の抵抗素子の抵抗値と比例した抵抗値を有する第２の抵抗素子を接続し、
前記第１の電流の電流値との比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる第２の電流を前記第２の抵抗素子に流し、該第２の抵抗素子の抵抗値と前記第２の電流の電流値により前記第２の出力トランジスタのゲート電圧を設定し、
前記定電流源回路は、
前記第１の抵抗素子にソースが接続され、前記第１のトランジスタのドレインにゲートが接続された第３のトランジスタと、
前記第３及び第１のトランジスタのドレインにそれぞれドレインが接続された第４及び第５のトランジスタからなるカレントミラー回路とを備え、
前記カレントミラー回路は、前記第４のトランジスタのソース及び前記第５のトランジスタのソースが電源線に接続され、前記第４のトランジスタの前記ドレインが前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートに接続されたカレントミラー回路であり、
前記出力段回路は、
前記第１の入力トランジスタのドレインがゲートに接続され、前記第２の出力トランジスタのゲートにドレインが接続される第６のトランジスタを含み、
前記第２の入力トランジスタのドレインが前記第１の出力トランジスタのゲートに接続されることを特徴とするオペアンプ回路。
【請求項２】
前記入力段回路は、
前記第１及び第２の入力トランジスタのドレインにドレインがそれぞれ接続された一対の第７及び第８のトランジスタからなるカレントミラー回路を含む前記差動入力回路と、
前記定電流源回路の第４のトランジスタにカレントミラー接続された第９のトランジスタと、
前記第９のトランジスタのドレインに接続され、該第９のトランジスタのドレイン電流と比例した電流値の前記バイアス電流を前記差動入力回路に供給する前記電流源とを備え、
前記第１の出力トランジスタのゲートは前記第８のトランジスタのドレインに接続され、
前記第６のトランジスタは、前記差動入力回路のカレントミラー回路を構成する入力側の第７のトランジスタとカレントミラー接続され、該入力側の第７のトランジスタの素子サイズとの比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第２の抵抗素子に接続されたことを特徴とすることを特徴とする請求項１記載のオペアンプ回路。
【請求項３】
前記第２の出力トランジスタを前記第１のトランジスタの素子サイズに比例した素子サイズとし、前記第２の出力トランジスタのアイドリング電流を、前記第１の電流との比が前記第１のトランジスタと前記第２の出力トランジスタの素子サイズ比となるように設定したことを特徴とする請求項１又は２記載のオペアンプ回路。
【請求項４】
第１のトランジスタと、そのトランジスタのゲート−ソース間に接続された第１の抵抗素子とを有し、該第１の抵抗素子に流れる第１の電流と前記第１のトランジスタの第１のドレイン電流とを一致させるように制御した定電流源回路と、
前記第１の抵抗素子の抵抗値と比例した抵抗値を有する第２の抵抗素子と、該第２の抵抗素子の両端がゲートとソースに接続された第２のトランジスタを有し、前記第１の電流の電流値との比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる第２の電流を前記第２の抵抗素子に流し、該第２の抵抗素子の抵抗値と前記第２の電流の電流値により前記第２のトランジスタのゲート電圧を設定し、該第２のトランジスタの第２のドレイン電流を出力する出力段回路とを備え、
前記定電流源回路は、
前記第１の抵抗素子にソースが接続され、前記第１のトランジスタのドレインにゲートが接続された第３のトランジスタと、
前記第３及び第１のトランジスタのドレインにそれぞれドレインが接続された第４及び第５のトランジスタからなるカレントミラー回路とを備え、
前記カレントミラー回路は、前記第４のトランジスタのソース及び前記第５のトランジスタのソースが電源線に接続され、前記第４のトランジスタのドレインが前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートに接続されたカレントミラー回路であり、
前記出力段回路は、前記カレントミラー回路の入力側の第４のトランジスタとカレントミラー接続され、該第４のトランジスタの素子サイズとの比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第２の抵抗素子に接続された第６のトランジスタを備えたことを特徴とする電流出力回路。
【請求項５】
前記第２のトランジスタを前記第１のトランジスタの素子サイズに比例した素子サイズとし、前記第１の電流との比が前記第１及び第２のトランジスタの素子サイズ比となる前記第２のドレイン電流を出力するようにしたことを特徴とする請求項４記載の電流出力回路。
【請求項６】
請求項１〜３のうちの何れか一項記載のオペアンプ回路、及び請求項４又は５記載の電流出力回路の少なくとも一方を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプッシュプル型オペアンプ回路に関するものである。
半導体集積回路装置には、基本動作回路としてオペアンプ回路が広く用いられている。近年、半導体集積回路装置の低電源電圧化により、オペアンプ回路の出力駆動能力の低下と、それに伴う動作速度の低下が問題となっている。そのため、より出力駆動能力が大きく、動作速度の速いオペアンプ回路が求められている。
【０００２】
【従来の技術】
図４は、第一従来例のオペアンプ回路１０の回路図である。
定電流源１１は、カレントミラー回路１２に定電流Ｉａを供給する。カレントミラー回路１２は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３から構成され、トランジスタＱ１のドレインに定電流Ｉａが供給される。トランジスタＱ１のドレインはトランジスタＱ１〜Ｑ３のゲートに接続され、各トランジスタＱ１〜Ｑ３のソースは低電位電源ＶＳに接続される。トランジスタＱ２のドレインはカレントミラー回路１３に接続され、トランジスタＱ３のドレインは差動入力回路１４に接続される。
【０００３】
出力側のトランジスタＱ２は入力側のトランジスタＱ１と同一の素子サイズを有し、定電流源１１の定電流Ｉａと等しいドレイン電流をカレントミラー回路１３に供給する。出力側のトランジスタＱ３はトランジスタＱ１の２倍の素子サイズを有し、定電流源１１の定電流Ｉａの２倍のドレイン電流を差動入力回路１４に供給する。
【０００４】
カレントミラー回路１３はＰチャネルＭＯＳトランジスタＱ４，Ｑ５から構成され、トランジスタＱ４のドレインがトランジスタＱ２のドレインに接続される。トランジスタＱ４，Ｑ５のソースは高電位電源ＶＤに接続され、両トランジスタＱ４，Ｑ５のゲートは互いに接続されるとともに、同トランジスタＱ４のドレインに接続される。
【０００５】
出力側のトランジスタＱ５は入力側のトランジスタＱ４の２倍の素子サイズを有し、トランジスタＱ５に流れる電流の２倍のドレイン電流を流す。トランジスタＱ４には定電流源１１の定電流Ｉａと等しいドレイン電流が流れるため、トランジスタＱ５はドレインから定電流Ｉａの２倍の定電流を流す。
【０００６】
差動入力回路１４は、一対のＮチャネルＭＯＳトランジスタＱ６，Ｑ７及び一対のＰチャネルＭＯＳトランジスタＱ８，Ｑ９から構成され、トランジスタＱ６，Ｑ７のソースがトランジスタＱ３のドレインに接続される。トランジスタＱ６のドレインはトランジスタＱ８のドレインとトランジスタＱ８，Ｑ９のゲートに接続され、トランジスタＱ８のソースは高電位電源ＶＤに接続される。トランジスタＱ７のドレインはトランジスタＱ９のドレインに接続され、トランジスタＱ９のソースは高電位電源ＶＤに接続される。
【０００７】
トランジスタＱ６，Ｑ７のゲートには入力信号ＩＭ，ＩＰがそれぞれ入力される。従って、差動入力回路１４は、トランジスタＱ３から供給されるバイアス電流に基づいて動作し、入力信号ＩＭ，ＩＰの電位差に応じて流す電流によりトランジスタＱ７，Ｑ９間のノードＮ１の電位を設定する。
【０００８】
ノードＮ１は、ＰチャネルＭＯＳトランジスタＱ１０のゲート、及び最終出力段のＰチャネルＭＯＳトランジスタＱ１１のゲートに接続される。トランジスタＱ１０，Ｑ１１のソースは高電位電源ＶＤに接続され、トランジスタＱ１１のドレインは出力端子Ｔｏに接続される。トランジスタＱ１１はトランジスタＱ１０の１０倍の素子サイズを有し、トランジスタＱ１０のドレイン電流の１０倍のドレイン電流を流す。
【０００９】
トランジスタＱ１０のドレインはカレントミラー回路１５に接続される。カレントミラー回路１５は、ＮチャネルＭＯＳトランジスタＱ１２，Ｑ１３から構成され、トランジスタＱ１２のドレインがトランジスタＱ１０のドレインに接続される。両トランジスタＱ１２，Ｑ１３のソースは低電位電源ＶＳに接続され、トランジスタＱ１２のドレインはトランジスタＱ１２，Ｑ１３のゲートに接続される。
【００１０】
トランジスタＱ１３はトランジスタＱ１２と同一の素子サイズを有し、トランジスタＱ１２のドレイン電流、即ちトランジスタＱ１０のドレイン電流と等しいドレイン電流を流す。
【００１１】
トランジスタＱ１３のドレインはトランジスタＱ５のドレインに接続され、両トランジスタＱ１３，Ｑ５間のノードＮ２はカレントミラー回路１６に接続される。
【００１２】
カレントミラー回路１６はＮチャネルＭＯＳトランジスタＱ１４，Ｑ１５から構成され、トランジスタＱ１４のドレインがノードＮ２に接続される。両トランジスタＱ１４，Ｑ１５のソースは低電位電源ＶＳに接続され、トランジスタＱ１４のドレインはトランジスタＱ１４，Ｑ１５のゲートに接続される。
【００１３】
トランジスタＱ１５は最終出力段のトランジスタであり、そのドレインは出力端子Ｔｏに接続される。トランジスタＱ１４はトランジスタＱ１２，Ｑ１３と、更にはトランジスタＱ１，Ｑ２と同一の素子サイズを有する。トランジスタＱ１５はトランジスタＱ１４の１０倍の素子サイズを有し、トランジスタＱ１４に流れる電流の１０倍のドレイン電流を流す。
【００１４】
このように構成されたオペアンプ回路１０は、出力段を構成するＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１５のゲート電圧を、トランジスタＱ１１，Ｑ１５のオン／オフが常に逆動作となるように制御することで、プッシュプル動作を実現している。
【００１５】
即ち、入力信号ＩＰの電圧が入力信号ＩＭの電圧より高い時には、トランジスタＱ３のサチレーション電圧（ソース・ドレイン間電圧）をＶ（Ｑ３）、トランジスタＱ７のサチレーション電圧をＶ（Ｑ７）とすれば、ノードＮ１すなわちトランジスタＱ１１のゲート電圧Ｖｇ（Ｑ１１）は、
Ｖｇ（Ｑ１１）＝ＶＳ＋Ｖ（Ｑ３）＋Ｖ（Ｑ７）
となる。
【００１６】
この時、トランジスタＱ１５のゲート電圧は、出力段トランジスタＱ１１と同相で動作するトランジスタＱ１０によりトランジスタＱ５の定電流が全てトランジスタＱ１４に流れ、その定電流の１０倍の電流をトランジスタＱ１５のドレインから引き込む電圧となる。
【００１７】
一方、入力信号ＩＰの電圧が入力信号ＩＭの電圧より低い時には、トランジスタＱ９のサチレーション電圧をＶ（Ｑ９）とすれば、トランジスタＱ１１のゲート電圧Ｖｇ（Ｑ１１）は、
Ｖｇ（Ｑ１１）＝ＶＤ−Ｖ（Ｑ９）
まで上昇する。
【００１８】
この時、トランジスタＱ１５のゲート電圧は、同様に、出力段トランジスタＱ１１と同相で動作するトランジスタＱ１０によりトランジスタＱ５の定電流が全てトランジスタＱ１３に流れ、低電位電源ＶＳの電位となる。
【００１９】
このように、オペアンプ回路１０は、出力段を構成するトランジスタＱ１１，Ｑ１５のゲート電圧を逆相に電源電圧範囲のほぼ全域を上下させ、それに応じた出力駆動能力を得ている。
【００２０】
ところで、オペアンプ回路１０においては、±入力端子に入力される入力信号ＩＰ，ＩＭの電圧が同一電圧であった時に出力上段トランジスタＱ１１と出力下段トランジスタＱ１５のドレイン電流は同一でなくてはならない。
【００２１】
第一従来例のオペアンプ回路１０では、ＩＰ＝ＩＭの時、トランジスタＱ８，Ｑ９に流れる電流は等しい。これにより、出力上段トランジスタＱ１１のドレイン電流は、それのトランジスタサイズと差動入力回路１４のトランジスタＱ８，Ｑ９のトランジスタサイズとのサイズ比で設定される。
【００２２】
出力下段トランジスタＱ１５のドレイン電流は、上段のトランジスタＱ１１と同様に、トランジスタＱ８，Ｑ９との素子サイズ比により決まるトランジスタＱ１０のドレイン電流と、カレントミラー回路１５、１６のトランジスタサイズ比により設定される。
【００２３】
このように、上段トランジスタＱ１１は、そのゲート電圧がほぼ電源電圧間を上下することができ、トランジスタの持つ電流駆動能力を最大限に発揮することができる。下段トランジスタＱ１５は、入力信号ＩＰ，ＩＭの電圧が同一であったときのトランジスタＱ１３側の電流を大きくし、トランジスタＱ１４側の電流を小さくすることで、Ｑ７の持つ電流駆動能力を最大限に発揮させることができる。
【００２４】
しかし、出力回路上段では、トランジスタＱ８，Ｑ９から見て電圧電流変換を最終段のトランジスタＱ１１のみで行っているのに対し、出力回路下段では、トランジスタＱ１０，Ｑ１３及び最終段のトランジスタＱ１５の合計３段が必要となる。これらにより、第一従来例のオペアンプ回路１０の構成では、出力駆動能力は大きくすることができるが、動作速度が低下してしまっている。
【００２５】
図５は、高速動作を目的とした第二従来例のオペアンプ回路２０の回路図である。
このオペアンプ回路２０は、ノードＮ１の電圧変化と逆相の電圧変化を有するトランジスタＱ８のドレイン電圧にて最終出力段のトランジスタＱ１５を駆動するようにしたものである。
【００２６】
即ち、トランジスタＱ８，Ｑ６間のノードＮ３はＰチャネルＭＯＳトランジスタＱ１０のゲートに接続され、そのトランジスタＱ１０のドレイン電流を受けるＮチャネルＭＯＳトランジスタＱ１２のゲートに最終出力段のトランジスタＱ１５のゲートが接続される。従って、このオペアンプ回路２０では、図４においてノードＮ２に接続されるＮチャネルＭＯＳトランジスタＱ１３，Ｑ１４及びそのノードＮ２に電流を供給するためのトランジスタＱ２，Ｑ４，Ｑ５が省略されている。
【００２７】
このように構成されたオペアンプ回路２０は、差動入力回路１４のトランジスタＱ８，Ｑ９から見て電圧電流変換をトランジスタＱ１２，Ｑ１５にて行っている。これにより、第一従来例と比較して高速な動作が可能となる。
【００２８】
【発明が解決しようとする課題】
しかしながら、第二従来例のオペアンプ回路２０では、トランジスタＱ１０は差動入力回路１４のトランジスタＱ８のドレイン及びゲートに接続され、カレントミラー回路を構成する。このため、入力信号ＩＰ，ＩＭの電圧が非同一電圧であるとき、出力下段トランジスタＱ１５には両信号ＩＰ，ＩＭが同一電圧であったときの２倍の電流までしか流すことがができない。これにより、このオペアンプ回路２０では、高速に動作するものの、出力駆動能力の低下を招いてしまっている。
【００２９】
本発明は上記問題点を解決するためになされたものであって、その目的は高速に動作し、出力駆動能力の低下を抑えることのできるオペアンプ回路、電流出力回路及び半導体装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、第１のトランジスタと、そのトランジスタのゲート−ソース間に接続された第１の抵抗素子とを有し、該第１の抵抗素子に流れる第１の電流と第１のトランジスタの第１のドレイン電流とを一致させるように制御した定電流源回路と、第１及び第２の入力信号をそれぞれ受ける第１及び第２の入力トランジスタを含む差動入力回路と、前記第１の電流が供給され、該第１の電流に応じたバイアス電流を前記差動入力回路に供給する定電流源とを含む入力段回路とを備え、第１のトランジスタと同極性の第２の出力トランジスタのソース−ゲート間に第１の抵抗素子の抵抗値と比例した抵抗値を有する第２の抵抗素子を接続し、第１の電流の電流値との比が、第１及び第２の抵抗素子の抵抗比の逆数比となる第２の電流を第２の抵抗素子に流し、該第２の抵抗素子の抵抗値と第２の電流の電流値により第２の出力トランジスタのゲート電圧を設定した。これにより、出力駆動能力の低下が抑制される。
【００３１】
また、定電流源回路は、第１の抵抗素子にソースが接続され、第１のトランジスタのドレインにゲートが接続された第３のトランジスタと、第３及び第１のトランジスタのドレインにそれぞれドレインが接続された第４及び第５トランジスタからなるカレントミラー回路とを備えた。このカレントミラー回路は、前記第４のトランジスタのソース及び前記第５のトランジスタのソースが電源線に接続され、前記第４のトランジスタの前記ドレインが前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートに接続されたカレントミラー回路である。
さらに、出力段回路は、前記第１の入力トランジスタのドレインがゲートに接続され、前記第２の出力トランジスタのゲートがドレインに接続される第６のトランジスタを含み、前記第２の入力トランジスタのドレインが前記第１の出力トランジスタのゲートに接続される。
【００３３】
請求項２に記載の発明によれば、前記入力段回路は、前記第１及び第２の入力トランジスタのドレインにドレインがそれぞれ接続された一対の第７及び第８のトランジスタからなるカレントミラー回路を含む前記差動入力回路と、前記定電流源回路の第４のトランジスタにカレントミラー接続された第９のトランジスタと、前記第９のトランジスタのドレインに接続され、該トランジスタのドレイン電流と比例した電流値の前記バイアス電流を前記差動入力回路に供給する前記電流源とを備え、前記第１の出力トランジスタのゲートは前記第８のトランジスタのドレインに接続され、前記第６のトランジスタは、前記差動入力回路のカレントミラー回路を構成する入力側の第７のトランジスタとカレントミラー接続され、該入力側のトランジスタの素子サイズとの比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第２の抵抗素子に接続された。このように、出力段上段は第１の出力トランジスタにより電圧電流変換し、出力段下段は第６のトランジスタ及び第２の出力トランジスタにより電圧電流変換するため、動作速度が向上する。
請求項３に記載の発明のように、第２の出力トランジスタを第１のトランジスタの素子サイズに比例した素子サイズとし、第２の出力トランジスタのアイドリング電流を、第１の電流との比が第１のトランジスタと第２の出力トランジスタの素子サイズ比となるように設定した。
【００３４】
請求項４に記載の発明は、第１のトランジスタと、そのトランジスタのゲート−ソース間に接続された第１の抵抗素子とを有し、該第１の抵抗素子に流れる第１の電流と第１のトランジスタの第１のドレイン電流とを一致させるように制御した定電流源回路と、第１の抵抗素子の抵抗値と比例した抵抗値を有する第２の抵抗素子と、該第２の抵抗素子の両端がゲートとソースに接続された第２のトランジスタを有し、第１の電流の電流値との比が、第１及び第２の抵抗素子の抵抗比の逆数比となる第２の電流を第２の抵抗素子に流し、該第２の抵抗素子の抵抗値と第２の電流の電流値により第２のトランジスタのゲート電圧を設定し、該第２のトランジスタの第２のドレイン電流を出力する出力段回路とを備えた。
【００３５】
また、定電流源回路は、第１の抵抗素子にソースが接続され、第１のトランジスタのドレインにゲートが接続された第３のトランジスタと、第３及び第１のトランジスタのドレインにそれぞれドレインが接続された第４及び第５トランジスタからなるカレントミラー回路とを備えた。このカレントミラー回路は、前記第４のトランジスタのソース及び前記第５のトランジスタのソースが電源線に接続され、前記第４のトランジスタのドレインが前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートに接続されたカレントミラー回路である。
さらに、前記出力段回路は、前記カレントミラー回路の入力側の第４のトランジスタとカレントミラー接続され、該第４のトランジスタの素子サイズとの比が、前記第１及び第２の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第２の抵抗素子に接続された第６のトランジスタを備えた。
【００３７】
請求項５に記載の発明のように、第２のトランジスタを第１のトランジスタの素子サイズに比例した素子サイズとし、第１の電流との比が第１及び第２のトランジスタの素子サイズ比となる第２のドレイン電流を出力するようにした。
【００３８】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図３に従って説明する。
図１は、本実施形態のプッシュプル型オペアンプ回路３０の回路図である。
【００３９】
オペアンプ回路３０は、定電流源回路３１、入力段回路３２及び出力段回路３３を含む。
定電流源回路３１は、カレントミラー回路４１、ＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２、抵抗素子Ｒ１から構成される。
【００４０】
カレントミラー回路４１はＰチャネルＭＯＳトランジスタＱ２３，Ｑ２４から構成され、両トランジスタＱ２３，Ｑ２４のソースは高電位電源ＶＤに接続され、トランジスタＱ２３のドレインはトランジスタＱ２３，Ｑ２４のゲートに接続される。トランジスタＱ２３，Ｑ２４のドレインはそれぞれトランジスタＱ２１，Ｑ２２のドレインに接続される。
【００４１】
トランジスタＱ２１は、ゲートがトランジスタＱ２２のドレインに接続され、ソースがトランジスタＱ２２のゲートに接続される。また、トランジスタＱ２１のソースは抵抗素子Ｒ１を介して低電位電源ＶＳに接続され、トランジスタＱ２２のソースは低電位電源ＶＳに接続される。
【００４２】
トランジスタＱ２１はゲートがトランジスタＱ２２のドレインに接続され、ソースが抵抗素子Ｒ１を介して低電位電源ＶＳに接続される。トランジスタＱ２１と抵抗素子Ｒ１の間のノードＮ１１はトランジスタＱ２２のゲートに接続され、トランジスタＱ２２のソースは低電位電源ＶＳに接続される。
【００４３】
入力段回路３２は、ＰＭＯＳトランジスタＱ２５、定電流源４２、差動入力回路４３から構成される。
ＰＭＯＳトランジスタＱ２５は、ソースが高電位電源ＶＤに接続され、ゲートがカレントミラー回路４１のトランジスタＱ２３のゲートに接続され、ドレインが定電流源４２に接続される。トランジスタＱ２５はカレントミラー回路４１を構成するトランジスタＱ２３，Ｑ２４と同一の素子サイズを有し、トランジスタＱ２３，Ｑ２４のドレイン電流、即ちトランジスタＱ２１のドレイン電流Ｉ２１と等しいドレイン電流を定電流源４２に供給する。
【００４４】
定電流源４２はＮＭＯＳトランジスタＱ２６，Ｑ２７から構成され、トランジスタＱ２６のドレインがトランジスタＱ２５のドレインに接続される。トランジスタＱ２６，Ｑ２７はソースが低電位電源ＶＳに接続され、トランジスタＱ２６のドレインが両トランジスタＱ２６，Ｑ２７のゲートに接続され、トランジスタＱ２７のドレインが差動入力回路４３に接続される。
【００４５】
トランジスタＱ２７は入力側トランジスタＱ２６の２倍の素子サイズを有する。従って、定電流源４２は、トランジスタＱ２５のドレイン電流、即ち定電流源回路３１のトランジスタＱ２１のドレイン電流Ｉ２１の２倍のバイアス電流Ｉ２７を差動入力回路４３に供給する。
【００４６】
差動入力回路４３は、一対のＮチャネルＭＯＳトランジスタＱ２８，Ｑ２９及び一対のＰチャネルＭＯＳトランジスタＱ３０，Ｑ３１から構成され、トランジスタＱ２８，Ｑ２９のソースがトランジスタＱ２７のドレインに接続される。トランジスタＱ２８のドレインはトランジスタＱ３０のドレインとトランジスタＱ３０，Ｑ３１のゲートに接続され、トランジスタＱ３０のソースは高電位電源ＶＤに接続される。トランジスタＱ２９のドレインはトランジスタＱ３１のドレインに接続され、トランジスタＱ３１のソースは高電位電源ＶＤに接続される。
【００４７】
トランジスタＱ３０，Ｑ３１は同一の素子サイズを有する。従って、入力信号ＩＭ，ＩＰが同一電圧の時、トランジスタＱ３０，Ｑ３１は同一値のドレイン電流Ｉ３０，Ｉ３１を流し、それらドレイン電流Ｉ３０，Ｉ３１はバイアス電流Ｉ２７の１／２となる。
【００４８】
トランジスタＱ２８，Ｑ２９のゲートには入力信号ＩＭ，ＩＰが入力される。
従って、差動入力回路４３は、トランジスタＱ２７から供給されるバイアス電流に基づいて動作し、入力信号ＩＭ，ＩＰの電位差に応じて流す電流により、トランジスタＱ２８，Ｑ３０間のノードＮ１２の電位と、トランジスタＱ２９，Ｑ３１間のノードＮ１３の電位とを、相補的に変更する。
【００４９】
差動入力回路４３のノードＮ１２，Ｎ１３は、出力段回路３３に接続される。
出力段回路３３は、ＰＭＯＳトランジスタＱ３２，Ｑ３３、ＮＭＯＳトランジスタＱ３４、抵抗素子Ｒ２から構成され、トランジスタＱ３２，Ｑ３３のゲートが各ノードＮ１２，Ｎ１３にそれぞれ接続される。そして、ノードＮ１２は、トランジスタＱ３０のドレイン及びゲートに接続される。従って、トランジスタＱ３２は、トランジスタＱ３０とカレントミラー接続されている。
【００５０】
トランジスタＱ３２はソースが高電位電源ＶＤに接続され、ドレインが抵抗素子Ｒ２に接続される。トランジスタＱ３２は、トランジスタＱ３０の素子サイズ、即ちトランジスタＱ２３の素子サイズのｎ倍（ｎは整数であり、本実施形態ではｎ＝２）の素子サイズを有し、トランジスタＱ３０のドレイン電流Ｉ３０の２倍のドレイン電流Ｉ３２を抵抗素子Ｒ２に流す。
【００５１】
トランジスタＱ３３は最終出力段の上段トランジスタであり、ソースが高電位電源ＶＤに接続され、ドレインが出力端子Ｔｏに接続される。トランジスタＱ３３は差動入力回路４３のトランジスタＱ３０，Ｑ３１の１０倍の素子サイズを有し、その素子サイズとトランジスタＱ３０，Ｑ３１の素子サイズとのサイズ比により設定されるドレイン電流Ｉ３３を出力端子Ｔｏから出力する。
【００５２】
抵抗素子Ｒ２は、抵抗素子Ｒ１の抵抗値と同じ抵抗値を有するｎ本（本実施形態では２本）の抵抗を並列に接続した抵抗値を有する。即ち、抵抗素子Ｒ２は、抵抗素子Ｒ１と同一の抵抗値を有し、並列接続された抵抗素子Ｒ２ａ，Ｒ２ｂから構成される。
【００５３】
抵抗素子Ｒ２とトランジスタＱ３２の間のノードＮ１４は、トランジスタＱ３４のゲートに接続される。トランジスタＱ３４は最終出力段の下段トランジスタであり、ソースが低電位電源ＶＳに接続され、ドレインが出力端子Ｔｏに接続される。
【００５４】
トランジスタＱ３４は、トランジスタＱ３２のドレイン電流Ｉ３２と抵抗素子Ｒ２の抵抗値により決まるノードＮ１４の電位を持つゲート電圧Ｖ３４に応じたドレイン電流Ｉ３４を出力端子Ｔｏから引き込む。
【００５５】
このように構成されたオペアンプ回路３０は、入力信号ＩＰ，ＩＭが同一値である時に出力段のトランジスタＱ３４のアイドリング電流を、それのソース−ゲート間に接続した抵抗素子Ｒ２によりトランジスタＱ３４のゲート電圧を設定し、トランジスタＱ３４はその設定されたゲート電圧に応じた電流をアイドリング電流として流す。そして、オペアンプ回路３０は、最終出力段のトランジスタＱ３３のドレイン電流Ｉ３３を出力端子Ｔｏから吐出させ、又はトランジスタＱ３４のドレイン電流Ｉ３４を出力端子Ｔｏから吸引することで、プッシュプル動作する。
【００５６】
次に、上記のように構成されたオペアンプ回路３０の作用を説明する。
先ず、出力段トランジスタＱ３４のアイドリング電流の設定を説明する。
図３は、図１の出力段トランジスタＱ３４のアイドリング電流の設定を説明するための原理図であり、電流出力回路５０の回路図である。尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００５７】
電流出力回路５０は、定電流源回路３１と出力段回路５１から構成される。出力段回路５１は、ＰＭＯＳトランジスタＱ３５、ＮＭＯＳトランジスタＱ３６、抵抗素子Ｒ３から構成される。トランジスタＱ３５は定電流源回路３１のトランジスタＱ２３とカレントミラー回路を構成するように接続され、そのトランジスタＱ２３のＡ倍の素子サイズを有する。
【００５８】
トランジスタＱ３５のソースは高電位電源ＶＤに接続され、ドレインは抵抗素子Ｒ３を介して低電位電源ＶＳに接続される。抵抗素子Ｒ３は抵抗素子Ｒ１をＡ個並列接続させた抵抗値を有する。トランジスタＱ３５と抵抗素子Ｒ３との接続ノードには、トランジスタＱ３６のゲートが接続される。
【００５９】
トランジスタＱ３６はソースが低電位電源ＶＳに接続され、ドレインが出力端子Ｔｏに接続される。トランジスタＱ３６は、定電流源回路３１のトランジスタＱ２２のＢ倍の素子サイズを有する。
【００６０】
このように構成された定電流源回路３１において、トランジスタＱ２１は抵抗素子Ｒ１へ電流を供給することにより、トランジスタＱ２２のゲート電圧（ノードＮ１１の電位）を設定する。トランジスタＱ２２はそのドレイン電流により、ドレイン電圧を決定し、トランジスタＱ２１のゲート電圧を設定する。カレントミラー回路４１はトランジスタＱ２１のドレイン電流を受け、トランジスタＱ２２へのドレイン電流を制御する。
【００６１】
これらにより、トランジスタＱ２１はトランジスタＱ２２のドレイン電流がトランジスタＱ２１のドレイン電流と同一電流になるよう、トランジスタＱ２２のゲート電圧を制御している。
【００６２】
この時のトランジスタＱ２１のドレイン電流Ｉ２１とトランジスタＱ２２のゲート電圧Ｖ２２は、トランジスタＱ２２の素子サイズと抵抗素子Ｒ１の抵抗値によって決定され、その値は固有である。
【００６３】
トランジスタＱ３５は、トランジスタＱ２２のドレイン電流Ｉ２２のＡ倍のドレイン電流Ｉ３５を抵抗素子Ｒ３に流す。この抵抗素子Ｒ３は抵抗素子Ｒ１と同一な抵抗値を持つ抵抗素子をＡ個並列接続させた抵抗値を有する。従って、トランジスタＱ３５と抵抗素子Ｒ２との接続ノードの電位は、ノードＮ１１の電位と等しくなる。即ち、トランジスタＱ３６のゲート電圧Ｖ３６は、トランジスタＱ２２のゲート電圧Ｖ２２と常に等しく設定される。
【００６４】
このトランジスタＱ３６は、トランジスタＱ２２のＢ倍の素子サイズを有する。従って、トランジスタＱ３６は、トランジスタＱ２２のドレイン電流Ｉ２２のＢ倍のドレイン電流Ｉ３６を出力する。
【００６５】
このように動作する電流出力回路５０において、トランジスタＱ３５の素子サイズをトランジスタＱ２３の２倍（Ａ＝２）に設定したものが図１のトランジスタＱ３２である。抵抗素子Ｒ３の抵抗値を抵抗素子Ｒ１と同一な抵抗値を持つ抵抗素子を２個並列接続されたものが図１の抵抗素子Ｒ２である。更に、トランジスタＱ３６の素子サイズをトランジスタＱ２２の２倍（Ｂ＝２）に設定したものが図１のトランジスタＱ３４である。
【００６６】
従って、トランジスタＱ２２のドレイン電流Ｉ２２と同一値の電流Ｉ２１が、トランジスタＱ２５，Ｑ２６，Ｑ２７を介してバイアス電流Ｉ２７として差動入力回路４３に供給される。このバイアス電流Ｉ２７は、トランジスタＱ２７のサイズ設定により、
Ｉ２７＝Ｉ２１×２＝Ｉ２２×２
となる。
【００６７】
入力信号ＩＰ，ＩＭが同一電圧であった場合、バイアス電流Ｉ２７はトランジスタＱ２８とトランジスタＱ２９に均一に流れる。これにより、ミラーを構成するトランジスタＱ３０，Ｑ３１のドレイン電流Ｉ３０，Ｉ３１も同一電流となる。そして、バイアス電流Ｉ２７はドレイン電流Ｉ２２の２倍の電流量であることから、各トランジスタＱ３０，Ｑ３１のドレイン電流Ｉ３０，Ｉ３１は、
Ｉ３０＝Ｉ３１＝Ｉ２２
となる。
【００６８】
トランジスタＱ３０とミラーを構成するトランジスタＱ３２のドレイン電流Ｉ３２は、そのトランジスタＱ３２の素子サイズがトランジスタＱ３０の素子サイズの２倍であるため、素子サイズ比によって、
Ｉ３２＝Ｉ３０×２＝Ｉ２２×２
となる。
【００６９】
抵抗素子Ｒ２は抵抗素子Ｒ１と同一の抵抗値を持つ抵抗素子を２個並列接続させた抵抗値を有し、トランジスタＱ３２のドレイン電流Ｉ３２を受け、トランジスタＱ３４のゲート電圧Ｖ３４を成す。従って、そのゲート電圧Ｖ３４は、
Ｖ３４＝Ｉ３２×Ｒ２
＝（Ｉ２２×２）×（Ｒ１÷２）
＝Ｉ２２×Ｒ１
＝Ｖ２２
となる。
【００７０】
このように、トランジスタＱ３４のゲート電圧Ｖ３４は、定電流源回路３１のトランジスタＱ２２のゲート電圧Ｖ２２と同一電圧となる。
そして、トランジスタＱ３４のドレイン電流Ｉ３４（アイドリング電流）は、トランジスタＱ３４とトランジスタＱ２２の素子サイズ比によって決定され、
Ｉ３４＝Ｉ２２×１０
となる。
【００７１】
出力上段のトランジスタＱ３３は、ドレイン電流Ｉ３０とドレイン電流Ｉ３１が等しい時、トランジスタＱ３１のドレイン電圧（ノードＮ１３の電圧）がトランジスタＱ３０のドレイン電圧（ノードＮ１２の電圧）と同一電圧になることから、ドレイン電流Ｉ３０に対する素子サイズ比のドレイン電流Ｉ３３を出力する。そして、ドレイン電流Ｉ３０は、入力信号ＩＰ，ＩＭが等しい電圧の時、ドレイン電流Ｉ２２と等しい。従って、ドレイン電流Ｉ３３は、
Ｉ３３＝Ｉ２２×１０
となる。
【００７２】
このように、入力信号ＩＰ，ＩＭが同一電圧であった場合、出力段上段及び下段のトランジスタＱ３３，Ｑ３４はそれぞれ同一なドレイン電流Ｉ３３，Ｉ３４を出力する。
【００７３】
そして、出力下段トランジスタＱ３４は、トランジスタＱ３０から見て電圧電流変換をトランジスタＱ３２，Ｑ３４の２段で完了しており、図５の第二従来例と同様に、高速に動作する。
【００７４】
入力信号ＩＰの電圧が入力信号ＩＭの電圧より高い時には、トランジスタＱ２７のサチレーション電圧（ソース・ドレイン間電圧）をＶ（Ｑ２７）、トランジスタＱ２９のサチレーション電圧をＶ（Ｑ２９）とすれば、ノードＮ１３すなわちトランジスタＱ３３のゲート電圧Ｖ３３は、
Ｖ３３＝ＶＳ＋Ｖ（Ｑ２７）＋Ｖ（Ｑ２９）
となる。
【００７５】
一方、入力信号ＩＰの電圧が入力信号ＩＭの電圧より低い時には、トランジスタＱ３１のサチレーション電圧をＶ（Ｑ３１）とすれば、トランジスタＱ３３のゲート電圧Ｖ３３は、
Ｖ３３＝ＶＤ−Ｖ（Ｑ３１）
まで上昇する。
【００７６】
このように、出力上段のトランジスタＱ３３は、図４，図５の従来例と同様に、電源電圧範囲のほぼ全域に上下するゲート電圧Ｖ３３によりドレイン電流Ｉ３３を出力する。
【００７７】
入力信号ＩＰの電圧が入力信号ＩＭの電圧より低い時、トランジスタＱ３０のドレイン電流Ｉ３０は最大バイアス電流Ｉ２７と等しくなり、
Ｉ３０＝Ｉ２７＝Ｉ２２×２
となる。
【００７８】
これは、入力信号ＩＰ，ＩＭが同一電圧であった場合の２倍である。従って、トランジスタＱ３０とカレントミラー回路を成すトランジスタＱ３２のドレイン電流も最大で入力信号ＩＰ，ＩＭが同一電圧であった場合の２倍になる。これにより、トランジスタＱ３４のゲート電圧Ｖ３４（詳しくはソース−ゲート間電圧）は、入力信号ＩＰ，ＩＭが同一電圧であった場合の２倍の電圧となる。
【００７９】
そして、図２に示すように、ＭＯＳトランジスタのゲートソース間電圧（ＶGS）−ドレイン電流（ＩD）特性は２次曲線を描く。このため、トランジスタＱ３２のドレイン電流Ｉ３２と抵抗素子Ｒ２によるトランジスタＱ３４のゲート電圧Ｖ３４に対し、トランジスタＱ３４のドレイン電流Ｉ３４は２次特性で反応する。尚、図２のソース−ゲート間電圧ＶGSは、ソース−ドレイン間電圧ＶDSを１００パーセントとした表示であり、ドレイン電流ＩDは、ソース−ゲート間電圧ＶGSとソース−ドレイン間電圧ＶDSが等しい時のドレイン電流を１００パーセントとしたときの表示である。
【００８０】
例えば、入力信号ＩＰ，ＩＭが同一電圧である時のトランジスタＱ３４のゲート電圧Ｖ３４（ＶGS）を５０パーセントに設定すると、アイドリング電流は最大ドレイン電流の約１７パーセントの電流値となる。これに対し、ゲート電圧Ｖ３４が２倍（１００パーセント）になると、トランジスタＱ３４のドレイン電流Ｉ３４は１００パーセント、即ち約６倍になる。
【００８１】
このように、本実施形態では、図５の第二従来例に比べて多くのドレイン電流Ｉ３４を出力下段のトランジスタＱ３４に流すことができる。これにより、出力駆動能力の低下を抑えている。
【００８２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）定電流源回路３１は、ゲート−ソース間に抵抗素子Ｒ１が接続されたトランジスタＱ２２を備え、トランジスタＱ２１，Ｑ２３，Ｑ２４により、抵抗素子Ｒ１に流れる電流Ｉ２１とトランジスタＱ２２のドレイン電流Ｉ２２を一致させる。出力段のトランジスタＱ３４はトランジスタＱ２２の１０倍の素子サイズを有し、ソース−ゲート間に抵抗素子Ｒ１と同じ抵抗値を有する抵抗素子Ｒ２ａ，Ｒ２ｂを並列接続した抵抗素子Ｒ２が接続され、その抵抗素子Ｒ２にドレイン電流Ｉ２２の２倍の電流Ｉ３２が供給され、それにより出力段のトランジスタＱ３４のゲート電圧Ｖ３４が設定される。これにより、トランジスタＱ３４のドレイン電流Ｉ３４は、ゲート電圧Ｖ３４に対して２次特性で反応するため、出力駆動能力の低下を抑えることができる。
【００８３】
（２）出力段回路３３は、抵抗素子Ｒ２にドレイン電流Ｉ３２を流すトランジスタＱ３２を備え、そのトランジスタＱ３２のゲートは差動入力回路４３のカレントミラー回路を構成するトランジスタＱ３０のドレインに接続される。従って、トランジスタＱ３０から見てトランジスタＱ３２と出力段のトランジスタＱ３４の２段にて電圧電流変換を行っているため、高速に動作することができる。
【００８４】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、高電位電源ＶＤと低電位電源ＶＳとを入れ替えて供給することはいうまでもない。
【００８５】
【発明の効果】
以上詳述したように、本発明によれば、出力駆動能力の低下を抑制し、高速動作が可能なオペアンプ回路、それに用いられる電流出力回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  一実施形態のオペアンプ回路の回路図である。
【図２】  ＭＯＳトランジスタのＶGS−ＩD特性図である。
【図３】  電流出力回路の回路図である。
【図４】  第一従来例の回路図である。
【図５】  第二従来例の回路図である。
【符号の説明】
３１  定電流源回路
３２  差動入力回路
３３，５１  出力段回路
Ｉ２１  第１の電流
Ｉ２２  ドレイン電流
Ｉ３６  第２の電流（ドレイン電流）
Ｑ２２  第１のトランジスタ
Ｑ３３，Ｑ３４  第１及び第２の出力トランジスタ
Ｑ３６  第２のトランジスタ
Ｒ１  第１の抵抗素子
Ｒ２，Ｒ３  第２の抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
0004627106.tif 000005
【図５】
0004627106.tif 000006