(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の上面上と前記ゲート電極の上面上と側面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を異方性エッチングして前記ゲート電極の側面上に選択的に残す工程と、
前記ゲート電極、前記第３の絶縁膜及び前記半導体基板のそれぞれの表面上に前記第３の絶縁膜と同じ材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と材料が異なる第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第２の絶縁膜をエッチングして前記ゲート電極の側方に残す工程と、
前記第２の絶縁膜をマスクに使用して前記第３及び前記第１の絶縁膜を選択的にエッチングすることにより前記ゲート電極と前記第２の絶縁膜の間の領域に残すとともに、前記半導体基板の前記上面と前記第３、前記第１及び前記第２の絶縁膜との間にスペースを形成する工程と、
前記ゲート電極の側方に残された前記第３、前記第１及び第２の絶縁膜と前記ゲート電極とを第１マスクに用いて、前記半導体基板の前記上面に対して斜め方向から一導電型不純物イオンを前記半導体基板内に注入して一導電型の第１及び第２のポケット領域を前記ゲート電極の下方の両側に形成する工程と、
前記ゲート電極の側方に残された前記第３、前記第１及び第２の絶縁膜と前記ゲート電極とを第２マスクに用いて、前記半導体基板内に逆導電型不純物を導入することにより、前記半導体基板内で前記第１及び第２のポケット領域に別々に繋がるソース／ドレインの一部を構成する第１及び第２の逆導電型のエクステンション領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板内の一導電型領域上と逆導電型領域上にそれぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を形成する工程と、
前記半導体基板の上面上と前記第１及び前記第２のゲート電極の上面上と側面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を異方性エッチングして前記第１及び前記第２のゲート電極の側面上に選択的に残す工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第３の絶縁膜及び前記半導体基板のそれぞれの表面上に前記第３の絶縁膜と同じ材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第２の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極と前記第２のゲート電極のそれぞれの両側方に前記第２の絶縁膜を選択的に残す工程と、
前記第２のゲート電極及び前記逆導電型領域を第１のレジストにより覆う工程と、
前記第１のゲート電極と前記第１のゲート電極の両側方の前記第３、第１及び第２の絶縁膜をマスクとして、前記第１の絶縁膜を通して逆導電型不純物イオンを前記一導電型領域内に注入してソース／ドレインの一部を構成する逆導電型の第１及び第２のエクステンション領域を前記ゲート電極の下方の両側に形成する工程と、
前記第１のレジストを前記半導体基板の上から除去する工程と、
前記第２の絶縁膜をマスクに使用して前記第３及び第１の絶縁膜を選択的にエッチングすることにより、前記第１のゲート電極と前記第２のゲート電極のそれぞれの両側面上と前記第２の絶縁膜との間に前記第３及び第１の絶縁膜を残すとともに、前記第１及び第２のゲート電極のそれぞれの側方において前記半導体基板の上面と前記第３、第１及び前記第２の絶縁膜との間に第１のスペースと第２のスペースを形成する工程と、
前記逆導電型領域上と前記第２のゲート電極を第２のレジストにより選択的に覆う工程と、
前記第１のゲート電極と前記第１のゲート電極の前記両側面上の前記第３、第１及び第２の絶縁膜とをマスクに用いて、前記半導体基板の前記上面に対して斜め方向から前記第１のスペースを通して一導電型不純物イオンを前記一導電型領域内に注入することにより、前記第１及び第２のエクステンション領域の端部にそれぞれ接続される一導電型の第１及び第２のポケット領域を前記第１のゲート電極の下方に形成する工程と、
前記一導電型不純物イオンが注入された前記第２のレジストを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、一導電型半導体基板内でソース、ドレインを構成する２つの逆導電型不純物拡散領域のそれぞれに隣接してポケット注入技術により形成される一導電型不純物領域を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタは、スケーリング理論に基づいて設計されるが、この理論でゲート長が５０ｎｍ以下のＭＯＳトランジスタを作製すると短チャネル効果が生じることになる。そのような短チャネル効果を抑制するために、例えば、ｐ型シリコン基板内においてソース／ドレインとなるｎ型不純物拡散領域の先端近傍のｐ型不純物濃度をチャネル領域のｐ型不純物濃度よりも高くする技術、即ちポケット注入技術が注目されている。
【０００３】
次に、ＭＯＳトランジスタ形成工程にポケット注入技術を適用することについて説明する。
【０００４】
まず、図１(a) に示すように、ｐ型のシリコン基板101 の上に、ゲート絶縁膜102 を介してゲート電極103 を形成する。このゲート電極103 は、その下部にノッチ（刻み目）103aを入れた構造を有し、ノッチ型ゲート電極と呼ばれる。なお、図において符号106 は、シリコン基板101 に形成された素子分離用ＳＴＩ(shallow trench isolation)を示している。
【０００５】
続いて、図１(b) に示すように、ｐ型不純物を基板面に対して斜め方向からシリコン基板101 内にイオン注入する。これにより、ｐ型のシリコン基板101 内であってゲート電極103 の両側にはｐ型不純物濃度がチャネル領域よりも高いｐ型ポケット領域101aが形成される。ゲート電極図103 の下方において、２つのｐ型ポケット領域101aの端部の間の距離はゲート電極103 の幅（ゲート長）より短く、しかも、ｐ型ポケット領域101aはシリコン基板101 表面から離れて形成される。  次に、図１(c) に示すように、ゲート電極103 をマスクに使用して、ｐ型のシリコン基板101 に略垂直方向でｎ型不純物をイオン注入して、ゲート電極103 の両側にｎ型不純物領域（エクステンション領域）104aを形成する。
【０００６】
続いて、図１(d) に示すように、シリコン基板101 及びゲート電極103 の上にＣＶＤ法により絶縁膜を形成し、さらにその絶縁膜を垂直方向に等方エッチングしてゲート電極103 の側面にサイドウォールスペーサ105 として残す。その後、ゲート電極103 とサイドウォールスペーサ105 をマスクに使用して。シリコン基板101 にｎ型不純物をイオン注入することによりゲート電極103 の両側に高濃度のｎ型不純物領域104bを形成する。
【０００７】
以上のような２度のイオン注入によって形成されるｎ型不純物領域104a, 104bにより、ソース／ドレインとなるＬＤＤ構造のｎ型不純物拡散領域１０４が構成される。そのｎ型不純物拡散領域１０４の端部の下部にはｐ型ポケット領域101aが接合される。
【０００８】
これにより２つのｎ型不純物拡散領域１０４の間においては、ゲート電極103 近傍のチャネル領域と、チャネル領域よりもｐ型不純物濃度の高いポケット領域101aが存在する。
【０００９】
以上によりシリコン層101 にはｎ型ＭＯＳトランジスタが形成されるが、ｐ型ＭＯＳトランジスタを形成する場合には、シリコン基板をｎ型にするとともに、ポケット領域の形成のためにイオン注入される不純物をｎ型とし、ソース／ドレインを形成するためにイオン注入される不純物をｐ型にする。
【００１０】
そのようなＭＯＳトランジスタを形成した後に、特に図では示さないが、シリコン基板101 の上とゲート電極103 の上にシリサイド層を形成し、ＭＯＳトランジスタを覆う層間絶縁膜をシリコン基板101 の上に形成し、さらに層間絶縁膜の上に多層配線構造などを形成することになるが、その詳細は省略する。
【００１１】
以上のようなノッチ型ゲート電極を用いるポケット注入技術は、例えばS ．Piddin et ．al，Symp．VLSI Tec．2001 p.35 に記載されている。
【００１２】
ところで、ノッチ部103aを有しない一般的なゲート電極を用いてポケットを形成するとどのようなポケットが形成されるかについて説明する。
【００１３】
まず、図２(a) に示すように、断面を矩形にしたゲート電極111 をゲート絶縁膜102 を介してシリコン基板101 の上に形成した状態で、シリコン基板101 と同じ導電型のｐ型不純物を基板面に対して斜め方向にイオン注入（Ｉ．Ｉ）する。この場合、ｐ型不純物のイオン注入方向ではゲート電極111 の厚みには分布が生じることになってゲート電極111 下部の角が最も薄くなっている。
【００１４】
このため、図２(b) に示すように、シリコン基板101 の表面に対して斜めイオン注入されたｐ型不純物は、シリコン基板101 内においてゲート電極111 の無い部分ではほぼ均一な深さに存在する。しかし、ゲート電極111 の下部の角を貫通したｐ型不純物はエネルギーが減衰され、シリコン基板101 内で浅くピークが存在することになる。また、ゲート電極111 の厚い部分でイオン注入された不純物はゲート電極111 内に吸収されてシリコン基板101 内に到達しないことになる。従って、ｐ型不純物高濃度領域101aは、図２(b) にゲート電極111 の下方で浅く且つゲート電極111 の両側で深いという濃度ピークの分布を持つようになる。
【００１５】
ノッチがないゲート電極111 が形成されたｎ型シリコン基板101 に、その法線から斜め方向にイオン注入を行った場合のｐ型不純物の高濃度プロファイルを図３に示す。図３では、破線で囲んだ領域に見られるように、シリコン基板101 の表面近傍のチャネル領域では本来の濃度よりもｐ型不純物濃度の高い領域が存在する。なお、図３において黒い部分は、チャネル領域よりもｐ型不純物濃度の高い部分を示している。
【００１６】
このように、ゲート電極111 の下方でポケット領域101aがチャネル領域に近づくような分布を持つと、オン電流の増加に支障をきたし、回路スピードの上昇が難しくなる。
【００１７】
これに対して、図１(a) に示したノッチ型のゲート電極103 を用いると、図４(a) に示すように、ゲート電極103 のノッチ部103aを通って斜めイオン注入（Ｉ．Ｉ）された不純物はゲート電極103 の存在しない領域と同様に深く注入される。また、ノッチ部103aの上の庇となる部分のゲート電極103 に斜めに注入されたイオンの一部はゲート電極103 を貫通する際にエネルギーを失ってノッチ部103aに至り、シリコン基板101 に到達しない。従って、図４(b) に示すように、ノッチ型ゲート電極103 の下方では、シリコン基板101 内のｐ型のポケット領域101aは浅い部分では見られない。
【００１８】
ノッチ型のゲート電極103 が形成されたシリコン基板101 に、その法線から斜め方向にｐ型不純物をイオン注入した場合のポケット領域のプロファイルを図５に示す。図５では、破線で囲んだ領域に見られるように、シリコン基板101 のチャネル領域にはｐ型不純物の比較的濃度の高い部分が存在していない。なお、図５において黒い部分は、チャネル領域よりもｐ型不純物濃度の高い部分を示している。
【００１９】
これにより、ノッチ型のゲート電極を用いてポケット領域を形成すると、ノッチを有しないゲート電極を用いてポケットを形成する場合に比べて、トランジスタのオン電流が増加し、回路スピードを高くすることが容易になる。即ち、ノッチがない一般的なゲート構造では所望とするトランジスター特性を取得することができない。
【００２０】
ノッチ型のゲート電極は、従来、エッチングの条件を切り替える方法を用いて次のような工程を経て形成される。
【００２１】
まず、図６(a) に示すように、シリコン基板101 の上にポリシリコン膜103pを形成し、その上にゲート形状のフォトレジスト112 を形成する。
【００２２】
続いて、図６(b) に示すように、フォトレジスト112 をマスクに使用し、第１のエッチングステップとして、ＨＢｒ／Ｏ2 を含むガスを用いることにより、ポリシリコン膜103pの上部をエッチングすることによりフォトレジスト112 の下に残ったポリシリコン膜103pの上部をゲート電極113 の上部とする。第１のエッチングステップではゲート電極113 の上部の側面にはデポ物113aが多く付着するようなエッチング条件に設定する。
【００２３】
さらに、図６(c) に示すように、フォトレジスト112 をマスクに使用し、第２のエッチングステップとして、ポリシリコン膜103pの残りをエッチングしてゲート電極113 の下部を形成する。第２エッチングステップでは、ゲート電極103 の下部の側面に付着するデポ物113bの量が少なくなるような条件とする。
【００２４】
その後に、図６(d) に示すように、第３のエッチングステップとしてフォトレジスト112 の下のゲート電極103 を等方性エッチングする。この第３のエッチングステップにおいて、ゲート電極103 の上部は、その側面が厚いデポ物113aによって守られているために細くならないが、ゲート電極103 の下部はデポ物113bが少ないので等方エッチングにより細くなり、この結果、ゲート電極103 の下部側面にはノッチ103aが形成されることになる。
【００２５】
なお、ノッチ型のゲート電極103 は、S ．Piddin et ．al，Symp．VLSI Tec．2001  p.35-p.36 や、T.Ghani et．al，IEDM1999  S17-1 などに記載されている。
【００２６】
ところで、上記したノッチ型ゲート電極を用いずにソース／ドレイン不純物拡散領域の端部にポケット部を形成する方法が、例えば特開平10−294453号公報に記載されている。
【００２７】
特開平10−294453号公報におけるポケット形成方法は、図７(a) に示すように、シリコン基板101 上にゲート絶縁膜102 を介してポリシリコン膜115 を形成した後に、ゲート形状のフォトレジスト112 をマスクに用いてポリシリコン膜115 を異方性エッチングし、残ったポリシリコン膜115 をゲート電極115gとして使用する。その後に、図７(b) に示すように、フォトレジスト112 が乗ったゲート電極115gをウェット処理で横方向にエッチングしてゲート電極115gをフォトレジスト112 のパターン幅よりも細くする。さらに、図７(c) に示すように、フォトレジスト112 の上にチタン膜116 を形成し、フォトレジスト112 とチタン膜116 によってゲート電極115gの庇を形成する。その後に、ポケット部を形成するためにｐ型不純物を基板面に対して斜め方向にイオン注入（Ｉ．Ｉ）する。
【００２８】
なお、特開平10−294453号公報には、シリコン基板上にシリコン窒化膜を形成し、そのシリコン窒化膜に逆台形状の孔を形成し、その孔の中にポリシリコンよりなるゲート電極を埋め込み、これにより逆台形断面形状のゲート電極を形成することが記載されている。この逆台形断面形状のゲート電極は、ポケット形成の際のマスクとして使用される。
【００２９】
また、特開平2001-267562 号公報には、ゲート電極の表面を汚染防止絶縁膜で覆った後に、汚染防止絶縁膜の表面とシリコン基板の上に非晶質シリコン膜を形成し、さらに非晶質シリコン膜の上にシリコン窒化膜を形成し、ついで、シリコン窒化膜を異方性エッチングしてゲート電極の側方に残し、さらにシリコン窒化膜をマスクにして非晶質シリコン膜をエッチングすることが記載されている。
【００３０】
【発明が解決しようとする課題】
ところで、図６(a) 〜(d) に示したようにゲート電極103 のノッチ部103aは、ゲート電極103 の下部を選択的に等方性エッチングすることにより形成されしている。しかし、エッチングは、エッチングチャンバー内でのプラズマ等の状態密度が均一ではなく、しかもシリコン基板101 上ではパターンの疎密差の存在によってエッチング状態が不均一になるので、ノッチ部103aの深さ及び高さは基板面内で生じるバラツキが大きくなるといった問題を生じていた。
【００３１】
また、図７(a) 〜(c) に示したゲート電極115gの幅は、ウェット処理の等方性エッチングにより、その上のレジストマスク112 の幅よりも狭くなっている。しかし、ゲート電極115gの幅が例えば５０ｎｍ以下になると、ウェット処理によるゲート電極115gの幅の制御が難しくなってきて、基板上の複数のゲート電極115gの幅にバラツキが生じる。
【００３２】
さらに、特開平10−294453号公報に記載のように、シリコン窒化膜に形成された逆台形状の孔の中に逆台形のゲート電極を均一な幅で複数形成することは難しく、これもゲート電極幅にバラツキが生じやすくなる。
【００３３】
また、特開平2001-267562 号公報では、ゲート電極が汚染防止絶縁膜で覆われているので、ゲート電極及びシリコン基板上の非晶質シリコン膜をエッチングする際にゲート電極の幅にバラツキは生じ難いが、ゲート電極の周囲に膜質の異なる３種類の膜を形成し、さらに３種類の膜を別々にエッチングしなければならいので、工程が増える。しかも、ゲート電極の幅が非晶質シリコン膜によって実質的に広くなるので、複数のゲート電極の間の距離を縮めることができない。
【００３４】
以上のように、ポケット部を形成する際のイオン注入のマスクとして使用されるゲート電極の幅を従来の構造で制御することは難しいことがわかる。
【００３５】
本発明の目的は、ＭＯＳトランジスタのソース／ドレインに接続されるポケット領域を形成する際にマスクに使用されるゲート電極が安定した形状を保てる構造を有する半導体装置の製造方法を提供することにある。
【００３７】
【課題を解決するための手段】
上記した課題は、一導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の上面上と前記ゲート電極の上面上と側面上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜を異方性エッチングして前記ゲート電極の側面上に選択的に残す工程と、前記ゲート電極、前記第３の絶縁膜及び前記半導体基板のそれぞれの表面上に前記第３の絶縁膜と同じ材料からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜と材料が異なる第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、前記第２の絶縁膜をエッチングして前記ゲート電極の側方に残す工程と、前記第２の絶縁膜をマスクに使用して前記第３及び前記第１の絶縁膜を選択的にエッチングすることにより前記ゲート電極と前記第２の絶縁膜の間の領域に残すとともに、前記半導体基板の前記上面と前記第３、前記第１及び前記第２の絶縁膜との間にスペースを形成する工程と、前記ゲート電極の側方に残された前記第３、前記第１及び第２の絶縁膜と前記ゲート電極とを第１マスクに用いて、前記半導体基板の前記上面に対して斜め方向から一導電型不純物イオンを前記半導体基板内に注入して一導電型の第１及び第２のポケット領域を前記ゲート電極の下方の両側に形成する工程と、前記ゲート電極の側方に残された前記第３、前記第１及び第２の絶縁膜と前記ゲート電極とを第２マスクに用いて、前記半導体基板内に逆導電型不純物を導入することにより、前記半導体基板内で前記第１及び第２のポケット領域に別々に繋がるソース／ドレインの一部を構成する第１及び第２の逆導電型のエクステンション領域を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００３８】
本発明によれば、半導体基板との間にスペース（ノッチ）が形成される第１及び第２の絶縁膜をゲート電極の側面に形成してなるノッチ含有構造を採用している。
【００３９】
ゲート電極とその両側方の第１及び第２の絶縁膜を合わせた形状は、ノッチ型ゲート電極と類似の構造になる。その構造では、ノッチの高さをゲート電極の下のゲート絶縁膜の厚さよりも大きくすることにより、ゲート電極の側面の下部が露出する。
【００４０】
従って、ポケット領域を形成するための不純物イオンをゲート電極両側のノッチを通して半導体基板に斜め方向で注入すると、チャネル領域より下の所定の深さでチャネル領域よりも高不純物濃度のポケット領域が形成される。ポケット領域の不純物はチャネル領域と同じ導電型である。さらに、ポケット領域は、ソース／ドレインとなる逆導電型不純物拡散領域の端部に接合される。
【００４１】
また、マスクを使用した導電膜（例えば不純物含有シリコン膜）の１度のエッチングによってゲート電極の形状を決定することが可能になるので、ゲート電極は安定した形状になる。従って、ゲート電極を形成した後のゲート電極下部の等方性エッチングにより従来発生していたゲート長のバラツキが防止され、安定したトランジスタ特性が得られる。しかも、ゲート電極の底面と上面を実質的に同じ幅にすることが可能になるので、ゲート電極相互間の距離を従来のノッチ型ゲート電極よりも縮めることができる。
【００４２】
しかも、ゲート電極の両側に形成された第１及び第２の絶縁膜の下のノッチ部の横方向の深さは、第１及び第２の絶縁膜の膜厚の調整によって容易に制御できるので、ノッチ構造のバラツキをも防止できる。また、第１及び第２の絶縁膜を異なる材料から構成すると、第１の絶縁膜の膜厚制御によってノッチ部の高さを制御することができる。それら層は、互いに対して選択エッチングが可能な材料から形成される。
【００４３】
ノッチ部の高さと深さの制御は、ゲート電極下方の半導体基板内でのイオン注入によるポケット領域のプロファイルを決めることになる。ポケット領域が半導体基板中で浅い分布を生じないようにするためには、ノッチ部の高さとノッチ部の深さの制御は重要になる。最適な値は、ノッチ部の高さＨと深さＤのなす角度が、斜めイオン注入でウェーハ法線からの角度θ（ tanθ＝Ｄ／Ｈ）にほぼ等しい大きさにある。
【００４４】
また、ゲート電極及び半導体基板の表面に第１及び第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングによりゲート電極の側方に選択的に残した後に、第１の絶縁膜のみを等方性エッチングすることにより、第１及び第２の絶縁膜の下にノッチが形成される。これにより、ウェハ（基板）面内や疎密差のある領域においても均一な形状及び大きさのノッチ部を形成することができ、ノッチ部のウェハ面内でのばらつきが防止される。
【００４５】
従って、ノッチ含有構造をマスクに用いて行われる斜めイオン注入により半導体基板内に形成されるポケット領域の位置のばらつきが小さくなり、ウェハ上のパターンの粗密に影響されずに均一のトランジスタ特性が得られる。
【００４６】
しかも、絶縁膜の下のノッチ部の横方向の深さは、第１及び第２の絶縁膜の厚さ調整によって容易に制御できるので、ノッチ構造のバラツキをも防止できる。
【００４７】
また、ゲート電極の側面上に材料の異なる第１の絶縁膜と第２の絶縁膜を庇状に形成する場合に、第１の絶縁膜と同じ材料の第３の絶縁膜をゲート電極の側壁に選択的に予め形成し、その後に第１の絶縁膜、第２の絶縁膜を順に形成すると、第１の絶縁膜は第３の絶縁膜によってゲート電極の側面上での厚さを実質的に厚くすることが可能になって、ノッチを横方向に深くすることが容易になる。
【００４８】
さらに、ゲート電極の表面と半導体基板の上面に第１及び第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングしてゲート電極の両側方に選択的に残した後に、半導体基板の上の第１の絶縁膜を通して半導体基板内に不純物を導入してソース／ドレインを構成するエクステンション領域を形成し、ついで第１の絶縁膜を等方性エッチングして、ゲート電極側面上の第１及び第２の絶縁膜と半導体基板の上面との間にノッチを形成している。
【００４９】
これにより、エクステンション領域を形成するための不純物イオンを導入しない領域を覆っているレジストを除去する際に、半導体基板の表面は第１の絶縁膜により保護されているので、レジスト除去用のドライ処理や薬液処理によって半導体基板の表面が掘られたり荒れたりすることがない。
【００５０】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図８〜図１２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【００５１】
まず、図８(a) に示す構造を形成するまでの工程を説明する。
【００５２】
シリコン（半導体）基板１のうち活性領域Ａを囲む素子分離領域に溝１ａを形成し、その中を絶縁膜で埋め込むことにより、素子分離領域にＳＴＩ構造２を形成する。なお、素子分離領域にはＳＴＩ構造２の代わりに、ＬＯＣＯＳ法で形成した素子分離層、その他の素子分離構造を採用してもよい。
【００５３】
続いて、活性領域Ａに不純物をイオン注入することによりシリコン基板１にウェル３を形成する。ウェル３の形成は周知の技術であり、周知の方法のいずれによってウェル３を形成する。
【００５４】
なお、本実施形態では、シリコン基板１をｎ型とし、活性領域をｐ型として説明する。ウェル３を形成するために用いられるｐ型不純物として例えばボロンを用いる。なお、ｎ型のシリコン基板１にｎ型のウェルを形成しもよい。また、シリコン基板１をｐ型として、その活性領域にｎ型又はｐ型のウェルを形成してもよい。
【００５５】
次に、図８(b) に示すようにシリコン基板１の表面にゲート絶縁膜４を１〜２ｎｍの厚さに形成する。ゲート絶縁膜４は、Al2O3 、HfO2のような高誘電体膜、シリコン酸化物、シリコン窒化物又はその他の絶縁膜のいずれであってもよい。
【００５６】
続いて、ゲート絶縁膜４上にポリシリコン膜５ａを例えば１５０ｎｍの厚さにＣＶＤ法により成膜する。さらに、ポリシリコン膜５ａ上にフォトレジストＲを塗布し、その後にゲートパターニングのためにフォトレジストＲを露光、現像して、ゲート形状にする。
【００５７】
その後に、図８(c) に示すように、フォトレジストＲをマスクに使用してポリシリコン膜５ａをストレート形状、即ち断面矩形状にエッチングする。この場合に、エッチングガスとして例えばHBr/O2の混合ガスを使用するなど、ゲート絶縁膜４に対してポリシリコン膜５ａのエッチング選択比が高い条件でエッチングを行う。これにより、フォトレジストＲの下に残ったポリシリコン膜５ａをゲート電極５として使用する。ゲート電極５の幅（ゲート長）ｗを例えば３０〜１５０ｎｍとする。なお、ゲート電極３の下方であってウェル３の表面近傍はチャネル領域３ａとなる。
【００５８】
レジストＲを除去した後に、図９(a) に示すように、例えばＴＥＯＳをソースとして用いる減圧プラズマＣＶＤ法により、シリコン酸化膜（SiO2膜）６をゲート電極５及びシリコン基板１の上に１５ｎｍの厚さに形成する。SiO2膜６は、シリコン基板１上ではゲート絶縁膜４の膜厚よりも厚く形成される。
【００５９】
続いて、図９(b) に示すように、シラン（SiH4）とアンモニア(NH3) を用いてＣＶＤ法によりシリコン窒化膜(Si3N4膜）７を例えば５ｎｍの厚さでシリコン酸化膜６上に形成する。このシリコン窒化膜７を上側絶縁膜とし、シリコン酸化膜６を下側絶縁膜とすると、上側絶縁膜に対して下側絶縁膜を選択エッチングできるような材料によって上側絶縁膜及び下側絶縁膜を構成する。
【００６０】
続いて、図９(c) に示すように、シリコン基板１の上面に対して略垂直方向に異方性エッチングしてシリコン窒化膜７をゲート電極５の側壁に残す。
【００６１】
さらに、図１０(a) に示すように、０．５％ＨＦ（フッ酸）などの薬液を用いてシリコン酸化膜６を等方性エッチングする。この場合、ゲート電極５の側方のシリコン窒化膜７をマスクにしてシリコン酸化膜６をゲート電極５の側面上に選択的に残す。この場合、ゲート電極５の側方でシリコン酸化膜６とシリコン基板１の上面との間でゲート絶縁膜４の厚さより大きな高さを有するスペース８ａが形成されるようなエッチング条件とする。即ち、シリコン酸化膜６のうちシリコン窒化膜７に覆われている部分では薬液によりエッチングされないが、シリコン窒化膜７で覆われていない部分は等方的にエッチングされる。この場合、ウェットエッチングであるためゲート電極の粗密差や面内分布の影響を受けない。
【００６２】
なお、ゲート電極５とシリコン窒化膜７に対してエッチング選択比が高い条件でシリコン酸化膜６をエッチングする方法であればドライエッチングであってもよい。
【００６３】
以上のエッチングによってゲート電極５の上面と側面下部が露出する。
【００６４】
シリコン酸化膜６がシリコン基板１の表面から除去されることにより、ゲート電極５側面上のシリコン窒化膜７とシリコン基板１の間にもスペース８ａが形成される。なお、ゲート電極５の側面上に残ったシリコン酸化膜６及びシリコン窒化膜７をイオン注入制御膜８とする。ゲート電極５及びイオン注入制御絶縁膜８を一体と見れば、イオン注入制御絶縁膜８の下部に形成されたスペース８ａは図１(a) に示したノッチ部103aに該当する。従って、そのスペース８ａを以下にノッチ部ともいう。そのスペース８ａは、ゲート絶縁膜４の厚さ以上の高さを有している。
【００６５】
ところで、シリコン酸化膜６をウェットエッチングすると、ゲート絶縁膜４がゲート電極５の横方向からエッチングされ、ゲート電極５とシリコン基板１の間の耐圧が低下するおそれがある。その対策として、第一に、ＴＥＯＳを用いる減圧ＣＶＤ法でシリコン酸化膜６を形成すると、シリコン酸化膜６をウェットエッチングする際に高温酸化膜（ＨＴＯ）よりなるゲート絶縁膜４に対するエッチング選択比が取れる。第二に、シリコン酸化膜６としてゲート絶縁膜３とウェットエッチングレートの近い例えばＨＴＯ膜を用いる場合には、ウェットエッチングでノッチ部８ａを作成した後に、再度酸化雰囲気中でアニールを行って、ゲート電極５とシリコン基板１の間にゲート絶縁膜３となるシリコン酸化膜を形成する方法を採用する。
【００６６】
図１３に示すノッチ部８ａの横方向の深さＤと縦方向の高さＨはシリコン窒化膜７とシリコン酸化膜６の成長条件と膜厚に依存する。ノッチ部８ａの高さＨは、シリコン酸化膜６の膜厚により決まる。また、ノッチ部８ａの深さＤは、シリコン酸化膜６の成膜条件とシリコン窒化膜７の成膜条件によって決まる。成長圧力、温度、流量、ガス種等の成膜条件を調整することにより、例えばゲート電極５側面上の膜厚αとシリコン基板１上面上の膜厚βの比β／α（以下、カバレッジという。）を変えることができる。
【００６７】
次に、図１０(b) に示すように、ウェル３と同じ導電型の不純物、例えばボロンのようなｐ型不純物をシリコン基板１の上面に対して斜め方向からイオン注入する。この場合、ゲート電極５及びイオン注入制御膜８はノッチ構造のマスクとして機能する。
【００６８】
この場合、不純物イオンは、イオン注入制御絶縁膜８及びゲート電極５の両側ではｐ型不純物がシリコン基板１の表面から所定の深さにイオン注入される。また、ゲート電極５の下方では、イオン注入制御絶縁膜８の下のノッチ部８ａを通してシリコン基板１に所定の深さにイオン注入される。また、イオン注入制御絶縁膜８の下端の角に斜めに注入されたイオンの一部はイオン注入制御膜８を貫通する際にエネルギーを失ってその下のノッチ部８ａに至り、又はゲート電極５に吸収されてシリコン基板１には到達しない。
【００６９】
これにより、図５に示したと同様に、シリコン基板１内では、チャネル領域３ａよりもｐ型不純物濃度の高いポケット領域９が基板表面から所定の深さに形成される。即ち、ゲート電極５の下方においてポケット領域９はチャネル領域３ａよりも下に形成される。
【００７０】
次に、図１０(c) に示すように、ゲート電極５及びイオン注入制御膜８をマスクにして、砒素、リンのようなｎ型不純物をシリコン基板１に略垂直方向にイオン注入し、これによりシリコン基板１内のうちのゲート電極５の両側にソース／ドレインとなるｎ型のエクステンション領域１０ａを形成する。
【００７１】
ゲート電極５の下方では２つのｎ型のエクステンション領域１０ａが間隔をおいて形成され、それらの端部にはゲート電極５の下方でｐ型のポケット領域９が接合されている。
【００７２】
ｎＭＯＳトランジスタを形成する場合には、エクステンション領域１０ａ形成のためのイオン注入として例えば砒素イオン（As+ ）を加速エネルギー１０keV 、ドーズ量１×１０15cm-2、チルト角０゜で行い、ポケット部９形成のためのイオン注入として例えばホウ素イオン（B + ）を加速エネルギー１０keV 、ドーズ量１×１０13cm-2、チルト角２０゜程度の４方向で行う。これらのイオン注入は、ｎ型のウェルを同じマスクで覆って行われる。チルト角は、シリコン基板１表面の法線方向からの角度である。
【００７３】
なお、ｐＭＯＳトランジスタを形成する場合には、エクステンション領域１０ａ形成のためのイオン注入として例えばホウ素イオン（B + ）を加速エネルギー２keV 、ドーズ量１×１０15cm-2、チルト角０゜で行い、ポケット領域９形成のためのイオン注入として例えば砒素イオン（As+ ）を加速エネルギー５０keV 、ドーズ量１×１０13cm-2、チルト角２０゜程度の４方向で行う。これらのイオン注入は、ｐ型のウェルを同一マスクで覆って行われる。
【００７４】
それらの不純物イオン注入の後に、不純物を活性化するためにシリコン基板１を例えば９５０℃、１０秒でアニールする。
【００７５】
ところで、ノッチ構造において、チルト角２０°程度の斜め方向の角度からイオン注入を行うと、エクステンション領域１０ａ端部近傍の所望の領域にはイオンが注入されるが、ゲート電極５下方の注入したくない領域には、ノッチ構造のイオン注入制御膜８がオフセットとして利くことにより注入しなくすることができる。ノッチ構造のシリコン基板１の面内のバラツキやパターン疎密差によるバラツキがなくなると、斜め方向のイオン注入によるシリコン基板１のイオンの入り方が等しくなるため、トランジスタ特性のばらつきを小さくできる。
【００７６】
次に、図１１(a) に示すような構造を形成するまでの工程を説明する。
【００７７】
まず、ゲート電極５及びイオン注入制御膜８を覆うシリコン酸化膜をシリコン基板１の全面に１００ｎｍの厚さに形成する。シリコン酸化膜は、例えばＴＥＯＳを用いて減圧ＣＶＤ法により形成される。続いて、CHF3/Ar/O2等のガスを用いてシリコン酸化膜を略垂直方向にエッチングすることにより、ゲート電極５の側面上にのみ絶縁性のサイドウォールスペーサ１１として残す。
【００７８】
続いて、図１１(b) に示すように、ゲート電極５及びサイドウォールスペーサ１１をマスクにしてシリコン基板１にｎ型不純物をイオン注入してソース／ドレインのｎ型不純物高濃度領域１０ｂを形成する。例えば、ゲート電極５の下方のウェル３がｎ型である場合にはB + イオンを５keV 、５×１０15cm-2の条件で注入し、ウェル３がｐ型である場合にはリンイオン(P+ ) を２０keV 、５×１０15cm-2の条件で注入する。その後に、不純物活性化のために、シリコン基板１を１０００℃、５秒の条件でアニールする。
【００７９】
そのようなウェル３に対して逆導電型である不純物高濃度領域１０ｂとエクステンション領域１０ａによりＬＤＤ構造の不純物拡散領域１０が構成される。
【００８０】
これにより、シリコン基板１の各活性領域には、ゲート電極５、ソース／ドレインとなるＬＤＤ構造の不純物拡散領域１０、ポケット領域９を有するＭＯＳトランジスタが形成される。
【００８１】
次に、図１２(a) に示すように、チタン、コバルト、ニッケルなどの金属膜をシリコン基板１、ゲート電極５及びサイドウォールスペーサ１１の上に形成した後に、アニールによって金属膜とシリコンを合金化してゲート電極５及び不純物拡散領域１０の上にそれぞれシリサイド層１２ａ，１２ｂを形成する。その後に、未反応の金属膜を除去する。
【００８２】
さらに、図１２(b) に示すように、ゲート電極５を覆う層間絶縁膜１３をシリコン基板１の上に形成し、これをパターニングしてゲート電極５、不純物拡散層１０の上にそれぞれコンタクトホール１４ａ，１４ｂを形成し、さらにコンタクトホール１４ａ，１４ｂの中に導電性のプラグ１５ａ，１５ｂを形成する。その後に、層間絶縁膜１３の上に配線構造を形成することになるが、その詳細は省略する。
【００８３】
以上のような実施形態によれば、ゲート電極５自身の下部にノッチを形成するのではなくて、ゲート電極５の側面に形成したイオン注入制御膜８の下部にノッチ部８ａを形成している。
【００８４】
従って、ゲート電極５を異方性エッチングによりパターニングした後にその幅をウェット又はドライの等方性エッチングによって調整するといった従来技術を採用する必要はなくなり、シリコン基板１上に異方性エッチングのみで形成されるゲート電極５の面内分布を均一にすることができ、トランジスタの特性のバラツキを防止して安定させることができる。
【００８５】
そのようなゲート電極５及びイオン注入制御膜８をポケット領域９形成用のマスクとして使用すると、そのマスクは下部にノッチ部８ａを有する構造となるので、シリコン基板１に斜め方向から不純物をイオン注入してゲート電極５の両側のシリコン基板１内に形成される２つのポケット領域９はゲート電極５の下方では浅くならずに互いに接近することになる。
【００８６】
ところで、図１４に示すように、最密ゲートパターンにおいては、シリコン基板１面に対して斜め方向からのイオン注入は、イオン注入の際にマスクとして使用されるレジスト１６の高さや隣接ゲート電極５により阻害される場合もある。そのレジスト１６の高さは、ゲート電極５のよりも高い。
【００８７】
最密ゲートパターン領域では、 ゲート電極５のパターン面積を最少にする必要が有るため、レジスト１６とこれに最も近いゲート電極５との間の距離Ｌ1 は、 ゲ−ト電極５の高さの３倍以下のスペースしか確保することができない。従って、斜め方向からのイオン注入で使用できるシリコン基板１の法線からの注入角度θは４５°以下となる。
【００８８】
一方、上記したノッチ構造では、ノッチ部８ａの高さＨは、 シリコン酸化膜６の成膜厚により決まり、ノッチ部８ａの深さＤは、シリコン酸化膜６の成膜条件（カバレッジ）とシリコン窒化膜７の成膜条件( カバレッジ) によって決まることから、ゲート電極５側面上とシリコン基板１上面上において、シリコン酸化膜６の厚さがシリコン窒化膜７の厚さより厚くなるかほぼ等しいことが必要になる。  例えば、ゲート電極５下部の近傍を拡大して示した図１５に示すように、シリコン基板１上面上のシリコン酸化膜６の膜厚ｔ1 がゲート電極５側壁上のシリコン酸化膜６の膜厚ｔ2 よりも大幅に厚い場合（ｔ1 ＞＞ｔ2 ）には、シリコン窒化膜７をマスクにしてシリコン酸化膜６をエッチングする際に、シリコン窒化膜７の下でシリコン酸化膜６のエッチング残が生じやすくなって、ゲート電極５の下方のポケット領域９の形成位置にバラツキが生じる原因になる。
【００８９】
また、シリコン酸化膜６のカバレッジｔ1 ／ｔ2 が大きくなると、シリコン基板１上の複数のゲート電極５の疎密差によってシリコン酸化膜６の膜厚の基板上の分布が不均一になってノッチ部８ａの深さＤ及び高さＨにバラツキが生じる原因になるので、カバレッジの悪いシリコン酸化膜６の成長条件は採用できない。
【００９０】
なお、そのような理由から、特開2000−269500号公報の図２５で示される膜厚構成は、シリコン窒化膜の方がシリコン酸化膜より厚くなるので、ポケット領域を形成するためのマスクとしては採用できない。
【００９１】
ところで、シリコン基板１上面上のシリコン酸化膜６の膜厚ｔ1 とゲート電極５側壁上のシリコン酸化膜６及びシリコン窒化膜７の膜厚ｔ2 ，ｔ3 が適正に選択される場合には、次のような方法によって、シリコン酸化膜６によりゲート電極５側面の下部を覆うようにしてもよい。
【００９２】
まず、図９(b) に示したように、シリコン基板１上にゲート絶縁膜４を介してゲート電極５を形成した後に、ゲート電極５の表面とシリコン基板１の上面にシリコン酸化膜６を例えば１５ｎｍの厚さに形成し、ついでシリコン酸化膜６の上にシリコン窒化膜７を例えば５ｎｍの厚さに形成する。さらに、図９(c) に示したように、シリコン窒化膜７を略垂直方向に異方性エッチングしてシリコン窒化膜７をゲート電極５の側方に選択的に残す。この場合、シリコン酸化膜６はＴＥＯＳガスを用いて減圧ＣＶＤ法により成長される。
【００９３】
その後に、０．５％濃度フッ酸（ＨＦ）などの薬液を用いてシリコン酸化膜６をウェットエッチングする。
【００９４】
そのエッチングにおいて、図１６(a),(b) で拡大して示すように、初めはシリコン窒化膜７がマスクとなって、シリコン基板１上面における法線方向と水平方向に等しくシリコン酸化膜６のエッチングが進む。この場合、ＴＥＯＳを用いて減圧ＣＶＤ法により形成されたシリコン酸化膜６のフッ酸によるエッチング速度を０．１mm／秒とすると、厚さ１５ｎｍのシリコン酸化膜６を横方向にウェットエッチングするためには１５０秒かかる。
【００９５】
ところが、図１７(a) に示すように、ゲート電極５の下部側方に形成されるノッチ部８ａが深さが増すにつれて薬液はノッチ部８ａ内で交換されにくくなる。この結果、図１７(b) に示すようにノッチ部８ａの上と下でシリコン酸化膜６のエッチングレートが遅くなってしまう。特に、ノッチ部８ａの上部では、マスクとなるシリコン窒化膜７が薬液の供給を妨げるのでシリコン酸化膜６のエッチングレートが最も遅くなってしまう。
【００９６】
薬液によるシリコン酸化膜６のエッチングをさらに続けると、図１７(c) に示すように、ゲート電極５及びゲート絶縁膜４の側壁が露出し、さらにノッチ部８ａ内に薬液を供給し続けると、特に図に示しないがシリコン窒化膜７より下方に存在するゲート絶縁膜４がその側方から徐々にエッチングされることになる。
【００９７】
ゲート絶縁膜４がエッチングされるとＭＯＳトランジスタの特性が劣化するので、シリコン窒化膜７よりも下方においてシリコン酸化膜６のエッチングをゲート電極５の側面が露出しない状態で停止するのが好ましいことになる。この場合、ポケット領域９を形成するためのイオン注入の際に、図１７(a) 又は図１７(b) に示すように、シリコン基板１の法線に対するイオン注入Ｉ．Ｉの角度θが図１６(a) の膜厚で示される角度tan -1(t2 ＋t3)/t1よりも小さい場合には、図１７(a) に示したようにノッチ部８ａの側面が略Ｃ字状になるようにシリコン酸化膜６を残してもよい。
【００９８】
また、θ＝tan -1(t2 ＋t3)/t1となる場合には、図１７(b) に示したように、ノッチ部８ａの側方において、上が最も厚く下が最も薄くなるようにシリコン酸化膜６をゲート電極５の側方で残るようにエッチングを停止することが好ましい。図１６(b) に示す状態でエッチングを停止すれば、高温酸化膜よりなるゲート絶縁膜４が殆どエッチングされない。
【００９９】
なお、シリコン酸化膜６の成長のためには、反応ガスとしてＴＥＯＳ、酸素、ヘリウムを用い、基板温度を６００〜７００℃に設定し、減圧プラズマＣＶＤ法による。
【０１００】
ところで、ゲート電極５及びイオン注入制御膜８からなるノッチ構造８ａが完成した後に、シリコン窒化膜７を除去してイオン注入制御膜８をシリコン酸化膜６のみから構成してもよい。シリコン窒化膜７を除去する場合には、シリコン基板１の表面が荒れる場合があるので、シリコン窒化膜７を予め薄く形成しておいて、容易に除去できるようにしておく必要がある。また、シリコン窒化膜７を除去する場合、ノッチ部８ａの深さＤが変わり易くなるので、シリコン窒化膜７を薄く形成するとともにシリコン酸化膜６の膜厚を十分厚く取ってシリコン窒化膜７の除去の影響を少なくする必要がある。
【０１０１】
ＳＲＡＭ、ＤＲＡＭ、ＦｅＲＡＭ等の半導体装置においては、図１８(a) に示すように、メモリセル領域における１つの活性領域に上記したＭＯＳトランジスタを２つ形成する構造が採用されている。この場合、１つの活性領域において２つのゲート電極５の間には共通した不純物拡散領域１０が形成され、その不純物拡散領域１０からビット線コンタクトホール１４ｃが層間絶縁膜１３に形成される。ビット線コンタクトホール１４ｃ内には不純物含有シリコン又は金属からなるプラグ１５ｃが形成される。図１８(b) は、本実施形態に係るノッチゲート構造のゲート電極５とコンタクトホール１４ｃの距離Ｌ11を示す。
【０１０２】
一方、図１(a) に示したノッチ型のゲート電極１０３を使用する場合には、メモリセルの活性領域には図１９(a) に示すような構造となる。この場合、ノッチ型のゲート電極１０３ではその下部の幅よりも上部の幅が広くなっている。従って、従来のノッチ型のゲート電極１０３では、図１９(b) の拡大図に示すように、ゲート電極１０３の上部と下部ではビット線コンタクトホール１４ｃからの距離Ｌ21、Ｌ22が異なる。
【０１０３】
ゲート電極５，１０３とコンタクトホール１４ｃの距離は、ゲート電極５，１０３とコンタクトホール１４ｃの間の耐圧で決まる。即ち、希望する耐圧値でゲート電極５，１０３とコンタクト１４ｃの距離が決まる。ゲート電極５，１０３とコンタクトホール１４ｃの距離の差を従来のノッチ型ゲート電極１０３と本実施形態のノッチ構造のゲート電極５で比較する。
【０１０４】
従来のノッチ型ゲート電極１０３の底部の幅（ゲート長）が、本願実施形態のゲート電極５の底部の幅（ゲート長）と同じであっても、それらのゲート電極１０３，５の上部の幅は本願のゲート５よりも従来のノッチ型ゲート電極１０３の方が大きくなっている。従って、ゲート電極５，１０３の下部とコンタクトホール１４ｃとの距離は、本実施形態よりも従来の方が大きくなる。そのような従来のゲート電極については、特開２００１−２６７５６２号公報でも実質的に同じ構造になっている。
【０１０５】
従って、本実施形態では、ゲート電極５とコンタクトホール１４ｃ間の距離Ｌ11を、従来よりもノッチ部８ａ，103aの深さＤ程度縮小することができる。
【０１０６】
次に、実際に従来のゲート電極と本実施形態のゲート電極を作成したところ、従来型ノッチの作成方法ではノッチ103aの横方向の深さに３０％のバラツキが生じ、しかもパターンの密領域ではノッチ深さが左右対称でない傾向にある。これに対して、本実施形態のプロセスにより形成されたノッチ部８ａの横方向の深さＤは１５％にバラツキが従来よりも低減し、しかもノッチ部８ａの深さＤが左右対称になった。
（第２の実施の形態）
第１実施形態では、図１０(b) に示したように、ゲート電極５の側面に形成されるイオン注入制御膜８の下にノッチ部８ａを形成した後に、ノッチ部８ａを通してシリコン基板１内に斜め方向から不純物イオンを注入している。
【０１０７】
基板面の法線に対するイオン注入角度を大きくする場合に、図１３に示したようなノッチ部８ａの深さＤを高さＨよりも大きくすることが要求されることがある。
【０１０８】
ノッチ部８ａの深さＤは、ゲート電極５側面上でのシリコン酸化膜６の厚さとシリコン窒化膜７の厚さの和になる。また、ノッチ部８ａの高さＨは、ノッチ部８ａ以外のシリコン基板１上面でのシリコン酸化膜６の厚さとなる。
【０１０９】
ここで、ノッチ部８ａの深さＤを大きくするために、シリコン酸化膜６を厚く形成すると、同時に高さＨも高くなってしまう。
【０１１０】
これに対して、ノッチ部８ａの高さＨを抑えつつ深さＤを大きくするために、シリコン窒化膜７を厚く形成するとともにシリコン酸化膜６を薄くすることも可能である。
【０１１１】
しかし、シリコン窒化膜７を厚く形成すると、異方性エッチングによりゲート電極５側方に選択的に残されるシリコン窒化膜７が横方向に深くなってその下にエッチャントが入りにくくなる。この結果、ノッチ部８ａの形成が遅くなったりシリコン基板１の表面がエッチャントに長く曝されて荒れるおそれがある。
【０１１２】
そこで、ノッチ部８ａを低く且つ深くして、しかもノッチ部８ａの形成時間を短縮できる工程を以下に説明する。
【０１１３】
図２０〜図２２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図である。なお、図２０〜図２２において、図８〜図１１と同一符号は同一要素を示している。
【０１１４】
図２０(a) に示す構造を形成するまでの工程を説明する。
【０１１５】
まず、第１実施形態と同じ工程によってシリコン基板１のウェル領域３上にゲート絶縁膜４を介してゲート電極５を形成する。
【０１１６】
続いて、第１のシリコン酸化膜２５をゲート電極５の表面上とシリコン基板１の表面上に形成する。第１のシリコン酸化膜２５は、例えばＴＥＯＳガスを用いて減圧ＣＶＤ法により１０ｎｍの厚さに形成される。その厚さはゲート電極５の側面とシリコン基板１の上面においてほぼ同じである。
【０１１７】
次に、図２０(b) に示すように、反応性イオンエッチング（ＲＩＥ）法により第１のシリコン酸化膜２５を基板面に対して略垂直方向に異方性にエッチングして、第１のシリコン酸化膜２５をゲート電極５の側面上に選択的に残す。
【０１１８】
次に、図２０(c) に示すように、第１のシリコン酸化膜２５、ゲート電極５及びシリコン基板１の上に、第２のシリコン酸化膜２６を形成する。第２のシリコン酸化膜２６は、例えばＴＥＯＳガスを用いて減圧ＣＶＤ法により１５ｎｍの厚さに形成される。その厚さはゲート電極５の側方とシリコン基板１の上面においてほぼ同じである。この状態で、ゲート電極５側面の上ではシリコン酸化膜２５，２６の総厚は２５ｎｍとなる一方、ゲート電極５上面の上のシリコン酸化膜２６の総厚は１５ｎｍとなる。
【０１１９】
さらに、第２のシリコン酸化膜２６の上にプラズマＣＶＤ法によりシリコン窒化膜２７を形成する。シリコン窒化膜２７はほぼ一様に５ｎｍの厚さに形成される。
【０１２０】
次に、図２１(a) に示すように、ＲＩＥ法によりシリコン窒化膜２７を略垂直方向に異方性エッチングして、ゲート電極５の側方にのみ選択的に残すとともにゲート電極５上面とシリコン基板１上面のそれぞれの第２のシリコン酸化膜２６を露出させる。
【０１２１】
続いて、図２１(b) に示すように、０．５％ＨＦなどの薬液を用いて第１及び第２にシリコン酸化膜２５，２６をエッチングすると、シリコン窒化膜２７に覆われない領域の第２のシリコン酸化膜２６が等方性エッチングされる。この場合に、ゲート電極５側方のシリコン窒化膜２７の下では、薬液によって第２のシリコン酸化膜２６がエッチングされ、続いて第１のシリコン酸化膜２５がエッチングされる。これにより、ゲート電極５の両側では、シリコン基板１から離れたシリコン窒化膜２７の下にノッチ部８ａが形成される。また、ゲート電極５上面の上の第２のシリコン酸化膜２６も薬液により除去されてゲート電極５の上面が露出する。ノッチ部８ａが形成された段階で薬液のシリコン基板１への供給を停止する。
【０１２２】
これにより、ゲート電極５の両側面においては、第１及び第２のシリコン酸化膜２５，２６とシリコン窒化膜２７がイオン注入制御膜８として残り、イオン注入制御膜８とシリコン基板１の間にはノッチ部８ａが存在することになる。ノッチ部８ａの高さＨは第２のシリコン酸化膜２６の厚さに相当する約１５ｎｍとなる一方、その深さＤは第１及び第２のシリコン酸化膜２５，２６とシリコン窒化膜２７のゲート電極５側面上での総厚に相当する約３０ｎｍとなる。この結果、ゲート電極５の底面の縁部とイオン注入制御膜８の下面の縁部を結ぶ面の角度は、シリコン基板１上面の法線に対して約６０度となる。
【０１２３】
第１及び第２のシリコン酸化膜２５，２６の異方性エッチングは、ドライエッチングにより行ってもよい。しかし、薬液によるウェットエッチングを用いる場合には、ゲート電極の粗密差や基板上の面内分布の影響を受けない。
【０１２４】
なお、第１のシリコン酸化膜２５のエッチングは、第１実施形態で説明したように、ゲート電極５の側方に残された窒化シリコン膜２７よりも下において、ゲート電極５の側面に僅かに残る状態で停止してもよい。
【０１２５】
また、ノッチ部８ａにおいて、第２のシリコン酸化膜２６が過剰にエッチングされて、第２のシリコン酸化膜２６とシリコン基板１上面の間の距離が、第１のシリコン酸化膜２５とシリコン基板１上面の間の距離よりも大きくなっても、特に問題はない。
【０１２６】
次に、ソース／ドレインとなるエクステンション領域１０ａをシリコン基板１内に形成するために不純物がイオン注入され、ポケットポケット領域９をシリコン基板１内に形成するための不純物がイオン注入される。
【０１２７】
まず、図２１(c) 、図２２(a) に示すように、ゲート電極５及びイオン注入制御膜８をマスクに使用してシリコン基板１に不純物をイオン注入してエクステンション領域１０ａを形成する。
【０１２８】
上記した例では、ゲート電極５の底面の縁部とイオン注入制御膜８の下面の縁部の延長上の面の角度をシリコン基板１上面の法線に対して６０度としている。従って、ノッチ部８ａの深さＤを変更せずに、イオン注入の角度を変えるだけで、ゲート電極５に不純物を注入せずに、余裕をもってシリコン基板１に不純物をイオン注入注入できる。
【０１２９】
エクステンション領域１０ａは、ゲート電極５を構成するポリシリコン膜内と同じ導電型の不純物が導入される。ここで、ウェル３がｐ型であってエクステンション領域１０ａをｎ型にする場合と、ウェル３がｎ型であってエクステンション領域１０ａをｐ型にする場合では、それぞれのイオン注入角度が異なる。これは、シリコン基板１内にイオン注入されたｐ型不純物とｎ型不純物を活性化する際の拡散距離が異なるからである。しかも、ゲート電極５の直下からエクステンション領域１０ａの距離を自由に制御する必要がある。
【０１３０】
例えば、ｐ型のエクステンション領域１０ａを形成する場合には、シリコン基板１上面の法線に対して０〜７度の角度でホウ素イオンを加速度２keV 、ドーズ量１×１０15/cm2の条件でｎ型のウェル３内に注入する。その後に、ポケット領域９を形成するために、法線に対して１０〜３０度の角度で砒素イオンを加速度５０keV 、ドーズ量１×１０13/cm2の条件でｎ型のウェル３内に注入する。
【０１３１】
また、ｎ型のエクステンション領域１０ａを形成する場合には、法線に対して１０〜２０度の角度で砒素イオンを加速度１０keV 、ドーズ量２．５×１０14/cm2の条件でｐ型のウェル３内に注入する。その後に、ポケット領域９を形成するために、法線に対して１０〜３０度の角度でホウ素イオンを加速度１０keV 、ドーズ量１×１０13/cm2の条件でｐ型のウェル３内に注入する。
【０１３２】
それらの不純物イオン注入は、エクステンション領域１０ａとポケット領域９の不純物濃度分布について、ゲート電極５の両側での対称性を保つために４回、４方向に行われる。イオン注入の平面方向の角度は任意に選択される。
【０１３３】
法線に対する斜め方向からのイオン注入(I.I) の角度は、ゲート電極５側方の第１及び第２のシリコン酸化膜２５，２６とシリコン窒化膜２７の総幅や、隣接する他のゲート電極との間のスペースや、ゲート電極５の高さなどに依存する。例えば、第１及び第２のシリコン酸化膜２５，２６とシリコン窒化膜２７の総幅が０．０５μｍ、隣の別のゲート電極との間のスペース幅が０．４μｍ、ゲート電極５の高さが０．１μｍの場合には、不純物イオンの注入角度はシリコン基板１上面の法線に対する角度は７０度よりも小さくする必要がある。
【０１３４】
この後に、図２２(b) に示すように、第１実施形態と同じ方法によって、イオン注入制御膜８を覆う絶縁性のサイドウォールスペーサ１１をゲート電極５の両側に形成する。
【０１３５】
さらに、図２２(c) に示すように、第１実施形態に示したと同じ方法及び条件により、サイドウォールスペーサ１１とゲート電極５をマスクに使用して、ウェル３と逆導電型の不純物をウェル３内にイオン注入し、エクステンション領域１０ａに一部が重なる不純物高濃度領域１０ｂを形成してソース／ドレインとなる不純物拡散領域１０を形成し、さらに不純物活性化のためのアニールを行う。
【０１３６】
以上のような実施形態によれば、ゲート電極５の両側方には、第１及び第２のシリコン酸化膜２５，２６と窒化シリコン膜２７の厚さに相当する深さと、第２のシリコン膜２６の厚さに相当する高さを有するノッチ部８ａが形成されているので、斜め方向の不純物イオン注入に際してイオン注入角度の最適な大きさを選択する範囲が広がるので、不純物をシリコン基板１に注入する際にゲート電極５への不純物の注入を確実に避けることができる。
【０１３７】
そのようなノッチ部８ａは、ゲート電極５の側面にのみシリコン酸化膜を形成した後に、シリコン酸化膜とシリコン窒化膜を順に形成し、シリコン窒化膜を垂直方向に異方性エッチングし、さらに２層のシリコン酸化膜を選択的にエッチングできる条件で等方性エッチングを行うことにより形成される。従って、シリコン酸化膜の上に形成されるシリコン窒化膜の膜厚を厚くせずにノッチ部８ａの深さＤを深くすることができ、ノッチ部８ａを形成する際のエッチング用マスクとして機能するシリコン窒化膜２７の下でのシリコン酸化膜２５，２６のエッチングが容易になる。
（第３の実施の形態）
次に、本特許による別のノッチの作成の方法を示す。
【０１３８】
まず、第１実施形態に示した工程に沿って、シリコン基板１上にゲート電極５を形成し、さらに、図２３(a) に示すようにゲート電極５を覆うシリコン酸化膜６とシリコン窒化膜７をシリコン基板１上に順に形成する。それらの膜６，７の成長条件は第１実施形態と同様にする。
【０１３９】
次に、図２３(b) に示すように、シリコン酸化膜６とシリコン窒化膜７を基板面に対して略垂直方向に異方性エッチングして、ゲート電極５の側部にイオン注入制御膜８として残す。
【０１４０】
イオン注入制御膜８の下端にはシリコン酸化膜６が露出しているので、図２３(c) に示すように、シリコン窒化膜７をマスクにして０．５％ＨＦの薬液でウェットエッチングして、ゲート電極５の側面上のシリコン酸化膜６及びシリコン窒化膜７とシリコン基板との間にノッチ（スペース）１８ａを形成する。これにより、本実施形態のイオン注入制御膜１８は、第１実施形態のイオン注入制御膜８と形状が類似になる。
【０１４１】
本実施形態におけるノッチ部１８ａ形成のためのシリコン酸化膜６のエッチングは、ノッチ部１８の深さ方向のみに必要なので、第１実施形態よりもエッチング効率が高く、シリコン酸化膜６のエッチング残渣は発生しにくい。
【０１４２】
以上のように、ノッチ部１８ａを有するイオン注入制御膜１８を形成した後に、第１実施形態と同じ条件でエクステンション注入とポケット注入を行う。さらに、その後の工程は第１実施形態と同じになるので説明を省略する。
（第４の実施の形態）
ＭＯＳトランジスタが微細化されてくるに伴って、ＭＯＳトランジスタのゲート電極の幅を５０ｎｍ以下とし、またソース／ドレインとなるエクステンション領域も３０ｎｍ程度まで浅くすることが要求されている。
【０１４３】
また、ポケット注入技術が採用されるＭＯＳトランジスタにおいては、エクステンション領域のためのイオン注入とポケット領域形成のためのイオン注入と不純物高濃度領域を形成するためのイオン注入が必要となる。しかも、同一のシリコン基板１にｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを形成することを考え合わせると、６回の不純物イオン注入工程が必要となる。
【０１４４】
ｐ型ＭＯＳトランジスタを形成するための不純物イオン注入の際にはｎ型ＭＯＳトランジスタ形成領域をレジストで覆い、その逆にｎ型ＭＯＳトランジスタを形成するための不純物イオン注入の際にはｐ型ＭＯＳトランジスタ形成領域をレジストで覆うことにより、不純物イオンの打ち分けを行っている。
【０１４５】
ところで、上記した実施形態でも説明したがしたが、エクステンション領域の形成のための不純物イオン注入のドーズ量は、ポケット領域の形成のための不純物イオン注入のドーズ量に比べて高くなっている。例えば、エクステンション領域形成のための不純物イオン注入のドーズ量は、１×１０15/cm2〜２×１０15/cm2であり、ポケット領域形成のための不純物イオン注入のドーズ量はそれよりも２桁程度小さくなる。
【０１４６】
従って、エクステンション領域を形成するための不純物イオン注入の際に、シリコン基板の一部領域を覆っているレジストにも高濃度で不純物が注入される。これによりレジストが変質して剥離が難しくなるので、シリコン基板上からレジストを除去するために、一般的にはドライとウェットの２工程を経ている。
【０１４７】
そのようなレジスト除去方法によれば、ゲート電極の両側で露出されているエクステンション領域の表面が化学反応により浸食されて１０ｎｍ程度の深さで掘られてしまうために、エクステンション領域が薄くなりすぎて、エクステンション領域のコンダクタンスが小さくなってしまう。
【０１４８】
そこで、そのようなレジスト剥離の際に生じるエクステンション領域の薄層化を防止する方法を以下に説明する。
【０１４９】
図２４〜図２７は、本発明の第４実施形態の半導体装置の製造工程を示す断面図である。
【０１５０】
図２４(a) に示す構造を形成するまでの工程を説明する。
【０１５１】
まず、第１実施形態に示した方法により、ｎ型又はｐ型のシリコン基板１において活性領域を囲むＳＴＩ構造（素子分離構造）２を形成する。続いて、ｎ型ＭＯＳトランジスタを形成しようとする活性領域にｐ型不純物、例えばホウ素をイオン注入することによりシリコン基板１にｐウェル３Ａを形成してする。続いて、ｐ型ＭＯＳトランジスタを形成しようとする活性領域にｎ型不純物、例えば砒素をイオン注入することによりシリコン基板１にｎウェル３Ｂを形成する。ｐウェル３Ａ、ｎウェル３Ｂの形成は周知の技術であり、周知の方法のいずれによって形成される。なお、ｐウェル３Ａを形成する際にはｐ型ＭＯＳトランジスタ形成領域をレジスト（不図示）で覆う一方、ｎウェル３Ｂを形成する際にはｎ型ＭＯＳトランジスタ形成領域を別のレジスト（不図示）で覆う。
【０１５２】
次に、第１実施形態に示したような高温酸化膜よりなるゲート絶縁膜４をシリコン基板１の表面に１〜２ｎｍの厚さに形成する。さらに、ゲート絶縁膜４上にポリシリコン膜を例えば１５０ｎｍの厚さにＣＶＤ法により成膜した後に、ポリシリコン膜をフォトリソグラフィー法によりパターニングしてｐウェル３Ａの上にゲート電極５ａを形成し、同時にｎウェル３Ｂの上にゲート電極５ｂを形成する。ｐウェル３Ａ上のゲート電極５ａを構成するポリシリコン膜にはｎ型不純物として例えばリンが導入されている。また、ｎウェル３Ｂ上のゲート電極５ｂを構成するポリシリコン膜にはｐ型不純物として例えばホウ素が導入されている。それらのポリシリコン膜の不純物導入は、ポリシリコン膜のパターニング前にレジストを用いてｎ型とｐ型が選択される。
【０１５３】
その後に、例えばＴＥＯＳをソースとして用いる減圧プラズマＣＶＤ法により、シリコン酸化膜（SiO2膜）３１をゲート電極５Ａ，５Ｂ及びシリコン基板１の上に１５ｎｍの厚さに形成する。SiO2膜３１は、シリコン基板１上ではゲート絶縁膜４の膜厚よりも厚く形成される。
【０１５４】
続いて、シラン（SiH4）とアンモニア(NH3) を用いてＣＶＤ法によりシリコン窒化膜(Si3N4膜）３２を例えば５ｎｍの厚さでシリコン酸化膜３１上に形成する。このシリコン窒化膜３２を上側絶縁膜とし、シリコン酸化膜３１を下側絶縁膜とすると、上側絶縁膜に対して下側絶縁膜を選択エッチングできるような材料によって上側絶縁膜及び下側絶縁膜を構成する。
【０１５５】
続いて、図２４(b) に示すように、シリコン基板１の上面に対して略垂直方向に異方性エッチングしてシリコン窒化膜３２をゲート電極５Ａ，５Ｂの側方に選択的に残す。
【０１５６】
次に、図２４(c) に示すように、シリコン基板１のうちｎウェル３Ｂをレジスト３３により選択的に覆う。そして、ゲート電極５ａとその側方のシリコン窒化膜３２及びシリコン酸化膜３１をマスクに用いて、シリコン基板１表面上のシリコン酸化膜３１を通してｐウェル３Ａ内にｎ型不純物を注入することにより深さ３０ｎｍのｎ型のエクステンション領域４０を形成する。ｎ型のエクステンション領域４０を形成のためのイオン注入として例えば砒素イオン（As+ ）を加速エネルギー４keV 、ドーズ量１×１０15cm-2、チルト角０゜で行う。
【０１５７】
続いて、図２５(a) に示すように、レジスト３３を酸素アッシングし、続いてレジスト３３の残り分をウェットにより除去する。この場合、ｐウェル３Ａはシリコン酸化膜３１に覆われて保護されているので、ｐウェル３Ａ内のエクステンション領域４０の表面が酸素アッシング処理及びウェット処理に曝されることがなく化学反応により掘られない。
【０１５８】
次に、図２５(b) に示すように、シリコン基板１のうちｐウェル３Ａをレジスト３４により選択的に覆う。そして、ゲート電極３ｂとその側方のシリコン窒化膜３２及びシリコン酸化膜３１をマスクにして、シリコン基板１表面上のシリコン酸化膜３１を通してｎウェル３Ｂ内にｐ型不純物イオンを注入することにより深さ３０ｎｍ程度のｐ型のエクステンション領域４１を形成する。ｐ型のエクステンション領域４１を形成のためのイオン注入として例えばホウ素イオン（B + ）を加速エネルギー０．５keV 、ドーズ量１×１０15cm-2、チルト角０゜で行う。  続いて、図２５(c) に示すように、レジスト３４を酸素アッシングし、続いてレジスト３４の残り分をウェットにより除去する。この場合も、ｎウェル３Ｂはシリコン酸化膜３１に覆われて保護されているので、ｎウェル３Ｂ内のエクステンション領域４１の表面が化学反応により掘られない。
【０１５９】
次に、図２６(a) に示すように、０．５％ＨＦ（フッ酸）などの薬液を用いてシリコン酸化膜３１を等方性エッチングする。この場合、ゲート電極５ａ，５ｂの側方のシリコン窒化膜３２をマスクにしてシリコン酸化膜３１をゲート電極５ａ，５ｂの側面上に選択的に残す。この場合、ゲート電極５ａ，５ｂの側方でシリコン酸化膜３１及びシリコン窒化膜３２とシリコン基板１の上面との間でゲート絶縁膜４の厚さより大きな高さを有するスペースが形成されるようなエッチング条件とする。即ち、シリコン酸化膜３１のうちシリコン窒化膜３２に覆われている部分では薬液によりエッチングされないが、シリコン窒化膜３２で覆われていない上下部分は等方的にエッチングされる。この場合、ウェットエッチングであるためゲート電極５ａ，５ｂの粗密差や面内分布の影響を受けない。
【０１６０】
なお、ゲート電極５ａ，５ｂとシリコン窒化膜３２に対してエッチング選択比が高い条件でシリコン酸化膜３１をエッチングする方法であればドライエッチングであってもよい。
【０１６１】
以上のエッチングによってシリコン基板１の上面とゲート電極５ａ，５ｂの上部とゲート電極５ａ，５ｂの下部側面が露出する。
【０１６２】
シリコン酸化膜３１がシリコン基板１の表面から除去されることにより、ゲート電極５ａ，５ｂの側面上に残ったシリコン窒化膜３２及びシリコン酸化膜３１はイオン注入制御膜８となり、イオン注入制御膜８の下のスペースはノッチ部８ａとなる。
【０１６３】
次に、図２６(b) に示すようにｎウェル３Ｂをレジスト３５で覆う。続いて、ｐウェル３Ａと同じ導電型の不純物、例えばホウ素のようなｐ型不純物をシリコン基板１の上面に対して斜め方向からイオン注入する。この場合、ゲート電極５ａ及びイオン注入制御膜８はノッチ構造のマスクとして機能する。
【０１６４】
ｐ型不純物イオンは、イオン注入制御絶縁膜８及びゲート電極５ａの両側ではｐウェル３Ａの表面から所定の深さにイオン注入され、また、イオン注入制御絶縁膜８の下のノッチ部８ａを通してｐウェル３Ａ内に所定の深さにイオン注入される。ホウ素イオン（B + ）の注入条件として、加速エネルギー１０keV 、ドーズ量１×１０13cm-2、チルト角２０゜程度の４方向で行う。チルト角は、シリコン基板１表面の法線方向からの角度である。
【０１６５】
これにより、第１実施形態と同様に、ｐウェル３Ａ内では、２つのｎ型のエクステンション領域４０の間の表層よりも不純物濃度の高いｐ型のポケット領域４２が基板表面から所定の深さに形成される。
【０１６６】
続いて、ｎウェル３Ｂ上のレジスト３５を酸素アッシングによって除去する。この場合にも、ポケット領域４１形成用のイオン注入はドーズ量が低いのでレジスト３５の変質が抑えられる。従って、酸素アッシングの時間は、エクステンション領域４０，４１形成後のレジスト除去に比べて時間が短く、しかも薬液によりレジスト３５を除去する必要がなく、ｐウェル３Ａが殆ど掘られない。
【０１６７】
次に、図２７(a) に示すようにｐウェル３Ａをレジスト３６で覆う。続いて、ｎウェル３Ｂと同じ導電型の不純物、例えば砒素のようなｎ型不純物をシリコン基板１の上面に対して斜め方向からイオン注入する。この場合、ゲート電極５ｂ及びイオン注入制御膜８はノッチ構造のマスクとして機能する。
【０１６８】
ｎ型不純物イオンは、イオン注入制御絶縁膜８及びゲート電極５ｂの両側ではｎウェル３Ｂの表面から所定の深さにイオン注入され、また、イオン注入制御絶縁膜８の下のノッチ部８ａを通してｎウェル３Ｂ内に所定の深さにイオン注入される。砒素イオン（As+ ）の注入条件として、加速エネルギー5 ０keV 、ドーズ量１×１０13cm-2、チルト角２０゜程度の４方向で行う。
【０１６９】
これにより、第１実施形態と同様に、n ウェル３Ｂ内では、２つのｎ型のエクステンション領域４１の間の表層よりも不純物濃度の高いｎ型のポケット領域４３が基板表面から所定の深さに形成される。
【０１７０】
続いて、ｐウェル３Ａ上のレジスト３６を酸素アッシングによって除去する。この場合にも、ポケット領域４３形成用のイオン注入はドーズ量が低いのでレジスト３６の変質が抑えられる。従って、酸素アッシングの時間は、エクステンション領域４０，４１形成後のレジスト除去に比べて時間が短く、しかも薬液によりレジスト３６を除去する必要がなく、ｎウェル３Ｂの表面が殆ど掘られない。
【０１７１】
それらの不純物イオン注入の後に、不純物を活性化するためにシリコン基板１を例えば９５０℃、１０秒でアニールする。
【０１７２】
次に、図２７(b) に示すような構造を形成するまでの工程を説明する。
【０１７３】
まず、ゲート電極５ａ，５ｂ及びイオン注入制御膜８を覆うシリコン酸化膜をシリコン基板１の全面に１００ｎｍの厚さに形成する。シリコン酸化膜を略垂直方向にエッチングすることにより、ゲート電極５ａ，５ｂのそれぞれの側面上にのみ絶縁性のサイドウォールスペーサ４５として残す。
【０１７４】
続いて、ｎウェル３Ｂをレジスト（不図示）で覆いながら、ゲート電極５ａ及びその両側のサイドウォールスペーサ４５をマスクに使用し、ｐウェル３Ａ内にｎ型不純物イオン、例えばをリンイオン(P+ ) を２０keV 、５×１０15cm-2の条件で注入してソース／ドレインとなるｎ型の不純物高濃度領域４６を形成する。
【０１７５】
レジスト除去後に、ｐウェル３Ａを別のレジスト（不図示）で覆いながら、ゲート電極５ｂ及びその両側のサイドウォールスペーサ４５をマスクに使用し、ｎウェル３Ｂ内にｐ型不純物イオン、例えばをB + イオンを５keV 、５×１０15cm-2の条件で注入してソース／ドレインとなるｐ型の不純物高濃度領域４７を形成する。
【０１７６】
その後に、不純物活性化のためにシリコン基板１を１０００℃、５秒の条件でアニールする。
【０１７７】
これにより、シリコン基板１のｐウェル３Ａには、ゲート電極５ａ、ソース／ドレインとなるエクステンション領域４０、不純物高濃度拡散領域４６、ポケット領域４２を有するｎ型ＭＯＳトランジスタが形成される。また、シリコン基板１のｎウェル３Ｂには、ゲート電極５ｂ、ソース／ドレインとなるエクステンション領域４１、不純物高濃度拡散領域４７、ポケット領域４３を有するｐ型ＭＯＳトランジスタが形成される。
【０１７８】
この後に、第１実施形態と同様に、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタを覆う層間絶縁膜を形成し、層間絶縁膜の上に配線を形成するがその詳細は省略する。
【０１７９】
以上のように、本実施形態では、エクステンション領域４０，４１を形成した後に、ゲート電極５の側方のシリコン窒化膜３２をマスクにしてシリコン酸化膜３１を等方エッチングするようにしている。
【０１８０】
従って、ｎ型のエクステンション領域４０を形成する際にシリコン基板１の上に形成されたレジスト３３を除去する場合、又は、ｐ型のエクステンション領域４１を形成する際にシリコン基板１の上に形成されたレジスト３４を除去する場合のそれぞれにおいて、シリコン基板１はシリコン酸化膜３１によってレジスト除去のドライ雰囲気や薬液から防御されて掘られることはない。従って、適正な深さにエクステンション領域４０，４１が形成されるので、ＭＯＳトランジスタのコンダクタンスが高く維持される。
（その他の実施の形態）
上記した実施形態の例では、ゲート電極５（５ａ，５ｂ）をポリシリコンから形成し、イオン注入制御膜８としてシリコン酸化膜６（２５，２６，３１）とシリコン窒化膜７（２７，２３）の例を記述したが、それらの材料に限定されるものではない。即ち、イオン注入制御膜８を構成する膜をエッチングする際にゲート電極５に対してエッチング選択比が高くなるようにそれぞれの材料を選択すればよい。
【０１８１】
また、ゲート電極５を構成する材料として、ポリシリコンの代わりにW ，Mo，Tiを含む金属及びTiN 等の化合物などの導電材を用いても良い。なお、イオン注入制御膜８を構成するシリコン窒化膜７の代わりに、酸化窒化シリコン（ON）膜や炭化シリコン（SiC ）膜を用いてもよい。
【０１８２】
さらに、上記した例では、ゲート電極５の側面に形成したイオン注入制御膜８をシリコン酸化膜６とシリコン窒化膜７によって構成したが、ゲート電極５及びシリコン基板１に対して選択的にエッチングできる材料、例えば金属膜からイオン注入制御膜８を形成してもよい。金属材料からイオン注入制御膜８を形成しても、ゲート電極５のゲート長は形成時に既に決定されているので、ゲート電極５のゲート長が変わることはないし、むしろ、ゲート電極５の電気抵抗を低減するという利点がある。ただし、図１６(a) に示す構造の場合には耐圧を考慮するとイオン注入制御膜８は絶縁材料から形成されることが好ましい。
【０１８３】
なお、ゲート電極の側面に多層構造のサイドウォールを形成することが、特開2000−269500号公報、特開平9 −213941号公報に記載されている。しかし、それらのサイドウォールは、ゲート電極の下部を露出するような形状になっていないので、ポケットを形成するためのイオン注入の際のマスクとして使用することはできない。
（付記１）一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側面上に順に形成されて異なる材料からなる第１及び第２の絶縁膜から形成され、且つ前記第１及び第２の絶縁膜の下面が前記半導体基板の上面との間に前記ゲート絶縁膜の厚さ以上のスペースを有する絶縁性のイオン注入制御膜と、
前記半導体基板内のうち前記ゲート電極の両側方に形成されてソースとドレインとなる第１及び第２の逆導電型不純物拡散層と、
前記第１及び第２の逆導電型不純物拡散層の間であって前記ゲート電極の下方に形成される一導電型のチャネル領域と、
前記ゲート電極の下方の前記半導体基板内において前記第１及び第２の逆導電型不純物拡散層のそれぞれの端部に接合され且つ前記チャネル領域よりも一導電型不純物濃度が高い第１及び第２の一導電型のポケット領域と
を有することを特徴とする半導体装置。
（付記２）前記ソースから前記ドレインの方向に沿った前記ゲート電極の断面は略四角形であることを特徴とする付記１に記載の半導体装置。
（付記３）前記ゲート電極と前記第２の絶縁膜の間の第１の絶縁膜は、前記スペースの側方で前記ゲート電極の側面を覆い且つ前記スペースの上よりも前記スペースの側方で薄くなっていることを特徴とする付記１に記載の半導体装置。
（付記４）前記第１絶縁膜は、前記第２絶縁膜の厚さに比べて等しいか又は厚いことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記イオン注入制御膜のうち前記ゲート電極の側面上の前記第１の絶縁膜は、二層構造であって、前記スペースの高さよりも厚いことを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記第１の絶縁膜はシリコン酸化膜とシリコン窒化膜のいずれか一方であり、前記第２の絶縁膜はそれらの他方であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記ゲート電極の側方には前記イオン注入制御膜の上に形成される絶縁性サイドウォールスペーサがさらに形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）一導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の上面上と前記ゲート電極の上面上と側方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と材料が異なる第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第２の絶縁膜をエッチングして前記ゲート電極の側方に残す工程と、
前記第２の絶縁膜をマスクに使用して前記第１の絶縁膜を選択的にエッチングすることにより前記ゲート電極と前記第２の絶縁膜の間の領域に残すとともに、前記半導体基板の前記上面と前記第１及び前記第２の絶縁膜との間にスペースを形成する工程と、
前記ゲート電極の側方に残された前記第１及び第２の絶縁膜と前記ゲート電極とを第１マスクに用いて、前記半導体基板の前記上面に対して斜め方向から一導電型不純物イオンを前記半導体基板内に注入して一導電型の第１及び第２のポケット領域を前記ゲート電極の下方の両側に形成する工程と、
前記ゲート電極の側方に残された前記第１及び第２の絶縁膜と前記ゲート電極とを第２マスクに用いて、前記半導体基板内に逆導電型不純物を導入することにより、前記半導体基板内で前記第１及び第２のポケット領域に別々に繋がりソース／ドレインとなる第１及び第２の逆導電型不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）前記第１の絶縁膜膜の厚さは、前記第２の絶縁膜の厚さと比較して等しいか又は厚いことを特徴とする付記８に記載の半導体装置。
（付記１０）前記第１の絶縁膜は、シリコン酸化膜とシリコン窒化膜のいずれか一方であり、前記第２の絶縁膜はそれらの他方であることを特徴とする付記８又は付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記ゲート電極の形成後であって前記第１の絶縁膜を形成する前の工程であって、
前記半導体基板の前記上面に前記第１の絶縁膜と同じ材料からなる第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を異方性エッチングして前記ゲート電極の側面上に選択的に残す工程と
を有することを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記半導体基板の前記上面に対する前記スペースの高さは、前記第１の絶縁膜の膜厚に相当し、
前記スペースの前記半導体基板の前記上面に平行な方向の深さは、前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜の前記ゲート電極の前記側面上の厚さの合計であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第２の絶縁膜をエッチングして前記スペースを形成する前の工程であって、
前記ゲート電極と前記ゲート電極の側方の前記第１及び第２の絶縁膜を第３マスクに使用して、前記半導体基板の前記上面上の前記第２の絶縁膜を通して前記半導体基板内に逆導電型不純物をイオン注入して前記ソース／ドレインの一部を構成する第１及び第２のエクステンション領域を形成する工程を有することを特徴とする付記８乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１４）前記スペースは、薬液を使用して前記第１の絶縁膜をウェットエッチングすることによ形成されることを特徴とする付記８乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記ゲート電極は、断面形状が四角に形成されることを特徴とする付記８乃至付記１４のいずれかに記載の半導体装置。
（付記１６）前記逆導電型不純物拡散領域を導入する前に、前記ゲート電極の両側において前記第１及び第２の絶縁膜を覆い且つ前記スペース内に埋め込まれる絶縁性サイドウォールスペーサを形成して前記第２マスクの一部とする工程をさらに有することを特徴とする付記８乃至付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７）半導体基板内の一導電型領域上と逆導電型領域上にそれぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極及び前記半導体基板のそれぞれの表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を前記第１の絶縁膜の上に形成する工程と、
前記第２の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極と前記第２のゲート電極のそれぞれの両側方に前記第２の絶縁膜を選択的に残す工程と、
前記第２のゲート電極及び前記逆導電型領域を第１のレジストにより覆う工程と、
前記第１のゲート電極と前記第１のゲート電極の両側方の第１及び第２の絶縁膜をマスクとして、前記第１の絶縁膜を通して逆導電型不純物イオンを前記一導電型領域内に注入してソース／ドレインとなる逆導電型の第１及び第２のエックステンション領域を前記ゲート電極の下方の両側に形成する工程と、
前記第１のレジストを前記半導体基板の上から除去する工程と、
前記第１の絶縁膜を選択的にエッチングすることにより、前記第１のゲート電極と前記第２のゲート電極のそれぞれの両側面上に前記第１の絶縁膜を残すとともに、前記第１及び第２のゲート電極のそれぞれの側方において前記半導体基板の上面と前記第１及び前記第２の絶縁膜との間に第１のスペースと第２のスペースを形成する工程と、
前記逆導電型領域上と前記第２のゲート電極を第２のレジストにより選択的に覆う工程と、
前記第１のゲート電極と前記第１のゲート電極の前記両側面上の前記第１及び第２の絶縁膜とをマスクに用いて、前記半導体基板の前記上面に対して斜め方向から前記第１のスペースを通して一導電型不純物イオンを前記一導電型領域内に注入することにより、前記第１及び第２のエクステンション領域の端部にそれぞれ接続される一導電型の第１及び第２のポケット領域を形成する工程と、
前記一導電型不純物イオンが注入された前記第２のレジストを除去する工程とを有することを特徴とする半導体装置の製造方法。
（付記１８）前記第１のレジストは、ドライアッシング処理と薬液処理によって除去されることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記第２のレジストは、ドライアッシング処理と薬液処理のいずれかによって除去されることを特徴とする付記１６乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記第１及び第２のゲート電極のそれぞれの両側において前記スペースの上の第１及び第２の絶縁膜を覆う絶縁性サイドウォールスペーサを前記第１及び第２のゲート電極のそれぞれの両側方に形成する工程と、
前記逆導電型領域及び前記第２のゲート電極を第３のレジストによって選択的に覆う工程と、
前記サイドウォールスペーサ及び前記第１のゲート電極をマスクに使用して、前記一導電型領域内に逆導電型不純物を導入して前記ソース／ドレインの一部を構成する逆導電型不純物高濃度領域を形成する工程とをさらに有することを特徴とする付記８乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１８４】
【発明の効果】
以上述べたように本発明によれば、半導体基板との間にスペース（ノッチ）が形成される第１及び第２の絶縁膜をゲート電極の側面に形成してなるノッチ含有構造を採用しているので、そのノッチ含有構造をマスクに使用して不純物を半導体基板内に斜め方向にイオン注入すると、そのイオン注入によって形成される高濃度不純物領域（ポケット領域）がチャネル領域から離れて所定の位置に形成することができる。
【０１８５】
そのゲート電極は１度のパターニングによって形成できるので、等方性エッチングを経ることによって発生するゲート長のバラツキの発生が防止され、トランジスタ特性を安定にすることができる。しかも、ゲート電極の底面と上面を実質的に同じ幅にすることが可能になるので、ゲート電極相互間の距離を従来のノッチ型ゲート電極よりも縮めることができる。
【０１８６】
しかも、絶縁膜の下のノッチ部の横方向の深さは、第１及び第２の絶縁膜の厚さ調整によって容易に制御できるので、ノッチ構造のバラツキをも防止できる。また、ノッチ部の上の絶縁膜を材料の異なる複数の層構造にすることにより、絶縁膜の厚さの調整によってノッチ部の高さと深さを制御することができる。ゲート電極の側面のノッチの上に材料の異なる第１の絶縁膜と第２の絶縁膜を庇状に形成する場合に、第１の絶縁膜と同じ材料の第３の絶縁膜をゲート電極の側壁に選択的に形成し、その後に第１の絶縁膜、第２の絶縁膜を順に形成すると、第１の絶縁膜は第３の絶縁膜によってゲート電極の側面上での厚さを実質的に厚くすることが可能になって、ノッチを横方向に深くすることが容易になる。
【０１８７】
また、ノッチの上の絶縁膜を二層構造にすることにより、第２の絶縁膜を略垂直方向の異方性エッチングによりゲート電極の側方に残した後に、第１の絶縁膜をのみをウェットエッチングにより除去することで、ウェハ（基板）面内や疎密差のある領域においても均一な形状及び大きさのノッチを形成することができ、ウェハ面内でのノッチのばらつきを防止できる。これにより、ノッチ含有構造をマスクに用いて行われる斜めイオン注入により高濃度不純物領域の形成位置のばらつきも小さくなり、ウェハ上のパターンの粗密に影響されずに均一のトランジスタ特性を得ることができる。
【０１８８】
さらに、ゲート電極の表面と半導体基板の上面に第１及び第２の絶縁膜を形成した後に、第２の絶縁膜を異方性エッチングしてゲート電極の両側方に選択的に残した後に、半導体基板の上の第１の絶縁膜を通して半導体基板内に不純物を導入してソース／ドレインを構成するエクステンション領域を形成し、その後に第１の絶縁膜を等方性エッチングして、ゲート電極側面上の第１及び第２の絶縁膜と半導体基板の上面との間にノッチを形成している。これにより、エクステンション領域を形成するための不純物イオンを導入したくない領域を覆っているレジストを除去する際に、半導体基板の表面は第１の絶縁膜により保護されているので、レジスト除去用のドライ処理や薬液処理による半導体基板の掘られや荒れを防止することができる。
【図面の簡単な説明】
【図１】図１は、従来のノッチ型ゲート電極を有するＭＯＳトランジスタの形成方法を示す断面図である。
【図２】図２(a),(b) は、一般的なゲート電極をマスクに用いてポケット形成用のイオン注入状態を示す断面図である。
【図３】図３は、図２(a),(b) に示すイオン注入を用いた場合のＭＯＳトランジスタ内の不純物濃度分布を示す図である。
【図４】図４(a),(b) は、ノッチ型ゲート電極をマスクに用いてポケット形成用のイオン注入状態を示す断面図である。
【図５】図５は、図４(a),(b) に示すイオン注入を用いた場合のＭＯＳトランジスタ内の不純物濃度分布を示す図である。
【図６】図６(a) 〜(d) は、ノッチ型ゲート電極の形成工程を示す断面図である。
【図７】図７(a) 〜(c) は、従来のポケット形成用の他のイオン注入方法を示す断面図である。
【図８】図８(a) 〜(c) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図９】図９(a) 〜(c) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１０】図１０(a) 〜(c) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１３】図１３は、本発明の第１実施形態に係るに係る半導体装置のノッチ構造を示す部分拡大断面図である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置のポケット形成用のイオン注入角度を示す断面図である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置のノッチ構造を示す絶縁膜の膜厚を示す図である。
【図１６】図１６(a) 〜(c) は、本発明の第１実施形態に係るノッチ構造の形成の様子を示す断面図（その１）である。
【図１７】図１７(a),(b) は、本発明の第１実施形態に係るノッチ構造の形成の様子を示す断面図（その２）である。
【図１８】図１８(a) は、本発明の第１実施形態に係る半導体装置を示す断面図で、同図(b) は図１８(a) の部分拡大断面図である。
【図１９】図１９(a) は、従来の半導体装置を示す断面図で、同図(b) は図１９(a) の部分拡大断面図である。
【図２０】図２０(a) 〜(c) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２１】図２１(a) 〜(c) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２２】図２２(a) 〜(c) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２３】図２３(a) 〜(c) は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図である。
【図２４】図２４(a) 〜(c) は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２５】図２５(a) 〜(c) は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２６】図２６(a),(b) は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２７】図２７(a),(b) は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【符号の説明】
１…シリコン（半導体）基板、２…ＳＴＩ構造、３…ウェル、４…ゲート絶縁膜、５，５ａ，５ｂ…ゲート電極、６，２５，２６，３１…シリコン酸化膜（下側絶縁膜）、７，２７，３１…シリコン窒化膜（上側絶縁膜）、８，１８…イオン注入制御膜、９，４２，４３…ポケット領域、１０ａ，４０，４１…エクステンション領域、１０ｂ，４６，４７…不純物高濃度領域、１０…不純物拡散領域、１１…サイドウォールスペーサ、１２ａ，１２ｂ…シリサイド層、１３…層間絶縁膜、１４ａ，１４ｂ，１４ｃ…コンタクトホール、１５ａ，１５ｂ，１５ｃ…導電性プラグ。
【図１】
0004628644.tif 000002
【図２】
0004628644.tif 000003
【図３】
0004628644.tif 000004
【図４】
0004628644.tif 000005
【図５】
0004628644.tif 000006
【図６】
0004628644.tif 000007
【図７】
0004628644.tif 000008
【図８】
0004628644.tif 000009
【図９】
0004628644.tif 000010
【図１０】
0004628644.tif 000011
【図１１】
0004628644.tif 000012
【図１２】
0004628644.tif 000013
【図１３】
0004628644.tif 000014
【図１４】
0004628644.tif 000015
【図１５】
0004628644.tif 000016
【図１６】
0004628644.tif 000017
【図１７】
0004628644.tif 000018
【図１８】
0004628644.tif 000019
【図１９】
0004628644.tif 000020
【図２０】
0004628644.tif 000021
【図２１】
0004628644.tif 000022
【図２２】
0004628644.tif 000023
【図２３】
0004628644.tif 000024
【図２４】
0004628644.tif 000025
【図２５】
0004628644.tif 000026
【図２６】
0004628644.tif 000027
【図２７】
0004628644.tif 000028