(57)【特許請求の範囲】
【請求項１】
保護素子を含む半導体レーザ装置であって、 
第１導電型の第１の半導体領域および該第１の半導体領域と接合する第２導電型の第２の半導体領域を含むツェナーダイオードと、
該ツェナーダイオード上に積層され、第１導電型の第１のミラー層、第２導電型の第２のミラー層および前記第１のミラー層と前記第２のミラー層とに挟持された活性領域を少なくとも含む面発光型半導体レーザとを有し、
前記第１の半導体領域と前記第２のミラー層が電気的に接続され、前記第２の半導体領域と前記第１のミラー層とが電気的に接続され、 
前記第１の半導体領域は、第１導電型の基板を含み、前記第２の半導体領域は、該基板上に形成されたエピタキシャル層であり、
前記第１のミラー層、前記活性領域および前記第２のミラー層は、前記第２の半導体領域上に形成されるエピタキシャル層であり、
前記第１のミラー層から前記第２のミラー層に至るまで延びる第１のポストが形成され、前記第１のポストの下には前記ツェナーダイオードの端部が突出するように第２のポストが形成され、
前記第１のポストは、前記活性領域に隣接する位置に前記第１のポストの側面から酸化された選択酸化領域を含み、
前記第２のポストは、前記第２の半導体領域と前記第２のミラー層との間に前記第２のポストの側面から前記第２のポスト内が酸化された酸化膜を含み、当該酸化膜は前記選択酸化領域と同時に酸化される、半導体レーザ装置。
【請求項２】
第１導電型の基板の裏面側に当該基板と電気的に接続される第１の電極層が形成され、第２のミラー層上に当該第２のミラー層と電気的に接続される第２の電極層が形成され、第１、第２の電極層が電気的に接続される、請求項１に記載の半導体レーザ装置。
【請求項３】
前記第１の半導体領域は、第１導電型の基板を含み、第２の半導体領域は、該基板内に不純物を拡散または注入することによって形成された領域である、請求項１に記載の半導体レーザ装置。
【請求項４】
前記第２のポスト内の酸化膜の酸化速度は、前記第１のポスト内の選択酸化領域の酸化速度よりも大きい、請求項１に記載の半導体レーザ装置。
【請求項５】
前記酸化膜がＡｌｘＧａ１−ｘＡｓ、前記選択酸化領域がＡｌｙＧａ１−ｙＡｓであるとき、Ｘ＞Ｙである、請求項１または４に記載の半導体レーザ装置。
【請求項６】
ツェナーダイオードのツェナー電圧は、面発光型半導体レーザの駆動電圧よりも高い、請求項１ないし５いずれか１つに記載の半導体レーザ装置。
【請求項７】
ツェナー電圧は、約３ボルト以上である、請求項６に記載の半導体レーザ装置。
【請求項８】
保護素子を含む半導体レーザ装置の製造方法であって、
少なくとも第１導電型の第１の半導体層、前記第１の半導体層と接合する第２導電型の第２の半導体層、前記第２の半導体層上に形成される第１導電型の第３の半導体層、前記第３の半導体層上に形成される活性領域、および前記活性領域上に形成される第２導電型の第４の半導体層を含む複数の半導体層を形成し、
複数の半導体層の一部をエッチングして、前記第３の半導体層に至る第１のポストを形成し、
前記第１のポストの下に前記第２の半導体層に至る第２のポストを形成し、
前記第１のポスト内に含まれる前記活性領域に隣接する電流狭窄層の一部を選択酸化すると同時に前記第２のポストの側面から第２のポスト内に酸化された酸化膜を形成し、
前記第１の半導体層と前記第４の半導体層を電気的に結合し、前記第２の半導体層と前記第３の半導体層とを電気的に結合する、
半導体レーザ装置の製造方法。
【請求項９】
前記第１の半導体層は、第１導電型の基板を含み、前記第２ないし第４の半導体層は、エピタキシャル成長によって形成される、請求項８に記載の半導体レーザ装置の製造方法。
【請求項１０】
前記酸化膜がＡｌｘＧａ１−ｘＡｓ、電流狭窄層がＡｌｙＧａ１−ｙＡｓであるとき、Ｘ＞Ｙである、請求項８に記載の半導体レーザ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面発光型半導体レーザ（Vertical-Cavity Surface-Emitting Laser diode  以下、ＶＣＳＥＬという）に関し、特にＶＣＳＥＬを静電破壊から防止するための保護構造に関する。
【背景技術】
【０００２】
ＶＣＳＥＬは、しきい値電流が低く、消費電力が小さい、円形の光スポットが容易に得られる、光源の二次元アレイ化が可能であるなどの優れた特徴を持ち、光通信機器や電子機器等の光源としての利用が期待されている。
【０００３】
他の半導体装置と同様に、ＶＣＳＥＬは、回路基板等へのハンドリング時に、静電気等の高電圧に晒されることがある。素子内部に静電放電（Electro-static discharge 以下ＥＳＤという）が生じると、瞬時に大きなスパイク電流が流れるため、素子の破壊または劣化が生じ、正常な動作を行い得ない故障の原因となる。こうした問題に対処するべくいくつかの報告がなされている。
【０００４】
特許文献１は、半導体発光素子、特に窒化ガリウム系化合物半導体における逆方向の耐圧が５０Ｖ、順方向の耐圧が１５０Ｖと小さいことに鑑み、発光素子とは別個に保護素子を設けるものである。保護素子としては、例えばツェナーダイオードやトランジスタを用い、これにより発光素子に印加され得る逆方向電圧や動作電圧以上の順方向電圧を短絡またはショートさせている。
【０００５】
特許文献２は、ＥＳＤ対策用のダイオードとＶＣＳＥＬとを集積化し、両者を同一チップ上に形成するものである。基板上にはトレンチが形成され、これによってダイオード領域が画定されている。ダイオードは、好ましくは、p-i-nダイオードであり、１０−２０Ｖのブレークダウン電圧を有している。
【０００６】
特許文献３は、発光素子の静電耐圧を向上させた光半導体装置に関し、ツェナーダイオードを用いずに、半導体基板の抵抗と発光素子との関係において特定値とすることにより、順方向電圧が印加された場合には発光素子に電流が流れる一方で、順方向に過電圧が印加された場合には発光素子のみならず半導体基板にも電流が流れ、逆電圧が印加された場合には半導体基板に電流が流れて発光素子の破壊を防止するものである。
【０００７】
さらに非特許文献１は、選択酸化型ＶＣＳＥＬの信頼性についての研究報告であり、ＥＳＤによる破壊耐圧と酸化アパーチャーとの関係を説明している。ここでは、ＥＳＤの破壊を、米国ＭＩＬ規格の人体モデルでテストし、５−２０μｍの酸化アパーチャー径をサンプルとして使用している。ＶＣＳＥＬに対して順方向と逆方向のパルス電圧を印加し、光出力が−２ｄＢ変化したときに、破壊もしくは故障と定義している。非特許文献１の図９にはＥＳＤ破壊のテスト結果が示されている。この結果によれば、ＥＳＤ破壊は酸化アパーチャー径もしくは面積の関数であることが予想され、酸化アパーチャー径が大きくなるにつれて、ＥＳＤ破壊電圧が高くなっている。
【０００８】
【特許文献１】特開平１１−１１２０２６号
【特許文献２】米国特許６，１８５，２４０Ｂ１
【特許文献３】特開２００３−１１０１５２号
【非特許文献１】Bobby M, Hawkings et al, Reliability of Various Size Oxide Aperture VCSELs,  Honeywell, 2002年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＶＣＳＥＬに対する保護素子には次のような課題がある。特許文献１は、発光素子と別に保護素子を設けるものであるため、発光素子を単体としてハンドリングする場合には、依然としてＥＳＤ対策が不十分である。また、レーザ装置を構成する素子数が増加し、コスト高となってしまう。
【００１０】
特許文献２は、ＶＣＳＥＬと保護ダイオードをチップ上に集積する点では、ハンドリング時におけるＥＳＤ対策としては望ましいが、基板上に保護ダイオードを形成するためには、複数のトレンチを形成しなければならず、工程が複雑化し、必ずしもダイオードを容易に形成できるものではない。また、特許文献３は、半導体基板の抵抗を発光素子との関係で特定値に調整しなければならず、この工程も必ずしも容易ではない。
【００１１】
さらに非特許文献１は、ＥＳＤ耐圧が酸化アパーチャー径に比例して高くなることを示しているが、酸化アパーチャー径を単純に大きくしただけでは、所望のレーザ基本特性を得ることができない。特に、シングルモードのＶＣＳＥＬでは、酸化アパーチャー径を小さくする傾向にあり、これはＥＳＤ耐圧を下げることに他ならない。
【００１２】
本発明は、上記従来技術の課題を解決し、面発光型半導体レーザと保護素子を集積化することで静電破壊電圧を向上させ、信頼性の高い半導体レーザ装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る、保護素子を含む半導体レーザ装置は、第１導電型の第１の半導体領域および該第１の半導体領域と接合する第２導電型の第２の半導体領域を含むツェナーダイオードと、該ツェナーダイオード上に積層され、少なくとも第１導電型の第１のミラー層、第２導電型のミラー層および第１、第２のミラー層にサンドイッチされた活性領域とを含む面発光型半導体レーザとを有し、第１の半導体領域と第２のミラー層が電気的に接続され、第２の半導体領域と第１のミラー層とが電気的に接続されるものである。
【００１４】
好ましくは第１の半導体領域は、第１導電型の基板を含み、第２の半導体領域は、該基板上に形成されたエピタキシャル層である。この場合、基板の裏面側に当該基板と電気的に接続される第１の電極層が形成され、第２のミラー層上に当該第２のミラー層と電気的に接続される第２の電極層が形成され、第１、第２の電極層が電気的に接続されるようにすることができる。
【００１５】
また、第１の半導体領域は、第１導電型の基板を含み、第２の半導体領域は、該基板内に不純物を拡散または注入することによって形成された領域とすることも可能である。例えば、ＧａＡｓ基板であれば、ＺｎやＢｅの不純物を拡散してｐ+拡散領域を形成することができる。
【００１６】
好ましくは、ツェナーダイオードの第２の半導体領域をエピタキシャル層とし、その上に積層される、第１のミラー層、活性領域および第２のミラー層をエピタキシャル層とすることで、１回のエピタキシャル成長で、ツェナーダイオードおよび面発光型半導体レーザを製造することができ、工程の簡略化を図ることも可能である。
【００１７】
好ましくは、第２の半導体領域と第１のミラー層との間に高抵抗膜が介在される。面発光型半導体レーザが活性領域に隣接する位置に選択酸化領域を含むとき、高抵抗膜は、選択酸化領域と同時に形成される酸化膜である。好ましくは、面発光型半導体レーザは、ツェナーダイオード上にポストを含み、酸化膜の酸化速度は、ポスト内の選択酸化領域の酸化速度よりも大きい。例えば、酸化膜がＡｌｘＧａ１−ｘＡｓ、電流狭窄層がＡｌｙＧａ１−ｙＡｓであるとき、Ｘ＞Ｙとすることで、酸化速度比を生じさせる。
【００１８】
好ましくは、ツェナーダイオードのツェナー電圧は、面発光型半導体レーザの駆動電圧よりも高い。例えば、ツェナー電圧は、約３ボルト以上である。これは、面発光型半導体レーザの駆動電圧が一般に２ボルト程度であるからである。
【００１９】
本発明に係る保護素子を含む半導体レーザ装置の製造方法は、少なくとも第１導電型の第１の半導体層、第１の半導体層と接合する第２の導電型の第２の半導体層、第２の半導体層上に形成される第１導電型の第３の半導体層、第３の半導体層上に形成される活性領域、および活性領域上に形成される第２導電型の第４の半導体層を含む複数の半導体層を形成するステップと、複数の半導体層の一部をエッチングして、第２の半導体層上にポストを形成するステップと、ポスト内に含まれる電流狭窄層の一部を選択酸化するステップと、第１の半導体層と第４の半導体層を電気的に結合し、第２の半導体層と第３の半導体層とを電気的に結合するステップとを有する。
【００２０】
好ましくは、第１の半導体層は、第１導電型の基板を含み、第２ないし第４の半導体層は、エピタキシャル成長によって形成される。また、第２の半導体層と第３の半導体層との間に高抵抗層を形成することが望ましく、この場合、高抵抗層は、電流狭窄層の選択酸化領域が形成されるときに同時に形成される酸化層であることが望ましい。
【発明の効果】
【００２１】
本発明に係る半導体レーザ装置によれば、面発光型半導体レーザとツェナーダイオード（保護素子）とを基板上に積層するようにしたので、従来のトレンチによりダイオードを形成する場合よりも工程を簡略化することができる。同時に、面発光型半導体レーザの破壊電圧を増加させることができるので、実装などのハンドリング時に、レーザ装置の故障を回避することができる。さらに、従来例のように、保護素子を個別に実装する必要がなく、実装工程を簡略化することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の最良の実施の形態について図面を参照して説明する。本発明に係る半導体レーザ装置は、選択酸化型のＶＣＳＥＬとツェナーダイオードとを基板上に集積したものである。
【実施例】
【００２３】
図１Ａは、本実施例の半導体レーザ装置の模式的な構成を示す図、図１Ｂは、本実施例の半導体レーザ装置の等価回路図である。図１Ａに示すように、半導体レーザ装置１は、レーザ光を出射するＶＣＳＥＬ１０と、ＶＣＳＥＬ１０を静電気等の高電圧から保護するツェナーダイオード２０とを有している。ツェナーダイオード２０は、ｎ型の半導体層２２とこれに接合されるｐ型の半導体層２４とを有する。ｎ型の半導体層２２は、例えば、ＧａＡｓ等のｎ型の半導体基板、またはそのような半導体基板上にｎ型の半導体層を積層したものであってもよい。ｐ型の半導体層２４は、例えば、ＧａＡｓ等のエピタキシャル層である。
【００２４】
ＶＣＳＥＬ１０は、円筒状または角柱状のポストまたはメサ状の加工され、ツェナーダイオード２０上に積層されている。ＶＣＳＥＬ１０は、ｎ型の下部ミラー層１２とｐ型の上部ミラー層１４を含む。これらミラー層の間に活性領域等が介在されるが、これらの詳細は後述する。
【００２５】
ツェナーダイオード２０の半導体層２２の裏面には、ｎ側電極層２６が形成され、これは第１の金属リード３０に電気的に接続されている。また、ＶＣＳＥＬ１０の上部ミラー層１４上にはｐ側電極層１６が電気的に接続され、これがボンディングワイヤ４０を介して第１の金属リード３０に接続されている。これにより、ｎ側電極層２６とｐ側電極層１６とが同電位にされる。ツェナーダイオード２０のｐ型半導体層２４とＶＣＳＥＬ１０の下部ミラー層１２とが電極層２８によって電気的に接続されている。電極層２８はさらに、ボンディングワイヤ４２を介して第２の金属リードに接続されている。
【００２６】
このような構成により、ＶＣＳＥＬ１０は、図１Ｂに示すように、ツェナーダイオード２０に対し極性が逆となるように並列に接続されている。ＶＣＳＥＬ１０のアノード（ｐ側電極層１６）がツェナーダイオード２０のカソード（ｎ側電極層２６）に接続され、ＶＣＳＥＬ１０のカソードがツェナーダイオード２０のアノードに電極層２８によって結合されている。
【００２７】
ＶＣＳＥＬ１０のアノード（ｐ側電極層１６）には、第１の金属リード３０が接続され、カソード（電極層２８）には第２の金属リード３２が接続されている。ＶＣＳＥＬ１０を駆動するとき、第１、第２の金属リード３０、３２間に順方向の約２ボルトの電圧が印加され、ＶＣＳＥＬ１０から所定波長のレーザ光が発光される。ツェナーダイオード２０は、好ましくは３ボルト以上のツェナー電圧（降伏電圧）が印加されたとき、第１の金属リード３０から第２の金属リード３２へ電流を流す。
【００２８】
一方、ＶＣＳＥＬ１０に逆方向の電圧が印加されたとき、ツェナーダイオード２０は、通常のダイオードと同様に順方向電圧で動作し、第２の金属リード３２から第１の金属リード３０へ電流を流す。こうして、ＶＣＳＥＬ１０の破壊電圧を実施的に増加させることができ、ＶＣＳＥＬ１０を静電気等の大きな電圧から保護することができる。
【００２９】
図２は、第１の実施例に係る半導体レーザ装置の好ましい構成を示す断面図である。ツェナーダイオードは、ｎ型のＧａＡｓ基板２００と、その上に積層されたｐ型のＧａＡｓ層２１０とを含む。ｎ型のＧａＡｓ基板２００の裏面には、ｎ側の電極層２２０が形成される。電極層２２０は、例えば、ＴｉとＡｕとの積層などを用いることができる。
【００３０】
ＶＣＳＥＬ１０は、第１の径を有する第１のポスト１０１と、第１のポストよりも大きな径を有する第２のポスト１０２とを有している。ツェナーダイオード２０上に第２のポストを積層し、第２のポスト上に第１のポストを積層している。
【００３１】
本明細書において用いられる「径」とは、次のように定義される。ポストが円筒状であるときの径とは、基板２００に対して平行な断面の直径をいい、角柱状であるときの径とは、基板２００に対して平行な断面の対角線距離をいう。その他の形状であるときの径とは、ポストの基板２００に対して平行な断面の形状で、複数箇所を直線で結んだときの距離の最大値、あるいはそれら複数箇所の直線距離の平均した距離で規定される。
【００３２】
ｐ型のＧａＡｓ層２１０上に、ｎ型の下部ＤＢＲ(Distributed Bragg Reflector:分布ブラック型反射鏡)ミラー層１０３、アンドープの下部スペーサ層１０４とアンドープの量子井戸活性層１０５とアンドープの上部スペーサ層１０６とを含む活性領域１０７、ｐ型の上部ＤＢＲミラー層１０８を順次積層して構成される。上部ＤＢＲ層１０８の最上層には、ｐ型のコンタクト層１０９が形成され、その最下層には、ｐ型のＡｌＡｓ層１１０が形成されている。
【００３３】
第１のポスト１０１は、下部ＤＢＲミラー層１０３の一部に至るまで延び、さらに、下部ＤＢＲミラー１０３の端部がエッチングされ、ツェナーダイオード２０の端部が突出するように第２のポスト１０２が形成されている。第１、第２のポスト１０１、１０２の形状は、特に限定されないが、例えば円筒状や角柱状とすることができる。
【００３４】
ＡｌＡｓ層１１０は、第１のポスト１０１の側面から一部が酸化された酸化領域１１１と、酸化領域１１１によって囲まれた円形状の導電性の開口（酸化アパーチャー）１１２とを有する。ＡｌＡｓ層１１０は、酸化領域１１１によって光の閉じ込め及び電流狭窄を行い、いわゆる電流狭窄層として働く。
【００３５】
第１のポスト１０１の側壁および上面は、層間絶縁膜１１３によって覆われる。層間絶縁膜１１３には、コンタクト層１０９の表面を露出するためのコンタクトホール１１４が形成されている。層間絶縁膜１１３上にｐ側電極層１１５が形成され、ｐ側電極層１１５がコンタクトホール１１４を介してコンタクト層１０９にオーミック接続される。ｐ側電極層１１５の中央には、レーザ光を出射するためのレーザ出射窓１１６が形成されている。
【００３６】
第１のポストの底部を覆う層間絶縁膜１１３には、下部ＤＢＲミラー層１０３を露出させるためのコンタクトホール１１７が形成されている。さらに、層間絶縁膜１１３は、第２のポスト１０２の側面から底部まで延び、ツェナーダイオード２０のｐ型ＧａＡｓ層２１０を覆う。その底部において、ＧａＡｓ層２１０を露出するためのコンタクトホール１１８が形成されている。第１のポスト１０１の底部から第２のポスト１０２の底部にかけて金属層２３０が形成され、金属層２３０は、それぞれコンタクトホール１１７、１１８においてｎ型の下部ＤＢＲミラー層１０３とｐ型のＧａＡｓ層２１０とを電気的に結合する。
【００３７】
ツェナーダイオード２０のｎ側電極層２２０は、図１Ａに示したように、第１の金属リード３０に電気的に接続され、さらに、ｐ側電極層１１５がワイヤボンディング４０などにより第１の金属リード３０に接続される。また、金属層２３０が、第２の金属リード３２にワイヤボンディング３２などによって接続される。
【００３８】
第１、第２の金属リード３０、３２間に順方向電圧が印加されたとき、その電圧がツェナーダイオード２０のツェナー電圧以下であれば、ＶＣＳＥＬ１０が駆動され、レーザ光が出射窓１１６から出射される。ツェナーダイオード２０のツェナー電圧は、好ましくは、３ボルトまたはそれ以上とすることができる。ＶＣＳＥＬ１０の順方向の破壊電圧は、数百ボルトであるが、ツェナー電圧以上の電圧が第１、第２の金属リード３０、３２間に印加されたとき、電流の一部はツェナーダイオード２０を介してシャントされる。
【００３９】
第１、第２の金属リード３０、３２間に逆方向電圧が印加されたとき、ツェナーダイオード２０の順方向電圧は約０．７ボルトであり、ＶＣＳＥＬ１０の逆方向の破壊電圧は数十ボルトであるため、電流はツェナーダイオード２０を介してシャントされ、ＶＣＳＥＬ１０が保護される。
【００４０】
次に、第２の実施例に係る半導体レーザ装置の断面図を図３に示す。第２の実施例に係るレーザ装置は、ツェナーダイオード２０とＶＣＳＥＬ１０の間に酸化膜２５０を介在させており、この点が第１の実施例の構成と大きく異なる。
【００４１】
好ましい態様として、酸化膜２５０は、ＶＣＳＥＬ１０の電流狭窄層１１０の酸化形成と同時に形成される。この場合、酸化膜２５０の酸化距離は、第１のポスト１０１の電流狭窄層１１０の選択酸化領域１１１の酸化距離よりも大きくなるため、酸化膜２５０の酸化速度を選択酸化領域１１１のそれよりも大きくする必要がある。
【００４２】
好ましくは、酸化膜２５０がＡｌｘＧａ１−ｘＡｓ、電流狭窄層１１０がＡｌｙＧａ１−ｙＡｓであるとき、Ｘ＞Ｙの関係にする。Ｇａの含有比率が大きい方が、酸化速度が小さくなるためである。酸化膜２５０は、ＡｌＡｓであってもよい。ＸとＹの比は、第１のポスト１０１の径および電流狭窄層１１０の導電性開口１１２のサイズに応じて適宜選択される。
【００４３】
上記以外にも、酸化膜２５０と電流狭窄層１１０との膜厚を適切な比となるようにしてもよい。すなわち、膜厚が厚い方が酸化速度が速くなるので、開口１１２のサイズに応じて酸化膜２５０の膜厚を適宜選択するようにしてもよい。
【００４４】
また、酸化膜２５０は、電流狭窄層１１０の酸化と必ずしも同一工程であることに限定されるものではなく、両者を個別の酸化工程によって形成してもよい。さらに、ＶＣＳＥＬ１０とツェナーダイオード２０の間に介在される物質は、酸化膜に限定されるものではなく、他の絶縁膜や高抵抗膜を用いることも可能である。
【００４５】
第２の実施例によれば、ＶＣＳＥＬ１０とツェナーダイオード２０との間を電気的に絶縁するようにしたので、ＶＣＳＥＬ１０またはツェナーダイオード２０からリーク電流等によって、ＰＮＰＮ構造によるサイリスタの動作のおそれを完全に防止することができる。
【００４６】
図４は、ツェナーダイオードの他の構成例を示す図である。図４Ａに示すツェナーダイオードは、ｎ型のＧａＡｓ基板３００上に、例えばｎ型のＡｌＧａＡｓ層３１０を複数積層し、さらにその上にｐ型のＡｌＧａＡｓ層３２０を積層するものである。ｎ型の基板３００の裏面にはｎ側電極層３３０が形成されている。ツェナーダイオードのｐ型のＡｌＧａＡｓ層３２０上に、ＶＣＳＥＬ１０が積層される。これにより、一回のエピタキシャル成長で、ツェナーダイオードとＶＣＳＥＬとを簡単に形成することができる。なお、半導体層は、ＡｌＧａＡｓ層に限らず、他の材質の半導体層を積層してもよい。
【００４７】
また、図４Ｂに示すように、ｎ型のＧａＡｓ基板３００上に、ｐ型のＧａＡｓ基板３４０を接合するような構成であってもよい。さらに、図４Ｃに示すように、ツェナーダイオードは、ｎ型のＧａＡｓ基板３００内に、ＺｎやＢｅなどの不純物を拡散させ、基板３００内にｐ+拡散領域３５０を形成するものであってもよい。また、図４Ｄに示すように、ｎ型のシリコン基板３６０内に、ＢやＩｎなどの不純物を拡散し、基板３６０内にｐ+拡散領域３７０を形成するものであってもよい。この場合、ＶＣＳＥＬ１０は、接着剤などを用いて、ツェナーダイオード上に貼り合わせることができる。拡散以外にも、不純物をイオン注入することで、ｐ型領域を形成してもよい。
【００４８】
次に、第１の実施例に係る半導体レーザ装置の製造方法について、図５ないし図８の工程断面図を参照して説明する。図５Ａに示すように、ｎ型のＧａＡｓ基板２００を用意する。次に、図５Ｂに示すように、有機金属気相成長（ＭＯＣＶＤ）法を用い、ｎ型のＧａＡｓ基板２００上にｐ型のＧａＡｓ層２１０を積層する。次に、図５Ｃに示すように、ｎ型の下部ＤＢＲミラー層１０３、アンドープの下部スペーサ層１０４とアンドープの量子井戸活性層１０５とアンドープの上部スペーサ層１０６とを含む活性領域１０７、コンタクト層１０９およびＡｌＡｓ層（電流狭窄層）１１０を含むｐ型の上部ＤＢＲミラー層１０８が順次積層される。なお、下部ＤＢＲミラー層１０３内にバッファ層を加えても良い。
【００４９】
下部ＤＢＲミラー層１０３は、ｎ型のＡｌ0.9Ｇａ0.1Ａｓ層とｎ型のＡｌ0.3Ｇａ0.7Ａｓ層との複数層積層体で、各層の厚さはλ／４ｎｒ（但し、λは発振波長、ｎｒは媒質の屈折率）であり、これらを交互に４０．５周期で積層してある。ｎ型不純物であるシリコンをドーピングした後のキャリア濃度は３×１０18ｃｍ-3である。
【００５０】
活性領域１０７の下部スペーサ層１０４は、アンドープのＡｌ0.6Ｇａ0.4Ａｓ層であり、量子井戸活性層１０５は、アンドープＡｌ0.１１Ｇａ0.８９Ａｓ量子井戸層およびアンドープのＡｌ0.３Ｇａ0.７Ａｓ障壁層を含む。上部スペーサ層１０６は、アンドープのＡｌ0.6Ｇａ0.4Ａｓ層である。
【００５１】
上部ＤＢＲミラー層１０８は、ｐ型のＡｌ0.9Ｇａ0.1Ａｓ層とｐ型のＡｌ0.3Ｇａ0.7Ａｓ層との積層体で、各層の厚さはλ／４ｎｒ（但し、λは発振波長、ｎｒは媒質の屈折率）であり、これらを交互に３０周期積層してある。ｐ型不純物であるカーボンをドーピングした後のキャリア濃度は３×１０18ｃｍ-3である。上部ＤＢＲミラー層１０８の最上層であるｐ型のコンタクト層１０９は、ＧａＡｓ層であり、膜厚２０ｎｍ、カーボン濃度は１×１０２０ｃｍ-3である。また、上部ＤＢＲ層１０８の最下層には、ｐ型のＡｌＡｓ層１１０が配置される。
【００５２】
次に、上部ＤＢＲミラー層１０８上にフォトリソ工程を用いてマスクパターンを形成する。マスクパターンは、例えば、ＳｉＯ２やレジストを用いることができる。マスクパターンは、ＶＣＳＥＬの第１のポストの径を規定する。マスクパターンを用い、図６Ａに示すように、積層された半導体層をリアクティブイオンエッチング（ＲＩＥ）によりエッチングし、第１のポスト１０１を形成する。このエッチングは、下部ＤＢＲミラー層１０３の一部が露出するまで行われる。
【００５３】
上記マスクパターンを除去し、さらに、フォトリソ工程を用いて第１のポスト１０１の上面、側面および底面を覆うマスクパターンを形成する。そして、図６Ｂに示すように、下部ＤＢＲミラー層１０３をリアクティブエッチングし、ｐ型のＧａＡｓ層２１０の表面が露出するように第２のポスト１０２を形成する。
【００５４】
次に、図６Ｃに示すように、基板を、窒素をキャリアガス（流量：２リットル／分）とする３５０℃の水蒸気雰囲気に３０分間晒す。ＶＣＳＥＬ１０のＡｌＡｓ層１１０は、上部ＤＢＲミラー層１０８を構成するＡｌ0.8Ｇａ0.2Ａｓ層やＡｌ0.1Ｇａ0.9Ａｓ層に比べ著しく酸化速度が速い。これにより、ＡｌＡｓ層１１０が第１のポスト１０１の側面から酸化を開始され、最終的にポストの形状を反映した酸化領域１１１と酸化領域１１１によって囲まれた導電性の開口１１２とを有する電流狭窄層が形成される。酸化領域１１１は、導電性が低下し電流狭窄部となるが、同時に周囲の半導体層に比べ光学屈折率が半分程度（〜１．６）である関係から、光閉じ込め領域としても機能し、開口１１２が電流注入部となる。
【００５５】
次に、図７Ａに示すように、露出した第１、第２のポスト１０１、１０２を含む基板全面に層間絶縁膜１１３が着膜される。次に、図７Ｂに示すように、第１のポスト１２０の頂部において、層間絶縁膜１１３にコンタクトホール１１４が形成され、コンタクト層１０９が露出される。同時に、第１のポスト１０１の底部において、下部ＤＢＲミラー層１０３を露出するためのコンタクトホール１１７が形成され、第２のポスト１０２の底部において、ｐ型ＧａＡｓ層２１０を露出するためのコンタクトホール１１８が形成される。
【００５６】
次に、電極層が第１、第２のポストを含む基板全面に形成され、電極層をパターンニングし、図２に示すようなｐ側電極層１１５および電極層２３０が形成される。電極層は、例えば、Ｔｉ／Ａｕの積層膜である。ｐ側電極層１１５の中央には、レーザ出射窓１１６が同時に形成される。そして、ｎ型基板２００の裏面に、Ｔｉ／Ａｕ等のｎ側電極層２２０が形成される。
【００５７】
次に、第２の実施例に係る半導体レーザ装置の製造方法を図８に示す。第２の実施例では、酸化膜２５０をツェナーダイオードとＶＣＳＥＬの間に介在させるため、図８Ａに示すように、ｐ型のＧａＡｓ層２１０と下部ＤＢＲミラー層１０３との間に、ＡｌｘＧａ１−ｘＡｓ層２５０を形成する（０＜Ｘ≦１）。導電型は、ｐ型またはｎ型のいずれであってもよい。ＡｌｘＧａ１−ｘＡｓ層２５０は、単層もしくは複数層であってもよく、その膜厚はエピタキシャル成長によって調整することができる。
【００５８】
また、ＶＣＳＥＬ１０の電流狭窄層１１０がＡｌｙＧａ１−ｙＡｓ層１１０（０＜ｙ＜１）であるとき、ＡｌｘＧａ１−ｘＡｓ層２５０との関係は、Ｘ＞Ｙとなるように調整される。これは、上記したように、電流狭窄層１１０の酸化速度をＡｌｘＧａ１−ｘＡｓ層２５０より小さくするためのである。これに加えて、ＡｌｘＧａ１−ｘＡｓ層２５０の膜厚を電流狭窄層１１０よりも厚くし、より酸化速度の比を大きくしても良い。
【００５９】
図８Ａに示す状態から、第１の実施例のステップと同様に、第１のポスト１０１および第２のポスト１０２が形成され、その後、図８Ｂに示すように、酸化処理が行われる。これにより、ＶＣＳＥＬ１０の電流狭窄層１１０には、選択酸化領域１１１によって包囲された導電性の開口１１２が形成される一方、ＡｌｘＧａ１−ｘＡｓ層２５０のすべてが酸化領域に変遷される。その結果、ツェナーダイオード２０とＶＣＳＥＬ１０とは、電気的に絶縁される。
【００６０】
以上説明したように、第１、第２の実施例によれば、基板上にＶＣＳＥＬ１０およびツェナーダイオード２０を集積化させることで、ＶＣＳＥＬの破壊電圧を増加させ、レーザ装置のハンドリング時に静電気や逆バイアス電圧によってレーザ装置が故障することを防止することができる。
【００６１】
なお、ＶＣＳＥＬのポスト径やポストの形状は、設計事項により適宜変更することが可能である。また、上記実施例のＶＣＳＥＬは、ＧａＡｓ系の化合物半導体レーザを示したが、これ以外にも窒化ガリウム系やガリウムインジウム系を用いた半導体レーザであってもよい。
【００６２】
以上、本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００６３】
本発明に係る半導体レーザ装置は、光ファイバ等を利用した光通信機器やそれを用いた光通信システム、ならびに光学的な読み書きを行う電子装置、複写機等の光源などにおいて利用することができる。
【図面の簡単な説明】
【００６４】
【図１】図１Ａは、本発明の実施例に係る半導体レーザ装置の模式的な構造を示す図、図１Ｂはその等価回路図である。
【図２】本発明の第1の実施例に係る半導体レーザ装置の構成を示す断面図である。
【図３】本発明の第２の実施例に係る半導体レーザ装置の構成を示す断面図である。
【図４】図４Ａないし４Ｄは、ツェナーダイオードの構成例を示す断面図である。
【図５】図５Ａ、５Ｂ、５Ｃは、第１の実施例に係る半導体レーザ装置の製造工程を示す断面図である。
【図６】図６Ａ、６Ｂ、６Ｃは、第１の実施例に係る半導体レーザ装置の製造工程を示す断面図である。
【図７】図７は、第１の実施例に係る半導体レーザ装置の製造工程を示す断面図である。
【図８】図８Ａ、８Ｂは、第２の実施例に係る半導体レーザ装置の製造工程を示す断面図である。
【符号の説明】
【００６５】
１：半導体レーザ装置                １０：ＶＣＳＥＬ
１２：下部ミラー層                  １４：上部ミラー層
１６：ｐ側電極層                    ２０：ツェナーダイオード
２２：ｎ型半導体層                  ２４：ｐ型半導体層
２６：ｎ側電極層                    ２８：電極層
３０：第１の金属リード            ３２：第２の金属リード
４０、４２：ボンディングワイヤ    １０１：基板
１１０：ＡｌＡｓ層（電流狭窄層）  １１１、２１０：酸化領域
１１３：層間絶縁膜                １１４：コンタクトホール
１１５：ｐ側電極層                １１６：レーザ出射窓
１１７、１１８：コンタクトホール  ２００：ｎ型の半導体基板
２１０：ｐ型の半導体基板          ２２０：ｎ側電極層
２３０：電極層                    ２５０：酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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