(57)【特許請求の範囲】
【請求項１】
ゲルマニウム半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記ゲルマニウム半導体層に、ソース／ドレイン領域のための不純物層を形成する工程と、
前記不純物層上に、第１の半導体層を形成する工程と、
前記第１の半導体層上および前記ゲート電極上に、第２の半導体層を形成する工程と、
前記第２の半導体層上に、少なくともシリコンを含む第３の半導体層を形成する工程と、
前記第３の半導体層のシリコンと金属とを反応させることにより、前記不純物層および前記ゲート電極上にシリサイド層を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層は、エピタキシャル成長によって形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記第３の半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含む、半導体装置の製造方法。
【請求項４】
請求項１または２において、
前記第２の半導体層は、ＳｉＧｅ層であり、
前記第３の半導体層は、Ｓｉ層である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ソース／ドレイン領域のシート抵抗を低減することを目的として、ソース／ドレイン領域を構成する不純物層の表面にシリサイド層を設けることが知られている（例えば特開平５−３６６３２号公報参照）。
【０００３】
また、ＬＳＩの動作速度ならびに信頼性をより高めることが望まれており、ＭＩＳＦＥＴのチャネル領域およびソース／ドレイン領域を構成する半導体としてシリコンの代わりにゲルマニウムを用いることが提案されている（非特許文献１参照）。しかしながら、ゲルマニウムを用いた半導体装置では、ソース／ドレイン領域上に、シリコン半導体層で用いられたようなシリサイド層を形成することができず、高速動作が困難である。
【特許文献１】特開平５−３６６３２号公報
【非特許文献１】「２００３  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers」、２００３年６月１０−１２日、ｐ．１１９−１２０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲルマニウム半導体層を用いた半導体装置において高速動作ができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置は、
ゲルマニウム半導体層と、
前記ゲルマニウム半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記ゲルマニウム半導体層に形成された、ソース／ドレイン領域を構成する不純物層と、
前記不純物層上に形成されたシリサイド層と、
を含む。
【０００６】
この半導体装置によれば、ゲルマニウム半導体層を用いることにより、キャリア、特にホールの移動度が大きく、高速動作ができる。そして、ソース／ドレイン領域上にシリサイド層を有するので、ソース／ドレイン領域と配線とのコンタクト抵抗を小さくできるのでこの点でも高速動作が達成できる。
【０００７】
本明にかかる半導体装置において、前記ゲルマニウム半導体層は、絶縁層上に形成することができる。すなわち、前記ゲルマニウム半導体層は、例えば、シリコン、ゲルマニウムなどの半導体基板上に絶縁層を介して形成されたものでもよい。
【０００８】
本発明にかかる半導体装置において、前記ソース／ドレイン領域は、エレベーテッド構造を有することができる。
【０００９】
本発明にかかる製造方法は、
ゲルマニウム半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記ゲルマニウム半導体層にソース／ドレイン領域のための不純物層を形成する工程と、
前記ゲルマニウム半導体層上に、少なくともシリコンを含む半導体層を形成する工程と、
前記少なくともシリコンを含む半導体層のシリコンと金属とを反応させることにより、前記不純物層上にシリサイド層を形成する工程と、を含む。
【００１０】
この製造方法によれば、ゲルマニウム半導体層上に、少なくともシリコンを含む半導体層を形成し、この半導体層をシリサイド化することで、本発明にかかる半導体装置を簡易な方法で得ることができる。
【００１１】
本発明にかかる製造方法において、前記少なくともシリコンを含む半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含むことができる。
【００１２】
本発明にかかる製造方法において、前記少なくともシリコンを含む半導体層は、前記ゲルマニウム半導体層側から順に、ＳｉＧｅ層とＳｉ層とを積層して形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１４】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。
【００１５】
半導体装置１００は、シリコン、ゲルマニウムなどの半導体基板１０と、半導体基板１０上に形成された絶縁層１２と、絶縁層１２上に形成されたゲルマニウム半導体層１４とを有する。以下、この積層体を便宜上「ＧＯＩ（Germanium  on  Insulator）基板」という。ゲルマニウム半導体層１４は、単結晶である。
【００１６】
ゲルマニウム半導体層１４には、チャネル領域２０と、チャネル領域２０の両側に位置するソース／ドレイン領域のための第１不純物層２２および第２不純物層２４とが形成されている。チャネル領域２０上には、ゲート絶縁層２６が形成されている。ゲート絶縁層２６上には、ゲート電極２８が形成されている。そして、ゲート電極２８の側面には、サイドウォール絶縁層２９が形成されている。第１不純物層２２および第２不純物層２４の露出面には、それぞれ第１シリサイド層３２および第２シリサイド層３４が形成されている。また、ゲート電極２８上には第３シリサイド層３８が形成されている。
【００１７】
この半導体装置１００によれば、ゲルマニウム半導体層を用いることにより、キャリア、特にホールの移動度が大きく、トランジスタの高速動作が可能である。そして、ソース／ドレイン領域のための第１不純物層２２および第２不純物層２４上に、それぞれ第１シリサイド層３２および第２シリサイド層３４を有するので、ソース／ドレイン領域と配線とのコンタクト抵抗を小さくでき、高速動作が可能となる。また、本実施の形態では、ソース／ドレイン領域のみならず、ゲート電極２８上にも第３シリサイド層３８が形成されているので、ゲート電極の抵抗を小さくできる。
【００１８】
２．半導体装置の製造方法
本実施の形態にかかる半導体装置１００の製造例について、図１ないし図６を参照しながら説明する。
【００１９】
（１）図２に示すように、ＧＯＩ基板を準備する。ＧＯＩ基板は、半導体基板１０上に絶縁層１２および単結晶のゲルマニウム半導体層１４が積層されている。
【００２０】
ＧＯＩ基板は、例えば張り合わせ法で形成することができる。一例を挙げると、ゲルマニウム基板およびシリコン基板の一方の面にそれぞれ酸化シリコン層を７５ｎｍの膜厚で形成する。その後、それぞれの基板の酸化シリコン層を接触させて、５０℃で１０時間熱処理することに両者を張り合わせる。その後、ＣＭＰ（Chemical  Mechanical  Polishing）による研磨あるいはエッチングによって、ゲルマニウム基板を所定の膜厚のゲルマニウム半導体層とする。
【００２１】
（２）図３に示すように、公知の方法によってゲート絶縁層２６およびゲート電極２８を形成する。ゲート絶縁層２６のための絶縁層としては、例えば、酸化窒化シリコン、窒化シリコンなどの絶縁物、酸化ハフニウム、酸化タンタル、酸化チタン、酸化アルミニウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムなどの高誘電率材料を用いることができる。ゲート電極２８としては、ポリシリコン、タングステン，タンタルなどの金属、あるいはサリサイド構造の多層導電層などを用いることができる。ゲート絶縁層２６およびゲート電極２８のパターニングは、公知のリソグラフィーおよびエッチングによって行うことができる。図示の例では、ゲート電極２６としてポリシリコンを用いている。
【００２２】
ついで、サイドウォール絶縁層２９を形成する。サイドウォール絶縁層２９は、公知の方法で形成できる。例えば、サイドウォール絶縁層２９は、絶縁層をＣＶＤ法によって基板上に全面的に堆積した後、反応性イオンエッチングなどの異方性エッチングを行う方法、あるいはゲート電極２８がポリシリコンの場合は熱酸化によってゲート電極２８の表面に酸化シリコン層を形成する方法などを用いることができる。
【００２３】
（３）図４に示すように、ゲルマニウム半導体層１４の露出面上に、エピタキシャル成長によってＳｉＧｅ層１６を形成する。ＳｉＧｅ層１６は、シリサイド層を形成するためのシリコン層をエピタキシャル成長させるためのベース層としての機能を有する。したがって、ＳｉＧｅ層１６は、シリコン層が該ＳｉＧｅ層１６上にエピタキシャル成長によって成膜できるのに充分な膜厚を有すればよく、たとえば１〜３０ｎｍの膜厚を有することができる。また、ＳｉＧｅ層１６は、上記ベース層としての機能を達成できる組成比を有することができる。ＳｉＧｅ層１６の組成比は、ＳｉｘＧｅ１−ｘとすると、ｘは０〜１であることができる。また、かかるベース層としては、少なくともゲルマニウムとシリコンを含み、さらにそれ以外の４族元素を含んでいてもよい。例えば、ＳｉＧｅ層の代わりにＳｉＧｅＣ層であってもよい。
【００２４】
ＳｉＧｅ層１６のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＧｅＨ４を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００２５】
この工程では、ポリシリコン層からなるゲート電極２８上にも多結晶状のＳｉＧｅ層１７が形成される。
【００２６】
（４）図４に示すように、ＳｉＧｅ層１６上に、エピタキシャル成長によってシリコン層１８を形成する。シリコン層１８の膜厚は、このシリコン層１８がシリサイド層を形成する際のシリコン供給源となることを考慮して設定すると、通常１０〜５０ｎｍであることができる。シリコン層１８のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＨｘＣｌ４−ｘ（ｘ＝１〜４）を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を８００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００２７】
この工程では、多結晶状のシリコン層１７上にも多結晶状のシリコン層１９が形成される。
【００２８】
（５）図５に示すように、ゲート電極２８およびサイドウォール絶縁層２９をマスクとして、イオン注入によって特定の導電型の不純物（図示の場合、ｎ型不純物）をシリコン層１８およびＳｉＧｅ層１６を介してゲルマニウム半導体層１４に打ち込み、ソース／ドレイン領域のための不純物層２２，２４を形成する。その後、熱処理を行うことによって不純物を活性化させる。このときの温度は特に限定されないが、例えば６００〜１０００℃で行うことができる。この熱処理は、後のシリサイド層を形成する際の熱処理によっても行うことができる。その場合には、この工程での不純物を活性化させるための熱処理を省略できる。
【００２９】
（６）ついで、シリサイド層を形成する。まず、図６に示すように、基板全面にシリサイド層を構成するための金属層３０を形成する。金属層３０の材質は、特に限定されず、公知のシリサイド材料を用いることができ、チタン、コバルト、ニッケルなどを例示できる。金属層３０は、スパッタ法、ＣＶＤ法、蒸着などの成膜方法によって形成できる。また、金属層３０の膜厚は、特に限定されず、所定のシリサイド層を形成するのに充分な金属を供給できる程度であればよい。
【００３０】
（７）図１に示すように、不活性ガス雰囲気中で加熱することによって図７に示すシリコン層１８およびＳｉＧｅ層１６のシリコンと金属層３０の金属とを反応させて、不純物層２２，２４上にシリサイド層３２，３４を形成する。同様に、ゲート電極２８上のシリコン層１７，１９のシリコンと金属層３０の金属とを反応させて、ゲート電極２８上にシリサイド層３８を形成する。
【００３１】
シリサイド層３２，３４，３８は、公知の方法で形成できる。例えば、ラピッドサーマルアニールなどを用いて、基板温度を金属と絶縁層とが反応せずにシリコンと金属のみが反応する温度にて加熱することによりシリサイド層３２，３４，３８を形成できる。その後、絶縁層上の未反応の金属層をウエットエッチングによって除去する。さらに、不活性ガス中で金属の凝集が生じない程度の高い温度にて熱処理を行うことにより、低抵抗で安定なシリサイド層３２，３４，３８を形成できる。これらの２ステップ熱処理の温度は、金属の種類や微細パターンサイズに依存する。例えばチタンでは、５５０〜８００℃、コバルトでは５００〜８００℃、ニッケルでは４００〜６００℃で行うことができる。
【００３２】
上述した製造方法の例では、シリコンを含む層としてＳｉＧｅ層１６とシリコン層１８との積層構造を用いることにより、すなわち、ゲルマニウム半導体層１４とシリコン層１８との間にＳｉＧｅ層１６を介在させることにより、ゲルマニウム半導体層１４上にエピタキシャル成長によってシリコン層１８を容易に形成することができる。特性のよいシリサイド層を形成するためには、上述したように、最上層にシリコン層を形成することが好ましいが、これに限定されず、ＳｉＧｅ層またはＳｉＧｅＣ層の単層を用いることができる。
【００３３】
本発明は、図７に示すようなエレベーテッド構造のソース／ドレイン領域を有する半導体装置２００であってもよい。図７に示す半導体装置２００において、図１に示す半導体装置１００と実質的に同じ部分には同一符合を付して、その詳細な説明を省略する。
【００３４】
図７に示す半導体装置２００では、ソース／ドレイン領域は、エレベーテッド構造を有する点で第１の実施の形態と異なる。すなわち、ソース／ドレイン領域は、ゲルマニウム半導体層１４に形成された不純物層２２，２４と、ゲルマニウム半導体層１４上に形成された半導体層１５とから構成されている。半導体層１５は、公知のエピタキシャル成長によって形成でき、その組成も特に限定されない。半導体層１５は、例えば、ゲルマニウム層、ＳｉＧｅ層、ＳｉＧｅＣ層などによって形成できる。
【００３５】
この半導体装置２００は、前述した製造方法に半導体層１５を形成する工程を付加することで製造できる。すなわち、前述した製造方法の工程（２）の後に、半導体層１５を形成する工程を付加する。なお、半導体層１５として、ＳｉＧｅ層、ＳｉＧｅＣ層を用いる場合には、前述した製造方法における工程（３）は、この半導体層１５を形成する工程を兼ねることができる。このようなエレベーテッド構造のソース／ドレイン領域を有することにより、ゲルマニウム半導体層１４におけるソース／ドレイン領域がデバイスの微細化に伴って浅くなったとしても、ソース／ドレイン領域の抵抗を充分に低くできる。
【００３６】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されない。例えば、上述した例では、ＧＯＩ基板を用いたがバルクのゲルマニウム基板を用いた半導体装置にも適用できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図３】実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図４】実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図５】実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図６】実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図７】実施の形態にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００３８】
１０  半導体基板、１２  絶縁層、１４  ゲルマニウム半導体層、１６  ＳｉＧｅ層、１５  半導体層、１８  シリコン層、２０  チャネル領域、２２，２４  不純物層、２６  ゲート絶縁層、２８  ゲート電極、２９  サイドウォール絶縁層、３２，３４，３８  シリサイド層、１００，２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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