(57)【特許請求の範囲】
【請求項１】
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価方法。
【請求項２】
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納される記憶装置と、
該記憶装置と接続されたコンピュータと、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入力するための入力装置と、
を有し、該コンピュータは、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価装置。
【請求項３】
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求め、
該歩留り予測値が向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路設計の改善方法。
【請求項４】
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
該第１物理量ＰＷと該第２物理量ＤＬとを複数のチップについて測定して確率密度が最大になる確率変数Ｘ−Ｙ面上の点を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲内の該点の位置に基づいて、歩留りが向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路の歩留り向上方法。
【請求項５】
コンピュータに処理を実行させるプログラムにおいて、該処理は、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路設計の評価方法及び装置並びにプログラムに係り、特に、集積回路設計においてスタンバイ時のリーク電力及び動作時のクリティカルパス遅延時間に関係した歩留りを評価する方法及び装置並びにこの方法を実施するためのコンピュータプログラムに関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数はＧＨｚのオーダに達し、動作時の消費電力と回路遅延とを重視したハイパフォーマンスな設計が行われている。
【０００３】
これに対し、携帯電話などの携帯電子機器に用いられるＬＳＩでは、電池の長寿命化のためにスタンバイ時のリーク電力を抑える必要がある。短チャンネルＣＭＯＳを用いた低消費電力のＬＳＩ開発においては、しきい値電圧以下のサブスレッショルド特性を考慮したプロセス・デバイスシミュレーションを行い、ＭＯＳデバイスを試作し、そのトランジスタ特性を測定し、測定結果をシミュレータにフィードバックさせるという作業が行われている。また、この試作したトランジスタのゲート電圧Ｖgsを０Ｖにしたときのドレイン電流を測定し、その値を、スタンバイ時のＬＳＩ内の全てのオフトランジスタに適用して、開発対象のＬＳＩのリーク電力を計算している。
【０００４】
【発明が解決しようとする課題】
低消費電力ＬＳＩのチップの歩留りを向上させるには、ＬＳＩの開発段階において、チップスタンバイ時のリーク電力及び動作時の信号遅延に関係した歩留りを予測し、歩留りを向上させるように設計変更することが好ましい。
【０００５】
本発明の目的は、このような事実に鑑み、スタンバイ時のリーク電力及び動作時の信号遅延に関係した歩留りを予測して歩留りが向上するように設計変更することを可能にする集積回路設計の評価方法及び装置並びにプログラムを提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】
本発明による集積回路設計の評価方法の一態様では、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める。
【０００７】
この構成によれば、設計において、確率変数Ｘ−Ｙ面上の原点が積分範囲の略中央からずれた場合、該原点が略中央に位置するように、実効ゲート長Ｌeff又は／及び実効ゲート酸化膜厚ＴＯＸeffに関係したプロセスパラメータを変更することにより、歩留りを向上させることができる。
【０００８】
上記第１物理量ＰＷは例えば、チップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であり、上記第２物理量は例えば、上記領域内の特定パスの遅延時間ＤＬであり、この特定パスは例えばクリティカルパスである。
【０００９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１１】
低消費電力ＬＳＩのチップの歩留りを向上させるには、オフトランジスタのリーク電力ＰＷtrを低減する必要がある。
【００１２】
ＰＷtr＝Ｉoff・Ｖds      （１）
であり、ここにオフ電流Ｉoffは、ゲート電圧が０Ｖでドレイン電圧がＶdsのときの電流である。オフ電流Ｉoffが減少すると、オン電流Ｉon、すなわちゲート電圧Ｖgsがドレイン電圧Ｖds＝ＶＤＤに等しいときのドレイン電流も減少し、このオン電流Ｉonにより容量負荷ＣＬを充電又は放電するのに必要な時間
ＤＬ＝ＣＬ・ＶＤＤ／Ｉon      （２）
が増加するので、タイミングエラーが生じて歩留りが低下する原因となる。
【００１３】
したがって、チップの良／不良判定の境界を定める、チップのスタンバイ時リーク電力ＰＷ及びクリティカルパスのディレイＤＬは、トランジスタのオフ電流Ｉoff及びオン電流Ｉonに関係している。
【００１４】
図４は、短チャンネルＭＯＳトランジスタの縦断面を示す。
【００１５】
このトランジスタは、Ｐ形基板にＮ+形のソースＳとドレインＤとが形成され、ソースＳとドレインＤの対向部分に、ホットエレクトロン耐性を向上させるためのＮ-形のＬＤＤ（Lightly Doped Drain）が形成されている。ソースＳとドレインＤの間の上方には、ゲート酸化膜を介してゲートＧが形成されている。ソースＳとドレインＤの外側にはフィールド酸化膜１が形成されている。
【００１６】
トランジスタのオフ電流Ｉoff及びオン電流Ｉonのばらつきは、トランジスタの各要素のばらつきと関係しているが、短チャンネルＭＯＳトランジスタでは特に、実効ゲート長Ｌeffと実効ゲート酸化膜厚ＴＯＸeffのばらつきに強く依存している。実効ゲート長Ｌeffは、ほぼＬ−２ΔＬであり、ここにＬはゲートＧの長さ、ΔＬはゲートＧとＬＤＤのオーバラップ長である。実効ゲート長Ｌeffは、ＬＤＤの不純物分布にも依存する。したがって、Ｌ、ΔＬ及びＬＤＤの不純物分布のばらつきにより、実効ゲート長Ｌeffにばらつきが生ずる。実効ゲート酸化膜厚ＴＯＸeffは、ゲート酸化膜厚ＴＯＸ０、ゲートＧの抵抗率を下げるためにゲートＧに注入されるイオンの分布及びチャンネルキャリアの量子効果に関係している。したがって、これらの値がばらつくことにより、実効ゲート酸化膜厚ＴＯＸeffがばらつく。
【００１７】
図５は、短チャンネルＭＯＳトランジスタのゲート電圧Ｖgsに対するＬＯＧ（Ｉds）のサブスレッショルド特性を示す。実効ゲート長Ｌ１〜Ｌ５は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５の関係にあり、実効ゲート長Ｌeffが小さくなるほどオフ電流が増加すると共に、傾きΔＩds／ΔＶgsが緩やかになってチャンネル電荷をゲート電圧でコントロールすることが困難になる。ゲート長Ｌが０．１μｍ程度以下になると、プロセスのばらつきにより実効ゲート長Ｌeffがばらついて、トランジスタ特性に大きく影響する。この点は、実効ゲート酸化膜厚ＴＯＸeffについても同様である。
【００１８】
図１は、本発明の一実施形態の集積回路設計の評価装置の概略ブロック図である。
【００１９】
この装置は、コンピュータシステムであり、コンピュータ１０に記憶装置１１〜１４、入力装置１５及び表示装置１６が接続されている。
【００２０】
開発中のＬＳＩと同一のテクノロジーに基づいて他のＬＳＩが既に製造されているとする。テクノロジーが同一であればトランジスタの設計値も同一である。同一設計値に基づき形成されたトランジスタの実効ゲート長Ｌeff及び実効ゲート酸化膜厚ＴＯＸeffの測定結果は、記憶装置１１に蓄積されている。これらの測定は、ウェーハ上に形成された評価用トランジスタに対して行われる。実効ゲート酸化膜厚ＴＯＸeffは、トランジスタのゲート酸化膜容量Ｃoxを測定し、関係式
Ｃox＝ε0・εr／ＴＯＸeff      （３）
に基づいて計算される。ここに、ε0及びεrはそれぞれ真空の誘電率及びゲート酸化膜の比誘電率である。実効ゲート長Ｌeffは、オン電流Ｉonの測定値とこのゲート酸化膜容量Ｃoxの値とを後述の関係式に代入して計算される。
【００２１】
記憶装置１２には開発中のＬＳＩの設計データが格納されており、リーク電力計算においてチップスタンバイ時の全オフトランジスタを抽出するのに用いられる。
【００２２】
記憶装置１３に格納されたセルライブラリは、トランジスタのゲート幅Ｗ及びセルの入出力容量の値を有しており、後述のようにゲート幅Ｗはオン電流Ｉon及びオフ電流Ｉoffの計算に用いられる。
【００２３】
記憶装置１４に格納されたネットリスト及び配線情報は、該セルの入出力容量及び上記設計データとともに、クリティカルパスの負荷容量Ｃcpの計算に用いられる。この配線情報には、単位長さ当たりの配線抵抗及び配線容量のデータが含まれている。
【００２４】
入力装置１５は、チップスタンバイ時リーク電力ＰＷ及び動作時のクリティカルパスの遅延時間ＤＬの上限値入力に用いられる。
【００２５】
表示装置１６は、入力値の確認及び計算結果表示のために用いられる。
【００２６】
図２及び図３は、図１のコンピュータ１０による処理のゼネラルフローチャートである。
【００２７】
（Ｓ１）入力装置１５を操作して、リーク電力ＰＷの上限値ＰＷlim及び遅延時間ＤＬの上限値ＤＬlimを入力する。また、入力装置１５を操作して集積回路内のクリティカルパスを指定する。
【００２８】
（Ｓ２）記憶装置１１から実効ゲート長Ｌeffの蓄積データを読み出し、その確率密度分布ＰL（Ｘ）を正規分布で近似し、
ＰL（Ｘ）＝｛ＥＸＰ（−Ｘ2／２）｝／（２π）1/2      （４）
Ｘ＝（Ｌeff−Ｌm）／σL      （５）
における実効ゲート長Ｌeffの平均値Ｌm及び標準偏差σLを求める。
【００２９】
同様に、記憶装置１１から実効ゲート酸化膜厚ＴＯＸeffの蓄積データを読み出し、その確率密度分布ＰTOX（Ｙ）を正規分布で近似し、
ＰTOX（Ｙ）＝｛ＥＸＰ（−Ｙ2／２）｝／（２π）1/2      （６）
Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX      （７）
における実効ゲート酸化膜厚ＴＯＸeffの平均値ＴＯＸm及び標準偏差σTOX求める。
【００３０】
（Ｓ３）確率変数Ｘ及びＹに初期値−３を代入する。
【００３１】
（Ｓ４）上式（７）に基づいて、Ｙの値に対する実効ゲート酸化膜厚ＴＯＸeffを求め、この値を上式（３）に代入してトランジスタのゲート酸化膜容量Ｃoxを計算する。
【００３２】
（Ｓ５）トランジスタのしきい値電圧Ｖth（Ｘ）を次式により計算する。
【００３３】
Ｖth（Ｘ）＝Ｖth0−｛Ψmin＋Ｖds／２＋ｃｏｓｈ（Ｌeff／２Ｌchar）
・Ψmin（１＋Ｖds／Ψmin）1/2｝／ｓｉｎｈ2（Ｌeff／２Ｌchar）    （８）
ここに、Ｖth0はロングチャンネルのしきい値電圧測定値、Ｖdsはドレイン・ソース間電圧、ΨminはビルトインポテンシャルΨbiと表面ポテンシャルΨsとの差であって、
Ψmin＝Ψbi−Ψs      （９）
Ψbi＝（ｋＴ／ｑ）（ＮchＮS/D／ｎi2）      （１０）
Ψs＝（２ｋＴ／ｑ）（Ｎch／ｎi）      （１１）
ここに、
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
Ｎch：チャンネル不純物濃度
ＮS/D：ソース及びドレインの不純物濃度
ｎi：真性キャリア濃度
である。Ｌcharはフィッティングパラメータであり、デバイスの構造及びテクノロジーで定まる定数であって、予め求められて記憶装置１１に格納されている。Ｘの値に対する実効ゲート長Ｌeffは、上式（５）により求められる。
【００３４】
図６は、実効ゲート長Ｌeffとしきい値電圧Ｖthとの関係を示す。
【００３５】
（Ｓ６）ＳファクターＳ（Ｘ，Ｙ）を次式により計算する。
【００３６】
Ｓ＝（ＴＯＸm／ＴＯＸeff）／｛ＳA−ＳBＥＸＰ（−Ｌeff／ＳC）｝（１２）ここにＳA、ＳB及びＳCはフィッティングパラメータであり、デバイスの構造及びテクノロジーで定まる定数であって、予め求められて記憶装置１１に格納されている。
【００３７】
図７は、実効ゲート長ＬeffとＳファクターとの関係を示す。
【００３８】
（Ｓ７）オフ電流Ｉoff（Ｘ，Ｙ，Ｗ）を次式により計算する。
【００３９】
Ｉoff＝（Ｗ／Ｌeff）１０-9+|Vth|/S      （１３）
図６は、実効ゲート長Ｌeffに対するＬＯＧ（Ｉoff）、及び、実効ゲート長Ｌeffと確率密度ＰL（Ｘ）との関係を示す。
【００４０】
（Ｓ８）オン電流Ｉon（Ｘ，Ｙ，Ｗ）を次式により計算する。
【００４１】
Ｉon＝（Ｗ／Ｌeff）μＣox（Ｖgs−｜Ｖth｜）2      （１４）
ここに、μはキャリア移動度である。
【００４２】
（Ｓ９）チップスタンバイ時の全オフトランジスタを上記設計データから抽出し、上式（１）を適用してチップスタンバイ時のリーク電力ＰＷを計算する。
【００４３】
（Ｓ１０）クリティカルパスの負荷容量ＣＬを計算し、上式（２）に基づいてクリティカルパスの遅延時間ＤＬを計算する。
【００４４】
（Ｓ１１）確率変数Ｘを刻みδだけインクリメントする。δはδ＜１なる正の微小値であり、例えば０．０１である。
【００４５】
（Ｓ１２）確率変数Ｘ≦３であればステップＳ４へ戻り、そうでなければステップＳ１３へ進む。
【００４６】
（Ｓ１３）確率変数Ｙを刻みδだけインクリメントする。
【００４７】
（Ｓ１４）確率変数Ｙ≦３であればステップＳ４へ戻り、そうでなければステップＳ１５へ進む。
【００４８】
以上の繰り返し計算により、Ｘ−Ｙ面上でのリーク電力ＰＷ（Ｘ，Ｙ）及び遅延時間ＤＬ（Ｘ，Ｙ）が−３≦Ｘ≦３及び−３≦Ｙ≦３の範囲において刻みδで数値計算される。
【００４９】
図９はこの計算結果を等高線で示し、点線は規格化された遅延時間ＤＬＮ＝ＤＬ（Ｘ，Ｙ）／ＤＬ（０，０）の等高線、実線はリーク電力ＰＷの等高線である。
【００５０】
（Ｓ１５）次式で与えられる良品範囲を求める。
【００５１】
ＰＷ≦ＰＷlimかつＤＬ≦ＤＬlim      （１５）
図９は、ＰＷlim＝２０ｍＷ、ＤＬＮlim＝ＤＬlim／ＤＬ（０，０）＝１．１である場合を示す。図９では良品範囲にハッチングが施されている。
【００５２】
（Ｓ１６）歩留りＹＤを次式により計算し、この値を図９に示すグラフと共に表示装置１６に表示させる。
【００５３】
ＹＤ＝∫∫ＰL（Ｘ）・ＰTOX（Ｙ）ｄＸｄＹ
この面積分は、上式（１５）の範囲で行われる。
【００５４】
図１０は、図９に示す積分範囲と、被積分関数ＰL（Ｘ）・ＰTOX（Ｙ）の等高線、Ｘ＝０での曲線及びＹ＝０での曲線を示す。
【００５５】
図１１は、積分範囲とＸ−Ｙ座標系の原点（０、０）との関係を示す。図１１（Ｂ）に示すように原点が積分範囲の略中央に位置する場合には、歩留りＹＤの値が例えば８０％と大きくなる。これに対し、図１１（Ａ）及び（Ｃ）に示すように原点が積分範囲外に存在する場合には、歩留りＹＤの値が小さくなる。
【００５６】
したがって、設計においては、原点が積分範囲の略中央からずれた場合、該原点が略中央に位置するように、実効ゲート長Ｌeff又は／及び実効ゲート酸化膜厚ＴＯＸeffに関係したプロセスパラメータを変更する。これにより、歩留りＹＤを向上させることができる。
【００５７】
量産段階においてもこのようなグラフを作成し、プロセスパラメータがドリフトして原点が積分範囲の略中央からずれた場合には、このずれをなくするようにプロセスパラメータを変更して、歩留りＹＤの向上に役立てる。量産段階におけるこのドリフトは、図１２において、Ｘ−Ｙ面上に（ＰＷ，ＤＬＮ）の測定点を記入したときの所定総度数Ｎにおける最頻値の点の軌跡ＴＲに対応している。したがって、この軌跡を描き、軌跡ＴＲ上の点を中心とする所定半径の円が上式（１５）の良品範囲内になるように、プロセスパラメータを調整する。
【００５８】
なお、本発明には外にも種々の変形例が含まれる。
【００５９】
例えば、第１物理量としてのリーク電力ＰＷの計算は、チップ内の一部であってもよい。また、第２物理量としての遅延時間ＤＬは、クリティカルパスのそれでなくてもよい。さらに、第１物理量はトランジスタのオフ電流に関係した他の量であってもよい。同様に、第２物理量はトランジスタのオン電流に関係した他の量であってもよい。
【００６０】
本発明には、以下の付記が含まれる。
【００６１】
（付記１）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価方法。（１）
（付記２）上記第１物理量ＰＷはチップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であることを特徴とする付記１記載の集積回路設計の評価方法。
【００６２】
（付記３）上記第２物理量は上記領域内の特定パスの遅延時間ＤＬであることを特徴とする付記１又は２記載の集積回路設計の評価方法。
【００６３】
（付記４）上記特定パスはクリティカルパスであることを特徴とする付記３記載の集積回路設計の評価方法。
【００６４】
（付記５）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納される記憶装置と、
該記憶装置と接続されたコンピュータと、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入力するための入力装置と、
を有し、該コンピュータは、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求める、
ことを特徴とする集積回路設計の評価装置。（２）
（付記６）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求め、
該歩留り予測値が向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路設計の改善方法。（３）
（付記７）複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffを測定して、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
該第１物理量ＰＷの許容限度ＰＷlim及び該第２物理量ＤＬの許容限度ＤＬlimを決定し、
該第１物理量ＰＷと該第２物理量ＤＬとを複数のチップについて測定して確率密度が最大になる確率変数Ｘ−Ｙ面上の点を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲内の該点の位置に基づいて、歩留りが向上するようにプロセスパラメータを変更する、
ことを特徴とする集積回路の歩留り向上方法。（４）
（付記８）コンピュータに処理を実行させるプログラムにおいて、該処理は、複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするプログラム。（５）
（付記９）コンピュータに処理を実行させるプログラムが記録されたコンピュータ読み取り可能な記録媒体において、該処理は、
複数の基板に形成された、同一設計値に基づくＭＩＳトランジスタの実効ゲート長Ｌeff及び実効ゲート絶縁膜厚ＴＯＸeffの測定結果が格納されている記憶装置から、該測定結果を読み出させ、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷの許容限度ＰＷlim及び該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬの許容限度ＤＬlimを入力させ、
該測定結果に基づいて、該実効ゲート長Ｌeffの確率密度分布ＰL（Ｘ）及び該実効ゲート絶縁膜厚ＴＯＸeffの確率密度分布ＰT（Ｙ）を取得し、ここに確率変数Ｘ及びＹは、
Ｘ＝（Ｌeff−Ｌm）／σL、Ｙ＝（ＴＯＸeff−ＴＯＸm）／σTOX
であり、Ｌm及びＴＯＸmはそれぞれＬeff及びＴＯＸeffの平均値であり、σL及びσTOXはそれぞれＬeff及びＴＯＸeffの標準偏差であり、
該設計値に基づき形成されるＭＩＳトランジスタのオフ電流に関係した第１物理量ＰＷと該確率変数Ｘ及びＹとの関係ＰＷ（Ｘ，Ｙ）、及び、該設計値に基づき形成されるＭＩＳトランジスタのオン電流に関係した第２物理量ＤＬと該確率変数Ｘ及びＹとの関係ＤＬ（Ｘ，Ｙ）を求め、
確率変数Ｘ−Ｙ面上において、ＰＷ（Ｘ，Ｙ）≦ＰＷlimかつＤＬ（Ｘ，Ｙ）≦ＤＬlimを満たす範囲で、該確率密度分布ＰL（Ｘ）とＰT（Ｙ）の積を面積分して、その値をチップ内の、該設計値に基づくＭＩＳトランジスタが形成された領域の歩留り予測値として求めこれを出力する、
ことを特徴とするコンピュータ読み取り可能な記録媒体。
【００６５】
（付記１０）上記第１物理量ＰＷはチップがスタンバイ時の上記領域内の全てのオフトランジスタで消費されるリーク電力であることを特徴とする付記９記載のコンピュータ読み取り可能な記録媒体。
【００６６】
（付記１１）上記第２物理量は上記領域内の特定パスの遅延時間ＤＬであることを特徴とする付記９又は１０記載のコンピュータ読み取り可能な記録媒体。
【００６７】
（付記１２）上記特定パスはクリティカルパスであることを特徴とする付記１１記載のコンピュータ読み取り可能な記録媒体。
【図面の簡単な説明】
【図１】本発明の一実施形態の集積回路設計評価装置の概略ブロック図である。
【図２】図１のコンピュータによる処理のゼネラルフローチャートである。
【図３】図１に続く処理を示すゼネラルフローチャートである。
【図４】短チャンネルＭＯＳトランジスタの縦断面を示す図である。
【図５】短チャンネルＭＯＳトランジスタのゲート電圧Ｖgsに対するドレイン電流Ｉdsの対数のサブスレッショルド特性を示す線図である。
【図６】実効ゲート長Ｌeffに対するオフ電流Ｉoffの対数、及び、実効ゲート長Ｌeffと確率密度分布ＰL（Ｘ）との関係を示す線図である。
【図７】実効ゲート長ＬeffとＳファクターとの関係を示す線図である。
【図８】実効ゲート長Ｌeffとしきい値電圧Ｖthとの関係を示す線図である。
【図９】確率変数Ｘ−Ｙ面上におけるリーク電力及び遅延時間の等高線並びに良品範囲を示す線図である。
【図１０】歩留り計算の積分範囲境界線と、被積分関数の等高線、Ｘ＝０での曲線及びＹ＝０での曲線とを示す線図である。
【図１１】積分範囲と確率変数Ｘ−Ｙ面の原点との関係を示す図である。
【図１２】量産段階において歩留りを向上させる方法の説明図である。
【符号の説明】
１０  コンピュータ
１１〜１４  記憶装置
１５  入力装置
１６  表示装置
Ｘ、Ｙ  確率変数
ＰＷ  リーク電力
ＤＬ  遅延量
ＤＬlim、ＤＬＮlim  上限値
Ｌeff  実効ゲート長
ＴＯＸeff  実効ゲート酸化膜厚
Ｌm、ＴＯＸm  平均値
σL、σTOX  標準偏差
Ｗ  ゲート幅
ＰL、ＰTOX  確率密度
ＹＤ  歩留り
Ｉoff  オフ電流
Ｉon  オン電流
Ｃox  ゲート酸化膜容量
【図１】
0004753495.tif 000002
【図２】
0004753495.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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