(57)【特許請求の範囲】
【請求項１】
基準クロック信号を受信する第１の入力と、比較信号を受信する第２の入力と、前記基準クロック信号の位相と、前記比較信号の２倍の周波数を有する信号の位相とを比較し、位相差信号を生成する比較回路とを有する位相比較器と、
前記位相差信号の関数として変化する周波数を有する出力信号を生成する出力装置と、
前記出力信号から分周信号を生成する分周器と、
前記比較信号が前記分周信号の１／２の周波数を有し、かつ均一なデューティサイクルを有するよう、前記分周信号の関数として前記比較信号を生成する回路とを有する装置であって、
前記比較回路が、
前記基準クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のみに応答して、所定の論理レベルを有する第１の信号をアサートする第１の回路と、
前記比較信号の立ち上がりエッジに応答して、前記所定の論理レベルを有する第２の信号をアサートするとともに、前記比較信号の立ち下がりエッジに応答して、前記所定の論理レベルを有する前記第２の信号をアサートする第２の回路とを有することを特徴とする装置。
【請求項２】
前記比較回路が、
前記第１の信号及び第２の信号の両方がアサートされたことに応答して、前記第１の回路及び第２の回路の両方をリセットするリセット信号を生成するリセット回路を更に有することを特徴とする請求項１記載の装置。
【請求項３】
前記リセット回路が、
前記第１の信号及び第２の信号の両方がアサートされた後、所定時間前記リセット信号の生成を遅延させる遅延回路を有することを特徴とする請求項２記載の装置。
【請求項４】
前記第２の回路がデュアルエッジトリガラッチであることを特徴とする請求項１記載の装置。
【請求項５】
前記デュアルエッジトリガラッチが、
前記比較信号の立ち上がりエッジに応答して、所定の論理レベルを有する第１のラッチ出力信号を生成するように前記比較信号を受信すべく接続される第１のラッチ装置と、
前記比較信号の立ち下がりエッジに応答して、前記所定の論理レベルを有する第２のラッチ出力信号を生成するように前記比較信号を受信すべく接続される第２のラッチ装置と、
前記第２の信号を前記第１のラッチ出力信号及び前記第２のラッチ出力信号とを結合して生成する結合論理回路を有することを特徴とする請求項４記載の装置。
【請求項６】
前記結合論理回路が論理ＯＲゲートであることを特徴とする請求項５記載の装置。
【請求項７】
前記デュアルエッジトリガラッチが、
前記第１のラッチ装置と前記第２のラッチ装置の両方をリセットするリセット信号を受信するリセット入力を更に有することを特徴とする請求項５記載の装置。
【請求項８】
前記出力信号が位相同期ループ出力信号であり、前記分周器が前記位相同期ループ出力信号を受信し、前記位相同期ループ出力信号から前記分周信号を生成することを特徴とする請求項１記載の装置。
【請求項９】
前記比較信号を生成する回路が、前記分周信号の各サイクルに１度ラッチ装置出力状態をトグルするように構成されたラッチ装置であることを特徴とする請求項８記載の装置。
【請求項１０】
前記ラッチ装置が前記ラッチ装置出力状態を前記分周信号の各立ち上がりエッジに一度トグルするように構成されていることを特徴とする請求項９記載の装置。
【請求項１１】
前記ラッチ装置が前記ラッチ装置出力状態を前記分周信号の各立ち下がりエッジに一度トグルするように構成されていることを特徴とする請求項９記載の装置。
【請求項１２】
出力信号を生成する方法であって、
基準クロック信号を受信するステップと、
比較信号を受信するステップと、
前記基準クロック信号の位相と、前記比較信号の２倍の周波数を有する信号の位相とを比較して位相差信号を生成するステップと、
前記位相差信号の関数である周波数を有する出力信号を生成するステップと、
前記出力信号を分周して分周信号を生成するステップと、
前記比較信号が前記分周信号の１／２の周波数を有し、かつ均一なデューティサイクルを有するよう、前記分周信号の関数として前記比較信号を生成するステップとを有する方法であって、
前記位相差信号を生成するステップが、
前記基準クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のみに応答して、所定の論理レベルを有する第１の信号をアサートするステップと、
前記比較信号の立ち上がりエッジ及び立ち下がりエッジの両方に応答して、前記所定の論理レベルを有する第２の信号をアサートするステップとを有することを特徴とする方法。
【請求項１３】
前記位相差信号を生成するステップが、
前記第１の信号及び前記第２の信号の両方がアサートされたことに応答して、前記第１の信号及び前記第２の信号の両方のアサートを解除するステップを更に有することを特徴とする請求項１２記載の方法。
【請求項１４】
前記第１の信号及び前記第２の信号の両方のアサートを解除するステップが、前記第１の信号及び前記第２の信号の両方がアサートされた後、所定時間前記第１の信号及び前記第２の信号のアサート解除を遅延させるステップを更に有することを特徴とする請求項１３記載の方法。
【請求項１５】
前記出力信号が位相同期ループ出力信号であることを特徴とする請求項１２記載の方法。
【請求項１６】
前記比較信号を生成するステップが、前記分周信号の各サイクルに１度、ラッチ装置出力状態をトグルするステップを有することを特徴とする請求項１２記載の方法。
【請求項１７】
前記比較信号を生成するステップが、前記分周信号の各立ち上がりエッジに１度、ラッチ装置出力状態をトグルするステップを有することを特徴とする請求項１６記載の方法。
【請求項１８】
前記比較信号を生成するステップが、前記分周信号の各立ち下がりエッジに１度、ラッチ装置出力状態をトグルするステップを有することを特徴とする請求項１６記載の方法。
【請求項１９】
前記基準クロック信号の位相と、前記比較信号の２倍の周波数を有する信号の位相とを比較するステップが、
前記第１の信号及び前記第２の信号の両方がアサートされたことに応答して、前記第１の信号及び前記第２の信号の両方のアサートを解除するリセット信号を生成するステップを更に有することを特徴とする請求項１２記載の方法。
【請求項２０】
前記リセット信号を生成するステップが、前記第１の信号及び前記第２の信号の両方がアサートされた後、所定時間前記リセット信号の生成を遅延するステップを有することを特徴とする請求項１９記載の方法。
【発明の詳細な説明】
【０００１】
（背景）
本発明はフラクショナル−Ｎ位相同期ループに関し、特に位相同期ループ中の周波数分周器出力におけるデューティサイクルの改良に関する。
【０００２】
フラクショナル−Ｎ位相同期ループ（ＰＬＬ）は良く知られている。例えば、無線通信システムにおいて局所発信器周波数の生成に用いられうるシグマデルタ制御型フラクショナル−ＮＰＬＬ変調器は、ある動作周波数から別の動作周波数へ瞬時に切り替わる能力を有する。フラクショナル−Ｎ特性は局所発信器周波数を基準周波数の中間的な定数倍としたままで、高い比較周波数の利用を可能にする。分割器の比率をシグマデルタ変調器で制御することにより、一定のエンベロープを有する変調を生成することができる。フラクショナル−Ｎ位相同期ループのこれらの特性を用いることで、無線回路全体(complete radio)を１つの特定用途向け集積回路（ＡＳＩＣ）へ集積可能とするのに十分な程度小型な一定エンベロープシステムのための無線アーキテクチャを開発可能である。
【０００３】
従来のシグマデルタ制御型フラクショナル−Ｎ位相同期ループ変調器のブロック図を図１に示す。基準信号１０１は周波数分周器１０６の出力位相とともに位相比較器(phase detector)１０２へ与えられる。基準信号は好ましくはｆrefで表記される周波数を有する正弦波信号である。位相比較器１０２の出力は基準信号１０１と周波数分周器(frequency divider)１０６の出力の位相差に関するパルスである。位相比較器１０２の出力はチャージポンプ１０７へ与えられ、ループフィルタ１０８によってフィルタリングされる。ループフィルタ１０８の出力は電圧制御発振器（ＶＣＯ）１０９に供給される。ＶＣＯ１０９の出力信号は周波数分周器１０６の入力に供給される。このフィードバック構成の結果として、ＶＣＯ１０５の出力周波数は周波数分周器１０６の分周比(division factor)の基準信号１０１倍の周波数に等しくなるように駆動される。従って、ＶＣＯ１０９の周波数は周波数分周器１０６の分周比を制御することで制御可能である。シグマデルタ制御型フラクショナル−Ｎ位相同期ループ変調器において、分周比は変調信号(modulating signal)１１１を受信するシグマデルタ変調器１１０によって生成される。
【０００４】
ＰＬＬ中の周波数分周器１０６は所望の変調を達成するために３つの重要な要求を満たさねばならない。第１に、基準周波数サイクル毎に１度分周比を変更可能でなければならない。第２に、ループ中の余分な非線形性を排除するため、全分周比について厳密に等しい遅延を導入しなければならない。第３に、シグマデルタ制御型フラクショナル−Ｎ位相同期ループ変調器が無線周波数の広い範囲で動作するよう、広い範囲に渡って連続する分周比を達成できねばならず、これによってマルチバンド機能(multi-band functionality)を達成する。
【０００５】
これらの要求を満たすため、周波数分周器１０６は図２に図示され、その全体が参照として本明細書に組み込まれる米国特許第５，９４８，０４６号で説明されるような、直列に接続された複数の分割器ブロックの形式により実現される。２タイプの分周器ブロックが用いられる。第１のタイプはプリセット不能な２／３分周器ブロック２００ａ、２００ｂ、２００ｃ、２００ｄ（以下一般的に参照数字２００で表す）である。
【０００６】
２／３分周器ブロック２００はクロック入力周波数２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ、２１０ｅ、２１０ｆ、２１０ｇ（以下一般的に参照数字２１０で表す）を、第１の入力制御信号２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ（以下一般的に参照数字２１１で表す）の論理値及び、第２の入力制御信号２０７のグループの対応する１つの値に応じて、２又は３で分周する。いくつかの実施形態において、クロック入力２１０はディファレンシャル信号(differntial signal)の形式であってもよいが、全ての実施形態において必要というわけではない。他の２／３分周器ブロック３００と直接に構成される場合、第１の入力制御信号２１１はより重要な隣接２／３分周器ブロック２００によって供給される。これら第１の入力制御信号２１１の１つ（例えば、第１の入力制御信号２１１ｃ）はまた、周波数分周器１０６の出力ｆFREQ.DIV.となる。
【０００７】
図１に示したような連続位相変調器に用いられる場合、第２の入力制御信号２０７は一般にΣΔ変調器１１０から得られる。第２の入力制御信号２０７は２（第２の制御信号＝０）又は３（第２の制御信号＝１）のどちらで分周することが必要であるかを指示するために用いられる。しかし、３による分周を実行するためには、第２の入力制御信号２１１もまた１に設定されねばならない。その意味では、第２の入力制御信号２１１を「吸収有効」(swallow enable)信号と見なすことができる（２／３分周器ブロック２００における３による分周は、２による分周のために通常吸収されるクロックサイクルに加え、更にクロックサイクルを吸収することによって実行される）。
【０００８】
複数分周型周波数分周器(multi-divide frequency divider)１０６は、ここではプリセット可能な分周器ブロック２０１ａ、２０１ｂ（以下一般的に参照数字２０１で表す）として表される第２のタイプの分周器ブロックを更に有する。図２の例示的な複数分周型周波数分周器において、２つのプリセット可能な分周器ブロック２０１ａ及び２０１ｂは（プリセット可能な分周器ブロック２０１及び従来の分周器ブロック２００からなる）分周器ブロックチェインの最重要位置で用いられる。プリセット可能な分周器ブロック２０１は従来の２／３分周器ブロック２００と同位置の機能を含み、さらに、その内部状態をプリセットする能力を有する。プリセットオプションの制御は第２の制御信号２０７と合わせられたオン／オフ信号２０８によってなされる。
【０００９】
このプリセット能力は状態機械のように動作する２／３分周器ブロック２０１に、正しい初期状態へオン及びオフする機会を与えるので、複数分周型周波数分周器１０６を完全に実施するために非常に重要である。このようにすることで、完全周波数分周器１０６において起こりうる分周比の範囲をその動作中にいつでも増加又は減少することができる。すなわち、所望の分周比が減少又は増加された領域内に存在するか否かとは無関係に、周波数分周器１０６は（正しい基準サイクルの中で）直ちに新しい分周比による分周を開始する。ここで用いたように、”減少された領域”という言葉は、プリセット可能な分周器ブロック２０１がいずれも有効でない場合に得ることのできる分周比を指す。
【００１０】
例示的な実施形態において、減少された領域は１６から３１の範囲の分周比となるであろう。ここで用いたように、”増加された領域”という言葉は、ブロックチェイン内のプリセット可能な分周器ブロック２０１が１つ以上有効な場合に得ることのできる分周比を指す。例示的な実施形態において、増加された領域は３２から６３の範囲の分周比（最初のプリセット可能な分周器ブロック２０１のみが有効の場合）及び６４から９５（プリセット可能な分周器ブロック２０１の両方が有効の場合）となるであろう。例示的な実施形態において、分周器ブロック２００、２０１の列において最重要位置を占める分周器ブロック２０１ｂが”２”による分周のみを行うように示されていることに注意されたい。これはこのブロックの第２の制御信号入力を常に”２”による分周がなされるように結線することで達成される。この理由により、第２の制御信号２０７の受信を行うように記載されていないのである。
【００１１】
図２に示すような、２／３分周器ブロック２００、２０１無しの周波数分周器１０６を用いる場合、周波数分周器出力信号のデューティは、異なる入力周波数及び分周比によって変化する。図２に示す構成に対し、周波数分周器出力デューティサイクルは以下のように表記できる。
（Ｎ／８−Ｉｎｔ（Ｎ／８））＊８／ｆREF（Ｎ＋１６）
【００１２】
さらに、数式中の数「１６」は４ブロックが有効な２／３分周器ブロックチェインで使用できる最小の分周比を表す（すなわち、全ブロックが２で分周するように設定されている場合）。２／３分周器チェインに３つの分周器ブロックが実装されている場合、数「１６」は数「８」で置き換えられ、以下同様に置き換えられる。
【００１３】
理想的には変化するデューティサイクルは位相比較器１０２に影響を与えないはずだが、常にいくらかの依存関係が存在する。例えば、図３に示す、不感帯のない位相比較器／チャージポンプ回路(combination)３００を考えてみる。第１及び第２のディジタルラッチ３０１，３０３は複数の状態（図３には示していない）を可能とし、従って、位相比較器／チャージポンプ回路３００のレンジを拡大する。動作中、第１のラッチ３０１は第１のチャージポンプ３０５がオンであるかオフであるかを制御する。同様に、第２のラッチ３０３は第２のチャージポンプ３０７がオンであるかオフであるかを制御する。
【００１４】
第１及び第２のチャージポンプ３０５，３０７は、それらの間に供給される位相比較器／チャージポンプ出力電流ｉoutに直列に接続される。位相比較器／チャージポンプ出力電流ｉoutの大きさは、第１及び第２のチャージポンプ３０５、３０７のいくつがオンであるかに関係する。ｉoutがゼロでない時間は２つの入力信号ｆref及びｆFREQ.DIVの位相差の関数である。これら信号は各々第１及び第２のラッチ３０１，３０３のそれぞれのクロック入力へ供給される。これら信号の１つ目は対応するラッチの出力をアサートするクロッキングエッジを表す。そして、ラッチのアサートされた出力は、第１及び第２のチャージポンプ３０５、３０７の対応する１つをオンにする。残りの入力信号のクロッキングエッジが続いてアサートされると、それもまた対応するラッチの出力をアサートする。
【００１５】
第１及び第２のラッチ３０１，３０３の出力はいずれも論理ＡＮＤゲート３０９の各入力に供給される。論理ＡＮＤゲートの出力は、信号を第１及び第２のラッチ３０１，３０３のＲＥＳＥＴ入力に供給される前にΔＴ遅延させる遅延回路３１１の入力へ供給される。従って、両方のラッチ３０１，３０３の出力がアサートされると、ＡＮＤゲート３０９の出力もまた同様にアサートされ、それによって両ラッチ３０１，３０３が遅延ΔＴの後でリセットされる。これらラッチは次のサイクルのための処理を繰り返すために初期化される。結果として、出力電流ｉoutは、第１の入力信号ｆrefが第２の入力信号ｆFREQ.DIV.を導く場合の正の値（第１のチャージポンプ３０５によって供給される）か、第２の入力信号ｆFREQ.DIV.が第１の入力信号ｆrefを導く場合の負の値（第２のチャージポンプ３０７によって引き込まれる）のいずれかとなる。
【００１６】
遅延回路３１１が存在する理由は、位相比較器の伝達関数を特徴づける不感帯を排除するためである。不感帯は、ＰＬＬがその基準周波数ｆrefを正しくトラッキングしている際、２つの入力信号の位相差は非常に小さくなるという事実に帰因して、位相比較器ラッチ３０１，３０３の両方がほぼ同時にトリガするために生じる。遅延回路３１１が無ければ、リセット信号は第１及び第２のラッチ３０１，３０３を直ちにリセットし、その結果、第１及び第２のチャージポンプ３０５，３０７のそれぞれをオンさせるには早すぎる、短いスパイクのみがラッチ出力に現れる。事実、遅延回路３１１がないとすると、位相誤差（すなわち、トラッキング誤差）が小さくても、第１及び第２のラッチ３０１，３０３は、チャージポンプ３０５，３０７を反応させるには早くリセットしすぎる。従って、位相比較器伝達関数は基点周りの小さい不感帯（低利得領域）によって特徴づけられる。遅延回路３１１によって与えられる追加遅延によって、アップパルス及びダウンパルスはそれぞれチャージポンプ３０５，３０７をアクティべーとするのに十分な長さとなり、それによって不感帯を取り除く。
【００１７】
周波数分周器出力信号のデューティサイクル変化がどのようにして位相比較器の性能に影響を与えることができるかについての検討に戻って、位相／周波数検出器のリセットパルスの立ち上がり時、チャージポンプ３０５，３０７がオフになるまでには遅延が存在する。この遅延ΔＴresetを図４に示すタイミング図に示す。リセットパルスが到来した際に周波数分周器出力信号（ｆFREQ.DEV.で表す）がハイレベルであるか否かに応じて、この遅延は変化する。それは、回路がシリコンで実現される際に不可避な結果である欠陥が、第１及び第２のラッチ３０１，３０３を通じた遅延をクロック入力がハイであるかローであるかの関数として変化させるからである。ところで、周波数分周器出力信号のデューティサイクルが無作為に（すなわち、位相比較器内のリセットパルスが生成された際、ハイである場合も、ローである場合もある）変化すると、ループフィルタ１０８内の無作為な電流パルスの原因となる。電流パルスは完全に位相同期したループのノイズレベルを上昇させる。
【００１８】
従って、周波数分周器出力信号のデューティサイクル変化が位相比較器の性能に与える影響を削減するのに有用な方法及び装置を提供することが望ましい。
【００１９】
（発明の概要）
本明細書において、「有する」という表現が使用される場合、説明される機能、整数、ステップ又は部品の存在を特定するが、他の１つ以上の機能、整数、ステップ、部品又はそれらのグループの存在を排除するものではないことを強調しておく。
【００２０】
本発明の一見地によれば、上述した目的及び他の目的は、基準クロック信号を受信する第１入力と、比較信号を受信する第２入力と、基準クロック信号の位相と比較信号の２倍の周波数を有する信号の位相とを比較する比較回路を有する位相比較器によって達成される。
【００２１】
位相比較器は例えば、フィードバックパスで供給される比較信号が所望の周波数の１／２しかない位相同期ループに有用である。これは、例えば、位相同期ループが周波数分周器によって供給される信号のデューティサイクルの変化を補償するように構成されるような場合であるかもしれない。位相同期ループは、例えば、基準信号を受信する基準信号入力と、比較信号を受信する比較信号入力を有し、基準信号と、比較信号の２倍の周波数を有する信号との位相差を表す位相差信号を生成する位相比較器と、位相差信号の関数である周波数を有する位相同期ループ出力信号を生成する回路と、位相同期ループ出力信号を受信し、そこから分周信号を生成する周波数分周器と、分周信号からその１／２の周波数を有する比較信号を生成する回路を有するように構成される。
【００２２】
比較信号を生成する回路は、例えば、分周された信号の各サイクルに１回、ラッチ装置出力状態をトグルように構成されるラッチ装置であってもよい。分周された信号の１つのエッジ（例えば、立ち上がり又は立ち下がりエッジ）にのみ応答して、ラッチの出力は実質的に均一なデューティサイクルを呈する。
【００２３】
ラッチ装置を用いることによっても得られる、２による余分な分周を補償するため、位相比較器は基準クロック信号の位相と比較信号の２倍の周波数を持つ信号の位相とを比較することができる。
【００２４】
いくつかの実施形態において、比較回路は、基準信号の立ち上がりエッジ及び立ち下がりエッジの一方のみに応答して、所定の論理レベルを有する第１の信号を（例えばラッチ装置によって）アサートする。比較回路は、比較信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、所定の論理レベルを有する第２の信号を（例えばデュアルエッジトリガラッチ(dual-edge triggerd latch)によって）アサートする。比較信号の立ち上がりエッジ及び立ち下がりエッジ双方に応答することにより、周波数分周器によって供給される信号の本来の周波数(original frequency)が効果的に復旧する。結果として、生成される位相差信号は位相同期ループに所望の周波数の出力信号を生成させるために好適である。
本発明の目的及び長所は以下の詳細な説明を図面とともに読むことによって理解されるであろう。
【００２５】
（発明の詳細な説明）
以下、同様の部分は同一の参照文字によって識別される図面に関して本発明の様々な特徴について説明する。
図５は、本発明に従って構成した位相同期ループ５００のブロック図である。ループフィルタ５０３，ＶＣＯ５０５及び周波数分周器５０７は、図１に関して説明したものと同様に動作するものであるため、ここで詳細について再度説明は行わない。ループフィルタ及びＶＣＯの処理及び、その類似処理（チャージポンプを含むかも含まないかもしれない）の代替選択肢は、一般に位相差信号の関数である周波数を有する位相同期ループ出力信号を生成する回路であると考えることができる。この回路の特定の配置及び部品の選択は本発明の本質ではない。
【００２６】
トグル機能を実行するように構成されたフリップフロップ５０９は、周波数分周器５０７と位相／周波数比較器５０１の間に挿入される。フリップフロップ５０９は周波数分周器出力信号ｆFREQ.DIV.の立ち上がりエッジに応答する。その結果、フリップフロップ５０９の出力はほぼ５０パーセントのデューティサイクルを有する信号である。すなわち、ｆFREQ.DIV.信号を特徴づけるデューティサイクル変化は実質的に除去される。しかし、このような信号シェイピングにおいて、その周波数は２で分周される。
【００２７】
フリップフロップ５０９からの出力信号が従来の位相比較器に供給されるとすると、得られるＰＬＬ出力信号は所望の周波数の２倍の周波数を有するであろう。位相同期ループ５００のフィードバックパスで行われるこの余計な２による分周を補償するため、位相／周波数比較器５０１は基準クロック信号ｆrefの位相と、比較信号（この場合はフリップフロップ５０９によって供給されるフィードバック信号ｆfeedbackである。）の２倍の周波数を有する信号の位相とを比較するように変更される。典型的な実施形態において、これはフリップフロップ出力信号ｆfeedbackの立ち上がりエッジ及び立ち下がりエッジの両方に応答する位相／周波数比較器５０１を有することによって達成される。
【００２８】
位相／周波数比較器５０１の典型的な実施形態のブロック図を図６に示す。この実施形態は第１のフリップフロップ６０１と、デュアルエッジトリガラッチ６０３と、第１及び第２のチャージポンプ６０５、６０７と、論理ＡＮＤゲート６０９と、遅延回路６１１を用いる。ここで、本発明の理解を容易にするため、チャージポンプ６０５，６０７は位相／周波数比較器５０１の要素として示されているが、これらを要素とすることは本発明の本質ではないことに留意されたい。すなわち、位相／周波数比較器は代わりに、（おそらくは）外部チャージポンプによって用いられるための”ソース(source)”及び”シンク(sink)”信号を生成する部品のみを有するものと考えることもできる。
【００２９】
動作中、第１のフリップフロップ６０１は第１のチャージポンプ６０５がオンであるかオフであるかを制御する。同様に、デュアルエッジトリガラッチ６０３は第２のチャージポンプ６０７がオンであるかオフであるかを制御する。第１及び第２のチャージポンプ６０５，６０７は、それらの間に供給される位相比較器／チャージポンプ出力電流ｉoutに直列に接続される。位相比較器／チャージポンプ出力電流ｉoutの大きさは、第１及び第２のチャージポンプ６０５、６０７のいくつがオンであるかに関係する。ｉoutがゼロでない時間は２つの入力信号ｆref及びｆfeedbackの位相差の関数である。
【００３０】
これら信号は第１のフリップフロップ６０１及びデュアルエッジトリガラッチ６０３のそれぞれのクロック入力へ供給される。これら信号の１つ目は対応するラッチの出力をアサートするクロッキングエッジを表す。そして、ラッチのアサートされた出力は、第１及び第２のチャージポンプ６０５、６０７の対応する１つをオンにする。残りの入力信号のクロッキングエッジが続いてアサートされると、それもまた対応するフリップフロップの出力をアサートする。第１のフリップフロップ６０１及びデュアルエッジトリガラッチ６０３の出力はいずれも、論理ＡＮＤゲート６０９の各入力へも供給され、論理ＡＮＤゲート６０９の出力は遅延回路６１１の入力へ供給される。
【００３１】
遅延回路６１１は信号が第１のフリップフロップ６０１及びデュアルエッジトリガラッチ６０３のＲＥＳＥＴ入力に供給される前に、信号をΔＴ遅延させる。従って、第１のフリップフロップ６０１及びデュアルエッジトリガラッチ６０３の出力がいずれもアサートされた際、ＡＮＤゲート６０９の出力もまたアサートされ、それによって第１のフリップフロップ６０１及びデュアルエッジトリガラッチ６０３の両方が遅延ΔＴの後リセットされる。これらは次のサイクルに対する処理を再び繰り返すため、初期化される。結果として、出力電流ｉoutは、第１の入力信号ｆrefが第２の入力信号ｆfeedbackを導く場合に（第１のチャージポンプ６０５によって供給される）正の値か、第２の入力信号ｆfeedbackが第１の入力信号ｆrefを導く場合に（第２のチャージポンプ６０７によって供給される）負の値のいずれかとなる。
【００３２】
第１のフリップフロップ６０１が供給される入力信号ｆrefの１つのエッジ（例えば、立ち上がりエッジ）のみをトリガするのに対し、デュアルエッジトリガラッチ６０３はその供給される入力信号ｆfeedbackのどちらのエッジも（すなわち、立ち上がり及び立ち下がりエッジの両方）トリガする。従って、デュアルエッジトリガラッチ６０３は供給される入力信号ｆfeedbackの各クロックサイクルで２度トリガされる。そのため、事実上、供給される入力信号ｆfeedbackの周波数は２倍にされ、供給される入力信号ｆfeedbackを生成するフリップフロップ５０９によって行われる”２”による余分な分周を補償する。その結果、位相／周波数比較器５０１の出力は所望の周波数を有するＶＣＯ出力を生成するために適切である。さらに、供給される入力信号ｆfeedbackが周波数分周器出力信号（ｆFREQ.DIV.）を特徴づけるデューティサイクル変化の影響を受けないため、位相同期ループ５００は向上した性能を呈する。
【００３３】
図７は、デュアルエッジトリガラッチ６０３の典型的な実施形態のブロック図である。デュアルエッジトリガラッチ６０３は、それぞれがデータ（Ｄ）、クロック（Ｃｌｋ）及びリセット（Ｒｅｓｅｔ）入力端子及び出力（Ｑ）を有する２つのＤ型フリップフロップ７０１，７０３を含む。２つのフリップフロップ７０１，７０３の各データ入力（Ｄ）は”ハイ”又は”１”入力を受信する。
【００３４】
供給される入力信号、この場合は供給される入力信号ｆfeedbackは、第１のフリップフロップ７０１のクロック入力へ供給され、供給される入力信号ｆfeedbackの各立ち上がりエッジで、フリップフロップ７０１はデバイスの出力（Ｑ）に信号を出力するようにトリガされる。供給される入力信号ｆfeedbackはインバータ７０５へも供給され、得られる反転信号−ｆfeedbackは第２のフリップフロップ７０３のクロック入力へ供給される。従って、このフリップフロップは反転されない供給される供給される入力信号ｆfeedbackの各立ち下がりエッジに対応する、反転信号−ｆfeedbackの各立ち上がりエッジ毎にトリガし、第２のフリップフロップ７０３の出力に信号を出力する。これら２つのフリップフロップ７０１，７０３はこの場合は論理ＯＲゲート７０７である結合回路へ供給される。論理ＯＲゲート７０７の出力はデュアルエッジトリガラッチ６０３の出力として供給される。
【００３５】
デュアルエッジトリガラッチ６０３に供給されるリセット信号は第１及び第２のフリップフロップ７０１，７０３の各Ｒｅｓｅｔ入力に供給される。ここで、リセット信号が供給される入力信号ｆfeedbackの立ち上がり及び立ち下がりエッジの間でアサートされたとすると、第１及び第２のフリップフロップ７０１，７０３の各出力は”ロー”又は”０”状態にリセットされ、それによって論理ＯＲゲート７０７の出力に供給される信号もまた”ロー”又は”０”となる。結果として、供給される入力信号ｆfeedbackの次のエッジはそのエッジが立ち上がりエッジか立ち下がりエッジかとは無関係に、論理ＯＲゲート７０７の出力に供給される信号を再び”ハイ”又は”１”にする。これは、安定状態で動作する位相比較器５０１にデュアルエッジトリガフリップフロップ６０３が用いられる際のリセット信号の振る舞いであるので、結果としてデュアルエッジトリガラッチ６０３が供給される入力信号ｆfeedbackのそれぞれに対して２つのクロックサイクルを生成し、それによって供給される入力信号ｆfeedbackを事実上に２倍にする。
【００３６】
図８は、位相比較器５０１内部で生成される信号のタイミング図である。特に、ｆfeedback信号の１／２周期中に生成される信号のみを示した。周期の後半に対して生成される信号は実質的に同一だろうが、ｆfeedback信号はハイでなくローとなる。ｆfeedback信号がデューティサイクル変化の影響を受けないことがわかる。結果として、従来の位相比較器３００を特徴づける変化するグリッチ４０１（図４）が確定的なもので置き換えられる。すなわち、ラッチ６０３のｆfeedback入力は、入力レベルの変動が無作為にならないよう、リセット信号の新たなアサート毎に繰り返しハイ及びローになるであろう。従来技術の位相比較器において、グリッチは比較周波数（すなわち、ｆFREQ.DIV.）のデューティサイクルの関数として無作為に出現する。この、従来技術の位相比較器において無作為に生成されるグリッチは、全体のノイズ性能を向上させる。対照的に、本発明の位相比較器は確定的なグリッチしか引き起こさず、従って増加されたノイズ性能を導入しないであろう。確定的なグリッチは搬送波からオフセットした基準周波数（例えば１３ＭＨｚ）でのオフセット側波帯（スプリアストーン）のみを引き起こす。この処理によって、位相比較器５０１の性能が向上するのみならず、ＰＬＬ５００の性能も向上する。
【００３７】
本発明を特定の実施形態に関して説明してきた。しかし、本技術分野に属する当業者には、上述した好ましい実施形態以外の特定の形式で本発明を実施可能であることを容易に理解するであろう。これは本発明の精神を逸脱することなく行うことができる。
【００３８】
例えば、様々な実施形態は様々な信号の立ち上がりエッジ又は立ち下がりエッジの一方に応答する様々な部品を示してきた。本発明の代替実施形態がその１つ以上の部品について、立ち上がりエッジと立ち下がりエッジの役割を反転するように構成可能であることは理解されよう。さらに、図示された実施形態はアサートを示すために”ハイ”又は”１”信号レベルを用いた（例えば、基準クロック信号の所定のエッジが検出された際に”１”信号レベルを生成した）。しかし、代替実施形態ではこの目的で”ロー”又は”０”信号レベルを用いるように変更することが可能である。例えば、２つの信号がいずれも”ハイ”にアサートされている場合を検出するために論理ＡＮＤゲートを用いる代わりに、２つの信号がいずれも”ロー”にアサートされている場合を検出するための論理ＮＯＲゲートを用いることも可能である。任意の実施形態で用いられた特定の論理レベル、論理ゲートのタイプ、及び信号エッジ選択は本発明の実施に必須ではない。
【００３９】
従って、好ましい実施形態は単なる例示であり、いかなる意味においても限定的に解釈すべきではない。本発明の範囲は上述の説明ではなく添付の請求範囲によって与えられ、請求項の範囲に含まれる変形物及び等価物は本発明に包含される。
【図面の簡単な説明】
【図１】  従来のシグマデルタ制御型フラクショナル−ＮＰＬＬ変調器のブロック図である。
【図２】  複数の直列接続された分周器ブロックの形式で実施される周波数分周器の典型的な実施形態を示すのブロック図である。
【図３】  従来の不感帯のない位相比較器／チャージポンプ回路のブロック図である。
【図４】  従来の不感帯のない位相比較器／チャージポンプ回路で生成される信号のタイミング図である。
【図５】  本発明の一見地に従って構成された位相同期ループのブロック図である。
【図６】  本発明の一見地による位相／周波数比較器の典型的な実施形態を示すブロック図である。
【図７】  デュアルエッジトリガラッチの典型的な実施形態のブロック図である。
【図８】  本発明の一見地に従って位相比較器内で生成される信号のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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