(57)【特許請求の範囲】
【請求項１】
複数の画素が２次元行列配置されてなる撮像部と、
各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、
各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、
前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法であって、
前記行のシフトレジスタのクロックが１クロック期間供給される間に、複数回リセットの動作を実行し、
前記複数回リセット動作のタイミング情報に従い、ノイズ除去を行うように前記画素毎の出力を信号処理回路で補正することを特徴とする固体撮像装置の駆動方法。
【請求項２】
複数の画素が２次元行列配置されてなる撮像部と、
各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、
各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、
前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法であって、
前記行のシフトレジスタのクロックが１クロック期間供給される間に、前記行のシフトレジスタに供給される駆動用信号の論理変化位置に従い複数回リセットの動作を実行し、
前記複数回リセット動作のタイミング情報に従い、ノイズ除去を行うように前記画素毎の出力を信号処理回路で補正することを特徴とする固体撮像装置の駆動方法。
【請求項３】
請求項２記載の固体撮像装置の駆動方法において、
前記行のシフトレジスタに供給される駆動用信号の論理変化位置をグレイコードカウンタを利用して検知し、前記グレイコードカウンタの出力を使用して前記複数回リセットの動作を実行することを特徴とする固体撮像装置の駆動方法。
【請求項４】
複数の画素が２次元行列配置されてなる撮像部と、
各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、
各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、
前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法であって、
前記撮像部の信号が出力されない間に、前記固体撮像装置外部より電荷蓄積時間制御のためのシリアルデータを入力し、
前記固体撮像装置外部より入力されたシリアルデータに従い、前記行のシフトレジスタのクロックが１クロック期間供給される間に、複数回リセットの動作を実行することを特徴とする固体撮像装置の駆動方法。
【請求項５】
請求項４記載の固体撮像装置の駆動方法において、
前記固体撮像装置外部より入力した前記シリアルデータと、グレイコードカウンタの出力との比較結果に従い、前記複数回リセットの動作を実行することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置の駆動方法に関し、特に固体撮像装置の電子シャッタ機能を実現するための駆動技術に関するものである。
【０００２】
【従来の技術】
固体撮像装置の電子シャッタ機能とは、撮像部の電荷蓄積時間をその駆動によって調整し、物理的な絞り（アイリス）機能に代わって、電子的に露光時間を制御するものである。具体的には、各画素に蓄積された信号電荷を、画素信号読み出しとは異なる所定のタイミングで排出（リセット）することによって、電子シャッタ機能は実現される。
【０００３】
従来の固体撮像装置の１つが特開平１１−２２０６６３号公報に開示されている。これは、複数の画素が２次元行列配置されてなる撮像部と、各々前記撮像部の各行に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、各々前記撮像部の各行に対して設けられた行数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備えた固体撮像装置である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来の固体撮像装置では選択回路のクロックが１水平走査期間毎に出力されるため、電子シャッタの蓄積時間が１水平走査期間毎にしか制御できないという課題があった。
【０００５】
例えばテレビジョンシステムのＮＴＳＣの場合、１水平走査期間が約１万６千分の１秒となる。電子シャッタの主な用途である電子絞り機能においては、蓄積時間の約５０分の１刻みで制御すると違和感のない制御が行える。８百分の１秒以下の蓄積時間を制御する場合、１万６千分の１秒毎では約２０分の１刻みとなり、制御幅が大きくなってしまう。また、高速電子シャッタの最高速も１万６千分の１秒が最大となる。
【０００６】
行選択と列選択のシフトレジスタの駆動部制御構成を同じにすることで上記課題は解決可能だが、列選択のシフトレジスタが１０ＭＨｚ以上の高速に動作する場合が多く設計マージンが少ない。また、回路規模が大きくなり、行・列選択の両シフトレジスタの入力パルス制御が複雑になるといった問題がある。
【０００７】
本発明の目的は、電子シャッタモードにおける１水平走査期間以下の細かな電荷蓄積時間制御を実現することにある。
【０００８】
【課題を解決するための手段】
上記課題に鑑み、本発明は、固体撮像装置の駆動方法において、リセット信号を１水平走査期間内に映像期間中を含め複数回印加することによって、１水平走査期間以下の細かな電荷蓄積時間制御を実現し、以て１０万分の１秒など超高速な電子シャッタをも実現可能とするものである。
【０００９】
具体的に説明すると、請求項１の発明が講じた解決手段は、複数の画素が２次元行列配置されてなる撮像部と、各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法において、前記行のシフトレジスタのクロックが１クロック期間供給される間に、複数回リセットの動作を実行することとしたものである。
【００１０】
上記請求項１の発明によれば、リセット信号を１水平走査期間内に複数回印加することによって、１水平走査期間以下の電荷蓄積時間制御を実現し、１０万分の１秒など超高速な電子シャッタを実現することができる。ただし、映像期間中に固体撮像装置内のカウンタで計数し、複数回リセット信号を出力させた場合、カウントダウンノイズやパルスの論理変化などによる固定パターンノイズが発生し、映像に悪影響を及ぼすおそれがある。そこで、前記複数回リセット動作のタイミング情報に従い、ノイズ除去を行うように前記画素毎の出力を信号処理回路で補正することとした。
【００１１】
また、請求項２の発明が講じた解決手段は、複数の画素が２次元行列配置されてなる撮像部と、各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法において、前記行のシフトレジスタのクロックが１クロック期間供給される間に、前記行のシフトレジスタに供給される駆動用信号の論理変化位置に従い複数回リセットの動作を実行することとしたものである。しかも、前記複数回リセット動作のタイミング情報に従い、ノイズ除去を行うように前記画素毎の出力を信号処理回路で補正することとした。このため、従来使用している駆動用信号を用いてリセットパルス列を生成でき、信号線の数を増やさずに上記課題を解決することができる。
【００１２】
請求項３の発明では、上記請求項２の発明に係る固体撮像装置の駆動方法において、前記行のシフトレジスタに供給される駆動用信号の論理変化位置をグレイコードカウンタを利用して検知し、前記グレイコードカウンタの出力を使用して前記複数回リセットの動作を実行することとした。クロック変化数が均一なグレイコードカウンタの採用により、ノイズの発生を抑制できる。
【００１３】
また、請求項４の発明が講じた解決手段は、複数の画素が２次元行列配置されてなる撮像部と、各々前記撮像部の各行又は各列に対して設けられたレジスタを含む複数のレジスタが直列接続されてなり、供給された駆動用信号をクロック毎に順次伝達するシフトレジスタと、各々前記撮像部の各行又は各列に対して設けられた行数又は列数と同数の選択回路からなり、前記シフトレジスタを構成するレジスタの出力に応じて選択した行又は列の画素に対し、読み出し動作又はリセット動作を実行する駆動部とを備え、かつ、前記列のシフトレジスタのクロックに従って前記画素毎の信号が出力される固体撮像装置の駆動方法において、前記固体撮像装置外部より入力される電荷蓄積時間制御のためのシリアルデータに従い、前記行のシフトレジスタのクロックが１クロック期間供給される間に、複数回リセットの動作を実行することとしたものである。しかも、前記撮像部の信号が出力されない間に、前記固体撮像装置外部より前記シリアルデータを入力することとした。このため、信号線の数は増えるものの、リセットパルス列の生成の際のノイズ発生を防止しつつ上記課題を解決することができる。
【００１４】
請求項５の発明では、上記請求項４の発明に係る固体撮像装置の駆動方法において、前記固体撮像装置外部より入力した前記シリアルデータと、グレイコードカウンタの出力との比較結果に従い、前記複数回リセットの動作を実行することとした。
【００１５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００１６】
図１は本発明の一実施形態に係る固体撮像装置の概略構成を示すブロック図である。図１において、１０は複数の画素１が２次元行列配置（図１では３行３列に配置）されてなる撮像部、１１は複数（図１では５個）のレジスタ（Ｒ）１１ａ〜１１ｅが直列接続されてなり、制御部３１から供給された駆動用信号ＳＤを順次伝達するシフトレジスタとしての行選択用シフトレジスタ、１２は各々撮像部１０の各行に対して設けられた選択回路１２ａ〜１２ｃからなり、行選択用シフトレジスタ１１の出力に応じて選択した行の画素１に対し、読み出し動作又はリセット動作を行う駆動部としての選択行駆動部である。
【００１７】
また２１は撮像部１０における列選択のための列選択シフトレジスタ、２２は撮像部１０と列選択シフトレジスタ２１との間に設けられ、選択された画素１に蓄積された信号電荷による電位を画素信号として読み出す選択列駆動部である。列選択シフトレジスタ２１及び選択列駆動部２２は従来と同様の構成からなり、本発明の構成に大きな影響を与えないので、本実施形態では詳細な説明を省略する。
【００１８】
行選択用シフトレジスタ１１において、第２段〜第４段のレジスタ１１ｂ，１１ｃ，１１ｄは、撮像部１０の各行にそれぞれ対応している。各選択回路１２ａ，１２ｂ，１２ｃは、対応する行の画素１に対し、シフトレジスタ１１を構成するレジスタ１１ａ〜１１ｅのうち当該行に対して設けられた１つのレジスタから駆動用信号ＳＤが出力されたとき、シフトレジスタ１１において前記レジスタ１１ａ〜１１ｅのうち１つのレジスタの前段及び後段に位置するレジスタの出力に従って、読み出し又はリセットのいずれかの動作を選択実行する。例えば、撮像部１０の第１行に対して設けられた選択回路１２ａは、第１行に対して設けられた第２段レジスタ１１ｂから駆動用信号ＳＤが出力されたとき、第１段及び第３段レジスタ１１ａ，１１ｃの出力に従って、第１行の画素１に対して読み出し又はリセットのいずれかの動作を選択実行する。
【００１９】
図２は画素１の回路構成の一例を示す図であり、光電素子と検出部とを別に設けたＭＯＳ型アクティブ方式の画素の回路構成を示す図である。図２に示すように、光電素子３は転送ゲート４を介して検出部５に接続されており、検出部５は２個のトランジスタ６ａ，６ｂからなる選択部６を介して信号出力線８と接続されている。また検出部５はリセットゲート７を介して電源ＶＤＤに接続されている。
【００２０】
図３はシフトレジスタ１１及び選択行駆動部１２の具体的な構成の一例を示す回路図である。図３に示すように、各選択回路１２ａ，１２ｂ，１２ｃは、１個の３入力ＮＯＲゲート１３と、３個の２入力ＮＡＮＤゲート１４ａ，１４ｂ，１４ｃ及び４個のインバータ１５ａ，１５ｂ，１５ｃ，１５ｄとによってそれぞれ構成されている。なお、ＳＩＮはスタートパルス信号、ＣＬＫはクロックであり、ともに制御部３１から供給される。制御部３１はスタートパルス信号ＳＩＮをクロックＣＬＫの立ち上り時に“Ｈ”にすることによって、論理レベル“Ｈ”を駆動用信号ＳＤとしてシフトレジスタ１１に供給する。
【００２１】
各選択回路１２ａ，１２ｂ，１２ｃは、対応する行の画素１に対し、選択信号ＳＬｉ、転送信号ＴＲｉ及びリセット信号ＲＳｉ（ｉは行番号を表す、本実施形態ではｉ＝１〜３）を出力して、読み出し動作とリセット動作とを実行する。読み出し動作時には、各選択回路１２ａ〜１２ｃは選択信号ＳＬｉ及び転送信号ＴＲｉを“Ｈ”にする。転送信号ＴＲｉが“Ｈ”になると、画素１において光電素子３に蓄積された信号電荷は転送ゲート４を経て検出部５に移動し、選択信号ＳＬｉが“Ｈ”なので検出部５の電位が選択部６を介して信号出力線８に出力される。その後リセット信号ＲＳｉを“Ｈ”にして検出部５に蓄積された信号電荷を除去する。一方、リセット動作時には、選択信号ＳＬｉを“Ｌ”にしたままリセット信号ＲＳｉを“Ｈ”にして、検出部５に蓄積された信号電荷を除去する。
【００２２】
図３に示す各選択回路１２ａ，１２ｂ，１２ｃの回路構成及び動作を、撮像部１０の第２行に対して設けられた選択回路１２ｂを例にとって説明する。
【００２３】
選択回路１２ｂにおいて、３入力ＮＯＲゲート１３は、インバータ１５ｄによって反転された第３段レジスタ１１ｃの出力ＳＧ２と、第２段及び第４段レジスタ１１ｂ，１１ｄの出力ＳＧ１，ＳＧ３とを入力とする。すなわち、３入力ＮＯＲゲート１３の出力は、撮像部１０の第２行に対して設けられた第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”であり（すなわち第３段レジスタ１１ｃから駆動用信号ＳＤが出力され）、かつ、シフトレジスタ１１において第３段レジスタ１１ｃの前段及び後段に位置する第２段及び第４段レジスタ１１ｂ，１１ｄの出力ＳＧ１，ＳＧ３がともに“Ｌ”のとき（すなわち第２段及び第４段レジスタ１１ｂ，１１ｄから駆動用信号ＳＤが出力されないとき）、“Ｈ”になり、これ以外のときは“Ｌ”になる。
【００２４】
２入力ＮＡＮＤゲート１４ａは３入力ＮＯＲゲート１３の出力と選択同期信号ＣＳＬとを入力とし、その出力はインバータ１５ａを介して選択信号ＳＬ２として出力される。このため、３入力ＮＯＲゲート１３の出力が“Ｈ”のとき、すなわち第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”であり、かつ、第２段及び第４段レジスタ１１ｂ，１１ｄの出力ＳＧ１及びＳＧ３がともに“Ｌ”のとき、選択同期信号ＣＳＬに同期して、選択信号ＳＬ２は“Ｈ”になる。
【００２５】
一方、２入力ＮＡＮＤゲート１４ｂは第３段レジスタ１１ｃの出力ＳＧ２と転送同期信号ＣＴＲとを入力とし、その出力はインバータ１５ｂを介して転送信号ＴＲ２として出力される。また２入力ＮＡＮＤゲート１４ｃは第３段レジスタ１１ｃの出力ＳＧ２とリセット同期信号ＣＲＳとを入力とし、その出力はインバータ１５ｃを介してリセット信号ＲＳ２として出力される。このため転送信号ＴＲ２は、第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”のとき、転送同期信号ＣＴＲに同期して“Ｈ”になり、リセット信号ＲＳ２もまた、第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”のとき、リセット同期信号ＣＲＳに同期して“Ｈ”になる。
【００２６】
選択回路１２ａ，１２ｃも、選択回路１２ｂと同様に動作する。すなわち、第１行に対応する選択回路１２ａは、第１行に対して設けられた第２段レジスタ１１ｂの出力ＳＧ１が“Ｈ”であり、かつ、シフトレジスタ１１において第２段レジスタ１１ｂの前段及び後段に位置する第１段及び第３段レジスタ１１ａ，１１ｃの出力ＳＧＳ，ＳＧ２がともに“Ｌ”のとき、選択同期信号ＣＳＬに同期して、選択信号ＳＬ１を“Ｈ”にし、また第２段レジスタ１１ｂの出力ＳＧ１が“Ｈ”のとき、転送信号ＴＲ１を転送同期信号ＣＴＲに同期して“Ｈ”にするとともに、リセット信号ＲＳ１をリセット同期信号ＣＲＳに同期して“Ｈ”にする。
【００２７】
同様に、第３行に対応する選択回路１２ｃは、第３行に対して設けられた第４段レジスタ１１ｄの出力ＳＧ３が“Ｈ”であり、かつ、シフトレジスタ１１において第４段レジスタ１１ｄの前段及び後段に位置する第３段及び第５段レジスタ１１ｃ，１１ｅの出力ＳＧ２，ＳＧＥがともに“Ｌ”のとき、選択同期信号ＣＳＬに同期して、選択信号ＳＬ３を“Ｈ”にし、また、第４段レジスタ１１ｄの出力ＳＧ３が“Ｈ”のとき、転送信号ＴＲ３を転送同期信号ＣＴＲに同期して“Ｈ”にするとともに、リセット信号ＲＳ３をリセット同期信号ＣＲＳに同期して“Ｈ”にする。
【００２８】
図４は、図３に示すシフトレジスタ１１及び選択行駆動部１２の、画素信号読み出しを行う通常モードにおける動作を示すタイミングチャートである。
【００２９】
図４に示す通常モードにおいては、制御部３１は、シフトレジスタ１１に駆動用信号ＳＤすなわち信号“Ｈ”が１クロック期間のみ入力されるよう、スタートパルス信号ＳＩＮを設定する。シフトレジスタ１１はクロックＣＬＫに同期して信号“Ｈ”を順次伝達し、これにより、各レジスタ１１ａ〜１１ｅの出力ＳＧＳ，ＳＧ１，ＳＧ２，ＳＧ３，ＳＧＥは順に立ち上り、それぞれ１クロック期間の間“Ｈ”になる。
【００３０】
この場合（ａ１）に示すように、第２段レジスタ１１ｂの出力ＳＧ１が“Ｈ”のとき、その前段及び後段の第１段及び第３段レジスタ１１ａ，１１ｂの出力ＳＧＳ，ＳＧ２はともに“Ｌ”であるので、選択信号ＳＬ１は選択同期信号ＣＳＬのタイミングで“Ｈ”になる。これとともに転送信号ＴＲ１も転送同期信号ＣＴＲのタイミングで“Ｈ”になる。選択信号ＳＬ１及び転送信号ＴＲ１がともに“Ｈ”になることによって、第１行の画素１に対し、読み出し動作が実行される。その後、リセット信号ＲＳ１がリセット同期信号ＣＲＳのタイミングで“Ｈ”になり、第１行の画素１から信号電荷が除去される。
【００３１】
同様に（ａ２）に示すように、第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”のとき、その前段及び後段の第２段及び第４段レジスタ１１ｂ，１１ｄの出力ＳＧ１，ＳＧ３はともに“Ｌ”であるので、選択信号ＳＬ２は選択同期信号ＣＳＬのタイミングで“Ｈ”になり、転送信号ＴＲ２も転送同期信号ＣＴＲのタイミングで“Ｈ”になる。また（ａ３）に示すように、第４段レジスタ１１ｄの出力ＳＧ３が“Ｈ”のとき、その前段及び後段の第３段及び第５段レジスタ１１ｃ，１１ｅの出力ＳＧ２，ＳＧ４はともに“Ｌ”であるので、選択信号ＳＬ３は選択同期信号ＣＳＬのタイミングで“Ｈ”になり、転送信号ＴＲ３も転送同期信号ＣＴＲのタイミングで“Ｈ”になる。このような動作によって、撮像部１０に対し、各行毎に読み出し動作が行われる。
【００３２】
図５は、図３に示すシフトレジスタ１１及び選択行駆動部１２の、電子シャッタモードにおける動作を示すタイミングチャートである。また、図６は電子シャッタ用リセットパルス（リセット同期信号）ＣＲＳを印加する部分の拡大図である。
【００３３】
図５及び図６に示す電子シャッタモードにおいては、制御部３１は、シフトレジスタ１１に駆動用信号ＳＤすなわち信号“Ｈ”が２クロック期間連続して入力されるよう、スタートパルス信号ＳＩＮを設定する。これにより、各レジスタ１１ａ〜１１ｅの出力ＳＧＳ，ＳＧ１，ＳＧ２，ＳＧ３，ＳＧＥは順に立ち上り、それぞれ２クロック期間の間“Ｈ”になる。すなわち、レジスタ１１ａ〜１１ｅのうち１つのレジスタの出力が“Ｈ”のときは、その前段及び後段のレジスタのいずれかの出力が“Ｈ”になっている。
【００３４】
この場合（ｂ１）に示すように、第２段レジスタ１１ｂの出力ＳＧ１が“Ｈ”のとき、前半はその前段の第１段レジスタ１１ａの出力ＳＧＳが“Ｈ”であり、後半はその後段の第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”であるので、選択信号ＳＬ１は“Ｈ”にならず“Ｌ”のままである。一方、転送信号ＴＲ１及びリセット信号ＲＳ１はともに“Ｈ”になる。また、この時、リセット同期信号ＣＲＳには１水平走査期間に複数回のパルスが印加されているためリセット信号ＲＳ１は合計４回“Ｈ”になる。選択信号ＳＬ１が“Ｈ”にならず“Ｌ”のままで転送信号ＴＲ１及びリセット信号ＲＳ１が“Ｈ”になることによって、第１行の画素１に対し、リセット動作が４回実行される。
【００３５】
同様に（ｂ２）に示すように、第３段レジスタ１１ｃの出力ＳＧ２が“Ｈ”のとき、その前段及び後段の第２段及び第４段レジスタ１１ｂ，１１ｄの出力ＳＧ１，ＳＧ３のいずれかが“Ｈ”であるので、選択信号ＳＬ２は“Ｈ”にならず“Ｌ”のままで、転送信号ＴＲ２が２回“Ｈ”になり、リセット信号ＲＳ２が４回“Ｈ”になる。また（ｂ３）に示すように、第４段レジスタ１１ｄの出力ＳＧ３が“Ｈ”のとき、その前段及び後段の第３段及び第５段レジスタ１１ｃ，１１ｅの出力ＳＧ２，ＳＧ４のいずれかが“Ｈ”であるので、選択信号ＳＬ３は“Ｈ”にならず“Ｌ”のままで、転送信号ＴＲ３が２回“Ｈ”になり、リセット信号ＲＳ２が４回“Ｈ”になる。このような動作によって、撮像部１０に対して、各行毎にリセットが４回行われ、各行一番最後にリセットされた時間から蓄積時間が開始する。したがって１水平走査期間よりも蓄積時間の短い制御が可能となり、また、高速な電子シャッタ機能も実現される。
【００３６】
なお、信号読み出しとリセットが同じシフトレジスタを使って実施される構成について説明したが、読み出し用とリセット（電子シャッタ）用がそれぞれ別のシフトレジスタになっていてもかまわない。
【００３７】
ここで、図５及び図６中の電子シャッタリセットパルス（リセット同期信号）ＣＲＳの生成方法について説明する。
【００３８】
図７は、１水平走査期間中の２個目のＣＲＳパルスの生成に、スタートパルス信号ＳＩＮの立ち下がりエッジを用いる例を示している。図７によれば、カウンタにより１６分の１水平走査期間の精度でスタートパルス信号ＳＩＮの立ち下がり位置を検出する。そして、検出した立ち下がり位置を表すタイミングデータを保持しておき、このデータをクロックＣＬＫの１サイクル毎に利用して、２個目のＣＲＳパルスを生成する。１個目のＣＲＳパルスは、通常モードの場合のリセット同期信号ＣＲＳを用いる。
【００３９】
図８は、図７のＣＲＳパルス列生成方法を実現するための制御部３１の構成例を示している。図８において、４１は立ち下がりエッジ検出器、４２はカウンタ、４３はデータ保持回路、４４はＯＲ回路である。図８によれば、スタートパルス信号ＳＩＮの立ち下がり位置を検出器４１及びカウンタ４２で検出し、１水平走査期間中におけるタイミングデータをデータ保持回路４３に保持して、毎水平走査期間に出力する。そして、ＯＲ回路４４で保持データと通常ＣＲＳパルスとの論理和をとり、その結果を表すＣＲＳパルス列を選択回路１２に印加する。
【００４０】
図９は、図７のＣＲＳパルス列生成方法を実現するための制御部３１の他の構成例を示している。図９の例では、カウントダウンノイズが均一となるグレイコードカウンタ４５を利用して予め１水平走査期間を等分しておき、スタートパルス信号ＳＩＮの立ち下がり位置を検出して、ＣＲＳパルス列を出力するようになっている。制御部３１を撮像部１０と同一基板上に構成する場合は、図８の構成ではカウンタ４２のカウントダウンノイズなどにより映像信号に縦筋などの影響を与える可能性がある。ところが、図９の構成では、カウントダウンノイズが均一なカウンタ（グレイコードカウンタ４５に代えてリングカウンタなどでもよい。）を利用して１水平走査期間分動作させ、図７のように１６分の１水平走査期間毎にスタートパルス信号ＳＩＮの立ち下がりエッジ検出を実施することで、この問題を回避できる。
【００４１】
図１０は、スタートパルス信号ＳＩＮにより１水平走査期間以下の蓄積時間を制御するのではなく、当該固体撮像装置の外部から入力されるシリアルデータと１水平走査期間を等分するカウンタ出力との一致に従って、１水平走査期間中の２個目のＣＲＳパルスを生成する例を示している。
【００４２】
図１１は、図１０のＣＲＳパルス列生成方法を実現するための制御部３１の構成例を示している。図１１において、５１はシリアルデータデコーダ、５２はグレイコードカウンタ、５３はデータ保持回路、５４はＯＲ回路である。データクロックＤＣＬＫに同期したシリアルデータＤＡＴＡがシリアルデータデコーダ５１に与えられるようになっている。図１１によれば、制御部３１にシリアル通信の機能を設けて、１水平走査期間以下の蓄積時間制御については、シリアルデータＤＡＴＡのデコード値と１水平走査期間を計数するグレイコードカウンタ５２の出力とを比較し、一致すればＣＲＳパルスを水平走査期間中に出力することで実施する。これにより、撮像部１０と制御部３１とを同一基板上に構成する場合でも映像に影響を与えることはない。また、垂直や水平の帰線消去期間内にシリアル通信を実施することで、映像への悪影響を回避できる。
【００４３】
図１２は、本発明の固体撮像装置を使用したカメラのブロック図である。図１２において、６１はＣＭＯＳセンサ、６２は前処理ＩＣ、６３は信号処理ＩＣである。このカメラでは、縦筋状のキズが生じる可能性のある映像中の位置をＣＲＳパルス列のタイミング情報に従って特定し、ＣＭＯＳセンサ６１の出力を信号処理ＩＣ６３内で補正する。補正方法には、暗時のデータをいったんキズデータとしてメモリなどに蓄積して、映像信号からキズデータを差し引いたりするなどがある。例えば図７〜図９の構成では、スタートパルス信号ＳＩＮの立ち下がり位置情報がＣＲＳパルス列のタイミング情報として利用可能である。
【００４４】
なお、本実施形態では、図２に示すようなＭＯＳ型アクティブ方式の画素を前提として説明したが、他の方式の画素に対しても、本発明は容易に適用可能である。
【００４５】
また、本実施形態では、１水平走査期間に２回で、合計２水平走査期間に４回のリセットパルスを印加する電子シャッタ方式について説明したが、１水平走査期間に印加されるリセットパルスは、３回以上でもかまわない。また、印加される期間は３水平走査期間以上でもかまわない。
【００４６】
また、本実施形態では、撮像部１０は、画素１が３行３列に配置されてなるものとしたが、行数及び列数が任意の撮像部に対しても、本発明は容易に適用可能である。例えば、ｎ行（ｎは正の整数）の撮像部に対しては、各行に対応するｎ個のレジスタを含む（ｎ＋２）個のレジスタからなる行選択用シフトレジスタと、各行に対応するｎ個の選択回路とを設け、各選択回路には、当該行に対応するレジスタの出力とその前段及び後段に位置するレジスタの出力とを入力とすればよい。
【００４７】
また、説明の中で正論理記述された論理演算（論理和）が出てくるが、負論理で制御するなど同等の機能を実現する論理回路であればかまわない。
【００４８】
更に、本実施形態に係る固体撮像装置において、撮像部１０の行と列とを入れ替えて構成してもかまわない。
【００４９】
また、本実施形態では、選択回路は、読み出し又はリセットのいずれかの動作を選択するために、当該行に対応するレジスタ１１ａ〜１１ｅのうち１つのレジスタの前段及び後段に位置するレジスタの出力を用いるものとしたが、本発明はこれに限られるものではなく、前記一のレジスタから所定段数離れたレジスタの出力に従って、読み出し又はリセットのいずれかの動作を選択するようにしてもかまわない。
【００５０】
通常モードと電子シャッタモードとを入れ替えて、通常モードにおいては、シフトレジスタに駆動用信号が２クロック期間連続して供給され、電子シャッタモードにおいては、シフトレジスタに駆動用信号が１クロック期間のみ供給されるように、制御してもかまわない。この場合には、各選択回路の構成を変更する必要があるが、例えば、ＮＯＲゲート１３の出力を反転すればよい。
【００５１】
【発明の効果】
以上のように本発明によると、電子シャッタモードにおいて１水平走査期間以下での蓄積時間制御が可能となる。したがって、固体撮像装置において、電子絞り機能で１水平走査期間以下の細かい蓄積時間制御ができ、電子シャッタモードで１０万分の１秒など高速電子シャッタを実現することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】  図１中の画素の具体的な構成の一例を示す回路図である。
【図３】  図１中の行選択用シフトレジスタ及び選択行駆動部の具体的な構成の一例を示す回路図である。
【図４】  図３の回路の通常モードにおける動作を示すタイミングチャート図である。
【図５】  図３の回路の電子シャッタモードにおける動作を示すタイミングチャート図である。
【図６】  図５の部分拡大図である。
【図７】  図５及び図６中のＣＲＳパルス列の生成方法の一例を示す図である。
【図８】  図７のＣＲＳパルス列生成方法を実現するための制御部の構成例を示すブロック図である。
【図９】  図７のＣＲＳパルス列生成方法を実現するための制御部の他の構成例を示すブロック図である。
【図１０】  図５及び図６中のＣＲＳパルス列の生成方法の他の例を示す図である。
【図１１】  図１０のＣＲＳパルス列生成方法を実現するための制御部の構成例を示すブロック図である。
【図１２】  本発明の固体撮像素子の駆動方法を利用したカメラの構成図である。
【符号の説明】
１  画素
１０  撮像部
１１  行選択用シフトレジスタ
１１ａ〜１１ｅ  レジスタ
１２  選択行駆動部
１２ａ〜１２ｃ  選択回路
１３  ３入力ＮＯＲゲート
３１  制御部
４１  立ち下がりエッジ検出器
４２  カウンタ
４３，５３  データ保持回路
４４，５４  ＯＲ回路
４５，５２  グレイコードカウンタ
５１  シリアルデータデコーダ
６１  固体撮像装置（ＣＭＯＳセンサ）
６２  前処理ＩＣ
６３  信号処理ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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