(57)【特許請求の範囲】
【請求項１】
電源から負荷への通電路に配される半導体スイッチ素子と、
この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が閾値を超えた場合に異常信号を出力する異常電流検出回路と、
定電圧回路と、
前記定電圧回路の定電圧と、前記半導体スイッチ素子の入出力間電圧とに応じて前記閾値を変更する閾値変更回路と、を備え、
前記閾値変更回路は、前記入出力間電圧に応じた第１電流を出力する第１電流出力回路と、前記定電圧回路の定電圧に応じた第２電流を出力する第２電流出力回路と、前記第２電流から前記第１電流を差し引いた第３電流を出力する第３電流出力回路と、前記第３電流が流れる閾値設定用抵抗とを備えて構成され、
前記異常電流検出回路は、前記検出信号と前記閾値設定用抵抗の端子電圧とに基づき前記負荷電流が前記端子電圧に応じた閾値を超えた場合に前記異常信号を出力する構成とされている電力供給制御装置。
【請求項２】
前記第１電流出力回路は、前記入出力間電圧が与えられる第１抵抗を有して当該第１抵抗に流れる電流を前記第１電流として出力し、
前記第２電流出力回路は、前記定電圧が与えられる第２抵抗を有して当該第２抵抗に流れる電流を前記第２電流として出力する構成である請求項１に記載の電力供給制御装置。
【請求項３】
電源から負荷への通電路に配される半導体スイッチ素子と、
この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が閾値を超えた場合に異常信号を出力する異常電流検出回路と、
定電圧回路と、
前記定電圧回路の定電圧と、前記半導体スイッチ素子の入出力間電圧とに応じて前記閾値を変更する閾値変更回路と、を備え、
前記閾値変更回路は、前記入出力間電圧に応じた第１電圧を出力する第１電圧出力回路と、前記定電圧回路の定電圧に応じた第２電圧を出力する第２電圧出力回路と、前記第２電圧から前記第１電圧を差し引いた電圧に応じた第３電圧を出力する第３電圧出力回路と、を備えて構成され、
前記異常電流検出回路は、前記検出信号と前記第３電圧とに基づき前記負荷電流が前記第３電圧に応じた閾値を超えた場合に前記異常信号を出力する構成とされている電力供給制御装置。
【請求項４】
前記定電圧回路は、温度特性を有する定電圧素子を備え、この定電圧素子の端子電圧に応じた定電圧を生成する構成である請求項１から請求項３のいずれかに記載の電力供給制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力供給制御装置に関し、特に、負荷短絡等による電流異常の検出に関する。
【背景技術】
【０００２】
従来、電源と負荷とを接続する通電路に、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置の中には、自己保護機能を有するものが知られている。この自己保護機能とは、例えば負荷の短絡によって上記通電路に過電流（異常電流）が流れた場合、上記半導体スイッチ素子の制御端子（例えばＭＯＳＦＥＴであればゲート）の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する機能をいう。具体的には、特開２００１−２１７６９６公報に示すように、電流検出抵抗（シャント抵抗）を半導体スイッチ素子の負荷端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続する。そして、この抵抗の端子間電圧に基づき半導体スイッチ素子に流れるにおける負荷電流値を検出し、この負荷電流値が所定の閾値以上になると過電流異常であると判断し、半導体スイッチ素子をオフして遮断状態とする。【０００３】
ところで、半導体スイッチ素子に流れる負荷電流値と上記閾値とを比較することで過電流異常を検出しようとした場合、半導体スイッチ素子のオン動作開始から安定状態になるまでの過程で、その半導体スイッチ素子に流れる電流は、所定の負荷線に沿って変化する。このため、上記閾値を固定のレベルに設定してしまうと、場合によっては、過電流異常の発生からその検出までに時間がかかってしまうといった問題がある。例えば、図１７は上記半導体スイッチ素子としてのパワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓと流れる電流Ｉｄとを示すものである。負荷が正常状態であれば、このパワーＭＯＳＦＥＴがオンすることで、ドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は点Ｂ０から負荷線Ｌ０に沿って変化し、安定点Ａ０に到達した時点で安定する。【０００４】
しかしながら、例えば負荷の短絡などが発生している場合、パワーＭＯＳＦＥＴがオンすることで、ドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、当初は点Ｂ０から出発しても、その負荷での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴのソース電圧はほとんど上昇しない。即ち、パワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓがあまり変化しない状態で、パワーＭＯＳＦＥＴを流れる電流Ｉｄが急激に増加してしまう。この一方で、上記閾値を固定レベルに設定する場合、換言すれば、パワーＭＯＳＦＥＴがオンしてから安定状態に至るまでの各過程で発生し得る過電流異常を、１つの閾値で検出する場合、安定点Ａ０に到達した後の過電流異常も検出できるようにするために、上記閾値は安定点Ａ０に対応する電流Ｉｄの値よりも高い固定レベルに設定せざるを得なくなる（同図で線Ｌ７）。そうすると、パワーＭＯＳＦＥＴのオン直後に短絡が生じている場合には、線Ｌ６に示すように、閾値に達するのにある程度の時間がかかり、パワーＭＯＳＦＥＴでの電力損失も大きく、その間保護を図ることができない。
【発明の開示】
【０００５】
（発明が解決しようとする課題）
そこで、本出願人は、半導体スイッチ素子の出力側電圧（例えばＭＯＳＦＥＴであればソース電圧またはドレイン電圧）に応じた電圧を発生させ、半導体スイッチ素子に流れる負荷電流がその発生した電圧に応じた閾値を超えたかどうかに基づき過電流異常検出を行う発明を既に開発し出願した（特願２００５−１６３９６７号）。このような構成であれば、半導体スイッチ素子の出力側電圧に応じて増減するように閾値を設定できるため、例えば負荷の短絡が生じた場合に負荷電流が即座に閾値に達することとなる。従って、固定レベルに閾値を設定する構成に比べて迅速な保護を図ることができる。
【０００６】
ところが、半導体スイッチ素子の出力側電圧に応じて閾値を変更する上記構成では、半導体スイッチ素子がオンして安定状態にあるとき、電源電圧が低下していれば、それに応じて閾値も低い値となってしまう。このような場合、半導体スイッチ素子の電力損失が、当該半導体スイッチ素子の許容レベルよりも極めて低いにもかかわらず、過電流異常との判定により半導体スイッチ素子がオフされてしまい、半導体スイッチ素子の電力供給能力を十分に発揮できない状況が起こり得るという問題があった。
【０００７】
（課題を解決するための手段）
第１の発明に係る電力供給制御装置は、電源から負荷への通電路に配される半導体スイッチ素子と、この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が閾値を超えた場合に異常信号を出力する異常電流検出回路と、定電圧回路と、前記定電圧回路の定電圧と、前記半導体スイッチ素子の入出力間電圧とに応じて前記閾値を変更する閾値変更回路と、を備え、前記閾値変更回路は、前記入出力間電圧に応じた第１電流を出力する第１電流出力回路と、前記定電圧回路の定電圧に応じた第２電流を出力する第２電流出力回路と、前記第２電流から前記第１電流を差し引いた第３電流を出力する第３電流出力回路と、前記第３電流が流れる閾値設定用抵抗とを備えて構成され、前記異常電流検出回路は、前記検出信号と前記閾値設定用抵抗の端子電圧とに基づき前記負荷電流が前記端子電圧に応じた閾値を超えた場合に前記異常信号を出力する構成とされている。
（発明の効果）
本発明によれば、過電流異常用の閾値は、半導体スイッチ素子の入出力間電圧が増加すると減少し、入出力間電圧が減少すると増加するように変更される。従って、例えば負荷が短絡した状態で半導体スイッチ素子にオン動作させた場合に、そのときの閾値に負荷電流が即座に達することとなり、固定の閾値を設けた構成に比べて過電流異常を迅速に検出することができる。しかも、閾値は半導体スイッチ素子の出力側電圧ではなく、入出力間電圧に依存させる構成であるから、電源電圧の変動による半導体スイッチ素子の電力供給能力の低下を抑制できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一態様に係る電力供給制御装置の全体構成を示すブロック図
【図２】内部グランド生成部の回路図
【図３】カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図
【図４】閾値電圧生成部内の回路図
【図５】第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ
【図６】コントロールロジック部の回路図
【図７】ヒューズ時間カウンタのカウンタ値とビット信号との対応関係を示した表
【図８】電力供給制御装置がローレベルの定電圧信号を制御信号として受ける場合のタイムチャート
【図９】第１異常用閾値電流を上回る突入電流が発生した場合のタイムチャート
【図１０】第１異常用閾値電流を上回らないが極めて緩やかに変化する突入電流が発生した場合のタイムチャート
【図１１Ａ】パワーＭＯＳＦＥＴのドレイン−ソース間電圧及び第１異常用閾値電流と、負荷電流ＩＬとの関係を示す図（その１）
【図１１Ｂ】パワーＭＯＳＦＥＴのドレイン−ソース間電圧及び第１異常用閾値電流と、負荷電流ＩＬとの関係を示す図（その２）
【図１２Ａ】パワーＭＯＳＦＥＴのドレイン−ソース間電圧及び第１異常用閾値電流と、負荷電流ＩＬとの関係を示す図（その３）
【図１２Ｂ】パワーＭＯＳＦＥＴのドレイン−ソース間電圧及び第１異常用閾値電流と、負荷電流ＩＬとの関係を示す図（その４）
【図１３】負荷がランプであって、負荷電流及び第１異常用閾値電流の変化を示すグラフ（その１）
【図１４】負荷がランプであって、負荷電流及び第１異常用閾値電流の変化を示すグラフ（その２）
【図１５】第１異常用閾値電流、第１電流及び第２電流と温度との関係を示した説明図
【図１６】他の態様の閾値電圧生成部内の回路図
【図１７】閾値を一定に設定する場合の問題点を説明する説明図
【符号の説明】
【０００９】
１０...電力供給制御装置
１１...負荷
１２...電源
１３...通電路
１４...パワーＭＯＳＦＥＴ（半導体スイッチ素子）
１８...センスＭＯＳＦＥＴ（電流検出素子）
５２，１３０...閾値電圧生成部（閾値変更回路）
５３...過電流異常検出部（異常電流検出回路）
６０...閾値設定用抵抗
１１３...第１抵抗
１１７...第２抵抗
１３９...定電圧回路
１１４...ダイオード（定電圧回路、定電圧素子）
ＯＣ...ローレベルの出力信号（異常信号）
ＦＣ...ローレベルの出力信号（異常信号）
ＩＬ...負荷電流
ＩＬoc...第１異常用閾値電流（閾値）
ＩＬfc...第２異常用閾値電流（閾値）
Ｉｂ...第２電流
Ｉｃ...第３電流
Ｉds...第１電流
Ｉｓ...センス電流（検出信号）
Ｖｂ...定電圧
Ｖds...ドレイン−ソース間電圧（入出力間電圧）
Ｖ１...第１電圧
Ｖ２...第２電圧
Ｖ３...第３電圧
【発明を実施するための最良の形態】
【００１０】
＜一態様＞
本発明の一態様を図１〜図１５を参照しつつ説明する。
１．電力供給制御装置の構成
図１は、本態様に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１への電力供給制御を行うものである。負荷１１としては、例えばデフォッガー用ヒータ（線形抵抗性の負荷）、車両用のランプ、クーリングファン用モータ及びワイパー用モータ（Ｌ負荷（誘導負荷））などがある。なお、以下では、「負荷」は電力供給制御装置１０の制御対象機器であって、電力供給制御装置１０とその制御対象機器との間に連なる電線３０を含まない意味で使用し、「外部回路」を負荷１１と電線３０とを含めた意味で使用する。【００１１】
具体的には、電力供給制御装置１０は、電源１２から負荷１１への通電路１３中に設けられるパワーＦＥＴとしてのパワーＭＯＳＦＥＴ１４（「半導体スイッチ素子」の一例）を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を与えてオンオフさせることで、そのパワーＭＯＳＦＥＴ１４の出力側に連なる負荷１１への電力供給を制御するように構成されている。なお、本態様では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続されており、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。【００１２】
電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体装置１７（半導体ディバイス）として構成されている。本態様では、パワーＭＯＳＦＥＴ１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ１８（「電流検出素子」の一例）、及び、温度検出素子としての温度センサ１９（本態様では例えばダイオード）がパワーチップ２０としてワンチップ化され、制御チップ２１に組み付けられて構成されている。【００１３】
パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のｎチャネル型のＭＯＳＦＥＴが配列され、図３に示すように、そのうちのほとんどのＭＯＳＦＥＴ群が、ソースを後述するカレントミラー部５１のパワーＦＥＴ用入力５１ａ及び負荷接続端子Ｐ４に共通接続されることでパワーＭＯＳＦＥＴ１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをカレントミラー部５１のセンスＦＥＴ用入力５１ｂに共通接続されることでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比ｋである。【００１４】
制御チップ２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２４、過熱検出部２５、ダイアグ出力部２６、コントロールロジック部２７、ゲート駆動部２８が搭載されている。なお、図１に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード３６と抵抗３７とが直列接続され、これらの接続点が内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置１０の回路内に流れる電流をダイオード３６によって所定レベル以下に規制することができる。【００１５】
（入力インターフェース部）
入力インターフェース部２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｓ１が、オンしているときにローレベルの制御信号Ｓ１が入力され、この制御信号Ｓ１を内部グランド生成部２３及びコントロールロジック部２７に与える。電力供給制御装置１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、上記ローレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオンさせて通電状態とする一方で、ハイレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオフさせて遮断状態にする。従って、本態様では、ローレベルの制御信号Ｓ１がオン信号（負荷駆動指令信号）であり、ハイレベルの制御信号Ｓ１がオフ信号であり、ゲート駆動部２８がスイッチ制御回路として機能する。【００１６】
（内部グランド生成部）
内部電源回路としての内部グランド生成部２３は、入力インターフェース部２２からローレベルの制御信号Ｓ１（オン信号）、及び、後述するクリアカウンタ７２からローレベルの出力信号Ｓ２（クリアカウンタ７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧Ｖｂ分だけ低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２３は、通電後、入力インターフェース部２２からハイレベルの制御信号Ｓ１（オフ信号）を受けても、クリアカウンタ７２からローレベルの出力信号Ｓ２を受けている限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧Ｖｂがコントロールロジック部２７に供給されることで、このコントロールロジック部２７が動作可能な状態となる。【００１７】
具体的には、内部グランド生成部２３は、図２に示すように、ローレベルの制御信号Ｓ１（オン信号）を受けてオン動作するスイッチ素子としてのＦＥＴ４１と、ローレベルの出力信号Ｓ２を受けてオン動作するスイッチ素子としてのＦＥＴ４２とを備えている。これら両ＦＥＴ４１，４２の出力側はスイッチ素子としてのＦＥＴ４３の制御端子に接続されている。このＦＥＴ４３は入力側（ドレイン側）がツェナーダイオード４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗３７を介してグランド端子Ｐ６に接続されている。【００１８】
そして、内部グランド生成部２３は、上記したローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が入力されたときには、ＦＥＴ４３がオンして通電し、電源電圧Ｖccからツェナーダイオード４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ４５を介してコントロールロジック部２７に与える。なお、本態様では、ツェナーダイオード４４及びＦＥＴ４３が連なる通電路中にソースとゲートとが短絡接続（ダイオード接続）されたＦＥＴ４６を接続することで、ＦＥＴ４３のオン時においてツェナーダイオード４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。【００１９】
（電流検出部）
電流検出部２４は、図１に示すように、カレントミラー部５１と、閾値電圧生成部５２と、過電流異常検出部５３とを備えて構成されている。図３は、カレントミラー部５１、閾値電圧生成部５２及び過電流異常検出部５３を主として示した回路図であり、他の回路構成は一部省略されている。また、図４は、閾値電圧生成部５２内の回路図である。【００２０】
ａ．カレントミラー部
カレントミラー部５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）同士を同電位に保持するための電位制御回路５４と、１対のカレントミラー回路５５，５５とを備えている。【００２１】
電位制御回路５４は、パワーＦＥＴ用入力５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力５１ｂ（センスＭＯＳＦＥＴ１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ５６、センスＦＥＴ用入力５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ５６の出力が与えられるスイッチ素子としてのＦＥＴ５７を備えている。より具体的には、オペアンプ５６の逆相入力がパワーＦＥＴ用入力５１ａに接続され、オペアンプ５６の正相入力がセンスＦＥＴ用入力５１ｂに接続されている。このオペアンプ５６の差動出力は、ＦＥＴ５７のゲート−ドレイン間を介して正相入力にフィードバックされている。【００２２】
このようにオペアンプ５６の差動出力をフィードバックすることによって、オペアンプ５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬに対して安定した一定比率（上記センス比ｋ）のセンス電流Ｉｓ（「電流検出素子からの検出信号」の一例）をセンスＭＯＳＦＥＴ１８に流すことができる。【００２３】
電位制御回路５４からのセンス電流Ｉｓは上記１対のカレントミラー回路５５，５５及び外部端子Ｐ５を介して外付け抵抗１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。【００２４】
ｂ．過電流異常検出部
過電流異常検出部５３（「異常検出回路」の一例）は、１または複数（本態様では２つ）の比較回路５８，５９（本態様では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが、比較回路５８，５９のぞれぞれの一方の入力端子に与えられる。【００２５】
比較回路５８は、他方の入力端子に閾値電圧生成部５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルの出力信号ＯＣ（「異常信号」の一例）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc（「閾値」の一例）」とし、このときの電流異常を「オーバーカレント」という。【００２６】
比較回路５９は、他方の入力端子に閾値電圧生成部５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルの出力信号ＦＣ（「異常信号」の一例）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc（「閾値」の一例）」とし、このときの電流異常を「ヒューズカレント」という。【００２７】
ｃ．閾値電圧生成部
閾値電圧生成部５２（「閾値変更回路」の一例）は、図４に示すように、所定の定電圧に応じた電流から、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖds（「半導体スイッチ素子の入出力間電圧」の一例）に応じた電流を差し引いた電流を出力する電流出力回路１１０と、この電流出力回路１１０からの出力電流が流れる閾値設定用抵抗６０とを備えて構成されている。【００２８】
電流出力回路１１０は、まず、互いにカレントミラー回路を構成する１対のＦＥＴ１１１，１１２と、パワーＭＯＳＦＥＴ１４のドレイン−ソース間で上記ＦＥＴ１１１（ダイオード接続されたＦＥＴ）の下流端側に直列接続された第１抵抗１１３とを備える。これにより、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsに応じた第１電流Ｉds（＝（Ｖds−Ｖｔ）／Ｒds）（Ｖｔ：ＦＥＴ１１１のドレイン−ソース間電圧、Ｒds：第１抵抗１１３の抵抗値）がＦＥＴ１１２に流れる。従って、これらのＦＥＴ１１１，１１２及び第１抵抗１１３が「第１電流出力回路」として機能する。【００２９】
また、電流出力回路１１０は、電源端子Ｐ２と内部グランド生成部２３との間に設けられ、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧Ｖｂが印加されるダイオード１１４（「温度特性を有する定電圧素子」の一例）及び定電流回路１２０と、カレントミラー回路を構成する１対のＦＥＴ１１５，１１６と、上記ダイオード１１４の両端間で上記ＦＥＴ１１５（ダイオード接続されたＦＥＴ）の下流端側に直列接続された第２抵抗１１７とを備える。これにより、定電圧Ｖｂに応じた第２電流Ｉｂ（＝（Ｖｂ−Ｖｔ）／Ｒｂ）  Ｖｔ：ＦＥＴ１１５のドレイン−ソース間電圧、Ｒｂ：第２抵抗１１７の抵抗値）がＦＥＴ１１６に流れる。従って、これらのＦＥＴ１１５，１１６及び第２抵抗１１７が「第２電流出力回路」として機能し、上記直列接続された複数のダイオード１１４が「定電圧回路」として機能する。【００３０】
更に、電流出力回路１１０は、カレントミラー回路を構成する１対のＦＥＴ１１８，１１９を備える。このうちダイオード接続されたＦＥＴ１１８のドレインが上記ＦＥＴ１１２のドレインに接続され第１電流Ｉdsが流れ込み、ＦＥＴ１１９のドレインが上記ＦＥＴ１１６のドレインに接続されている。これにより、上記第２電流Ｉｂから第１電流Ｉdsを差し引いた第３電流Ｉｃ（＝Ｉｂ−Ｉds）が、両ＦＥＴ１１６，１１９の接続点Ｘから出力される。従って、ＦＥＴ１１８，１１９が「第３電流出力回路」として機能する。【００３１】
そして、両ＦＥＴ１１６，１１９の接続点Ｘとグランド端子Ｐ６との間には、複数の閾値設定用抵抗（本態様では７つの閾値設定用抵抗６０ｂ〜６０ｈ）が直列接続されており、これらの閾値設定用抵抗６０ｂ〜６０ｈに上記第３電流Ｉｃが流れるようになっている。従って、閾値設定用抵抗６０ｂ〜６０ｈの各接続点Ｂ〜Ｇの分圧電圧は、第３電流Ｉｃ（＝Ｉｂ−Ｉds）、換言すれば、定電圧ＶｂからパワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsを差し引いた電圧に比例して変化する。そして、以下の構成により、上記第１異常用閾値電流ＩＬocを、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが増加したときに減少させ、減少したときに増加させるよう変更することができる。【００３２】
また、閾値電圧生成部５２は、上記比較回路５８の他方の入力端子を、抵抗６０ｂ〜６０ｈの各接続点Ｂ〜Ｇに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ６１ａ〜６１ｆを備えている。従って、ＦＥＴ６１ａからＦＥＴ６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ６１ａ〜６１ｆは、後述するようにコントロールロジック部２７によってオンオフ制御される。【００３３】
一方、第２異常用閾値電圧Ｖfcについては、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに応じて変化するようになっている。具体的には、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に複数の分圧抵抗（本態様では３つの分圧抵抗６０ａ，６０ｉ，６０ｊ）が直列接続されており、分圧抵抗６０ａと分圧抵抗６０ｉとの接続点Ａの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。【００３４】
なお、この態様では、負荷１１の負荷抵抗の変動によって第２異常用閾値電流ＩＬfcが負のレベルにならないようにバイアスするため、コントロールロジック部２７からのバイアス信号Biasによってオンするスイッチ素子としてのＦＥＴ６２によって電源１２からの電流を抵抗６３を介して分圧抵抗６０ａ，６０ｉに流すようになっている。なお、このバイアス信号Biasは、ローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が出力されたときにコントロールロジック部２７から出力され、上記ＦＥＴ６２がオンする。具体的には、後述する図６において、コントロールロジック部２７には、制御信号Ｓ１とクリアカウンタ７２からの出力信号Ｓ２が入力されるＡＮＤ回路６９が設けられ、このＡＮＤ回路６９から上記バイアス信号Biasが出力されるようになっている。第１異常用閾値電流ＩＬocに対するバイアスについては、Ｉｂ−Ｉds＞０を満たすように設計すればよい。そうすれば、第２電流Ｉｂがバイアスの役目を果たすことになる。【００３５】
ここで、図５は、上記第１異常用閾値電流ＩＬocと第２異常用閾値電流ＩＬfcとの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置１０に接続され得る電線３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線３０に流したときに当該電線３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ１４に流したときに当該パワーＭＯＳＦＥＴ１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、ヒューズ時間カウンタ７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。【００３６】
なお、同グラフは、電力供給制御装置１０に接続され得る電線３０の中から選択された一の電線３０の発煙特性を示している。電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応して上記ローレベルの出力信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗１６の抵抗値を変更することにより容易に行うことができる。【００３７】
同グラフ中、ＩLmaxは負荷１１の定格電流（設計時に保証される機器の使用限度の電流値）であり、Ｉｏは電線３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図５に示すように、負荷１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路５９は、負荷電流ＩＬが第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出してローレベルの出力信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ１４を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。【００３８】
これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路５８は、負荷電流ＩＬが第１異常用閾値電流ＩＬocに達したオーバーカレントを検出してローレベルの出力信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１４を即時的に遮断する必要がある。閾値電圧生成部５２は、図５に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、ヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。【００３９】
（過熱検出部）
過熱検出部２５は、パワーチップ２０に設けられた温度センサ１９から当該パワーチップ２０の温度に応じた温度信号Ｓ４を受ける。そして、過熱検出部２５は、所定の閾値温度を超える温度信号Ｓ４を受けたときに温度異常としてローレベルの出力信号ＯＴをコントロールロジック部２７に与える。【００４０】
なお、ダイアグ出力部２６は、後述するように電流異常或いは温度異常が発生し、コントロールロジック部２７によってパワーＭＯＳＦＥＴ１４に後述する第１及び第２の強制遮断動作を行わせている間、ハイレベルのダイアグ信号Diagをコントロールロジック部２７から受けることでダイアグ出力端子Ｐ７をローレベルにプルダウンさせてダイアグ出力を実行する。これにより、パワーＭＯＳＦＥＴ１４が電流異常や温度異常の発生、ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが可能となる。【００４１】
（コントロールロジック部）
図６は、コントロールロジック部２７の回路図である。このコントロールロジック部２７は、主として、遮断時間カウンタ７１、クリアカウンタ７２、ヒューズ時間カウンタ７３、発振回路７４、リセット信号発生回路７５、及び、回数カウンタ８８等を備える。また、コントロールロジック部２７は、前述したように、入力インターフェース部２２からの制御信号Ｓ１、電流検出部２４からの出力信号ＯＣ及び出力信号ＦＣ、過熱検出部２５からの出力信号ＯＴを受ける。【００４２】
ａ．発振回路及びリセット信号発生回路
発振回路７４は、例えば２つ異なる周期のクロック信号ＣＬＫ１（例えば１２５μｓｅｃ），クロック信号ＣＬＫ２（例えば４ｍｓｅｃ）を生成して出力する。リセット信号発生回路７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２７が動作するのに十分な定電圧を生成し、上記発振回路７４のクロック発生動作が安定する前まではローレベルの出力信号ＲＳＴ（リセット信号）を出力し、安定後はハイレベルの出力信号ＲＳＴを出力する。【００４３】
ｂ．遮断時間カウンタ
過電流保護回路としての遮断時間カウンタ７１は、電流検出部２４からのローレベルの出力信号ＯＣ、及び、過熱検出部２５からのローレベルの出力信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の基準オフ時間（カウント値を「ｎ」から「０」までカウントダウンするまでの時間  具体的には３２ｍｓｅｃ）だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。なお、本態様において、強制遮断とは、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン信号）を受けていてもパワーＭＯＳＦＥＴ１４を遮断状態にすることをいう。【００４４】
具体的には、遮断時間カウンタ７１は、上記クロック信号ＣＬＫ２のクロックに同期して初期値ｎから０までカウントダウンするものである。遮断時間カウンタ７１は、そのリセット端子にリセット信号発生回路７５から出力信号ＲＳＴを反転した信号が入力されるようになっており、ローレベルの出力信号ＲＳＴが出力されている間は、ｎ個のカウンタが全て「０」（カウント値を初期値「ｎ」）にリセットされた状態となり、ハイレベルの出力信号ＲＳＴを受けるようになるとリセット状態が解除される。また、遮断時間カウンタ７１は、ｎ個のカウンタが全て「０」（リセット状態或いはカウント値のオーバーフロー状態）のときにローレベルの出力信号Ｓ５を出力し、これ以外の場合には、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるためのハイレベルの出力信号Ｓ５を出力する。【００４５】
また、出力信号ＯＣ、及び、出力信号ＯＴが入力されるＡＮＤ回路７６の出力信号がＯＲ回路６６にてそのまま有効化され、その反転した信号が遮断時間カウンタ７１のセット端子に入力される。これにより、遮断時間カウンタ７１は、上記オーバーカレントが発生してローレベルの出力信号ＯＣを受けたとき、または、温度異常が発生してローレベルの出力信号ＯＴを受けたときに、ｎ個のカウンタをすべて「１」にセットする。これにより、遮断時間カウンタ７１は、ハイレベルの出力信号Ｓ５を出力するようになり、ＡＮＤ回路７７において発振回路７４からのクロック信号ＣＬＫ２が有効化され、このクロックに同期したタイミングでカウントダウン動作を開始する。なお、遮断時間カウンタ７１は、各クロックの立下りエッジでカウントダウンを行う。【００４６】
そして、遮断時間カウンタ７１がカウントダウンを開始した後、「０」までカウントダウンしてオーバーフローする前までは、ハイレベルの出力信号Ｓ５を出力するから、クロック信号ＣＬＫ２はＡＮＤ回路７７にて有効化されて遮断時間カウンタ７１のクロック端子に入力される。このとき、このハイレベルの出力信号Ｓ５を受けたＮＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。【００４７】
これに対して、遮断時間カウンタ７１が「０」までカウントダウンしてオーバーフローするとローレベルの出力信号Ｓ５を出力し、これに伴ってクロック信号ＣＬＫ２の入力がＡＮＤ回路７７にて禁止される。このとき、ローレベルの出力信号Ｓ５を受けたＮＯＲ回路７８からハイレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断状態が解除される。従って、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン信号）を受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。【００４８】
以上のように、遮断時間カウンタ７１は、図８（ＯＣチョッピング期間参照）に示すように、オーバーカレント状態となってローレベルの出力信号ＯＣが電流検出部２４から出力される毎に、パワーＭＯＳＦＥＴ１４に即時的に強制遮断動作をさせて、ｎカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす。以下、このように、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４を所定の基準オフ時間後に通電状態に復帰させる強制遮断を、「第１強制遮断」という。【００４９】
ｃ．ヒューズ時間カウンタ
異常時間積算回路としてのヒューズ時間カウンタ７３は、電流検出部２４からのローレベルの出力信号ＦＣを受けているとき、及び、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が第１強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（＞上記基準オフ時間  カウント値を「０」から「ｍ（＞ｎ）」までカウントアップするまでの時間  具体的には１０２４ｍｓｅｃ）に達したことを条件に、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるものである。【００５０】
具体的には、ヒューズ時間カウンタ７３は、上記クロック信号ＣＬＫ１のクロックに同期して初期値０からｍまでカウントアップするものである。なお、ヒューズ時間カウンタ７３は、各クロックの立下りエッジでカウントアップを行う。より具体的には、ヒューズ時間カウンタ７３は、カウントアップ動作中は、ローレベルの出力信号Ｓ６を出力し、「ｍ」までカウントアップしてオーバーフローすると、ハイレベルの出力信号Ｓ６（遮断信号）を出力する。発振回路７４からのクロック信号ＣＬＫ１を有効化させるためのＡＮＤ回路７９には、ヒューズ時間カウンタ７３の出力信号Ｓ６をレベル反転した信号と、ＮＡＮＤ回路８０の出力信号とが入力される。このＮＡＮＤ回路８０は、ローレベルの出力信号ＦＣを受けたとき、または、遮断時間カウンタ７１がカウントダウン動作中でハイレベルの出力信号Ｓ５をレベル反転したローレベルの信号を受けたときに、ハイレベル信号を出力する。また、ＮＡＮＤ回路８０は、ＯＲ回路６７を介して出力信号ＦＣを受けるようになっている。【００５１】
従って、ヒューズ時間カウンタ７３は、オーバーフローする前までは、ローレベルの出力信号ＦＣが出力されたとき、または、遮断時間カウンタ７１がカウントダウン動作中のときにＡＮＤ回路７９にてクロック信号ＣＬＫ１が有効化されることでカウントアップ動作を進行させる。そして、ヒューズ時間カウンタ７３は、カウント値「ｍ」までカウントアップしてオーバーフローした後は、ハイレベルの出力信号Ｓ６を出力する。このとき、このハイレベルの出力信号Ｓ６を受けたＮＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。以下、このように、ヒューズ時間カウンタ７３のオーバーフローによる強制遮断を、「第２強制遮断」という。それとともに、ヒューズ時間カウンタ７３は、ハイレベルの出力信号Ｓ６が出力したことによってクロック信号ＣＬＫ１の入力が禁止され、このオーバーフロー状態を保持する。従って、このヒューズ時間カウンタ７３は、出力保持回路としても機能する。【００５２】
また、ヒューズ時間カウンタ７３は、次の（１）〜（３）のパターンのときにカウンタ値が初期値「０」にリセットされる。
（１）リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）とき。
（２）クリアカウンタ７２からハイレベルの出力信号Ｓ２（クリア信号）が出力された（クリアカウンタ７２がオーバーフローした）とき（但し、ヒューズ時間カウンタ７３がオーバーフローしたとき以降は除く）。
（３）後述する回数カウンタ８８がオーバーフローする前においてヒューズカレントが解消されハイレベルの出力信号ＦＣを受けるようになったとき（但し、ヒューズ時間の積算時間が後述するリセット許可時間に達したとき以降は除く）。このリセットパターン（３）については後述する。【００５３】
具体的には、ＯＲ回路８１にクリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力され、このＯＲ回路８１の出力信号とリセット信号発生回路７５から出力信号ＲＳＴとがＡＮＤ回路８２に入力され、この出力信号がレベル反転されてヒューズ時間カウンタ７３のリセット端子に入力される。従って、ヒューズ時間カウンタ７３は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときは、常にカウンタ値が初期値「０」にリセットされる。なお、後述するように、ＡＮＤ回路８２にはＮＡＮＤ回路１０２からの出力信号も入力される。【００５４】
一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されているときは、ヒューズ時間カウンタ７３がオーバーフローするまでは、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されることでカウンタ値が初期値「０」にリセットされる。これに対して、ヒューズ時間カウンタ７３がオーバーフローすると、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されてもカウンタ値がリセットされず、上記第２強制遮断状態が保持される。【００５５】
また、ヒューズ時間カウンタ７３は、図７に示すように、カウントアップ動作によって積算される積算時間（カウンタ値）に応じた信号、具体的には「bit０」から「bit５」のローレベルのビット信号を順次出力する。これにより、閾値電圧生成部５２は、ＦＥＴ６１ａからＦＥＴ６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記積算時間に応じて経時的にレベルダウンさせる。なお、ローレベルのビット信号bit５を出力した時点での積算時間がリセット許可時間（＜基準ヒューズ時間  本態様では例えば１６ｍｅｃ）である。このリセット許可時間は、図５に示すように、自己破壊特性曲線Ｌ２がある程度緩やかになるまでの時間を基準に設定されている。【００５６】
ｄ．クリアカウンタ
正常時間積算回路としてのクリアカウンタ７２は、主として、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態（負荷電流ＩＬが第２異常用閾値電流ＩＬfc及び第１異常用閾値電流ＩＬocに達していない状態  このときの負荷電流ＩＬレベルが正常レベルである）が所定の基準正常時間（カウント値を「０」から「ｑ」までカウントダウンするまでの時間  具体的には５１２ｍｓｅｃ）継続したことを条件に、ヒューズ時間カウンタ７３の積算時間（カウンタ値）を初期値「０」にリセットするものである。具体的には、クリアカウンタ７２は、上記クロック信号ＣＬＫ２のクロックに同期して初期値「０」から「ｑ（＜ｎ）」までカウントアップするものである。なお、クリアカウンタ７２は、各クロックの立上りエッジでカウントアップを行う。また、基準正常時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に負荷等の過熱状態が解消するまでの時間に基づいて定められている。【００５７】
また、クリアカウンタ７２は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）ときにカウンタ値が初期値「０」にリセットされる。更に、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、電流検出部２４からのローレベルの出力信号ＦＣを受けているとき、または、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにリセットされる。一方、ヒューズ時間カウンタ７３がオーバーフローした後は、ローレベルの制御信号Ｓ１（オン信号）を受けているときはリセットされる。【００５８】
具体的には、クリアカウンタ７２には、発振回路７４からのクロック信号ＣＬＫ２が直接入力されており、通常はローレベルの出力信号Ｓ２を出力し、「ｑ」までカウントアップしてオーバーフローすると例えば１クロック分のハイレベルの出力信号Ｓ２を出力する。ＡＮＤ回路８３は、リセット信号発生回路７５からの出力信号ＲＳＴが入力されるとともに、その出力信号をレベル反転した信号がクリアカウンタ７２のリセット端子に与えられる。従って、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときにカウンタ値が初期値「０」にリセットされる。【００５９】
また、ＡＮＤ回路８３には、ＡＮＤ回路８４の出力信号が入力され、このＡＮＤ回路８４には、ＯＲ回路８５の出力信号とＮＡＮＤ回路８６の出力信号とが入力される。ＯＲ回路８５は、ＡＮＤ回路８７の出力信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力される。ＡＮＤ回路８７には、出力信号ＦＣと遮断時間カウンタ７１の出力信号Ｓ５をレベル反転した信号とが入力される。このような構成により、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、ヒューズカレントになってローレベルの出力信号ＦＣを受けているとき、または、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が第１強制遮断されているときにカウンタ値がリセットされる。【００６０】
また、ＮＡＮＤ回路８６は、ヒューズ時間カウンタ７３の出力信号Ｓ６と、制御信号Ｓ１をレベル反転した信号とが入力される。これにより、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３のオーバーフロー後において、ローレベルの制御信号Ｓ１（オン信号）を受けているときはリセットされる。【００６１】
ｅ．回数カウンタ
閾値初期化回路としての回数カウンタ８８は、主として、ヒューズカレントによってローレベルの出力信号ＦＣを受けた後、ヒューズカレントが解消されハイレベルの出力信号ＦＣを受けるようになったことを条件に、経時的にレベルダウンした第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す初期化動作を、ｘ回（本態様では例えば７回）を限度に実行するものである。【００６２】
具体的には、回数カウンタ８８は、コントロールロジック部２７にローレベルの出力信号ＦＣが入力された回数を例えばｙ（＝ｘ＋１）回までカウントするものであり、オーバーフローする前はローレベルの出力信号Ｓ７を出力し、オーバーフローしたときはハイレベルの出力信号Ｓ７を出力する。回数カウンタ８８には、ＡＮＤ回路８９の出力をレベル反転した信号が入力されるようになっており、このＡＮＤ回路８９には、出力信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号とが入力される。また、ＮＡＮＤ回路１０２は、出力信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号と、前述したビット信号bit５とが入力されており、このＮＡＮＤ回路１０２の出力信号が前述したＡＮＤ回路８２に与えられる。【００６３】
このような構成により、回数カウンタ８８は、カウント値がオーバーフローする前で、かつ、ヒューズ時間カウンタ７３からハイレベルのビット信号bit５を受けているとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達していないとき）は、ローレベルの出力信号ＦＣがＡＮＤ回路８９に入力されるごとに１カウントずつカウント値を増加させる。このときは、ＮＡＮＤ回路１０２には、ローレベルの出力信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転したハイレベルの信号と、ハイレベルの「bit５」目のビット信号とが入力されている。【００６４】
そして、ヒューズカレントが解消されてハイレベルの出力信号ＦＣが入力されるようになった時点でＮＡＮＤ回路１０２からローレベルの出力信号がＡＮＤ回路８２に入力され、これにより、ヒューズ時間カウンタ７３の積算時間（カウンタ値）が初期値「０」にリセットされる（前述の「ｃ．ヒューズ時間カウンタ」で説明した（３）のリセットパターン）。これにより、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す上記初期化動作が実行される。【００６５】
一方、回数カウンタ８８のカウント値がオーバーフローすると、回数カウンタ８８からの出力信号Ｓ７をレベル反転したローレベルの信号がＮＡＮＤ回路１０２に入力されるようになり、出力信号ＦＣ及び「bit５」目のビット信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウンタ８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。【００６６】
更に、回数カウンタ８８のカウント値がオーバーフローする前であっても、ヒューズ時間カウンタ７３からローレベルのビット信号bit５を受けたとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達したとき）は、出力信号ＦＣ及び回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウンタ８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。従って、回数カウンタ８８及びＮＡＮＤ回路１０２はリセット不可回路として機能する。【００６７】
また、回数カウンタ８８のリセット端子には、ＡＮＤ回路１０３からの出力信号を反転した信号が入力されるようになっており、このＡＮＤ回路１０３には、クリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、リセット信号発生回路７５からの出力信号ＲＳＴとが入力される。このような構成により、リセット信号発生回路７５からローレベルの出力信号ＲＳＴ（リセット信号）が出力されている場合は、回数カウンタ８８のカウント値がゼロ回にリセットされている。一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されている場合は、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２（クリア信号）を出力したときに回数カウンタ８８のカウント値がゼロ回にリセットされている。従って、クリアカウンタ７２は、回数リセット回路としても機能する。【００６８】
ｆ．阻止回路
図６に示すように、コントロールロジック部２７には、制御信号Ｓ１と出力信号Inhibitを反転した信号とが入力されるＯＲ回路６８が設けられ、この出力信号が前述したＯＲ回路６６，６７に入力される。このような構成により、ハイレベルの制御信号Ｓ１（オフ信号）が入力されたときには、ＯＲ回路６８からハイレベルの出力信号が入力されることになるから、たとえローレベルの出力信号ＯＣが過電流異常検出部５３から出力されたり、ローレベルの出力信号ＯＴが過熱検出部２５から出力されたとしても、ＯＲ回路６６，６７の出力はハイレベルに維持される。つまり、ローレベルの出力信号ＯＣ及びローレベルの出力信号ＯＴが無効化（マスク）される。従って、ＯＲ回路６６〜６８が阻止回路として機能する。【００６９】
（ゲート駆動部）
ゲート駆動部２８は、コントロールロジック部２７から制御信号Ｓ１、出力信号ＦＣ及び出力信号Inhibitとが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続されたチャージポンプ（図示せず）と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された放電用ＦＥＴ（図示せず）とを備える。【００７０】
そして、ゲート駆動部２８は、コントロールロジック部２７からローレベルの制御信号Ｓ１（オン信号）を受けることで、チャージポンプ９０のみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部２８は、コントロールロジック部２７からハイレベルの制御信号Ｓ１（オフ信号）受けたとき、または、ローレベルの出力信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）、チャージポンプ９０の昇圧動作をオフするとともに、放電用ＦＥＴのみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。【００７１】
２．本態様の動作
（経時的に変化する第１異常用閾値電流ＩＬocを超えない程度の突入電流が発生した場合）
図８は、電力供給制御装置１０が、ローレベルの定電圧信号を制御信号Ｓ１として受ける場合のタイムチャートである。まず、ローレベルの制御信号Ｓ１を受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されて各カウンタ７１〜７３，８８のリセット状態が解除される。【００７２】
また、ローレベルの制御信号Ｓ１がゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。このとき、パワーＭＯＳＦＥＴ１４には、第２異常用閾値電流ＩＬfcよりも高い突入電流が流れる。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。【００７３】
また、突入電流が発生して負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回ったことにより、ヒューズ時間カウンタ７３のカウントアップ動作が開始され、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るまで、そのカウンタ値が積算され、これに伴って第１異常用閾値電流ＩＬocが経時的に低いレベルに変更されていく。なお、本態様では、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点で回数カウンタ８８のカウンタ値が１回分カウントされる。【００７４】
その後、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った時点で、ヒューズ時間カウンタ７３の積算時間がリセットされることで第２異常用閾値電流ＩＬfcが初期レベルに戻される上記初期化動作が実行される。そして、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態（図８で「正常状態」参照）が上記基準正常時間だけ継続すると、クリアカウンタ７２がオーバーフローして回数カウンタ８８のカウント値がリセットされる。【００７５】
ここで、例えば、通電路１３中において、パワーＭＯＳＦＥＴ１４の下流側（負荷１１側）に別の半導体スイッチ素子が設けられ、パワーＭＯＳＦＥＴ１４がオンした状態で、この半導体スイッチ素子が所定の時間間隔（基準正常時間以上の時間間隔）で複数回オンオフされる構成とした場合、突入電流が複数回発生することがある。この場合であっても、各突入電流の発生時に第１異常用閾値電流ＩＬocを初期レベルに復帰させて、各突入電流によってパワーＭＯＳＦＥＴ１４等に第１強制遮断動作を行わせることを防止できる。【００７６】
次に、例えば負荷１１が短絡などして電流異常が発生した場合、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点でヒューズ時間カウンタ７３のカウントアップ動作が初期値から開始され、これに伴って第１異常用閾値電流ＩＬocも再び経時的に低いレベルに変更されていく。また、このとき、回数カウンタ８８のカウンタ値が１回分カウントされる。そして、この異常時の負荷電流ＩＬが第１異常用閾値電流ＩＬocを上回ったときに、パワーＭＯＳＦＥＴ１４等の第１強制遮断動作が実行される。これにより、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るようになり、この時点で上記初期化動作が実行される。【００７７】
続いて、上記第１強制遮断動作の実行後、遮断時間カウンタ７１がオーバーフローしたとき（基準オフ時間経過後）にパワーＭＯＳＦＥＴ１４等が通電状態に復帰される。そして、この電流異常状態が継続する限り、第１強制遮断動作と通電状態への復帰とが繰り返される（図８の「ＯＣチョッピング期間」参照）。この期間において、初期化動作が７回繰り返される（回数カウンタ８８が８回カウントする）前までは、初期化動作が実行されるごとにヒューズ時間カウンタ７３の積算時間がリセットされるとともに第１異常用閾値電流ＩＬocが初期レベルに戻される。【００７８】
その後、初期化動作が７回繰り返された（回数カウンタ８８が８回カウントした）後は、初期化動作が実行不可とされ、第１異常用閾値電流ＩＬocを経時的に低下させた低いレベルでのＯＣチョッピングに移行する。従って、この低い第１異常用閾値電流ＩＬocによってオーバーカレント状態を検出することができる。そして、このオーバーカレント或いはヒューズカレント状態が継続し、ヒューズ時間カウンタ７３がオーバーフローすると、パワーＭＯＳＦＥＴ１４等に第２強制遮断動作を行わせる。【００７９】
ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが基準正常時間よりも短い時間間隔で断続的に検出された場合に電線３０が発煙するまでの時間よりも短い時間に設定されている。このため、電線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記基準正常時間よりも短い時間間隔で流れるチャタリングショートを、電線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第２強制遮断動作をさせることができるのである。【００８０】
上記第２強制遮断の保持状態において、クリアカウンタ７２は、ローレベルの制御信号Ｓ１を受けている間はカウンタ値がリセットされ、ローレベルの出力信号Ｓ２を出力した状態となる。従って、ローレベルの制御信号Ｓ１が入力されている限り、ヒューズ時間カウンタ７３のカウンタ値がリセットされない状態となる（同図で「遮断保持（ラッチ）状態」参照）。そして、電力供給制御装置１０がハイレベルの制御信号Ｓ１（オフ信号）を受けると、クリアカウンタ７２がカウントアップ動作を開始する。【００８１】
ここで、内部グランド生成部２３は、ハイレベルの制御信号Ｓ１を受けることでＦＥＴ４１がオフするが、ローレベルの出力信号Ｓ２を受けることでＦＥＴ４２がオンしており、通電状態が継続される。従って、例えば上記第２強制遮断がされた後に、ハイレベルの制御信号Ｓ１（オフ信号）を入力させ、その直後にローレベルの制御信号Ｓ１（オン信号）を入力させる操作を運転手が行った場合であっても、その時間間隔が基準正常時間内であれば上記第２強制遮断状態を保持することができる。【００８２】
一方、入力端子Ｐ１にハイレベルの制御信号Ｓ１（オフ信号）が継続して基準正常時間だけ入力されたときには、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が内部グランド生成部２３に与えられ、その通電が停止される。従って、その後において、電源１２から暗電流が内部グランド生成部２３を介してグランドに流れて電源１２（車両用バッテリー）の充電量を低下させることを防止できる。なお、このとき、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力され、これにより各カウンタ７１〜７３，８８のカウント値がリセットされる。また、ローレベルの出力信号ＲＳＴが出力されると、このローレベルの出力信号ＲＳＴを受けてＦＥＴ１０１がオフしてハイレベル保持回路１００が機能して出力信号Ｓ２はハイレベルに固定されるため、クリアカウンタ７２のカウント値がリセットされても内部グランド生成部２３による内部グランドＧＮＤ２の生成をオフする。【００８３】
（経時的に変化する第１異常用閾値電流ＩＬocを超える突入電流が発生した場合）
前述したように、パワーＭＯＳＦＥＴ１４の自己破壊を避けるためには、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化レベルを、自己破壊特性曲線Ｌ２よりも電流レベルが低い領域に設定する必要がある。また、なるべく高いレベルの突入電流による強制遮断を避けるためには、第１異常用閾値電流ＩＬocの初期レベルをなるべく高い設定する必要がある。従って、これらの条件を満たすために、本態様では、図５に示すように、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化を、自己破壊特性曲線Ｌ２に沿わせつつ、当該自己破壊特性曲線Ｌ２になるべく近いレベルに設定している。【００８４】
ところが、例えば何らかの原因で負荷起動時の負荷抵抗が大きくなったり、部品の製造ばらつきがあったりして、設計段階で想定した図５に示す変化よりも緩やかな勾配で変化する突入電流が発生する場合がある。具体的には、例えば負荷１１がクーリングファン用モータやワイパー用モータである場合、これらクーリングファンやワイパーに雪などが積もっていたり、氷付いていたして負荷抵抗が大きくなっている場合には、突入電流の経時的変化が緩やかに（時定数が長く）なる。【００８５】
このような場合には、例えば図９に示すように、発生した突入電流が経時的にレベルダウンした第１異常用閾値電流ＩＬocを上回ることがある。そうすると、本態様の電力供給制御装置１０でも、パワーＭＯＳＦＥＴ１４に第１強制遮断動作を行わせることになるが、この時点で第１異常用閾値電流ＩＬocは初期レベルに戻す初期化動作が実行される。そして、上記第１強制遮断動作後にパワーＭＯＳＦＥＴ１４が通電状態に復帰されたときには、再び突入電流が発生した場合には再び初期化動作が実行される。このような初期化動作をある程度繰り返すと、断続的な通電によって負荷１１の負荷抵抗が徐々に軽減され、通電後、即時に強制遮断という動作を繰り返し状態から抜け出して、負荷１１への正常な電力供給制御を開始することができる。【００８６】
また、場合によっては、例えば図１０に示すように、第１異常用閾値電流ＩＬocを上回らないが第２異常用閾値電流ＩＬfcを上回るレベルが比較的に長い時間継続するような突入電流が発生することもあり得る。この場合、その後に突入電流がおさまって負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態になったとしても、この時点で既にヒューズ時間カウンタ７３の積算時間が上記リセット許可時間以上になっているときには、初期化動作を実行させない。つまり、これまで積算されたヒューズ時間カウンタ７３の積算時間をリセットせずにヒューズ時間の積算を行いつつレベルダウンされた低い第１異常用閾値電流ＩＬocによるオーバーカレント検出を行う。このようにヒューズ時間カウンタ７３のヒューズ時間がある程度積算された場合には、ヒューズ機能（外部回路保護機能）を優先して実行させることが望ましいからである。なお、図１０に示すように、突入電流が治まった後、正常状態が基準正常時間だけ継続したときにはクリアカウンタ７２がオーバーフローし、これにより、ヒューズ時間カウンタ７３の積算時間がリセットされることで第１異常用閾値電流ＩＬocが初期レベルに戻される。【００８７】
（オフ信号入力時のサージ対策）
例えば負荷１１がＬ負荷の場合、ハイレベルの制御信号Ｓ１（オフ信号）が入力されパワーＭＯＳＦＥＴ１４がターンオフすると、負荷１１のサージ電圧によってパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓが負側に引っ張られ、ドレイン−ソース間電圧Ｖｄｓは電源電圧Ｖccよりも大きくなる。そうすると、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖｄｓを基準として生成された第１異常用閾値電圧Ｖoc、ソース電圧Ｖｓを基準として生成された及び第２異常用閾値電圧Ｖfcも負電圧となり、オーバカレントやヒューズカレントが生じていないにもかかわらず、過電流異常検出部５３から異常信号としてのローレベルの出力信号ＯＣやローレベルの出力信号ＦＣが出力されてしまう。【００８８】
これにより、上記阻止回路を設けない構成では、遮断時間カウンタ７１によって基準オフ時間だけパワーＭＯＳＦＥＴ１４に遮断させる第１強制遮断動作が実行されてしまい、その基準オフ時間内にローレベルの制御信号Ｓ１（オン信号）が入力されてもパワーＭＯＳＦＥＴ１４に通電動作をさせることができないという問題が生じる。しかしながら、本態様では、上記ＯＲ回路６６，６８によってローレベルの出力信号ＯＣの入力が無効化され遮断時間カウンタ７１のセット端子にはハイレベルの信号が入力された状態が維持されるため、上記第１強制遮断動作の実行を阻止できる。【００８９】
また、上記阻止回路を設けない構成では、過電流異常検出部５３から異常信号としてのローレベルの出力信号ＯＣやローレベルの出力信号ＦＣが出力されると、ヒューズ時間カウンタ７３のカウント動作が開始される。そして、基準正常時間内に、ローレベルの制御信号Ｓ１が入力されパワーＭＯＳＦＥＴ１４が通電動作して再びローレベルの出力信号ＯＣやローレベルの出力信号ＦＣが出力される誤動作が繰り返されることによってヒューズ時間カウンタ７３がオーバーフローし、ヒューズカレント状態になっていないにもかかわらず、上記第２強制遮断動作を実行してしまうという問題が生じる。しかしながら、本態様では、上記ＯＲ回路６７，６８によってローレベルの出力信号ＦＣの入力が無効化されヒューズ時間カウンタ７３へのクロック信号ＣＬＫ１の入力が停止されカウントアップ動作がされないようにしているため、上記第２強制遮断動作の実行を阻止できる。【００９０】
なお、オフ信号入力時のサージ対策としては、閾値電圧生成部５２における第１異常用閾値電圧Ｖoc及び第２異常用閾値電圧Ｖfcのバイアスを極端に上げる方法も考えられるが、そうすると、バイアス電圧の影響を受けて第１異常用閾値電圧Ｖoc及び第２異常用閾値電圧ＶfcがパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに比例した値を示さなくなるおそれがあり、また、各電流異常の検出が遅くなるという問題が生じる。従って、本態様のような構成が望ましい。【００９１】
（パワーＭＯＳＦＥＴのオン直後の電流異常検出の迅速化）
図１１Ａ，図１１Ｂ，図１２Ａ，図１２Ｂは、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖｄｓ及び第１異常用閾値電流ＩＬocと、パワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬ（＝ｋ・Ｉｓ）との関係を示す図である。横軸は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、そのドレイン−ソース間電圧Ｖｄｓに応じた第１異常用閾値電流ＩＬoc及び負荷電流ＩＬを示している。同図中、ラインＬ８は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖｄｓによって定まる第１異常用閾値電流ＩＬocの変化を示す閾値変化線であり、ラインＬ９はパワーＭＯＳＦＥＴ１４のオン抵抗によって定まる負荷電流ＩＬの変化を示すオン抵抗線である。また、各図のうち、下のグラフは、上のグラフに対して電源電圧Ｖccが半減したときのものである。なお、センス電流Ｉｓは、負荷電流ＩＬに比例して変化する。以下の説明では、負荷電流ＩＬを例に挙げて説明する。【００９２】
パワーＭＯＳＦＥＴ１４のオン直後に例えば負荷１１の短絡が生じた場合、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓがほとんど上昇せず、ドレイン−ソース間電圧Ｖｄｓが大きいレベルのままほとんど変化しないことになる。ここで、前述したように、負荷線全体を網羅する固定レベルに閾値電流が設定された構成（図１７参照）では、負荷電流が上記閾値電流に達するまでに時間がかかってしまい、パワーＭＯＳＦＥＴ１４での電力損失も大きく、その間保護を図ることができない。【００９３】
これに対して、本態様では、図１１Ａ，図１１Ｂに示すように、閾値電圧生成部５２により、上記第１異常用閾値電流ＩＬocがパワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsに応じて直線的に変化し、第２異常用閾値電流ＩＬfcがパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに応じて直線的に変化し、同電圧Ｖｄｓが大きい領域で低く、同電圧Ｖｄｓが小さい領域で高くなる。従って、パワーＭＯＳＦＥＴ１４のオン直後に負荷１１の短絡が生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第１異常用閾値電流ＩＬoc等が相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第１異常用閾値電流ＩＬoc等に到達させて（図１１Ａの負荷線Ｌ１０参照）、電流検出部２４からローレベルの出力信号ＯＣ，ＦＣを早期に出力させることができる。【００９４】
また、第１異常用閾値電流ＩＬocについても、第２異常用閾値電流ＩＬfcと同様に、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに比例して変化させる構成であってもパワーＭＯＳＦＥＴ１４のオン直後の負荷短絡に対して迅速な電流異常検出が可能である。つまり、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに比例した電圧を閾値電圧として比較回路５８の入力端子に与え、外付け抵抗１６の端子電圧Ｖｏとの比較により異常信号を出力する構成（以下、「構成Ａ」という）である。しかしながら、この構成Ａでは、図１２Ａ，図１２Ｂに示すように、パワーＭＯＳＦＥＴ１４がオンした状態で、電源電圧Ｖccが低下、例えば半分の値になると、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓも半分の値になるから、これに伴って閾値電流も半分の値になってしまう（図１２Ａ，図１２Ｂの両グラフの点Ｐ参照）。このような場合、パワーＭＯＳＦＥＴ１４の電力損失が、当該パワーＭＯＳＦＥＴ１４の許容レベルよりも極めて低いにもかかわらず、上記電流異常との判定によりパワーＭＯＳＦＥＴ１４が即時的な上記第１強制遮断がされてしまい、パワーＭＯＳＦＥＴ１４の電力供給能力を十分に発揮できない状況が起こり得る。【００９５】
これに対して、本態様では、第１異常用閾値電流ＩＬocを、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓではなく、ドレイン−ソース間電圧Ｖdsに基づき変化させる構成であるから、図１１Ｂのグラフに示すように、電源電圧Ｖccが低下しても、パワーＭＯＳＦＥＴ１４のオン状態が維持されていれば、そのドレイン−ソース間電圧Ｖdsの変化はほとんどない。従って、例えば電源電圧Ｖccが低下しても、第１異常用閾値電流ＩＬocは電源電圧Ｖccの低下前とほぼ同レベルに保たれ（図１１Ａ，図Ｂの両グラフの点Ｐ参照）、パワーＭＯＳＦＥＴ１４の電力供給能力を十分に発揮させることが可能となる。なお、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを超えた時には、この状態が所定時間継続されたときに初めてパワーＭＯＳＦＥＴ１４に遮断動作をさせる（上記第２強制遮断）から、即時的な第１強制遮断における上記問題を考慮する必要はなく、第２異常用閾値電流ＩＬfcについては、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに依存させる構成とした。【００９６】
また、図１３，１４は、上記構成Ａにおいて、負荷１１がランプであるときの、負荷電流ＩＬ及び第１異常用閾値電流ＩＬocの変化を示すグラフであり、図１４は、図１３に対して電源電圧Ｖccが半減したときのグラフである。負荷１１が線形の抵抗性負荷（常に負荷電圧に比例した負荷電流が流れる負荷）である場合には、電源電圧Ｖccが半減しパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓが半減すれば、当該負荷１１に流れる負荷電流ＩＬも半減するから、パワーＭＯＳＦＥＴ１４のオン直後の負荷短絡等に対して、電流異常を正常に検出することができる。しかしながら、負荷１１がランプである場合は、パワーＭＯＳＦＥＴ１４をオンしたときに、フィラメントの暖まり具合に応じた時定数で負荷電流ＩＬが変化する。具体的には、ランプは、パワーＭＯＳＦＥＴ１４のオン直後は抵抗値が小さく、突入電流が流れ、時間経過とともにフィラメントが暖まり、これに伴って抵抗値が大きくなり負荷電流ＩＬが定常値に落ち着く。そして、この負荷電流ＩＬの減少度は、電源電圧Ｖcc（パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓ）が小さいほど緩やかになる。【００９７】
従って、例えば図１３に示すように電源電圧Ｖccが十分に大きい場合に、パワーＭＯＳＦＥＴ１４のオン時に流れる突入電流による誤検出が回避されるように設計しても、図１４に示すように、電源電圧Ｖccが半減すると、第１異常用閾値電流ＩＬocも半減する一方で、負荷電流ＩＬは図１３の場合に比べて立下りが遅れる。このため、負荷短絡等の異常事態でないにもかかわらず、負荷電流ＩＬが、半減した第１異常用閾値電流ＩＬocに達して電流検出部２４からローレベルの出力信号ＯＣが出力されるという誤検出が発生しまうおそれがある。勿論、これを回避する方法として、第１異常用閾値電流ＩＬocの設定レベルを全体的に高く設定することも考えられるが、前述したように、第１異常用閾値電流ＩＬocの経時的変化を、自己破壊特性曲線Ｌ２に沿わせつつ、当該自己破壊特性曲線Ｌ２になるべく近いレベルに設定しており、これ以上高いレベルに設定することは避けるべきである。【００９８】
これに対して、本態様では、電源電圧Ｖccが半減しても、第１異常用閾値電流ＩＬocは半減前とほぼ同じレベルに保たれるため、負荷１１がランプなどの非線形の負荷であっても、上記のような誤検出を回避することができる。【００９９】
更に、本態様では、上記第１電流Ｉds、第２電流Ｉｂ及び第３電流Ｉｃの電流量が第１抵抗１１３、第２抵抗１１７及び閾値設定用抵抗６０によって定められ、これらの抵抗が半導体装置１７内に配されている。従って、これらの抵抗１１３，１１７，６０は、同じ温度特性を有する。また、それらの抵抗値は、半導体装置１７の製造段階において同方向（抵抗値の増加方向または減少方向）にばらつき、互いに抵抗比に変化がないため、製造ばらつきの影響を抑制して第１異常用閾値電流ＩＬocを設計値に精度よく設定することができる。なお、第２異常用閾値電流ＩＬfcについても分圧抵抗６０ａ，６０ｉ，６０ｊに基づき生成する構成であるから、やはり第２異常用閾値電流ＩＬfcを設計値に精度よく設定することができる。【０１００】
（周囲温度変化によるパワーＭＯＳＦＥＴ１４の許容電力損失の変動対策）
パワーＭＯＳＦＥＴ１４の周囲温度が高くなると許容電力損失は小さくなり（上記自己破壊特性曲線Ｌ２は低くなり）、周囲温度が低くなると許容電力損失は大きくなる（自己破壊特性曲線Ｌ２は高くなる）。そこで、本態様では、前述したように、上記定電圧Ｖｂを、温度特性（高温ほど流れる電流量が小さくなる特性）を有するダイオード１１４によって生成する構成とした。従って、図１５に示すように、定電圧Ｖｂ及び第２電流Ｉｂは高温ほど小さくなり、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖds（第１電流Ｉds）に対する第１異常用閾値電流ＩＬocの閾値変化線は、高温ほど低く低温ほど高くなる。つまり、パワーＭＯＳＦＥＴ１４に大きな負荷電流ＩＬを流しても低温ほど電流異常の検出がされなず、高温時よりも許容電力損失を大きくでき、温度に応じて変化する許容電力損失に対して、パワーＭＯＳＦＥＴ１４の電力供給能力を最大限活かすことができる。【０１０１】
＜他の態様＞
図１６は他の態様を示す。上記一態様との相違は、閾値変更回路の構成にあり、その他の点は上記一態様と同様である。従って、上記一態様と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。【０１０２】
図１６に示すように、閾値変更回路としての閾値電圧生成部１３０は、所定の定電圧に応じた電圧から、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsに応じた電圧を差し引いた電圧を出力する電圧出力回路１３１と、この電圧出力回路１３１の出力電圧を分圧する閾値設定用抵抗６０とを備えて構成されている。【０１０３】
電圧出力回路１３１は、まず、正相入力端子が抵抗１３２を介してパワーＭＯＳＦＥＴ１４のドレインに接続されると共に、抵抗１３３を介してグランドに接続され、逆相入力端子が抵抗１３４を介してパワーＭＯＳＦＥＴ１４のソースに接続されると共に、抵抗１３５を介して自己の出力端子に接続されたオペアンプ１３６を備える。なお、抵抗１３２と抵抗１３４とは同一抵抗値（Ｒ１）に設定され、抵抗１３３と抵抗１３５とは同一抵抗値（Ｒ２）に設定されている。これにより、オペアンプ１３６の出力電圧は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsに応じた第１電圧Ｖ１（＝（Ｒ２／Ｒ１）・Ｖds）となる。従って、抵抗１３２〜１３５、オペアンプ１３６は「第１電圧出力回路」として機能する。【０１０４】
また、電圧出力回路１３１は、電源端子Ｐ２とグランド端子Ｐ６との間に直列接続された定電流回路１３７及びツェナーダイオード１３８をからなる定電圧回路１３９を備えて、第２電圧Ｖ２（定電圧）が生成される。従って、この定電圧回路１３９は「第２電圧出力回路」として機能する。【０１０５】
更に、電圧出力回路１３１は、正相入力端子が抵抗１４０を介して上記定電流回路１３７とツェナーダイオード１３８との接続点に接続されると共に、抵抗１４１を介してグランドに接続され、逆相入力端子が抵抗１４２を介して上記オペアンプ１３６の出力端子に接続されると共に、抵抗１４３を介して自己の出力端子に接続されたオペアンプ１４４を備える。なお、抵抗１４０と抵抗１４２とは同一抵抗値（Ｒ３）に設定され、抵抗１４１と抵抗１４３とは同一抵抗値（Ｒ４）に設定されている。これにより、オペアンプ１４４の出力電圧は、第２電圧Ｖ２から第１電圧Ｖ１を差し引いた電圧に応じた第３電圧Ｖ３（＝（Ｒ４／Ｒ３）・（Ｖ２−Ｖ１））となる。従って、抵抗１４０〜１４３、オペアンプ１４４は「第３電圧出力回路」として機能する。そして、この第３電圧Ｖ３を、上記閾値設定用抵抗６０ｂ〜６０ｈで分圧した各分圧電圧が、第１異常用閾値電圧Ｖocとされる。なお、閾値設定用抵抗６０部分は上記一態様と同一構成である。【０１０６】
このような構成によれば、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが大きいほど第１電圧Ｖ１も大きくなる一方で第３電圧Ｖ３は小さくなる。従って、上記一態様と同様に、上記第１異常用閾値電流ＩＬocが、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsに応じて直線的に変化し、同電圧Ｖｄｓが大きい領域で低く、同電圧Ｖｄｓが小さい領域で高くなり、上記一態様と同様の効果を得ることができる。【０１０７】
なお、本態様では、電源電圧Ｖccが最大１６ｖであり、第２電圧Ｖ２が８ｖであり、かつ、抵抗１３２，１３４及び抵抗１３３，１３５の抵抗比がＲ１：Ｒ２＝２：１、抵抗１４０，１４２及び抵抗１４１，１４３の抵抗比がＲ３：Ｒ４＝１：１とされている。これに対して、例えば抵抗１３２，１３４及び抵抗１３３，１３５の抵抗比（Ｒ２／Ｒ１）を１／２よりも小さくすれば、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが電源電圧Ｖccの最大レベル１６ｖに相等するレベルになっても第３電圧Ｖ３、ひいては第１異常用閾値電流ＩＬoc及び第２異常用閾値電流ＩＬfcを正の値に維持（バイアス）できる。要するに、Ｖ２−Ｖ１＝Ｖ２−（（Ｒ２／Ｒ１）・Ｖds）＞０  の関係を満たすように各値を設定すればよい。但し、ここでのＶdsはパワーＭＯＳＦＥＴ１４のオン時の最大値であり、例えば電源電圧Ｖccである。【０１０８】
＜他の態様＞
本発明は上記記述及び図面によって説明した態様に限定されるものではなく、例えば次のような態様も本発明の技術的範囲に含まれる。
（１）上記各態様では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１４としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。【０１０９】
（２）上記各態様では、電流検出素子としてセンスＭＯＳＦＥＴ１８を利用した、いわゆるセンス方式としたが、これに限らず、例えば通電路にシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。【０１１０】
（３）図３等に示す上記一態様では、温度特性を有する定電圧素子としてダイオード１１４を設けた構成としたが、これ以外に、ダイオード接続されたＦＥＴであってもよい。これに対して、温度特性を有しない定電圧素子として、例えばツェナーダイオードを設ける構成であってもよい。【０１１１】
（４）図１６に示す上記他の態様において、定電圧回路１３９のツェナーダイオード１３８の代わりに、温度特性を有する定電圧素子（例えばダイオードや、ダイオード接続されたＦＥＴ）を設けて、パワーＭＯＳＦＥＴ１４の周囲温度に応じて閾値電流を変更させる構成としてもよい。【０１１２】
（５）上記各態様では、各電流異常を電圧比較で検出する構成としたが、これに限らず、電流比較で行う構成としてもよい。例えば上記各閾値電圧Ｖoc（Ｖfc）をゲートに受けてこの閾値電圧Ｖoc（Ｖfc）に応じた電流（閾値電流）を流すＦＥＴを設けて、このＦＥＴの入力側（Ｎｃｈ型であればドレイン）に、センス電流Ｉｓの出力端（カレントミラー回路５５の出力側）を接続し、センス電流Ｉｓが上記閾値電流を超えたときに、ＦＥＴの入力側とセンス電流Ｉｓの出力端との接続点から、異常信号としての電流が出力される構成であってもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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