(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ負荷回路が接続される出力端子と電源接続端子との間に接続され、スタンバイ時のみ導通するダイオードとＰｃｈ−ＭＯＳトランジスタからなる並列回路と、
前記出力端子と接地との間に接続され、前記ダイオードに定常電流を流すための第１の抵抗と第２の抵抗，第３の抵抗およびスタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタの直列回路からなる並列回路と、
スタンバイ制御端子から印加される電圧により電源電圧あるいは０Ｖを発生する信号発生回路と、
前記信号発生回路により制御され、出力端が前記Ｐｃｈ−ＭＯＳトランジスタのゲートに接続されるとともに、一方の入力端が前記第２の抵抗と第３の抵抗の接続点に接続され、前記Ｐｃｈ−ＭＯＳトランジスタを制御して出力電圧を発生させるオペアンプと、
前記オペアンプの他方の入力端に接続され、参照電圧を発生する参照電圧発生回路と、
前記オペアンプおよび前記参照電圧発生回路の定電流値を決めるバイアス電圧発生回路と、
前記オペアンプの出力端と前記Ｐｃｈ−ＭＯＳトランジスタのドレインとの間に接続され前記オペアンプの位相を補償するためのコンデンサと、
を備えていることを特徴とする電圧降圧回路。
【請求項２】
前記第１の抵抗は、高抵抗値を有することを特徴とする請求項１記載の電圧降圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、民生用の携帯電話に使用するＣＭＯＳロジックのための電圧降圧回路に関するものである。
【０００２】
【従来の技術】
従来の民生用の携帯電話に使用するＣＭＯＳロジックのための電圧降圧回路については、特開平０９−１９８１５１号公報に開示されており、図４は従来の電圧降圧回路を示したものである。１はＣＭＯＳ負荷回路であり、出力端子２に接続される。３は電源接続端子、４はスタンバイ制御端子、５は信号発生回路、６はオペアンプ、７は参照電圧発生回路、８はバイアス電圧発生回路、ＭＯＳ１およびＭＯＳ４はＰｃｈ−ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３は抵抗、Ｃ１はコンデンサである。
【０００３】
このように構成された従来例は、アクティブ時は、スタンバイ制御端子４と信号発生回路５から発生された電圧によって、バイアス電圧発生回路８と参照電圧発生回路７とオペアンプ６に電流が流れるため、出力端子２には、参照電圧発生回路７の電圧（ＶＲＥＦ）より、（１）式に示したような、抵抗Ｒ２とＲ３で昇圧された電圧Ｖｏが発生する。
Ｖｏ＝ＶＲＥＦ×（Ｒ２＋Ｒ３）／Ｒ３              ・・・（１）
一方、スタンバイ時は、スタンバイ制御端子４と信号発生回路５から発生された電圧によって、バイアス電圧発生回路８と参照電圧発生回路７とオペアンプ６には電流が流れず、また、Ｐｃｈ−ＭＯＳトランジスタＭＯＳ４がオンになるため、出力端子２には、（２）式に示したような、電源電圧ＶＤＤが抵抗Ｒ１とＲ２とＲ３によって分圧された電圧Ｖｏが発生する。
Ｖｏ＝ＶＤＤ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）・・・（２）
ただし、ＭＯＳ４のオン抵抗はゼロであると仮定する。
【０００４】
図５に示したように、スタンバイ制御電圧が０Ｖの時スタンバイ状態、スタンバイ制御電圧がＶＤＤ（５Ｖ）の時アクティブ状態であるとすると、出力電圧はどちらの状態であっても３Ｖが得られる。電源電圧ＶＤＤ（５Ｖ）から降圧された出力電圧（３Ｖ）は、ＣＭＯＳ負荷回路１の電源電圧となるため、スタンバイ時でもＣＭＯＳ負荷回路のデータ保持動作を確保したまま、ＣＭＯＳ負荷回路の消費電力を下げることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の電圧降圧回路では、アクティブ状態からスタンバイ状態に切り替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回路よりも遅れてスタンバイ状態になった場合、電圧降圧回路がスタンバイ状態なのにＣＭＯＳ負荷電流がＰｃｈ−ＭＯＳトランジスタＭＯＳ４と抵抗Ｒ１に一瞬流れてしまい、その期間だけ、図５のように、出力電圧が３Ｖより下がる。出力電圧が０Ｖ付近まで下がると、ＣＭＯＳ負荷回路のデータ保持動作が確保できなくなってしまい、データがリセットされてしまう可能性がでてくる。
【０００６】
また、上記理由より、抵抗Ｒ１，Ｒ２およびＲ３はあまり大きな抵抗値にできないため、スタンバイ時に電圧降圧回路に流れる電流は数μＡから数１０μＡといった値となってしまう。
【０００７】
本発明は、上記従来の２つの問題点を同時に解決するものであり、アクティブ状態からスタンバイ状態、あるいは、スタンバイ状態からアクティブ状態に切り替わる瞬間でも、ＣＭＯＳ負荷回路のデータ保持動作を確保しつつ、ＣＭＯＳ負荷回路の消費電流も下げ、またスタンバイ時に電圧降圧回路に流れる電流も１μＡ以下にすることのできる電圧降圧回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために、本発明の電圧降圧回路においては、スタンバイ時に導通するダイオードを電源接続端子と出力端子間に挿入し、また、出力端子と接地間に抵抗を挿入する。このため、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負荷回路に負荷電流が流れたとしても、その電流はダイオードに流れるので、出力電圧の変動は僅かであり、ＣＭＯＳ負荷回路のデータ保持動作を確保することができる。
【０００９】
また、スタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタを用いて、スタンバイ状態でのオペアンプ回路の電流を流れなくしているため、出力端子と接地間に挿入している抵抗を高抵抗値にすれば、スタンバイ時は、その高抵抗にだけ電流が流れるので、消費電力を大幅に抑えることができる。
【００１０】
【発明の実施の形態】
本発明の請求項１に記載の電圧降圧回路は、ＣＭＯＳ負荷回路が接続される出力端子と電源接続端子との間に接続され、スタンバイ時のみ導通するダイオードとＰｃｈ−ＭＯＳトランジスタからなる並列回路と、前記出力端子と接地との間に接続され、前記ダイオードに定常電流を流すための第１の抵抗と第２の抵抗，第３の抵抗およびスタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタの直列回路からなる並列回路と、スタンバイ制御端子から印加される電圧により電源電圧あるいは０Ｖを発生する信号発生回路と、前記信号発生回路により制御され、出力端が前記Ｐｃｈ−ＭＯＳトランジスタのゲートに接続されるとともに、一方の入力端が前記第２の抵抗と第３の抵抗の接続点に接続され、前記Ｐｃｈ−ＭＯＳトランジスタを制御して出力電圧を発生させるオペアンプと、前記オペアンプの他方の入力端に接続され、参照電圧を発生する参照電圧発生回路と、前記オペアンプおよび参照電圧発生回路の定電流値を決めるバイアス電圧発生回路と、  前記オペアンプの出力端と前記Ｐｃｈ−ＭＯＳトランジスタのドレインとの間に接続され前記オペアンプの位相を補償するためのコンデンサとを備えていることを特徴とするものである。
【００１１】
この構成によると、スタンバイ時に導通するダイオードを電源接続端子と出力端子との間に挿入し、また、出力端子と接地間に抵抗を挿入しているため、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負荷回路に負荷電流が流れたとしても、その電流はダイオードに流れるので、出力電圧の変動は僅かであり、ＣＭＯＳ負荷回路のデータ保持動作を確保することができるという作用を有する。
【００１２】
また、本発明の請求項２に記載の電圧降圧回路は、請求項１の構成において、
第1の抵抗が、高抵抗値を有することを特徴とするものである。
【００１３】
この構成によると、前記作用に加えて、スタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタを用いて、スタンバイ状態でのオペアンプ回路の電流を流れなくしており、さらに、出力端子と接地間に挿入している抵抗を高抵抗値としているので、前記作用に加えて、スタンバイ時は、その高抵抗だけに電流が流れるため、消費電力を大幅に抑えることができるという作用を有する。
【００１４】
以下、発明の実施の形態について、図面を参照しながら詳細に説明する。図１は本発明の一実施の形態における電圧降圧回路のブロック図である。なお、図４の従来例と同一構成要素には同一の符号を付してある。従来例と異なる部分は、ＣＭＯＳ負荷回路１が接続される出力端子２と電源接続端子３との間に、スタンバイ時のみ導通するダイオードＤｉ１とＰｃｈ−ＭＯＳトランジスタＭＯＳ１からなる並列回路が接続され、また出力端子２と接地との間に、ダイオードＤｉ１に定常電流を流すための第１の抵抗Ｒ１と、第２の抵抗Ｒ２，第３の抵抗Ｒ３およびスタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタＭＯＳ２の直列回路からなる並列回路が接続されていることである。
【００１５】
また、図２は、図１の具体的回路を示したものである。図２において、Ｄｉ１はスタンバイ時に電源電圧ＶＤＤ（２．８Ｖ）から出力電圧２．１Ｖを作るダイオード、Ｒ１はＤｉ１に定常電流を流しておくための抵抗で、高抵抗値を有する。Ｒ２はアクティブ時にオペアンプの参照電圧から出力電圧を得るために昇圧する抵抗、Ｒ３はオペアンプの出力部の電流を流す抵抗、Ｒ４はオペアンプの位相補償のための抵抗、Ｃ１はオペアンプの位相補償のためのコンデンサ、ＭＯＳ２はスタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタ、Ｒ５，Ｒ６はオペアンプを構成する抵抗、Ｔｒ１，Ｔｒ２はオペアンプを構成するＰＮＰトランジスタ、Ｔｒ３，Ｔｒ４はオペアンプを構成するＮＰＮトランジスタ、Ｉ１はオペアンプに定電流を流す定電流源、ＭＯＳ３はスタンバイ時にＭＯＳ１をオフにするためのＰｃｈ−ＭＯＳトランジスタ、Ｉ２はオペアンプの参照電圧を作る定電流源、Ｒ７はオペアンプの参照電圧を作る抵抗である。この実施の形態では、アクティブ状態では、電源電圧ＶＤＤ（２．８Ｖ）から、出力電圧として、ＣＭＯＳ負荷回路１の電源電圧（２．５Ｖ）を作成している。
【００１６】
次に、本実施の形態における電圧降圧回路の動作を説明する。まず、回路がアクティブ状態の場合、定電流源Ｉ１とＩ２に定電流が流れるため、抵抗Ｒ７に参照電圧ＶＲＥＦ（２．０Ｖ）が発生する。ＭＯＳ２がオン、ＭＯＳ３がオフになっているため、オペアンプが動作して、抵抗Ｒ２とＲ３間はＶＲＥＦと同電位の２．０Ｖとなる。出力電圧（Ｖｏ）は、ＭＯＳ２のオン抵抗をゼロと近似すると、（３）式のようになる。
0004627932.tif 000002
また、スタンバイ状態の場合、定電流源Ｉ１とＩ２に電流が流れず、ＭＯＳ２がオフ、ＭＯＳ３がオンになるため、オペアンプが動作していない状態となる。ＭＯＳ１のゲート電圧はＶＤＤ（２．８Ｖ）となり、ＭＯＳ１もオフになるため、出力電圧（Ｖｏ）はダイオードと抵抗（Ｒ１）で決まり、（４）式のようになる。
0004627932.tif 000003
アクティブ時のＶｏとスタンバイ時のＶｏは０．４Ｖ程度異なるが、出力電圧はＣＭＯＳ負荷回路１の電源電圧になるため、出力電圧が２．１Ｖ程度であれば、ＣＭＯＳ負荷回路内のデータは保持されリセットされることはない。
【００１７】
アクティブ状態からスタンバイ状態に切り替わる瞬間に、ＣＭＯＳ負荷回路１が電圧降圧回路よりも遅れてスタンバイ状態になった場合、電圧降圧回路がスタンバイ状態なのにＣＭＯＳ負荷電流は流れるが、本実施の形態における電圧降圧回路ではダイオードＤｉ１に流れるため、図３のように、出力電圧の変動は０．１Ｖ程度であり、過渡的にも出力電圧はゼロ付近にまで落ちることがない。従って、切り替わりの瞬間でも、ＣＭＯＳ負荷回路内のデータは保持されリセットされることはない。
【００１８】
また、ダイオードＤｉ１に定常的に流す電流は、ごく僅かでもダイオードは導通するので、本実施の形態では、抵抗Ｒ１を２５００ｋΩとしている。Ｒ１を高抵抗にできるため、図３のように、アクティブ時は約１００μＡ流れている電圧降圧回路においても、スタンバイ時は消費電流を１μＡ以下にすることができる。
【００１９】
このように、本実施の形態によれば、スタンバイ時でもＣＭＯＳ負荷回路のデータ保持動作を確保しつつ、低消費電力化を実現している。
【００２０】
【発明の効果】
以上説明したように、本発明の請求項１に記載の電圧降圧回路によれば、スタンバイ時に導通するダイオードを電源接続端子と出力端子間に挿入し、また、出力端子と接地間に抵抗を挿入しているため、スタンバイ状態への切り替わりの瞬間にＣＭＯＳ負荷回路に負荷電流が流れたとしても、その電流はダイオードに流れるので、出力電圧の変動は僅かであり、ＣＭＯＳ負荷回路の低消費電力化を図りつつ、ＣＭＯＳ負荷回路のデータ保持動作を確保することができる。
【００２１】
また、本発明の請求項２に記載の電圧降圧回路によれば、スタンバイ時にオフになるＮｃｈ−ＭＯＳトランジスタを用いて、スタンバイ状態でのオペアンプ回路の電流を流れなくしているため、出力端子と接地間に挿入している抵抗を高抵抗値とすれば、スタンバイ時は、その高抵抗にだけ電流が流れるので、電圧降圧回路自体の消費電力も大幅に抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における電圧降圧回路のブロック図
【図２】図１の詳細回路図
【図３】本発明一実施の形態における電圧降圧回路の動作波形図
【図４】従来の電圧降圧回路のブロック図
【図５】従来の電圧降圧回路の動作波形図
【符号の説明】
１  ＣＭＯＳ負荷回路
２  出力端子
３  電源接続端子
４  スタンバイ制御端子
５  信号発生回路
６  オペアンプ
７  参照電圧発生回路
８  バイアス電圧発生回路
Ｄｉ１  ダイオード
ＭＯＳ１  Ｐｃｈ−ＭＯＳトランジスタ
ＭＯＳ２  Ｎｃｈ−ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３  抵抗
Ｃ１  コンデンサ
【図１】
0004627932.tif 000004
【図２】
0004627932.tif 000005
【図３】
0004627932.tif 000006
【図４】
0004627932.tif 000007
【図５】
0004627932.tif 000008