(57)【特許請求の範囲】
【請求項１】
低圧電源回路と、
この低圧電源回路から所定の電源電圧が供給される、モータを含む複数の負荷系と、
前記複数の負荷系に供給される電源電圧の電源ラインに介在するインターロックスイッチと、
所定の回路が搭載された多層回路基板とを備え、
前記低圧電源回路から前記複数の負荷系への電源ラインは、前記インターロックスイッチから前記低圧電源回路までの第１の経路および前記インターロックスイッチから前記複数の負荷系までの第２の経路とを有し、
前記第２の経路は、前記多層回路基板上に前記インターロックスイッチの接続部から前記複数の負荷系の接続部までの配線パターンを備え、
前記配線パターンは前記多層回路基板の周縁部に配置されており、前記複数の負荷系の前記接続部は、前記配線パターンが配置された前記多層回路基板の前記周縁部よりも内側に配置され、
更に、前記配線パターンは前記多層回路基板の層内で引き回されるパターンであって、前記インターロックスイッチに近い側が、前記複数の負荷系のうちの前記モータに接続され、前記多層回路基板のインターロック後のパターンの少なくとも前記モータに接続される部分までのパターン太さが、インターロック後のパターンの残りの部分より太くされている
ことを特徴とする画像形成装置。
【請求項２】
前記第１および第２の経路の両方が前記多層回路基板の層を利用する場合、その一方の経路は、前記多層回路基板の内層または表層を利用し、他方の経路は前記多層回路基板の他の層を利用し、前記第１および第２の経路の間の層にＧＮＤパターンが形成されたグランド層を形成し、前記ＧＮＤパターンは前記第１および第２の経路の配線パターンと重なるように配置することを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記低圧電源回路を搭載した電源回路基板は装置内の底部に配置され、前記多層回路基板は装置内の背部において前記電源回路基板とほぼ垂直に配置されたことを特徴とする請求項１記載の画像形成装置。
【請求項４】
前記多層回路基板の内層に配置される電源ラインのパターンは、その上下の他の層に設けたＧＮＤパターンで挟み込むように形成したことを特徴とする請求項２記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、特に、インターロック機構を有する画像形成装置に関するものである。
【背景技術】
【０００２】
最近、画像形成装置として、複写機、プリンタおよびファクシミリの各機能を兼備した、いわゆるマルチファンクションプリンタ（ＭＦＰ）と呼ばれるデジタル複合機が普及してきている。
【０００３】
このような画像形成装置において、例えば、ユーザがカートリッジ交換やジャム処理等のために装置の一部を開放して内部を露出する場合がある。このとき、露出した高圧接点やメインモータのギアにユーザが接触すると危険である。そのため、インターロック機構を設けて紙のジャム処理及びカートリッジ交換時に駆動系及び高圧回路の電源（２４Ｖ）を遮断することにより安全性をもたせている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の構成では、次のような幾つかの問題点がある。
【０００５】
上記インターロック機構を持つ画像形成装置においては、本体の高機能化および小型化が進むにつれて、電源及び信号ラインの束線（ワイヤ）の引き回しが複雑になる。これに伴って、ワイヤの数も増えて線長も長くなり、コスト的に高価になり、組み立て性も良好でなくなる。
【０００６】
また、インターロック機構を持つ装置について、多層回路基板内にインターロック前のパターン（供給側の２４Ｖ電源）とインターロック後のパターンを形成させた場合、負荷の駆動時或いは負荷変動で電流量が変化する。その影響により、基板内にある周辺のデジタル回路の誤動作を招いたり、放射ノイズ（ブロードバンド）が発生する。
【０００７】
本発明はこのような背景においてなされたものであり、その目的は、インターロック機構をもつ画像形成装置において電源ラインの引き回しをなくし、コストおよび組み立て性を改善することにある。
【０００８】
本発明による他の目的は、インターロック機構をもつ画像形成装置において電源ラインを多層回路基板内のパターンで中継する場合の電源ラインのインターロック前と後のパターン間の良好な絶縁を図るとともに電源電圧変動に伴うノイズを低減することにある。
【課題を解決するための手段】
【０００９】
本発明による画像形成装置は、低圧電源回路と、この低圧電源回路から所定の電源電圧が供給される負荷系と、前記負荷系に供給される電源電圧の電源ラインに介在するインターロックスイッチと、所定の回路が搭載された多層回路基板とを備え、前記低圧電源回路から負荷系への電源ラインは、前記インターロックスイッチの近傍位置から前記インターロックスイッチへ伸びこのインターロックスイッチからワイヤを経由して前記近傍位置に戻るワイヤと、前記インターロックスイッチの近傍位置から前記低圧電源回路までの第１の経路および前記インターロックスイッチの近傍位置から各負荷までの第２の経路とを有し、前記第１および第２の経路の少なくとも一方の経路については前記多層回路基板のいずれかの層内のパターンを利用することを特徴とする。
【００１０】
このようにインターロックスイッチに付随する配線のために多層回路基板の配線を利用することにより、長いワイヤの引き回しが必要なくなり、コストおよび組み立て性を改善することができる。
【００１１】
前記第１および第２の経路の両方が前記多層回路基板の層を利用する場合、その一方の経路は、前記多層回路基板の内層または表層を利用し、他方の経路は前記多層回路基板の他の層を利用することができる。これによって、インターロック前のパターンとインターロック後のパターンの絶縁は層間で確保することにより、基板サイズを必要以上に拡大する必要もなくなる。
【００１２】
前記低圧電源回路を搭載した電源回路基板は装置内の底部に配置されている場合、前記多層回路基板は装置内の背部において前記電源回路基板とほぼ垂直に配置されていれば、当該多層回路基板のパターンをワイヤの中継用に利用するのに好都合である。
【００１３】
前記第２の経路について前記多層回路基板の層内で引き回されるパターンは、前記インターロックスイッチに近い側が、比較的大電流を消費する負荷に接続され、前記多層回路基板のインターロック前のパターンおよびインターロック後のパターンの少なくとも当該負荷に接続される部分までのパターン太さを、インターロック後のパターンの残りの部分より太くするようにしてもよい。これにより、パターンの必要な部分のみ十分な電流容量を確保することができる。
【００１４】
前記多層回路基板の内層に配置される電源ラインのパターンは、その上下の他の層に設けたＧＮＤパターンで挟み込むように形成することが好ましい。これにより、電源ラインから発生するノイズの影響を軽減することができる。
【００１５】
前記多層回路基板の電源ライン上にＶＩＡが形成される場合、前記インターロック前と後のパターン間の絶縁距離を確保するために、各層内でのそれぞれ絶縁距離を加味して当該絶縁距離を確保することが好ましい。これにより、多層構造においても良好な絶縁を得ることができる。
【００１６】
前記多層回路基板において、少なくとも、インターロック前のパターンとインターロック後のパターンが形成されている部分をグランドガードで囲み、さらに表層から基板裏面のハンダ面を複数のＧＮＤＶＩＡで接続するようにしてもよい。これにより、電源電圧変動に伴うノイズを低減することができる。
【００１７】
前記多層回路基板が前記電源ラインのパターンの近傍にデジタル回路領域を有する場合、当該パターンと前記デジタル回路と間にグランドガードを施し、複数のＧＮＤＶＩＡで分離するようにしてもよい。これによって、前記ノイズ等によるデジタル回路の誤動作を防ぐことができる。
【発明の効果】
【００１８】
本発明によれば、インターロック機構をもつ画像形成装置において負荷系への電源ラインのワイヤを低圧電源からインターロックスイッチまで引き回しさらに各負荷へワイヤで引き回すという必要がなくなるため、コストおよび組み立て性を改善することができる。また、インターロック前と後の電源ラインのパターンを多層回路基板の別の層に配置することにより、電源ラインを多層回路基板内のパターンで中継する場合の、インターロック前と後のパターン間の良好な絶縁を図ることができる。
【００１９】
また、少なくとも、インターロック前のパターンとインターロック後のパターンが形成されている部分をグランドガードで囲み、さらに表層から基板裏面のハンダ面を複数のＧＮＤＶＩＡで接続することにより、電源電圧変動に伴うノイズを低減することができる。例えば、周辺のデジタル回路の誤動作を防止したり、負荷の駆動時或いは負荷変動で生じる放射ノイズを低減することができる。
【００２０】
前記多層回路基板の電源ライン上にＶＩＡが形成される場合、前記インターロック前と後のパターン間の絶縁距離を確保するために、各層内でのそれぞれ絶縁距離を加味して当該絶縁距離を確保することにより、基板外形を大きくする事なく、絶縁距離を確保できるため基板をコンパクトに設計できる。これは、基板外形に機械的制限がかかったときにも有効である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００２２】
図１に、本発明が適用される画像形成装置の外観図を示す。この装置は、複写機、プリンタおよびファクシミリの機能も統合した、いわゆるマルチファンクションプリンタ（ＭＦＰ）である。この図は、原稿台ガラス４のカバーを兼ねるＡＤＦ（自動原稿送り装置）ユニット１０と、この後辺を回動の支点としてＡＤＦユニット１０を開放可能に支持する本体１１とからなる。図ではＡＤＦユニット１０を開放した状態を示している。ＡＤＦユニット１０の底面には原稿台ガラス４上に載置される原稿を押圧するための圧板としての白色シート３が張着されている。
【００２３】
本体１１の上部には、原稿台ガラス４を有するリーダユニット（読取装置）２が配置されている。このリーダユニット２は、カートリッジ交換時やジャム処理時に、ユーザによるリーダユニットスライドレバー１の操作により矢印の方向にスライドし、内部を開放してユーザが内部にアクセスできるようになっている。また、本体下部には用紙束を収納する用紙カセット６が配置され、本体の側部には記録済みの用紙を排出する排紙トレイ７がある。
【００２４】
この装置によるコピーには、次の２つの動作モードがある。一つは、原稿台ガラス４上に原稿を載置して読みとる圧板コピーであり、もう一つは、ＡＤＦユニットを用いて原稿を流し読みするＡＤＦコピーである。圧板コピーでは、リーダユニット２内にあるコンタクトセンサを、ステッピングモータで、原稿の端から原稿サイズに相当する位置まで移動させながら読み取る。ＡＤＦコピーの場合は、コンタクトセンサを決められた位置（図１では右側の端部）に移動、固定して、流し読みにより原稿を読み取ることになる。
【００２５】
図２に、画像データの概略の流れを表すブロック図を示す。この図中には、ＣＰＵ５４、コンタクトセンサ（ＣＳ）４１、アナログプロセッサ基板２３、画像処理部５１、ＲＯＭ５５、および、画像メモリ用のＤＲＡＭ５３を示している。
ＣＰＵ５４は、ＲＯＭ５５内に予め設定された値を取り出し、画像コントローラ５０を介して、アナログプロセッサのレジスタ設定や、アナログプロセッサへのクロック信号の供給、及び、画像処理部５１の設定を行う。画像処理部５１には、アナログプロセッサ基板２３およびＣＳ４１内の駆動部４２へ供給するクロック信号を発生するクロック発生部５２を含んでいる。コンタクトセンサ４１の内部はＡ領域とＢ領域に２分割されている。Ａ領域からは、アナログ信号ｖｂとして読みとられた画素単位の信号ａ１，ａ２，ａ３，・・・が順にシリアルで出力される。同様に、Ｂ領域からもアナログ信号ｖｂとして、画素単位の信号ｂ１，ｂ２，ｂ３，・・・の順にシリアルで出力される。信号ａ１とｂ１の出力されるタイミングは同時である。
【００２６】
コンタクトセンサ（ＣＳ）４１の読取りにより得られたアナログ信号は、アナログプロセッサ基板２３でデジタル信号に変換される。このデジタル信号は、画像コントローラ５０により画像処理され、エンジンコントローラ６０のレーザユニット（レーザスキャナドライバ２９）ヘビデオ信号として送り出される。エンジンコントローラ６０は、レーザユニットの制御、ヒータ制御、高圧回路及び負荷系（給紙機構、排紙ローラ等の制御のためのメインモータ、ソレノイドおよびファン等）の制御を行っている。図１では、レーザスキャナドライバ２９は、エンジンコントローラ６０に属するものとして図示してある。画像処理部５１からのビデオ信号に基づいて、エンジンコントローラ６０は、感光ドラムにレーザを照射して潜像を形成し、これをトナーで現像する。さらにこのトナー像を用紙に転写し、定着させる。なお、低圧電源は定着器のヒータドライブ回路を含んだユニットになっている。
【００２７】
図３、図４および図５に、図１に示した画像形成装置の本体内部の各種基板ユニットの配置図を示す。図３は図１とは異なり、装置の背面側から見た斜視図である。図４は装置の右斜め前方から見た斜視図である。図５は装置の左側面（図３の矢印３９の方向）から見た図である。これらの各図では便宜上一部の基板を図示省略してある。
【００２８】
各種基板ユニットの配置は、用紙の搬送経路を考慮すると必然的に、エンジンコントローラ６０の一部を構成するＤＣコントローラ回路基板２２、および、低圧電源関連の基板（電源回路基板２６）を本体底部に配置するのが妥当である。また、画像コントローラ５０関連の基板はリーダユニット２に近い方が有利なため、背面に取り付ける。用紙搬送部に負荷系が存在しているため、通常、負荷を制御しているＤＣコントローラ回路基板２２および電源回路基板２６から信号および電源ラインをワイヤで負荷と接続し駆動を行う。
【００２９】
プリンタコントローラ回路基板３２は、プリンタ機能を付加するための回路部分であり、外部装置からのプリント対象の画像信号の供給を受けるインタフェースを提供する。
【００３０】
ネットワークコントロールユニット（ＮＣＵ）回路基板２７およびモジュラージャック回路基板２８は、ＦＡＸ機能を付加するための回路部分であり、電話回線との接続および通信制御を行う。
【００３１】
操作部回路基板２４は、装置の前方上部にある操作部（操作パネル）の近傍に配置される。センサ回路基板２５は、圧板開閉検知、コンタクトセンサホームポジション検知、等のためのセンサ回路である。
【００３２】
本実施の形態の画像形成装置のトナー補給はカートリッジ交換により行われる。そのため、図１に示したリーダユニットスライドレバー１を解除し、矢印の方向へリーダユニット２をスライドして、装置本体内部を開放し、カートリッジを交換する。
【００３３】
カートリッジは感光ドラムを内蔵し、高圧接点（一次帯電用および現像用等）を有しており、カートリッジの高圧接点と接続できるように本体側に板バネを設けている。カートリッジの出し入れを行う目的としては、前述したカートリッジ交換と用紙のジャム処理である。その際に高圧接点が露出してしかもユーザが触れることができ、またメインモータのギアにも触れる恐れがある。そのため、前述したように、インターロック機構を設けて用紙のジャム処理及びカートリッジ交換時に駆動系及び高圧回路の電源（２４Ｖ）を遮断することで安全性をもたせている。
【００３４】
この実施の形態では、リーダユニット２のスライドを行うと、インターロックが働き、２４Ｖが切れる構成になっている。そのために、図４に示すように、メインモータ（ドライバ）３１の近傍（上部）にインターロックスイッチ３２を設けている。このインターロックスイッチ３２を２４Ｖの電源ラインに介在させることでインターロックを実現している。すなわち、２４Ｖ電源ラインは、通常低圧電源（電源回路基板２６）からインターロックスイッチ３２を介して、それぞれの負荷系（高圧回路及び駆動系）に２４Ｖ電源を供給する。そのため、ワイヤの引き回しが複雑になり、また絶縁距離（この場合基礎絶縁）を考慮しなければならないため、場所によってはマイラー部材でケアする必要がある箇所も出てくる。
【００３５】
そこで、本実施の形態では、２４Ｖ電源ラインを低圧電源からインターロックスイッチ３２ヘワイヤでダイレクトにつなげるのではなく、基板を利用して途中のワイヤを排除する。
【００３６】
電源回路基板２６上の低圧電源からの駆動電源（２４Ｖ）や、エンジンコントローラ５０からのレーザ制御信号、負荷系（メインモータ，ファン，ソレノイド等）のドライブ信号を一旦イメージプロセッサ回路基板（画像コントローラ基板）２１へ送る。イメージプロセッサ回路基板２１は装置の背面に取付いているため、用紙搬送経路の負荷系に一番近い基板となるからである。そのためイメージプロセッサ回路基板２１を経由して負荷に接続する方が有利である。イメージプロセッサ回路基板２１上でなるべく負荷に近い位置にコネクタを配置すれば、そこから負荷までのワイヤを短くすることができる。また、２４Ｖの電源ラインも低圧電源からイメージプロセッサ回路基板２１を経由してインターロックスイッチ３２へ接続し、さらにここからイメージプロセッサ回路基板２１に再び戻してから、各負荷系に送る構成にする。
【００３７】
ここで注意が必要になるのが２４Ｖの電源ラインをイメージプロセッサ回路基板に通すため、基板内で電源ラインの周囲との間の絶縁距離を確保することである。
【００３８】
図６および図７に、イメージプロセッサ回路基板２１の内部層を示す。この例では４層の場合を示す。図６（ａ）（ｂ）がそれぞれ第１層および第２層、図７（ａ）（ｂ）がそれぞれ第３層および第４層を示している。この例では第１層は部品面、第２層は内層接地（ＧＮＤ）面、第３層は内層Ｖｃｃ面、基板裏面の第４層はハンダ面である。なお、必ずしも４層である必要はないが、複数層であることが望ましい。
【００３９】
ＤＣコントローラ回路基板２２から出力される負荷系（レーザ，メインモータ，ファン，ソレノイド等）のドライブ信号は、ＦＦＣコネクタＪ７を介して、それぞれの負荷に供給される。電源回路基板２６の低圧電源から送られてくる２４Ｖのワイヤは、第１層（部品面〉のコネクタＪ１に入る。この電源ラインは、第１の経路として、第１層（部品面）のカセットソレノイドのコネクタ付近に幅広い配線パターン（単にパターンともいう）として伸び、これと平行に第３層面に図７（ａ）のように幅広いパターンで基板の周縁を走り、コネクタＪ２の１番ピンにつながる。この１番ピンは、ワイヤによってインターロックスイッチ３２の一端に接続される。インターロックスイッチ３２を介したもう一端つまり戻りの２４Ｖの電源ラインは、コネクタＪ２の３番ピンにつながる。コネクタＪ２の３番ピンからの２４Ｖ電源ラインは、第２の経路として、図７（ａ）に示した第３層の電源ラインに並行して、第１層（部品面）に幅広いパターンとして走り、その中途の各部において、コネクタＪ３〜Ｊ５の各負荷の電源を供給する。コネクタＪ１からＪ５までのパターン幅は太くする必要がある。なぜなら、これらの負荷はいずれも比較的大電流を消費する負荷であるモータを含み、それぞれをドライブする時、大きな電流（例えば最大で２Ａ弱）の電流が流れるため、それに耐えられるパターン幅が必要になるからである。なお、コネクタＪ２の２番ピンは、不使用である。これにより、コネクタＪ２の１番ピンと３番ピンの絶縁距離を確保している。
【００４０】
その後の２４Ｖ電源の供給は、マルチソレノイドとカセットソレノイド、そしてエンジンコントローラの高圧回路のみになる。マルチソレノイドとカセットソレノイドの２４Ｖ電源供給及びエンジンコントローラの高圧回路へ送り出す２４Ｖパターンは、細いパターンで第１層面（部品面）を走らせてつなげる。この場合、マルチソレノイドとカセットソレノイド、そしてエンジンンコントローラの高圧回路へ送り出す電流は微弱のため幅広いパターンにする必要はない。第１層面（部品面）の２４Ｖ電源ライン以外のスペースは、デジタル回路で使用する。第２層目は通常ＧＮＤになる。この場合、ＧＮＤは、パワーＧＮＤ６１とデジタルＧＮＤ６２の２つを用意する。パワーＧＮＤ６１は、第１層と第３層に２４Ｖの電源パターンがあるため、そのパターンと重なるように作る。それ以外の部分が、デジタルＧＮＤ６２になる。両者間は絶縁されている。
【００４１】
図７（ｂ）に示した第４層目（ハンダ面）については、第１層および第３層にある２４Ｖの電源パターンと重なり合う部分をべたＧＮＤにする。これにより、２４Ｖ電源ラインに対して第４層側のシールドを図っている。
【００４２】
また、インターロック前つまりＪ１からＪ２（１番ピン）までの第３層のパターンと、インターロック後つまりＪ２（３番ピン）からＪ６までの第１層のパターンは、層間で絶縁されている。インターロックの前と後のパターンで絶縁破壊を起こすとインターロックスイッチ３２が切れた時に２４Ｖの電源は絶縁破壊した場所で導通することになり、インターロックの意味をなさない。本実施の形態では、絶縁破壊を起こさないように絶縁距離を確保している。
【００４３】
図８に、イメージプロセッサ回路基板２１の層間の断面図を示す。本実施の形態でのイメージプロセッサ回路基板２１は４層基板厚約１．６ｍｍであり、参考のために基板材質を示している。インターロック前のパターンはＬ３層（上記第３層）であり、インターロック後のパターンはＬ１層である。その間にＧＮＤ層であるＬ２層（上記第２層）がある。参考のために各層の厚さおよび層間の距離を例示する。Ｌ１層（上記第１層）は、０．０１８ｍｍ厚の銅箔に０．０２ｍｍ厚のメッキ層が施されたものである。Ｌ１層とＬ２層の間には０．３ｍｍ厚のプリプレグ層が設けられている。Ｌ２層とＬ３層はそれぞれ、０．０３５ｍｍ厚の銅箔であり、両層を含むコア材の厚さは０．９ｍｍである。Ｌ４層（上記第４層）は、Ｌ１層と同じく、０．０１８ｍｍ厚の銅箔に０．０２ｍｍ厚のメッキ層が施されたものである。Ｌ３層とＬ４層の間には０．３ｍｍ厚のプリプレグ層が設けられている。
【００４４】
Ｌ３層とＬ１層の層間距離は、１．１６５ｍｍである。Ｌ１層とＬ３層の間の耐圧試験を行った結果、３ｋＶの電圧印加でも絶縁破壊は生じなかった。また、Ｌ１−Ｌ２層間及びＬ２−Ｌ３層間について同様の試験を行った結果も同様であった。実際には、低圧電源側で過電圧検知を行っているため、３ｋＶまでの電圧を出力することもあり得ないし、また３ｋＶを出力できないので、この試験結果で十分であるといえる。
【００４５】
以上のように、本実施の形態によれば、イメージプロセッサ回路基板２１を、２４Ｖ電源ラインを供給する中継基板として使用することができた。
【００４６】
次に、本発明の他の実施の形態について説明する。この実施の形態の基本構成は、上記の実施の形態と同様である。
【００４７】
図９に、イメージプロセッサ回路基板２１の第１層における、２４Ｖ電源インターロック後のパターンをコネクタピンに接続する必要がある箇所を示す。図の例では主に４箇所(1)(2)(3)(4)が該当する。この図および他の図における寸法線に付した数値の単位はｍｍである。メインモータ及びレーザユニットヘつながるコネクタＪ３付近（箇所(1)）で２４Ｖのインターロック後のパターンと抵抗のランドとがつながる。そのＶＩＡ（ビア）構成の断面図を図１０に示す。抵抗の一端はインターロック後の２４Ｖ電源と接続し、抵抗の他端は更に他の抵抗につながる。表層のランドとインターロック後のパターンとがつながる。抵抗はリード品のため、リードがＬ４層のハンダ面まで貫通することになる。Ｌ３層にインターロック前のパターンが走っているので、抵抗の穴とＬ３との絶縁を基礎絶縁（１．２ｍｍ）で確保しなければならない。従って、抵抗の穴に対して、１．２ｍｍの距離をとる。結局、インターロック前と後のパターンの距離は１．２ｍｍとなる。基板を上部からみると、Ｌ３層において抵抗の穴を中心に１．２ｍｍの円状空間が形成され、基礎絶縁がなされた事になる。
【００４８】
次に、マルチソレノイドコネクタ部分の箇所(2)のＶＩＡについて説明する。マルチソレノイドコネクタは２ピン構成である。１番ピンは、インターロック後の２４Ｖ電源と接続され、そのランド構成は前述した抵抗のランド構成と同様である。２番ピンはマルチルソレノイドのドライブ信号と接続される。そのランド構成の断面図を図１１に示す。この２番ピン自体は信号ラインであるが、インターロック前のパターンとインターロック後のパターン層を通すため、基礎絶縁を確保する必要があり、インターロック前と後のパターン間の絶縁距離を０．５＋１．１６５＋１．２＝２．８６５ｍｍとして基礎絶縁を確保した。
【００４９】
次に、コネクタＪ６の高圧回路へつながるコネクタランド部分の箇所(3)の断面図を図１２に示す。コネクタＪ６は２ピン構成のものを使用し、１番ピンと２番ピンは同じ電源２４Ｖである。この場合、表層にインターロック前の２４Ｖパターンとインターロック後のパターンが存在しているため注意する必要がある。なぜなら、表層でインターロック前の２４Ｖパターンとインターロック後のパターン間で絶縁破壊が生じた場合、インターロックが切れたとしても、絶縁破壊が生じた場所で導通することになるからである。着目する層が表層のＬ１層ということもあり、ランドとインターロック前のパターンとの絶縁距離として４．３５４７ｍｍの絶縁距離にした。また、インターロック前のＬ３層パターンと穴の中心との距離は１．２ｍｍの基礎絶縁にした。
【００５０】
次に、カセットソレノイドのコネクタの箇所(4)のランド構成を説明する。カセットソレノイドのコネクタは２ピン構成であり、１番ピンがインターロック後の２４Ｖ電源につながり、２番ピンがカセットソレノイドのドライブ信号に接続される。まず、１番ピンのランド断面図を図１３に示す。これも、コネクタＪ６と同様に、ランドとインターロック前のパターンとの絶縁距離として４．３８５ｍｍを確保した。また、１番ピンのランド穴とインターロック前のパターン（Ｌ３）の絶縁距離を２．８９２９ｍｍ確保した。２番ピンのランドについては、図１４に示す。これも、コネクタＪ６と同様、カセットソレノイドコネクタの２番ピンのランドとインターロック前のパターンの絶縁距離を４．３８５ｍｍ確保した。また、Ｌ３層とＬ１層との絶縁距離は３．１２４２９ｍｍ確保した。
【００５１】
インターロック前のパターンとインターロック後のパターンで貫通破壊を起こさないのが前提であり、上記のように２４Ｖ電源パターン付近にあるコネクタランドの構成で耐圧試験を行った。電圧印加を行ったのはＬ１−Ｌ３層間で、３ｋＶまでは絶縁破壊が生じなかった。実際には、低圧電源側で過電圧検知を行っているため、３ｋＶまでの電圧を出力することもあり得ないし、また３ｋＶを出力できないので、この試験結果で十分であるといえる。
【００５２】
以上のように、所定のパターン間において良好な絶縁状態でイメージプロセッサ回路基板２１の２４Ｖ電源パターンとコネクタピンを接続する事ができた。
【００５３】
次に他の実施の形態について説明する。
【００５４】
図１５および図１６に、この実施の形態におけるイメージプロセッサ回路基板２１の２４Ｖ電源パターン周りのＧＮＤガード（ＧＮＤＶＩＡ）構成図を示す。基本構成は第１の実施の形態と同様である。図１５（ａ）（ｂ）はそれぞれ第１層および第２層、図１６（ａ）（ｂ）がそれぞれ第３層および第４層を示している。図１５、図１６に示すように、イメージプロセッサ回路基板２１の各層の外周にグランドガードパターン６５を走らせる。第１層から第４層のグランドガードパターンは互いに重なり合うような位置に形成する。図１５，図１６では明確に現れていないが、このグランドガードに沿って、ＧＮＤＶＩＡを等間隔（例えば数ｍｍから１０ｍｍ程度）に作る。そのＧＮＤＶＩＡの断面図を図１７に示す。ＶＩＡの穴径は０．４ｍｍで、ランド径は０．８ｍｍにする。Ｌ３層のインターロック前のパターンとＶＩＡ穴の距離を０．５ｍｍにする。また、Ｌ１層のインターロック後のパターンとＶＩＡとの距離を０．６０２５〜５．５９９４ｍｍにする。インターロック前と後のパターンの距離は、０．６０２５〜５．５９９４＋１．１６５＋０．５＝２．２６７５〜７．２６４４ｍｍとなる。ランドおよび穴はハンダで埋められ、各層のグランドガード層は互いに導通する。
【００５５】
上記構成で絶縁耐圧試験を行った。絶縁耐圧では、Ｌ１−Ｌ２層に電圧印加をした。その結果、２．５ｋＶで絶縁破壊が生じた。絶縁破壊が生じたところは、インターロック前のパターンとＧＮＤＶＩＡの表層で生じた。なお、低圧電源の仕様で過電圧検知及び過電流検知の手段を設けているため、仮に、インターロック前のパターンとＧＮＤＶＩＡ間でショートした場合、低圧電源の過電流検知が働き、電源が遮断されることになる。
【００５６】
また、図示しないが、駆動系の電源がデジタル回路に近い場合は、駆動系電源とデジタル回路の間に同様のグランドガードを作り、ＧＮＤＶＩＡで分離するとより効果的である。
【００５７】
以上、本発明の好適な実施の形態について説明したが、本発明の技術的範囲の中で種々な変形、変更を行うことが可能である。例えば、複合機を示したが、必ずしも複合機である必要はない。図示した数値はあくまで説明のための例示であり、本発明はそれらの具体的な数値に限定されるものではない。インターロック前のパターンとインターロック後のパターンは多層回路基板の別の層で絶縁する例のみを示したが、グランドガードを施す実施の形態では、両パターンの絶縁距離が確保されれば同層に配置されてもよい。多層回路基板の層内のパターンを上記第１および第２の経路の両方に採用したが、本発明は一方の経路についてのみ採用する場合を排除するものではない。
【図面の簡単な説明】
【００５８】
【図１】本発明が適用される画像形成装置の外観図である。
【図２】図１の画像形成装置における画像データの概略の流れを表すブロック図である。
【図３】図１に示した画像形成装置の本体内部の各種基板ユニットの配置図を示す図である。
【図４】図１に示した画像形成装置の本体内部の各種基板ユニットの配置図を示す図である。
【図５】図１に示した画像形成装置の本体内部の各種基板ユニットの配置図を示す図である。
【図６】図１の画像形成装置におけるイメージプロセッサ回路基板２１の内部層を示す図である。
【図７】図１の画像形成装置におけるイメージプロセッサ回路基板２１の内部層を示す図である。
【図８】図１の画像形成装置におけるイメージプロセッサ回路基板２１の層間の断面図である。
【図９】イメージプロセッサ回路基板２１の２４Ｖ電源インターロック後のパターンをコネクタピンに接続する必要がある箇所を示す図である。
【図１０】図９に示した箇所(1)のＶＩＡ構成の断面図である。
【図１１】図９に示した箇所(2)のＶＩＡ構成の断面図である。
【図１２】図９に示した箇所(3)のＶＩＡ構成の断面図である。
【図１３】図９に示した箇所(4)の１番ピンのＶＩＡ構成の断面図である。
【図１４】図９に示した箇所(4)の２番ピンのＶＩＡ構成の断面図である。
【図１５】本発明の他の実施の形態におけるイメージプロセッサ回路基板２１の内部層を示す図である。
【図１６】本発明の他の実施の形態におけるイメージプロセッサ回路基板２１の内部層を示す図である。
【図１７】本発明の他の実施の形態におけるＧＮＤＶＩＡの断面図である。
【符号の説明】
【００５９】
１…リーダユニットスライドレバー、２…リーダユニット、３…白色シート、４…原稿台ガラス、５…操作パネル、６…用紙カセット、７…排紙トレイ、１０…ＡＤＦユニット、１１…本体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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