(57)【特許請求の範囲】
【請求項１】
正相データ入力がローレベルのときオンになる第１のスイッチ素子と第１の抵抗とを電源と第１の出力端子との間に直列に接続するとともに、第２の抵抗と前記正相データ入力がハイレベルのときオンになる第２のスイッチ素子とを前記第１の出力端子と接地との間に直列に接続した第１の回路と、
逆相データ入力がローレベルのときオンになる第３のスイッチ素子と第３の抵抗とを前記電源と第２の出力端子との間に直列に接続するとともに、第４の抵抗と前記逆相データ入力がハイレベルのときオンになる第４のスイッチ素子とを前記第２の出力端子と前記接地との間に直列に接続した第２の回路と、
前記第１の出力端子と前記第２の出力端子との間に接続された第５の抵抗とを備えるとともに、前記第１乃至第４の抵抗の抵抗値を等しくしたドライバ回路において、
前記第１の出力端子と前記電源との間に、第６の抵抗を介挿接続し、かつ、前記第２の出力端子と前記電源との間に、第７の抵抗を介挿接続するとともに、前記第６の抵抗の抵抗値と前記第７の抵抗の抵抗値とを等しく設定したことを特徴とするドライバ回路。
【請求項２】
正相データ入力がローレベルのときオンになる第１のスイッチ素子と第１の抵抗とを電源と第１の出力端子との間に直列に接続するとともに、第２の抵抗と前記正相データ入力がハイレベルのときオンになる第２のスイッチ素子とを前記第１の出力端子と接地との間に直列に接続した第１の回路と、
逆相データ入力がローレベルのときオンになる第３のスイッチ素子と第３の抵抗とを前記電源と第２の出力端子との間に直列に接続するとともに、第４の抵抗と前記逆相データ入力がハイレベルのときオンになる第４のスイッチ素子とを前記第２の出力端子と前記接地との間に直列に接続した第２の回路と、
前記第１の出力端子と前記第２の出力端子との間に接続された第５の抵抗とを備えるとともに、前記第１乃至第４の抵抗の抵抗値を等しくしたドライバ回路において、
前記第１の出力端子と前記接地との間に、第６の抵抗を介挿接続し、かつ、前記第２の出力端子と前記接地との間に、第７の抵抗を介挿接続するとともに、前記第６の抵抗の抵抗値と前記第７の抵抗の抵抗値とを等しく設定したことを特徴とするドライバ回路。
【請求項３】
前記第１乃至第４のスイッチ素子のオン抵抗値が、前記第１乃至第４の抵抗の抵抗値に対して無視できる程度のものであることを特徴とする請求項１又は２記載のドライバ回路。
【請求項４】
前記ドライバ回路を構成する各素子が同一基板上に同一プロセスによって作成されたものであることを特徴とする請求項１、２又は３記載のドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、送信データを差動信号として伝送線路に出力するためのドライバ回路に関する。
【０００２】
【従来の技術】
例えば基幹通信系等においては、分離して配置された機能ブロック間を伝送線路を介して接続して、相互にデータを伝送することが必要になる場合がある。
このような場合に、送信データを差動信号の形式で伝送線路に出力するためには、伝送線路とのインピーダンスの整合をとるとともに、信号レベルを所定の値に設定するためにドライバ回路が用いられる。
図５は、従来のドライバ回路の構成例を示したものであって、特開２０００−２２５１６号公報に開示されているものである。
この公知例のドライバ回路１００は、図５に示すように、，Ｐ型ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ（以下、ＰＭＯＳと略す）１０１Ａ，１０１Ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳと略す）１０２Ａ，１０２Ｂと、抵抗１０３〜１０７とからなっている。
【０００３】
図５に示されたドライバ回路１００において、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ１０２Ａと、ＰＭＯＳ１０１Ｂ，抵抗１０５，１０６，ＮＭＯＳ１０２Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続されているとともに、抵抗１０３，１０４の中点と、抵抗１０５，１０６の中点間には、抵抗１０７が接続されている。さらに、ＰＭＯＳ１０１ＡとＮＭＯＳ  １０２Ａのゲートは並列に一方の入力端子１０９に接続され、ＰＭＯＳ１０１ＢとＮＭＯＳ１０２Ｂのゲートは並列に他方の入力端子１１０に接続されているとともに、抵抗１０３，１０４の接続点は一方の出力端子１１１に接続され、抵抗１０５，１０６の接続点は他方の出力端子１１２に接続されている。
【０００４】
図５に示されたドライバ回路１００において、ＰＭＯＳ１０１Ａ，抵抗１０３，１０４，ＮＭＯＳ１０２Ａは、第１のプッシュプル回路を形成し、ＰＭＯＳ１０１Ｂ，抵抗１０５，１０６，ＮＭＯＳ１０２Ｂは、第２のプッシュプル回路を形成している。
いま、第１のプッシュプル回路の入力端子１０９に正相データからなる送信データを加え、第２のプッシュプル回路の入力端子１１０に送信データを反転した逆相データを加える。
第１の入力端子１０９に印加される正相データがローレベルであり、第２の入力端子１１０に印加される逆相データがハイレベルであるときは、ＰＭＯＳ１０１ＡとＮＭＯＳ１０２Ｂだけがオンになり、他はすべてオフになる。また、第１の入力端子１０９の正相データがハイレベルであり、第２の入力端子１１０の逆相データがローレベルであるときは、ＰＭＯＳ１０１ＢとＮＭＯＳ１０２Ａだけがオンになり、他はすべてオフになる。
これによって、第１のプッシュプル回路の出力端子１１１には、送信データと逆相の出力信号が発生し、第２のプッシュプル回路の出力端子１１２には、送信データと同相の出力信号が発生して、出力端子１１１，１１２間には、抵抗１０７の仮想的な中点Ｃの電位を基準とする、送信データと同期した差動信号からなる出力信号が発生する。
【０００５】
いま、抵抗１０３〜１０６がすべて等しい抵抗値Ｒa を有し、抵抗１０７が抵抗値２Ｒs を有するものとするものとし、かつ、入力である同相データと逆相データの振幅が十分大きく、各ＰＭＯＳとＮＭＯＳが入力信号に対して常に飽和領域で動作するものとすると、それぞれのトランジスタの動作時の内部抵抗は抵抗Ｒa に対して無視できる程度に小さくなるので、出力端子１１１，１１２における差動出力インピーダンスはハイレベル出力時とローレベル出力時とで等しくなり、出力レベルは、抵抗値Ｒa と抵抗値Ｒs との相対的な大きさの関係によって定まる。
【０００６】
また、ドライバ回路１００の出力端子１１１，１１２には、２線式伝送線路１２０が接続されているとともに、その終端に、それぞれ抵抗値ＲT を有する抵抗１２１，１２２が直列に接続され、抵抗１２１，１２２の中点をコンデンサ１２３によって交流的に接地されているので、伝送線路１２０は、その各線が、送信側ではそれぞれ出力端子１１１，１１２におけるドライバ回路の差動出力インピーダンスが接続され、受信側ではそれぞれ抵抗１２１，１２２が接続されるとともに、高入力インピーダンスの受信回路（不図示）に接続されている。
出力端子１１１，１１２におけるドライバ回路の差動出力インピーダンスは抵抗Ｒa と抵抗Ｒs の並列抵抗によって定まるので、抵抗１０７を調整抵抗として差動出力インピーダンスが伝送線路の特性インピーダンスに等しくなるようにするとともに、抵抗ＲT を伝送線路の特性インピーダンスに等しくすることによって、伝送線路１２０は、送信側と受信側がそれぞれ整合状態に保たれる。
【０００７】
このように、ドライバ回路１００では、２つのプッシュプル回路における負荷抵抗１０３〜１０６をすべて同じ抵抗値としたので、その差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になるとともに、抵抗値Ｒa を抵抗値Ｒs との比を変えることによって、伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができる。
従って、ドライバ回路１００によれば、伝送線路に対する整合状態を保つとともに、伝送線路の出力信号レベルを低くすることによって外部（特に他の伝送線路）に対する誘導妨害を防止することができるので、機能ブロック間に多数の伝送線路を設けるような場合に安定な動作をさせることができるようになる。
【０００８】
【発明が解決しようとする課題】
図５に示された従来のドライバ回路では、電源と接地間に接続された２つのプッシュプル回路において、電源側のＰＭＯＳと接地側のＮＭＯＳの間に等しい値の２個の抵抗を接続し、両抵抗の中点間に抵抗を接続してその両端を伝送線路を接続するとともに、２つのプッシュプル回路のＰＭＯＳとＮＭＯＳのゲートを並列にして、それぞれ正相データと逆相データを入力するようにしたので、差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になるとともに、ドライブ回路の出力インピーダンスを伝送線路に整合させながら、その出力振幅を所定値に設定することができる。
【０００９】
しかしながら、図５に示された従来のドライバ回路では、出力端子に接続された抵抗１０７の仮想的な中点Ｃにおける電圧、すなわち出力信号のオフセットレベルは、常に、電源電圧と接地電位の中間のレベルに固定されていて、任意の値に設定することはできない。
これに対して一般的にドライバ回路では、伝送線路の受端に設けられた受信回路の動作条件によっては、伝送線路を介して伝送される信号のオフセットレベルを、電源電圧の１／２とは異なる値にしたい場合があるが、図５に示された従来のドライバ回路では、このような制御を行うことができないという問題があった。
【００１０】
この発明は、上述の事情に鑑みてなされたものであって、送信データを差動信号の形式で伝送線路に出力するためのドライバ回路であって、その出力インピーダンスと伝送線路の特性インピーダンスとの整合をとりながら、出力レベルを所定の値に設定することができるとともに、さらに、伝送線路を介して送出される出力信号のオフセットレベルを任意の値に設定することが可能な、新規なドライバ回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、正相データ入力がローレベルのときオンになる第１のスイッチ素子と第１の抵抗とを電源と第１の出力端子との間に直列に接続するとともに、第２の抵抗と前記正相データ入力がハイレベルのときオンになる第２のスイッチ素子とを前記第１の出力端子と接地との間に直列に接続した第１の回路と、
逆相データ入力がローレベルのときオンになる第３のスイッチ素子と第３の抵抗とを前記電源と第２の出力端子との間に直列に接続するとともに、第４の抵抗と前記逆相データ入力がハイレベルのときオンになる第４のスイッチ素子とを前記第２の出力端子と前記接地との間に直列に接続した第２の回路と、
前記第１の出力端子と前記第２の出力端子との間に接続された第５の抵抗とを備えるとともに、前記第１乃至第４の抵抗の抵抗値を等しくしたドライバ回路に係り、
前記第１の出力端子と前記電源との間に、第６の抵抗を介挿接続し、かつ、前記第２の出力端子と前記電源との間に、第７の抵抗を介挿接続するとともに、前記第６の抵抗の抵抗値と第７の抵抗の抵抗値とを等しく設定したことを特徴としている。
【００１３】
また、請求項２記載の発明は、正相データ入力がローレベルのときオンになる第１のスイッチ素子と第１の抵抗とを電源と第１の出力端子との間に直列に接続するとともに、第２の抵抗と前記正相データ入力がハイレベルのときオンになる第２のスイッチ素子とを前記第１の出力端子と接地との間に直列に接続した第１の回路と、
逆相データ入力がローレベルのときオンになる第３のスイッチ素子と第３の抵抗とを前記電源と第２の出力端子との間に直列に接続するとともに、第４の抵抗と前記逆相データ入力がハイレベルのときオンになる第４のスイッチ素子とを前記第２の出力端子と前記接地との間に直列に接続した第２の回路と、
前記第１の出力端子と前記第２の出力端子との間に接続された第５の抵抗とを備えるとともに、前記第１乃至第４の抵抗の抵抗値を等しくしたドライバ回路に係り、
前記第１の出力端子と前記接地との間に、第６の抵抗を介挿接続し、かつ、前記第２の出力端子と前記接地との間に、第７の抵抗を介挿接続するとともに、前記第６の抵抗の抵抗値と第７の抵抗の抵抗値とを等しく設定したことを特徴としている。
【００１５】
また、請求項３記載の発明は、請求項１又は２記載のドライバ回路に係り、上記第１乃至第４のスイッチ素子のオン抵抗値が、上記第１乃至第４の抵抗の抵抗値に対して無視できる程度のものであることを特徴としている。
【００１６】
また、請求項４記載の発明は、請求項１、２又は３記載のドライバ回路路に係り、上記ドライバ回路を構成する各素子が同一基板上に同一プロセスによって作成されたものであることを特徴としている。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるドライバ回路の構成を示す図、図２は、この例のドライバ回路におけるオフセットレベル計算のための等価回路を示す図である。
この例のドライバ回路は、図１に示すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂと、抵抗３〜９とからなっている。
【００１８】
図１に示されたドライバ回路１００Ａにおいて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、ＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続されているとともに、抵抗３，４の中点と、抵抗５，６の中点間には、抵抗７が接続されている。さらに、ＰＭＯＳ１ＡとＮＭＯＳ２Ａのゲートは並列に一方の入力端子１１に接続され、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方の入力端子１２に接続されているとともに、抵抗３，４の接続点は一方の出力端子１３に接続され、抵抗５，６の接続点は他方の出力端子１４に接続されている。また、第１の出力端子１３は抵抗８を介して電源ＶDDに接続され、第２の出力端子１４は抵抗９を介して電源ＶDDに接続されている。
【００１９】
以下、図１を参照して、この例のドライバ回路の動作を説明する。
図１に示されたドライバ回路１００Ａにおいて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａは、第１のプッシュプル回路を形成し、ＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂは、第２のプッシュプル回路を形成している。
いま、第１のプッシュプル回路の入力端子１１に正相データからなる送信データを加え、第２のプッシュプル回路の入力端子１２に送信データを反転した逆相データを加える。
第１の入力端子１１に印加される正相データがローレベルであり、第２の入力端子１２に印加される逆相データがハイレベルであるときは、ＰＭＯＳ１ＡとＮＭＯＳ２Ｂだけがオンになり、他はすべてオフになる。また、第１の入力端子１１の正相データがハイレベルであり、第２の入力端子１２の逆相データがローレベルであるときは、ＰＭＯＳ１ＢとＮＭＯＳ２Ａだけがオンになり、他はすべてオフになる。
これによって、第１のプッシュプル回路の出力端子１３には送信データと逆相の出力信号が発生し、第２のプッシュプル回路の出力端子１４には、送信データと同相の出力信号が発生して、出力端子１３，１４間には、抵抗７の仮想的な中点Ｃの電位を基準とする、送信データと同期した差動信号からなる出力信号が発生する。
【００２０】
いま、抵抗３〜６がすべて等しい抵抗値ＲA を有し、抵抗７が抵抗値２ＲS を有するものとするものとし、かつ、入力である同相データと逆相データの振幅が十分大きく、各ＰＭＯＳとＮＭＯＳが入力信号に対して常に飽和領域で動作するものとすると、それぞれのトランジスタの動作時の内部抵抗は抵抗ＲA に対して無視できる程度に小さいので、出力端子１３，１４における差動出力インピーダンスはハイレベル出力時とローレベル出力時とで等しくなるとともに、その出力レベルは、抵抗値ＲA と、抵抗値ＲS との相対的な大ききの関係によってほぼ定まる。
【００２１】
ドライバ回路１００Ａの出力端子１３，１４には、例えばツイストペア線のような２線式伝送線路１２０が接続されているとともに、その出力側に、それぞれ抵抗値ＲT を有する抵抗１２１，１２２が直列に接続され、抵抗１２１，１２２の中点をコンデンサ１２３によって交流的に接地されているので、伝送線路１２０は、その各線が、送信側ではそれぞれ出力端子１３，１４における、ドライバ回路の差動出力インピーダンスが接続され、受信側ではそれぞれ抵抗１２１，１２２が接続されるとともに、高入力インピーダンスの受信回路（不図示）に接続されている。
【００２２】
出力端子１３，１４におけるドライバ回路の差動出力インピーダンスは、抵抗８，９の抵抗値をＲB としたとき、抵抗ＲA ，ＲB ，ＲS の並列抵抗によって定まるので、抵抗７を調整抵抗として差動出力インピーダンスが伝送線路の特性インピーダンスに等しくなるようにするとともに、抵抗ＲT を伝送線路の特性インピーダンスに等しくすることによって、伝送線路１２０は、送信側と受信側がそれぞれ整合状態に保たれる。
【００２３】
さらに、この例のドライバ回路１００Ａでは、さらに、第１の出力端子１３に抵抗８を介して電源電圧ＶDDを供給し、第２の出力端子１４に抵抗９を介して電源電圧ＶDDを供給しているので、出力端子１３，１４に接続された抵抗７の仮想的な中点Ｃにおける電圧、すなわち出力信号のオフセットレベルは、電源電圧ＶDDに対してプルアップされ、電源電圧ＶDDの１／２より高い値に設定することができるようになる。
【００２４】
この場合におけるオフセットレベルＶOSは、出力端子１３の電圧をＶOH、出力端子１４の電圧をＶOLとし、出力端子１３，１４間の電圧をＶODとしたとき、図２に示す等価回路を用いて、次のようにして求められる。
【００２５】
【数１】
0004721578.tif 000002
【００２６】
このように、ドライバ回路１００Ａでは、２つのプッシュプル回路における負荷抵抗３〜６をすべて同じ抵抗値としたので、その差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値となるとともに、抵抗値ＲA と抵抗値ＲS との比を変えることによって、伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができるので、伝送線路における出力信号レベルを低くすることによって外部（特に他の伝送線路）に対する誘導妨害を防止することができ、従って、機能ブロック間に多数の伝送線路を設けるような場合に安定な動作をさせることができるようになるとともに、両出力端子の電位を抵抗を介して電源電圧にプルアップしたので、出力信号のオフセットレベルを電源電圧の１／２より高い値に設定することができるようになり、伝送線路の受端に接続されている受信回路の動作条件に合わせた出力信号を発生することが可能になる。
【００２７】
図１に示された第１実施例のドライブ回路では、出力信号のオフセットレベルを電源電圧の１／２より高い値に設定することができ、これによって、伝送線路の受端に接続されている受信回路の動作条件に合わせた出力信号を発生することが可能である。しかしながら、受信回路の動作条件が、電源電圧の１／２より低いオフセットレベルを要求するものである場合には、対応することができない。
そこで、次に、出力信号のオフセットレベルを電源電圧の１／２より低い値に設定することが可能な、ドライバ回路の実施例について説明する。
【００２８】
◇第２実施例
図３は、この発明の第２実施例であるドライバ回路の構成を示す図である。
この例のドライバ回路は、図３に示すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂと、抵抗１〜７，８Ａ，９Ａとからなっている。
【００２９】
図３に示されたドライバ回路１００Ｂにおいて、第１のプッシュプル回路を構成するＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、第２のプッシュプル回路を構成するＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続されているとともに、抵抗３，４の中点と、抵抗５，６の中点間には、抵抗７が接続されている。さらに、ＰＭＯＳ１ＡとＮＭＯＳ２Ａのゲートは並列に一方の入力端子１１に接続され、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方の入力端子１２に接続されているとともに、抵抗３，４の接続点は一方の出力端子１３に接続され、抵抗５，６の接続点は他方の出力端子１４に接続されている。また、第１の出力端子１３は抵抗８Ａを介して接地ＧＮＤに接続され、第２の出力端子１４は抵抗９Ａを介して接地ＧＮＤに接続されている。
【００３０】
以下、図３を参照して、この例のドライバ回路の動作を説明する。
図３に示されたドライバ回路１００Ｂでは、２つのプッシュプル回路における負荷抵抗３〜６をすべて同じ抵抗値ＲA としたので、出力端子１３，１４における差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値となるようにすることができるとともに、抵抗７の抵抗値を２ＲS としたとき、抵抗値ＲA と抵抗値ＲS との比を変えることによって、伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができることは、図１に示された第１実施例の場合と同様である。
なお、この例のドライバ回路の差動出力インピーダンスは、抵抗８Ａ，９Ａの抵抗値をＲC としたとき、抵抗ＲA ，ＲC ，ＲS の並列抵抗によって定まり、抵抗７を調整抵抗として差動出力インピーダンスを伝送線路１２０の特性インピーダンスに等しくできることも、第１実施例の場合と同様である。
【００３１】
一方、ドライバ回路１００Ｂにおいては、さらに、第１の出力端子１３を抵抗８Ａを介して接地ＧＮＤに接続し、第２の出力端子１４を抵抗９Ａを介して接地ＧＮＤに接続しているので、出力端子１３，１４に接続された抵抗７の仮想的な中点Ｃにおける電圧、すなわち出力信号のオフセットレベルは、接地電位ＧＮＤに対してプルダウンされ、電源電圧ＶDDの１／２より低い値に設定することができるようになる。
【００３２】
このように、この例のドライバ回路によれば、出力端子における差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になり、さらに、２線式伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができるので、伝送線路の出力信号レベルを低くすることによって外部（特に他の伝送線路）に対する誘導妨害を防止することができるので、機能ブロック間に多数の伝送線路を設けるような場合に安定な動作をさせることができるようになるとともに、両出力端子の電位を接地電位にプルダウンしたので、出力信号のオフセットレベルを電源電圧の１／２より低い値に設定することができるようになり、伝送線路の受端に接続されている受信回路の動作条件に合わせた出力信号を発生することが可能になる。
【００３３】
図１に示された第１実施例及び図３に示された第２実施例によれば、２線式伝送線路の場合に、出力インピーダンスと伝送線路との整合をとりながら、出力レベルを所定の値に設定することができるとともに、さらに、伝送線路を介して送出される出力信号のオフセットレベルを任意の値に設定することができるが、さらに本発明のドライバ回路は、伝送線路が同軸線対からなる場合にも適応することができる。
次に、伝送線路が同軸線対からなる場合に、これに適合して同様な動作を行うことが可能な、ドライバ回路の実施例について説明する。
【００３４】
◇第３実施例
図４は、この発明の第３実施例であるドライバ回路の構成を示す図である。
この例のドライバ回路は、図４に示すように、ＰＭＯＳ１Ａ，１Ｂと、ＮＭＯＳ２Ａ，２Ｂと、抵抗３〜６，７Ａ，８，９とからなっている。
【００３５】
図４に示されたドライバ回路１００Ｃにおいて、ＰＭＯＳ１Ａ，抵抗３，４，ＮＭＯＳ２Ａと、ＰＭＯＳ１Ｂ，抵抗５，６，ＮＭＯＳ２Ｂとは、それぞれ直列に電源ＶDDと接地ＧＮＤ間に接続されているとともに、抵抗３，４の中点と、抵抗５，６の中点間には、抵抗７Ａが接続されている。さらに、ＰＭＯＳ１ＡとＮＭＯＳ２Ａのゲートは並列に一方の入力端子１１に接続され、ＰＭＯＳ１ＢとＮＭＯＳ２Ｂのゲートは並列に他方の入力端子１２に接続されているとともに、抵抗３，４の接続点は一方の出力端子１３に接続され、抵抗５，６の接続点は他方の出力端子１４に接続されている。また、第１の出力端子１３は抵抗８を介して電源ＶDDに接続され、第２の出力端子１４は抵抗９を介して電源ＶDDに接続されている。
【００３６】
以下、図４を参照して、この例のドライバ回路の動作を説明する。
この例のドライバ回路１００Ｃにおける、同相データと逆相データとからなる入力信号によって、差動信号からなる出力信号を発生することができ、その際、出力信号のオフセットレベルを任意に設定できる点は、図１に示された第１実施例の場合と同様である。
図４に示されたドライバ回路１００Ｃでは、その出力端子１３，１４に、同軸線対からなる伝送線路１３０が接続されているとともに、その出力側に、それぞれ等しい抵抗値ＲTcを有する抵抗１２１Ａ，１２２Ａが直列に接続され、抵抗１２１Ａ，１２２Ａの中点をコンデンサ１２３によって交流的に接地されている。伝送線路１３０は、その各線が、送信側ではそれぞれ出力端子１３，１４におけるドライバ回路の差動出力インピーダンスが接続され、受信側ではそれぞれ抵抗１２１Ａ，１２２Ａが接続されているとともに、高入力インピーダンスの受信回路（不図示）に接続されている。
【００３７】
出力端子１３，１４におけるドライバ回路の差動出力インピーダンスは、抵抗３，４，５，６の抵抗値をそれぞれＲA 、抵抗７Ａの抵抗値を２ＲSc、抵抗８，９の抵抗値をＲB としたとき、抵抗ＲA ，ＲB ，ＲScの並列抵抗によって定まるので、抵抗７Ａを調整抵抗として差動出力インピーダンスが伝送線路の特性インピーダンスに等しくなるようにするとともに、抵抗ＲTcを伝送線路の特性インピーダンスに等しくすることによって、伝送線路１３０は、送信側と受信側がそれぞれ整合状態に保たれる。
【００３８】
このように、この例のドライバ回路によれば、出力端子における差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になり、さらに、同軸線対からなる伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができるとともに、出力信号のオフセットレベルを電源電圧の１／２と異なる値に設定することができるので、伝送線路の受端に接続されている受信回路の回路条件に合わせた出力信号を発生することが可能になる。この例の場合は、伝送線路に同軸線対を用いたので、外部（特に他の伝送線路）に対する誘導妨害をより低減することができる。
【００３９】
第１実施例ないし第３実施例のドライバ回路は、その形態が特に限定されず、例えば、回路素子が複数の基板上に分散して配置されている場合や、ドライバ回路を構成する複数の抵抗がディスクリート部品であってトランジスタ等の半導体素子とは異なる形態で構成されていてもよいが、このような場合は、製造プロセスにおいて生じるばらつき等によって、各部品の定数値に異なる比率で誤差が発生することがあるので、ドライバ回路の動作状態に変動が生じて、製品ごとにオフセットレベルが変化する恐れがある。
これに対して、以下においては、製造プロセスにばらつきがあった場合でも、その動作状態に変動が生じることがなく、従ってオフセットレベルが変化する恐れがない、ドライバ回路の実施例について説明する。
【００４０】
◇第４実施例
この例のドライバ回路の回路構成は、図１，図３，図４に示された第１実施例〜第３実施例の場合と同等であるが、入力端子１１，１２と出力端子１３，１４間における、ドライバ回路を構成する各ＭＯＳトランジスタと抵抗とを、すべて同一の基板上に同一の製造プロセスによって作成したものである点が異なっている。
従って、製造プロセスにばらつきがあった場合でも、各抵抗の抵抗値に生じる影響が同一比率で発生するため、その動作状態には変化がなく、オフセットレベルが変化する恐れがない。
【００４１】
すなわち、例えば図２に示された等価回路において、製造ばらつきに基づいて各回路素子に、Ｒ１＝ｋ1 ＲA ，Ｒ１' ＝ｋ1'ＲA ，Ｒ２＝ｋ2 ＲB ，Ｒ２' ＝ｋ2'ＲB となる変化が生じた場合でも、各素子が同一基板上に配置されていて同一プロセスによって製造されるので、相対的にばらつきは同一であり、従って、ｋ1 ＝ｋ1'＝ｋ2 ＝ｋ2'＝ｋとなる。この場合、（４）式に示されたオフセットレベルＶOSは、
【００４２】
【数２】
0004721578.tif 000003
【００４３】
となる。
（5)式に示されるように、オフセットレベルＶOSは、抵抗ＲA とＲB の大きさの比に依存している。従って、製造ばらつきがあったために、各素子の抵抗値にばらつきが生じた場合でも、各素子が同一基板上にあれば、各抵抗素子間の抵抗値の相対的な変化は一定になるので、オフセットレベルＶOSは一定に保たれる。
【００４４】
このように、この例のドライバ回路によれば、出力端子における差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になり、さらに、伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができるとともに、出力信号のオフセットレベルを電源電圧の１／２と異なる値に設定することができるだけでなく、製造ばらつきがあった場合でも、オフセットレベルを一定に保つことができる。
【００４５】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、ドライバ回路におけるスイッチング素子を構成するトランジスタとして、各プッシュプル回路ごとにＰＭＯＳとＮＭＯＳとを用いる代わりに、同一種類のトランジスタを使用し、異なるプッシュプル回路の電源側のトランジスタと接地側のトランジスタのゲートをそれぞれ並列にして、それぞれ正相データと逆相データとを入力するように構成してもよい。また、図４に示された第３実施例におけるプルアップ抵抗８，９に代えて、第２実施例の場合と同様な、プルダウン抵抗８Ａ，９Ａを用いることによって、オフセットレベルを電源電圧ＶDDの１／２より低い値に設定することも可能である。また、第４実施例において、同一プロセスによって作成されるドライバ回路は、同一基板上に作成されるものに限らず、製造ばらつきが同一であって、かつ使用環境条件が同一であれば、異なる基板上に作成されるものであってもよい。
【００４６】
【発明の効果】
以上説明したように、この発明のドライバ回路によれば、出力端子における差動出力がハイレベルのときとローレベルのときとで、出力インピーダンスが同等の値になり、伝送線路に対して整合状態を保つように出力インピーダンスの値を維持したまま、伝送線路に対する出力振幅を任意に設定することができるとともに、出力信号のオフセットレベルを電源電圧の１／２と異なる値に設定することができる。さらに、製造ばらつきがあった場合でも、オフセットレベルを一定に保つことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるドライバ回路の構成を示す図である。
【図２】本実施例のドライバ回路におけるオフセットレベル計算のための等価回路を示す図である。
【図３】本発明の第２実施例であるドライバ回路の構成を示す図である。
【図４】本発明の第３実施例であるドライバ回路の構成を示す図である。
【図５】従来のドライバ回路の構成例を示す図である。
【符号の説明】
１Ａ，２Ａ      Ｐ型ＭＯＳトランジスタ（スイッチ素子）
１Ｂ，２Ｂ      Ｎ型ＭＯＳトランジスタ（スイッチ素子）
３〜６          抵抗（第１〜第４の抵抗）
７，７Ａ        調整抵抗（第５の抵抗）
８，９        プルアップ抵抗（第６，第７の抵抗）
８Ａ，９Ａ    プルダウン抵抗（第６，第７の抵抗）
【図１】
0004721578.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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