(57)【特許請求の範囲】
【請求項１】
入力データを表示用に記憶した画面表示用記憶メモリからの画素データを遅延させる遅延素子群と、
上記遅延素子群出力のうちからの所定出力と、上記画面表示用記憶メモリ出力とを選んで平均化する補間回路と、
上記画面表示用記憶メモリ出力または上記遅延素子群出力の１つと、上記補間回路出力とを切り替えて表示データとして出力する切り替え回路とを備えて、
節電指示の場合には、所定の読み出し停止期間を設けて上記画面表示用記憶メモリからの読み出しを停止し、かつ上記読み出し停止期間中は上記遅延素子群出力の１つまたは切り替え回路出力を選択して表示出力とするようにしたことを特徴とする節電表示装置。
【請求項２】
遅延素子群の遅延素子の数を１つとし、切り替え回路は上記１つにした遅延素子出力と画面表示用記憶メモリ出力とを選択して表示出力とするようにしたことを特徴とする請求項１記載の節電表示装置。
【請求項３】
遅延素子は記憶型遅延素子とし、直後のデータが同じであれば該記憶型遅延素子のクロックを止めるようにしたことを特徴とする請求項１記載の節電表示装置。
【請求項４】
入力データを分けて基本データと付加データとに分け、対応して画面表示用記憶メモリとして上記基本データ用の基本表示用記憶メモリと、上記付加データ用の付加表示用記憶メモリとを設けて、
通常状態では上記基本表示用記憶メモリ出力と、上記付加表示用記憶メモリ出力とを加算して表示出力とし、
節電指示状態では、上記付加表示用記憶メモリからの読み出しを中止して、上記基本表示用記憶メモリ出力を表示出力するようにしたことを特徴とする節電表示装置。
【請求項５】
入力データを上位ビットと下位ビットに２分し、基本表示用メモリは上記上位ビット、付加表示用記憶メモリは上記下位ビットを記憶し、
節電指示状態では、下位ビットは代替データを出力するようにしたことを特徴とする請求項４記載の節電表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばコンピュータ等の画像を液晶など画素構造を持つ表示素子に映出する表示装置の消費電力低減に関するものである。
【０００２】
【従来の技術】
第１の従来の表示装置として特開平１０−２４０１９１号公報で開示された構成を図７に示す。
図において、１０１はビデオメモリであって、表示部１０８内の各画素の表示データを格納するＶＲＡＭ１・１０２と、表示部１０８内の画素で新しく更新された場合に、更新があることを知らせる更新データを格納するＶＲＡＭ２・１０３よりなる。なおこの画素の表示の更新は図示されていないＣＰＵ等からなされる。ＶＲＡＭ２・１０３は、いわゆるデータ更新記録手段である。ＶＲＡＭ１・１０２、ＶＲＡＭ２・１０３のアドレス番地Ｍは、表示部１０８の総画素数をＮとするときにＭ＞Ｎである。番地あたりのビット数はＶＲＡＭ１・１０２が６ビット（表示部で６４階調の表示ができることになる）として、対応する番地のＶＲＡＭ２・１０３のビット数は１である。
ビデオメモリ１０１への表示データ書き込みが書き込みアドレス（Ｗアドレス）で指定されたＶＲＡＭ１・１０２の番地に行われる。同時に、同じＷアドレス番地で指定されるＶＲＡＭ２・１０３の番地のビットに「１」が書き込まれる。
【０００３】
ＶＲＡＭ１・１０２、ＶＲＡＭ２・１０３からのデータ読みだしは、読みだしアドレス（Ｒアドレス）カウンタ１１４の指示により行われる。ある読みだし番地に対応したＶＲＡＭ２・１０３のビットが「１」の場合に、この番地でのＶＲＡＭ１・１０２から読み出される表示データは、新しく更新されたものであることを示しているので、ＡＮＤゲート１１０を介してＲアドレスカウンタの内容が、列アドレスデコーダ１０５と行アドレスデコーダ１０６へバスを介してアドレス信号１１２として出力される。この場合ＲアドレスカウンタとＡＮＤゲート１１０がいわゆる表示部アドレス制御手段である。Ｒアドレスカウンタ１１４のクロック信号はＲＣＬである。
【０００４】
ＶＲＡＭ１・１０２から読み出された表示データ（デジタル値）はＡ／Ｄ変換器１０４でアナログ値への表示データへ変換される。
１０５と１０６は列と行のアドレスデコーダである。１０５と１０６とが表示部アドレスレコーダ（回路）である。例えばＲアドレスカウンタの上位アドレス情報は列アドレスデコーダ１０５へ、下位アドレス情報は行アドレスデコーダ１０６へ入力される。列アドレスデコーダでデコードされた上位アドレス値に基づきＲｍはアクティブとなり、トランジスタ１０７をオンさせ、そのときの表示データＶＩＤを列側駆動端子Ｘｍへ出力する。一方、下位アドレス情報は行アドレスデコーダ１０６でデコードされ行側駆動端子Ｙｎへ出力される。そして、Ｘｍ、Ｙｎで指定される画素１０９に更新された表示データが書き込まれる。
【０００５】
次に図８のタイムチャートにより図７の動作について補足する。Ｒアドレスカウンタ１１４のクロック信号ＲＣＬは図のように連続信号であるが、ある周期（例えばカウンタ値が飽和したときとか）毎に信号ＲＥＳを発生する。信号ＲＥＳの周期が従来技術での表示部の表示データ更新周期に対応する。ＲＥＳはＶＲＡＭ２・１０３の全番地のリセット（「０」の書き込み）を行う。したがってＶＲＡＭ２・１０３にＷアドレスで指定されるＶＲＡＭ１・１０２のある番地が更新される際に、対応するＶＲＡＭ２・１０３の番地に「１」が書き込まれるが、Ｒアドレス１１１で一回読み出されると、ＲＥＳによって再び「０」となる。Ｒアドレスカウンタ１１４からのＲアドレス１１１はＲＣＬによって再び「０」となる。Ｒアドレスカウンタ１１４からのＲアドレス１１１はＲＣＬによって順次変化する。Ｒアドレスによって表示データがＶＲＡＭ１・１０２から、更新データ１１３がＶＲＡＭ２・１０３から読み出される。その際読み出された更新データが「１」の時にはＡＮＤゲート１１０を介してＲアドレスデータが表示部１０８の画素アドレス信号１１２として出力される。したがって更新される表示画素は全体の内の一部だけということになる。情報機器においては、固定の表示モードが多いし、例えばワード・プロセッサー等のアプリケーション・ソフトの動作時でも表示画面上で表示が更新されているのは、入力しようとする文字の部分だけであり、この例での表示装置とその駆動方法によれば消費電力が大幅に削減できることがわかる。
【０００６】
また、表示素子が液晶の場合、ある画素のデータに対し更新なしが表示画像の何枚分も連続する場合、この画素へのデータ書き込みが長時間途絶える。この場合この画素へ蓄積した電荷はしだいに放電し、その結果表示画像はどんどん劣化してゆく。これを改良した第２の従来例として、図９に示す構成によれば、表示劣化を防ぐことができる。
図９は図７に回路１００１を付け加えたものとなっており、図７と共通の符号を持つ構成要素の機能は基本的に図７と共通である。図１０は図９に対応するタイムチャートである。
【０００７】
１００１はＲＥＳ信号パルスを６０個計数するカウンタである。６０個計数すると（たとえば１００１のコード５９から０になった時に）１ＲＥＳ周期分の幅でパルス１００２を出力する１００２はＡＮＤゲート１１０に入力されており、この１００２＝「１」の期間で表示部１０８の表示データは全画素について更新されることになる。
ＲＥＳ周期を１／６０秒とすれば、１００２の周期は即ち表示部１０８の全画素が更新される周期は１秒となる。これは、表示素子が液晶の場合、表示データ蓄積手段としての容量に蓄えられた電荷（表示データ）の放電経路、液晶あるいはトランジスタのゲート端子などのインピーダンスが極めて高いことを考慮すれば、十分な全画素更新周期と言える。この方法によれば、ユーザが表示劣化に気づくことはない。または、こうした短期間内では、表示は劣化しない。
【０００８】
【発明が解決しようとする課題】
さて、上記の従来例では、確かにＶＲＡＭ１・１０２からの読みだしアクセスは、たいていの場合大幅に削減され、消費電力削減できるが、表示素子が液晶等の場合、更新されていない画素には、書き込みがなされず、時間の経過と共に液晶の容量に充電されたデータに応じた電荷は放電し、表示劣化を招くという課題がある。
この点に関し、第２の従来例では、通常１／６０秒ごとにデータ更新を行い、更新されない画素に対しても１秒程度の周期でデータを更新する回路を付加しており、表示劣化はなくなるが、回路が複雑、大規模となるという課題がある。
【０００９】
この発明は以上の課題を解決するためになされたもので、メモリへのアクセスを減らし、かつ余分な回路を必要とせずに表示劣化を防ぎ、かつ消費電力を削減する。
【００１０】
【課題を解決するための手段】
この発明に係る節電表示装置は、入力データを所定ビット遅らせる第１の遅延素子と、この第１の遅延素子による遅延したデータと入力データを比較する比較素子と、この比較素子による比較結果を記憶するフラグメモリと、入力データを記憶した画面表示用記憶メモリからの画素データを遅延させる第２の遅延素子と、画面表示用記憶メモリからの表示データと、第２の遅延素子出力からの表示データとを切り替え出力する切り替え回路とを備えて、
フラグメモリからの出力が比較一致を示す場合は、画面表示用記憶メモリからの読み出しを停止し、かつ切り替え回路は第２の遅延素子出力を選択して表示出力とするようにした。
【００１１】
または、入力データを表示用に記憶した画面表示用記憶メモリからの画素データを遅延させる遅延素子群と、これら遅延素子群出力のうちからの所定出力と画面表示用記憶メモリ出力とからのどれかを選んで平均化する補間回路と、画面表示用メモリ出力または遅延素子群出力の１つと、補間回路出力とを切り替えて表示データとして出力する切り替え回路とを備えて、
節電指示の場合には、所定の読み出し停止期間を設けて画面表示用記憶メモリからの読み出しを停止し、かつ読み出し停止期間中は上記遅延素子群出力の１つまたは切り替え回路出力を選択して表示出力とするようにした。
【００１２】
また更に、遅延素子群の遅延素子の数を１つとし、切り替え回路は１つにした遅延素子出力と画面表示用記憶メモリ出力とを選択して表示出力とするようにした。
【００１３】
また更に、遅延素子は記憶型遅延素子とし、直後のデータが同じであればこの記憶型遅延素子のクロックを止めるようにした。
【００１４】
または、入力データを分けて基本データと付加データとに分け、対応して画面表示用記憶メモリとして基本データ用の基本表示用記憶メモリと、付加データ用の付加表示用記憶メモリとを設けて、
通常状態では基本表示用記憶メモリ出力と付加表示用記憶メモリ出力とを加算して表示出力とし、節電指示状態では付加表示用記憶メモリからの読み出しを中止して基本表示用記憶メモリ出力を表示出力するようにした。
【００１５】
また更に、入力データを上位ビットと下位ビットに２分し、基本表示用メモリは上記上位ビット、付加表示用記憶メモリは上記下位ビットを記憶し、
節電指示状態では、下位ビットは代替データを出力するようにした。
【００１６】
【発明の実施の形態】
実施の形態１．
以下、本発明にかかわる、表示品質は維持し、かつ消費電力を低減した節電表示装置を図面に基づいて具体的に説明する。
図１は実施の形態１における節電表示装置の構成図である。図において、２０１は１画素分に相当する時間（１クロック分）画像データを遅延する遅延回路１、２０２は入力の画像データ値と遅延回路１・２０１の出力値を比較し、一致していたら「１」を、不一致なら「０」を出力する比較器、２０３は比較器２０２の出力を１画面分記憶する一致フラグメモリ、２０４はビデオメモリ（以下ＶＲＡＭ）からの読みだしを制御するＶＲＡＭ読みだし制御回路、２０５はＶＲＡＭ、２０６はＶＲＡＭからの読みだし画像データを１画素分に相当する時間（１クロック分）データを遅延する遅延回路２、２０７はＶＲＡＭ２０５の読みだし出力か、遅延回路２・２０６の出力かを選択出力する出力データ切り替え回路、２０８は液晶パネルを駆動するための信号処理を行う液晶信号処理回路である。２０９は液晶パネルである。
【００１７】
次に動作を説明する。図示はしていない外部機器から入力される画像データと、入力クロック信号（以下Ｗ−ＣＬＫという）が遅延回路１・２０１に供給される。遅延回路１・２０１は１段のシフトレジスタを構成し、１クロック周期の時間、入力画像データを遅延する。比較器２０２にも入力画像データは供給され、遅延回路１・２０１の出力と比較を行う。もしデータ値が一致していれば「１」を出力する。不一致なら「０」を出力する。つまり、１画素前のデータとの比較を行うわけであり、一致すなわち同一の時は、画像データは同一データが連続している。比較器２０２の出力は一致フラグメモリ２０３に供給され記憶される。
この様子を図２（ａ）＜書き込み＞に示す。
【００１８】
入力画像データはＶＲＡＭ２０５にも供給され、ＶＲＡＭ２０５ではＷ−ＣＬＫをもとに内部で書き込みアドレスを発生し、入力画像データを記憶する。ＶＲＡＭ２０５からの読みだしは読みだしクロック（以下Ｒ−ＣＬＫという）をもとに内部で読みだしアドレスを発生し、データ読み出しが行われる。
【００１９】
一致フラグメモリ２０３からの読みだしもＲ−ＣＬＫにより読み出され、出力はＶＲＡＭ読みだし制御回路２０４、遅延回路２・２０６、および出カデータ切リ替え回路２０７に供給される。
ＶＲＡＭ読みだし制御回路２０４では一致フラグメモリからの入力が「０」の時は通常動作としてＶＲＡＭ２０５からの読みだしを行い、「１」の時は、ＶＲＡＭ２０５からの読みだし停止するよう働く。同時に遅延回路２・２０６ではＲ−ＣＬＫにより１クロック周期の遅延を行うが、一致フラグメモリ２０３の出力が「１」の時は遅延動作を停止し、データを保持する。出カデータ切り替え回路２０７は一致フラグメモリ２０３の出力が「１」の時は遅延回路２・２０６の出力を、「０」の時はＶＲＡＭ２０５の読みだし出力を出力するよう切り替える。したがって、図２（ｂ）＜読みだし＞に示すように、一致フラグメモリ２０３の出力が「０」の時すなわち１画素前のデータと異なる時はＶＲＡＭ２０５より読みだし、一致フラグメモリ２０３の出力が「１」の時すなわち１画素前のデータと同一の時はＶＲＡＭ２０５からの読みだしは行われない。
出カデータ切り替え回路２０７の出力は、液晶信号処理回路２０８において液晶パネル２０９を駆動するための信号処理が行われ、液晶パネル２０９へ供給される。
図２（ｂ）に示すデータの例では、最下段の遅延回路２からの矢印がある画素、即ち列の約半分のデータに対しては遅延回路２のデータを用いて、ＶＲＡＭ２０５の読み出しは必要ない。
また更に、遅延回路２・２０６をバイト数幅は大きくなるがシフトレジスタのような記憶型遅延素子とし、かつ一致フラグが「１」、つまり後のデータも同じで連続した画が続く場合はその入力クロックを停止する構成とすれば、更に構成が簡単になる。
【００２０】
実施の形態２．
先の実施の形態では、表示品質は元のままであるが、節電の割合はそれほど高くない。本実施の形態では、表示品質は補間により多少低下するが、より電力低減が図れる構成を説明する。
図３は本発明の実施の形態２における装置構成を示す図である。図において、２１０は遅延回路３、２１１は２つの入力の平均を出力する補間回路、２１２は補間データ選択スイッチである。その他の要素は実施の形態１の図１における対応番号のそれと同等のものである。
【００２１】
次に本実施の形態における装置の動作を説明する。
ＶＲＡＭ２０５の読みだしは、データすべてを読み出す通常モードと、一画素おきに読み出す消費電力低減モードがある。このモードの切り替えは外部から消費電カモード切り替え信号として供給される。
ＶＲＡＭ２０５の出力は遅延回路２・２０６および補間回路２１１に供給される。遅延回路２・２０６の出力は遅延回路３・２１０、補間回路２１２および出カデータ切り替え回路２０７に供給される。
【００２２】
通常モードの場合、出カデータ切り替え回路２０７は遅延回路２・２０６の出力を選択し、ＶＲＡＭ２０５の出力を液晶表示信号処理回路に供給し、通常の読み出し動作を行う。
一方、消費電力低減モード（節電モード）の場合には、ＶＲＡＭ読みだし制御回路２０４はＲ−ＣＬＫのｌクロックごとに、読みだし、読みだし停止を交互に繰り返すようにＶＲＡＭ２０５を制御する。したがって、ＶＲＡＭ２０５の出力は１画素おきに有効データとなり、読みだし停止時のデータは無効となる。補間回路２１１はＶＲＡＭ２０５の出力と遅延回路３・２１０の出力との平均をとり補間データ選択スイッチ２１２に供給する。補間データ選択スイッチ２１２のもう一方の入力には遅延回路２・２０６の出力が供給される。ＶＲＡＭ読みだし制御回路２０４は補間データ選択スイッチ２１２も制御する。すなわち、遅延回路２・２０６の出力が有効であるデ一夕の期間は遅延回路２・２０６の出力を選択し、読み出し停止時の無効であるデータの期間は補間回路２１１の出力を選択する。この様子を図４に示す。
【００２３】
以上説明したように、低消費電カモード時に、１画素おきにしか得られないデータを補間し、連続データを得ることができる。
更に遅延回路を増して、他の補間を行うようにしてもよい。
また更に、実施の形態１と同様に遅延回路２・２０６を記憶型遅延素子とし、同じ画像が後に続く場合は同時にクロックを止めることをすれば遅延素子の数を減らすこともできる。即ちＶＲＡＭ２０５のデータ読み出し時にはその値と遅延回路２・２０６の出力を補間回路２１１に入力して補間回路２１１の平均化された出力を表示出力とし、ＶＲＡＭ２０５のデータ読み出しがない時には遅延回路２・２０６の出力表示出力とすればよい。
【００２４】
補間を平均化で得ることに代えて、直前のデータで置換、または補間することもできる。
即ち図３のプロック図において、補間回路２１１が平均をとらずＶＲＡＭ２０５の出力をそのまま出力すると、図５に示すように１画素前のデータで補間が行われ図４に示す実施の形態２と同様に、低消費電カモード時に、読み出しを１画素おきに少なくし、その代わりのデ−夕を補間して、連続データとすることができる。
なおこれらの説明では、補間または置換は１画素おきに行う例を説明したが、読み出しを２画素おきとし、後に続く２画素を共に補間値、置換値としてもよい。表示画質は低下するが、更に低消費電力が図れる。
【００２５】
実施の形態３．
電力低減は他の構成によっても実現できる。図６は本発明の実施の形態３における装置構成を示す図である。
図において、２０５Ｈは上位ビットを記憶するＶＲＡＭ−Ｈ、２０５Ｌは下位ビット」を記憶するＶＲＡＭ−Ｌである。その他の要素は図１等に示す同番号のものと同等のものである。
【００２６】
次にこの装置の動作を説明する。
ＶＲＡＭは上位ビット記憶用ＶＲＡＭ−Ｈ・２０５Ｈと、下位ビット記憶用ＶＲＡＭ−Ｌ・２０５Ｌから構成されている。通常モード時には両方のＶＲＡＭから読みだしが行われる。
一方、低消費電カモード時にはＶＲＡＭ−Ｈ・２０５Ｈのみ読み出され、ＶＲＡＭ−Ｌ・２０５Ｌは読みだし停止となるようにＶＲＡＭ読みだし制御回路２０４は制御する。出カデータ切り替え回路２０７の入力には、ＶＲＡＭ−Ｈ・２０５Ｈ、ＶＲＡＭ−Ｌ・２０５Ｌの両方の出力がまとめられたデータと、ＶＲＡＭ−Ｈ・２０５Ｈの出力に下位ビットとしてオール「０」が付け加えられたデータとが供給され、通常モード時には前者のデータが、低消費電カモード時には後者のデータが選択される。
以上の構成によれば、低消費電カモード時にはＶＲＡＭ−Ｈ・２０５Ｈのみ読みだしがおこなわれ、下位ビットは「０」とすることで本来のビット幅のデータがえられ、低消費電力化がはかられる。
なお、図１、図３、図６に示す構成は、具体的には携帯電話に搭載すると効果が大きい。即ち電話の待ち受け状態であれば低消費電力モードでもある、とすれば待ち受け状態において電力消費の低減が大きくなる。
【００２７】
【発明の効果】
以上のようにこの発明によれば、メモリからの読みだしを、表示画面のデータが連続して同じ場合は、その一部のデータをメモリからの読み出さないで代わりのデータを用いるようにしたので、比較的小規模な回路で低消費電力を少なくできる効果がある。
【００２８】
また、低消費電カモードを設け、このモード時には例えば１画素おきにメモリ読みだしを停止するので、前後の画素のデータにより概略元の表示品質が得られて、しかも小規模で低消費電力となる効果がある。
【００２９】
また更に、メモリを上位ビット、下位ビットの２つに分け、低消費電カモードを設け、このモード時には下位ビットのメモリを読みだしを停止し、小規模回路で低消費電力化できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における節電表示装置の構成図である。
【図２】  実施の形態１における装置の動作を説明する動作説明図である。
【図３】  この発明の実施の形態２における節電表示装置の構成図である。
【図４】  実施の形態２における表示装置の動作を説明する動作説明図である。
【図５】  実施の形態２における他の節電表示装置の動作を説明する動作説明図である。
【図６】  この発明の実施の形態３における節電表示装置の構成図である。
【図７】  第１の従来例である電力削減型表示装置の構成図である。
【図８】  第１の従来例の動作を説明する各部波形図である。
【図９】  第２の従来例としての再書き込み型表示装置の構成図である。
【図１０】第２の従来例の動作を説明する各部波形図である。
【符号の説明】
１０１  ビデオメモリ、１０３  データ更新記録手段としてのＶＲＡＭ２、１０５  表示部アドレス回路としての列アドレスデコーダ、１０６  行アドレスデコーダ、１０８  マトリクス型表示部、１１４  表示部アドレス制御手段としてのＲ（読みだし）アドレスカウンタ、１００１  全画素表示データ更新手段としての６０計数カウンタ、２０１  遅延回路１、２０２  比較器、２０３  一致フラグメモリ、２０４  ＶＲＡＭ読みだし制御回路、２０５  ＶＲＡＭ、２０５Ｈ
ＶＲＡＭ−Ｈ、２０５Ｌ  ＶＲＡＭ−Ｌ、２０６
遅延回路２、２０７  出カデータ切り替え回路、２０８  液晶信号処理回路、２０９  液晶パネル、２１０  遅延回路３、２１１  補間回路、２１２  補間データ選択スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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