(57)【特許請求の範囲】
【請求項１】
複数の出力ラインに駆動電圧を順次に供給するための駆動回路であって、
直列に接続されたｍ（ｍは２以上の整数）個のビット回路を有し、第１の状態においては入力駆動データを第１のビット回路から第ｍのビット回路の向きにクロック信号に基づいてシフトし、第２の状態においては入力駆動データを第ｍのビット回路から第１のビット回路の向きにクロック信号に基づいてシフトする第１のシフトレジスタと、
上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記第１の状態において上記ビット回路のデータに基づいた駆動電圧を第１の出力ラインにそれぞれ供給するｍ個の出力部を有する第１の出力回路と、
上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記第２の状態において上記ビット回路のデータに基づいた駆動電圧を第２の出力ラインにそれぞれ供給するｍ個の出力部を有する第２の出力回路と、
を有する駆動回路。
【請求項２】
上記第１の出力回路の各出力部は上記第２の状態において非選択駆動電圧である第１の駆動電圧を上記第１の出力ラインにそれぞれ供給し、上記第２の出力回路の各出力部は上記第１の状態において非選択駆動電圧である第１の駆動電圧を上記第２の出力ラインにそれぞれ供給する
請求項１に記載の駆動回路。
【請求項３】
直列に接続されたｎ（ｎは２以上の整数）個のビット回路を有し、上記第１のシフトレジスタの第ｍのビット回路から第１のビット回路に供給されるデータをクロック信号に基づいてシフトして第ｎのビット回路から上記第１のシフトレジスタの第ｍのビット回路に供給する第２のシフトレジスタと、上記第２のシフトレジスタの各ビット回路にそれぞれ対応し、上記ビット回路のデータに基づいた駆動電圧を第３の出力ラインにそれぞれ供給するｎ個の出力部を有する第３の出力回路と、
を有する請求項２に記載の駆動回路。
【請求項４】
上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記ビット回路のデータに基づいて駆動電圧を選択するためのデコード信号を上記第１の出力回路の出力部又は上記第２の出力回路の出力部にそれぞれ供給するｍ個のデコーダを有するデコード回路を有する
請求項２に記載の駆動回路。
【請求項５】
上記第１又は第２の出力回路の各出力部が上記デコード信号に基づいた非選択駆動電圧である第１の駆動電圧、選択駆動電圧である第２の駆動電圧又は非選択駆動電圧である第３の駆動電圧の何れかの駆動電圧を第１又は第２の出力ラインにそれぞれ供給する
請求項４に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の出力ラインを順次駆動する駆動回路に係り、例えば、ＴＦＴ液晶表示装置のゲート線を順次駆動する駆動回路に関するものである。
【０００２】
【従来の技術】
図１４は、一般的なＴＦＴ（Thin Film Transistor）型液晶装置の表示部の概略的なブロック図である。
図１４において、符号１はＴＦＴを、符号２は液晶を、符号３はゲート駆動回路を、符号４はデータ駆動回路を、符号５はタイミング制御部をそれぞれ示す。
【０００３】
図１４に示すように、ゲート駆動回路３のゲート線とデータ駆動回路４のデータ線との各交点に対応して、ＴＦＴ１と液晶２から構成される画素セルがマトリクス状に配列されている。
ＴＦＴ１は、各画素セルの液晶に与える電圧を制御するためのスイッチであり、ゲート駆動回路３からのゲート線駆動信号ＯＵＴｋ（１≦ｋ≦ｎ）に応じてオンまたはオフ状態となる。オン状態において、データ駆動回路４のデータ線と液晶とを接続し、データ線からの電圧を液晶に供給する。
液晶２は、ＴＦＴ１のドレインと共通端子ＣＯＭとの間に接続されており、ＴＦＴ１を介してデータ駆動回路４のデータ線から供給される電圧に応じて、光の透過率を変化させる。
【０００４】
ゲート駆動回路３は、タイミング制御部５からの制御信号に応じて、画素マトリクスの各行のＴＦＴゲートに接続されるゲート線を順次駆動するための駆動信号を生成する。ゲート駆動回路３から駆動信号を供給されることにより、同一ライン上の画素セルのＴＦＴが同時にオン状態となる。
【０００５】
データ駆動回路４は、水平同期信号に同期して入力される画像信号Ｓｃを、タイミング制御部５からの制御信号に応じて画素マトリクスの各画素ごとに順次ホールドし、このホールドされた各画素の画像信号Ｓｃに応じてデータ線を駆動する駆動信号を生成する。
【０００６】
タイミング制御部５は、画像信号Ｓｃの水平同期信号や垂直同期信号に基づいて、データ駆動回路４に各画素の画像信号Ｓｃを順次ホールドさせる制御信号を生成する。また、１水平ライン分の画像信号Ｓｃがデータ駆動回路４にホールドされるタイミング（水平帰線期間）において、ゲート駆動回路３にゲート線を駆動させる制御信号を生成する。
【０００７】
上述した構成を有するＴＦＴ型液晶表示装置において、データ駆動回路４に入力される画像信号Ｓｃは、タイミング制御部５からの制御信号に応じたタイミングで、水平ラインの各画素ごとにホールドされる。このホールドされた画素信号Ｓｃの大きさに応じて、水平ラインの各画素に対応するデータ線が駆動される。また、タイミング制御部５からの制御信号に応じたタイミングによって特定のゲート線が駆動されて、このゲート線に接続される画素セルのＴＦＴが同時にオン状態となり、各データ線の駆動電圧が液晶に印加される。この動作が各水平ラインごとに反復されることによって、画素セルの印加電圧が順次更新される。
【０００８】
ここで、図１４のゲート駆動回路３の従来例について説明する。
図１５は、従来の３電圧レベル出力型のＴＦＴゲート駆動回路の一例を説明するための概略的なブロック図であり、２６５個のゲート線駆動用の出力チャンネルを備えている。
図１５において、符号６は入力レベルシフト回路を、符号８は２６５ビットの双方向シフトレジスタ回路を、符号９はデコード回路を、符号１０は出力レベルシフト回路を、符号１１は出力バッファ回路をそれぞれ示す。
【０００９】
入力レベルシフト回路６は、入出力信号のロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ間）をゲート駆動回路の内部ロジックレベル（電源電圧ＶＤＬ−基準電圧ＶＥＥ間）にレベルシフトさせる。すなわち、クロック信号ＣＰＶ、シフトデータＳＴＶ１およびＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入出力信号のレベルをゲート駆動回路の内部ロジックレベルに変換し、変換された入出力信号を双方向シフトレジスタ８やデコード回路９に出力する。
【００１０】
双方向シフトレジスタ８は、入力レベルシフト回路から入力されるシフトデータＳＴＶ１（またはシフトデータＳＴＶ２）を、シフト方向切り換え信号Ｌ／Ｒに応じたシフト方向で、クロック信号ＣＰＶに同期して順次シフトさせる。また、シフトレジスタの末尾のビットからシフトされるシフトデータＳＴＶ２（またはシフトデータＳＴＶ１）を入力レベルシフト回路６へ順次出力する。
【００１１】
デコード回路９は、双方向シフトレジスタ８の各ビットごとに、各ビットと前後のビットとを合わせた３ビットのデータおよびシフト方向切り替え信号Ｌ／Ｒをデコードして、３電圧レベルの何れか１つの電圧レベルを選択するための２ビットのデータを生成し、これを各ビットに対応する出力レベルシフト回路１０へ出力する。
【００１２】
出力レベルシフト回路１０は、デコード回路９から出力される２ビットデータの信号レベルを、出力バッファ回路１１の高電圧の入力信号レベルにレベルシフトする回路である。例えば、基準電圧ＶＥＥに対して３Ｖ程度の信号レベルであるデコード回路９からの出力信号は、出力レベルシフト回路１０により４０Ｖ程度の信号レベルにレベルシフトされて、出力バッファ回路１１に出力される。
【００１３】
出力バッファ回路１１は、出力レベルシフト回路１０を介して入力されるデコード回路９からの２ビットデータに応じて、所定の３つの電圧レベルから１つの電圧レベルを選択し、この選択した電圧レベルの信号でゲート線を駆動する。
【００１４】
次に、上述した構成を有する図１５のＴＦＴゲート駆動回路の動作について、図１６〜図１８を参照して説明する。
図１６は、入出力信号の電圧レベルとゲート線駆動信号の電圧レベルを示す図であり、図の右側には各電圧レベルの具体例を示している。
図１６に示すように、例えば内部の基準電圧ＶＥＥは外部の基準電圧ＶＳＳに対して３〜２０Ｖ程度低く設定され、内部ロジック電源電圧ＶＤＬはこの基準電圧ＶＥＥに対して２．３〜３．６Ｖ程度高くなるように設定される。また、出力バッファ回路１１から出力される電源電圧ＶＣＯＭおよび電源電圧ＶＬは、例えば電源電圧ＶＣＯＭが基準電圧ＶＳＳより１０〜３０Ｖ程度、電源電圧ＶＬが基準電位ＶＥＥより０〜１０．５Ｖ程度それぞれ高くなるように設定される。
【００１５】
図１７は、図１５に示すＴＦＴゲート駆動回路による３電圧レベルのゲート線駆動信号の波形を示す図である。
図１７に示すように、各出力チャンネルから出力されるゲート線駆動信号は、通常状態において電源電圧ＶＬの電圧レベルに保持されている。ゲート線の駆動時において、ゲート線駆動信号の電圧レベルは電源電圧ＶＬから電源電圧ＶＣＯＭへ立ち上がり、この電圧レベルが画像信号の水平走査期間と等しいクロック信号ＣＰＶの１周期間保持される。そして、次の１水平走査期間には電源電圧ＶＣＯＭから基準電圧ＶＥＥまで電圧レベルが立下り、この電圧レベルがさらに１水平走査期間保持される。このようなゲート線駆動信号が、クロック信号ＣＰＶに同期して各出力チャンネルから順次出力される。
【００１６】
図１８は、図１５に示すＴＦＴゲート駆動回路におけるシフトデータとゲート線駆動信号のタイミングを示す図である。
図１８に示すように、入力レベルシフト回路６へシフトデータＳＴＶ１が入力されると、クロック信号ＣＰＶの立ち上がりにおいて、このシフトデータＳＴＶ１による論理値’１’のデータがシフトレジスタＳＲ１にラッチされる。その後クロック信号ＣＰＶに同期して、シフトレジスタＳＲ１からシフトレジスタＳＲ２６５へ論理値’１’のデータが順次シフトされる。
【００１７】
デコード回路ＤＥｎ（ただし、ｎは２≦ｎ≦２６５の整数）において、シフトレジスタＳＲｎ−１、ＳＲｎおよびＳＲｎ＋１にラッチされるデータと、シフト方向切り替え信号Ｌ／Ｒとに応じて、３電圧レベルのうちの何れかを選択するための２ビットデータが生成される。
例えば図１８に示すゲート線駆動信号を生成させる場合には、シフトレジスタＳＲｎが論理値’１’かつシフトレジスタＳＲｎ＋１が論理値’０’の条件で出力電圧レベルを電源電圧ＶＣＯＭとし、シフトレジスタＳＲｎが論理値’０’かつシフトレジスタＳＲｎ＋１が論理値’１’の条件で出力電圧レベルを基準電圧ＶＥＥとし、シフトレジスタＳＲｎおよびシフトレジスタＳＲｎ＋１がともに論理値’０’の条件で出力電圧レベルを電源電圧ＶＬとする２ビットデータが、デコード回路ＤＥｎにより生成される。ただし、上述した条件はシフトデータＳＴＶ１を入力、シフトデータＳＴＶ２を出力とするシフト方向が設定された場合のものであり、逆のシフト方向が設定された場合には、上述のシフトレジスタＳＲｎ＋１をシフトレジスタＳＲｎ−１と読み替えた条件により、出力電圧レベルが設定される。
【００１８】
次に、上述した図１５のＴＦＴゲート駆動回路が半導体チップ上に配置される場合の例について、図１９を参照し説明する。
図１９は、図１５に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図であり、図１９ａは全体の配置図を、図１９ｂは図１９ａに示す領域Ａ１を拡大した配置図をそれぞれ示す。
図１９ａに示すように、ゲート線駆動信号の出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６５が図１９ａにおけるチップの上側領域に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７がチップの下側領域にそれぞれ番号順で一列に配列されており、各出力チャンネルに対応する出力バッファ回路１１、出力レベルシフト回路１０、デコード回路９および双方向シフトレジスタ回路８の回路ブロックも、出力チャンネルと同じ領域に隣接して配置されている。また上側領域の中央部には入力レベルシフト回路６が配置され、その左右に出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６５がそれぞれ配置されている。
【００１９】
また図１９ｂの拡大配置図に示すように、ｎ番目の出力チャンネルに対応する回路ブロックであるシフトレジスタ回路ＳＲｎ、デコード回路ＤＥｎ、出力レベルシフト回路ＬＳｎおよび出力バッファ回路ＢＦｎは、上側領域において上述した順番でチップの下側から上側方向に配置され、下側領域においては上述した順番でチップの上側から下側方向に配置されている。すなわち、上側領域と下側領域との境界線に対して上下対称となるように、各出力チャンネルの回路ブロックが配置されている。
【００２０】
また図１９ｂの点線で示すように、上側領域中央部の入力レベルシフト回路６から、その右側に隣接するシフトレジスタＳＲ１に入力されるシフトデータＳＴＶ１は、シフトレジスタＳＲ２〜ＳＲ５８の順で右方向にシフトされ、上側領域のシフトレジスタＳＲ５８から下側領域のシフトレジスタＳＲ５９へシフトされた後は、シフトレジスタＳＲ６０〜ＳＲ２０７の順で左方向にシフトされる。さらに図１９ｂには示していないが、シフトレジスタＳＲ２０７からシフトレジスタＳＲ２０８へデータがシフトされた後は、シフトレジスタＳＲ２０９〜ＳＲ２６５の順で右方向にシフトされ、入力レベルシフト回路６にシフトデータＳＴＶ２として出力される。なお、上述したシフト方向は、シフト方向切り換え信号Ｌ／Ｒに応じて上述と反対の方向に切り換え可能である。
このように、上側領域中央部の入力レベルシフト回路６から出力されるシフトデータは、上側領域から下側領域を順にシフトされて再び上側領域の入力レベルシフト回路６へ戻される。
【００２１】
【発明が解決しようとする課題】
ところで、上述したようなゲート線駆動回路を含む液晶表示装置用の駆動ＩＣは、実装の高密度化によるピン数の増加や、画像の高画質化による水平ライン数の増加に伴って、回路を構成するトランジスタの数が増大し、チップサイズがますます大きくなる傾向にある。チップサイズが大きくなるとそれにより製造コストも増大するため、駆動ＩＣの低コスト化のためにチップサイズをできるだけ縮小することが従来より求められている。
【００２２】
しかしながら、上述したＴＦＴ駆動回路の出力電圧レベルは最大約４０Ｖと、３Ｖ程度のロジックレベルに比べて高電圧であり、このような高電圧を扱う出力レベルシフト回路や出力バッファ回路などの回路ブロックには通常耐圧のトランジスタに比べて素子サイズが大きな高耐圧トランジスタが使用されるため、これらの回路ブロックに多くの配置面積が必要となる問題がある。これらの回路ブロックの配置面積を縮小させるために、例えば高耐圧トランジスタの使用個数を減らしたり、高耐圧トランジスタの素子サイズを小さくする方法などが考えられるが、これらを現状以上に低コストで実現することは何れも困難である。
また、シフトレジスタ回路やデコード回路などの通常耐圧トランジスタによる回路ブロックから、回路の改良等によって若干のトランジスタを削減したとしても、高耐圧トランジスタの回路ブロックが占める配置面積に比べてそれらのトランジスタの占有面積は僅かであるため、チップサイズの縮小効果が乏しいという問題がある。
【００２３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、より効果的に回路規模を縮小させることができる駆動回路を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動回路は、複数の出力ラインに駆動電圧を順次に供給するための駆動回路であって、直列に接続されたｍ（ｍは２以上の整数）個のビット回路を有し、第１の状態においては入力駆動データを第１のビット回路から第ｍのビット回路の向きにクロック信号に基づいてシフトし、第２の状態においては入力駆動データを第ｍのビット回路から第１のビット回路の向きにクロック信号に基づいてシフトする第１のシフトレジスタと、上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記第１の状態において上記ビット回路のデータに基づいた駆動電圧を第１の出力ラインにそれぞれ供給するｍ個の出力部を有する第１の出力回路と、上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記第２の状態において上記ビット回路のデータに基づいた駆動電圧を第２の出力ラインにそれぞれ供給するｍ個の出力部を有する第２の出力回路とを有する。
【００２５】
また、上記第１の出力回路の各出力部は上記第２の状態において非選択駆動電圧である第１の駆動電圧を上記第１の出力ラインにそれぞれ供給し、上記第２の出力回路の各出力部は上記第１の状態において非選択駆動電圧である第１の駆動電圧を上記第２の出力ラインにそれぞれ供給する。
【００２６】
本発明の駆動回路は、直列に接続されたｎ（ｎは２以上の整数）個のビット回路を有し、上記第１のシフトレジスタの第ｍのビット回路から第１のビット回路に供給されるデータをクロック信号に基づいてシフトして第ｎのビット回路から上記第１のシフトレジスタの第ｍのビット回路に供給する第２のシフトレジスタと、上記第２のシフトレジスタの各ビット回路にそれぞれ対応し、上記ビット回路のデータに基づいた駆動電圧を第３の出力ラインにそれぞれ供給するｎ個の出力部を有する第３の出力回路とを有する構成としてもよい。
【００２７】
また、本発明の駆動回路は、上記第１のシフトレジスタの各ビット回路にそれぞれ対応し、上記ビット回路のデータに基づいて駆動電圧を選択するためのデコード信号を上記第１の出力回路の出力部又は上記第２の出力回路の出力部にそれぞれ供給するｍ個のデコーダを有するデコード回路を有する構成としてもよい。
更には、上記第１又は第２の出力回路の各出力部が上記デコード信号に基づいた非選択駆動電圧である第１の駆動電圧、選択駆動電圧である第２の駆動電圧又は非選択駆動電圧である第３の駆動電圧の何れかの駆動電圧を第１又は第２の出力ラインにそれぞれ供給する構成としてもよい。
【００２８】
【発明の実施の形態】
以下、本発明の第１〜第５の実施形態について、図１〜図１３を参照して説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図であり、２６５個のゲート線駆動用の出力チャンネルを備えている。
図１において、符号２１〜符号２５は双方向のシフトレジスタ回路を、符号２６は入力レベルシフト回路を、符号ＤＥ５７〜符号ＤＥ２０９は各出力チャンネルに対応するデコード回路を、符号ＳＷ１〜符号ＳＷ２６５はスイッチ回路を、ＬＳ１〜ＬＳ２６５は各出力チャンネルに対応するレベルシフト回路を、符号ＢＦ１〜符号ＢＦ２６５は出力バッファ回路をそれぞれ示す。
【００２９】
シフトレジスタ回路２１〜２５は、入力レベルシフト回路２６から入力されるシフトデータＳＴＶ１（またはＳＴＶ２）を、シフト方向選択信号ＳＥＬ＿ＳＦＴに応じた方向へ、クロック信号ＣＰＶに同期して順次ビットシフトさせる。また、各ビットに保持されるデータを、対応するデコード回路ＤＥ５７〜デコード回路ＤＥ２０９にそれぞれ出力する。
【００３０】
ただし、シフトレジスタ回路２１および２４と、シフトレジスタ回路２２、２３および２５とは、入力レベルシフト回路２６で生成される図示しないシフト方向選択信号ＳＥＬ＿ＳＦＴの制御によって、ゲート線を駆動するためのシフトデータ（以降、駆動データと呼ぶ）のシフト機能が異なっている。すなわち、シフトレジスタ回路２２、２３および２５において駆動データは単方向にしかシフトされないのに対し、シフトレジスタ回路２１および２４では双方向に１往復シフトされる。シフトレジスタ回路２１および２４において往復される駆動データにより、往復で異なる出力チャンネルが駆動される。
【００３１】
なお、入力レベルシフト回路２６に外部から入力されるシフト切り換え信号Ｌ／Ｒと、入力レベルシフト回路２６の内部で生成されるシフト方向選択信号ＳＥＬ＿ＳＦＴとは異なる機能を有している。すなわち、シフト切り換え信号Ｌ／Ｒは、出力チャンネルからゲート線駆動信号が出力される順番を逆転させるのに対し、シフト方向選択信号ＳＥＬ＿ＳＦＴはこの順番を逆転させず、シフトレジスタ回路２１〜２５のシフト方向を反転させるだけである。このシフト方向選択信号ＳＥＬ＿ＳＦＴが、後述する図３に示すタイミングで制御されることにより、ゲート線駆動信号が各出力チャンネルからチャンネル番号の順に出力される。
【００３２】
デコード回路ＤＥ５７〜ＤＥ２０９は、シフトレジスタ回路２１〜２５の各ビットと前後のビットとを合わせた３ビットのデータおよびシフト方向切り替え信号Ｌ／Ｒをデコードして、３電圧レベルの何れか１つの電圧レベルを選択するための２ビットのデータを生成する。例えば図１７に示すように、通常状態において電源電圧ＶＬの電圧レベルを、ゲート線の駆動開始から１水平走査期間に電源電圧ＶＣＯＭの高電圧レベルを、次の１水平走査期間に基準電圧ＶＥＥの低電圧レベルをそれぞれ出力バッファ回路に出力させる２ビットデータを生成する。
換言すれば、デコード回路ＤＥ５７〜ＤＥ２０９において、シフトレジスタ回路２１〜２５をビットシフトされる駆動データのビット位置と各ビットとの位置関係に応じて、出力電圧レベル選択用の２ビットデータが生成される。
これらの生成された２ビットデータは、各ビットに対応するスイッチ回路ＳＷ１〜ＳＷ５６、スイッチ回路ＳＷ６１〜ＳＷ１１６、スイッチ回路ＳＷ１５０〜ＳＷ２０５、スイッチ回路ＳＷ２１０〜ＳＷ２６５、出力レベルシフト回路ＬＳ５７〜ＬＳ６０、出力レベルシフト回路ＬＳ１１７〜ＬＳ１４９、および出力レベルシフト回路ＬＳ２０６〜ＬＳ２０９へそれぞれ出力される。
【００３３】
スイッチ回路ＳＷ１〜ＳＷ２６５は、入力レベルシフト回路２６において生成される図示しない上側チャンネルブロック選択信号ＳＥＬ＿ＵＰまたは下側チャンネルブロック選択信号ＳＥＬ＿ＬＯに応じて制御されるスイッチである。
スイッチ回路ＳＷ１〜ＳＷ５６およびスイッチ回路ＳＷ２６５〜ＳＷ２１０は、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’１’の場合に有効となり、デコード回路ＤＥ１１６〜ＤＥ６１およびデコード回路ＤＥ２６５〜ＤＥ２１０から出力される上述の２ビットデータを、それぞれ出力レベルシフト回路ＬＳ１〜ＬＳ５６および出力レベルシフト回路ＬＳ２６５〜ＬＳ２１０に出力する。また上側チャンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’の場合にこれらのスイッチ回路は無効となり、ゲート線駆動信号の電圧レベルを電源電圧ＶＬ（ＴＦＴをオフ状態に保持する電圧レベル）に設定する２ビットデータを、上述の出力レベルシフト回路へそれぞれ出力する。
スイッチ回路ＳＷ１１６〜ＳＷ６１およびスイッチ回路ＳＷ１５０〜ＳＷ２０５は、下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが論理値’１’の場合に有効となり、デコード回路ＤＥ１１６〜ＤＥ６１およびデコード回路ＤＥ１５０〜ＤＥ２０５から出力される上述の２ビットデータを、それぞれ出力レベルシフト回路ＬＳ１１６〜ＬＳ６１および出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５に出力する。また下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが論理値’０’の場合にこれらのスイッチ回路は無効となり、ゲート線駆動信号の電圧レベルを電源電圧ＶＬに設定する２ビットデータを、上述の出力レベルシフト回路へそれぞれ出力する。
【００３４】
出力レベルシフト回路ＬＳ１〜ＬＳ２６５は、デコード回路ＤＥ５７〜ＤＥ６０、デコード回路ＤＥ１１７〜ＤＥ１４９、デコード回路ＤＥ２０６〜ＤＥ２０９、スイッチ回路ＳＷ１〜ＳＷ５６、スイッチ回路ＳＷ６１〜ＳＷ１１６、スイッチ回路ＳＷ１５０〜ＳＷ２０５、およびスイッチ回路ＳＷ２１０〜ＳＷ２６５から入力される２ビットデータの信号レベルを高電圧の信号レベルにレベルシフトして、出力バッファ回路ＢＦ１〜ＢＦ２６５にそれぞれ出力する。
例えば、図１６に示すように基準電圧ＶＥＥに対して３Ｖ程度の信号レベルである上述のデコード回路・スイッチ回路からの出力信号は、出力レベルシフト回路ＬＳ１〜ＬＳ２６５により４０Ｖ程度の信号レベルにレベルシフトされて、出力バッファ回路ＢＦ１〜ＢＦ２６５に出力される。
【００３５】
出力バッファ回路ＢＦ１〜ＢＦ２６５は、出力レベルシフト回路ＬＳ１〜ＬＳ２６５からそれぞれ入力されるレベルシフトされた電圧レベル選択用の２ビットデータに応じて、所定の３つの電圧レベル（図１６に示す電源電圧ＶＣＯＭ、電源電圧ＶＬおよび基準電圧ＶＥＥ）から１つの電圧レベルを選択し、この選択した電圧レベルの信号でゲート線を駆動する。
【００３６】
入力レベルシフト回路２６は、入出力信号のロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ間）をゲート駆動回路の内部ロジックレベル（電源電圧ＶＤＬ−基準電圧ＶＥＥ間）にレベルシフトさせる。すなわち、クロック信号ＣＰＶ、シフトデータＳＴＶ１およびＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入出力信号のレベルをゲート駆動回路の内部ロジックレベルに変換し、変換された入出力信号をシフトレジスタ回路２１〜２５やデコード回路ＤＥ５７〜ＤＥ２０５に入出力する。
【００３７】
また入力レベルシフト回路２６は、シフトレジスタ回路２１〜２５におけるデータのシフト方向を制御するシフト方向選択信号ＳＥＬ＿ＳＦＴを生成し、シフトレジスタ回路２１および２４において駆動データが往復するように制御する。例えば、駆動データがシフトされる数をカウンタによって計数し、この計数値に応じてシフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良い。あるいは、シフト方向を変化させる所定のビット位置に駆動データが到達することを検出することによって、シフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良い。
【００３８】
また入力レベルシフト回路２６は、スイッチ回路ＳＷ１〜ＳＷ５６およびスイッチ回路ＳＷ２１０〜ＳＷ２６５の有効または無効を設定する上側チャンネルブロック選択信号ＳＥＬ＿ＵＰを、シフト方向選択信号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動データがシフトレジスタ回路２１からシフトレジスタ回路２２の方向、およびシフトレジスタ回路２５からシフトレジスタ回路２４の方向へシフトする場合に上側チャンネルブロック選択信号ＳＥＬ＿ＵＰを論理値’１’に設定し、これらのスイッチ回路を有効にする。その他の場合には上側チャンネルブロック選択信号ＳＥＬ＿ＵＰを論理値’０’に設定し、これらのスイッチ回路を無効にする。
同様に入力レベルシフト回路２６は、スイッチ回路ＳＷ６１〜ＳＷ１１６およびスイッチ回路ＳＷ１５０〜ＳＷ２０５の有効または無効を設定する下側チャンネルブロック選択信号ＳＥＬ＿ＬＯを、シフト方向選択信号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動データがシフトレジスタ回路２２からシフトレジスタ回路２１の方向、およびシフトレジスタ回路２４からシフトレジスタ回路２５の方向へシフトする場合に下側チャンネルブロック選択信号ＳＥＬ＿ＬＯを論理値’１’に設定し、これらのスイッチ回路を有効にする。その他の場合には下側チャンネルブロック選択信号ＳＥＬ＿ＬＯを論理値’０’に設定し、これらのスイッチ回路を無効にする。
【００３９】
次に、上述した構成を有する図１のＴＦＴゲート駆動回路の動作について図２および図３を参照して説明する。
図２は、図１に示すＴＦＴゲート駆動回路におけるシフトレジスタ回路の共用部分を説明するための概略的なブロック図であり、シフトレジスタＳＲ５７〜ＳＲ１１８とこれに対応するデコード回路およびスイッチ回路のみを示している。
また図３は、図１に示すＴＦＴゲート駆動回路の動作を説明するためのタイミング図である。
【００４０】
入力レベルシフト回路２６に論理値’１’のシフトデータＳＴＶ１（駆動データ）が入力されると、クロック信号ＣＰＶ１の立ち上がりに同期して、図２に示す共有部のシフトレジスタＳＲ１１６にラッチされる。この時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論理値’１’であり、駆動データは図２の矢印で示されるようにシフトレジスタＳＲ１１５からシフトレジスタＳＲ６１の方向へクロック信号ＣＰＶの立ち上がりに同期して順次シフトされる。またこの時、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰは論理値’１’に設定されるためスイッチ回路ＳＷ１〜ＳＷ５６は有効となり、デコード回路ＤＥ１１６〜ＤＥ６１からの２ビットデータはこれらのスイッチ回路を介して出力レベルシフト回路ＬＳ１〜ＬＳ５６にそれぞれ出力される。したがって、駆動データのシフトに伴い、出力チャンネルＯＵＴ１、ＯＵＴ２、ＯＵＴ３の順番で高電圧（電源電圧ＶＣＯＭ）のゲート線駆動信号が順次出力される。なお、下側チャンネルブロック選択信号ＳＥＬ＿ＬＯは論理値’０’に設定されるためスイッチ回路ＳＷ６１〜ＳＷ１１６は無効となり、出力チャンネルＯＵＴ６１〜ＯＵＴ１１６の電圧レベルは駆動データのシフトに関わらず電源電圧ＶＬに保持される。
【００４１】
シフトレジスタＳＲ６１からシフトレジスタＳＲ５７へシフトされた駆動データは、シフトレジスタＳＲ５８からシフトレジスタＳＲ６０へ更にシフト動作を続けて、再びシフトレジスタＳＲ６１に戻される。クロック信号ＣＰＶが立ち上がり、シフトレジスタＳＲ６０が論理値’１’の状態になると、入力レベルシフト回路２６によりシフト方向選択信号ＳＥＬ＿ＳＦＴは論理値’１’から論理値’０’に設定され、これに応じて各シフトレジスタのシフト方向が反転される。これにより、シフトレジスタＳＲ６１に戻された駆動データはシフトレジスタＳＲ６１からシフトレジスタＳＲ１１６へ上述と逆の方向に順次シフトされる。またこの時、下側チャンネルブロック選択信号ＳＥＬ＿ＬＯによりスイッチ回路ＳＷ６１〜ＳＷ１１６が有効にされるため、デコード回路ＤＥ６１〜ＤＥ１１６からの２ビットデータはこれらのスイッチ回路を介して出力レベルシフト回路ＬＳ６１〜ＬＳ１１６にそれぞれ出力される。したがって、駆動データのシフトに伴い、出力チャンネルＯＵＴ６１、ＯＵＴ６２、ＯＵＴ６３の順番で高電圧（電圧電圧ＶＣＯＭ）のゲート線駆動信号が順次出力される。なお、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰは論理値’０’に設定されるためスイッチ回路ＳＷ１〜ＳＷ５６は無効となり、出力チャンネルＯＵＴ１〜ＯＵＴ５６から出力される電圧レベルは駆動データのシフトに関わらず電源電圧ＶＬに保持される。
【００４２】
シフトレジスタＳＲ６１からシフトレジスタＳＲ１１６の方向へシフトされる駆動データは、さらに図１のシフトレジスタ回路２１からシフトレジスタ回路２３を経てシフトレジスタ回路２４に入力される。この時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論理値’０’であり、シフトレジスタ回路２４からシフトレジスタ回路２５の方向へ順次シフトされる。また、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’、下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが論理値’１’であるため、スイッチ回路ＳＷ１５０〜ＳＷ２０５が有効、スイッチ回路ＳＷ２６５〜ＳＷ２１０が無効となる。したがって、駆動データのシフトに伴ない出力チャンネルＯＵＴ１５０、ＯＵＴ１５１、ＯＵＴ１５２の順に高電圧のゲート線駆動信号が出力される。
そして、シフトレジスタ回路２５の方向にシフトされる駆動データがシフトレジスタ回路２５の末端のビットに到達すると、シフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャンネル選択信号ＳＥＬ＿ＬＯが何れも反転され、これに応じて駆動データのシフト方向、スイッチ回路の有効・無効が全て反転される。これにより、駆動データがシフトレジスタ回路２５からシフトレジスタ回路２４の方向にシフトするとともに、出力チャンネルＯＵＴ２１０、ＯＵＴ２１１、ＯＵＴ２１２の順で高電圧のゲート線駆動信号が出力される。
このように、駆動データのシフトに伴って、出力チャンネルＯＵＴ１からＯＵＴ２６５まで、高電圧のゲート線駆動信号が順次出力される。
【００４３】
次に上述した図１に示すＴＦＴゲート駆動回路が半導体チップ上に配置される場合の例について、図４を参照して説明する。
図４は、図１に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図であり、図４ａは全体の配置図を、図４ｂは図４ａに示す領域Ａ２を拡大した配置図をそれぞれ示す。
図４ａに示すように、ゲート線駆動信号の出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６５に対応する回路ブロックが図４ａにおけるチップの上側領域に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７に対応する回路ブロックがチップの下側領域にそれぞれ番号順で一列に配列されている。上側領域の中央部には入力レベルシフト回路２６が配置され、その左右に出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６５の各回路ブロックがそれぞれ配置されている。
【００４４】
また図４ｂの拡大配置図に示すように、シフトレジスタＳＲ１１６〜ＳＲ６１およびデコード回路ＤＥ１１６〜ＤＥ６１は、それぞれ上側領域の各出力チャンネルＯＵＴ１〜ＯＵＴ５６と、下側領域の各出力チャンネルＯＵＴ１１６〜ＯＵＴ６１により共用されている。矢印で示すように、入力レベルシフト回路２６からシフトレジスタＳＲ１１６へ入力される駆動データがシフトレジスタＳＲ１１５からシフトレジスタＳＲ６１の順に右方向へシフトされる場合、上側領域のスイッチ回路ＳＷ１〜ＳＷ５６が有効になり、上側領域の出力チャンネルＯＵＴ１〜ＯＵＴ５６に高電圧のゲート線駆動信号が順次出力される。シフトレジスタＳＲ５７からシフトレジスタＳＲ６０を経てチップ上でのシフト方向が反転された駆動データが、シフトレジスタＳＲ６１からシフトレジスタＳＲ１１８の方向へ右側にシフトされる場合には、下側領域のスイッチ回路ＳＷ６１〜ＳＷ１１６が有効になり、下側領域の出力チャンネルＯＵＴ６１〜ＯＵＴ１１６に高電圧のゲート線駆動信号が順次出力される。
【００４５】
このように、図１に示す本実施形態のＴＦＴゲート駆動回路によれば、シフトレジスタ回路およびデコード回路の一部が複数の出力チャンネルによって共用されているため、図１５に示す従来の３電圧レベル出力型ＴＦＴゲート駆動回路と比べて回路数を大幅に縮小できる。すなわち、図１５に示す従来のＴＦＴゲート駆動回路においてそれぞれ２５６回路あるシフトレジスタ回路およびデコード回路が、図１に示すＴＦＴゲート駆動回路においてはそれぞれ１５３回路となり、回路数を約４２％減少させることができる。これにより、チップ面積を大幅に縮小させることができる。
【００４６】
＜第２の実施形態＞
次に本発明の第２の実施形態について、図５および図６を参照して説明する。
上述した図１に示すＴＦＴゲート駆動回路との違いは、図１においてシフトレジスタ回路とデコード回路が共用されているのに対し、図５に示すＴＦＴゲート駆動回路ではシフトレジスタ回路のみが共有されることにある。
【００４７】
図５は、本発明の第２の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
図５と図１の同一符号は同一構成要素を示し、その他、符号ＤＥ１〜符号ＤＥ５６および符号ＤＥ２１０〜符号ＤＥ２６５はデコード回路を示す。
図５のＴＦＴゲート駆動回路においては、図１において共用されていたデコード回路が各出力チャンネルに対して設けられるため、デコード回路ＤＥ１〜ＤＥ５６およびデコード回路ＤＥ２１０〜ＤＥ２６５が図１のＴＦＴゲート駆動回路に対して追加されている。
【００４８】
図５に示すＴＦＴゲート駆動回路においても、図１に示すＴＦＴゲート駆動回路と同様のシフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが生成される。このため、入力レベルシフト回路２６から入力される駆動データは、図１と同様の順序でシフトレジスタ回路２１〜シフトレジスタ回路２５を順次シフトされる。また図１に示すＴＦＴゲート駆動回路のシフトレジスタ回路２１および２４では、シフトレジスタ回路から出力されるデータがデコード回路、スイッチ回路の順序で出力レベルシフト回路に入力されるのに対し、図５に示すＴＦＴゲート駆動回路では、スイッチ回路、デコード回路の順序で出力レベルシフト回路に入力される点が異なるだけなので、出力レベルシフト回路に入力されるデータは図１および図５において等しい。したがって、図５に示すＴＦＴゲート駆動回路においても、図１のＴＦＴゲート駆動回路と同様に、各出力チャンネルから番号順でゲート線駆動信号が出力される。
【００４９】
図６は、図５に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
図６に示すように、図４ｂにおいて共用されていたデコード回路が上側領域の回路ブロックと下側領域の回路ブロックに別々に設けられている。したがって、チップ面積は図１に示すＴＦＴゲート駆動回路に比べて縦方向に若干大きくなる。
【００５０】
図５に示すＴＦＴゲート駆動回路によっても、従来に比べてシフトレジスタ回路の数が少なくなるため回路規模が小さくなり、チップ面積の縮小化を図ることができる。
【００５１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について、図７および図８を参照して説明する。
上述した図１に示すＴＦＴゲート駆動回路との違いは、図１においてシフトレジスタ回路とデコード回路が共用されているのに対し、図７に示すＴＦＴゲート駆動回路ではこれに加えて出力レベルシフト回路も共有されることにある。
【００５２】
図７は、本発明の第３の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図であり、図７と図１の同一符号は同一構成要素を示している。
図７のＴＦＴゲート駆動回路においては、図１において別々に設けられていた出力レベルシフト回路ＬＳ１〜ＬＳ５６および出力レベルシフト回路ＬＳ１１６〜ＬＳ６１が出力レベルシフト回路ＬＳ１１６〜ＬＳ６１に共有化され、出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５および出力レベルシフト回路ＬＳ２６５〜ＬＳ２１０が出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５に共有化されている。
【００５３】
図７に示すＴＦＴゲート駆動回路においても、図１に示すＴＦＴゲート駆動回路と同様のシフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが生成される。このため、入力レベルシフト回路２６から入力される駆動データは、図１と同様の順序でシフトレジスタ回路２１〜シフトレジスタ回路２５を順次シフトされる。また図１に示すＴＦＴゲート駆動回路のシフトレジスタ回路２１および２４では、シフトレジスタ回路から出力されるデータがデコード回路、スイッチ回路、出力レベルシフト回路の順序で出力バッファ回路に入力されるのに対し、図５に示すＴＦＴゲート駆動回路では、デコード回路、出力レベルシフト回路、スイッチ回路の順序で出力バッファ回路に入力される点が異なるだけなので、出力バッファ回路に入力されるデータは図１および図７において等しい。したがって、図７に示すＴＦＴゲート駆動回路においても、図１のＴＦＴゲート駆動回路と同様に、各出力チャンネルから番号順でゲート線駆動信号が出力される。
【００５４】
図８は、図７に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
図８に示すように、図４ｂにおいて上側領域と下側領域の回路ブロックに別々に設けられていた出力レベルシフト回路が、図８においては共用化されている。これにより、図７に示すＴＦＴゲート駆動回路においては、削減された出力レベルシフト回路の面積分だけチップ面積が縮小される。一方、図８に示すように出力レベルシフト回路と出力バッファ回路との間に設けられるスイッチ回路は高電圧の回路ブロックに含まれるため、図１に示すＴＦＴゲート駆動回路のスイッチ回路に比べて素子サイズが大きくなり、これによりチップ面積が増大する。したがって、出力レベルシフト回路数の減少によるチップ面積の縮小分が、スイッチ回路の高耐圧化によるチップ面積の増大分を上回る場合、図７のＴＦＴゲート駆動回路は図１に比べてチップ面積の縮小化に効果的である。
【００５５】
＜第４の実施形態＞
以上、第１〜第３の実施形態においては、３電圧レベル出力型のＴＦＴゲート駆動回路を例として説明しているが、この例に限らず、例えば２電圧レベル出力方のＴＦＴゲート駆動回路についても、本発明を適用できる。
図９は、従来の２電圧レベル出力型のＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
２電圧レベル出力型のＴＦＴゲート駆動回路は、ゲート線駆動信号の電圧レベルとして高電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけを出力させるため、デコード回路が不要になる。したがってその配置は、図９に示すように、図１９に示す３電圧レベル型ＴＦＴゲート駆動回路の配置からデコード回路が除かれたものになっている。
【００５６】
これに対して、図１０は本発明の第４の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図であり、図１と図１０の同一符号は同一の構成要素を示している。
図１と図１０を比較して分かるように、図１０に示すＴＦＴゲート駆動回路は、図１のＴＦＴゲート駆動回路におけるデコード回路が除去された構成となっている。したがって、図１７に示すように高電圧ＶＣＯＭが１水平走査期間出力された後における基準電圧ＶＥＥの出力期間が無くなるため、ゲート線駆動信号の電圧レベルは高電圧ＶＣＯＭの出力後に低電圧ＶＬで一定となる。
【００５７】
図１０に示すＴＦＴゲート駆動回路においても、図１に示すＴＦＴゲート駆動回路と同様のシフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが生成される。このため、入力レベルシフト回路２６から入力される駆動データは、図１と同様の順序でシフトレジスタ回路２１〜シフトレジスタ回路２５を順次シフトされる。また図１に示すＴＦＴゲート駆動回路のシフトレジスタ回路２１および２４では、シフトレジスタ回路の出力データからデコード回路により生成される２ビットデータに応じて出力電圧レベルの選択が行なわれるのに対し、図１０に示すＴＦＴゲート駆動回路ではシフトレジスタ回路からの１ビットの出力データに応じて出力電圧レベルの選択が行なわれる点が異なるだけなので、図１０に示すＴＦＴゲート駆動回路においても、図１のＴＦＴゲート駆動回路と同様に、各出力チャンネルから番号順でゲート線駆動信号が出力される。ただし、出力されるゲート線駆動信号の電圧レベルは高電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけになる。
【００５８】
図１１は、図１０に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
図９と図１１の配置図を比較して分かるように、図１０に示す本発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれば、上側領域と下側領域の異なる出力チャンネルに対応する回路ブロックによってシフトレジスタ回路が共用されるので、シフトレジスタ回路が上側領域と下側領域の回路ブロックにおいて別々に設けられている図９の従来のＴＦＴゲート駆動回路に比べてに比べてシフトレジスタの回路数を減少させることができ、これによりチップ面積の縮小化を図ることができる。
【００５９】
＜第５の実施形態＞
次に、本発明の第５の実施形態について、図１２および図１３を参照して説明する。
図１２に示すＴＦＴゲート駆動回路も、図１０と同様に２電圧レベル出力型のＴＦＴゲート駆動回路であるが、図１０に示すＴＦＴゲート駆動回路においてはシフトレジスタ回路だけが共用化されるのに対して、図１２に示すＴＦＴゲート駆動回路においてはシフトレジスタ回路に加えて出力レベルシフト回路も共用化される点が異なる。
【００６０】
図１２は、本発明の第５の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図であり、図７と図１２の同一符号は同一の構成要素を示す。
図７と図１２を比較して分かるように、図１２に示すＴＦＴゲート駆動回路は、図７のＴＦＴゲート駆動回路におけるデコード回路が除去された構成となっているので、出力されるゲート線駆動信号の電圧レベルは高電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけになる。
【００６１】
図１２に示すＴＦＴゲート駆動回路においても、図７に示すＴＦＴゲート駆動回路と同様のシフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが生成されるため、入力レベルシフト回路２６から入力される駆動データは、図７と同様の順序でシフトレジスタ回路２１〜シフトレジスタ回路２５を順次シフトされる。また図７に示すＴＦＴゲート駆動回路のシフトレジスタ回路２１および２４では、シフトレジスタ回路の出力データからデコード回路により生成される２ビットデータに応じて出力電圧レベルの選択が行なわれるのに対し、図１２に示すＴＦＴゲート駆動回路ではシフトレジスタ回路からの１ビットの出力データに応じて出力電圧レベルの選択が行なわれる点が異なるだけなので、図１２に示すＴＦＴゲート駆動回路においても、図７のＴＦＴゲート駆動回路と同様に、各出力チャンネルから番号順でゲート線駆動信号が出力される。
【００６２】
図１３は、図１２に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
図９と図１３の配置図を比較して分かるように、図１０に示す本発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれば、上側領域と下側領域の異なる出力チャンネルに対応する回路ブロックによってシフトレジスタ回路および出力レベルシフト回路が共用されるので、図９の従来のＴＦＴゲート駆動回路に比べてに比べてシフトレジスタの回路数を減少させることができ、これによりチップ面積の縮小化を図ることができる。
【００６３】
以上説明したように、本発明の実施形態に係るＴＦＴゲート駆動回路によれば、複数のゲート線を順次駆動するＴＦＴゲート駆動回路において、入力される駆動データが、シフトレジスタ回路２１〜２５の先頭ビットから末尾ビットへ順次ビットシフトされるとともに、この先頭ビットからの駆動データのシフト数に応じて、シフトレジスタ回路に含まれる双方向のシフトレジスタ回路２１および２４のシフト方向が反転される。このシフトレジスタ回路２１および２４の各ビットに対応する２つの所定の出力チャンネルから、上記シフト数に応じて１つの出力チャンネルがスイッチ回路により選択され、選択された出力チャンネルからは、対応するビットと駆動データのビット位置との位置関係に応じた電圧レベルのゲート線駆動信号が出力バッファ回路により出力される。すなわち、対応するビットに駆動データがシフトされた場合、このビットに対応する選択された出力チャンネルからは高電圧ＶＣＯＭのゲート線駆動信号が出力される。選択されない他方の出力チャンネルからは、基準電圧ＶＬのゲート線駆動信号が出力される。また、シフトレジスタ回路２２、２３および２５の各ビットに対応する出力チャンネルからは、対応するビットと上記駆動データのビット位置との位置関係に応じた電圧レベルのゲート線駆動信号が出力される。したがって、従来と同様にゲート線を所定の電圧レベルで順次駆動する機能を有しながら、比較的簡単な方法によってシフトレジスタ回路や他の回路（デコード回路、出力レベルシフト回路）を複数の出力チャンネルで共有することができるので、回路数を従来に比べて大幅に削減できる。これにより、チップサイズを大幅に縮小させることができ、製造コストの低減やチップサイズの小型化を図ることができる。
【００６４】
なお、本発明は上述した実施形態に限定されない。
例えば、上述した実施形態においてはＴＦＴゲート駆動回路を例にして説明しているが、本発明はこれに限定されず、複数の出力ラインをシフトレジスタを使って順次駆動する方式を用いた、他のあらゆる駆動回路にも適用可能である。
【００６５】
また、駆動データとしてシフトレジスタ回路をシフトされるデータは、図３に示すような１ビットのデータとは限らず、複数ビットのデータでも良い。
【００６６】
また、上述した実施形態において、駆動データは共用されるシフトレジスタ回路２１および２４をそれぞれ１往復しているが、本発明はこれに限定されず、所定の双方向レジスタにおいて任意の回数で駆動データを行き来させることもできる。この場合、スイッチ回路において選択される出力チャンネルの数も適切な任意の数に設定可能である。
【００６７】
また、上述した実施形態の説明において具体例として示した出力チャンネル数や、出力電圧のレベル数、各レイアウト、シフトレジスタ回路やスイッチ回路の制御方法などは何れも実施形態を説明するための一例に過ぎず、本発明はこれらに限定されるものではない。
【００６８】
【発明の効果】
本発明によれば、駆動回路の回路規模を従来より効果的に縮小させることができ、チップ面積を効果的に縮小させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
【図２】図１に示すＴＦＴゲート駆動回路におけるシフトレジスタ回路の共用部分を説明するための概略的なブロック図である。
【図３】図１に示すＴＦＴゲート駆動回路の動作を説明するためのタイミング図である。
【図４】図１に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図５】本発明の第２の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
【図６】図５に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図７】本発明の第３の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
【図８】図７に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図９】従来の２電圧レベル出力型のＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図１０】本発明の第４の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
【図１１】図１０に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図１２】本発明の第５の実施形態に係るＴＦＴゲート駆動回路の構成例を示す概略的なブロック図である。
【図１３】図１２に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【図１４】一般的なＴＦＴ型液晶装置の表示部の概略的なブロック図である。
【図１５】従来の３電圧レベル出力型のＴＦＴゲート駆動回路の一例を説明するための概略的なブロック図である。
【図１６】入出力信号の電圧レベルとゲート線駆動信号の電圧レベルの関係を示す図である。
【図１７】図１５に示すＴＦＴゲート駆動回路による３電圧レベルのゲート線駆動信号の波形を示す図である。
【図１８】図１５に示すＴＦＴゲート駆動回路におけるシフトデータとゲート線駆動信号のタイミングを示す図である。
【図１９】図１５に示すＴＦＴゲート駆動回路のレイアウトの一例を示す配置図である。
【符号の説明】
１…ＴＦＴ、２…液晶、３…ゲート駆動回路、４…データ駆動回路、５…タイミング制御回路、６…入力レベルシフト回路、８…シフトレジスタ回路、９…デコード回路、１０…出力レベルシフト回路、１１…出力バッファ回路、２１〜２５…シフトレジスタ回路、ＢＦ１〜ＢＦ２６５…出力バッファ回路、ＬＳ１〜ＬＳ２６５…出力レベルシフト回路、ＳＷ１〜ＳＷ２６５…スイッチ回路、ＤＥ１〜ＤＥ２６５…デコード回路、ＳＲ５７〜ＳＲ２６５…シフトレジスタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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