(57)【特許請求の範囲】
【請求項１】
入力された制御信号に応じた周波数の第２クロック信号を生成して出力する発振回路に対して、該周波数の制御を行う発振周波数制御回路において、
外部から入力された所定の第１クロック信号の周波数と前記第２クロック信号の周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
該周波数差検出回路部の出力信号に応じて、前記第２クロック信号の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、前記発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
を備えることを特徴とする発振周波数制御回路。
【請求項２】
前記周波数差検出回路部は、
前記第２クロック信号を、設定された第１分周比で分周して第１分周クロック信号を生成し出力する第１分周回路と、
前記第２クロック信号を、設定された第２分周比で分周して第２分周クロック信号を生成し出力する第２分周回路と、
前記第１クロック信号と前記第１分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
前記第１クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
を備え、
前記周波数制御回路部は、前記第１周波数比較回路と前記第２周波数比較回路の各出力信号に応じて、前記第２クロック信号の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、前記発振回路に対して、前記第２クロック信号の周波数制御を行うことを特徴とする請求項１記載の発振周波数制御回路。
【請求項３】
前記周波数制御回路部は、前記発振回路に対して、前記第１周波数比較回路の出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すと、前記第２周波数比較回路の出力信号が、前記第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すまで前記第２クロック信号の周波数を上昇させ、前記第２周波数比較回路の出力信号が、前記第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すと、前記第１周波数比較回路の出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すまで前記第２クロック信号の周波数を低下させることを特徴とする請求項２記載の発振周波数制御回路。
【請求項４】
前記周波数制御回路部は、
セット入力端に前記第１周波数比較回路の出力信号が入力され、リセット入力端に前記第２周波数比較回路の出力信号が入力された第１ラッチ回路と、
セット入力端に前記第２周波数比較回路の出力信号が入力され、リセット入力端に前記第１周波数比較回路の出力信号が入力された第２ラッチ回路と、
を備え、
前記第１ラッチ回路及び第２ラッチ回路は、各出力信号を前記発振回路にそれぞれ出力し、前記発振回路に対して、前記第２クロック信号の周波数制御を行うことを特徴とする請求項２又は３記載の発振周波数制御回路。
【請求項５】
前記第１分周クロック信号の周波数は、前記第２クロック信号の下限周波数を示し、前記第２分周クロック信号の周波数は、前記第２クロック信号の上限周波数を示すことを特徴とする請求項２、３又は４記載の発振周波数制御回路。
【請求項６】
前記第１分周回路及び第２分周回路は、対応して入力された信号が示す分周比で分周を行うこと特徴とする請求項２、３、４又は５記載の発振周波数制御回路。
【請求項７】
前記周波数差検出回路部は、
前記第２周波数比較回路の出力信号に応じて、所定の範囲の各数値からランダムに１つの数値を選択して出力する乱数生成回路と、
該乱数生成回路から出力された数値と所定の第１数値を加算して前記第１分周回路に出力する第１加算回路と、
前記乱数生成回路から出力された数値と所定の第２数値を加算して前記第２分周回路に出力する第２加算回路と、
を備え、
前記第１分周回路は、前記第１加算回路から入力された数値に応じた分周比で分周を行うと共に、前記第２分周回路は、前記第２加算回路から入力された数値に応じた分周比で分周を行うことを特徴とする請求項６記載の発振周波数制御回路。
【請求項８】
前記乱数生成回路は、前記第２周波数比較回路からの出力信号が、第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すと、所定の範囲の各数値からランダムに１つの数値を選択して出力することを特徴とする請求項７記載の発振周波数制御回路。
【請求項９】
前記周波数差検出回路部は、
前記第１周波数比較回路の出力信号に応じて、所定の範囲の各数値からランダムに１つの数値を選択して出力する乱数生成回路と、
該乱数生成回路から出力された数値と所定の第１数値を加算して前記第１分周回路に出力する第１加算回路と、
前記乱数生成回路から出力された数値と所定の第２数値を加算して前記第２分周回路に出力する第２加算回路と、
を備え、
前記第１分周回路は、前記第１加算回路から入力された数値に応じた分周比で分周を行うと共に、前記第２分周回路は、前記第２加算回路から入力された数値に応じた分周比で分周を行うことを特徴とする請求項６記載の発振周波数制御回路。
【請求項１０】
前記乱数生成回路は、前記第１周波数比較回路からの出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すと、所定の範囲の各数値からランダムに１つの数値を選択して出力することを特徴とする請求項９記載の発振周波数制御回路。
【請求項１１】
前記第１数値及び第２数値は、前記第１分周クロック信号と第２分周クロック信号との周波数差が一定になるような数値にそれぞれ設定されることを特徴とする請求項７、８、９又は１０記載の発振周波数制御回路。
【請求項１２】
前記周波数差検出回路部は、少なくとも通電時においては常時前記第１クロック信号が入力されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の発振周波数制御回路。
【請求項１３】
スイッチング電源回路からなるＤＣ−ＤＣコンバータにおいて、
入力された制御信号に応じた周波数の第２クロック信号を生成して出力する発振回路と、
該発振回路からの第２クロック信号に基づいて、前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行い、入力された電圧を所定の定電圧に変換して出力する制御回路と、
前記発振回路に対して、前記第２クロック信号の周波数制御を行う前記請求項１から１２のいずれかに記載の発振周波数制御回路と、
を備えること特徴とするＤＣ−ＤＣコンバータ。
【請求項１４】
前記スイッチング電源回路は、無線用送信回路、無線用受信回路又は無線用送受信回路に電源供給を行うことを特徴とする請求項１３記載のＤＣ−ＤＣコンバータ。
【請求項１５】
無線用送信回路、無線用受信回路又は無線用送受信回路と、前記請求項１３又は１４記載のスイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路の発振周波数制御回路に関し、特に無線用送受信回路と同一半導体装置に搭載されるＤＣ−ＤＣコンバータの発振回路の発振周波数制御回路に関する。
【背景技術】
【０００２】
電子機器の省電力化を進めるため、電源回路には高効率化が図れるスイッチングレギュレータが使用されるようになった。しかし、スイッチングレギュレータはスイッチング素子をオン／オフする際に大きなスイッチングノイズが発生し、該ノイズは、スイッチング周波数だけではなく、該スイッチング周波数の整数倍の周波数である高調波にも発生していた。このようなことから、スイッチングレギュレータと無線用送受信回路とを同一半導体に集積すると、スイッチングレギュレータのスイッチングノイズが無線用送受信回路で使用する周波数に対して悪影響を与えるという問題が発生していた。
【０００３】
図６〜図８は、従来のＤＣ−ＤＣコンバータにおけるスイッチングトランジスタ駆動用クロック信号生成回路の構成例を示した図である（例えば、特許文献１及び２参照。）。
まず、図６の動作について説明する。
基準発振回路１５５には発振子１５６が接続され、基準発振回路１５５は発振子１５６に基づいて一定周波数の発振信号ＦＴを生成する。分周器１５７は発振信号ＦＴを分周して信号ＣＣを生成し、位相比較器１５８に出力する。位相比較器１５８は、信号ＣＣと、分周部１６４から出力される分周信号ＣＤの位相を比較し、周波数誤差信号ＥＦＣを生成する。周波数誤差信号ＥＦＣは、低域フィルタ１５９を介してＮＰＮ型トランジスタ１６０のベースに供給されている。
【０００４】
発振部１６１は、ＣＲ発振回路で構成され、発振信号Ｆｓを出力する。発振信号Ｆｓの周波数は、抵抗器１６２とコンデンサ１６３によって設定され、抵抗器１６２にはトランジスタ１６０が並列に接続されており、トランジスタ１６０によって抵抗器１６２の端子間の抵抗値を変化させ、発振信号Ｆｓの周波数を変化させるようにしている。発振信号Ｆｓは、分周部１６４、及び図示しないＤＣ−ＤＣコンバータにおけるスイッチングトランジスタの動作制御を行うＤＣ−ＤＣ制御回路に供給される。分周部１６４は、発振信号Ｆｓを所定の分周比で分周し、該所定の分周比は、図示しないラジオ放送を受信するチューナ部の選局用マイコンから出力される分周制御信号ＢＣによって設定される。
【０００５】
今、分周器１５７は、発振信号ＦＴを分周して５ｋＨｚの信号ＣＣを生成する。また、分周部１６４は、発振信号Ｆｓを１／２０に分周して分周信号ＣＤを生成し出力する。位相比較器１５８は、信号ＣＣと分周信号ＣＤを比較し、該各信号が同じ周波数になるように周波数誤差信号ＥＦＣを生成してトランジスタ１６０に供給することから、発振部１６１で生成される発振信号Ｆｓの周波数は１００ｋＨｚとなる。前記ＤＣ−ＤＣ制御回路では、発振信号Ｆｓに基づいてスイッチングトランジスタをスイッチングするため、１００ｋＨｚとその整数倍の高調波にノイズ成分が発生する。
【０００６】
ここで、図示しないチューナ部を動作させて、例えば９９９ｋＨｚの放送電波を受信する場合、分周制御信号ＢＣによって、分周部１６４の分周比を２１に設定する。このようにすると、発振信号Ｆｓは、１／２１に分周されて分周信号ＣＤは約４.７６ｋＨｚになる。位相比較器１５８は分周信号ＣＤが５ｋＨｚになるように、発振信号Ｆｓの周波数を高くする周波数誤差信号ＥＦＣを出力する。すなわち、１／２１の分周で５ｋＨｚの分周信号ＣＤが得られるように、発振信号Ｆｓの周波数は１０５ｋＨｚまで上昇する。前記スイッチングトランジスタは、１０５ｋＨｚの発振信号Ｆｓに基づいて駆動されるため、スイッチングノイズは、受信する放送電波の受信帯域や中間周波数信号の周波数とは異なり、受信障害を防止することができる。
【０００７】
次に、図７の動作について説明する。
位相比較器１６５には、図示しないチューナ部で生成された所定の周波数の基準信号ＣＢと、分周部１６４から出力される分周信号ＣＤが入力されている。位相比較器１６５は、基準信号ＣＢと分周信号ＣＤを比較して周波数誤差信号ＥＦＥを生成し、低域フィルタ１５９を介してトランジスタ１６０に供給している。  ここで、分周部１６４の分周比を１２に設定し、チューナ部で受信される放送電波の局間周波数を９ｋＨｚとすると、該９ｋＨｚを基準信号ＣＢの周波数として位相比較器１６５に入力する。
【０００８】
位相比較器１６５は、基準信号ＣＢと分周信号ＣＤの周波数が一致するように周波数誤差信号ＥＦＥを生成するため、発振部１６１で生成される発振信号Ｆｓの周波数は１０８ｋＨｚになる。このとき、１０８０ｋＨｚの放送電波を受信しようとすると、発振信号Ｆｓの周波数１０８ｋＨｚの１０倍の周波数を有するスイッチングノイズの高調波成分と受信する放送電波の周波数が等しくなるため、スイッチングノイズの影響を受けてしまう。そこで、分周制御信号ＢＣによって、分周部１６４の分周比を１３に変更する。このようにすると、発振信号Ｆｓの周波数は１１７ｋＨｚに変更されるため、スイッチングノイズの高調波成分は受信する放送電波の受信帯域から外れ、受信障害の発生を防止することができる。
【０００９】
次に、図８の動作について簡単に説明する。
発振回路１６６には発振子１６７が接続されている。発振回路１６６は、該発振子１６７に基づいて、一定の周波数の発振信号Ｆｕを生成し分周器１６８に出力する。分周器１６８は発振信号Ｆｕを分周して発振信号Ｆｓを生成し出力する。発振信号Ｆｓは、図示しない前記ＤＣ−ＤＣ制御回路に供給されスイッチングトランジスタを駆動するために使用される。
また、分周器１６８には分周制御部１６９が接続されており、分周制御部１６９は、分周器１６８の分周比を所定時間間隔で連続して切り換えたり、非連続的に切り換えたりするための分周制御信号ＢＤを生成する。
【００１０】
分周器１６８は分周制御信号ＢＤにより、分周比が所定時間間隔で連続的に、又は非連続的に切り換えられることから、発振信号Ｆｓの周波数も所定時間間隔で切り換えられることになる。
このように、スイッチング信号である発振信号Ｆｓの周波数が連続的、あるいは非連続的に可変されるため、スイッチングよって生じるノイズの基本周波数成分及び高調波周波数成分が分散される。このため、所定の周波数における単位時間当たりのノイズ量を軽減することができ、発生するノイズの影響を実用上問題のないレベルに軽減することができる。
【特許文献１】特開平９−２６６４２５号公報
【特許文献２】特開平９−２６６４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図６及び図７では、分周部１６４の分周比を設定するためにマイコン等の特別な制御回路が必要であり、このような制御回路を持たないシステムでは利用することができないという問題があった。
また、図８の場合は、発振信号Ｆｕを、所定の時間ごとに分周比を変化させた分周器１６８で分周した発振信号Ｆｓをスイッチング信号として使用しているため、発振信号Ｆｓの周波数は離散的な周波数となってしまう。また、発振信号Ｆｓの周波数は、所定の時間に同じ周波数を維持することになる。このため、チューナ部の周波数が発振信号Ｆｓの周波数の基本周波数もしく高調波周波数と一致した場合は、所定の時間ノイズの影響を受けるという問題があった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、マイコン等の特別な制御回路が不要で、しかも無線送受信回路で使用する周波数に関係なく、スイッチングノイズの影響を無視できるレベルまでスイッチングノイズを軽減することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係る発振周波数制御回路は、入力された制御信号に応じた周波数の第２クロック信号を生成して出力する発振回路に対して、該周波数の制御を行う発振周波数制御回路において、
外部から入力された所定の第１クロック信号の周波数と前記第２クロック信号の周波数との差の検出を行い、該検出結果を示す信号を生成して出力する周波数差検出回路部と、
該周波数差検出回路部の出力信号に応じて、前記第２クロック信号の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、前記発振回路に対して、前記第２クロック信号の周波数制御を行う周波数制御回路部と、
を備えるものである。
【００１４】
具体的には、前記周波数差検出回路部は、
前記第２クロック信号を、設定された第１分周比で分周して第１分周クロック信号を生成し出力する第１分周回路と、
前記第２クロック信号を、設定された第２分周比で分周して第２分周クロック信号を生成し出力する第２分周回路と、
前記第１クロック信号と前記第１分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第１周波数比較回路と、
前記第１クロック信号と前記第２分周クロック信号との周波数を比較し、該比較結果を示す信号を生成して出力する第２周波数比較回路と、
を備え、
前記周波数制御回路部は、前記第１周波数比較回路と前記第２周波数比較回路の各出力信号に応じて、前記第２クロック信号の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、前記発振回路に対して、前記第２クロック信号の周波数制御を行うようにした。
【００１５】
この場合、前記周波数制御回路部は、前記発振回路に対して、前記第１周波数比較回路の出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すと、前記第２周波数比較回路の出力信号が、前記第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すまで前記第２クロック信号の周波数を上昇させ、前記第２周波数比較回路の出力信号が、前記第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すと、前記第１周波数比較回路の出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すまで前記第２クロック信号の周波数を低下させるようにした。
【００１６】
また、前記周波数制御回路部は、
セット入力端に前記第１周波数比較回路の出力信号が入力され、リセット入力端に前記第２周波数比較回路の出力信号が入力された第１ラッチ回路と、
セット入力端に前記第２周波数比較回路の出力信号が入力され、リセット入力端に前記第１周波数比較回路の出力信号が入力された第２ラッチ回路と、
を備え、
前記第１ラッチ回路及び第２ラッチ回路は、各出力信号を前記発振回路にそれぞれ出力し、前記発振回路に対して、前記第２クロック信号の周波数制御を行うようにした。
【００１７】
また、前記第１分周クロック信号の周波数は、前記第２クロック信号の下限周波数を示し、前記第２分周クロック信号の周波数は、前記第２クロック信号の上限周波数を示すものである。
【００１８】
また、前記第１分周回路及び第２分周回路は、対応して入力された信号が示す分周比で分周を行うようにしてもよい。
【００１９】
また、前記周波数差検出回路部は、
前記第２周波数比較回路の出力信号に応じて、所定の範囲の各数値からランダムに１つの数値を選択して出力する乱数生成回路と、
該乱数生成回路から出力された数値と所定の第１数値を加算して前記第１分周回路に出力する第１加算回路と、
前記乱数生成回路から出力された数値と所定の第２数値を加算して前記第２分周回路に出力する第２加算回路と、
を備え、
前記第１分周回路は、前記第１加算回路から入力された数値に応じた分周比で分周を行うと共に、前記第２分周回路は、前記第２加算回路から入力された数値に応じた分周比で分周を行うようにした。
【００２０】
この場合、前記乱数生成回路は、前記第２周波数比較回路からの出力信号が、第２分周クロック信号の周波数が前記第１クロック信号の周波数よりも高いことを示すと、所定の範囲の各数値からランダムに１つの数値を選択して出力するようにした。
【００２１】
また、前記周波数差検出回路部は、
前記第１周波数比較回路の出力信号に応じて、所定の範囲の各数値からランダムに１つの数値を選択して出力する乱数生成回路と、
該乱数生成回路から出力された数値と所定の第１数値を加算して前記第１分周回路に出力する第１加算回路と、
前記乱数生成回路から出力された数値と所定の第２数値を加算して前記第２分周回路に出力する第２加算回路と、
を備え、
前記第１分周回路は、前記第１加算回路から入力された数値に応じた分周比で分周を行うと共に、前記第２分周回路は、前記第２加算回路から入力された数値に応じた分周比で分周を行うようにしてもよい。
【００２２】
この場合、前記乱数生成回路は、前記第１周波数比較回路からの出力信号が、前記第１分周クロック信号の周波数が前記第１クロック信号の周波数未満であることを示すと、所定の範囲の各数値からランダムに１つの数値を選択して出力するようにした。
【００２３】
また、前記第１数値及び第２数値は、前記第１分周クロック信号と第２分周クロック信号との周波数差が一定になるような数値にそれぞれ設定されるようにしてもよい。
【００２４】
また、前記周波数差検出回路部は、少なくとも通電時においては常時前記第１クロック信号が入力されるようにした。
【００２５】
また、この発明に係るＤＣ−ＤＣコンバータは、スイッチング電源回路からなるＤＣ−ＤＣコンバータにおいて、
入力された制御信号に応じた周波数の第２クロック信号を生成して出力する発振回路と、
該発振回路からの第２クロック信号に基づいて、前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行い、入力された電圧を所定の定電圧に変換して出力する制御回路と、
前記発振回路に対して、前記第２クロック信号の周波数制御を行う前記請求項１から１３のいずれかに記載の発振周波数制御回路と、
を備えるものである。
【００２６】
具体的には、前記スイッチング電源回路は、無線用送信回路、無線用受信回路又は無線用送受信回路に電源供給を行うようにした。
【００２７】
また、この発明に係る半導体装置は、無線用送信回路、無線用受信回路又は無線用送受信回路と、前記請求項１４又は１５記載のスイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えたものである。
【発明の効果】
【００２８】
本発明の発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置によれば、ＤＣ−ＤＣコンバータのスイッチング周波数を、所定の下限周波数から所定の上限周波数までを往復させ、しかも周波数を連続してスイープするようにしたことから、スイッチングノイズを広い周波数範囲に連続的に分散させることができる。このため、マイコン等の特別な制御回路を使用することなく、スイッチング周波数が無線送受信回路で使用される特定の周波数に影響を与える周波数になっている時間を瞬時にすることができ、スイッチングノイズを実用上問題のないレベルまで大幅に軽減させることができる。
【００２９】
また、前記下限周波数と前記上限周波数との差を一定に保ちながら、スイープする周波数範囲をランダムに変更するようにしたことから、ノイズのピークエネルギーも分散させることができ、更に前記スイッチングノイズを軽減させることができる。
【発明を実施するための最良の形態】
【００３０】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における発振周波数制御回路を使用したＤＣ−ＤＣコンバータの例を示したブロック図である。
図１において、スイッチングレギュレータ等のＤＣ−ＤＣコンバータ１は、入力された入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄとして出力するものであり、第２クロック信号ＣＬＫＢを生成する発振回路２と、第２クロック信号ＣＬＫＢが入力される制御回路３と、発振回路２の発振周波数を制御する発振周波数制御回路４とを備えている。
発振周波数制御回路４には、基準クロック信号をなす所定の第１クロック信号ＣＬＫＡが外部から入力され、発振回路２から出力された第２クロック信号ＣＬＫＢは、制御回路３に入力され、制御回路３内の図示しないスイッチ素子のオン／オフ制御に使用され、制御回路３は、入力された第２クロック信号ＣＬＫＢを用いて、入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄを生成する。
【００３１】
図２は、本発明の第１の実施の形態における発振周波数制御回路の回路構成例を示したブロック図であり、図１の発振周波数制御回路４の構成例を示したブロック図である。
図２において、発振周波数制御回路４は、アップ／ダウン制御回路１１、第１周波数比較回路１２、第２周波数比較回路１３、第１分周回路１４及び第２分周回路１５で構成されている。なお、アップ／ダウン制御回路１１は周波数制御回路部を、第１周波数比較回路１２、第２周波数比較回路１３、第１分周回路１４及び第２分周回路１５は周波数差検出回路部をそれぞれなす。
【００３２】
第１分周回路１４には第２クロック信号ＣＬＫＢが入力されており、第１分周回路１４は、入力された第２クロック信号ＣＬＫＢを１／４６に分周して第１分周クロック信号ＣＬＫＢ１を生成して出力する。また、第２分周回路１５には第２クロック信号ＣＬＫＢが入力されており、第２分周回路１５は、入力された第２クロック信号ＣＬＫＢを１／７６に分周して第２分周クロック信号ＣＬＫＢ２を生成して出力する。第１周波数比較回路１２には、第１クロック信号ＣＬＫＡと第１分周クロック信号ＣＬＫＢ１がそれぞれ入力されており、第１周波数比較回路１２は、第１クロック信号ＣＬＫＡと第１分周クロック信号ＣＬＫＢ１の周波数の比較を行い、該比較結果を示すアップ信号ＵＰを生成してアップ／ダウン制御回路１１に出力する。例えば、第１周波数比較回路１２は、入力端Ｂに入力されている第１分周クロック信号ＣＬＫＢ１の周波数が入力端Ａに入力されている第１クロック信号ＣＬＫＡの周波数よりも低い場合、ハイレベルのアップ信号ＵＰを出力し、第１分周クロック信号ＣＬＫＢ１の周波数が第１クロック信号ＣＬＫＡの周波数以上である場合は、ローレベルのアップ信号ＵＰを出力する。
【００３３】
また、第２周波数比較回路１３には、第１クロック信号ＣＬＫＡと第２分周クロック信号ＣＬＫＢ２がそれぞれ入力されており、第２周波数比較回路１３は、第１クロック信号ＣＬＫＡと第２分周クロック信号ＣＬＫＢ２の周波数の比較を行い、該比較結果を示すダウン信号ＤＯＷＮを生成してアップ／ダウン制御回路１１に出力する。例えば、第２周波数比較回路１３は、入力端Ｂに入力されている第２分周クロック信号ＣＬＫＢ２の周波数が入力端Ａに入力されている第１クロック信号ＣＬＫＡの周波数よりも高い場合、ハイレベルのダウン信号ＤＯＷＮを出力し、第２分周クロック信号ＣＬＫＢ２の周波数が第１クロック信号ＣＬＫＡの周波数以下である場合は、ローレベルのダウン信号ＤＯＷＮを出力する。
【００３４】
アップ／ダウン制御回路１１は、第１ラッチ回路２１と第２ラッチ回路２２で構成され、第１ラッチ回路２１のセット入力端Ｓにはアップ信号ＵＰが入力され、リセット入力端Ｒにはダウン信号ＤＯＷＮが入力されている。また、第１ラッチ回路２１の出力端からはアップ制御信号ＵＰｃが発振回路２の入力端ＵＰｉに出力されている。また、第２ラッチ回路２２のセット入力端Ｓにはダウン信号ＤＯＷＮが入力され、リセット入力端Ｒにはアップ信号ＵＰが入力されている。また、第２ラッチ回路２２の出力端からはダウン制御信号ＤＯＷＮｃが発振回路２の入力端ＤＯＷＮｉに出力されている。
【００３５】
第１ラッチ回路２１と第２ラッチ回路２２の動作は同じであり、第１ラッチ回路２１及び第２ラッチ回路２２において、セット入力端Ｓがハイレベルになるとハイレベルの信号を出力し、セット入力端Ｓがローレベルに戻ってもハイレベルの信号を出力する。また、第１ラッチ回路２１及び第２ラッチ回路２２において、リセット入力端Ｒがハイレベルになるとローレベルの信号を出力し、リセット入力端Ｒがローレベルに戻ってもローレベルの信号を出力する。
発振回路２は、アップ制御信号ＵＰｃがハイレベルである間は、現在出力している第２クロック信号ＣＬＫＢの周波数を上げるように動作し、ダウン制御信号ＤＯＷＮｃがハイレベルである間は、現在出力している第２クロック信号ＣＬＫＢの周波数を下げるように動作する。
【００３６】
このように、アップ／ダウン制御回路１１は、発振回路２に対して、アップ信号ＵＰがハイレベルになると、ダウン信号ＤＯＷＮがハイレベルになるまで第２クロック信号ＣＬＫＢの周波数を上昇させ、ダウン信号ＤＯＷＮがハイレベルになると、アップ信号ＵＰがハイレベルになるまで第２クロック信号ＣＬＫＢの周波数を低下させる。すなわち、アップ／ダウン制御回路１１は、発振回路２に対して、アップ信号ＵＰが、第１分周クロック信号ＣＬＫＢ１の周波数が第１クロック信号ＣＬＫＡの周波数未満であることを示すと、ダウン信号ＤＯＷＮが、第２分周クロック信号ＣＬＫＢ２の周波数が第１クロック信号ＣＬＫＡの周波数よりも高いことを示すまで第２クロック信号ＣＬＫＢの周波数を上昇させ、ダウン信号ＤＯＷＮが、第２分周クロック信号ＣＬＫＢの周波数が第１クロック信号ＣＬＫＡの周波数よりも高いことを示すと、アップ信号ＵＰが、第１分周クロック信号ＣＬＫＢ１の周波数が第１クロック信号ＣＬＫＡの周波数未満であることを示すまで第２クロック信号ＣＬＫＢの周波数を低下させる。
【００３７】
図３は、図２におけるアップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図であり、図３では、第１クロック信号ＣＬＫＡの周波数が３２.７６８ｋＨｚである場合を例にして示している。
第１分周回路１４の分周比が１／４６であることから、第１分周クロック信号ＣＬＫＢ１が第１クロック信号ＣＬＫＡの周波数（３２.７６８ｋＨｚ）と等しくなる第２クロック信号ＣＬＫＢの周波数は約１.５ＭＨｚである。すなわちアップ信号ＵＰは、例えば第２クロック信号ＣＬＫＢの周波数が１.５ＭＨｚ未満のときにハイレベルになり、１.５ＭＨｚ以上のときにローレベルになる。
【００３８】
同様に、第２分周回路１５の分周比が１／７６であることから、第２分周クロック信号ＣＬＫＢ２が第１クロック信号ＣＬＫＡの周波数（３２.７６８ｋＨｚ）と等しくなる第２クロック信号ＣＬＫＢの周波数は約２.５ＭＨｚである。すなわちダウン信号ＤＯＷＮは、例えば第２クロック信号ＣＬＫＢの周波数が２.５ＭＨｚ以下のときにローレベルになり、２.５ＭＨｚを超えるとハイレベルになる。
このような構成において、第２クロック信号ＣＬＫＢの周波数が１.５ＭＨｚより低いとする。前記のように、この状態ではアップ信号ＵＰはハイレベルであり、ダウン信号ＤＯＷＮはローレベルであることから、第１ラッチ回路２１はセットされアップ制御信号ＵＰｃはハイレベルになる。また、第２ラッチ回路２２はリセットされ、ダウン制御信号ＤＯＷＮｃはローレベルになる。
【００３９】
アップ制御信号ＵＰｃがハイレベルであることから、発振回路２から出力される第２クロック信号ＣＬＫＢの周波数は上昇する。該周波数が１.５ＭＨｚを超えると、アップ信号ＵＰはローレベルになるが、ダウン信号ＤＯＷＮがハイレベルになるまでは第１ラッチ回路２１はリセットされないため、アップ制御信号ＵＰｃはハイレベルを維持する。この結果、第２クロック信号ＣＬＫＢの周波数は更に上昇する。
第２クロック信号ＣＬＫＢの周波数が２.５ＭＨｚを超えると、ダウン信号ＤＯＷＮがハイレベルになるため、第１ラッチ回路２１はリセットされてアップ制御信号ＵＰｃがローレベルになると共に、第２ラッチ回路２２はセットされてダウン制御信号ＤＯＷＮｃがハイレベルになり、第２クロック信号ＣＬＫＢの周波数は上昇から下降に転じる。第２クロック信号ＣＬＫＢの周波数が２.５ＭＨｚ以下になっても、第２ラッチ回路２２から出力されるダウン制御信号ＤＯＷＮｃはハイレベルを維持するため、第２クロック信号ＣＬＫＢの周波数は低下し続ける。
【００４０】
第２クロック信号ＣＬＫＢの周波数が再び１.５ＭＨｚ未満になると、アップ信号ＵＰはハイレベルになるため、第１ラッチ回路２１はセットされてアップ制御信号ＵＰｃはハイレベルになると共に、第２ラッチ回路２２はリセットされてダウン制御信号ＤＯＷＮｃはローレベルになるため、第２クロック信号ＣＬＫＢの周波数は再び上昇する。
このような動作を繰り返すことにより、第２クロック信号ＣＬＫＢの周波数は１.５ＭＨｚから２.５ＭＨｚの間を連続的に往復するようになることから、スイッチングレギュレータのスイッチング周波数によって生ずるスイッチングノイズは広い周波数範囲に連続的に分散される。このため、ＤＣ−ＤＣコンバータ１で使用する第２クロック信号ＣＬＫＢの周波数が無線送受信回路で使用される特定の周波数に影響を与える周波数になっている時間は瞬時であり、前記スイッチングノイズを実用上問題のないレベルまで大幅に低減させることができる。
【００４１】
なお、前記第１の実施の形態では、第１分周回路１４の分周比１／ｎを１／４６に、第２分周回路１５の分周比１／ｍを１／７６にそれぞれ設定したが、これは一例であり、本発明は前記分周比の値に限定するものではなく、第１分周回路１４及び第２分周回路１５の各分周比を自由に設定するようにすればよい。
また、前記第１の実施の形態では、基準周波数をなす第１クロック信号ＣＬＫＡの周波数を３２.７６８ｋＨｚにした場合を例にして説明したが、本発明は、このような周波数の値に限定するものではない。多くの電子機器はリアルタイムクロック（ＲＴＣ）と呼ばれる時計機能を備えた回路を内蔵している。該ＲＴＣは電子機器の電源オン時、又は電源オフ時においても計時用に正確なクロック信号を生成している。該クロック信号の周波数は、大きさ、コスト、消費電流の観点から３２.７６８ｋＨｚが多く用いられており、前記第１の実施の形態では、該クロック信号を基準クロック信号として使用している。また、第１クロック信号ＣＬＫＡは、少なくともＤＣ−ＤＣコンバータ１の通電時においては常時入力されるものとする。
【００４２】
第２の実施の形態．
前記第１の実施の形態では、無線送受信回路で使用される特定の周波数に対するノイズを実用上問題のないレベルまで大幅に低減させることができるが、第１分周回路１４及び第２分周回路１５の各分周比が固定であるため、ノイズのピークエネルギーが、中心の２ＭＨｚで若干大きくなる。このことから、第１分周回路１４及び第２分周回路１５の各分周比を変更できるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における発振周波数制御回路の回路構成例を示したブロック図であり、図４では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。なお、図４の発振周波数制御回路を使用したＤＣ−ＤＣコンバータは、発振周波数制御回路の符号を変える以外は図１と同様であるのでその説明を省略する。
【００４３】
図４における図２との相違点は、第１加算回路３１、第２加算回路３２及び乱数発生回路３３を追加して第１分周回路１４及び第２分周回路１５の各分周比を変更できるようにしたことにあり、これに伴って、図２の発振周波数制御回路４を発振周波数制御回路４ａにした。
図４において、発振周波数制御回路４ａは、アップ／ダウン制御回路１１、第１周波数比較回路１２、第２周波数比較回路１３、第１分周回路１４、第２分周回路１５、第１加算回路３１、第２加算回路３２及び乱数発生回路３３で構成されている。なお、第１周波数比較回路１２、第２周波数比較回路１３、第１分周回路１４、第２分周回路１５、第１加算回路３１、第２加算回路３２及び乱数生成回路３３は周波数差検出回路部をなす。
【００４４】
乱数発生回路３３の入力端ＣＫにはダウン信号ＤＯＷＮが入力されており、乱数発生回路３３は、ダウン信号ＤＯＷＮがローレベルからハイレベルに変化した時点で１〜１５までの乱数を生成し、該生成した数の任意の１つの数値データＲＮＤを第１加算回路３１及び第２加算回路３２の各一方の入力端にそれぞれ出力する。第１加算回路３１の他方の入力端には例えば数値データ“３８”が入力され、第２加算回路３２の他方の入力端には例えば数値データ“６８”が入力されている。第１加算回路３１は、乱数発生回路３３から出力された１〜１５までの任意の１つの数値を示す数値データＲＮＤと数値データ“３８”を加算した数ｎのデータを第１分周回路１４に出力し、第１分周回路１４は、分周比を１／ｎに設定される。同様に、第２加算回路３２は、乱数発生回路３３から出力された１〜１５までの任意の１つの数値を示す数値データＲＮＤと数値データ“６８”を加算した数ｍのデータを第２分周回路１５に出力し、第２分周回路１５は、分周比を１／ｍに設定される。
【００４５】
すなわち、乱数発生回路３３から数値データＲＮＤとして“１”を示すデータが出力されると、第１分周回路１４の分周比は１／３９に設定されると共に、第２分周回路１５の分周比は１／６９に設定される。以下、第１クロック信号ＣＬＫＡの周波数が３２.７６８ｋＨｚであるとして説明すると、このときの第２クロック信号ＣＬＫＢの周波数の下限値は約１.３ＭＨｚとなり、その上限値は約２.３ＭＨｚとなる。また、乱数発生回路３３から数値データＲＮＤとして“１５”を示すデータが出力されると、第１分周回路１４の分周比は１／５３に、第２分周回路１５の分周比は１／８３にそれぞれ設定される。このときの第２クロック信号ＣＬＫＢの周波数の下限値は約１.７ＭＨｚとなり、その上限値は約２.７ＭＨｚとなる。
【００４６】
このように、乱数発生回路３３から出力された数に関係なく、第２クロック信号ＣＬＫＢの上限周波数と下限周波数との差は約１ＭＨｚと一定であり、また、第１分周回路１４と第２分周回路１５の各分周比の差も３０で一定になる。
図５は、図４におけるアップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図である。
図５において、乱数発生回路３３から“１”を示す数値データＲＮＤが出力されると、アップ信号ＵＰは、第２クロック信号ＣＬＫＢの周波数が約１.３ＭＨｚ未満であるときはハイレベルになり、約１.３ＭＨｚ以上であるときはローレベルになる。また、ダウン信号ＤＯＷＮは、第２クロック信号ＣＬＫＢの周波数が約２.３ＭＨｚ以下であるときはローレベルになり、約２.３ＭＨｚを超えるとハイレベルになる。
【００４７】
また、乱数発生回路３３から“１５”を示す数値データＲＮＤが出力されると、アップ信号ＵＰは、第２クロック信号ＣＬＫＢの周波数が約１.７ＭＨｚ未満であるときはハイレベルになり、約１.７ＭＨｚ以上であるときはローレベルになる。また、ダウン信号ＤＯＷＮは、第２クロック信号ＣＬＫＢの周波数が約２.７ＭＨｚ以下であるときはローレベルになり、約２.７ＭＨｚを超えるとハイレベルになる。
周波数制御回路４ａでは、第１分周回路１４及び第２分周回路１５の各分周比は固定の数値データに同じ乱数の数値データを加えているため、分周比を示すｍとｎの差は一定であることから、第２クロック信号ＣＬＫＢの上限周波数と下限周波数の差も一定の値に保たれている。
【００４８】
このように、第２クロック信号ＣＬＫＢの周波数の下限値と上限値は、乱数発生回路３３から出力される１〜１５の数値データＲＮＤと、第１加算回路３１及び第２加算回路３２にそれぞれ入力されている固定の数値データとで決定され、第２クロック信号ＣＬＫＢの周波数の上限値と下限値の差も一定であるようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、第２クロック信号ＣＬＫＢの周波数の下限値と上限値との中心周波数も乱数で移動するため、ピークエネルギーを分散させることができる。
【００４９】
なお、前記第２の実施の形態では、ダウン信号ＤＯＷＮがハイレベルになると第１分周回路１４及び第２分周回路１５の各分周比を変えるようにしたが、アップ信号ＵＰがハイレベルになると該各分周比を変えるようにしてもよい。この場合、乱数生成回路３３の入力端ＣＫにはアップ信号ＵＰが入力される。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態における発振周波数制御回路を使用したＤＣ−ＤＣコンバータの例を示したブロック図である。
【図２】本発明の第１の実施の形態における発振周波数制御回路の回路構成例を示したブロック図である。
【図３】図２におけるアップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図である。
【図４】本発明の第２の実施の形態における発振周波数制御回路の回路構成例を示したブロック図である。
【図５】図４におけるアップ信号ＵＰとダウン信号ＤＯＷＮの例を示した図である。
【図６】従来のＤＣ−ＤＣコンバータにおけるスイッチングトランジスタ駆動用クロック信号生成回路の構成例を示した図である。
【図７】従来のＤＣ−ＤＣコンバータにおけるスイッチングトランジスタ駆動用クロック信号生成回路の他の構成例を示した図である。
【図８】従来のＤＣ−ＤＣコンバータにおけるスイッチングトランジスタ駆動用クロック信号生成回路の他の構成例を示した図である。
【符号の説明】
【００５１】
１  ＤＣ−ＤＣコンバータ
２  発振回路
３  制御回路
４，４ａ  周波数制御回路
１１  アップ／ダウン制御回路
１２  第１周波数比較回路
１３  第２周波数比較回路
１４  第１分周回路
１５  第２分周回路
２１  第１ラッチ回路
２２  第２ラッチ回路
３１  第１加算回路
３２  第２加算回路
３３  乱数生成回路
【図１】
0004628434.tif 000002
【図２】
0004628434.tif 000003
【図３】
0004628434.tif 000004
【図４】
0004628434.tif 000005
【図５】
0004628434.tif 000006
【図６】
0004628434.tif 000007
【図７】
0004628434.tif 000008
【図８】
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