(57)【特許請求の範囲】
【請求項１】
平坦な同一の絶縁性基板上に形成されて、チャネル領域及びソース・ドレイン領域が半導体薄膜からなり、前記チャネル領域の半導体薄膜の膜面の主たる結晶面配向が異なるＮ導電型薄膜トランジスタとＰ導電型薄膜トランジスタとで構成した相補型ＭＯＳの薄膜半導体装置の製造方法であって、
最大面積を持つ平坦面の結晶面配向が［１００］の第１チップ状単結晶シリコン片と、最大面積をもつ平坦面の結晶面配向が［１１０］の第２チップ状単結晶シリコン片を用意し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を前記絶縁性基板の表面にマスクを用いて選択的に散布し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を覆って非晶質あるいは多結晶半導体膜を成膜し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を結晶種として前記非晶質あるいは多結晶半導体膜を加熱あるいは光照射によって結晶化し、
前記第１チップ状単結晶シリコン片が散布された領域にＮ導電型薄膜トランジスタを形成し、前記第２チップ状単結晶シリコン片が散布された領域にＰ導電型薄膜トランジスタを形成することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
最大面積を持つ平坦面の結晶面配向が［１００］の第１チップ状単結晶シリコン片と、最大面積をもつ平坦面の結晶面配向が［１１０］の第２チップ状単結晶シリコン片を用意し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を前記絶縁性基板の表面にマスクを用いて選択的に散布し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を覆って非晶質あるいは多結晶半導体膜を成膜し、
前記第１チップ状単結晶シリコン片と、前記第２チップ状単結晶シリコン片を結晶種として前記非晶質あるいは多結晶半導体膜を加熱あるいは光照射によって結晶化し、
前記第１チップ状単結晶シリコン片が散布された領域にＮ導電型薄膜トランジスタを形成し、前記第２チップ状単結晶シリコン片が散布された領域にＰ導電型薄膜トランジスタを形成することにより製造されたことを特徴とする薄膜半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置とその製造方法に係り、特に半導体薄膜で作製された高性能な薄膜トランジスタとその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置（液晶ディスプレイ）や有機発光表示装置（エレクトロルミネセンスディスプレイ、有機ＥＬディスプレイ）などの画像表示装置、あるいはイメージセンサに用いる画素回路、画素駆動回路にはＮ導電型（Ｎチャネル型、または単にＮ型とも称する）薄膜トランジスタとＰ導電型（Ｐチャネル型、または単にＰ型とも称する）薄膜トランジスタとで構成した相補型ＭＯＳの薄膜半導体（半導体膜薄膜とも称する）を用いた薄膜トランジスタ（所謂、ＣＭＯＳ薄膜トランジスタ）が広く採用されている。薄膜トランジスタを構成する半導体膜として種々の半導体材料が知られているが、以下ではシリコンを例として説明する。
【０００３】
例えば、アクティブマトリクス方式の液晶表示装置の画素回路や画素駆動回路の回路素子として、チャネル部を多結晶シリコン薄膜とした薄膜トランジスタ（ＴＦＴ）が開発されている。液晶表示装置では、絶縁性基板上に複数の画素をマトリクス状に配列した表示領域と、この表示領域の周辺に配置して前記複数の画素を駆動する駆動回路部とを少なくとも有する。この多結晶シリコンＴＦＴは消費電力を低減できるという理由から、特に周辺駆動回路部は、Ｐ型薄膜トランジスタとＮ型薄膜トランジスタとが対になったＣＭＯＳの薄膜半導体回路で構成することが望ましい。多結晶シリコンで形成したＰ型薄膜トランジスタとＮ型薄膜トランジスタで構成されるＣＭＯＳの薄膜半導体回路（以下、ＣＭＯＳ回路とも称する）は、電流移動度が十分高く、画素と同一の基板上に周辺駆動回路として搭載することができる。
【０００４】
大型サイズの液晶表示装置用の多結晶シリコン薄膜トランジスタはコスト面の要請から、絶縁性基板としてガラス基板の上に形成されるのが一般的である。ガラス基板上に薄膜トランジスタを形成するプロセスでは、ガラスの耐熱温度がプロセス温度を規定する。ガラス基板上に高品質な多結晶シリコン薄膜を形成するには、「非特許文献１」に記載のように、レーザーアニールによる結晶化を利用する。
【０００５】
ＣＭＯＳ回路を構成するために、より高性能な薄膜トランジスタを実現する必要があるが、従来は「特許文献１」、「特許文献２」、「特許文献３」に記載のように、結晶粒径を大きくすることによって、薄膜トランジスタの性能を向上する試みがなされている。
【０００６】
これまでは、レーザーアニールによって得られる結晶の粒径が小さく、チャネル部分にシリコン結晶の粒界が大量に入っていたため、電流移動度はシリコン結晶の粒界部の散乱により律速され、結晶配向の寄与は少なかった。したがって、粒径を大きくしさえすれば移動度が向上し、薄膜トランジスタの性能を上げることができる。近年、レーザーアニールによって大粒径の多結晶シリコン薄膜が作製できるようになり、チャネル部分に粒界のない薄膜トランジスタ開発の試みがなされている。大粒径化、薄膜トランジスタのサイズ縮小が進むに従い、結晶の面方位（結晶面配向）依存性が電気特性に与える影響は深刻になると予想される。
【０００７】
結晶面配向を制御する方法は、能動層が単結晶シリコンの場合では、「特許文献４」に記載のように、Ｐ型薄膜トランジスタ、Ｎ型薄膜トランジスタの能動層を別々に結晶面配向を制御する方法が提案されている。しかしこの方法は、薄膜トランジスタを形成する基板の制約やコスト面から、液晶表示装置の用途として適当ではない。液晶表示装置の用途としては、「特許文献５」あるいは「特許文献６」に記載のように、グラフォエピタキシャル成長を利用して、単結晶シリコンの結晶面配向を制御する方法が提案されている。しかし、Ｐ型薄膜トランジスタ、Ｎ型薄膜トランジスタの結晶面配向依存性が電気特性に与える影響の差異を考慮して、同一基板上に異なる結晶面配向を制御し、ＣＭＯＳ薄膜トランジスタの性能を向上する試みはなされていない。
【０００８】
「特許文献７」に記載のように、多結晶シリコンにおいて、液晶表示装置の制御部（駆動回路部）と画像表示部（表示領域）の結晶面配向を別々に制御する方法が提案されている。しかしここでも、Ｐ型薄膜トランジスタ、Ｎ型薄膜トランジスタの結晶面配向（結晶配向方位）依存性が電気特性に与える影響の差異を考慮して、同一基板上に異なる面配向を制御、ＣＭＯＳ薄膜トランジスタの性能を向上する試みはまではなされていない。
【０００９】
また、ガラス基板上に多結晶シリコン薄膜トランジスタを形成する低温プロセスでは、ソース・ドレイン領域に注入した不純物を活性化するために、ＲＴＡ（Rapid Thermal Annealing ）などの高速アニール、もしくは低温炉アニールを用いて不純物活性化を行っている。しかし、活性化は十分ではなく、少しでも活性化率を上げる必要がある。
【００１０】
【非特許文献１】
テクノロジー・アンド・アプリケーションズ・オブ・アモルファスシリコン  （2000年）第９４頁から第１４６頁（Technology and Applications of Amorphous Silicn (Springer  2000) PP94-146 ）
【非特許文献２】
フィジカル  レビュー  第4 巻（1971年）第1950頁から第1960頁に（Physical Review B (1971)PP1950-1960 ）
【非特許文献３】
応用物理  第69巻（2000年）第1099頁から第1102頁
【特許文献１】
特開平11-64883号公報、
【特許文献２】
特開平10-64815号公報、
【特許文献３】
特開2000-82669号公報
【特許文献４】
特開平1-162376号公報
【特許文献５】
特開2000-66234号公報
【特許文献６】
特開2000-235355 公報
【特許文献７】
特開平8-195491公報
【００１１】
【発明が解決しようとする課題】
従来の方法は、結晶粒径が薄膜トランジスタのチャネルサイズに対して小さい範囲では薄膜トランジスタの電流移動度改善の効果があるが、結晶粒径が薄膜トランジスタのチャネルサイズと同程度になると、それ以上チャネルサイズを大きくしても、電流移動度は改善しない。
【００１２】
また、従来のレーザーアニールで作製した多結晶シリコン薄膜を用いて構成されるＣＭＯＳは、Ｎ型薄膜トランジスタ、Ｐ型薄膜トランジスタ共に主たる結晶面配向が｛１１１｝と単一の配向であった。｛１１１｝配向膜は界面準位が最も多く、特にＮ型薄膜トランジスタでは比較的短時間で劣化が進み、深刻である。
【００１３】
本発明の目的は、Ｐ型薄膜トランジスタの性能を向上し、Ｎ型薄膜トランジスタの結晶界面準位を低減することにより、ＣＭＯＳ薄膜トランジスタの性能を向上することにある。
【００１４】
また、結晶面配向が｛１１１｝と単一である場合、Ｎ型薄膜トランジスタ、Ｐ型薄膜トランジスタの電流移動度差が大きく、電流移動度の小さいＰ型薄膜トランジスタのチャネル幅を大きくして、Ｎ型薄膜トランジスタ、Ｐ型薄膜トランジスタのサイズが非対称なＣＭＯＳ薄膜トランジスタを作る必要があった。Ｐ型薄膜トランジスタのサイズが大きくなると、ＣＭＯＳ薄膜トランジスタのサイズが大きくなり、基板上の占有面積及びキャパシタ容量が大きくなる。非対称なＣＭＯＳ薄膜トランジスタで回路を構成した場合、占有面積の縮小のためのレイアウトは工夫が必要であり、限界があった。また、キャパシタ容量は信号の遅延の原因となる。
【００１５】
本発明の他の目的は、ＣＭＯＳ薄膜トランジスタのレイアウト効率を向上すること、及びキャパシタ容量を小さくし、信号伝播スピードを大きくすることにある。
【００１６】
また、従来の方法ではソース・ドレイン領域の活性化は十分ではなく、少しでも活性化率を上げる必要があった。｛１１１｝配向膜は他の結晶配向に比べ不純物活性化率が最も小さい。
【００１７】
本発明の他の目的は、薄膜トランジスタのソース・ドレイン領域の活性化率を上げて薄膜トランジスタの性能を向上することにある。
【００１８】
本発明の他の目的は、上記の各目的を達成して、高性能なアクティブマトリクス方式の画像表示装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記本発明の目的を達成するために、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタでチャネル部分の半導体膜結晶粒の結晶面配向を作り分け、配向組み合わせを最適化することにより、ＣＭＯＳ薄膜トランジスタの性能及び、基板上のレイアウト効率を向上する。
【００２０】
また、本発明の他の目的を達成するために、薄膜トランジスタのソース・ドレイン領域の半導体膜の結晶粒の配向を制御し、活性化速度が最も大きい配向とすることにより、ソース・ドレイン領域の不純物活性化の効率を向上する。
【００２１】
また、本発明の他の目的を達成するために、薄膜トランジスタのソース・ドレインの各領域の結晶配向の組み合わせを最適化することにより、高性能な画像表示装置を提供する。
【００２２】
本発明の代表的な構成は次のとおりである。すなわち、
（１）本発明の薄膜半導体装置は、同一の絶縁性基板上に形成されてチャネル領域及びソース・ドレイン領域が半導体薄膜からなるＮ導電型薄膜トランジスタとＰ導電型薄膜トランジスタとで構成した相補型ＭＯＳ（ＣＭＯＳ）薄膜半導体装置の前記チャネル領域の半導体薄膜膜面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタとで異なるものとする。
【００２３】
また、本発明の薄膜半導体装置は、前記チャネル領域の半導体薄膜膜面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタの電界効果移動度がそれぞれ最大となる結晶面配向の組み合わせとなるように構成する。そして、前記チャネル領域の半導体薄膜膜面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタで｛１００｝、前記Ｐ導電型薄膜トランジスタで｛１１０｝となるようにする。
【００２４】
また、本発明の薄膜半導体装置は、前記チャネル領域の半導体薄膜膜面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタの電界効果移動度の差が最小となる結晶面配向の組み合わせで構成する。そして、前記チャネル領域の半導体薄膜膜面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタで｛１１０｝、前記Ｐ導電型薄膜トランジスタで｛１１１｝となるようにする。
【００２５】
また、本発明の薄膜半導体装置は、前記チャネル領域の半導体薄膜の前記ソース・ドレイン領域を結ぶ方向にほぼ垂直な面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタとで異なるように構成する。そして、前記チャネル領域の半導体薄膜の前記ソース・ドレイン領域を結ぶ方向にほぼ垂直な面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタの電界効果移動度がそれぞれ最大となるような結晶面配向の組み合わせで構成する。
【００２６】
また、前記チャネル領域の半導体膜の前記ソース・ドレイン領域を結ぶ方向にほぼ垂直な面の主たる結晶面配向が、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタの電界効果移動度の差が最小となるような結晶面配向の組み合わせで構成する。さらに、絶縁性基板上に形成され、チャネル領域及びソース・ドレイン領域が半導体薄膜からなる薄膜トランジスタの前記ソース・ドレイン領域の不純物活性化率が最大となるように、前記半導体薄膜膜面の主たる結晶面配向が前記チャネル領域とソース・ドレイン領域とで異ならせることができる。また、上記ソース・ドレイン領域の結晶面配向が｛１００｝とすることができる。
【００２７】
（２）平坦な同一の絶縁性基板上に形成されて、チャネル領域及びソース・ドレイン領域が半導体薄膜からなり、前記チャネル領域の半導体薄膜の膜面の主たる結晶面配向が異なるＮ導電型薄膜トランジスタとＰ導電型薄膜トランジスタとで構成した相補型ＭＯＳの薄膜半導体装置を製造する本発明による方法は、
前記膜面の主たる結晶面配向が一様でほぼ平坦な表面を持つ半導体チップ片を前記絶縁性基板の表面に散布し、
前記半導体チップ片を覆って非晶質あるいは多結晶半導体膜を成膜し、
前記半導体チップ片を結晶種として前記非晶質あるいは多結晶半導体膜を加熱あるいは光照射によって結晶化する。
【００２８】
また、絶縁性基板上に形成されて、チャネル領域及びソース・ドレイン領域が半導体薄膜からなり、前記ソース・ドレイン領域の不純物活性化率が最大となるように前記半導体薄膜の膜面の主たる結晶面配向が前記チャネル領域と前記ソース・ドレイン領域とで異なる薄膜半導体装置を製造する本発明による方法は、
表面の主たる結晶配向面配向が一様でほぼ平坦な表面を持つ半導体チップ片を前記絶縁性基板の表面に散布し、
前記半導体チップ片を覆って非晶質あるいは多結晶半導体膜を成膜し、
前記半導体チップ片を結晶種として前記非晶質あるいは多結晶半導体膜を加熱あるいは光照射によって結晶化する。
【００２９】
そして、上記の各製造方法において、ほぼ平坦な表面を持ち、その面の主たる面配向が一様である半導体チップ片を数種の結晶面配向について用意し、
前記半導体チップ片を、前記絶縁性基板の表面に選択的に散布し、
散布された前記半導体チップ片の上にに非晶質あるいは多結晶半導体膜を成膜し、
前記半導体チップ片を結晶種として、前記非晶質あるいは多結晶半導体膜を熱あるいは光照射によって結晶化する。
【００３０】
また、上記の各製造方法において、同一絶縁体基板表面に異なる形状の溝を異なる領域にパタニングし、
前記領域の上に非晶質あるいは多結晶半導体膜を成膜し、
前記溝を結晶種として前記非晶質あるいは多結晶半導体膜を熱あるいは光照射によって結晶化する。
【００３１】
さらに、上記の各製造方法において、同一絶縁体基板表面上に特定の成膜条件で多結晶半導体薄膜を成膜し、
前記多結晶半導体薄膜をフォトリソ工程で島を形成した後、前記成膜条件とは異なる条件で多結晶半導体薄膜を成膜し、
フォトリソ工程で前記島を形成した領域と異なる領域に他の島を作る工程を繰り返すことにより、異なった主たる結晶面配向を持つ複数種の島を形成した後、
前記複数種の島の上に非晶質あるいは多結晶半導体薄膜を成膜し、
前記複数種の島を種結晶として非晶質あるいは多結晶半導体薄膜を熱あるいは光照射によって結晶化する。
【００３２】
また、複数の画素をマトリクス状に形成した表示領域と、前記複数の画素を駆動する駆動回路とを少なくとも有する本発明の画像表示装置は、
前記駆動回路を、チャネル領域及びソース・ドレイン領域が半導体薄膜からなるＮ導電型薄膜トランジスタとＰ導電型薄膜トランジスタとで構成された相補型ＭＯＳの薄膜半導体回路とし、
前記チャネル領域の半導体薄膜膜面の主たる結晶面配向を、前記Ｎ導電型薄膜トランジスタと前記Ｐ導電型薄膜トランジスタとで異ならせた。
【００３３】
そして、上記画像表示装置の前記駆動回路部を、チャネル領域及びソース・ドレイン領域が半導体薄膜からなるＮ導電型薄膜トランジスタとＰ導電型薄膜トランジスタとで構成した相補型ＭＯＳの薄膜半導体回路から構成し、
前記ソース・ドレイン領域の不純物活性化率が最大となるように、前記半導体薄膜膜面の主たる結晶面配向が前記チャネル領域とソース・ドレイン領域とで異ならせた。
【００３４】
なお、本発明は上記の各構成および後述する実施の形態に記載の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面も参照して詳細に説明する。一般に電流移動度、初期特性、不純物活性化速度はシリコンの結晶面配向に依存性を有する。図１は単結晶シリコン薄膜トランジスタで測定した電界効果移動度の結晶面配向依存性の説明図、図２は単結晶シリコンウェハ−熱酸化膜−ゲート電極で構成されたキャパシタを測定して得た界面準位密度の結晶面配向依存性の説明図、図３はアニール温度５００°Ｃ付近の不純物活性化速度の結晶面配向依存性の説明図である。但し、図２、図３は面配向が｛１００｝の場合に対する比率を示した。
【００３６】
電界効果移動度の値については、Ｎ型薄膜トランジスタは図１の符号１に示すように、｛１００｝、｛１１１｝、｛１１０｝の順に小さく、Ｐ型薄膜トランジスタでは図１の符号２に示すように、｛１１０｝、｛１１１｝、｛１００｝の順に小さくなっていく。Ｎ型薄膜トランジスタ、Ｐ型薄膜トランジスタで電界効果移動度の配向依存性が異なるのは、伝導帯と価電子帯の構造が異なり、有効質量の配向依存性が異なることに起因する。界面準位密度は図２に示すように、Ｎ型薄膜トランジスタ、Ｐ型薄膜トランジスタともに｛１１１｝、｛１１０｝、｛１００｝の順に小さくなっていく。
【００３７】
不純物活性化速度は、図３に示すように、｛１００｝、｛１１０｝、｛１１１｝の順に小さくなっていく。更に、「非特許文献２」、「非特許文献３」に記載のように、ソース・ドレイン領域を結ぶ方向にほぼ垂直な面の結晶面配向によっても移動度が異なることが分かっている。
【００３８】
図４は本発明の薄膜半導体装置の一実施例を説明する要部断面図である。ここでは、絶縁性基板がＳｉＯ2 、多結晶半導体膜が多結晶シリコンであるＣＭＯＳ薄膜トランジスタを例とした場合である。図４の図面左側がＮ型薄膜トランジスタ、図面右側がＰ型薄膜トランジスタである。Ｎ型薄膜トランジスタのチャネル４と、Ｐ型薄膜トランジスタのチャネル５、及びソース・ドレイン領域６の主たる結晶面配向は、以下に示す方法を用いて、用途に応じて作り分けられる。
【００３９】
主たる結晶面配向が異なる多結晶半導体薄膜を用いて構成したＣＭＯＳ薄膜トランジスタに関して、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタのチャネル領域４、５、ソース・ドレイン領域６の結晶面配向の組み合わせは、回路の用途、回路がレイアウトされる基板上の領域等によって最適な組み合わせを選択すればよい。
【００４０】
例えば、Ｎ型薄膜トランジスタのチャネル領域４に｛１００｝、Ｐ型薄膜トランジスタのチャネル領域５に｛１１０｝、ソース・ドレイン領域６に｛１００｝を選択した場合、ホール、電子の電界効果移動度は最大、Ｎ型薄膜トランジスタの界面準位密度は最小、不純物活性化速度は最大となる。この場合、ＣＭＯＳ薄膜トランジスタの初期特性、信頼性といった性能が向上する。また、薄膜トランジスタのサイズを縮小でき、高集積化が可能になるだけでなく、ＭＯＳ容量を低減でき、信号伝播特性の向上による、高速・低電圧駆動が可能になるという効果がある。更にソース・ドレイン領域に関しては、不純物活性化率増加という効果がある。
【００４１】
また、Ｐ型薄膜トランジスタのチャネル領域５のソース・ドレインを結ぶ方向にほぼ垂直な面の主たる面配向が｛０１１｝となるようにすると、Ｐ型薄膜トランジスタの電界効果移動度は約５０％増加することが期待される。このとき、Ｐ型薄膜トランジスタの小面積化が可能となり、高集積化、高速・低電圧駆動が可能になる効果が期待できる。また、Ｎ型薄膜トランジスタのチャネル領域４に｛１１０｝、Ｐ型薄膜トランジスタのチャネル領域５に｛１１１｝、ソース・ドレイン領域６に｛１００｝を選択した場合、ホールと電子の電界効果移動度の差は最小となり、不純物活性化速度は最大となる、このとき、Ｐ型薄膜トランジスタのチャネルの小面積化、Ｎ型薄膜トランジスタのチャネルの高信頼化による、高集積化高速・低電圧駆動化といった効果、及びソース・ドレイン領域の、不純物活性化率増加という効果がある。
【００４２】
図５は本発明の薄膜半導体装置の他の実施例を説明する要部断面図である。単一の導電型薄膜トランジスタからなる回路においても、チャネル領域の主たる結晶面配向を制御することにより、回路の性能向上が期待できる。図５では薄膜トランジスタがＮ型である場合を例として示す。チャネル領域１２及びソース・ドレイン領域６に｛１００｝を選択した場合、電子の電界効果移動度は最大、界面準位密度は最小、活性化速度は最大となる。その結果、面配向が単一なので、プロセス工程が煩雑になることなく、回路性能向上、ソース・ドレイン領域の不純物活性化率増加という効果が期待できる。
【００４３】
図６はＣＭＯＳ薄膜トランジスタの結晶面配向の組合せとその効果の説明図であり、図６（ａ）はＮ型薄膜トランジスタ（ＮＭＯＳ）とＰ型薄膜トランジスタ（ＰＭＯＳ）の結晶配向面の組合せ内容の説明図で、縦欄と横欄に示した結晶面配向の組合せを▲１▼乃至▲６▼で示す。また、図６（ｂ）は各組合せ▲１▼乃至▲６▼におけるホール移動度（ｈ移動度）、電子−ホール移動度（ｅ−ｈ移動度）、Ｐ型半導体膜の界面順位（Ｐ界面順位）、Ｎ型半導体膜の界面順位（Ｎ界面順位）大きさを○（大）、△（中）、×（小）で示す。そして、図６（ｃ）は組合せ▲３▼と▲４▼、▲１▼と▲４▼および▲６▼に｛１１０｝単一方向としたＣＭＯＳ、▲３▼と▲５▼、｛１００｝方向のＮＭＯＳ、｛１１０｝ＰＭＯＳのそれぞれに対する電界移動度と界面順位の特徴およびその効果を示す。
【００４４】
図７は主たる結晶面配向が異なる半導体薄膜の形成過程の一例を説明する工程図である。先ず、絶縁性基板１３に該基板表面に対し垂直な溝１４（ａ−１）、斜めの溝１５（ａ−２）をフォトリソグラフィ技術により形成する。化学気相成長法（以下、ＣＶＤと記述する）技術によりシリコンを堆積すると、基板とシリコンとの界面エネルギーの異方性により、溝１４には｛１００｝面を表面に持つ結晶シリコン１６が、溝１５には｛１１０｝面を表面に持つ結晶シリコン１７がそれぞれ堆積する（ｂ）。シリコン堆積中もしくは堆積後に、例えばレーザー、ランプアニールを用いて堆積膜を加熱して、結晶化を促進してもよい。
【００４５】
垂直な溝１４が形成された領域１８、斜めの溝１５が形成された領域１９、溝が形成されない領域２０を同一基板上にパタニングし、上記過程により、特定配向のシリコン結晶を得る。この際、溝が形成されない領域２０の上には、例えばマスクをかけてシリコン結晶が出来ないようにする（ｃ）。更にその上にＣＶＤ技術によりシリコンを堆積させ、堆積膜２１を形成する。シリコン堆積膜２１に矢印で示したようにレーザー２２を照射すると（ｄ）、シリコン堆積膜２１上部は溶融、冷却し、結晶化する。垂直な溝１４が形成された領域１８、斜めの溝１５が形成された領域１９では、基板１３とシリコン堆積膜２１の境界部に残存する結晶シリコンを種結晶として多結晶膜が得られる。領域１８では主たる面配向が｛１００｝である多結晶膜２３が、領域２９では主たる面配向が｛１１０｝である多結晶膜２４が形成される。領域２０では種結晶に特定な面配向がないため、従来と同じく、主たる面配向が｛１１１｝である多結晶膜２５が形成される（ｅ）。
【００４６】
図８は主たる面配向が異なる多結晶半導体膜の形成過程の一例を説明する工程図である。先ず、シリコンウェハ（ここでは｛１００｝配向ウェハ）を例にとる。先ず、シリコンウェハ２６）２６に、フォトリソグラフィ技術により、基板表面に対し垂直な溝２７（ａ−１）、斜めの溝２８（ａ−２）を形成する。形成する溝の深さは、残った部分の厚みより十分大きくし、後述のシリコン片２９の最大面積を持つ平坦面は｛１００｝に等価な面（ｂ−１）、またシリコン片３０の最大面積を持つ平坦面は｛１１０｝に等価な面（ｂ−２）となる様に溝を形成する。残った部分を研磨等で削りとり、チップ状の単結晶シリコン片２９、３０を得る（ｃ−１）（ｃ−２）。
【００４７】
チップ状単結晶シリコン片２９、３０を表面が平坦な絶縁性基板３１に、例えばマスクを用いて選択的に散布する（ｄ）。更にその上に、ＣＶＤ技術によりシリコンを堆積させ、堆積膜３２を形成する（ｅ）。シリコン堆積膜３２に矢印で示したようにレーザー３３を照射すると、シリコン堆積膜３２上部は溶融、冷却し、結晶化する（ｆ）。チップ状単結晶シリコン片２９が散布された領域３４、チップ状単結晶シリコン片３０が散布された領域３５では、基板３１とシリコン堆積膜３２の境界部に残存する結晶シリコンを種結晶として多結晶膜が得られる。領域３４では主たる配向が｛１００｝である多結晶膜３７が、領域３５では主たる面配向が｛１１０｝である多結晶膜３８が形成される。領域３６では、種結晶に特定な配向がないため、主たる面配向が｛１１１｝である多結晶膜３９が形成される（ｇ）。
【００４８】
図９は主たる面配向が異なる多結晶半導体膜の形成過程の一例を説明する工程図である。ＣＶＤ技術により絶縁性基板上にシリコンを堆積するが、堆積中の条件を制御することで主たる面方位を制御できる。例えば、６００°Ｃでシリコンを堆積すると、｛１１０｝を主たる面配向とする多結晶シリコン膜が得られる。あるいはＣＶＤ反応ガス（ＳｉＨ4 ：Ｈ2 ）の流量比を変化させることで主たる結晶面方位を制御できる（例えば、粒量比ＳｉＨ4 ／Ｈ2 が小さいときは｛１１０｝を主たる結晶面配向とする多結晶シリコン膜を、大きいときは｛１００｝を主たる結晶面配向とする多結晶シリコン膜が得られる。）。
【００４９】
先ず、表面が平坦な絶縁性基板４０の上に、ＣＶＤ技術によって、｛１００｝を主たる結晶面配向とする多結晶シリコン膜を得られる堆積条件で、シリコンを堆積させ、堆積膜４１を形成する（ａ）（ｂ）。フォトリソグラフィ技術により、｛１００｝を主たる結晶面配向とする多結晶シリコン膜の島３２２を形成する（ｃ）。その上にＣＶＤ技術によって、｛１１０｝を主たる結晶面配向とする多結晶シリコン膜を得られる堆積条件で、シリコンを堆積せ、堆積膜４３を形成する（ｄ）。フォトリソグラフィ技術により、｛１１０｝を主たる結晶面配向とする多結晶シリコン膜の島４４を形成し（ｅ）、その上にＣＶＤ技術によって、シリコン堆積膜４５を形成する（ｆ）。シリコン堆積膜４５に矢印で示したようにレーザー４６を照射すると（ｇ）、シリコン堆積膜４５の上部は溶融、冷却し、結晶化する。多結晶シリコン膜の島４２が存在する領域４７、多結晶シリコン膜の島４４が存在する領域４８では基板４０とシリコン堆積膜４５の境界部に残存する結晶シリコンを種結晶として多結晶膜が得られる。領域４７では主たる結晶面配向が｛１００｝である多結晶膜５０が、領域４８では主たる面配向が｛１１０｝  である多結晶膜５１が形成される。領域４９では種結晶に特定な配向がないため、従来法と同じく、主たる面配向が｛１１１｝である多結晶膜５２が形成される（ｆ）。
【００５０】
上記の方法により、同一基板上に任意の主たる結晶面配向を持つ多結晶半導体膜を得ることができる。これらの方法を応用した液晶表示装置の実施例を説明する。
【００５１】
図１０は本発明による画像表示装置の一例としての液晶表示装置の構成例を説明する展開斜視図である。本実施例の液晶表示装置は、絶縁性基板としてのガラス基板５３上に、マトリクス状に配置された複数の画素電極５６、及び上記画素電極５６に表示信号を入力する液晶駆動回路５４、及び画像表示のために必要な回路群５５が形成されている。このガラス基板５３の上には、印刷法で配向膜５７が塗布されている。一方、対向基板６０上には、３色（Ｒ，Ｇ，Ｂ）のカラーフィルタ６１、対向電極６２が形成され、さらにその上に配向膜５９が塗布されている。ガラス基板５３と対向基板６０とを各配向膜５７と５９とが対向するように貼り合わせられる。貼り合わせた両基板の周囲に、液晶注入口を残してシール剤６３が塗布される。
【００５２】
そして、両基板の貼り合わせ間隙に液晶６２が封入される。液晶６２は、真空雰囲気中で封入され、封止剤６３により液晶を封止する。なお、両基板間の間にはスペーサ５８が設けられており、液晶６２を封入する上記間隙を所定値に規制する。スペーサ５８として、プラスチックあるいはガラス製のビーズを用いたが、これに限るものではなく、ガラス基板５３側か対向基板６０側の何れかにフォトリソグラフィ技術により形成した柱状体を用いることもできる。
【００５３】
その後、ガラス基板５３と対向基板６０のそれぞれの外面に偏光板６４を貼り付け、ガラス基板５３の背面にバックライト６５を装着して、液晶表示装置が完成する。バックライト６５はテレビ受像機や大型モニターなどの大サイズの画像表示装置では、所謂直下型バックライトが用いられ、ノートパソコンなどの比較的小サイズの画像表示装置には、導光板の端縁に線状光源を配置した、所謂サイドエッジ型バックライトを用いるのは一般的である。本発明では、バックライトとして上記の直下型またはサイドエッジ型の何れであってもよい。
【００５４】
この液晶表示装置は、上記本発明の実施の形態で説明した構成を採用したことにより、従来の液晶表示装置に比較して、ＣＭＯＳ薄膜トランジスタの高性能化、高集積化がなされており、低消費電力、高速応答といった特長を持つ。また、回路面積の縮小により、表示領域の周囲にある、所謂額縁部分の幅が狭くなる。更に薄膜トランジスタの信頼性改善により、長寿命という特長を持つ。
【００５５】
図１１から図１４は本発明による液晶表示装置を実装した各種の電子機器の例を示す外観図である。図１１は本発明による液晶表示装置を実装したデスクトップ型パソコンまたはテレビ受像機の説明図であり、その画像表示部６７に本発明による液晶表示装置６６が実装されている。図１２は本発明による液晶表示装置を実装した携帯電話機の説明図であり、その画像表示部６８に本発明による液晶表示装置６６が実装されている。図１３は本発明による液晶表示装置を実装した携帯情報端末の説明図であり、携帯情報端末（PDA : Personal  Digital  Assistant）の画像表示部６９に本発明による液晶表示装置６６が実装されている。図１４は本発明による液晶表示装置を実装したビデオカメラの説明図であり、ビデオカメラ７０のヴユーファインダ部に本発明による液晶表示装置６６が実装されている。この外にも、デジタルスチールカメラや、プロジェクタ、車載用ナヴィゲーションシステム等の画像表示部に、本発明による液晶表示装置を採用することができる。
【００５６】
【発明の効果】
以上説明したように、本発明の薄膜半導体装置によれば、電界効果移動度は、Ｎ型チャネル、Ｐ型チャネルともに最大１５０％増大し、更にソース・ドレイン領域の活性化率が向上することから、ＣＭＯＳ薄膜トランジスタの高性能化、高集積化を図ることができるという効果を有する。また、劣化の大きいＮ型チャネル薄膜トランジスタの界面準位密度が低減され、ＣＭＯＳ薄膜トランジスタの高信頼化を実現することができる。
【００５７】
そして、この薄膜半導体装置を用いた本発明の画像表示装置は低消費電力で、高速応答特性を有し、また基板上の占有回路面積が縮小されることにより、表示領域の周囲にある、所謂額縁部分の幅を狭くすることが容易で、かつ薄膜トランジスタの信頼性改善により、長寿命の画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】  単結晶シリコン薄膜トランジスタで測定した電界効果移動度の結晶面配向依存性の説明図である。
【図２】  単結晶シリコンウェハ−熱酸化膜−ゲート電極で構成されたキャパシタを測定して得た界面準位密度の結晶面配向依存性の説明図である。
【図３】  アニール温度５００°Ｃ付近の不純物活性化速度の結晶面配向依存性の説明図である。
【図４】  本発明の薄膜半導体装置の一実施例を説明する要部断面図である。
【図５】  本発明の薄膜半導体装置の他の実施例を説明する要部断面図である。
【図６】  ＣＭＯＳ薄膜トランジスタの結晶面配向の組合せとその効果の説明図である。
【図７】  主たる結晶面配向が異なる半導体薄膜の形成過程の一例を説明する工程図である。
【図８】  主たる面配向が異なる多結晶半導体膜の形成過程の一例を説明する工程図である。
【図９】  主たる面配向が異なる多結晶半導体膜の形成過程の一例を説明する工程図である。
【図１０】  本発明による画像表示装置の一例としての液晶表示装置の構成例を説明する展開斜視図である。
【図１１】  本発明による液晶表示装置を実装したデスクトップ型パソコンまたはテレビ受像機の説明図である。
【図１２】  本発明による液晶表示装置を実装した携帯電話機の説明図である。
【図１３】  本発明による液晶表示装置を実装した携帯情報端末の説明図である。
【図１４】  本発明による液晶表示装置を実装したビデオカメラの説明図である。
【符号の説明】
１・・・Ｎ型薄膜トランジスタの電界効果移動度を示す棒グラフ、２・・・Ｐ型薄膜トランジスタの電界効果移動度を示す棒グラフ、３・・・絶縁性基板、４・・・ある主たる結晶面配向を持ったＮ型薄膜トランジスタのチャネル領域、５・・・チャネル領域４とは異なる主たる面配向を持ち得るＰ型薄膜トランジスタのチャネル領域、６・・・チャネル領域４およびチャネル領域５とは異なる主たる面配向を持ち得るソース・ドレイン領域、７・・・ゲート絶縁膜、８・・・層間絶縁膜、９・・・ゲート、１０・・・配線、１１・・・絶縁保護膜、１２・・・ある主たる結晶面配向を持った単一導電型薄膜トランジスタのチャネル領域、１３・・・絶縁性基板、１４・・・基板表面に対し垂直な溝、１５・・・基板表面に対し斜めの溝、１６・・・｛１００｝面を表面に持つ結晶シリコン、１７｛１１０｝面を表面に持つ結晶シリコン、１８・・・垂直な溝が形成された領域、１９・・・斜めの溝が形成された領域、２０・・・溝を形成しない領域、２１・・・シリコン堆積膜、２２・・・照射するレーザー、２３・・・主たる結晶面配向が｛１００｝である多結晶膜、２４・・・主たる面配向が｛１１０｝である多結晶膜、２５・・・主たる面配向が｛１１１｝である多結晶膜、２６・・・｛１００｝結晶面配向シリコンウェハ、２７・・・基板表面に対し垂直な溝、２８・・・基板表面に対し斜めの溝、２９・・・平坦面が｛１００｝に等価な面を持つシリコン片、３０・・・平坦面が｛１１０｝に等価な面を持つシリコン片、３１・・・絶縁性基板、３２・・・シリコン堆積膜、３３・・・照射するレーザー、３４・・・チップ状単結晶シリコン片２９が散布された領域、３５・・・チップ状単結晶シリコン片３０が散布された領域、３６・・・種結晶に特定な配向がない領域、３７・・・主たる面配向が｛１００｝である多結晶膜、３８・・・主たる面配向が｛１１０｝である多結晶膜、３９・・・主たる面配向が｛１１１｝である多結晶膜、４０・・・絶縁性基板、４１・・・｛１００｝を主たる面配向とする多結晶シリコン堆積膜、４２・・・｛１００｝を主たる面配向とする多結晶シリコン膜の島、４３・・・｛１１０｝を主たる面配向とする多結晶シリコン堆積膜、４４・・・｛１１０｝を主たる面配向とする多結晶シリコン膜の島、４５・・・シリコン堆積膜、４６・・・照射するレーザー、４７・・・多結晶シリコン膜の島４２が存在する領域、４８・・・多結晶シリコン膜の島４４が存在する領域、４９・・・種結晶に特定な配向がない領域、５０・・・主たる面配向が｛１００｝である多結晶膜、５１・・・主たる面配向が｛１１０｝である多結晶膜、５２・・・主たる面配向が｛１１１｝である多結晶膜、５３・・・ガラス基板、５４・・・液晶駆動用回路、５５・・・画像表示のために必要な回路群、５６・・・画素電極、５７・・・バックライト側の配向膜、５８・・・スペーサ、５９・・・カラーフィルタ側の配向膜、６０・・・対向基板、６１・・・カラーフィルタ、６２・・・液晶、６３・・・封止剤、６４・・・偏光板、６５・・・バックライト、６６・・・液晶表示装置、６７・・・パソコンもしくはテレビ受像機の画像表示部、６８・・・携帯電話機、６９・・・携帯情報端末（ＰＤＡ），７０・・・ビデオカメラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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