(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された酸化膜に電荷蓄積電極用コンタクトを形成した後、第１アモルファスシリコン薄膜からなる第１の薄膜を形成するステップと、
前記第１の薄膜上にシリンダー高さを決定するためのコア酸化膜と逆反射コーティング膜を形成するステップと、
前記酸化膜が現れるように、前記逆反射コーティング膜、前記コア酸化膜及び前記第１の薄膜をエッチングし、シリンダー製作の為のパターンを形成し、その結果構造物上全体に第２アモルファスシリコン薄膜からなる第２の薄膜を形成するステップと、
前記第２の薄膜上にタングステンシリサイド膜を形成するステップと、
前記コア酸化膜が現れるように、前記タングステンシリサイド膜と前記第２の薄膜とをブランケットエッチングし、シリンダーの内壁と外壁とを形成するステップと、
前記逆反射コーティング膜とコア酸化膜とを取り除くステップと、
前記シリンダーの内壁には、シリコン原子の移動を利用してグレーン成長を生じさせて表面積を拡大させ、外壁には、厚さの増加が２００Å以内で凹凸状のタングステンシリサイド膜を形成するＳＭＰＳ（Ｓｅｌｅｃｔｉｖｅ  Ｍｅｔａｓｔａｂｌｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）工程を行うステップと、
アニール工程を行って、電荷蓄積電極を形成するステップとを含んでなることを特徴とする半導体素子の電荷蓄積電極の製造方法。
【請求項２】
前記第１の薄膜層は、ドーピングされたアモルファスシリコン薄膜と、ドーピングしていないアモルファスシリコン薄膜との二重構造からなることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項３】
前記ドーピングしていないアモルファスシリコン薄膜は、シリンダーの内壁の底部においては、全シリンダ厚の１０〜３０％の厚さで形成されることを特徴とする請求項２記載の半導体素子の電荷蓄積電極の製造方法。
【請求項４】
前記ドーピングしていないアモルファスシリコン薄膜は、ＳｉＨ２Ｃｌ２ソースガスを使用して４８０〜５５０℃の温度条件で蒸着されることを特徴とする請求項３記載の半導体素子の電荷蓄積電極の製造方法。
【請求項５】
前記ドーピングされたアモルファスシリコン薄膜は、前記ドーピングしていないアモルファスシリコン薄膜上に低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成されることを特徴とする請求項２記載の半導体素子の電荷蓄積電極の製造方法。
【請求項６】
前記ドーピングされたアモルファスシリコン薄膜は、シラン（ＳｉＨ４）、または、Ｓｉ２Ｈ６等のシリコンソースガスとホスフィン（ＰＨ）ソースガスを用いて形成されることを特徴とする請求項５記載の半導体素子の電荷蓄積電極の製造方法。
【請求項７】
前記第２の薄膜層は、ドーピングしていないアモルファスシリコン薄膜であることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項８】
前記第２の薄膜層は、ドーピングされたアモルファスシリコン薄膜であることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項９】
前記ドーピングされたアモルファスシリコン薄膜は、シラン（ＳｉＨ４）、または、Ｓｉ２Ｈ６等のシリコンソースガスとホスフィン（ＰＨ）ソースガスを用いて形成されることを特徴とする請求項８記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１０】
前記第２の薄膜は、アモルファスシリコン薄膜を０．２〜１Ｔｏｒｒの低い圧力雰囲気でグレーン成長が容易な２００Å以上の厚さで形成することにより形成されることを特徴とする請求項５記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１１】
前記アモルファスシリコン薄膜は、低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成されることを特徴とする請求項１０記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１２】
前記アモルファスシリコン薄膜は、インシトゥ（ｉｎ−ｓｉｔｕ）で蒸着することを特徴とする請求項１０記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１３】
前記アモルファスシリコン薄膜蒸着後、フッ化水素（ＨＦ）、または、バッファオキサイドエチャント（ＢＯＥ）を用いた前処理洗浄工程を行って自然酸化膜を取り除くことを特徴とする請求項１０記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１４】
前記タングステンシリサイド膜は、ＳｉＨ２Ｃｌ２とＷＦ６との反応を用いて成長させることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１５】
前記タングステンシリサイド膜の蒸着温度は、３００〜５００℃であることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１６】
前記タングステンシリサイド膜（ＷＳｉｘ）は、化学量論比がｘ≧３．５であるシリコン含有量が多いものを使用して２００Å以上の厚さを有するように蒸着することを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１７】
前記逆反射コーティング膜とコア酸化膜とを取り除いた後、フッ化水素を用いた前処理洗浄工程の実行により自然酸化膜を取り除くことを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【請求項１８】
前記アニール工程は、ポストプラズマホスフィンアニール工程であることを特徴とする請求項１記載の半導体素子の電荷蓄積電極の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子の電荷蓄積電極の製造方法に関し、特に、シリンダー形キャパシタの内壁にアモルファスシリコン膜（ａ−Ｓｉ）を蒸着し、外壁にはシリコン（Ｓｉ）が豊かなタングステンシリサイド膜（ＷＳｉｘ）を蒸着させることにより、以後ＳＭＰＳ（Ｓｅｌｅｃｔｉｖｅ  Ｍｅｔａｓｔａｂｌｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）工程を介して、内壁はノーマル（ｎｏｒｍａｌ）ＳＭＰＳ成長（ｇｒｏｗｉｎｇ）を介して表面積を拡大させ、外壁は、凹凸状のタングステンシリサイド膜を形成させてセル間スペーシング（ｓｐａｃｉｎｇ）の確保及びブリッジ（ｂｒｉｄｇｅ）の誘発を防止させた電荷蓄積電極の製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ半導体素子を構成するメモリセル数の増加により、各メモリセルの占有面積は次第に低減している。一方、各メモリセル内に形成されるキャパシタは正確な蓄積データの読み取りのために十分な容量が必要である。これによって、現在のＤＲＡＭ半導体素子は、少ない面積を占めながら、より大きい容量を有するキャパシタが形成されたメモリセルが求められる。
【０００３】
近年、２５６メガＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）級以上のメモリ素子では、キャパシタの容量を確保するために、内部シリンダー型電荷蓄積電極（ｉｎｎｅｒ  ｃｙｌｉｎｄｅｒ  ｔｙｐｅ  ｓｔｏｒａｇｅ  ｅｌｅｃｔｒｏｄｅ）が適用されている。
【０００４】
図１ないし図３は、従来の内部シリンダー型電荷蓄積電極の製造方法を説明するための断面図である。
図１を参照すると、半導体基板１０上に第１の絶縁膜１１を形成し、第１の絶縁膜１１を基板１０の一部が露出するようにエッチングしてキャパシタ用コンタクトホールを形成する。前記コンタクトホールの表面及び第１の絶縁膜１１の上部に電荷蓄積電極用導電膜１２を形成する。
【０００５】
その後、導電膜１２が形成されたコンタクトホールに埋め込まれるように導電膜１２の上部に第２の絶縁膜１３を形成し、図２に示すように、第２の絶縁膜１３及び導電膜１２を第１の絶縁膜１１の表面に露出されるように順次に全面エッチングし、導電膜１２を分離して内部シリンダー型電荷蓄積電極１２Ａ、１２Ｂを形成する。
【０００６】
そして、図３に示すように、第１及び第２の絶縁膜１１、１３をウェットエッチングにより取り除く。その際、第１及び第２の絶縁膜１１、１３のエッチング選択比を調節して、シリンダー外部の第１の絶縁膜１１を所定の高さだけ残るようにエッチングする。
【０００７】
【発明が解決しようとする課題】
上記のような従来の電荷蓄積電極の製造方法は、シリンダーの内壁と外壁とをドーピングしていない（ｕｎｄｏｐｅｄ）アモルファスシリコン膜、または、低濃度でドーピングされた（ｄｏｐｅｄ）アモルファスシリコン（ａ−Ｓｉ）薄膜を用いてＳＭＰＳ成長（ｇｒｏｗｉｎｇ）させて、表面積を極大化させることより他には注力しなかった。
【０００８】
しかし、デザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）の低減により、ＳＭＰＳ成長の際、シリンダー外壁の厚さが約２５０〜４００Åに増加し、工程のマージンが十分確保されていないため、壊れたグレーン（ｇｒａｉｎ）によりブリッジ（ｂｒｉｄｇｅ）が生じる問題があった。かかる問題により、電荷蓄積電極は、内部シリンダー（ｉｎｎｅｒ  ｃｙｌｉｎｄｅｒ）、または、クラウンシリンダー（ｃｒｏｗｎ  ｃｙｌｉｎｄｅｒ）等に転換されたのであり、これに従う多くの工程の変化が伴ってデバイスの開発に多くの困難があった。
【０００９】
したがって、本発明は、従来の半導体素子の電荷蓄積電極の製造方法の問題点に鑑みてなされたものであって、シリンダー型キャパシタの内壁にアモルファスシリコン膜（ａ−Ｓｉ）を蒸着し、外壁にはシリコン（Ｓｉ）が豊かなタングステンシリサイド膜（ＷＳｉｘ）膜を蒸着させることにより、以後ＳＭＰＳ工程を実行し、内壁はノーマル（ｎｏｒｍａｌ）ＳＭＰＳ成長を通して表面積を拡大させ、外壁は凹凸状のタングステンシリサイド膜を形成させてセル間スペーシング（ｓｐａｃｉｎｇ）の確保及びブリッジ（ｂｒｉｄｇｅ）の誘発を防止する電荷蓄積電極の製造方法を提供することにその目的ある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するためになされた、本発明による電荷蓄積電極の製造方法は、半導体基板上に形成された酸化膜に電荷蓄積電極用コンタクトを形成した後、第１アモルファスシリコン薄膜からなる第１の薄膜を形成するステップと、前記第１の薄膜上にシリンダー高さを決定するためのコア酸化膜と逆反射コーティング膜を形成するステップと、前記酸化膜が現れるように、前記逆反射コーティング膜、前記コア酸化膜及び前記第１の薄膜をエッチングし、シリンダー製作の為のパターンを形成し、その結果構造物上全体に第２アモルファスシリコン薄膜からなる第２の薄膜を形成するステップと、前記第２の薄膜上にタングステンシリサイド膜を形成するステップと、前記コア酸化膜が現れるように、前記タングステンシリサイド膜と前記第２の薄膜とをブランケットエッチングし、シリンダーの内壁と外壁とを形成するステップと、前記逆反射コーティング膜とコア酸化膜とを取り除くステップと、前記シリンダーの内壁には、シリコン原子の移動を利用してグレーン成長を生じさせて表面積を拡大させ、外壁には、厚さの増加が２００Å以内で凹凸状のタングステンシリサイド膜を形成するＳＭＰＳ（Ｓｅｌｅｃｔｉｖｅ  Ｍｅｔａｓｔａｂｌｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）工程を行うステップと、アニール工程を行って、電荷蓄積電極を形成するステップと、を含んでなることを特徴とする。
【００１１】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記第１の薄膜層は、ドーピングされたアモルファスシリコン薄膜と、ドーピングしていないアモルファスシリコン薄膜との二重構造からなることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記ドーピングしていないアモルファスシリコン薄膜は、シリンダーの内壁の底部においては、全シリンダ厚の１０〜３０％の厚さで形成されることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記ドーピングしていないアモルファスシリコン薄膜は、ＳｉＨ２Ｃｌ２ソースガスを使用して４８０〜５５０℃の温度条件で蒸着されることを特徴とする。
【００１２】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記ドーピングされたアモルファスシリコン薄膜は、前記ドーピングしていないアモルファスシリコン薄膜上に低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成されることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記ドーピングされたアモルファスシリコン薄膜は、シラン（ＳｉＨ４）、または、Ｓｉ２Ｈ６等のシリコンソースガスとホスフィン（ＰＨ）ソースガスを用いて形成されることを特徴とする。
【００１３】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記第２の薄膜層は、ドーピングしていないアモルファスシリコン膜であることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記第２の薄膜層は、ドーピングされたアモルファスシリコン膜であることを特徴とする。
【００１４】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記ドーピングされたアモルファスシリコン薄膜は、シラン（ＳｉＨ４）、または、Ｓｉ２Ｈ６等のシリコンソースガスとホスフィン（ＰＨ）ソースガスを用いて形成されることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記第２の薄膜は、アモルファスシリコン膜を０．２〜１Ｔｏｒｒの低い圧力雰囲気でグレーン成長が容易な２００Å以上の厚さで形成することにより形成されることを特徴とする。
【００１５】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記アモルファスシリコン膜は、低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成されることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記アモルファスシリコン膜は、インシトゥ（ｉｎ−ｓｉｔｕ）で蒸着することを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記アモルファスシリコン膜蒸着後、フッ化水素（ＨＦ）、または、バッファオキサイドエチャント（ＢＯＥ）を用いた前処理洗浄工程を行って自然酸化膜を取り除くことを特徴とする。
【００１６】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記タングステンシリサイド膜は、ＳｉＨ２Ｃｌ２とＷＦ６との反応を用いて成長させることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記タングステンシリサイド膜の蒸着温度は、３００〜５００℃であることを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記タングステンシリサイド膜（ＷＳｉｘ）は、化学量論比がｘ≧３．５であるシリコン含有量が多いものを使用して２００Å以上の厚さを有するように蒸着することを特徴とする。
【００１７】
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記逆反射コーティング膜とコア酸化膜とを取り除いた後、フッ化水素を用いたＳＭＰＳ前処理洗浄工程の実行により自然酸化膜を取り除くことを特徴とする。
また、本発明による半導体素子の電荷蓄積電極の製造方法において、前記アニール工程は、ポストプラズマホスフィンアニール工程であることを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明にかかる半導体素子の電荷蓄積電極の製造方法の実施の形態の具体例を図面を参照しながら説明する。また、実施の形態の説明のための図面で同一機能を有するものは、同一符号を付して、その説明を省略する。
【００１９】
図４ないし図１０は、本発明にかかる半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【００２０】
先ず、ワードラインとビットラインとを形成し、ポリ層間の絶縁のための内部ポリ酸化膜（ｉｎｔｅｒ  ｐｏｌｙ  ｏｘｉｄｅ：ＩＰＯ）２１を蒸着した後、ポリ−３（ｐｏｌｙ−３）用コンタクトホールを形成する。ポリ−３用コンタクトホールが形成された構造物の上部にドーピングされた（ｄｏｐｅｄ）アモルファスシリコン薄膜とドーピングしていない（ｕｎｄｏｐｅｄ）アモルファスシリコン薄膜とを５５０℃以下の温度でポリ−３用コンタクトホールを全て埋められるように蒸着し、シリコン内壁のポリ−３Ａ薄膜２２を形成する（図４参照）。その際、ドーピングしていないアモルファスシリコン薄膜は、ＳＭＰＳ工程によるグレーン成長が行われる程度に薄くシリンダーの内壁の底部に形成する。
【００２１】
そして、ドーピングしていないアモルファスシリコン薄膜上に形成されるドーピングされたアモルファスシリコン薄膜は、ホスフィン（ＰＨ３）とシラン（ＳｉＨ４）、または、Ｓｉ２Ｈ６等のソースガス（ｓｏｕｒｃｅ  ｇａｓ）を用いて低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により蒸着する。
【００２２】
ドーピングしていないアモルファスシリコン薄膜は、ドーピングされたアモルファスシリコン薄膜の蒸着後、インシトゥ（ｉｎ−ｓｉｔｕ）でホスフィン（ＰＨ３）バルブを閉ざして連続進行するが、その際、ドーピングしていないアモルファスシリコン薄膜の比率はポリ−３Ａ薄膜２２内で１０〜３０％を維持しなければならない。
【００２３】
次に、図５に示すように、ポリ−３Ａ薄膜２２上にシリンダー高さを決定するコア酸化膜（ｃｏｒｅ  ｏｘｉｄｅ）２３を６０００Å以上蒸着した後、コア酸化膜２３上にポリ−３マスクのための逆反射コーティング膜（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ：ＡＲＣ）２４を蒸着する。
【００２４】
コア酸化膜２３及びＡＲＣ膜２４を形成した後、図６に示すように、ポリ−３用マスク及びエッチング工程を介して内部ポリ酸化膜２１が現れるようにＡＲＣ膜２４、コア酸化膜２３及びポリ−３Ａ薄膜２２を順次エッチングしてシリンダー型キャパシタの製作のためのパターンを形成する。
【００２５】
ポリ−３Ａ薄膜２２をマスク及びエッチングした後、上記構造物上に図７に示すように、以後シリンダーの内壁として使用されるポリ−３Ｂ薄膜２５を、ドーピングしていないアモルファスシリコン薄膜、または、薄くドーピングされたアモルファスシリコン薄膜を用いて低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により２００Å以上の厚さで蒸着する。その後、ポリ−３Ｂ薄膜２５上にシリコンが豊かなタングステンシリサイド（ＷＳｉｘ）膜２６を２００Å以上の厚さで蒸着する。その際、タングステンシリサイド薄膜は、化学量論比でｘ≧３．５以上である。
【００２６】
ドーピングしていないアモルファスシリコン薄膜とタングステンシリサイド膜とをタングステンシリサイドチャンバを用いて、インシトゥ（ｉｎ−ｓｉｔｕ）で蒸着する。そして、各々異なる化学気相蒸着（ＣＶＤ）装備を用いる場合には、タングステンシリサイド膜２６を蒸着する前にフッ化水素（ＨＦ）、または、バッファオキサイドエッチャント（ＢＥＯ）を用いた洗浄工程を用いて自然酸化膜を除去するようにする。
【００２７】
ポリ−３Ｂ薄膜２５及びシリコンリッチ（Ｓｉ−ｒｉｃｈ）タングステンシリサイド膜２６を蒸着した後、図８に示すように、コア酸化膜２３が現れるまで、ポリ−３Ｂ薄膜２５及びシリコンリッチタングステンシリサイド膜２６をブランケットエッチング（ｂｌａｎｋｅｔ  ｅｔｃｈｉｎｇ）して、シリンダーの内壁と外壁とを形成する。その際、シリンダーとシリンダーとの間に漏洩電流を誘発するタングステンシリサイド（ＷＳｉｘ）、または、シリコン（Ｓｉ）薄膜が残らないように、内部ポリ酸化膜２１を若干取り除く程度でオーバーエッチング（ｏｖｅｒ  ｅｔｃｈｉｎｇ）する。
【００２８】
その後、図９に示すように、コア酸化膜２３をエッチングした後、ポリ−３Ｂ薄膜２５、または、タングステンシリサイド膜２６の表面に存在する酸化膜を取り除くために、フッ化水素（ＨＦ）を用いた前処理洗浄工程に進む。
【００２９】
その後、シリコン原子の移動を用いるＳＭＰＳ工程を実行すると、図１０のように、シリンダーの内壁は、正常的なＳＭＰＳ膜２８のグレーン成長が生じ、外壁は、厚さが大きく増加しない範囲内で凹凸状のタングステンシリサイド膜２７が形成される。
【００３０】
その後、ドーピングしていないシリコン薄膜が蒸着されたシリンダー内部に導電性を与えるためにポストプラズマ（ｐｏｓｔ  ｐｌａｓｍａ）ホスフィン（ＰＦ３）アニ−ル（ａｎｎｅａｌ）工程を行って、半導体電荷蓄積電極の形成を完成する。
【００３１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３２】
【発明の効果】
上述したように、本発明による半導体素子の電荷蓄積電極の製造方法は、ＳＭＰＳ工程によるシリンダーの外壁の厚さの増加が少なく（≦２００Å）、グレーンが壊れるおそれが殆どない。
【００３３】
そして、ＳＭＰＳ工程後に進行するポストプラズマホスフィン（ＰＦ３）アニール工程が取り除くことができ、また、工程時間を減ることができる。
【００３４】
特に、シリコンが豊かなタングステンシリサイド膜の場合、既存のタングステンシリサイド膜（１．８≦ｘ≦２．５）による劣悪なステップカバリッジ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）が補完することができるので、効果的な蒸着が可能であり、これによって、電荷蓄積電極の製造工程を円滑に進行することができる。
【００３５】
このように本発明による製造方法により製作された半導体素子の電荷蓄積電極は、ポリ−３ブリッジが低減して歩留まりの増大が図ることができ、製造工程において、追加的な装置なしに既存の装置だけをを用いて行うことができる。また、新しい構造のキャパシタの適用による工程変化の混乱が防止することができ、何よりも膜質が優れた電荷蓄積電極（ｐｏｌｙ−３）が確保できる。
【図面の簡単な説明】
【図１】従来の内部シリンダー型電荷蓄積電極の製造方法を説明するための断面図である。
【図２】従来の内部シリンダー型電荷蓄積電極の製造方法を説明するための断面図である。
【図３】従来の内部シリンダー型電荷蓄積電極の製造方法を説明するための断面図である。
【図４】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図５】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図６】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図７】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図８】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図９】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【図１０】本発明による半導体素子の電荷蓄積電極の製造方法を説明するための断面図である。
【符号の説明】
２１      内部ポリ酸化膜
２２      ポリ−３Ａ薄膜（第１の薄膜）
２３      コア酸化膜
２４      逆反射コーティング膜
２５      ポリ−３Ｂ薄膜（第２の薄膜）
２６      タングステンシリサイド膜
２７      凹凸状のタングステンシリサイド膜
２８      ＳＭＰＳ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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