(57)【特許請求の範囲】
【請求項１】
複数のｎＭＯＳトランジスタを備え、クロック信号と、データ信号と、テスト入力信号と、テスト選択信号とからなる第１の論理情報が入力され、前記第１の論理情報に基づく第２の論理情報を出力する入力部と、
少なくとも前記第２の論理情報に基づく情報が入力され、前記第２の論理情報に基づく信号を出力する出力部と、
前記入力部が前記第１の論理情報から前記第２の論理情報を生成するための制御信号を前記入力部に入力する制御部と、
前記第２の論理情報を前記入力部から前記出力部へ伝達する第１のノードとを備えるフリップフロップであり、
前記入力部は、前記クロック信号がローレベルからハイレベルに遷移するときに、前記第１の論理情報のうち、前記データ信号又は前記テスト入力信号の何れを有効にして前記第２の論理情報を生成するのかを前記テスト選択信号に基づいて選択する選択部を有すると共に、前記クロック信号がローレベルのときに、前記第２の論理情報をハイレベルの信号として前記第１のノードに出力し、
前記入力部において、前記第１のノードがハイレベルからローレベルに遷移する際に電流が流れる経路に含まれる前記ｎＭＯＳトランジスタの数が、前記データ信号が選択されたときの方が、前記テスト入力信号が選択されたときよりも少ない
ことを特徴とするスキャン付きフリップフロップ。
【請求項２】
請求項１記載のスキャン付きフリップフロップにおいて、
前記入力部は、第１に、前記制御部と第１、第２及び第３のノードを介して接続され、更に第２に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第３に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に入力状態が移行したとき、前記第３のノードの電位がハイレベルであれば、所定時間内に前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をローレベルに保持し、更に第４に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に入力状態が移行したとき、前記第１のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第２及び第３のノードの電位がハイレベルからローレベルへ遷移すれば、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をハイレベルに保持し、更に第５に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードの電位がハイレベルであれば、前記所定時間内に前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をローレベルに保持し、更に第６に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードの電位がローレベルであれば、前記第１のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第２のノードの電位がハイレベルからローレベルへ遷移すれば、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をハイレベルに保持し、
前記制御部は、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第２及び第３のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、更に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第２のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、前記第３のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第１のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。
【請求項３】
請求項１記載のスキャン付きフリップフロップにおいて、
前記入力部は、第１に、前記制御部と第１、第２及び第３のノードを介して接続され、更に第２に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第３に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に移行したとき、前記第３のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号の状態に関係なく、前記第１のノードの電位をローレベルに保持し、更に第４に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第１のノードの電位をハイレベルに保持し、更に第５に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第６に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードがローレベルであれば、前記第１のノードの電位をハイレベルに保持し、
前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて前記第２及び第３のノードの電位をハイレベルに保持し、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて前記第２及び第３のノードの電位をハイレベルからローレベルへ遷移させ、更に第３に、前記テスト入力信号がハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて前記第２のノードの電位をハイレベルに保持し、前記第３のノードの電位をローレベルのままとし、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて前記第２のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第３のノードの電位をローレベルのままとし、
前記出力部は、前記クロック信号がハイレベルのときは前記第１のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持する
ことを特徴とするスキャン付きフリップフロップ。
【請求項４】
請求項１記載のスキャン付きフリップフロップにおいて、
前記入力部と前記制御部とは第１、第２及び第３のノードを介して接続され、
前記制御部と前記出力部とは第４及び第５のノードを介して接続され、
また、前記入力部は、第１に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第２に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に移行したとき、前記第３のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第３に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第１のノードの電位をハイレベルに保持し、更に第４に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第５に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードがローレベルであれば、前記第１のノードの電位をハイレベルに保持し、
前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの信号を受け、前記第２及び第３のノードの電位をハイレベルに保持すると共に、前記第４のノードの電位をハイレベルに保持し、前記第５のノードの電位をローレベルからハイレベルに遷移させ、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受け、前記第２及び第３のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第４のノードの電位をハイレベルからローレベルへ遷移させ、前記第５のノードの電位をローレベルに維持し、更に第３に、前記テスト入力信号ハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの信号を受け、前記第２のノードの電位をハイレベルに保持すると共に、前記第３のノードの電位をローレベルのままとし、更に、前記第４のノードの電位をハイレベルに保持し、前記第５のノードの電位をローレベルからハイレベルに遷移させ、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受け、前記第２のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第３のノードの電位をローレベルのままとすると共に、前記第４のノードの信号をハイレベルからローレベルへ遷移させ、前記第５のノードの電位をローレベルに保持し、
前記出力部は、第１に、前記第４及び第５のノードからハイレベルの信号を受けたとき、ハイレベルの出力信号及びローレベルの反転出力信号を出力し、更に第２に、前記第４及び第５のノードからローレベルの信号を受けたとき、ローレベルの出力信号及びハイレベルの反転出力信号を出力し、更に第３に、前記第４のノードにハイレベル、前記第５のノードにローレベルの信号を受けたとき、出力信号及び反転出力信号のレベルを以前のレベルに保持する
ことを特徴とするスキャン付きフリップフロップ。
【請求項５】
請求項１記載のスキャン付きフリップフロップにおいて、
前記データ信号が選択されたときのｎＭＯＳトランジスタの数は３個であり、
前記テスト入力信号が選択されたときのｎＭＯＳトランジスタの数は４個である
ことを特徴とするスキャン付きフリップフロップ。
【請求項６】
請求項１記載のスキャン付きフリップフロップにおいて、
前記データ信号が選択されたときのｎＭＯＳトランジスタの数は２個であり、
前記テスト入力信号が選択されたときのｎＭＯＳトランジスタの数は３個である
ことを特徴とするスキャン付きフリップフロップ。  
【請求項７】
請求項２又は３記載のスキャン付きフリップフロップにおいて、
前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて、ハイレベルの信号を前記第５のノードに出力し、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて、ローレベルの信号を前記第５のノードに出力し、更に第３に、前記テスト入力信号がハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて、ハイレベルの信号を前記第５のノードに出力し、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて、ローレベルの信号を前記第５のノードに出力し、更に第５に、前記第４のノードの反転信号が伝播される第６のノードを内部に備え、また、前記第６のノードと前記第２のノードとの間に前記第６のノードの反転信号を前記第２のノードに伝播するインバータ回路を備え、更に、前記第６のノードの信号と前記テスト選択信号とが入力され、それらのＮＯＲ論理演算の結果を前記第３のノードに出力する２入力ＮＯＲ回路とを備える
ことを特徴とするスキャン付きフリップフロップ。
【請求項８】
請求項７記載のスキャン付きフリップフロップにおいて、
前記２入力ＮＯＲ回路は、１個が電源電位に接続された２個のｐＭＯＳトランジスタの直列回路と接地電位に接続された２個のｎＭＯＳトランジスタの並列回路との直列接続からなり、
前記インバータ回路はＣＭＯＳインバータであって、
前記２入力ＮＯＲ回路の有する電源電位に接続される１個のｐＭＯＳトランジスタと、前記ＣＭＯＳトランジスタの有するｐＭＯＳトランジスタとを１つのｐＭＯＳトランジスタとして共用する
ことを特徴とするスキャン付きフリップフロップ。
【請求項９】
請求項１〜８の何れか１項に記載の前記スキャン付きフリップフロップと、
前記スキャン付きフリップフロップに入力する前記データ信号を生成するデータ信号生成回路とを備え、
前記データ信号生成回路は、前記スキャン付きフリップフロップに隣接して配置されている
ことを特徴とする半導体装置。
【請求項１０】
請求項１〜９の何れか１項に記載の前記スキャン付きフリップフロップを配置する第１の工程と、
前記スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路を前記スキャン付きフリップフロップに隣接して配置する第２の工程と、
前記データ信号生成回路以外の他の回路を配置する第３の工程と、
前記スキャン付きフリップフロップのデータ信号を優先して配線する第４の工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速に動作し、且つ少ないトランジスタ数で構成可能なスキャン付きフリップフロップに関する。
【背景技術】
【０００２】
半導体集積回路のロジック回路における面積、消費電力、及びクリティカルパス遅延におけるフリップフロップの占める割合は大きく、フリップフロップの小面積化、低消費電力化、及び高速化が望まれる。また、設計したＬＳＩのテストを容易に行うためにスキャン付きフリップフロップが多く使われており、特に、スキャン付きフリップフロップの小面積化、低消費電力化、及び高速化が重要である。
【０００３】
近年、高速用途向けにクロック周期よりも短いパルス幅の期間にデータを取り込むラッチ回路を用いたフリップフロップが提案されている。以下、このような構成のフリップフロップの従来例について図１１及び図１２の回路図を用いて説明する。
【０００４】
図１１は、ＳＤＦＦ（Ｓｅｍｉ−Ｄｙｎａｍｉｃ  Ｆｌｉｐ−Ｆｌｏｐ）と呼ばれるスキャン付きフリップフロップであり、特許文献１に記載されている一構成例（以下、従来例１と呼ぶ）である。
【０００５】
図１１において、Ｄはデータ信号、ＣＫはクロック信号、ＳＩはテスト入力信号、ＳＣＡＮはテスト選択信号、Ｑは出力信号、ＶＤＤはＶＤＤ電源、ＧＮＤはＧＮＤ電位を示す。
【０００６】
Ｎ２０〜Ｎ２３はｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタＮ２０及びＮ２１による直列接続と、ｎＭＯＳトランジスタＮ２２及びＮ２３による直列接続とが並列に接続されてセレクタ回路Ｓ０が構成され、この構成において、ｎＭＯＳトランジスタＮ２１のデータ信号Ｄによる制御又はｎＭＯＳトランジスタＮ２３のテスト入力信号ＳＩによる制御の何れかが、インバータ回路ＩＮＶ７で反転させたテスト選択信号ＳＣＡＮで制御するｎＭＯＳトランジスタＮ２０と、テスト選択信号ＳＣＡＮで制御するｎＭＯＳトランジスタＮ２２とにより排他的に選択される。
【０００７】
Ｐ１はソースにＶＤＤ電源が接続されたｐＭＯＳトランジスタ、Ｎ３はソースにＧＮＤ電位が接続されたｎＭＯＳトランジスタであり、それぞれのゲートにはクロック信号ＣＫが入力される。このｐＭＯＳトランジスタのドレインにはｎＭＯＳトランジスタＮ１が直列に接続され、更に、ｎＭＯＳトランジスタＮ１のソースとｎＭＯＳトランジスタＮ３のドレインとの間に、上記のセレクタ回路Ｓ１が直列に挿入される。ここで、ｐＭＯＳトランジスタＰ１のドレインとｎＭＯＳトランジスタＮ１のドレインとの接続ノードはＸ１である。ｎＭＯＳトランジスタＮ１のゲートには２入力のＮＡＮＤ回路ＮＤ１の出力端子が接続される。このＮＡＮＤ回路ＮＤ１の一方の入力端子にはノードＸ１が、また、他方の入力端子にはクロック信号ＣＫが２つのインバータ回路ＩＮＶ１及びＩＮＶ２により遅延されて入力される。ここで、インバータ回路ＩＮＶ２とＮＡＮＤ回路ＮＤ１の一方の入力端子との接続ノードはＣＫＤである。
【０００８】
ノードＸ１は、ソースをＶＤＤ電源に接続されたｐＭＯＳトランジスタＰ２のゲートと、ソースがＧＮＤ電位に接続されたｎＭＯＳトランジスタＮ５のゲートに接続される。また、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ５との間には、ゲートにクロック信号ＣＫを受けるｎＭＯＳトランジスタＮ４が直列に挿入される。ここで、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ４との接続ノードから得られる出力電位は出力信号Ｑである。
【０００９】
また、インバータ回路ＩＮＶ３、ＩＮＶ４により構成されるラッチ回路はノードＸ１に接続され、インバータ回路ＩＮＶ５、ＩＮＶ６により構成されるラッチ回路は出力信号Ｑを出力するｐＭＯＳトランジスタのドレインに接続される。
【００１０】
次に、上記構成のスキャン付きフリップフロップ回路において動作を説明する。
【００１１】
先ず、テスト選択信号ＳＣＡＮがローレベル、すなわち、データ信号Ｄが選択されているときについて説明する。
【００１２】
クロック信号ＣＫがローレベルの期間には、ｐＭＯＳトランジスタＰ１がオンすることによりノードＸ１の電位はハイレベルとなる。このとき、ｎＭＯＳトランジスタＮ４及びｐＭＯＳトランジスタＰ２がカットオフされるため、出力信号Ｑは以前の値に保持される。
【００１３】
続いて、クロック信号ＣＫがハイレベルに遷移する時、ノードＣＫＤの電位は直ちにハイレベルには遷移せず、インバータ回路ＩＮＶ１、ＩＮＶ２による遅延時間の後にハイレベルに遷移する。クロック信号ＣＫがハイレベルであり、且つノードＣＫＤの電位がローレベルの期間（以下、評価期間と呼ぶ）はｎＭＯＳトランジスタＮ１がオン状態となる為、この期間にデータ信号Ｄがハイレベルであれば、ノードＸ１はハイレベルからローレベルに遷移し、ｐＭＯＳトランジスタＰ２により出力信号Ｑがハイレベルに遷移する。評価期間に入力信号Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、ｎＭＯＳトランジスタＮ４及びＮ５によって出力信号Ｑがローレベルに遷移する。
【００１４】
続いて、クロック信号ＣＫがハイレベルであり、且つノードＣＫＤの電位がハイレベルの状態（以下、保持期間と呼ぶ）に移行するが、このときノードＸ１の電位がハイレベルであれば、２入力ＮＡＮＤ回路ＮＤ１によりｎＭＯＳトランジスタＮ１はカットオフされるので、データ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ３及びＩＮＶ４により、そのハイレベル電位が保持される。ノードＸ１がローレベルで保持期間に入った場合、ｐＭＯＳトランジスタＰ１がカットオフされている為、入力信号Ｄの値に関係なくインバータ回路ＩＮＶ３及びＩＮＶ４によりノードＸ１の電位はローレベルを保持する。
【００１５】
通常、インバータ回路はＭＯＳトランジスタを２個、２入力ＮＡＮＤ回路は４個のＭＯＳトランジスタにより構成されるので、図１１に示す従来例１のフリップフロップ回路は合計２８個のＭＯＳトランジスタにより構成される。
【００１６】
また、図１２は、同じくＳＤＦＦと呼ばれるスキャン付きフリップフロップ回路の別の構成例（以下、従来例２と呼ぶ）である。ここでは、図１１と同じ構成については同じ符号を付して、その説明を省略する。
【００１７】
図１２では、図１１に示したスキャン付きフリップフロップと同じ機能を有するが、図１１において、ノードＸ１（図１２においてはノードｎ１に相当する）の電位を保持期間においてハイレベルに保持するために設けられていたｎＭＯＳトランジスタＮ１及びＮＡＮＤ回路ＮＤ１を削除し、代わりに２入力のＡＮＤ回路の出力とテスト選択信号ＳＣＡＮとが入力されるＯＲインバータ回路とからなるアンドオアインバータ回路ＡＯＩ１、及び、同じく２入力のＡＮＤ回路の出力とテスト選択信号ＳＣＡＮをインバータ回路ＩＮＶ７により反転させた信号とが入力されるＯＲインバータ回路とからなるＡＯＩ２を加えた点において異なっている。すなわち、データ信号Ｄがローレベルの状態において、クロック信号ＣＫがローレベルからハイレベルに立ち上がった場合、保持期間ではノードＣＫＤの電位はローレベルからハイレベルに遷移するので、テスト選択信号ＳＣＡＮの値に関らず、ｎＭＯＳトランジスタＮ２０及びＮ２２はカットオフされる。したがって、データ信号Ｄの値に関係せず、ノードＸ１の電位はハイレベルに保持され、図１１におけるｎＭＯＳトランジスタＮ１と同様の機能を有する。
【００１８】
ここで、アンドオアインバータ回路は通常ＭＯＳトランジスタ６個で構成されるため、図１２に示した回路は合計３５個のＭＯＳトランジスタにより構成される。
【特許文献１】米国特許第５８９８３３０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記図１１に示す従来のスキャン付きフリップフロップでは、ノードＸ１からグランドまでの間にデータ信号Ｄにより動作するトランジスタはｎＭＯＳトランジスタＮ１、Ｎ２０、Ｍ２１及びＮ３の４個が直列に並んでおり、ノードＸ１の電位の遷移において遅延時間が大きくなるという問題があった。
【００２０】
また、このトランジスタを１つ削減し、上記遅延時間を低減した図１２に示す従来のフリップフロップにおいては、同一機能を保つために追加したアンドオアインバータ回路ＡＯＩ１及びＡＯＩ２によりトランジスタ数が増加し、全体に使用するＭＯＳトランジスタ数が多くなってしまうという問題があった。
【００２１】
本発明は上記問題を解決するものであり、その目的は、データ入力時の信号伝達を行う直列のトランジスタ数の信号伝達経路のトランジスタ数を削減することにより動作速度の高速化を図ると共に、総トランジスタ数の削減を図ることにある。
【課題を解決するための手段】
【００２２】
前記目的を達成するために、本発明では、データ信号入力時とテスト信号入力時とを選択する選択回路において、データ信号を入力する側の直列トランジスタ（ディスチャージトランジスタ）数を削減して高速化を図ると共に、高速動作をさせる必要のないテスト信号入力側については、前記直列トランジスタの削減を行わず、前記削減に伴う不要なトランジスタ数の増加を抑制する。
【００２３】
すなわち、請求項１記載の発明のスキャン付きフリップフロップは、複数のｎＭＯＳトランジスタを備え、クロック信号と、データ信号と、テスト入力信号と、テスト選択信号とからなる第１の論理情報が入力され、前記第１の論理情報に基づく第２の論理情報を出力する入力部と、少なくとも前記第２の論理情報に基づく情報が入力され、前記第２の論理情報に基づく信号を出力する出力部と、前記入力部が前記第１の論理情報から前記第２の論理情報を生成するための制御信号を前記入力部に入力する制御部と、前記第２の論理情報を前記入力部から前記出力部へ伝達する第１のノードとを備えるフリップフロップであり、前記入力部は、前記クロック信号がローレベルからハイレベルに遷移するときに、前記第１の論理情報のうち、前記データ信号又は前記テスト入力信号の何れを有効にして前記第２の論理情報を生成するのかを前記テスト選択信号に基づいて選択する選択部を有すると共に、前記クロック信号がローレベルのときに、前記第２の論理情報をハイレベルの信号として前記第１のノードに出力し、前記入力部において、前記第１のノードがハイレベルからローレベルに遷移する際に電流が流れる経路に含まれる前記ｎＭＯＳトランジスタの数が、前記データ信号が選択されたときの方が、前記テスト入力信号が選択されたときよりも少ないことを特徴とする。
【００２４】
請求項２記載の発明は、請求項１記載のスキャン付きフリップフロップにおいて、前記入力部は、第１に、前記制御部と第１、第２及び第３のノードを介して接続され、更に第２に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第３に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に入力状態が移行したとき、前記第３のノードの電位がハイレベルであれば、所定時間内に前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をローレベルに保持し、更に第４に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に入力状態が移行したとき、前記第１のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第２及び第３のノードの電位がハイレベルからローレベルへ遷移すれば、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をハイレベルに保持し、更に第５に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードの電位がハイレベルであれば、前記所定時間内に前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をローレベルに保持し、更に第６に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードの電位がローレベルであれば、前記第１のノードの電位をハイレベルの状態とし、前記所定時間以上経過後に、前記第２のノードの電位がハイレベルからローレベルへ遷移すれば、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号のレベルに関係なく、前記第１のノードの電位をハイレベルに保持し、前記制御部は、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第２及び第３のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、更に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第２のノードの電位を、前記所定時間以上経過後に、ハイレベルからローレベルに遷移させ、前記第３のノードの電位をローレベルのままとし、前記出力部は、前記クロック信号がハイレベルのときは前記第１のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持することを特徴とする。
【００２５】
請求項３記載の発明は、請求項１記載のスキャン付きフリップフロップにおいて、前記入力部は、第１に、前記制御部と第１、第２及び第３のノードを介して接続され、更に第２に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第３に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に移行したとき、前記第３のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号の状態に関係なく、前記第１のノードの電位をローレベルに保持し、更に第４に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第１のノードの電位をハイレベルに保持し、更に第５に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第６に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードがローレベルであれば、前記第１のノードの電位をハイレベルに保持し、前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて前記第２及び第３のノードの電位をハイレベルに保持し、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて前記第２及び第３のノードの電位をハイレベルからローレベルへ遷移させ、更に第３に、前記テスト入力信号がハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて前記第２及び第３のノードの電位をハイレベルに保持し、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて前記第２のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第３のノードの電位をローレベルのままとし、前記出力部は、前記クロック信号がハイレベルのときは前記第１のノードに現れる信号を反転させた信号を出力信号として出力し、更に、前記クロック信号がローレベルのときは以前の信号のレベルを保持することを特徴とする。
【００２６】
請求項４記載の発明は、請求項１記載のスキャン付きフリップフロップにおいて、前記入力部と前記制御部とは第１、第２及び第３のノードを介して接続され、前記制御部と前記出力部とは第４及び第５のノードを介して接続され、また、前記入力部は、第１に、前記クロック信号がローレベルのとき、前記第１のノードにハイレベルを出力し、更に第２に、前記データ信号がハイレベルの場合において、前記テスト選択信号がローレベルであり、且つ前記クロック信号がローレベルである第１の状態から、前記テスト選択信号がローレベルであり、且つ前記クロック信号がハイレベルである第２の状態に移行したとき、前記第３のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第２の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第３に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、前記第１のノードの電位をハイレベルに保持し、更に第４に、前記テスト入力信号がハイレベルの場合において、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がローレベルである第３の状態から、前記テスト選択信号がハイレベルであり、且つ前記クロック信号がハイレベルである第４の状態に移行したとき、前記第２のノードがハイレベルであれば、前記第１のノードの電位をハイレベルからローレベルへ遷移させ、前記第４の状態を維持する間は、前記データ信号及び前記テスト入力信号の電位に関係なく、前記第１のノードの電位をローレベルに保持し、更に第５に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、前記第３のノードがローレベルであれば、前記第１のノードの電位をハイレベルに保持し、前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの信号を受け、前記第２及び第３のノードの電位をハイレベルに保持すると共に、前記第４のノードの電位をハイレベルに保持し、前記第５のノードの電位をローレベルからハイレベルに遷移させ、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受け、前記第２及び第３のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第４のノードの電位をハイレベルからローレベルへ遷移させ、前記第５のノードの電位をローレベルに維持し、更に第３に、前記テスト入力信号ハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの信号を受け、前記第２のノードの電位をハイレベルに保持すると共に、前記第３のノードの電位をローレベルのままとし、更に、前記第４のノードの電位をハイレベルに保持し、前記第５のノードの電位をローレベルからハイレベルに遷移させ、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受け、前記第２のノードの電位をハイレベルからローレベルへ遷移させると共に、前記第３のノードの電位をローレベルのままとすると共に、前記第４のノードの信号をハイレベルからローレベルへ遷移させ、前記第５のノードの電位をローレベルに保持し、前記出力部は、第１に、前記第４及び第５のノードからハイレベルの信号を受けたとき、ハイレベルの出力信号及びローレベルの反転出力信号を出力し、更に第２に、前記第４及び第５のノードからローレベルの信号を受けたとき、ローレベルの出力信号及びハイレベルの反転出力信号を出力し、更に第３に、前記第４のノードにハイレベル、前記第５のノードにローレベルの信号を受けたとき、出力信号及び反転出力信号のレベルを以前のレベルに保持することを特徴とする。
【００２７】
請求項５記載の発明は、請求項１記載のスキャン付きフリップフロップにおいて、前記データ信号が選択されたときのｎＭＯＳトランジスタの数は３個であり、前記テスト入力信号が選択されたときのｎＭＯＳトランジスタの数は４個であることを特徴とする。
【００２８】
請求項６記載の発明は、請求項１記載のスキャン付きフリップフロップにおいて、前記データ信号が選択されたときのｎＭＯＳトランジスタの数は２個であり、前記テスト入力信号が選択されたときのｎＭＯＳトランジスタの数は３個であることを特徴とする。
【００２９】
請求項７記載の発明は、請求項２又は３記載のスキャン付きフリップフロップにおいて、前記制御部は、第１に、前記データ信号がハイレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて、ハイレベルの信号を前記第５のノードに出力し、更に第２に、前記データ信号がローレベルの場合において、前記第１の状態から前記第２の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて、ローレベルの信号を前記第５のノードに出力し、更に第３に、前記テスト入力信号がハイレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルからローレベルに遷移する前記第１のノードの電位変化を受けて、ハイレベルの信号を前記第５のノードに出力し、更に第４に、前記テスト入力信号がローレベルの場合において、前記第３の状態から前記第４の状態に移行したとき、ハイレベルを維持する前記第１のノードの信号を受けて、ローレベルの信号を前記第５のノードに出力し、更に第５に、前記第４のノードの反転信号が伝播される第６のノードを内部に備え、また、前記第６のノードと前記第２のノードとの間に前記第６のノードの反転信号を前記第２のノードに伝播するインバータ回路を備え、更に、前記第６のノードの信号と前記テスト選択信号とが入力され、それらのＮＯＲ論理演算の結果を前記第３のノードに出力する２入力ＮＯＲ回路とを備えることを特徴とする。
【００３０】
請求項８記載の発明は、請求項７記載のスキャン付きフリップフロップにおいて、前記２入力ＮＯＲ回路は、１個が電源電位に接続された２個のｐＭＯＳトランジスタの直列回路と接地電位に接続された２個のｎＭＯＳトランジスタの並列回路との直列接続からなり、前記インバータ回路はＣＭＯＳインバータであって、前記２入力ＮＯＲ回路の有する電源電位に接続される１個のｐＭＯＳトランジスタと、前記ＣＭＯＳトランジスタの有するｐＭＯＳトランジスタとを１つのｐＭＯＳトランジスタとして共用することを特徴とする。
【００３１】
請求項９記載の発明の半導体装置は、請求項１〜８の何れか１項に記載の前記スキャン付きフリップフロップと、前記スキャン付きフリップフロップに入力する前記データ信号を生成するデータ信号生成回路とを備え、前記データ信号生成回路は、前記スキャン付きフリップフロップに隣接して配置されていることを特徴とする。
【００３２】
請求項１０記載の発明の半導体装置の製造方法は、請求項１〜９の何れか１項に記載の前記スキャン付きフリップフロップを配置する第１の工程と、前記スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路を前記スキャン付きフリップフロップに隣接して配置する第２の工程と、前記データ信号生成回路以外の他の回路を配置する第３の工程と、前記スキャン付きフリップフロップのデータ信号を優先して配線する第４の工程とを有することを特徴とする。
【００３３】
以上により、請求項１〜４の何れか１項に記載の発明では、テスト選択信号によりデータ信号が選択されたときと、テスト入力信号が選択されたときとにおいて、第１のノードの電位をハイレベルからローレベルへ変化させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数が異なることにより、データ信号又はテスト入力信号のどちらか一方の信号が選択されたときにのみ遅延時間を短縮し、動作の高速化が図れると共に、もう一方の信号が選択された場合においては、不要に高速化を図らず、回路規模を小さく抑えてＭＯＳトランジスタの数を削減する。すなわち、高速化と回路規模の低減とを同時に実現することが可能となる。
【００３４】
また、請求項１記載の発明では、データ信号が選択されたときの方が前記テスト入力信号が選択されたときに比べて、第１のノードの電位をハイレベルからローレベルに変化させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数が少ないので、この構造により、通常高速動作が要求されないテスト入力信号が選択されたときの動作に対して、データ信号が選択されたときの動作を速くすることにより、高速動作を実現すると共に、ＭＯＳトランジスタ数を削減することが可能となる。
【００３５】
更に、請求項５記載の発明では、第１のノードの電位をハイレベルからローレベルに遷移させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数を、テスト選択信号で切替えて選択することにより、データ信号が選択されたときには３個、また、テスト入力信号が選択されたときには４個とし、同様に、請求項６記載の発明では、データ信号が選択されたときには２個、また、テスト入力信号が選択されたときには３個とするので、このような構成により、通常高速動作が要求されないテスト入力信号が選択されたときに対して、データ信号が選択されたときの動作を速くすることで、高速動作を実現すると共に、ＭＯＳトランジスタの数を削減することが可能となる。
【００３６】
続いて、請求項８記載の発明では、２入力のＮＯＲ回路と、第２のノードに信号を出力するインバータ回路とを構成する際、電源電位に繋がるｐＭＯＳトランジスタを共用するので、その分、ＭＯＳトランジスタの数を削減することが可能となる。
【００３７】
また、請求項９記載の発明では、スキャン付きフリップフロップに入力するデータ信号を生成する回路をスキャン付きフリップフロップに隣接させて配置するので、データ信号に加わるノイズを小さくすることができ、半導体装置を安定して動作させることが可能となる。
【００３８】
更に、請求項１０記載の発明では、スキャン付きフリップフロップを配置する第１の工程と、スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路をスキャン付きフリップフロップに隣接させて配置する第２の工程と、データ信号生成回路以外の他の回路を配置する第３の工程と、スキャン付きフリップフロップのデータ信号を優先して配線する第４の工程とを有するので、データ信号に加わるノイズを小さくでき、安定して動作する半導体装置を製造することが可能となる。
【発明の効果】
【００３９】
以上説明したように、請求項１〜４の何れか１項に記載の発明によれば、テスト選択信号によりデータ信号が選択されたときと、テスト入力信号が選択されたときとにおいて、第１のノードの電位をハイレベルからローレベルへ変化させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数が異なることにより、データ信号又はテスト入力信号のどちらか一方の信号が選択されたときにのみ遅延時間を短縮し、動作の高速化が図れると共に、もう一方の信号が選択された場合においては、不要に高速化を図らず、回路規模を小さく抑えてＭＯＳトランジスタの数を削減でき、高速化と回路規模の低減とを同時に実現することが可能となる。
【００４０】
また、請求項１記載の発明によれば、データ信号が選択されたときの方が前記テスト入力信号が選択されたときに比べて、第１のノードの電位をハイレベルからローレベルに変化させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数が少ないので、この構造により、通常高速動作が要求されないテスト入力信号が選択されたときの動作に対して、データ信号が選択されたときの動作を速くすることにより、高速動作を実現すると共に、ＭＯＳトランジスタ数を削減することが可能となる。
【００４１】
更に、請求項５記載の発明によれば、第１のノードの電位をハイレベルからローレベルに遷移させる際に電流が流れる経路に含まれるｎＭＯＳトランジスタの数を、テスト選択信号で切替えて選択することにより、データ信号が選択されたときには３個、また、テスト入力信号が選択されたときには４個とし、同様に、請求項６記載の発明によれば、データ信号が選択されたときには２個、また、テスト入力信号が選択されたときには３個とするので、このような構成により、通常高速動作が要求されないテスト入力信号が選択されたときに対して、データ信号が選択されたときの動作を速くすることで、高速動作を実現すると共に、ＭＯＳトランジスタの数を削減することが可能となる。
【００４２】
続いて、請求項８記載の発明によれば、２入力のＮＯＲ回路と、第２のノードに信号を出力するインバータ回路とを構成する際、電源電位に繋がるｐＭＯＳトランジスタを共用するので、その分、ＭＯＳトランジスタの数を削減することが可能となる。
【００４３】
また、請求項９記載の発明によれば、スキャン付きフリップフロップに入力するデータ信号を生成する回路をスキャン付きフリップフロップに隣接させて配置するので、データ信号に加わるノイズを小さくすることができ、半導体装置を安定して動作させることが可能となる。
【００４４】
更に、請求項１０記載の発明によれば、スキャン付きフリップフロップを配置する第１の工程と、スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路をスキャン付きフリップフロップに隣接させて配置する第２の工程と、データ信号生成回路以外の他の回路を配置する第３の工程と、スキャン付きフリップフロップのデータ信号を優先して配線する第４の工程とを有するので、データ信号に加わるノイズを小さくでき、安定して動作する半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態のスキャン付きフリップフロップおよび半導体装置および半導体装置の製造方法を図面に基づいて説明する。
【００４６】
（第１の実施の形態）
先ず、本発明の第１の実施の形態を説明する。
【００４７】
図１は本実施の形態のスキャン付きフリップフロップを示す回路図であり、図２はその動作を示すタイミングチャートである。
【００４８】
図１において、Ｄはデータ信号、ＣＫはクロック信号、ＳＩはテスト入力信号、ＳＣＡＮはテスト選択信号（データ信号、クロック信号、テスト入力信号、テスト選択信号の第１の論理情報）、Ｑは出力信号、ＶＤＤはＶＤＤ電源、ＧＮＤはＧＮＤ電位を示す。
【００４９】
ＡＯＩ１は２入力のＡＮＤ回路の出力とテスト選択信号ＳＣＡＮとのＮＯＲ論理の演算結果を出力するアンドオア回路、ＮＤ１は２入力のＮＡＮＤ回路、また、Ｎ２０〜Ｎ２４はｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタＮ２０及びＮ２１による直列接続と、ｎＭＯＳトランジスタＮ２２、Ｎ２３及びＮ２４による直列接続とが並列に接続されてセレクタ回路Ｓ１が構成される。
【００５０】
Ｐ１はソースにＶＤＤ電源が接続されたｐＭＯＳトランジスタ、Ｎ３はソースにＧＮＤ電位が接続されたｎＭＯＳトランジスタであり、それぞれのゲートにはクロック信号ＣＫが入力される。このｐＭＯＳトランジスタＰ１のドレインと、ｎＭＯＳトランジスタＮ３のドレインとの間に上記セレクタ回路Ｓ１が挿入される。ここで、ｐＭＯＳトランジスタＰ１のドレインとｎＭＯＳトランジスタＮ１のドレインとの接続ノードは第１のノードＸ１である。このノードＸ１には、インバータ回路ＩＮＶ３、ＩＮＶ４により構成されるラッチ回路がインバータ回路ＩＮＶ３の出力端子において接続され、これにより、ノードＸ１の電位はラッチされる。
【００５１】
アンドオアインバータ回路ＡＯＩ１は、このノードＸ１が一方の入力端子に接続され、他方の入力端子には、クロック信号ＣＫを２個のインバータ回路ＩＮＶ１及びＩＮＶ２により遅延させた信号が入力される。ここで、インバータ回路ＩＮＶ２の出力端子とアンドオアインバータ回路ＡＯＩ１との接続をノードＣＫＤとする。
【００５２】
セレクタ回路Ｓ１には、ｎＭＯＳトランジスタＮ２０のゲートに上記アンドオアインバータ回路ＡＯＩ１の出力端子が接続され、ｎＭＯＳトランジスタＮ２３のゲートにはテスト選択信号が入力される。また、ｎＭＯＳトランジスタＮ２１のゲートにはデータ信号Ｄが入力され、ｎＭＯＳトランジスタＮ２４のゲートにはテスト入力信号ＳＩが入力される。これにより、アンドオアインバータ回路のＡＮＤ回路に入力される２信号が共にハイレベルとなる場合以外は、このアンドオアインバータ回路はテスト選択信号ＳＣＡＮに対してインバータ回路として働くので、テスト選択信号ＳＣＡＮがハイレベルのときは、ｎＭＯＳトランジスタＮ２０はオフ、Ｎ２３はオンとなることにより、セレクタ回路Ｓ１はデータ信号Ｄに対して働き、これによってノードＸ１からｎＭＯＳトランジスタＮ２０、Ｎ２１、Ｎ３を経てＧＮＤ電位に至る電流の経路はカットオフされる。また、テスト選択信号ＳＣＡＮがローレベルのときは、ｎＭＯＳトランジスタＮ２０はオン、Ｎ２３はオフとなることにより、セレクタ回路Ｓ１はテスト入力信号ＳＩに対して働き、ノードＸ１からｎＭＯＳトランジスタＮ２２、Ｎ２３、Ｎ２４及びＮ３を経てＧＮＤ電位に至る電流の経路はカットオフされる。また、アンドオアインバータ回路ＡＯＩ１のＡＮＤ回路に入力される２信号が共にハイレベルであるときには、アンドオアインバータ回路ＡＯＩ１の出力信号はテスト選択信号ＳＣＡＮの値に関わらず、常にローレベルとなり、ｎＭＯＳトランジスタＮ２０をカットオフする。更に、このセレクタ回路Ｓ１のｎＭＯＳトランジスタＮ２２のゲートには２入力のＮＡＮＤ回路ＮＤ１の出力端子が接続される。これにより、ＮＡＮＤ回路ＮＤ１の２入力信号が共にハイレベルであるときはローレベルの信号を出力することによりｎＭＯＳトランジスタＮ２２をオフにし、２入力信号がそれ以外の組合せの場合には、ハイレベルの信号を出力することによりｎＭＯＳトランジスタＮ２２をオン状態とする。以上のように、ｐＭＯＳトランジスタＰ１及び６個のｎＭＯＳトランジスタＮ２０〜Ｎ２４、Ｎ３からなる入力部１１の動作が、アンドオアインバータ回路ＡＯＩ１、遅延回路を構成するインバータ回路ＩＮＶ１及びＩＮＶ２、ラッチ回路を構成するインバータ回路ＩＮＶ３及びＩＮＶ４、更に、ＮＡＮＤ回路ＮＤ１とからなる制御部２１により制御される。
【００５３】
更に、ノードＸ１は、ソースがＶＤＤ電源に接続されたｐＭＯＳトランジスタＰ２のゲートと、ソースがＧＮＤ電位に接続されたｎＭＯＳトランジスタＮ５のゲートとに接続される。また、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ５との間には、ゲートにクロック信号ＣＫを受けるｎＭＯＳトランジスタＮ４が直列に挿入される。ここで、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ４との接続ノードから得られる電位はフリップフロップ回路の出力信号Ｑとなる。この出力信号Ｑは、インバータ回路ＩＮＶ５、ＩＮＶ６により構成され、ｐＭＯＳトランジスタＰ２のドレインに接続されるラッチ回路によりラッチされる。この構成により、クロック信号ＣＫがハイレベルのとき、ｎＭＯＳトランジスタＮ４がオンして、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ５はノードＸ１の電位（第２の論理情報）を反転した出力信号Ｑを出力するＣＭＯＳインバータとして働く。また、クロック信号ＣＫがローレベルのとき、ｎＭＯＳトランジスタＮ４がオフとなるので、ノードＸ１の電位がハイレベルであれば、出力信号Ｑの値はインバータ回路ＩＮＶ５及びＩＮＶ６からなるラッチ回路によりそれ以前の値が保持され、ノードＸ１の電位がローレベルであれば、ｐＭＯＳトランジスタＰ２がオンすることにより、出力信号Ｑはハイレベルになる。このように、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ４、Ｎ５、インバータ回路ＩＮＶ５、ＩＮＶ６とからなる出力部３１は、ノードＸ１に基づく信号Ｑを出力する。
【００５４】
次に、上記構成のスキャン付きフリップフロップ回路において図２のタイミングチャートを用いて動作説明する。
【００５５】
先ず、テスト選択信号ＳＣＡＮがローレベルであり、出力信号Ｑがデータ信号Ｄに依存して決まるときについて説明する（図２中のｔ１〜ｔ７の期間）。
【００５６】
クロック信号ＣＫがローレベルの期間（図２中のｔ１、ｔ４、及びｔ７の期間に相当。第１の状態。）にはｐＭＯＳトランジスタＰ１がオンすることによりノードＸ１がハイレベルとなる。この時、ｎＭＯＳトランジスタＮ４及びｐＭＯＳトランジスタＰ２がオフされる為、出力信号Ｑの電位は以前の値に保持される。
【００５７】
次に、クロック信号ＣＫがハイレベルに遷移する時、ノードＣＫＤは直ちにハイレベルには遷移せず、インバータ回路ＩＮＶ１及びＩＮＶ２によって生じる遅延時間だけ遅れてハイレベルに遷移する。クロック信号ＣＫがハイレベル且つノードＣＫＤがローレベルの期間（図２のｔ２、ｔ５の期間に相当。第２の状態の初期。以下、評価期間と呼ぶ。）においては、アンドオアインバータ回路ＡＯＩ１の出力はハイレベルとなり、ｎＭＯＳトランジスタＮ２０がオン状態となる為、この期間にデータ信号Ｄがハイレベルであれば、ｎＭＯＳトランジスタＮ２０、Ｎ２１、Ｎ３を介して、ノードＸ１の電位はハイレベルからローレベルに変化する。これにより、ｐＭＯＳトランジスタＰ２がオンして、出力信号Ｑはハイレベルに遷移する。一方、評価期間（所定時間）にデータ信号ＤがローレベルであればノードＸ１はハイレベルのままであり、ｎＭＯＳトランジスタＮ４、Ｎ５によって出力信号Ｑがローレベルに遷移する。
【００５８】
続いて、クロック信号ＣＫがハイレベルであり、且つノードＣＫＤがハイレベルの状態（図２中のｔ３、ｔ６の期間に相当。第２の状態に移行してから所定時間以上経過後の状態。以下、保持期間と呼ぶ）に移行するが、このときノードＸ１がハイレベルであれば、アンドオアインバータ回路ＡＯＩ１によりｎＭＯＳトランジスタＮ２０はカットオフされるためデータ信号Ｄの値に影響されることなく、そのハイレベルの状態がインバータ回路ＩＮＶ３、ＩＮＶ４からなるラッチ回路により保持される。また、ノードＸ１がローレベルで保持期間に入った場合、ｐＭＯＳトランジスタＰ１がカットオフされているため、データ信号Ｄの値に関係なくインバータ回路ＩＮＶ３、ＩＮＶ４からなるラッチ回路によりノードＸ１の電位はローレベルが保持される。
【００５９】
次に、テスト選択信号ＳＣＡＮがハイレベルのとき、すなわち、テスト入力信号ＳＩが選択される場合について説明する。（図２中のｔ１１〜ｔ１７の期間に相当）。
【００６０】
クロック信号ＣＫがローレベルの期間（図２中のｔ１１、ｔ１４、ｔ１７の期間に相当。第３の状態。）にはｐＭＯＳトランジスタＰ１によりノードＸ１がハイレベルとなる。このとき、ｎＭＯＳトランジスタＮ４およびｐＭＯＳトランジスタＰ２がカットオフされるため、出力信号Ｑは以前の値に保持される。続いて、評価期間（図２中のｔ１２、ｔ１５の期間に相当。第４の状態に移行してから所定時間以内。）では、ノードＣＫＤはローレベルであることから、ＮＡＮＤ回路ＮＤ１の出力はハイレベルとなり、ｎＭＯＳトランジスタＮ２２がオン状態となるため、この期間にテスト入力信号ＳＩがハイレベルであれば、ノードＸ１はハイレベルからローレベルに遷移し、ｐＭＯＳトランジスタＰ２により出力信号Ｑがハイレベルに遷移する。一方、評価期間にテスト入力信号ＳＩがローレベルであれば、ノードＸ１はハイレベルのままであり、オン状態であるｎＭＯＳトランジスタＮ４〜Ｎ５によって出力信号がローレベルに遷移する。続いて、保持期間（図２中のｔ１３、ｔ１６の期間に相当。第４の状態に移行してから所定時間以上経過後の状態。）に移行するが、このときノードＸ１がハイレベルであればＮＡＮＤ回路ＮＤ１の２つの入力が共にハイレベルとなることから、ｎＭＯＳトランジスタＮ２２はカットオフされるため、テスト入力信号ＳＩの値に影響されることなく、ノードＸ１の電位はインバータ回路ＩＮＶ３及びＩＮＶ４からなるラッチ回路によりハイレベルに保持される。一方、ノードＸ１がローレベルで保持期間に入った場合、ｐＭＯＳトランジスタＰ１がカットオフされているため、ノードＸ１のローレベルは、テスト入力信号ＳＩの値に関係なくインバータ回路ＩＮＶ３及びＩＮＶ４からなるラッチ回路によりローレベルが保持される。
【００６１】
通常、インバータ回路はＭＯＳトランジスタ２個、２入力ＮＡＮＤ回路は４個のＭＯＳトランジスタ、また、アンドオアインバータ回路は６個のＭＯＳトランジスタにより構成されるため、図１のフリップフロップは合計３２個のＭＯＳトランジスタにより構成される。
【００６２】
以上に述べた通り、本実施の形態によると、図１１の従来例１の回路に比べて、ＭＯＳトランジスタ数は４個増加するが、データ信号が加わるｎＭＯＳトランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上することができる。動作時に比べて高速動作の要求されないテスト動作時においては、テスト入力信号ＳＩが加わるｎＭＯＳトランジスタの直列段数を４個に設定している為、図１２の従来例２の回路に比べてＭＯＳトランジスタ３５個から３２個に削減することができる。以上のように、通常動作時の高速化と、回路面積の削減を同時に行うことができる。
【００６３】
（第２の実施の形態）
以下、本発明の第２の実施の形態のスキャン付きフリップフロップについて図面を参照しながら説明する。
【００６４】
図３は本実施の形態のスキャン付きフリップフロップを示す回路図であり、図４はその動作を示すタイミングチャートである。
【００６５】
図３に示すスキャン付きフリップフロップでは、入力側におけるｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ２０〜Ｎ２４、Ｎ３による入力部１１、並びに、出力側におけるｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ４、Ｎ５及びインバータ回路ＩＮＶ５、６によるラッチ回路からなる出力部３１が、第１の実施の形態において図１に示したものと同様の構成となっているので、その説明を省略する。
【００６６】
本実施の形態では、５個のｎＭＯＳトランジスタＮ２０〜２４により構成されるセレクタ回路Ｓ１において、ｎＭＯＳトランジスタＮ２０のゲート（図３では第３のノードＸ３）及びＮ２２のゲート（図３では第２のノードＸ４）へ入力される制御信号を生成する制御部２２が、第１の実施の形態と異なる。以下、その構成を説明する。
【００６７】
Ｎ６及びＰ４は、トランスミッションゲートを構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであり、ソースがＶＤＤ電源に接続されたｐＭＯＳトランジスタＰ３と第４のノードＸ２において直列に接続される。ここで、ｐＭＯＳトランジスタＰ３のゲート及びｎＭＯＳトランジスタＮ６のゲートにはクロック信号ＣＫが入力され、ｐＭＯＳトランジスタＰ４のゲートには第１のノードＸ１が接続される。
【００６８】
インバータ回路ＩＮＶ３及びＩＮＶ４は、第１の実施の形態と同様にラッチ回路を構成し、そのインバータ回路ＩＮＶ４の出力側は、前述のトランスミッションゲートを構成するｎＭＯＳトランジスタのソースと接続される。また、反対のインバータ回路ＩＮＶ４の入力側はノードＸ１に接続される。これにより、このインバータ回路ＩＮＶ３及びＩＮＶ４からなるラッチ回路は、ノードＸ１の電位をラッチすると共に、ノードＸ１の反転電位をｎＭＯＳトランジスタＮ６のソースに伝播する。
【００６９】
ノードＸ２はインバータ回路ＩＮＶ１の入力端子に接続され、更にそのインバータ回路ＩＮＶ１と直列接続されるインバータ回路ＩＮＶ２を介して入力部１１のｎＭＯＳトランジスタＮ２２のゲートに接続される。また、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ２の入力端子との接続ノード（第６のノード）は２入力ＮＯＲ回路ＮＲ１の一方の入力端子に接続される。このＮＯＲ回路ＮＲ１のもう一方の入力端子にはテスト選択信号ＳＣＡＮが入力され、出力端子はｎＭＯＳトランジスタＮ２０のゲートに接続される。
【００７０】
ｎＭＯＳトランジスタＮ２１のゲートにデータ信号Ｄが、また、ｎＭＯＳトランジスタＮ２３のゲートにテスト選択信号ＳＣＡＮが、更に、ｎＭＯＳトランジスタＮ２４のゲートにテスト入力信号ＳＩが入力されるのは、第１の実施の形態と同じである。
【００７１】
上記構成により、テスト選択信号ＳＣＡＮがローレベルのとき、ｎＭＯＳトランジスタＮ２３はオフとなり、ノードＸ１からｎＭＯＳトランジスタＮ２２、Ｎ２３、Ｎ２４、Ｎ３を経てＧＮＤ電位に至る電流の経路はカットオフされる。ここで、クロック信号ＣＫがハイレベル、ＮＯＲ回路ＮＲ１の出力がハイレベルであれば、ノードＸ１の値はデータ信号Ｄの値によって決まる。よって、出力信号Ｑもデータ信号Ｄに依存して決まる。また、テスト選択信号ＳＣＡＮがハイレベルのとき、ＮＯＲ回路ＮＲ１の出力はローレベルとなるので、ｎＭＯＳトランジスタＮ２０はオフとなり、ノードＸ１からｎＭＯＳトランジスタＮ２０、Ｎ２１、Ｎ３を経てＧＮＤ電位に至る電流の経路はカットオフされる。ここで、ノードＸ１の電位の値は、クロック信号ＣＫがハイレベルであり、且つノードＸ４の出力がハイレベルのとき、テスト入力信号ＳＩによって決まる。よって、出力信号Ｑもテスト入力信号ＳＩに依存して決まる。
【００７２】
以下、本実施の形態のスキャン付きフリップフロップの動作について、図３及び図４を参照して説明する。
【００７３】
先ず、テスト選択信号ＳＣＡＮがローレベルであり、出力信号Ｑがデータ信号Ｄに依存して決まるときについて説明する（図４中、ｔ１〜ｔ７の期間に相当）。
【００７４】
クロック信号ＣＫがローレベルの期間（図４中、ｔ１、ｔ４、ｔ７の期間に相当。第１の状態。）にはｐＭＯＳトランジスタＰ１によりノードＸ１の電位がハイレベルに、ｐＭＯＳトランジスタＰ３によりノードＸ２の電位がハイレベルとなる。このとき、ｎＭＯＳトランジスタＮ４及びｐＭＯＳトランジスタＰ２がカットオフされるため、出力信号Ｑは以前の値に保持される。
【００７５】
クロック信号ＣＫがハイレベル、且つ、ノードＸ３がハイレベルの期間（図４中のｔ２、ｔ５の期間に相当。第２の状態に移行してから所定時間以内。）はｎＭＯＳトランジスタＮ２０及びＮ３がオン状態となるため、この期間にデータ信号Ｄがハイレベルであれば、ノードＸ１の電位はハイレベルからローレベルへ遷移する。このとき、インバータ回路ＩＮＶ４の出力はローレベルからハイレベルに遷移する。よって、ノードＸ２及びＸ３の電位はハイレベルに保たれる（図４中のｔ３期間に相当。第２の状態に移行してから所定時間以上経過後の状態。）。このとき、ノードＸ１がローレベルになるので、ｐＭＯＳトランジスタＰ２がオンになり、出力信号Ｑがハイレベルに遷移する。入力端子Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、また、インバータ回路ＩＮＶ４の出力もローレベルのままであり、更に、ｎＭＯＳトランジスタＮ６がオンである為ノードＸ３がローレベルに遷移する。このとき、ｎＭＯＳトランジスタＮ４及びＮ５がオンすることによって出力信号Ｑがローレベルに遷移する。
【００７６】
クロック信号ＣＫがハイレベルで、且つ、ノードＸ３がローレベルの状態（図４中のｔ６の期間に相当。第２の状態に移行してから所定時間以上経過後の状態。）に移行すると、ｎＭＯＳトランジスタＮ２０はカットオフされる為、データ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ３及びＩＮＶ４の構成するラッチ回路によりノードＸ１のレベルが保持される。また、クロック信号ＣＫがハイレベルで、且つ、ノードＸ１がローレベルの場合、ｐＭＯＳトランジスタＰ１がカットオフされている為、データ信号Ｄの値に関係なくインバータ回路ＩＮＶ３及びＩＮＶ４の構成するラッチ回路によりノードＸ１はローレベルを維持する。
【００７７】
次に、テスト選択信号ＳＣＡＮがハイレベルであり、出力信号Ｑがテスト入力信号ＳＩに依存して決まる場合について説明する（図４のｔ１１〜ｔ１７の期間）。
【００７８】
クロック信号ＣＫがローレベルの期間（図４中のｔ１１、ｔ１４、ｔ１７期間に相当。第３の状態。）には、ｐＭＯＳトランジスタＰ１がオンすることによりノードＸ１の電位がハイレベルに、また、ｐＭＯＳトランジスタＰ３がオンすることによりノードＸ２の電位がハイレベルとなる。このとき、ｎＭＯＳトランジスタＮ４及びｐＭＯＳトランジスタＰ２がカットオフされる為、出力信号Ｑは以前の値に保持される。
【００７９】
クロック信号ＣＫがハイレベル、且つ、ノードＸ４の電位がハイレベルの期間（図４中、ｔ１２、ｔ１５の期間に相当。第４の状態に移行してから所定時間以内。）には、ｎＭＯＳトランジスタＮ２２がオン状態となる為、この期間にテスト入力信号ＳＩがハイレベルであれば、ノードＸ１の電位はハイレベルからローレベルに遷移する。ことのき、インバータ回路ＩＮＶ４の出力はローレベルからハイレベルに遷移する。よって、ノードＸ２及びＸ３の電位はハイレベルに保たれる（図４中のｔ１３の期間に相当。第４の状態に移行してから所定時間以上経過後の状態。）。このとき、ｐＭＯＳトランジスタＰ２がオンになるので、出力信号Ｑがハイレベルに遷移する。一方、入力端子ＤがローレベルであればノードＸ１の電位はハイレベルのままであり、インバータ回路ＩＮＶ４の出力もローレベルのままであり、ｎＭＯＳトランジスタＮ６がオン状態であるため、ノードＸ２はハイレベルからローレベルに遷移する。そして、インバータ回路ＩＮＶ２の出力であるノードＸ４がローレベルに遷移する。このとき、ｎＭＯＳトランジスタＮ４及びＮ５によって出力信号Ｑがローレベルに遷移する。
【００８０】
クロック信号ＣＫがハイレベルで、且つ、ノードＸ４がローレベルの状態（図４中のｔ１６の期間に相当。第４の状態に移行してから所定時間以上経過後の状態。）になると、ｎＭＯＳトランジスタＮ２２はカットオフされるため、テスト入力信号ＳＩの値に影響されることなく、インバータ回路ＩＮＶ３及びＩＮＶ４によりノードＸ１のレベルが保持される。クロック信号ＣＫがハイレベルであり、且つ、ノードＸ１の電位がローレベルの場合、ｐＭＯＳトランジスタＰ１がカットオフされているため、テスト入力信号ＳＩの値に関係なくインバータ回路ＩＮＶ３及びＩＮＶ４によりノードＸ１の電位はローレベルを維持する。
【００８１】
通常、インバータ回路はＭＯＳトランジスタ２個、２入力ＮＯＲ回路は４個のＭＯＳトランジスタにより構成されるため、図３に示す本実施の形態のスキャン付きフリップフロップは合計２９個のＭＯＳトランジスタにより構成される。
【００８２】
以上に述べたとおり、本実施の形態によると、図１１の従来例１の回路図に比べて、ＭＯＳトランジスタ数は１個増加するが、データ信号Ｄが加わるｎＭＯＳトランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上させることができる。動作時に比べ、高速動作の要求されないテスト動作時においては、テスト入力信号ＳＩが加わるｎＭＯＳトランジスタの直列段数を４個に設定しているため、図１２の従来例２の回路に比べて、ＭＯＳトランジスタ数を３５個から２９個に、６個削減することができる。このように、通常動作時の高速化と、回路面積の削減とを同時に行うことができる。
【００８３】
（第３の実施の形態）
図５は本実施の形態のスキャン付きフリップフロップを示す回路図であり、図６はその動作を示すタイミングチャートである。尚、本実施の形態では、第１及び第２の実施の形態において図１及び図３に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
【００８４】
本実施の形態では、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ３、Ｎ２０〜Ｎ２４からなる入力部１２は、ｎＭＯＳトランジスタＮ２０〜Ｎ２４からなるセレクタ回路Ｓ１がｎＭＯＳトランジスタＮ３とＧＮＤ電位との間に接続されている点において第２の実施の形態と異なる。
【００８５】
また、図３において、ｐＭＯＳトランジスタＰ３に直列接続されてトランスミッションゲートを構成していたｎＭＯＳトランジスタＮ６及びｐＭＯＳトランジスタＰ４は、本実施の形態における図５の回路では、ｎＭＯＳトランジスタＮ６のみがｐＭＯＳトランジスタＰ３と直列接続され、クロック信号ＣＫの値を反転して第４のノードＸ２に出力するＣＭＯＳインバータの構成となり、ｐＭＯＳトランジスタＰ４は、ソースがＶＤＤ電源に接続されてドレインがノードＸ２に接続されて制御部２３を構成する。
【００８６】
更に、図１及び図３において、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ４、Ｎ５、インバータ回路ＩＮＶ５、ＩＮＶ６から構成されていた出力部３１の回路は、本実施の形態における図５では、ソースがＶＤＤ電源に接続されるｐＭＯＳトランジスタＰ２及びソースがＧＮＤ電位に接続されるｎＭＯＳトランジスタＮ４による直列接続と、ソースがＶＤＤ電源に接続されるｐＭＯＳトランジスタＰ５、ソースがＧＮＤ電位に接続されるｎＭＯＳトランジスタＮ８及びその間に挿入されるｎＭＯＳトランジスタＮ７とからなる直列接続と、インバータ回路ＩＮＶ５とにより構成される。ここで、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ７のゲートにはノードＸ２が、また、ｐＭＯＳトランジスタＰ５及びｎＭＯＳトランジスタＮ８のゲートには出力端子Ｑが接続される。更に、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジスタＮ４の接続ノードには、ｐＭＯＳトランジスタＰ４のゲートと、インバータ回路ＩＮＶ５の入力端子と、ｐＭＯＳトランジスタＰ５及びｎＭＯＳトランジスタＮ７の接続ノードと、反転出力信号を出力する反転出力信号端子ＮＱとが接続される。そして、インバータ回路ＩＮＶ５の出力端子はｐＭＯＳトランジスタＰ５のゲート、すなわち、出力信号端子Ｑに接続される。このように、本実施の形態では出力部３２が構成される。
【００８７】
上記の構成において、テスト選択信号ＳＣＡＮがローレベルのときｎＭＯＳトランジスタＮ２３はオフとなり、第１のノードＸ１からｎＭＯＳトランジスタＮ３，  Ｎ２２，  Ｎ２３，  Ｎ２４を経てグランドＧＮＤに至る電流の経路はカットオフされる。ここで、クロック信号ＣＫがハイレベル、  ＮＯＲ回路ＮＲ１の出力であるノードＸ３がハイレベルであれば、ノードＸ１の値はデータ信号Ｄの値によって決まる。よって出力信号Ｑ、反転出力信号ＮＱもデータ信号Ｄに依存して決まる。また、テスト選択信号ＳＣＡＮがハイレベルのときＮＯＲ回路ＮＲ１はノードＸ３にローレベルの信号を出力するのでｎＭＯＳトランジスタＮ２０はオフとなり、ノードＸ１からｎＭＯＳトランジスタＮ２０，  Ｎ２１，Ｎ３を経てグランドＧＮＤに至る電流の経路はカットオフされる。したがって、クロック信号ＣＫがハイレベル，  ノードＸ４の電位がハイレベルのとき、テスト入力信号ＳＩによってノードＸ１の値が決まる。よって出力信号Ｑ、反転出力信号ＮＱもテスト入力信号ＳＩに依存して決まる。
【００８８】
以下、本実施の形態のスキャン付きフリップフロップの動作について、図５及び図６を参照して説明を行う。  
【００８９】
まず、テスト選択信号ＳＣＡＮがローレベルであり、出力信号Ｑがデータ信号Ｄに依存して決まるときについて説明する（図６のｔ１〜ｔ７の期間）。
【００９０】
クロック信号ＣＫがローレベルの期間（図６中のｔ１，  ｔ４，  ｔ７の期間に相当。第１の状態。）にはｐＭＯＳトランジスタＰ１によりノードＸ１がハイレベルに、ｐＭＯＳトランジスタＰ３によりノードＸ２がハイレベルとなる。この時、ｎＭＯＳトランジスタＮ４およびｐＭＯＳトランジスタＰ２がカットオフされるため、出力信号Ｑはインバータ回路ＩＮＶ５、ｐＭＯＳトランジスタＰ５，  ｎＭＯＳトランジスタＮ７，  Ｎ８により以前の値に保持される。
【００９１】
クロック信号ＣＫがハイレベルかつノードＸ３がハイレベルの期間（図６中のｔ２，  ｔ５の期間に相当。第２の状態に移行してから所定時間以内。）はｎＭＯＳトランジスタＮ２０がオン状態となるため、この期間にデータ信号ＤがハイレベルであればノードＸ１はハイレベルからローレベルに変化する。このときインバータ回路ＩＮＶ４の出力（第５のノード）はローレベルからハイレベルに遷移する。よってノードＸ２，  Ｘ３はハイレベルに保たる（図６中のｔ３の期間に相当第２の状態に移行してから所定時間以上経過後の状態。）。このときｎＭＯＳトランジスタＮ４がオンになり反転出力信号ＮＱがローレベルに、出力信号Ｑがハイレベルに遷移する。入力端子ＤがローレベルであればノードＸ１はハイレベルのままであり、インバータ回路ＩＮＶ４の出力もローレベルのままであり、ｎＭＯＳトランジスタＮ６がオンであるためノードＸ２はハイレベルからローレベルに遷移する。そしてＮＯＲ回路ＮＲ１の出力であるノードＸ３がローレベルに遷移する。このとき、ｐＭＯＳトランジスタＰ２がオンになり、反転出力信号ＮＱがハイレベル、出力信号Ｑがローレベルに遷移する。
【００９２】
クロック信号ＣＫがハイレベルでかつノードＸ３がローレベルの状態（図６中のｔ６の期間に相当。第２の状態に移行してから所定時間以上経過後の状態。）になると、ｎＭＯＳトランジスタＮ２０はカットオフされるためデータ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１のレベルが保持される。クロック信号ＣＫがハイレベルでかつノードＸ１がローレベルの場合、ｐＭＯＳトランジスタＰ１がカットオフされているためデータ信号Ｄの値に関係なくインバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１はローレベルを維持する。
【００９３】
次に、テスト選択信号ＳＣＡＮがハイレベルであり、出力信号Ｑがテスト入力信号ＳＩに依存して決まるときについて説明する（図６のｔ１１〜ｔ１７の期間）。
【００９４】
クロック信号ＣＫがローレベルの期間（図４中のｔ１１，  ｔ１４，  ｔ１７の期間に相当。第３の状態。）にはｐＭＯＳトランジスタＰ１によりノードＸ１がハイレベルに、ｐＭＯＳトランジスタＰ３によりノードＸ２がハイレベルとなる。この時、ｎＭＯＳトランジスタＮ４およびｐＭＯＳトランジスタＰ２がカットオフされるため、インバータ回路ＩＮＶ５、ｐＭＯＳトランジスタＰ５，  ｎＭＯＳトランジスタＮ７，  Ｎ８により反転出力信号ＮＱ、出力信号Ｑは以前の値に保持される。
【００９５】
クロック信号ＣＫがハイレベルかつノードＸ４がハイレベルの期間（図６中のｔ１２，  ｔ１５の期間に相当。第４の状態に移行してから所定時間以内。）はｎＭＯＳトランジスタＮ２２がオン状態となるため、この期間にテスト入力信号ＳＩがハイレベルであればノードＸ１はハイレベルからローレベルに変化する。このときインバータ回路ＩＮＶ４の出力はローレベルからハイレベルに遷移する。よってノードＸ２，  Ｘ３はハイレベルに保たる（図６中のｔ１３の期間に相当。第４の状態に移行してから所定時間以上経過後の状態。）。このときｎＭＯＳトランジスタＮ４がオンになり反転出力信号ＮＱがローレベル、出力信号Ｑがハイレベルに遷移する。入力端子ＤがローレベルであればノードＸ１はハイレベルのままであり、インバータ回路ＩＮＶ４の出力もローレベルのままであり、ｎＭＯＳトランジスタＮ６がオンであるためノードＸ２はハイレベルからローレベルに遷移する。そしてインバータ回路ＩＮＶ２の出力であるノードＸ４がローレベルに遷移する。このとき、ｐＭＯＳトランジスタＰ２がオンになり、反転出力信号ＮＱがハイレベル、出力信号Ｑがローレベルに遷移する。
【００９６】
クロック信号ＣＫがハイレベルでかつノードＸ４がローレベルの状態（図６中のｔ１６の期間に相当。第４の状態に移行してから所定時間以上経過後の状態。）になると、ｎＭＯＳトランジスタＮ２２はカットオフされるためテスト入力信号ＳＩの値に影響されることなく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１のレベルが保持される。クロック信号ＣＫがハイレベルでかつノードＸ１がローレベルの場合、ｐＭＯＳトランジスタＰ１がカットオフされているためテスト入力信号ＳＩの値に関係なくインバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１はローレベルを維持する。
【００９７】
通常インバータ回路はＭＯＳトランジスタ２個、２入力ＮＯＲ回路は４個のＭＯＳトランジスタより構成されるため、図５に示す本実施の形態のスキャン付きフリップフロップは合計２９個のＭＯＳトランジスタより構成される。
【００９８】
以上述べたとおり、本実施の形態によると、図１１の従来例１の回路に比べＭＯＳトランジスタ数は１個増加するが、データ信号が加わるｎＭＯＳトランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上することができる。動作時に比べ高速動作の要求されないテスト動作時においては、テスト入力信号が加わるｎＭＯＳトランジスタの直列段数を４個に設定しているため図１２の従来例２の回路に比べＭＯＳトランジスタ数を３５個から２９個に、６個削減することができる。このように、通常動作時の高速化と、回路面積の削減を同時に行うことができる。
【００９９】
なお、本実施の形態において、クロック信号ＣＫが入力されるｎＭＯＳトランジスタＮ３はノードＸ１に近い側に位置するが、グランドＧＮＤに近い側に位置しても良い。また、ｎＭＯＳトランジスタＮ８の電流駆動力をｐＭＯＳトランジスタＰ３に比べて１／５程度以下になるように小さく設定すればｎＭＯＳトランジスタＮ７は削除することが可能である。このとき合計２８個のＭＯＳトランジスタでスキャン付きフリップフロップを構成可能である。
【０１００】
また、図５の例では、ｐＭＯＳトランジスタＰ４のゲートは反転出力端子ＮＱに接続されているが、図６に示すように、ノードＸ１に接続されていても良い。
【０１０１】
（第４の実施の形態）
図８は本実施の形態のスキャン付きフリップフロップを示す回路図である。尚、本実施の形態では、第１〜第３の実施の形態において図１、３、５に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
【０１０２】
第３の実施の形態におけるインバータ回路ＩＮＶ２は、本実施の形態ではｐＭＯＳトランジスタＰ６及びｎＭＯＳトランジスタＮ９によるＣＭＯＳインバータ回路とし、また、第３の実施の形態におけるＮＯＲ回路ＮＲ１は、本実施の形態では、ソースがノードＸ４に接続されたｐＭＯＳトランジスタＰ７に、ｎＭＯＳトランジスタＮ１０及びＮ１１の並列接続が直列に接続され、更に直列に接続されるｐＭＯＳトランジスタとして、インバータ回路ＩＮＶ２のｐＭＯＳトランジスタＰ６を共用した構成とし、ｐＭＯＳトランジスタＰ７のゲート及びｎＭＯＳトランジスタＮ１０のゲートにはテスト選択信号ＳＣＡＮが入力され、ｎＭＯＳトランジスタＮ１１のゲートにはｐＭＯＳトランジスタＰ６のゲートが接続される。また、ｐＭＯＳトランジスタＰ７のドレインは入力部１２のｎＭＯＳトランジスタＮ２０のゲートに接続される。このように、本実施の形態では制御部２４が構成される。
【０１０３】
上記構成により、本実施の形態では第３の実施の形態に比べＭＯＳトランジスタ数を１個、すなわち、図８においてｐＭＯＳトランジスタＰ６で共用するｐＭＯＳトランジスタ１個分を削減することができる。
【０１０４】
以上により、本実施の形態によると、図１１の従来例１の回路に比べＭＯＳトランジスタ数が同じで、データ信号が加わるｎＭＯＳトランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上することができる。動作時に比べ高速動作の要求されないテスト動作時においては、テスト入力信号が加わるｎＭＯＳトランジスタの直列段数を４個に設定しているため図１２の従来例２の回路に比べＭＯＳトランジスタ数を３５個から２８個に、７個削減することができる。このように、通常動作時の高速化と、回路面積の削減を同時に行うことができる。
【０１０５】
また、本実施の形態における図８の例では、ｐＭＯＳトランジスタＰ４のゲートは反転出力端子ＮＱに接続されているが、図９に示すように、ノードＸ１に接続されていても良い。
【０１０６】
（第５の実施の形態）
以下、本発明第５の実施形態の半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
【０１０７】
図１０は本実施の形態の半導体装置の製造方法を示すフローチャートである。スキャン付きフリップフロップを配置する第１の工程Ｓ１と、前記スキャン付きフリップフロップのデータ信号を生成するデータ信号生成回路を前記スキャン付きフリップフロップに隣接して配置する第２の工程Ｓ２と、その他の回路を配置する第３の工程Ｓ３と、前記スキャン付きフリップフロップのデータ信号を優先して配線する第４の工程Ｓ４とからなる。
【０１０８】
本実施の形態によると、データ信号Ｄの配線長を短くすることができ、データ信号Ｄに隣接する配線が遷移することにより加わるノイズ（クロストークノイズ）を小さくすることが出来る。これにより、クロック信号が変化してから出力が変化するまでの期間中にデータ信号Ｄに加わるクロストークノイズによる誤動作を防ぐことができる。特に従来例１、従来例２、本実施の形態１〜４に示した様な、データ信号ＤがｎＭＯＳトランジスタのみに入るダイナミック回路構成の場合、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方に入るＣＭＯＳ構成の場合に比べてノイズの影響を受け易いため本実施の形態による半導体装置の製造方法が効果的である。
【０１０９】
本実施の形態により、安定して動作する半導体装置を製造することができる。
【０１１０】
（第６の実施の形態）
図１３、図１４は本実施の形態のスキャン付きフリップフロップを示す回路図である。尚、本実施の形態では、第３の実施の形態において図５に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。
【０１１１】
図１３のＤ１〜ＤＮは複数の入力信号、ＢはｎＭＯＳトランジスタから構成された論理回路であるｎＭＯＳ論理ブロックを示す。
【０１１２】
図１４のＤ１、Ｄ２はデータ入力信号、ＤＸ１はデータ選択信号、ＳＬ１、ＳＬ２はデータ選択信号ＤＸ１に基づいて得られる信号、Ｎ２５〜Ｎ２８はｎＭＯＳトランジスタを示す。
【０１１３】
図１３に示すスキャン付きフリップフロップ回路は図５に示す第３の実施の形態のｎＭＯＳトランジスタＮ２０をｎＭＯＳ論理ブロックＢに置き換えた構成となっている。
【０１１４】
図１４に示すスキャン付きフリップフロップ回路は、図１３の２入力マルチプレクサ機能を実現するようにｎＭＯＳ論理ブロックＢをｎＭＯＳトランジスタ４個で構成した具体例である。
【０１１５】
データ選択信号ＤＸ１に基づく信号ＳＬ１がハイレベルでかつ信号ＳＬ２がローレベル、テスト選択信号ＳＣＡＮがローレベルのとき、クロック信号ＣＫがローからハイに遷移するときにデータ入力信号Ｄ１の値に応じて出力ＱおよびＮＱが変化する。
【０１１６】
前記信号ＳＬ１がローレベルでかつ信号ＳＬ２がハイレベル、テスト選択信号ＳＣＡＮがローレベルのとき、クロック信号ＣＫがローからハイに遷移するときにデータ入力信号Ｄ２の値に応じて出力ＱおよびＮＱが変化する。
【０１１７】
前記信号ＳＬ１、ＳＬ２の値によらず、テスト選択信号ＳＣＡＮがハイレベルのとき、クロック信号ＣＫがローからハイに遷移するときにテスト入力信号ＳＩの値に応じて出力ＱおよびＮＱが変化する。このように、２入力のマルチプレクサを混載したスキャン付きフリップフロップの機能を持つ。
【０１１８】
図１５は、図１１の従来のスキャン付きフリップフロップの入力部における選択回路Ｓ１のデータ入力側に上記のｎＭＯＳ論理ブロックＢによるマルチプレクサ構成を用いた例である。図１１から図１５への変更では、図１１のｎＭＯＳトランジスタＮ２０及びＮ２１と共にインバータＩＮＶ７が削除され、これらに代わり、２つのデータ信号Ｄ１、Ｄ２を受ける２つｎＭＯＳトランジスタＮ２１、Ｎ２３を並列に備えると共に、前記データ信号Ｄ１、Ｄ２を切り替えるために、前記データ信号Ｄ１、Ｄ２のそれぞれに対してデータ選択信号ＤＸ１に基づく信号ＳＬ１、ＳＬ２を受けるｎＭＯＳトランジスタＮ２０、Ｎ２２を直列接続する。
【０１１９】
この図１１から図１５への変更においては、図５から図１４への変更のようにｎＭＯＳトランジスタＮ２１のみを削除して、この代わりにｎＭＯＳ論理ブロックＢを挿入するのではなく、インバータＩＮＶ７を介したテスト選択信号ＳＣＡＮが入力されるｎＭＯＳトランジスタＮ２０も併せて置き換えられている。
【０１２０】
ここで、図５から図１４への変更と同じように図１１においてもｎＭＯＳトランジスタＮ２１のみの変更による構成も可能であるが、この場合、ノードＸ１をディスチャージする電流パスに直列ｎＭＯＳトランジスタが５個含まれることになる。このようにノードＸ１からＧＮＤまでの間にｎＭＯＳトランジスタが５個も直列に接続されていると、データ入力信号Ｄ１、Ｄ２などがハイレベルのときにクロック信号ＣＫが立ち上がる際、ノードＸ１のディスチャージが遅れ、ノードＸ１がハイレベルからローレベルに変化する前にノードＮＤ１がハイレベルからローレベルに変化してしまい、ノードＸ１のディスチャージが終わる前にｎＭＯＳトランジスタＮ１をオフにしてしまう可能性が高まる。この結果、ノードＸ１はハイレベルとなり、出力Ｑは本来ハイレベルになるところローレベルとなってしまい誤動作に繋がる。以上の観点から、動作安定性を考慮した場合、ノードＸ１をディスチャージする電流パスに含まれるｎＭＯＳトランジスタ数は可能な限り少ない方が望ましく、本実施の形態に対比する従来例としては図１５の構成を示している。
【０１２１】
ところで、この図１１から図１５への変更を行った場合、図１５に示すスキャン付きフリップフロップ回路では、データ入力側の直列トランジスタからテスト選択信号ＳＣＡＮを入力するｎＭＯＳトランジスタＮ２１が削除されているので、テスト選択信号ＳＣＡＮがハイレベルとなり選択回路においてテスト入力信号ＳＩがハイレベルになっているときには、前記信号ＳＬ１、ＳＬ２を何れもローにする必要がある。そのため、前記スキャン付きフリップフロップにはテスト選択信号ＳＣＡＮがハイレベルのときに前記信号ＳＬ１、ＳＬ２をローにする回路が必要である。このように、テスト選択信号ＳＣＡＮがハイレベルのときに前記信号ＳＬ１、ＳＬ２をローにすると共に、テスト選択信号ＳＣＡＮがローレベルのときは、データ選択信号ＤＸ１に基づいて前記信号ＳＬ１又はＳＬ２の何れかをローにし、データ信号Ｄ１、Ｄ２の何れかから有効とする所定のデータ信号を選択する回路が図１５に示す選択信号生成回路ＳＬＣ０である。
【０１２２】
従来手法では、例えば、”！”を論理反転、”＋”を論理和、”・”を論理積を表す記号としたとき、元のデータ選択信号ＤＸ１がローのときデータ信号Ｄ１を選択し、元のデータ選択信号ＤＸ１がハイのときデータ信号Ｄ２を選択し、かつテスト選択信号ＳＣＡＮがハイレベルのときローとなる信号ＳＬ１およびＳＬ２を表すと、
ＳＬ１＝！（ＳＣＡＮ＋！ＳＣＡＮ・！ＤＸ１）
ＳＬ２＝！（ＳＣＡＮ＋！ＳＣＡＮ・ＤＸ１）
となり、これらをＣＭＯＳ回路で構成すると、最低１６個のトランジスタが必要である。
【０１２３】
それに対し、本実施の形態に示すマルチプレクサ機能混載スキャン付きフリップフロップにおいては、テスト選択信号ＳＣＡＮがハイレベルのとき、データ選択信号ＤＸ１に基づく信号ＳＬ１、ＳＬ２がどのような値であってもよいため、
ＳＬ１＝！ＤＸ１
ＳＬ２＝ＤＸ１
と、インバータ回路１個で済み、選択信号生成回路（選択信号生成部）はＳＬＣ１のようにトランジスタ数が２個の構成でよい。従って、選択信号を生成する回路も含めると従来手法に比べて回路数を削減することができる。
【０１２４】
以上のように、本実施の形態によれば、データ入力を行うｎＭＯＳトランジスタＮ２１をｎＭＯＳ論理ブロックＢに変換する元のスキャン付きフリップフロップとして、前記第３の実施の形態に示したスキャン付きフリップフロップを用いることにより、データ入力側の直列トランジスタ数を最小限に抑えることができ、しかも、前記直列トランジスタ数を少なくできることにより、簡易な選択信号生成回路ＳＬ１を用いることができる構成をとることができるので、フリップフロップの機能を増やし、かつチップ全体の回路面積の削減を同時に行うことができる。
【０１２５】
尚、図では示していないが、本実施の形態と同様に、第１、２及び４の実施の形態における図１、図３及び図８のｎＭＯＳトランジスタＮ２１を前記ｎＭＯＳ論理ブロックＢに置き換えても同様の効果が得られる。
【産業上の利用可能性】
【０１２６】
以上説明したように、本発明にかかるスキャン付きフリップフロップは、高速動作を行い、且つ、ＭＯＳトランジスタ数を削減することができるので、クロック周期よりも短いパルス幅の期間にデータ取り込みを行うラッチ回路を用いた高速用途向けのフリップフロップ等に有用である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１の実施の形態におけるスキャン付きフリップフロップ回路の図である。
【図２】図１のスキャン付きフリップフロップの動作を示すタイムチャート図である。
【図３】本発明の第２の実施の形態におけるスキャン付きフリップフロップ回路の図である。
【図４】図３のスキャン付きフリップフロップの動作を示すタイムチャート図である。
【図５】本発明の第３の実施の形態におけるスキャン付きフリップフロップ回路の図である。
【図６】本発明の第３の実施の形態におけるスキャン付きフリップフロップ回路の別の例を示す図である。
【図７】図４のスキャン付きフリップフロップの動作を示すタイムチャート図である。
【図８】本発明の第４の実施の形態におけるスキャン付きフリップフロップ回路の図である。
【図９】本発明の第４の実施の形態におけるスキャン付きフリップフロップ回路の別の例を示す図である。
【図１０】本発明の第５の実施の形態における半導体装置の製造方法を示すフローチャート図である。
【図１１】従来例１のスキャン付きフリップフロップ回路の図である。
【図１２】従来例２のスキャン付きフリップフロップ回路の図である。
【図１３】本発明の第６の実施の形態におけるスキャン付きフリップフロップ回路の図である。
【図１４】本発明の第６の実施の形態におけるスキャン付きフリップフロップ回路の詳細を示す図である。
【図１５】従来例３のスキャン付きフリップフロップ回路の図である。
【符号の説明】
【０１２８】
１１、１２          入力部
２１、２２、２３、
２４                制御部
３１、３２          出力部
ＡＯＩ              アンドオアインバータ回路
Ｂ                  ｎＭＯＳ論理ブロック
ＣＫ                クロック信号
Ｄ                  データ信号
Ｄ１、Ｄ２          データ信号（データ信号群のうちの所定のデータ信号）
ＤＸ１              データ選択信号
ＧＮＤ              ＧＮＤ電位
ＩＮＶ              インバータ回路
Ｎ             ｎＭＯＳトランジスタ
ＮＤ                ＮＡＮＤ回路
ＮＱ                反転出力信号
ＮＲ                ＮＯＲ回路
Ｐ             ｐＭＯＳトランジスタ
Ｑ                  出力信号
Ｓ                  セレクタ回路
ＳＣＡＮ            テスト選択信号
ＳＩ                テスト入力信号
ＳＬＣ０、ＳＬＣ１  選択信号生成回路（選択信号生成部）
ＶＤＤ              ＶＤＤ電源
Ｘ                  ノード
Ｘ１                第１のノード
【図１】
0004713130.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004713130.tif 000006
【図６】
0004713130.tif 000007
【図７】
0004713130.tif 000008
【図８】
0004713130.tif 000009
【図９】
0004713130.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0004713130.tif 000014
【図１４】
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【図１５】
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