(57)【特許請求の範囲】
【請求項１】
入力される制御信号のレベルに応じた電圧を出力する電圧出力回路と、
上記電圧出力回路の出力電圧と所望の電圧との誤差に応じたレベルを有する上記制御信号を出力する制御信号出力回路と、
上記出力電圧を増大させる極性側における上記制御信号のピークレベルを、所定の減衰速度で保持するピーク保持回路と、
上記制御信号のレベルと上記ピーク保持回路の保持ピークレベルとを比較し、当該比較結果に応じて上記電圧出力回路の負荷インピーダンスを変化させる負荷制御回路と、
を有するレギュレータ回路。
【請求項２】
上記ピーク保持回路が、入力端子と、出力端子と、上記入力端子と上記出力端子との間に接続された整流素子と、上記出力端子と基準電位との間に接続されたキャパシタと、上記出力端子に所定の定電流を供給する定電流源とを有する、請求項１に記載のレギュレータ回路。
【請求項３】
上記負荷制御回路が、上記制御信号のレベルと上記保持ピークレベルとを比較して比較信号を出力する比較回路と、上記比較信号に応じて導通して上記電圧出力回路の電圧出力端から電流を引き込むトランジスタとを有する、請求項２に記載のレギュレータ回路。
【請求項４】
電源電圧入力端子と、
出力電圧供給端子と、
上記電源電圧入力端子と上記出力電圧供給端子との間に接続され、制御端子に印加される制御信号に応じた出力電圧を上記出力電圧供給端子に供給する第１のトランジスタと、
上記出力電圧と所望の電圧との誤差に応じた電圧を有する上記制御信号を出力する制御信号出力回路と、
上記出力電圧供給端子に接続され、その制御端子に印加される信号に応じて導通して上記出力電圧供給端子から電流を引き込む第２のトランジスタと、
上記制御信号の電圧と所定の電圧とを比較し、その比較結果に応じた信号を上記第２のトランジスタの制御端子に供給する制御回路と、
を有し、
上記制御回路が、上記出力電圧供給端子の電圧を増大させる極性側における上記制御信号のピーク電圧を所定の減衰速度で保持するピーク保持回路を有し、上記制御信号の電圧と上記ピーク電圧との比較結果に応じた信号を上記第２のトランジスタの制御端子に供給する、
レギュレータ回路。
【請求項５】
電源電圧入力端子と、
出力電圧供給端子と、
上記電源電圧入力端子と上記出力電圧供給端子との間に接続され、制御端子に印加される制御信号に応じた出力電圧を上記出力電圧供給端子に供給する第１のトランジスタと、
上記出力電圧と所望の電圧との誤差に応じた電圧を有する上記制御信号を出力する制御信号出力回路と、
上記出力電圧供給端子に接続され、その制御端子に印加される信号に応じて導通して上記出力電圧供給端子から電流を引き込む第２のトランジスタと、
上記制御信号の電圧と所定の電圧とを比較し、その比較結果に応じた信号を上記第２のトランジスタの制御端子に供給する制御回路と、
を有し、
上記制御回路が、上記制御信号の電圧と上記出力電圧供給端子の電圧とを比較し、当該比較結果に応じた第１の比較信号を出力する第１の比較回路と、上記出力電圧供給端子の電圧を増大させる極性側における上記制御信号のピーク電圧を所定の減衰速度で保持するピーク保持回路と、上記ピーク電圧と上記制御信号の電圧とを比較し、当該比較結果に応じた第２の比較信号を出力する第２の比較回路とを有し、上記第１の比較信号又は上記第２の比較信号を上記第２のトランジスタの制御端子に供給する、
レギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力電圧を所望の電圧に制御するレギュレータ回路に関するものである。
【０００２】
【従来の技術】
図８は、従来のシリーズレギュレータの構成例を示す概略的な回路図である。
図８に示すシリーズレギュレータにおいて、ｎ型ＭＯＳトランジスタのドレインＮ１には電圧源Ｖｉｎの電圧が印加され、ソースＮ２と接地ラインとの間には、キャパシタＣＬおよび電流負荷ＩＬが接続される。
【０００３】
また、ｎ型ＭＯＳトランジスタ１のソースＮ２と接地ラインとの間には電圧検出用に抵抗２ａおよび抵抗２ｂが直列接続され、この接続中点Ｎ３が差動増幅回路３の負入力端子−に接続される。差動増幅回路３の正入力端子＋には電圧源ＶＲの電圧が印加される。この正入力端子＋と負入力端子−との電圧差が差動増幅回路３において増幅され、ｎ型ＭＯＳトランジスタ１のゲートに入力される。
【０００４】
上述した構成を有するシリーズレギュレータにおいて、電流負荷ＩＬに供給される出力電圧は、ｎ型ＭＯＳトランジスタ１のソース電圧の検出値と目標値との誤差が差動増幅回路３において増幅されてｎ型ＭＯＳトランジスタ１のゲートＮ４に負帰還されることにより制御される。
【０００５】
例えばｎ型ＭＯＳトランジスタ１のソース電圧が上昇した場合、この電圧が抵抗２ａおよび抵抗２ｂにより分圧された接続点Ｎ３の電圧も上昇する。これにより差動増幅回路３の出力電圧が低下して、ｎ型ＭＯＳトランジスタ１のソース電圧は低下する。同様に、ｎ型ＭＯＳトランジスタ１のソースＮ２の電圧が低下した場合には、接続点Ｎ３の電圧が低下し、差動増幅回路３の出力電圧が上昇して、ｎ型ＭＯＳトランジスタのソース電圧は上昇する。
このように、ｎ型ＭＯＳトランジスタ１のソース電圧は、接続点Ｎ３の電圧と電圧源ＶＲの電圧とがほぼ等しくなるように負帰還制御される。
【０００６】
【発明が解決しようとする課題】
ところで、図８に示すシリーズレギュレータにおいて電流負荷ＩＬによる負荷電流が大電流から微小電流へ急激に変化すると、この負荷電流の変化に対して出力電圧制御の応答が間に合わず、電流負荷ＩＬに流れていた電流がキャパシタＣＬ１に流れ込んでしまい、出力電圧が上昇する。キャパシタＣＬが一旦充電されると、この充電電荷を放電する電流は電流負荷ＩＬによる微小電流と電圧検出用の抵抗２ａおよび抵抗２ｂに流れる電流だけなので、キャパシタＣＬの充電電荷はなかなか放電されず、出力電圧が目標電圧より高い状態が長時間続いてしまう。
【０００７】
このように出力電圧が目標電圧より高い状態が続くと、例えば耐電圧の余裕が少ない部品に電圧ストレスがかかってしまい、動作不良や特性の劣化、故障率の増大を引き起こす問題がある。また、例えば抵抗２ａおよび抵抗２ｂの抵抗値を下げてキャパシタＣＬの放電電流を大きくし、放電速度を速くさせることも可能であるが、この方法では出力電圧と目標電圧とが一致する定常状態における抵抗２ａ及び２ｂでの消費電流が大きくなってしまうので、無駄に消費電力を増大させてしまう問題がある。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、定常状態における消費電力を増大させることなく、負荷電流が急激に減少した時の出力電圧の上昇を低減できるレギュレータ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点に係るレギュレータ回路は、入力される制御信号のレベルに応じた電圧を出力する電圧出力回路と、上記電圧出力回路の出力電圧と所望の電圧との誤差に応じたレベルを有する上記制御信号を出力する制御信号出力回路と、上記出力電圧を増大させる極性側における上記制御信号のピークレベルを、所定の減衰速度で保持するピーク保持回路と、上記制御信号のレベルと上記ピーク保持回路の保持ピークレベルとを比較し、当該比較結果に応じて上記電圧出力回路の負荷インピーダンスを変化させる負荷制御回路とを有する。
【００１０】
好適には、上記ピーク保持回路が、入力端子と、出力端子と、上記入力端子と上記出力端子との間に接続された整流素子と、上記出力端子と基準電位との間に接続されたキャパシタと、上記出力端子に所定の定電流を供給する定電流源とを有する。
【００１１】
更に、好適には、上記負荷制御回路が、上記制御信号のレベルと上記保持ピークレベルとを比較して比較信号を出力する比較回路と、上記比較信号に応じて導通して上記電圧出力回路の電圧出力端から電流を引き込むトランジスタとを有する。
【００１２】
本発明の第２の観点に係わるレギュレータ回路は、電源電圧入力端子と、出力電圧供給端子と、上記電源電圧入力端子と上記出力電圧供給端子との間に接続され、制御端子に印加される制御信号に応じた出力電圧を上記出力電圧供給端子に供給する第１のトランジスタと、上記出力電圧と所望の電圧との誤差に応じた電圧を有する上記制御信号を出力する制御信号出力回路と、上記出力電圧供給端子に接続され、その制御端子に印加される信号に応じて導通して上記出力電圧供給端子から電流を引き込む第２のトランジスタと、上記制御信号の電圧と所定の電圧とを比較し、その比較結果に応じた信号を上記第２のトランジスタの制御端子に供給する制御回路とを有する。
【００１３】
好適には、上記制御回路が、上記出力電圧供給端子の電圧を増大させる極性側における上記制御信号のピーク電圧を所定の減衰速度で保持するピーク保持回路を有し、上記制御信号の電圧と上記ピーク電圧との比較結果に応じた信号を上記第２のトランジスタの制御端子に供給する。
【００１４】
また、好適には、上記制御回路が、上記制御信号の電圧と上記出力電圧供給端子の電圧とを比較し、当該比較結果に応じた第１の比較信号を出力する第１の比較回路と、上記出力電圧供給端子の電圧を増大させる極性側における上記制御信号のピーク電圧を所定の減衰速度で保持するピーク保持回路と、上記ピーク電圧と上記制御信号の電圧とを比較し、当該比較結果に応じた第２の比較信号を出力する第２の比較回路とを有し、上記第１の比較信号又は上記第２の比較信号を上記第２のトランジスタの制御端子に供給する。
【００１５】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図１を参照して説明する。
図１は、本発明の第１の実施形態に係るレギュレータ回路の構成例を示す概略的なブロック図である。図１に示すレギュレータ回路は、電圧出力回路１０、制御信号出力回路２０、ピーク保持回路３０および負荷制御回路４０を有する。
【００１６】
電圧出力回路１０は、端子Ｉ１−端子Ｉ２間に供給される電圧源Ｖｉｎの電圧を制御信号Ｓｃｏｎｔのレベルに応じて変換し、端子Ｏ１−端子Ｏ２間から出力する。図１の例において、この出力電圧がキャパシタＣＬ１および電流負荷ＩＬ１に印加されている。
電圧出力回路１０は、例えば、端子Ｉ１−端子Ｏ１間に接続されるトランジスタのゲート電圧を制御することにより、電圧源Ｖｉｎの電圧を電圧降下させて出力するシリーズレギュレータ型の回路でも良い。あるいは、スイッチング素子を含んだＤＣ−ＤＣコンバータなどでも良い。
【００１７】
制御信号出力回路２０は、電圧出力回路１０の出力電圧を端子Ｉ１−端子Ｉ２に受けて、出力電圧と目標電圧との誤差に応じたレベルを有する制御信号Ｓｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔのレベルの変化方向は、出力電圧と目標電圧との誤差を小さくする方向に設定される。
【００１８】
ピーク保持回路３０は、電圧出力回路１０の出力電圧を上昇させる極性側における制御信号Ｓｃｏｎｔのピークレベルを、所定の減衰速度で保持する。
例えば、制御信号Ｓｃｏｎｔのレベルの上昇に応じて電圧出力回路１０の出力電圧が上昇するものとすると、制御信号Ｓｃｏｎｔのレベルが上昇する場合、ピーク保持回路３０が保持するレベルもこれに応じて上昇する。制御信号Ｓｃｏｎｔが上昇から低下に転ずる場合には、保持した制御信号Ｓｃｏｎｔのピークレベルを上述の減衰速度で徐々に減衰させながら保持する。
【００１９】
負荷制御回路４０は、端子Ｉ１に入力される制御信号Ｓｃｏｎｔのレベルと端子Ｉ２に入力されるピーク保持回路３０の保持ピークレベルとを比較し、この比較結果に応じて、電圧出力回路１０の端子Ｏ１−端子Ｏ２間の負荷インピーダンスを変化させる。
例えば、端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルを超えた否かを判定し、しきいレベルを超えた場合、負荷インピーダンスを高インピーダンスから低インピーダンスに変化させる。また、しきいレベルを超えた状態から超えない状態に戻った場合には、負荷インピーダンスを低インピーダンスから高インピーダンスに変化させる。
この場合、しきいレベルを超えたか否かの判定にヒステリシス特性を持たせても良い。すなわち、高負荷インピーダンスから低負荷インピーダンスに可変する場合と、低負荷インピーダンスから高負荷インピーダンスに可変する場合とで、異なるしきいレベルを持たせる。これにより、端子Ｉ１と端子Ｉ２とのレベル差がこれらのしきいレベル付近にあるときにノイズ等でレベル差が微小に変動しても、この変動がしきいレベル間のレベル差を越えるほど大きくない限り負荷インピーダンスは変化しないので、ノイズ等による誤動作を防止できる。
【００２０】
ここで、上述した構成を有する図１のレギュレータ回路の動作について説明する。
なお以下の説明では、例として、制御信号Ｓｃｏｎｔのレベルの上昇／低下に応じて電圧出力回路１０の出力電圧も同様に上昇／低下する場合について述べる。
電圧出力回路１０および制御信号出力回路２０は、出力電圧が目標電圧に近づくように制御が働く負帰還ループを形成している。すなわち、電圧出力回路１０の出力電圧が目標電圧に比べて高い場合、制御信号出力回路２０において制御信号Ｓｃｏｎｔのレベルは低下する方向に調節され、これにより出力電圧は低下する。また、電圧出力回路１０の出力電圧が目標電圧に比べて低い場合、制御信号出力回路２０において制御信号Ｓｃｏｎｔのレベルは上昇する方向に調節され、これにより出力電圧は上昇する。
【００２１】
このような負帰還制御が正常に働いて、出力電圧と目標電圧とがほぼ等しくなる定常状態になると、制御信号Ｓｃｏｎｔのレベルがほぼ一定になる。一方、電流負荷ＩＬ１の電流が定常状態から急激に減少すると、負帰還制御がこの電流変化に追従できないため、電流負荷ＩＬ１に流れるべき電流の一部がキャパシタＣＬ１に流れ込み、出力電圧が目標電圧に比べて大きくなる。すると、出力電圧を目標電圧に追従させる上述の負帰還制御により、制御信号Ｓｃｏｎｔのレベルは低下する方向に変化する。
【００２２】
このとき、ピーク保持回路３０においては制御信号Ｓｃｏｎｔの定常状態におけるレベルがピークレベルとして保持されるので、この保持ピークレベルと制御信号Ｓｃｏｎｔのレベルとのレベル差が大きくなる。すなわち、電流負荷ＩＬ１の電流が急激に減少すると、負荷制御回路４０の端子Ｉ１と端子Ｉ１のレベル差が増大する。そして、このレベル差が所定のしきいレベルを超えると、負荷制御回路４０によって電圧出力回路１０の端子Ｏ１−端子Ｏ２間のインピーダンスが高インピーダンスから低インピーダンスに変化させる。これにより、キャパシタＣＬ１に充電された電荷の放電速度が速くなり、出力電圧は急速に低下する。
【００２３】
出力電圧の低下によって出力電圧が目標電圧に近づくと、制御信号Ｓｃｏｎｔのレベルは低下から上昇に転じて、定常状態のレベルに近づく。そして、保持ピークレベルと制御信号Ｓｃｏｎｔのレベルとのレベル差が所定のしきいレベルに達すると、負荷インピーダンスは低インピーダンスから再び高インピーダンスに戻されて、キャパシタＣＬ１の放電が停止される。そして、負帰還制御は再び定常状態に戻る。
【００２４】
以上説明したように、図１に示すレギュレータ回路によれば、図８に示した従来のシリーズレギュレータのように出力電圧が目標電圧より高くなる状態が長時間持続されることを防止できる。これにより、回路の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態においてのみ負荷インピーダンスを低インピーダンスに設定し、出力電圧と目標電圧とがほぼ等しくなる定常状態においては負荷インピーダンスを高インピーダンスに設定することができるので、消費電力の増大を抑えることができる。
【００２５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について、図２および図３を参照して説明する。
第２の実施形態は、上述した第１の実施形態の構成をより具体化したものである。
【００２６】
図２は、本発明の第２の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図であり、図２と図１の同一符号は同一の構成要素を示す。
また、ｎ型ＭＯＳトランジスタ１１は、図１における電圧出力回路１０に対応する。
抵抗２１ａ、抵抗２１ｂおよび差動増幅回路２２を含む回路ブロックは、図１における制御信号出力回路２０に対応する。
ダイオード３１、キャパシタ３２および定電流回路３３を含む回路ブロックは、図１におけるピーク保持回路３０に対応する。
電圧源４１、コンパレータ４２およびｎ型ＭＯＳトランジスタ４３を含む回路ブロックは、図１における負荷制御回路４０に対応する。
【００２７】
図２において、ｎ型ＭＯＳトランジスタ１１のドレインＮ１１には、電圧源Ｖｉｎの電圧が印加され、ソースＮ１２と接地ラインとの間には、キャパシタＣＬ１および電流負荷ＩＬ１が接続される。
【００２８】
また、ｎ型ＭＯＳトランジスタ１１のソースＮ１２と接地ラインとの間には電圧検出用に抵抗２１ａおよび抵抗２２ｂが直列接続され、この接続中点Ｎ１３が差動増幅回路２２の負入力端子−に接続される。差動増幅回路２２の正入力端子＋には電圧源ＶＲ１による電圧が印加されており、この負入力端子−と正入力端子＋との電圧差が増幅されて、ｎ型ＭＯＳトランジスタ１１のゲートに入力される。
【００２９】
また、差動増幅回路２２の出力端子Ｎ１４は、コンパレータ４２の負入力端子−およびダイオード３１のアノードに接続される。ダイオード３１のカソードＮ１５と接地ラインとの間には、キャパシタ３２および定電流回路３３が接続される。さらに、ダイオード３１のカソードＮ１５は電圧源Ｖ４１の負端子に接続され、電圧源Ｖ４１の正端子はコンパレータ４２の正入力端子＋に接続される。
【００３０】
コンパレータ４２の出力端子Ｎ１６は、ｎ型ＭＯＳトランジスタ４３のゲートに接続される。ｎ型ＭＯＳトランジス４３のドレインは、ｎ型ＭＯＳトランジスタ１１のソースＮ１３に接続され、そのソースは接地ラインに接続される。
【００３１】
ここで、上述した構成を有する図２のレギュレータ回路の動作について、図３に示す各部の電圧波形／電流波形を参照しながら説明する。
図３は、図２に示すレギュレータ回路の各部における電圧波形または電流波形のシミュレーション結果の一例を示す図であり、縦軸は電圧値または電流値を、横軸は時間をそれぞれ表している。
また図３において、波形ＷＦ１１は電流負荷ＩＬ１の電流波形を、波形ＷＦ１２はｎ型ＭＯＳトランジスタ１１のソース電圧波形を、波形ＷＦ１３はコンパレータ４２の正入力端子＋の電圧波形を、波形ＷＦ１４はコンパレータ４２の負入力端子−の電圧波形を、波形ＷＦ１５はコンパレータ４２の出力電圧波形をそれぞれ示す。
【００３２】
抵抗２１ａおよび抵抗２２ｂの接続中点Ｎ１３の電圧が上昇すると、差動増幅回路２２の出力端子Ｎ１４の電圧が低下し、これによりｎ型ＭＯＳトランジスタ１１のゲート電圧が低下するので、ｎ型ＭＯＳトランジスタ１１のソース電圧は低下する。また、接続中点Ｎ１３の電圧が低下すると、差動増幅回路２２の出力端子Ｎ１４の電圧上昇し、これによりｎ型ＭＯＳトランジスタ１１のゲート電圧が上昇するので、ｎ型ＭＯＳトランジスタ１１のソース電圧は上昇する。差動増幅回路２２のゲインが十分高いものとすると、このような負帰還の働きによって、接続中点Ｎ１３の電圧と電圧源ＶＲ１の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジスタ１１のソース電圧が制御される。
【００３３】
負帰還制御が正常に働いて、接続中点Ｎ１３の電圧と電圧源ＶＲ１の電圧とがほぼ等しくなる定常状態になると、差動増幅回路２２の出力電圧はほぼ一定になる。また、ダイオード３１のカソードＮ１５の電圧は、差動増幅回路２２の出力電圧よりダイオード３１の順方向電圧だけ低い電圧で一定となる。ここで、電圧源４１による電圧がダイオード３１の順方向電圧より十分低いものとすると、コンパレータ４２の正入力端子＋の電圧は負入力端子−の電圧よりも低くなるので、コンパレータの出力電圧はローレベルとなる。したがって、ｎ型ＭＯＳトランジスタ４３はオフ状態となる。
【００３４】
一方、電流負荷ＩＬ１の電流が定常状態から急激に減少すると、負帰還制御がこの電流変化に追従できないため、電流負荷ＩＬ１に流れる電流の一部がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジスタ１１のソース電圧が上昇する。
例えば、電流負荷ＩＬ１の電流が３Ａから０Ａに急減する図３の時刻Ｔ１２において、ノードＮ１２の電圧波形ＷＦ１２は僅かに上昇している。
【００３５】
ノードＮ１２の電圧上昇に伴って接続中点Ｎ１３の電圧が上昇すると、差動増幅回路２２の出力電圧は低下する方向に変化する。そして、差動増幅回路２２の出力端子Ｎ１４とダイオード３１のカソードＮ１５との電位差がダイオードの順方向電圧より小さくなると、ダイオード３１がオフ状態となってキャパシタ３２の電圧が保持される。このキャパシタ３２の保持電圧は、定電流回路３３の放電によって一定の速度で低下する。
例えば、図１３の時刻Ｔ１２から時刻Ｔ１４にかけての期間において、コンパレータ４２の正入力端子＋の電圧波形ＷＦ１３が低下する速度は、負入力端子−の電圧波形ＷＦ１４が低下する速度より遅くなっているが、その他の期間において電圧波形ＷＦ１３および電圧波形ＷＦ１４の変化速度はほぼ等しくなっている。これは、時刻Ｔ１２から時刻Ｔ１４にかけての期間において、ダイオード３１がオフ状態となっていることを示している。
【００３６】
また、差動増幅回路２２の出力電圧の低下によってコンパレータ４２の負入力端子−の電圧が低下し、キャパシタ３２によって保持された正入力端子＋の電圧よりも低くなると、コンパレータ４２の出力電圧はローレベルからハイレベルに変化して、ｎ型ＭＯＳトランジスタ４３がオン状態となる（時刻Ｔ１３）。これにより、キャパシタＣＬ１に充電された正電荷がｎ型ＭＯＳトランジスタ４３を介して接地ラインへ放電され、ｎ型ＭＯＳトランジスタ１１のソース電圧は急速に低下する。
【００３７】
ｎ型ＭＯＳトランジスタ１１のソース電圧の低下によって接続中点Ｎ１３の電圧が電圧源ＶＲ１の電圧に近づくと、差動増幅回路２２の出力電圧は低下から上昇に転じる。そして、コンパレータ４２の負入力端子−の電圧が正入力端子の電圧よりも高くなると、コンパレータ４２の出力電圧はハイレベルからローレベルになり、ｎ型ＭＯＳトランジスタ４３はオフ状態となって、キャパシタＣＬ１の放電が停止される（時刻Ｔ１４）。そして、負帰還制御は再び定常状態に戻る。
【００３８】
以上説明したように、図２に示すレギュレータ回路によれば、図８に示した従来のシリーズレギュレータのように出力電圧が目標電圧より高くなる状態が長時間持続されることを防止できる。これにより、回路の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態においてのみｎ型ＭＯＳトランジスタ４３をオン状態に設定し、出力電圧と目標電圧とがほぼ等しくなる定常状態においてはｎ型ＭＯＳトランジスタをオフ状態に設定することができるので、消費電力の増大を抑えることができる。
【００３９】
なお、コンパレータ４２には、ヒステリシス特性を持たせても良い。すなわち、コンパレータ４２の出力電圧がローレベルからハイレベルに変化する場合における入力端子間のしきい電圧と、ハイレベルからローレベルに変化する場合における入力端子間のしきい電圧とを異なる電圧に設定しても良い。これにより、コンパレータ４２の入力端子間電圧がこれらのしきい電圧付近にあるときにノイズ等の影響で入力端子間電圧が微小に変動しても、この変動がしきい電圧間の電圧差を越えるほど大きくない限りコンパレータ４２の出力レベルが反転することはないので、ノイズ等による誤動作を防止できる。
【００４０】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図２に示すレギュレータ回路においては、ｎ型ＭＯＳトランジスタ１１のゲート電圧をピーク保持回路で保持し、この保持した電圧と実際のゲート電圧とを比較することによって、負荷急変時の出力電圧上昇を検出している。これに対し本実施形態では、出力トランジスタのゲート電圧とソース電圧とを比較することによって負荷急変時の出力電圧上昇を検出する。
【００４１】
図４は、本発明の第３の実施形態に係るレギュレータ回路の構成例を示す概略的なブロック図である。図４に示すレギュレータ回路は、ｎ型ＭＯＳトランジスタ５０、制御信号出力回路６０および負荷制御回路７０を有する。
【００４２】
ｎ型ＭＯＳトランジスタ５０は、ドレインＮ２１に電圧源Ｖｉｎの電圧が印加され、ソースＮ２２と接地ラインとの間にキャパシタＣＬ１および電流負荷ＩＬ１が接続される。また、ｎ型ＭＯＳトランジスタ５０のゲートには、制御信号出力回路６０による制御信号Ｓｃｏｎｔが入力される。
【００４３】
制御信号出力回路６０は、ｎ型ＭＯＳトランジスタ５０のソースＮ２２の電圧を入力し、このソース電圧と目標電圧との誤差に応じたレベルを有する制御信号Ｓｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔのレベルの変化方向は、ソースＮ２２の電圧と目標電圧との誤差を小さくする方向に設定される。
【００４４】
負荷制御回路７０は、端子Ｉ１に入力されるｎ型ＭＯＳトランジスタ５０のソース電圧と、端子Ｉ２に入力されるｎ型ＭＯＳトランジスタ５０のゲート電圧とを比較し、この比較結果に応じて、ｎ型ＭＯＳトランジスタ５０のソースＮ２２と接地ラインとの間の負荷インピーダンスを変化させる。
例えば、端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルを超えた否かを判定し、しきいレベルを超えた場合、負荷インピーダンスを高インピーダンスから低インピーダンスに変化させる。また、しきいレベルを超えた状態から超えない状態に戻った場合には、負荷インピーダンスを低インピーダンスから高インピーダンスに変化させる。
この場合、しきいレベルを超えたか否かの判定にヒステリシス特性を持たせても良い。すなわち、高負荷インピーダンスから低負荷インピーダンスに可変する場合と、低負荷インピーダンスから高負荷インピーダンスに可変する場合とで、異なるしきいレベルを持たせる。これにより、端子Ｉ１と端子Ｉ２とのレベル差がこれらのしきいレベル付近にあるときにノイズ等でレベル差が微小に変動しても、この変動がしきいレベル間のレベル差を越えるほど大きくない限り負荷インピーダンスは変化しないので、ノイズ等による誤動作を防止できる。
【００４５】
ここで、上述した構成を有する図４のレギュレータ回路の動作について説明する。
ｎ型ＭＯＳトランジスタ５０のソース電圧が目標電圧に比べて高い場合、制御信号出力回路６０において制御信号Ｓｃｏｎｔのレベルは低下する方向に調節され、これによりソース電圧は低下する。また、ｎ型ＭＯＳトランジスタ５０のソース電圧が目標電圧に比べて低い場合、制御信号出力回路６０において制御信号Ｓｃｏｎｔのレベルは上昇する方向に調節され、これにより出力電圧は上昇する。このような負帰還制御により、定常状態において、ｎ型ＭＯＳトランジスタ５０のソース電圧と目標電圧とがほぼ等しくなる。
【００４６】
一方、電流負荷ＩＬ１の電流が定常状態から急激に減少すると、負帰還制御がこの電流変化に追従できないため、電流負荷ＩＬ１に流れるべき電流の一部がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジスタ５０のソース電圧が目標電圧に比べて大きくなる。すると、ソース電圧を目標電圧に追従させる上述の負帰還制御により、制御信号Ｓｃｏｎｔの電圧は低下する方向に変化する。
【００４７】
制御信号Ｓｃｏｎｔの電圧が低下して、ｎ型ＭＯＳトランジスタ５０のゲート−ソース間電圧が低下し、ｎ型ＭＯＳトランジスタ５０のしきい電圧よりも低くなると、ｎ型ＭＯＳトランジスタ５０はオフ状態となる。そして、制御信号Ｓｃｏｎｔの電圧が更に低下し、端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルを超えると、負荷インピーダンスが高インピーダンスから低インピーダンスに変化する。これにより、キャパシタＣＬ１に充電された電荷の放電速度が速くなり、ｎ型ＭＯＳトランジスタ５０のソース電圧は急速に低下する。
【００４８】
ｎ型ＭＯＳトランジスタ５０のソース電圧が目標電圧に近づくと、制御信号Ｓｃｏｎｔのレベルは低下から上昇に転じて、定常状態のレベルに近づく。そして、負荷制御回路７０の端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルに達すると、負荷インピーダンスは低インピーダンスから再び高インピーダンスに戻されて、キャパシタＣＬ１の放電が停止される。そして、負帰還制御は再び定常状態に戻る。
【００４９】
以上説明したように、図４に示すレギュレータ回路によれば、図８に示した従来のシリーズレギュレータのように出力電圧が目標電圧より高くなる状態が長時間持続されることを防止できる。これにより、回路の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態においてのみ負荷インピーダンスを低インピーダンスに設定し、出力電圧と目標電圧とがほぼ等しくなる定常状態においては負荷インピーダンスを高インピーダンスに設定することができ、消費電力の増大を抑えることができる。
【００５０】
＜第４の実施形態＞
次に、本発明の第４の実施形態について、図５および図６を参照して説明する。
第４の実施形態は、上述した第３の実施形態の構成をより具体化したものである。
【００５１】
図５は、本発明の第４の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図であり、図５と図４の同一符号は同一の構成要素を示す。
なお、抵抗６１ａ、抵抗６１ｂおよび差動増幅回路６２を含む回路ブロックは、図４における制御信号出力回路６０に対応する。
電圧源７１、コンパレータ７２およびｎ型ＭＯＳトランジスタ７３を含む回路ブロックは、図４における負荷制御回路７０に対応する。
【００５２】
図５において、ｎ型ＭＯＳトランジスタ５０のソースＮ２２と接地ラインとの間には電圧検出用に抵抗６１ａおよび抵抗６１ｂが直列接続され、この接続中点Ｎ２３が差動増幅回路６２の負入力端子−に接続される。差動増幅回路６２の正入力端子＋には電圧源ＶＲ２による電圧が印加されており、この負入力端子−と正入力端子＋との電圧差が増幅されて、ｎ型ＭＯＳトランジスタ５０のゲートＮ２４に入力される。
【００５３】
コンパレータ７２の負入力端子−はｎ型ＭＯＳトランジスタ５０のゲートＮ２４に接続され、正入力端子＋は電圧源７１の正端子から負端子を介してｎ型ＭＯＳトランジスタ５０のソースＮ２２に接続される。また、コンパレータ７２の出力電圧はｎ型ＭＯＳトランジスタ７３のゲートＮ２５に入力される。ｎ型ＭＯＳトランジスタ７３のドレインは、ｎ型ＭＯＳトランジスタ５０のソースＮ２２に接続され、ソースは接地ラインに接続される。
【００５４】
ここで、上述した構成を有する図５のレギュレータ回路の動作について、図６に示す各部の電圧波形／電流波形を参照しながら説明する。
図６は、図５に示すレギュレータ回路の各部における電圧波形または電流波形のシミュレーション結果の一例を示す図であり、縦軸は電圧値または電流値を、横軸は時間をそれぞれ表している。
また図６において、波形ＷＦ２１は電流負荷ＩＬ１の電流波形を、波形ＷＦ２２はｎ型ＭＯＳトランジスタ５０のソース電圧波形を、波形ＷＦ２３はｎ型ＭＯＳトランジスタ５０のゲート電圧波形を、波形ＷＦ２４はコンパレータ７２の出力電圧波形をそれぞれ示す。
【００５５】
抵抗６１ａおよび抵抗６１ｂの接続中点Ｎ２３の電圧が上昇すると、差動増幅回路６２の出力端子Ｎ２４の電圧は低下し、これによりｎ型ＭＯＳトランジスタ５０のゲート電圧が低下するので、ｎ型ＭＯＳトランジスタ５０のソース電圧は低下する。また、接続中点Ｎ２３の電圧が低下すると、差動増幅回路６２の出力端子Ｎ２４の電圧は上昇し、これによりｎ型ＭＯＳトランジスタ５０のゲート電圧が上昇するので、ｎ型ＭＯＳトランジスタ５０のソース電圧は上昇する。差動増幅回路６２のゲインが十分高いものとすると、このような負帰還の働きによって、接続中点Ｎ２３の電圧と電圧源ＶＲ２の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジスタ５０のソース電圧が制御される。
【００５６】
接続中点Ｎ２３の電圧と電圧源ＶＲ２の電圧とがほぼ等しくなる定常状態において、ｎ型ＭＯＳトランジスタ５０のゲート−ソース間電圧は、おおむねｎ型ＭＯＳトランジスタ５０のしきい電圧付近にある。このときのゲート−ソース間電圧より電圧源Ｖ７１の電圧が低いとすると、コンパレータ７２の負入力端子−の電圧は正入力端子＋より高くなり、コンパレータ７２の出力電圧はローレベルとなる。したがって、定常状態において、ｎ型ＭＯＳトランジスタ７３はオフ状態となる。
【００５７】
一方、電流負荷ＩＬ１の電流が定常状態から急激に減少すると、負帰還制御がこの電流変化に追従できないため、電流負荷ＩＬ１に流れるべき電流の一部がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジスタ５０のソース電圧が上昇する。
例えば、電流負荷ＩＬ１の電流が３Ａから０Ａに急減する図６の時刻Ｔ２２において、ｎ型ＭＯＳトランジスタ５０のソース電圧波形ＷＦ２２は僅かに上昇している。
【００５８】
ｎ型ＭＯＳトランジスタ５０のソース電圧の上昇に伴って接続中点Ｎ２３の電圧が上昇すると、差動増幅回路６２の出力電圧は低下する方向に変化する。これによりｎ型ＭＯＳトランジスタ５０のゲート−ソース間電圧が低下し、ｎ型ＭＯＳトランジスタ５０のしきい電圧よりも低くなると、ｎ型ＭＯＳトランジスタ５０はオフ状態となる。そして、差動増幅回路６２の出力電圧が更に低下し、コンパレータ７２の負入力端子−の電圧が正入力端子＋より低くなると、コンパレータ７２の出力電圧がローレベルからハイレベルに変化し、ｎ型ＭＯＳトランジスタ７３がオン状態となる（時刻Ｔ２３）。これにより、キャパシタＣＬ１に充電された正電荷がｎ型ＭＯＳトランジスタ７３を介して接地ラインへ放電され、ｎ型ＭＯＳトランジスタ５０のソース電圧は急速に低下する。
【００５９】
ｎ型ＭＯＳトランジスタ５０のソース電圧の低下によって接続中点Ｎ２３の電圧が電圧源ＶＲ２の電圧に近づくと、差動増幅回路６２の出力電圧は低下から上昇に転じる。そして、コンパレータ７２の負入力端子−の電圧が正入力端子より高くなると、コンパレータ７２の出力電圧はハイレベルからローレベルになり、ｎ型ＭＯＳトランジスタ７３はオフ状態となって、キャパシタＣＬ１の放電が停止される（時刻Ｔ２４）。そして、負帰還制御は再び定常状態に戻る。
【００６０】
以上説明したように、図５に示すレギュレータ回路によれば、図８に示した従来のシリーズレギュレータのように出力電圧が目標電圧より高くなる状態が長時間持続されることを防止できる。これにより、回路の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態においてのみｎ型ＭＯＳトランジスタ７３をオン状態に設定し、出力電圧と目標電圧とがほぼ等しくなる定常状態においてはオフ状態に設定することができるので、消費電力の増大を抑えることができる。
【００６１】
なお、コンパレータ７２には、ヒステリシス特性を持たせても良い。すなわち、コンパレータ７２の出力電圧がローレベルからハイレベルに変化する場合における入力端子間のしきい電圧と、ハイレベルからローレベルに変化する場合における入力端子間のしきい電圧とを異なる電圧に設定しても良い。これにより、コンパレータ７２の入力端子間電圧がこれらのしきい電圧付近にあるときにノイズ等の影響で入力端子間電圧が微小に変動しても、この変動がしきい電圧間の電圧差を越えるほど大きくない限りコンパレータ７２の出力レベルが反転することはないので、ノイズ等による誤動作を防止できる。
【００６２】
＜第５の実施形態＞
次に、本発明の第４の実施形態について、図７を参照して説明する。
第５の実施形態は、上述した第５の実施形態の構成に第３の実施形態の構成を組み合わせたものである。
【００６３】
図７は、本発明の第５の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図であり、図２および図５と図７の同一符号は同一の構成要素を示す。
図７に示すように、図２におけるピークホールド回路のブロック（ダイオード３１、キャパシタ３２および定電流回路３３）と比較回路のブロック（電圧源４１およびコンパレータ４２）が、ｎ型ＭＯＳトランジスタ７３を除いた図５の構成に付加されている。
【００６４】
そして、コンパレータ４２およびコンパレータ７２の出力電圧がＯＲ回路８１において合成され、ＯＲ回路８１の出力電圧がｎ型ＭＯＳトランジスタ８２のゲートに印加されている。ｎ型ＭＯＳトランジスタ８２のドレインはｎ型ＭＯＳトランジスタ５０のソースＮ３２に接続され、ソースは接地ラインに接続される。
【００６５】
上述した構成を有する図７のレギュレータ回路において、コンパレータ４２およびコンパレータ７２の出力電圧は、第３の実施形態および第４の実施形態において既に述べた動作と同様な動作で、ハイレベルまたはローレベルに設定される。そしてＯＲ回路８１の出力電圧は、コンパレータ４２またはコンパレータ７２の少なくとも何れか一方がハイレベルのときにハイレベルとなり、このときｎ型ＭＯＳトランジスタ８２がオン状態に設定される。
したがって、図７に示すレギュレータ回路においても、図２や図５に示すレギュレータ回路と同様に、出力電圧が目標電圧より高くなる状態が長時間持続されることを防止できる。また、出力電圧が目標電圧よりも高くなる過渡状態においてのみｎ型ＭＯＳトランジスタ７３をオン状態に設定し、出力電圧と目標電圧とがほぼ等しくなる定常状態においてはオフ状態に設定することができるので、消費電力の増大を抑えることができる。
【００６６】
また、図２のレギュレータ回路では、ピーク保持回路のブロックにおけるキャパシタ３２の保持電圧の減衰速度が遅すぎると、負荷電流の急変時などにｎ型ＭＯＳトランジスタ５０のゲート電圧が振動的に変化する場合や、ノイズ等によってキャパシタ３２が誤充電される場合などにおいて、コンパレータ４２の出力が誤って長期間ハイレベルになり、消費電流を増大させてしまう可能性があるので、この減衰速度は上述した誤動作を防止できる程度に速く設定する必要がある。しかしながら、この減衰速度が速いと、キャパシタＣＬ１が十分に放電される前にキャパシタ３２の保持電圧が低下してしまい、出力電圧が目標電圧より高いまま負荷インピーダンスが高インピーダンスに戻ってしまう可能性がある。
一方、図５に示すレギュレータ回路では、ｎ型ＭＯＳトランジスタ５０のしきい電圧に製造バラツキがあるため、電圧源７１の電圧を比較的大きな電圧に設定する必要があり、そのため図２のレギュレータ回路よりコンパレータの動作時間が遅くなる可能性がある。
これに対して、図２および図５の構成を組み合わせた図７に示すレギュレータ回路では、負荷急変時の出力電圧上昇を図５に示すレギュレータ回路に比べて高速に検出できるとともに、ピーク保持回路ブロックの減衰速度による時間制限を受けることなくキャパシタＣＬ１を確実に放電できる。
【００６７】
なお、本発明は上述した第１〜第５の実施形態に限定されず、当業者に自明な種々の改変が可能である。
例えば、図２、図５および図７において使用されているＭＯＳトランジスタは、バイポーラトランジスタに置き換えても良い。
また、図２、図５および図７において使用されているｎ型ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタに置き換えても良い。
【００６８】
【発明の効果】
本発明によれば、定常状態における消費電力を増大させることなく、負荷電流が急激に減少した時の出力電圧の上昇を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレギュレータ回路の構成例を示す概略的なブロック図である。
【図２】本発明の第２の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図である。
【図３】図２に示すレギュレータ回路の各部における電圧波形または電流波形のシミュレーション結果の一例を示す図である。
【図４】本発明の第３の実施形態に係るレギュレータ回路の構成例を示す概略的なブロック図である。
【図５】本発明の第４の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図である。
【図６】図５に示すレギュレータ回路の各部における電圧波形または電流波形のシミュレーション結果の一例を示す図である。
【図７】本発明の第５の実施形態に係るレギュレータ回路の構成例を示す概略的な回路図である。
【図８】従来のシリーズレギュレータの構成例を示す概略的な回路図である。
【符号の説明】
１０…電圧出力回路、１１，４３，５０，８２…ｎ型ＭＯＳトランジスタ、２０，６０…制御信号出力回路、２１ａ，２２ｂ，６１ａ，６１ｂ…抵抗、２２，６２…差動増幅回路、３０…ピーク保持回路、３１…ダイオード、３２，ＣＬ，ＣＬ１…キャパシタ、３３…定電流回路、４０，７０…負荷制御回路、４１，７１，ＶＲ１，ＶＲ２…電圧源、４２，７２…コンパレータ、８２…ＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004742455.tif 000008
【図８】
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