(57)【特許請求の範囲】
【請求項１】
第１の入力信号の電圧値に対応する電荷を保持するための第１のキャパシタと、
サンプリング時において前記第１のキャパシタに前記第１の入力信号を供給して前記第１のキャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタに蓄積された電荷に応じた前記第１の入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、
第２の入力信号の電圧値に対応する電荷を保持するための第２のキャパシタと、
サンプリング時において前記第２のキャパシタに前記第２の入力信号を供給して前記第２のキャパシタに入力信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記第２の入力信号のサンプリング値を反転させて出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、
前記第１の入力信号と前記第２の入力信号との差分を出力することを特徴とする減算回路。
【請求項２】
請求項１に記載の減算回路において、
前記第１及び第２のスイッチト・キャパシタ回路の出力端子は互いに接続されており、出力時において前記出力端子に電気的に接続されるキャパシタの数が常に一定であることを特徴とする減算回路。
【請求項３】
請求項１又は２に記載の減算回路を備え、
前記第１のスイッチト・キャパシタ回路に基準となる第１の水平ラインのビデオ信号を入力すると共に、前記第２のスイッチト・キャパシタ回路に前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号を入力し、前記第１のビデオ信号と前記第２のビデオ信号との差分を算出することを特徴とするバンドパス・フィルタ回路。
【請求項４】
入力信号の電圧値に対応する電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を複数備え、
前記複数のスイッチト・キャパシタ回路の出力端子は互いに接続されており、前記出力端子に電気的に接続されるキャパシタの数が常に一定であることを特徴とする加算回路。
【請求項５】
請求項４に記載の加算回路を備え、
前記複数のスイッチト・キャパシタ回路のそれぞれに基準となる第１の水平ラインのビデオ信号及び前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号を入力し、前記第１のビデオ信号と前記第２のビデオ信号とを加算することを特徴とするトラップ・フィルタ回路。
【請求項６】
入力信号の電圧値に対応する電荷を保持するための第１のキャパシタと、
サンプリング時において前記第１のキャパシタに前記入力信号を供給して前記第１のキャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、
前記入力信号の電圧値に対応する電荷を保持するための第２のキャパシタと、
サンプリング時において前記第２のキャパシタに前記入力信号を供給して前記第２のキャパシタに前記入力信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を反転させて出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、
前記入力信号と基準となる基準信号との関係に基づいて、出力時において前記第２のモードと前記第４のモードとを排他的に選択することを特徴とする整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、優れた高周波特性を有する減算回路（バンドパス・フィルタ回路）、加算回路（トラップ・フィルタ回路）及びそれらを用いたビデオ信号処理装置に関する。また、優れた高周波特性を有する整流回路に関する。
【背景技術】
【０００２】
特許文献１に開示されているように、コンポジット信号と呼ばれる輝度信号（Ｙ）、色差信号（Ｃ）及び同期信号（Ｓｙｎｃ）が重畳されたビデオ信号をＲＧＢ信号等に変換するビデオ信号処理装置が広く用いられている。
【０００３】
図２１に、従来のビデオ信号処理装置の構成を示す。アンテナ１０で受信された電波からチューナ１２によって所望のチャンネルのビデオ信号が選択され、ＳＡＷフィルタ１４及び中間周波数変換回路１６で処理された後、Ｙ／Ｃ分離回路１８において輝度信号（Ｙ）＋同期信号（Ｓｙｎｃ）と色差信号（Ｃ）とに分離され、信号処理回路２０において輪郭補正等の後処理を経た後にブラウン管２２に画像として表示される。
【０００４】
輝度信号（Ｙ）はコンポジット信号の直流成分の信号強度で表される。また、色差信号（Ｃ）は、図２２に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号（Ｙ）に重畳されている。
【０００５】
したがって、連続して受信された２つの水平ラインの輝度信号（Ｙ）の相関が強い場合、図２３に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって輝度信号（Ｙ）のみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって色差信号（Ｃ）のみを抽出するバンドパス・フィルタを構成することができる。すなわち、ビデオ信号を遅延させるためのメモリ回路と加算回路／減算回路とによってＹ／Ｃ分離回路１８を構成することができる。
【０００６】
一方、連続する２つの水平ラインの輝度信号（Ｙ）の相関が弱い場合、それらの水平ラインのビデオ信号を加算又は減算するだけでは輝度信号（Ｙ）と色差信号（Ｃ）とを分離することができない。そこで、一般的に、抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離が行われる。トラップ・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。トラップ・フィルタによって、ビデオ信号から輝度信号（Ｙ）及び同期信号（Ｓｙｎｃ）が分離されて出力される。バンドパス・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。バンドパス・フィルタによって、ビデオ信号から色差信号（Ｃ）のみが分離されて出力される。
【０００７】
このように、輝度信号（Ｙ）の相関に基づいてＹ／Ｃ分離の処理を切り替えるためには、基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）又は１つ後の水平ラインのビデオ信号（Ｈ２）との相関を調べる必要がある。例えば、メモリ回路を備えた比較回路を設けることによって、ビデオ信号Ｈ０〜Ｈ２をメモリ回路に保持し、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関、を調査し、その結果に応じてＹ／Ｃ分離回路を切り替えて処理を施す。
【０００８】
【特許文献１】特開２００３−３２７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ビデオ信号のような高周波信号を含む信号を処理対象とする装置では、回路の寄生容量等による高周波特性への悪影響を抑制した回路を用いる必要がある。また、ビデオ信号処理装置における処理を高速化し、かつ、製造コストを低減するためにも簡素な回路構成とすることが望まれる。
【００１０】
そこで、本発明は、これらの要件を満足する減算回路、バンドパス・フィルタ回路、加算回路、トラップ・フィルタ回路、それらを用いたビデオ信号処理装置及び整流回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、入力信号の電圧値に対応する電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタに蓄積された電荷に応じた信号を出力する第２のモードとを切り替えるスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路であって、基準となる第１の信号と、前記第１の信号とは異なる第２の信号と、がそれぞれ入力される複数のスイッチト・キャパシタ回路を備えることを特徴とする信号選択回路である。
【００１２】
本発明の信号選択回路は、前記第１の水平ラインと前記第２の水平ラインとの相関関係に基づいて、出力時における前記複数のスイッチト・キャパシタ回路のスイッチング素子の切り替えを制御するビデオ信号選択回路として機能させることができる。これによって、ビデオ信号間の相関に基づいて処理対象となる信号を選択する場合に処理対象とする信号のみを選択して供給することができる。
【００１３】
本発明の信号選択回路では、前記複数のスイッチト・キャパシタ回路の出力端子は互いに接続されており、出力時において前記出力端子に電気的に接続されるキャパシタの数が常に一定となるように制御されることが好適である。
【００１４】
このように、本発明の信号選択回路では、選択する信号によらず出力側の回路からみた選択回路の容量（キャパシタンス）の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である信号処理回路を提供することができる。
【００１５】
また、本発明は、第１の入力信号の電圧値に対応する電荷を保持するための第１のキャパシタと、サンプリング時において前記第１のキャパシタに前記第１の入力信号を供給して前記第１のキャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタに蓄積された電荷に応じた前記第１の入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、第２の入力信号の電圧値に対応する電荷を保持するための第２のキャパシタと、サンプリング時において前記第２のキャパシタに前記第２の入力信号を供給して前記第２のキャパシタに入力信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記第２の入力信号のサンプリング値を反転させて出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、前記第１の入力信号と前記第２の入力信号との差分を出力することを特徴とする減算回路である。
【００１６】
上記本発明の信号選択回路を応用することによって、減算回路として機能させることができる。例えば、前記第１のスイッチト・キャパシタ回路に基準となる第１の水平ラインのビデオ信号を入力すると共に、前記第２のスイッチト・キャパシタ回路に前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号を入力し、前記第１のビデオ信号と前記第２のビデオ信号との差分を算出することによって、ビデオ信号から色差信号（Ｃ）を抽出するバンドパス・フィルタ回路として機能させることができる。
【００１７】
本発明の減算回路では、前記第１及び第２のスイッチト・キャパシタ回路の出力端子は互いに接続されており、出力時において前記出力端子に電気的に接続されるキャパシタの数が常に一定であることが好適である。
【００１８】
このように、本発明の減算回路では、出力側の回路からみた容量（キャパシタンス）の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である減算回路（バンドパス・フィルタ）を提供することができる。
【００１９】
また、本発明は、入力信号の電圧値に対応する電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を複数備える加算回路である。
【００２０】
上記本発明の信号選択回路を応用することによって、加算回路として機能させることができる。例えば、前記複数のスイッチト・キャパシタ回路のそれぞれに基準となる第１の水平ラインのビデオ信号及び前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号を入力し、前記第１のビデオ信号と前記第２のビデオ信号とを加算することによって、ビデオ信号から輝度信号（Ｙ）を抽出するトラップ・フィルタ回路として機能させることができる。
【００２１】
本発明の加算回路では、前記複数のスイッチト・キャパシタ回路の出力端子は互いに接続されており、前記出力端子に電気的に接続されるキャパシタの数が常に一定であることが好適である。
【００２２】
このように、本発明の加算回路では、出力側の回路からみた容量（キャパシタンス）の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である加算回路（トラップ・フィルタ）を提供することができる。
【００２３】
なお、上記本発明の信号選択回路を応用することによって、整流回路として機能させることも可能である。具体的には、入力信号の電圧値に対応する電荷を保持するための第１のキャパシタと、サンプリング時において前記第１のキャパシタに前記入力信号を供給して前記第１のキャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を出力する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、前記入力信号の電圧値に対応する電荷を保持するための第２のキャパシタと、サンプリング時において前記第２のキャパシタに前記入力信号を供給して前記第２のキャパシタに前記入力信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記入力信号のサンプリング値を反転させて出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、前記入力信号と基準となる基準信号との関係に基づいて、出力時において前記第２のモードと前記第４のモードとを排他的に選択する整流回路を構成することができる。
【００２４】
また、本発明は、入力信号のサンプリング値に対応する電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路である。
【００２５】
このように、入力信号をサンプリングしたサンプリング値を電荷として保持したキャパシタを出力時においてオペアンプの反転出力端子及び出力端子にそれぞれ接続させることによって、オペアンプの反転出力端子と出力端子との間にキャパシタの端子電圧が印加され、オペアンプからキャパシタの端子電圧に略等しい電圧が出力される。このようなアナログメモリ回路を用いることによって、入力信号の電圧値をキャパシタにアナログ値として保存することができる。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点を得られる。
【００２６】
また、電圧バッファ形のアナログメモリ回路を用いた場合に比べて処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。また、電荷転送型のアナログメモリ回路を用いた場合に比べて、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を提供することができる。
【００２７】
具体的には、前記メモリ単位を複数備え、前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることによってアナログメモリ回路を構成することができる。
【００２８】
このようなアナログメモリ回路は、遅延されたビデオ信号を用いてビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路を備えたビデオ信号処理装置に適用することができる。すなわち、ビデオ信号のような高周波の信号を処理する際に本発明のアナログメモリ回路は有用である。
【００２９】
これら本発明における信号選択回路、減算回路、加算回路及びアナログメモリ回路を適宜選択して組み合わせることによってビデオ信号処理装置を構成することができる。
【００３０】
例えば、入力信号に対応する電荷を保持するための第１のキャパシタと、サンプリング時において前記第１のキャパシタに入力信号を供給して前記第１のキャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を複数含むアナログメモリ回路であって、ビデオ信号を入力信号として受けて、ビデオ信号を遅延させて出力させるアナログメモリ回路と、入力信号の電圧値に対応する電荷を保持するための第２のキャパシタと、サンプリング時において前記第２のキャパシタに入力信号を供給して前記第２のキャパシタに入力信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた信号を出力する第４のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を少なくとも１つ含むスイッチト・キャパシタ回路であって、前記アナログメモリ回路で遅延された第１の水平ラインのビデオ信号と、前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号と、がそれぞれ入力されるスイッチト・キャパシタ回路を複数備えるビデオ信号選択回路と、を備えることを特徴とするビデオ信号処理装置を構成することができる。
【００３１】
また、入力信号に対応する電荷を保持するための第１のキャパシタと、サンプリング時において前記第１のキャパシタに入力信号を供給して前記第１のキャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を複数含むアナログメモリ回路であって、ビデオ信号を入力信号として受けて、ビデオ信号を遅延させて出力させるアナログメモリ回路と、前記アナログメモリ回路で遅延された第１の水平ラインのビデオ信号の電圧値に対応する電荷を保持するための第２のキャパシタと、サンプリング時において前記第２のキャパシタに前記第１の水平ラインのビデオ信号を供給して前記第２のキャパシタに前記第１の水平ラインのビデオ信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記第１の水平ラインのビデオ信号のサンプリング値を出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号の電圧値に対応する電荷を保持するための第３のキャパシタと、サンプリング時において前記第３のキャパシタに前記第２の水平ラインのビデオ信号を供給して前記第３のキャパシタに前記第２の水平ラインのビデオ信号の強度に応じた電荷を蓄積させる第５のモードと、出力時において前記第３のキャパシタに蓄積された電荷に応じた前記第２の水平ラインのビデオ信号のサンプリング値を出力する第６のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、前記第１の水平ラインのビデオ信号と前記第２の水平ラインのビデオ信号とを加算して出力することを特徴とする加算回路と、を備えることを特徴とするビデオ信号処理装置を構成することができる。
【００３２】
また、入力信号に対応する電荷を保持するための第１のキャパシタと、サンプリング時において前記第１のキャパシタに入力信号を供給して前記第１のキャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記第１のキャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を複数含むアナログメモリ回路であって、ビデオ信号を入力信号として受けて、ビデオ信号を遅延させて出力させるアナログメモリ回路と、前記アナログメモリ回路で遅延された第１の水平ラインのビデオ信号の電圧値に対応する電荷を保持するための第２のキャパシタと、サンプリング時において前記第２のキャパシタに前記第１の水平ラインのビデオ信号を供給して前記第２のキャパシタに前記第１の水平ラインのビデオ信号の強度に応じた電荷を蓄積させる第３のモードと、出力時において前記第２のキャパシタに蓄積された電荷に応じた前記第１の水平ラインのビデオ信号のサンプリング値を反転させて出力する第４のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第１のスイッチト・キャパシタ回路と、前記第１の水平ラインとは異なる第２の水平ラインのビデオ信号の電圧値に対応する電荷を保持するための第３のキャパシタと、サンプリング時において前記第３のキャパシタに前記第２の水平ラインのビデオ信号を供給して前記第３のキャパシタに前記第２の水平ラインのビデオ信号の強度に応じた電荷を蓄積させる第５のモードと、出力時において前記第３のキャパシタに蓄積された電荷に応じた前記第２の水平ラインのビデオ信号のサンプリング値を出力する第６のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備える第２のスイッチト・キャパシタ回路と、を備え、前記第１の水平ラインのビデオ信号と前記第２の水平ラインのビデオ信号との差分を出力することを特徴とする減算回路と、を備えることを特徴とするビデオ信号処理装置を構成することができる。
【発明の効果】
【００３３】
本発明の信号選択回路を用いれば、信号間の相関に基づいて処理対象となる信号を切り替える場合に、複数の信号から処理対象とする信号のみを選択して供給することができる。このとき、本発明の信号選択回路では、選択する信号によらず出力側の回路からみた選択回路の容量（キャパシタンス）の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である信号処理回路を提供することができる。
【００３４】
また、本発明の加算回路又は減算回路を用いれば、簡易な回路構成によって信号の加算処理又は減算処理を行うことができる。また、同様の回路構成により、信号の整流回路を構成することもできる。
【００３５】
また、本発明のバンドパス・フィルタを用いれば、簡易な回路構成によって信号から直流成分を除去する等のフィルタ処理を行うことができる。例えば、ビデオ信号から３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域を有する色差信号（Ｃ）を抽出することができる。
【００３６】
また、本発明のアナログメモリ回路を用いれば、切替特性が良く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。
【００３７】
本発明における各回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Ｙ／Ｃ分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態におけるビデオ信号処理装置１００は、図１に示すように、アンテナ１０、チューナ１２、ＳＡＷフィルタ１４、中間周波数変換回路１６、メモリ回路３０、比較回路３２、Ｙ／Ｃ分離回路３４、信号処理回路２０及びブラウン管２２を含んで構成される。ビデオ信号処理装置１００において、従来のビデオ信号処理装置と同等の構成要素には図２１と同一の符号を付して示して説明を省略する。
【００３９】
メモリ回路３０は、中間周波数変換回路１６から出力されたビデオ信号を受けて、複数の水平ラインに相当するビデオ信号を所定の遅延時間保持し、その後、比較回路３２及びＹ／Ｃ分離回路３４へ出力する。本実施の形態では、比較回路３２において基準となる水平ラインのビデオ信号Ｈ１とその１つ前の水平ラインのビデオ信号Ｈ０及び１つ後の水平ラインのビデオ信号Ｈ２との相関を調べるものとする。Ｙ／Ｃ分離回路３４では、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関に基づいて加算回路／減算回路を用いたフィルタ又はＣＲフィルタを切り替えてＹ／Ｃ処理を施す。
【００４０】
メモリ回路３０は、スイッチング素子及びキャパシタを含んでなるメモリ単位を複数備えたアナログメモリ回路を備える。メモリ回路３０では、アナログメモリ回路を直列に接続し、各アナログメモリ回路においてビデオ信号を所定の遅延時間（水平同期期間の整数倍の時間）だけ遅延させて複数の水平ラインのビデオ信号を出力する。すなわち、メモリ回路３０は、ビデオ信号の遅延回路として用られる。
【００４１】
例えば、メモリ回路３０は、図２に示すように、基準の水平ラインのビデオ信号Ｈ１を保持及び出力するためのアナログメモリ回路４２−１、基準より１つ前の水平ラインのビデオ信号Ｈ２を保持及び出力するためのアナログメモリ回路４２−２を含んで構成される。アナログメモリ回路４２−１，４２−２は直列に接続される。中間周波数変換回路１６から出力されたビデオ信号は第１段目のアナログメモリ回路４２−１に入力される。なお、比較回路３２においてさらに多数の水平ラインのビデオ信号間の相関関係を調査する場合にはアナログメモリ回路４２の数を増加させればよい。
【００４２】
具体的には、アナログメモリ回路４２−１，４２−２の各々は、図３に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。メモリ単位５２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、アナログメモリ回路４２−１〜４２−ｎの各々にｍ＝９１１個のメモリ単位５２が設けられる。これによって、アナログメモリ回路４２−１，４２−２のそれぞれに１水平ライン分のビデオ信号をサンプリングして保持することができる。
【００４３】
オペアンプ５０ａの反転入力端子と出力端子とは短絡される。オペアンプ５０ａは、その非反転入力端子に中間周波数変換回路１６から出力されるビデオ信号を受けて、ビデオ信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。
【００４４】
メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
【００４５】
メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子若しくはオペアンプ５０ｂの出力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｉａ，Ｔｏａのゲートが共にローレベルになると、キャパシタＣの第１端子はフローティングとなる。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地する、オペアンプ５０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。また、トランジスタＴｉｂ，Ｔｏｂのゲートが共にローレベルになると、キャパシタＣの第２端子はフローティングとなる。
【００４６】
メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。
【００４７】
シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中からビデオ信号を記憶させるメモリ単位とビデオ信号を出力させるメモリ単位とを順に選択するために設けられる。シフトレジスタ５４は、メモリ単位５２−１〜５２−ｍと等しいｍ個のフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。すなわち、フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００４８】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００４９】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。
【００５０】
オペアンプ５０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路１６から水平同期パルスがシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されているビデオ信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されているビデオ信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００５１】
次のクロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００５２】
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。
【００５３】
シフトレジスタ５４の段数及びメモリ単位５２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力させることができる。
【００５４】
メモリ回路３０では、図２に示すように、アナログメモリ回路４２−１の出力をアナログメモリ回路４２−２へ入力することによって、アナログメモリ回路４２−１，４２−２からそれぞれ基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）が出力される。これらのビデオ信号（Ｈ０，Ｈ１）と併せて基準の１つ後の水平ラインのビデオ信号（Ｈ２）が比較回路３２及びＹ／Ｃ分離回路３４に入力される。
【００５５】
このように、メモリ回路３０にアナログメモリ回路４２−１，４２−２を適用することによって、ビデオ信号の電圧値をキャパシタＣにアナログ値として保存する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点がある。
【００５６】
アナログメモリ回路４２−１，４２−２の各々は、図４に示すように、オペアンプ６０ａ，６０ｂ、複数のメモリ単位６２−１〜６２−ｍ及びシフトレジスタ６４を含む回路として構成することもできる。図４に示すアナログメモリ回路４２は、電圧バッファ型と呼ばれる回路である。上記と同様に、メモリ単位６２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００５７】
メモリ単位６２−１〜６２−ｍの各々は、キャパシタと、オペアンプ６０ａからのビデオ信号の電圧値に応じた電荷をキャパシタに保持させるためのスイッチング素子と、キャパシタの端子電圧をオペアンプ６０ｂへ伝達するためのスイッチング素子とを含んで構成される。
【００５８】
メモリ単位６２−１を例に説明する。メモリ単位６２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ６０ａの出力端子若しくはオペアンプ６０ｂの非反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ６０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ６０ｂの非反転入力端子とキャパシタＣの第１端子が接続される。トランジスタＴｉａ及びＴｏａのゲートが共にローレベルになるとキャパシタＣの第１端子はフローティングとなる。キャパシタＣの他端（第２端子）は接地される。
【００５９】
メモリ単位６２−２〜６２−ｍもメモリ単位６２−１と同様の構成を有する。メモリ単位６２−１のトランジスタＴｉａのゲートは、次段のメモリ単位６２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位６２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位６２−（ｉ＋１）に接続される。
【００６０】
シフトレジスタ６４は、図３のシフトレジスタ５４と同様に、メモリ単位６２−１〜６２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００６１】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位６２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位６２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位６２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位６２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位６２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００６２】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ６４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位６２−１〜６２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００６３】
オペアンプ６０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路１６からシフトレジスタ６４の第１段のフリップ・フロップＦＦ１のＤ端子に水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−１のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−１のキャパシタＣに蓄積される。すなわち、メモリ単位６２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−２のトランジスタＴｏａが導通状態となり、メモリ単位６２−２のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。オペアンプ６０ｂの出力端子と反転入力端子とは短絡されているので、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００６４】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−２のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−２のキャパシタＣに蓄積される。すなわち、メモリ単位６２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−３のトランジスタＴｏａが導通状態となり、メモリ単位６２−３のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。これによって、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００６５】
以下、同様にクロックパルスが入力される度にシフトレジスタ６４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位６２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位６２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。
【００６６】
シフトレジスタ６４の段数及びメモリ単位６２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００６７】
ただし、電圧バッファ型のアナログメモリ回路４２では、図５に示すように、メモリ単位６２の段数が増加するにつれて、出力側のオペアンプ６０ｂの非反転入力端子は比較的大容量の寄生容量Ｃｐの影響を受けることになる。寄生容量Ｃｐは、アナログメモリ回路４２における周波数特性を低下させる。したがって、ビデオ信号のように回路の高周波特性の影響を受け易い信号を扱う場合には、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、寄生容量Ｃｐの影響を受け難く、切替特性が良く、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００６８】
アナログメモリ回路４２−１，４２−２の各々は、図６に示すように、オペアンプ７０ａ，７０ｂ、複数のメモリ単位７２−１〜７２−ｍ、シフトレジスタ７４、転送キャパシタ７６、切替スイッチ７８、出力キャパシタ８０及びオペアンプ８２を含む回路として構成することもできる。図６に示すアナログメモリ回路４２は、電荷転送型と呼ばれる回路である。上記と同様に、メモリ単位７２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００６９】
メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ７０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタに蓄積された電荷を転送キャパシタ７６へ転送するためのスイッチング素子とを含んで構成される。
【００７０】
メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ７０ａの出力端子若しくはオペアンプ７０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ７０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ７０ｂの反転入力端子とキャパシタＣの第１端子が接続される。トランジスタＴｉａ及びＴｏａのゲートが共にローレベルになるとキャパシタＣの第１端子はフローティングとなる。キャパシタＣの他端（第２端子）は接地される。
【００７１】
メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａのゲートは、次段のメモリ単位７２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。
【００７２】
オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６と切替スイッチ７８が並列に接続される。さらに、オペアンプ７０ｂの出力端子は、切替スイッチ７８を介してオペアンプ８２の非反転入力端子に接続される。切替スイッチ７８は、転送キャパシタ７６の両端を短絡する状態、又は、オペアンプ７０ｂの出力端子とオペアンプ８２の非反転入力端子を接続する状態を排他的に切り替える。また、オペアンプ８２の非反転入力端子は出力キャパシタ８０を介して接地され、オペアンプ８２の反転入力端子にはオペアンプ８２の出力端子が接続される。
【００７３】
シフトレジスタ７４は、図３のシフトレジスタ５４と同様に、メモリ単位７２−１〜７２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００７４】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位７２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位７２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位７２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位７２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位７２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００７５】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ７４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００７６】
オペアンプ７０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路１６からシフトレジスタ７４の第１段のフリップ・フロップＦＦ１のＤ端子に水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−２のトランジスタＴｏａが導通状態となり、メモリ単位７２−２のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−２のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６の両端間の電圧が印加される。オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ８２の反転出力端子と出力端子とは短絡されているので、メモリ単位７２−２のキャパシタＣの端子電圧と略等しい電圧がオペアンプ８２の出力端子から出力される。転送キャパシタ７６に転送された電荷は、切替スイッチ７８を切り替えて転送キャパシタ７６の両端を短絡することによってリセットすることができる。
【００７７】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａが導通状態となり、メモリ単位７２−３のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−３のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送されることによって、オペアンプ８２の出力端子からその端子電圧と等しい電圧が出力される。
【００７８】
以下、同様にクロックパルスが入力される度にシフトレジスタ７４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていた電荷が転送キャパシタ７６に転送されて、ビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。
【００７９】
シフトレジスタ７４の段数及びメモリ単位７２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００８０】
電荷転送型のアナログメモリ回路４２では、各メモリ単位７２のキャパシタＣと転送キャパシタ７６との容量比によって出力電圧が決定される。したがって、メモリ単位７２毎のキャパシタＣのばらつきがアナログメモリ回路４２からの出力電圧とキャパシタＣの端子電圧とのずれの原因となる。一方、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２に含まれるキャパシタＣが出力側のオペアンプ５０ｂに直接接続されるので、キャパシタＣのばらつきの影響を受けない。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、切替特性が良いビデオ信号処理装置１００を提供することができる。
【００８１】
また、電荷転送型のアナログメモリ回路４２では、メモリ単位７２のキャパシタＣへの電荷の蓄積、メモリ単位７２のキャパシタＣから転送キャパシタ７６への電荷の転送、及び、転送キャパシタ７６の電荷の放電、のステップを行う必要がある。これに対して、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２のキャパシタＣへの電荷の蓄積、及び、オペアンプ５０ｂへのキャパシタＣの接続、のステップを行うのみでよい。したがって、図３に示す回路構成のアナログメモリ回路４２におけるメモリへの書き込み及び読み出しに掛かる時間は電荷転送型のアナログメモリ回路４２よりも短縮できる。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００８２】
比較回路３２は、メモリ回路３０から複数の水平ライン分のビデオ信号を受けて、ビデオ信号の水平ライン間の相関を調査する。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２、を受けて、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関を調査する。ビデオ信号Ｈ１とビデオ信号Ｈ０との相関関係は数式（１）に示す共分散Ｓ０１によって評価することができる。同様に、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関関係は数式（２）に示す共分散Ｓ２１によって評価することができる。ここで、Ｈ０（ｉ）はビデオ信号Ｈ０のｉ番目のサンプリング値、Ｈ１（ｉ）はビデオ信号Ｈ１のｉ番目のサンプリング値、Ｈ２（ｉ）はビデオ信号Ｈ２のｉ番目のサンプリング値、Ｈ０ａｖｅはビデオ信号Ｈ０の平均値、Ｈ１ａｖｅはビデオ信号Ｈ１の平均値、Ｈ２ａｖｅはビデオ信号Ｈ２の平均値、１水平ライン当たりのｍはサンプリング数である。
【００８３】
【数１】
0004641893.tif 000002
【００８４】
比較回路３２は、共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１が所定の閾値Ｔ２１より小さい場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１が所定の閾値Ｔ２１以上である場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１も所定の閾値Ｔ２１以上である場合には、ビデオ信号Ｈ０〜Ｈ２の総てを用いた加減算処理によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。また、共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１も所定の閾値Ｔ２１よりも小さい場合には、ビデオ信号Ｈ１に対して抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離を行うように制御信号をＹ／Ｃ分離回路３４へ出力する。
【００８５】
Ｙ／Ｃ分離回路３４は、図７に示すように、加減算フィルタ回路９０、ＣＲフィルタ回路９２及び切替スイッチ９４を含んで構成される。Ｙ／Ｃ分離回路３４は、メモリ回路３０から複数の水平ライン分のビデオ信号及び比較回路３２からの制御信号を受けて、制御信号の指示内容に応じてビデオ信号のＹ／Ｃ分離を行う。なお、比較回路３２とＹ／Ｃ分離回路３４との処理を同期させるためにＹ／Ｃ分離回路３４の前段に必要に応じて遅延回路を設けてもよい。
【００８６】
加減算フィルタ回路９０は、図７に示すように、加算回路９０ａ及び減算回路９０ｂを含んで構成される。加減算フィルタ回路９０は、メモリ回路３０から複数の水平ラインのビデオ信号を受けて、比較回路３２からの制御信号に応じた加減算処理によってビデオ信号のＹ／Ｃ分離処理を実現する。本実施の形態では、比較回路３２と同様に、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２が入力される。
【００８７】
加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ０を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ０を減算することによって色差信号（Ｃ）を抽出する。また、加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ２を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ２を減算することによって色差信号（Ｃ）を抽出する。また、加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ０〜Ｈ２の総てを用いた加減算処理によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ０〜Ｈ２に対して所定の重み付けをして加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ０〜Ｈ２に対して所定の重み付けをして減算することによって色差信号（Ｃ）を抽出する。また、加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１に対してＣＲフィルタを用いてＹ／Ｃ分離処理を行うように指示する制御信号を受けると、基準となるビデオ信号Ｈ１をそのまま出力する。
【００８８】
加算回路９０ａは、図８に示すように、ビデオ信号Ｈ０，Ｈ１，Ｈ２の各々にそれぞれ対応するスイッチト・キャパシタ回路１１０ａ，１１０ｂ，１１０ｃを含んで構成することができる。スイッチト・キャパシタ回路１１０ａ〜１１０ｃは、電圧バッファ形であり、それぞれ少なくとも１つのトランジスタＴｉ及びＴｏ及びキャパシタＣを含んで構成される。
【００８９】
ビデオ信号Ｈ０に対するスイッチト・キャパシタ回路１１０ａはトランジスタＴｉ及びＴｏ及びキャパシタＣをそれぞれ２つ含んで構成される。トランジスタＴｉ，Ｔｏはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉは、メモリ回路３０から入力されるビデオ信号Ｈ０をキャパシタＣに伝達させ、ビデオ信号Ｈ０の電圧値に応じた電荷をキャパシタＣに保持させるためのスイッチング素子である。トランジスタＴｉのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ０の入力端子とが接続される。トランジスタＴｏは、キャパシタＣに保持された電荷に応じた端子電圧を出力するためのスイッチング素子である。トランジスタＴｏのドレイン−ソース間を介してキャパシタＣの一端（第１端子）が出力端子と接続される。キャパシタＣの他端（第２端子）は接地される。
【００９０】
ビデオ信号Ｈ１，Ｈ２に対するスイッチト・キャパシタ回路１１０ｂ，１１０ｃも同様に構成される。ビデオ信号Ｈ１に対するスイッチト・キャパシタ回路１１０ｂは、トランジスタＴｉ及びＴｏ及びキャパシタＣをそれぞれ４つ含んで構成される。スイッチト・キャパシタ回路１１０ｂでは、トランジスタＴｉのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ１の入力端子とが接続される。また、スイッチト・キャパシタ回路１１０ｂでは、トランジスタＴｏのドレイン−ソース間を介してキャパシタＣの一端（第１端子）が出力端子と接続される。キャパシタＣの他端（第２端子）は接地される。ビデオ信号Ｈ２に対するスイッチト・キャパシタ回路１１０ｃは、トランジスタＴｉ及びＴｏ及びキャパシタＣをそれぞれ２つ含んで構成される。スイッチト・キャパシタ回路１１０ｃでは、トランジスタＴｉのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ２の入力端子とが接続される。また、スイッチト・キャパシタ回路１１０ｃでは、トランジスタＴｏのドレイン−ソース間を介してキャパシタＣの一端（第１端子）が出力端子と接続される。キャパシタＣの他端（第２端子）は接地される。
【００９１】
以下、加算回路９０ａにおける処理について説明する。初期状態では、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのトランジスタは非導通状態にあるものとする。
【００９２】
メモリ回路３０からビデオ信号Ｈ０，Ｈ１，Ｈ２のサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）（ｉは１〜ｍの自然数）が出力されるタイミング（例えば、メモリ回路３０に入力されるクロックパルスの立ち上がり）に同期して、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのトランジスタＴｉのゲートをハイレベルとする。これによって、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのトランジスタＴｉが導通状態となり、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのキャパシタＣにそれぞれビデオ信号Ｈ０，Ｈ１，Ｈ２が伝達されて、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのキャパシタＣのそれぞれにサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）に応じた電荷が蓄積される。
【００９３】
次に、メモリ回路３０からビデオ信号Ｈ０，Ｈ１，Ｈ２のサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）（ｉは１〜ｍの自然数）が出力されてから所定時間後のタイミング（例えば、メモリ回路３０に入力されるクロックパルスの立ち下がり）に同期して、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのトランジスタＴｉのゲートをローレベルとし、スイッチト・キャパシタ回路１１０ａ〜１１０ｃのトランジスタＴｏの少なくとも１つのゲートをハイレベルとする。ゲートがハイレベルとされるトランジスタＴｏは比較回路３２からの制御信号に基づいて選択される。
【００９４】
具体的には、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１１０ａにおける総てのトランジスタＴｏのゲート及びスイッチト・キャパシタ回路１１０ｂにおける２つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図９に示すように、スイッチト・キャパシタ回路１１０ａ及び１１０ｂからそれぞれ２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ０，Ｈ１が加算されて出力される。また、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１１０ｃにおける総てのトランジスタＴｏのゲート及びスイッチト・キャパシタ回路１１０ｂにおける２つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図１０に示すように、スイッチト・キャパシタ回路１１０ｂ及び１１０ｃからそれぞれ２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１，Ｈ２が加算されて出力される。また、比較回路３２からビデオ信号Ｈ０〜Ｈ２の総てを用いた加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１１０ａにおける１つのトランジスタＴｏのゲート、スイッチト・キャパシタ回路１１０ｂにおける２つのトランジスタＴｏのゲート、及び、スイッチト・キャパシタ回路１１０ｃにおける１つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図１１に示すように、スイッチト・キャパシタ回路１１０ａ及び１１０ｃからそれぞれ１つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ０，Ｈ２、及び、スイッチト・キャパシタ回路１１０ｂから２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１が加算されて出力される。比較回路３２から加減算フィルタ回路９０ではなく、ＣＲフィルタ回路９２を用いたＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１１０ａ，１１０ｃにおけるトランジスタＴｏのゲートはローレベルに維持し、スイッチト・キャパシタ回路１１０ｂにおける４つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図１２に示すように、スイッチト・キャパシタ回路１１０ｂから４つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１がそのまま出力される。
【００９５】
本実施の形態における加算回路は、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の加算回路に比べて簡易かつ安価に構成することができる。また、本実施の形態における加算回路は、制御信号に基づいてどのキャパシタから信号を読み出すかによってビデオ信号の加算比を変更することができる。
【００９６】
また、本実施の形態における加算回路では、いずれの出力状態においても出力端子に同数のキャパシタが接続された状態となる。したがって、出力端子に接続される外部回路からみた加算回路の電気的容量（キャパシタンス）は一定となり、外部回路に対する出力インピーダンスが安定する。その結果、外部回路の高周波特性の変動を抑制することができる。
【００９７】
また、減算回路９０ｂも、図１３に示すように、ビデオ信号Ｈ０，Ｈ１，Ｈ２の各々にそれぞれ対応するスイッチト・キャパシタ回路１２０ａ，１２０ｂ，１２０ｃを含んで構成することができる。スイッチト・キャパシタ回路１２０ａ〜１２０ｃは、それぞれ少なくとも１つのトランジスタＴｉ及びＴｏ及びキャパシタＣを含んで構成される。
【００９８】
ビデオ信号Ｈ０に対するスイッチト・キャパシタ回路１２０ａはトランジスタＴｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂ及びキャパシタＣの組み合わせからなるユニットを２つ含んで構成される。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ０の入力端子とが接続され、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの他端（第２端子）が接地される。また、トランジスタＴｏａのドレイン−ソース間を介してキャパシタＣの第１端子が接地され、トランジスタＴｏｂのドレイン−ソース間を介してキャパシタＣの第２端子と出力端子とが接続される。
【００９９】
ビデオ信号Ｈ２に対するスイッチト・キャパシタ回路１２０ｃもスイッチト・キャパシタ回路１２０ａと同様に構成される。スイッチト・キャパシタ回路１２０ｃはトランジスタＴｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂ及びキャパシタＣの組み合わせからなるユニットを２つ含んで構成される。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ２の入力端子とが接続され、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの他端（第２端子）が接地される。また、トランジスタＴｏａのドレイン−ソース間を介してキャパシタＣの第１端子が接地され、トランジスタＴｏｂのドレイン−ソース間を介してキャパシタＣの第２端子と出力端子とが接続される。
【０１００】
ビデオ信号Ｈ１に対するスイッチト・キャパシタ回路１１０ｂは、トランジスタＴｉ及びＴｏ及びキャパシタＣからなるユニットを４つ含んで構成される。スイッチト・キャパシタ回路１１０ｂでは、トランジスタＴｉのドレイン−ソース間を介してキャパシタＣの一端（第１端子）とビデオ信号Ｈ１の入力端子とが接続され、トランジスタＴｏのドレイン−ソース間を介してキャパシタＣの一端（第１端子）が出力端子と接続される。キャパシタＣの他端（第２端子）は接地される。
【０１０１】
以下、減算回路９０ｂにおける処理について説明する。初期状態では、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのトランジスタは総て非導通状態にあるものとする。
【０１０２】
メモリ回路３０からビデオ信号Ｈ０，Ｈ１，Ｈ２のサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）（ｉは１〜ｍの自然数）が出力されるタイミング（例えば、メモリ回路３０に入力されるクロックパルスの立ち上がり）に同期して、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのトランジスタＴｉ，Ｔｉａ，Ｔｉｂのゲートをハイレベルとする。これによって、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのトランジスタＴｉ，Ｔｉａ，Ｔｉｂが導通状態となり、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのキャパシタＣのそれぞれにサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）に応じた電荷が蓄積される。
【０１０３】
次に、メモリ回路３０からビデオ信号Ｈ０，Ｈ１，Ｈ２のサンプリング値Ｈ０（ｉ），Ｈ１（ｉ），Ｈ２（ｉ）（ｉは１〜ｍの自然数）が出力されてから所定時間後のタイミング（例えば、メモリ回路３０に入力されるクロックパルスの立ち下がり）に同期して、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのトランジスタＴｉ，Ｔｉａ，Ｔｉｂのゲートをローレベルとし、スイッチト・キャパシタ回路１２０ａ〜１２０ｃのトランジスタＴｏ，Ｔｏａ，Ｔｏｂの少なくとも１つのゲートをハイレベルとする。トランジスタＴｏ，Ｔｏａ，Ｔｏｂのうちゲートがハイレベルとされる素子は比較回路３２からの制御信号に基づいて選択される。
【０１０４】
具体的には、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１２０ａにおける総てのトランジスタＴｏａ，Ｔｏｂのゲート及びスイッチト・キャパシタ回路１２０ｂにおける２つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図１４に示すように、スイッチト・キャパシタ回路１２０ｂの２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１にスイッチト・キャパシタ回路１２０ａの２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ０の反転信号が加算される。すなわち、ビデオ信号Ｈ１からビデオ信号Ｈ０が減算されて出力される。また、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１２０ｃにおける総てのトランジスタＴｏａ，Ｔｏｂのゲート及びスイッチト・キャパシタ回路１２０ｂにおける２つのトランジスタＴｏのゲートに対してハイレベルの信号を出力する。これによって、図１５に示すように、スイッチト・キャパシタ回路１２０ｂの２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１にスイッチト・キャパシタ回路１２０ｃの２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ２の反転信号が加算される。すなわち、ビデオ信号Ｈ１からビデオ信号Ｈ２が減算されて出力される。また、比較回路３２からビデオ信号Ｈ０〜Ｈ２の総てを用いた加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２から出力される制御信号としてスイッチト・キャパシタ回路１２０ａにおける１組のトランジスタＴｏａ，Ｔｏｂのゲート、スイッチト・キャパシタ回路１２０ｂにおける２つのトランジスタＴｏのゲート、及び、スイッチト・キャパシタ回路１２０ｃにおける１組のトランジスタＴｏａ，Ｔｏｂのゲートに対してハイレベルの信号を出力する。これによって、図１６に示すように、スイッチト・キャパシタ回路１２０ｂから２つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ１にスイッチト・キャパシタ回路１２０ａ及び１２０ｃからそれぞれ１つのキャパシタＣに蓄積されていた電荷に応じたビデオ信号Ｈ０，Ｈ２の反転信号が加算される。すなわち、ビデオ信号Ｈ１からビデオ信号Ｈ０，Ｈ２が減算されて出力される。
【０１０５】
本実施の形態における減算回路は、加算回路と同様に、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の減算回路に比べて簡易かつ安価に構成することができる。また、本実施の形態における減算回路は、制御信号に基づいてどのキャパシタから信号を読み出すかによってビデオ信号の減算比を変更することができる。
【０１０６】
また、本実施の形態における減算回路では、いずれの出力状態においても出力端子に同数のキャパシタが接続された状態となる。したがって、出力端子に接続される外部回路からみた減算回路の電気的容量（キャパシタンス）は一定となり、外部回路に対する出力インピーダンスが安定する。その結果、外部回路の高周波特性の変動を抑制することができる。
【０１０７】
また、本実施の形態のように、遅延回路となるメモリ回路及び加算回路の組み合わせ、又は、遅延回路となるメモリ回路及び減算回路を組み合わせてコムフィルタ（トラップ・フィルタ，バンドパス・フィルタ）を構成することによって、従来のデジタルシステムに比べてアナログ／デジタル変換器及びデジタル／アナログ変換器が不要となり回路を簡素化することが可能となる。また、アナログ／デジタル変換器による量子化処理が不要となり、サンプリング時における量子化による誤差が発生しない利点がある。
【０１０８】
本実施の形態において加算回路及び減算回路は電圧バッファ形のスイッチト・キャパシタ回路によって構成したがこれに限定されるものではない。例えば、電圧転送型のスイッチト・キャパシタ回路等によっても加算回路及び減算回路を構成することができる。
【０１０９】
ＣＲフィルタ回路９２には、トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂを含んで構成される。ＮＴＳＣ方式のビデオ信号に対しては、トラップ・フィルタ９２ａは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。また、バンドパス・フィルタ９２ｂは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂは、抵抗、容量、オペアンプ等を適宜組み合わせることによって構成することができる。
【０１１０】
ＣＲフィルタ回路９２には、加算回路９０ａの出力信号が入力される。ＣＲフィルタ回路９２は、加算回路９０ａから基準となる水平ラインのビデオ信号Ｈ１が入力された場合、トラップ・フィルタをビデオ信号Ｈ１に対して適用することによって輝度信号（Ｙ）を抽出して出力する。また、バンドパス・フィルタをビデオ信号Ｈ１に対して適用することによって色差信号（Ｃ）を抽出して出力する。
【０１１１】
切替スイッチ９４は、加減算フィルタ回路９０及びＣＲフィルタ回路９２からの出力信号を受けて、比較回路３２からの制御信号に基づいていずれか一方の回路からの出力信号を選択して出力する。これによって、複数の水平ライン間の相関関係に基づいて加減算フィルタ回路９０及びＣＲフィルタ回路９２を切り替えるＹ／Ｃ分離処理を実現することができる。
【０１１２】
具体的には、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する場合、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する場合、及び、比較回路３２からビデオ信号Ｈ０〜Ｈ２の総てを用いた加減算によってＹ／Ｃ分離処理を行うように指示する場合、切替スイッチ９４は加減算フィルタ回路９０からの出力信号を選択して出力させる。一方、比較回路３２から加減算フィルタ回路９０ではなく、ＣＲフィルタ回路９２を用いたＹ／Ｃ分離処理を行うように指示する場合、切替スイッチ９４はＣＲフィルタ回路９２からの出力信号を選択して出力させる。
【０１１３】
このように分離された輝度信号（Ｙ）及び色差信号（Ｃ）には信号処理回路２０において輪郭補正等の後処理が行われた後、ブラウン管２２に画像として表示される。
【０１１４】
以上のように、本実施の形態における加算回路又は減算回路のような選択回路によれば、信号間の相関に基づいて処理対象となる信号を切り替える場合に、複数の信号から処理対象とする信号のみを選択して供給することができる。このとき、本発明の選択回路では、選択する信号によらず出力側の回路からみた電気的な容量（キャパシタンス）の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である信号処理回路を提供することができる。
【０１１５】
また、本実施の形態における加算回路又は減算回路によれば、簡易な回路構成によって信号の加算処理又は減算処理を行うことができる。また、同様の回路構成により、信号の整流回路を構成することもできる。
【０１１６】
また、本実施の形態におけるメモリ回路及び加算回路の組み合わせによるトラップ・フィルタ、又は、メモリ回路及び減算回路の組み合わせによるバンドパス・フィルタによれば、簡易な回路構成によって信号から所定の周波数帯域を抽出するフィルタ処理を行うことができる。例えば、ビデオ信号から３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数とする輝度信号（Ｙ）や３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数とする色差信号（Ｃ）を抽出することができる。
【０１１７】
また、本実施の形態におけるアナログメモリ回路によれば、切替特性が良く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。
【０１１８】
本発明における各回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Ｙ／Ｃ分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。
【０１１９】
＜整流回路＞
なお、本実施の形態における加算回路及び減算回路のような選択回路を用いることによって整流回路を構成することもできる。整流回路９０ｃは、図１７に示すように、スイッチト・キャパシタ回路１３０ａ，１３０ｂ及び制御回路１３０ｃを含んで構成することができる。
【０１２０】
スイッチト・キャパシタ回路１３０ａ，１３０ｂは、それぞれ少なくとも１つのトランジスタＴｉ及びＴｏ及びキャパシタＣを含んで構成される。
【０１２１】
スイッチト・キャパシタ回路１３０ａはトランジスタＴｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂ及びキャパシタＣの組み合わせからなるユニットを２つ含んで構成される。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａのドレイン−ソース間を介してキャパシタＣの一端（第１端子）と入力端子とが接続され、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの他端（第２端子）が接地される。また、トランジスタＴｏａのドレイン−ソース間を介してキャパシタＣの第１端子が接地され、トランジスタＴｏｂのドレイン−ソース間を介してキャパシタＣの第２端子と出力端子とが接続される。
【０１２２】
スイッチト・キャパシタ回路１３０ｂは、トランジスタＴｉ及びＴｏ及びキャパシタＣからなるユニットを２つ含んで構成される。スイッチト・キャパシタ回路１３０ｂでは、トランジスタＴｉのドレイン−ソース間を介してキャパシタＣの一端（第１端子）と入力端子とが接続され、トランジスタＴｏのドレイン−ソース間を介してキャパシタＣの一端（第１端子）が出力端子と接続される。キャパシタＣの他端（第２端子）は接地される。
【０１２３】
制御回路１３０ｃは、複数の信号の電位を比較して制御信号を出力する比較回路を含んで構成される。制御回路１３０ｃは、所定の基準電位（例えば、接地電位）を定める基準信号と入力端子に入力される入力信号とを受けて、入力電圧と基準電位との大小関係に応じて制御信号をスイッチト・キャパシタ回路１３０ａ，１３０ｂに出力する。
【０１２４】
以下、選択回路を整流回路として機能させる処理について説明する。初期状態では、スイッチト・キャパシタ回路１３０ａ，１３０ｂのトランジスタは総て非導通状態にあるものとする。また、入力端子には、基準電位をまたいで上下に振れる入力信号が入力されているものとする。
【０１２５】
制御回路１３０ｃは、所定のシステムクロックに同期させて（例えば、システムクロックの立ち上がりに同期させて）、スイッチト・キャパシタ回路１３０ａ，１３０ｂに含まれるトランジスタＴｉ，Ｔｉａ，Ｔｉｂのいずれか１つのゲートをハイレベルとする。これによって、図１８に示すように、スイッチト・キャパシタ回路１３０ａ，１３０ｂのトランジスタＴｉ，Ｔｉａ，Ｔｉｂが導通状態となり、導通状態となったトランジスタＴｉ，Ｔｉａ，Ｔｉｂに接続されているキャパシタＣのそれぞれに入力信号の電圧に応じた電荷が蓄積される。
【０１２６】
次に、所定時間後のタイミングに同期させて（例えば、クロックパルスの立ち下がりに同期させて）、スイッチト・キャパシタ回路１３０ａ，１３０ｂのトランジスタＴｉ，Ｔｉａ，Ｔｉｂのゲートをローレベルとし、スイッチト・キャパシタ回路１３０ａのトランジスタＴｏａ，Ｔｏｂ、又は、スイッチト・キャパシタ回路１３０ｂのトランジスタＴｏのゲートをハイレベルとする。トランジスタＴｏ，Ｔｏａ，Ｔｏｂのうちゲートがハイレベルとされる素子は比較回路３２からの制御信号に基づいて選択される。
【０１２７】
具体的には、制御回路１３０ｃは、入力信号の電位と基準電位とを比較して、入力信号が基準電位よりも低い場合（基準電位が接地電位の場合には入力信号が負電位である場合）には、制御信号としてスイッチト・キャパシタ回路１３０ａにおいて直前に入力端子に接続されたキャパシタＣのトランジスタＴｏａ，Ｔｏｂのゲートに対してハイレベルの信号を出力すると共に、スイッチト・キャパシタ回路１３０ｂにおいて直前に入力端子に接続されたキャパシタＣのトランジスタＴｉ，Ｔｏのゲートに対してローレベルの信号を出力する。これによって、図１９に示すように、スイッチト・キャパシタ回路１３０ａの一方のキャパシタＣに保持されていた入力信号が反転されて出力される。一方、制御回路１３０ｃは、入力信号が基準電位以下である場合（基準電位が接地電位の場合には入力信号が０又は正電位である場合）には、制御信号としてスイッチト・キャパシタ回路１３０ｂにおいて直前に入力端子に接続されたキャパシタＣのトランジスタＴｏのゲートに対してハイレベルの信号を出力すると共に、スイッチト・キャパシタ回路１３０ａにおいて直前に入力端子に接続されたキャパシタＣのトランジスタＴｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂのゲートに対してローレベルの信号を出力する。これによって、図２０に示すように、スイッチト・キャパシタ回路１３０ｂのキャパシタＣに保持されていた入力信号が反転されずに出力される。
【０１２８】
このように、基準電位を閾値として入力信号を反転又は非反転させて出力させることによって出力信号を制御することができる。基準電位を接地電位とすれば、整流回路として利用することができる。
【０１２９】
なお、図１９及び図２０に示すように、入力信号の反転信号又は非反転信号を出力している間にスイッチト・キャパシタ回路１３０ａ，１３０ｂにおける出力に利用されていないキャパシタＣに入力信号を保持させることも好適である。このように、２つのキャパシタＣに交互に入力信号を記憶させることによって処理を高速化させることができる。
【０１３０】
この整流回路は、上記加算回路及び減算回路と同様に、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の整流回路に比べて簡易かつ安価に構成することができる。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるメモリ回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるアナログメモリ回路の構成例を示す回路図である。
【図４】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図５】本発明の実施の形態におけるアナログメモリ回路における寄生容量の影響を説明する図である。
【図６】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図７】本発明の実施の形態におけるＹ／Ｃ分離回路の構成を示すブロック図である。
【図８】本発明の実施の形態における加算回路（トラップ・フィルタ）の構成を示すブロック図である。
【図９】本発明の実施の形態における加算回路の作用を説明する図である。
【図１０】本発明の実施の形態における加算回路の作用を説明する図である。
【図１１】本発明の実施の形態における加算回路の作用を説明する図である。
【図１２】本発明の実施の形態における加算回路の作用を説明する図である。
【図１３】本発明の実施の形態における減算回路（バンドパス・フィルタ）の構成を示すブロック図である。
【図１４】本発明の実施の形態における減算回路の作用を説明する図である。
【図１５】本発明の実施の形態における減算回路の作用を説明する図である。
【図１６】本発明の実施の形態における減算回路の作用を説明する図である。
【図１７】本発明の実施の形態における整流回路の構成を示すブロック図である。
【図１８】本発明の実施の形態における整流回路の作用を説明する図である。
【図１９】本発明の実施の形態における整流回路の作用を説明する図である。
【図２０】本発明の実施の形態における整流回路の作用を説明する図である。
【図２１】従来のビデオ信号処理装置の構成を示すブロック図である。
【図２２】ビデオ信号の色差信号（Ｃ）の特性を説明する図である。
【図２３】コムフィルタの構成を示す図である。
【符号の説明】
【０１３２】
１０  アンテナ、１２  チューナ、１４  ＳＡＷフィルタ、１６  中間周波数変換回路、１８  Ｙ／Ｃ分離回路、２０  信号処理回路、２２  ブラウン管、３０  メモリ回路、３２  比較回路、３４  Ｙ／Ｃ分離回路、４２  アナログメモリ回路、５０ａ，５０ｂ  オペアンプ、５２  メモリ単位、５４  シフトレジスタ、６０ａ，６０ｂ  オペアンプ、６２  メモリ単位、６４  シフトレジスタ、７０ａ，７０ｂ  オペアンプ、７２  メモリ単位、７４  シフトレジスタ、７６  転送キャパシタ、７８  切替スイッチ、８０  出力キャパシタ、８２  オペアンプ、９０  加減算フィルタ回路、９０ａ  加算回路（トラップ・フィルタ）、９０ｂ  減算回路（バンドパス・フィルタ）、９０ｃ  整流回路、９２  ＣＲフィルタ回路、９４  切替スイッチ、１００  ビデオ信号処理装置、１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂ，１２０ｃ，１３０ａ，１３０ｂ  スイッチト・キャパシタ回路、１３０ｃ  制御回路、ＦＦ  フリップ・フロップ、Ｔｉ，Ｔｉａ，Ｔｉｂ，  Ｔｏ，Ｔｏａ，Ｔｏｂ  トランジスタ（スイッチング素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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