(57)【特許請求の範囲】
【請求項１】
それぞれが１ビットのデータを格納する複数のメモリユニットを備えた、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスのメモリセルへのアクセス方法であって、
書き込まれるデータとは異なるデータをそれぞれが格納したメモリユニットから、いくつかのメモリユニットを識別する識別ステップと、
前記識別ステップで識別されたメモリユニットすべてに同時に書き込むステップと、を含み、
前記識別ステップは、
メモリユニットのそれぞれに格納されているデータを読み出すステップと、
前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、
前記ＭＲＡＭデバイスはクロック信号によって動作し、
前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する、
メモリセルへのアクセス方法。
【請求項２】
前記同時に書き込むステップは、
第１の時点と第２の時点との間に、前記いくつかのメモリユニットを、第１の方向に向けて第１の磁場にさらすステップと、
前記いくつかのメモリユニットを、第３の時点と第４の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第２の方向は前記第１の方向に対し実質的に垂直であるステップと、
を含む、請求項１に記載のメモリセルへのアクセス方法。
【請求項３】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは複数の書き込みビット線の１つに対応し、
前記いくつかのメモリユニットを前記第１の磁場にさらすステップは、前記書き込みワード線を通じて第１の電流を提供するステップを含み、
前記いくつかのメモリユニットを前記第２の磁場にさらすステップは、前記メモリユニットの前記いくつかのそれぞれについて、前記対応する書き込みビット線を通じて第２の電流を提供するステップを含む、
請求項２に記載のメモリセルへのアクセス方法。
【請求項４】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは複数の書き込みビット線の１つに対応し、
前記いくつかのメモリユニットを前記第１の磁場にさらすステップは、前記いくつかのメモリユニットのそれぞれについて、前記書き込みワード線および前記対応する書き込みビット線を通じて第１の電流の組み合わせを提供するステップを含み、
前記いくつかのメモリユニットを前記第２の磁場にさらすステップは、前記いくつかのメモリユニットのそれぞれについて、前記書き込みワード線および前記対応する書き込みビット線を通じで第２の電流の組み合わせを提供するステップを含む、
請求項２に記載のメモリセルへのアクセス方法。
【請求項５】
前記第３の時点は前記第１の時点に先行し、前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行する、請求項２に記載のメモリセルへのアクセス方法。
【請求項６】
前記第１の時点は前記第３の時点に先行し、前記第３の時点は前記第２の時点に先行し、前記第２の時点は前記第４の時点に先行する、請求項２に記載のメモリセルへのアクセス方法。
【請求項７】
前記同時に書き込むステップは、
前記いくつかのメモリユニットを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、
前記いくつかのメモリユニットを、前記第２の時点と第３の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第２の方向は前記第１の方向に対し実質的に反対であるステップと、
前記いくつかのメモリユニットを、第４の時点と第５の時点との間の第３の方向にある第３の磁場にさらすステップであって、前記第３の方向は前記第１の方向に対し実質的に垂直であるステップと、
前記いくつかのメモリユニットを前記第５の時点と第６の時点との間の第４の方向にある第４の磁場にさらすステップであって、前記第４の方向は前記第１の方向に対し実質的に反対であるステップと、
を含む、請求項１に記載のメモリセルへのアクセス方法。
【請求項８】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは複数の書き込みワード線の１つに対応し、
前記いくつかのメモリユニットを前記第１の磁場にさらすステップは、前記書き込みワード線を通じて第１の電流を提供するステップを含み、
前記いくつかのメモリユニットを前記第２の磁場にさらすステップは、前記ワード線を通じて第２の電流を提供するステップを含み、
前記いくつかのメモリユニットを前記第３の磁場にさらすステップは、前記メモリユニットの前記いくつかのそれぞれについて、前記対応する書き込みビット線を通じて第３の電流を提供するステップを含み、
前記いくつかのメモリユニットを前記第４の磁場にさらすステップは、前記メモリユニットの前記いくつかのそれぞれについて、前記対応する書き込みビット線を通じて第４の電流を提供するステップを含む、
請求項７に記載のメモリセルへのアクセス方法。
【請求項９】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは複数の書き込みビット線の１つに対応し、
前記いくつかのメモリユニットを前記第１の磁場、前記第２の磁場、前記第３の磁場、および前記第４の磁場のそれぞれにさらすステップは、前記メモリユニットのいくつかのそれぞれについて、前記書き込みワード線および前記対応する書き込みビット線を通じてそれぞれの電流の組み合わせを提供するステップを含む、
請求項７に記載のメモリセルへのアクセス方法。
【請求項１０】
前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行し、前記第２の時点は前記第５の時点に先行し、前記第５の時点は前記第３の時点に先行し、前記第３の時点は前記第６の時点に先行する、請求項７に記載のメモリセルへのアクセス方法。
【請求項１１】
前記第４の時点は前記第１の時点に先行し、前記第１の時点は前記第５の時点に先行し、前記第５の時点は前記第２の時点に先行し、前記第２の時点は前記第６の時点に先行し、前記第６の時点は前記第３の時点に先行する、請求項７に記載のメモリセルへのアクセス方法。
【請求項１２】
前記メモリユニットをバイアス磁場にさらすステップをさらに含み、
前記いくつかのメモリユニットを前記第１の磁場にさらすステップは、前記いくつかのメモリユニットを前記バイアス磁場の方向に対し９０°より大きい角度で磁場にさらすステップを含み、
前記いくつかのメモリユニットを前記第３の磁場にさらすステップは、前記いくつかのメモリユニットを前記バイアス磁場の方向に対し９０°より小さい角度で磁場にさらすステップを含む、
請求項７に記載のメモリセルへのアクセス方法。
【請求項１３】
各メモリユニットは、互いに逆行する２つの容易軸を有する自由磁気領域を備え、前記方法は、前記メモリユニットを前記２つの容易軸のうち１つの方向にあるバイアス磁場にさらすステップをさらに含む、請求項１に記載のメモリセルへのアクセス方法。
【請求項１４】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは書き込みビット線に対応し、前記２つの容易軸は前記書き込みワード線または前記メモリユニットのそれぞれの前記書き込みビット線に対して平行でない方向にある、請求項１３に記載のメモリセルへのアクセス方法。
【請求項１５】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは書き込みビット線に対応し、前記メモリユニットのそれぞれに対応する前記ビット線は前記書き込みワード線に対し実質的に垂直であり、前記２つの容易軸は前記書き込みワード線および前記メモリユニットのそれぞれの前記書き込みビット線に対し実質的に４５°の角度である、請求項１３に記載のメモリセルへのアクセス方法。
【請求項１６】
前記メモリセルを読み出すステップをさらに含む方法であって、前記メモリセルを読み出すステップは、
前記メモリセルにわたり電圧降下を適用するステップと、
前記メモリセルを通じて電流を検出するステップと、
メモリユニットのそれぞれに格納されているデータのビットを測定するために、前記検出された電流を複数の基準電流値と比較するステップと、
を含む、請求項１に記載のメモリセルへのアクセス方法。
【請求項１７】
それぞれが１ビットのデータを格納する複数のメモリユニットを備えた、磁気抵抗ランダムアクセスメモリデバイスのメモリセルへのアクセス方法であって、
前記メモリユニットに格納されているデータを読み出すステップと、
前記第１のメモリユニットと前記第２のメモリユニットを識別するステップであって、前記第１のメモリユニットのそれぞれは書き込まれるデータとは異なるデータを格納し、前記第２のメモリユニットのそれぞれは書き込まれるデータと同一のデータを格納したものであるステップと、
前記第１および第２のメモリユニットを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、
前記第１のメモリユニットを、第３の時点と第４の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第１および第２の方向は実質的に互いに垂直であるステップと、
前記第２のメモリユニットを、前記第３の時点と第５の時点との間の前記第２の方向にある第３の磁場にさらすステップと、
前記第１および第２の磁場は前記第１のメモリユニットのそれぞれの状態を変更し、前記第１および第３の磁場は前記第２のメモリユニットのそれぞれの状態を維持し、
前記識別するステップは、
メモリユニットのそれぞれに格納されているデータを読み出すステップと、
前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、
前記ＭＲＡＭデバイスはクロック信号によって動作し、
前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する、
メモリセルへのアクセス方法。
【請求項１８】
前記第３の時点は前記第１の時点に先行し、前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行し、前記第２の時点は前記第５の時点に先行する、請求項１７に記載のメモリセルへのアクセス方法。
【請求項１９】
前記第１および第２のメモリユニットを、前記第２の時点と第６の時点との間の第３の方向にある第４の磁場にさらすステップであって、前記第３の方向と前記第１の方向は実質的に互いに反対であるステップと、
前記第１のメモリユニットを、前記第４の時点と前記第５の時点との間の第４の方向にある第５の磁場にさらすステップであって、前記第４の方向は前記第２の方向に対し実質的に反対であるステップと、
をさらに含み、
前記第１の時点は前記第３の時点に先行し、前記第３の時点は前記第２の時点に先行し、前記第２の時点は前記第４の時点に先行し、前記第４の時点は前記第６の時点に先行し、前記第６の時点は前記第５の時点に先行する、
請求項１７に記載のメモリセルへのアクセス方法。
【請求項２０】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは複数の書き込みビット線の１つに対応し、
前記第１および第２のメモリユニットを前記第１の磁場にさらすステップは、前記書き込みワード線を通じて第１の電流を提供するステップを含み、
前記第１のメモリユニットを前記第２の磁場にさらすステップは、前記第１のメモリユニットの前記書き込みビットラインを通じて第２の電流を提供するステップを含み、
前記第２のメモリユニットを前記第３の磁場にさらすステップは、前記第２のメモリユニットの前記書き込みビットラインを通じて第３の電流を提供するステップを含み、
前記第１および第２のメモリユニットを前記第４の磁場にさらすステップは、前記書き込みワード線を通じて第４の電流を提供するステップを含み、
前記第１のメモリユニットを前記第５の磁場にさらすステップは、前記第１のメモリユニットの前記書き込みビットラインを通じて第５の電流を提供するステップを含む、
請求項１９に記載のメモリセルへのアクセス方法。
【請求項２１】
各メモリユニットは、互いに逆行する２つの容易軸を有する自由磁気領域を備え、前記メモリユニットを前記２つの容易軸のうち１つの方向にあるバイアス磁場にさらすステップをさらに含む方法であって、
前記第１および第２のメモリユニットを前記第１の磁場にさらすステップは、前記メモリユニットを前記バイアス磁場の方向に対し９０°より大きい角度で磁場にさらすステップを含み、
前記第１のメモリユニットを前記第２の磁場にさらすステップは、前記第１のメモリユニットを前記バイアス磁場の方向に対し９０°より小さい角度で磁場にさらすステップを含み、
前記第２のメモリユニットを前記第３の磁場にさらすステップは、前記第２のメモリユニットを前記バイアス磁場の方向に対し９０°より小さい角度で磁場にさらすステップを含む、
請求項１７に記載のメモリセルへのアクセス方法。
【請求項２２】
前記メモリセルは書き込みワード線に対応し、前記メモリユニットのそれぞれは書き込みビット線に対応し、前記２つの容易軸は前記書き込みワード線または前記メモリユニットのそれぞれの前記書き込みビット線に対して平行でない方向にある、請求項１７に記載のメモリセルへのアクセス方法。
【請求項２３】
前記メモリセルを読み出すステップをさらに含む、請求項１７に記載のメモリセルへのアクセス方法。
【請求項２４】
各メモリセルが１ビットのデータをそれぞれ格納する複数のメモリユニットを有する複数のメモリセルを含む、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスの操作方法であって、
第１のメモリセルを選択するステップと、
前記第１のメモリセルの前記メモリユニットに格納されているデータを読み出すステップと、
前記第１のメモリセルの前記第１のメモリユニットと、前記第１のメモリセルの前記第２のメモリユニットを識別するステップであって、前記第１のメモリユニットのそれぞれはそこに書き込まれるデータとは異なるデータをそこに格納し、前記第２のメモリユニットのそれぞれはそこに書き込まれるデータと同一のデータをそこに格納したものであるステップと、
前記第１のメモリユニットへの書き込みを同時に実行するステップと、
を含むステップと、を含み、
前記識別するステップは、
メモリユニットのそれぞれに格納されているデータを読み出すステップと、
前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、
前記ＭＲＡＭデバイスはクロック信号によって動作し、
前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する、操作方法。
【請求項２５】
前記第１のメモリユニットへの書き込みを同時に実行するステップは、
前記第１のメモリユニットを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、
前記第１のメモリユニットを、第３の時点と第４の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第２の方向は前記第１の方向に対し実質的に垂直であるステップとを含み、
前記第３の時点は前記第１の時点に先行し、前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行する、
請求項２４に記載の操作方法。
【請求項２６】
前記メモリユニットの前記いくつかへの書き込みを同時に実行するステップは、
前記第１のメモリユニットを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、
前記第１のメモリユニットを、前記第２の時点と第３の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第２の方向は前記第１の方向に対し実質的に反対であるステップと、
前記第１のメモリユニットを、第４の時点と第５の時点との間の第３の方向にある第３の磁場にさらすステップであって、前記第３の方向は前記第１の方向に対し実質的に垂直であるステップと、
前記第１のメモリユニットを、前記第５の時点と第６の時点との間の第４の方向にある第４の磁場にさらすステップであって、前記第４の方向は前記第１の方向に対し実質的に反対であるステップとを含み、
前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行し、前記第２の時点は前記第５の時点に先行し、前記第５の時点は前記第３の時点に先行し、前記第３の時点は前記第６の時点に先行する、
請求項２４に記載の操作方法。
【請求項２７】
前記第１のメモリユニットの前記メモリユニットをバイアス磁場にさらすステップをさらに含み、
前記第１のメモリユニットを前記第１の磁場にさらすステップは、前記第１のメモリユニットを前記バイアス磁場の方向に対し９０°より大きい角度で磁場にさらすステップをさらに含み、
前記第１のメモリユニットを前記第３の磁場にさらすステップは、前記第１のメモリユニットを前記バイアス磁場の方向に対し９０°より小さい角度で磁場にさらすステップをさらに含む、
請求項２６に記載の操作方法。
【請求項２８】
前記第１のメモリユニットへの書き込みを同時に実行するステップは、
前記メモリユニットの前記第１および第２のいくつかを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、
前記第１のメモリユニットを、第３の時点と第４の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第１および第２の方向は実質的に互いに垂直であるステップと、
前記第２のメモリユニットを、前記第３の時点と第５の時点との間の前記第２の方向にある第３の磁場にさらすステップとを含み、
前記第１および第２の磁場は、前記第１のメモリユニットのそれぞれの状態を変更し、前記第１および第３の磁場は、前記第２のメモリユニットのそれぞれの状態を維持し、前記第３の時点は前記第１の時点に先行し、前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行し、前記第２の時点は前記第５の時点に先行する、
請求項２４に記載の操作方法。
【請求項２９】
前記第１のメモリセルの前記メモリユニットを、バイアス磁場にさらすステップをさらに含み、
前記第１のメモリユニットへの書き込みを同時に実行するステップは、
前記メモリユニットの前記第１および第２のいくつかを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップであって、前記第１の方向は前記バイアス磁場の方向に対し９０°より大きい角度であるステップと、
前記メモリユニットの前記第１および第２のいくつかを、前記第２の時点と第３の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第２の方向は前記第１の方向に対し実質的に反対であるステップと、
前記第１のメモリユニットを、第４の時点と第５の時点との間の第３の方向にある第３の磁場にさらすステップであって、前記第１および第３の方向は実質的に互いに垂直であり、前記第３の方向は前記バイアス磁場の方向に対し９０°より小さい角度であるステップと、
前記第１のメモリユニットを、前記第５の時点と第６の時点との間の第４の方向にある第４の磁場にさらすステップであって、前記第４の方向は前記第３の方向に対し実質的に反対であるステップと、
前記第２のメモリユニットを、前記第４の時点と前記第６の時点との間の前記第３の方向にある第５の磁場にさらすステップとを含み、
前記第１の時点は前記第４の時点に先行し、前記第４の時点は前記第２の時点に先行し、前記第２の時点は前記第５の時点に先行し、前記第５の時点は前記第３の時点に先行し、前記第３の時点は前記第６の時点に先行する、
請求項２４に記載の操作方法。
【請求項３０】
前記メモリセルのそれぞれは、複数の書き込みワード線の１つに対応し、前記メモリユニットのそれぞれは、複数の書き込みビット線の１つに対応し、各メモリユニットは互いに逆行する２つの容易軸を有する自由磁気領域を備え、前記２つの容易軸は前記対応する書き込みワード線または前記対応する書き込みビット線に対して平行でない方向にあり、
前記操作方法は、前記第１のメモリユニットの前記メモリユニットを前記２つの容易軸のうち１つの方向にあるバイアス磁場にさらすステップをさらに含む、請求項２４に記載の操作方法。
【請求項３１】
前記第１のメモリユニットは前記書き込みワード線の同一の１つに対応し、前記操作方法は、前記対応する書き込みワード線および前記第１のメモリユニットの前記メモリユニットの前記対応する書き込みビット線に電流を提供するステップを含む、請求項３０に記載の操作方法。
【請求項３２】
前記ＭＲＡＭデバイスは多くのデータ線を含むデータバスに接続可能であり、前記ＭＲＡＭデバイスは少なくとも１つのクロック信号によって動作し、前記ＭＲＡＭデバイスを操作する方法は、前記クロック信号の各サイクル内で前記データ線のそれぞれを通じて複数のデータビットを受信または出力するステップをさらに含む、請求項２４に記載の操作方法。
【請求項３３】
前記メモリセルの第２のいくつかを選択するステップと、前記第２のメモリユニットを読み出すステップとをさらに含む、請求項２４に記載の操作方法。
【請求項３４】
多くのデータビットを同時に受信または出力するステップをさらに含み、前記同時に受信または出力される多くのデータビットは、前記メモリセルの前記多数の第１のいくつか、または前記メモリセルの前記多数の第２のいくつかの複数倍である、請求項３３に記載の操作方法。
【請求項３５】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスであって、
複数の読み出しビット線と、
複数の書き込みビット線と、
複数の読み出しワード線と、
前記書き込みビット線に対し実質的に垂直である複数の書き込みワード線と、
複数のメモリセルであって、各メモリセルは、前記読み出しビット線の１つ、前記読み出しワード線の１つ、前記書き込みワード線の１つ、および前記書き込みビット線の数個に対応し、各メモリセルは、前記対応する数個の書き込みビット線の１つにそれぞれ対応する複数のメモリユニットを備え、各メモリユニットは、
前記書き込みビット線に対し垂直でなく、かつ前記書き込みワード線に対し垂直でない１つ以上の容易軸を有する自由磁気領域と、
ピン止め磁気領域と、
前記自由磁気領域と前記ピン止め磁気領域との間のトンネル障壁と、
を備える複数のメモリセルと、を備え、
書き込まれるデータとは異なるデータをそれぞれが格納したメモリユニットから、いくつかのメモリユニットを識別する識別ステップと、
前記識別ステップで識別されたメモリユニットすべてに同時に書き込むステップと、を実行し、
前記識別ステップは、
メモリユニットのそれぞれに格納されているデータを読み出すステップと、
前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、
前記ＭＲＡＭデバイスはクロック信号によって動作し、
前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する、
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス。
【請求項３６】
前記多くのメモリセルは前記ＭＲＡＭがアクセスされている際に同時に選択されることができ、前記ＭＲＡＭデバイスは多くのデータビットを同時に受信または出力するためのデータバスに接続可能であり、前記同時に受信または出力される多くのデータビットは前記同時に選択された多くのメモリセルの複数倍である、請求項３５に記載のＭＲＡＭデバイス。
【請求項３７】
前記ＭＲＡＭデバイスは少なくとも１つのクロック信号によって動作し、前記ＭＲＡＭデバイスは、前記少なくとも１つのクロック信号の各サイクル内で前記データ線のそれぞれを通じて複数のデータビットを受信または出力するための多くのデータ線を含むデータバスに接続可能である、請求項３５に記載のＭＲＡＭデバイス。
【請求項３８】
前記多くのメモリセルは前記ＭＲＡＭがアクセスされている際に同時に選択されることができ、前記ＭＲＡＭデバイスは多くのデータビットを同時に受信または出力するための入力／出力（Ｉ／Ｏ）回路をさらに備え、前記同時に受信または出力される多くのデータビットは前記同時に選択された多くのメモリセルの複数倍である、請求項３５に記載のＭＲＡＭデバイス。
【請求項３９】
前記ＭＲＡＭデバイスは少なくとも１つのクロック信号によって動作し、かつ複数のデータ線を含むデータバスに接続可能であり、前記ＭＲＡＭデバイスは前記少なくとも１つのクロック信号のサイクル内で前記データ線のそれぞれを通じて複数のデータビットを受信または出力するための入力／出力（Ｉ／Ｏ）回路をさらに備える、請求項３５に記載のＭＲＡＭデバイス。
【請求項４０】
前記トンネル障壁は酸化アルミニウムまたは酸化マグネシウムを含む、請求項３５に記載のＭＲＡＭデバイス。
【請求項４１】
各メモリセルは複数の可能な状態を有し、各メモリセルの抵抗は前記複数の可能な状態の異なる１つに対応する異なる値を有する、請求項３５に記載のＭＲＡＭデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高帯域幅磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスとその操作方法に関する。
【背景技術】
【０００２】
ＭＲＡＭデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびフラッシュメモリなど、従来のメモリデバイスの代替品として提案されてきた。ＭＲＡＭデバイスは、材料がさらされる磁場とともに材料の電気抵抗が変化する現象のことをいう磁気抵抗効果を使用してデータを格納する。これらの従来のメモリと比較すると、ＭＲＡＭデバイスは、スピード、集積密度、消費電力、耐放射性、および耐久性に優れている。
【０００３】
図１は、メモリセルのシーケンスを含む典型的なＭＲＡＭデバイス１００を示す。メモリセルのうちの１つだけである、メモリセル１０２を示している。ＭＲＡＭデバイス１００は、複数の書き込みビット線１０４および複数の書き込みワード線１０６を含む。書き込みビット線１０４および書き込みワード線１０６は、実質的に互いに垂直である。各メモリセルは、１つの書き込みビット線１０４および１つの書き込みワード線１０６に対応する。
【０００４】
メモリセル１０２は、ピン止め磁気領域１０８、無磁気領域１１０、およびピン止め磁気領域１０８と無磁気領域１１０との間に挟まれたトンネル障壁１１２を含む。トンネル障壁１１２は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）または酸化マグネシウム（ＭｇＯ）を含んでよい。
【０００５】
ピン止め磁気領域１０８は、ピン止め強磁性体または合成反強磁性（Ｓｙｎｔｈｅｔｉｃ  Ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ；ＳＡＦ）構造を備えてよい。図１は、ピン止め磁気領域１０８が、反強磁性連結スペーサ層１１８を挟む２つの強磁性層１１４および１１６を含む３層のＳＡＦ構造を備えることを示す。強磁性層１１４および１１６は、例えば、コバルト鉄（ＣｏＦｅ）、ニッケル鉄（ＮｉＦｅ）、またはコバルト鉄ボロン（ＣｏＦｅＢ）を含んでよい。反強磁性連結スペーサ層１１８は、例えば、ルテニウム（Ｒｕ）または銅（Ｃｕ）を含んでよい。反強磁性連結スペーサ層１１８の厚さは、強磁性層１１４および１１６が互いに反強磁性的に連結されるように選択される。
【０００６】
無磁気領域１１０は、単一の無磁気層またはＳＡＦ構造を備えてよい。図１は、無磁気領域１１０が、反強磁性連結スペーサ層１２４を挟む２つの強磁性層１２０および１２２を含むことを示す。強磁性層１２０および１２２は、例えば、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、またはニッケル鉄（ＮｉＦｅ）を含んでよい。反強磁性連結スペーサ層１２４は、例えば、ルテニウム（Ｒｕ）または銅（Ｃｕ）を含んでよい。反強磁性連結スペーサ層１２４の厚さは、強磁性層１２０および１２２が互いに反強磁性的に連結されるように選択される。強磁性層１２０および１２２の磁気モーメントが著しく異なる場合、ＳＡＦ構造は単一の無磁気層と同等であってよい。
【０００７】
反強磁性ピン止め層１２６、バッファ層１２８、底面電極１３０、および誘電体層１３２は、ピン止め磁気領域１０８と書き込みワード線１０６との間に順次設けられている。反強磁性ピン止め層１２６は、例えば、プラチナマンガン（ＰｔＭｎ）またはマンガンイリジウム（ＭｎＩｒ）を含んでよい。バッファ層１２８は、例えば、ニッケル鉄（ＮｉＦｅ）、ニッケル鉄クロム（ＮｉＦｅＣｒ）、またはニッケル鉄コバルト（ＮｉＦｅＣｏ）を含んでよい。上部電極１３４は無磁気領域１１０上に設けられ、誘電体層１３６は上部電極１３４と書き込みビット線１０４との間に設けられる。
【０００８】
反強磁性ピン止め層１２６はピン止め磁気領域１０８の磁気モーメントを固定しており、そのためピン止め磁気領域１０８の磁気モーメントは、適度な磁場が適用されている場合は回転しない。対照的に、無磁気領域１１０の磁気モーメントは、外部磁場を受けて自由に回転できる。ピン止め磁気領域１０８は、書き込みワード線１０６の方向に沿って容易軸を有し、無磁気領域１１０は、互いに逆行し、これも書き込みワード線１０６の方向に沿ってある２つの容易軸を有する。当該技術分野において既知であり本明細書で使用する容易軸は、外部磁場またはバイアス場がない場合、異方性材料の磁気双極子モーメントの固有配向を表す。
【０００９】
したがって、トンネル障壁１１２の電子トンネル障壁およびメモリセル１０２の抵抗は、磁場とともに変化する。例えば、強磁性層１１６および１２０の各磁気モーメントベクトルが互いに平行である場合、トンネル障壁１１２は低い電子トンネル障壁を有し、メモリセル１０２は低い抵抗を有する。強磁性層１１６および１２０の各磁気モーメントベクトルが互いに逆行する場合、トンネル障壁１１２は高い電子トンネル障壁を有し、メモリセル１０２は高い抵抗を有する。したがって、メモリセル１０２は、その抵抗の値によって定義された１ビットの「１」または「０」を格納することができる。例えば、高い抵抗のメモリセル１０２は「１」のビットを表すことができ、低い抵抗のメモリセル１０２は「０」のビットを表すことができ、または逆であってもよい。
【００１０】
データビットは、強磁性層１２０および１２２の磁気モーメントベクトルを回転させるため、強磁性層１２０および１２２の磁気モーメントベクトルを調整すること（いわゆる「スピンフロップ」）によってメモリセル１０２に書き込まれることができ、そのため、強磁性層１２０の磁気モーメントベクトルは強磁性層１１６の磁気モーメントベクトルに対し平行または逆行する。特に、外部磁場を生じさせるために書き込みビット線１０４および書き込みワード線１０６に適切な電流を提供することができ、これが強磁性層１２０および１２２の磁気モーメントを変化させる。桁電流ＩＤは、書き込みビット線１０４を通じて円形桁磁場ＨＤを生じさせ、ワード電流ＩＷは、書き込みワード線１０６を通じて円形ワード磁場ＨＷを生じさせる。磁場ＨＤおよびＨＷの強さは、桁電流ＩＤおよびワード電流ＩＷにそれぞれ比例する。書き込みビット線１０４はメモリセル１０２の上にあり、書き込みワード線１０６はメモリセル１０２の下にあると想定される。したがって、桁電流ＩＤが左から右へ流れる場合、ＨＤは、図１に示すように、実質的にメモリセル１０２の平面内の紙の外側から紙への方向である。逆に、桁電流ＩＤが右から左へ流れる場合、ＨＤは、実質的にメモリセル１０２の平面内の紙の内側から紙の外側へ出る方向である。同様に、ワード電流ＩＷが紙の外側から紙へ流れる場合、ＨＷは、図１に示すように、実質的にメモリセル１０２の平面内の左から右の方向である。メモリセル１０２にデータビットを書き込むため、まずワード電流ＩＷが、メモリセル１０２の平面内にある無磁気領域１１０の容易軸に対し垂直である方向にワード磁場ＨＷを生成するために、書き込みワード線１０６を通じて提供される。結果として、強磁性層１２０の磁気モーメントベクトルは、無磁気領域１１０の容易軸に対しほぼ垂直である方向に整列される。次に、桁電流ＩＤが、無磁気領域１１０の容易軸の１つの方向に桁磁場ＨＤを生成するために、書き込みビット線１０４を通じて提供される。結果として、強磁性層１２０の磁気モーメントは、無磁気領域１１０の容易軸の１つと整列される。桁磁場ＨＤがピン止め磁気領域１０８の容易軸に対し平行である方向にある場合、「０」のビットがメモリセル１０２に書き込まれる。桁磁場ＨＤがピン止め磁気領域１０８の容易軸に対し逆行する方向にある場合、「１」のビットがメモリセル１０２に書き込まれる。
【００１１】
メモリセル１０２は、その抵抗を感知することによって読み出されることができる。ＭＲＡＭデバイス１００は、複数の読み出しワード線（図示せず）および複数の読み出しビット線を含む。各メモリセルは、１つの読み出しワード線および１つの読み出しビット線に対応し、対応する読み出しワード線に連結されたトランジスタを含む。ＭＲＡＭデバイス１００は、それを通して電流を感知するために読み出しビット線の１つにそれぞれ連結された複数のセンス増幅器も含む。図１に示すように、トランジスタ１３８はメモリセル１０２の底面電極１３０に連結され、センス増幅器１４０はメモリセル１０２の上部電極１３４に連結される。対応する読み出しワード線はトランジスタ１３８のゲートに連結される。対応する読み出しビット線は上部電極１３４に連結される。メモリセル１０２に格納されているデータを読み出すため、対応する読み出しワード線および読み出しビット線を起動して、メモリセル１０２を選択する。トランジスタ１３８はこのようにしてオンにされ、上部電極１３４と底面電極１３０との間に電圧が適用され、メモリセル１０２を通る電流がセンス増幅器１４０によって感知される。図１に示すように、センス増幅器１４０は、基準電流を感知するため、参照セル（図示せず）を通じても連結される。センス増幅器１４０は、メモリセル１０２の状態を測定するため、メモリセル１０２を通る電流を基準電流と比較する。
【００１２】
一側面において、メモリセル１０２の上部電極１３４は、誘電体層１３６内に形成されたメタルプラグ（図示せず）を通じて、対応する書き込みビット線１０４と電気的に接続されてよい。したがって、１つのビット線は、書き込みビット線および読み出しビット線の両方としての役割を果たす。
【００１３】
特許文献１（Ｈｕｎｇらによる米国特許第６，７５７，１８９号）は、高密度ＭＲＡＭデバイスを開示しており、その中で、高密度ＭＲＡＭデバイスの各メモリセルは複数のデータビットを格納するための複数の磁気メモリユニットを含む。図２は、Ｈｕｎｇらが開示しているような高密度ＭＲＡＭデバイス２００を示す。
【００１４】
図２に示すように、ＭＲＡＭデバイス２００は複数のメモリセル２０２を含む。ここでは、このメモリセル２０２のうちの、２０２１、２０２２、２０２３、２０２４を示す。各メモリセル２０２は、ビット線ＢＬ、読み出しワード線ＲＷＬ、および２つの書き込みワード線ＷＷＬに対応する。各メモリセル２０２は、平行に接続された２つのメモリユニット１０２１および１０２２を含む。例えば、メモリセル２０２１は、２つのメモリユニット１０２１および１０２２ならびにトランジスタ１３８を含む。メモリユニット１０２１および１０２２のそれぞれは、図１中のメモリセル１０２と同一の構造を有する。各ビット線ＢＬは、書き込みビット線および読み出しビット線の両方として作用する。メモリユニット１０２１および１０２２は、トランジスタ１３８のドレインと対応するビット線ＢＬとの間に平行に接続されている。トランジスタ１３８のソースは接地している。トランジスタ１３８のゲートは、対応する読み出しワード線ＲＷＬに接続されている。図２において、メモリセル２０２１および２０２２のメモリユニット１０２１は第１の書き込みワード線ＷＷＬ１に対応し、メモリセル２０２１および２０２２のメモリユニット１０２２は第２の書き込みワード線ＷＷＬ２に対応し、メモリセル２０２３および２０２４のメモリユニット１０２１は第１の書き込みワード線ＷＷＬ３に対応し、メモリセル２０２３および２０２４のメモリユニット１０２２は第２の書き込みワード線ＷＷＬ４に対応する。また、メモリセル２０２１および２０２２は第１の読み出しワード線ＲＷＬ１に対応し、メモリセル２０２３および２０２４は第２の読み出しワード線ＲＷＬ２に対応し、メモリセル２０２１および２０２３は第１のビット線ＢＬ１に対応し、メモリセル２０２２および２０２４は第２のビット線ＢＬ２に対応する。ビット線ＢＬ１およびＢＬ２のそれぞれは、トランジスタ２０４を通じてセンス増幅器１４０にも連結される。各メモリセル２０２は２つのメモリユニット１０２１および１０２２を含むため、ＭＲＡＭ２００は高密度のデータストレージを有する。
【００１５】
ＭＲＡＭ２００は、Ｒ１ｍａｘ／／Ｒ２ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ、Ｒ１ｍｉｎ／／Ｒ２ｍｉｎがすべて異なる値を有するように製造され、ここでＲ１ｍａｘは高い抵抗のメモリユニット１０２１であり、Ｒ１ｍｉｎは低い抵抗のメモリユニット１０２１であり、Ｒ２ｍａｘは高い抵抗のメモリユニット１０２２であり、Ｒ２ｍｉｎは低い抵抗のメモリユニット１０２２であり、Ｒ１／／Ｒ２は平行に接続された２つの抵抗Ｒ１およびＲ２を表す。対応する読み出しワード線ＲＷＬを有効にすることによって、まず読み出されるメモリセル２０２の１つが選択され、センス増幅器１４０が対応するビット線ＢＬを通じて電流を検出する。センス増幅器１４０は、検出された電流を３つの中間基準電流Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３と比較し、ここでＲｅｆ１、Ｒｅｆ２、Ｒｅｆ３はそれぞれＲ１ｍａｘ／／Ｒ２ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ、およびＲ１ｍｉｎ／／Ｒ２ｍｉｎの間の３つの基準抵抗値Ｒ１、Ｒ２、Ｒ３に対応する。例えば、Ｒ１ｍａｘ／／Ｒ２ｍａｘ＞Ｒ１＞Ｒ１ｍａｘ／／Ｒ２ｍｉｎ＞Ｒ２＞Ｒ１ｍｉｎ／／Ｒ２ｍａｘ＞Ｒ３＞Ｒ１ｍｉｎ／／Ｒ２ｍｉｎであると仮定する。したがって、検出された電流がＲｅｆ１とＲｅｆ２との間である場合、選択されたメモリセル２０２１の抵抗は、Ｒ１ｍａｘ／／Ｒ２ｍｉｎである。その結果、選択されたメモリセル２０２のメモリユニット１０２１は、そこに格納された「１」のビットを有し、選択されたメモリセル２０２のメモリユニット１０２２は、そこに格納された「０」のビットを有する。
【００１６】
図３（Ａ）は、クロック信号ＣＬＫならびにメモリセル２０２１を読み出すための第１の読み出しワード線ＲＷＬ１および第１のビット線ＢＬ１上にある信号のシーケンスを示す。クロック信号ＣＬＫの立ち上がりエッジにおいては、許可信号、例えば正の電圧が、第１の読み出しワード線ＲＷＬ１上に提供される。許可信号の提供により、第１のビット線ＢＬ１に連結されたトランジスタ２０４をオンにする。したがって、メモリセル２０２１のトランジスタ１３８および第１のビット線ＢＬ１に連結されたトランジスタ２０４がオンにされ、メモリセル２０２１のメモリユニット１０２１および１０２２にわたり電圧降下が適用される。センス増幅器１４０は、第１のビット線ＢＬ１を通る電流、すなわちメモリセル２０２１のメモリユニット１０２１および１０２２を通る電流を検出し、検出した電流を３つの基準値Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３と比較する。比較の結果に基づいて、センス増幅器は２ビットのデータ、Ｄ０およびＤ１を同時に出力する。図３（Ａ）において、Ｄ０およびＤ１の斜線部分はデータが伝送される期間であり、この期間の間、Ｄ０およびＤ１の無色部分はデータが転送されない、または前のデータがラッチされる。したがって、各メモリセル２０２は、１クロックサイクル中に２ビットのデータを出力することができる。そして、ＭＲＡＭデバイス２００を読み出すための帯域幅、またはＭＲＡＭデバイス２００の読み出し帯域幅は、２倍になる。
【００１７】
【特許文献１】米国特許第６，７５７，１８９号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、Ｈｕｎｇら（特許文献１参照）によると、１クロックサイクルでは１ビットのデータのみが各メモリセル２０２に書き込まれる場合があるので、各メモリセル２０２に２ビットのデータを書き込むには２サイクルかかる。例として、図３（Ｂ）は、書き込みワード線ＷＷＬ１・ＷＷＬ２ならびに第１のビット線ＢＬ１上の信号のシーケンスを示す。これらを用いて、データをメモリセル２０２１に書き込む。特に、第１のクロックサイクルにおいて、１ビットのデータは、メモリセル２０２１のメモリユニット１０２１に書き込まれる。書き込みは、まず第１の書き込みワード線ＷＷＬ１を通じて電流を提供することによって、次いで第１のビット線ＢＬ１を通じて適切な方向に電流を提供することによって行う。第２のクロックサイクルでは、１ビットのデータは、メモリセル２０２１のメモリユニット１０２2に書き込まれる。書き込みは、まず第２の書き込みワード線ＷＷＬ２を通じて電流を提供することによって、次いで第１のビット線ＢＬ１を通じて適切な方向に電流を提供することによって行う。第１のビット線ＢＬ１を通る電流により、メモリユニット１０２1およびメモリユニット１０２2両方の状態を定義するので、２ビットのデータをメモリユニット１０２1および１０２2へ別々に書き込まなくてはならない。同様に、図３（Ｂ）において、ＢＬ１の斜線部分はデータが伝送される期間であり、ＢＬ１の無色部分はデータが伝送されない期間である。
【００１９】
したがって、ＭＲＡＭデバイス２００の読み出し帯域幅は、各メモリセル２０２内に平行に接続された２つのメモリユニットを含むことによって２倍となってしまう。というのも、ＭＲＡＭデバイス２００に書き込むための帯域幅、すなわちＭＲＡＭデバイス２００の書き込み帯域幅は限定される。メモリセル２０２にそれぞれ２ビット書き込むには２つのクロックサイクルが必要とされるからである。
【課題を解決するための手段】
【００２０】
本発明の実施形態では、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスのメモリセルにアクセスするための方法が提供される。前記メモリセルは１ビットのデータをそれぞれ格納するための複数のメモリユニットを備える。前記方法は、前記メモリセルに書き込むステップを含む。このステップは、書き込まれるデータとは異なるデータを格納したメモリユニットのいくつかを識別するステップと、メモリユニットのすべてを同時に書き込むステップとを含む。識別ステップは、メモリユニットのそれぞれに格納されているデータを読み出すステップと、前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含む。前記ＭＲＡＭデバイスはクロック信号によって動作し、前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する。
【００２１】
本発明の実施形態では、磁気抵抗ランダムアクセスメモリデバイスのメモリセルにアクセスするための方法も提供される。ここで、前記メモリセルは、１ビットのデータをそれぞれ格納する複数のメモリユニットを備える。前記方法は、前記メモリユニットに格納されているデータを読み出すことによって前記メモリセルに書き込むステップと、前記メモリユニットの第１のいくつかと前記メモリユニットの第２のいくつかを識別するステップであって、前記第１のメモリユニットのそれぞれはそこに書き込まれるデータとは異なるデータをそこに格納し、前記第２のメモリユニットのそれぞれはそこに書き込まれるデータと同一のデータをそこに格納したものであるステップと、前記メモリユニットの前記第１および第２のいくつかを、第１の時点と第２の時点との間の第１の方向にある第１の磁場にさらすステップと、前記第１のメモリユニットを、第３の時点と第４の時点との間の第２の方向にある第２の磁場にさらすステップであって、前記第１および第２の方向は実質的に互いに垂直であるステップと、前記第２のメモリユニットを、前記第３の時点と第５の時点との間の前記第２の方向にある第３の磁場にさらすステップとを含む。ここで、前記第１および第２の磁場は前記第１のメモリユニットのそれぞれの状態を変更し、前記第１および第３の磁場は前記第２のメモリユニットのそれぞれの状態を維持する。前記識別するステップは、メモリユニットのそれぞれに格納されているデータを読み出すステップと、前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、前記ＭＲＡＭデバイスはクロック信号によって動作し、前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する。
【００２２】
本発明の実施形態では、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスを操作するための方法も提供される。前記ＭＲＡＭデバイスは複数のメモリセルを含み、各メモリセルは複数のメモリユニットを備える。前記方法は、第１のメモリセルを選択するステップと、前記第１のメモリユニットに書き込むステップとを含む。前記第１のメモリユニットに書き込むステップは、前記第１のメモリセルの前記メモリユニットに格納されているデータを読み出すステップと、前記第１のメモリセルの前記第１のメモリユニットと、前記第１のメモリセルの前記第２のメモリユニットを識別するステップであって、前記第１のメモリユニットのそれぞれはそこに書き込まれるデータとは異なるデータをそこに格納し、前記第２のメモリユニットのそれぞれはそこに書き込まれるデータと同一のデータをそこに格納したものであるステップと、前記第１のメモリユニットへの書き込みを同時に実行するステップとをさらに含む。前記識別するステップは、メモリユニットのそれぞれに格納されているデータを読み出すステップと、前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、前記ＭＲＡＭデバイスはクロック信号によって動作し、前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する。
【００２３】
本発明の実施形態では、磁気抵抗ランダムアクセスメモリデバイスは、複数の読み出しビット線と、複数の書き込みビット線と、複数の読み出しワード線と、前記書き込みビット線に対し実質的に垂直である複数の書き込みワード線と、複数のメモリセルとを含む。各メモリセルは、前記読み出しビット線の１つ、前記読み出しワード線の１つ、前記書き込みワード線の１つ、および前記書き込みビット線の数個に対応する。各メモリセルは、前記対応する数個の書き込みビット線の１つにそれぞれ対応する複数のメモリユニットを含む。各メモリユニットは、前記書き込みビット線に対し垂直でなく、かつ前記書き込みワード線に対し垂直でない１つ以上の容易軸を有する自由磁気領域と、ピン止め磁気領域と、前記自由磁気領域と前記ピン止め磁気領域との間のトンネル障壁とを含み、書き込まれるデータとは異なるデータをそれぞれが格納したメモリユニットから、いくつかのメモリユニットを識別する識別ステップと、前記識別ステップで識別されたメモリユニットすべてに同時に書き込むステップと、を実行し、前記識別ステップは、メモリユニットのそれぞれに格納されているデータを読み出すステップと、前記メモリユニットのそれぞれに格納されているデータを、書き込まれるデータと比較するステップと、を含み、前記ＭＲＡＭデバイスはクロック信号によって動作し、前記メモリユニットのそれぞれに格納されている前記データを読み出すステップと、前記メモリユニットのそれぞれに格納されている前記データを、そこに書き込まれるデータと比較するステップと、前記書き込むステップとを、すべて前記クロック信号の１サイクル内で実行する。
【００２４】
本発明のさらなる特徴および利点は、一部は以下の説明において説明され、一部は当該説明より明らかとなり、または本発明の実践により学ぶことができる。本発明の特徴および利点は、特に添付の特許請求の範囲において指摘される要素および組み合わせによって認識および達成されるであろう。
【００２５】
前述の一般的な説明および以下の詳細な説明はいずれも例であり説明的のためのものである点、権利を求める発明についてはさらに説明を意図している点を理解されたい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を詳しく参照し、その例を添付の図面に示す。可能な限り、同一の参照番号は図面全体を通して同一または同様の部分に言及するものとする。本発明の実施形態では、高読み出し帯域幅だけでなく高書き込み帯域幅も有する高帯域幅ＭＲＡＭデバイスと、高帯域幅ＭＲＡＭデバイスを操作する方法とが提供される。
【００２７】
図４（Ａ）は、本発明の第１の実施形態による、ＭＲＡＭデバイス４００を示す。ＭＲＡＭデバイス４００は、メモリセル４０２のシーケンスを含む。ここではメモリセル４０２のうちの４つ、４０２１、４０２２、４０２３、４０２４を示す。各メモリセル４０２は、図４（Ａ）において、読み出しビット線ＲＢＬ、読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬ、および、数個の、特に２つの書き込みビット線ＷＢＬに対応する。各メモリセル４０２は、メモリユニット４０４１および４０４２として、トランジスタ４０６と対応する読み出しビット線ＲＢＬとの間に平行に接続された２つのメモリユニット４０４を含む。ここでトランジスタ４０６のゲートは、対応する読み出しワード線ＲＷＬに接続される。各メモリユニット４０４は、書き込みビット線ＷＢＬの１つに対応する。
【００２８】
図４（Ａ）に示すように、メモリセル４０２１および４０２２は第１の読み出しビット線ＲＢＬ０に対応し、メモリセル４０２１および４０２２のメモリユニット４０４１は第１の書き込みビット線ＷＢＬ０に対応し、メモリセル４０２１および４０２２のメモリユニット４０４２は第２の書き込みビット線ＷＢＬ１に対応する。メモリセル４０２３および４０２４は第２の読み出しビット線ＲＢＬ１に対応し、メモリセル４０２３および４０２４のメモリユニット４０４１は第３の書き込みビット線ＷＢＬ２に対応し、メモリセル４０２３および４０２４のメモリユニット４０４２は第４の書き込みビット線ＷＢＬ３に対応する。メモリセル４０２１および４０２３は第１の読み出しワード線ＲＷＬ０および第１の書き込みワード線ＷＷＬ０に対応し、メモリセル４０２２および４０２４は第２の読み出しワード線ＲＷＬ１および第２の書き込みワード線ＷＷＬ１に対応する。センス増幅器４０８は、選択されたメモリセル４０２を通る電流を検出するため、選択トランジスタ４１０を通じて各読み出しビット線ＲＢＬに連結される。
【００２９】
図４（Ｂ）は、１つのメモリユニット４０４の断面図を示す。メモリユニット４０４は、対応する書き込みワード線ＷＷＬと対応する書き込みビット線ＷＢＬとの間に形成される。書き込みビット線ＷＢＬはメモリユニット４０４の上にあり、書き込みワード線ＷＷＬはメモリユニット４０４の下にあり、書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬは互いにほぼ垂直であると想定される。なお、「上」および「下」という用語は、誰かがメモリユニット４０４を見る角度による相対語であることを理解すべきである。メモリユニット４０４は、ピン止め磁気領域４２０、無磁気領域４２２、およびピン止め磁気領域４２０と無磁気領域４２２との間に挟まれたトンネル障壁４２４を含む。トンネル障壁４２４は、例えば、酸化アルミニウム（ＡｌＯｘ）または酸化マグネシウム（ＭｇＯ）を含んでよい。
【００３０】
ピン止め磁気領域４２０は、ピン止め強磁性体または合成反強磁性（Ｓｙｎｔｈｅｔｉｃ  Ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ；ＳＡＦ）構造を備えてよい。図４（Ｂ）は、ピン止め磁気領域４２０が、反強磁性連結スペーサ層４３０をはさむ２つの強磁性層４２６および４２８を含む３層のＳＡＦ構造を備えることを示す。強磁性層４２６および４２８は、例えば、コバルト鉄（ＣｏＦｅ）、ニッケル鉄（ＮｉＦｅ）、またはコバルト鉄ボロン（ＣｏＦｅＢ）を含んでよい。反強磁性連結スペーサ層４３０は、例えば、ルテニウム（Ｒｕ）または銅（Ｃｕ）を含んでよい。反強磁性連結スペーサ層４３０の厚さは、強磁性層４２６および４２８が互いに反強磁性的に連結されるように選択される。
【００３１】
無磁気領域４２２は、反強磁性連結スペーサ層４３６を挟む２つの強磁性層４３２および４３４を含むＳＡＦを備えてよい。強磁性層４３２および４３４は、例えば、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、またはニッケル鉄（ＮｉＦｅ）を含んでよい。反強磁性連結スペーサ層４３６は、例えば、ルテニウム（Ｒｕ）または銅（Ｃｕ）を含んでよい。反強磁性連結スペーサ層４３６の厚さは、強磁性層４３２および４３４が互いに反強磁性的に連結されるように選択される。図４（Ｂ）は無磁気領域４２２が３つの層を含むことを示しているだけであるが、単一の無磁気層または３つを超える層を有する多層ＳＡＦ構造を使用してもよい。例えば、無磁気領域４２２は、連結スペーサ層によって分離された３つ以上の強磁性層を備えてよい。
【００３２】
反強磁性ピン止め層４３８、バッファ層４４０、底面電極４４２、および誘電体層４４４は、ピン止め磁気領域４２０と書き込みワード線ＷＷＬとの間に順次設けられている。反強磁性ピン止め層４３８は、例えば、プラチナマンガン（ＰｔＭｎ）またはマンガンイリジウム（ＭｎＩｒ）を含んでよい。バッファ層４４０は、例えば、ニッケル鉄（ＮｉＦｅ）、ニッケル鉄クロム（ＮｉＦｅＣｒ）、またはニッケル鉄コバルト（ＮｉＦｅＣｏ）を含んでよい。上部電極４４６は無磁気領域４２２上に設けられ、誘電体層４４８は上部電極４４６と対応する書き込みビット線ＷＢＬとの間に設けられる。
【００３３】
反強磁性ピン止め層４３８は、ピン止め磁気領域４２０の磁気モーメントを固定しており、そのためピン止め磁気領域４２０の磁気モーメントは、適度な磁場が適用されている場合は回転しない。対照的に、無磁気領域４２２の磁気モーメントは、外部磁場を受けて自由に回転できる。
【００３４】
本発明の第１の実施形態では、ピン止め磁気領域４２０は容易軸ＥＰを有し、無磁気領域４２２は正の容易軸Ｅ＋および負の容易軸Ｅ−を有する。ここでＥＰ、Ｅ＋、およびＥ−はいずれも、対応する書き込みワード線および書き込みビット線に対して約４５°の角度であり、Ｅ＋とＥ−は互いに逆行する。図４（Ｃ）は、メモリユニット４０４を上から見た際の、対応する書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬの方向に関連してメモリユニット４０４における磁気モーメントを示す平面図である。図４（Ｃ）において、ｘ軸は対応する書き込みビット線ＷＢＬの方向に沿っており、ｙ軸は対応する書き込みワード線ＷＷＬの方向に沿っている。正のｘ軸は図４（Ｂ）に示す書き込みビット線ＷＢＬに沿って左から右の方向にあり、正のｙ軸は図４（Ｂ）に示す書き込みワード線ＷＷＬに沿って紙の外側から紙の平面への方向にある。外部磁場がない場合、強磁性層４２６、４２８、４３２、および４３４の磁気モーメントベクトルは容易軸の１つと整列する。
【００３５】
図４（Ｃ）において、強磁性層４２８の磁気モーメントベクトルＡは容易軸ＥＰと整列され、強磁性層４２６の磁気モーメントベクトルＢは磁気モーメントＡに対し逆行し、強磁性層４３２の磁気モーメントベクトルＣは負の容易軸Ｅ−と整列され、強磁性層４３４の磁気モーメントベクトルＤは正の容易軸Ｅ＋と整列される。図４（Ｂ）および４Ｃならびに本明細書のその他の図において磁気モーメントベクトルＡ〜Ｄと表示された矢印は、これら磁気モーメントベクトルのおおよその方向を示すだけのものであって、それらの相対的な強さを示すものではない。
【００３６】
したがって、トンネル障壁４２４の電子トンネル障壁およびメモリユニット４０４の抵抗は、磁場とともに変化する。例えば、強磁性層４２８の磁気モーメントベクトルＡと強磁性層４３２の磁気モーメントベクトルＣが互いに平行である場合、トンネル障壁４２４は低い電子トンネル障壁を有し、メモリユニット４０４は低い抵抗を有する。強磁性層４２８の磁気モーメントベクトルＡと強磁性層４３２の磁気モーメントベクトルＣが互いに逆行する場合、トンネル障壁４２４は高い電子トンネル障壁を有し、メモリユニット４０４は高い抵抗を有する。したがって、メモリユニット４０４は、その抵抗の値によって定義された１ビットの「１」または「０」を格納することができる。例えば、高い抵抗のメモリユニット４０４は「１」のビットを表すことができ、低い抵抗のメモリユニット４０４は「０」のビットを表すことができ、または逆であってもよい。
【００３７】
本発明の第１の実施形態では、メモリセル４０２のそれぞれの抵抗が、対応するメモリセル４０２の異なる状態に対応して異なる値を有するように、ＭＲＡＭデバイス４００が製造される。例えば、メモリセル４０２１は、１）「００」メモリユニット４０４１がそこに「０」のビットを格納し、メモリユニット４０４２が「０」のビットを格納する。２）「０１」メモリユニット４０４１がそこに「０」のビットを格納し、４０４２が「１」のビットを格納する。３）「１０」メモリユニット４０４１がそこに「１」のビットを格納し、メモリユニット４０４２がそこに「０」のビットを格納する。４）「１１」メモリユニット４０４１がそこに「１」のビットを格納し、メモリユニット４０４２がそこに「１」のビットを格納する。という４つの状態をとりうる。
【００３８】
またメモリセル４０２１は、その４つの可能な状態にそれぞれ対応する、４つの可能な抵抗値も有する。換言すれば、Ｒ１ｍａｘ／／Ｒ２ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ、Ｒ１ｍｉｎ／／Ｒ２ｍｉｎはすべて異なる値を有し、ここでＲ１ｍａｘは高い抵抗の各メモリユニット４０４１であり、Ｒ１ｍｉｎは低い抵抗の各メモリユニット４０４１であり、Ｒ２ｍａｘは高い抵抗の各メモリユニット４０４２であり、Ｒ２ｍｉｎは低い抵抗の各メモリユニット４０４２である。したがって、選択されたメモリセル４０２の抵抗を測定することによって、１クロックサイクルにおいて選択されたメモリセル４０２から２ビットのデータを読み出すことができる。
【００３９】
メモリセル４０２１を例として考察する。図５は、クロック信号ＣＬＫならびにメモリセル４０２１を読み出すための読み出しワード線ＲＷＬ０および読み出しビット線ＲＢＬ０上にある信号のシーケンスを示す。クロック信号ＣＬＫの立ち上がりエッジにおいては、許可信号、例えば正の電圧が読み出しワード線ＲＷＬ０上に提供される。それによって読み出しワード線ＲＷＬ０に連結されたトランジスタ４０６がオンになり、許可信号（図示せず）を送ることにより、読み出しビット線ＲＢＬ０に連結された選択トランジスタ４１０をオンにして読み出しビット線ＲＢＬ０を起動する。したがって、読み出しビット線ＲＢＬ０とトランジスタ４０６との間の電圧降下は、メモリセル４０２１のメモリユニット４０４１および４０４２にわたり適用される。また、センス増幅器４０８は、読み出しビット線ＲＢＬ０を通る電流、すなわちメモリセル４０２１のメモリユニット４０４１および４０４２を通る電流を検出する。
【００４０】
センス増幅器４０８は、検出された電流を３つの中間基準電流値Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３と比較する。これらの電流はＲ１ｍａｘ／／Ｒ２ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ、およびＲ１ｍｉｎ／／Ｒ２ｍｉｎの間の３つの基準抵抗値Ｒ１、Ｒ２、Ｒ３に対応する。例えば、Ｒ１ｍａｘ／／Ｒ２ｍａｘ＞Ｒ１＞Ｒ１ｍａｘ／／Ｒ２ｍｉｎ＞Ｒ２＞Ｒ１ｍｉｎ／／Ｒ２ｍａｘ＞Ｒ３＞Ｒ１ｍｉｎ／／Ｒ２ｍｉｎであると仮定する。したがって、検出された電流がＲｅｆ１とＲｅｆ２との間である場合、メモリセル４０２１の抵抗はＲ１ｍａｘ／／Ｒ２ｍｉｎである。その結果、メモリセル４０２１のメモリユニット４０４１は、そこに格納された「１」のビットを有し、メモリセル４０２１のメモリユニット４０４２は、そこに格納された「０」のビットを有する。したがって、１クロックサイクル中に各メモリセル４０２から２ビットのデータを読み出すことができる。図５および信号のシーケンスを示す後の図面において、斜線部分はデータが転送される期間を示し、無色部分はデータが転送されない、または前のデータがラッチされる期間を示し、異なるタイプの斜線は互いに異なっていても異なっていなくてもよい別々のデータビットを示す。
【００４１】
本発明の第１の実施形態によるＭＲＡＭデバイス４００は、高書き込み帯域幅も有する。特に、１クロックサイクル中に選択されたメモリセル４０２へ２ビットのデータを書き込むことができる。本発明の第２の実施形態では、いわゆるトグル書き込み方法を適用することにより、ＭＲＡＭデバイス４００の選択されたメモリセル４０２へ２ビットのデータを書き込む。トグル書き込み方法によれば、メモリユニットに書き込まれる１ビットのデータはまずメモリユニット内に格納されているデータと比較される。書き込まれるデータがメモリユニット内に格納されているデータと同一である場合、書き込み操作は実行されない。そうでない場合、メモリユニットの状態は変更または「トグル」される。必要に応じて、選択されたメモリセル４０２のメモリユニット４０４１および４０４２の両方を同時にトグルしてもよい。図６および７（ａ）〜（ｅ）を参照して第２の実施形態を説明する。メモリセル４０２１は書き込み操作のために選択されたと想定される。
【００４２】
メモリユニット４０４の１つにトグル書き込みをするために、対応する書き込みワード線ＷＷＬおよび書き込みビット線ＷＢＬに、書き込み電流を提供して磁場を生じさせ、それによってその強磁性層４３２の磁気モーメントを変化させる。図４（Ｂ）および４Ｃは、書き込みビット線ＷＢＬおよび書き込みワード線ＷＷＬに提供された電流とそれによって生じた外部磁場との間の関係を示す。ワード電流ＩＷは、書き込みワード線ＷＷＬを通じて円形ワード磁場ＨＷを生じさせ、桁電流ＩＤは、書き込みビット線ＷＢＬを通じて円形桁磁場ＨＤを生じさせる。磁場ＨＷおよびＨＤの強さは、ワード電流ＩＷおよび桁電流ＩＤにそれぞれ比例する。また、図４（Ｂ）に示すように、ワード電流ＩＷが正である場合、すなわち正のｙ軸方向にある場合、ＨＷは実質的にメモリユニット４０４の平面において正のｘ軸方向にあり；桁電流ＩＤが正である場合、すなわち正のｘ軸方向にある場合、ＨＤは実質的にメモリユニット４０４の平面において正のｙ軸方向にある。
【００４３】
図６は、書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上の信号のシーケンスを示す。以上は以後書き込み回路と称する周辺回路（図示せず）によって提供され、メモリセル４０２１へデータを書き込むものである。図６に示すように、クロック信号ＣＬＫは時刻ｔ０に立ち上がる。時刻ｔ０と時刻ｔ１との間で、論理回路（図示せず）はメモリセル４０２１を読み出し、メモリセル４０２１内のデータをメモリセル４０２１に書き込まれるデータと比較し、メモリユニット４０４１および４０４２のうちの１つまたは両方をトグルすべきか否かを判定する。メモリユニット４０４１は書き込まれた１ビットのデータと同一の１ビットのデータを格納しており、メモリユニット４０４２は書き込まれる１ビットのデータとは異なる１ビットのデータをそこに格納していると仮定する。したがって、メモリユニット４０４２はトグルすべきであるが、メモリユニット４０４１はすべきでない。
【００４４】
次いで、書き込み回路は、桁電流およびワード電流を順次提供することにより、メモリユニット４０４２をトグルする。特に、時刻ｔ２において、正の桁電流ＩＤが書き込みビット線ＷＢＬ１を通じて提供され、時刻ｔ３において、正のワード電流ＩＷが書き込みワード線ＷＷＬ０を通じて提供され、時刻ｔ４において、ＩＤがオフにされ、時刻ｔ５において、ＩＷがオフにされる。クロック信号ＣＬＫは、時刻ｔ６においてなくなる。ｔ０からｔ６の期間を通して、書き込みビット線ＷＢＬ０を通じて電流は提供されない。
【００４５】
図６において示すように提供されるワード電流およびビット電流の結果として、メモリユニット４０４２はトグルされ、メモリユニット４０４１の状態は変化しないままである。図７（ａ）〜７（ｅ）は、図６に示すＩＤおよびＩＷがメモリユニット４０４２にトグル書き込みをするプロセスを示す。図７（ａ）〜７（ｅ）の以下の説明における磁気モーメントベクトルＣおよびＤは、メモリユニット４０４２の磁気モーメントベクトルＣおよびＤに表すものである。
【００４６】
図７（ａ）は、ワード電流も桁電流も提供されない、時刻ｔ０およびｔ１における強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤを示す。磁気モーメントベクトルＣは無磁気領域４２２の負の容易軸Ｅ−の方向にあり、磁気モーメントベクトルＤは無磁気領域４２２の正の容易軸Ｅ＋の方向にある。
【００４７】
図７（ｂ）は、実質的に正のｙ軸方向にある桁磁場ＨＤを生じさせるＩＤが提供される、時刻ｔ２における磁気モーメントベクトルＣおよびＤを示す。桁磁場ＨＤを受けて、磁気モーメントベクトルＣおよびＤは時計回りに回転する。磁気モーメントベクトルＣは、負のｘ軸と正のｙ軸との間の方向にある。磁気モーメントベクトルＤは、正のｘ軸と無磁気領域４２２の正の容易軸Ｅ＋との間の方向にある。
【００４８】
図７（ｃ）は、実質的に正のｘ軸の方向にあるワード磁場ＨＷを生じさせるＩＷが提供される、時刻ｔ３における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸に接近し、磁気モーメントベクトルＤは正のｘ軸を通過してよい。
【００４９】
図７（ｄ）は、ＩＤがオフにされる、時刻ｔ４における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸を通過してよく、無磁気領域４２２の正の容易軸Ｅ＋に接近する。磁気モーメントベクトルＤは負のｘ軸に接近する。
【００５０】
図７（ｅ）は、ＩＷもオフにされる場合の、時刻ｔ５における磁気モーメントベクトルＣおよびＤを示す。磁気モーメントベクトルＣは、無磁気領域４２２の負の容易軸Ｅ−よりも正の容易軸Ｅ＋により近いため、磁気モーメントベクトルＣはさらに時計回りに回転し、無磁気領域４２２の正の容易軸Ｅ＋と整列する。磁気モーメントベクトルＤは無磁気領域４２２の正の容易軸Ｅ＋よりも負の容易軸Ｅ−により近いため、磁気モーメントベクトルＤはさらに時計回りに回転し、無磁気領域４２２の負の容易軸Ｅ−と整列する。
【００５１】
したがって、図６に示すＩＤおよびＩＷのシーケンスの後、強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤは位置を交換している。特に、強磁性層４３２の磁気モーメントベクトルＣは、１８０°回転している。したがって、メモリユニット４０４２が以前格納させた「０」のビットを有していた場合、図６に示すＩＤおよびＩＷのシーケンスは、メモリユニット４０４２へ「１」のビットを書き込む。一方、メモリユニット４０４２が以前格納させた「１」のビットを有していた場合、図６に示すＩＤおよびＩＷのシーケンスは、メモリユニット４０４２へ「０」のビットを書き込む。
【００５２】
同様に、メモリユニット４０４１および４０４２の両方をトグルする必要がある場合、メモリユニット４０４１および４０４２の両方に同時に書き込むために、メモリユニット４０４１および４０４２の両方の書き込みビット線ＷＢＬを通じて同時に桁電流が提供される。図８は、メモリユニット４０４１および４０４２の両方にトグル書き込みをするための、書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上の信号のシーケンスを示す。メモリユニット４０４１および４０４２の両方にトグル書き込みをするプロセスは、当業者には今や明らかであるはずであり、したがって本明細書においては詳細に説明しない。
【００５３】
したがって、本発明の実施形態によると、１クロックサイクル中に、ＭＲＡＭデバイス４００の選択されたメモリセル４０２から２ビットのデータを読み出す、またはそこへ２ビットのデータを書き込むことができる。換言すれば、ＭＲＡＭデバイス４００は高読み出し帯域幅を有するのみでなく、高書き込み帯域幅も有する。
【００５４】
図６において、桁電流ＩＤはメモリユニット４０４２のみに提供され、それはトグルされるものである。しかしながら、本発明の第２の実施形態によると、桁電流は、トグルされないメモリユニット４０４にも提供されてよい。図９は、メモリユニット４０４２のみにトグル書き込みするための、書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上の信号のシーケンスを示す。特に、時刻ｔ２において、正の桁電流ＩＤ０および正の桁電流ＩＤ１がそれぞれ書き込みビット線ＷＢＬ０およびＷＢＬ１を通じて提供され、時刻ｔ３において、正のワード電流ＩＷが書き込みワード線ＷＷＬ０を通じて提供され、時刻ｔ４において、ＩＤ１がオフにされ、時刻ｔ５において、ＩＷがオフにされ、時刻ｔ６において、ＩＤ０もオフにされる。クロック信号ＣＬＫは、時刻ｔ７においてなくなる。
【００５５】
図６に示す信号のシーケンスと比較すると、図９に示す信号のシーケンスを適用した場合、メモリユニット４０４２は同一の信号にさらされ、トグルされるであろう。しかしながら、メモリユニット４０４１は、異なる信号シーケンスにさらされ、トグルしないであろう。図１０（ａ）〜１０（ｅ）は、図９に示す信号シーケンスを通じてメモリユニット４０４１の状態を示す。図１０（ａ）〜１０（ｅ）の以下の説明における磁気モーメントベクトルＣおよびＤは、メモリユニット４０４１の磁気モーメントベクトルＣおよびＤに表すものである。
【００５６】
図１０（ａ）は、ワード電流も桁電流も提供されない場合の、時刻ｔ０およびｔ１における、強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤを示す。磁気モーメントベクトルＣは無磁気領域４２２の負の容易軸Ｅ−の方向にあり、磁気モーメントベクトルＤは無磁気領域４２２の正の容易軸Ｅ＋の方向にある。
【００５７】
図１０（ｂ）は、実質的に正のｙ軸方向にある桁磁場ＨＤ０を生じさせるＩＤ０が提供される、時刻ｔ２における磁気モーメントベクトルＣおよびＤを示す。桁磁場ＨＤ０を受けて、磁気モーメントベクトルＣおよびＤは時計回りに回転する。磁気モーメントベクトルＣは、負のｘ軸と正のｙ軸との間の方向にある。磁気モーメントベクトルＤは、正のｘ軸と無磁気領域４２２の正の容易軸Ｅ＋との間の方向にある。
【００５８】
図１０（ｃ）は、実質的に正のｘ軸の方向にあるワード磁場ＨＷを生じさせるＩＷが提供される、時刻ｔ３における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸に接近し、磁気モーメントベクトルＤは正のｘ軸を通過してよい。
【００５９】
図１０（ｄ）は、ＩＷがオフにされる場合の、時刻ｔ４における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤは反時計回りに回転し、図１０（ｂ）に示したのと同一の位置に戻る。
【００６０】
図１０（ｅ）は、ＩＤ０もオフにされる場合の、時刻ｔ５における磁気モーメントベクトルＣおよびＤを示す。磁気モーメントベクトルＣおよびＤはさらに反時計回りに回転し、図１０（ａ）に示したのと同一の位置に戻る。
【００６１】
したがって、図９に示すシーケンスＩＤ０およびＩＷの後、メモリユニット４０４１の強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤは依然として同一の場所にあり、メモリユニット４０４１の状態は変化していない。
【００６２】
本発明の実施形態では、強磁性層４２８の磁気モーメントベクトルＡおよび強磁性層４２６の磁気モーメントベクトルＢは、無磁気領域４２２内にバイアス磁場ＨＢＩＡＳとしてフリンジ（または浮遊）磁場を生成するために調整されてよく、そのためメモリユニット４０４にトグル書き込みするためには弱い磁場ＨＷおよびＨＤのみが必要とされる。図１１は、バイアス磁場ＨＢＩＡＳがない場合にメモリユニット４０４にトグル書き込みをするために必要な磁場ＨＷおよびＨＤ、ならびに無磁気領域４２２の正の容易軸Ｅ＋の方向にバイアス磁場ＨＢＩＡＳがある場合にメモリユニット４０４にトグル書き込みをするために必要な磁場Ｈ’ＷおよびＨ’Ｄを示す。メモリユニット４０４に書き込むために、より弱い磁場ＨＷおよびＨＤが必要とされる場合、より低いワード電流ＩＷおよびより低い桁電流ＩＤを適用してよい。したがって、バイアス磁場ＨＢＩＡＳは結果として消費電力の低減をもたらす。
【００６３】
本発明の第３の実施形態では、ＭＲＡＭデバイス４００のメモリユニット４０４がバイアス磁場にさらされる場合のＭＲＡＭデバイス４００の操作方法が提供される。ＭＲＡＭデバイス４００を読み出すためには、図５に示したのと同一の信号のシーケンスを適用してよい。しかしながら、ＭＲＡＭデバイス４００に書き込むためには、２つの双方向電流パルス、すなわち負の部分と正の部分を両方持つ電流パルスを持つ書き込み電流のシーケンスが、メモリセル４０２がバイアス磁場を受けている場合にメモリセル４０２へトグル書き込みするために適用される。例えば、図１２は、メモリセル４０２１のメモリユニット４０４１および４０４２が無磁気領域４２２の正の容易軸Ｅ＋の方向にあるバイアス磁場ＨＢＩＡＳを受けている場合に、メモリセル４０２１へデータを書き込むための書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上にある信号のシーケンスを示す。図１２に示すように、クロック信号ＣＬＫは時刻ｔ０に立ち上がる。時刻ｔ０と時刻ｔ１との間で、論理回路（図示せず）はメモリセル４０２１を読み出し、メモリセル４０２１内のデータをメモリセル４０２１に書き込まれるデータと比較し、メモリユニット４０４１および４０４２のうちの１つまたは両方をトグルすべきか否かを判定する。メモリユニット４０４１に書き込まれる１ビットのデータはメモリユニット４０４１に格納されている１ビットのデータと同一であり、メモリユニット４０４２に書き込まれる当該１ビットのデータはメモリユニット４０４２に格納されている１ビットのデータとは異なると想定される。したがって、メモリユニット４０４２はトグルされるが、メモリユニット４０４１はされない。
【００６４】
次いで、時刻ｔ２において、負のワード電流ＩＷ１が書き込みワード線ＷＷＬ０を通じて提供され、時刻ｔ３において、正の桁電流ＩＤ１が書き込みビット線ＷＢＬ１を通じて提供され、時刻ｔ４において、ＩＷ１がオフにされ、正のワード電流ＩＷ２が書き込みワード線ＷＷＬ０を通じて提供され、時刻ｔ５において、ＩＤ１がオフにされ、負の桁電流ＩＤ２が書き込みビット線ＷＢＬ１を通じて提供され、時刻ｔ６において、ＩＷ２がオフにされ、時刻ｔ７において、ＩＤ２もオフにされる。クロック信号ＣＬＫは、時刻ｔ８においてなくなる。ｔ０からｔ８の期間を通して、書き込みビット線ＷＢＬ０を通じて電流は提供されない。
【００６５】
図１３（ａ）〜１３（ｇ）は、図１２に示すＩＷ１、ＩＤ１、ＩＷ２、およびＩＤ２がメモリユニット４０４２にトグル書き込みをするプロセスを示す。図１３（ａ）〜１３（ｇ）の以下の説明における磁気モーメントベクトルＣおよびＤは、メモリユニット４０４２の磁気モーメントベクトルＣおよびＤを表すものである。
【００６６】
図１３（ａ）は、ワード電流も桁電流も提供されない場合の、時刻ｔ０およびｔ１における強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤを示す。ＨＢＩＡＳを受けて、磁気モーメントベクトルＣおよびＤは反時計回りに回転することができ、それぞれ負および正のｙ軸に接近または通過してよい。
【００６７】
図１３（ｂ）に示すように、時刻ｔ２において、実質的に負のｘ軸方向にある、すなわちＨＢＩＡＳに対し１３５°の角度にあるワード磁場ＨＷ１を生成する負のワード電流ＩＷ１が提供される。換言すれば、ＨＷ１はＨＢＩＡＳを部分的に補う。結果として、磁気モーメントベクトルＣおよびＤはそれぞれ容易軸Ｅ−およびＥ＋に接近する。
【００６８】
図１３（ｃ）は、実質的に正のｙ軸の方向にある桁磁場ＨＤ１を生じさせるＩＤ１が提供される、時刻ｔ３における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤは時計回りに回転する。磁気モーメントベクトルＣは負のｘ軸を通過してよく、磁気モーメントベクトルＤは正のｘ軸に接近する。
【００６９】
図１３（ｄ）は、実質的に正のｘ軸方向にあるワード磁場ＨＷ２を生じさせる、ＩＷ１がオフにされＩＷ２がオンにされる、時刻ｔ４における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸に接近し、磁気モーメントベクトルＤは正のｘ軸を通過してよい。
【００７０】
図１３（ｅ）は、負のｙ軸にある桁磁場ＨＤ２を生じさせる、ＩＤ１がオフにされＩＤ２がオンにされる、時刻ｔ５における磁気モーメントベクトルＣおよびＤを示す。磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸を通過してよく、磁気モーメントベクトルＤは負のｙ軸に接近する。
【００７１】
図１３（ｆ）は、ＩＷ２がオフにされる場合の、時刻ｔ６における磁気モーメントベクトルＣおよびＤを示す。磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。ここで磁気モーメントベクトルＣは正の容易軸Ｅ＋に接近し、磁気モーメントベクトルＤは負のｙ軸を通過してよく、負の容易軸Ｅ−に接近する。
【００７２】
図１３（ｇ）は、ＩＤ２がオフにされる、時刻ｔ７における磁気モーメントベクトルＣおよびＤを示す。時刻７の前は、磁気モーメントベクトルＣは正の容易軸Ｅ＋の方向により近く、磁気モーメントベクトルＤは負の容易軸Ｅ−の方向により近いため、磁気モーメントベクトルＣは正の容易軸Ｅ＋の方向に近い位置に落ち着き、磁気モーメントベクトルＤは負の容易軸Ｅ−の方向に近い位置に落ち着く。
【００７３】
したがって、図１２に示すワード電流および桁電流のシーケンスの後、強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤは位置をいれかわる。特に、強磁性層４３２の磁気モーメントベクトルＣは、負の容易軸Ｅ−に近い位置から正の容易軸Ｅ＋に近い位置へ回転している。したがって、メモリユニット４０４２が以前そこに格納された「０」のビットを有していた場合、図１２に示すワード電流および桁電流のシーケンスは、メモリユニット４０４２へ「１」のビットを書き込む。一方、メモリユニット４０４２が以前そこに格納された「１」のビットを有していた場合、図１２に示すワード電流および桁電流のシーケンスは、メモリユニット４０４２へ「０」のビットを書き込んでいる。
【００７４】
同様に、メモリユニット４０４１および４０４２の両方をトグルする必要がある場合、メモリユニット４０４１および４０４２に同時に書き込むために、メモリユニット４０４１および４０４２の両方の書き込みビット線ＷＢＬを通じて同時に桁電流が提供される。図１４は、メモリユニット４０４１および４０４２の両方にトグル書き込みをするための、書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上の信号のシーケンスを示す。メモリユニット４０４１および４０４２の両方にトグル書き込みをするプロセスは、当業者には今や明らかであるはずであり、したがって本明細書においては詳細に説明しない。
【００７５】
図１２において、桁電流ＩＤ１およびＩＤ２はメモリユニット４０４２のみに提供され、それはトグルされるものである。しかしながら、本発明の第３の実施形態によると、桁電流は、トグルされないメモリユニット４０４にも提供されてよい。図１５は、メモリユニット４０４２のみにトグル書き込みするための、書き込みワード線ＷＷＬ０、書き込みビット線ＷＢＬ０、および書き込みビット線ＷＢＬ１上の信号のシーケンスを示す。特に、時刻ｔ２において、負のワード電流ＩＷ１が書き込みワード線ＷＷＬ０を通じて提供される。時刻ｔ３において、正の桁電流ＩＤ０および正の桁電流ＩＤ１がそれぞれ書き込みビット線ＷＢＬ０およびＷＢＬ１を通じて提供される。時刻ｔ４において、ＩＷ１がオフにされ、正のワード電流ＩＷ２が書き込みワード線ＷＷＬ０を通じて提供される。時刻ｔ５において、ＩＤ１がオフにされ、負の桁電流ＩＤ２が書き込みビット線ＷＢＬ１を通じて提供される。時刻ｔ６において、ＩＷ２がオフにされる。時刻ｔ７において、ＩＤ０およびＩＤ２がいずれもオフにされる。クロック信号ＣＬＫは、時刻ｔ８においてなくなる。
【００７６】
図１３に示す信号のシーケンスと比較すると、図１５に示す信号のシーケンスを適用した場合、メモリユニット４０４２は同一の信号にさらされ、トグルされるであろう。しかしながら、メモリユニット４０４１は、異なる信号シーケンスにさらされ、トグルしないであろう。図１６（ａ）〜１６（ｅ）は、図１５に示す信号シーケンスを通じてメモリユニット４０４１の状態を示す。図１６（ａ）〜図１６（ｅ）の以下の説明における磁気モーメントベクトルＣおよびＤは、メモリユニット４０４１の磁気モーメントベクトルＣおよびＤを表すものである。
【００７７】
図１６（ａ）は、ワード電流も桁電流も提供されない場合の、時刻ｔ０およびｔ１における強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤを示す。ＨＢＩＡＳを受けて、磁気モーメントベクトルＣおよびＤは反時計回りに回転することができ、それぞれ負および正のｘ軸に接近または通過してよい。
【００７８】
図１６（ｂ）に示すように、時刻ｔ２において、実質的に負のｘ軸方向にある、すなわちＨＢＩＡＳに対し１３５°の角度にあるワード磁場ＨＷ１を生成する負のワード電流ＩＷ１が提供される。換言すれば、ＨＷ１はＨＢＩＡＳを部分的に補う。結果として、磁気モーメントベクトルＣおよびＤは時計回りに回転し、それぞれ容易軸Ｅ−およびＥ＋に接近または通過する。
【００７９】
図１６（ｃ）は、実質的に正のｙ軸の方向にある桁磁場ＨＤ０を生じさせるＩＤ０が提供される、時刻ｔ３における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤは時計回りに回転する。磁気モーメントベクトルＣは負のｘ軸を通過してよく、磁気モーメントベクトルＤは正のｘ軸に接近する。
【００８０】
図１６（ｄ）は、正のｘ軸方向にあるワード磁場ＨＷ２を生じさせる、ＩＷ１がオフにされＩＷ２がオンにされる場合の、時刻ｔ４における磁気モーメントベクトルＣおよびＤを示す。結果として、磁気モーメントベクトルＣおよびＤはさらに時計回りに回転する。磁気モーメントベクトルＣは正のｙ軸に接近し、磁気モーメントベクトルＤは正のｘ軸を通過してよい。
【００８１】
図１６（ｅ）は、ＩＷ２がオフにされる場合の、時刻ｔ６における磁気モーメントベクトルＣおよびＤを示す。磁気モーメントベクトルＣおよびＤは反時計回りに回転する。磁気モーメントベクトルＣは負のｘ軸の方へ回転して戻り、磁気モーメントベクトルＤは正のｘ軸の方へ回転して戻り、これを通過してよい。結果として、磁気モーメントベクトルＣは負の容易軸Ｅ−により近く、磁気モーメントベクトルＤは正の容易軸Ｅ＋により近い。
【００８２】
時刻ｔ７において、ＩＤ０はオフにされる。時刻７の前は、磁気モーメントベクトルＣは負の容易軸Ｅ−の方向により近く、磁気モーメントベクトルＤは正の容易軸Ｅ＋の方向により近いため、磁気モーメントベクトルＣおよびＤは、図１６（ａ）に示すように、それぞれの元の位置に戻る。
【００８３】
したがって、図１５に示すＩＷ１、ＩＤ０、およびＩＷ２のシーケンスの後、メモリユニット４０４１の強磁性層４３２の磁気モーメントベクトルＣおよび強磁性層４３４の磁気モーメントベクトルＤは同一の位置のままであり、メモリユニット４０４１は状態を変更していない。
【００８４】
本発明の実施形態では、１つを超えるメモリセル４０２を同時に選択することができる。例えば、１つの読み出しワード線ＲＷＬおよび複数の読み出しビット線ＲＢＬを起動することによって、１つを超えるメモリセル４０２を読み出すことができる。一方、１つの書き込みワード線ＷＷＬおよび複数の書き込みビット線ＷＢＬを起動することによって、１つを超えるメモリセル４０２に書き込むことができる。選択されたメモリセル４０２を読み出すためには、図５に示されるような適切な信号が、選択されたメモリセル４０２のすべてへ同時に適用される。選択されたメモリセル４０２に書き込むためには、図６、８、９、１２、１４、または１５に示すものなどの適切な信号が、選択されたメモリセル４０２のすべてへ同時に適用される。１クロックサイクル中に各メモリセル４０２から２ビットのデータを読み出す、またはそこへ書き込むことができるため、各クロックサイクル中にＭＲＡＭデバイス４００のメモリセル４０２から読み出される、またはそこに書き込まれるデータビット数は、同時に選択されたメモリセル４０２の数の２倍である。したがって、本発明の実施形態によるＭＲＡＭデバイス４００の操作方法は、ＭＲＡＭ４００の高読み出し帯域幅だけでなく高書き込み帯域幅も提供する。
【００８５】
本発明の実施形態では、ＭＲＡＭ４００は、高読み出しおよび書き込み帯域幅を、ＭＲＡＭ４００にアクセスする外部デバイスに利用可能にするための適切なインターフェイスも含む。
【００８６】
メモリデバイスは、多くのデータ線および制御信号線を含むデータバスを通じて外部デバイスと通信を行う。データバス内のデータ線の数は、メモリデバイスが同時に提供または受信できるデータビット数と等しく、これをワードサイズとも称する。従来のメモリデバイスの各メモリセルは１ビットのデータしか格納しないため、従来のメモリデバイスのワードサイズは同時に選択され得るセルの数に等しい。例えば、メモリセルが同時に選択された８つのメモリセルを有する場合、メモリデバイスは８ビットのデータを送信および受信するための８つのデータ線と平行に接続される。
【００８７】
しかしながら、上述したように、本発明の実施形態によるＭＲＡＭデバイス４００は、高読み出し帯域幅および高書き込み帯域幅を有する。一側面において、ＭＲＡＭデバイス４００は、ＭＲＡＭ４００がアクセスされている際、同時に選択されるメモリセル４０２の数の２倍に等しいデータ線の数を含むデータバスに接続可能である。例えば、８つのメモリセル４０２が同時に選択される場合、１６のデータ線を含むデータバスが、１６ビットのデータを同時に転送するためにＭＲＡＭデバイス４００に接続される。したがって、ＭＲＡＭデバイス４００のワードサイズは、同時に選択された８つのメモリセルを有する従来のＭＲＡＭデバイスの２倍である。
【００８８】
別の側面において、ＭＲＡＭデバイス４００は、ＭＲＡＭ４００がアクセスされている際、同時に選択されるメモリセル４０２の数と同数のデータ線の数を含むデータバスに接続可能である。例えば、８つのメモリセル４０２が同時に選択される場合、データバスは８線しか含まない。しかしながら、ＭＲＡＭデバイス４００は．データ線のそれぞれを通じてクロックサイクルあたり２ビットのデータを転送するためのＩ／Ｏ回路を含む。特に、Ｉ／Ｏ回路は入力部分および出力部分を有する。入力部分は、データ線の１つを通じて選択されたメモリセル４０２へ書き込まれる２ビットのデータを順次受信し、書き込み回路へ同時に転送するために２ビットを並列処理にし、その後、選択されたメモリセル４０２へ２ビットを同時に書き込む。出力部分は、センス増幅器４０８から平行な２ビットのデータを受信し、１クロックサイクル内にデータ線の１つをシリアル転送するため、２ビットをキューに入れる。例えば、片方のビットはクロックサイクルの前半に転送されてよく、他方のビットはクロックサイクルの後半に転送されてよい。したがって、ＭＲＡＭ４００のワードサイズは同時に選択された８つのメモリセルを有する従来のＭＲＡＭデバイスのそれと同一であるが、同一の期間内に各データ線を通じて転送されるビットの数、すなわち線あたりの転送速度は、２倍になる。
【００８９】
Ｉ／Ｏ回路は、適合する任意の論理回路を備えてよい。図１７は、本発明の実施形態による、データをキューに入れるための、ＭＲＡＭデバイス４００内のＩ／Ｏ回路の出力部分４５０の例を示す。出力部分４５０は、２つのシフトレジスタ４５２および４５４ならびにマルチプレクサ４５６を含む。シフトレジスタ４５２および４５４は、センス増幅器４０８からそれぞれデータ出力Ｄ０およびＤ１を受信し、クロック信号（ＣＬ）の立ち上がりエッジ上に同一のデータをそれぞれ出力する。特に、図１７を参照すると、シフトレジスタ４５２のＣＬ信号が「０」から「１」に立ち上がる際、シフトレジスタ４５２の出力Ｑ０はＤ０に設定される。一方、シフトレジスタ４５４のＣＬ信号が「０」から「１」に立ち上がる際、シフトレジスタ４５４の出力Ｑ１はＤ１に設定される。クロック信号ＣＬＫは、そのＣＬ信号としてシフトレジスタ４５２に提供される。インバータ４５８によって反転されたクロック信号ＣＬＫである逆信号ＣＬＫ（注：反転信号は通常上の線であるが、ここでは下の線で表現する。以下同じ。）は、そのＣＬ信号としてシフトレジスタ４５４に提供される。マルチプレクサ４５６は、Ｑ０およびＱ１を入力として受信し、選択（ＳＬ）信号に従ってＱ０およびＱ１のうち１つを出力する。例えば、ＳＬが「１」である場合、マルチプレクサ４５６の出力ＤＯＵＴはＱ０であり、ＳＬが「０」である場合、ＤＯＵＴとしてＱ１が出力される。クロック信号ＣＬＫは、そのＳＬ信号としてマルチプレクサ４５６に提供される。
【００９０】
図１８は、図１７に示すＩ／Ｏ回路の出力部分４５０により２ビットのデータをキューに入れるプロセスの２つの典型的なクロックサイクル、第１のサイクルおよび第２のサイクルを示す。第１のサイクルを例に挙げる。シフトレジスタ４５２は、第１のサイクルの開始時にクロック信号ＣＬＫが立ち上がる際、出力Ｑ０としてＤ０をシフトアウトする。したがって、第１のサイクル全体を通じて、Ｑ０はＤ０と同一である。シフトレジスタ４５４は、第１のサイクルの中心点で逆クロック信号ＣＬＫが立ち上がる際、出力Ｑ１としてＤ１をシフトアウトする。したがって、第１のサイクルの後半を通じて、Ｑ１はＤ１と同一である。マルチプレクサ４５６のＳＬ信号であるクロック信号ＣＬＫは、第１のサイクルの前半では「１」であり、第１のサイクルの後半では「０」であるため、Ｑ０は第１のサイクルの前半でＤＯＵＴとして出力され、Ｑ１は第１のサイクルの後半でＤＯＵＴとして出力される。したがって、２ビットのデータ、Ｄ０およびＤ１は、１つのクロックサイクル中に順次出力される。第２のサイクルおよびその後のクロックサイクルにおいて、同一のプロセスが繰り返される。
【００９１】
当業者であれば十分に理解するように、ＭＲＡＭ４００のＩ／Ｏ回路の出力部分は、１クロックサイクル中にシリアル転送される２ビットのデータの並列化を可能にするために、同様に構成されてよい。したがって、該当する構成は図面に示されておらず、本明細書においても説明されていない。
【００９２】
１クロックサイクルにおけるシリアル伝送のために２ビットのデータをキューに入れ、パラレル伝送のために１クロックサイクル中に受信した２ビットのデータを再配置することにより、本発明の実施形態によるＭＲＡＭデバイス４００のＩ／Ｏ回路は従来のＭＲＡＭデバイスの線あたりの転送速度の２倍である線あたりの転送速度を可能にする。
【００９３】
ワードサイズを増加させること、または線あたりの転送速度を増加させることのいずれかによって、本発明の実施形態によるＭＲＡＭデバイス４００の高読み出しおよび書き込み帯域幅を完全に利用することができる。
【００９４】
図４（Ａ）は、２つのメモリユニット４０４を含むＭＲＡＭデバイス４００の各メモリセル４０２を示す。しかしながら、本発明の実施形態によると、ＭＲＡＭデバイスの各メモリセルは２つを超えるメモリユニットを含むことができる。図１９は、本発明の第４の実施形態によるＭＲＡＭデバイス５００を示す。ＭＲＡＭデバイス５００は、メモリセル５０２のシーケンスを含み、そのうちの４つ、５０２１、５０２２、５０２３、５０２４を示す。各メモリセル５０２は、読み出しビット線ＲＢＬ、読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬ、および、３つの書き込みビット線ＷＢＬに対応する。図１９は、各メモリセル５０２が、トランジスタ５０６と対応する読み出しビット線ＲＢＬとの間で平行に接続された３つのメモリユニット、すなわちメモリユニット５０４１、５０４２、および５０４３を含み、ここでトランジスタ５０６のゲートは対応する読み出しワード線ＲＷＬに接続されていることを示す。各メモリユニット５０４は、３つの書き込みビット線ＷＢＬの１つに対応する。図１９に示すように、メモリセル５０２１および５０２２は第１の読み出しビット線ＲＢＬ０、第１の書き込みビット線ＷＢＬ０、第２の書き込みビット線ＷＢＬ１、および第３の書き込みビット線ＷＢＬ２に対応する。一方、メモリセル５０２３および５０２４は第２の読み出しビット線ＲＢＬ１、第４の書き込みビット線ＷＢＬ３、第５の書き込みビット線ＷＢＬ４、および第６の書き込みビット線ＷＢＬ５に対応する。一方、メモリセル５０２１および５０２３は第１の読み出しワード線ＲＷＬ０および第１の書き込みワード線ＷＷＬ０に対応する。一方、メモリセル５０２２および５０２４は第２の読み出しワード線ＲＷＬ１および第２の書き込みワード線ＷＷＬ１に対応する。センス増幅器５０８は、メモリセル５０２の選択された１つを通る電流を検出するため、選択トランジスタ５１０を通じて各読み出しビット線ＲＢＬに連結される。
【００９５】
本発明の第４の実施形態では、ＭＲＡＭデバイス５００の各メモリセル５０２内にあるメモリユニット５０４１、５０４２、および５０４３は、メモリセル５０２のそれぞれの抵抗が、対応するメモリセル５０２の異なる状態に対応して異なる値を有するように作製される。換言すれば、８つの並列抵抗、Ｒ１ｍａｘ／／Ｒ２ｍａｘ／／Ｒ３ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍａｘ／／Ｒ３ｍｉｎ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ／／Ｒ３ｍａｘ、Ｒ１ｍａｘ／／Ｒ２ｍｉｎ／／Ｒ３ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ／／Ｒ３ｍａｘ、Ｒ１ｍｉｎ／／Ｒ２ｍａｘ／／Ｒ３ｍｉｎ、Ｒ１ｍｉｎ／／Ｒ２ｍｉｎ／／Ｒ３ｍａｘ、Ｒ１ｍｉｎ／／Ｒ２ｍｉｎ／／Ｒ３ｍｉｎがすべて異なる値を有し、Ｒ１ｍａｘは高い抵抗のメモリユニット５０４１であり、Ｒ１ｍｉｎは低い抵抗のメモリユニット５０４１であり、Ｒ２ｍａｘは高い抵抗のメモリユニット５０４２であり、Ｒ２ｍｉｎは低い抵抗のメモリユニット５０４２であり、Ｒ３ｍａｘは高い抵抗のメモリユニット５０４３であり、Ｒ３ｍｉｎは低い抵抗の５０４３である。したがって、各メモリセル５０２に３ビットのデータを格納し、同時に読み出すことができる。特に、センス増幅器５０８は、選択されたメモリセル５０２を通じて検出された電流を、８つの並列抵抗間の基準抵抗値に対応する７つの中間基準電流値Ｒｅｆ１〜Ｒｅｆ７と比較し、８つの並列抵抗のうち選択されたメモリセル５０２の抵抗に最も近い１つを見つける。対応する並列抵抗が見つかると、選択されたメモリセル５０２のメモリユニット５０４の状態が測定され、３ビットのデータＤ０、Ｄ１およびＤ２が同時に出力される。
【００９６】
選択されたメモリセル５０２へ書き込むため、論理回路（図示せず）がまず選択されたメモリセル５０２のメモリユニット５０４に格納されているデータを読み出し、それをメモリユニット５０４に書き込まれるデータと比較する。メモリユニット５０４がそこに書き込まれるデータと同一の１ビットのデータをそこに格納していた場合、書き込み操作は実行されない。そうでない場合、メモリユニットの状態は変更または「トグル」される。選択されたメモリセル５０２の１つを超えるメモリユニット５０４をトグルする必要がある場合、書き込み電流は、トグルされるメモリユニットに対応して、対応する書き込みワード線および書き込みビット線へ同時に提供されることができる。
【００９７】
選択されたメモリセル５０２の読み出しおよび書き込みのプロセスは当業者には今や明らかであるはずであり、本明細書においては詳細に説明しない。
【００９８】
ＭＲＡＭデバイス５００は、ＭＲＡＭ５００がアクセスされている際、同時に選択されるメモリセル５０２の数の３倍のデータ線の数を含むデータバスに接続可能であってよい。例えば、８つのメモリセル５０２が同時に選択される場合、２４のデータ線を含むデータバスが、２４ビットのデータを平行して受信および送信するためにＭＲＡＭデバイス５００に接続されてよい。したがって、ＭＲＡＭデバイス５００のワードサイズは、同時に選択された８つのメモリセルを有する従来のＭＲＡＭデバイスのそれの３倍である。
【００９９】
あるいは、ＭＲＡＭデバイス５００は、ＭＲＡＭ５００がアクセスされている際、同時に選択されるメモリセル５０２の数に等しいデータ線の数を含むデータバスに接続可能であってよい。例えば、８つのメモリセル５０２が同時に選択される場合、データバスは８つのデータ線しか含まない。しかしながら、ＭＲＡＭデバイス５００は、データ線のそれぞれを通じてクロックサイクルあたり３ビットのデータを転送するためのＩ／Ｏ回路をさらに含む。例えば、Ｉ／Ｏ回路は、選択されたメモリセル５０２から読み出した３ビットのデータをキューに入れるための出力部分を有することができ、そのため第１のビットはクロックサイクルの第１四半期中に転送され、第２のビットはクロックサイクルの第２四半期中に転送され、第３のビットはクロックサイクルの第３四半期中に転送される。Ｉ／Ｏ回路は、選択されたメモリセル５０２のメモリユニット５０４へ同時に書き込みするために３ビットが書き込み回路へ平行に転送されるよう、選択されたメモリセル５０２に書き込まれる３ビットのデータを並列処理にするための入力部分も含んでよい。したがって、ＭＲＡＭ５００のワードサイズは変化しないが、線あたりのデータ転送速度は３倍になる。
【０１００】
本発明の第４の実施形態によるＩ／Ｏ回路は、その目的に適合する任意の論理回路を備えてよい。例えば、図２０は、本発明の第４の実施形態による、ＭＲＡＭデバイス５００のＩ／Ｏ回路の出力部分５５０の例を示す。図２０に示すように、出力部分５５０は、３つのシフトレジスタ５５２、５５４および５５６ならびにマルチプレクサ５５８を含む。シフトレジスタ５５２、５５４および５５６は、センス増幅器５０８からそれぞれデータ出力Ｄ０、Ｄ１およびＤ２を受信し、クロック信号（ＣＬ）の立ち上がりエッジ上にＱ０、Ｑ１およびＱ２と同一のデータをそれぞれ出力する。シフトレジスタ５５２、５５４および５５６のためにクロック信号を生成するため、２つの外部クロック信号、ＣＬＫ１およびＣＬＫ２が提供され、ここでＣＬＫ２の周波数はＣＬＫ１の周波数の２倍である。特に、シフトレジスタ５５２のクロック信号はＡＮＤ（ＣＬＫ１，ＣＬＫ２）であり、シフトレジスタ５５４のクロック信号はＡＮＤ（ＣＬＫ１，ＣＬＫ２）であり、シフトレジスタ５５６のクロック信号はＡＮＤ（ＣＬＫ１，ＣＬＫ２）であり、ここでＣＬＫ１およびＣＬＫ２はそれぞれインバータ５６０および５６２によって反転されたＣＬＫ１およびＣＬＫ２である。したがって、ＡＮＤ（ＣＬＫ１，ＣＬＫ２）が立ち上がる際、シフトレジスタ５５２はＱ０としてＤ０をシフトアウトする。一方、ＡＮＤ（ＣＬＫ１，ＣＬＫ２）が立ち上がる際、シフトレジスタ５５４はＱ１としてＤ１をシフトアウトする。一方、ＡＮＤ（ＣＬＫ１，ＣＬＫ２）が立ち上がる際、シフトレジスタ５５６はＱ２としてＤ２をシフトアウトする。
【０１０１】
マルチプレクサ５５８は、Ｑ０、Ｑ１、およびＱ２を入力として受信し、２つの選択信号ＳＬ１およびＳＬ２に従ってＱ０、Ｑ１、およびＱ２のうち１つを出力する。特に、ＳＬ１およびＳＬ２がいずれも「１」である場合、ＤＯＵＴとしてＱ０が出力され；ＳＬ１が「１」かつＳＬ２が「０」である場合、ＤＯＵＴとしてＱ１が出力され；ＳＬ１が「０」かつＳＬ２が「１」である場合、ＤＯＵＴとしてＱ２が出力される。ＳＬ１およびＳＬ２がいずれも「０」である場合、マルチプレクサ５５８は出力ＤＯＵＴが浮動しているように設定することができる。
【０１０２】
図２１は、出力部分５５０によりＤ０、Ｄ１、Ｄ２をキューに入れるためのプロセスの２つのクロックサイクル、第１のサイクルおよび第２のサイクルを示す。３ビットのデータをキューに入れるプロセスは当業者には今や理解されるはずであり、したがって本明細書においては詳細に説明しない。
【０１０３】
ＭＲＡＭ５００のＩ／Ｏ回路の入力部分は同様に構成されてよく、図面に示されても、本明細書において説明されてもいない。
【０１０４】
したがって、本発明の第４の実施形態では、その各メモリセル内に３つのメモリユニットを持つＭＲＡＭデバイスは、３倍のワードサイズまたは３倍の線あたりのデータ転送速度のいずれかを用いて、クロックサイクルあたり、同時に選択され得るメモリセルの数の３倍のデータビット数を転送することができる。
【０１０５】
同様に、本発明の実施形態では、ＭＲＡＭデバイスは、その帯域幅を増加させるため、その各メモリセル内に４つ以上のメモリユニットを有することができ、ワードサイズを増加させた、または線あたりのデータ転送速度を増加させたデータバスを通じて外部デバイスと通信を行うことができる。
【０１０６】
本発明の実施形態についての上記の説明では、便宜上、ワード電流または桁電流は、モーメントベクトルＣおよびＤがある一定の方向に回転する方式で提供されると仮定した。しかしながら、モーメントベクトルＣおよびＤは、時計回りおよび反時計回りのいずれの方向にも回転できることを理解すべきである。例えば、図６に示す信号のシーケンスとは対照的に、かつ本発明の第２の実施形態では、メモリセル４０２１のメモリユニット４０４２にトグル書き込みをするために、時刻ｔ２と時刻ｔ４の間で書き込みワード線ＷＷＬ０を通じて正のワード電流ＩＷが提供されることができ、時刻ｔ３と時刻ｔ５の間で書き込みビット線ＷＢＬ１を通じて正の桁電流ＩＤが提供されることができる。結果として、モーメントベクトルＣおよびＤは、図７（ａ）〜７（ｅ）に示す時計回りの回転とは対照的に、反時計回りに回転するであろう。別の例として、図１２に示す信号のシーケンスとは対照的に、かつ本発明の第３の実施形態では、メモリセル４０２１のメモリユニット４０４２に書き込むために、時刻ｔ２と時刻ｔ４の間で負の桁電流が提供されることができ、時刻ｔ４と時刻ｔ６の間で正の桁電流が提供されることができ、時刻ｔ３と時刻ｔ５の間で正のワード電流が提供されることができ、時刻ｔ５と時刻ｔ７の間で負のワード電流が提供されることができる。結果として、モーメントベクトルＣおよびＤは、図１３（ａ）〜１３（ｇ）に示す時計回りの回転とは対照的に、反時計回りに回転するであろう。
【０１０７】
上記の説明では、容易軸Ｅ＋およびＥ−はｘ軸およびｙ軸に対し約４５°の角度であると仮定した。しかしながら、容易軸はｘ軸およびｙ軸に対し特定の角度である必要はなく、むしろｘ軸またはｙ軸に対しいかなる角度であってもよいことを理解すべきである。メモリユニット４０４または５０４に書き込む方法は、それに応じて修正され得る。例えば、本発明の第２の実施形態では、無磁気領域の容易軸が読み出しワード線および桁線に対しランダムな角度である場合、メモリユニット４０４に書き込むために２つの順次電流パルスが提供される場合があり、ここで２つのパルスのそれぞれは、ワード電流または桁電流単独よりもむしろ、ワード電流および桁電流両方の組み合わせである。別の例として、本発明の第３の実施形態では、無磁気領域の容易軸が読み出しワード線および桁線に対しランダムな角度である場合、メモリユニットに書き込むために４つの順次電流パルスが提供される場合があり、ここで４つのパルスのそれぞれはワード電流および桁電流両方の組み合わせである。
【０１０８】
当業者には、本発明の範囲または精神を逸脱することなく、開示したプロセスにおいて様々な修正および変形が行われ得ることが明らかであろう。本明細書において開示した発明の明細事項および実践の考察より、当業者には本発明のその他の実施形態が明らかとなるであろう。明細事項および例は典型的なものとしてのみ見なされることを意図されており、本発明の真の範囲および精神は以下の特許請求の範囲によって示される。
【図面の簡単な説明】
【０１０９】
【図１】従来のＭＲＡＭデバイスのメモリセル。
【図２】従来の高密度ＭＲＡＭデバイス。
【図３】（Ａ）は図２の高密度ＭＲＡＭデバイスのメモリセルを読み出すための信号のシーケンスを示し、（Ｂ）は図２の高密度ＭＲＡＭデバイスのメモリセルに書き込むための信号のシーケンスを示す。
【図４】（Ａ）は本発明の第１の実施形態によるＭＲＡＭデバイス、（Ｂ）は（Ａ）のＭＲＡＭデバイスのメモリユニットの断面図、（Ｃ）は（Ａ）のＭＲＡＭデバイスのメモリユニットにおける磁気モーメントを示す平面図。
【図５】図４（Ａ）のＭＲＡＭデバイスのメモリセルを読み出すための信号のシーケンスを示す。
【図６】本発明の第２の実施形態による、図４（Ａ）のＭＲＡＭＡデバイスのメモリセルに書き込むための信号のシーケンスを示す。
【図７】図６に示す信号のシーケンスが、図４（Ａ）のＭＲＡＭデバイスのメモリユニットに書き込むプロセスを示す。
【図８】図４（Ａ）のＭＲＡＭデバイスのメモリセルの複数のメモリユニットに書き込むための信号のシーケンスを示す。
【図９】図４（Ａ）のＭＲＡＭデバイスのメモリユニットに書き込むための信号のシーケンスを示す。
【図１０】図９に示す信号のシーケンスにさらされるメモリユニットの状態を示す。
【図１１】図４（Ａ）のＭＲＡＭデバイスのメモリユニットに書き込むための磁場におけるバイアス磁場の効果を示す。
【図１２】本発明の第３の実施形態による、ＭＲＡＭデバイスがバイアス磁場を受けている場合に、図４（Ａ）のＭＲＡＭデバイスのメモリセルに書き込むための信号のシーケンスを示す。
【図１３】図１２に示す信号のシーケンスが、図４（Ａ）のＭＲＡＭデバイスのメモリユニットに書き込むプロセスを示す。
【図１４】図４（Ａ）に示すＭＲＡＭデバイスの複数のメモリユニットに書き込むための信号のシーケンスを示す。
【図１５】本発明の第３の実施形態による、図４（Ａ）に示すＭＲＡＭデバイスのメモリユニットに書き込むための信号のシーケンスを示す。
【図１６】図１５に示す信号のシーケンスにさらされるメモリユニットの状態を示す。
【図１７】図４（Ａ）のＭＲＡＭデバイスの典型的なＩ／Ｏ回路の一部を示す。
【図１８】図１７に示すＩ／Ｏ回路の一部によって実行されるプロセルの典型的な２つのクロックサイクルを示す。
【図１９】本発明の第４の実施形態によるＭＲＡＭデバイス。
【図２０】図１９に示すＭＲＡＭデバイスの典型的なＩ／Ｏ回路の一部を示す。
【図２１】図２０に示すＩ／Ｏ回路の一部によって実行されるプロセスの典型的な２つのクロックサイクルを示す。
【符号の説明】
【０１１０】
２００，４００，５００    デバイス
２０２，４０２，５０２    メモリセル
２０４，４０６，５０６    トランジスタ
４０４，５０４    メモリユニット
４０８，５０８    センス増幅器
４１０，５１０    選択トランジスタ
４２０    磁気領域
４２２    無磁気領域
４２４    トンネル障壁
４２６，４２８，４３２，４３４    強磁性層
４３０，４３６    反強磁性連結スペーサ層
４３８    反強磁性ピン止め層
４４０    バッファ層
４４２    底面電極
４４４，４４８    誘電体層
４４６    上部電極
４５０    出力部分
４５２，４５４，５５２，５５４，５５６    シフトレジスタ
４５６，５５８    マルチプレクサ
４５８    インバータ
５５０    出力部分
５６０    インバータ
Ａ，Ｂ，Ｃ，Ｄ    磁気モーメントベクトル
ＢＬ    ビット線
ＣＬＫ    クロック信号
ＣＬＫ    逆クロック信号
ＣＬＫ    逆信号
Ｄ    データ
Ｅ    容易軸
Ｈ    磁場
ＨＢＩＡＳ    バイアス磁場
ＨＤ    桁磁場
ＨＷ    ワード磁場
ＩＤ    桁電流
ＩＷ    ワード電流
Ｑ    出力
Ｒ    基準抵抗値
ＲＢＬ    ビット線
Ｒｅｆ    中間基準電流
ＲＷＬ    ワード線
ＳＡＦ    多層
ＳＬ１    選択信号
ＷＢＬ    ビット線
ＷＷＬ    ワード線
【図１】
0004616242.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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