(57)【特許請求の範囲】
【請求項１】
トランジスタと強誘電体キャパシタとからなるメモリ素子を提供する第１ステップと、
前記メモリ素子にウェーハレベルテスト（ｗａｆｅｒ  ｌｅｖｅｌ  ｆｕｎｃｔｉｏｎ
ｔｅｓｔ）を実施する第２ステップと、
前記メモリ素子を強誘電体物質のキュリー温度（Ｃｕｒｉｅ  ｔｅｍｐｅｒａｔｕｒｅ）以上でアニールする第３ステップと、
モールディング化合物（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を硬化させるためのＰＭＣ（Ｐｏｓｔ  Ｍｏｌｄ  Ｃｕｒｉｎｇ）パッケージング（ｐａｃｋａｇｉｎｇ）工程を実施する第４ステップと、を含み、
前記第３ステップが、パス／フェイル如何のインキ表示の乾燥と同時にキュリー温度以上で実施されることを特徴とするＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子の製造方法。
【請求項２】
前記強誘電体キャパシタのキャパシタ薄膜フィルムは、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅ）からなることを特徴とする請求項１に記載のＦｅＲＡＭ素子の製造方法。
【請求項３】
前記強誘電体キャパシタのキャパシタ薄膜フィルムが、ＳＢＴからなる時、前記第３ステップは、２５０℃から４００℃間の温度で実施されることを特徴とする請求項１に記載のＦｅＲＡＭ素子の製造方法。
【請求項４】
前記強誘電体キャパシタのキャパシタ薄膜フィルムは、ＰＺＴ（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ）からなることを特徴とする請求項１に記載のＦｅＲＡＭ素子の製造方法。
【請求項５】
前記強誘電体キャパシタのキャパシタ薄膜フィルムが、ＰＺＴからなる時、前記第３ステップは、３５０℃から５００℃間の温度で実施されることを特徴とする請求項１に記載のＦｅＲＡＭ素子の製造方法。
【請求項６】
前記第３ステップは、不活性ガス雰囲気で急速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、または炉中熱処理（ｔｈｅｒｍａｌ  ａｎｎｅａｌ  ｉｎ  ｆｕｒｎａｃｅ）のような方法で実施されることを特徴とする請求項１に記載のＦｅＲＡＭ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体装置製造方法に関し、特に、パッケージング工程前にアニール工程を適用することによって、パッケージング工程における素子の損傷を防止するための強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造方法に関する。
【０００２】
【従来の技術】
最近薄膜蒸着技術の発展に伴なって強誘電体薄膜を利用した不揮発性メモリセルに対する研究が多く進められている。この不揮発性メモリセルは、高速の修正可能なメモリセルとして、強誘電体の残留分極（ｒｅｓｉｄｕａｌ  ｐｏｌａｒｉｚａｔｉｏｎ）特性を利用する。
【０００３】
したがって、ＦｅＲＡＭは、低電圧高速実行が行え、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように待機時間の間に情報損失を防止するために、定期的なリフレッシュ（ｒｅｆｒｅｓｈ）が要求されないため、メモリ素子としての使用が増加してきており、従来のシリコン酸化膜やシリコン窒化膜の代わりにＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅ）とＰＺＴ（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ）のような強誘電特性を持つ薄膜キャパシタを用いている。
【０００４】
強誘電体は、常温で誘電定数が数百から数千に達し、二つの安定した残留分極状態を有しているため、これを薄膜化して不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ素子への応用が実現されている。強誘電体薄膜を不揮発性メモリ素子に使用する場合、印加する電界の方向に分極の方向を調節して情報データを貯蔵し、たとえ電界を除去したとしても、残存する残留分極の方向により情報データ、例えば“１”や“０”を貯蔵することができる原理を利用するものである。
【０００５】
しかし、上記した種々の長所にもかかわらず、ＦｅＲＡＭをメモリ素子に使用することには、いくつかの信頼性の問題がある。一般に、強誘電体メモリ素子の信頼性問題は、２つの側面から見ることができるが、その一つは、データの読み出しと書き込みが繰り返される時、どの程度の回数までデータを保持できるかという疲労（Ｆａｔｉｇｕｅ）の問題であり、他の一つは、どれ程長くデータを保持できるかという貯蔵（Ｒｅｔｅｎｔｉｏｎ）の問題である。
【０００６】
ここで、第１番目の問題点である疲労問題による素子の劣化現象は、強誘電体メモリ素子の誘電物質としてＰＺＴを使用する場合には、電極物質を白金（Ｐｔ）の代りに酸化イリジウム（ＩｒＯ２）、酸化ルテニウム（ＲｕＯ２）のような金属酸化物電極を使用して改善する方法が提示されており、強誘電体メモリ素子の誘電物質としてＳＢＴを使用する場合には、他の強誘電体物質に比べて電極物質を他の物質に置き換えなくて一般的な白金を使用しても疲労問題に対して優れた特性を有するものと知られている。したがって、現在までに、疲労問題に関連した信頼性問題は、相当な水準まで改善されていると見ることができる。すなわち、最小１０１０〜１０１３サイクル（ｃｙｃｌｅ）程度までは、素子の信頼度に影響を与えない水準に達している。
【０００７】
しかし、第２番目の問題点である貯蔵問題は、高温でその劣化速度が加速しているのが実情である。すなわち、高温で長時間放置する場合に、そのデータは、常温でよりはるかに速い速度で劣化が進行する。これによって、強誘電体メモリ素子を製造した後、後続工程、すなわちパッケージング工程時、長時間の熱工程に晒される場合、予想しなかった劣化が発生してパッケージ収率を低減させる原因として作用することとなる。実際、パッケージング工程では、強誘電体メモリ素子の信頼度に影響を与えうる工程が含まれている。例えば、プラスチックパッケージの場合においては、モールディング化合物（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を硬化させる工程（Ｐｏｓｔ  Ｍｏｌｄ  Ｃｕｒｉｎｇ：ＰＭＣ）がこれに該当する。ＰＭＣ工程は、１５０〜１７５℃で５時間または６時間程度で実行されるが、このような温度範囲と時間は、強誘電体メモリ素子の貯蔵問題に対して大きな影響を及ぼす。
【０００８】
一般的に、強誘電体メモリ素子の工程が完了した後、ウェーハレベルの動作をテストして、パス／フェイル（ｐａｓｓ／ｆａｉｌ）を分けることとなるが、このテスト完了後、単位メモリセルは、０または１のデータの中、いずれか一つの状態を保持することとなる。このように、強誘電体が任意のある一つの状態に分極化された状態は、強誘電体内部の分域（ｄｏｍａｉｎ）が一定の方向に整列されて内部電界を形成した状態を意味する。したがって、分域が一定の方向に整列した状態でパッケージング工程を経る場合、ＰＭＣ工程のような高温で長時間の工程によって強誘電体内部の欠陥（ｍｏｂｉｌｅ  ｄｅｆｅｃｔ）が内部電界により移動するによって、界面での電荷分布を変化させることとなる。このような電荷分布の変化は、しきい電圧のシフト（増加または減少）を招き、結局このような変化は、残留分極値の減少をもたらして、結局、素子の不良を招くこととなる。
【０００９】
言い換えれば、強誘電体メモリ素子のウェーハレベルの動作テスト後に、メモリセルがデータを保持したままパッケージング工程を実行する場合、ウェーハレベルの動作テスト後よりパッケージング工程後のパス率（ｐａｓｓ  ｒａｔｅ）が低下し、初期状態の値が劣化された状態で製品が出荷されることとなる。結局、強誘電体メモリ素子をテストした直後にパッケージング工程を実行すれば、最終製品の信頼度が大きく落ちることとなる問題点が生じている。
【００１０】
【発明が解決しようとする課題】
そこで、本発明は上記従来のＦｅＲＡＭ素子の製造方法における問題点に鑑みてなされたものであって、パッケージング工程時、強誘電体しきい電圧のシフトによる劣化を防止することのできる強誘電体メモリ素子製造方法を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明によるＦｅＲＡＭ素子の製造方法は、トランジスタと強誘電体キャパシタとからなるメモリ素子を提供する第１ステップと、メモリ素子にウェーハレベルテスト（ｗａｆｅｒ  ｌｅｖｅｌ  ｆｕｎｃｔｉｏｎ  ｔｅｓｔ）を実施する第２ステップと、メモリ素子を強誘電体物質のキュリー温度（Ｃｕｒｉｅ  ｔｅｍｐｅｒａｔｕｒｅ）以上でアニールする第３ステップと、モールディング化合物（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を硬化させるためのＰＭＣ（Ｐｏｓｔ  Ｍｏｌｄ  Ｃｕｒｉｎｇ）パッケージング（ｐａｃｋａｇｉｎｇ）工程を実施する第４ステップと、を含み、
前記第３ステップが、パス／フェイル如何のインキ表示の乾燥と同時にキュリー温度以上で実施されることを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明にかかるＦｅＲＡＭ素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１３】
図１は、本発明にかかるＦｅＲＡＭ素子の製造工程図である。まず、所定の工程が完了したウェーハは、ウェーハレベル機能テストを介して不良の如何を判断し、このテスト以後、不良チップは捨てられるか、ウェーハ上で修復されることとなる。
【００１４】
次いで、強誘電体キャパシタ薄膜フィルムの強誘電性を除去するために、キュリー温度（Ｔｃ）以上でアニール工程を実施する。アニール工程は、急速熱処理または炉中熱処理のような方法を使用して不活性ガス雰囲気で実施される。もし、温度がＴｃ以上に上昇なれば、強誘電体薄膜フィルムは、その強誘電性を喪失し、常誘電性（ｐａｒａｅｌｅｃｔｒｉｃｉｔｙ）に変化することとなる。反対に、もし、温度がＴｃより低くなれば、強誘電体は、強誘電性を再び回復することとなる。
【００１５】
これをさらに具体的に説明すれば、強誘電体は、一般的に常温で正方晶系（ｔｅｔｒａｇｏｎａｌ  ｃｒｙｓｔａｌ）構造であり、このような正方晶系構造により分極特性を示すこととなる。しかし、強誘電体がある特定温度以上になれば、相転移が発生して正方晶系から立方晶系（ｃｕｂｉｃ  ｃｒｙｓｔａｌ）へと構造が変化し、分極特性を喪失することとなるが、このように、強誘電体の相転移を起こし得る温度をキュリー温度という。強誘電体メモリ素子に用いられる物質のキュリー温度は、物質の組成に応じて差はあるものの、通常２５０〜５００℃の範囲を有する。例えば、強誘電体物質がＰＺＴ系列の場合には、３５０〜５００℃程度であり、ＳＢＴ系列である場合には、２５０〜４００℃の範囲を有する。
【００１６】
一方、キュリー温度以下に再び下げると、強誘電体は、立方晶系構造から正方晶系構造に相転移を起こしながら変化し、再び分極特性を示すこととなるが、この状態の時、強誘電体が以前に経験した履歴が消えた初期状態となる。初期状態では、強誘電体内部の全ての分域（ｄｏｍａｉｎ）がある一つの方向に整列されていなくて、無秩序な分布状態を有することとなる。
【００１７】
次いで、モールディング化合物（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を硬化させるためのＰＭＣ（Ｐｏｓｔ  Ｍｏｌｄ  Ｃｕｒｉｎｇ）パッケージング工程を実施し、引続きパッケージング工程を終了した素子に対しては、パッケージレベルテスト（ｐａｃｋａｇｅ  ｌｅｖｅｌ  ｆｕｎｃｔｉｏｎ  ｔｅｓｔ）を実施して電気的な作動状態が正常であるかを確認する。パッケージレベルテストは、テスト信号を、テスト回路の入出力パッドと内部的に連結されているパッケージの入力ピンを介して素子に印加して実施する。このような過程後、メモリ装置の製造工程が完成される。
【００１８】
図２乃至図３を参照すれば、二つのヒステリシス（ｈｙｓｔｅｒｉｓｉｓ）曲線が示されており、これは、各々のメモリセルの負のポーリング（ｐｏｌｌｉｎｇ）状態と正のポーリング状態を示す。
【００１９】
まず、図２を参照すると、ウェーハレベル動作テストを終了した後、ＦｅＲＡＭ素子の強誘電特性は、初期状態１０では負のポーリング状態であるが、キュリー温度アニールなしのパッケージング工程を経た時、その時加えられるＰＭＣ工程によってヒステリシス曲線が右に移動した熱処理時２０として、ＦｅＲＡＭ素子のＰ−Ｖ特性が変化することが分かる。すなわち、このような、ヒステリシス曲線の移動は、強誘電体メモリ素子のスイッチング電荷（ｓｗｉｃｈｉｎｇ  ｃｈａｒｇｅ）及びしきい電圧の変化を招いて素子の信頼度を低下させ、最終的には、素子の不良を誘発することとなる。これに比べて、図面符号３０に表示されたヒステリシス曲線は、パッケージング工程前にキュリー温度での熱処理を実施した場合を示したもので、パッケージング工程前後でヒステリシスループが変化していないことが分かる。
【００２０】
図３を参照すると、図２と同様に、ウェーハレベル動作テストを終了したＦｅＲＡＭ素子の強誘電特性が正のポーリング状態である初期状態４０で、キュリー温度アニールなしのパッケージング工程を経た時、その時加えられるＰＭＣ工程によってヒステリシス曲線が左に移動した熱処理時５０として、ＦｅＲＡＭ素子のＰ−Ｖ特性が変化することが分かる。これに比べて、図面符号６０に表示されたヒステリシス曲線は、パッケージング工程前にキュリー温度での熱処理を実施した場合を示したもので、図２と同様にパッケージング工程前後でヒステリシスループが変化していないことが分かる。
【００２１】
このように、本発明は、ウェーハ上での強誘電体メモリ素子工程を終了し、ウェーハレベルでテストを実施した後、強誘電体物質のキュリー温度による熱処理を実施することにより強誘電体物質の状態を正方晶系構造から分極特性を喪失することとなる立方晶系構造に相転移をさせた後、再び分極特性を示すキュリー温度以下の温度に下げて強誘電体物質をテスト以前の状態に初期化させることによって、強誘電体メモリ素子の貯蔵問題による素子劣化現象は抑制することができる。なお、本発明は、キュリー温度の熱処理のためにパッケージング工程前に追加の熱処理工程ステップで実施されたが、別途の工程ステップ追加なしに強誘電体メモリ素子のテスト後、パス／フェイル如何のインキ表示を乾燥するための工程の温度をキュリー温度に設定して工程を実行することもできる。
【００２２】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２３】
【発明の効果】
上述したように、本発明は、パッケージング工程前に強誘電体物質のキュリー温度以上のアニール工程を適用することによって、パッケージング工程時の強誘電体メモリ素子劣化を防止する効果があって、これによって強誘電体メモリ素子の信頼度及び収率を改善する効果がある。
【図面の簡単な説明】
【図１】本発明の実施例によるＦｅＲＡＭの製造方法の製造工程図である。
【図２】メモリセルの負のポーリング状態での、キュリー温度アニール前と後のヒステリシス曲線の変化を比較するためのグラフである。
【図３】メモリセルの正のポーリング状態での、キュリー温度アニール前と後のヒステリシス曲線の変化を比較するためのグラフである。
【符号の説明】
１０、４０        初期状態
２０、５０        熱処理なしにパッケージング工程を実施した場合
３０、６０        熱処理後にパッケージング工程を実施した場合
【図１】
0004753402.tif 000002
【図２】
0004753402.tif 000003
【図３】
0004753402.tif 000004