(57)【特許請求の範囲】
【請求項１】
相補のデータ線対をそれぞれ有し、基準電圧にプリチャージされた前記データ線のいずれか一つにデータを出力する一対のデータ出力部と、
相補の接続配線対と、
前記接続配線対に接続され、前記接続配線対の電圧差を増幅する差動アンプと、
前記接続配線を前記データ線にそれぞれ接続するアンプスイッチと、
前記アンプスイッチの動作をそれぞれ制御するアンプスイッチ制御信号を出力するスイッチ制御部とを備え、
前記スイッチ制御部は、前記データ出力部の一方が前記データ線対の一方にデータを出力するときに、前記アンプスイッチ制御信号により、データを出力するデータ出力部のデータ線対に接続された一対のアンプスイッチをオンするとともに、前記データ出力部の一方がデータを出力してから前記差動アンプが増幅動作を開始するまでの間、データを出力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線に接続されたアンプスイッチをオンすることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記スイッチ制御部は、前記差動アンプが増幅動作を開始する前に、データを出力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線に接続されたアンプスイッチをオフすることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記データ線対のデータ線を互いに接続するイコライズスイッチを備え、
前記スイッチ制御部は、前記イコライズスイッチの動作をそれぞれ制御するイコライズスイッチ制御信号を出力するとともに、前記イコライズスイッチ制御信号により、データを出力するデータ出力部のデータ線対に接続されたイコライズスイッチをオフし、このデータ出力部がデータを出力してから前記差動アンプが増幅動作を開始するまでの間、データを出力しないデータ出力部のデータ線対に接続されたイコライズスイッチをオンすることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記スイッチ制御部は、前記アンプスイッチ制御信号の生成タイミングを変更するためのタイミング変更回路を備えていることを特徴とする半導体集積回路。
【請求項５】
相補のデータ線対を有し、基準電圧にプリチャージされた前記データ線のいずれか一つにデータを出力するデータ出力部と、
前記データ線対に接続され、前記データ線対の電圧差を増幅する差動アンプと、
前記各データ線と前記基準電圧が供給される基準電圧線との間に直列に配置された容量スイッチおよび負荷として使用可能なプリチャージ容量と、
前記容量スイッチの動作をそれぞれ制御するスイッチ制御信号を出力するスイッチ制御部とを備え、
前記スイッチ制御部は、前記データ出力部が前記データ線対の一方にデータを出力するときに、スイッチ制御信号により、データが出力されるデータ線に対応するオンしている容量スイッチをオフし、前記データ出力部がデータを出力してから前記差動アンプが増幅動作を開始するまでの間データが出力されないデータ線に対応するオンしている容量スイッチを、前記差動アンプが増幅動作を開始する前にオフすることを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記各データ出力部は、複数のメモリセルを有するメモリセルアレイであり、
前記各データ線対は、前記メモリセルにそれぞれ接続された相補のビット線対であることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記各メモリセルは、データを保持するメモリセル容量と転送トランジスタとを備え、
前記容量スイッチおよび前記プリチャージ容量は、前記メモリセルの転送トランジスタおよびメモリセル容量を用いて形成されていることを特徴とする半導体集積回路。
【請求項８】
相補のデータ線対を有し、基準電圧にプリチャージされた前記データ線のいずれか一つにデータを出力するデータ出力部と、
前記データ線対に接続され、前記データ線対の電圧差を増幅する差動アンプと、
前記各データ線と前記基準電圧が供給される基準電圧線との間に直列に配置された容量スイッチおよび負荷として使用可能なプリチャージ容量と、
前記各データ線と前記基準電圧が供給される基準電圧線との間に配置されたプリチャージスイッチと、
前記容量スイッチおよび前記プリチャージスイッチの動作をそれぞれ制御するスイッチ制御信号を出力するスイッチ制御部とを備え、
前記スイッチ制御部は、前記データ出力部が前記データ線対の一方にデータを出力するときに、前記スイッチ制御信号により、データが出力されるデータ線に対応するオンしている容量スイッチおよびプリチャージスイッチをオフし、前記データ出力部がデータを出力してから前記差動アンプが増幅動作を開始するまでの間に、データが出力されないデータ線に対応するオンしている容量スイッチをオフした後、データが出力されないデータ線に対応するオンしているプリチャージスイッチをオフすることを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、
前記スイッチ制御部は、データが出力されるデータ線に対応するオンしている容量スイッチおよびプリチャージスイッチを、前記データ出力部がデータを出力する前にオフすることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ線対の電圧差を増幅する差動アンプを有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、ＤＲＡＭ等の半導体メモリでは、メモリセルから読み出されるデータは、ビット線対の一方に伝達される。このとき、ビット線対の他方は、基準電圧にプリチャージされている。そして、ビット線対の電圧差をセンスアンプにより増幅し、増幅された信号を取り出すことで、データが読み出される。
特開２０００−３６１９４号公報および特開昭６３−４２０９５号公報には、センスアンプが動作する直前まで基準側のビット線をプリチャージする回路が記載されている。具体的には、ビット線は、互いに独立に動作するスイッチトランジスタにより基準電圧線に接続されている。これにより、読み出し動作時に基準側のビット線の電圧がビット線間のカップリング容量により変化することが防止される。すなわち、ビット線対の電圧差が小さくなることが防止される。
【特許文献１】特開２０００−３６１９４号公報
【特許文献２】特開昭６３−４２０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、素子構造の微細化により、メモリセルの面積は小さくなり、ビット線の間隔は狭くなる傾向にある。これに伴い、ビット線間のカップリング容量は、大きくなる傾向にある。また、ビット線の間隔が狭くなると、メモリセルアレイに配置されるプリチャージトランジスタのサイズを大きくすることが困難になる。これは、プリチャージトランジスタの駆動力を大きくすることを妨げる。さらに、トランジスタとビット線・基準電圧線との間には、コンタクト抵抗等の抵抗成分や拡散容量等の容量成分が存在する。以上より、読み出しデータが一方のビット線に伝達されたときに、カップリング容量の作用を打ち消して他方のビット線をプリチャージ電圧と一致させることは、微細化によりますます困難になりつつある。【０００４】
また、チップサイズを削減するために、センスアンプの両側にメモリセルアレイを配置し、これらメモリセルアレイによりセンスアンプを共有する半導体メモリが提案されている。しかしながら、この種の半導体メモリにおいて、ビット線間のカップリング容量の影響を低減する技術は提案されていない。
本発明の目的は、データの読み出しマージンがカップリング容量により低下することを防止することにある。
【課題を解決するための手段】
【０００５】
本発明の第１の形態では、相補のデータ線対をそれぞれ有する一対のデータ出力部のいずれか一方がデータを出力する。この際、データ出力部は、基準電圧にプリチャージされたデータ線のいずれか一つにデータを出力する。アンプスイッチは、データ線を接続配線にそれぞれ接続する。スイッチ制御部は、アンプスイッチの動作をそれぞれ制御するアンプスイッチ制御信号を出力する。具体的には、スイッチ制御部は、データ出力部の一方がデータ線対の一方にデータを出力するときに、アンプスイッチ制御信号により、データを出力するデータ出力部のデータ線対に接続された一対のアンプスイッチをオンする。これにより、データが出力されるデータ線対は、接続配線対に接続される。【０００６】
また、スイッチ制御部は、データ出力部の一方がデータを出力してから差動アンプが増幅動作を開始するまでの間、データを出力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線に接続されたアンプスイッチをオンする。これにより、データが伝達されない接続配線およびデータ線は、データを出力しないデータ出力部のプリチャージされたデータ線に接続され、負荷量が増加する。したがって、データが伝達されないデータ線および接続配線の電圧が、データ出力時のカップリング容量の影響で変化することを防止できる。この結果、差動アンプが増幅動作を開始するときに、データ線対および接続配線対の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがデータ線対および接続配線対カップリング容量により低下することを防止できる。差動アンプにより十分な増幅動作が可能なため、例えば、データの出力要求から増幅されたデータを外部に出力するまでの時間であるアクセス時間を短縮できる。【０００７】
例えば、各データ出力部は、複数のメモリセルを有するメモリセルアレイである。各データ線対は、メモリセルにそれぞれ接続された相補のビット線対である。このように、本発明は、差動アンプが一対のメモリセルアレイに共有される半導体メモリにも適用できる。
本発明の第１の形態の好ましい例では、スイッチ制御部は、差動アンプが増幅動作を開始する前に、データを出力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線に接続されたアンプスイッチをオフする。データが出力されない接続配線は、増幅動作前にフローティングに設定される。このため、差動アンプにより、接続配線対の電圧差を確実に差動増幅できる。【０００８】
例えば、プリチャージスイッチが、各データ線と基準電圧が供給される基準電圧線との間に配置されている。そして、スイッチ制御部は、プリチャージスイッチ制御信号により、データ出力部の一方がデータを出力してから差動アンプが増幅動作を開始するまでの間、データを出力しないデータ出力部のデータ線対に接続されたプリチャージスイッチをオンをする。これにより、データが伝達されないデータ線および接続配線の電圧を、増幅動作の直前まで基準電圧にプリチャージしておくことができる。この結果、データが伝達されないデータ線および接続配線の電圧が、データ出力時のカップリング容量の影響で変化することを確実に防止できる。【０００９】
本発明の第１の形態の好ましい例では、イコライズスイッチは、データ線対のデータ線を互いに接続する。スイッチ制御部は、イコライズスイッチの動作をそれぞれ制御するイコライズスイッチ制御信号を出力する。また、スイッチ制御部は、イコライズスイッチ制御信号により、データを出力するデータ出力部のデータ線対に接続されたイコライズスイッチをオフし、このデータ出力部がデータを出力してから差動アンプが増幅動作を開始するまでの間、データを出力しないデータ出力部のデータ線対に接続されたイコライズスイッチをオンする。【００１０】
データが伝達されない接続配線は、データを出力しないデータ出力部の両方のデータ線に接続される。したがって、データが伝達されない接続配線の負荷量を、大幅に増加できる。この結果、データが伝達されないデータ線および接続配線の電圧が、データ出力時のカップリング容量の影響で変化することを確実に防止できる。
本発明の第２の形態では、相補のデータ線対を有するデータ出力部は、基準電圧にプリチャージされたデータ線のいずれか一つにデータを出力する。容量スイッチと、負荷として使用可能なプリチャージ容量とは、各データ線と基準電圧が供給される基準電圧線との間に直列に配置されている。スイッチ制御部は、容量スイッチの動作をそれぞれ制御するスイッチ制御信号を出力する。具体的には、スイッチ制御部は、データ出力部がデータ線対の一方にデータを出力するときに、スイッチ制御信号により、データが出力されるデータ線に対応するオンしている容量スイッチをオフする。これにより、データが出力されるデータ線の負荷量が減少するため、データ線に出力されるデータに応答して変化するデータ線の電圧変化量を大きくできる。【００１１】
また、スイッチ制御回路は、データ出力部がデータを出力してから差動アンプが増幅動作を開始するまでの間、データが出力されないデータ線に対応する容量スイッチをオンする。これにより、データ出力部がデータ線対の一方にデータを出力するときに、データが出力されないデータ線は、プリチャージ容量に接続され、データ線の負荷量は増加している。このため、データが出力されないデータ線の電圧が、データ出力時のカップリング容量の影響で変化することを防止できる。この結果、差動アンプが増幅動作を開始するときに、データ線対の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがデータ線対のカップリング容量により低下することを防止できる。【００１２】
本発明の第２の形態の好ましい例では、スイッチ制御部は、データが出力されないデータ線に対応するオンしている容量スイッチを、差動アンプが増幅動作を開始する前にオフする。これにより、データが出力されないデータ線は、増幅動作前に負荷量が減少する。このため、差動アンプにより、接続配線対の電圧差を確実に差動増幅できる。
本発明の第２の形態の好ましい例では、データ出力部は、複数のメモリセルを有するメモリセルアレイである。データ線対は、メモリセルにそれぞれ接続された相補のビット線対である。本発明は、差動アンプが一対のメモリセルアレイに共有される半導体メモリにも適用できる。【００１３】
本発明の第２の形態の好ましい例では、各メモリセルは、データを保持するメモリセル容量と転送トランジスタとを有している。容量スイッチおよびプリチャージ容量は、メモリセルの転送トランジスタおよびメモリセル容量を用いて形成されている。容量スイッチおよびプリチャージ容量を、メモリセルを利用して形成することで、半導体集積回路のレイアウト設計を容易にできる。換言すれば、既に設計されたメモリセルアレイのレイアウトデータを流用できるため、設計効率を向上できる。【００１４】
例えば、半導体集積回路は、冗長制御回路を有している。冗長制御回路は、負荷として使用されないプリチャージ容量と、このプリチャージ容量に接続された容量スイッチで構成されるメモリセルを、不良を救済するための冗長メモリセルとして使用する。これにより、不良の救済効率を向上でき、半導体集積回路の歩留を向上できる。
本発明の第３の形態では、相補のデータ線対を有するデータ出力部は、基準電圧にプリチャージされたデータ線のいずれか一つにデータを出力する。容量スイッチと負荷として使用可能なプリチャージ容量とは、各データ線と基準電圧が供給される基準電圧線との間に直列に配置されている。プリチャージスイッチは、各データ線と基準電圧が供給される基準電圧線との間にそれぞれ配置されている。スイッチ制御部は、容量スイッチおよびプリチャージスイッチの動作をそれぞれ制御するスイッチ制御信号を出力する。差動アンプは、データ線対に接続され、データ線対の電圧差を増幅する。【００１５】
具体的には、スイッチ制御部は、データ出力部がデータ線対の一方にデータを出力するときに、スイッチ制御信号により、データが出力されるデータ線に対応するオンしている容量スイッチおよびプリチャージスイッチをオフする。また、スイッチ制御部は、データ出力部がデータを出力してから差動アンプが増幅動作を開始するまでの間に、データが出力されないデータ線に対応するオンしている容量スイッチをオフした後、データが出力されないデータ線に対応するオンしているプリチャージスイッチをオフする。データが出力されないデータ線にプリチャージ容量が接続されている間、データ線の負荷量が増加する。このため、データが出力されないデータ線の電圧が、データ出力時のデータ線のカップリング容量の影響で変化することを防止できる。【００１６】
データが出力されないデータ線とプリチャージ容量との接続が解除された後、データ線の負荷量は減少する。このため、データが出力されないデータ線の電圧が、データ出力時のカップリング容量の影響で変化した場合にも、オンしているプリチャージスイッチを介して、データ線を短時間で基準電圧にプリチャージできる。この結果、差動アンプが増幅動作を開始するときに、データ線対の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがデータ線のカップリング容量により低下することを防止できる。【００１７】
本発明の第３の形態の好ましい例では、スイッチ制御部は、データが出力されるデータ線に対応するオンしている容量スイッチおよびプリチャージスイッチを、データ出力部がデータを出力する前にオフする。これにより、データが出力されるデータ線は、フローティング状態になり、かつその負荷量が減少するため、データ線に出力されるデータに応答して変化するデータ線の電圧変化量を大きくできる。【００１８】
本発明の第１−第３の形態の好ましい例では、スイッチ制御部は、スイッチ制御信号の生成タイミングを変更するためのタイミング変更回路を有している。タイミング変更回路により、スイッチ制御信号のタイミングと、データ線のカップリングノイズの影響との関係を評価できる。評価結果を製造工程あるいは設計工程にフィードバックすることにより、データの読み出しマージンが大きい半導体集積回路を構成できる。【００１９】
本発明の第２および第３の形態の好ましい例では、例えば、複数の容量スイッチが、各データ線毎に形成される。スイッチ選択回路は、負荷として使用するプリチャージ容量の数を設定する。データ線に接続されるプリチャージ容量の数を変えることで、データが出力されるとき、およびデータが差動増幅されるときのデータ線の電圧変化を最適に調整できる。この結果、データの読み出しマージンを向上できる。
【発明の効果】
【００２０】
差動アンプが増幅動作を開始するときに、データ線対の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがカップリング容量により低下することを防止できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した半導体集積回路のデータの出力動作を示すタイミング図である。
【図３】本発明の第２の実施形態を示すブロック図である。
【図４】図３に示した半導体集積回路のデータの出力動作を示すタイミング図である。
【図５】本発明の第３の実施形態におけるデータの出力動作を示すタイミング図である。
【図６】図５の期間Ｐ１におけるデータ線対の電圧変化を示す波形図である。
【図７】本発明の第４の実施形態を示すブロック図である。
【図８】図７に示したメモリコア部の概要を示すブロック図である。
【図９】図８に示した境界領域の詳細を示す回路図である。
【図１０】第４の実施形態のＦＣＲＡＭの読み出し動作を示すタイミング図である。
【図１１】第４の実施形態の試験コマンドシーケンスを示す説明図である。
【図１２】図７に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図１３】第４の実施形態のＦＣＲＡＭが搭載されるマルチチップパッケージを示すブロック図である。
【図１４】本発明の第５の実施形態を示すブロック図である。
【図１５】図１４に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図１６】第５の実施形態のＦＣＲＡＭが埋め込まれたシリコンオンチップを示すブロック図である。
【図１７】本発明の第６の実施形態を示すブロック図である。
【図１８】本発明の第７の実施形態を示すブロック図である。
【図１９】本発明の第８の実施形態を示すブロック図である。
【図２０】図１９に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図２１】図２０に示した遅延回路の詳細を示す回路図である。
【図２２】第９の実施形態におけるモードレジスタおよびタイミング変更回路を示すブロック図である。
【図２３】図２２に示した遅延回路の詳細を示す回路図である。
【図２４】本発明の第１０の実施形態を示すブロック図である。
【図２５】図２４に示した基板電圧生成回路の詳細を示すブロック図である。
【図２６】図２４に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図２７】本発明の第１１の実施形態を示すブロック図である。
【図２８】図２７に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図２９】本発明の第１２の実施形態を示すブロック図である。
【図３０】図２９に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図３１】本発明の第１３の実施形態を示すブロック図である。
【図３２】図３１に示したメモリコアの要部を示す回路図である。
【図３３】第１３の実施形態のＦＣＲＡＭの読み出し動作を示すタイミング図である。
【図３４】第１３の実施形態の試験コマンドシーケンスを示す説明図である。
【図３５】図３１に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す回路図である。
【図３６】本発明の第１４の実施形態を示すブロック図である。
【図３７】図３６に示したメモリコアの要部を示す回路図である。
【図３８】第１４の実施形態の試験コマンドシーケンスを示す説明図である。
【図３９】本発明の第１５の実施形態を示すブロック図である。
【図４０】図３９に示したメモリコアの要部を示す回路図である。
【図４１】第１５の実施形態のＦＣＲＡＭの読み出し動作を示すタイミング図である。
【図４２】本発明の第１６の実施形態を示すブロック図である。
【図４３】図４２に示したメモリコアの要部を示す回路図である。
【図４４】本発明の第１４の実施形態におけるメモリコアの要部を示すブロック図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸（図７等）は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に"／"の付いている信号は、負論理を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。【００２３】
図１は、本発明の第１の実施形態を示している。半導体集積回路は、相補のデータ線対ＤＬ１／ＤＬ２、ＤＲ１／ＤＲ２をそれぞれ有する一対のデータ出力部２Ｌ、２Ｒ、接続配線対ＣＷ１、ＣＷ２に接続された差動アンプ４およびスイッチ制御部６Ａを有している。データ線ＤＬ１−２、ＤＲ１−２は、アンプスイッチＡＳＬ１、ＡＳＬ２、ＡＳＲ１、ＡＳＲ２を介して接続配線対ＣＷ１−２に接続されている。すなわち、差動アンプ４は、データ出力部２Ｌ、２Ｒに共有されている。【００２４】
また、データ線ＤＬ１−２、ＤＲ１−２は、プリチャージスイッチＰＳＬ１、ＰＳＬ２、ＰＳＲ１、ＰＳＲ２を介して基準電圧線ＶＲＥＦにそれぞれ接続されている。データ線対ＤＬ１−２は、イコライズスイッチＥＳＬ１を介して互いに接続される。データ線対ＤＲ１−２は、イコライズスイッチＥＳＲ１を介して互いに接続される。各スイッチＡＳＬ１−２、ＡＳＲ１−２、ＰＳＬ１−２、ＰＳＲ１−２、ＥＳＬ１、ＥＳＲ１は、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ、あるいはｎＭＯＳトランジスタとｐＭＯＳトランジスタを組み合わせたＣＭＯＳ伝達ゲートで構成されている。【００２５】
データ出力部２Ｌ、２Ｒは、その一方が動作し、データをデータ線対ＤＲ１−２の一方（またはＤＬ１−２の一方）に出力する。スイッチ制御部６Ａは、アンプスイッチＡＳＬ１−２、ＡＳＲ１−２の動作をそれぞれ制御するアンプスイッチ制御信号、プリチャージスイッチＰＳＬ１−２、ＰＳＲ１−２の動作をそれぞれ制御するプリチャージスイッチ制御信号、イコライズスイッチＥＳＬ１、ＥＳＲ２の動作をそれぞれ制御するイコライズスイッチ制御信号を、制御信号線にそれぞれ出力する。各制御信号線は、各スイッチＡＳＬ１−２、ＡＳＲ１−２、ＰＳＬ１−２、ＰＳＲ１−２、ＥＳＬ１、ＥＳＲ１のトランジスタのゲートに接続されている。【００２６】
例えば、データ出力部２Ｒのデータ線ＤＲ１からデータが出力されるとき、スイッチ制御部６Ａは、アンプスイッチＡＳＲ１−２をオンする。これにより、データ線ＤＲ１−２は、接続配線対ＣＷ１−２を介して差動アンプ４に接続される。差動アンプ４は、データが出力されるデータ線ＤＲ１と、基準電圧にプリチャージされた対応するデータ線ＤＲ２の電圧差を増幅し、増幅したデータを出力する。【００２７】
半導体集積回路が半導体メモリの場合、データ線ＤＬ１−２、データ出力部２Ｌ、２Ｒおよび差動アンプ４は、相補のビット線対、メモリセルアレイおよびセンスアンプに対応する。あるいは、これら要素は、センスアンプで増幅されたデータを外部に向けて転送するための相補のデータバス線、センスアンプで増幅されたデータをデータバス線に出力するためのデータバススイッチ、およびデータバス線上のデータの信号量を増幅するリードアンプに対応する。図１の構成は、ロジックＬＳＩにも適用可能である。【００２８】
図２は、図１に示した半導体集積回路のデータの出力動作を示している。この例では、データ出力部２Ｒのデータ線ＤＲ１からデータが出力される。図中の”ＯＮ”は、スイッチのオンを示し、”ＯＦＦ”は、スイッチのオフを示している。データの出力動作が開始される前、全てのスイッチＡＳＬ１−２、ＡＳＲ１−２、ＰＳＬ１−２、ＰＳＲ１−２、ＥＳＲ１、ＥＳＬ１はオンしている。このため、データ線ＤＬ１−２、ＤＲ１−２および接続配線対ＣＷ１−２は、基準電圧ＶＲＥＦにプリチャージされている。【００２９】
スイッチ制御部６Ａは、データ出力部２Ｒがデータ線ＤＲ１にデータを出力する前に、データが出力されるデータ線対ＤＲ１−２に対応するスイッチＰＳＲ１−２、ＥＳＲ１をオフする（図２（ａ））。また、スイッチ制御部６Ａは、データ出力部２Ｒがデータ線ＤＲ１にデータを出力する前に、データが出力されないデータ出力部２Ｌにおいて、データが出力されるデータ線ＤＲ１に対応するデータ線ＤＬ１に接続されたスイッチＡＳＬ１をオフする（図２（ｂ））。これにより、データ線ＤＲ１の負荷量が減少するため、データ線ＤＲ１に出力されるデータに応答して変化するデータ線ＤＲ１の電圧変化量を大きくできる。データを出力しないデータ出力部２Ｌのデータ線ＤＬ１−２に対応するスイッチＰＳＬ１−２は、データ出力部２Ｒからのデータの出力動作中にオンし続ける（図２（ｃ））。このため、データ線ＤＬ１−２には、出力動作中に常に基準電圧ＶＲＥＦが供給される。また、スイッチＥＳＬ１、ＡＳＬ２のオンにより、接続配線ＣＷ２およびデータ線ＤＲ２は、データ線ＤＬ２だけでなく、データ線ＤＬ１に接続される。接続配線ＣＷ２およびデータ線ＤＲ２の負荷量は、データの出力時に増加している。このため、接続配線ＣＷ２およびデータ線ＤＲ２の電圧が、データ出力時のカップリング容量の影響で変化することを確実に防止できる。【００３０】
スイッチＡＳＲ１−２は、データが出力されるデータ線対ＤＲ１−２の電圧差を差動アンプ４で増幅するために、出力動作中にオンし続ける（図２（ｄ））。データがデータ線ＤＲ１に出力されたときに、データが出力されないデータ線ＤＲ２に対応するデータ出力部２Ｌ側のスイッチＡＳＬ２はオンしている。このため、データ線ＤＲ２は、スイッチＡＳＲ２、ＡＳＬ２、ＰＳＬ２を介して基準電圧線ＶＲＥＦに接続されている。さらに、データ線ＤＲ２は、スイッチＡＳＲ２、ＡＳＬ２、ＥＳＬ１、ＰＳＬ１を介して基準電圧線ＶＲＥＦに接続されている。これにより、データ線対の一方のデータ線ＤＲ１にデータが出力されて電圧が変化したときに、データ線対の他方のデータ線ＤＲ２の電圧が、カップリング容量の影響で変化することを確実に防止できる（図２（ｅ））。すなわち、差動アンプ４が動作を開始するときにデータ線対ＤＲ１−２の電圧差が小さくなることを防止できる。【００３１】
スイッチ制御部６Ａは、差動アンプ４が増幅動作を開始する直前に、データが出力されないデータ線ＤＲ２に対応するデータ出力部２Ｌ側のスイッチＡＳＬ２をオフする（図２（ｆ））。これにより、データ線ＤＲ２および接続配線ＣＷ２は、増幅動作前に基準電圧線ＶＲＥＦに非接続され、フローティング状態になる。このため、この後動作する差動アンプ４により、接続配線対ＣＷ１、ＣＷ２およびデータ線ＤＲ１、ＤＲ２の電圧差を確実に差動増幅できる。また、上述したように、データ線対ＤＲ１−２の電圧差が小さくなることが防止されるため、差動アンプ４は、データ出力部２Ｒから出力されるデータを確実に増幅できる。スイッチ制御部６Ａは、差動アンプ４の増幅動作が完了した後、スイッチＡＳＬ１−２、ＰＳＲ１−２、ＥＳＲ１をオンする（図２（ｇ））。これにより、データ線対ＤＲ１−２および接続配線対ＣＷ１−２は、基準電圧線ＶＲＥＦに接続され、基準電圧ＶＲＥＦにプリチャージされる。そして、データの出力動作が完了する。【００３２】
なお、図１に示したデータ線対ＤＬ１−２、ＤＲ１−２をイコライズするイコライズスイッチＥＳＬ１、ＥＳＬ２は、形成しなくてもよい。しかし、イコライズスイッチＥＳＬ１−２を形成することで、図２で説明したように、データが出力されないデータ線ＤＲ２をデータ線ＤＬ２だけでなくデータ線ＤＬ１を介して基準電圧線ＶＲＥＦに接続できる。このため、データが出力されてから差動アンプ４が動作を開始するまでの間、データ線ＤＲ２の電圧が、データ線ＤＲ１の電圧変化の影響を受けて変化することを確実に防止できる。【００３３】
また、図１では、スイッチＰＳＬ１−２、ＥＳＬ１およびスイッチＰＳＲ１−２、ＥＳＲ１に独立に制御信号線を配線している。しかし、スイッチＰＳＬ１−２、ＥＳＬ１に共通の制御信号線を配線し、スイッチＰＳＲ１−２、ＥＳＲ１に共通の制御信号線を配線してもよい。
以上、第１の実施形態では、データが伝達されないデータ線ＤＲ２および接続配線ＣＷ２を、データが出力された後から差動アンプ４が増幅動作を開始する直前まで基準電圧線ＶＲＥＦに接続することで、データ線ＤＲ２および接続配線ＣＷ２の電圧が、データ出力時のデータ線対ＤＲ１−２および接続配線対ＣＷ１−２のカップリング容量の影響で変化することを防止できる。この結果、差動アンプ４が増幅動作を開始するときに、データ線対ＤＲ１−２および接続線対ＣＷ１−２の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがカップリング容量により低下することを防止できる。差動アンプ４が増幅動作を開始する直前に、スイッチ制御信号ＡＳＬ２をオフすることで、データ線ＤＲ２および接続配線ＣＷ２を増幅動作前にフローティングに設定できる。このため、差動アンプ４により、接続配線対ＣＷ１−２の電圧差を確実に差動増幅できる。【００３４】
図３は、本発明の第２の実施形態を示している。第１の実施形態と同じ要素には同じ符号を付し、詳細な説明を省略する。半導体集積回路は、相補のデータ線対Ｄ１、Ｄ２を有するデータ出力部２、データ線対Ｄ１、Ｄ２に接続された差動アンプ４およびスイッチ制御部６Ｂを有している。この実施形態は、差動アンプ４が共有されていない点、およびデータ線Ｄ１、Ｄ２がプリチャージ容量Ｃ１、Ｃ２を介して接地線ＶＳＳに接続されている点で第１の実施形態と相違する。【００３５】
データ線Ｄ１−２は、プリチャージスイッチＰＳ１、ＰＳ２を介して基準電圧線ＶＲＥＦにそれぞれ接続される。データ線対Ｄ１−２は、イコライズスイッチＥＳ１を介して互いに接続される。さらに、データ線Ｄ１−２は、容量スイッチＣＳ１−２およびプリチャージ容量Ｃ１−２を介して接地線ＶＳＳに接続される。各スイッチＰＳ１−２、ＥＳ１、ＣＳ１−２の回路構成は、第１の実施形態のスイッチＰＳＲ１−２等と同じである。【００３６】
データ出力部２は、データをデータ線対Ｄ１−２の一方に出力する。スイッチ制御部６Ｂは、プリチャージスイッチＰＳ１−２の動作をそれぞれ制御するプリチャージスイッチ制御信号、イコライズスイッチＥＳ１の動作を制御するイコライズスイッチ制御信号、および容量スイッチＣＳ１−２の動作を制御する容量スイッチ制御信号を出力する。
図４は、図３に示した半導体集積回路のデータの出力動作を示している。この例では、データ出力部２は、データ線Ｄ１にデータを出力する。データの出力動作が開始される前、全てのスイッチＰＳ１−２、ＥＳ１、ＣＳ１−２はオンしている。このため、データ線Ｄ１−２は、基準電圧ＶＲＥＦにプリチャージされている。プリチャージ容量Ｃ１−２は、データ線Ｄ１−２にそれぞれ接続されている。このため、データ線Ｄ１−２の負荷容量は、プリチャージ容量Ｃ１−２により増加する。【００３７】
スイッチ制御部６Ｂは、データ線Ｄ１にデータが出力される直前にスイッチＰＳ１−２、ＥＳ１をオフする（図４（ａ））。また、スイッチ制御部６Ｂは、データ線Ｄ１にデータが出力される直前にスイッチＣＳ１をオフする（図４（ｂ））。データ線Ｄ１は、スイッチＣＳ１のオフによりプリチャージ容量Ｃ１から切り離される。これにより、データ線Ｄ１の負荷容量値が減るため、データの出力によるデータ線Ｄ１の電圧の変化量を大きくできる。【００３８】
データがデータ線Ｄ１に出力されたときに、データが出力されないデータ線Ｄ２は、データ線Ｄ２に接続されたプリチャージ容量Ｃ２により負荷容量値が増加している。これにより、データ線対の一方のデータ線Ｄ１にデータが出力されて電圧が変化したときに、データ線対の他方のデータ線Ｄ２の電圧が、カップリング容量の影響で変化することが抑えられる（図４（ｃ））。すなわち、データ線対Ｄ１−２の電圧差が小さくなることが防止される。【００３９】
スイッチ制御部６Ｂは、差動アンプ４が増幅動作を開始する直前にスイッチＣＳ２をオフする（図４（ｄ））。このため、プリチャージ容量Ｃ２は、データが出力されないデータ線Ｄ２から切り離される。データ線Ｄ２の負荷容量値が減ることで、差動アンプ４によるデータ線対ＤＲ１−２の電圧差の増幅速度が低下することが防止される。換言すれば、差動アンプ４は、データ出力部２から出力されるデータを確実に増幅できる。スイッチ制御部６Ｂは、差動アンプ４の増幅動作が完了した後、スイッチＰＳ１−２、ＥＳ１、ＣＳ１−２をオンする（図４（ｅ））。これにより、データ線対Ｄ１−２は、基準電圧線ＶＲＥＦに接続され、基準電圧ＶＲＥＦにプリチャージされる。【００４０】
なお、第１の実施形態と同様に、イコライズスイッチＥＳ１は形成しなくてもよい。また、スイッチＰＳ１−２、ＥＳ１に共通の制御信号線を配線してもよい。スイッチＰＳ１−２、ＥＳ１に独立の制御信号線をそれぞれ配線する場合には、データが出力されないデータ線（例えば、Ｄ２）に接続されたプリチャージスイッチ（例えば、ＰＳ２）を、差動アンプ４が動作を開始する直前にオフすることができる。この場合、データが出力されてから差動アンプ４が動作を開始するまでの間、データが出力されないデータ線を基準電圧線ＶＲＥＦに接続できる。したがって、この期間において、データ線Ｄ１の電圧変化によるデータ線Ｄ２の電圧の変化量を最小限にできる。【００４１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データが出力される前にデータ線Ｄ１の負荷量を減少させることで、データの出力に応じて変化するデータ線Ｄ１の電圧変化量を大きくできる。差動アンプ４が増幅動作を開始する直前まで、データが出力されないデータ線Ｄ２の負荷量を増加させておくことで、データ線Ｄ２の電圧が、データ出力時のデータ線対Ｄ１−２のカップリング容量の影響で変化することを防止できる。この結果、データの読み出しマージンがカップリング容量により低下することを防止できる。【００４２】
図５は、本発明の第３の実施形態におけるデータの出力動作を示している。第１および第２の実施形態と同じ要素には同じ符号を付し、詳細な説明を省略する。この実施形態では、データが出力されないデータ線（この例では、Ｄ２）に接続されたスイッチＰＳ２、ＣＳ２の動作が、第２の実施形態に比べて相違している。このため、スイッチ制御部が第２の実施形態と相違する。半導体集積回路のその他の構成は、第２の実施形態（図３）と同じである。【００４３】
スイッチ制御部は、データが出力された後、スイッチＰＳ２がオフされる前にスイッチＣＳ２をオフする（図５（ａ））。スイッチＰＳ２は、差動アンプ４が動作を開始する直前にオフされる（図５（ｂ））。データが出力されてから差動アンプ４が動作を開始するまでの期間Ｐ１において、データ線Ｄ２の負荷容量値は、スイッチＣＳ２がオンしている間増加する。また、期間Ｐ１では、データが出力されないデータ線Ｄ２は、スイッチＰＳ２のオンにより基準電圧線ＶＲＥＦに接続される。このため、データ線Ｄ１の電圧変化によるデータ線Ｄ２の電圧の変化量を最小限にできる。【００４４】
また、期間Ｐ１において、スイッチＣＳ２のオフにより、プリチャージ容量Ｃ２とデータ線Ｄ２との接続が解除される。データ線Ｄ２の負荷容量値が減るため、データ線Ｄ１の電圧変化の影響を受けて変化したデータ線Ｄ２の電圧を、迅速に基準電圧ＶＲＥＦに戻すことができる。
図６は、図５の期間Ｐ１におけるデータ線対Ｄ１−２の電圧変化の詳細を示している。本発明が適用されたときのデータ線Ｄ２の変化は、太い曲線（ｄ）で示している。データ線Ｄ２が期間Ｐ１に基準電圧線ＶＲＥＦおよび容量Ｃ２に接続されない場合、データ線Ｄ２は、データ線Ｄ１の電圧変化の影響を受けて大きく変化する（曲線ａ）。データ線Ｄ２が期間Ｐ１に基準電圧線ＶＲＥＦに接続されず、かつ期間Ｐ１の前半に容量Ｃ２に接続される場合、データ線Ｄ２は、負荷容量値が増加するため、データ線Ｄ１の電圧変化の影響を受け難くなる（曲線ｂ）。【００４５】
データ線Ｄ２が期間Ｐ１に基準電圧線ＶＲＥＦに接続され、かつ容量Ｃ２に接続されない場合、データ線Ｄ２の負荷容量値は小さい。このため、データ線Ｄ２の電圧は、データ線Ｄ１の電圧変化の影響を一時的に受けて上昇する。しかし、その後、スイッチＰＳ２を介して供給される基準電圧ＶＲＥＦにより、基準電圧ＶＲＥＦに向けて低下する（曲線ｃ）。【００４６】
データ線Ｄ２が期間Ｐ１に基準電圧線ＶＲＥＦに接続され、かつ期間Ｐ１の前半に容量Ｃ２に接続される場合、データ線Ｄ２は、負荷容量値が増加しているため、データ線Ｄ１の電圧変化の影響を受け難い（曲線ｄ；本実施形態）。すなわち、データの出力時のデータ線Ｄ２の電圧変化は僅かである。その後、容量Ｃ２は、データ線Ｄ２から切り離され、負荷容量値は減少する。このため、データ線Ｄ２の電圧は、スイッチＰＳ２を介して供給される基準電圧ＶＲＥＦにより迅速に基準電圧ＶＲＥＦに戻る。この結果、差動アンプ４が動作を開始するときのデータ線Ｄ１−２の電圧差ＶＤを最も大きくできる。電圧差ＶＤを従来と同程度とする場合、差動アンプ４の動作を開始するタイミングを早くできる。この場合、データ出力部１８がデータの出力を開始してから差動アンプ４が増幅したデータを出力するまでの時間を短縮できる。例えば、アクセス時間を短縮できる。【００４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データが出力されてから差動アンプ４が増幅動作を開始するまでの間に、データが出力されないデータ線Ｄ２に対応するスイッチＣＳ２およびスイッチＰＳ２を順次にオフすることで、差動アンプ４が増幅動作を開始する前にデータ線Ｄ２の電圧を基準電圧線ＲＥＦに確実に設定できる。すなわち、データが出力されないデータ線Ｄ２の電圧が、データ出力時のカップリング容量の影響で変化することを防止できる。【００４８】
データ線Ｄ１に対応するスイッチＣＳ１、ＰＳ１を、データがデータ線Ｄ１に出力される前にオフすることで、データ線Ｄ１をフローティング状態にでき、かつデータ線Ｄ１の負荷量を減少できる。ため、データ線Ｄ１に出力されるデータに応答して変化するデータ線Ｄ１の電圧変化量を大きくできる。
図７は、本発明の第４の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を用いて、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、擬似ＳＲＡＭの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。なお、本発明は、クロック同期式のＦＣＲＡＭおよびクロック非同期式のＦＣＲＡＭに両方適用可能である。【００４９】
ＦＣＲＡＭは、コマンド入力回路１０、コマンドデコーダ１２、動作制御回路１４、アドレス入力回路１６、プリデコーダ１８、２０、データ入出力回路２２およびメモリコア２４を有している。メモリコア２４は、プリチャージ制御回路２６、センスアンプ部ＳＡ、ビット線トランスファ部ＢＴ、プリチャージ部ＰＲＥ、ロウデコーダ部ＲＤＥＣ、コラムスイッチ部ＣＳＷ、コラムデコーダ部ＣＤＥＣ、リードアンプ部ＲＡおよびライトアンプ部ＷＡを有している。ＦＣＲＡＭは、図示した以外にも、リフレッシュタイマ、リフレッシュカウンタ、および外部アクセス要求とリフレッシュタイマからの内部リフレッシュ要求の優先順を決める裁定回路と、ワード線等の高レベル電圧を生成する昇圧回路、後述するビット線ＢＬ、／ＢＬのプリチャージ電圧を生成するプリチャージ電圧生成回路等を有している。【００５０】
コマンド入力回路１０は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（外部アクセス要求信号、モードレジスタ設定信号および試験コマンド信号等）を受け、受けた信号を内部コマンド信号ＩＣＭＤとして出力する。コマンド信号ＣＭＤは、例えば、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢを含む。【００５１】
コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤをデコードし、読み出し動作を実行するための読み出し信号ＲＤＺまたは書き込み動作を実行するための書き込み信号ＷＲＺを出力する。また、コマンドデコーダ１２は、試験コマンド信号ＣＭＤおよびロウアドレス信号ＲＡＤをデコードし、タイミング調整信号ＴＡＤＪ０−４のいずれかを高論理レベルに活性化する。タイミング調整信号ＴＡＤＪ０−４の選択は、試験コマンド信号ＣＭＤによりＦＣＲＡＭの状態が通常動作モードから試験モードに移行されたときに可能になる。なお、ＦＣＲＡＭがパワーオンされた後、デフォルトとしてタイミング調整信号ＴＡＤＪ２が高論理レベルに活性化され、他の信号ＴＡＤＪ０、１、３、４は低論理レベルに非活性化される。通常動作モードは、外部アクセス要求に応じてアクセス動作（読み出し動作および書き込み動作）が実行される動作モードである。【００５２】
動作制御回路１４は、読み出し信号ＲＤＺ、書き込み信号ＷＲＺまたは図示しないリフレッシュ要求信号を受けたときに、メモリコア２４に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるために、ビット線リセット信号ＢＲＳ、ビット線トランスファ信号ＢＴＺ、ラッチイネーブル信号ＬＥＺ、ワード線活性化信号ＷＬＺ等の基本タイミング信号を出力する。【００５３】
アドレス入力回路１６は、アドレス端子ＡＤを介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。なお、このＦＣＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。プリデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、ロウデコード信号ＲＡＺを生成する。プリデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、コラムデコード信号ＣＡＺを生成する。【００５４】
データ入出力回路２２は、メモリセルＭＣからの読み出しデータをコモンデータバス線ＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。また、データ入出力回路２８は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバス線ＣＤＢに出力する。
プリチャージ制御回路２６は、ビット線リセット信号ＢＲＳ、ビット線トランスファ信号ＢＴＺ、タイミング調整信号ＴＡＤＪ０−４およびロウデコーダＲＤＥＣからのロウアドレス情報を受け、プリチャージ部ＰＲＥおよびビット線トランスファ部ＢＴにスイッチ制御信号を出力する。プリチャージ制御回路２６は、後述するビット線トランスファスイッチ（アンプスイッチ）、プリチャージスイッチおよびイコライズスイッチの動作を制御するためにアンプスイッチ制御信号（ＢＬＴＬ１−２、ＢＬＴＲ１−２）、プリチャージスイッチ制御信号（ＢＲＳ１−２）およびイコライズスイッチ制御信号（ＢＲＳ１−２）を出力するスイッチ制御部として動作する。【００５５】
メモリセルアレイＡＲＹは、複数の揮発性のダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続された複数のワード線ＷＬおよび複数の相補のビット線対ＢＬ、／ＢＬとを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのメモリセル容量と、この容量とビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。メモリセルＭＣの三角印は、メモリセル容量がセルプレート電圧線ＶＣＰに接続されていることを示している。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳに同期してビット線ＢＬ、／ＢＬをプリチャージ電圧ＶＰＲ（基準電圧）に設定するプリチャージ動作を実行する。【００５６】
センスアンプ部ＳＡは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のセンスアンプ（差動アンプ）を有している。各センスアンプは、ラッチイネーブル信号ＬＥＺから生成されるセンスアンプ活性化信号ＰＳＤ、ＮＳＤの活性化に同期して動作し、ビット線対ＢＬ、／ＢＬ（図９の接続配線対ＣＷ、／ＣＷ）の電圧差を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してローカルデータバス線ＬＤＢに伝達され、書き込み動作時にビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。【００５７】
ビット線トランスファ部ＢＴは、ビット線ＢＬ、／ＢＬをセンスアンプに接続するための複数のビット線トランスファスイッチ（アンプスイッチ）を有している。各ビット線トランスファスイッチは、ビット線トランスファ信号ＢＴＺに同期して動作する。本実施形態では、センスアンプは、複数のメモリセルアレイＡＲＹで共有されている。ビット線トランスファ部ＢＴは、各メモリセルアレイＡＲＹのビット線ＢＬ、／ＢＬをセンスアンプに選択的に接続するために必要である。【００５８】
プリチャージ部ＰＲＥは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のプリチャージ回路を有している。各プリチャージ回路は、ビット線リセット信号ＢＲＳの活性化（高論理レベル）に同期して動作し、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するとともに、ビット線ＢＬ、／ＢＬを互いに接続する。
ロウデコーダ部ＲＤＥＣは、高論理レベルのワード線活性化信号ＷＬＺを受けたとき、ロウデコード信号ＲＡＺに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高論理レベルに変化させる。コラムデコーダ部ＣＤＥＣは、コラムデコード信号ＣＡＺに応じて、コラムスイッチをオンさせるために後述するコラム選択信号ＣＬを出力する。【００５９】
コラムスイッチ部ＣＳＷは、ビット線ＢＬ、／ＢＬにそれぞれ接続された複数のコラムスイッチを有している。各コラムスイッチは、コラムデコーダＣＤＥＣにより生成されるコラム選択信号ＣＬの活性化中にビット線ＢＬ、／ＢＬを図９に示すローカルデータバス線ＬＤＢに接続する。
リードアンプＲＡは、ローカルデータバス線ＬＤＢ上の読み出しデータの信号量を増幅し、コモンデータバス線ＣＤＢに出力する。ライトアンプＷＡは、コモンデータバス線ＣＤＢ上の書き込みデータの信号量を増幅し、ローカルデータバス線ＬＤＢに出力する。【００６０】
図８は、図７に示したメモリコア部２４の概要を示している。メモリコア部２４は、交互に配置されたメモリセルアレイＡＲＹおよび境界領域ＢＡを有している。境界領域ＢＡ内の太線枠は、一つのセンスアンプの形成領域を示している。センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、ビット線トランスファ部ＢＴおよびコラムスイッチ部ＣＳＷは、境界領域ＢＡに配置されている。境界領域ＢＡは、隣接する一対のメモリセルアレイＡＲＹのビット線対ＢＬ、／ＢＬ（データ線）に共通に使用される。より詳細には、各境界領域ＢＡは、末尾の数字が偶数のビット線対ＢＬ、／ＢＬまたは奇数のビット線対ＢＬ、／ＢＬに接続されている。一対のメモリセルアレイＡＲＹは、ビット線ＢＬ、／ＢＬの一方にデータを出力する一対のデータ出力部として動作する。【００６１】
各メモリセルアレイＡＲＹは、例えば、６４本のワード線ＷＬ（ＷＬ０−ＷＬ６３）と、冗長ワード線ＲＷＬを有している。冗長ワード線ＲＷＬは、不良のメモリセル等を救済するために使用される。ワード線ＷＬ、ＲＷＬとビット線ＢＬ（または／ＢＬ）の交差部分の丸印は、メモリセルＭＣを示している。境界領域ＢＡ上には、ローカルデータバス線ＬＤＢ（ＬＤＢ０−３、／ＬＤＢ０−３）が配線されている。ローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３は、図中に黒丸で示したコラムスイッチを介してビット線ＢＬ、／ＢＬに接続されている。コラムスイッチは、ビット線ＢＬ、／ＢＬ上に平行して配線されるコラム選択線ＣＬ（ＣＬ０等）に伝達されるコラム選択信号を用いて選択される。各メモリセルアレイＡＲＹにおいて、図の上下方向に並ぶビット線対ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０等）は、左右両側の境界領域ＢＡに交互に接続されている。【００６２】
図９は、図８に示した境界領域ＢＡの詳細を示している。以降の説明では、プリチャージ部ＰＲＥ、ビット線トランスファ部ＢＴ、コラムスイッチ部ＣＳＷおよびセンスアンプ部ＳＡに形成される破線枠で示した回路要素を、プリチャージ回路ＰＲＥ、ビット線トランスファスイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡとも称する。図９において、境界領域ＢＡの左側および右側のメモリセルアレイＡＲＹに形成されるビット線ＢＬ、／ＢＬの末尾にそれぞれ”Ｌ”および”Ｒ”を付している。【００６３】
プリチャージ回路ＰＲＥは、ビット線トランスファ部ＢＴに対してメモリセルアレイＡＲＹ側に配置されている。プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するための一対のｎＭＯＳトランジスタ（プリチャージスイッチ）と、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタ（イコライズスイッチ）とを有している。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、ビット線リセット信号ＢＲＳ１−２（プリチャージスイッチ制御信号、イコライズスイッチ制御信号）のいずれかを受けている。ビット線リセット信号ＢＲＳ１−２は、ビット線リセット信号ＢＲＳとロウアドレス情報とを用いて図７に示したプリチャージ制御回路２６により生成される。【００６４】
ビット線トランスファスイッチＢＴは、ｎＭＯＳトランジスタ（アンプスイッチ）により構成されている。ビット線トランスファスイッチＢＴは、ビット線ＢＬ、／ＢＬを、接続配線対ＣＷ、／ＣＷ（ＣＷ０、ＣＷ２、／ＣＷ０、／ＣＷ２）を介してセンスアンプＳＡに接続する。ビット線トランスファスイッチＢＴのゲートは、ビット線トランスファ信号ＢＬＴＬ１−２、ＢＬＴＲ１−２（アンプスイッチ制御信号）を受けている。ビット線トランスファ信号ＢＬＴＬ１−２、ＢＬＴＲ１−２は、ビット線トランスファ信号ＢＬＴとロウアドレス情報とを用いてプリチャージ制御回路２６により生成される。ビット線リセット信号ＢＲＳ１−２およびビット線トランスファ信号ＢＬＴＬ１−２、ＢＬＴＲ１−２の高レベル電圧は、ｎＭＯＳトランジスタのゲート・ソース間電圧を高くし、オン抵抗を下げるために、昇圧電圧が使用される。【００６５】
コラムスイッチＣＳＷは、ビット線ＢＬとローカルデータバス線ＬＤＢとを接続するｎＭＯＳトランジスタと、ビット線／ＢＬとローカルデータバス線／ＬＤＢとを接続するｎＭＯＳトランジスタとで構成されている。コラムスイッチＣＳＷの各ｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＬ（図９では、ＣＬ０）を受けている。
センスアンプＳＡは、電源端子がセンスアンプ活性化信号線ＮＳＤ、ＰＳＤにそれぞれ接続されたラッチ回路で構成されている。センスアンプ活性化信号線ＮＳＤ、ＰＳＤは、ラッチ回路を構成するｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのソースにそれぞれ接続されている。センスアンプ活性化信号線ＮＳＤ、ＰＳＤは、ラッチイネーブル信号ＬＥＺとロウアドレス情報とを用いて図７に示したプリチャージ制御回路２６により生成される。センスアンプＳＡは、図の左右両側のメモリセルアレイＡＲＹに共有されている。【００６６】
図１０は、第４の実施形態のＦＣＲＡＭの読み出し動作を示している。この例では、図９に示した右側のメモリセルアレイＡＲＹのワード線ＷＬ０が選択され、図９に太い破線枠で示したビット線ＢＬ０Ｒ、ＢＬ１Ｒ、ＢＬ２Ｒに接続されたメモリセルＭＣからデータが読み出される。なお、ビット線ＢＬ１Ｒに読み出されたデータは、図示しないセンスアンプＳＡにより増幅される。上述した図２と同様の動作については、詳細な説明を省略する。以降の説明では、データが読み出されるメモリセルＭＣを含む右側のメモリセルアレイＡＲＹをアクティブアレイと称し、データが読み出されないメモリセルＭＣを含む左側のメモリセルアレイＡＲＹを非アクティブアレイと称する。【００６７】
読み出し動作では、ワード線ＷＬ０の活性化により図の右側のメモリセルアレイＡＲＹのメモリセルＭＣからビット線ＢＬ０Ｒにデータが読み出された後、ビット線対ＢＬ０Ｒ、／ＢＬ０Ｒの電圧差がセンスアンプＳＡにより増幅される。読み出し動作前、プリチャージ回路ＰＲＥのｎＭＯＳトランジスタおよびビット線トランスファスイッチＢＴは、全てオンしている。これにより、全てのビット線ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲにプリチャージされている。【００６８】
ビット線ＢＬ０Ｒ、／ＢＬ０Ｒは、図２のデータ線ＤＲ１、ＤＲ２に対応する。ビット線ＢＬ０Ｌ、／ＢＬ０Ｌは、図２のデータ線ＤＬ１、ＤＬ２に対応する。ビット線リセット信号ＢＲＳ１は、図２のスイッチＰＳＬ１−２、ＥＳＬ１の動作を制御するスイッチ制御信号に対応する。ビット線リセット信号ＢＲＳ２は、図２のスイッチＰＳＲ１−２、ＥＳＲ１の動作を制御するスイッチ制御信号に対応する。ビット線トランスファ信号ＢＬＴＬ１、ＢＬＴＬ２は、図２のスイッチＡＳＬ１、ＡＳＬ２の動作を制御するスイッチ制御信号に対応する。ビット線トランスファ信号ＢＬＴＲ１、ＢＬＴＲ２は、図２のスイッチＡＳＲ１、ＡＳＲ２の動作を制御するスイッチ制御信号に対応する。【００６９】
ワード線ＷＬ０が高レベル電圧ＶＰＰに活性化される直前に、ビット線リセット信号ＢＲＳ２が低論理レベルに非活性化され、アクティブアレイ側のビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとの接続が解除される。同時に、ビット線トランスファ信号ＢＬＴＬ１が低論理レベルに非活性化され、データが出力されるビット線ＢＬ０Ｒに対応する非アクティブアレイ側のビット線ＢＬ０ＬとセンスアンプＳＡとの接続が解除される（図１０（ａ））。【００７０】
ビット線リセット信号ＢＲＳ１およびビット線トランスファ信号ＢＬＴＲ１−２は、読み出し動作中に高レベル電圧ＶＰＰに維持される（図１０（ｂ））。ビット線トランスファ信号ＢＬＴＬ２は、ワード線ＷＬ０が活性化された後、センスアンプ活性化信号ＰＳＤ、ＮＳＤが活性化される直前まで高レベル電圧ＶＰＰに維持される（図１０（ｃ））。
なお、この実施形態では、試験モード中に、データが出力されないビット線／ＢＬ０Ｒに対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミングを調整可能である。この実施形態では、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを調整可能である。調整のために必要な回路および調整方法は、後述する図１１および図１２で説明する。【００７１】
ビット線トランスファ信号ＢＬＴＬ２の高論理レベル期間（ＶＰＰ）、アクティブアレイ側においてデータが出力されないビット線／ＢＬ０Ｒは、非アクティブアレイ側のビット線トランスファスイッチＢＴおよびプリチャージ回路ＰＲＥを介してプリチャージ電圧線ＶＰＲに接続される。さらに、ビット線／ＢＬ０Ｒは、非アクティブアレイ側のプリチャージ回路ＰＲＥのイコライズスイッチにより、プリチャージ電圧ＶＰＲに充電されているビット線ＢＬ０Ｌにも接続される。これにより、ワード線ＷＬ０の活性化によりビット線ＢＬ０Ｒにデータが読み出されたときに、ビット線／ＢＬ０Ｒの電圧がビット線ＢＬ０Ｒとのカップリング容量の影響で変化することが確実に防止される（図１０（ｄ））。すなわち、ビット線対ＢＬ０Ｒ、／ＢＬ０Ｒの電圧差が小さくなることが防止される。【００７２】
次に、センスアンプ活性化信号ＰＳＤ、ＮＳＤが非活性化レベル（ＶＰＲ）からそれぞれ活性化される。センスアンプＳＡは増幅動作を開始し、ビット線対ＢＬ０Ｒ、／ＢＬ０Ｒの電圧差が増幅される（図１０（ｅ））。この後、図示しないコラム選択信号ＣＬ０が高論理レベルに活性化され、読み出しデータは、ローカルデータバス線ＬＤＢ、／ＬＤＢに出力される。【００７３】
次に、ワード線ＷＬ０およびセンスアンプ活性化信号ＰＳＤ、ＮＳＤが順次に非活性化される（図１０（ｆ））。センスアンプ活性化信号ＰＳＤ、ＮＳＤの非活性化によりセンスアンプＳＡの増幅動作は停止する。次に、ビット線リセット信号ＢＲＳ２およびビット線トランスファ信号ＢＬＴＬ１−２が高レベル電圧ＶＰＰに変化し、アクティブアレイ側のビット線対ＢＬ０Ｒ、／ＢＬ０Ｒがプリチャージ電圧ＶＰＲにプリチャージされ、読み出し動作が完了する（図１０（ｇ））。これにより、現状のセンスアンプ部ＳＡに特別な素子を追加することなく、カップリング容量の影響によるビット線の電圧の変化を防止できる。【００７４】
図１１は、データが出力されるビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミングを変更するときの試験コマンドシーケンスを示している。試験コマンドは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢを４回連続して低論理レベルにアサートすることにより受け付けられる。このとき、ＦＣＲＡＭの状態は、通常動作モードから試験モードに移行する。【００７５】
ビット線トランスファ信号ＢＬＴＬ２のオフタイミングは、試験コマンドとともにアドレス端子ＡＤ（ＲＡＤ４−０）に供給される試験コードＣＯＤＥにより変更される。すなわち、図１２に示すタイミング変更回路２６は、試験モード中のみビット線トランスファ信号ＢＬＴＬ２のオフタイミングを調整可能である。また、コマンド入力回路１０およびアドレス入力回路１６は、ビット線トランスファスイッチＢＴのオフタイミングを変更するためのタイミング変更コマンドを受けるコマンド入力回路として動作する。【００７６】
アウトプットイネーブル信号／ＯＥは読み出し動作を実行するときに低論理レベルに設定され、ライトイネーブル信号／ＷＥは書き込み動作を実行するときに低論理レベルに設定される。このため、信号／ＯＥ、／ＷＥが同時に低論理レベルに変化する試験コマンドは、通常の読み出し動作および書き込み動作では使用されないイリーガルコマンドである。【００７７】
この実施形態では、図７に示したコマンドデコーダ１２は、試験コマンドとともに、２進数で”０００”のアドレス信号ＲＡＤ２−０を受けたときに、ビット線トランスファスイッチＢＴのオフタイミングを最小値ＤＬＹ０に設定し、タイミング調整信号ＴＡＤＪ０のみを高論理レベルに活性化する。同様に、コマンドデコーダ１２は、試験コマンドとともに供給されるアドレス信号ＲＡＤ２−０に応じて、ビット線トランスファスイッチＢＴのオフタイミングＤＬＹ１−４に設定するために、タイミング調整信号ＴＡＤＪ０−４のいずれかを高論理レベルに活性化する。【００７８】
また、コマンドデコーダ１２は、２進数で”１１１”のアドレス信号ＲＡＤ２−０を受けたときに、試験モードをイクジットし、通常動作モードに復帰する（イクジットコマンド）。アドレス端子ＡＤを使用して試験コードＣＯＤＥを受けることで、複数のスイッチのタイミングを容易に変更できる。例えば、リザーブされているアドレス信号ＲＡＤ４−３によってスイッチを選択することで、スイッチ毎にオフタイミングを調整できる。試験モード中に調整されたオフタイミングは、ＦＣＲＡＭの電源がオフされるまで、あるいは、試験コマンドによりオフタイミングが再び調整されるまで維持される。【００７９】
本実施形態では、試験コマンドを用いてビット線トランスファ信号ＢＬＴＬ２の非活性化タイミング（オフタイミング）が評価される。評価により、デフォルトのタイミング（ＴＡＤＪ２）が最適でないと判定された場合、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを最適に設定するために、例えば、ＦＣＲＡＭを製造するためのフォトマスクが変更される。【００８０】
なお、本実施形態を、後述する第７の実施形態（ヒューズ回路３４）と組み合わせることで、フォトマスクを変更することなく、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを最適に設定できる。具体的には、まず、試験コマンドを用いて、最適なビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングが評価される。次に、評価結果に応じてヒューズをプログラムすればよい。【００８１】
図１２は、図７に示したプリチャージ制御回路２６においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路２６ａを示している。タイミング変更回路２６ａは、バッファ回路２６ｂ、縦続接続された４個の遅延回路２６ｃ、バッファ回路２６ｂおよび遅延回路２６ｃの出力のいずれかを選択する選択回路２６ｄを有している。【００８２】
バッファ回路２６ｂは、動作制御回路１４からのビット線トランスファ信号ＢＴを遅延させてタイミング信号ＢＬＴＦ０を生成する。タイミング信号ＢＬＴＦ０は、データが出力されるビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミング（図１０の（ａ）のビット線トランスファ信号ＢＬＴＬ１）を設定する。遅延回路２６ｃは、一対のインバータと、インバータの間に接続された容量とを有している。【００８３】
選択回路２６ｄは、各遅延回路２６ｃからの出力信号およびバッファ回路２６ｂからの出力信号をインバータを介してタイミング信号ＢＬＴＦ１として選択的に出力するためのＣＭＯＳ伝達ゲートを有している。タイミング信号ＢＬＴＦ１は、データが出力されないビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミング（図１０の（ｃ）のビット線トランスファ信号ＢＬＴＬ２）を設定する。【００８４】
なお、ワード線ＷＬ１が選択される場合、タイミング信号ＢＬＴＦ０によりビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングが設定され、タイミング信号ＢＬＴＦ１によりビット線トランスファ信号ＢＬＴＬ１の非活性化タイミングが設定される。また、図９の左側のメモリセルアレイＡＲＹがアクセスされる場合、タイミング信号ＢＬＴＦ０によりビット線トランスファ信号ＢＬＴＲ１−２の一方の非活性化タイミングが設定される。タイミング信号ＢＬＴＦ１によりビット線トランスファ信号ＢＬＴＲ１−２の他方の非活性化タイミングが設定される。【００８５】
選択回路２６ｄは、タイミング調整信号ＴＡＤＪ１−４の活性化をそれぞれ受けたとき、１−４段目の遅延回路２６ｃの出力を選択し、選択した出力のレベルを反転して、タイミング信号ＢＬＴＦ１として出力する。すなわち、選択回路２６ｄは、ビット線トランスファ信号ＢＬＴＬ２を生成するための信号経路上に存在する負荷量を変更することにより、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを変更する。【００８６】
選択回路２６ｄは、タイミング調整信号ＴＡＤＪ０の活性化を受けたとき、バッファ回路２６ｂの出力を反転して、タイミング信号ＢＬＴＦ１として出力する。このため、タイミング調整信号ＴＡＤＪ０が活性化されるとき、非アクティブアレイ側の一対のビット線トランスファスイッチＢＴのオフタイミングは同じになる。すなわち、データが出力されないビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミングは、ワード線ＷＬが活性化される前に設定される。【００８７】
なお、プリチャージ制御回路２６内に複数のタイミング変更回路２６ａを形成することで、他のビット線トランスファ信号ＢＬＴＬ１やビット線リセット信号ＢＲＳ１−２等のスイッチ制御信号の非活性化タイミング（オフタイミング）を調整することも可能である。あるいは、スイッチ制御信号の活性化タイミング（オンタイミング）を調整することも可能である。この際、試験コマンドとともに供給される試験ＣＯＤＥに使用するアドレス信号ＲＡＤのビットを増やすことで、スイッチ制御信号のタイミングを容易に調整できる。【００８８】
図１３は、上述したＦＣＲＡＭが搭載されるマルチチップパッケージＭＣＰ（システム）を示している。マルチチップパッケージＭＣＰは、ＦＣＲＡＭ以外に、フラッシュメモリ（以下、ＦＬＡＳＨを称する）と、ＦＣＲＡＭおよびＦＬＡＳＨをアクセスするためのメモリコントローラとを搭載している。本発明は、マルチチップパッケージＭＣＰに搭載されるＦＣＲＡＭ等の半導体集積回路にも適用できる。【００８９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、タイミング変更回路２６ａにより、ビット線トランスファ信号（ＢＬＴＬ２等）の最適な非活性化タイミングを評価できる。評価結果を製造工程あるいは設計工程にフィードバックすることにより、データの読み出しマージンが大きいＦＣＲＡＭを構成できる。換言すれば、ＦＣＲＡＭの歩留を向上できる。【００９０】
ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングは、選択回路２６ｄによりビット線トランスファ信号ＢＬＴＬ２を生成するための信号経路上に存在する負荷量を変更することにより容易に変更できる。ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングについても同様である。
図１４は、本発明の第５の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２およびプリチャージ制御回路２６の代わりにコマンドデコーダ１２Ａおよびプリチャージ制御回路２８が形成されている。また、モードレジスタ３０が新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【００９１】
コマンドデコーダ１２Ａは、第４の実施形態の機能に加えてモードレジスタ設定コマンドをデコードしたときに、モードレジスタ設定信号ＭＲＳＺを活性化する機能を有している。モードレジスタ３０は、モードレジスタ設定信号ＭＲＳＺの活性化に同期してアドレス信号ＲＡＤを受信し、受信したアドレス信号ＲＡＤに応じてタイミング調整信号ＴＡＤＪ０−４のいずれかを活性化する。すなわち、この実施形態では、モードレジスタ３０に設定された値に応じて、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングが変更される。アドレス信号ＲＡＤと活性化されるタイミング調整信号ＴＡＤＪ０−４の関係は、図１１と同じである。【００９２】
プリチャージ制御回路２８は、第４の実施形態と同様に、タイミング調整信号ＴＡＤＪ０−４に応じて、データが出力されないビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミングを調整する。
図１５は、図１４に示したプリチャージ制御回路２８においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路２８ａを示している。タイミング変更回路２８ａは、バッファ回路２８ｂ、４個の遅延回路２８ｃ、バッファ回路２８ｂおよび遅延回路２８ｃの出力のいずれかを選択する選択回路２８ｄを有している。【００９３】
バッファ回路２８ｂおよび選択回路２８ｄは、第４の実施形態のバッファ回路２６ｂおよび選択回路２６ｄと同じである。遅延回路２８ｃは、一対のインバータと、インバータの間に接続された抵抗および容量とを有している。遅延回路２８ｃは、ビット線トランスファ信号ＢＴＺを共通に受け、遅延させた信号を選択回路２８ｄに出力する。遅延回路２８ｃの遅延時間は、抵抗および容量により決まる時定数に応じて設定される。このため、遅延回路２８ｃの遅延時間は、抵抗値および容量値の積が大きいほど長くなる。抵抗Ｒ／２、２Ｒは、抵抗Ｒの１／２倍および２倍の抵抗値を有することを示している。同様に、容量２Ｃは、容量Ｃの２倍の容量値を有することを示している。【００９４】
選択回路２８ｄは、第４の実施形態と同様に、活性化されるタイミング調整信号ＴＡＤＪ０−４に応じて、遅延回路２８ｃのいずれかの出力またはバッファ回路２８ｂの出力を選択する。すなわち、選択回路２８ｄは、ビット線トランスファ信号ＢＬＴＬ２を生成するための信号経路上に存在する負荷量を変更することにより、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを変更する。【００９５】
図１６は、上述したＦＣＲＡＭが埋め込まれたシリコンオンチップＳＯＣ（システム）を示している。ＳＯＣは、ＦＣＲＡＭ以外にＣＰＵ、メモリコントローラ、周辺回路、ＦＬＡＳＨおよび電源ユニットを有している。メモリコントローラは、ＣＰＵによりＦＣＲＡＭおよびＦＬＡＳＨをアクセスするために動作する。周辺回路は、タイマ、通信インタフェース等である。電源ユニットは、ＳＯＣ内で使用する複数種の電源電圧を生成する。本発明は、シリコンオンチップＳＯＣに埋め込まれるＦＣＲＡＭ等の半導体集積回路にも適用できる。【００９６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の非活性化タイミングをモードレジスタ３０により調整できる。
図１７は、本発明の第６の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２の代わりにコマンドデコーダ１２Ｂが形成されている。また、タイミングデコーダ３２が新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【００９７】
コマンドデコーダ１２Ｂは、タイミング調整信号ＴＡＤＪ０−４を出力する機能を有していないことを除き、図７のコマンドデコーダと同じである。タイミングデコーダ３２は、ＦＣＲＡＭの外部から試験パッドＥＸＴ２−０を介して供給される外部試験信号ＥＸＴ２−０の論理レベルをデコードし、タイミング調整信号ＴＡＤＪ０−４のいずれかを活性化する。【００９８】
外部試験信号ＥＸＴ２−０と活性化されるタイミング調整信号ＴＡＤＪ０−４の関係は、図１１のアドレス信号ＲＡＤ２−０とタイミング調整信号ＴＡＤＪ０−４の関係と同じである。プリチャージ制御回路２６内の図示しないタイミング変更回路２６ａは、タイミング調整信号ＴＡＤＪ０−４に応じてビット線トランスファ信号ＢＬＴＬ２の非活性化タイミング（オフタイミング）を変更する。すなわち、この実施形態では、試験パッドＥＸＴ２−０に供給される信号の論理レベルに応じて、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングが変更される。【００９９】
この実施形態では、試験パッドＥＸＴ２−０は、ＦＣＲＡＭ内部で電源線にプルアップされている。このため、外部試験信号ＥＸＴ２−０が供給されないとき（デフォルト状態）、タイミングデコーダ３２は、高論理レベルの外部試験信号ＥＸＴ２−０を受ける。このとき、タイミングデコーダ３２は、タイミング調整信号ＴＡＤＪ２のみを高論理レベルに活性化する。【０１００】
なお、ＦＣＲＡＭをパッケージングする前に、試験パッドＥＸＴ２−０を電源線または接地線にボンディングすることで、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを、ＦＣＲＡＭチップ毎に最適に設定でき、この状態で出荷できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線トランスファ信号ＢＬＴＬ２の非活性化タイミングを、ＦＣＲＡＭの外部から供給される外部試験信号ＥＸＴ２−０に応じて調整できる。このため、ＦＣＲＡＭの製造工程（例えば、試験工程）において、ＦＣＲＡＭチップ毎に読み出しマージンを調整できる。【０１０１】
図１８は、本発明の第７の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２の代わりにコマンドデコーダ１２Ｂが形成されている。また、ヒューズ回路３４およびタイミングデコーダ３２が新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１０２】
ヒューズ回路３４は、ヒューズＦＳ２−０を有している。ヒューズ回路３４は、各ヒューズＦＳ２−０がカット（プログラム）されているときに低論理レベルのヒューズ信号Ｆ２−０を出力し、各ヒューズＦＳ２−０がカットされていないときに高論理レベルのヒューズ信号Ｆ２−０を出力する。すなわち、ヒューズ信号Ｆ２−０は、ヒューズＦＳ２−０のプログラム状態をそれぞれ示す。【０１０３】
タイミングデコーダ３２は、第６の実施形態と同様に、ヒューズ回路３４から出力されるヒューズ信号Ｆ２−０の論理レベルをデコードし、タイミング調整信号ＴＡＤＪ０−４のいずれかを活性化する。ヒューズ信号Ｆ２−０と活性化されるタイミング調整信号ＴＡＤＪ０−４との関係は、図１１のアドレス信号ＲＡＤ２−０とタイミング調整信号ＴＡＤＪ０−４の関係と同じである。プリチャージ制御回路２６内の図示しないタイミング変更回路２６ａは、タイミング調整信号ＴＡＤＪ０−４に応じてビット線トランスファ信号ＢＬＴＬ２の非活性化タイミング（オフタイミング）を変更する。すなわち、この実施形態では、ヒューズＦＳ２−０のプログラム状態を示すヒューズ信号Ｆ２−０の論理レベルに応じて、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の非活性化タイミングが変更される。【０１０４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の非活性化タイミングを、ヒューズＦＳ２−０のプログラム状態に応じて調整できる。
図１９は、本発明の第８の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２およびプリチャージ制御回路２６の代わりにコマンドデコーダ１２Ａおよびプリチャージ制御回路３６が形成されている。また、モードレジスタ３０が新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１０５】
コマンドデコーダ１２Ａおよびモードレジスタ３０は、第５の実施形態と同じである。但し、モードレジスタ３０は、タイミング調整信号ＴＡＤＪ０を除いたタイミング調整信号ＴＡＤＪ１−４を出力する。このため、図１１に示した試験コードＣＯＤＥのうちＲＡＤ２−０＝”０００”は使用禁止（リザーブ）に設定されている。
プリチャージ制御回路３６は、第４の実施形態と同様に、タイミング調整信号ＴＡＤＪ１−４に応じて、データが出力されないビット線に対応する非アクティブアレイ側のビット線トランスファスイッチＢＴのオフタイミングを調整する。【０１０６】
図２０は、図１９に示したプリチャージ制御回路３６においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路３６ａを示している。タイミング変更回路３６ａは、バッファ回路２８ｂ、遅延回路３６ｂおよびタイミング調整信号ＴＡＤＪ１−４に応じて遅延回路３６ｂからの遅延信号／ＢＬＴＦ１−４のいずれかを選択する選択回路３６ｃを有している。【０１０７】
図２１は、図２０の遅延回路３６ｂの詳細を示している。遅延回路３６ｂは、縦続接続された２段のインバータからなる遅延段３６ｄ、３６ｅ、３６ｆ、３６ｇを有している。遅延段の遅延時間は、３６ｄ＜３６ｅ＜３６ｆ＜３６ｇである。遅延段３６ｄは、遅延時間を短くするために、前段のＣＭＯＳインバータの出力に内部電源線ＶＩＩに接続されたｐＭＯＳトランジスタが形成され、後段のＣＭＯＳインバータの出力に接地線ＶＳＳに接続されたｎＭＯＳトランジスタが形成されている。これにより、遅延信号／ＢＬＴＦ０の立ち下がりエッジから遅延信号／ＢＬＴＦ１の立ち下がりエッジまでの遅延時間は短くなる。【０１０８】
内部電源線ＶＩＩに供給される内部電源電圧ＶＩＩは、外部電源端子を介してＦＣＲＡＭの外部から供給される外部電源電圧を用いて生成される。内部電源電圧ＶＩＩは、外部電源電圧やチップ温度に依存しない一定電圧である。
遅延段３６ｅは、通常のＣＭＯＳインバータで構成されている。遅延段３６ｆの各ＣＭＯＳインバータは、遅延時間を長くするために、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの間に、チャネル長Ｌが他のトランジスタより短いｐＭＯＳトランジスタＰＳ／ｎＭＯＳトランジスタＮＳを配置している。遅延段３６ｇの各ＣＭＯＳインバータは、遅延時間を最も長くするために、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの間にチャネル長Ｌが他のトランジスタより長いｐＭＯＳトランジスタＰＬ／ｎＭＯＳトランジスタＮＬを配置している。【０１０９】
遅延回路３６ｂにおいて、トランジスタＰＳ／ＮＳ、ＰＬ／ＮＬ以外のトランジスタのチャネル長Ｌは、標準サイズである。なお、例えば、ｐＭＯＳトランジスタＰＳ、ＰＬのチャネル長Ｌを標準サイズとし、ｐＭＯＳトランジスタＰＳのゲート幅Ｗを標準サイズより長くし、ｐＭＯＳトランジスタＰＬのゲート幅Ｗを標準サイズより短くしても同様の遅延時間を得ることができる。すなわち、この実施形態では、トランジスタのチャネル長Ｌあるいはゲート幅Ｗが異なるトランジスタを有する遅延段３６ｄ、３６ｅ、３６ｆ、３６ｇのいずれかを選択することにより、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の非活性化タイミングが変更される。【０１１０】
一般的には、ｐＭＯＳトランジスタＰＳ、ＰＬの遅延時間は、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることで減少でき、比Ｗ／Ｌを小さくすることで増加する。このため、ｐＭＯＳトランジスタＰＳの比Ｗ／Ｌを大きくし、ｐＭＯＳトランジスタＰＬの比Ｗ／Ｌを小さくすることでも、同様の遅延時間を得ることができる。すなわち、ゲート幅Ｗおよびチャネル長Ｌの少なくともいずれかが異なるトランジスタをタイミング変更回路３６に形成することで、図１０に示したビット線トランスファ信号ＢＬＴＬ２の立ち下がりエッジの生成タイミングを変更できる。【０１１１】
以上、第８の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の非活性化タイミングを、選択回路３６ｃによりトランジスタサイズの異なる遅延段３６ｄ、３６ｅ、３６ｆ、３６ｇのいずれかを選択することにより容易に変更できる。
図２２は、本発明の第９の実施形態におけるモードレジスタ３０ａおよびタイミング変更回路３７ａを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第８の実施形態のモードレジスタ３０およびタイミング変更回路３６ａの代わりにモードレジスタ３０ａおよびタイミング変更回路３７ａが形成されている。その他の構成は、第８の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１１２】
モードレジスタ３０ａは、タイミング調整信号ＴＡＤＪ１−４とタイミング調整信号ＴＡＤＪ１−４の論理レベルを反転したタイミング調整信号／ＴＡＤＪ１−４を出力する機能を有する。モードレジスタ３０ａのその他の機能は、モードレジスタ３０と同じである。
タイミング変更回路３７ａは、バッファ回路２８ｂと、タイミング調整信号ＴＡＤＪ１−４、／ＴＡＤＪ１−４に応じて遅延信号／ＢＬＴＦ０を遅延させ、タイミング信号ＢＬＴＦ１を生成する遅延回路３７ｂとを有している。【０１１３】
図２３は、遅延回路３７ｂの詳細を示している。遅延回路３７ｂは、縦続接続された２段のインバータからなる遅延段３７ｄ、３７ｅ、３７ｆ、３７ｇを有している。遅延段の遅延時間は、３７ｄ＜３７ｅ＜３７ｆ＜３７ｇである。遅延段３７ｄ、３７ｅ、３７ｆ、３７ｇは、後段のＣＭＯＳインバータの電源線ＶＩＩ、ＶＳＳ側にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを付加して構成されている。遅延段３７ｄ、３７ｅ、３７ｆ、３７ｇのその他の構成は、図２１に示した遅延段３６ｄ、３６ｅ、３６ｆ、３６ｇと同じである。【０１１４】
新たに付加されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートは、タイミング調整信号ＴＡＤＪ１−４、／ＴＡＤＪ１−４を受けている。これにより、遅延信号／ＢＬＴＦ０を遅延させた信号は、タイミング調整信号ＴＡＤＪ１−４、／ＴＡＤＪ１−４に応じて選択される遅延段３７ｄ、３７ｅ、３７ｆ、３７ｇのいずれか一つから遅延信号／ＢＬＴＦ１−４のいずれかとして出力される。図２２に示したように、遅延信号／ＢＬＴＦ１−４の信号線は互いに接続されている（ワイヤードＯＲ）。このため、第８の実施形態と同様に、遅延回路３７ｂは、タイミング調整信号ＴＡＤＪ１−４、／ＴＡＤＪ１−４に応じてタイミング信号ＢＬＴＦ１の遅延時間を調整できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。【０１１５】
図２４は、本発明の１０の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２およびプリチャージ制御回路２６の代わりにコマンドデコーダ１２Ａおよびプリチャージ制御回路４０が形成されている。また、モードレジスタ３０および複数種の基板電圧ＢＰ、ＢＮを生成する基板電圧生成回路３８が新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１１６】
基板電圧生成回路３８は、タイミング調整信号ＴＡＤＪ１−４に応じて、基板電圧ＢＰ、ＢＮの電圧値を変更する。基板電圧ＢＰは、図２６に示す遅延回路４０ｂを構成するｐＭＯＳトランジスタの基板に供給される。基板電圧ＢＮは、遅延回路４０ｂを構成するｎＭＯＳトランジスタの基板に供給される。プリチャージ制御回路４０は、基板電圧ＢＰ、ＢＮを用いてビット線トランスファ信号ＢＬＴＬ２の立ち下がりエッジのタイミングを生成する。【０１１７】
図２５は、図２４に示した基板電圧生成回路３８の詳細を示している。基板電圧生成回路３８は、抵抗列Ｒ１、Ｒ２および選択回路３８ａ、３８ｂを有している。抵抗列Ｒ１は、昇圧電圧線ＶＰＰと内部電源線ＶＩＩとの間に直列に配置された複数の抵抗を有している。選択回路３８ａは、高論理レベルのタイミング調整信号ＴＡＤＪ１−４を受けたときに、抵抗列Ｒ１から出力される電圧ＶＰ１−４（ＶＰ１＜ＶＰ２＜ＶＰ３＜ＶＰ４）をそれぞれ選択し、基板電圧ＢＰとして出力する。【０１１８】
抵抗列Ｒ２は、接地線ＶＳＳと負電圧線ＶＮＧとの間に直列に配置された複数の抵抗を有している。選択回路３８ｂは、高論理レベルのタイミング調整信号ＴＡＤＪ１−４を受けたときに、抵抗列Ｒ２から出力される電圧ＶＮ１−４（ＶＮ１＞ＶＮ２＞ＶＮ３＞ＶＮ４）をそれぞれ選択し、基板電圧ＢＮとして出力する。換言すれば、タイミング調整信号ＴＡＤＪ１−４の末尾の数字が小さいほど、基板電圧ＢＰは低くなり、基板電圧ＢＮは高くなる。【０１１９】
図２６は、図２５に示したプリチャージ制御回路４０においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路４０ａを示している。タイミング変更回路４０ａは、バッファ回路２８ｂおよび遅延回路４０ｂを有している。
遅延回路４０ｂは、縦続接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの基板は、基板電圧ＢＰ、ＢＮをそれぞれ受けている。ｐＭＯＳトランジスタの閾値電圧（絶対値）は、基板電圧ＢＰが低いほど低くなり、ｐＭＯＳトランジスタはオンしやすくなる。ｎＭＯＳトランジスタの閾値電圧は、基板電圧ＢＮ（負電圧）が高いほど低くなり、ｎＭＯＳトランジスタはオンしやすくなる。【０１２０】
図２５で説明したように、タイミング調整信号ＴＡＤＪ１−４の末尾の数字が小さいほど、基板電圧ＢＰは低くなり、基板電圧ＢＮは高くなる。この場合、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの閾値電圧が下がるため、遅延回路４０ｂの遅延時間は短くなる。このように、タイミング変更回路４０ａは、可変な基板電圧を利用して、タイミング調整信号ＴＡＤＪ１−４に応じてタイミング信号ＢＬＴＦ１の遅延時間を調整する。【０１２１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、基板電圧ＢＰ、ＢＮを変更することでビット線トランスファ信号（例えば、ＢＬＴＬ２）の立ち下がりエッジの生成タイミングを容易に変更できる。
図２７は、本発明の第１１の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１０の実施形態の基板電圧生成回路３８およびプリチャージ制御回路４０の代わりに基板電圧生成回路３９およびプリチャージ制御回路４１が形成されている。その他の構成は、第１０の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１２２】
基板電圧生成回路３９は、電圧が互いに異なる基板電圧ＢＰ１−４、ＢＮ１−４を生成する。基板電圧ＢＰ１−４の値は、ＢＰ１＜ＢＰ２＜ＢＰ３＜ＢＰ４に設定されている。基板電圧ＢＮ１−４の値は、ＢＮ１＞ＢＮ２＞ＢＮ３＞ＢＮ４に設定されている。プリチャージ制御回路４１は、タイミング調整信号ＴＡＤＪ１−４に応じて、基板電圧ＢＰ１−４のいずれかおよび基板電圧ＢＮ１−４のいずれかを用いてビット線トランスファ信号（例えば、ＢＬＴＬ２）の立ち下がりエッジのタイミングを生成する。【０１２３】
図２８は、図２７に示したプリチャージ制御回路４１においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路４１ａを示している。タイミング変更回路４１ａは、バッファ回路２８ｂ、遅延回路４１ｂ、４１ｃ、４１ｄ、４１ｅおよび図２０と同じ選択回路３６ｃを有している。
遅延回路４１ｂ、４１ｃ、４１ｄ、４１ｅは、縦続接続された一対のＣＭＯＳインバータでそれぞれ構成されている。各ＣＭＯＳインバータのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの基板は、基板電圧ＢＰ１−４、ＢＮ１−４をそれぞれ受けている。基板電圧ＢＰ１−４、ＢＮ１−４の関係により、遅延回路４１ｂ、４１ｃ、４１ｄ、４１ｅの遅延時間は、４１ｂ＜４１ｃ＜４１ｄ＜４１ｅに設定される。遅延回路４１ｂ、４１ｃ、４１ｄ、４１ｅは、遅延信号／ＢＬＴＦ０を遅延させ、タイミング信号／ＢＬＴＦ１−４をそれぞれ生成する。【０１２４】
選択回路３６ｃは、タイミング調整信号ＴＡＤＪ１−４に応じてタイミング信号／ＢＬＴＦ１−４のいずれかを選択し、タイミング信号ＢＬＴＦ１として出力する。これにより、図１０に示したビット線トランスファ信号ＢＬＴＬ２の立ち下がりエッジの生成タイミングを変更できる。
以上、第１１の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、異なる基板電圧ＢＰ１−４、ＢＮ１−４が供給される遅延回路４１ｂ、４１ｃ、４１ｄ、４１ｅのいずれかを選択回路３６ｃにより選択することで、ビット線トランスファ信号（例えば、ＢＬＴＬ２）の立ち下がりエッジの生成タイミングを容易に変更できる。【０１２５】
図２９は、本発明の第１２の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１０の実施形態の基板電圧変更回路３８およびプリチャージ制御回路４０の代わりに内部電圧生成回路４２およびプリチャージ制御回路４４が形成されている。その他の構成は、第１０の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１２６】
内部電圧生成回路４２は、外部電源電圧ＶＤＤを用いて内部電源電圧ＶＩＩを生成するとともに内部電源電圧ＶＩＩ１を生成する。内部電源電圧ＶＩＩは固定の電圧であり、内部電源電圧ＶＩＩ１は可変の電圧である。内部電圧生成回路４２は、タイミング調整信号ＴＡＤＪ１−４に応じて内部電源電圧ＶＩＩ１の値を変更する。具体的には、タイミング調整信号ＴＡＤＪ１−４の末尾の数字が小さいほど、内部電源電圧ＶＩＩ１は高くなる。プリチャージ制御回路４４は、プリチャージ制御回路４１は、内部電源電圧ＶＩＩ１用いてビット線トランスファ信号ＢＬＴＬ２の立ち下がりエッジのタイミングを生成する。【０１２７】
図３０は、図２９に示したプリチャージ制御回路４４においてビット線トランスファスイッチＢＴのオフタイミングを決めるタイミング信号ＢＬＴＦ１を生成するタイミング変更回路４４ａを示している。タイミング変更回路４４ａは、バッファ回路２８ｂおよび遅延回路４４ｂを有している。遅延回路４４ｂは、縦続接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、内部電源線ＶＩＩ１に接続されている。【０１２８】
図２９で説明したように、タイミング調整信号ＴＡＤＪ１−４の末尾の数字が小さいほど、内部電源電圧ＶＩＩ１は高くなる。内部電源電圧ＶＩＩ１は高いほど、遅延回路４４ｂの遅延時間は短くなる。このように、タイミング変更回路４４ａは、可変な内部電源電圧ＶＩＩ１を利用して、タイミング調整信号ＴＡＤＪ１−４に応じてタイミング信号ＢＬＴＦ１の遅延時間を調整する。これにより、図１０に示したビット線トランスファ信号ＢＬＴＬ２の立ち下がりエッジの生成タイミングを変更できる。【０１２９】
以上、第１２の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、さらに、内部電源線ＶＩＩ１を変更することでビット線トランスファ信号（例えば、ＢＬＴＬ２）の立ち下がりエッジの生成タイミングを容易に変更できる。
図３１は、本発明の第１３の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態（図７）のコマンドデコーダ１２およびメモリコア２４の代わりにコマンドデコーダ１２Ｂおよびメモリコア２４Ａが形成されている。その他の構成は、第４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。ＦＣＲＡＭは、第４または第５の実施形態（図１３、図１６）と同様に、ＭＣＰまたはＳＯＰとして構成可能である。【０１３０】
コマンドデコーダ１２Ｂは、試験コマンドとともに供給される試験コード（ロウアドレス信号ＲＡＤ）に応じて、タイミング調整信号ＴＡＤＪ０−６のいずれか一つを高論理レベルに活性化する。なお、ＦＣＲＡＭがパワーオンされた後、デフォルトとしてタイミング調整信号ＴＡＤＪ２が高論理レベルに活性化される。
メモリコア２４Ａは、第４の実施形態のプリチャージ制御回路２６の代わりにプリチャージ制御回路４６を有している。この実施形態では、各センスアンプＳＡは、一対のビット線ＢＬ、／ＢＬのみに接続される。このため、メモリコア２４Ａは、図７のビット線トランスファ部ＢＴは有していない。また、メモリコア２４Ａは、後述する図３２に示すプリチャージ容量部ＰＣを有している。【０１３１】
プリチャージ制御回路４６は、ビット線トランスファ部ＢＴを制御する機能の代わりにプリチャージ容量部ＰＣを制御する機能を有している。すなわち、プリチャージ制御回路４６は、後述する容量スイッチＰＳＷ、プリチャージスイッチおよびイコライズスイッチの動作を制御するためにスイッチ制御信号ＣＮＴ１−２、ＢＲＳを出力するスイッチ制御部として動作する。また、プリチャージ制御回路４６は、後述するデータが出力されないビット線（ＢＬ、／ＢＬの一方）に接続された容量スイッチＰＳＷの動作を制御するスイッチ制御信号（ＣＮＴ１−２の一方）の非活性化タイミングを、タイミング調整信号ＴＡＤＪ０−６に応じて変更する機能を有している。プリチャージ制御回路４６のその他の機能は、プリチャージ制御回路２６と同じである。【０１３２】
図３２は、図３１に示したメモリコア２４Ａの要部を示している。プリチャージ容量部ＰＣ、プリチャージ部ＰＲＥ、コラムスイッチ部ＣＳＷおよびセンスアンプ部ＳＡは、境界領域ＢＡ１に配置されている。メモリセルアレイＡＲＹの相補のビット線対ＢＬ０−１、／ＢＬ０−１は、センスアンプＳＡにそれぞれ接続されている。境界領域ＢＡ１に最も近いメモリセルＭＣは、冗長メモリセルであり、冗長ワード線ＲＷＬに接続されている。その他の基本的な構成は、プリチャージ容量部ＰＣを除き図９と同じである。【０１３３】
プリチャージ容量部ＰＣは、ビット線ＢＬ、／ＢＬにそれぞれ対応してｎＭＯＳトランジスタからなる容量スイッチＰＳＷと、容量スイッチＰＳＷおよびプリチャージ電圧線ＶＰＲの間に配置されたプリチャージ容量ＰＣＡとを有している。プリチャージ容量ＰＣＡは、ビット線ＢＬ、／ＢＬに接続される負荷として使用される。ビット線ＢＬ、／ＢＬに接続された容量スイッチＰＳＷのゲートは、スイッチ制御信号ＣＮＴ１、ＣＮＴ２をそれぞれ受けている。スイッチ制御信号ＣＮＴ１−２は、プリチャージ制御回路４６により生成される。【０１３４】
容量スイッチＰＳＷおよびプリチャージ容量ＰＣＡは、メモリセルアレイＡＲＹの外側に位置する境界領域ＢＡ１に形成される。このため、プリチャージ容量ＰＣＡをメモリセルＭＣの配列ピッチと無関係に形成できる。すなわち、プリチャージ容量ＰＣＡの容量値を任意に設定できる。
図３３は、この実施形態のＦＣＲＡＭの読み出し動作を示している。この例では、図３２に示したワード線ＷＬ６２が選択され、太い破線枠で示したビット線ＢＬ０、ＢＬ１に接続されたメモリセルＭＣからデータが読み出される。基本的な動作は上述した図４と同じである。以下では、ビット線ＢＬ０、／ＢＬ０に着目して説明する。ここで、ビット線ＢＬ０、／ＢＬ０は、図４のデータ線Ｄ１、Ｄ２に対応する。スイッチ制御信号ＣＮＴ１−２は、図４のスイッチＣＳ１−２をオフさせるためのスイッチ制御信号に対応する。ビット線リセット信号ＢＲＳ２は、図４のスイッチＰＳ１、ＰＳ２、ＥＳ１をオフさせるためのスイッチ制御信号に対応する。【０１３５】
まず、ワード線ＷＬ６２が活性化される直前に、ビット線リセット信号ＢＲＳが低論理レベルに非活性化され、ビット線ＢＬ０、／ＢＬ０とプリチャージ電圧線ＶＰＲとの接続が解除される。同時に、データが出力されるビット線ＢＬ０に対応するスイッチ制御信号ＣＮＴ１が低論理レベルに非活性化される（図３３（ａ））。ビット線ＢＬ０に接続された容量スイッチＰＳＷは、スイッチ制御信号ＣＮＴ１によりオフする。これにより、ビット線ＢＬ０とプリチャージ容量ＰＣＡとの接続が解除される。データが出力されるビット線ＢＬ０の負荷容量値が減るため、データの出力によるビット線ＢＬ０の電圧の変化量は大きくなる。【０１３６】
この後、ワード線ＷＬ６２が活性化され、データがビット線ＢＬ０に出力される（図３３（ｂ））。このとき、データが出力されないビット線／ＢＬ０に接続された容量スイッチＰＳＷはオンしている。このため、ビット線／ＢＬ０は、プリチャージ容量ＰＣＡに接続され負荷容量値が増加している。したがって、ビット線ＢＬ０にデータが出力されて電圧が変化したときに、ビット線／ＢＬ０の電圧が、カップリング容量の影響で変化することが抑えられる（図３３（ｃ））。すなわち、ビット線対ＢＬ０、／ＢＬ０の電圧差が小さくなることが防止される。【０１３７】
次に、センスアンプＳＡが増幅動作を開始する直前に、データが出力されないビット線／ＢＬ０に対応するスイッチ制御信号ＣＮＴ２が低論理レベルに非活性化される（図３３（ｄ））。データが出力されないビット線／ＢＬ０に対応するプリチャージ容量ＰＣＡは、ビット線／ＢＬ０から切り離される。ビット線／ＢＬ０の負荷容量値が減ることで、センスアンプＳＡによるビット線対ＢＬ０、／ＢＬ０の電圧差の増幅速度が低下することが防止される。【０１３８】
次に、センスアンプＳＡが動作し、ビット線対ＢＬ０、／ＢＬ０の電圧差が増幅される（図３３（ｅ））。ワード線ＷＬ６２が非活性化された後、センスアンプＳＡの増幅動作が完了する（図３３（ｆ））。
この後、ビット線リセット信号ＢＲＳおよびスイッチ制御信号ＣＮＴ１−２は活性化される（図３３（ｇ））。これにより、ビット線対ＢＬ０、／ＢＬ０は、プリチャージ電圧線ＶＰＲにプリチャージされる（図３３（ｈ））。そして、読み出し動作が完了する。【０１３９】
図３４は、データが出力されないビット線に対応するスイッチ制御信号のオフタイミングを変更するときの試験コマンドシーケンスを示している。アドレス信号ＲＡＤの割り当てが異なることを除き、図１１と同じである。コマンドデコーダ１２Ｂは、試験コマンドとともに供給される試験コードＣＯＤＥに応じて、タイミング調整信号ＴＡＤＪ０−６のいずれか一つを高論理レベルに活性化する。【０１４０】
この実施形態では、データが出力されないビット線に対応するスイッチ制御信号ＣＮＴの非活性化タイミング（オフタイミング）は、試験コードＣＯＤＥにより変更される。これにより、図３５に示すタイミング変更回路４６ａは、試験モード中のみスイッチ制御信号ＣＮＴのオフタイミングを調整可能である。また、コマンド入力回路１０およびアドレス入力回路１６は、スイッチ制御信号ＣＮＴ（ＣＮＴ１またはＣＮＴ２）のオフタイミングを変更するためのタイミング変更コマンドを受けるコマンド入力回路として動作する。【０１４１】
リザーブされているアドレス信号ＲＡＤ４−３は、ビット線リセット信号ＢＲＳ等のプリチャージ動作を制御する他の信号のタイミングを変更するために使用できる。試験モード中に調整されたオフタイミングは、ＦＣＲＡＭの電源がオフされるまで、あるいは、試験コマンドによりオフタイミングが再び調整されるまで維持される。なお、本実施形態を、第７の実施形態（ヒューズ回路３４）と組み合わせることで、フォトマスクを変更することなく、スイッチ制御信号ＣＮＴの非活性化タイミングを最適に設定できる。【０１４２】
図３５は、図３１に示したプリチャージ制御回路４６においてスイッチ制御信号ＣＮＴのオフタイミングを決めるタイミング信号ＣＮＴＦ１を生成するタイミング変更回路４６ａを示している。タイミング変更回路４６ａは、バッファ回路２６ｂ、縦続接続された４個の遅延回路２６ｃ、バッファ回路２６ｂ、選択回路２６ｄおよび信号生成回路４６ｂを有している。【０１４３】
バッファ回路２６ｂ、遅延回路２６ｃおよび選択回路２６ｄは、第４の実施形態（図１２）と同じである。信号生成回路４６ｂは、タイミング信号ＢＬＴＦ０−１を受けてスイッチ制御信号ＣＮＴ１−２を生成する。但し、信号生成回路４６ｂは、タイミング調整信号ＴＡＤＪ５が活性化されているとき、データが出力されないビット線（ＢＬ、／ＢＬの一方）に対応するスイッチ制御信号（ＣＮＴ１−２の一方）を接地電圧ＶＳＳに固定する。このとき、対応する容量スイッチＰＳＷは常にオフし、対応するビット線は、プリチャージ電圧線ＶＰＲに接続されない。すなわち、対応するビット線は、負荷容量が接続されない状態に維持される。【０１４４】
また、信号生成回路４６ｂは、タイミング調整信号ＴＡＤＪ６が活性化されているとき、データが出力されないビット線（ＢＬ、／ＢＬの一方）に対応するスイッチ制御信号（ＣＮＴ１−２の一方）を内部電源電圧ＶＩＩに固定する。このとき、対応する容量スイッチＰＳＷは常にオンし、対応するビット線は、プリチャージ電圧線ＶＰＲに常に接続される。すなわち、対応するビット線は、負荷容量が常に接続される状態に維持される。【０１４５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、第２の実施形態と同様の効果を得ることができる。
図３６は、本発明の第１４の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１３の実施形態（図３１）のコマンドデコーダ１２Ｂ、メモリコア２４Ａの代わりにコマンドデコーダ１２Ｃおよびメモリコア２４Ｂが形成されている。また、ヒューズ回路３４Ａが新たに形成されている。その他の構成は、第１３の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１４６】
コマンドデコーダ１２Ｃは、試験コマンドとともに供給される試験コード（ロウアドレス信号ＲＡＤ）に応じて、タイミング調整信号ＴＡＤＪ０−４のいずれか一つを高論理レベルに活性化し（デフォルトはＴＡＤＪ２）、冗長ワードイネーブル信号ＲＷＬＥＮを出力する。冗長ワードイネーブル信号ＲＷＬＥＮは、後述する図３７に示すプリチャージ容量部ＰＣを冗長メモリセルとして使用するか否かを決める信号である。【０１４７】
ヒューズ回路３４Ａは、ヒューズＦＳを有している。ヒューズ回路３４Ａは、ヒューズＦＳがカット（プログラム）されているときに低論理レベルのヒューズ信号ＦＳ０を出力し、ヒューズＦＳがカットされていないときに高論理レベルのヒューズ信号ＦＳ０を出力する。すなわち、ヒューズ信号ＦＳ０は、ヒューズＦＳのプログラム状態を示す。ヒューズ信号ＦＳ０は、図３７に示すプリチャージ容量部ＰＣを冗長メモリセルとして使用するか否かを決める信号である。ヒューズ信号ＦＳ０は、冗長ワードイネーブル信号ＲＷＬＥＮより優先される。【０１４８】
メモリコア２４Ｂは、第１３の実施形態のプリチャージ制御回路４６およびロウデコーダＲＤＥＣの代わりにプリチャージ制御回路４８およびロウデコーダＲＤＥＣ２を有している。この実施形態では、ビット線ＢＬ、／ＢＬ毎に複数のプリチャージ容量部ＰＣがメモリセルアレイＡＲＹに形成される。メモリコア２４Ｂは、プリチャージ制御回路４８およびロウデコーダＲＤＥＣ２の機能を除いて、第１３の実施形態のメモリコア２４Ａと同じである。すなわち、各センスアンプＳＡは、一対のビット線ＢＬ、／ＢＬのみに接続される。【０１４９】
ロウデコーダＲＤＥＣ２は、冗長ワードイネーブル信号ＲＷＬＥＮの活性化を受けたときに、プリチャージ容量部ＰＣの一部を冗長メモリセルとして使用するために、デコード機能を切り替える。ロウデコーダＲＤＥＣ２は、低論理レベルのヒューズ信号ＦＳ０を受けたときに、冗長ワードイネーブル信号ＲＷＬＥＮの論理レベルとは無関係に、プリチャージ容量部ＰＣの一部を冗長メモリセルとして使用するために、デコード機能を切り替える。【０１５０】
プリチャージ制御回路４８は、複数のプリチャージ容量部ＰＣを制御する機能を有している。また、プリチャージ制御回路４８は、第１３の実施形態と同様に、スイッチ制御信号ＣＮＴ１−２の非活性化タイミングを、タイミング調整信号ＴＡＤＪ０−６に応じて変更する機能を有している。プリチャージ制御回路４８は、冗長ワードイネーブル信号ＲＷＬＥＮの活性化を受けたときに、プリチャージ容量部ＰＣの一部へのスイッチ制御信号ＣＮＴ１−２の供給を停止する。すなわち、プリチャージ制御回路４８は、冗長ワードイネーブル信号ＲＷＬＥＮに応じて、負荷として使用するプリチャージ容量ＰＣＡ（図３７）の数を設定するスイッチ選択回路としても機能する。【０１５１】
プリチャージ制御回路４８は、低論理レベルのヒューズ信号ＦＳ０を受けたときに、冗長ワードイネーブル信号ＲＷＬＥＮの論理レベルとは無関係に、プリチャージ容量部ＰＣの一部へのスイッチ制御信号ＣＮＴ１−２の供給を停止する。プリチャージ制御回路４８のその他の機能は、プリチャージ制御回路４６と同じである。すなわち、プリチャージ制御回路４８は、図３５と同じタイミング変更回路４６ａを有している。【０１５２】
図３７は、図３６に示したメモリコア２４Ｂの要部を示している。各プリチャージ容量部ＰＣは、メモリセルＭＣを利用して形成されている。具体的には、容量スイッチＰＳＷは、メモリセルＭＣの転送トランジスタを利用して構成され、プリチャージ容量ＰＣＡは、メモリセルＭＣの容量を利用して構成されている。このため、例えば、既に設計されたメモリセルアレイＡＲＹを利用できる。【０１５３】
この実施形態では、各ビット線ＢＬ、／ＢＬ毎に一対の容量スイッチＰＳＷおよびプリチャージ容量ＰＣＡが形成されている。但し、コマンドデコーダ１２Ｃから高論理レベルの冗長ワードイネーブル信号ＲＷＬＥＮが出力されるとき、あるいは、ヒューズ回路３４Ａから低論理レベルのヒューズ信号ＦＳ０が出力されるとき、容量スイッチＰＳＷの一つおよびプリチャージ容量ＰＣＡの一つは、冗長メモリセルとして使用される。このとき、冗長メモリセルとして使用される容量スイッチＰＳＷのゲートは、スイッチ制御信号ＣＮＴ１−２の信号線から切り離され、冗長ワード線ＲＷＬ１−２に接続される。【０１５４】
図３８は、データが出力されないビット線に対応するスイッチ制御信号のオフタイミングを変更するときの試験コマンドシーケンスを示している。コマンドデコーダ１２Ｃは、アドレス信号ＲＡＤ４−３が”００”のときに、冗長ワードイネーブル信号ＲＷＬＥＮを高論理レベルに活性化する。アドレス信号ＲＡＤのその他の割り当ては、図３４と同じである。【０１５５】
リザーブされているアドレス信号ＲＡＤ４−３は、ビット線リセット信号ＢＲＳ等のプリチャージ動作を制御する他の信号のタイミングを変更するために使用できる。試験モード中に調整されたオフタイミングは、ＦＣＲＡＭの電源がオフされるまで、あるいは、試験コマンドによりオフタイミングが再び調整されるまで維持される。なお、本実施形態を、第７の実施形態（ヒューズ回路３４）と組み合わせることで、フォトマスクを変更することなく、スイッチ制御信号ＣＮＴの非活性化タイミングを最適に設定できる。【０１５６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリセルＭＣを利用して容量スイッチＰＳＷおよびプリチャージ容量ＰＣＡを形成することで、メモリコア２４Ｂのレイアウト設計を容易にできる。各ビット線ＢＬ、／ＢＬに接続されるプリチャージ容量ＰＣＡの数を変更できるため、製造されたＦＣＲＡＭ毎に最適な読み出し動作特性を得ることができる。換言すれば、既に設計されたメモリセルアレイＡＲＹのレイアウトデータを流用できるため、ＦＣＲＡＭの設計効率を向上できる。使用しないプリチャージ容量ＰＣＡを冗長メモリセルとして使用できるため、不良の救済効率を向上でき、ＦＣＲＡＭの歩留を向上できる。【０１５７】
図３９は、本発明の第１５の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１３の実施形態（図３１）のメモリコア２４Ａの代わりにメモリコア２４Ｃが形成されている。その他の構成は、第１３の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。また、コマンド入力回路１０およびアドレス入力回路１６は、後述するスイッチ制御信号ＣＮＴ（ＣＮＴ１またはＣＮＴ２）のオフタイミングを変更するためのタイミング変更コマンドを受けるコマンド入力回路として動作する。試験コマンドシーケンスは、上述した図３４と同じである。【０１５８】
メモリコア２４Ｃは、第１３の実施形態のプリチャージ制御回路４６の代わりにプリチャージ制御回路５０を有している。この実施形態では、各センスアンプＳＡは、一対のビット線ＢＬ、／ＢＬのみに接続される。プリチャージ制御回路５０は、プリチャージ容量部ＰＣおよびプリチャージ部ＰＲＥを制御する機能がプリチャージ制御回路４６と相違している。プリチャージ制御回路５０のその他の機能は、プリチャージ制御回路４６と同じである。【０１５９】
図４０は、図３９に示したメモリコア２４Ｃの要部を示している。メモリコア２４Ｃは、プリチャージ部ＰＲＥの回路構成が異なることを除き、第１３の実施形態のメモリコア２４Ａ（図３２）と同じである。プリチャージ部ＰＲＥの各プリチャージ回路では、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するｎＭＯＳトランジスタ（プリチャージスイッチ）のゲートは、互いに異なるビット線リセット信号ＢＲＳ１−２を受けている。また、ビット線対ＢＬ、／ＢＬを互いに接続するイコライズ用のｎＭＯＳトランジスタ（イコライズスイッチ）のゲートは、ビット線リセット信号ＢＲＳ１−２のＡＮＤ論理を有するビット線リセット信号ＢＲＳ１２を受けている。これにより、ビット線対ＢＬ、／ＢＬの各ビット線は、互いに独立してプリチャージ電圧ＶＰＲを受けることが可能である。プリチャージ容量ＰＣＡは、ビット線ＢＬ、／ＢＬに接続される負荷として使用される。【０１６０】
図４１は、この実施形態のＦＣＲＡＭの読み出し動作を示している。この例では、ワード線ＷＬ６２が選択され、図４０に太い破線枠で示したビット線ＢＬ０、ＢＬ１に接続されたメモリセルＭＣからデータが読み出される。基本的な動作は上述した図５と同じである。以下では、ビット線ＢＬ０、／ＢＬ０に着目して説明する。ワード線ＷＬ６２が活性化されてからセンスアンプＳＡが増幅動作を開始するまでのビット線ＢＬ０、／ＢＬ０の波形の詳細は、図６（ｄ）と同じである。ここで、ビット線ＢＬ０、／ＢＬ０は、図６のデータ線Ｄ１、Ｄ２に対応する。スイッチ制御信号ＣＮＴ２およびビット線リセット信号ＢＲＳ２は、図６のスイッチＣＳ２およびスイッチＰＳ２をオフさせるためのスイッチ制御信号に対応する。【０１６１】
まず、ワード線ＷＬ６２が活性化される直前に、ビット線リセット信号ＢＲＳ１が低論理レベルに非活性化され、データ出力されるビット線ＢＬ０とプリチャージ電圧線ＶＰＲとの接続が解除される。ビット線リセット信号ＢＲＳ１の変化に応答してビット線リセット信号ＢＲＳ１２が低論理レベルに非活性化され、ビット線対ＢＬ０、／ＢＬ０のイコライズ動作が停止する。同時に、データが出力されるビット線ＢＬ０に対応するスイッチ制御信号ＣＮＴ１が低論理レベルに非活性化される（図４１（ａ））。【０１６２】
ビット線ＢＬ０に接続された容量スイッチＰＳＷは、スイッチ制御信号ＣＮＴ１によりオフする。これにより、ビット線ＢＬ０とプリチャージ容量ＰＣＡとの接続が解除される。この解除によりデータが出力されるビット線ＢＬ０の負荷容量値が減るため、データの出力によるビット線ＢＬ０の電圧の変化量は大きくなる。
この後、ワード線ＷＬ６２が活性化され、データがビット線ＢＬ０に出力される（図４１（ｂ））。このとき、データが出力されないビット線／ＢＬ０に接続された容量スイッチＰＳＷはオンしている。このため、ビット線／ＢＬ０は、プリチャージ容量ＰＣＡに接続され負荷容量値が増加している。したがって、ビット線ＢＬ０にデータが出力されて電圧が変化したときに、ビット線／ＢＬ０の電圧が、カップリング容量の影響で変化することが抑えられる（図４１（ｃ））。すなわち、ビット線対ＢＬ０、／ＢＬ０の電圧差が小さくなることが防止される。【０１６３】
ワード線ＷＬ６２が活性化された後、センスアンプＳＡが増幅動作を開始する前に、スイッチ制御信号ＣＮＴ２が低論理レベルに非活性化される（図４１（ｄ））。スイッチ制御信号ＣＮＴ２の非活性化により、データが出力されないビット線／ＢＬ０に接続された容量スイッチＰＳＷはオフする。ビット線／ＢＬ０とプリチャージ容量ＰＣＡとの接続が解除されるため、ビット線／ＢＬ０の負荷容量値は減少する。ビット線リセット信号ＢＲＳ２の高論理レベルにより、ビット線／ＢＬ０は、プリチャージ電圧線ＶＰＲに接続されている。ビット線／ＢＬ０の負荷容量値は小さいため、ビット線／ＢＬ０の電圧は、図６（ｄ）に示したように、迅速にプリチャージ電圧ＶＰＲ（基準電圧ＶＲＥＦに対応）まで低下する。【０１６４】
次に、センスアンプＳＡが増幅動作を開始する直前に、データが出力されないビット線／ＢＬ０に対応するビット線リセット信号ＢＲＳ２が低論理レベルに非活性化される（図４１（ｅ））。これにより、プリチャージ電圧ＶＰＲに充電されたビット線／ＢＬ０は、フローティング状態に設定される。
次に、センスアンプＳＡが動作し、ビット線対ＢＬ０、／ＢＬ０の電圧差が増幅される（図４１（ｆ））。この後の動作は、上述した図３３と同じであるため、説明を省略する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、第３の実施形態と同様の効果を得ることができる。【０１６５】
図４２は、本発明の第１６の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１４の実施形態（図３６）のメモリコア２４Ｂの代わりにメモリコア２４Ｄが形成されている。その他の構成は、第１４の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、ＦＣＲＡＭとして形成されている。【０１６６】
メモリコア２４Ｄは、第１４の実施形態のプリチャージ制御回路４８の代わりにプリチャージ制御回路５２を有している。メモリコア２４Ｄは、プリチャージ制御回路５０および後述する図４３に示すプリチャージ回路ＰＲＥを除いて、第１４の実施形態のメモリコア２４Ｂと同じである。すなわち、各センスアンプＳＡは、一対のビット線ＢＬ、／ＢＬのみに接続される。【０１６７】
プリチャージ制御回路５２は、第１５の実施形態のプリチャージ制御回路５０と同様に、ビット線リセット信号ＢＲＳ１１−２、ＢＲＳ１２を生成する機能を有している。その他の機能は、第１４の実施形態のプリチャージ制御回路４８と同じである。
図４３は、図４２に示したメモリコア２４Ｄの要部を示している。メモリコア２４Ｄは、プリチャージ回路ＰＲＥの構成のみが第１４の実施形態（図３７）と異なる。すなわち、複数のプリチャージ容量部ＰＣが、ビット線ＢＬ、／ＢＬ毎に形成されている。容量スイッチＰＳＷは、メモリセルＭＣの転送トランジスタを利用して構成され、プリチャージ容量ＰＣＡは、メモリセルＭＣの容量を利用して構成されている。【０１６８】
プリチャージ回路ＰＲＥは、第１５の実施形態（図４０）と同じである。プリチャージ回路ＰＲＥの動作は、第１５の実施形態（図４１）と同じである。また、この実施形態では、第１４の実施形態と同様に、プリチャージ容量部ＰＣの一部を、冗長メモリセルとして利用可能である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。【０１６９】
図４４は、本発明の第１７の実施形態におけるメモリコアの要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１３の実施形態（図３１）のメモリセルアレイＡＲＹが、ビット線ツイスト構造を有するメモリセルアレイＡＲＹに置き換えている。ビット線ツイスト構造は、ビット線ＢＬ、／ＢＬが互いに交差する交差部ＣＲＳを有している。各ビット線対ＢＬ、／ＢＬ毎に、プリチャージ容量部ＰＣは、交差部ＣＲＳの両側に配置されている。なお、ビット線ツイスト構造を有するメモリセルアレイＡＲＹを、第１４−第１６の実施形態に適用することもできる。【０１７０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プリチャージ容量部ＰＣを交差部ＣＲＳの両側に配置することで、各プリチャージ容量部ＰＣの動作を容易に制御できる。また、ビット線ＢＬ、／ＢＬが長い場合にも、ビット線ＢＬ、／ＢＬのプリチャージ制御を確実に実施できる。
なお、第１３−１７の実施形態に、第５の実施形態（図１４）のモードレジスタの手法を適用し、スイッチ制御信号ＣＮＴ２の非活性化タイミングをモードレジスタに設定される値に応じて変更してもよい。同様に、第１４および第１６の実施形態において、負荷として使用されるプリチャージ容量ＰＣＡの数をモードレジスタにより設定してもよい。【０１７１】
第１３−１７の実施形態に、第６の実施形態（図１７）と同様のパッドとタイミングデコーダを形成し、スイッチ制御信号ＣＮＴ２の非活性化タイミングをモードレジスタに設定される値に応じて変更してもよい。同様に、第１４および第１６の実施形態において、負荷として使用されるプリチャージ容量ＰＣＡの数をパッドおよびタイミングデコーダにより設定してもよい。【０１７２】
第１３−１７の実施形態に、第７の実施形態（図１８）と同様のヒューズ回路とタイミングデコーダを形成し、スイッチ制御信号ＣＮＴ２の非活性化タイミングをモードレジスタに設定される値に応じて変更してもよい。
第１４−１７の実施形態に、第４および第５の実施形態（図１２、図１５）のタイミング変更回路２６ａ、２８ａを適用してもよい。あるいは、第８−第１２の実施形態のタイミング変更回路３６ａ、３７ａ、４０ａ、４１ａ、４４ａを適用してもよい。すなわち、第１４−第１７の実施形態において、スイッチ制御信号ＣＮＴの非活性化タイミングを、チャネル長Ｌおよびゲート幅Ｗの少なくといずれかが異なる複数の遅延段を選択的に使用することで調整してもよい。スイッチ制御信号ＣＮＴの非活性化タイミングを、遅延回路のトランジスタの基板に供給される基板電圧を変更することで調整してもよい。あるいは、スイッチ制御信号ＣＮＴの非活性化タイミングを、遅延回路に供給される電源電圧を変更することで調整してもよい。【０１７３】
第４の実施形態のＭＣＰ（図１３）は、第１−第３、第５−第１７の実施形態の半導体集積回路チップを用いて構成してもよい。同様に、第５の実施形態のＳＯＣ（図１６）は、第１−第４、第６−第１７の実施形態の半導体集積回路を用いて構成してもよい。
本発明は、センスアンプＳＡに接続されるビット線ＢＬ、／ＢＬのプリチャージ制御だけでなく、リードアンプＲＡに接続されるローカルデータバス線ＬＤＢのプリチャージ制御に適用可能である。あるいは、差動アンプとこの差動アンプに接続された相補のデータ線を有するロジックチップ等にも適用可能である。【０１７４】
本発明は、ＦＣＲＡＭだけでなく、一般的なＤＲＡＭ、ＳＤＲＡＭ、あるいは擬似ＳＲＡＭに適用可能である。
【産業上の利用可能性】
【０１７５】
本発明は、差動アンプとこの差動アンプに接続された相補のデータ線を有する半導体集積回路に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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