(57)【特許請求の範囲】
【請求項１】
ＤＣ入力電圧をＣＭＯＳインバータによりスイッチングして誘導性負荷に出力し、出力電圧に応じた制御電圧をフィードバック制御系により生成して前記ＣＭＯＳインバータにフィードバックすることにより、前記スイッチングを繰り返させて最終的に所望のＤＣ出力電圧を得るように構成され、前記ＣＭＯＳインバータを構成するトランジスタ及び前記フィードバック制御系を構成する他のトランジスタを同一の半導体基板に集積して成るＤＣ−ＤＣコンバータ用半導体集積回路であって、
前記ＣＭＯＳインバータの一方を構成し、前記誘導性負荷に接続されるｎＭＯＳ型トランジスタが、半導体領域であって、接続電源電位又は接地電位に接続されることで、前記フィードバック制御系を構成する前記他のトランジスタと電気的に絶縁されているｎ型ウエル領域を介して、前記半導体基板に形成されており、
かつ、前記所望のＤＣ出力電圧は、正の電圧であることを特徴とするＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項２】
前記ｎ型ウエル領域は、少なくとも一つの前記他のトランジスタを構成する一領域と同じプロセス工程により形成されたものであることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項３】
前記フィードバック制御系の最終段を構成し前記ＣＭＯＳインバータに貫通電流が流れるのを防止するためのタイミング調整回路を、前記ＣＭＯＳインバータに接続することを特徴とする請求項１又は２記載のＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項４】
前記タイミング調整回路は、前記ＣＭＯＳインバータを構成するｎＭＯＳ型トランジスタ及びｐＭＯＳ型トランジスタを同時にオフさせる時間を設定することを特徴とする請求項３記載のＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項５】
前記ＤＣ−ＤＣコンバータが、降圧型コンバータから成ることを特徴とする請求項１乃至４のいずれか一に記載のＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項６】
前記半導体基板は、ｐ型半導体基板であることを特徴とする請求項１乃至５のいずれか一に記載のＤＣ−ＤＣコンバータ用半導体集積回路。
【請求項７】
ｎＭＯＳ型トランジスタ及びｐＭＯＳ型トランジスタをスイッチング動作させることによってＤＣ入力電圧から所定の電圧を出力するＣＭＯＳインバータと、
一端を前記ＣＭＯＳインバータの出力に接続された誘導性負荷と、
前記誘導性負荷の他端の電圧に応じた制御電圧を生成し、該制御電圧に基づいて最終的に前記他端の電圧が所望のＤＣ出力電圧となるように前記スイッチング動作を制御するフィードバック制御部と、
を備え、
前記ｎＭＯＳ型トランジスタと、前記フィードバック制御部を構成するトランジスタとは、同一の半導体基板上に形成され、
前記ｎＭＯＳ型トランジスタは、半導体領域であって、接続電源電位又は接地電位に接続されることで、前記フィードバック制御系を構成する前記他のトランジスタと電気的に絶縁されている第１のｎ型ウエル領域を介して、前記半導体基板に形成されていると共に、前記第１のｎ型ウエル領域の中に形成されたｐ型ウエル領域の中に形成されていて、
前記所望のＤＣ出力電圧は、正の電圧であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項８】
前記フィードバック制御部を構成するトランジスタは、ｎｐｎ型トランジスタ又はＬａｔｅｒａｌ型ｐｎｐ型トランジスタ型とを含み、
該ｎｐｎ型トランジスタ及びＬａｔｅｒａｌ型ｐｎｐ型トランジスタ型は、前記半導体基板に形成された第２及び第３のｎ型ウエル領域の中にそれぞれ形成されていることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記半導体基板は、ｐ型半導体基板であることを特徴とする請求項７又は８記載のＤＣ−ＤＣコンバータ。
【請求項１０】
フィードバック制御部は、タイミング調整回路を含み、
前記タイミング調整回路は、前記ＣＭＯＳインバータを構成する前記ｎＭＯＳ型トランジスタ及び前記ｐＭＯＳ型トランジスタを同時にオフさせる時間を設定するように前記スイッチング動作を行うことを特徴とする請求項７、８又は９記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＣ−ＤＣ（Direct Current to
Direct Current：直流−直流）コンバータ用半導体集積回路及びＤＣ−ＤＣコンバータに係り、詳しくは、ドライバとして動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータが半導体基板に形成されるＤＣ−ＤＣコンバータ用半導体集積回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
例えば携帯電話のような電子機器に用いられる直流電源としてＤＣ入力−ＤＣ出力タイプのＤＣ−ＤＣコンバータが広く用いられている。図５は、このＤＣ−ＤＣコンバータの一種として従来から知られている降圧型同期整流ＤＣ−ＤＣコンバータ（以下、単にＤＣ−ＤＣコンバータとも称する）の基本回路構成を示す図である。同ＤＣ−ＤＣコンバータは、同図に示すように、電源電圧（ＤＣ入力電圧）Ｖccをスイッチングして出力するＣＭＯＳインバータＩｃから成るドライバ（駆動回路）５１と、ドライバ５１の出力を平滑して予め設定された所望のＤＣ電圧（設定ＤＣ電圧）を出力するフィルタ回路５２と、フィルタ回路５２の出力を入力するバッファ増幅器５３と、レギュレータ等から成る基準電圧回路５４の出力Ｖｓ及びバッファ増幅器５３の出力Ｖｂを入力し、ＶｓとＶｂとの差電圧を増幅する誤差増幅器５５と、誤差増幅器５５の出力及び発振回路５６の出力を入力する比較器５７と、比較器５７の出力を入力しドライバ５１のゲートに出力が接続されるタイミング調整回路５８とから構成されている。なお、符号ＱｎはＣＭＯＳインバータＩｃの一方を構成するｎＭＯＳ型トランジスタ、ＱｐはＣＭＯＳインバータＩｃの他方を構成するｐＭＯＳ型トランジスタ、Ｒ１〜Ｒ５は抵抗、Ｃ１〜Ｃ３はコンデンサ、Ｌは誘導性負荷となるコイル、Ｖｓは基準電圧回路５４の出力電圧、Ｖｂはバッファ増幅器５３の出力電圧である。
【０００３】
ここで、抵抗Ｒ１〜Ｒ５、コンデンサＣ２、Ｃ３、バッファ増幅器５３、基準電圧回路５４、誤差増幅器５５、発振回路５６、比較器５７及びタイミング調整回路５８はフィードバック制御系５９を構成している。そして、このフィードバック制御系５９は、フィルタ回路５２の出力電圧を入力してこの出力電圧と上記設定ＤＣ電圧との差電圧に応じた制御パルス（制御電圧）を作成し、その制御パルスがタイミング調整回路５７を介してドライバ５１を構成するＣＭＯＳインバータＩｃのゲートに入力されドライバ５１のスイッチング動作を制御することにより、ＤＣ−ＤＣコンバータとして最終的に所望の設定ＤＣ電圧を出力するように構成されている。また、タイミング調整回路５８は、ＣＭＯＳインバータＩｃから成るドライバ５１のスイッチング時に、同時にオンしてＣＭＯＳインバータＩｃに貫通電流が流れるのを防止するために、ｎＭＯＳ型トランジスタＱｎとｐＭＯＳ型トランジスタＱｐとを同時にオフさせるデッドタイムを設定するために設けられている。
【０００４】
このような構成のＤＣ−ＤＣコンバータは、フィルタ回路５２を除いた他の構成部はＩＣ化されて、ＤＣ−ＤＣコンバータ用半導体集積回路として製造されている。図６は、このようなＤＣ−ＤＣコンバータ用半導体集積回路の一部を示す断面図で、ｐ型半導体基板６１に、例えばドライバ５１としてのＣＭＯＳインバータＩｃの一方を構成しているｎＭＯＳ型トランジスタＱｎ、及びフィードバック制御系５９を構成するｎｐｎ型トランジスタＱ１、Ｌ（Lateral：横型）−ｐｎｐ型トランジスタＱ２等の他のトランジスタが近接して集積されている例を示している。ｎＭＯＳ型トランジスタＱｎのｎ型ソース領域６２及びドレイン領域６３からはそれぞれソース端子Ｓ及びドレイン端子Ｄが、絶縁ゲート部６４からはゲート端子Ｇが、基板６１からはｐ型コンタクト領域６５を通じて基板端子ｐsubが取り出されている。また、ｎｐｎ型トランジスタＱ１のｎ型エミッタ領域６６及びコレクタ領域６７からはそれぞれエミッタ端子Ｅ１及びコレクタ端子Ｃ１が、ｐ型ベース領域６８からはベース端子Ｂ１が取り出されている。また、Ｌ−ｐｎｐ型トランジスタＱ２のｐ型エミッタ領域６９及びコレクタ領域７０からはそれぞれエミッタ端子Ｅ２及びコレクタ端子Ｃ２が、ｎ型ベース領域（ｎ型ウエル領域）７１からはｎ型コンタクト領域７２を通じてベース端子Ｂ２が取り出されている。上述のような半導体集積回路は、Ｂｉ−ＣＭＯＳ（Bipolar-Complementary Metal Oxide Semiconductor）プロセス工程により製造される。
【０００５】
ここで、フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの不揮発性半導体記憶装置に用いられる負昇圧回路用半導体集積回路の例が、例えば特許文献１に開示されている。同半導体集積回路は、寄生ＮＰＮトランジスタの発生を防止するためになされ、図９に示すように、トリプル・ウエル構造のＮＭＯＳ型トランジスタを用いて構成されて、Ｐ型シリコンウエハ２０１上にＤｅｅｐ−Ｎウエル２０２が形成され、このＤｅｅｐ−Ｎウエル２０２上にはＰウエル２０３及び浮遊電位のＤｅｅｐ−Ｎウエル端子２０９が形成されている。また、Ｐウエル２０３上にはＮＭＯＳ型トランジスタＭ２０１が形成されるとともに、ノードＮ２０２、Ｎ２０３が形成され、ノード２０２、Ｎ２０３にはそれぞれ容量Ｃ２０１、Ｃ２０２が接続されている。
【０００６】
このような構成の半導体集積回路によれば、Ｐウエル２０３、Ｄｅｅｐ−Ｎウエル２０２は分離されているので、それぞれの電位を特定の電位又は浮遊電位（フローティング）に設定することができ、寄生ＮＰＮトランジスタＱ２０１が発生してもそのベース及びコレクタの電位がフローティングになり、昇圧動作によってＰウエル２０３からノードＮ２０２にベース電流Ｉｂが流れても、定常的なコレクタ電流Ｉｅが発生しないので、寄生ＮＰＮトランジスタＱ２０１を無効にできるとされている。
【特許文献１】特開２００１−４３６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来のＤＣ−ＤＣコンバータ用半導体集積回路では、ＣＭＯＳインバータから成るドライバによるスイッチング時に、ｎＭＯＳ型トランジスタのドレイン電位が接地電位以下に低下してしまうので、ｎＭＯＳ型トランジスタと近接して集積されている他のトランジスタとの間で寄生トランジスタを発生して、寄生電流によりＤＣ−ＤＣコンバータが誤動作する、という問題がある。
すなわち、ＤＣ−ＤＣコンバータでは、図５の基本回路構成において、ＣＭＯＳインバータＩｃから成るドライバ５１によるスイッチング時に、ドライバ５１の誘導性負荷であるコイルＬにスイッチング出力に応じて、図７（ａ）に示すような出力電流ＩLが流れる。そして、ドライバ５１の出力電圧は、ＣＭＯＳインバータＩｃのｐＭＯＳ型トランジスタＱｐがオフしてｎＭＯＳ型トランジスタＱｎがオンするタイミングｔでＬ（Low）レベルになるので、出力電流ＩLは徐々に減少してくる。しかしながら、出力電流ＩLはコイルＬの性質上タイミングtの瞬間に０にはならないで、図７（ａ）に示すように流れ続けようとする。ここで、タイミング調整回路５８により、ｎＭＯＳ型トランジスタＱｎとｐＭＯＳ型トランジスタＱｐとを同時にオフさせるデッドタイムＴｄが設定されているために、接地（Gnd）電位からコイルＬに向かって電流が吸い寄せられる（引っ張られる）ようになる。
【０００８】
そのため、図７（ｂ）に示すように、ドライバ５１のスイッチングによりｐＭＯＳ型トランジスタＱｐがオン（Ｈ（High）レベル）からオフして、ｎＭＯＳ型トランジスタＱｎがオンとなるまでの間に、ｎＭＯＳ型トランジスタＱｎのドレイン電位は接地電位に止まらずに、接地電位以下である−０．７Ｖ程度まで低下するようになる。
【０００９】
この結果、図８に示すように、ｎＭＯＳ型トランジスタＱｎのｎ型ドレイン領域６３とこれに近接しているｎｐｎ型トランジスタＱ１のｎ型コレクタ領域６７と基板６１との間に寄生ｎｐｎ型トランジスタＱ３が発生し、同様にしてｎ型ドレイン領域６３とＬ−ｐｎｐ型トランジスタＱ２のｎ型ベース領域７１と基板６１との間に寄生ｎｐｎ型トランジスタＱ４が発生して、寄生電流が流れるようになる。
【００１０】
このように寄生ｎｐｎ型トランジスタＱ３、Ｑ４が発生すると、Ｑ３、Ｑ４の寄生電流により、ｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等に流れる電流が変化してしまうので、ＤＣ−ＤＣコンバータが誤動作するようになる。このような誤動作を防止するには、寄生電流の影響を受けない程度の大きな回路電流を回路全体に流しておく必要があり、このために低消費電力化、高効率化が困難となる。また、寄生電流の影響を緩和するために集積化する構成素子のレイアウトも考慮する必要が生じてくるので、レイアウト設計の自由度が制約されることにもなる。
【００１１】
ここで、特許文献１記載の半導体集積回路では、この発明で課題としているＣＭＯＳインバータから成るドライバによるスイッチング時に、ＮＭＯＳ型トランジスタのドレイン電位が接地電位以下に低下しまうことに因る誤動作については考慮されておらず、特許文献１では専らトリプル・ウエル構造のＮＭＯＳ型トランジスタを用いた負昇圧回路について考慮されている。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、ＣＭＯＳインバータから成るドライバによるスイッチング時に、ｎＭＯＳ型トランジスタのドレイン電位が接地電位以下に低下しても、寄生電流の影響で誤動作することなく微小な電流で安定な動作を行わせるとともに、低消費電力化、高効率化を容易にし、さらに構成素子のレイアウト設計の制約をなくすことができるようにしたＤＣ−ＤＣコンバータ用半導体集積回路及びＤＣ−ＤＣコンバータを提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、この発明の第１の構成は、ＤＣ入力電圧をＣＭＯＳインバータによりスイッチングして誘導性負荷に出力し、出力電圧に応じた制御電圧をフィードバック制御系により生成して前記ＣＭＯＳインバータにフィードバックすることにより、前記スイッチングを繰り返させて最終的に所望のＤＣ出力電圧を得るように構成され、前記ＣＭＯＳインバータを構成するトランジスタ及び前記フィードバック制御系を構成する他のトランジスタを同一の半導体基板に集積して成るＤＣ−ＤＣコンバータ用半導体集積回路に係り、前記ＣＭＯＳインバータの一方を構成し、前記誘導性負荷に接続されるｎＭＯＳ型トランジスタが、半導体領域であって、接続電源電位又は接地電位に接続されることで、前記フィードバック制御系を構成する前記他のトランジスタと電気的に絶縁されているｎ型ウエル領域を介して、前記半導体基板に形成されており、かつ、前記所望のＤＣ出力電圧は、正の電圧であることを特徴としている。
【００１４】
また、この発明の第２の構成は、ＤＣ−ＤＣコンバータに係り、ｎＭＯＳ型トランジスタ及びｐＭＯＳ型トランジスタをスイッチング動作させることによってＤＣ入力電圧から所定の電圧を出力するＣＭＯＳインバータと、一端を前記ＣＭＯＳインバータの出力に接続された誘導性負荷と、前記誘導性負荷の他端の電圧に応じた制御電圧を生成し、該制御電圧に基づいて最終的に前記他端の電圧が所望のＤＣ出力電圧となるように前記スイッチング動作を制御するフィードバック制御部と、を備え、前記ｎＭＯＳ型トランジスタと、前記フィードバック制御部を構成するトランジスタとは、同一の半導体基板上に形成され、前記ｎＭＯＳ型トランジスタは、半導体領域であって、接続電源電位又は接地電位に接続されることで、前記フィードバック制御系を構成する前記他のトランジスタと電気的に絶縁されている第１のｎ型ウエル領域を介して、前記半導体基板に形成されていると共に、前記第１のｎ型ウエル領域の中に形成されたｐ型ウエル領域の中に形成されていて、前記所望のＤＣ出力電圧は、正の電圧であることを特徴としている。
【発明の効果】
【００２１】
この発明のＤＣ−ＤＣコンバータ用半導体集積回路によれば、ドライバとして動作するＣＭＯＳインバータの一方を構成するｎＭＯＳ型トランジスタを、フィードバック制御系を構成する他のトランジスタと電気的に絶縁された半導体領域を介して半導体基板に形成するので、ＣＭＯＳインバータから成るドライバによるスイッチング時に、ｎＭＯＳ型トランジスタのドレイン電位が接地電位以下に低下しても、寄生電流の影響で誤動作することなく微小な電流で安定な動作を行わせるとともに、低消費電力化、高効率化を容易にし、さらに構成素子のレイアウト設計の制約をなくすことができる。
【発明を実施するための最良の形態】
【００２２】
ＤＣ入力電圧をＣＭＯＳインバータによりスイッチングして誘導性負荷に出力し、出力電圧に応じた制御電圧をフィードバック制御系により作成してＣＭＯＳインバータにフィードバックすることにより、スイッチングを繰り返させて最終的に所望のＤＣ出力電圧を得るように構成され、ＣＭＯＳインバータを構成するトランジスタ及びフィードバック制御系を構成する他のトランジスタを同一半導体基板に集積して成る構成において、ＣＭＯＳインバータの一方を構成するｎＭＯＳ型トランジスタを、フィードバック制御系を構成する他のトランジスタと電気的に絶縁された半導体領域を介して半導体基板に形成する。
【実施例】
【００２３】
図１はこの発明の実施例であるＤＣ−ＤＣコンバータ用半導体集積回路の基本回路構成を示す図、図２は同ＤＣ−ＤＣコンバータ用半導体集積回路の一部を示す断面図、図３は同ＤＣ−ＤＣコンバータの基本回路構成の動作時の信号波形を示す図、図４は同ＤＣ−ＤＣコンバータ用半導体集積回路の動作時の様子を示す断面図である。
この例のＤＣ−ＤＣコンバータ用半導体集積回路の基本回路構成は、図１に示すように、電源電圧（ＤＣ入力電圧）Ｖccをスイッチングして出力するＣＭＯＳインバータＩｃから成るドライバ（駆動回路）１と、ドライバ１の出力を平滑して予め設定された所望のＤＣ電圧（設定ＤＣ電圧）を出力するフィルタ回路２と、フィルタ回路２の出力を入力するバッファ増幅器３と、レギュレータ等から成る基準電圧回路４の出力Ｖｓ及びバッファ増幅器３の出力Ｖｂを入力し、両出力Ｖｓ、出力Ｖｂの差電圧を増幅する誤差増幅器５と、誤差増幅器５の出力及び発振回路６の出力を入力する比較器７と、比較器７の出力を入力しドライバ１のゲートに出力が接続されるタイミング調整回路８とから構成されている。なお、符号ＱｎはＣＭＯＳインバータＩｃの一方を構成するｎＭＯＳ型トランジスタ、ＱｐはＣＭＯＳインバータＩｃの他方を構成するｐＭＯＳ型トランジスタ、Ｒ１〜Ｒ５は抵抗、Ｃ１〜Ｃ３はコンデンサ、Ｌは誘導性負荷となるコイル、Ｖｓは基準電圧回路４の出力電圧、Ｖｂはバッファ増幅器３の出力電圧である。
【００２４】
ここで、抵抗Ｒ１〜Ｒ５、コンデンサＣ２、Ｃ３、バッファ増幅器３、基準電圧回路４、誤差増幅器５、発振回路６及び比較器７及びタイミング調整回路８はフィードバック制御系９を構成している。そして、このフィードバック制御系９は、フィルタ回路２の出力電圧を入力してこの出力電圧と上記設定ＤＣ電圧との差電圧に応じた制御パルス（制御電圧）を作成し、その制御パルスがタイミング調整回路８を介してドライバ１を構成するＣＭＯＳインバータＩｃのゲートに入力されドライバ１のスイッチング動作を制御することにより、ＤＣ−ＤＣコンバータとして最終的に所望の設定ＤＣ電圧を出力するように構成されている。また、タイミング調整回路８はフィードバック制御系９の最終段を構成して、ＣＭＯＳインバータＩｃから成るドライバ１のスイッチング時に、同時にオンしてＣＭＯＳインバータＩｃに貫通電流が流れるのを防止するために、ｎＭＯＳ型トランジスタＱｎとｐＭＯＳ型トランジスタＱｐとを同時にオフさせるデッドタイムＴｄを設定する。
【００２５】
この例のＤＣ−ＤＣコンバータ用半導体装置は、図２に示すように、ｐ型半導体基板１２にｎ型ウエル領域１１が形成され、さらにｎ型ウエル領域１１にｐ型ウエル領域１０が形成され、ｎ型ウエル領域１１を介してｐ型ウエル領域１０にドライバ１としてのＣＭＯＳインバータＩｃの一方を構成しているｎＭＯＳ型トランジスタＱｎが形成されている。また、基板１２のｎＭＯＳ型トランジスタＱｎと近接した位置にはフィードバック制御系９を構成するｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等の他のトランジスタが形成されている。このような構成により、ｎＭＯＳ型トランジスタＱｎは基板１２からｎ型ウエル領域１１により電気的にフローティングして存在していることになり、基板１２の他の位置に形成されているｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等の他のトランジスタとｎ型ウエル領域１１を介して電気的に絶縁されたことになる。
【００２６】
ｎＭＯＳ型トランジスタＱｎのｎ型ソース領域１３及びドレイン領域１４からはそれぞれソース端子Ｓ及びドレイン端子Ｄが、絶縁ゲート部１５からはゲート端子Ｇが、基板１２からはｐ型コンタクト領域１６を通じて基板端子ｐsubが取り出されている。また、ｎｐｎ型トランジスタＱ１のｎ型エミッタ領域１７及びコレクタ領域１８からはそれぞれエミッタ端子Ｅ１及びコレクタ端子Ｃ１が、ｐ型ベース領域１９からはベース端子Ｂ１が取り出されている。また、Ｌ−ｐｎｐ型トランジスタＱ２のｐ型エミッタ領域２０及びコレクタ領域２１からはそれぞれエミッタ端子Ｅ２及びコレクタ端子Ｃ２が、ｎ型ベース領域（ｎ型ウエル領域）２２らはｎ型コンタクト領域２３を通じてベース端子Ｂ２が取り出されている。この例のＤＣ−ＤＣコンバータ用半導体集積回路は、後述するようなＢｉ−ＣＭＯＳプロセス工程により製造される。
【００２７】
次に、この例のＤＣ−ＤＣコンバータ用半導体集積回路を供する図１のＤＣ−ＤＣコンバータの動作について説明する。
例えば電源電圧Ｖccとして３．０〜４．２Ｖとし、このＶccをＣＭＯＳインバータＩｃから成るドライバ１によりスイッチングして、最終的に所望の設定ＤＣ電圧として１．５Ｖを出力する例で説明する。コイルＬから成る誘導性負荷及びコンデンサＣ１を含むフィルタ回路２から出力されたＤＣ電圧は、抵抗Ｒ１、Ｒ２により抵抗分割されて抵抗Ｒ２の両端電圧がフィードバック制御系９のバッファ増幅器３に入力される。バッファ増幅器３の出力電圧Ｖｂは基準電圧回路４からの基準電圧Ｖｓとともに誤差増幅器５に入力される。誤差増幅器５は出力Ｖｂと出力Ｖｓとの差電圧を増幅して、図３（ａ）に示すような、出力電圧Ｖ１を比較器７の一方の入力端子に出力する。また、比較器７の他方の入力端子には、図３（ａ）に示すような、例えば０．５〜１．０Ｖ、１MHzの鋸歯状波形の高周波電圧Ｖ２が発振回路６から出力される。比較器７は、出力Ｖ１とＶ２とを比較して、図３（ｂ）に示すような、矩形波電圧Ｖｏを制御パルスとしてタイミング調整回路８に出力する。タイミング調整回路８は、図３（ｃ）に示すような制御パルスを、ｐＭＯＳ型トランジスタＱｐ及びｎＭＯＳ型トランジスタＱｎの各ゲートに対して印加する。すなわち、タイミング調整回路８は、ｐＭＯＳ型トランジスタＱｐ及びｎＭＯＳ型トランジスタＱｎを同時にオフさせる時間であるデッドタイムＴｄを設定した制御パルスをドライバ１のゲートに入力させる。そして、ドライバ１はこの制御パルスに基づいて、Ｖccをスイッチングして、図３（ｄ）に示すような波形の電圧をフィルタ回路２へ出力する。そして、フィルタ回路２はその電圧を平滑してＤＣ電圧を出力する。
【００２８】
上述したようなフィードバック制御系９によるフィードバック動作において、フィルタ回路２から出力されたＤＣ電圧が所望の電圧である１．５Ｖからずれている場合は、バッファ増幅器３を介して入力されたＤＣ電圧に基づいて誤差増幅器５から比較器７に入力される電圧がその差電圧に応じて変化するので、比較器７の出力波形はその差電圧に応じてパルスのデューティ比を変化させる。すなわち、比較器７は、図３（ｂ）において出力がＨレベルの時間ＴHを変化させた制御パルスを出力する。例えば、フィルタ回路２から出力されるＤＣ電圧が上述の１．５Ｖを上回っている場合は、比較器７はＨレベルの時間ＴHを短くしてフィルタ回路２から出力されるＤＣ電圧を低めて設定ＤＣ電圧である１．５Ｖになるような制御パルスを出力する。一方、フィルタ回路２から出力されるＤＣ電圧が上述の１．５Ｖを下回っている場合は、比較器７はＨレベルの時間ＴHを長くしてフィルタ回路２から出力されるＤＣ電圧を高めて設定ＤＣ電圧である１．５Ｖになるような制御パルスを出力する。この結果、制御パルスに応じてタイミング調整回路８を介してＣＭＯＳインバータＩｃから成るドライバ１をスイッチングさせることにより、ドライバ１からの出力パルスのデューティ比を変化させる。このような一連のフィードバック制御を行わせることにより、フィルタ回路２から出力されるＤＣ電圧は、所望の値である１．５Ｖを上回っている場合、あるいは下回っている場合のいずれにおいても、最終的に１．５Ｖに収束するように制御されることになる。
【００２９】
このようなＤＣ−ＤＣコンバータの動作において、図１の基本回路構成において、ＣＭＯＳインバータＩｃから成るドライバ１によるスイッチング時のｐＭＯＳ型トランジスタＱｐのオフから、ｎＭＯＳ型トランジスタＱｎのオンまでのデッドタイムＴｄの間に、ｎＭＯＳ型トランジスタＱｎのドレイン電位が接地電位以下である−０．７Ｖ程度、すなわち、寄生トランジスタが動作する電圧まで低下しても、ｎＭＯＳ型トランジスタＱｎは基板１２からｎ型ウエル領域１１により電気的にフローティングしているので、フィードバック制御系９を構成するｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等の他のトランジスタとｎ型ウエル領域１１を介して電気的に絶縁されている。したがって、図４に示すように、ｎＭＯＳ型トランジスタＱｎのｎ型ドレイン領域１４、ｐ型ウエル領域１０及びｎ型ウエル領域１１により寄生ｎｐｎ型トランジスタＱ０が形成されるものの、図８に示した従来例のように、寄生ｎｐｎ型トランジスタＱ３及び寄生ｎｐｎ型トランジスタＱ４は発生しなくなる。なお、この場合、ｎ型ウエル領域１１は、電気的に安定に保持するために一定の電位に、例えば最も高い電源電位Ｖccに接続することが望ましい。ただし、電源電位に限らずに接地電圧に接続するようにしても効果的である。
【００３０】
この結果、寄生電流は寄生ｎｐｎ型トランジスタＱ０による電流しか流れないので、従来例のようにフィードバック制御系９の他のトランジスタとの間に寄生電流は流れないため、ｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等の他のトランジスタに流れる電流が変化することはなくなり、ＤＣ−ＤＣコンバータが誤動作することは防止されるようになる。また、寄生電流の減少に伴って、従来のように寄生電流の影響を受けなくするための大きな回路電流を回路全体に流しておく必要がなくなくなるので、低消費電力化、高効率化が容易となる。この例によれば従来例に比べて、回路電流を１／５〜１／１０に減少することができるようになった。また、この例によれば、寄生電流の影響が抑制されることにより、集積化する構成素子のレイアウトを考慮する必要がなくなるので、レイアウト設計に自由度が出てくるようになる。
【００３１】
次に、この例のＤＣ−ＤＣコンバータ用半導体集積回路の製造方法の利点について説明する。
Ｂｉ−ＣＭＯＳプロセスでは、周知のイオン注入法により、ｎＭＯＳ型トランジスタＱｎを基板１２からフローティングさせるためのｎ型ウエル領域１１を、ｎｐｎ型トランジスタＱ１のｎ型コレクタ領域１８及びＬ−ｐｎｐ型トランジスタＱ２のｎ型ウエル領域２２と同じプロセス工程により形成することができる。よって、余分な工程を追加する必要がないため、コストアップを伴うことがなくなる。
【００３２】
このように、この例のＤＣ−ＤＣコンバータ用半導体集積回路によれば、ドライバ１を構成するＣＭＯＳインバータＩｃのｎＭＯＳ型トランジスタＱｎは、基板１２からｎ型ウエル領域１１により電気的にフローティングしているので、フィードバック制御系９を構成するｎｐｎ型トランジスタＱ１、Ｌ−ｐｎｐ型トランジスタＱ２等の他のトランジスタとｎ型ウエル領域１１を介して電気的に絶縁されており、他のトランジスタの構成領域との間で寄生トランジスタは発生しない。
したがって、ＣＭＯＳインバータから成るドライバによるスイッチング時に、ｎＭＯＳ型トランジスタのドレイン電位が接地電位以下に低下しても、寄生電流の影響で誤動作することなく微小な電流で安定な動作を行わせるとともに、低消費電力化、高効率化を容易にし、さらに構成素子のレイアウト設計の制約をなくすことができる。
【００３３】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例のＤＣ−ＤＣコンバータ用半導体集積回路を構成するＤＣ−ＤＣコンバータの動作の説明では、電源電圧Ｖcc、所望の出力電圧等の電圧値は一例を示したものであり、これらの電圧値は用途、目的等に応じて任意に変更することができる。また、実施例では降圧型のＤＣ−ＤＣコンバータ用半導体集積回路に例をあげて説明したが、基本的に昇圧型では降圧型のような課題は生じにくいものの、この発明は必ずしも降圧型に限る必要はなく、昇圧型に適用することも可能である。
【図面の簡単な説明】
【００３４】
【図１】この発明の実施例であるＤＣ−ＤＣコンバータ用半導体集積回路の基本回路構成を示す図である。
【図２】同ＤＣ−ＤＣコンバータ用半導体集積回路の一部を示す断面図である。
【図３】同ＤＣ−ＤＣコンバータの基本回路構成の動作時の信号波形を示す図である。
【図４】同ＤＣ−ＤＣコンバータ用半導体集積回路の動作時の様子を示す断面図である。
【図５】従来のＤＣ−ＤＣコンバータ用半導体集積回路の基本回路構成を示す図である。
【図６】従来のＤＣ−ＤＣコンバータ用半導体集積回路の一部を示す断面図である。
【図７】同基本回路構成の動作時の信号波形を示す図である。
【図８】従来のＤＣ−ＤＣコンバータ用半導体集積回路の動作時の様子を示す断面図である。
【図９】従来の負昇圧回路用半導体集積回路の例を示す断面図である。
【符号の説明】
【００３５】
１    ドライバ（駆動回路）
２    フィルタ回路
３    バッファ増幅器
４    基準電圧回路
５    誤差増幅器
６    発振回路
７    比較器
８    タイミング調整回路
９    フィードバック制御系
１０    ｐ型ウエル領域
１１    ｎ型ウエル領域
１２    ｐ型半導体基板
１３    ｎ型ソース領域
１４    ｎ型ドレイン領域
１５    絶縁ゲート部
１６    ｐ型コンタクト領域
１７    ｎ型エミッタ領域
１８    ｎ型コレクタ領域
１９    ｐ型ベース領域
２０    ｐ型エミッタ領域
２１    ｐ型コレクタ領域
２２    ｎ型ベース領域
２３    ｎ型コンタクト領域
Ｉｃ    ＣＭＯＳインバータ
Ｑｎ    ｎＭＯＳ型トランジスタ
Ｑ１    ｎｐｎ型トランジスタ
Ｑ２    横型トランジスタ
Ｑ０    寄生ｎｐｎ型トランジスタ
Ｒ１〜Ｒ５    抵抗
Ｃ１〜Ｃ３    コンデンサ
Ｌ    コイル（誘導性負荷）
Ｓ    ソース端子
Ｄ    ドレイン端子
Ｇ    ゲート端子
ｐsub    基板端子
Ｅ１、Ｅ２    エミッタ端子
Ｂ１、Ｂ２    ベース端子
Ｃ１、Ｃ２    コレクタ端子
Ｖｂ    バッファ増幅器の出力電圧
Ｖｓ    基準電圧回路からの基準電圧
Ｖ１    誤差増幅器の出力電圧
Ｖ２    発振回路の出力電圧
Ｖｏ    比較器の出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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