(57)【特許請求の範囲】
【請求項１】
１走査線ごとに複数の単位画素がそれぞれ複数のドット画素から構成され、各ドット画素がデータ線を介して駆動される液晶パネルのデータ線に、各ドット画素に対応する階調データがＤ／Ａ変換された階調電圧を単位増幅器から時分割出力する液晶表示用駆動回路において、
１水平期間ごとに時分割出力順が隣接する少なくとも２つの階調電圧に対応する階調データが一致するか否かを判定し、前記階調データが一致する場合は、一致する前記階調データのうち最先の出力に対応する前記単位増幅器の動作時間よりも後の出力に対応する前記単位増幅器の動作時間を短く制御することを特徴とする液晶表示用駆動回路。
【請求項２】
前記時分割出力の各出力は、前記単位増幅器から所定期間出力された後、前記単位増幅器がパスされて出力されることを特徴とする請求項１記載の液晶表示用駆動回路。
【請求項３】
前記単位画素単位で前記階調データが一致するか否かを判定し、
前記単位画素内における前記階調データが全て一致する場合、前記階調データのうち先頭の出力に対応する単位増幅器の動作時間よりも後の出力に対応する前記単位増幅器の動作時間が短いことを特徴とする請求項１又は２に記載の液晶表示用駆動回路。
【請求項４】
前記１走査線において、最初に単位画素内における前記階調データが不一致であると判定された場合、不一致と判定された前記単位画素よりも後の単位画素では、前記単位増幅器の動作時間の制御を行わないことを特徴とする請求項１〜３のいずれか１項に記載の液晶表示用駆動回路。
【請求項５】
前記一致する階調データのうちの１つを代表データとして用いて、前記一致する階調データに対応する階調電圧の時分割出力を行うことを特徴とする請求項１〜４のいずれか１項に記載の液晶表示用駆動回路。
【請求項６】
１走査線ごとに複数の単位画素がそれぞれ複数のドット画素から構成され、各ドット画素がデータ線を介して駆動される液晶パネルのデータ線に、各ドット画素に対応する階調データがＤ／Ａ変換された階調電圧を、少なくとも単位画素ごとに単位増幅器から時分割出力する液晶表示用駆動回路であって、
前記階調データを１水平期間ごとに時分割出力順が隣接する少なくとも２つの階調電圧に対応する階調データが一致するか否かを検出するデータ一致検出回路を備え、
前記データ一致検出回路からの検出信号に基づいて、前記階調データが一致する場合は、一致する前記階調データのうち最先の出力に対応する前記単位増幅器の動作時間よりも後の出力に対応する前記単位増幅器の動作時間を短く制御することを特徴とする液晶表示用駆動回路。
【請求項７】
さらに、前記単位増幅器の後段に設けられた第１のスイッチと、
前記単位増幅器の入力端と対応する第１のスイッチの出力端との間に並列接続された第２のスイッチと、
前記第１、第２のスイッチおよび前記単位増幅器を制御する出力制御信号を前記検出信号に基づいて生成する制御信号生成回路とを備え、
前記時分割出力の各出力において、前記出力制御信号により第１のスイッチが所定期間オンし、第２のスイッチがオフのままであるとともに単位増幅器が動作状態となり、前記所定期間後に第１のスイッチがオフ、第２のスイッチがオンするとともに単位増幅器が非動作状態となることを特徴とする請求項６に記載の液晶表示用駆動回路。
【請求項８】
前記単位画素内における前記階調データが全て一致する場合、前記所定期間は、前記一致する階調データに対応する出力のうち先頭の出力より後の出力が短いことを特徴とする請求項７記載の液晶表示用駆動回路。
【請求項９】
さらに、前記階調データを前記階調電圧にＤ／Ａ変換するＤ／Ａコンバータに前記階調データを時分割で供給するためのスイッチ回路を備え、
前記検出信号に基づいて前記制御信号生成回路で前記スイッチ回路を制御するスイッチ制御信号を生成し、
前記階調電圧が一致した場合、前記スイッチ回路において前記一致する階調データのうちの１つを代表データとして選択し、前記一致する階調データに対応する階調電圧の時分割出力を行うことを特徴とする請求項６〜８のいずれか１項記載の液晶表示用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示用駆動回路に関し、特に、携帯コンピュータ、携帯情報端末（ＰＤＡ：Personal Digital Assistants）、あるいは、携帯電話、ＰＨＳ（Personal Handy-phone System）などの携帯用電子機器の表示部として用いられる液晶パネルを駆動する駆動回路に関する。
【背景技術】
【０００２】
携帯用電子機器に用いられる液晶表示用駆動回路として、消費電力の低減やレイアウト面積の低減のために、「階調電圧を液晶パネルの少なくとも単位画素ごとに単位増幅器から時分割出力する液晶表示用駆動回路」が用いられている。図７は、この種の従来の液晶パネル１００の駆動回路の構成例を示すブロック図である。この例では、液晶パネル１００の解像度が１７６×２２０画素であるとする。１画素が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３個のドット画素により構成されているので、そのドット画素数は、５２８×２２０画素となる。また、この例では、時分割出力をＲＧＢ３分割であるとする。液晶パネル１００は、図面の横方向に配列されて縦方向に延びる各１７６本のＲデータ線１０１ａ、Ｇデータ線１０１ｂ、Ｂデータ線１０１ｃと、図面の縦方向に配列されて横方向に延びる２２０本の走査線１０２（図７では、１本のみを図示）とを含む。各ドット画素は、ＴＦＴ１０３、画素容量１０４、液晶素子１０５とにより構成される。ＴＦＴ１０３のゲート端子は走査線１０２に、ソース（ドレイン）端子はデータ線１０１ａ，１０１ｂ，１０１ｃに、それぞれ接続される。また、ＴＦＴ１０３のドレイン（ソース）端子には画素容量１０４及び液晶素子１０５がそれぞれ接続される。画素容量１０４及び液晶素子１０５のＴＦＴ１０３と接続しない側の端子１０６は、例えば、図示せぬ共通電極に接続される。１７６組のデータ線１０１ａ，１０１ｂ，１０１ｃは、入力側端子が、１入力３出力の切替スイッチ１０７１〜１０７１７６の出力端子ａ，ｂ，ｃにそれぞれ接続されている。
【０００３】
液晶パネル１００の駆動回路は、制御回路２００と、データ側駆動回路３００と、走査側駆動回路４００とから概略構成されている。駆動回路は、通常、半導体集積回路（ＩＣ）化され、携帯用電子機器では、例えば、制御回路２００＋データ側駆動回路３００、制御回路２００＋データ側駆動回路３００＋走査側駆動回路４００のように、１チップにＩＣ化されることが多い。
【０００４】
制御回路２００は、外部から供給されるデジタルの画像データをデータ側駆動回路３００が駆動できるデジタルの階調データに変換するとともに、データ側駆動回路３００、走査側駆動回路４００および液晶パネル１００上の切替スイッチ１０７１〜１０７１７６のタイミング制御を行う。
【０００５】
データ側駆動回路３００は、走査線１０２の１ラインごと（１水平期間ごと）に、制御回路２００から供給される走査線１０２の１ライン分の階調データをアナログの階調電圧に変換してデータ線１０１ａ，１０１ｂ，１０１ｃに時分割で印加する。
【０００６】
走査側駆動回路４００は、１水平期間ごとに、走査線１０２を線順次に駆動して走査線１０２上に並ぶＴＦＴ１０３をオン制御し、データ線１０１ａ，１０１ｂ，１０１ｃに印加される階調電圧を液晶素子１０５に供給する。
【０００７】
制御回路２００は、図８に示すように、データ処理回路２１０と、制御信号生成回路２２０とを備えている。
【０００８】
データ処理回路２１０は、外部から供給される画像データである例えば、各６ビットの赤データＲdata、緑データＧdata、青データＢdataを、外部から供給されるドットクロックＤclkのタイミングで取り込み、データ側駆動回路３００が駆動できる階調データである各６ビットの赤データＲＤ、緑データＧＤ、青データＢＤに変換する。
【０００９】
また、制御信号生成回路２２０は、外部から供給されるドットクロックＤclk、水平同期信号Ｈsyncおよび垂直同期信号Ｖsyncに基づいて、データ側駆動回路３００、走査側駆動回路４００および液晶パネル１００上の切替スイッチ１０７１〜１０７１７６のタイミング制御を行う信号を生成する。データ側駆動回路３００に対して、ストローブ信号ＳＴＢ、クロックＨＣＫ、水平スタートパルスＨＳＴ、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１、出力制御信号ＡＳを生成する。走査側駆動回路４００に対して、垂直スタートパルスＶＳＴを生成する。液晶パネル１００上の切替スイッチ１０７１〜１０７１７６に対して、スイッチ制御信号ＲＳ２，ＧＳ２，ＢＳ２を生成する。
【００１０】
次に、データ側駆動回路３００について説明する。データ側駆動回路３００は、図９に示すように、シフトレジスタ３１０と、データレジスタ３２０と、データラッチ回路３３０と、スイッチ回路３４０と、Ｄ／Ａコンバータ３５０と、出力回路３６０とを備えている。
【００１１】
シフトレジスタ３１０は、制御回路２００から供給されるクロックＨＣＫに同期して、同じく制御回路２００から供給される水平スタートパルスＨＳＴをシフトするシフト動作を行うとともに、１７６ビットのパラレルのサンプリングパルスＳＰ１〜ＳＰ１７６を出力する。
【００１２】
データレジスタ３２０は、シフトレジスタ３１０から供給されるサンプリングパルスＳＰ１〜ＳＰ１７６に同期して、制御回路２００から供給される各６ビットの階調データＲＤ，ＧＤ，ＢＤを階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６として取り込み、データラッチ回路３３０へ供給する。
【００１３】
データラッチ回路３３０は、制御回路２００から供給されるストローブ信号ＳＴＢの立ち上がりに同期して、データレジスタ３２０から供給される階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６を取り込み、次にストローブ信号ＳＴＢが供給されるまで、すなわち、１水平期間の間、取り込んだ階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６を保持する。
【００１４】
スイッチ回路３４０は、１７６個の１入力３出力の切替スイッチ３４１１〜３４１１７６で構成され、制御回路２００から供給されるスイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１に同期して、データラッチ回路３３０から供給される階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６を（ＲＤ１〜ＲＤ１７６）→（ＧＤ１〜ＧＤ１７６）→（ＢＤ１〜ＢＤ１７６）の順に時分割でＤ／Ａコンバータ３５０へ供給する。
【００１５】
Ｄ／Ａコンバータ３５０は、スイッチ回路３４０から時分割で供給される対応する６ビットの階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６の値に基づいて、アナログの６４個の階調電圧Ｖ１〜Ｖ６４の中から１個の階調電圧を時分割で選択し、階調電圧ＲＶ１，ＧＶ１，ＢＶ１〜ＲＶ１７６，ＧＶ１７６，ＢＶ１７６として（ＲＶ１〜ＲＶ１７６）→（ＧＶ１〜ＧＶ１７６）→（ＢＶ１〜ＢＶ１７６）の順に時分割で出力回路３６０に供給する。
【００１６】
出力回路３６０は、図１０に示すように、増幅器３６１１〜３６１１７６と、各増幅器３６１１〜３６１１７６の後段に設けられたスイッチ３６２１〜３６２１７６と、各増幅器３６１１〜３６１１７６の入力端と対応するスイッチ３６２１〜３６２１７６の出力端との間に並列接続されたスイッチ３６３１〜３６３１７６とを有している。出力回路３６０は、Ｄ／Ａコンバータ３５０から供給される階調電圧ＲＶ１，ＧＶ１，ＢＶ１〜ＲＶ１７６，ＧＶ１７６，ＢＶ１７６を、（ＲＶ１〜ＲＶ１７６）→（ＧＶ１〜ＧＶ１７６）→（ＢＶ１〜ＢＶ１７６）の順に時分割で増幅し、制御回路２００から供給される出力制御信号ＡＳによってオンされたスイッチ３６２１〜３６２１７６を経て出力端子Ｓ１〜Ｓ１７６に供給する。またはＤ／Ａコンバータ３５０から供給される階調電圧ＲＶ１，ＧＶ１，ＢＶ１〜ＲＶ１７６，ＧＶ１７６，ＢＶ１７６をそのまま、制御回路２００からインバータＩＮＶ１〜ＩＮＶ１７６を介して供給される出力制御信号ＡＳによってオンされたスイッチ３６３１〜３６３１７６を経て出力端子Ｓ１〜Ｓ１７６に供給する。スイッチ３６２１〜３６２１７６は、出力制御信号ＡＳが"Ｈ"レベルの時にオンし、スイッチ３６３１〜３６３１７６は、出力制御信号ＡＳが"Ｌ"レベルの時にオンする。また、出力制御信号ＡＳは増幅器３６１１〜３６１１７６にも供給され、出力制御信号ＡＳが"Ｈ"レベルの時だけ増幅器３６１１〜３６１１７６は動作状態となる。出力制御信号ＡＳが"Ｌ"レベルの時は非動作状態として消費電力の低減を図っている。
【００１７】
次に、上記構成の液晶表示用駆動回路の動作のうち、制御回路２００及びデータ側駆動回路３００の動作について説明する。まず、図９に示すデータ側駆動回路３００のデータラッチ回路３３０に階調データが取り込まれるまでの動作についてタイミングチャートを図示せずに説明する。図８に示す制御回路２００の制御信号生成回路２２０からクロックＨＣＫと、ストローブ信号ＳＴＢと、ストローブ信号ＳＴＢよりクロックＨＣＫのパルス数個分遅延された水平スタートパルスＳＴＨとがデータ側駆動回路３００へ供給される。これにより、図９に示すデータ側駆動回路３００において、シフトレジスタ３１０は、クロックＨＣＫに同期して、水平スタートパルスＨＳＴをシフトするシフト動作を行うとともに、１７６ビットのパラレルのサンプリングパルスＳＰ１〜ＳＰ１７６を出力する。これと略同時に、図８に示す制御回路２００のデータ処理回路２１０は、外部から供給される画像データである各６ビットの赤データＲdata、緑データＧdata、青データＢdataを、各６ビットの階調データＲＤ，ＧＤ，ＢＤに変換してデータ側駆動回路３００へ供給する。これにより、図９に示すデータ側駆動回路３００において、階調データＲＤ，ＧＤ，ＢＤは、シフトレジスタ３１０から供給されるサンプリングパルスＳＰ１〜ＳＰ１７６に同期して順次、階調データＲＤ１，ＧＤ１，ＢＤ１〜ＲＤ１７６，ＧＤ１７６，ＢＤ１７６としてデータレジスタ３２０に取り込まれた後、ストローブ信号ＳＴＢの立ち上がりに同期して一斉にデータラッチ回路３３０に取り込まれ、１水平期間の間、保持される。
【００１８】
次に、図９に示すデータ側駆動回路３００において、データラッチ回路３３０から階調データが出力され、出力回路３６０から階調電圧が各データ線に供給されるまでの動作について、図１１のタイミングチャートを参照して説明する。図８に示す制御回路２００の制御信号生成回路２２０から、図１１に示すタイミングで、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１と、出力制御信号ＡＳとがデータ側駆動回路３００へ供給されるとともに、スイッチ制御信号ＲＳ２，ＧＳ２，ＢＳ２が液晶パネル１００上の切替スイッチ１０７１〜１０７１７６へ供給される。スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１は、１水平期間内の時刻ｔ１０〜ｔ４０を、ｔ１０〜ｔ２０，ｔ２０〜ｔ３０，ｔ３０〜ｔ４０の３つに等間隔で時分割されたパルス幅の信号である。スイッチ制御信号ＲＳ２，ＧＳ２，ＢＳ２は、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１の立ち上がりよりクロックＨＣＫのパルス数個分遅延した時刻ｔ１１，ｔ２１，ｔ３１に立ち上がり、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１の立ち下がりよりクロックＨＣＫのパルス数個分早い時刻ｔ１３，ｔ２３，ｔ３３に立ち下がる信号である。出力制御信号ＡＳは、各時刻ｔ１０，ｔ２０，ｔ３０で立ち上がり、時刻ｔ１１〜ｔ１３，ｔ２１〜ｔ２３，ｔ３１〜ｔ３３内の時刻ｔ１２，ｔ２２，ｔ３２に立ち下がる信号である。出力制御信号ＡＳの時刻ｔ１１〜ｔ１２，ｔ２１〜ｔ２２，ｔ３１〜ｔ３２の"Ｈ"レベルの長さ、すなわち、増幅器３６１１〜３６１１７６の各時分割出力の動作時間は、時分割出力の切り替わり前後での階調電圧出力の最大変化を考慮した同一所定時間に設定されている。
【００１９】
時刻ｔ１０において、スイッチ制御信号ＲＳ１が"Ｈ"レベルに立ち上がると、スイッチ回路３４０の各切替スイッチ３４１１〜３４１１７６は入力端子ａが出力端子に接続される。その結果、データラッチ回路３３０に保持されている階調データＲＤ１〜ＲＤ１７６がスイッチ回路３４０を介してＤ／Ａコンバータ３５０へ供給され、Ｄ／Ａコンバータ３５０でアナログの階調電圧ＲＶ１〜ＲＶ１７６に変換されて出力回路３６０に供給される。出力回路３６０に供給された階調電圧ＲＶ１〜ＲＶ１７６は、増幅器３６１１〜３６１１７６で増幅された後、スイッチ制御信号ＲＳ１と同時に"Ｈ"レベルに立ち上がる出力制御信号ＡＳによってオンされたスイッチ３６２１〜３６２１７６を経て出力端子Ｓ１〜Ｓ１７６に供給される。
【００２０】
時刻ｔ１１において、スイッチ制御信号ＲＳ２が"Ｈ"レベルに立ち上がると、液晶パネル１００上の切替スイッチ１０７１〜１０７１７６は入力端子が出力端子ａに接続される。その結果、出力端子Ｓ１〜Ｓ１７６からの階調電圧ＲＶ１〜ＲＶ１７６が切替スイッチ１０７１〜１０７１７６を介して１７６本のデータ線１０１ａに供給される。
【００２１】
時刻ｔ１２において、出力端子Ｓ１〜Ｓ１７６の電位は、時刻ｔ１０〜ｔ１２の増幅器３６１１〜３６１１７６の動作により、階調電圧ＲＶ１〜ＲＶ１７６の目標値に達する。時刻ｔ１２に出力制御信号ＡＳが"Ｌ"レベルに立ち下がると、出力回路３６０に供給された階調電圧ＲＶ１〜ＲＶ１７６は、そのまま、オンされたスイッチ３６３１〜３６３１７６を経て出力端子Ｓ１〜Ｓ１７６に供給される。このとき、増幅器３６１１〜３６１１７６は非動作状態となり、増幅器での消費電力を低減するようにしている。時刻ｔ１２〜ｔ２０において、増幅器３６１１〜３６１１７６は非動作状態となるが、階調電圧ＲＶ１〜ＲＶ１７６は、そのまま、スイッチ３６３１〜３６３１７６を介して出力端子Ｓ１〜Ｓ１７６に供給されるため、出力端子Ｓ１〜Ｓ１７６の電位は、階調電圧ＲＶ１〜ＲＶ１７６の目標値を保持する。
【００２２】
時刻ｔ１３において、スイッチ制御信号ＲＳ２が"Ｌ"レベルに立ち下がると、液晶パネル１００上の切替スイッチ１０７１〜１０７１７６は入力端子が出力端子ａから非接続される。その結果、出力端子Ｓ１〜Ｓ１７６からの階調電圧ＲＶ１〜ＲＶ１７６は１７６本のデータ線１０１ａに供給されなくなる。
【００２３】
時刻ｔ２０において、スイッチ制御信号ＲＳ１が"Ｌ"レベルに立ち下がり、スイッチ回路３４０の各切替スイッチ３４１１〜３４１１７６は入力端子ａが出力端子に非接続される。そして、時刻ｔ２０〜ｔ３０において、上述の時刻ｔ１０〜ｔ２０の動作と同様に、スイッチ制御信号ＧＳ１と、出力制御信号ＡＳと、スイッチ制御信号ＧＳ２とにより、出力端子Ｓ１〜Ｓ１７６からの階調電圧ＧＶ１〜ＧＶ１７６が１７６本のデータ線１０１ｂに供給される。
【００２４】
また、時刻ｔ３０〜ｔ４０においても、上述の時刻ｔ１０〜ｔ２０の動作と同様に、スイッチ制御信号ＢＳ１と、出力制御信号ＡＳと、スイッチ制御信号ＢＳ２とにより、出力端子Ｓ１〜Ｓ１７６からの階調電圧ＢＶ１〜ＢＶ１７６が１７６本のデータ線１０１ｃに供給される。
【００２５】
以上に説明した液晶表示用駆動回路は、１水平期間内に時分割で階調電圧を出力することにより、１出力で液晶パネルの１画素＝３個の赤（Ｒ）、緑（Ｇ）、青（Ｂ）のドット画素を制御することを可能としている。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ところで、上述の液晶表示用駆動回路において、更に消費電力を低減したいという要求がある。上述の液晶表示用駆動回路は、図１０に示す増幅器３６１１〜３６１１７６の各時分割出力の動作時間が、時分割出力の切り替わり前後での階調電圧出力の最大変化を考慮した同一所定時間に設定されている。時分割出力の切り替わり前後での階調電圧出力の変化が小さい場合、後の出力による出力端子の電位は、早く階調電圧の目標値に達する。このとき、増幅器３６１１〜３６１１７６は、後の出力による出力端子の電位が目標値に到達した後も上記所定時間まで動作状態であり無駄な電力を消費することになる。
【課題を解決するための手段】
【００２７】
本発明の液晶表示用駆動回路は、１走査線ごとに複数の単位画素が赤、緑、青の３つのドット画素でそれぞれ構成され、走査線の線順次に各ドット画素がデータ線を介して駆動される液晶パネルのデータ線に、各ドット画素に対応する階調データがＤ／Ａ変換された階調電圧を、少なくとも単位画素ごとに単位増幅器から時分割出力する液晶表示用駆動回路において、前記階調データを単位画素ごとに比較し、その比較結果により前記単位増幅器の動作時間を制御することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、時分割出力順が隣接する少なくとも２つの階調電圧に対応する階調データが１走査線ごとに単位画素の全画素で一致する場合、データ側駆動回路の出力回路を構成する増幅器の駆動期間を、その時分割出力順の先頭のものより後のものを短く制御することができ、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら、本発明の実施の形態について説明する。図１は、本発明の一実施形態を示すものであり、図７の従来例と同一の構成要素には同一の番号、記号を付してその説明は省略する。本実施形態では、図７の制御回路２００の代わりに制御回路５００が用いられ、制御回路５００以外は図７の従来例と同一の構成要素を有している。尚、本実施形態は、ライン反転駆動およびフレーム反転駆動方式の駆動回路に適用できるが、ドット反転駆動方式の駆動回路には適用できない。図２は、制御回路５００の構成を示すブロック図であるが、図８の従来例と同一の構成要素には同一の番号、記号を付してその説明は省略する。制御回路５００では、図７の従来例と同一のデータ処理回路２１０を有し、さらにデータ一致検出回路５３０を有している。また、図８の制御信号生成回路２２０の代わりに制御信号生成回路５２０が用いられている。
【００３０】
データ一致検出回路５３０は、データ比較回路５３１と、不一致保持回路５３２と、最終判定回路５３３とを有している。データ比較回路５３１は、１水平期間ごとに、データ処理回路２１０から供給される走査線１０２の１ライン分の階調データＲＤ，ＧＤ，ＢＤを比較し、１画素単位で発生した不一致／一致の結果を示す不一致信号を出力する。不一致保持回路５３２は、データ比較回路５３１からの不一致信号と、制御信号生成回路５２０からのリセット信号ＲＥＳとに対応してセット、リセットされ、１画素単位で発生した不一致信号をリセット信号ＲＥＳの入力まで保持し、保持信号として出力する。保持信号は、階調データＲＤ，ＧＤ，ＢＤがすべて一致する間は "Ｌ"レベルであるが、階調データＲＤ，ＧＤ，ＢＤが一旦、不一致となるとリセット信号ＲＥＳの入力まで"Ｈ"レベルを保持する。最終判定回路５３３は、不一致保持回路５３２から保持信号を入力し、次の１水平期間の水平同期信号Ｈsync入力後のドットクロックＤclkの立ち上がりに同期して保持信号のレベルを読み込み、検出信号として出力する。
【００３１】
制御信号生成回路５２０が図８の制御信号生成回路２２０と異なる点は、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１と出力制御信号ＡＳとが検出信号に基づいてタイミング制御される点と、リセット信号ＲＥＳが出力される点である。
【００３２】
制御回路５００の動作について、図３および図４を参照して説明する。尚、ストローブ信号ＳＴＢ、クロックＨＣＫ、水平スタートパルスＨＳＴ、垂直スタートパルスＶＳＴ、スイッチ制御信号ＲＳ２，ＧＳ２，ＢＳ２を生成する動作については、図８に示す制御回路２００と同一であり、その説明を省略する。
【００３３】
まず、図３を参照して、データ一致検出回路５３０の動作について説明する。１水平期間ごとに、水平同期信号ＨsyncよりドットクロックＤclkのパルス数個分遅延されたリセット信号ＲＥＳが制御信号生成回路５２０から不一致保持回路５３２に供給され、不一致保持回路５３２が初期化される。１水平期間ごとに、不一致保持回路５３２が初期化された後、外部から供給される走査線１０２の１ライン分の画像データＲdata，Ｇdata，ＢdataがドットクロックＤclkの立ち上がりに同期してデータ処理回路２１０に取り込まれ、データ処理回路２１０から階調データＲＤ，ＧＤ，ＢＤとして出力される。１水平期間ごとに、データ処理回路２１０からデータ比較回路５３１に階調データＲＤ，ＧＤ，ＢＤが供給され、データ比較回路５３１によりクロックＤclkの立ち下がりに同期して１画素単位で比較される。その比較結果は不一致信号として不一致保持回路５３２に供給される。
【００３４】
図３の例では、１〜４番目の画素単位の階調データＲＤ，ＧＤ，ＢＤは、それぞれ３データとも"５（便宜上十進法で表す）"でデータ一致であり、データ比較回路５３１から不一致保持回路５３２に画素単位ごとに"Ｌ"レベルの不一致信号が供給される。これにより不一致保持回路５３２で"Ｌ"レベルが保持され、不一致保持回路５３２からは "Ｌ"レベルの保持信号が出力される。５番目の画素単位の階調データＲＤ，ＧＤ，ＢＤは、"５，１，１"でデータ不一致であり、データ比較回路５３１から不一致保持回路５３２に"Ｈ"レベルの不一致信号が供給される。これにより不一致保持回路５３２で "Ｈ"レベルが保持され、不一致保持回路５３２からは "Ｈ"レベルの保持信号が出力される。５番目の画素単位の階調データＲＤ，ＧＤ，ＢＤにより不一致保持回路５３２に、一旦、"Ｈ"レベルの不一致信号が供給されると、６番目以降の画素単位の階調データＲＤ，ＧＤ，ＢＤのデータ一致、不一致にかかわらず不一致保持回路５３２からは 、リセット信号ＲＥＳの入力まで"Ｈ"レベルの保持信号が出力される。そして、次の１水平期間の水平同期信号Ｈsync入力後のドットクロックＤclkの立ち上がりに同期して最終判定回路５３３で"Ｈ"レベルの保持信号が読み込まれ、最終判定回路５３３から検出信号として制御信号生成回路５２０に出力される。
【００３５】
次に、図４を参照して、制御信号生成回路５２０においてスイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１と出力制御信号ＡＳとが検出信号に基づいてタイミング制御される動作について説明する。
（ａ）検出信号が"Ｈ"レベル（データ不一致）のとき：図４の（ａ）に示すように、図１１に示した従来の液晶表示用駆動回路の制御信号生成回路２２０からのスイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１および出力制御信号ＡＳと同一タイミングの信号が生成される。
（ｂ）検出信号が"Ｌ"レベル（データ一致）のとき：図４の（ｂ）に示すように、スイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１は、時刻ｔ１０〜ｔ４０の期間、スイッチ制御信号ＲＳ１のみが "Ｈ"レベルとなり、スイッチ制御信号ＧＳ１，ＢＳ１が"Ｌ"レベルのままとなるように生成される。出力制御信号ＡＳは、時刻ｔ１０〜ｔ２０において、（ａ）の場合と同じタイミングとなる。時刻ｔ２０〜ｔ４０においては、時刻ｔ２０〜ｔ２２'，ｔ３０〜ｔ３２'のパルス幅は、液晶パネル１００上の切替スイッチ１０７によるＲ，Ｇ，Ｂデータ線１０１ａ，１０１ｂ，１０１ｃの切り替え時のパネル容量付加による出力電圧の低下を補える範囲内の短い期間で増幅器をオンさせることができればよく、（ａ）の場合より短いパルス幅のタイミングとなるように生成される。尚、時刻ｔ２０〜ｔ２２'，ｔ３０〜ｔ３２'のパルス幅は、パネル負荷により変えられるように設定により可変とすることができる。
【００３６】
次に、上記構成の液晶表示用駆動回路の動作のうち、制御回路５００及びデータ側駆動回路３００の動作について説明する。まず、図９に示すデータ側駆動回路３００のデータラッチ回路３３０に階調データが取り込まれるまでの動作については、図７に示した従来の液晶表示用駆動回路の動作と同様であり、その説明を省略する。
【００３７】
次に、図９に示すデータ側駆動回路３００において、データラッチ回路３３０から階調データが出力され、出力回路３６０から階調電圧が各データ線に供給されるまでの動作について説明する。検出信号が"Ｈ"レベル（データ不一致）のとき：図２に示す制御回路５００において、データ処理回路２１０から走査線１０２の１ライン分の階調データＲＤ，ＧＤ，ＢＤが出力され、データ一致検出回路５３０に入力される。次の１水平期間の水平同期信号Ｈsync入力後のドットクロックＤclkの立ち上がりに同期してデータ一致検出回路５３０から"Ｈ"レベルの検出信号が制御信号生成回路５２０に出力される。これにより、制御信号生成回路５２０から図４の（ａ）に示したタイミング（図７に示した従来の液晶表示用駆動回路と同一タイミング）のスイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１および出力制御信号ＡＳが出力される。以降の動作については、図７に示した従来の液晶表示用駆動回路の動作と同様であり、その説明を省略する。
【００３８】
検出信号が"Ｌ"レベル（データ一致）のとき：図２に示す制御回路５００において、データ処理回路２１０から走査線１０２の１ライン分の階調データＲＤ，ＧＤ，ＢＤが出力され、データ一致検出回路５３０に入力される。次の１水平期間の水平同期信号Ｈsync入力後のドットクロックＤclkの立ち上がりに同期してデータ一致検出回路５３０から"Ｌ"レベルの検出信号が制御信号生成回路５２０に出力される。これにより、図５のタイミングチャートに示すように、制御信号生成回路５２０から図４の（ｂ）に示したタイミングと同一タイミングのスイッチ制御信号ＲＳ１，ＧＳ１，ＢＳ１および出力制御信号ＡＳが出力される。以降の動作については、図７に示した従来の液晶表示用駆動回路の動作と異なる点のみを説明する。
【００３９】
時刻ｔ２０〜ｔ４０において、スイッチ制御信号ＲＳ１は"Ｈ"レベル、ＧＳ１およびＢＳ１は"Ｌ"レベルのままであり、図９に示すデータ側駆動回路３００において、スイッチ回路３４０の各切替スイッチ３４１１〜３４１１７６は入力端子ａが出力端子に接続されたままとなる。従って、時刻ｔ２０〜ｔ４０の期間においても、時刻ｔ１０〜ｔ２０の期間と同様に、図９に示すデータ側駆動回路３００において、データラッチ回路３３０に保持されている階調データＲＤ１〜ＲＤ１７６に基づいて、時分割出力の階調電圧が出力端子Ｓ１〜Ｓ１７６に供給される。
【００４０】
時刻ｔ２０〜ｔ４０において、出力回路３６０は、出力制御信号ＡＳが時刻ｔ１０〜ｔ２０におけるパルス期間ｔ１０〜ｔ１２より短いパルス期間ｔ２０〜ｔ２２'，ｔ３０〜ｔ３２'で制御される。従って、時刻ｔ２０〜ｔ４０において、出力回路３６０の増幅器３６１１〜３６１１７６は、図７に示した従来の液晶表示用駆動回路より早く非動作状態となり、増幅器での消費電力を従来より低減することができる。
【００４１】
以上に説明したように、Ｒ，Ｇ，Ｂの階調データが画素単位で１走査線ごとに全画素で一致する場合、時分割出力の１出力目は、従来通り前の水平期間における出力からの切り替わり前後での階調電圧出力の最大変化を考慮した動作時間で増幅器をオンさせる。これに対して、２出力目、３出力目はＲ，Ｇ，Ｂの各データ線の切り替え時のパネル容量付加による出力電圧の低下を補える範囲内の短い期間で増幅器をオンさせることにより、増幅器の駆動期間を最適化し、ＩＣの消費電力を低減する事が可能となる。
【００４２】
尚、上記実施の形態では、階調電圧をＲ，Ｇ，Ｂの１画素単位に単位増幅器から時分割出力する例で説明したが、少なくとも単位画素ごとであればよく、例えば、２画素単位、すなわち６本のデータ線単位に時分割出力することもできる。また、上記実施の形態では、階調データＲＤ，ＧＤ，ＢＤが１画素単位で３データとも同じ場合について説明したが、出力順が隣り合った２出力の２データが同一の場合、例えば、１画素単位で階調データＲＤ，ＧＤの２データが同一の場合、図６に示すように、出力制御信号ＡＳが時刻ｔ１０〜ｔ２０におけるパルス期間ｔ１０〜ｔ１２より短いパルス期間ｔ２０〜ｔ２２'で制御される。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態の液晶表示用駆動回路の構成図。
【図２】図１に示す液晶表示用駆動回路に用いられる制御回路の構成を示すブロック図。
【図３】図２に示す制御回路に用いられるデータ一致検出回路の動作を説明する図。
【図４】図２に示す制御回路に用いられる制御信号生成回路の動作を説明する図。
【図５】図１の液晶表示用駆動回路の動作を説明する図。
【図６】図１の液晶表示用駆動回路の他例の動作を説明する図。
【図７】従来の一例の液晶表示用駆動回路の構成図。
【図８】図７に示す液晶表示用駆動回路に用いられる制御回路の構成を示すブロック図。
【図９】図１および図７の液晶表示用駆動回路に用いられるデータ側駆動回路の構成を示すブロック図。
【図１０】図９のデータ側駆動回路に用いられる出力回路の構成を示す回路図。
【図１１】図８の液晶表示用駆動回路の動作を説明する図。
【符号の説明】
【００４４】
１００  液晶パネル
１０１  データ線
１０７  切替スイッチ
２１０  データ処理回路
３００  データ側駆動回路
３１０  シフトレジスタ
３２０  データレジスタ
３３０  データラッチ回路
３４０  スイッチ回路
３５０  Ｄ／Ａコンバータ
３６０  出力回路
４００  走査側駆動回路
５００  制御回路
５２０  制御信号生成回路
５３０  データ一致検出回路
５３１  データ比較回路
５３２  不一致保持回路
５３３  最終判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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