(57)【特許請求の範囲】
【請求項１】
異なるライン上にある複数の画素からなる判定ブロックを生成する判定ブロック生成手段と、
異なるライン上にある複数の画素からなる複数の参照ブロックを生成する参照ブロック生成手段とを有し、
前記複数の参照ブロックは、前記判定ブロックに隣接しており、かつ前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定する判定手段と、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出する検出手段と、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、補間画素の位置情報を出力し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記補間画素の画素情報を生成して出力する出力手段と、
を有することを特徴とする画素補間装置。
【請求項２】
前記出力手段は、
前記判定ブロック内のエッジ部を構成する２つの画素の画素情報をそれぞれ用いた２つの補間画素の画素情報、又は
前記検出された参照ブロックを構成する複数の画素のうちの、前記判定ブロックにおいてエッジ部を構成する２つの画素に対応する２つの画素の画素情報をそれぞれ用いた２つの補間画素の画素情報、
を出力する請求項１に記載の画素補間装置。
【請求項３】
前記補間画素は、前記判定ブロックと前記検出された参照ブロックにおいて、互いに対応する画素の間の中間位置又は該中間位置に隣接する位置に配されている請求項１又は２に記載の画素補間装置。
【請求項４】
画像の動きを判定するための動き情報を生成する動き情報生成手段を有しており、前記出力手段は、前記動き情報が所定の動きよりも大なる動きがあることを示す場合に前記補間画素の画素情報を出力する、請求項１乃至３のいずれかに記載の画素補間装置。
【請求項５】
前記画素補間装置は、判定ブロックを移動させつつ補間処理を繰り返し行うものであり、
前記複数の参照ブロックは、判定ブロックの移動方向前方側に位置するものであり、
前記検出手段は、前回の判定ブロックに対して検出された参照ブロックよりもさらに前記移動方向前方側に位置する参照ブロックのうちから、今回の判定ブロックとの類似度が閾値以上であって判定ブロックに最も近い参照ブロックを検出する、
請求項１乃至４のいずれかに記載の画素補間装置。
【請求項６】
異なるライン上にある複数の画素からなる判定ブロックを生成するステップと、
異なるライン上にある複数の画素からなる複数の参照ブロックを生成するステップとを有し、
前記複数の参照ブロックは、前記判定ブロックに隣接しており、かつ前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定するステップと、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出するステップと、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、補間画素の位置情報を生成し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記補間画素の画素情報を生成するステップと、
を有することを特徴とする画素補間方法。
【請求項７】
複数の画素からなる判定ブロックを生成する判定ブロック生成手段と、
複数の画素からなる複数の参照ブロックを生成する参照ブロック生成手段とを有し、
前記複数の参照ブロックは、前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定する判定手段と、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出する検出手段と、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、複数の補間画素の位置情報を出力し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記複数の補間画素の画素情報を生成して出力する出力手段と、
を有することを特徴とする画素補間装置。
【請求項８】
複数の画素からなる判定ブロックを生成するステップと、
複数の画素からなる複数の参照ブロックを生成するステップとを有し、
前記複数の参照ブロックは、前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定するステップと、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出するステップと、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、複数の補間画素の位置情報を生成し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記複数の補間画素の画素情報を生成するステップと、
を有することを特徴とする画素補間方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素補間装置や画素補間方法に関するものである。例えば、テレビジョンにおける飛び越し走査による映像情報を順次走査による映像情報に変換するためや、コンピュータにより処理される画像情報を解像度変換するための画素補間装置、画素補間方法に関するものである。
【背景技術】
【０００２】
近年、テレビジョン放送の方式として、従来のアナログ方式からデジタル方式への検討が開始され、デジタル化という新たな技術革新を契機として、テレビジョン放送が情報通信メディアとして更に高度化し、飛躍的な発展を遂げようとしている。既に国内では、CS（Communication Satellite：通信衛星）を用いた放送やBS（Broadcasting Satellite：放送衛星）を用いた放送でデジタル化が実現されている。更に現在、地上波においてもデジタル化の検討が進められており、近い将来、全ての放送波がデジタル方式に変わろうとしている。
【０００３】
デジタルテレビジョン放送のメリットは、アナログ方式では１チャンネル分に相当する周波数帯域で、デジタル方式では３チャンネルの番組を伝送することができ、多チャンネル化が可能となることである。これにより、ニュースやスポーツ、或いはドラマなどを組み合わせたマルチ番組（混合多重編成番組）や、一つのチャンネル内で異なる三つの番組を放送するマルチチャンネル放送など、新たなサービスが実現される。
【０００４】
更にデジタルテレビジョン放送では、映像や音声の放送に限らず、各種のデータ放送を付加した統合型の放送サービスが可能となる。データ放送を付加したサービスとしては、テレビ番組にデータ情報を付加してマルチメディア的サービスを提供するものと、テレビ番組とは別の独立したサービスを提供するものとに分けられ、主なサービスとしては、視聴者参加型テレビ，ホームショッピング，各種情報サービス，いつでも好きな時に見ることのできる天気予報やニュースなどが挙げられる。
【０００５】
このようなデジタルテレビジョン放送に対応するために、テレビジョン放送の受信装置も進化を遂げており、薄型で大画面のプラズマディスプレイが登場したり、従来のブラウン管型のテレビ受像機もデジタルテレビジョン放送に対応した高精細な解像度を有するものが出ている。これらの表示装置では、従来の１ライン毎の飛び越し走査による映像表示ではなく、順次走査による映像の表示が行われる。そのため、従来のアナログテレビジョン放送を表示する場合には、飛び越し走査による映像情報を順次走査による映像情報に変換し（以下、IP（Interlace−Progressive）変換と呼ぶ）、更に表示装置の有する解像度に映像情報を変換して表示を行っている。
【０００６】
（従来のＩＰ変換処理回路の構成）
ここで、従来のIP変換処理回路について、簡単に説明を行う。
【０００７】
図２７は、一般的なIP変換処理回路の構成を示すブロック図である。
【０００８】
１０１，１０２は、入力される映像情報をフィールド単位で記憶しておくためのフィールド情報記憶部である。１０３は、現在入力されているフィールド情報と、フィールド情報記憶部（２）１０２から出力される、現在入力されているフィールド情報よりも１フレーム期間過去に入力されたフィールド情報との差分を見ることにより画素単位で動画情報であるか静止画情報であるかの判定を行い、更に求まった画素毎の動き情報から補間画素
での動きを判定して出力する動き情報生成部である。１０４は、入力される映像情報をライン単位で記憶しておくためのライン情報記憶部である。１０７は、入力される２系統の信号の加算演算を行う加算器である。１０８は、加算器１０７により加算された値の半分の値を求める除算器である。１０９は、動き情報生成部１０３からの出力信号に応じ、フィールド情報記憶部（１）１０１から出力される、現在入力されているフィールド情報よりも１フィールド期間過去に入力された画素情報と、除算器１０８から出力される、補間画素位置の上下のラインにおける画素値の平均値とのいずれかを選択して補間画素値とする補間情報選択部である。１０５，１０６は、それぞれ補間情報選択部１０９から出力される画素情報と入力された画素情報とをライン単位で記憶し、記憶した画素情報を入力された映像情報の倍の速さで読み出すための入出力速度変換部である。１１０は、入出力速度変換部（１）１０５及び入出力速度変換部（２）１０６から出力される画素情報を１ライン毎に切り換えて出力する表示情報選択部である。
【０００９】
（従来のＩＰ変換処理回路の動作）
以上に説明した、従来のIP変換処理回路による動作について、以下に説明を行う。
【００１０】
入力された飛び越し走査による映像情報は、フィールド情報記憶部（１）１０１及びライン情報記憶部１０４に入力され、それぞれから１フィールド期間遅延した画素情報と１ライン前の画素情報を得ることができる。ここで図２８に、飛び越し走査により表示されるNTSC（national television system committee）信号における映像情報が表示される様子を示す。NTSC信号では、（ａ）に示すように、５２５本の水平ラインにより１画面が構成され、この１画面の単位をフレームと呼ぶ。更にフレームは、飛び越し走査により（ｂ）に示す奇数ラインを表現する奇数フィールドと（ｃ）に示す偶数ラインを表現する偶数フィールドとに分けられ、NTSC信号ではこの奇数フィールドと偶数フィールドの映像を交互に表示することにより５２５ラインの映像情報を表現している。即ち奇数フィールドと偶数フィールドは、お互いに不足しているライン情報を補間する関係にある。従って、図２７に戻ると、フィールド情報記憶部（１）１０１からは、補間しようとする画素の位置に相当する前フィールドでの画素情報が得られ、入力された映像情報とライン情報記憶部１０４からは、補間しようとする画素の上下のラインでの画素情報が得られることとなる。更に入力された映像情報とライン情報記憶部１０４からは、加算器１０７及び除算器１０８により補間しようとする画素の上下のラインにおける画素情報の平均値が求められ、動画時の補間画素情報として用いられる。
【００１１】
フィールド情報記憶部（１）１０１から出力される画素情報は、更にフィールド情報記憶部（２）１０２により１フィールド期間遅延させられ、入力されている映像情報よりも１フレーム期間遅延した映像情報、即ち、入力されている画素の位置に相当する前フレームでの画素情報が得られこととなる。
【００１２】
次に、動き情報生成部１０３について説明を行う。
【００１３】
図２９は、動き情報生成部１０３の一実施例を示すブロック図である。
【００１４】
図２９において、１０３１は、現在入力されているフィールド情報と、フィールド情報記憶部（２）１０２から出力される、現在入力されているフィールド情報よりも１フレーム期間過去に入力されたフィールド情報との差分を求める減算器、１０３２は、減算器１０３１にて求まった差分値の絶対値を求める絶対値器、１０３３は、絶対値器１０３２にて求まった値と予め設定されている閾値とを比較し、絶対値器１０３２にて求まった値が閾値よりも小さい場合にはその画素が静止画であると判断して"０"を出力し、絶対値器１０３２にて求まった値が閾値よりも大きい場合或いは等しい場合にはその画素が動画であると判断して"１"を出力する閾値フィルタ回路で、これにより、入力された映像情報にノ
イズのような不正な画素情報が加わっている場合でも、多少の変動であればその影響を取り除くことが可能となる。１０３４は、閾値フィルタ回路１０３３から出力される画素毎の動き情報をライン単位で記憶しておくためのライン動き情報記憶部で、これによりライン動き情報記憶部１０３４からは、入力されている映像情報よりも１ライン前の画素での動き情報を得ることができる。１０３５は、閾値フィルタ回路１０３３から出力される動き情報とライン動き情報記憶部１０３４から出力される１ライン前の画素での動き情報とから、それらのライン間に生成する補間画素での動き情報を判断して出力する、補間画素動き情報生成部である。
【００１５】
再び図２７に戻ると、補間情報選択部１０９では、動き情報生成部１０３から出力される動き情報が"０"である場合にはフィールド情報記憶部（１）１０１から出力される画素情報を、"１"である場合には除算器１０８から出力される画素情報を選択し、補間画素情報として出力する。
【００１６】
入出力速度変換部（１）１０５及び入出力速度変換部（２）１０６は、それぞれ補間情報選択部１０９から出力される補間画素情報と入力された映像情報をライン単位で記憶し、記憶された画素情報は、入力された映像情報の倍の速さで読み出され、表示情報選択部１１０により１ライン毎に入出力速度変換部（１）１０５から出力される画素情報と入出力速度変換部（２）１０６から出力される画素情報とが切り換えられて出力される。
【００１７】
以上に説明を行った従来のIP変換方式では、入力された映像情報が動画の場合と静止画の場合とで生成される補間画素での画素情報が異なることとなる。即ち、静止画の場合にはフィールド情報記憶部（１）１０１から出力される１フィールド期間過去に入力された画素情報が補間画素での画素情報として用いられ、これにより元の映像情報に忠実な補間画素の生成が行われることとなる。一方、動画の場合には除算器１０８から出力される、補間しようとする画素の上下のラインに位置する画素の平均値が補間画素での画素情報として用いられることとなり、元の映像情報に対し種々の画質の劣化を招いてしまう。特に、元の映像情報が図３０に示すような斜め方向の傾斜を有する場合に、その弊害が顕著に現れる。図３１は、図３０で示した元の映像情報が１ライン置きの飛び越し走査により入力され、図２７で示したIP変換処理回路により動画としての補間処理が行われた状態を示している。図３１から明らかなように、IP変換処理回路により動画としての補間処理が行われた場合、本来図３０に示すように斜め方向に滑らかな傾斜を有している映像情報が、階段状の変化を有する映像情報として補間処理されてしまうこととなり、見た目に滑らかさの欠いた映像となってしまう。
【００１８】
図３２は斜め方向の傾斜を有する別の例を示したもので、線幅が１画素相当である斜め線の映像情報を示している。このような映像情報が１ライン置きの飛び越し走査により入力され、同様にIP変換処理回路により動画としての補間処理が行われた場合の結果を図３３に示す。このような映像情報の場合、本来連続して画素値を有する斜め線であるものが破線として表示されてしまうこととなる。
【００１９】
このような課題に対し、補間しようとする画素を中心に複数の斜め方向を形成する２画素の組み合わせを参照し、差分の少ない組み合わせから補間画素での画素情報を求めるという提案が、例えば、特許文献１や特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７等、種々行われている。
【特許文献１】特開平６−１５３１６９号公報
【特許文献２】特開２０００−１１５７２０号公報
【特許文献３】特開２００１−２１８１６９号公報
【特許文献４】特開２００１−２１８１７０号公報
【特許文献５】特開２００２−２５２８３４号公報
【特許文献６】特許第２９９０７３７号公報
【特許文献７】特許第２９９６０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ＩＰ変換や解像度変換といった画素を補間する技術が望まれてきている。本願発明は、新規且つ有用な画素補間技術を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本願に係わる画素補間装置の発明は以下のように構成される。即ち、
異なるライン上にある複数の画素からなる判定ブロックを生成する判定ブロック生成手段と、
異なるライン上にある複数の画素からなる複数の参照ブロックを生成する参照ブロック生成手段とを有し、
前記複数の参照ブロックは、前記判定ブロックに隣接しており、かつ前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定する判定手段と、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出する検出手段と、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、補間画素の位置情報を出力し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記補間画素の画素情報を生成して出力する出力手段と、
を有する画素補間装置である。
【００２９】
また本願は、画素補間方法の発明として以下の構成の発明を含んでいる。即ち、
異なるライン上にある複数の画素からなる判定ブロックを生成するステップと、異なるライン上にある複数の画素からなる複数の参照ブロックを生成するステップとを有し、
前記複数の参照ブロックは、前記判定ブロックに隣接しており、かつ前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定するステップと、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出するステップと、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、補間画素の位置情報を生成し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記補間画素の画素情報を生成するステップと、
を有する画素補間方法である。
また本願は、画素補間装置の方法として以下の構成の発明を含んでいる。すなわち、
複数の画素からなる判定ブロックを生成する判定ブロック生成手段と、
複数の画素からなる複数の参照ブロックを生成する参照ブロック生成手段とを有し、
前記複数の参照ブロックは、前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定する判定手段と、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出する検出手段と、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、複数の補間画素の位置情報を出力し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記複数の補間画素の画素情報を生成して出力する出力手段と、
を有する画素補間装置である。
また本願は、画素補間方法の発明として以下の構成の発明を含んでいる。即ち、
複数の画素からなる判定ブロックを生成するステップと、
複数の画素からなる複数の参照ブロックを生成するステップとを有し、
前記複数の参照ブロックは、前記判定ブロックに対して少なくとも１ライン上又は下にシフトした位置に位置するものであって、
前記判定ブロックと前記参照ブロックとの画素情報の類似度を判定するステップと、
前記判定ブロックとの類似度が所定の閾値以上の参照ブロックのうち前記判定ブロックに最も近い参照ブロックを検出するステップと、
判定ブロックと検出された参照ブロックとの位置情報に基づいて、複数の補間画素の位置情報を生成し、判定ブロック及び検出された参照ブロックの少なくとも何れかの画素の画素情報に基づいて前記複数の補間画素の画素情報を生成するステップと、
を有する画素補間方法である。
【００３０】
また該方法を実行するためのプログラム及びもしくは該プログラムを収容した記録媒体の発明を本願は含んでいる。
【発明の効果】
【００３１】
本願発明によると、ＩＰ変換や解像度変換といった処理に伴う画素の補間を好適に行うことができる。
【発明を実施するための最良の形態】
【００３２】
図３４は、図３０で示した斜め方向の傾斜を有する映像情報に対して、補間しようとする画素を中心に複数の斜め方向を形成する２画素の組み合わせを参照し、差分の少ない組み合わせから補間画素での画素情報を求めるという手法により処理される様子を示したものである。
【００３３】
図３４で、ｂn+4という補間画素に注目し、その画素での画素値を求めようとした場合、ｂn+4を中心とする複数の斜め方向の組、即ちAn+4とCn+4、An+3とCn+5、An+5とCn+3、An+2とCn+6、An+6とCn+2の組み合わせを参照し、その中から差分の少ない組み合わせ、即ちAn+6とCn+2の組み合わせが選択され、その２画素の平均値がｂn+4での画素値として用いられることとなる。このような手法を用いれば、図３０で示したような斜め方向の傾斜を有する映像情報に対して、図３１で示したような階段状に変化することのない補間処理を行うことが可能となる。
【００３４】
一方、この手法を図３２で示した線幅が１画素相当である斜め線の映像情報に対して適用したときの様子を、図３５に示す。
【００３５】
図３５において、図３４と同様にｂn+4という補間画素に注目し、その画素での画素値を求めようとした場合、ｂn+4を中心とする複数の斜め方向の組、即ちAn+4とCn+4、An+3とCn+5、An+5とCn+3、An+2とCn+6、An+6とCn+2の組み合わせを参照し、その中から差分の少ない組み合わせを求めると、全ての組み合わせにおいて差分が同じとなり差分の少ない組み合わせを特定することができない。即ちこのようなケースでは、補間しようとする画素を中心に複数の斜め方向を形成する２画素の組み合わせを参照し、差分の少ない組み合わせから補間画素での画素情報を求めるという手法を適用することができない。
【００３６】
以下に示す実施の形態では、このような具体的な課題を考慮している。すなわち、以下に示す実施の形態では、斜め方向の傾斜を有する映像情報に対して、滑らかさを保持した映像情報を生成する補間処理・補正処理を実現できる構成を開示している。また、線幅が１画素相当である斜め線の映像情報に対しても滑らかに連続した斜め線として表示し得る映像情報を生成する補間処理・補正処理を実現できる実施の形態も示している。
【００３７】
すなわち以下に示す実施の形態によれば、例えば斜め方向の傾斜を有する映像情報や線幅が１画素相当である斜め線の映像情報が飛び越し走査による映像情報として入力され、それを順次走査による映像情報に変換することにより生じる滑らかさの欠いた階段状の映像情報、或いは本来連続して画素値を有する斜め線であるものが破線として表示されてしまう映像情報に対し、補正しようとするフィールド内で、飛び越し走査により入力された複数のラインにおける画素により構成される、補正処理の基準となる判定ブロックを生成し、更に判定ブロックよりも後に入力された、判定ブロックよりも１ライン分上方向或いは下方向にずれた参照ブロックを複数組生成し、判定ブロックと複数組の参照ブロック毎に画素情報の比較を行い、一致が検出された場合には判定ブロックと一致が検出された参照ブロックとの中間に位置する補間画素での画素情報を補正することにより、階段状の映像情報として生成された補間画素での画素情報、或いは連続して画素値を有する斜め線で欠落した補間画素での画素情報が補正され、本来の滑らかさを保持した斜め方向の傾斜を有する映像情報、或いは本来の連続した斜め線として表示される映像情報を生成することが可能となる。
【００３８】
また、１つの判定ブロック情報に対して２画素分の補正データを生成して同時に処理を行うことで、斜め方向の傾斜を有する映像情報や線幅が１画素相当である斜め線の映像情報に対して本来２回の補正処理を行わなければならないものが、一度の補正処理で行うことが可能となる。
【００３９】
（第１実施形態）
図１は、本発明の一実施形態としてのIP変換処理回路の一構成例を示したブロック図である。
【００４０】
図１において、フィールド情報記憶部（１）１０１，フィールド情報記憶部（２）１０２，動き情報生成部１０３，ライン情報記憶部１０４，入出力速度変換部（１）１０５，入出力速度変換部（２）１０６，加算器１０７，除算器１０８，補間情報選択部１０９及び表示情報選択部１１０は、図２７で示した従来のIP変換処理回路として説明したものと同じ構成を有するものである。ここで本実施形態では、入出力速度変換部（１）１０５及び入出力速度変換部（２）１０６の前段に斜め補正処理部１１１が追加されており、斜め補正処理部１１１では、入力された映像情報と補間情報選択部１０９から出力される補間情報、及び動き情報生成部１０３から出力される補間画素での動き情報が入力され、これらの情報から、以下に説明する斜め方向の傾斜を有する補間情報に対する補正処理を行い、入出力速度変換部（１）１０５及び入出力速度変換部（２）１０６に対して入力された映像情報と補正処理を行った補間情報を出力する。ここでは、フィールド情報記憶部（１）１０１が本発明のフィールド間補間画素生成手段を構成する。また、ライン情報記憶部１０４，加算器１０７，除算器１０８によって本発明のフィールド内補間画素生成手段を構成する。また、動き情報生成部１０３が本発明の動き情報生成手段を構成する。また、補間画素情報選択部１０９が本発明の補間画素情報選択手段を構成する。
【００４１】
（斜め補正処理部の概略構成）
図２は、本実施形態における斜め補正処理部１１１の一構成例を示したブロック図である。ここでは、斜め補正処理部１１１が本発明の画素補正装置（画素補間装置）を構成する。
【００４２】
図２において、１１１１は、動き情報生成部１０３から出力される補間画素での動き情報を複数ライン分記憶することが可能な動き情報記憶部である。１１１２は、IP変換処理回路に入力された飛び越し走査による映像情報を複数ライン分記憶することが可能な入力情報記憶部である。１１１３は、補間情報選択部１０９から出力される補間情報を複数ライン分記憶することが可能な補間情報記憶部である。１１１４は、入力される２つの信号の論理積を求めるAND素子である。１１１５は、複数の画素により構成されるブロック単位で画素情報の一致／不一致を判定する補正条件検出部である。
【００４３】
本実施形態では、図７或いは図８に示すように、入力情報記憶部１１１２にはラインＡ，ラインＣ，ラインＥ，ラインＧの４ライン分の入力映像情報が記憶され、補間情報記憶部１１１３には入力情報記憶部１１１２に記憶されている入力映像情報の間のラインに位置するラインｂ，ラインｄ，ラインｆの３ライン分の補間情報が記憶され、動き情報記憶部１１１１には補間情報記憶部１１１３に記憶されている補間情報に対応する３ライン分の補間画素での動き情報が記憶されているものとする。AND素子１１１４では、入力される２つの信号が全てハイレベルの条件で揃った時に、補間情報記憶部１１１３に対して書き込み信号をアクティブレベルとしてハイレベルの信号を出力する。即ち、動き情報記憶部１１１１から補正しようとする補間画素での動き情報が動画（ハイレベル）として出力され、更に補正条件検出部１１１５からエッジ補正イネーブル信号がアクティブレベル（ハイレベル）で出力された場合に、補間情報記憶部１１１３に対してアクティブレベル（ハイレベル）の書き込み信号を出力することとなる。補間情報記憶部１１１３では、補正条件検出部１１１５から出力されるブロック一致検出情報（上），ブロック一致検出情報（下）及び補正位置情報により特定される補間画素の位置情報を動き情報記憶部１１１１に対して出力すると共に、AND素子１１１４から出力される書き込み信号がアクティブレベル（ハイレベル）である場合には、前記特定された補間画素の位置情報に位置する画素情報を補正条件検出部１１１５から出力される補正データにて書き換えることとなる。補間情報記憶部１１１３からは、補正処理された補間データが入出力速度変換部（１）１０５に対して出力されることとなり、入力情報記憶部１１１２からは、入力された補間情報が補正処理されるのに要する時間分遅延させた入力情報を入出力速度変換部（２）１０６に対して出力することとなる。
【００４４】
簡単に説明した斜め補正処理部１１１での処理の様子を、以下に詳細な説明を行う。
【００４５】
（補正条件検出部の全体構成）
図３は、本実施形態における補正条件検出部１１１５の一構成例を示したブロック図である。
【００４６】
図３において、１１１５０１は、後述する判定ブロック情報と画素情報の一致／不一致を判定するための複数の画素により構成される参照ブロック情報を複数組生成する参照ブロック生成部である。１１１５０２は、参照ブロック生成部１１１５０１から出力される複数組の参照ブロック情報と画素情報の一致／不一致を判定するための基準となる判定ブロック情報を生成する判定ブロック生成部である。１１１５０３及び１１１５０４は、判定ブロック生成部１１１５０２から出力される判定ブロック情報と参照ブロック生成部１１１５０１から出力される複数組の参照ブロック情報毎に画素情報の一致／不一致の判定を行い、その結果を参照ブロック情報毎に出力するブロック一致検出部である。１１１５０５及び１１１５０６は、ブロック一致検出部（１）１１１５０３及びブロック一致検出部（２）１１１５０４から出力される参照ブロック情報毎の一致／不一致判定結果から、最初に一致の検出された参照ブロックの位置情報を出力するプライオリティエンコーダである。１１１５０７は、プライオリティエンコーダ（１）１１１５０５とプライオリティエンコーダ（２）１１１５０６から出力される位置情報のうち、小さい値を有する位置情
報を選択して出力する大小判定部である。１１１５０８は、大小判定部１１１５０７から出力されるブロック一致検出情報（上）及びブロック一致検出情報（下）に応じて、判定ブロック生成部１１１５０２から出力される判定ブロック情報を選択して出力するセレクタである。１１１５０９は、大小判定部１１１５０７により選択されて出力された位置情報の半分の値を求めるための除算器である。１１１１５１０は、大小判定部１１１５０７により選択されて出力された位置情報を記憶し、カウントダウン動作を行う位置情報カウンタである。１１１５１１は、入力される２つの信号の論理和を求めるOR素子である。１１１５１２は、入力される２つの信号の論理積を求めるAND素子である。
【００４７】
（補正条件検出部の動作）
次に、以上に説明した構成による、本実施形態における補正条件検出部１１１５の動作について説明を行う。
【００４８】
（参照ブロック生成部）
参照ブロック生成部１１１５０１は、主に入力情報記憶部１１１２から出力される４ライン分の入力映像情報をライン毎に複数画素分記憶しておくためのフリップフロップのような記憶素子で構成される。参照ブロック生成部１１１５０１は、入力情報記憶部１１１２から入力された映像情報をシフトさせながら順次参照ブロック情報を生成して出力すると共に、シフト処理の完了した映像情報を後段の判定ブロック生成部１１１５０２へ出力する。ここでは、参照ブロック生成部１１１５０１と判定ブロック生成部１１１５０２が本発明の特定手段を構成する。
【００４９】
図４は、本実施形態における参照ブロック生成部１１１５０１の一構成例を示したブロック図である。
【００５０】
図４において、１１１５０１０１〜１１１５０１０３，１１１５０１１１〜１１１５０１１３，１１１５０１２１〜１１１５０１２３，１１１５０１３１〜１１１５０１３３は、入力された映像情報を記憶しておくための画素情報記憶部である。各画素情報記憶部に記憶されている映像情報は、入力情報記憶部１１１２から映像情報が出力されるタイミングで順次後段の画素情報記憶部へとシフトされていくものとする。ライン毎に有する画素情報記憶部の数は、判定しようとするブロックの位置から何画素分先の参照ブロックまでを参照するかによって変化する。本実施形態では、図７に示すようにL０に位置する画素を判定ブロックとし、L1からL１１までに位置するブロックを参照ブロックとするため、ライン毎に必要とする画素情報記憶部の数は１０個となる。
【００５１】
図４に戻ると、参照ブロック生成部１１１５０１では、入力された映像情報及び各画素情報記憶部に記憶されている映像情報から参照ブロック毎の情報を生成し、出力する。本実施形態では、図７及び図８に示すように、参照ブロックとしてラインA，ラインC，ラインEの３ライン分の画素情報により構成される参照ブロック情報（上）、及びラインC，ラインE，ラインGの３ライン分の画素情報により構成される参照ブロック情報（下）を、それぞれL1からL１１までの参照位置に対応したものとして出力する。また、ライン毎に最後段に位置する画素情報記憶部（１１）１１１５０１０３，画素情報記憶部（１２）１１１５０１１３，画素情報記憶部（１３）１１１５０１２３，画素情報記憶部（１４）１１１５０１３３から出力される映像情報は、参照ブロック生成部１１１５０１の後段に位置する判定ブロック生成部１１１５０２に対して出力される。
【００５２】
（判定ブロック生成部）
図３に戻ると、判定ブロック生成部１１１５０２では、参照ブロック生成部１１１５０１から出力される映像情報から、画素情報の一致／不一致を判定するための基準となる判定ブロック情報を生成すると共に、判定ブロック情報にエッジ部が存在するかどうかを判
断し、エッジ検出情報として出力する。ここでは、判定ブロック生成部１１１５０２が本発明のエッジ検出手段を構成する。
【００５３】
図５は、本実施形態における判定ブロック生成部１１１５０２の一構成例を示したブロック図である。
【００５４】
図５において、１１１５０２０〜１１１５０２３は、入力された映像情報を記憶しておくための画素情報記憶部である。各画素情報記憶部に記憶されている映像情報は、参照ブロック生成部１１１５０１から映像情報が出力されるタイミングで順次更新されるものとする。判定ブロック生成部１１１５０２では、各画素情報記憶部に記憶されている映像情報から判定ブロック情報を生成し、出力する。本実施形態では、図７及び図８に示すように、判定ブロックとしてラインA，ラインC，ラインEの３ライン分の画素情報により構成される判定ブロック情報（上）、及びラインC，ラインE，ラインGの３ライン分の画素情報により構成される判定ブロック情報（下）を出力する。また判定ブロック生成部１１１５０２ではエッジ判定部１１１５０２４により、入力された４ライン分の画素情報のうちラインC及びラインEに位置する画素の差分情報から、ラインCとラインEの画素間にエッジ部が存在するかどうかを判断し、その判断結果をエッジ検出情報として出力する。
【００５５】
（ブロック一致検出部）
再び図３に戻ると、ブロック一致検出部（１）１１１５０３では、判定ブロック生成部１１１５０２から出力される判定ブロック情報（上）と、参照ブロック生成部１１１５０１から出力されるL1からL１１までに位置する参照ブロック情報（下）とをそれぞれ画素毎に比較し、それぞれの参照ブロック情報毎に一致／不一致の判定結果を出力する。ここでは、ブロック一致検出部（１）１１１５０３及びブロック一致検出部（２）１１１５０４によって本発明の判定手段が構成される。
【００５６】
図７に、ブロック一致検出部（１）１１１５０３で処理される判定ブロック情報（上）と参照ブロック情報（下）との位置関係を示す。また、図６に、本実施形態におけるブロック一致検出部（１）１１１５０３の一構成例を示したブロック図を示す。
【００５７】
図６において、１１１５０３１〜１１１５０３３は、判定ブロック生成部１１１５０２から出力される判定ブロック情報（上）と、参照ブロック生成部１１１５０１から出力される参照ブロック情報（下）とを画素毎に比較し一致／不一致の判定を行う一致検出部である。本実施形態では、図７に示すように参照ブロック生成部１１１５０１からはL1からL１１までに位置する参照ブロック情報（下）が出力されるものとしているため、一致検出部はそれぞれの参照ブロック情報（下）に対応して１１個有することとなる。１１１５０３４〜１１１５０３６は、入力される２つの信号の論理積を求めるAND素子で、前記一致検出部それぞれに対して１つ組み合わされて構成される。１１１５０３７は、位置情報カウンタ１１１５１０から出力されるカウント値をデコードし、位置情報カウンタ１１１５１０のカウント値に応じ一致検出部から出力される判定結果をマスクするためのマスク信号を生成するマスク信号生成部である。即ちマスク信号生成部１１１５０３７では、位置情報カウンタ１１１５１０から出力されるカウント値は参照ブロック情報（下）の位置を示すものとし、位置情報カウンタ１１１５１０から出力されるカウント値よりも小さい参照ブロック情報（下）での一致／不一致判定結果を強制的に不一致とするように、マスク信号をそれぞれの一致検出部に対して出力する。これにより、判定ブロック生成部１１１５０２から出力される判定ブロック情報（上）が新しい情報に更新された際に、過去に一致と判定された参照ブロック情報（下）が繰り返して参照されてしまうということを回避する。ここでは、位置情報カウンタ１１１５１０及びマスク信号生成部１１１５０３７が、本発明の変更手段を構成する。また、位置情報カウンタ１１１５１０は本発明の保持手段を構成する。
【００５８】
再び図３に戻ると、ブロック一致検出部（２）１１１５０４は、判定ブロック生成部１１１５０２から出力される判定ブロック情報（下）と、参照ブロック生成部１１１５０１から出力されるL１からL１１までに位置する参照ブロック情報（上）とをそれぞれ画素毎に比較し、それぞれの参照ブロック情報毎に一致／不一致の判定結果を出力するものである。その構成は、図６で示したブロック一致検出部（１）１１１５０３での構成例と同じものである。ブロック一致検出部（２）１１１５０４で処理される判定ブロック情報（下）と参照ブロック情報（上）との位置関係を、図８に示す。
【００５９】
（プライオリティエンコーダ）
プライオリティエンコーダ(１)１１１５０５及びプライオリティエンコーダ(２)１１１５０６は、それぞれブロック一致検出部（１）１１１５０３とブロック一致検出部（２）１１１５０４から出力される一致／不一致判定結果を受け、L1からL１１までの一致／不一致判定結果のうち判定ブロックからの距離の小さい参照ブロック情報での一致判定結果を検出し、その位置情報を出力する。本実施形態では、判定ブロック情報とL１に位置する参照ブロック情報において一致が検出された場合には１６進数表示で"１"を出力し、判定ブロック情報とL１１に位置する参照ブロック情報において一致が検出された場合には１６進数表示で"B"を出力し、一致が検出されなかった場合には"F"を出力するものとする。
【００６０】
（大小判定部）
大小判定部１１１５０７では、プライオリティエンコーダ(１)１１１５０５とプライオリティエンコーダ(２)１１１５０６から出力される値を比較し、小さい方の値を選択して出力する。大小判定部１１１５０７から出力される値は除算器１１１５０９により半分の値とされ、補正位置情報として出力される。また大小判定部１１１５０７からは、どちらの出力が選択されたかをブロック一致検出情報（上）或いはブロック一致検出情報（下）に反映して出力する。即ち、プライオリティエンコーダ(１)１１１５０５から出力された値が選択された時にはブロック一致検出情報（上）を"１"，ブロック一致検出情報（下）を"０"として出力し、プライオリティエンコーダ(２)１１１５０６から出力された値が選択された時にはブロック一致検出情報（上）を"０"，ブロック一致検出情報（下）を"１"として出力する。また、何れの参照ブロックでも一致が検出されず、大小判定部１１１５０７から"F"の値が出力される時には、ブロック一致検出情報（上）とブロック一致検出情報（下）は何れも"０"として出力される。OR素子１１１５１１では、ブロック一致検出部（１）１１１５０３とブロック一致検出部（２）１１１５０４において何れかの参照ブロックで一致が検出され、ブロック一致検出情報（上）或いはブロック一致検出情報（下）の何れかに"１"が出力された場合、位置情報カウンタ１１１５１０に対して"１"を出力する。
【００６１】
（位置情報カウンタ）
位置情報カウンタ１１１５１０では、OR素子１１１５１１から出力される信号をロードイネーブル信号とし、"１"が出力された場合には、その時の大小判定部１１１５０７から出力されている値をカウンタ値として取り込む。また、何れの参照ブロックでも一致が検出されず、OR素子１１１５１１から"０"が出力された場合には、カウンタ値を"１"減らし、カウンタ値が"０"でOR素子１１１５１１から"０"が出力された場合には、カウンタ値を"０"のまま維持する。
【００６２】
（セレクタ）
セレクタ１１１５０８では、大小判定部１１１５０７から出力されるブロック一致検出情報（上）及びブロック一致検出情報（下）に従い、判定ブロック生成部１１１５０２から出力される判定ブロック情報（上）と判定ブロック情報（下）のどちらかを選択し、補
正データとして出力する。即ち、ブロック一致検出情報（上）が"１"の場合には判定ブロック情報（上）が選択され、ブロック一致検出情報（下）が"１"の場合には判定ブロック情報（下）が選択されて補正データとして出力される。何れの参照ブロックでも一致が検出されず、ブロック一致検出情報（上）とブロック一致検出情報（下）の何れも"０"として出力された場合には、判定ブロック情報（上）と判定ブロック情報（下）の何れかが選択されて出力されても斜め補正処理部１１１の動作には何ら影響を及ぼさない。
【００６３】
（エッジ補正イネーブル信号）
AND素子１１１５１２では、判定ブロック生成部１１１５０２から出力されるエッジ検出情報及びOR素子１１１５１１からの出力信号が"１"である時にエッジ補正イネーブル信号を"１"として出力する。即ち，判定ブロック生成部１１１５０２から出力される判定ブロック情報にエッジ情報が含まれ、参照ブロック生成部１１１５０１から出力される複数の参照ブロック情報の中に判定ブロック情報と画素情報の一致するブロックが検出された場合に、補正条件検出部１１１５において補正処理を実行するための条件が揃ったことを示す意味で、エッジ補正イネーブル信号を"１"として出力する。
【００６４】
（補間情報記憶部における補正処理）
再び図２に戻ると、補正条件検出部１１１５からエッジ補正イネーブル信号が"１"として出力され、尚且つ動き情報記憶部１１１１から出力される、補正しようとする画素での動き情報が動画である場合に、AND素子１１１４から補間情報記憶部１１１３に対し補正処理を実行するよう書き込み信号を"１"として出力する。補間情報記憶部１１１３では、AND素子１１１４から出力される書き込み信号が"１"として出力された場合には、補正条件検出部１１１５から出力される補正位置情報とブロック一致検出情報（上）及びブロック一致検出情報（下）とから特定される位置にある補間情報を補正条件検出部１１１５から出力される補正データにて書き換えることとなる。ここでは、補間情報記憶部１１１５が本発明の補正手段を構成する。
【００６５】
（補間情報の補正処理）
以上に説明した構成により、斜め方向の傾斜を有する映像情報に対して補間情報の補正が行われる様子を、図９及び図１０に示す。
【００６６】
図９は、判定ブロック生成部１１１５０２から出力される判定ブロック情報（上）と参照ブロック生成部１１１５０１から出力される複数の参照ブロック情報（下）の中に、画素情報の一致するブロックが検出されたけケースを示している。
【００６７】
図９のケースでは、判定ブロック情報（上）と同様の画素情報を有する参照ブロック情報（下）がL４からL７に位置する参照ブロック情報において検出される。この場合には、プライオリティエンコーダ(１)１１１５０５からは判定ブロックからの距離の一番小さいL４までの距離、即ち"４"という値が位置情報として出力される。一方、プライオリティエンコーダ(２)１１１５０６からは、ブロック一致検出部（２）１１１５０４において一致するブロックが検出されないため"F"という値が位置情報として出力されることとなる。次に大小判定部１１１５０７では、プライオリティエンコーダ(１)１１１５０５とプライオリティエンコーダ(２)１１１５０６から出力される値を比較し、値の小さい"４"という値を選択して出力すると共に、ブロック一致検出情報（上）を"１"として出力し、位置情報カウンタ１１１５１０では"４"という値をカウンタ値としてロードすることとなる。また、補正条件検出部１１１５からは、大小判定部１１１５０７から出力される値"４"の半分の値である"２"という値が補正位置情報として補間情報記憶部１１１３に対して出力される。ここでは、補正条件検出部１１１５が本発明の画素位置特定手段を構成する。
【００６８】
セレクタ１１１５０８では、ブロック一致検出情報（上）が"１"であることから、判定
ブロック情報（上）の画素情報のうちラインＣとラインＥに位置する画素情報を補正データとして出力する。
【００６９】
ここで、１つの判定ブロック情報に対して２画素分の補正データを生成して同時に処理を行うこととなるが、これにより以下に説明するような効果を得ることができる。
【００７０】
図３１で示した従来のIP変換方式で処理された滑らかさを欠いた階段状の映像情報を、元の滑らかさを保った映像情報に補正するためには、エッジ部に存在する補間情報（ラインbではbn+5，bn+6，bn+7，bn+8に位置する補間情報、ラインｄではｄn+1，ｄn+2，ｄn+3，dn+4に位置する補間情報）のうち左半分を白の画素情報で、右半分を黒の画素情報で補正しなければならない。ここで１つの判定ブロック情報に対して１画素分の補正データを生成して処理したのでは、左半分或いは右半分の何れか一方の処理しか行われないこととなってしまう。本実施形態のように１つの判定ブロック情報に対して２画素分の補正データを生成して同時に処理を行うことで、左半分と右半分の補正を同時に行うことが可能となる。
【００７１】
図９で示したケースでの補正処理の説明に戻ると、判定ブロック生成部１１１５０２からはエッジ検出情報が"１"として出力されるため、AND素子１１１５１２からはエッジ補正イネーブル信号が"１"として出力される。
【００７２】
補間情報記憶部１１１３では、補正条件検出部１１１５から出力される補正位置情報からＬ２に位置する補間情報が補正されると判断し、また、ブロック一致検出情報（上）が"１"であることからラインｄ及びラインｆに位置する補間情報が補正されると判断され、Ｌ２のラインｄ及びラインｆに位置する補間画素が動画である場合には、その位置での補間情報を補正条件検出部１１１５から出力される補正データで書き換えることとなる。 
以上でＬ０での画素情報を判定ブロック情報とする補正処理は完了し、続いてＬ１での画素情報を判定ブロック情報として同様の処理が繰り返されることとなるが、その際、位置情報カウンタ１１１５１０にて"４"という位置情報が記憶されているため、Ｌ２からＬ４までの参照ブロック情報（下）との一致検出結果は無視され、Ｌ５以降の参照ブロック情報（下）にて一致検出が行われることとなる。これにより、判定ブロック情報が次のブロックに更新された際に、前の判定ブロック情報で処理されたものと同一の参照ブロック情報（下）が繰り返し選択されて処理されることを回避することが可能となる。（実際には参照ブロック生成部１１１５０１及び判定ブロック生成部１１１５０２にて画素情報のシフトが行われるため、L１での判定ブロック情報（上）がL０での判定ブロック情報（上）、L２からL４までの参照ブロック情報（下）がL１からL３までの参照ブロック情報（下）として処理されることとなる。）
また本実施形態では、補正データを判定ブロック情報から生成するとしているが、判定ブロック情報とプライオリティエンコーダ(１)１１１５０５により選択された参照ブロック情報（下）とから補正データを生成するとしても、本発明にて提案する手段と変わるものではない。即ち、Ｌ２のラインｄに位置する補間画素での補正データをＬ０のラインＣに位置する画素情報とＬ４のラインEに位置する画素情報の平均値とし、Ｌ２のラインｆに位置する補間画素での補正データをＬ０のラインＥに位置する画素情報とＬ４のラインGに位置する画素情報の平均値とすることも可能である。
【００７３】
図１０は、判定ブロック生成部１１１５０２から出力される判定ブロック情報（下）と参照ブロック生成部１１１５０１から出力される複数の参照ブロック情報（上）の中に、画素情報の一致するブロックが検出されたけケースを示している。
【００７４】
図１０のケースでは、判定ブロック情報（下）と同様の画素情報を有する参照ブロック情報（上）がL４からL７に位置する参照ブロック情報において検出される。この場合には
、プライオリティエンコーダ(２)１１１５０６からは判定ブロックからの距離の一番小さいL４までの距離、即ち"４"という値が位置情報として出力される。一方、プライオリティエンコーダ(１)１１１５０５からは、ブロック一致検出部（１）１１１５０３において一致するブロックが検出されないため"F"という値が位置情報として出力されることとなる。次に大小判定部１１１５０７ではプライオリティエンコーダ(１)１１１５０５とプライオリティエンコーダ(２)１１１５０６から出力される値を比較し、値の小さい"４"という値を選択して出力すると共に、ブロック一致検出情報（下）を"１"として出力し、位置情報カウンタ１１１５１０では"４"という値をカウンタ値としてロードすることとなる。また、補正条件検出部１１１５からは、大小判定部１１１５０７から出力される値"４"の半分の値である"２"という値が補正位置情報として補間情報記憶部１１１３に対して出力される。
【００７５】
セレクタ１１１５０８では、ブロック一致検出情報（下）が"１"であることから、判定ブロック情報（下）の画素情報のうちラインＣとラインＥに位置する画素情報を補正データとして出力する。判定ブロック生成部１１１５０２からはエッジ検出情報が"１"として出力されるため、AND素子１１１５１２からはエッジ補正イネーブル信号が"１"として出力される。
【００７６】
補間情報記憶部１１１３では、補正条件検出部１１１５から出力される補正位置情報からＬ２に位置する補間情報が補正されると判断し、また、ブロック一致検出情報（下）が"１"であることからラインｂ及びラインｄに位置する補間情報が補正されると判断され、Ｌ２のラインｂ及びラインｄに位置する補間画素が動画である場合には、その位置での補間情報を補正条件検出部１１１５から出力される補正データで書き換えることとなる。 
（補間情報の生成処理）
以上に説明した、図１に示した本発明の一実施形態としてのIP変換処理回路の構成例により補間情報が生成される処理の流れを、図１１に示す。
【００７７】
最初に従来のIP変換処理回路と同様に動き情報生成部１０３にてフレーム間差分情報から補間画素での動き情報が求められ（Ｓ１０１）、動画の場合にはフィールド内での画素情報から補間情報が生成され（Ｓ１０２）、静止画の場合には前フィールドでの画素情報から補間情報が生成される（Ｓ１０３）。次に補間画素での動き情報が動画である場合には斜め補正処理部１１１での補正処理が行われることとなるが、まず判定ブロック生成部１１１５０２に入力される４ライン分の画素情報のうち、２ライン目と３ライン目の画素間にエッジ部が存在するかどうかを判断し（Ｓ１０４）、エッジ部が存在する場合、ブロック一致検出部（１）１１１５０３及びブロック一致検出部（２）１１１５０４において一致するブロックが検出されたかどうかを判断し（Ｓ１０５）、一致するブロックが検出された場合、補正処理を行う画素位置及び補正データを生成し、Ｓ１０２で求められた補間情報に対して斜め補正処理を実行することとなる（Ｓ１０６）。
【００７８】
（補間処理結果）
以上に説明した、図１に示した本発明の一実施形態としてのIP変換処理回路の構成例により、斜め方向の傾斜を有する映像情報に対して動画としての補間処理が行われた場合の結果を図１２及び図１３に示す。
【００７９】
図１２は、図３０に示すような斜め方向の傾斜を有する映像情報に対して本実施形態により補間処理が行われた様子を示すものである。図１２を見て判るように本実施形態によれば、斜め方向の傾斜部において滑らかさを保持した表示を行うことが可能となる。また図１３は、図３２に示すような線幅が１画素相当である斜め線の映像情報に対して本実施形態により補間処理が行われた様子を示すものである。図１３を見て判るように本実施形態によれば、従来のIP変換処理回路では本来連続して画素値を有する斜め線であるものを
破線として表示されてしまっていたものが、欠損した斜め線の情報（ｄn+3，ｄn+4，ｄn+5，bn+9，bn+10に位置する補間情報）を本来の連続した斜め線として表示を行うことが可能となる。
【００８０】
本実施形態は、飛び越し走査による映像情報が入力され、それを順次走査による映像情報に変換する際に、フィールド内での画素情報に基づいて斜め方向のエッジを考慮して補間画素の画素情報を発生する例として説明を行った。一方本願発明は、任意の解像度変換（特に画素数を大きくする変換）に適用することができる。この場合、補間画素の位置は類似している判定された判定ブロックと参照ブロックの中間位置に位置するとは限らない。もとより本願発明では類似していると判断された判定ブロックと参照ブロックとの間の任意の位置の画素の画素情報の生成を前記判定ブロックを構成する画素の画素情報及びもしくは前記参照ブロックを構成する画素の画素情報を用いて行うことができる。ただし好適な構成は、類似していると判断された判定ブロックと参照ブロックの間であって、
（ｉ）該判定ブロックを構成する画素のうちの所定の画素と、前記参照ブロックを構成する画素のうちの前記参照ブロックにおける前記所定の画素と対応する画素（参照ブロックを構成する画素のうちの前記所定の画素との類似度の判定に用いられた画素）との間の中間位置に位置する画素、もしくは
（ｉｉ）該中間位置に近接する（特に好適には最近接する）位置の画素（前記中間位置には補間画素が存在しない場合にこの構成が有効である）
の画素情報を、前記所定の画素の画素情報及びもしくは前記対応する画素の画素情報に基づいて決定するようにする構成である。即ち、本願発明は、ＩＰ変換に用いるのみでなく、非インターレース信号（順次操作信号；ＩＰ変換された信号を含む）に対して用いることもできる。従って、テレビジョン信号に限らず、コンピュータで扱われるような画像情報や印刷情報に対しても適用可能である。
【００８１】
また動きが大きい（動きがある）画像を形成する場合に、上記詳細に説明した構成及びステップによって補間画素の情報を生成する構成を開示したが、これは動きが少ない（動きがない場合を含む）画像を形成する場合に行ってもよい。
【００８２】
（第２実施形態）
第１実施形態では、補正しようとする補間画素を含む同一フィールド内で、飛び越し走査により入力された複数のラインにおける画素により構成される、補正処理の基準となる判定ブロックを生成し、更に判定ブロックよりも後に入力された、判定ブロックよりも１ライン分上方向或いは下方向にずれた参照ブロックを複数組生成し、判定ブロックと複数組の参照ブロック毎に画素情報の比較を行い、一致が検出された場合には判定ブロックと一致が検出された参照ブロックとの中間に位置する補間画素での画素情報を補正するという手段について説明を行った。また、１つの判定ブロック情報に対して２画素分の補正データを生成して同時に処理を行うことで、斜め方向の傾斜を有する映像情報や線幅が１画素相当である斜め線の映像情報に対して本来２回の補正処理を行わなければならないものが、一度の補正処理で行うことが可能となる手段について説明を行った。これにより図３０に示すような斜め方向の傾斜を有する映像情報に対して、図１２に示すような良好な補間情報が得られ、また図３２に示すような線幅が１画素相当である斜め線の映像情報に対しても、図１３に示すように本来連続して画素値を有する斜め線であるものが破線として表示されてしまうということを回避することが可能となる。
【００８３】
しかしながら、図１３に示された、線幅が１画素相当である斜め線の映像情報に対して第１実施形態により補間処理が行われた結果を見てみると、ｄn，ｄn+1，ｄn+2，ｄn+6，ｄn+7，ｄn+8，bn+6，bn+7，bn+8での補間画素において従来のIP変換処理により生成された補間結果が残ってしまい、本来線幅が１画素相当である斜め線の映像情報が、この個所においては３画素分の幅を持つ斜め線として表示されることとなり、結果として滑らかさ
を欠いた階段状の斜め線として表示されてしまうこととなる。
【００８４】
このような補間結果を改善するためには、第１実施形態で示した斜め補正処理に若干の改良を加えることにより対応することが可能となる。即ち、第１実施形態では、補正処理の基準となる判定ブロック、及び判定ブロックよりも後に入力された、判定ブロックよりも１ライン分上方向或いは下方向にずれた複数組の参照ブロックを、それぞれ垂直方向には３画素分（３ライン分）の画素情報を有し、水平方向には１画素分の画素情報を有することで構成していが、これらを水平方向に関しても複数画素分の画素情報を有するようにすることにより、従来のIP変換処理により生成された、斜め線の上下の補間画素に付与された補間情報を補正することが可能となる。
【００８５】
そこで本実施形態では、斜め方向の傾斜を有する映像情報に対しては第１実施形態で示した補正処理を実行すると共に、更に入力された映像情報が、線幅が１画素相当である斜め線の映像情報であるかどうかを判断する手段を設け、入力された飛び越し走査による映像情報が、線幅が１画素相当である斜め線の映像情報であると判断された場合には、斜め方向の傾斜を有する映像情報に対する補正処理とは別に、判定ブロック及び複数組の参照ブロックが水平方向に関しても複数画素分の画素情報を有する構成のブロックを用いて補正処理を行う手段について説明を行う。
【００８６】
本実施形態において、IP変換処理回路全体の構成は、図１で示した第１実施形態での構成例と同じ構成を有するものとする。
【００８７】
（斜め補正処理部の概略構成）
図１４は、本実施形態における斜め補正処理部１１１の一構成例を示したブロック図である。
【００８８】
図１４において、１１１１と１１１２及び１１１４は、それぞれ第１実施形態にて説明を行ったものと同じ構成を有する動き情報記憶部，入力情報記憶部及びAND素子である。１１１６は、補間情報選択部１０９から出力される補間情報を複数ライン分記憶することが可能な補間情報記憶部で、第１実施形態で説明を行った斜め方向の傾斜を有する映像情報に対する補正処理を行うと共に、入力された飛び越し走査による映像情報が、線幅が１画素相当である斜め線の映像情報である場合の補正処理にも対応したものである。１１１７は、入力される２つの信号の論理和を求めるOR素子である。１１１８は、第１実施形態で説明を行った垂直方向に複数の画素により構成されるブロック単位で画素情報の一致／不一致の判定を行う以外に、入力された飛び越し走査による映像情報が、線幅が１画素相当である斜め線の映像情報であるかどうかを判断し、線幅が１画素相当である斜め線の映像情報である場合には、水平方向に関しても複数画素分の画素情報を有する構成のブロック単位で画素情報の一致／不一致の判定を行う補正条件検出部である。
【００８９】
以上に説明した構成を有する、本実施形態における斜め補正処理部１１１での処理の様子を、以下に詳細に説明を行う。
【００９０】
（補正条件検出部の全体構成）
図１５は、本実施形態における補正条件検出部１１１８の一構成例を示したブロック図である。
【００９１】
図１５において、１１１８０１は、後述する判定ブロック情報及び線分判定ブロック情報と画素情報の一致／不一致を判定するための複数の画素により構成される参照ブロック情報及び線分参照ブロック情報を複数組生成する参照ブロック生成部である。１１１８０２は、参照ブロック生成部１１１８０１から出力される複数組の参照ブロック情報及び線
分参照ブロック情報と画素情報の一致／不一致を判定するための基準となる判定ブロック情報及び線分判定ブロック情報を生成する判定ブロック生成部である。１１１８０３と１１１８０４は、判定ブロック生成部１１１８０２から出力される判定ブロック情報と参照ブロック生成部１１１８０１から出力される複数組の参照ブロック情報毎に画素情報の一致／不一致の判定を行い、その結果を参照ブロック情報毎に出力するブロック一致検出部である。１１１８１７と１１１８１８は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報と参照ブロック生成部１１１８０１から出力される複数組の線分参照ブロック情報毎に画素情報の一致／不一致の判定を行い、その結果を線分参照ブロック情報毎に出力する線分ブロック一致検出部である。１１１８０５と１１１８０６は、それぞれブロック一致検出部（１）１１１８０３及びブロック一致検出部（２）１１１８０４から出力される参照ブロック情報毎の一致／不一致判定結果から、最初に一致の検出されたブロックの位置情報を出力するプライオリティエンコーダである。１１１８１９と１１１８２０は、それぞれ線分ブロック一致検出部（１）１１１８１７及び線分ブロック一致検出部（２）１１１８１８から出力される線分参照ブロック情報毎の一致／不一致判定結果から、最初に一致の検出されたブロックの位置情報を出力する線分プライオリティエンコーダである。１１１８０７は、プライオリティエンコーダ（１）１１１５０５とプライオリティエンコーダ（２）１１１５０６から出力される位置情報のうち小さい値を有する位置情報を選択して出力する大小判定部（１）である。１１１８２１は、線分プライオリティエンコーダ（１）１１１８１９と線分プライオリティエンコーダ（２）１１１８２０から出力される位置情報のうち小さい値を有する位置情報を選択して出力する大小判定部（２）である。１１１８０８は、大小判定部（１）１１１８０７及び大小判定部（２）１１１８２１から出力されるブロック一致検出情報（上），ブロック一致検出情報（下），線分ブロック一致検出情報（上）及び線分ブロック一致検出情報（下）に応じて、判定ブロック生成部１１１８０２から出力される判定ブロック情報或いは線分判定ブロック情報を選択して出力するセレクタ（１）である。１１１８１３は、大小判定部（１）１１１８０７と大小判定部（２）１１１８２１から出力される値のうち何れか一方の値を、判定ブロック生成部１１１８０２から出力されるエッジ検出情報及び線分検出情報に応じて選択して出力するセレクタ（２）である。１１１８０９は、セレクタ（２）１１１８１３により選択されて出力された位置情報の半分の値を求めるための除算器である。１１１１８１０は、セレクタ（２）１１１８１３により選択されて出力された位置情報を記憶しダウンカウントを行う位置情報カウンタである。１１１８１１，１１１８１４及び１１１８１６は、入力される２つの信号の論理和を求めるOR素子である。１１１８１２と１１１８１５は、入力される２つの信号の論理積を求めるAND素子である。
【００９２】
（補正条件検出部の動作）
次に、以上に説明した構成による、本実施形態における補正条件検出部１１１８の動作について説明を行う。
【００９３】
（参照ブロック生成部）
参照ブロック生成部１１１８０１は、第１実施形態で説明した参照ブロック生成部１１１５０１と同様に、主に入力情報記憶部１１１２から出力される４ライン分の入力映像情報をライン毎に複数画素分記憶しておくためのフリップフロップのような記憶素子で構成されるものである。ここでは、参照ブロック生成部１１１８０１と判定ブロック生成部１１１８０２が本発明の特定手段を構成する。
【００９４】
図１６は、本実施形態における参照ブロック生成部１１１８０１の一構成例を示したブロック図である。
【００９５】
図１６において、１１１８０１０１〜１１１８０１０４，１１１８０１１１〜１１１８０１１４，１１１８０１２１〜１１１８０１２４，１１１８０１３１〜１１１８０１３４
は、入力された映像情報を記憶しておくための画素情報記憶部である。各画素情報記憶部に記憶されている映像情報は、入力情報記憶部１１１２から映像情報が出力されるタイミングで順次後段の画素情報記憶部へとシフトされていくものとする。ライン毎に有する画素情報記憶部の数は、判定しようとするブロックの位置から何画素分先の参照ブロックまでを参照するかによって変化する。本実施形態では、第１実施形態で説明した参照ブロック生成部１１１５０１と同様に、L１からL１１までに位置する参照ブロック情報を生成するために、ライン毎に１０個の画素情報記憶部を有するものとする。参照ブロック生成部１１１８０１では、第１実施形態で説明した参照ブロック生成部１１１５０１と同様に、入力された映像情報及び各画素情報記憶部に記憶されている映像情報から３ライン分の画素情報により構成される参照ブロック情報（上）及び参照ブロック情報（下）を生成し、出力することとなるが、更に参照ブロック生成部１１１８０１では、図２０及び図２１に示すように、水平方向に４画素分の画素情報を有する線分参照ブロック情報（上）及び線分参照ブロック情報（下）を、それぞれLB1からLB８までの参照位置に対応したものとして出力する。ここで本実施形態では、線分参照ブロック情報を水平方向に４画素分の画素情報を有するものとして生成するとしたが、本発明の提案する手段としては４画素に限ったものではなく、水平方向に複数の画素情報を有することにより本実施形態での効果を得ることが可能である。
【００９６】
図１６に戻ると、画素情報記憶部（３１）１１１８０１０２，画素情報記憶部（３２）１１１８０１１２，画素情報記憶部（３３）１１１８０１２２，画素情報記憶部（３４）１１１８０１３２に入力される映像情報は、同時に参照ブロック生成部１１１８０１の後段に位置する判定ブロック生成部１１１８０２に対して出力される。
【００９７】
（判定ブロック生成部）
図１５に戻ると、判定ブロック生成部１１１８０２では、参照ブロック生成部１１１８０１から出力される映像情報から、画素情報の一致／不一致を判定するための基準となる判定ブロック情報及び線分判定ブロック情報を生成すると共に、判定ブロック情報にエッジ部或いは線分が存在するかどうかを判断し、エッジ検出情報及び線分検出情報として出力する。ここでは、判定ブロック生成部１１１８０２が本発明のエッジ検出手段を構成する。
【００９８】
図１７は、本実施形態における判定ブロック生成部１１１８０２の一構成例を示したブロック図である。
【００９９】
図１７において、１１１８０２０１〜１１１８０２０４，１１１８０２１１〜１１１８０２１４，１１１８０２２１〜１１１８０２２４，１１１８０２３１〜１１１８０２３４は、入力された映像情報を記憶しておくための画素情報記憶部である。各画素情報記憶部に記憶されている映像情報は、参照ブロック生成部１１１８０１から映像情報が出力されるタイミングで順次後段の画素情報記憶部へとシフトされていくものとする。判定ブロック生成部１１１８０２では、第１実施形態で説明した判定ブロック生成部１１１５０２と同様に、各画素情報記憶部に記憶されている映像情報から３ライン分の画素情報により構成される判定ブロック情報（上）及び判定ブロック情報（下）を生成し、出力することとなる。本実施形態では、判定ブロック生成部１１１８０２は、図２０及び図２１に示すように、更に水平方向に４画素分の画素情報を有する線分判定ブロック情報（上）及び線分判定ブロック情報（下）を出力する。ここで本実施形態では、線分判定ブロック情報を水平方向に４画素分の画素情報を有するものとし生成するとしたが、線分参照ブロック情報と同様に本発明の提案する手段としては４画素に限ったものではなく、水平方向に複数の画素情報を有することにより本実施形態での効果を得ることが可能である。
【０１００】
（エッジ判定部及び線分判定部）
図１７に戻ると、１１１８０２４は、入力される２画素の画素間差分情報から画素間にエッジ部が存在するかどうかの判断を行うエッジ判定部である。１１１８０２５１〜１１１８０２５４は、入力される４画素の画素情報から線分が存在するかどうかの判断を行う線分判定部である。
【０１０１】
エッジ判定部１１１８０２４及び線分判定部（１）１１１８０２５１，線分判定部（２）１１１８０２５２，線分判定部（３）１１１８０２５３，線分判定部（４）１１１８０２５４にてエッジ判定及び線分判定が行われる様子を、図１９に示す。
【０１０２】
画素情報記憶部（１１１）１１１８０２０４，画素情報記憶部（１１２）１１１８０２１４，画素情報記憶部（１１３）１１１８０２２４，画素情報記憶部（１１４）１１１８０２３４からはL０に位置する４ライン分の画素情報が出力される。画素情報記憶部（１２１）１１１８０２０３，画素情報記憶部（１２２）１１１８０２１３，画素情報記憶部（１２３）１１１８０２２３，画素情報記憶部（１２４）１１１８０２３３からはL１に位置する４ライン分の画素情報が出力される。画素情報記憶部（１３１）１１１８０２０２，画素情報記憶部（１３２）１１１８０２１２，画素情報記憶部（１３３）１１１８０２２２，画素情報記憶部（１３４）１１１８０２３２からはL２に位置する４ライン分の画素情報が出力される。画素情報記憶部（１４１）１１１８０２０１，画素情報記憶部（１４２）１１１８０２１１，画素情報記憶部（１４３）１１１８０２２１，画素情報記憶部（１４４）１１１８０２３１からはL３に位置する４ライン分の画素情報が出力される。
【０１０３】
エッジ判定部１１１８０２４は、画素情報記憶部（１１２）１１１８０２１４と画素情報記憶部（１１３）１１１８０２２４から出力される、L０に位置するラインCとラインEでの画素情報が入力され、それらの画素間の差分情報から画素間にエッジ部が存在するかどうかを判断し、その判定結果を出力する。また、線分判定部（１）１１１８０２５１，線分判定部（２）１１１８０２５２，線分判定部（３）１１１８０２５３，線分判定部（４）１１１８０２５４にはそれぞれL３，L２，L１，L０に位置する４ライン分の画素情報が入力され、それぞれの線分判定部毎にラインCとラインEでの画素間にエッジ部が存在し、更にラインＡとラインＣでの画素間或いはラインＥとラインＧでの画素間の何れかにおいて差分が検出された場合に線分であると判断し、その判定結果を出力する。線分判定部（１）１１１８０２５１，線分判定部（２）１１１８０２５２，線分判定部（３）１１１８０２５３，線分判定部（４）１１１８０２５４から出力される判定結果は、４入力のOR素子１１１８０２６に入力される。線分判定部（１）１１１８０２５１，線分判定部（２）１１１８０２５２，線分判定部（３）１１１８０２５３，線分判定部（４）１１１８０２５４の何れかにおいて線分が検出された場合、OR素子１１１８０２６から線分検出情報が"１"として出力される。OR素子１１１８０２６から出力される線分検出情報は、同時に極性を反転するNOT素子１１１８０２７に入力され、AND素子１１１８０２８ではエッジ判定部１１１８０２４から出力される判定結果とNOT素子１１１８０２７により極性の反転させられた線分検出情報の論理積が求められ、エッジ検出情報として出力される。即ち、L０からL３までに位置するブロックにおいて線分が検出され、OR素子１１１８０２６から線分検出情報が"１"として出力された場合には、エッジ判定部１１１８０２４から出力される判定結果は無視され、エッジ検出情報は常に"０"として出力される。一方、L０からL３までに位置するブロックにおいて線分が検出されず、OR素子１１１８０２６から線分検出情報が"０"として出力された場合には、エッジ検出情報はエッジ判定部１１１８０２４から出力される判定結果に従い、L０に位置するラインCとラインEでの画素間にエッジ部が存在すると判断された場合には"１"が出力され、エッジ部が存在しないと判断された場合には"０"が出力されることとなる。
【０１０４】
（ブロック一致検出部及び線分ブロック一致検出部）
再び図１５に戻ると、ブロック一致検出部（１）１１１８０３及びブロック一致検出部（２）１１１８０４は、第１実施形態で説明したブロック一致検出部（１）１１１５０３及びブロック一致検出部（２）１１１５０４と同様の構成を有するものである。即ち、ブロック一致検出部（１）１１１８０３及びブロック一致検出部（２）１１１８０４は、それぞれ判定ブロック生成部１１１８０２から出力される判定ブロック情報（上）と参照ブロック生成部１１１８０１から出力されるL1からL１１までに位置する参照ブロック情報（下）、及び判定ブロック生成部１１１８０２から出力される判定ブロック情報（下）と参照ブロック生成部１１１８０１から出力されるL1からL１１までに位置する参照ブロック情報（上）とをそれぞれ画素毎に比較し、それぞれの参照ブロック情報毎に一致／不一致の判定結果を出力する。線分ブロック一致検出部（１）１１１８１７は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（上）と参照ブロック生成部１１１８０１から出力されるLB1からLB８までに位置する水平方向に４画素分の画素情報を有する線分参照ブロック情報（下）をそれぞれ画素毎に比較し、それぞれの線分参照ブロック情報毎に一致／不一致の判定結果を出力する。ここでは、ブロック一致検出部（１）１１１８０３及びブロック一致検出部（２）１１１８０４並びに線分ブロック一致検出部（１）１１１８１７及び線分ブロック一致検出部（２）１１１８１８が、本発明の判定手段を構成する。
【０１０５】
（線分ブロック一致検出部の構成）
図１８に、本実施形態における線分ブロック一致検出部（１）１１１８１７の一構成例を示したブロック図を示す。
【０１０６】
図１８において、１１１８１７１〜１１１８１７３は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（上）と、参照ブロック生成部１１１８０１から出力される線分参照ブロック情報（下）とを画素毎に比較し一致／不一致の判定を行う一致検出部である。本実施形態では、図２０に示すように参照ブロック生成部１１１８０１からはLB1からLB８までに位置する水平方向に４画素分の画素情報を有する線分参照ブロック情報（下）が出力されるものとしているため、線分ブロック一致検出部（１）１１１８１７は一致検出部をそれぞれの線分参照ブロック情報（下）に対応して８個有することとなる。１１１８１７４〜１１１８１７６は、入力される２つの信号の論理積を求めるAND素子で、前記一致検出部それぞれに対して１つ組み合わされて構成される。１１１８１７７は、位置情報カウンタ１１１８１０から出力されるカウント値をデコードし、位置情報カウンタ１１１８１０のカウント値に応じ一致検出部から出力される判定結果をマスクするためのマスク信号を生成するマスク信号生成部である。即ちマスク信号生成部１１１８１７７では、位置情報カウンタ１１１８１０から出力されるカウント値は線分参照ブロック情報（下）の位置を示すものとし、位置情報カウンタ１１１８１０から出力されるカウント値よりも小さい線分参照ブロック情報（下）での一致／不一致判定結果は強制的に不一致とするようにマスク信号をそれぞれの一致検出部に対して出力する。これにより、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（上）が新しい情報に更新された際に、過去に一致と判定された線分参照ブロック情報（下）が繰り返して参照されてしまうということを回避する。ここでは、位置情報カウンタ１１１８１０及びマスク信号生成部１１１８１７７が、本発明の変更手段を構成する。また、位置情報カウンタ１１１８１０は本発明の保持手段を構成する。
【０１０７】
再び図１５に戻ると、線分ブロック一致検出部（２）１１１８１８は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（下）と、参照ブロック生成部１１１８０１から出力されるLB１からLB８までに位置する水平方向に４画素分の画素情報を有する線分参照ブロック情報（上）とをそれぞれ画素毎に比較し、それぞれの線分参照ブロック情報毎に一致／不一致の判定結果を出力するものである。線分ブロック一致検出部（２）１１１８１８は、図１８で示した線分ブロック一致検出部（１）１１１８１７と同
じ構成を有するものである。線分ブロック一致検出部（２）１１１８１８で処理される線分判定ブロック情報（下）と線分参照ブロック情報（上）との位置関係を、図２１に示す。
【０１０８】
（プライオリティエンコーダ及び線分プライオリティエンコーダ）
プライオリティエンコーダ(１)１１１８０５及びプライオリティエンコーダ(２)１１１８０６は、第１実施形態で説明したプライオリティエンコーダ(１)１１１５０５及びプライオリティエンコーダ(２)１１１５０６と同様に、それぞれブロック一致検出部（１）１１１８０３とブロック一致検出部（２）１１１８０４から出力される一致／不一致判定結果を受け、L1からL１１までの一致／不一致判定結果のうち判定ブロックからの距離の小さい参照ブロック情報での一致判定結果を検出し、その位置情報を出力する。本実施形態においても第１実施形態と同様に、判定ブロック情報とL１に位置する参照ブロック情報において一致が検出された場合には１６進数表示で"１"を出力し、判定ブロック情報とL１１に位置する参照ブロック情報において一致が検出された場合には１６進数表示で"B"を出力し、一致が検出されなかった場合には"F"を出力するものとする。線分プライオリティエンコーダ(１)１１１８１９及び線分プライオリティエンコーダ(２)１１１８２０は、それぞれ線分ブロック一致検出部（１）１１１８１７と線分ブロック一致検出部（２）１１１８１８から出力される一致／不一致判定結果を受け、LB１からLB８までの一致／不一致判定結果のうち判定ブロックからの距離の小さい参照ブロック情報での一致判定結果を検出し、その位置情報を出力する。本実施形態では、線分判定ブロック情報とLB１に位置する線分参照ブロック情報において一致が検出された場合には１６進数表示で"１"を出力し、線分判定ブロック情報とLB８に位置する線分参照ブロック情報において一致が検出された場合には１６進数表示で"８"を出力し、一致が検出されなかった場合には"F"を出力するものとする。
【０１０９】
大小判定部（１）１１１８０７では、第１実施形態で説明した大小判定部１１１５０７と同様に、プライオリティエンコーダ(１)１１１８０５とプライオリティエンコーダ(２)１１１８０６から出力される値を比較し、小さい方の値を選択して出力する。同時に、どちらの出力が選択されたかをブロック一致検出情報（上）或いはブロック一致検出情報（下）に反映して出力する。即ち、プライオリティエンコーダ(１)１１１８０５から出力された値が選択された時にはブロック一致検出情報（上）を"１"，ブロック一致検出情報（下）を"０"として出力し、プライオリティエンコーダ(２)１１１８０６から出力された値が選択された時にはブロック一致検出情報（上）を"０"，ブロック一致検出情報（下）を"１"として出力する。また、何れの参照ブロックでも一致が検出されず、大小判定部（１）１１１８０７から"F"の値が出力される時には、ブロック一致検出情報（上）とブロック一致検出情報（下）は何れも"０"として出力される。OR素子１１１８１１では、ブロック一致検出部（１）１１１８０３とブロック一致検出部（２）１１１８０４において何れかの参照ブロックで一致が検出され、ブロック一致検出情報（上）或いはブロック一致検出情報（下）の何れかに"１"が出力された場合、"１"を出力する。
【０１１０】
（大小判定部）
大小判定部（２）１１１８２１では、線分プライオリティエンコーダ(１)１１１８１９と線分プライオリティエンコーダ(２)１１１８２０から出力される値を比較し、小さい方の値を選択して出力する。同時に、どちらの出力が選択されたかを線分ブロック一致検出情報（上）或いは線分ブロック一致検出情報（下）に反映して出力する。即ち、線分プライオリティエンコーダ(１)１１１８１９から出力された値が選択された時には線分ブロック一致検出情報（上）を"１"，線分ブロック一致検出情報（下）を"０"として出力し、線分プライオリティエンコーダ(２)１１１８２０から出力された値が選択された時には線分ブロック一致検出情報（上）を"０"，線分ブロック一致検出情報（下）を"１"として出力する。また、何れの線分参照ブロックでも一致が検出されず、大小判定部（２）１１１８
２１から"F"の値が出力される時には、線分ブロック一致検出情報（上）と線分ブロック一致検出情報（下）は何れも"０"として出力される。OR素子１１１８１４では、線分ブロック一致検出部（１）１１１８１７と線分ブロック一致検出部（２）１１１８１８において何れかの線分参照ブロックで一致が検出され、線分ブロック一致検出情報（上）或いは線分ブロック一致検出情報（下）の何れかに"１"が出力された場合、"１"を出力する。
【０１１１】
（セレクタ（２））
セレクタ（２）１１１８１３では、判定ブロック生成部１１１８０２から出力されるエッジ検出情報及び線分検出情報に従って、大小判定部（１）１１１８０７から出力される値と大小判定部（２）１１１８２１から出力される値とのどちらかを選択し、補正データとして出力する。即ち、エッジ検出情報が"１"として出力されている場合には大小判定部（１）１１１８０７から出力される値を選択し、線分検出情報が"１"として出力されている場合には大小判定部（２）１１１８２１から出力される値を選択して出力する。エッジ検出情報及び線分検出情報が共に"０"として出力された場合には、大小判定部（１）１１１８０７から出力される値と大小判定部（２）１１１８０８から出力される値の何れかが選択されて出力されても斜め補正処理部１１１の動作には何ら影響を及ぼさない。セレクタ（２）１１１８１３から出力される値は除算器１１１８０９により半分の値とされ、補正位置情報として出力される。OR素子１１１８１６からは、OR素子１１１８１１とOR素子１１１８１４の論理和された結果が出力され、即ち、ブロック一致検出部（１）１１１８０３，ブロック一致検出部（２）１１１８０４，線分ブロック一致検出部（１）１１１８１７、線分ブロック一致検出部（２）１１１８１８の何れかにおいてブロックの一致が検出された場合には、OR素子１１１８１６から"１"が出力される。
【０１１２】
（位置情報カウンタ）
位置情報カウンタ１１１８１０では、OR素子１１１８１６から出力される信号をロードイネーブル信号とし、"１"が出力された場合に、その時のセレクタ（２）１１１８１３から出力されている値をカウンタ値として取り込む。また、何れのブロックでも一致が検出されず、OR素子１１１８１６から"０"が出力された場合には、カウンタ値を"１"減らし、カウンタ値が"０"でOR素子１１１８１６から"０"が出力された場合にはカウンタ値を"０"のまま維持する。
【０１１３】
（セレクタ（１））
セレクタ（１）１１１８０８では、大小判定部（１）１１１８０７から出力されるブロック一致検出情報（上）とブロック一致検出情報（下）及び大小判定部（２）１１１８２１から出力される線分ブロック一致検出情報（上）と線分ブロック一致検出情報（下）に従い、判定ブロック生成部１１１８０２から出力される判定ブロック情報（上），判定ブロック情報（下），線分判定ブロック情報（上）及び線分判定ブロック情報（下）の何れかを選択し、補正データとして出力する。即ち、ブロック一致検出情報（上）が"１"の場合には判定ブロック情報（上）が選択され、ブロック一致検出情報（下）が"１"の場合には判定ブロック情報（下）が選択され、線分ブロック一致検出情報（上）が"１"の場合には線分判定ブロック情報（上）が選択され、線分ブロック一致検出情報（下）が"１"の場合には線分判定ブロック情報（下）が選択されて補正データとして出力される。何れのブロックでも一致が検出されず、ブロック一致検出情報（上），ブロック一致検出情報（下），線分ブロック一致検出情報（上），線分ブロック一致検出情報（下）の何れも"０"として出力された場合には、判定ブロック情報（上），判定ブロック情報（下），線分判定ブロック情報（上），線分判定ブロック情報（下）の何れかが選択されて出力されても斜め補正処理部１１１の動作には何ら影響を及ぼさない。
【０１１４】
（エッジ補正イネーブル信号及び線分補正イネーブル信号）
AND素子１１１８１２では、判定ブロック生成部１１１８０２から出力されるエッジ検
出情報及びOR素子１１１８１１からの出力信号が"１"である時にエッジ補正イネーブル信号を"１"として出力する。即ち、判定ブロック生成部１１１８０２から出力される判定ブロック情報にエッジ情報が含まれ、参照ブロック生成部１１１８０１から出力される複数の参照ブロック情報の中に判定ブロック情報と画素情報の一致するブロックが検出された場合に、補正条件検出部１１１８においてエッジ部の補正処理を実行するための条件が揃ったことを示す意味で、エッジ補正イネーブル信号を"１"として出力する。また、AND素子１１１８１５では、判定ブロック生成部１１１８０２から出力される線分検出情報及びOR素子１１１８１４からの出力信号が"１"である時に線分補正イネーブル信号を"１"として出力する。即ち，判定ブロック生成部１１１８０２から出力される線分判定ブロック情報に線分情報が含まれ、参照ブロック生成部１１１８０１から出力される複数の線分参照ブロック情報の中に線分判定ブロック情報と画素情報の一致するブロックが検出された場合に、補正条件検出部１１１８において線分の補正処理を実行するための条件が揃ったことを示す意味で、線分補正イネーブル信号を"１"として出力する。
【０１１５】
（補間情報記憶部における補正処理）
図１４に戻ると、補正条件検出部１１１８からエッジ補正イネーブル信号或いは線分補正イネーブル信号が"１"として出力され、尚且つ動き情報記憶部１１１１から出力される、補正しようとする画素での動き情報が動画である場合に、AND素子１１１４から補間情報記憶部１１１６に対し補正処理を実行するよう、書き込み信号を"１"として出力する。補間情報記憶部１１１６では、AND素子１１１４から出力される書き込み信号が"１"として出力された場合には、補正条件検出部１１１８から出力される補正位置情報とブロック一致検出情報（上），ブロック一致検出情報（下），線分ブロック一致検出情報（上），線分ブロック一致検出情報（下）とから特定される位置にある補間情報を補正条件検出部１１１８から出力される補正データにて書き換えることとなる。ここでは、補間情報記憶部１１１６が本発明の補正手段を構成する。
【０１１６】
（補間情報の補正処理）
以上に説明した構成において、第1実施形態での図９或いは図１０で示したような斜め方向の傾斜を有する映像情報が入力された場合には、第1実施形態と同様の処理が行われることとなる。ここで、図３２に示すような線幅が１画素相当である斜め線の映像情報が入力された際の、本実施形態において補間情報の補正が行われる様子を、図２２及び図２３に示す。
【０１１７】
図２２は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（上）と参照ブロック生成部１１１８０１から出力される複数の線分参照ブロック情報（下）の中に、画素情報の一致するブロックが検出されたケースを示している。
【０１１８】
図２２のケースでは、線分判定ブロック情報（上）と同様の画素情報を有する線分参照ブロック情報（下）がLB６に位置する線分参照ブロック情報において検出される。この場合には、線分プライオリティエンコーダ(１)１１１８１９からは "６"という値が位置情報として出力される。一方、線分プライオリティエンコーダ(２)１１１８２０からは、線分ブロック一致検出部（２）１１１８１８において一致するブロックが検出されないため"F"という値が位置情報として出力されることとなる。次に大小判定部（２）１１１８２１では、線分プライオリティエンコーダ(１)１１１８１９と線分プライオリティエンコーダ(２)１１１８２０から出力される値を比較し、値の小さい"６"という値を選択して出力すると共に、線分ブロック一致検出情報（上）を"１"として出力する。ここで判定ブロック生成部１１１８０２からは線分検出情報が"１"として出力されるため、セレクタ（２）１１１８１３からは大小判定部（２）１１１８２１から出力される値、即ち"６"が選択されて、位置情報カウンタ１１１８１０に出力され、また、AND素子１１１８１５からは線分補正イネーブル信号が"１"として出力されることとなる。位置情報カウンタ１１１８１
０では、大小判定部（２）１１１８２１から線分ブロック一致検出情報（上）が"１"として出力されることにより、セレクタ（２）１１１８１３から出力される値"６"をカウンタ値としてロードすることとなる。また、補正条件検出部１１１８からは、セレクタ（２）１１１８１３から出力される値"６"の半分の値である"３"という値が補正位置情報として補間情報記憶部１１１６に対して出力される。ここでは、補正条件検出部１１１８が本発明の画素位置特定手段を構成する。
【０１１９】
セレクタ（１）１１１８０８では、線分ブロック一致検出情報（上）が"１"であることから、線分判定ブロック情報（上）の画素情報のうちL０のラインCとラインEに位置する画素情報を補正データとして出力する。
【０１２０】
ここでも第１実施形態と同様に、１つの判定ブロック情報に対して２画素分の補正データを生成して同時に処理を行うこととなるが、これにより図１３で示した、線幅が１画素相当である斜め線として入力された映像情報の上下の補間ラインに従来のIP変換処理により生成された補間結果を一度に補正することが可能となる。
【０１２１】
補間情報記憶部１１１６では、補正条件検出部１１１８から出力される補正位置情報からＬ３に位置する補間情報が補正されると判断し、また、線分ブロック一致検出情報（上）が"１"であることからラインｄ及びラインｆに位置する補間情報が補正されると判断され、Ｌ３のラインｄ及びラインｆに位置する補間画素が動画である場合、その位置での補間情報を補正条件検出部１１１８から出力される補正データで書き換えることとなる。 
以上でLB０での画素情報を線分判定ブロック情報とする補正処理は完了し、続いてLB１での画素情報を線分判定ブロック情報（上）として同様の処理が繰り返されることとなるが、その際、位置情報カウンタ１１１８１０にて"６"という位置情報が記憶されているため、LB２からLB６までの線分参照ブロック情報（下）との一致検出結果は無視され、LB７以降の線分参照ブロック情報（下）にて一致検出が行われることとなる。これにより、判定ブロック情報が次のブロックに更新された際に、前の判定ブロック情報で処理されたものと同一の線分参照ブロック情報（下）が繰り返し選択されて処理されることを回避することが可能となる。（実際には参照ブロック生成部１１１８０１及び判定ブロック生成部１１１８０２にて画素情報のシフトが行われるため、LB１での線分判定ブロック情報がLB０、LB２からLB６までの線分参照ブロック情報（上）がLB１からLB５として処理されることとなる。）
また本実施形態では、補正データを線分判定ブロック情報（上）から生成するとしているが、第1実施形態でも述べたように、線分判定ブロック情報（上）と線分プライオリティエンコーダ(１)１１１８１９により選択された線分参照ブロック情報（下）とから補正データを生成するとしても、本発明にて提案する手段と変わるものではない。即ち、Ｌ３のラインdに位置する補間画素での補正データをＬ０のラインＣに位置する画素情報とＬ６のラインEに位置する画素情報の平均値とし、Ｌ３のラインfに位置する補間画素での補正データをＬ０のラインＥに位置する画素情報とＬ６のラインGに位置する画素情報の平均値とすることも可能である。
【０１２２】
図２３は、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（下）と参照ブロック生成部１１１８０１から出力される複数の線分参照ブロック情報（上）の中に、画素情報の一致するブロックが検出されたケースを示している。
【０１２３】
図２３のケースでは、線分判定ブロック情報（下）と同様の画素情報を有する線分参照ブロック情報（上）がL６に位置する線分参照ブロック情報において検出される。この場合には、線分プライオリティエンコーダ(２)１１１８２０からは "６"という値が位置情報として出力される。一方、線分プライオリティエンコーダ(１)１１１８１９からは、ブロック一致検出部（１）１１１８１７において一致するブロックが検出されないため"F"
という値が位置情報として出力されることとなる。次に大小判定部（２）１１１８２１では線分プライオリティエンコーダ(１)１１１８１９と線分プライオリティエンコーダ(２)１１１８２０から出力される値を比較し、値の小さい"６"という値を選択して出力すると共に、線分ブロック一致検出情報（下）を"１"として出力する。ここで判定ブロック生成部１１１８０２からは線分検出情報が"１"として出力されるため、セレクタ（２）１１１８１３からは大小判定部（２）１１１８２１から出力される値、即ち"６"が選択されて、位置情報カウンタ１１１８１０に出力される。また、AND素子１１１８１５からは線分補正イネーブル信号が"１"として出力されることとなる。位置情報カウンタ１１１８１０では、大小判定部（２）１１１８２１から線分ブロック一致検出情報（下）が"１"として出力されることにより、セレクタ（２）１１１８１３から出力される値"６"をカウンタ値としてロードすることとなる。また、補正条件検出部１１１８からは、セレクタ（２）１１１８１３から出力される値"６"の半分の値である"３"という値が補正位置情報として補間情報記憶部１１１６に対して出力される。
【０１２４】
セレクタ（１）１１１８０８では、線分ブロック一致検出情報（下）が"１"であることから、線分判定ブロック情報（下）の画素情報のうちラインEとラインGに位置する画素情報を補正データとして出力する。
【０１２５】
補間情報記憶部１１１６では、補正条件検出部１１１８から出力される補正位置情報からＬ３に位置する補間情報が補正されると判断し、また、線分ブロック一致検出情報（下）が"１"であることからラインｄ及びラインｆに位置する補間情報が補正されると判断され、Ｌ３のラインｄ及びラインｆに位置する補間画素が動画である場合、その位置での補間情報を補正条件検出部１１１８から出力される補正データで書き換えることとなる。 
ここで、図２２及び図２３で示した、本実施形態における補間情報の補正処理では、判定ブロック生成部１１１８０２から出力される線分判定ブロック情報と参照ブロック生成部１１１８０１から出力される複数の線分参照ブロック情報の中に画素情報の一致するブロックが検出された場合に、一致の検出された線分判定ブロック情報と線分参照ブロック情報の中間に位置する補間情報を補正するとした。しかしながら本実施形態では、線分判定ブロック情報及び線分参照ブロック情報は水平方向に複数の画素情報を有するブロックとして構成されるものとしており、補正される補間情報についても線分判定ブロック情報及び線分参照ブロック情報と同様に、水平方向に複数の補間情報に対して一度に補正処理を行うとすることも可能である。
【０１２６】
図２４は、図２３と同様に判定ブロック生成部１１１８０２から出力される線分判定ブロック情報（下）と参照ブロック生成部１１１８０１から出力される複数の線分参照ブロック情報（上）の中に、画素情報の一致するブロックが検出されたケースで、補正される補間情報についても水平方向に複数の補間情報に対して一度に補正処理が行われる様子を示している。
【０１２７】
図２４のケースでは、線分判定ブロック情報（下）と同様の画素情報を有する線分参照ブロック情報（上）がL６に位置する線分参照ブロック情報において検出されたことにより、セレクタ（１）１１１８０８では線分判定ブロック情報（下）の画素情報のうちラインEとラインGに位置する水平方向４画素分の画素情報を補正データとして出力する。補間情報記憶部１１１６では、補正条件検出部１１１８から出力される補正位置情報から、Ｌ３の位置から水平方向に４画素分の補間情報が補正されると判断し、L３からL６までのラインｄ及びラインｆに位置する補間画素が動画である場合に、その位置での補間情報を補正条件検出部１１１８から出力される補正データで書き換えることとなる。
【０１２８】
このように、注目している１つの線分判定ブロック情報に対して水平方向に複数の補間情報を一度に補正処理することにより、飛び越し走査により入力された映像情報の中にノ
イズ等の影響により正規の画素値を有さないような画素が存在するような場合でも、その影響を排除することが可能となる。即ち、例えば本実施形態で説明したように水平方向に４画素分の補間情報を一度に補正処理するようなケースでは、１つの補間情報に対して４回補正処理が行われることとなり、そのうちの１回の処理において線分判定ブロック情報の中にノイズ等の影響により正規の画素値を有さないような画素が存在し、線分参照ブロック情報との間に画素情報の一致が検出されないような場合でも、残りの３回の処理で線分判定ブロック情報と線分参照ブロック情報との間で画素情報の一致が検出できれば、補正処理が行われることとなる。
【０１２９】
（補間情報の生成処理）
以上に説明した、図１４に示した本発明の一実施形態としてのIP変換処理回路の構成例により補間情報が生成される処理の流れを、図２５に示す。
【０１３０】
最初に従来のIP変換処理回路と同様に動き情報生成部１０３にてフレーム間差分情報から補間画素での動き情報が求められ（Ｓ２０１）、動画の場合にはフィールド内での画素情報から補間情報が生成され（Ｓ２０２）、静止画の場合には前フィールドでの画素情報から補間情報が生成される（Ｓ２０３）。次に補間画素での動き情報が動画である場合には斜め補正処理部１１１での補正処理が行われることとなる。ここで、まず判定ブロック生成部１１１８０２に入力される４ライン分の画素情報のうち、L０の２ライン目と３ライン目の画素間にエッジ部が存在するかどうか、或いはL０からL３のブロックに線分が存在するかどうかを判断する（Ｓ２０４）。Ｓ２０４においてエッジ部が存在すると判断された場合、ブロック一致検出部（１）１１１８０３及びブロック一致検出部（２）１１１８０４において一致するブロックが検出されたかどうかを判断（Ｓ２０５）する。Ｓ２０５において、一致するブロックが検出された場合、補正処理を行う画素位置及び補正データを生成し、Ｓ２０２で求められた補間情報に対して斜め補正処理を実行することとなる（Ｓ２０６）。Ｓ２０４において線分が存在すると判断された場合、線分ブロック一致検出部（１）１１１８１７及び線分ブロック一致検出部（２）１１１８１８において一致するブロックが検出されたかどうかを判断する（Ｓ２０７）。Ｓ２０７において、一致するブロックが検出された場合、補正処理を行う画素位置及び補正データを生成し、Ｓ２０２で求められた補間情報に対して斜め補正処理を実行することとなる（Ｓ２０８）。なお、Ｓ２０５及びＳ２０７において一致するブロックが検出されなかった場合には、いずれも処理を終了する。
【０１３１】
以上に説明した、図１４に示した本発明の一実施形態としての補正処理部１１１を有したIP変換処理回路の構成例により、図３２に示すような線幅が１画素相当である斜め線の映像情報に対して補間処理が行われた様子を図２６に示す。
【０１３２】
図２６を見て判るように、図１３に示した第１実施形態での補間処理ではｄn，ｄn+1，ｄn+2，ｄn+6，ｄn+7，ｄn+8，bn+6，bn+7，bn+8での補間画素において従来のIP変換処理により生成された補間結果が残ってしまっていたものが、本発明の実施形態によれば、図３２で示した元の映像情報と同様に線幅が１画素相当である斜め線の映像情報として表示を行うことが可能となる。
【０１３３】
本実施形態にて説明を行った補正処理についても第１実施形態と同様に、一旦順次走査による映像情報に変換された情報に対して施されるため、コンピュータで扱われるような画像情報や印刷情報に対しても有効に働くものである。
【０１３４】
また上述の各実施の形態では、ブロック内の画素の画素情報の一致、不一致を判別してブロック単位での画素情報の一致、不一致を判別した。ここで本発明は、０（フルオフ）、１(フルオン)の2値階調で画像形成を行う構成のみに限るものではなく、3値以上、好適に
は２５6階調以上の階調による画像形成を行う構成に好適に採用できるものであり、この場合、適宜の閾値（例えば０から２５５までの値をとり得る画素情報に対して、その中間の１２７を閾値とし、その閾値以下の値の画素情報を０と置き、その閾値よりも大きい画素情報を１と置くことにより、上記実施形態と同様に処理することができる。厳密な一致不一致判定ではないがこれにより一致不一致判定を包含する類似度の判定を行うことができる。この置き換えを行って一致、不一致判定(類似度判定)を行ったのち、補間画素の情報を生成するにあたっては、入力された画素情報を用いることで適切な補間画素の画素情報を得る事ができる。また、ブロック間の類似度の判別は、斜め方向のエッジの類似度が判別できるようにすればよいので、上記述べた方法以外の方法も採用可能である。例えば、ブロック内の画素情報の差分の類似度に着目してブロック間の類似度の判定を行うこともできる。
【産業上の利用可能性】
【０１３５】
本発明の画素補間装置及び画素補間方法は、飛び越し走査により入力される映像情報の順次走査による映像情報への変換や、コンピュータシステムでの表示或いは印刷に用いられる画素情報の補間に適用することができる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１実施形態における動き情報生成部の構成を示したブロック図である。
【図２】本発明の第１実施形態における斜め補正処理部の構成を示したブロック図である。
【図３】本発明の第１実施形態における補正条件検出部の構成を示したブロック図である。
【図４】本発明の第１実施形態における参照ブロック生成部の構成を示したブロック図である。
【図５】本発明の第１実施形態における判定ブロック生成部の構成を示したブロック図である。
【図６】本発明の第１実施形態におけるブロック一致検出部の構成を示したブロック図である。
【図７】本発明の第１実施形態において、判定ブロック情報（上）と参照ブロック情報（下）の一致検出が行われる様子を示す模式図である。
【図８】本発明の第１実施形態において、判定ブロック情報（下）と参照ブロック情報（上）の一致検出が行われる様子を示す模式図である。
【図９】本発明の第１実施形態において、判定ブロック情報（上）と参照ブロック情報（下）の一致検出により、斜め補正の行われる様子を示す模式図である。
【図１０】本発明の第１実施形態において、判定ブロック情報（下）と参照ブロック情報（上）の一致検出により、斜め補正の行われる様子を示す模式図である。
【図１１】本発明の第１実施形態における斜め補正処理の流れを示すフローチャート図である。
【図１２】本発明の第１実施形態により、エッジ部を有する画像に対して斜め補正処理の行われた様子を示す模式図である。
【図１３】本発明の第１実施形態により、線分の画像に対して斜め補正処理の行われた様子を示す模式図である。
【図１４】本発明の第２実施形態における斜め補正処理部の構成を示したブロック図である。
【図１５】本発明の第２実施形態における補正条件検出部の構成を示したブロック図である。
【図１６】本発明の第２実施形態における参照ブロック生成部の構成を示したブロック図である。
【図１７】本発明の第２実施形態における判定ブロック生成部の構成を示したブロック図である。
【図１８】本発明の第２実施形態における線分ブロック一致検出部の構成を示したブロック図である。
【図１９】本発明の第２実施形態において、エッジ情報及び線分情報を検出する様子を示す模式図である。
【図２０】本発明の第２実施形態において、線分判定ブロック情報（上）と線分参照ブロック情報（下）の一致検出が行われる様子を示す模式図である。
【図２１】本発明の第２実施形態において、線分判定ブロック情報（下）と線分参照ブロック情報（上）の一致検出が行われる様子を示す模式図である。
【図２２】本発明の第２実施形態において、線分判定ブロック情報（上）と線分参照ブロック情報（下）の一致検出により、斜め補正の行われる様子を示す模式図である。
【図２３】本発明の第２実施形態において、線分判定ブロック情報（下）と線分参照ブロック情報（上）の一致検出により、斜め補正の行われる様子を示す模式図である。
【図２４】本発明の第２実施形態において、線分判定ブロック情報（下）と線分参照ブロック情報（上）の一致検出により、水平方向に複数の補間情報に対して斜め補正の行われる様子を示す模式図である。
【図２５】本発明の第２実施形態における斜め補正処理の流れを示すフローチャート図である。
【図２６】本発明の第２実施形態により、線分の画像に対して斜め補正処理の行われた様子を示す模式図である。
【図２７】従来のIP変換処理回路の構成を示したブロック図である。
【図２８】インターレース走査方式の映像情報にて表示される様子を示した模式図である。
【図２９】従来の動き情報生成部の構成を示したブロック図である。
【図３０】エッジ部を有する画像の様子を示した模式図である。
【図３１】エッジ部を有する画像をフィールド内補間した時の様子を示した模式図である。
【図３２】線分の画像の様子を示した模式図である。
【図３３】線分の画像をフィールド内補間した時の様子を示した模式図である。
【図３４】エッジ部を有する画像において、注目画素を中心に斜め方向の画素関係を参照する、従来の斜め補正の処理が行われる様子を示した模式図である。
【図３５】線分の画像において、注目画素を中心に斜め方向の画素関係を参照する、従来の斜め補正の処理が行われる様子を示した模式図である。
【符号の説明】
【０１３７】
１０１，１０２・・・フィールド情報記憶部、
１０３・・・動き情報生成部、
１０４・・・ライン情報記憶部、
１０５，１０６・・・入出力速度変換部、
１０７・・・加算器、
１０８，１１１５０９，１１１８０９・・・除算器、
１０９・・・補間情報選択部、
１１０・・・表示情報選択部、
１１１・・・斜め補正処理部、
１０３１・・・減算器、
１０３２・・・絶対値器、
１０３３・・・閾値フィルタ回路、
１０３４・・・ライン動き情報記憶部、
１０３５・・・補間画素動き情報生成部、
１１１１・・・動き情報記憶部、
１１１２・・・入力情報記憶部、
１１１３，１１１６・・・補間情報記憶部、
１１１４，１１１５０３４〜１１１５０３６，１１１５１２，１１１８１２，１１１８１５，１１１８０２８，１１１８１７４〜１１１８１７６・・・２入力AND素子、
１１１５，１１１８・・・補正条件検出部、
１１１７，１１１５１１，１１１８１１，１１１８１４，１１１８１６・・・２入力OR素子、
１１１５０１，１１１８０１・・・参照ブロック生成部、
１１１５０２，１１１８０２・・・判定ブロック生成部、
１１１５０３，１１１５０４，１１１８０３，１１１８０４・・・ブロック一致検出部、１１１８１７，１１１８１８・・・線分ブロック一致検出部、
１１１５０５，１１１５０６，１１１８０５，１１１８０６・・・プライオリティエンコーダ、
１１１８１９，１１１８２０・・・線分プライオリティエンコーダ、
１１１５０７，１１１８０７，１１１８２１・・・大小判定部、
１１１５０８，１１１８１３・・・２入力１出力セレクタ、
１１１８０８・・・４入力１出力セレクタ、
１１１５１０，１１１８１０・・・位置情報カウンタ、
１１１５０１０１〜１１１５０１０３，１１１５０１１１〜１１１５０１１３，１１１５０１２１〜１１１５０１２３，１１１５０１３１〜１１１５０１３３，１１１５０２０〜１１１５０２３，１１１８０１０１〜１１１８０１０４，１１１８０１１１〜１１１８０１１４，１１１８０１２１〜１１１８０１２４，１１１８０１３１〜１１１８０１３４，１１１８０２０１〜１１１８０２０４，１１１８０２１１〜１１１８０２１４，１１１８０２２１〜１１１８０２２４，１１１８０２３１〜１１１８０２３４・・・画素情報記憶部、
１１１５０２４，１１１８０２４・・・エッジ判定部、
１１１８０２５１〜１１１８０２５４・・・線分判定部、
１１１８０２６・・・４入力OR素子、
１１１８０２７・・・NOT素子、
１１１５０３１〜１１１５０３３，１１１８１７１〜１１１８１７３・・・一致検出部、１１１５０３７，１１１８１７７・・・マスク信号生成部、
【図１】
0004641438.tif 000002
【図２】
0004641438.tif 000003
【図３】
0004641438.tif 000004
【図４】
0004641438.tif 000005
【図５】
0004641438.tif 000006
【図６】
0004641438.tif 000007
【図７】
0004641438.tif 000008
【図８】
0004641438.tif 000009
【図９】
0004641438.tif 000010
【図１０】
0004641438.tif 000011
【図１１】
0004641438.tif 000012
【図１２】
0004641438.tif 000013
【図１３】
0004641438.tif 000014
【図１４】
0004641438.tif 000015
【図１５】
0004641438.tif 000016
【図１６】
0004641438.tif 000017
【図１７】
0004641438.tif 000018
【図１８】
0004641438.tif 000019
【図１９】
0004641438.tif 000020
【図２０】
0004641438.tif 000021
【図２１】
0004641438.tif 000022
【図２２】
0004641438.tif 000023
【図２３】
0004641438.tif 000024
【図２４】
0004641438.tif 000025
【図２５】
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【図２６】
0004641438.tif 000027
【図２７】
0004641438.tif 000028
【図２８】
0004641438.tif 000029
【図２９】
0004641438.tif 000030
【図３０】
0004641438.tif 000031
【図３１】
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【図３２】
0004641438.tif 000033
【図３３】
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【図３４】
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【図３５】
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