(57)【特許請求の範囲】
【請求項１】
ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタへ入力するランダムなテストパターンの値を修正するとともに、当該修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定する外部からの第２の制御信号に基づいて、前記上位ビットと前記下位ビットとの組み合わせにより特定された前記修正が不適正なシフトレジスタへ入力するランダムなテストパターンの値の修正を解除するパターン修正器と、
を備えることを特徴とする半導体集積回路。
【請求項２】
ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタから出力される値をマスクするとともに、当該マスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定して前記故障値のマスク解除を指示する第２の制御信号に基づいて、前記上位ビットと前記下位ビットとの組み合わせにより特定された前記故障値のマスクを解除する不定マスク器と、
を備えることを特徴とする半導体集積回路。
【請求項３】
ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、
前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定する第２の制御信号を生成する生成手段と、
前記生成手段によって生成された前記第１の制御信号と前記第２の制御信号とを格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
【請求項４】
ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により
各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、
前記生成手段によって生成された前記第１の制御信号と前記第２の制御信号とを格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
【請求項５】
ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記半導体集積回路に関する設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された前記第１の制御信号と前記第２の制御信号とを格納する格納手段と、を備えたテストデータ生成装置と、を用いて前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
前記格納手段から、前記第１の制御信号と第２の制御信号とを読み出し、前記半導体集積回路の前記パターン修正器と前記設計データの前記パターン修正器に出力する制御手段と、
前記制御手段によって前記第１の制御信号および前記第２の制御信号が前記半導体集積回路の前記パターン修正器に出力された結果、前記ＬＳＩ試験用のテストパターンが前記半導体集積回路の前記パターン修正器によって修正されて前記半導体集積回路の前記複数のシフトレジスタに入力されたときの前記各シフトレジスタの出力値と、前記第１の制御信号および前記第２の制御信号が前記設計データの前記パターン修正器に出力された結果、前記ＬＳＩ試験用のテストパターンが前記設計データの前記パターン修正器によって修正されて前記設計データの前記複数のシフトレジスタに入力されたときの前記設計データの前記各シフトレジスタの出力期待値と、を比較して、前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするＬＳＩ試験装置。
【請求項６】
ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計半導体集積回路に関するデータに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを前記上位ビット以外の下位ビットの指定によって特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された前記第１の制御信号と前記第２の制御信号とを格納する格納手段と、を備えたテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
前記格納手段から、前記第１の制御信号および第２の制御信号とを読み出し、前記半導体集積回路の前記不定マスク器と前記設計データの前記不定マスク器に出力する制御手段と、
前記制御手段によって前記第１の制御信号および第２の制御信号が前記半導体集積回路の前記不定マスク器に出力された結果、前記半導体集積回路の前記出力検証器から出力される出力値と、前記第１の制御信号および第２の制御信号が前記設計データの前記不定マスク器に出力された結果、前記設計データの前記出力検証器から出力される出力期待値とを比較して、前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするＬＳＩ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、製造不良を検出するための試験容易化回路を備えた半導体集積回路（ＬＳＩ）と、このＬＳＩの設計データを記録した記録媒体と、上述したＬＳＩを試験する際のテストデータを生成するテストデータ生成装置と、生成されたテストデータを利用してＬＳＩを試験するＬＳＩ試験装置とに関する。
【背景技術】
【０００２】
集積回路の製造不良の検出は、テスタ（ＡＴＥ；Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）を用いて集積回路の入力ピンに適当な信号値を印加して、その出力ピンにあらわれる信号値を期待される結果と比較することでおこなわれる。この入力ピンの信号値と出力ピンの期待値を合わせてテストパターンと呼ばれ、集積回路が順序回路素子（フリップフロップ（以下、「Ｆ／Ｆ」という）、ラッチおよびＲＡＭ）を含む場合、このテストパターンの作成の複雑さは飛躍的に増大する。そこで、集積回路に対しては、ＤＳＰＴ（Ｄｅｔｅｒｍｉｎｉｓｔｉｃ  Ｓｔｏｒｅｄ  Ｐａｔｔｅｒｎ  Ｔｅｓｔ）と呼ばれるスキャン設計が広く採用されている。
【０００３】
図１２は、ＤＳＰＴを示す説明図である。ＤＳＰＴでは、自動テストパターン生成（ＡＴＰＧ；Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）により作成したテストパターンＴＰ（入力パターンＴＰｉｎおよび出力パターンＴＰｏｕｔ）を不図示のテスタに格納する。
【０００４】
そして、集積回路１２００内部の順序回路素子（主にＦ／Ｆ）によりシフトレジスタを形成する。このシフトレジスタをスキャンパスＳＰと呼ぶ。図１２では、便宜上、４本のスキャンパスＳＰが形成されている。試験時に所望の入力パターンＴＰｉｎを入力ピン１２０１からシフトインし、クロック印加後にシフトレジスタの値を出力ピン１２０２から外部に読み出す。このように、ＤＳＰＴでは、集積回路１２００内部のスキャンパスＳＰを構成するすべての順序回路素子に対して、テストパターンＴＰごとに設定と読み出しを繰り返す。
【０００５】
近年は、集積回路の集積度の増大に伴い、内部に含まれる順序回路素子が非常に多くなってきたため、上述したＤＳＰＴを適用することは、試験時間とテストデータ量の増大という点で問題が出てきた。そこで、組込み自己試験（ＢＩＳＴ；Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）がおこなわれるようになってきた。
【０００６】
図１３は、ＢＩＳＴを示す説明図である。ＢＩＳＴでは集積回路１３００内部において、スキャンパスＳＰの入力側に擬似乱数パターン発生器１３０１を、出力側に出力検証器１３０２を備えている。ＢＩＳＴでは、入力ピン１３１１に所望の制御信号が与えられると、擬似乱数パターン発生器１３０１で発生されたパターンが集積回路１３００のスキャンパスＳＰに印加され、スキャンパスＳＰからの出力結果が出力検証器１３０２で検証・格納される。出力検証器１３０２では、スキャンパスＳＰからの出力結果が圧縮されて出力ピン１３１２から出力される。すなわち、この出力が期待値と一致するかどうかを検証することとなる。
【０００７】
擬似乱数パターン発生器１３０１および出力検証器１３０２には、リニアフィードバックシフトレジスタ（ＬＦＳＲ；Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）が使われることが多く、特に出力検証器１３０２は、出力結果をシグネチャとして圧縮格納するため、マルチインプットシグネチャレジスタ（ＭＩＳＲ；Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）と呼ばれる。ＢＩＳＴでは、擬似乱数パターン発生器１３０１が集積回路１３００内部に搭載されているため極めて大量のテストパターンを短時間で発生でき、出力検証器（ＭＩＳＲ）１３０２により検査結果を圧縮するためテスタにロードするテストデータ量を圧倒的に削減できる。
【０００８】
ＢＩＳＴでは出力データの圧縮にＭＩＳＲが用いられ、その構成上一度でも不定状態をあらわす値（以下、「不定値」という）を取り込むと、ＭＩＳＲ内のすべてのレジスタが不定状態となって、試験不能となってしまう。一般に、集積回路内部のＲＡＭを含む順序回路素子は電源投入時には不定状態である。また、テスト不能な回路部分の出力を不定値として扱うことで自動テストパターン生成（ＡＴＰＧ）の処理の簡単化がなされるなど、不定状態を扱う必要がある。しかも、大量の不定状態に応じて出力される不定値に対処する必要がある場合も少なくない。
【０００９】
また、集積回路の回路規模の増大に伴い、試験時間とテストデータ量の増大が問題となっており、これに対処するためにＤＳＰＴとＢＩＳＴを組み合わせたテストデータ量削減技術として、たとえばＢＡＳＴ（ＢＩＳＴ  Ａｉｄｅｄ  Ｓｃａｎ  Ｔｅｓｔ）技術が提案されている（たとえば、下記特許文献１参照。）。
【００１０】
図１４は、ＢＡＳＴ（技術）を示す説明図である。ＢＡＳＴでは、スキャンパスＳＰを有する集積回路１４００に、ＢＩＳＴで用いた擬似乱数パターン発生器１３０１と出力検証器１３０２を用いる。そしてパターン修正器１４０１により外部入力を用いて擬似乱数パターン発生器１３０１の信号修正をおこない、不定マスク器１４０２により出力検証器１３０２へ出力される不定値をマスクする。これにより、ＤＳＰＴと同等の品質を維持して、ＤＳＰＴより大幅にテストデータおよび試験時間を削減している。
【００１１】
【特許文献１】特開２００２−２３６１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、集積回路の微細化に伴うあらたな故障モードに対処するために、あらたなテスト種別が付加されている現状では、さらなるテストデータの圧縮が必要となっている。
【００１３】
図１５は、従来のＢＡＳＴにおけるパターン修正器の制御例を示す説明図である。図１５の集積回路１５００では、ＰＲＰＧにより発生されたテストパターンが、ＡＴＰＧにより発生させたテストパターンと一致するように入力修正回路１５０１によりパターン修正をおこなう。この入力修正回路１５０１によってテストパターン（ＰＲＰＧ）を修正するには、テスタから修正箇所のスキャンパスに相当するアドレスを指定した制御信号が入力される。
【００１４】
たとえば、集積回路１５００は、１６本のスキャンパスを備えているため、修正箇所のスキャンパスを指定するには、４ビットの信号が必要となる。さらに、この４ビットの信号は、修正箇所ごとに必要となり、２箇所の修正であれば８ビットとなる。また、制御信号は、アドレス情報に限らず、制御内容をあらわす情報を含んでいるため、実際には、さらにビット数が必要となる。ＢＡＳＴではこの制御信号をテストデータとするため、修正箇所に比例してテストデータ量が増加してしまうことになる。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、品質の高いＬＳＩ試験を少ないデータ量で実施させるこのできる半導体集積回路、半導体集積回路の設計データを格納した記録媒体、テストデータ生成装置およびＬＳＩ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した従来技術による問題点を解消するため、本発明にかかる半導体集積回路は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタへ入力するランダムなテストパターンの値を修正するとともに、当該修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する外部からの第２の制御信号に基づいて、前記修正が不適正なシフトレジスタへ入力するランダムなテストパターンの値の修正を解除するパターン修正器と、を備えることを特徴とする。
【００１７】
この発明によれば、第１の制御信号によって、複数のシフトレジスタのうち、アドレスビットの上位ビットが共通するシフトレジスタの集合へ入力されるテストパターンを一括して修正することができる。また、第２の制御信号によって、シフトレジスタの集合のうち、第１の制御信号による修正が不適正であったシフトレジスタへ入力されるテストパターンへ修正を個別に解除させることができる。
【００１８】
また、本発明にかかる半導体集積回路は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタから出力される値をマスクするとともに、当該マスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスク解除を指示する第２の制御信号に基づいて、前記故障値のマスクを解除する不定マスク器と、を備えることを特徴とする。
【００１９】
この発明によれば、第１の制御信号によってアドレスビットの上位ビットが共通するシフトレジスタの集合を一括してマスクすることができる。また、第２の制御信号によって第１の制御信号によって一括してマスクされたシフトレジスタのなかから故障値を出力しているシフトレジスタに対して個別にマスクを解除することができる。
【００２０】
また、本発明にかかる記録媒体は、上記の半導体集積回路に関する設計データを格納したことを特徴とする。
【００２１】
この発明によれば、ソフトウェア上で試験容易化回路を搭載した半導体集積回路のＬＳＩ試験に用いるテストデータを生成するための回路シミュレーションを実行することができる。
【００２２】
また、本発明にかかるテストデータ生成装置は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えることを特徴とする。
【００２３】
この発明によれば、パターン発生器によって生成されたランダムなテストパターンのうち、試験用のテストパターンと異なるパターンを修正する制御信号を生成する。この制御信号は、アドレスビットの上位ビットが共通するシフトレジスタに入力されるランダムなテストパターンはすべて一括で修正する。さらに生成手段は、上位ビットを指定した一括の修正によってシフトレジスタに入力される試験用のテストパターンと異なってしまった場合、これら不適正な修正箇所に対して、個別に修正を解除するための制御信号をあわせて生成する。したがって、パターン修正器の修正内容をＬＳＩ試験に適した状態に制御する制御信号を含んだテストデータを生成することができる。
【００２４】
また、本発明にかかるテストデータ生成装置は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えることを特徴とする。
【００２５】
この発明によれば、不定マスク器によって、不定値が出力されるシフトレジスタにマスクをおこなう第１の制御信号を生成することができる。第１の制御信号は、アドレスビットの上位ビットが共通するシフトレジスタからの出力をテストパターンはすべて一括でマスクする。さらに生成手段は、第１の制御信号によるマスクによって故障値の出力をマスクしてしまった場合、これら不適正なマスク箇所に対して、個別にマスクを解除するための第２の制御信号をあわせて生成する。したがって、不定マスク器のマスク内容をＬＳＩ試験に適した状態に制御する制御信号を含んだテストデータを生成することができる。
【００２６】
また、本発明にかかるＬＳＩ試験装置は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、前記テストデータ生成装置の前記テストパターン生成手段によって生成されるＬＳＩ試験用のテストパターンを生成するテストパターン生成器と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力する制御手段と、前記制御手段によって前記制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、を備えることを特徴とする。
【００２７】
この発明によれば、半導体集積回路に備えられたパターン発生器から出力されたランダムなテストパターンを、パターン修正器によって、ＬＳＩ試験用のテストパターンと一致するように修正することができる。したがって、ＬＳＩ試験用のテストパターンを用いる場合と同等の試験品質を実現できる。
【００２８】
また、本発明にかかるＬＳＩ試験装置は、ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、前記テストパターン生成器によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する制御手段と、前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、を備えることを特徴とする。
【００２９】
この発明によれば、不定マスク器はテストデータの第１の制御信号の指示に従って、シフトレジスタから出力される不定値をマスクする。また、不定値のマスクは、アドレスビットの上位ビットか共通するシフトレジスタの集合を一括してマスクするため、第２の制御信号の指示に従って、一括マスクされたシフトレジスタのうち、故障値を出力しているシフトレジスタのマスクを解除する。したがって、ＬＳＩ試験装置は、ＬＳＩ試験の際に不定値の出力検証器への出力を防ぐとともに、故障値をマスクすることなく出力検証器に出力させることができる。
【発明の効果】
【００３０】
本発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置によれば、高品質なＬＳＩ試験を実現するとともに、ＬＳＩ試験のテストデータのデータ量を削減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３１】
以下に添付図面を参照して、この発明にかかる半導体集積回路、半導体集積回路の設計データを記録した記録媒体、テストデータ生成装置、およびＬＳＩ試験装置の好適な実施の形態を詳細に説明する。
【００３２】
（ＬＳＩ試験システムの概要）
まず、ＬＳＩ試験システムの概要について説明する。図１−１は、本発明のＬＳＩ試験システムの概要を示す概要図である。ＬＳＩ試験システム１００は、所定の仕様書１０１に沿って製造されたＬＳＩ１０５から不良品を検出するための試験をおこなうためのシステムである。ＬＳＩ試験システム１００は、情報処理装置１１０と、ＬＳＩ製造装置１２０と、テスタ１３０とから構成されている。ＬＳＩ試験システム１００では、上述の各装置を用い、設計・製造・試験の三段階の工程を経てＬＳＩ１０５を試験する。
【００３３】
情報処理装置１１０は、ＬＳＩ製造およびＬＳＩ試験のためのソフトウェアを実行させてＬＳＩ製造用データおよびＬＳＩ試験用のデータを生成する。すなわち、情報処理装置１１０は、ＬＳＩ試験システム１００における設計の工程を担う。具体的に説明すると、情報処理装置１００には、ＬＳＩ製造用ソフトウェアとして設計ツール１１１と、ＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔ）ツール１１２とが格納され、ＬＳＩ試験用ソフトウェアとしてテストデータ生成ツール１１３が格納されている。
【００３４】
設計ツール１１１は、仕様書１０１に設定された要件に沿ったＬＳＩを製造するための設計データ１０２を生成する。なお、設計ツール１１１によって生成される設計データ１０２は、仕様書１０１により設定された要件を満たす処理をおこなうＬＳＩの設計データである。ＬＳＩ試験では、正常に動作しないＬＳＩを不良品として検出する。設計データ１０２を、特に「対象回路」の設計データとよぶ。
【００３５】
ＤＦＴツール１１２は、設計ツール１１１によって生成された設計データ１０２から、さらに試験容易化回路を含んだＬＳＩの設計データ１０３を生成する。試験容易化回路とは、対象回路の試験効率向上を目的として付加される回路である。具体的には、対象回路に試験用の入力値を入力するための処理回路や、対象回路からの出力結果を検証するための処理回路などを含んで構成されている。
【００３６】
本発明にかかるＬＳＩ試験システム１００の場合、ＬＳＩの試験容易化回路として、対象回路であるシフトレジスタへの入力値（テストパターン）を自動的に生成するパターン発生器と、パターン発生器によって生成されたパターンをＬＳＩ試験用のテストパターンに修正するパターン修正器と、シフトレジスタからの出力値を圧縮するＭＩＳＲと、ＭＩＳＲに不定値が入力されるのを防ぐための不定マスク器とが配置されている（試験容易化回路の詳細については後述する）。このように、ＤＦＴツール１１２は、対象回路に試験容易化回路を配置したＬＳＩを設計する。したがって、ＤＦＴツール１１２によって生成された設計データ１０３を、特に「対象回路＋試験容易化回路」の設計データとよぶ。
【００３７】
テストデータ生成ツール１１３は、設計データ１０３からＬＳＩ試験に用いるテストデータ１０４を生成する。テストデータ生成ツール１１３では、対象回路＋試験容易化回路の入出力シミュレーションが実行される。このシミュレーション結果から、設計データ１０３によって製造したＬＳＩの試験に利用するテストデータ１０４が生成される。
【００３８】
ここで、テストデータ１０４について説明する。本発明のＬＳＩ試験システム１００の場合、上述したように試験容易化回路には、自動的にランダムなテストパターンを生成させるパターン発生器が配置されている。そして、パターン発生器によって生成されたテストパターンをテストデータ生成ツール１１３に含まれるＡＴＰＧ（自動テストパターン生成）機能によって生成されたＬＳＩ試験用のテストパターンと同じパターンになるようにパターン修正器によって修正する。さらに、パターン修正器によって修正されたテストパターンを入力したシフトレジスタから不定値が出力される場合は、不定マスク器によって不定値がＭＩＳＲに入力されないようにマスクする。なお、パターン修正器による修正と不定マスク器によるマスクの際にはパターンシフトは行わず、それらが終了した後パターンシフトをおこなう。したがって、テストデータ１０４は、上述の構成を制御してＬＳＩ試験に適した出力値を得るための、テストパターンの各パターンシフト時のパターン修正器の制御信号と、不定マスク器の制御信号と、パターンシフトの制御信号と、ＬＳＩ１０５からの出力値と比較するための出力期待値とにより構成されている。
【００３９】
ＬＳＩ製造装置１２０は、ＤＦＴツール１１２により生成された設計データ（対象回路＋試験容易化回路）１０３からＬＳＩ１０５を製造する。すなわち、ＬＳＩ製造装置１２０は、ＬＳＩ試験システム１００において製造の工程を担う。ＤＦＴツール１１２の説明の際に述べたように、設計データ１０３は、対象回路と、この対象回路を試験するための試験容易化回路とを含んだＬＳＩを製造するための設計データである。したがって、ＬＳＩ製造装置１２０によって製造されたＬＳＩ１０５は、対象回路と試験容易化回路とを含んでいる。また、上述したテストテータ生成ツール１１３において実行される回路シミュレーションは、ＬＳＩ製造装置１２０によって生成されたＬＳＩ１０５の処理が、ソフトウェア上で仮想的に実行されたこととなる。
【００４０】
テスタ１３０には、テストデータ生成ツール１１３によって生成されたテストデータ１０４が格納される。そして、テスタ１３０は、格納されたテストデータ１０４を参照してＬＳＩ１０５の不良試験をおこなう。すなわち、テスタ１３０は、ＬＳＩ試験システム１００において試験の工程を担う。
【００４１】
具体的に説明すると、テスタ１３０は、テストデータ１０４を参照して、ＬＳＩ１０５のパターン発生器によって生成させるテストパターンのパターンシフト指示と、テストパターンに応じたパターン修正器および不定マスク器のそれぞれの制御信号とを入力する。ＬＳＩ１０５では、パターン発生器から入力されたテストパターンがパターン修正器によって修正された後、シフトレジシタに入力され、さらに、不定マスク器のマスク処理に応じてマスクされた出力値がＭＩＳＲによって圧縮され、出力値としてテスタ１３０に出力される。テスタ１３０は、ＬＳＩ１０５からの出力値と、テストデータ１０４の出力期待値とを比較した試験結果１０６を用いて、ＬＳＩ１０５に良品／不良品の判断を下す。
【００４２】
ここで、上述したＬＳＩ試験システム１００において、特にＬＳＩ１０５に対するＬＳＩ試験の手順について、シーケンス図を用いて説明する。図１−２は、ＬＳＩ試験システムによるＬＳＩ試験の手順を示すシーケンス図である。図１−２のシーケンス図において、まず、情報処理装置１１０のテストデータ生成ツール１１３は、設計データ（対象回路＋試験容易化回路）１０３を取得すると（ステップＳ２０１）、取得した設計データ１０３に基づいて、回路シミュレーションを実行する（ステップＳ２０２）。そして、ステップＳ２０２のシミュレーションからテストデータ１０４を生成する（ステップＳ２０３）。
【００４３】
テストデータ生成ツール１１３によって生成されたテストデータ１０４は、つぎに、テスタ１３０によってテストデータ１０４を用いてＬＳＩ１０５の試験をおこなう。まず、テストデータ生成ツール１１３によって生成されたテストデータを読み出す（ステップＳ２０４）。そして、テストデータ１０４を参照し、ＬＳＩ１０５の乱数発生器にパターンシフトを指示し、パターン修正器と不定マスク器とにテストパターンに応じた制御信号を出力する（ステップＳ２０５）。
【００４４】
ＬＳＩ１０５には、テスタ１３０から入力値として、パターンシフト指示と、制御信号とが入力される。これらの入力値に応答してＬＳＩ１０５のパターン発生器は、対象回路（シフトレジスタ）にテストパターンを入力するとともに、制御信号によって不定マスク器を制御する（ステップＳ２０６）。ＬＳＩ１０５では、ステップＳ２０５の処理によるテストパターンに応じた値が出力され、この出力値を圧縮する（ステップＳ２０７）。圧縮された出力値は、テスタ１３０に読み出される。
【００４５】
テスタ１３０は、ＬＳＩ１０５からの出力値を読み出して、テストデータ１０６に含まれている出力期待値と比較し、不良品検出をおこない（ステップＳ２０８）、一連のＬＳＩ試験の手順が終了する。
【００４６】
本発明のＬＳＩ試験システム１００は、以上説明したような手順によってＬＳＩ１０５の試験をおこなう。したがって、テストデータ生成ツール１１３によってテストデータ１０４を生成する情報処理装置１１０は、テストデータ生成装置として機能し、生成されたテストデータ１０４を用いてＬＳＩ１０５の試験をおこなうテスタ１３０は、ＬＳＩ試験装置として機能する。なお、テスタ１３０は、専用のハードウェアに限らず、テスタ１３０相当の処理を実行する専用のツールが格納された情報処理装置として実現されてもよい。
【００４７】
ここで、ＬＳＩ試験と試験容易化回路の要件について説明する。従来のＢＡＳＴ技術では、パターン修正器や不定マスク器内の一つのＦ／Ｆを設定して修正処理やマスク処理を施すには１コードを要していた。多数の修正が必要な場合、必要なコードが多くなり全体のテストデータの圧縮率が上がらない場合もある。そこで、これに対して、本発明では、１コードでパターン修正器の複数のＦ／Ｆを設定する構成を考える。この方法によりコード数を削減できるケースがある。
【００４８】
さらに、一度に複数のＦ／Ｆを設定するため、Ｎ本のスキャンパスをいくつかのグループに分けて、［ｌｏｇ2Ｎ］より短いコードを用いることが可能となる。ただし、［ｌｏｇ2Ｎ］は、Ｎ本のスキャンパスのアドレスを表すためのビット数ｘを下回らない最小の整数とする。しかし、このグループ分けによる複数のＦ／Ｆに対して同一の設定が要求されるとは限らない。
【００４９】
そこでグループごとの複数のＦ／Ｆの設定後に、ある特定のＦ／Ｆの設定のみをリセットするコードを追加することで柔軟性を付与することができる。目的の修正パターンに応じて、上記コードを組み合わせることにより、テストデータが小さくなるコード群（制御信号）を生成することができる。
【００５０】
また、出力検証器（特にＭＩＳＲ）を用いた場合、不定値のＭＩＳＲへの入力を防止することが重要であり、集積回路の構成によっては多量の不定状態に対処する必要がある。ＢＡＳＴでは、多量の不定状態を扱う場合にはその圧縮率が著しく悪くなる。したがって、本発明では、少ないデータ量で不定値を確実にマスクできる技術を用いることで、多量の不定状態でも圧縮率を損なうことなくＬＳＩ試験をおこないたい。以下、上述のような要件を考慮した試験容易化回路を配置した半導体集積回路ＬＳＩ試験の実施の形態について説明する。
【００５１】
（半導体集積回路の構成）
まず、上述した要件を満たすＬＳＩ試験を実現するため試験容易化回路の構成について説明する。図２は、試験容易化回路を含んだＬＳＩの構成を示すブロック図である。図２のようにＬＳＩ１０５は、対象回路に該当するシフトレジスタ（スキャンパス（ＳＰ））２００と、試験容易化回路に相当するＰＲＰＧ（パターン発生器）２１０と、パターン修正器２２０と、不定マスク器２３０と、ＭＩＳＲ２４０とを含んで構成される。
【００５２】
ＬＳＩ１０５に配置された試験容易化回路において、ＰＲＰＧ２１０は、外部（たとえば、テスタ１３０）から入力されるテストデータのパターンシフトをトリガにランダムなテストパターンを生成する。また、パターン修正器２２０は、ＰＲＰＧ２１０によって生成されたテストパターンをＬＳＩ試験用のテストパターンに修正して、シフトレジスタ２００に入力する。パターン修正器２２０による修正とは、「０」から「１」または、「１」から「０」への変更させるテストパターンの反転処理である。
【００５３】
不定マスク器２２０は、シフトレジスタ２００からの出力のうち、マスク対象に指定されたスキャンパスの出力をマスクする。そして、ＭＩＳＲ２３０は、シフトレジスタ２００から出力された出力値を圧縮してテスタ１３０（図１参照）に出力する。なお、マスク対象となったシフトレジスタ２００からはシフトレジスタを透過した出力値ではなく、固定値（たとえば、「１」）が出力される。
【００５４】
ここで、パターン修正器２２０および不定マスク器２３０の構成について詳細に説明する。図３−１は、パターン修正器の構成を示す回路図である。図３−１のように、パターン修正器２２０は、ＥＸＯＲ２２１と、修正部２２２とから構成されている。ＥＸＯＲ２２１にはＰＲＰＧ２１０からランダムなテストパターンが入力される。また、ＥＸＯＲ２２１には、修正部２２２からの出力値が入力される。テスタ１３０から制御信号が入力されていない、すなわち修正されていない状態では、修正部２２２からは「０」が出力される。したがって、制御信号が出力されていない初期状態では、ＥＸＯＲ２２１からは、ＰＲＰＧ２１０から入力されたテストパターンがそのままシフトレジスタ（スキャンパス）２００へ出力される。
【００５５】
そして、外部から制御信号によって修正指示（セット）が入力されると、修正部２２１は「１」を出力する。修正部２２１から「１」が入力されることによってＥＸＯＲ２２１は、ＰＲＰＧ２１０から入力されたテストパターンを反転した値を出力する。具体的には、ＰＲＰＧ２１０のテストパターンが「０」なら「１」へ、「１」なら「０」と反転した値が出力される。
【００５６】
本実施の形態では、上述のようなテストパターンの反転処理をテストパターンの修正という。また、パターン修正器２２０の修正部２２２に修正指示をあたえる制御信号は、図１−１および図１−２にて説明したテストデータ生成ツール１１３によって生成されるテストデータ１０４の１つとして所定の記録媒体に格納されている。したがって、テスタ１３０によってＬＳＩ１０５を試験する際に、パターンシフトに応じて適宜、テストデータ１０４から制御信号が読み出され、パターン修正器２２０に出力される。
【００５７】
また、制御信号には、修正指示（セット）の他に、修正解除指示（リセット）がある。パターン修正器２２０に、制御信号として修正解除指示が入力された場合には、修正部２２２が「０」を出力するように制御される。したがって、修正解除指示の後、パターン修正器２２０は、ＰＲＰＧ２１０から入力された値をそのままシフトレジスタ（スキャンパス）２００に出力する。
【００５８】
続いて、不定マスク器２３０の構成について説明する。図３−２は、不定マスク器の構成を示す回路図である。図３−２のように、不定マスク器２３０は、ＯＲ回路２３１と、修正器２３２とから構成されている。ＯＲ回路２３１には、シフトレジスタ（スキャンパス）２００からの出力値と、修正部２３２からの出力値とが入力される。また、ＯＲ回路２３１からの出力値は、不定マスク器２３０の出力値として、ＭＩＳＲ２４０に入力される。
【００５９】
通常時、不定マスク器２３０の修正部２３２は「０」を出力する。したがって、シフトレジスタ（スキャンパス）２００から「０」が出力されていれば、ＯＲ回路２３１からは「０」が出力される。一方、シフトレジスタ（スキャンパス）２００から「１」が出力されていれば、ＯＲ回路２２２からは「１」が出力される。すなわち、修正部２３２からの出力が「０」であれば、不定マスク器２３０は、シフトレジスタ（スキャンパス）２００から入力された値がマスクされずにそのまま出力される。
【００６０】
そして、不定マスク器２３０の修正部２３２に、外部（たとえば、テスタ１３０など）からマスク指示（セット）の制御信号が入力されると、修正部２３２は、ＯＲ回路２３１に「１」を出力する。修正部２３２から「１」が入力されたＯＲ回路２３１は、シフトレジスタ（スキャンパス）２００からの入力値にかかわらず、固定値「１」を出力する。したがって、シフトレジスタ（スキャンパス）２００からの出力はマスクされ、ＭＩＳＲ２４０には出力されない。
【００６１】
また、パターン修正器２２０と同様に、制御信号には、修正指示（セット）の他に、修正解除指示（リセット）がある。不定マスク器２３０に、制御信号として修正解除指示が入力された場合には、修正部２３２が「０」を出力するように制御される。したがって、修正解除指示の後、不定マスク器２３０は、シフトレジスタ（スキャンパス）２００から出力された値をそのままＭＩＳＲ２４０に出力する。
【００６２】
本発明の実施の形態では、以上説明したように、対象回路：シフトレジスタ２００に、試験容易化回路：ＰＲＰＧ２１０、パターン修正器２２０、不定マスク器２３０、ＭＩＳＲ２４０を備えたＬＳＩ１０５に対してＬＳＩ試験を実行する。また、図２、図３−１、図３−２によって説明したＬＳＩ１０５は、図１において説明したように、設計データ１０３として所定の記録媒体に格納される。この設計データ１０３は、ＬＳＩ製造装置１２０によってＬＳＩ１０５を製造する際や、情報処理装置１１０のテストデータ生成ツール１１３によってテストデータ１０４の生成のための回路シミュレーションをおこなう際に利用される。
【００６３】
（テストデータの生成手順）
つぎに、テストデータの生成の手順について説明する。図１−２によって説明したように、ＬＳＩ１０５のＬＳＩ試験をおこなう際には、テストデータ生成ツール１１３を生成する。ここでは、このテストデータ生成ツール１１３によるテストデータの生成手順について説明する。
【００６４】
テストデータ生成ツール１１３では、設計データ１０３からＬＳＩ１０５相当の動作をおこなうＬＳＩ１０５かソフトウェア上で構成され、回路シミュレーションをおこなう。具体的には、ソフトウェア上のＬＳＩ１０５にＡＴＰＧによって生成した試験用のテストパターンを入力するためのパターン修正器２２０の制御信号や、不定値をマスクし、故障値を出力させるための不定マスク器２３０の制御信号を生成する。
【００６５】
図４は、テストデータ生成の手順を示すフローチャートである。図４のフローチャートにおいて、まず、シフトレジスタ２００からチェック対象となるスキャンパスＳＰＮをＳＰ１に設定する（ステップＳ４０１）。そして、チェック対象のスキャンパスＳＰＮは修正を要するか否かを判断する（ステップＳ４０２）。修正を要する場合とは、スキャンパスＳＰＮに入力されるテストパターン（ＰＲＰＧ２１０によって発生させたランダムなテストパターン）が、ＡＴＰＧが生成した試験用のテストパターンと異なっている場合である。なお、スキャンパスＳＰＮにＡＴＰＧと異なるテストパターンが入力されている場合であっても、ＡＴＰＧの生成した試験用のテストパターンが不定値であった場合は、ランダムなテストパターンを修正せずに（ステップＳ４０２：Ｎｏ）、そのままスキャンパスＳＰＮに入力させる。
【００６６】
ステップＳ４０２において、スキャンパスＳＰＮが修正を要する場合は（ステップＳ４０２：Ｙｅｓ）、スキャンパスＳＰＮを含むグループの修正用（セット）制御信号をテストデータに追加する（ステップＳ４０３）ここで、スキャンパスＳＰＮを含むグループとは、シフトレジスタ２００を構成する各スキャンパスを特定するためのアドレスビットのうち、同一の上位ビットによりあらわされるスキャンパスＳＰのグループである。なお、スキャンパスＳＰＮが修正を要さない場合は（ステップＳ４０２：Ｎｏ）、そのままステップＳ４０６の処理に移行する。
【００６７】
つぎに、スキャンパスＳＰＮのグループ内のスキャンパスＳＰは、修正を要するか否かを判断する（ステップＳ４０４）。このステップＳ４０４により修正を要するスキャンパスＳＰとは、ステップＳ４０３の修正用制御信号により、入力されるテストパターンが修正され、ＡＴＰＧと異なるテストパターンになってしまったスキャンパスＳＰである。
【００６８】
ステップＳ４０４において、グループ内のスキャンパスＳＰが修正を要する場合（ステップＳ４０４：Ｙｅｓ）、該当するスキャンパスＳＰの修正解除用（リセット）制御信号をテストデータに追加し（ステップＳ４０５）、ステップＳ４０６の処理に移行する。また、ステップＳ４０４において、グループ内のスキャンパスＳＰが修正を要さない場合（ステップＳ４０４：Ｎｏ）、そのままステップＳ４０６の処理に移行する。
【００６９】
ステップＳ４０６では、すべてのスキャンパスＳＰをチェックしたか否かを判断する（ステップＳ４０６）。すべてのスキャンパスＳＰのチェックが終了していない場合は（ステップＳ４０６：Ｎｏ）、チェック対象のスキャンパスＳＰＮの値を１インクリメントし（ステップＳ４０７）、ステップＳ４０２の処理に戻り、すべてのスキャンパスＳＰのチェックが終了するまでステップＳ４０２〜Ｓ４０６の処理を繰り返す。
【００７０】
以上説明したステップＳ４０１〜Ｓ４０７までの処理が、テストデータのうちのパターン修正器２２０の制御信号を生成する処理である。そして、すべてのスキャンパスＳＰをチェックが終了すると（ステップＳ４０６：Ｙｅｓ）、ステップＳ４０８の処理に移行する。
【００７１】
続いて、テストデータのうちの不定マスク器２３０の制御信号を生成する処理に移る。まず、チェック対象となるスキャンパスＳＰＮを再度ＳＰ１に設定する（ステップＳ４０８）。つぎに、チェック対象のスキャンパスＳＰＮはマスクを要するか否かを判断する（ステップＳ４０９）。マスクを要するスキャンパスＳＰとは、不定値を出力しているスキャンパスＳＰである。
【００７２】
ステップＳ４０９において、スキャンパスＳＰＮがマスクを要する場合は（ステップＳ４０９：Ｙｅｓ）、スキャンパスＳＰＮを含むグループのマスク用（セット）制御信号をテストデータに追加する（ステップＳ４１０）。このステップＳ４１０におけるグループも、上述したように、アドレスビットの上位ビットが共通するスキャンパスである。なお、スキャンパスＳＰＮがマスクを要さない場合は（ステップＳ４０９：Ｎｏ）、そのままステップＳ４１３の処理に移行する。
【００７３】
つぎに、スキャンパスＰＳＮのグループ内のスキャンパスＳＰは、マスクが不要か否かを判断する（ステップＳ４１１）。このマスクを不要とするスキャンパスＳＰとは、すなわち、故障値を出力しているスキャンパスＳＰである。
【００７４】
ステップＳ４１１において、グループ内のスキャンパスＳＰがマスクを不要とする場合（ステップＳ４１１：Ｙｅｓ）、該当するスキャンパスＳＰのマスク解除用（リセット）制御信号をテストデータに追加し（ステップＳ４１２）、ステップＳ４１３の処理に移行する。また、ステップＳ４１１において、グループ内のスキャンパスＳＰがマスクを要する場合（ステップＳ４１１：Ｎｏ）、そのままステップＳ４１３の処理に移行する。
【００７５】
そして、ステップＳ４１３では、すべてのスキャンパスＳＰをチェックしたか否かを判断する（ステップＳ４１３）。すべてのスキャンパスＳＰのチェックが終了していない場合は（ステップＳ４１３：Ｎｏ）、チェック対象のスキャンパスＳＰＮの値を１インクリメントし（ステップＳ４１４）、ステップＳ４０９の処理に戻り、すべてのスキャンパスＳＰのチェックが終了するまでステップＳ４０９〜Ｓ４１３の処理を繰り返す。以上説明したステップＳ４０９〜Ｓ４３４までが、テストデータのうちの不定マスク器２３０の制御信号を生成する処理である。
【００７６】
ステップＳ４１３において、すべてのスキャンパスＳＰのチェックが終了したと判断すると（ステップＳ４１３：Ｙｅｓ）、最後に、パターンシフト用の制御信号をテストデータに追加して（ステップＳ４１５）、一連の処理を終了する。このパターンシフト用の制御信号がテストデータに追加されることにより、今回のテストパターンを入力した場合に実行させるすべての制御信号を生成されたことをあらわし、パターンシフト用の制御信号までの制御信号をひとまとまりのテストデータ１０４として記録媒体に格納される。
【００７７】
（パターン修正器、不定マスク器の実装例）
つぎに、上述したパターン修正器２２０、不定マスク器２３０の実装例と、実装例に応じた制御信号の構成について説明する。図５は、パターン修正器の実装例を示す回路図である。図５のように、パターン修正器２２０は、制御信号ＣＴＬ０〜ＣＴＬ３に基づいて４本のスキャンパスを備えたシフトレジスタ２００へ入力されるランダムなテストパターンを修正（もしくは修正解除）する。
【００７８】
また、図６は、不定マスク器の実装例を示す回路図である。図６のように、不定マスク器２３０は、制御信号ＣＴＬ０〜ＣＴＬ３に基づいてスキャンパス２００からの出力をマスク（もしくはマスク解除）する。不定マスク器２３０からの出力値は、ＭＩＳＲ２４０に出力される。また、制御信号に応じたパターン修正器２２０の修正処理、不定マスク器２３０のマスク処理など、ＬＳＩ１０５における各処理は、すべてクロック信号ＣＬＫをトリガとして実行される。
【００７９】
つぎに、図５、６のようなＬＳＩ１０５のパターン修正器２２０および不定マスク器２３０を制御する制御信号の構成について説明する。図７は、制御信号の構成例を示す説明図である。図７のように、４本のスキャンパスから構成されるシフトレジスタ２００の場合、制御信号はＣＴＬ０〜ＣＴＬ３の４ビットの信号により構成されている。
【００８０】
制御信号のＣＴＬ０〜ＣＴＬ３のうち、ＣＴＬ０〜ＣＴＬ２のビットは、制御内容をあらわす制御情報であり、ＣＴＬ３のビットは、修正やマスクを施すスキャンパス（ＳＰ）のアドレスをあらわすアドレス情報である。また、各制御信号は下記のような指示をあらわす。
【００８１】
ＣＴＬ０：テストパターンシフト指示をあらわす
（「０」であればテストパターンをシフトする）
ＣＴＬ１：パターン修正器２２０（反転回路）の制御「０」と、不定マスク器２３０の        制御「１」とのいずれの制御信号であるかをあらわす
ＣＴＬ２：各機能部（具体的にはＦ／Ｆ）のセット「０」と、リセット「１」とのいず        れの指示かをあらわす
ＣＴＬ３：アドレス情報
（ＣＴＬ０、ＣＴＬ２の内容に応じて、上位ビットまたは下位ビットをあらわす        ）
【００８２】
したがって、制御信号はＣＴＬ０〜ＣＴＬ３の組み合わせにより、ＰＲＰＧ２１０から入力されるテストパターンに応じて、パターン修正器２２０や不定マスク器２３０の動作を制御することができる。なお、以上説明したパターン修正器２２０および不定マスク器２３０の各実装例は、あくまでも一例であり、他の構成の回路を利用して実現してもよい。
【００８３】
（パターン修正器の修正例）
つぎに、制御信号による制御の内容を、具体例を挙げて説明する。ここでは１６本のスキャンパスから構成されてシフトレジスタ２００のパターン修正器２２０によるテストパターンの修正例について説明する。なお、テストデータのデータ量がいかに削減しているかを説明するため、ここでは、同じ条件のテストパターンが入力された場合に、従来技術であるＢＡＳＴによってＬＳＩ試験をおこなう場合のパターン修正器の制御処理と、本実施の形態によってＬＳＩ試験をおこなう場合のパターン修正器２２０の修正処理とを比較して例示していく。
【００８４】
まず、従来技術であるＢＡＳＴによるＬＳＩ試験におけるパターン修正器の修正処理について説明する。図８は、ＢＡＳＴのテストデータの入力値の構成を示す説明図である。図８のようにＢＡＳＴによってパターン修正器を制御する場合、テストデータの入力値は、下記の３種類の制御信号によって構成される。
【００８５】
・パターンシフトを指示する制御信号８０１          ：００ｘｘｘｘ
・パターン修正器の修正部をセットする制御信号８０２：０１ｘｘｘｘ
・不定マスク器の修正部をセットする制御信号８０３  ：１０ｘｘｘｘ
【００８６】
上記制御信号において、下位４ビットは、ＬＳＩ１０５に配置されたすべてのシフトレジスタ２００のなかから制御対象となるスキャンパス（ＳＰ）を特定するためのアドレスビットである。ここでは、１６本のスキャンパスによって構成されたシフトレジスタ２００を例に挙げて説明しているため、シフトレジスタ２００を特定するためのアドレスビットは４ビット必要になる。また、制御信号８０１の場合は、アドレスビットに関係なくテストパターンのパターンシフトをおこなう。
【００８７】
つぎに、ＢＡＳＴのパターン修正例について具体例を挙げて説明する。図９−１は、ＢＡＳＴのパターン修正例を示す図表である。図９−１の図表示９１０ように、テスタ１３０のＡＴＰＧによって生成されたＬＳＩ試験用のテストデータと、ＬＳＩ１０５のＰＲＰＧ２１０によって生成されたランダムなテストパターンとを比較すると、１５箇所で相違がある。この１５箇所からＡＴＰＧによって生成されたテストパターンが、ドントケアである「ｘ」を設定されている７箇所を除いた計８箇所を修正する必要がある。
【００８８】
図９−２は、ＢＡＳＴのパターン修正のための制御信号を示す説明図である。上述した８箇所を修正するには、ＬＳＩ１０５への入力値としてデータ列９２０のような８つの制御信号が必要となる。制御信号１〜８が順番に入力されると、パターン修正器２２０は、制御信号によって特定されているアドレスビットのスキャンパスへの入力が修正（図表９１０の斜線部分）される。このように、ＢＡＳＴによるパターン修正には、６ビットの制御信号を８つ利用する。したがって、パターン修正のためには、合計６×８＝４８ビットのデータが必要となる。
【００８９】
一方、本実施の形態によるＬＳＩ試験におけるパターン修正器２２０の修正処理について説明する。図１０は、本実施の形態にかかるＬＳＩ試験のテストデータの入力値の構成を示す説明図である。図１０のように本実施の形態にかかるＬＳＩ試験においてパターン修正器２２０、不定マスク器２３０を制御する場合、テストデータの入力値は、下記の５種類の制御信号によって構成される。
【００９０】
・パターンシフトを指示する制御信号１００１          ：０ｘｘｘｘ
・パターン修正器の修正をセットする制御信号１００２  ：１００ｘｘ
・パターン修正器の修正をリセットする制御信号１００３：１０１ｙｙ
・不定マスク器のマスクをセットする制御信号１００４  ：１１０ｘｘ
・不定マスク器のマスクをリセットする制御信号１００５：１１１ｙｙ
【００９１】
上記制御信号において、制御信号１００１は、最上位ビットが「０」であれば、最上位ビット「０」以外の下位のビットにかかわらずテストパターンのパターンシフトをおこなう。また、制御信号１００２によってパターン修正器２２０の修正をセットする際には、制御信号１００２の下位ビット「ｘｘ」がシフトレジスタ２００のアドレスビットの上位２ビットと共通するすべてのシフトレジスタ２００へ入力されるテストパターンが修正される。
【００９２】
また、制御信号１００３は、制御信号１００２によって、ＰＲＰＧ１１０のテストパターンが、ＡＴＰＧのテストパターンと異なってしまうような不適正な修正がおこなわれてしまった場合に、不適正な修正に該当するシフトレジスタ２００に入力されるテストパターンへの修正を解除させる。したがって、制御信号１００３の下位２ビット「ｙｙ」は、上位アドレスが「ｘｘ」のシフトレジスタ２００のうちの修正を解除させシフトレジスタ２００を個別に特定するための残りの下位のアドレスをあらわしている。すなわち、制御信号１００３によって、ビットアドレス「ｘｘｙｙ」のシフトレジスタ２００のパターン修正器２２０の修正を個別にリセットさせる。
【００９３】
また、制御信号１００４、１００５は、不定マスク器２３０のマスク処理を制御する。制御信号１００４は、下位ビット「ｘｘ」がアドレスビットの上位２ビットと共通するすべてのシフトレジスタ２００の出力を不定マスク器２３０によってマスクさせる。また、制御信号１００５は、制御信号１００４によって故障値がマスクされてしまったシフトレジスタ２００へのマスクを不定マスク器２３０によって個別に解除させる。したがって、制御信号１００５の下位２ビット「ｙｙ」は、上位アドレスが「ｘｘ」のシフトレジスタ２００のうちのマスクを解除させシフトレジスタ２００を個別に特定するための残りの下位のアドレスをあらわしている。すなわち、制御信号１００５によって、ビットアドレス「ｘｘｙｙ」のシフトレジスタ２００への不定マスク器２３０によるマスクを個別にリセットさせる。
【００９４】
つぎに、図９−１と同様に、ＬＳＩ１０５のＰＲＰＧ２１０によって生成されたランダムなテストパターンをテスタ１３０のＡＴＰＧによって生成されたＬＳＩ試験用のテストデータへ修正するために用いられる制御信号について説明する。図１１−１は、本実施の形態にかかるＬＳＩ試験のパターン修正例を示す図表である。また、図１１−２は本実施の形態にかかるＬＳＩ試験のパターン修正のための制御信号を示す説明図である。
【００９５】
図１１−１の図表示１１０ように、テスタ１３０のＡＴＰＧによって生成されたＬＳＩ試験用のテストデータと、ＬＳＩ１０５のＰＲＰＧ２１０によって生成されたランダムなテストパターンとを比較すると、不定値箇所を除いた８箇所を修正する必要がある。したがって、図１１−２のデータ列１１２０に示した制御信号を用いてパターン修正器２２０を制御する。
【００９６】
まず、制御信号１「１００００」によってアドレスビットの上位２ビットが「００」のスキャンパスへの入力がすべて修正される。この修正後、不適正な修正はないので、続いて、制御信号２「１０００１」によってアドレスビットの上位２ビットが「０１」のスキャンパスへの入力がすべて修正される。この修正では、アドレスビット「０１０１」のスキャンパスへの入力がＡＴＰＧと異なり不適正であるため、制御信号３「１０１０１」によって、アドレスビット「０１０１」のスキャンパスへの入力への修正を解除させる。
【００９７】
同様に、制御信号４では、アドレスビットの上位２ビットが「１０」のスキャンパスへの入力がすべて修正され、制御信号５では、アドレスビットの上位２ビットが「１１」のスキャンパスへの入力がすべて修正される。制御信号４、５の修正では不適正な修正がなかったなめ、このように、本実施の形態のパターン修正には、５ビットの制御信号を５つ利用する。したがって、パターン修正のためには、合計５×５＝２５ビットのデータが必要となる。
【００９８】
このように、本実施の形態のように所定のグループ単位の修正と、個別の修正解除を制御する制御信号を利用することによって、制御信号のデータ量を大きく削減するこができる。この削減量は、シフトレジスタ２００を構成するスキャンパスの本数の増加に応じて顕著になる。また、図８〜図１１−２の例では、パターン修正器２２０の制御にのみ限定して説明したが、通常ＬＳＩ試験の際には、不定マスク器２３０の制御も同時におこなわれるため、不定マスク器２３０の制御信号に関しても、同様にデータ量の削減が期待できる。
【００９９】
以上説明したように、本発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置によれば、高品質なＬＳＩ試験を実現するとともに、ＬＳＩ試験のテストデータのデータ量を削減することができる。
【０１００】
（付記１）ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタへ入力するランダムなテストパターンの値を修正するとともに、当該修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する外部からの第２の制御信号に基づいて、前記修正が不適正なシフトレジスタへ入力するランダムなテストパターンの値の修正を解除するパターン修正器と、
を備えることを特徴とする半導体集積回路。
【０１０１】
（付記２）ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第１の制御信号に基づいて、前記集合内のすべてのシフトレジスタから出力される値をマスクするとともに、当該マスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスク解除を指示する第２の制御信号に基づいて、前記故障値のマスクを解除する不定マスク器と、
を備えることを特徴とする半導体集積回路。
【０１０２】
（付記３）付記１または２に記載の半導体集積回路に関する設計データを格納したことを特徴とする記録媒体。
【０１０３】
（付記４）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、
前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、
前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
【０１０４】
（付記５）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、
前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
【０１０５】
（付記６）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるＬＳＩ試験用のテストパターンを生成するテストパターン生成器と、
前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力する制御手段と、
前記制御手段によって前記第１の制御信号と第２の制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするＬＳＩ試験装置。
【０１０６】
（付記７）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
前記テストパターン生成器によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する制御手段と、
前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするＬＳＩ試験装置。
【０１０７】
（付記８）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成方法であって、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成工程と、
前記テストパターン生成工程によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較工程と、
前記比較工程によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成する第１の生成工程と、
前記第１の生成工程によって生成した第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する第２の生成工程と、
前記第１の生成工程によって生成された第１の制御信号と、前記第２の生成工程によって生成された第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納工程と、
を含むことを特徴とするテストデータ生成方法。
【０１０８】
（付記９）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成方法であって、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成する第１の生成工程と、
前記第１の生成工程によって生成された第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する第２の生成手段と、
前記第１の生成工程によって生成された第１の制御信号と、前記第２の生成工程によって生成された第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納工程と、
を含むことを特徴とするテストデータ生成方法。
【０１０９】
（付記１０）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうＬＳＩ試験方法であって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるＬＳＩ試験用のテストパターンを生成するテストパターン生成工程と、
前記テストパターン生成工程によって生成されたＬＳＩ試験用のテストパターンごとに、前記テストデータ生成装置の前記格納手段から、前記第１の制御信号と第２の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力する出力工程と、
前記出力工程によって前記第１の制御信号と第２の制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出工程と、
を含むことを特徴とするＬＳＩ試験方法。
【０１１０】
（付記１１）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験方法であって、
前記テストパターン生成器によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する出力工程と、
前記出力工程によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出工程と、
を含むことを特徴とするＬＳＩ試験方法。
【０１１１】
（付記１２）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成プログラムであって、
ＬＳＩ試験用のテストパターンを生成させるテストパターン生成工程と、
前記テストパターン生成工程によって生成させたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較させる比較工程と、
前記比較工程によって比較させた比較結果に基づいて、修正対象となるシフトレジスタを特定させる特定工程と、
前記特定工程によって特定させた特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成させる第１の生成工程と、
前記第１の生成工程によって生成させた第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成させる第２の生成工程と、
前記第１の生成工程によって生成させた第１の制御信号と、前記第２の生成工程によって生成させた第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納させる格納工程と、
をコンピュータに実行させることを特徴とするテストデータ生成プログラム。
【０１１２】
（付記１３）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成プログラムであって、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成する第１の生成工程と、
前記第１の生成工程によって生成させた第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定させ、前記故障値のマスクを解除させる第２の制御信号を生成させる第２の生成工程と、
前記第１の生成工程によって生成させた第１の制御信号と、前記第２の生成工程によって生成させた第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納させる格納工程と、
をコンピュータに実行させることを特徴とするテストデータ生成プログラム。
【０１１３】
（付記１４）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、
ＬＳＩ試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたＬＳＩ試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなわせるＬＳＩ試験プログラムであって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるＬＳＩ試験用のテストパターンを生成させるテストパターン生成工程と、
前記テストパターン生成工程によって生成させたＬＳＩ試験用のテストパターンごとに、前記テストデータ生成装置の前記格納手段から、前記第１の制御信号と第２の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力させる出力工程と、
前記出力工程によって前記第１の制御信号と第２の制御信号を出力させた結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較させて前記半導体集積回路の不良を検出させる検出工程と、
をコンピュータに実行させることを特徴とするＬＳＩ試験プログラム。
【０１１４】
（付記１５）ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第１の制御信号を生成するとともに、当該第１の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第２の制御信号を生成する生成手段と、前記生成手段によって生成された第１の制御信号と第２の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなわせるＬＳＩ試験プログラムであって、
前記テストパターン生成器によって生成されたＬＳＩ試験用のテストパターンごとに、前記格納手段から、前記第１の制御信号と第２の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力させる出力工程と、
前記出力工程によって前記制御信号が出力させた結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出させる検出工程と、
をコンピュータに実行させることを特徴とするＬＳＩ試験プログラム。
【産業上の利用可能性】
【０１１５】
以上のように、本発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置は、集積回路（ＬＳＩ）の製造不良の検出に有用である。
【図面の簡単な説明】
【０１１６】
【図１−１】本発明のＬＳＩ試験システムの概要を示す概要図である。
【図１−２】ＬＳＩ試験システムによるＬＳＩ試験の手順を示すシーケンス図である。
【図２】試験容易化回路を含んだＬＳＩの構成を示すブロック図である。
【図３−１】パターン修正器の構成を示す回路図である。
【図３−２】不定マスク器の構成を示す回路図である。
【図４】テストデータ生成の手順を示すフローチャートである。
【図５】パターン修正器の実装例を示す回路図である。
【図６】不定マスク器の実装例を示す回路図である。
【図７】制御信号の構成例を示す説明図である。
【図８】ＢＡＳＴのテストデータの入力値の構成を示す説明図である。
【図９−１】ＢＡＳＴのパターン修正例を示す図表である。
【図９−２】ＢＡＳＴのパターン修正のための制御信号を示す説明図である。
【図１０】本実施の形態にかかるＬＳＩ試験のテストデータの入力値の構成を示す説明図である。
【図１１−１】本実施の形態にかかるＬＳＩ試験のパターン修正例を示す図表である。
【図１１−２】本実施の形態にかかるＬＳＩ試験のパターン修正のための制御信号を示す説明図である。
【図１２】ＤＳＰＴを示す説明図である。
【図１３】ＢＩＳＴを示す説明図である。
【図１４】ＢＡＳＴ（技術）を示す説明図である。
【図１５】従来のＢＡＳＴにおけるパターン修正器の制御例を示す説明図である。
【符号の説明】
【０１１７】
１００  ＬＳＩ試験システム
１１０  情報処理装置
１２０  ＬＳＩ製造装置
１３０  テスタ
１０５  ＬＳＩ
２００  シフトレジスタ（スキャンパス（ＳＰ））
２１０  パターン発生器（ＰＲＰＧ）
２２０  パターン修正器
２３０  不定マスク器
２４０  出力検証器（ＭＩＳＲ）
【図１−１】
0004717027.tif 000002
【図１−２】
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【図２】
0004717027.tif 000004
【図３−１】
0004717027.tif 000005
【図３−２】
0004717027.tif 000006
【図４】
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【図５】
0004717027.tif 000008
【図６】
0004717027.tif 000009
【図７】
0004717027.tif 000010
【図８】
0004717027.tif 000011
【図９−１】
0004717027.tif 000012
【図９−２】
0004717027.tif 000013
【図１０】
0004717027.tif 000014
【図１１−１】
0004717027.tif 000015
【図１１−２】
0004717027.tif 000016
【図１２】
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【図１３】
0004717027.tif 000018
【図１４】
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【図１５】
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