(57)【特許請求の範囲】
【請求項１】
第１の導電型を有する第１の半導体領域と、
前記第１の半導体領域と接合を有し且つ第２の導電型を有する第２の半導体領域および第３の半導体領域とを有し、
前記第１の半導体領域のバンドギャップが前記第２および第３の両半導体領域のバンドギャップより小さく、且つ
前記第１の半導体領域は、
当該第１の半導体領域と前記第２の半導体領域との接合部近傍で、当該第１の半導体領域のバンドギャップが、実質的に一定の領域を有し、且つ、
前記第１の半導体領域内の前記第２の半導体領域側より、前記第１の半導体領域と前記第３の半導体領域との接合部に向かって減少する領域を有することを特徴とする半導体装置。
【請求項２】
第１の導電型を有する第１の半導体領域と、
前記第１の半導体領域と接合を有し且つ第２の導電型を有する第２の半導体領域および第３の半導体領域とを有し、
前記第１の半導体領域のバンドギャップが、前記第２および第３の両半導体領域のバンドギャップより小さく、且つ
前記第１の半導体領域内における、前記第１の半導体領域と前記第２の半導体領域との接合部より、前記第１の半導体領域と前記第３の半導体領域との接合部に向かっての、前記第１の半導体領域を構成する半導体の組成比の単調な変化に準じて、当該第１の半導体領域内において、前記第１の半導体領域と前記第２の半導体領域との接合部より、前記第１の半導体領域と前記第３の半導体領域との接合部に向かって、前記第１の半導体領域のバンドギャップが、増加する領域と減少する領域とを順次有することを特徴とする半導体装置。
【請求項３】
第１の導電型を有する第１の半導体領域と、
前記第１の半導体領域と接合を有し且つ第２の導電型を有する第２の半導体領域および第３の半導体領域とを有し、
前記第１の半導体領域のバンドギャップが前記第２および第３の両半導体領域のバンドギャップより小さく、且つ
前記第１の半導体領域は、
当該第１の半導体領域と前記第２の半導体領域との接合部側に、当該第１の半導体領域のバンドギャップが、実質的に一定である第１の領域を有し、
当該第１の半導体領域と前記第３の半導体領域との接合部側に、バンドギャップが、前記バンドギャップが実質的に一定の第１の領域であるバンドギャップより小さく且つ実質的に一定である第２の領域を有し、且つ、
前記第１の半導体領域のバンドギャップが実質的に一定である第１の領域から、前記第１の半導体領域のバンドギャップが実質的に一定である第２の領域に向かってバンドギャップが減少する領域を有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置であって、
前記第１の半導体領域は、単結晶シリコン・ゲルマニウム層であり、そのバンドギャップが、単結晶シリコン・ゲルマニウム層の組成比で制御され、
前記第２の半導体領域は、単結晶シリコン、或いは多結晶シリコンと前記第１の半導体領域側に配された単結晶シリコンとの積層であり、且つ
前記第３の半導体領域は、単結晶シリコンであることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか一つに記載の半導体装置であって、
前記第２の半導体領域が、前記第１の半導体領域と前記第２の半導体領域との接合部の反対側に、前記第１の半導体領域に接続された前記第２の半導体領域よりバンドギャップの大きい第２導電型の第４の半導体領域を有することを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか一つに記載の半導体装置であって、
前記第１の半導体領域のバンドギャップが、前記第１の半導体領域と前記第３の半導体領域との接合部近傍で実質的に一定の領域を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第３の半導体領域のバンドギャップが、前記第１の半導体領域との接合部では、前記第１の半導体領域のバンドギャップと同じであることを特徴とする半導体装置。
【請求項８】
一つの半導体基板に、
請求項１〜３のいずれか一つに記載の半導体装置の複数個を有して半導体集積回路が構成され、
前記半導体装置は、第１の半導体領域をベース、第２の半導体領域をエミッタ、及び第３の半導体領域をコレクタとするバイポーラトランジスタであり、且つ、
前記複数個の半導体装置の内の少なくとも２つが、半導体装置の周波数特性とコレクタ耐圧の各特性が相互に異なる半導体装置であることを特徴とする半導体集積回路。
【請求項９】
少なくとも１対以上の互いにエミッタが接続された少なくとも１対以上のバイポーラトランジスタにより構成された増幅回路を有し、
請求項１〜３のいずれか一つに記載の半導体装置が、当該半導体装置における第１の半導体領域をベース、第２の半導体領域をエミッタ、及び第３の半導体領域をコレクタとするバイポーラトランジスタであり、且つ当該バイポーラトランジスタをもって前記増幅回路のバイポーラトランジスタの対が構成されたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、バイポーラトランジスタ及びこれを用いた半導体集積回路に関するものである。本願発明は、例えば、シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタに適用して有用なものである。更には、本願発明は、高利得で高速動作に適した高精度のバイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタの高速化を図るためには、ベース層の薄層化が必要である。その際、単純にベース層を薄層化すると、コレクタ・エミッタ間に電圧を印加した場合にベース層が空乏化してコレクタ・エミッタ間がショートする問題を生じる。それ故、一般的にベース層の薄層化に伴ってベース層を高濃度化するが、これによってコレクタ電流が減少し、電流利得が十分に得られなくなるという難点を生む。
【０００３】
一方、単結晶シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタは、上記の課題を有さないので、既にこうした提案がある。単結晶シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタの提案の例は、例えば１９９３年  ＩＥＤＭ  テクニカル  ダイジェスト（ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ）ｐ．７１〜７４である。この例のバイポーラトランジスタのゲルマニウムの分布を図２に示す。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図２中の（ａ）、（ｂ）、（ｃ）の各線はこの領域でのゲルマニウムの分布の諸例を示している。
【０００４】
一般に、バイポーラ・トランジジスタのベース層に単結晶シリコンよりバンドギャップの小さい単結晶シリコン・ゲルマニウムを用いることで、エミッタからベースへの電子の注入効率が向上し、コレクタ電流が増加し、従って、十分な電流利得が得られる。そして、さらに、図２の分布（ａ）もしくは分布（ｂ）に示すように、ベース層内でゲルマニウムの組成比をエミッタからコレクタに向かって増加することによって、エミッタからコレクタに向かってバンドギャップが低減しベース層内部に電界を形成することが出来る。この結果、ベース層の電子を加速することができ、当該半導体装置の動作の高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【０００５】
【発明が解決しようとする課題】
本願発明の目的は、高信頼性で高利得で高速動作に適したバイポーラトランジスタを提供するものである。より具体的な技術的な側面では、本願発明は高速性、高利得を確保しつつ、コレクタ電圧の変化にもコレクタ電流の変化がほとんどなく、且つコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタを提供することにある。
【０００６】
こうした目的を実現する為、本願発明の代表的な例である単結晶シリコン・ゲルマニウム層をベース層として用いたバイポーラトランジスタを例として、解決すべき課題を以下に説明する。
【０００７】
前述の図２の（ａ）および（ｂ）のようなゲルマニウムの分布を有する単結晶シリコン・ゲルマニウムをベース層に用いたバイポーラトランジスタには、次のような課題がある。
【０００８】
即ち、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０が、ゲルマニウムの組成比が変化しているところにある。この為、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０が変動すると、その位置でのバンドギャップが変動してしまう。この端部位置ＥＢｂ０の変動は、例えば、通常熱拡散で形成されるエミッタ領域の深さが変化した場合などで引き起こされる。コレクタ電流はこのバンドギャップの指数関数で変化するため、エミッタ・ベース接合での空乏層のベース側の位置ＥＢｂ０が変動することによって、大幅にコレクタ電流が変化してしまう。
【０００９】
これを防ぐためには、図２の分布（ｃ）に示すようなベース層内のゲルマニウムの分布を均一にすることが考えられる。しかし、他方、この場合は、図２の分布（ａ）もしくは分布（ｂ）に示したゲルマニウムの分布で得られる高速化や、あるいはコレクタ電圧を変化させても、コレクタ電流がほとんど変化しない特性を得ることができない。
【００１０】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を可能にし、かつコレクタ電流のばらつきが少ない高精度な半導体装置、わけてもバイポーラ・トランジスタを提供せんとするものである。
【００１１】
本願発明は、わけても単結晶シリコン・ゲルマニウム層をベース層として用いたバイポーラトランジスタにおいて有用である。
【００１２】
【課題を解決するための手段】
本願発明は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化しないごとく構成することである。よって、コレクタ電流はそのバンドギャップの指数関数で変化するが、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、コレクタ電流は変化しない。
【００１３】
また、バンドギャップが実質的に変化しないベース領域内で、コレクタに向かってバンドギャップを低減する。このことによって、ベース層内部に電界が形成され、ベース層の電子を加速することができる。この為、半導体装置の特性としては、高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【００１４】
本願発明の別な観点は、コレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、その位置でのバンドギャップが変動しないごとく構成することである。よって、、コレクタ電圧を変えても、特性の変動が少ない高精度のバイポーラトランジスタを提供できる。
【００１５】
先ず、以下に、本願発明の主な諸形態を列挙する。
【００１６】
本願発明の代表的な半導体装置は、第１導電型の第１の単結晶半導体領域、例えば図１で言えば、ベース領域のバンドギャップが、第１の単結晶半導体領域と接合を有する、第１導電型と反対導電型の第２導電型の第２と第３の単結晶半導体領域（それぞれ、エミッタ、コレクタ）のバンドギャップより小さく、第１の単結晶半導体領域のバンドギャップが第２の単結晶半導体領域との接合部近傍で一定で、第３の単結晶半導体領域との接合部に向かって減少することを特徴とするものである。
【００１７】
更に、本願の別な形態は、第１の導電型を有する第１の半導体領域と、前記第１の半導体領域と接合を有し且つ前記第１の導電型と反対導電型を有する第２の半導体領域および第３の半導体領域とを有し、前記第１の半導体領域のバンドギャップが前記第２および第３の半導体領域のバンドギャップより小さく、前記第１の半導体領域と前記第２の半導体領域との接合部近傍で前記第１の半導体領域のバンドギャップが、前記第２の半導体領域側より前記第１の半導体領域と前記第３の半導体領域との接合部に向かって増加する領域と、減少する領域の両領域を有することを特徴とする半導体装置である。
【００１８】
図２５に図１の例に対応するバンド構造図を示す。尚、図１はシリコン・ゲルマニウムをベース層として例であるが、本バンド構造図の示す概念は本願発明に適用出来るものである。又、本願発明に係わるバイポーラトランジスタの構造は、基本的に通例の構成を用いて実施することが出来る。従って、ここではその概念図を用いて説明する。以下、本願の基本構成に係わる他の諸例も同様である。本願の係るより具体的、実際的な構造は、図を用いて後述されるであろう。更に、本願発明の構成に係わる作用、効果についても、実施の形態の欄で説明されるであろう。
【００１９】
第１の導電型の第１の単結晶半導体層７０のベース領域は、第１導電型と反対導電型の第２導電型の第２の単結晶半導体層７１のエミッタ領域および第１導電型と反対導電型の第２導電型の第３の単結晶半導体層７２のコレクタ領域と接合を形成する。そして、前記第１の単結晶半導体層７０のバンドギャップは、前記第２および第３の単結晶半導体層７１、７２のバンドギャップより小さい。更に、本例では、第１の単結晶半導体層７０のバンドギャップが第２の単結晶半導体層７１との接合部近傍に実質的に一定の領域７５を有し、第３の単結晶半導体層７２との接合部に向かって減少する領域７６を有する。符号７３、７４はいずれも、当該接合近傍に形成される空乏層を示している。領域７５が、図１に示されるＷｂ０に対応する領域である。空乏層７４内にバンドギャップが急峻に変化する領域７７があるが、これは図１のゲルマニウムが含有された領域とゲルマニウムを含有しない領域の部分を示している。
【００２０】
尚、前記バンドギャップが実質的に一定の領域の当該バンドギャップは、そのばらつき等も勘案して、概ね±０．５％の範囲を多用している。
【００２１】
前記第１の単結晶半導体層のバンドギャップが、図５に示すように、第３の単結晶半導体層との接合部近傍で一定でも良い。
【００２２】
図２６に図５の例に対応するバンド構造図を示す。尚、図５はシリコン・ゲルマニウムをベース層として例であるが、本バンド構造図の示す概念は本願発明に適用出来るものである。
【００２３】
図２５と同様、第１の導電型の第１の単結晶半導体層７０のベース領域は、第１導電型と反対導電型の第２導電型の第２の単結晶半導体層７１のエミッタ領域および第１導電型と反対導電型の第２導電型の第３の単結晶半導体層７２のコレクタ領域と接合を形成する。そして、前記第１の単結晶半導体層７０のバンドギャップは、前記第２および第３の単結晶半導体層７１、７２のバンドギャップより小さい。本例では、第１の単結晶半導体層７０のバンドギャップが第２の単結晶半導体層７１との接合部近傍に実質的に一定の領域７５を有し、第３の単結晶半導体層７２との接合部に向かって減少する領域７６を有する。領域７５が図５におけるＷｂ０に対応、領域７８が図５におけるＷｂｇに対応する領域である。更に、符号７３、７４はいずれも、当該接合近傍に形成される空乏層を示している。
【００２４】
尚、以下、本願の発明の諸形態を説明するが、これら諸形態に対応するバンド構造図は添付しないが、これらについても、上述の図２５および図２６を基本として参酌し、その構造を十分理解することが出来る。
【００２５】
前記第３の単結晶半導体層のバンドギャップが、図６に示すように、前記第１の単結晶半導体層との接合部近傍で、前記第１の単結晶半導体層のバンドギャップと同じでも良い。図６のＷｃｇはこの領域を示している。他の基本構成は図５の例と同様である。
【００２６】
前記第１の単結晶半導体層のバンドギャップが第２の単結晶半導体層との接合部近傍で一定である部分の厚さが少なくとも５ｎｍであれば好適である。
【００２７】
前記第１の単結晶半導体層と前記第２の単結晶半導体層との接合部の反対側に、図７に示すように、前記第２の単結晶半導体層に接続された前記第２の単結晶半導体層よりバンドギャップの大きい第２導電型の第４の半導体層を有しても良い。図７の例では、この第４の半導体層は多結晶Ｓｉが用いられている。
【００２８】
本願の諸例においては、前記第１の単結晶半導体層が単結晶シリコン・ゲルマニウム層で、バンドギャップを単結晶シリコン・ゲルマニウム層中のゲルマニウムの組成比で制御すれば好適である。わけても、シリコン・ゲルマニウムの材料は、これまでの半導体分野において十分検討されてきた材料であり、本願発明の実施にも極めて好ましい。更に、シリコン・ゲルマニウムの材料系は比較的高温での熱処理に対しても、バンドギャップの分布の維持が可能である。この観点でも本例は極めて本願発明に好ましい例である。
【００２９】
本願の他の例は、第２導電型の第５の単結晶半導体層と、該第５の単結晶半導体層表面上に設けられた開口部を有する第１の絶縁膜と第１導電型の第１の多結晶半導体層と第２の絶縁層とからなる多層膜と、前記開口部に設けられた前記第２導電型の第３の単結晶半導体層と、該第３の単結晶半導体層上に設けられた前記第１導電型の第１の単結晶半導体層と、該第１導電型の第１の単結晶半導体層と第１の絶縁膜と前記第１導電型の第１の多結晶半導体層とのいずれとも接して設けられた第１導電型の第２の多結晶半導体層と、前記第１の単結晶半導体層上に設けた前記第２の単結晶半導体層と、を少なくとも有することを特徴とするものである。
【００３０】
前記第１の多結晶半導体層と第２の絶縁層と第２の多結晶半導体層と第２の単結晶半導体層に接する第３の絶縁層を設ければ好適である。
【００３１】
前記第２の単結晶半導体層と第３の絶縁層に接する第４の半導体層を設ければ好適である。
【００３２】
前記第２導電型の第５の単結晶半導体層表面上に設けられた開口部を有する第１の絶縁膜がシリコン酸化膜とシリコン窒化膜からなり、該シリコン酸化膜が第５の単結晶半導体層と接し、該シリコン窒化膜が前記第１の多結晶半導体層と接すると好適である。
【００３３】
前記第１の絶縁膜を構成するシリコン酸化膜とシリコン窒化膜の間の少なくとも一部に、前記第１の絶縁膜の開口部に面して第３の多結晶半導体層を設ければ好適である。
【００３４】
前記第２導電型の第５の単結晶半導体層の少なくとも一部に、第５の単結晶半導体層の他の部分より不純物濃度が高い部分を設ければ好適である。
【００３５】
前記第２導電型の第３の単結晶半導体層の少なくとも一部に、第３の単結晶半導体層の他の部分より不純物濃度が高い部分を設ければ好適である。
【００３６】
前記第１の多結晶半導体層の上面の少なくとも一部に金属もしくは金属化合物を設ければ好適である。
【００３７】
前記第１と第２の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【００３８】
前記第３の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【００３９】
前記第４の半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【００４０】
前記第１の単結晶半導体層をベース、前記第２の単結晶半導体層をエミッタ、前記第３の単結晶半導体をコレクタとするバイポーラトランジスタに好適である。
【００４１】
以下、本願の更に別な形態を列挙する。
【００４２】
（１）本願の別な形態は、第２の導電型の第５の半導体層と、前記第５の半導体層表面上に設けられた第１の絶縁膜と、第１の導電型の第１の多結晶半導体層と第２の絶縁層とを有し、これらの第１の絶縁膜、第１の多結晶半導体層、および第２の絶縁層は開口部を有し、当該開口部に設けられた前記第２導電型の第３の半導体層と、前記第３の半導体層上に設けられた前記第１の導電型の第１の半導体層と、前記第１の導電型の前記第１の半導体層と前記第１の絶縁膜と前記第１の多結晶半導体層のいずれとも接して設けられた第１導電型の第２の多結晶半導体層と、前記第１の半導体層上に設けた前記第２の導電型の第２の半導体層と、を少なくとも有することを特徴とする半導体装置である。
【００４３】
（２）本願の更に別な形態は、前記第１の多結晶半導体層と第２の絶縁層と第２の多結晶半導体層と第２の半導体層に接する第３の絶縁層を有する前記（１）に記載の半導体装置である。
【００４４】
（３）本願の更に別な形態は、前記第２の半導体層と第３の絶縁層に接する第２導電型の第４の半導体層を有することを特徴とする前記（２）に記載の半導体装置である。
【００４５】
（４）本願の更に別な形態は、前記第５の半導体層表面上に設けられた開口部を有する第１の絶縁膜がシリコン酸化膜とシリコン窒化膜からなり、前記シリコン酸化膜が第５の単結晶半導体層と接し、前記シリコン窒化膜が前記第１の多結晶半導体層と接することを特徴とする前記（１）より（３）のいずれかに記載の半導体装置である。
【００４６】
（５）本願の更に別な形態は、前記第１の絶縁膜を構成するシリコン酸化膜とシリコン窒化膜の間の少なくとも一部に、前記第１の絶縁膜の開口部に面して第３の多結晶半導体層を有することを特徴とする前記（４）に記載の半導体装置である。
【００４７】
（６）本願の更に別な形態は、前記第５の半導体層の少なくとも一部に、第５の半導体層の他の部分より不純物濃度が高い部分を有することを特徴とする前記（１）より（５）のいずれか一項に記載の半導体装置である。
【００４８】
（７）本願の更に別な形態は、前記第３の半導体層の少なくとも一部に、第３の半導体層の他の部分より不純物濃度が高い部分を有することを特徴とする前記（１）より（６）のいずれか一項に記載の半導体装置である。
【００４９】
（８）本願の更に別な形態は、前記第１の多結晶半導体層の上面の少なくとも一部に金属もしくは金属化合物を有することを特徴とする前記（１）より（７）のいずれかに記載の半導体装置である。
【００５０】
（９）本願の更に別な形態は、前記第１と第２の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記（１）より（８）のいずれかに記載の半導体装置である。
【００５１】
（１０）本願の更に別な形態は、前記第３の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記（１）より（９）のいずれかに記載の半導体装置である。
【００５２】
（１１）本願の更に別な形態は、前記第４の半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記（１）より（１０）のいずれかに記載の半導体装置である。
【００５３】
（１２）本願の更に別な形態は、前記半導体装置が、前記第１の半導体層をベース、前記第２の半導体層をエミッタ、前記第３の半導体をコレクタとするバイポーラトランジスタであることを特徴とする前記（１）より（１０）のいずれかに記載の半導体装置である。
【００５４】
（１３）本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化しないごとく構成されたバイポーラ・トランジスタである。
【００５５】
（１４）本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化せず、且つベース領域内で、コレクタに向かってバンドギャップを低減させたことを特徴とするバイポーラ・トランジスタである。
【００５６】
（１５）本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化せず、ベース領域内でコレクタに向かってバンドギャップを低減させ、且つコレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、その位置でのバンドギャップが変動しないごとく構成されたことを特徴とするバイポーラ・トランジスタである。
【００５７】
（１６）本願の更に別な形態は、光信号を受け電気信号を出力する受光素子と、前記受光素子からの電気信号を受ける第１の増幅回路と、前記第１の増幅回路の出力を受ける第２の増幅回路と、所定のクロック信号に同期して前記第２の増幅回路の出力をディジタル信号に変換する識別器とを有する光受信システムであって、前記第１の増幅回路は、前記受光素子にそのベースが接続された第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタにベースが接続されると共にコレクタが前記第２に増幅回路の入力に接続された第２のバイポーラトランジスタを有し、前記第１又は第２のバイポーラトランジスタの少なくとも一つが、本願発明に係る半導体装置あるいはバイポーラトランジスタにより構成されたことを特徴とする光受信システムである。
【００５８】
（１７）本願の更に別な形態は、前記第１および第２のバイポーラトランジスタのいずれもが、本願発明の係る半導体装置あるいはバイポーラトランジスタにより構成されてなる光受信システムである。
【００５９】
（１８）本願の更に別な形態は、前記第１および第２のバイポーラトランジスタが単一の半導体チップ上に形成されると共に、前記半導体チップと前記受光素子とが単一の基板上に実装されてなる前記（１６）又は（１７）に記載の光受信システムである。
【００６０】
（１９）本願の更に別な形態は、少なくとも１対以上の互いのエミッタが接続された少なくとも１対以上のバイポーラトランジスタにより構成された増幅回路を有し、該バイポーラトランジスタの対が本願発明に係る半導体装置あるいはバイポーラトランジスタにより構成されたことを特徴とする半導体集積回路である。
【００６１】
【発明の実施の形態】
以上、本願発明の諸形態を述べてきたが、その具体的実施の形態について説明する。
【００６２】
本願発明に係る半導体装置の好適な実施の形態の代表例は、バイポーラトランジスタのベース領域となる第１導電型の第１の単結晶半導体層のバンドギャップが、エミッタ領域やコレクタ領域となる第２導電型の第２と第３の単結晶半導体層のバンドギャップより小さく、ベース領域である第１の単結晶半導体層のバンドギャップが、エミッタ領域の第２の単結晶半導体層との接合部近傍で一定で、コレクタ領域の第３の単結晶半導体層との接合部に向かって減少することを特徴とするものである。
【００６３】
この実施の形態は、例えば、前記第１の単結晶半導体層が単結晶シリコン・ゲルマニウム層でバンドギャップを単結晶シリコン・ゲルマニウム層中のゲルマニウムの組成比で制御する場合、エミッタ・ベース接合での空乏層のベース側の端部位置が、ゲルマニウムの組成比が一定のところにあるため、エミッタ・ベース接合での空乏層のベース側の位置が変動しても（例えば、通常熱拡散で形成されるエミッタ領域の深さが変化した場合）、その位置でのバンドギャップは変化しない。よって、コレクタ電流はそのバンドギャップの指数関数で変化するが、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、コレクタ電流は変化しない。
【００６４】
また、バンドギャップが変化しないベース領域内で、ゲルマニウムの組成比をコレクタに向かって増加させることによって、コレクタに向かってバンドギャップを低減することが出来る。従って、このことによって、ベース層内部に電界が形成され、ベース層の電子を加速することができる。この為、半導体装置の特性としては、高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【００６５】
本願発明におけるベース、エミッタ、およびコレクタの厚さは通例のバイポーラトランジスタでの設計に準じて十分である。例えば、ベース層は５ｎｍより１００ｎｍ程度、エミッタ層は１０ｎｍより２００ｎｍ程度が多用される。又、コレクタ層はその厚さは本願発明の効果にそれほど大きな影響はないが、多くは０．１ｎｍより１μｍ程度より設計される。
【００６６】
Ｅｇ（０）はゲルマニウムの組成比に換算して５％より１５％程度、Ｅｇ（Ｇ）の幅はゲルマニウムの組成比に換算して５％より１５％程度が通例である。Ｗｂ０は５ｎｍより２０ｎｍの範囲が好都合である。Ｗｂｇはベース層の半分以下が好都合であるが、Ｗｂｇは少なくとも５ｎｍを設定することが多い。Ｗｃｇは少なくとも５ｎｍを設定することが多い。
【００６７】
また、本発明に係る半導体装置の別な好適な実施の形態は、前記第１の単結晶半導体層のバンドギャップが、第３の単結晶半導体層との接合部近傍で一定でも良いし、前記第３の単結晶半導体層のバンドギャップが、前記第１の単結晶半導体層との接合部近傍で、前記第１の単結晶半導体層のバンドギャップと同じでも良い。さらに、前記第１の単結晶半導体層のバンドギャップが第２の単結晶半導体層との接合部近傍で一定である部分の厚さが少なくとも５ｎｍであれば好適である。また、前記第１の単結晶半導体層と前記第２の単結晶半導体層との接合部の反対側に、前記第２の単結晶半導体層に接続された前記第２の単結晶半導体層よりバンドギャップの大きい第２導電型の第４の半導体層を有しても良い。
【００６８】
尚、本願発明の代表的な実施の形態としてシリコン・ゲルマニウムをベース層とした例を用いて説明するが、本願発明は各種半導体材料、即ち、バイポーラ・トランジスタを構成出来る半導体材料であれば適用可能なものである。
【００６９】
各種半導体材料として、例えばＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料などを用いても実施出来ることは言うまでもない。ＩＩＩ−Ｖ族化合物半導体材料の例としては例えば、（Ａｌ、Ｇａ、Ｉｎ）と（Ａｓ、Ｐ、Ｓｂ、Ｎ）との混晶を代表例をしてあげることが出来る。それらは、例えば、ＡｌＡｓ、ＡｌＰ、ＡｌＳｂ、ＡｌＮ、ＧａＡｓ、ＧａＰ、ＧａＳｂ、ＧａＮ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＮなどである。更には、これらの３元素および４元素など混晶をも用い得る。
【００７０】
また、ＩＩ−ＶＩ族化合物半導体材料としては、例えばＺｎ、Ｃｄ、Ｈｇのカルコゲナイド系混晶が代表的な例である。
【００７１】
次に、本発明に係る半導体装置の更に具体的な実施の形態につき、添付図面を参照しながら以下詳細に説明する。尚、以下の実施の形態では、実用にすぐれたゲルマニウム含有シリコンの結晶を代表例に用いてベース領域のバンド・ギャップを変化させる例を示す。しかし、上述したように他の半導体材料を用いても、各種形態に対して、同様の作用、効果を得ることが出来ることは言うまでもない。
【００７２】
＜実施の形態１＞
図１は、本発明に係る半導体装置の第１の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図１中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【００７３】
以下、図１に示したゲルマニウムの分布に基づいて、高利得で高速動作に適した高精度のバイポーラトランジスタを実現できることを説明する。
【００７４】
単結晶シリコンのバンドギャップに対して、エミッタ・ベース接合での空乏層のベース側の位置ＥＢｂ０における単結晶シリコン・ゲルマニウム層のバンドギャップの低下量をＥｇ（０）とし、コレクタ・ベース接合に向かってのバンドギャップの減少量をＥｇ（Ｇ）とすると、コレクタ電流はＥｇ（０）の指数関数とＥｇ（Ｇ）の積に比例することが知られている。
【００７５】
そのため、前述の図２の分布（ａ）のゲルマニウムの分布の例を考察すれば、単結晶シリコンからのオン電圧変化は、図３に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対して、ほぼ直線的に変化する。この例は、図３に図２（ａ）の場合として示される。その結果、例えば、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０が僅かに１ｎｍ変化しただけで、オン電圧が４ｍＶ以上も変化してしまう。この変化量は通常の単結晶シリコンのみのバイポーラトランジスタに比べて１桁以上も大きい。この原因は、従来例の場合、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０が、ゲルマニウムの組成比が変化しているところにあるため、その位置でのバンドギャップＥｇ（０）が変動することにある。
【００７６】
尚、図３は図１と図２に示したバイポーラトランジスタのオン電圧変化を示す特性線図である。
【００７７】
これに対して、本例ではエミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域（深さｗｂ０のベース領域）のゲルマニウム組成比を一定にしている。従って、図３に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さくできる。これは、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０が、ゲルマニウムの組成比が一定のところにあるため、その位置でのバンドギャップＥｇ（０）が変動しないためである。
【００７８】
しかしながら、図３に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のゲルマニウム組成比が一定の領域の深さＷｂ０をあまりに小さくすると（例えばＷｂ０が５ｎｍの場合）、本例の効果が減少してしまう。これは、コレクタ電流はベース領域全体のキャリアの積分量に依存しているためで、すなわちゲルマニウムの組成比が一定の領域を減少しすぎると、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０の変動に対して、前記のキャリアの積分量が変化するためである。そのため、従来に比べて、オン電圧の変動を低減するためには、Ｗｂ０を５ｎｍ程度以上にする必要がある。なお、Ｗｂ０を１５ｎｍ程度にした場合のオン電圧の変化量は、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０の変化が１ｎｍに対して０．５ｍＶ程度に低減できている。このＷｂ０の値は、バイポーラトランジスタで高速性能を達成するために選択されるベース領域の幅Ｗｂが通常２０ｎｍ〜５０ｎｍ程度であることから、十分に実用的である。
【００７９】
本実施例では、上記の説明に示した通り、高精度なバイポーラトランジスタを提供できるが、それのみならず、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けることによって、コレクタに向かってバンドギャップを低減することによってベース層内部に電界を形成し、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【００８０】
また、従来例で示したような、エミッタ・ベース接合での空乏層のベース側の位置でゲルマニウム組成比が変化している場合は、所望のコレクタ電流を得るためにエミッタ・ベース接合位置を正確に決めなくてはならないが、本実施例では、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍の一定のゲルマニウム組成比を選択することによって、所望のコレクタ電流を容易に設計できる。
【００８１】
本例により、電流利得や遮断周波数が高い高速のバイポーラトランジスタが高精度で形成できる。その結果、このトランジスタを用いることによって、高精度を要求される回路の高速化・高性能化を実現できる。
【００８２】
＜実施の形態２＞
図４は、本発明に係る半導体装置の第２の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図４中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【００８３】
実施の形態１と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さしている。そして、更にベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【００８４】
尚、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のゲルマニウム組成比が一定の領域の深さＷｂ０は、実施の形態１の場合と同様に考えれば良い。また、以下に示す別な諸実施の形態においても、この考え方は変わらない。
【００８５】
本実施例では、コレクタ・ベース接合でゲルマニウム組成比が最も大きいところから単結晶シリコンにゲルマニウムを低減する領域に幅をもたせている。これによって、コレクタ・ベース接合近傍で急峻なバンドギャップの増大を避けることによって、ベース領域内で加速された電子の速度が維持でき高速動作を実現できるばかりか、コレクタ・ベース接合での格子不整合に起因した結晶欠陥の発生を抑制できる。
【００８６】
本実施例により、高信頼性で電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタが形成できる。
【００８７】
＜実施の形態３＞
図５は、本発明に係る半導体装置の第３の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図５中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【００８８】
実施の形態１、２と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さくしている。そして、かつベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【００８９】
本実施例では、コレクタ・ベース接合近傍のベース領域のゲルマニウム組成比を一定（深さＷｂｇのベース領域）にしている。
【００９０】
これは、コレクタ・ベース接合近傍のベース領域のゲルマニウム組成比が変化していると、コレクタ電圧を変化して空乏層の幅が変化した場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化してコレクタ・ベース接合近傍のベース領域のゲルマニウム組成比が変動し、ベース領域全体のキャリアの積分量が変化してしまう。それゆえ、コレクタ電流がベース領域全体のキャリアの積分量に依存しており、コレクタ電流が変動してしまうため、それを防止するためである。
【００９１】
本実施例により、コレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、ゲルマニウムの組成比が一定のところにあるため、その位置でのバンドギャップが変動せず、コレクタ電圧を変えても、特性の変動が少ない高精度のバイポーラトランジスタが形成できる。
【００９２】
＜実施の形態４＞
図６は、本発明に係る半導体装置の第４の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図６中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【００９３】
実施の形態１〜３と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さくしている。そして、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【００９４】
本実施例では、コレクタ領域にもゲルマニウム組成比が一定（深さＷｃｇのコレクタ領域）を設けている。
【００９５】
ゲルマニウム組成比が最も大きいところから単結晶シリコンにゲルマニウムを低減する領域をコレクタ領域内にすることによって、バイポーラトランジスタの動作電流密度が高くなって、ベース領域がコレクタ領域へ広がっても、ベース領域内のゲルマニウム組成比が低下することがなく、導電帯に電子の障壁になる領域を形成することが無い。それによって高電流密度でも高速動作を実現できる。
【００９６】
また、単結晶シリコン・ゲルマニウム層中のボロン（ベース層の不純物）の拡散係数が、ゲルマニウム組成比が１５％程度を中心として概ね１０％より２０％程度において、単結晶シリコン中に比べて１桁程度小さいことが知られている。この為、コレクタ領域にもゲルマニウムを混合することで、トランジスタ製作に要する熱処理によるボロンの拡散を抑圧でき、ベース層の幅を狭くすることに有効であり、その結果として高速の動作性能を得ることが出来る。
【００９７】
また、本願発明の半導体装置の例としてカーボンを導入したヘテロ・バイポーラトランジスタに適用することも可能である。
【００９８】
なお、図６でのコレクタ・ベース接合の空乏層領域は、コレクタに電圧が印加されていない場合を示したものである。この例では、コレクタ領域の不純物濃度がベース領域の不純物濃度に比べて１桁程度以上低いため、コレクタに通常動作時の電圧が印加されると、ゲルマニウムを混合したコレクタ領域は、コレクタ・ベース接合の空乏層領域内になる。そのため、バンド構造で考察すると、コレクタ領域の導電帯でのノッチはほぼ消失し、当該半導体装置の動作速度を劣化させることはない。
【００９９】
本実施例により、電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタを高電流密度で動作させることができる。
【０１００】
＜実施の形態５＞
図７は、本発明に係る半導体装置の第５の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図７中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【０１０１】
本例では、実施の形態１〜４と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さくする。そして、更にベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図ることが出来き、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【０１０２】
本実施例では、エミッタ領域を多結晶シリコン領域と単結晶シリコン領域で構成している。図７にはエミッタ領域にこれらの両領域を示している。エミッタに多結晶シリコンを用いた場合、多結晶シリコンと単結晶シリコンの界面に存在する酸化膜の効果や、大粒径化した多結晶シリコンのバンドギャップが広くなったように振る舞う効果によって、エミッタに注入される正孔電流、すなわちベース電流が低減する。この為、エミッタに多結晶シリコンを用いた場合、より一層電流利得を向上できる。このことによって、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域の一定のゲルマニウム組成比の選択範囲が広くなり、本発明の効果をより顕著に得ることができる。
【０１０３】
＜実施の形態６＞
図８は、本発明に係る半導体装置の第６の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図８中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【０１０４】
本例では、実施の形態１〜５と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０に対するオン電圧の変化を小さしている。そして、更に、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【０１０５】
本実施例では、エミッタ・ベース接合の空乏層内でベース側からエミッタの単結晶シリコンに向かってゲルマニウムを低減する領域に幅をもたせている。これによって、エミッタ・ベース接合近傍で急峻なバンドギャップの低下を避けることによって、導電帯でのノッチを抑圧し、エミッタからベースに向かって電子をスムーズに加速することができ高速動作を実現できるばかりか、エミッタ・ベース接合での格子不整合に起因した結晶欠陥の発生を抑制できる。なお、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０は上記傾斜ゲルマニウム分布部分に位置しないように設計すれば良い。
【０１０６】
これまで、当該半導体装置でのゲルマニウムの分布のさせ方について、実施の形態を用いて説明してきた。次に、当該半導体装置の具体的構造の主な例を説明する。
【０１０７】
これまで、バイポーラトランジスタのエミッタ、ベース、及びコレクタの基本構成ついての諸例を示した。以下の実施の形態の諸例は、トランジスタにおけるその他の構成に具体な特徴を有する。以下の諸例では、エミッタ、ベース、及びコレクタの基本構成として、前述の諸例をその仕様や目的に応じて用いることが出来る。
【０１０８】
又、バイポーラ・トランジスタの主要部の基本構成について、エッミタ側とコレクタ側におけるバンド・ギャップの変化のさせ方について各種の形態を例示したが、これら双方の各々を相互に組み合わせて用いても良いことは言うまでもない。又、後述するバイポーラ・トランジスタの主要部の基本構成に関しても同様のことが言えることは言うまでもない。
【０１０９】
＜実施の形態７＞
図９は、本願発明に係るバイポーラトランジスタの第７の実施の形態を示す断面構造図である。先ず、本例の構造的な特徴の要点について概説し、次いで、その製造方法について説明する。
【０１１０】
本例は、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層５１は前記実施の形態１〜６で述べた各種の構成等を用いることが出来る。
【０１１１】
装置を構成する各層などの製造方法は通例のシリコン系半導体装置のそれで十分である。その詳細説明は後述するが、ここで絶縁膜１２、絶縁膜２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されている。この為、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積を小さくしているため、コレクタ・ベース接合容量を低くできる。従って、本願発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成比分布の効果と相まって、当該半導体装置の高速化や低電力化に有効である。なお、上記バイポーラトランジスタにおいて、ベース引き出し電極３１に多結晶シリコン・ゲルマニウムを用いてもよい。本願の他の諸実施の形態でも、これらの層に関しては同様である。
【０１１２】
また、本実施例では、単結晶シリコン・ゲルマニウム層５１を形成する領域の周囲の絶縁膜１２、２１のうち、絶縁膜２１にシリコン窒化膜を用いている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になる。本実施例ではシリコン・ゲルマニウム層５１の成長時の選択性をシリコン酸化膜のみに対して与える。こうして、単結晶シリコン・ゲルマニウム層５１成長時に、シリコン窒化膜２１の側面にも多結晶シリコン・ゲルマニウム層５２が形成し、前記現象を緩和することが出来る。こうして、多結晶シリコンのベース引き出し電極３１と単結晶シリコン・ゲルマニウム層５１との良好な接続を実現している。これによって、真性ベースと外部ベースの接触面積を増加でき、つなぎ部分のベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができる。
【０１１３】
さらに、このことは多結晶シリコンのベース引き出し電極３１の絶縁膜１２、２１の開口部からのせりだしの長さを短縮しても、真性ベースと外部ベースが接触抵抗を増加させることなく接続できるため、コレクタ・ベース間容量を低減することにも有効である。従って、本願発明に係るバイポーラトランジスタでは、寄生抵抗や寄生容量の低減により高速動作が可能となる。
【０１１４】
また、本実施例では、単結晶シリコン・ゲルマニウム層５１の成長前に、低濃度コレクタ領域３にキャリア濃度が低濃度コレクタ領域３より１桁程度高いコレクタ領域４を設けており、さらに単結晶シリコン・ゲルマニウム層５１の成長後にも、コレクタ領域４と同程度のキャリア濃度のコレクタ領域５を設けている。これらによって、トランジスタの動作速度性能をより一層向上できる。但し、これらはトランジスタの寄生容量の増大や耐圧の低下を伴うため、必要に応じて削除できることは言うまでもない。
【０１１５】
以下、図９に示した構造のバイポーラトランジスタの製造方法を図９および図１０〜図１２を用いて説明する。尚、図１０〜図１２は製造工程順に示した装置の断面図である。又、これらの図では、半導体基板１は省略され、図９に示した半導体基板１に形成した高濃度ｎ型埋め込み層２より上部の構造を示している。
【０１１６】
高濃度ｎ型埋め込み層２を形成したｐ型シリコン基板１の全面に低濃度ｎ型コレクタ層３をエピタキシャル成長し、シリコン酸化膜からなる素子分離絶縁膜１１を形成する。この素子分離の方法は通例のものである。次いで、シリコン酸化膜からなるコレクタ・ベース分離絶縁膜１２、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜２１と、多結晶シリコン（または、多結晶シリコン・ゲルマニウム）からなるベース引き出し電極３１と、エミッタ・ベース分離絶縁膜１３を形成する。そして、これらの積層体に通例のエッチングによりエミッタ・ベース分離絶縁膜１３とベース引き出し電極３１の開口部を形成する。前記第１のエミッタ・ベース分離絶縁膜１３とベース引き出し電極３１の各側壁に渡って第２のエミッタ・ベース分離絶縁膜１６を形成した後、リンをイオン打ち込みすることにより開口部の領域に対応した領域にのみにコレクタ領域４を形成する。等方性エッチングによりコレクタ・ベース分離絶縁膜２１、１２をエッチングする。こうして、図１０に示されるコレクタ・ベース分離絶縁膜２１、１２が得られる（図１０）。
【０１１７】
次いで、低濃度ｎ型コレクタ層３上に単結晶シリコン・ゲルマニウム層５１をエピタキシャル成長によって形成する。このとき、単結晶シリコン上における単結晶シリコン・ゲルマニウムの成長開始時間と絶縁膜上における多結晶シリコン・ゲルマニウムの成長開始時間の差を利用し、前記第１のエミッタ・ベース分離絶縁膜１３、および第２のエミッタ・ベース分離絶縁膜１６上に多結晶シリコン・ゲルマニウムが堆積しない条件で成長を行う。
【０１１８】
例えば、エピタキシャル成長温度が摂氏６００度、且つ成長圧力が１Ｐａの場合、単結晶シリコンを成長する場合（ゲルマニウム組成比＝０％）でも、単結晶シリコン上に成長する単結晶シリコンの厚さが５０ｎｍ以下でシリコン窒化膜上には多結晶シリコンが堆積するが、シリコン酸化膜上には多結晶シリコンは堆積しない。また、シリコン・ゲルマニウムの場合、ゲルマニウムの組成比を上げるに従い選択成長の臨界膜厚は大きくなり、ゲルマニウム組成比が３０％では単結晶シリコン上に約２０ｎｍの単結晶シリコン・ゲルマニウムが成長した場合、シリコン酸化膜上およびシリコン窒化膜上には多結晶シリコン・ゲルマニウムは堆積しない。さらに成長を続け、単結晶シリコン上に２０〜１５０ｎｍの単結晶シリコン・ゲルマニウムが成長した場合、シリコン窒化膜上には多結晶シリコンが堆積するが、シリコン酸化膜上には多結晶シリコン・ゲルマニウムは堆積しない。従ってこの範囲の真性ベース層を選択成長する事により、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜２１の側壁には多結晶シリコン・ゲルマニウムが堆積し、シリコン酸化膜からなるエミッタ・ベース分離絶縁膜１３、１６上には多結晶シリコン・ゲルマニウムは堆積しない。
【０１１９】
尚、このような成長を行うにはガスソースＭＢＥ（Molecular Beam Epitaxy）法やＣＶＤ（Chemical Vapor Deposition）法を用いることができるが、選択性の制御が良好なことからＣＶＤ法がより好適である。また、成長温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる摂氏５００度以上で、上限は結晶欠陥が生じ始める摂氏８００度以下の範囲である。この成長温度範囲で、成長圧力はシリコン酸化膜又はシリコン窒化膜上に多結晶シリコン・ゲルマニウム層が成長を開始する１００Ｐａ以下であればよい。
【０１２０】
また、上記選択成長は、塩素ガス（Ｃｌ）や塩酸ガス（ＨＣｌ）を成長中に供給することによっても実現可能である。例えばエピタキシャル成長温度が摂氏６５０度、且つ成長圧力が１００００Ｐａの場合、単結晶シリコンを成長する場合（ゲルマニウム組成比＝０％）でも、ＨＣｌ流量を全原料ガス流量の５０％以上とすることによりシリコン酸化膜上およびシリコン窒化膜上には多結晶シリコンは堆積しない。また、シリコン・ゲルマニウムの場合、ゲルマニウムの組成比を上げるに従いＨＣｌ流量は少なくてよく、組成比が３０％ではＨＣｌ流量を全原料ガス流量の２０％以上とすることによりシリコン酸化膜上およびシリコン窒化膜上には多結晶シリコン・ゲルマニウムは堆積しない。なお、このような成長を行うにはガスソースＭＢＥ法やＣＶＤ法を用いることができるが、選択性の制御が良好なことからＣＶＤ法がより好適である。また、温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる５００℃以上で、上限は結晶欠陥が生じ始める８００℃以下の範囲である。
【０１２１】
次いで、これまで準備した半導体積層体構造にリンをイオン打ち込みすることにより、エミッタ・ベース分離絶縁膜１６開口部下に対応する単結晶シリコン・ゲルマニウム領域のみにコレクタ領域５を形成する（図１１）。
【０１２２】
単結晶シリコン・ゲルマニウムの成長と共にベース引き出し電極３１のせりだし部と、コレクタ・ベース分離絶縁膜２１の側壁に多結晶シリコン・ゲルマニウムからなる外部ベース５２が形成される。そして、コレクタ・ベース分離絶縁膜１２、２１の厚さと、単結晶シリコン・ゲルマニウム層５１とベース引き出し電極３１のせりだし下部に堆積した多結晶シリコン・ゲルマニウム層５２の膜厚の和とが等しくなったところで、せりだし部分が完全に埋まり、真性ベース５１とベース引き出し電極３１が外部ベース５２を介して接続される。
【０１２３】
次いで、エッチングによりエミッタ・ベース分離絶縁膜１６を除去し、エミッタ・ベース分離絶縁膜１３、ベース引き出し電極３１、多結晶シリコン・ゲルマニウムからなる外部ベース５２の各側壁に、エミッタ・ベース分離絶縁膜１４を形成する。更に、エミッタの拡散源およびエミッタ電極となる高濃度ｎ型多結晶シリコン３３を堆積し、そのパターンニングとアニールを行うことによってｎ型不純物を単結晶シリコン・ゲルマニウム層５１に拡散し、エミッタ領域５３を形成する（図１２）。
【０１２４】
その後絶縁膜１５を堆積し、エミッタ、ベースおよびコレクタの各領域に開口部を形成して、この開口部を覆ってエミッタ電極１０１、ベース電極１０２、コレクタ電極１０３を形成し、半導体装置が形成される。この状態の断面図が前述の図９である。
【０１２５】
本実施例では、ベース抵抗やコレクタ・ベース接合容量を低減できるため、遮断周波数や最大発振周波数がそれぞれ５０ＧＨｚ以上の高速のバイポーラトランジスタが可能となり、さらに、ベース抵抗やコレクタ電流のばらつきが低減できるため、このトランジスタを用いて高精度な回路の高速化・高性能化に有効である。
【０１２６】
尚、本例におけるエミッタ、ベース、およびコレクタの基本構成について、これまで説明した諸例を用いることによって、本例の構造的な特徴に加えて、その各々の特徴を生かしたトランジスタを得ることが出来ることは言うまでもない。
このことは以下に示す実施の諸形態についても同様である。
【０１２７】
＜実施の形態８＞
図１３は、本発明に係るバイポーラトランジスタの第８の実施の形態を示す断面構造図である。先ず、本例の構造的な特徴の要点について概説する。
【０１２８】
本例は、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層５１は前記実施の形態１〜６で述べた各種の構成等を用いることが出来る。更に、本例では、単結晶シリコン・ゲルマニウム層５１を形成する領域の周囲の絶縁膜１２、２１の間に、多結晶シリコン層３４を設けている。
【０１２９】
ここで絶縁膜１２、２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【０１３０】
前述したように、本実施例では、単結晶シリコン・ゲルマニウム層５１を形成する領域の周囲の絶縁膜１２、２１の間に、多結晶シリコン層３４を設けている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になる。本実施例ではシリコン・ゲルマニウム層５１の成長時の選択性をシリコン酸化膜のみに対して与えることで、シリコン窒化膜２１および多結晶シリコン層３４の側面にも、単結晶シリコン・ゲルマニウム層５１成長時に多結晶シリコン・ゲルマニウム層５２が形成し、前記現象を緩和して、多結晶シリコンのベース引き出し電極３１と単結晶シリコン・ゲルマニウム層５１との良好な接続を実現できる。これによって、真性ベースと外部ベースの接触面積をより一層増加でき、つなぎ部分のベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができる。
【０１３１】
さらに、このことは多結晶シリコンのベース引き出し電極３１の絶縁膜１２、２１の開口部からのせりだしの長さを短縮しても、真性ベースと外部ベースが接触抵抗を増加させることなく接続できるため、コレクタ・ベース間容量を低減することにも有効である。
【０１３２】
従って、本発明に係るバイポーラトランジスタでは、寄生抵抗や寄生容量の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態８で述べた製造方法のうち、絶縁膜１２の堆積後に多結晶シリコン層３４を堆積しパターンニングして、その後に絶縁膜２１を堆積するように変更することで容易に形成可能である。
【０１３３】
＜実施の形態９＞
図１４は、本発明に係るバイポーラトランジスタの第８の実施の形態を示す断面構造図である。
【０１３４】
本例は、低濃度コレクタ領域３上に形成された絶縁膜１２の開口部のみに、単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層５１は前記実施の形態１〜６で述べた各種の構成等を用いることが出来る。
【０１３５】
更に、本例では、図９の例と同じように、絶縁膜１２の開口部は設計したエミッタ領域５３に対して自己整合的に決定されている。従って、自己整合に基因して、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積はより小さくなっているため、コレクタ・ベース接合容量を低くできる。この効果と本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、当該半導体装置の動作の高速化や低電力化に有効である。
【０１３６】
本実施例では、単結晶シリコン・ゲルマニウム層５１を形成する領域の周囲には絶縁膜１２のみを設けている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になるが、成長条件の工夫によりファセットの発生を抑圧できる。その場合、誘電率の低いシリコン酸化膜のみにすることによって、コレクタ・ベース接合容量を低減できる。従って、この寄生容量の低減により低電力で高速動作が可能となる。
【０１３７】
尚、その他の構成は、図１３の例と同様であるので、詳細説明は省略する。
【０１３８】
＜実施の形態１０＞
図１５は、本発明に係るバイポーラトランジスタの第１０の実施の形態を示す断面構造図である。
【０１３９】
本例では、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、実施の形態１〜６で述べた単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層５１は前記実施の形態１〜６で述べた各種の構成等を用いることが出来る。
【０１４０】
更に、本例では絶縁膜１２、２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されており、この自己整合に基因して単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積がより小さくなっているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【０１４１】
本実施例では、エミッタ・ベース分離をシリコン酸化膜１４と多結晶シリコン層３５で構成している。エミッタ領域の幅が狭くなると、エミッタ電極となる高濃度ｎ型多結晶シリコン層３３の幅も細くなり、電極１０１までの抵抗が大きくなりエミッタ直列抵抗が高くなりトランジスタ動作に支障を来す。本実施例の多結晶シリコン層３５はその課題を克服するためのもので、予め高濃度ｎ型にしておけば一層の抵抗低減に有効である。従って、本発明に係るバイポーラトランジスタでは、寄生抵抗の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態８で述べた製造方法のうち、絶縁膜１４の堆積後に多結晶シリコン層３５を堆積しパターンニングするように変更することで容易に形成可能である。
【０１４２】
尚、その他の構成は、図９の例と概ね同様であるので、詳細説明は省略する。
【０１４３】
＜実施の形態１１＞
図１６は、本発明に係るバイポーラトランジスタの第１１の実施の形態を示す断面構造図である。
【０１４４】
本例では、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、実施の形態１〜６で述べた単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。絶縁膜１２、２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【０１４５】
本実施例では、素子分離をシリコン酸化膜１１と１７で構成している。コレクタ領域の高濃度ｎ型埋め込み層２側面でのとｐ型シリコン基板１との接合をシリコン酸化膜１７により削除することにより、コレクタ・基板間の寄生容量を低減できる。従って、本発明に係るバイポーラトランジスタでは、寄生容量の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態８で述べた製造方法のうち、素子分離絶縁膜１１形成の前もしくは後に、素子分離絶縁膜１７の形成工程を追加することで容易に形成可能である。
【０１４６】
尚、その他の構成は、図１５の例と概ね同様であるので、詳細説明は省略する。
【０１４７】
＜実施の形態１２＞
図１７は、本発明に係るバイポーラトランジスタの第１２の実施の形態を示す断面構造図である。
【０１４８】
本例は、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、実施の形態１〜６で述べた単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。絶縁膜１２、２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【０１４９】
本実施例では、シリコン酸化膜１８を有するシリコン基板１も用いており、これによりトランジスタはシリコン酸化膜１１と１７と１８とで他のトランジスタと完全に素子分離される。その結果、コレクタ領域の高濃度ｎ型埋め込み層２底面でのとシリコン基板１との接合がシリコン酸化膜１８により削除され、コレクタ・基板間の寄生容量を低減できる。また、トランジスタがシリコン基板１と完全に素子分離されているため、近接するトランジスタとの干渉が低減でき、動作の異なるトランジスタからの不要雑音を抑圧できる。従って、本発明に係るバイポーラトランジスタでは、寄生容量の低減により低電力で高速動作が可能となり、また高周波で高性能な集積回路を実現できる。
【０１５０】
尚、その他の構成は、図１６の例と概ね同様であるので、詳細説明は省略する。
【０１５１】
＜実施の形態１３＞
図１８は、本発明に係るバイポーラトランジスタの第１３の実施の形態を示す断面構造図である。
【０１５２】
本例は、低濃度コレクタ領域３上に形成された絶縁膜１２、２１の開口部のみに、実施の形態１〜６で述べた単結晶シリコン・ゲルマニウム層５１が設けられていて、多結晶シリコンからなるベース引き出し電極３１と、単結晶シリコン・ゲルマニウム層５１とが、多結晶シリコン・ゲルマニウムからなる外部ベース５２を介して接触する構造である。絶縁膜１２、２１の開口部は設計したエミッタ領域５３に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層５１と低濃度コレクタ領域３との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層５１のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【０１５３】
本実施例では、ベース引き出し電極であるｐ型多結晶シリコン層３１、コレクタ電極である高濃度ｎ型多結晶シリコン層３２、およびエミッタ電極である高濃度ｎ型多結晶シリコン層３３の上部に自己整合的にシリサイド膜（シリコンと金属の反応膜）もしくは金属膜４１、４２、４３を設けている。これらによって、それぞれの多結晶シリコン層と電極１０１、１０２、１０３との接触抵抗を低減でき、直列抵抗を低減できる。本願発明に係るバイポーラトランジスタでは、寄生抵抗の低減により高速動作が可能となる。
【０１５４】
また、電極１０１、１０２、１０３を設ける部分に形成するコンタクト孔形成時に、膜厚の異なる絶縁膜をエッチングする場合でも、シリサイド膜（シリコンと金属の反応膜）もしくは金属膜４１、４２、４３がエッチングのストッパーとなるため、より安定にトランジスタの作製が可能になる。なお、上記シリサイド膜（シリコンと金属の反応膜）もしくは金属膜は、それぞれの多結晶シリコン層を露出した後に、金属膜を堆積してシリコンと反応させた後で余分な部分を除去するか、多結晶シリコン層上に選択的に堆積する方法によって容易に形成可能である。
【０１５５】
尚、その他の構成は、図１７の例と概ね同様であるので、詳細説明は省略する。
【０１５６】
次に、本願に係わる光伝送システムの実施の形態について説明する。
【０１５７】
＜実施の形態１４＞
図１９及び図２０は、各々本願発明に係るバイポーラトランジスタの第１４の実施の形態を示す図であり、光伝送システムのシステム構成図を示す。図１９は光伝送システムの送信モジュールの概略構成、図２０は光伝送システムの光受信モジュールの概略構成を示す。
【０１５８】
周知のとおり、大容量の光伝送システムを構築するためには伝送速度の高速化が必要である。そして、そのシステムを構成する集積回路に使用するバイポーラトランジスタに高速動作が要求される。従って、システムを構成する集積回路に使用するトランジスタとして本願発明によるトランジスタを採用することにより、集積回路しいてはシステム全体での性能を著しく向上することができる。
【０１５９】
図１９は、光伝送システムの送信モジュール５００を示している。伝送すべき電気信号５０１はマルチプレクサＭＵＸに入力され、例えば４：１などに多重化され、その出力信号がドライバ５０２に伝達される。半導体レーザーＬＤは常時一定の強度の光を出力しており、ドライバ５０２により駆動される外部変調器５０３がドライバ５０２の出力に応じて光を吸収あるいは非吸収して光ファイバー５０４に伝送するよう構成されている。図１９に示した送信モジュールは、いわゆる外部変調型とよばれるものである。これに変えて、半導体レーザーＬＤの発光を直接制御する直接変調型を採用することも可能であるが、一般的に外部変調型での送信のほうがチャープによるスペクトル発振の広がりがなく、高速、長距離の伝送に適する。
【０１６０】
図２０は、光伝送システムの光受信モジュール５１０を示している。図２０において、参照符号５２０はフロントエンドモジュール部を示し、このフロントエンドモジュール部５２０は、光ファイバ５４４を介して伝送されて来る光信号を受光して電気信号に変換出力する受光器５２１と、受光器出力を増幅するプリアンプ５２２とから構成される。プリアンプ５２２により増幅された電気信号は、メインアンプ部５３０に入力され増幅される。メインアンプ部５３０は、光伝送の距離や製造偏差によるバラツキを避け、出力を一定に保つため、メインアンプ５３２の出力が帰還される自動利得調整器ＡＧＣ５３１に入力されるよう構成されている。なお、メインアンプ部５３０は利得を調整する構成の他、出力振幅を制限するリミットアンプを採用することもできる。識別器５４０は所定のクロックに同期して１ビットのアナログ‐ディジタル変換を行うよう構成され、メインアンプ部５３０の出力をディジタル化し、分離器ＤＭＵＸ５７０により例えば１：４に分離されて後段のディジタル信号処理回路５６０に入力され、所定の処理が行われる。
【０１６１】
クロック抽出部５５０は、識別器５４０及び分離器ＤＭＵＸ５７０の動作タイミングを制御するためのクロックを、変換した電気信号から形成するためのものであり、メインアンプ部５３０の出力を全波整流器５５１により整流し、帯域の狭いフィルタ５５２によりフィルタリングしてクロック信号となる信号を抽出する。フィルタ５５２の出力は、位相器５５３に入力される。この位相器５５３は、フィルタ出力とアナログ信号の位相をあわせるための位相器であり、予め定められた遅延量に基づきフィルタ出力を遅延させるものである。位相器５５３の出力は、リミットアンプ５５４を介して識別器５４０と分離器ＤＭＵＸ５７０へ入力される。
【０１６２】
図２１に、前記システムを構成する集積回路の例として、前置増幅回路の回路図を示した。この前置増幅回路は特に高速動作が要求される。従って、この増幅回路を構成するトランジスタとして本発明によるトランジスタを採用することにより、増幅回路全体での性能を著しく向上することができる。図２１において、参照符号３００は単一の半導体基板上に形成された前置増幅回路を構成する半導体集積回路を示し、この半導体集積回路３００の入力端子ＩＮにはフォトダイオードＰＤが外付けされ、電源端子３０１と接地端子３０２間にはデカップリング容量３０３が外付けされている。フォトダイオードＰＤは光伝送ケーブルを通して送信されてくる光信号を受ける受光素子であり、デカップリング容量３０３は電源ラインと接地ラインとの間の交流成分をショートするための容量である。
【０１６３】
バイポーラトランジスタＱ１及びＱ２は、増幅回路を構成するバイポーラトランジスタであり、実施の形態１〜１３で説明した構造を有する本発明に係るバイポーラトランジスタのいずれでも好適に用いることができる。ダイオードＤ１はレベルシフト用ダイオードであり、本発明に係るバイポーラトランジスタのベース・コレクタ間を短絡して形成してもよく、また、必要に応じて複数個のダイオードを直接接続して適用することも可能である。また、必要に応じて出力端子ＯＵＴとトランジスタＱ２のエミッタとの間に出力用バッファ回路が挿入される。
【０１６４】
本実施例の光伝送システム用前置増幅回路を構成する半導体集積回路３００は、光伝送ケーブルを介して伝送されてきた光信号がフォトダイオードＰＤにより変換された電気信号を入力端子ＩＮの入力として、この入力された電気信号を増幅用トランジスタＱ１及びＱ２により増幅して出力端子ＯＵＴから出力するように動作する。実施の形態１〜１３で説明した本発明に係るいずれかのバイポーラトランジスタを用いることにより、本実施例の前置増幅回路は広帯域特性を実現することができる。
【０１６５】
ここで、フォトダイオードＰＤ及び前置増幅回路が実装基板に集積された光伝送システムのフロントエンドモジュールの断面図を、図２２に示す。図２２において、参照符号４０１は光ファイバー、４０２はレンズ、４０３はフォトダイオード、４０４は前置増幅器が形成された半導体集積回路を示し、フォトダイオード４０３及び前置増幅器ＩＣ４０４が基板４０７に実装され、フォトダイオード４０３及び前置増幅器ＩＣ４０４はダイオード及び増幅器等を接続する配線４０５を介して出力端子４０６に接続されている。また、基板４０７は金属ケースなどの気密封止パッケージ４０８内に収納されている。図示していないが、基板４０７上には図２１に示すコンデンサ３０３も実装されている。このように、フロントエンドを構成するフォトダイオード及び前置増幅器を同一のモジュールに構成することにより、信号経路を短くすることができノイズの乗りにくく寄生のインダクタ成分や容量成分も小さく抑えることができる。
【０１６６】
図２２に示したフロントモジュールにおいて、光ファイバー４０１から入力した光信号はレンズ４０２により集光され、フォトダイオ−ド４０３で電気信号に変換される。この電気信号は、基板４０７上の配線４０５を通して前置増幅器ＩＣ４０４で増幅され出力端子４０６から出力される。
【０１６７】
ここで述べた光通信システムにおいては、その各所に先の実施の形態１〜１３に述べた構成の本発明に係るバイポーラトランジスタを用いて回路を構成することができる。また、同様にメインアンプ５３２を構成する回路も、図２１に示した回路により構成することが可能である。
【０１６８】
また、本発明によるトランジスタは、コレクタ電流の高精度な設計が可能で、さらにコレクタ電流のばらつきが少ないことから、回路の信号電圧を低く設定でき、それによって、回路の高速化や低消費電力化が図れる。特に、集積素子数の多い送信モジュール５００内のマルチプレクサＭＵＸ、識別器５４０やＤＭＵＸ５７０、また、高精度なトランジスタが要求される自動利得調整器５３１などに有効である。
【０１６９】
前記実施例に従って製造した本発明に係るバイポーラトランジスタは、例えば、遮断周波数及び最大遮断周波数が１００ＧＨｚと高速動作が可能なため、１秒当たり４０Ｇビットなどの大容量の信号を高速で送受信することができる。また、従来このような高速動作が必要な回路については、シリコンバイポーラトランジスタに比べ動作速度が速いＧａＡｓトランジスタを用いる必要があった。しかし、このような回路に対して、本発明に係る安価なシリコンバイポーラトランジスタを用いることができるため、光伝送システム全体のコストを低減することが可能となる。
【０１７０】
＜実施の形態１５＞
図２３は本発明に係るバイポーラトランジスタの第１５の実施の形態を示す図であり、本発明に係るバイポーラトランジスタを適用する移動体無線携帯機のブロック構成図である。本実施例は、前記１〜１３で説明した本発明に係るバイポーラトランジスタを、低雑音増幅器６０３、シンセサイザー６０６、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：フェーズ・ロックド・ループ）６１１等の移動体無線携帯機の各ブロックを構成する回路に適用した例である。
【０１７１】
図２３に示した本実施の形態の移動体無線携帯機は、次のように動作する。アンテナ６０１からの入力を低雑音増幅器６０３で増幅し、シンセサイザ６０６から発した周波数を発振器６０５から発振させ、低雑音増幅器６０３からの信号を発振器６０５から発振した信号を用いて、ダウンミキサ６０４でより低い周波数へダウンコンバージョンする。さらに、ＰＬＬ６１１から発した周波数を発振器６１０から発振させ、ダウンミキサ６０４からの信号を発振器６１０から発振した信号を用いて、復調器６０９で復調し、より低周波を扱うベースバンドユニット６１３で信号処理を行なう。また、ベースバンドユニット６１３から発せられた信号は、変調器６１２でＰＬＬ６１１からの信号を用いて変調され、さらに、アップミキサ６０８においてシンセサイザ６０６からの信号を基に高周波へアップコンバートされた後、電力増幅器６０７により増幅されてアンテナ６０１より送信される。ここで、スイッチ６０２は信号の送信・受信を切り換えるスイッチであり、ベースバンドユニット６１３から図示しない制御信号を受けて、その送信・受信が制御される。さらに、ベースバンドユニット６１３には図示しないスピーカ、マイク等が接続され音声信号の入出力が可能とされている。
【０１７２】
本実施例の移動体無線携帯機を構成する図２３に示した各ブロック、特に低雑音増幅器６０３、シンセサイザー６０６、ＰＬＬ６１１、ダウンミキサ６０４、アップミキサ６０８、発振器６０５、６１０、電力増幅器６０７のブロックに、前記実施の形態１〜１３で説明した本発明に係るいずれかのバイポーラトランジスタを適用して、それぞれの回路を構成することが有効である。本発明によるトランジスタは、ベース抵抗及びコレクタ・ベース間容量の低減が可能であるため、低雑音増幅器６０３、シンセサイザ６０６およびＰＬＬ６１１において、低雑音化と低消費電力化が図れる。これにより、システム全体として低雑音かつ長時間使用可能な移動体無線携帯機を実現することができる。
【０１７３】
図２４に、前記システムを構成する集積回路の例として、ＰＬＬのプリスケーラ用Ｄフリップフロップの回路図を示した。前述実施の形態１〜１３で説明した本発明に係るバイポーラトランジスタを図２４に示した回路上のトランジスタ７０１から７１２に用いた例である。
【０１７４】
このＤフリップフロップ回路の入力信号とクロック信号及び出力信号は、高電位と低電位の２状態のみを有する。入力信号と反転入力信号をそれぞれ端子７１９と端子７２０に、また、クロック信号と反転クロック信号をそれぞれ端子７２１と端子７２２に入力し、端子７２３と端子７２４より出力信号と反転出力信号を得る。電流源７１８と７１９を流れる電流経路は、クロック信号によりそれぞれトランジスタ７０９か７１０、７１１か７１２のいずれかに切り替わる。本回路においては出力信号は、クロック信号が低電位から高電位に変化した場合に入力値を出力し、それ以外の場合、前入力値を保持する。
【０１７５】
＜実施の形態１６＞
図２７は、本発明に係る半導体装置の第１４の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図２７中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【０１７６】
本実施例では、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を階段的に設けているが、他の実施例と同様にコレクタに向かってバンドギャップを低減することによってベース層内部に電界を形成し、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【０１７７】
尚、本例において、コレクタ側のゲルマニウムの組成比の変化のさせ方は、前述した各種のものを用いることが出来ることは言うまでもない。その例は例えば、図１、図４、あるいは図５などである。
【０１７８】
＜実施の形態１７＞
図２８は、本発明に係る半導体装置の第１５の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率（％）を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図２８中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【０１７９】
本実施例では、ベース領域内にゲルマニウムの組成比をコレクタに向かって減少する領域と増加する領域を設けている。図３を用いて前述した通り、ゲルマニウムの組成比が一定の領域を減少しすぎると、オン電圧の変動を抑圧できなくなる。これは、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０の変動に対して、キャリアの積分量が変化するためである。このため、ゲルマニウムの組成比が一定の領域を５ｎｍ程度以上にする必要がある。しかしながら、この制限は高速動作性能を追求するために薄層化する場合の阻害要因となる。
【０１８０】
本実施例では、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０のゲルマニウムの組成比を低減することによっても、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０の変動に対して、キャリアの積分量を一定に保つことが出来る。なお、このゲルマニウムの組成比を低減する領域での組成比変化は、ゲルマニウムの組成比をコレクタに向かって増加する領域に比べて、緩やかであるため、特にベース層の電子の走行の障害とはならない。
【０１８１】
このゲルマニウムの組成比の低減の程度は、エミッタ・ベース接合での空乏層のベース側の端部位置ＥＢｂ０の変動に対して、キャリアの積分量を一定に保つようになす。ゲルマニウムの組成比の低減の程度のより具体的な例を例示すれば、そのばらつき等も勘案して、ゲルマニウム組成を概ね１％より５％程度の範囲で低減させることが出来る。
【０１８２】
尚、本例において、コレクタ側のゲルマニウムの組成比の変化のさせ方は、前述した各種のものを用いることが出来ることは言うまでもない。その例は例えば、図１、図４、あるいは図５などである。
【０１８３】
本実施例では、上記の説明に示した通り、高精度なバイポーラトランジスタを提供できるが、それのみならず、ベース領域全体を薄層化、高速化を図ることができる。
【０１８４】
図２９に、高精度のトランジスタを必要とする集積回路の例として、差動型増幅器の回路図を示した。前述実施の形態１〜１５で説明した本発明に係るいずれかのバイポーラトランジスタを図２９に示した回路上のトランジスタ８０１から８０４、８０９、８１０に用いた例である。その他の回路の接続は通例の差動型増幅器回路と基本的に相違ない。従って、その詳細説明を省略する。
【０１８５】
この差動型増幅器回路では、エミッタが接続されている８０１と８０４、８０２と８０３、および８０９と８１０の各トランジスタ対のオン電圧が一致しないと、出力信号においてオフセットを生じてしまい、良好な動作を得ることが出来ない。実施の形態で示したトランジスタを用いることによって、この問題を回避でき、オペアンプやミキサなどのアナログ動作の回路に適用した場合に優れた性能を得ることが出来る。
【０１８６】
次に、複数の構成を有する半導体装置を一つの半導体基板に混載する例を示す。即ち、設計の要請に応じて各種特性、各種構造の半導体装置を一つの半導体基板に混載する例である。即ち、本例は、一つの半導体基板に、本願明細書に記載したバイポーラトランジスタの複数個を有して半導体集積回路が構成され、半導体装置の周波数特性とコレクタ耐圧の各特性が異なる諸半導体装置が搭載されてなる半導体集積回路と言うことが出来る。
【０１８７】
＜実施の形態１８＞
図３０は、本願発明に係るバイポーラトランジスタの第１６の実施の形態を示す断面構造図である。
【０１８８】
基本的な構造は、第７の実施の形態である図９と同様である。本例では、第７の実施の形態である図９に示した低濃度コレクタ領域３より不純物濃度が１桁程度高いコレクタ領域４と、コレクタ領域４と同程度のキャリア濃度のコレクタ領域５を削除している。これによって、高耐圧の特性を得ることが出来る。前記不純物濃度の高い、いわゆる埋め込み領域は、コレクタ抵抗の低減の為の領域である。このことで動作速度の高速化を図っているが、コレクタ耐圧とはトレード・オフの関係にある。半導体集積回路における各半導体装置に要請される特性に応じて、用いる各半導体装置の特性が選択される。そして、こらの諸半導体装置が一つの半導体基板に集積化される工夫がなされる。
【０１８９】
以下、図３０に示した構造のバイポーラトランジスタと前述の第７の実施の形態である図９に示した構造のバイポーラトランジスタの製造方法を図３１〜図３３を用いて説明する。尚、図３１〜図３３は製造工程順に示した装置の断面図である。又、これらの図では、半導体基板１は省略され、図３０に示した半導体基板１に形成した高濃度ｎ型埋め込み層２より上部の構造を示している。
【０１９０】
高濃度ｎ型埋め込み層２を形成したｐ型シリコン基板１の全面に低濃度ｎ型コレクタ層３をエピタキシャル成長し、シリコン酸化膜からなる素子分離絶縁膜１１を形成する。次いで、シリコン酸化膜からなるコレクタ・ベース分離絶縁膜１２、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜２１と、多結晶シリコン（または、多結晶シリコン・ゲルマニウム）からなるベース引き出し電極３１と、エミッタ・ベース分離絶縁膜１３を形成する。そして、これらの積層体に通例のエッチングによりエミッタ・ベース分離絶縁膜１３とベース引き出し電極３１の開口部を形成する。前記第１のエミッタ・ベース分離絶縁膜１３とベース引き出し電極３１の側壁に第２のエミッタ・ベース分離絶縁膜１６を形成した後、ホト工程を経てリンをイオン打ち込みすることによりホト工程でカバーされていない領域のみの開口部の領域にコレクタ領域４を形成する。これによって、高速動作性能を必要とするトランジスタにはコレクタ領域４を形成し、高耐圧特性を必要とするトランジスタにはコレクタ領域４を形成しないようにする。等方性エッチングによりコレクタ・ベース分離絶縁膜２１、１２をエッチングする（図３１）。
【０１９１】
次いで、低濃度ｎ型コレクタ層３上に単結晶シリコン・ゲルマニウム層５１をエピタキシャル成長によって形成する。このとき、単結晶シリコン上における単結晶シリコン・ゲルマニウムの成長開始時間と絶縁膜上における多結晶シリコン・ゲルマニウムの成長開始時間の差を利用し、前記第１のエミッタ・ベース分離絶縁膜１３、および第２のエミッタ・ベース分離絶縁膜１６上に多結晶シリコン・ゲルマニウムが堆積しない条件で成長を行う。
【０１９２】
次いで、これまで準備した半導体積層体構造にホト工程を経てリンをイオン打ち込みすることにより、ホト工程でカバーされていない領域のみのエミッタ・ベース分離絶縁膜１６開口部下の単結晶シリコン・ゲルマニウム領域にコレクタ領域５を形成する。これによって、高速動作性能を必要とするトランジスタにはコレクタ領域５を形成し、高耐圧特性を必要とするトランジスタにはコレクタ領域５を形成しないようにする。（図３２）
単結晶シリコン・ゲルマニウムの成長と共にベース引き出し電極３１のせりだし部と、コレクタ・ベース分離絶縁膜２１の側壁に多結晶シリコン・ゲルマニウムからなる外部ベース５２が形成される。そして、コレクタ・ベース分離絶縁膜１２、２１の厚さと、単結晶シリコン・ゲルマニウム層５１とベース引き出し電極３１のせりだし下部に堆積した多結晶シリコン・ゲルマニウム層５２の膜厚の和とが等しくなったところで、せりだし部分が完全に埋まり、真性ベース５１とベース引き出し電極３１が外部ベース５２を介して接続される。
【０１９３】
次いで、エッチングによりエミッタ・ベース分離絶縁膜１６を除去し、エミッタ・ベース分離絶縁膜１３、ベース引き出し電極３１、多結晶シリコン・ゲルマニウムからなる外部ベース５２の側壁に、エミッタ・ベース分離絶縁膜１４を形成する。更に、エミッタの拡散源およびエミッタ電極となる高濃度ｎ型多結晶シリコン３３を堆積し、そのパターンニングとアニールを行うことによってｎ型不純物を単結晶シリコン・ゲルマニウム層５１に拡散し、エミッタ領域５３を形成する（図３３）。
【０１９４】
その後絶縁膜１５を堆積し、エミッタ、ベースおよびコレクタの各領域に開口部を形成して、この開口部を覆ってエミッタ電極１０１、ベース電極１０２、コレクタ電極１０３を形成し、半導体装置が形成される。この状態での、低濃度コレクタ領域３より１桁程度高いコレクタ領域４と、コレクタ領域４と同程度のキャリア濃度のコレクタ領域５が無いトランジスタ（図３３の右側）の断面図が図３０である。
【０１９５】
本実施例では、高速のトランジスタの高耐圧のトランジスタを混載できるため、高速のトランジスタにより高速の信号処理をできる同時に、大きな信号出力の回路を高耐圧トランジスタによって構成ため、これらのトランジスタを用いて高機能な集積回路を実現できる。
【０１９６】
図３４には、本例の他の構成のトランジスタの断面構造を示した。トランジスタの動作速度と耐圧の性能に応じて、低濃度コレクタ領域３より１桁程度高いコレクタ領域４のみを有するトランジスタ（図３４左側）や低濃度コレクタ領域３より１桁程度高いコレクタ領域５のみを有するトランジスタ（図３４右側）を混載した例である。言うまでもないが、例えば、図９や図３０のトランジスタも混載できる。なお、これらのバイポーラトランジスタの製造方法は前述で容易に理解できる。
【０１９７】
＜実施の形態１９＞
図３５は本発明に係るバイポーラトランジスタの第１７の実施の形態を示す図であり、高速のトランジスタと高耐圧のトランジスタの両方を必要とする集積回路の例として、高出力増幅器の回路図を示した。前述実施の形態１６で説明した本発明に係るバイポーラトランジスタを図３５に示した回路上のトランジスタ９１１、９１２に用いた例である。
【０１９８】
図３５は差動増幅回路であり、９０１〜９１２、９２１、９２２はトランジスタ、９１３〜９１８、および９２５〜９３４は抵抗、９１９、９２０は入力端子、９２３，９２４は出力端子、９３５、９３６は各々端子を示す。
【０１９９】
この高出力増幅器回路では、トランジスタ９０１〜９１０を経て増幅された入力信号が最終の出力差動増幅段で最も大きな振幅になり出力される。そのため、トランジスタ９１１、９１２のコレクタ電圧は振幅の分だけ変化し、トランジスタのコレクタ・エミッタ間に大きな電圧が印可される。高速のトランジスタは、高速動作性能とトレードオフの関係にある耐圧をある程度犠牲にしている。従って、この半導体装置は大振幅の信号出力に十分な耐圧が得られない。そのため本回路に用いた場合、最終の出力差動増幅段のトランジスタが破壊することが発生する。本発明の高耐圧のトランジスタを用いれば、この問題を回避でき、高速の信号処理回路と、大信号の出力回路を混載でき、高機能な集積回路を実現できる。
【０２００】
前記実施の形態１〜１７で説明した本発明に係るいずれかのバイポーラトランジスタを適用して、それぞれの回路を構成することができる。本発明によるトランジスタは、ベース抵抗及びコレクタ・ベース間容量の低減が可能であるため、移動体無線携帯機のＰＬＬの低消費電力化が図れる。また、本発明によるトランジスタは、コレクタ電流の高精度な設計が可能で、さらにコレクタ電流のばらつきが少ないことから、信号電圧を低く設定でき、それによって、より一層の低消費電力化が図れる。
【０２０１】
以上の各実施の形態において、その任意のいくつか、あるいは全ての組み合わせを用いることができる。また、半導体としてＧａＡｓ等の他の半導体を用いても本発明の装置を実現できる。また、各実施例でのｐ型、ｎ型の導電型を逆に用いることが出来るのはもちろんである。また、実施例のバイポーラトタンジスタの動作をエミッタとコレクタを逆にしても可能である。さらに、各実施例とＭＯＳトランジスタなどの既存の半導体装置との共存も可能である。さらに、本発明の好適な実施例について説明したが、本発明は前記実施の形態に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることはもちろんである。
【０２０２】
以上、課題を解決する手段の欄および発明の諸実施の形態をもって、説明したように本願発明によれば、バイポーラトランジスタの高速化を図るために必要なベース層の薄層化が可能である。すなわち、ベース層を高濃度化できるため、ベース層を薄層化しても、十分なコレクタ・エミッタ耐圧や電流利得を維持でき、高信頼性で高利得で高速動作に適した高精度なバイポーラトランジスタを作製できる。
【０２０３】
また、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧の変化に対するコレクタ電流変動が少ない良好な特性を可能にし、かつコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタを提供できる。
【０２０４】
また、所望のコレクタ電流を容易に設計でき、このトランジスタを用いることによって、高精度を要求される回路の高速化・高性能化を実現でき、さらに電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタを高電流密度で動作させることができる。
【０２０５】
また、ベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができ、さらにコレクタ・ベース接合容量やコレクタ・基板接合容量を低くでき、寄生抵抗や寄生容量の低減により高速かつ低電力動作が可能となる。さらに、近接するトランジスタとの干渉が低減でき、動作の異なるトランジスタからの不要雑音を抑圧でき、高周波で高性能な集積回路を実現できる。
【０２０６】
以上のことから、高速動作が必要とされる回路やシステムに本発明によるバイポーラトランジスタを用いることで、回路及びシステム全体での性能の向上をはかることができる。
【０２０７】
【発明の効果】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有する半導体装置および半導体集積回路を提供することが出来る。
【０２０８】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有し、かつコレクタ電流のばらつきが少ない高精度な半導体装置および半導体集積回路を提供することが出来る。
【０２０９】
本願発明は、単結晶シリコン・ゲルマニウム層をベース層として用い、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有し、かつコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタおよび半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図１】図１は本願発明に係るバイポーラトランジスタの第１の実施の形態を示すゲルマニウム組成比分布図である。
【図２】図２は従来のバイポーラトランジスタを示すゲルマニウム組成比分布図である。
【図３】図３は図１と図２に示したバイポーラトランジスタのオン電圧変化を示す特性線図である。
【図４】図４は本願発明に係るバイポーラトランジスタの第２の実施の形態を示すゲルマニウム組成比分布図である。
【図５】図５は本願発明に係るバイポーラトランジスタの第３の実施の形態を示すゲルマニウム組成比分布図である。
【図６】図６は本願発明に係るバイポーラトランジスタの第４の実施の形態を示すゲルマニウム組成比分布図である。
【図７】図７は本願発明に係るバイポーラトランジスタの第５の実施の形態を示すゲルマニウム組成比分布図である。
【図８】図８は本願発明に係るバイポーラトランジスタの第６の実施の形態を示すゲルマニウム組成比分布図である。
【図９】図９は本願発明に係るバイポーラトランジスタの第７の実施の形態を示す断面図である。
【図１０】図１０は図９に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図１１】図１１は図９に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図１２】図１２は図９に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図１３】図１３は本願発明に係るバイポーラトランジスタの第８の実施の形態を示す断面図である。
【図１４】図１４は本願発明に係るバイポーラトランジスタの第９の実施の形態を示す断面図である。
【図１５】図１５は本願発明に係るバイポーラトランジスタの第１０の実施の形態を示す断面図である。
【図１６】図１６は本願発明に係るバイポーラトランジスタの第１１の実施の形態を示す断面図である。
【図１７】図１７は本願発明に係るバイポーラトランジスタの第１２の実施の形態を示す断面図である。
【図１８】図１８は本願発明に係るバイポーラトランジスタの第１３の実施の形態を示す断面図である。
【図１９】図１９は本願発明に係るバイポーラトランジスタを適用した送信モジュールのブロック図である。
【図２０】図２０は本願発明に係るバイポーラトランジスタを適用した受信モジュールのブロック図である。
【図２１】図２１は受信モジュールに用いられる本願発明に係るバイポーラトランジスタを適用するに好適な前置増幅回路の回路図である。
【図２２】図２２は本願発明に係るバイポーラトランジスタを適用する前置増幅回路を実装基板に集積した光伝送システムのフロントエンドモジュールの断面図である。
【図２３】図２３は本願発明に係るバイポーラトランジスタを適用する移動体無線携帯機のブロック構成図である。
【図２４】図２４は本願発明に係るバイポーラトランジスタを適用する移動体無線携帯機のＰＬＬに好適なプリスケーラ用Ｄフリップフロップの回路図である。
【図２５】図２５は本願発明の一例のバンド構造図である。
【図２６】図２６は本願発明の別な例のバンド構造図である。
【図２７】図２７は本願発明に係るバイポーラトランジスタの第１４の実施の形態を示すゲルマニウム組成比分布図である。
【図２８】図２８は本願発明に係るバイポーラトランジスタの第１５の実施の形態を示すゲルマニウム組成比分布図である。
【図２９】図２９は本願発明に係るバイポーラトランジスタを適用する高精度の差動増幅器の回路図である。
【図３０】図３０は本願発明に係るバイポーラトランジスタの第１６の実施の形態を示す断面図である。
【図３１】図３１は図９と図３０に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図３２】図３２は図９と図３０に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図３３】図３３は図９と図３０に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図３４】図３４は図３３に示した本願発明に係るバイポーラトランジスタの製造方法と別の組み合わせを示す部分拡大断面図である。
【図３５】図３５は本願発明に係るバイポーラトランジスタの第１６の実施の形態を示す高出力増幅器の回路図である。
【符号の説明】
１…シリコン基板、２…高濃度ｎ型埋込層、３…低濃度ｎ型コレクタ層、４、５…ｎ型拡散層、６、５３…高濃度ｎ型拡散層、１１、１２、１３、１４、１５、１６、１７、１８…シリコン酸化膜、２１…シリコン窒化膜、３１…多結晶シリコンもしくは多結晶シリコン・ゲルマニウム、３２、３３、３４、３５…多結晶シリコン、４１、４２、４３…金属もしくはシリサイド膜（シリコンと金属の反応膜）、５１…単結晶シリコン・ゲルマニウム、５２…多結晶シリコンもしくは多結晶シリコン・ゲルマニウム、１０１、１０２、１０３…電極、３００…単一の半導体基板上に形成した前置増幅回路を構成する半導体集積回路、３０１…電源端子、３０２…接地端子、３０３…デカップリング容量、４０１…光ファイバー、４０２…レンズ、４０３…フォトダイオード、４０４…前置増幅器ＩＣ、４０５…配線、４０６…出力端子、４０７…基板、４０８…気密封止パッケージ、５００…光伝送システムの送信モジュール、５０１…電気信号、５０２…ドライバ、５０３…外部変調器、５０４、５４４…光ファイバー、５１０…光伝送システムの光受信モジュール、５２０…フロントエンドモジュール部、５２１…受光器、５２２…プリアンプ、５３０…メインアンプ部、５３１…自動利得調整器、５３２…メインアンプ、５４０…識別器、５５０…クロック抽出部、５５１…全波整流器、５５２…フィルタ、５５３…位相器、５５４…リミットアンプ、５６０…ディジタル信号処理回路、５７０…分離器ＤＭＵＸ、６０１…アンテナ、６０２…送信・受信を切り換えスイッチ、６０３…低雑音増幅器、６０４…ダウンミキサ、６０５、６１０…発振器、６０６…シンセサイザー、６０７…電力増幅器、６０８…アップミキサ、６０９…復調器、６１１…ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：フェーズ・ロックド・ループ）、６１２…変調器、６１３…ベースバンドユニット、７０１〜７１２…トランジスタ、７１３、７１４…抵抗、７１９〜７２４…端子、７１７、７１８…電流源、８０１〜８０４、８０９、８１０…トランジスタ、８１３、８１４…抵抗、８１９〜８２４…端子、８１７…電流源、９０１〜９１２、９２１、９２２…トランジスタ、９１３〜９１８、９２５〜９３４…抵抗、９１９、９２０、９２３，９２４、９３５、９３６…端子である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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