(57)【特許請求の範囲】
【請求項１】
少なくとも第１の半導体チップと、前記第１の半導体チップの上方に積層された第２の半導体チップを含む複数の半導体チップが積層されてなる積層型半導体装置であって、
外部電源端子と、
前記第１の半導体チップを貫通して設けられ、前記第１の半導体チップの内部回路に電源電位を与える電源配線と前記外部電源端子とを接続する第１の貫通電極と、
前記第２の半導体チップの内部回路に電源電位を与える電源配線と前記外部電源端子とを少なくとも前記第１の半導体チップの外部を経由して接続するバイパス導体と、
前記第２の半導体チップを貫通して設けられ、前記外部電源端子と前記第２の半導体チップの電源配線とを前記第１の貫通電極を介してカスケード的に接続する第２の貫通電極とを備えることを特徴とする積層型半導体装置。
【請求項２】
前記外部電源端子が設けられたインターポーザ基板をさらに備え、前記複数の半導体チップは前記インターポーザ基板上に積層されていることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記第１の半導体チップは、前記インターポーザ基板に最も近い半導体チップであることを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記第１の貫通電極は、前記インターポーザ基板に設けられた電源配線にバンプ電極を介して接続されていることを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
前記第２の半導体チップは、前記インターポーザ基板から最も遠い半導体チップであることを特徴とする請求項２乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
前記バイパス導体が並列に複数本設けられていることを特徴とする請求項１乃至５のいずれか一項に記載の積層型半導体装置。
【請求項７】
前記第２の半導体チップからみて前記インターポーザ基板とは反対側に設けられたキャップ基板をさらに備え、前記バイパス導体は、前記キャップ基板に設けられた電源配線を介して、前記第２の半導体チップに設けられた電源配線と前記外部電源端子とを接続することを特徴とする請求項５又は６に記載の積層型半導体装置。
【請求項８】
前記インターポーザ基板と前記キャップ基板との間に設けられ、前記複数の半導体チップを覆うアンダーフィル材をさらに備えることを特徴とする請求項７に記載の積層型半導体装置。
【請求項９】
前記複数の半導体チップは、前記第１の半導体チップと前記第２の半導体チップとの間に設けられた第３の半導体チップをさらに含み、前記第３の半導体チップの内部回路に電源電位を与える電源配線は、前記第３の半導体チップを貫通して設けられた第３の貫通電極を介して前記第１の半導体チップの電源配線に接続されるとともに、前記第２の貫通電極を介して前記第２の半導体チップの電源配線に接続され、さらに、少なくとも前記第１及び第２の半導体チップの外部を経由して接続する別のバイパス導体によって前記外部電源端子とバイパス接続されていることを特徴とする請求項１乃至８のいずれか一項に記載の積層型半導体装置。
【請求項１０】
前記バイパス導体がボンディングワイヤであることを特徴とする請求項１乃至９のいずれか一項に記載の積層型半導体装置。
【請求項１１】
積層された複数の半導体チップと、前記複数の半導体チップをそれぞれ貫通して設けられ、前記積層された半導体チップ間を電気的に接続する貫通電極を備える積層型半導体装置において、
前記複数の半導体チップのうち最上層の半導体チップに前記貫通電極を介さずに一端が接続されたバイパス導体を備え、
前記バイパス導体の他端は、前記複数の半導体チップのうち最下層の半導体チップに設けられた前記貫通電極に接続され、これにより、前記複数の半導体チップのうち最下層の半導体チップ側から前記貫通電極を介して前記複数の半導体チップへカスケード的に電源電位を与える配線と、前記複数の半導体チップのうち最上層の半導体チップ側から前記貫通電極を介して前記複数の半導体チップへカスケード的に電源電位を与える配線とからなるループ構造を有することを特徴とする積層型半導体装置。
【請求項１２】
前記複数の半導体チップのうち、前記最下層の半導体チップ及び前記最上層の半導体チップとは異なる半導体チップから、前記複数の半導体チップへカスケード的に電源電位を与える配線をさらに備えることを特徴とする請求項１１に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置に関し、特に、電圧降下による電源電圧の低下を抑制可能な積層型半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
【０００３】
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１参照）。この方法によれば、１つのインターフェースチップに対して複数個のコアチップを割り当てることが可能となることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
【０００４】
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体記憶装置の高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
【０００５】
また、特許文献１に記載されているように、これら複数の半導体チップを立体的に積層すれば、プリント基板上における実装面積の増大を抑制することも可能となる。
【０００６】
図７は、従来の積層型半導体装置の構造を模式的に示す略断面図である。
【０００７】
図７に示すように、従来の積層型半導体装置は、インターポーザ基板１０と、インターポーザ基板１０の一方の面１０ａ上に積層された複数（一例として５個）の半導体チップ２１〜２５と、インターポーザ基板１０の他方の面１０ｂに設けられた外部電源端子３０とを備えている。半導体チップ２１〜２５には、コアチップ、インターフェースチップ又はその両方を含むことができる。外部電源端子３０の他には、アドレス・データ・コマンドなどの授受を行う外部信号端子が設けられるが、ここでは図示を省略してある。
【０００８】
外部電源端子３０は、高位側電源電位（Ｖｄｄ）や低位側電源電位（ＧＮＤ）が供給される端子である。外部電源端子３０は、インターポーザ基板１０に設けられた貫通電極１１、並びに、半導体チップ２１に設けられたバンプ電極２１ａ及び貫通電極２１ｂを介して、半導体チップ２１に接続されている。これにより最下層に位置する半導体チップ２１の内部回路（図示せず）には電源電位が与えられる。より上層に位置する半導体チップ２２〜２５への電源供給は、各半導体チップ２２〜２５に設けられたバンプ電極２２ａ〜２５ａ及び貫通電極２２ｂ〜２５ｂを介してカスケード的に行われる。
【０００９】
図８は、図７に示した積層型半導体装置の電源部分のみを示す等価回路図である。
【００１０】
図８では、貫通電極２１ｂ〜２５ｂによる抵抗成分をｒ、半導体チップ２１〜２５の内部回路による抵抗成分をＲと表記している。図７に示した積層型半導体装置は、内部回路が形成された主面が上方となるように積層された、いわゆるフェイスアップ式の積層型半導体装置であるため、最上層に位置する半導体チップ２５の内部回路に到達するまでには、高位側電源電位（Ｖｄｄ）及び低位側電源電位（ＧＮＤ）とも、直列接続された５つの抵抗成分ｒを経由する必要がある。その結果、上層の半導体チップほど抵抗成分ｒによる電圧降下が大きくなり、内部回路Ｒに印加される電圧が低下するという問題があった。
【００１１】
このような影響は、貫通電極２１ｂ〜２５ｂの電気抵抗が大きいほど、さらには、積層する半導体チップの数が多くなるほど顕著となる。特に、近年においては、低電圧化の要請によって電源電圧が２Ｖ以下に設定されることが多いとともに、消費電力の増大により電圧降下が起きやすいという事情もある。このため、貫通電極による抵抗成分ｒの影響は、今後無視できなくなるものと予想される。
【００１２】
例えば、貫通電極２１ｂ〜２５ｂの材料として比抵抗が１０−５Ωのポリシリコンを用い、貫通電極２１ｂ〜２５ｂの半径を１０μｍ、長さを５０μｍとすると、貫通電極１個当たりの抵抗は、約１．６Ωとなる。低抵抗化のために、例えば２０個の貫通電極を並列接続しても、１層当たりの抵抗値（＝ｒ）は約０．０８Ωである。一方、半導体チップ２１〜２５がＤＲＡＭのコアチップであるとすると、電源電圧は約１．８Ｖ、内部回路による抵抗成分Ｒは１８Ω程度である。
【００１３】
これらの値をもとに電圧降下量を計算し、半導体チップ２１〜２５の内部回路に加わる電圧を求めると、半導体チップ２１の内部回路に加わる電圧は約１．７３Ｖ（電圧降下＝約０．０７Ｖ）、半導体チップ２２の内部回路に加わる電圧は約１．６７Ｖ（電圧降下＝約０．１３Ｖ）、半導体チップ２３の内部回路に加わる電圧は約１．６２Ｖ（電圧降下＝約０．１８Ｖ）、半導体チップ２４の内部回路に加わる電圧は約１．５９Ｖ（電圧降下＝約０．２１Ｖ）、半導体チップ２５の内部回路に加わる電圧は約１．５８Ｖ（電圧降下＝約０．２２Ｖ）となる。
【００１４】
通常、電源電圧が１．８ＶであるＤＲＡＭの最小動作保証電圧は１．６５Ｖ程度であることから、上層に位置する半導体チップ２３〜２５はこれを下回っていることになる。
【００１５】
尚、図７に示した積層型半導体装置は、いわゆるフェイスアップ式の積層型半導体装置であるが、これとは逆に、主面が下方となるように積層された、いわゆるフェイスダウン式の積層型半導体装置においても同様の問題が生じる。また、上述した問題は、ＤＲＡＭのみならず、積層型半導体装置全般において生じる問題である。
【特許文献１】特開２００４−３２７４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明はこのような問題を解決すべくなされたものであって、電圧降下による電源電圧の低下を抑制することが可能な積層型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明による積層型半導体装置は、少なくとも第１及び第２の半導体チップを含む複数の半導体チップが積層されてなる積層型半導体装置であって、外部電源端子と、第１の半導体チップに設けられた電源配線と外部電源端子とを接続する第１の接続手段と、第２の半導体チップに設けられた電源配線と外部電源端子とを接続する第２の接続手段と、隣接する半導体チップにそれぞれ設けられた電源配線を相互に接続する第３の接続手段とを備えることを特徴とする。
【００１８】
また、本発明による積層型半導体装置は、外部電源端子が設けられたインターポーザ基板をさらに備えることが好ましく、複数の半導体チップはインターポーザ基板上に積層されていることが好ましい。この場合、第１の半導体チップは、インターポーザ基板に最も近い半導体チップであることが好ましく、第２の半導体チップは、インターポーザ基板から最も遠い半導体チップであることが好ましい。
【００１９】
さらに、本発明による積層型半導体装置は、第２の半導体チップからみてインターポーザ基板とは反対側に設けられたキャップ基板をさらに備えることが好ましく、第１の半導体チップと第２の半導体チップとの間に設けられた中間インターポーザ基板をさらに備えることもまた好ましい。
【発明の効果】
【００２０】
このように、本発明による積層型半導体装置は、一方向からのみ電源電圧を供給するのではなく、少なくとも２方向から電源電圧を供給する構造を有していることから、電圧降下量が減り、電圧降下による電源電圧の低下を抑制することが可能となる。
【００２１】
また、複数の半導体チップが搭載されたインターポーザ基板を設ければ、ボンディングワイヤなどのバイパス導体を用いることにより、第２の半導体チップに対して容易に電源電位を供給することが可能となる。
【００２２】
さらに、第１の半導体チップと第２の半導体チップとの間に中間インターポーザ基板を設ければ、複数の半導体チップに対して３方向以上から電源電圧を供給することが可能となるため、電圧降下による電源電圧の低下をより効果的に抑制することが可能となる。さらに、第２の半導体チップ上にキャップ基板を設ければ、ボンディングワイヤなどのバイパス導体を接続する際における、第２の半導体チップの破損を防止することも可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１は、本発明の好ましい第１の実施形態による積層型半導体装置１００の構造を示す略断面図である。
【００２５】
図１に示すように、本実施形態による積層型半導体装置１００は、インターポーザ基板１１０と、インターポーザ基板１１０の一方の面１１０ａ上に積層された５個の半導体チップ１２１〜１２５と、インターポーザ基板１１０の他方の面１１０ｂに設けられた外部電源端子１３０とを備えている。半導体チップ１２１〜１２５の種類については特に限定されないが、本実施形態による積層型半導体装置がＤＲＡＭである場合には、コアチップ、インターフェースチップ又はその両方を含むことができる。尚、半導体チップの積層数については５個に限定されず、２個以上であれば何個でも構わない。
【００２６】
インターポーザ基板１１０の他方の面１１０ｂには、外部電源端子１３０の他にアドレス・データ・コマンドなどの授受を行う外部信号端子が設けられるが、本発明の要旨には直接関係ないため、ここでは図示を省略してある。これは、アドレス・データ・コマンドなどの信号成分は電源に比べて電流量が非常に小さく、それほど電圧降下が生じないからである。
【００２７】
半導体チップ１２１〜１２５は、回路形成面が上側となるようインターポーザ基板１１０に搭載されている。つまり、フェイスアップ式に積層されている。半導体チップ１２１〜１２５の裏面（下面）には、それぞれバンプ電極１２１ａ〜１２５ａが設けられており、半導体チップ１２１〜１２５に設けられた貫通電極１２１ｂ〜１２５ｂを経由して、それぞれの内部回路である電源配線に接続されている。図１に示すバンプ電極１２１ａ〜１２５ａ及び貫通電極１２１ｂ〜１２５ｂは、半導体チップ１２１〜１２５に設けられた電源配線の一部である。アドレス・データ・コマンドなどの信号も、バンプ電極及び貫通電極を介して授受が行われるが、これらについても、上述した理由から図示を省略してある。
【００２８】
図１に示すように、相対的に上側に位置する半導体チップのバンプ電極は、相対的に下側に位置する半導体チップの貫通電極上に位置しており、これにより、最下層に位置する半導体チップ１２１の電源配線から、最上層に位置する半導体チップ１２５の電源配線まで、バンプ電極及び貫通電極を介して短絡された状態とされている。
【００２９】
外部電源端子１３０は、高位側電源電位（Ｖｄｄ）や低位側電源電位（ＧＮＤ）が供給される端子である。外部電源端子１３０は、インターポーザ基板１１０に設けられた貫通電極１１１を介してバンプ電極１２１ａに接続されており、これにより、最下層に位置する半導体チップ１２１には電源電位が直接与えられる。
【００３０】
さらに、本実施形態では、インターポーザ基板１１０の一方の面１１０ａにボンディングパッド１４１が設けられている。このボンディングパッド１４１は、インターポーザ基板１１０に設けられた内部配線１１２を介して外部電源端子１３０に接続されている。また、最上層に位置する半導体チップ１２５にもボンディングパッド１４２が設けられており、これら２つのボンディングパッド１４１，１４２は、ボンディングワイヤ１４０を介して接続されている。半導体チップ１２５に設けられたボンディングパッド１４２は、半導体チップ１２５内の電源配線に接続され、これにより、最上層に位置する半導体チップ１２５にも電源電位が直接与えられる。
【００３１】
また、半導体チップ１２５に設けられたボンディングパッド１４２は、半導体チップ１２５に設けられた貫通電極１２５ｂにも接続されており、これにより電源配線は、バンプ電極１２１ａ〜１２５ａ及び貫通電極１２１ｂ〜１２５ｂを経由する部分と、ボンディングワイヤ１４０を経由する部分とを含むループ構造を有していることになる。
【００３２】
このように、最下層に位置する半導体チップ１２１に設けられた電源配線は、第１の接続手段であるバンプ電極１２１ａを介して外部電源端子１３０に接続され、最上層に位置する半導体チップ１２５に設けられた電源配線は、第２の接続手段であるボンディングワイヤ１４０を介して外部電源端子１３０に接続され、さらに、隣接する半導体チップ１２１〜１２５にそれぞれ設けられた電源配線は、貫通電極１２１ｂ〜１２５ｂを介して相互に接続されていることになる。
【００３３】
図２は、本実施形態による積層型半導体装置１００の電源部分のみを示す等価回路図である。
【００３４】
図２においては、貫通電極１２１ｂ〜１２５ｂによる抵抗成分をｒ、半導体チップ１２１〜１２５の内部回路による抵抗成分をＲと表記している。図２に示すように、本実施形態では電源配線がループ構造を有しており、最下層の半導体チップ１２１側から複数の半導体チップ１２１〜１２５へカスケード的に電源電位を与えるとともに、最上層の半導体チップ側１２５から複数の半導体チップ１２１〜１２５へカスケード的に電源電位を与えている。つまり、最下層に位置する半導体チップ１２１と最上層に位置する半導体チップ１２５の両方から電源電位を与えている。このため、従来の積層型半導体装置のように、上層の半導体チップほど抵抗成分ｒによる電圧降下が大きくなるという問題が解消され、内部回路Ｒに印加される電圧の低下を抑制することが可能となる。
【００３５】
電圧降下の影響を効果的に低減するためには、ボンディングワイヤ１４０の抵抗値をできる限り低くすることが好ましい。そのためには、ボンディングワイヤ１４０の材料としてより低抵抗な材料を選択したり、ボンディングワイヤ１４０を並列に複数本設けたりすることが好ましい。例えば、ボンディングワイヤ１４０の材料として金（Ａｕ）を用い、長さを２ｍｍ、径を３０μｍとすれば、ボンディングワイヤ１４０の抵抗は０．０５６Ωとなり、これを例えば４本並列に設ければ全体の抵抗は０．０１４Ωまで低下する。既に説明したように、ポリシリコンを用いた貫通電極１個当たりの抵抗は、約１．６Ωであることから、ボンディングワイヤ１４０によって電源配線をバイパスする効果が非常に大きいことが分かる。
【００３６】
本実施形態では、中間に位置する半導体チップほど内部回路に加わる電圧が最も低くなるが、それでも、積層数が５層である場合には、電圧降下の最大量を０．１Ｖ程度に抑制することが可能となる。したがって、本実施形態による積層型半導体装置がＤＲＡＭである場合、電源電圧が１．８Ｖであったとしても各半導体チップ１２１〜１２５に加わる電圧は１．７Ｖ以上となり、ＤＲＡＭの最小動作保証電圧である１．６５Ｖ以上の電圧を確保することが可能となる。
【００３７】
次に、本発明の第２の実施形態による積層型半導体装置について説明する。
【００３８】
図３は、本発明の第２の実施形態による積層型半導体装置２００の構造を示す略断面図である。
【００３９】
図３に示すように、本実施形態による積層型半導体装置２００は、半導体チップ１２５のさらに上層に設けられたキャップ基板２１０が設けられ、インターポーザ基板１１０とキャップ基板２１０との間にアンダーフィル材２２０が設けられている点において、上記実施形態による積層型半導体装置１００と異なる。その他の点については、基本的に上記実施形態による積層型半導体装置１００と同様であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００４０】
キャップ基板２１０は、ボンディング時における衝撃から半導体チップ１２１〜１２５を保護する役割を果たす。つまり、第１の実施形態では、最上層に位置する半導体チップ１２５に対して直接ボンディングを行う必要があることから、研磨などにより半導体チップ１２１〜１２５が薄型化されていると、場合によっては半導体チップ１２１〜１２５、特に最上層に位置する半導体チップ１２５が破損する可能性が生じる。
【００４１】
これに対し、本実施形態による積層型半導体装置２００では、最上層に位置する半導体チップ１２５のさらに上層にキャップ基板２１０が設けられており、キャップ基板２１０に設けられたボンディングパッド１４２に対してボンディングが行われることから、半導体チップ１２１〜１２５に加わる衝撃が緩和される。このため、半導体チップ１２１〜１２５が薄型化されている場合であっても、ボンディングの衝撃による破損を防止することが可能となる。
【００４２】
図３に示すように、キャップ基板２１０には貫通電極２１１及びバンプ電極２１２が設けられており、これらを介してボンディングパッド１４２と半導体チップ１２５の電源配線とが接続されているため、回路的には第１の実施形態による積層型半導体装置１００とほぼ同じである。
【００４３】
図４は、本実施形態による積層型半導体装置２００の電源部分のみを示す等価回路図である。
【００４４】
図４に示すように、回路的には第１の実施形態による積層型半導体装置１００とほぼ同じであるが、半導体チップ１２５とボンディングワイヤ１４０との間には、キャップ基板２１０に設けられた貫通電極２１１による抵抗成分ｒが直列に挿入されることになる。このため、第１の実施形態に比べると、各半導体チップ１２１〜１２５の内部回路Ｒに印加される電圧はやや低下する。このような電圧の低下は、キャップ基板２１０に設ける貫通電極２１１の材料として、銅（Ｃｕ）などの低抵抗材料を用いることによって緩和することができる。銅（Ｃｕ）などの低抵抗材料は、取り扱いによっては半導体基板を汚染する原因となることがあるが、キャップ基板２１０についてはトランジスタなどの能動素子を形成する必要がないことから、このような低抵抗材料を問題なく用いることが可能である。
【００４５】
キャップ基板２１０の材料としては、特に限定されないが、半導体チップ１２１〜１２５と同じ材料を用いることが好ましい。つまり、半導体チップ１２１〜１２５がシリコン基板によって構成されている場合には、キャップ基板２１０についてもシリコン基板を用いることが好ましい。このように両者の材料を同じとすれば、熱膨張係数の違いによるストレスの発生などを防止することができる。キャップ基板２１０の厚さについては、ボンディング時に加わる衝撃により破損が生じない程度の厚さに設定すればよい。
【００４６】
また、本実施形態においては、インターポーザ基板１１０とキャップ基板２１０との間にアンダーフィル材２２０が設けられている。アンダーフィル材は、樹脂などからなる封止材であり、半導体チップ１２１〜１２５を物理的及び化学的に保護する役割を果たすとともに、バンプ電極１２１ａ〜１２５ａ，２１２を介して下層の半導体チップ１２１〜１２５に伝わるボンディング時の衝撃を緩和する役割を果たす。
【００４７】
次に、本発明の第３の実施形態による積層型半導体装置について説明する。
【００４８】
図５は、本発明の第３の実施形態による積層型半導体装置３００の構造を示す略断面図である。
【００４９】
図５に示すように、本実施形態による積層型半導体装置３００は、インターポーザ基板１１０上に１０個の半導体チップ３２０〜３２９が積層され、最上層に位置する半導体チップ３２９のさらに上層にキャップ基板３３０が設けられているとともに、下側５層の半導体チップ３２０〜３２４と上側５層の半導体チップ３２５〜３２９との間に中間インターポーザ基板３４０が設けられた構造を有している。
【００５０】
キャップ基板３３０は、上記第２の実施形態において用いたキャップ基板２１０と同じ役割、つまり、ボンディング時における衝撃を緩和する役割を果たす。キャップ基板３３０に設けられたボンディングパッド１４２にはボンディングワイヤ１４０が接続されており、貫通電極３３１及びバンプ電極３３２を介して、最上層に位置する半導体チップ３２９に電源電位を直接与えている。
【００５１】
一方、中間インターポーザ基板３４０は、中間に位置する半導体チップほど内部回路に加わる電圧が最も低くなるという、第１及び第２の実施形態の特性を改善する役割を果たす。つまり、中間インターポーザ基板３４０にも、ボンディングパッド３４１が設けられており、このボンディングパッド３４１は、ボンディングワイヤ３５０を介してインターポーザ基板１１０に設けられた別のボンディングパッド１４２に接続されている。ボンディングパッド１４２は、図５に示すように、インターポーザ基板１１０に設けられた内部配線１１２を介して外部電源端子１３０に接続されている。
【００５２】
中間インターポーザ基板３４０に設けられたボンディングパッド３４１は、貫通電極３２５ｂを介して上層に位置する半導体チップ３２５の電源配線に接続されるとともに、貫通電極３４２及びバンプ電極３４３を介して下層に位置する半導体チップ３２４の電源配線に接続される。つまり、第１及び第２の実施形態では電圧の低下が最も大きくなる中間の半導体チップ３２４，３２５に対しても、電源電位を直接与えることができる。
【００５３】
図６は、本実施形態による積層型半導体装置３００の電源部分のみを示す等価回路図である。
【００５４】
図６に示すように、本実施形態による積層型半導体装置３００は、１０個の半導体チップ３２０〜３２９が積層されており、従来の電源供給方法だと最上層に位置する半導体チップ３２９に加わる電圧は大きく低下するものと考えられるが、本実施形態では、最下層に位置する半導体チップ３２０、最上層に位置する半導体チップ３２９、さらには、中間に位置する半導体チップ３２４，３２５の３箇所から電源電圧を直接供給している。
【００５５】
つまり、本実施形態における電源配線のループ構造は、半導体チップ３２０〜３２４に設けられた貫通電極を経由する部分とボンディングパッド３５０を経由する部分とを含む第１のループ構造と、半導体チップ３２５〜３２９に設けられた貫通電極を経由する部分とボンディングパッド１４０，３５０を経由する部分とを含む第２のループ構造を含んでいることになる。このため、上層の半導体チップほど抵抗成分ｒによる電圧降下が大きくなるという問題のみならず、中間に位置する半導体チップほど内部回路に加わる電圧が低くなるという問題も解消することができる。したがって、本実施形態は、積層すべき半導体チップの数が多い場合において好適である。
【００５６】
尚、本実施形態においても、インターポーザ基板１１０と中間インターポーザ基板３４０との間、並びに、中間インターポーザ基板３４０とキャップ基板３３０との間に、アンダーフィル材を充填させても構わない。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５８】
例えば、上記各実施形態では、隣接する半導体チップにそれぞれ設けられた電源配線を相互に接続する手段として貫通電極を用いているが、他の方法により接続を行っても構わない。但し、積層型半導体装置の利点を効果的に活かすためには、上記手段として貫通電極を用いることが極めて好ましい。
【００５９】
また、上記各実施形態では、複数の半導体チップがインターポーザ基板上に積層されているが、このようなインターポーザ基板を用いることは必須でなく、例えば、最下層の半導体チップにインターポーザ基板の役割を持たせても構わない。例えば、最下層の半導体チップとしてインターフェースチップを割り当て、その上に積層する複数の半導体チップとしてコアチップを割り当て、インターフェースチップにインターポーザ基板の役割を持たせることも可能である。
【００６０】
さらに、上記各実施形態では、ボンディングワイヤを用いて電源配線をバイパスしているが、このようなバイパス導体としてはボンディングワイヤに限定されず、他の手段、例えば、ＴＡＢテープなどを用いることも可能である。
【００６１】
また、上記各実施形態では、各半導体チップがフェイスアップ式に積層されているが、積層方式についてはこれに限定されず、フェイスダウン式であっても構わないし、フェイスアップ式に積層された半導体チップとフェイスダウン式に積層された半導体チップが混在していても構わない。
【００６２】
また、上記第３の実施形態では、中間インターポーザ基板が一つだけ設けられているが、このような中間インターポーザ基板を複数個設けても構わない。これは、半導体チップの積層数が多い場合において有効である。
【００６３】
さらに、中間インターポーザ基板を設ける場合には、最上層に位置する半導体チップに対して電源配線をバイパスすることは必須でなく、中間インターポーザ基板を介してのみ電源配線をバイパスしても構わない。これは、最上層に位置する半導体チップに対して電源をバイパスするボンディングワイヤなどを配置できない場合に有効な構成である。但しこの場合、最上層に位置する半導体チップに与えられる電源電圧が多少低下することから、第３の実施形態のように、最下層・最上層・中間層の３箇所から電源を供給する方が好ましい。
【００６４】
また、上記各実施形態において示した半導体チップの数はあくまで一例であり、積層する半導体チップの数については特に限定されない。
【図面の簡単な説明】
【００６５】
【図１】本発明の好ましい第１の実施形態による積層型半導体装置１００の構造を示す略断面図である。
【図２】積層型半導体装置１００の電源部分のみを示す等価回路図である。
【図３】本発明の好ましい第２の実施形態による積層型半導体装置２００の構造を示す略断面図である。
【図４】積層型半導体装置２００の電源部分のみを示す等価回路図である。
【図５】本発明の好ましい第３の実施形態による積層型半導体装置３００の構造を示す略断面図である。
【図６】積層型半導体装置３００の電源部分のみを示す等価回路図である。
【図７】従来の積層型半導体装置の構造を模式的に示す略断面図である。
【図８】図７に示した積層型半導体装置の電源部分のみを示す等価回路図である。
【符号の説明】
【００６６】
１００，２００，３００    積層型半導体装置
１１０      インターポーザ基板
１１０ａ    インターポーザ基板の一方の面
１１０ｂ    インターポーザ基板の他方の面
１１１，１２１ｂ〜１２５ｂ，２１１，３２５ｂ，３３１，３４２    貫通電極
１１２      内部配線
１２１〜１２５，３２０〜３２９    半導体チップ
１２１ａ〜１２５ａ，２１２，３３２，３４３    バンプ電極
１３０      外部電源端子
１４０，３５０    ボンディングワイヤ
１４１，１４２，３４１    ボンディングパッド
２１０，３３０    キャップ基板
２２０      アンダーフィル材
３４０      中間インターポーザ基板
ｒ      貫通電極の抵抗成分
Ｒ      内部回路の抵抗成分
【図１】
0004753725.tif 000002
【図２】
0004753725.tif 000003
【図３】
0004753725.tif 000004
【図４】
0004753725.tif 000005
【図５】
0004753725.tif 000006
【図６】
0004753725.tif 000007
【図７】
0004753725.tif 000008
【図８】
0004753725.tif 000009