(57)【特許請求の範囲】
【請求項１】
各々が磁気抵抗素子を有する複数のメモリセルと、
前記複数のメモリセルに書き込まれる書き込みデータを、前記複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、
前記複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路と、
第１の方向に沿って配置された複数のビット線と、
前記複数のビット線と交差するように配置された複数の書き込みワード線と
を具備し、
書き込み動作時、前記書き込みデータ処理回路は、前記複数のメモリセルのうちｎ個（ｎは３以上の奇数）のメモリセルに対して同一の書き込みデータを供給し、
読み出し動作時、前記読み出しデータ処理回路は、多数決演算を行うことによって、前記ｎ個のメモリセルのそれぞれから読み出されるｎ個の読み出しデータから１つの出力データを決定し、
前記ｎ個のメモリセルは、同一のメモリセルアレイにおいて、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記ｎ個のメモリセルは、前記第１の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように、折れ曲がって形成された
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記第１の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。
【請求項３】
第１の方向に沿って配置された複数のビット線と、
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
各々が磁気抵抗素子を有する複数のメモリセルと、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のメモリセルは、前記複数の書き込みワード線と前記複数のビット線の交点のそれぞれに配置され、
前記複数のメモリセルのうちｎ個（ｎは３以上の奇数）のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記ｎ個のメモリセルは、前記第１の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように、折れ曲がって形成され、
前記読み出しデータ処理回路は、多数決演算を行うことによって、前記ｎ個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるｎ個の読み出しデータから、外部に出力される１つの出力データを決定する
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、
前記第１の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。
【請求項５】
複数のグループセルがマトリックス状に配置されたメモリセルアレイと、
複数のビット線と、
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のグループセルの各々は、ｎ個（ｎは３以上の奇数）のメモリセルを含み、
前記ｎ個のメモリセルの各々は、磁気抵抗素子を用いてデータを記憶し、
前記各々のグループセルにおいて、
前記ｎ個のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記同一のビット線は、前記磁気抵抗素子の困難磁化軸方向に沿って形成され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように折れ曲がって形成され、また、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成され、
前記読み出しデータ処理回路は、前記ｎ個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、多数決演算を行うことによって、外部に出力される１つの出力データを決定する
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話等の急速な普及に伴い、不揮発、大容量、低電圧動作、低消費電力特性を有するメモリの需要が高まっている。磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、これらの特性を備えたメモリとして期待されている。【０００３】
ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ；Tunnel Magneto Resistance）素子をメモリセル内に含む。図１Ａ及び図１Ｂは、一般的なＴＭＲ素子の構成を示す概念図である。ＴＭＲ素子１は、自由強磁性層（フリー層）２、トンネル絶縁層３、及び固定強磁性層（ピン層）４を有しており、トンネル絶縁層２は、フリー層２とピン層４に挟まれるように形成されている。ピン層４における自発磁化の向きは、製造時に固定されている。これに対して、フリー層２における自発磁化の向きは、ＴＭＲ素子１の上下を流れる電流によって反転可能である。【０００４】
このＴＭＲ素子１は、フリー層２における自発磁化の向き（図中の矢印参照）に依存して２種類の状態を取り得る。具体的には、図１Ａに示されるように、一方の状態においては、フリー層２における自発磁化の向きとピン層４における自発磁化の向きは“平行”である（平行状態）。また、図１Ｂに示されるように、他方の状態においては、フリー層２における自発磁化の向きとピン層４における自発磁化の向きは“反平行”である（反平行状態）。この時、トンネル磁気抵抗効果により、“反平行状態”におけるＴＭＲ素子１の抵抗値（Ｒ＋ΔＲ）は、“平行状態”におけるＴＭＲ素子１の抵抗値（Ｒ）よりも大きくなることが知られている。ＭＲＡＭは、このＴＭＲ素子１の抵抗値の変化を利用することによって、データを記憶する。例えば、“平行状態”はデータ値「０」に対応し、“反平行状態”はデータ値「１」に対応する。また、メモリセルに記憶されたデータの読み出しは、この抵抗値の変化を検出することにより行われる。【０００５】
図２は、このようなＴＭＲ素子１を備えたメモリセルに対する書き込み原理を説明するための概略図である。図２に示されるように、上記ＴＭＲ素子１は、Ｘ方向に沿ったワード線ＷＬ（書き込みワード線）と、Ｙ方向に沿ったビット線ＢＬとの間に介設されている。このＸ方向は、例えば、ＴＭＲ素子１における自発磁化の「容易磁化軸方向」を示し、Ｙ方向は、自発磁化の「困難磁化軸方向」を示す。この時、上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、容易磁化軸方向（Ｘ方向）に沿って安定する。書き込み動作時、ワード線ＷＬを流れる電流ＩＷＬによって、ＴＭＲ素子１近傍には、図２に示されるように、Ｙ方向に沿った磁界ＨＹが発生する。また、ビット線ＢＬを流れる電流ＩＢＬによって、ＴＭＲ素子１近傍には、Ｘ方向に沿った磁界ＨＸが発生する。これら発生した磁界ＨＸ、ＨＹにより、フリー層２における自発磁化が回転する。そして、それら磁界ＨＸ、ＨＹの組み合わせが所定の条件を満たす場合、その自発磁化の方向は反転する。【０００６】
図３Ａは、その所定の条件を示すグラフ図である。図３Ａにおいて、縦軸は電流ＩＷＬを示し、横軸は電流ＩＢＬを示す。また、図３Ａに示される曲線は「アステロイドカーブ」と呼ばれており、そのアステロイドカーブと縦軸・横軸との切片は、＋ＩＸ０、−ＩＸ０、＋ＩＹ０、−ＩＹ０で与えられる。このアステロイドカーブは、フリー層２における自発磁化の反転に必要な最低限の電流ＩＷＬ、ＩＢＬを示す。つまり、このアステロイドカーブの外側（“Ｒｅｖｅｒｓａｌ領域”）に対応する電流ＩＷＬ、ＩＢＬが印加された場合、ＴＭＲ素子１は“平行状態”から“反平行状態”へ、あるいは“反平行状態”から“平行状態”へ変化する。すなわち、データ値「１」あるいは「０」がメモリセルに書き込まれる。一方、印加される電流ＩＷＬ、ＩＢＬが、アステロイドカーブの内側（“Ｒｅｔｅｎｔｉｏｎ領域”）に対応する場合、データの書き込みは行われない。【０００７】
図３Ｂは、複数のメモリセルに対する上述のアステロイドカーブの分布を示すグラフ図である。図３Ｂにおいて、縦軸は電流ＩＷＬを示し、横軸は電流ＩＢＬを示す。一般的に、ＭＲＡＭにおいては、複数のメモリセルがアレイ状に配置されており、それら複数のメモリセルが有するＴＭＲ素子１の特性にはバラツキが存在する。そのため、複数のメモリセルに対するアステロイドカーブ群（曲線群）は、図３Ｂに示されるように、曲線Ｃｍａｘと曲線Ｃｍｉｎの間に分布することになる。ここで、曲線Ｃｍａｘの切片はＩＸ（ｍａｘ）、ＩＹ（ｍａｘ）で与えられ、曲線Ｃｍｉｎの切片はＩＸ（ｍｉｎ）、ＩＹ（ｍｉｎ）で与えられる。【０００８】
まず、複数のメモリセルのいずれに対しても書き込みが可能なように、書き込み時の電流ＩＷＬ、ＩＢＬは、少なくとも、曲線Ｃｍａｘの外側（Ｒｅｖｅｒｓａｌ領域）に存在する必要がある。また、書き込み時に選択されたワード線ＷＬあるいはビット線ＢＬには、他のメモリセルも接続されている。発生する磁界ＨＸ、ＨＹによってそのような他のメモリセルに書き込みが行われないように、ワード線ＷＬを流れる電流ＩＷＬはＩＸ（ｍｉｎ）より小さく、ビット線ＢＬを流れる電流ＩＢＬはＩＹ（ｍｉｎ）より小さい必要がある。すなわち、書き込み時の電流ＩＷＬ、ＩＢＬは、図３Ｂ中のハッチング領域（書き込みマージン）に対応していなければならない。ＴＭＲ素子１の特性のバラツキが大きくなるにつれ、この書き込みマージンは小さくなる。このように、ＭＲＡＭにおいては、書き込み電流の精密な制御が要求される。【０００９】
記憶容量の更なる向上の要求に応じてメモリセルの数が増大すると、ＴＭＲ素子１の特性のバラツキは更に大きくなり得る。つまり、うまくデータの書き込みがなされないメモリセルが存在する確率は更に高まる。このようなメモリセルをはじめ、不具合を有するメモリセルは、以下、「不良メモリセル」と参照される。不良メモリセルによる影響を低減することにより、高い信頼性を有するＭＲＡＭを提供することが望まれている。また、不良メモリセルによる影響を低減することにより、メモリセルに記憶されているデータの判別性を向上させる技術が望まれている。また、不良メモリセルによる影響を低減し、歩留まりを向上させることができる技術が望まれている。【００１０】
一般的な半導体記憶装置において、このような不良メモリセルをリダンダンシセルアレイ中の特定のセルで置換することにより、歩留まりの向上を図る手法が知られている。通常、リダンダンシセルは、通常のメモリセルと同様の構造を有する。よって、リダンダンシセルで不良メモリセルを置換したとしても、ＴＭＲ素子１の特性のバラツキは依然存在したままである。すなわち、リダンダンシセルアレイを用いた救済法をＭＲＡＭに適用したとしても、上述の書き込み不良に関する問題点は本質的には解消されない。【００１１】
また、高信頼性を実現する手段として、例えばＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を用いることが考えられる。しかしながら、ＥＣＣによれば、出力データのエラー検出及び訂正が行われるため、時間的なオーバーヘッドが大きいという問題がある。【００１２】
関連するＭＲＡＭの技術が、特開２００４−３９１５０号公報に開示されている。この従来技術は、スニークパス電流の影響を排除して、ＭＲＡＭのメモリセルに記憶されているデータ判別の信頼性を向上する技術を提供することを目的とする。このＭＲＡＭは、クロスポイントセルアレイと、第１方向に延設されている複数のワード線と、第２方向に延設されている複数のビット線と、第２方向に延設されているダミービット線と、読み出し回路とを備える。この読み出し回路は、オフセット除去回路とデータ判別回路とを含む。オフセット除去回路は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流と、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基づいて、選択ワード線と選択ビット線との間に介設された選択セルに記憶されている記憶データを判別する。【００１３】
特開２００２−１２４０９５号公報は、画像処理回路に組み込まれる回路であって、複数のメモリセルからなる記憶領域を備えた記憶装置の欠陥を救済する回路を開示している。この欠陥救済回路は、セレクタと、記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態で記憶するレジスタとを備える。セレクタは、アドレス信号に含まれる上記セグメントの指定情報に相当する上記インデックスをレジスタから選択し、当該インデックスに対応付けられたセグメントの指定情報を読み出して上記記憶装置に出力する。また、特開平１０−３１２３４０号公報に開示された半導体記憶装置は、ＥＣＣ回路と、セレクトレジスタから選択された組み合わせに対応する変換マトリクスを上記ＥＣＣ回路に送出するデータ変換回路とを備える。【００１４】
また、多数決回路を有する装置が、特開平７−１０５０３７号公報や特開２０００−１６３３２０号公報に開示されている。特開平７−１０５０３７号公報に開示されたプロセッシングボードは、Ｘ個（Ｘは３以上）のプロセッシングユニットと、多数決ユニットと、プロセッシングユニットと多数決ユニットを接続するプロセッサバスを備える。各々のプロセッシングユニットは、プロセッサとキャッシュメモリとを持つ。多数決ユニットは、プロセッシングユニットのうち１つを選択し、且つ、外部との入出力インターフェースとして機能する。特開２０００−１６３３２０号公報は、メモリセルのソフトエラーを判定し、ソフトエラーを被っていないと判断されるデータを選択的に出力するソフトエラー対策機能付のメモリ装置を開示している。このメモリ装置は、多数決回路を有する。その多数決回路は、３つ以上のメモリセルの各々の記憶内容に対して多数決処理を実行し、ソフトエラーを被っていないデータを選択する。【００１５】
また、特表２００２−５０２５４９号公報には、メモリデバイスが開示されている。このメモリデバイスは、複数のメモリエレメントと、複数の固体素子を有し上記メモリエレメントに接続された選択回路とを備える。各々の固体素子は、薄膜エレメントのネットワークを含む。少なくとも１つの薄膜エレメントが巨大磁気抵抗を供給する。ネットワークは、複数のノードを有し、その各々は薄膜エレメントのうち２つの間を電気的に接続する。複数のノードのうち第１及び第２のものは電力端子を備え、複数のノードのうち第３及び第４のものは出力を備える。第１の導体は、少なくとも１つの薄膜エレメントに誘導的に結合されており、これに磁界を印加する。
【発明の開示】
【００１６】
本発明の目的は、磁気抵抗素子を用いた不揮発性半導体記憶装置を提供することである。特に、本発明の目的は、不良メモリセルの影響を低減することができる不揮発性半導体記憶装置を提供することにある。
【００１７】
本発明の他の目的は、メモリセルに記憶されているデータの判別性を向上させ、装置の信頼性を向上させることができる不揮発性半導体記憶装置を提供することにある。
【００１８】
本発明の更に他の目的は、歩留まりを向上させ、製造コストを低減することができる不揮発性半導体記憶装置を提供することにある。
【００１９】
本発明の第１の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用いる。この不揮発性半導体記憶装置は、各々が磁気抵抗素子を有する複数のメモリセルと、その複数のメモリセルに書き込まれるべき書き込みデータを、複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路とを備える。書き込み動作時、書き込みデータ処理回路は、複数のメモリセルのうちｎ個（ｎは２以上の整数）のメモリセルに対して同一の書き込みデータを供給する。読み出し動作時、読み出しデータ処理回路は、そのｎ個のメモリセルのそれぞれから読み出されたｎ個の読み出しデータに基づいて、１つの出力データを決定する。特に、ｎが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定することが好適である。
【００２０】
本発明に係る不揮発性半導体記憶装置において、上記ｎ個のメモリセルは、同一のメモリセルアレイに配置される。この時、そのｎ個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、ｎ個のメモリセルは、その同一のビット線と同じ方向に沿って配置されると好ましい。
【００２１】
本発明に係る不揮発性半導体記憶装置において、上記ｎ個のメモリセルは、Ｎ個（Ｎはｎ以上の整数）のメモリセルアレイのうちの互いに異なるｎ個のメモリセルアレイにそれぞれ配置される。この時、そのｎ個のメモリセルは、そのｎ個のメモリセルアレイのそれぞれにおいて同一のアドレスに配置される。
【００２２】
この不揮発性半導体記憶装置において、読み出しデータ処理回路は、ｎ個の入力端子を有する出力データ決定回路を有する。ｎ個の入力端子のそれぞれは、上記ｎ個のメモリセルアレイに接続される。この出力データ決定回路は、ｎ個のメモリセルアレイのそれぞれからｎ個の読み出しデータを受け取り、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。
【００２３】
また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記Ｎ個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたｎ個の入力端子を有する出力データ決定回路とを有する。この割り当て回路は、割り当て信号を受け取る。この割り当て信号は、Ｎ個のメモリセルアレイのうち、上記ｎ個の入力端子に対応付けられるｎ個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたｎ個のメモリセルアレイから受け取ったｎ個の読み出しデータを、ｎ個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。この出力データ決定回路は、外部から入力される制御信号に応答してｎ個の読み出しデータのうちの２つを‘１’と‘０’に設定した後、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定してもよい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。
【００２４】
また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記Ｎ個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたＮ個の入力端子を有する出力データ決定回路とを有する。この出力データ決定回路は、ｎの値を示す選択信号に基づいて、Ｎ個の入力端子からｎ個の入力端子を選択する。割り当て回路は、割り当て信号を受け取る。この割り当て信号は、Ｎ個のメモリセルアレイのうち、上記ｎ個の入力端子に対応付けられるｎ個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたｎ個のメモリセルアレイから受け取ったｎ個の読み出しデータを、ｎ個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。選択信号は、出力データ決定回路に接続されたレジスタに格納されると好ましい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。
【００２５】
本発明の第２の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用い、自発磁化の方向に応じてデータを記憶するメモリセルを備える。この不揮発性半導体記憶装置は、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線と、複数の書き込みワード線と複数のビット線の交点のそれぞれに配置された複数のメモリセルと、複数のビット線に接続された読み出しデータ処理回路とを備える。複数のメモリセルのうちｎ個（ｎは２以上の整数）のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。この時、読み出しデータ処理回路は、そのｎ個のメモリセルのそれぞれから同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、外部に出力される１つの出力データを決定する。特に、ｎが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定することが好適である。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記ｎ個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好ましい。
【００２６】
本発明の第３の観点において、不揮発性半導体記憶装置は、複数のグループセルがマトリックス状に配置されたメモリセルアレイと、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線とを備える。複数のグループセルの各々は、ｎ個（ｎは２以上の整数）のメモリセルを含む。そのｎ個のメモリセルの各々は、磁気抵抗素子を有する。各々のグループセルにおいて、上記ｎ個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設されている。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記ｎ個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好適である。また、この不揮発性半導体記憶装置は、複数のビット線に接続された読み出しデータ処理回路を更に備える。この読み出しデータ処理回路は、ｎ個のメモリセルから同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、多数決演算を行うことによって１つの出力データを決定する。
【００２７】
本発明に係る不揮発性半導体記憶装置によれば、不良メモリセルの影響が低減される。
【００２８】
本発明に係る不揮発性半導体記憶装置によれば、メモリセルに記憶されているデータの判別性が向上し、装置の信頼性が向上する。
【００２９】
本発明に係る不揮発性半導体記憶装置によれば、歩留まりが向上し、製造コストが低減される。
【図面の簡単な説明】
【００３０】
【図１Ａ】図１Ａは、一般的なＴＭＲ素子の構成を示す概念図である。
【図１Ｂ】図１Ｂは、一般的なＴＭＲ素子の構成を示す概念図である。
【図２】図２は、ＴＭＲ素子を備えたメモリセルに対する書き込み原理を説明するための概略図である。
【図３Ａ】図３Ａは、あるメモリセルに対するアステロイドカーブを示すグラフ図である。
【図３Ｂ】図３Ｂは、複数のメモリセルに対するアステロイドカーブの分布を示すグラフ図である。
【図４】図４は、本発明の実施の形態に係るメモリセルアレイの構成を示すブロック図である。
【図５】図５は、本発明の実施の形態に係るＭＲＡＭの構成を示すブロック図である。
【図６】図６は、本発明の実施の形態に係るＭＲＡＭの動作を説明するための概念図である。
【図７】図７は、本発明の第１の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。
【図８Ａ】図８Ａは、３多数決論理回路の例を示す回路図である。
【図８Ｂ】図８Ｂは、５多数決論理回路の例を示す回路図である。
【図９】図９は、本発明の第１の実施の形態に係る読み出し動作を示すタイミングチャートである。
【図１０】図１０は、本発明の第１の実施の形態に係る書き込みデータ処理回路の構成を示すブロック図である。
【図１１】図１１は、フェイル率とチップ良品率との関係を示すグラフ図である。
【図１２】図１２は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。
【図１３Ａ】図１３Ａは、Ｉ／Ｏ割り当て回路の例を示す回路図である。
【図１３Ｂ】図１３Ｂは、４−１セレクタの例を示す回路図である。
【図１４】図１４は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。
【図１５Ａ】図１５Ａは、本発明の第２の実施の形態に係る入力データ決定回路の例を示す回路図である。
【図１５Ｂ】図１５Ｂは、一致検出回路の例を示す回路図である。
【図１６】図１６は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成の変形例を示すブロック図である。
【図１７】図１７は、本発明の第３の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。
【図１８】図１８は、本発明の第３の実施の形態に係る出力データ決定回路の構成を示すブロック図である。
【図１９】図１９は、本発明の第４の実施の形態に係るＭＲＡＭの構成を示すブロック図である。
【図２０】図２０は、本発明の第４の実施の形態に係る読み出し動作を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００３１】
添付図面を参照して、本発明による不揮発性半導体記憶装置を説明する。この不揮発性半導体記憶装置は、磁気抵抗素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。【００３２】
図４は、本発明の実施の形態に係るＭＲＡＭの構成の一部を示すブロック図である。このＭＲＡＭ２００は、複数のメモリセル１０がアレイ状に配置されたメモリセルアレイ１００、複数の書き込みワード線２１、複数の読み出しワード線２２、及び複数のビット線３１を備えている。複数の書き込みワード線２１及び複数の読み出しワード線２２は、図中のＸ方向に沿って配置されている。また、複数のビット線３１は、ワード線（２１、２２）と交差するように、図中のＹ方向に沿って配置されている。【００３３】
複数のメモリセル１０の各々は、書き込みワード線２１及び読み出しワード線２２と、ビット線３１との交点に対応して設けられている。複数のメモリセル１０は、データの読み出しに用いられるリファレンスセル１０ｒを含む。各メモリセル１０は、図１Ａ及び図１Ｂで示された磁気抵抗素子（ＴＭＲ素子）１と、ＭＯＳトランジスタ５を有している。ＭＯＳトランジスタ５のゲートは、読み出しワード線２２に接続されている。ＴＭＲ素子１の一端はビット線３１に接続され、その他端はＭＯＳトランジスタ５のソース／ドレインの一方に接続されている。【００３４】
各メモリセル１０において、ＴＭＲ素子１は、書き込みワード線２１とビット線３１との間に介設されている。また、各メモリセル１０において、ＴＭＲ素子１は、フリー層２における自発磁化の「容易磁化軸方向」がＸ方向に沿うように配置されている。この時、Ｙ方向は、フリー層２における自発磁化の「困難磁化軸方向」を示す。上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、Ｘ方向に沿って安定する。また、上述の通り、書き込みワード線２１はＸ方向に沿って配置されており、Ｙ方向（困難磁化軸方向）に沿った磁界ＨＹを発生させる。一方、ビット線３１はＹ方向に沿って配置されており、Ｘ方向（容易磁化軸方向）に沿った磁界ＨＸを発生させる。書き込みワード線２１及びビット線３１に電流を流すと、発生する磁界ＨＸ、ＨＹによって、フリー層２における自発磁化は、時計回りあるいは反時計回りに回転する。図３Ａ、図３Ｂに示された所定の条件が満たされると、フリー層２における自発磁化の方向は反転し、＋Ｘ方向あるいは−Ｘ方向に設定される。【００３５】
ＭＲＡＭ２００は、更に、Ｘ側セレクタ２３、Ｘ側電流終端回路２４、Ｘ側電流源回路２５、Ｙ側セレクタ３３、Ｙ側電流終端回路３４、Ｙ側電流源回路３５、読み出し電流負荷回路３６、及びセンスアンプ４０を備えている。【００３６】
Ｘ側セレクタ２３は、書き込み動作時には、複数の書き込みワード線２１から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線２２から選択読み出しワード線を選択する。Ｘ側電流終端回路２４は、書き込みワード線２１を終端する。Ｘ側電流源回路２５は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Ｙ側セレクタ３３は、複数のビット線３１から選択ビット線を選択する。Ｙ側電流終端回路３４は、ビット線３１を終端する。Ｙ側電流源回路３５は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路３６は、読み出し動作時に、選択ビット線とリファレンスセル１０ｒにつながったビット線３１ｒに定電流を供給する定電流源である。【００３７】
あるメモリセルアレイ１００におけるメモリセル１０へのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ１００における読み書きを制御するコントローラ（図示されない）に、データが書き込まれる対象セルを示す「アドレスデータ」と、書き込まれるべきデータを示す「書き込みデータＤＷ」が供給される。このコントローラからの制御信号により、Ｘ側セレクタ２３は選択書き込みワード線を選択し、Ｘ側電流源回路２５は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Ｙ側セレクタ３３は選択ビット線を選択し、Ｙ側電流源回路３５は、その選択ビット線に所定の電流を供給する。これにより、選択書き込みワード線と選択ビット線によって挟まれたＴＭＲ素子１のフリー層２において、自発磁化が反転する。つまり、アドレスデータによって指定されたメモリセル１０へ、書き込みデータＤＷが書き込まれる。【００３８】
ここで、供給される上記電流が「書き込みマージン」（図３Ｂ参照）を満たさない場合、対象セルに所望の書き込みデータＤＷが書き込まれなかったり、対象セル以外のメモリセルに所望ではないデータが書き込まれたりする。つまり書き込みエラーが発生する。このように、所望の書き込みデータＤＷが書き込まれにくいメモリセル１０や、他のメモリセルへの書き込み動作の影響を強く受けやすいメモリセル１０等が、上述の「不良メモリセル」となる。【００３９】
また、あるメモリセルアレイ１００におけるメモリセル１０からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ（図示されない）に、データが読み出される対象セルを示す「アドレスデータ」が供給される。このコントローラからの制御信号により、Ｘ側セレクタ２３は選択読み出しワード線を選択する。これにより、その選択読み出しワード線に接続されたメモリセル１０及びリファレンスセル１０ｒのＭＯＳトランジスタ５がＯＮする。また、コントローラからの制御信号により、Ｙ側セレクタ３３は選択ビット線を選択する。そして、読み出し電流負荷回路３６は、その選択ビット線と、リファレンスセル１０ｒにつながったビット線３１ｒに定電流を供給する。これにより、選択ビット線の電圧は、選択読み出しワード線と選択ビット線によって指定される対象セルのＴＭＲ素子１の抵抗値に対応した「読み出し電圧」となる。また、ビット線３１ｒの電圧は、リファレンスセル１０ｒのＴＭＲ素子１の抵抗値に対応した所定の「リファレンス電圧」となる。【００４０】
センスアンプ４０は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのＴＭＲ素子１の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。例えば、読み出し電圧がリファレンス電圧より大きい場合、対象セルにはデータ値「１」が記憶されていると判定され、読み出し電圧がリファレンス電圧より小さい場合、対象セルにはデータ値「０」が記憶されていると判定される。このようにして読み出された「読み出しデータＤＲ」は、このメモリセルアレイ１００のＩ／Ｏに出力される。【００４１】
図５は、本発明の実施の形態に係るＭＲＡＭ２００の構成を示すブロック図である。このＭＲＡＭ２００は、複数のメモリセルアレイ１００と、その複数のメモリセルアレイ１００に接続されたデータ処理回路３００とを備えている。データ処理回路３００は、上記複数のメモリセルアレイ１００に接続された書き込みデータ処理回路４００及び読み出しデータ処理回路５００を備えている。【００４２】
例えば、ＭＲＡＭ２００は、Ｎ個（Ｎは２以上の整数）のメモリセルアレイ１００−０〜１００−（Ｎ−１）を有している。それらメモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）を介してデータ処理回路３００に接続されている。メモリセルアレイ１００−０〜１００−（Ｎ−１）に対しては、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）のそれぞれを介して、書き込みデータＤＷ０〜ＤＷ（Ｎ−１）がそれぞれ供給される。また、メモリセルアレイ１００−０〜１００−（Ｎ−１）からは、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）のそれぞれを介して、読み出しデータＤＲ０〜ＤＲ（Ｎ−１）が出力される。【００４３】
書き込みデータ処理回路４００は、入力データＤｉｎと、書き込み対象セルを指定するアドレスデータＸＡＤＤ、ＹＡＤＤを外部から受け取る。書き込みデータ処理回路４００は、その入力データＤｉｎの中から、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに供給されるべき書き込みデータＤＷ０〜ＤＷ（Ｎ−１）を特定する。そして、書き込みデータ処理回路４００は、それら書き込みデータＤＷ０〜ＤＷ（Ｎ−１）を、アドレスデータＸＡＤＤ、ＹＡＤＤと共に、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに対して供給する。【００４４】
読み出しデータ処理回路５００は、読み出し対象セルを指定するアドレスデータＸＡＤＤ、ＹＡＤＤを外部から受け取り、そのアドレスデータＸＡＤＤ、ＹＡＤＤをメモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに対して供給する。そして、読み出しデータ処理回路５００は、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれから出力される読み出しデータＤＲ０〜ＤＲ（Ｎ−１）を受け取り、それら読み出しデータＤＲ０〜ＤＲ（Ｎ−１）に基づいて、１以上の出力データＤｏｕｔを外部に出力する。【００４５】
図６は、本発明の実施の形態に係るＭＲＡＭ２００の動作を説明するための概念図である。本発明の実施の形態において、上記複数のメモリセルアレイ１００は、１以上のグループにグループ化される。その１つのグループは、以下、「グループアレイＧＡ」と参照される。例えば、グループアレイＧＡ−０は、“ａ個”のメモリセルアレイ１００（Ａ０１〜Ａ０ａ）から構成される。同様に、グループアレイＧＡ−１は、“ｂ個”のメモリセルアレイ１００（Ａ１１〜Ａ１ｂ）から構成され、グループアレイＧＡ−２は、“ｃ個”のメモリセルアレイ１００（Ａ２１〜Ａ２ｃ）から構成される。この時、上述の複数のメモリセルアレイ１００の数Ｎは、Ｎ＝ａ＋ｂ＋ｃ＋・・・で表される。また、各グループアレイＧＡを構成する複数のメモリセルアレイ１００のそれぞれにおいて、所定のメモリセル１０（対象セル）に読み書きが行われる。このように各グループアレイＧＡに属する複数の対象セルは、以下、「グループセルＧＣ」と参照される。また、各グループアレイＧＡに対応した複数のＩ／Ｏは、以下、「ＧＩ／Ｏ（グループＩ／Ｏ）」と参照される。【００４６】
本発明によれば、これらグループアレイＧＡやグループセルＧＣは、１つの単位として扱われる。例えば、あるグループセルＧＣはｎ個（ｎは２以上Ｎ以下の整数）のメモリセル１０から構成されるが、上記データ処理回路３００は、このグループセルＧＣをあたかも１つのメモリセルであるかのように扱う。具体的には、書き込み動作時、上記書き込みデータ処理回路４００は、あるグループセルＧＣに対して同一の書き込みデータＤＷを供給する。また、読み出し動作時、上記読み出しデータ処理回路５００は、あるグループセルＧＣを構成するｎ個のメモリセル（対象セル）１０のそれぞれから読み出されたｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。よって、上記Ｎ個のメモリセルアレイ１００（１００−０〜１００−（Ｎ−１））が、Ｍ個の（Ｍは２以上の整数）のグループアレイＧＡに分類される場合、読み出しデータ処理回路５００からは、Ｍ個の出力データＤｏｕｔだけが出力される。【００４７】
また、特に、ｎが奇数である場合（すなわち、ｎは３以上Ｎ以下の奇数）、読み出しデータ処理回路５００は、多数決演算を行うことによって、そのｎ個の読み出しデータＤＲから１つの出力データＤｏｕｔを決定することが好適である。【００４８】
書き込み動作時、グループセルＧＣに対しては同一の書き込みデータＤＷが供給される。しかしながら、「不良メモリセル」が存在する場合、上述の通り書き込みエラーが発生する可能性がある。例えば、グループセルＧＣを構成するｎ個のメモリセル１０のいずれかには、その同一の書き込みデータＤＷが正常に書き込まれない可能性がある。書き込みデータＤＷと、実際にメモリセル１０に記憶されている記憶データとの間に“ずれ”が生じる可能性がある。だからこそ、多数決演算などの方法によって、ｎ個の読み出しデータＤＲから最終的な１つの出力データＤｏｕｔを決定することに意義が生じる。つまり、不良メモリセルの影響が低減され、メモリセル１０に記憶されているデータの判別性が向上する。【００４９】
以下、本発明に係るＭＲＡＭ２００の構成・動作を更に詳細に説明する。【００５０】
（第１の実施の形態）
図７は、本発明の第１の実施の形態に係る読み出しデータ処理回路５００Ａの構成を概略的に示すブロック図である。ここでは、例として、ＭＲＡＭ２００が１６個のメモリセルアレイ１００−０〜１００−１５を備える場合（Ｎ＝１６）が示される。それらメモリセルアレイ１００−０〜１００−１５のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５を介して、この読み出しデータ処理回路５００Ａに接続されている。この時、メモリセルアレイ１００−０〜１００−１５からは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、読み出しデータＤＲ０〜ＤＲ１５が出力される。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。【００５１】
また、例として、これら１６個のメモリセルアレイ１００が４つのグループアレイＧＡ−０〜ＧＡ−３に分類されるとする（Ｍ＝４）。例えば、グループアレイＧＡ−０は、３個のメモリセルアレイ１００−０〜１００−２（Ａ０１〜Ａ０３）から構成され（ｎ＝３）、ＧＩ／Ｏ−０は、Ｉ／Ｏ−０〜Ｉ／Ｏ−２から構成されている。グループアレイＧＡ−１は、３個のメモリセルアレイ１００−３〜１００−５（Ａ１１〜Ａ１３）から構成され（ｎ＝３）、ＧＩ／Ｏ−１は、Ｉ／Ｏ−３〜Ｉ／Ｏ−５から構成されている。グループアレイＧＡ−２は、５個のメモリセルアレイ１００−６〜１００−１０（Ａ２１〜Ａ２５）から構成され（ｎ＝５）、ＧＩ／Ｏ−２は、Ｉ／Ｏ−６〜Ｉ／Ｏ−１０から構成されている。グループアレイＧＡ−３は、５個のメモリセルアレイ１００−１１〜１００−１５（Ａ３１〜Ａ３５）から構成され（ｎ＝５）、ＧＩ／Ｏ−３は、Ｉ／Ｏ−１１〜Ｉ／Ｏ−１５から構成されている。【００５２】
本実施の形態において、あるグループセルＧＣを構成するｎ個のメモリセル１０は、互いに異なるｎ個のメモリセルアレイ１００中にそれぞれ配置されている。例えば、グループアレイＧＡ−０に対応するグループセルＧＣは、３個のメモリセル１０から構成されており、それら３個のメモリセル１０は、３個のメモリセルアレイＡ０１〜Ａ０３のそれぞれに１つずつ配置されている。ここで、それら３個のメモリセル１０は、３個のメモリセルアレイＡ０１〜Ａ０３のそれぞれにおいて同一のアドレスに配置されていると好適である。【００５３】
上述の通り、読み出しデータ処理回路５００Ａは、あるグループセルＧＣから読み出されたｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。そのため、このデータ処理回路５００Ａは、４個のグループアレイＧＡ−０〜ＧＡ−３のそれぞれに対して、４個の出力データ決定回路５１０−０〜５１０−３を有している。【００５４】
例えば、出力データ決定回路５１０−０は、３個の入力端子Ｔ０１〜Ｔ０３と１つの出力端子を備えており、その３個の入力端子Ｔ０１〜Ｔ０３は、メモリセルアレイＡ０１〜Ａ０３のそれぞれに接続されている。グループアレイＧＡ−０から出力される読み出しデータＤＲ０〜ＤＲ２は、Ｉ／Ｏ−０〜Ｉ／Ｏ−２を介して、３個の入力端子Ｔ０１〜Ｔ０３にそれぞれ入力される。出力データ決定回路５１０−０は、３個の読み出しデータＤＲ０〜ＤＲ２に基づいて１つの出力データＤｏｕｔ−０を決定する。ここでｎは奇数（ｎ＝３）であり、この出力データ決定回路５１０−０としては、多数決演算を実行する「多数決論理回路」が例示される。【００５５】
図８Ａは、出力データ決定回路５１０−０としての３多数決論理回路の例を示す回路図である。図８Ａに示されるように、この３多数決論理回路は、入力端子Ｔ０１〜Ｔ０３、出力端子ＯＵＴ、及びＮＡＮＤ５１１ａ〜５１１ｄとを備えており、この構成でもって多数決演算を実行する。つまり、入力される３個の読み出しデータＤＲ０〜ＤＲ２のうち２個以上が示す値（「０」または「１」）が、出力端子ＯＵＴから出力データＤｏｕｔ−０として出力される。【００５６】
また図７を参照して、出力データ決定回路５１０−２は、５個の入力端子Ｔ２１〜Ｔ２５と１つの出力端子を備えており、その５個の入力端子Ｔ２１〜Ｔ２５は、メモリセルアレイＡ２１〜Ａ２５のそれぞれに接続されている。グループアレイＧＡ−２から出力される読み出しデータＤＲ６〜ＤＲ１０は、Ｉ／Ｏ−６〜Ｉ／Ｏ−１０を介して、５個の入力端子Ｔ２１〜Ｔ２５にそれぞれ入力される。出力データ決定回路５１０−２は、５個の読み出しデータＤＲ６〜ＤＲ１０に基づいて１つの出力データＤｏｕｔ−２を決定する。ここでｎは奇数（ｎ＝５）であり、この出力データ決定回路５１０−２としては、多数決演算を実行する「多数決論理回路」が例示される。【００５７】
図８Ｂは、出力データ決定回路５１０−２としての５多数決論理回路の例を示す回路図である。図８Ｂに示されるように、この５多数決論理回路は、入力端子Ｔ２１〜Ｔ２５、出力端子ＯＵＴ、ＮＡＮＤ５１１ｅ〜５１１ｑ、及びＯＲ５１２とを備えており、この構成でもって多数決演算を実行する。つまり、入力される５個の読み出しデータＤＲ６〜ＤＲ１０のうち３個以上が示す値（「０」または「１」）が、出力端子ＯＵＴから出力データＤｏｕｔ−２として出力される。【００５８】
出力データ決定回路５１０−１は、出力データ決定回路５１０−０と同様に、３個の入力端子Ｔ１１〜Ｔ１３と１つの出力端子を備えており、その３個の入力端子Ｔ１１〜Ｔ１３は、メモリセルアレイＡ１１〜Ａ１３のそれぞれに接続されている。この出力データ決定回路５１０−１は、多数決演算を実行することにより（図８Ａ参照）、３個の読み出しデータＤＲ３〜ＤＲ５から１つの出力データＤｏｕｔ−１を決定する。出力データ決定回路５１０−３は、出力データ決定回路５１０−２と同様に、５個の入力端子Ｔ３１〜Ｔ３５と１つの出力端子を備えており、その５個の入力端子Ｔ３１〜Ｔ３５は、メモリセルアレイＡ３１〜Ａ３５のそれぞれに接続されている。この出力データ決定回路５１０−３は、多数決演算を実行することにより（図８Ｂ参照）、５個の読み出しデータＤＲ１１〜ＤＲ１５から１つの出力データＤｏｕｔ−３を決定する。【００５９】
上記のように各出力データ決定回路５１０によって最終的に決定された出力データＤｏｕｔ−０〜Ｄｏｕｔ−３は、セレクタ５２０を介して外部に出力される。この出力データＤｏｕｔ（Ｄｏｕｔ−０〜Ｄｏｕｔ−３）の出力は、同時に又はシリアルに行われる。このように、本実施の形態においては、４個のグループＩ／Ｏ（ＧＩ／Ｏ−０〜ＧＩ／Ｏ３）に対応して、４個の出力データＤｏｕｔ−０〜Ｄｏｕｔ−３が出力されることになる。【００６０】
次に、図９と共に図４及び図７を参照しながら、本実施の形態に係る読み出し動作の一例を説明する。ここでは、例として、グループアレイＧＡ−０からＧＩ／Ｏ−０を介して出力データＤｏｕｔが出力される場合が示される。時刻ｔ０において、各メモリセルアレイ（１００−０〜１００−２）の読み出し電流負荷回路３６に入力される信号／ＲＥが、Ｌｏｗレベルに変わる。これにより、各メモリセルアレイ１００が読み出しモードに変わる。続いて、読み出し対象であるグループセルＧＣを指定するアドレス信号ＸＡＤＤ、ＹＡＤＤが入力される。ここで、そのグループセルＧＣを構成する３個の対象セルは、各メモリセルアレイ中の同一アドレスに配置されている。【００６１】
次に、時刻ｔ１において、ビット線活性化信号ＲＢＬがＹ側セレクタ３３に入力され、アドレス信号ＹＡＤＤに対応したビット線３１が選択ビット線として活性化される。また、時刻ｔ２において、ワード線活性化信号ＲＷＬがＸ側セレクタ２３に入力され、アドレス信号ＸＡＤＤに対応した読み出しワード線２２が選択ワード線として活性化される。これにより、選択ワード線と選択ビット線で指定される対象セル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ３において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ４０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、グループセルＧＣを構成する各メモリセル１０に記憶されているデータが検出される。【００６２】
時刻ｔ４において、上述のように検出されたデータは、読み出しデータＤＲ０〜ＤＲ２として、Ｉ／Ｏ−０〜Ｉ／Ｏ−２のそれぞれから出力される。出力データ決定回路５１０−０は、多数決演算を実行することにより、読み出しデータＤＲ０〜ＤＲ２から１つの出力データＤｏｕｔを決定する。図９において、実線は、ＤＲ０〜ＤＲ３が全て「１」である場合を示す。この場合、出力データ決定回路５１０−０は、出力データＤｏｕｔとして「１」を出力する。また、図９において、破線は、ＤＲ０が「１」であり、ＤＲ１及びＤＲ２が「０」である場合を示す。この場合、出力データ決定回路５１０−０は、出力データＤｏｕｔとして「０」を出力する。時刻ｔ５において読み出し動作は終了する。他のグループアレイＧＡに関しても、読み出し動作は同様である。【００６３】
次に、書き込みに関する説明が行われる。図１０は、本実施の形態に係る書き込みデータ処理回路４００Ａの構成を概略的に示すブロック図である。メモリセルアレイ１００−０〜１００−１５のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５を介して、この書き込みデータ処理回路４００Ａに接続されている。この時、メモリセルアレイ１００−０〜１００−１５に対しては、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、書き込みデータＤＷ０〜ＤＷ１５が供給される。【００６４】
この書き込みデータ処理回路４００Ａは、分配回路４１０を備えており、その分配回路４１０は、ＧＩ／Ｏ−０〜ＧＩ／Ｏ−３に接続されている。例えば、４ビットの入力データＤｉｎ（Ｄｉｎ−０〜Ｄｉｎ−３）が書き込まれる時、この分配回路は、データＤｉｎ−０〜Ｄｉｎ−３のそれぞれを、ＧＩ／Ｏ−０〜ＧＩ／Ｏ−３のそれぞれに出力する。これにより、例えばグループアレイＧＡ−０を構成する３個のメモリセルアレイ１００−０〜１００−２に対して供給される書き込みデータ（ＤＷ０〜ＤＷ３）は、同一のデータＤｉｎ−０となる。すなわち、書き込みデータ処理回路４００Ａは、あるグループアレイＧＡを構成するｎ個のメモリセルアレイ１００の各々に、同一の書き込みデータＤＷを供給する。尚、上述の通り、メモリセルアレイ１００中に「不良メモリセル」が存在する場合、書き込みエラーが発生し、メモリセル１０中に記憶される記憶データが、書き込みデータＤＷと一致しない可能性はある。【００６５】
以上に説明された本実施の形態に係るＭＲＡＭ２００による効果は以下の通りである。【００６６】
本実施の形態によれば、書き込み動作時、あるグループアレイＧＡには同一の書き込みデータＤＷが供給され、グループセルＧＣを構成するｎ個のメモリセル１０には同じデータが記憶されるように制御される。但し、不良メモリセルの存在により、書き込みエラーが発生する可能性はある。読み出し動作時、そのグループアレイＧＡに属するグループセルＧＣから出力されるｎ個の読み出しデータＤＲは、ある出力データ決定回路５１０に入力される。その出力データ決定回路５１０は、そのｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。具体的には、ｎは２ｋ＋１（ｋは自然数）で表され、出力データ決定回路５１０は、ｋ＋１個以上の読み出しデータＤＲによって示される値（「０」または「１」）を、１つの出力データＤｏｕｔとして採用する。すなわち、出力データ決定回路５１０は、多数決演算を行う。【００６７】
従って、３個の読み出しデータＤＲに対して多数決演算を行う場合、３個のメモリセル１０のうち１つが不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。また、５個の読み出しデータＤＲに対して多数決演算を行う場合、５個のメモリセル１０のうち２つが不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。一般的に、ｎ個（ｎ＝２ｋ＋１）の読み出しデータＤＲに対して多数決演算を行う場合、ｎ個のメモリセル１０のうちｋ個が不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。従って、本発明に係るＭＲＡＭ２００によれば、不良メモリセルの影響が低減される。また、メモリセル１０に記憶されているデータの判別性が向上し、装置の信頼性が向上する。【００６８】
あるメモリセル１０が不良メモリセルである確率を「フェイル率ｐ」と呼ぶことにする。例えば、フェイル率ｐが０．１％（ｐ＝１０−３）であることは、１Ｍバイト中に１Ｋバイトの不良が存在することに相当する。この時、３個の読み出しデータＤＲから算出される出力データＤｏｕｔが正しい確率Ｐ３は、Ｐ３＝（１−ｐ）３＋３ｐ（１−ｐ）２で与えられる。５個の読み出しデータＤＲから算出される出力データＤｏｕｔが正しい確率Ｐ５は、Ｐ５＝（１−ｐ）５＋５ｐ（１−ｐ）４＋１０ｐ２（１−ｐ）３で与えられる。例えば、フェイル率ｐが１％の時（ｐ＝１０−２）、Ｐ３は９９．９７０％であり、Ｐ５は９９．９９９％である。【００６９】
図１１は、フェイル率とチップ良品率の関係を示すグラフ図である。図１１において、縦軸はチップ良品率を示し、横軸はフェイル率を示し、また、様々な多数決論理回路が適用された場合が示されている。図中において、符号「１ＩＯ」〜「１５ＩＯ」のそれぞれは、１多数決論理回路（多数決なし）〜１５多数決論理回路が適用された場合を示している。図１１から明らかなように、良品を得るために許されるフェイル率は、多数決に用いられるデータ数が多くなる程、大きくなっても構わないことが分かる。例えば、３多数決論理回路が適用される場合（符号「３ＩＯ」で示される）、フェイル率ｐは１０−３程度まで許される。５多数決論理回路が適用される場合（符号「５ＩＯ」で示される）、フェイル率ｐは１０−２程度まで許される。このように、本発明に係るＭＲＡＭ２００によれば、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。【００７０】
更に、本発明に係るＭＲＡＭ２００は、メモリセルアレイ１００の構成（図４参照）に対して何ら制限を与えない。従って、集積度などに影響を与えることなく、簡単な周辺回路のみで、上述の効果が得られるという利点がある。また、ＥＣＣよりも高速に動作可能であるという利点もある。【００７１】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る読み出しデータ処理回路５００Ｂの構成を示すブロック図である。ここでも、例として、Ｎ＝１６の場合が示される。つまり、この読み出しデータ処理回路５００Ｂは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５に接続されている。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。また、メモリセルアレイ１００は、図１２中から省略されている。また、図１２において、第１の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。【００７２】
この読み出しデータ処理回路５００Ｂは、第１の実施の形態と同様に、出力データ決定回路５１０−０〜５１０−３、及びセレクタ５２０を備えている。これら出力データ決定回路（多数決論理回路）５１０−０〜５１０−３のそれぞれは、ｎ個の読み出しデータＤＲに基づいて、出力データＤｏｕｔ−０〜Ｄｏｕｔ−３を決定する。【００７３】
本実施の形態において、複数のＩ／Ｏと出力データ決定回路５１０との対応関係はフレキシブルに設定され得る。例えば、出力データ決定回路５１０−０は入力端子Ｔ０１〜Ｔ０３を有しているが（ｎ＝３）、それら入力端子Ｔ０１〜Ｔ０３は、１６個のＩ／Ｏ（Ｉ／Ｏ−０〜Ｉ／Ｏ−１５）のうち任意の３個のＩ／Ｏに対応付けられる。そのため、この読み出しデータ処理回路５００Ｂは、更に、複数のＩ／Ｏと出力データ決定回路５１０との間に介在するＩ／Ｏ割り当て回路５３０を備えている。つまり、Ｉ／Ｏ割り当て回路５３０は、出力データ決定回路５１０−０〜５１０−３の各々に接続されている。一方、このＩ／Ｏ割り当て回路５３０は、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５のそれぞれに接続されており、読み出しデータＤＲ０〜ＤＲ１５のそれぞれを受け取る。【００７４】
このＩ／Ｏ割り当て回路５３０は、Ｉ／Ｏと入力端子Ｔｉｊとの対応関係を指定する「割り当て信号ＡＳＧＮｉｊ」を外部から受け取る。ここで、ｉの値は０〜３であり、ｊの値は１〜ｎである。例えば、ＡＳＧＮ０１＝５、ＡＳＧＮ０２＝３、ＡＳＧＮ０３＝８の場合、出力データ決定回路５１０−０の入力端子Ｔ０１、Ｔ０２、Ｔ０３は、それぞれＩ／Ｏ−５、Ｉ／Ｏ−３、Ｉ／Ｏ−８に対応付けられる。つまり、これら対応付けられたＩ／Ｏ−５、Ｉ／Ｏ−３、Ｉ／Ｏ−８は、ＧＩ／Ｏ−０を構成する。このように、割り当て信号ＡＳＧＮｉｊは、ｎ個の入力端子Ｔｉ１〜Ｔｉｎに対応付けられるｎ個のメモリセルアレイを示す。図１２に示されるように、割り当て信号ＡＳＧＮｉｊは、例えば、Ｉ／Ｏ割り当て回路５３０に接続された外部レジスタ６００に格納されている。よって、割り当て信号ＡＳＧＮｉｊが示す内容を任意に設定することが可能である。つまり、割り当て信号ＡＳＧＮｉｊが示す内容は、可変である。【００７５】
Ｉ／Ｏ割り当て回路５３０は、この割り当て信号ＡＳＧＮｉｊを参照し、複数のＩ／Ｏから受け取った読み出しデータＤＲ０〜ＤＲ１５のそれぞれを、対応付けられた入力端子Ｔｉｊに出力する。例えば、Ｉ／Ｏ割り当て回路５３０は、メモリセルアレイ１００−５、１００−３、１００−８から受け取った読み出しデータＤＲ５、ＤＲ３、ＤＲ８のそれぞれを、入力端子Ｔ０１、Ｔ０２、Ｔ０３に出力する。【００７６】
図１３Ａは、Ｉ／Ｏ割り当て回路５３０の例を示す回路図である。このＩ／Ｏ割り当て回路５３０は、読み出しデータＤＲ０〜ＤＲ１５が入力される端子、４ビットの割り当て信号ＡＳＧＮ［０］〜ＡＳＧＮ［３］が入力される端子、及び出力データ決定回路５１０の入力端子Ｔｉｊに接続される端子を備えている。また、Ｉ／Ｏ割り当て回路５３０は、４−１セレクタ５３１ａ〜５３１ｅを備えている。図１３Ｂは、１つの４−１セレクタ５３１の例を示す回路図である。この４−１セレクタ５３１は、４つの読み出しデータＤＲが入力される端子ＩＮ０〜ＩＮ３、割り当て信号ＡＳＧＮのうち２ビットが入力される端子ＳＥＬ０、ＳＥＬ１、及び出力端子ＯＵＴを備えている。また、４−１セレクタ５３１は、ＡＮＤ５３２ａ〜５３２ｄ、ＯＲ５３３ａ〜５３３ｃ、インバータ５３４ａ、５３４ｂを有している。このような構成で、Ｉ／Ｏ割り当て回路５３０は、割り当て信号ＡＳＧＮｉｊが示す値に基づいて、読み出しデータＤＲ０〜ＤＲ１５のうち１つを、入力端子Ｔｉｊに出力することができる。例えば、割り当て信号ＡＳＧＮ０２＝３の場合、すなわち、ＡＳＧＮ［０］＝‘０’、ＡＳＧＮ［１］＝‘０’、ＡＳＧＮ［２］＝‘１’、ＡＳＧＮ［３］＝‘１’の場合、読み出しデータＤＲ３が、入力端子Ｔ０２に出力される。【００７７】
各メモリセルアレイ１００における読み出し動作は、第１の実施の形態と同様である（図９参照）。これにより、読み出しデータ処理回路５００Ｂは、メモリセルアレイ１００−０〜１００−１５のそれぞれから、読み出しデータＤＲ０〜ＤＲ１５を受け取る。Ｉ／Ｏ割り当て回路５３０は、割り当て信号ＡＳＧＮに基づいて、読み出しデータＤＲ０〜ＤＲ１５のうち所定のｎ個の読み出しデータＤＲを、対応する１つの出力データ決定回路５１０に出力する。その出力データ決定回路５１０は、第１の実施の形態と同様に、１つの出力データＤｏｕｔを決定する。【００７８】
この読み出しデータ処理回路５００Ｂによる効果は以下の通りである。ウエハ内には、歩留まりの高いメモリセルアレイ１００と歩留まりの低いメモリセルアレイ１００が混在することが考えられる。つまり、ウエハ内に歩留まりの分布が存在することが考えられる。この場合、比較的低い歩留まりを有するメモリセルアレイ１００から出力される読み出しデータＤＲが、同じ出力データ決定回路５１０に集中すると、正確な出力データＤｏｕｔが得られる確率が低下してしまう。つまり、チップ良品率が低下する。本実施の形態によれば、Ｉ／Ｏと出力データ決定回路５１０との対応関係は、割り当て信号ＡＳＧＮｉｊによってフレキシブルに設定され得る。つまり、チップの信頼性が向上するように、ＧＩ／Ｏを構成するＩ／Ｏの組み合わせを設定することが可能である。各メモリセルアレイ１００の歩留まりを測定し、その測定結果に基づいて割り当て信号ＡＳＧＮｉｊの内容を設定することによって、救済されるチップの数がより増加する。よって、チップ良品率が更に向上し、製造コストが更に低減される。【００７９】
次に、書き込みに関する構成の説明が行われる。図１４は、本実施の形態に係る書き込みデータ処理回路４００Ｂの構成を概略的に示すブロック図である。この書き込みデータ処理回路４００Ｂは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれに接続された入力データ決定回路４３０−０〜４３０−１５を備えている。各々の入力データ決定回路４３０は、外部から入力データＤｉｎ（Ｄｉｎ−０〜Ｄｉｎ−３）、及びレジスタ６００から上記割り当て信号ＡＳＧＮｉｊを受け取る。【００８０】
図１５Ａは、１つの入力データ決定回路４３０の構成例を示す回路図である。この入力データ決定回路４３０は、１６個の一致検出回路４３１ａ〜４３１ｐを有している。一致検出回路４３１ａ〜４３１ｐには、４ビットの信号である「Ｉ／Ｏ番号信号ＮＵＭ」が入力される。このＩ／Ｏ番号信号ＮＵＭは、この入力データ決定回路４３０が接続されているＩ／Ｏの番号を示す。例えば、Ｉ／Ｏ−３に接続されている入力データ決定回路４３０−３には、「３」を示すＩ／Ｏ番号信号ＮＵＭが入力される。このＩ／Ｏ番号信号ＮＵＭの各ビットは、電源電位Ｖｄｄ及びグランド電位Ｇｎｄによって、予め回路に組み込まれている。【００８１】
また、１６個の一致検出回路４３１ａ〜４３１ｐのそれぞれには、１６種類の割り当て信号ＡＳＧＮｉｊのそれぞれが入力される。一致検出回路４３１ａ〜４３１ｃは、ＯＲ４３２ａを介して、ＡＮＤ４３３ａに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−０に対応している（ｉ＝０）。一致検出回路４３１ｄ〜４３１ｆは、ＯＲ４３２ｂを介して、ＡＮＤ４３３ｂに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−１に対応している（ｉ＝１）。一致検出回路４３１ｇ〜４３１ｋは、ＮＯＲ４３２ｃ、４３２ｄ、及びＮＡＮＤ４３２ｅを介して、ＡＮＤ４３３ｃに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−２に対応している（ｉ＝２）。一致検出回路４３１ｌ〜４３１ｐは、ＮＯＲ４３２ｆ、４３２ｇ、及びＮＡＮＤ４３２ｈを介して、ＡＮＤ４３３ｄに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−３に対応している（ｉ＝３）。ＡＮＤ４３３ａ〜４３３ｄのそれぞれには、入力データＤｉｎのうちのデータＤｉｎ−０〜Ｄｉｎ−３のそれぞれが入力される。ＡＮＤ４３３ａ〜４３３ｄの出力は、ＮＯＲ４３３ｅ、４３３ｆ、ＮＡＮＤ４３３ｇを介して各Ｉ／Ｏに接続されている。【００８２】
図１５Ｂは、一致検出回路４３１の例を示す回路図である。一致検出回路４３１は、ＥＸＮＯＲ４３５ａ〜４３５ｄ、ＮＡＮＤ４３６ａ、４３６ｂ、及びＮＯＲ４３７を備えている。このような構成でもって、一致検出回路４３１は、入力される４ビットのＩ／Ｏ番号信号ＮＵＭ［０］〜ＮＵＭ［３］と、４ビットの割り当て信号ＡＳＧＮ［０］〜ＡＳＧＮ［３］との比較を行う。Ｉ／Ｏ番号信号ＮＵＭと割り当て信号ＡＳＧＮが一致した場合、この一致検出回路４３１は「１」を出力する。【００８３】
例えば、既出の例においてＧＩ／Ｏ−０に対応するＩ／Ｏ−３には、入力データ決定回路４３０−３が接続されている。よって、入力データ決定回路４３０−３に入力されるＩ／Ｏ番号信号ＮＵＭは、値「３」を示す。一方、既出の例において、値「３」を示す割り当て信号ＡＳＧＮｉｊは、ＡＳＧＮ０２である。よって、一致検出回路４３１ｂが、Ｉ／Ｏ番号信号ＮＵＭと割り当て信号ＡＳＧＮの一致を検出し、ＡＮＤ４３３ａに「１」が入力される。よって、入力データＤｉｎのうちのデータＤｉｎ−０が、書き込みデータＤＷとしてＩ／Ｏ−３に出力される。同様に、Ｉ／Ｏ−５及びＩ／Ｏ−８にも、同一のデータＤｉｎ−０が書き込みデータＤＷとして出力される。つまり、割り当て信号ＡＳＧＮｉｊによって、同じＧＩ／Ｏに対応付けられたＩ／Ｏには、同一の書き込みデータＤＷが供給される。このようにして、書き込みデータ処理回路４００Ｂは、割り当て信号ＡＳＧＮｉｊによって同じグループアレイＧＡに対応付けられたｎ個のメモリセルアレイ１００の各々に、同一の書き込みデータＤＷを供給することが可能となる。【００８４】
図１６は、本実施の形態に係る読み出しデータ処理回路５００Ｂの変形例を示すブロック図である。図１６において、図１２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。この変形例において、出力データ決定回路５１０−２、５１０−３のそれぞれには、オプションの制御信号ＭＡＪ５＿０、ＭＡＪ５＿１が外部から入力される。【００８５】
制御信号ＭＡＪ５＿０がＬｏｗレベルに設定された場合、出力データ決定回路５１０−２は、５つの入力端子Ｔ２１〜Ｔ２５のうち２つを電源電位Ｖｄｄとグランド電位ＧＮＤに接続する。つまり、出力データ決定回路５１０−２は、制御信号ＭＡＪ５＿０に応答して、入力される５個の読み出しデータＤＲのうち２つを‘１’と‘０’に設定する。その後、この出力データ決定回路５１０−２は、多数決演算を行うことによって、１つの出力データＤｏｕｔを決定する。これは、出力データ決定回路５１０−２が、３個の読み出しデータＤＲだけから１つの出力データＤｏｕｔを決定することと等価である（３多数決演算）。出力データ決定回路５１０−３も、制御信号ＭＡＪ５＿１に応答して、同様の動作を行う。【００８６】
例えば、５つの入力端子Ｔ２１〜Ｔ２５のうち入力端子Ｔ２４、Ｔ２５が、電源電位Ｖｄｄとグランド電位ＧＮＤに接続されるとする。この時、極めて歩留まりの低いメモリセルアレイ１００を、割り当て信号ＡＳＧＮ２４あるいは割り当て信号ＡＳＧＮ２５によって、入力端子Ｔ２４あるいは入力端子Ｔ２５に対応付けることが可能である。これにより、正確な出力データＤｏｕｔが得られる確率の低下が防止される。【００８７】
以上に示されたように、第２の実施の形態に係るＭＲＡＭ２００によれば、第１の実施の形態による効果に加えて、次のような効果が得られる。つまり、Ｉ／Ｏと出力データ決定回路５１０との対応関係を、割り当て信号ＡＳＧＮｉｊによってフレキシブルに設定することができる。これにより、比較的低い歩留まりを有するメモリセルアレイ１００から出力される読み出しデータＤＲが、１つの出力データ決定回路５１０に集中することが防止される。従って、正確な出力データＤｏｕｔが得られる確率がより高くなる。つまり、メモリセル１０に記憶されているデータの判別性が更に向上し、装置の信頼性が更に向上する。また、チップ良品率が更に向上し、製造コストが更に低減される。【００８８】
（第３の実施の形態）
図１７は、本発明の第３の実施の形態に係る読み出しデータ処理回路５００Ｃの構成を示すブロック図である。ここでも、例として、Ｎ＝１６の場合が示される。つまり、この読み出しデータ処理回路５００Ｃは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５に接続されている。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。また、メモリセルアレイ１００は、図１７中から省略されている。また、図１７において、第２の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。【００８９】
この読み出しデータ処理回路５００Ｃは、Ｉ／Ｏ割り当て回路５３０、少なくとも１つの出力データ決定回路５４０、及びセレクタ５２０を備えている。このＩ／Ｏ割り当て回路５３０は、第２の実施の形態におけるものと同様であり、複数のＩ／Ｏと出力データ決定回路５４０との対応関係をフレキシブルに設定する。つまり、Ｉ／Ｏ割り当て回路５３０は、レジスタ６００に格納された割り当て信号ＡＳＧＮｉｊに基づき、ある出力データ決定回路５４０が有するある入力端子Ｔｉｊを、１６個のＩ／Ｏ（Ｉ／Ｏ−０〜Ｉ／Ｏ−１５）のうちのいずれかに対応付ける。そのＩ／Ｏ割り当て回路５３０の構成は、図１３Ａ及び図１３Ｂに示された構成と同様である。【００９０】
本実施の形態において、ある出力データ決定回路５４０は、指定される数の読み出しデータＤＲから１つの出力データＤｏｕｔを決定する。ここで、用いられる読み出しデータＤＲの数は、固定されず可変である。つまり、出力データ決定回路５４０が多数決演算を行う場合、その多数決演算に用いられる読み出しデータＤＲの数、つまり上述の値ｎは、固定されず可変である。または、出力データ決定回路５４０が多数決演算を行わないように設定することも可能である。用いられる読み出しデータＤＲの数ｎは、外部から入力される論理選択信号ＬＳＥＬによって指定される。図１７に示されるように、この論理選択信号ＬＳＥＬは、例えば、出力データ決定回路５４０に接続された外部レジスタ７００に格納されている。この外部レジスタ７００に格納される論理選択信号ＬＳＥＬの内容を変更することによって、各出力データ決定回路５４０において、上述の値ｎを変更することが可能である。【００９１】
多数決演算に用いられる読み出しデータＤＲの数ｎは、最大Ｎまで設定可能である。そのため、本実施の形態に係る出力データ決定回路５４０の各々は、Ｎ個の入力端子Ｔを有し、最大Ｎ個の読み出しデータＤＲを受け取ることが可能である。例えば、出力データ決定回路５４０−０は、入力端子Ｔ０１〜Ｔ０１５を有し、出力データ決定回路５４０−１は、入力端子Ｔ１１〜Ｔ１１５を有している。各出力データ決定回路５４０のＮ個の入力端子Ｔは、Ｉ／Ｏ割り当て回路５３０に接続されており、その出力端子はセレクタ５２０に接続されている。【００９２】
このような読み出しデータ処理回路５００Ｃの設定において、まず、この論理選択信号ＬＳＥＬの設定が行われる。これにより、出力データ決定回路５４０の各々において、所望のｎ個の入力端子ＴがＮ個の入力端子から特定される。続いて、Ｉ／Ｏ割り当て回路５３０に入力される割り当て信号ＡＳＧＮｉｊの設定が行われる。これにより、出力データ決定回路５４０の各々において用いられるｎ個の入力端子Ｔが、それぞれｎ個のＩ／Ｏに対応づけられる。【００９３】
図１８は、１つの出力データ決定回路５４０の構成を示すブロック図である。ここでは、例として、出力データ決定回路５４０−０の構成が示されている。この出力データ決定回路５４０−０は、複数の多数決論理回路５４１ａ〜５４１ｇ、セレクタ５４２、及びセレクタ５４３を備えている。複数の多数決論理回路５４１ａ、５４１ｂ、５４１ｃ…５４１ｇは、それぞれ１多数決論理回路、３多数決論理回路、５多数決論理回路…１５多数決論理回路である。１多数決論理回路５４１ａは、多数決演算を行わず受け取ったデータをそのまま出力する回路に相当する。セレクタ５４２、セレクタ５４３には、論理選択信号ＬＳＥＬ０が入力される。この出力データ決定回路５４０−０には、最大１５個の読み出しデータＤＲが入力される。Ｉ／Ｏ割り当て回路５３０から入力端子Ｔ０１〜Ｔ０１５のそれぞれに入力される読み出しデータは、読み出しデータＤ０１〜Ｄ０１５と参照される。【００９４】
例えば、論理選択信号ＬＳＥＬ０が「５」に設定されるとする（ｎ＝５）。この時、出力データ決定回路５４０−０は、その論理選択信号ＬＳＥＬ０に基づいて、１６個の入力端子Ｔ０１〜Ｔ０１５から５個の入力端子Ｔ０１〜Ｔ０５を選択することになる。よって、割り当て信号ＡＳＧＮ０１〜ＡＳＧＮ０５は、それら５個の入力端子Ｔ０１〜Ｔ０５が５個のメモリセルアレイ１００（Ｉ／Ｏ−２、３、５、６、１０）に対応付けられるように設定される。その後、その５個のメモリセルアレイ１００からは、上述の実施の形態と同様に、５個の読み出しデータＤＲが読み出される。それら５個の読み出しデータＤＲは、Ｉ／Ｏ割り当て回路５３０を通り、読み出しデータＤ０１〜Ｄ０５として、入力端子Ｔ０１〜Ｔ０５のそれぞれに入力される。論理選択信号ＬＳＥＬ０に応じて、セレクタ５４２は、それら読み出しデータＤ０１〜Ｄ０５を、多数決論理回路５４１ｃ（５多数決論理回路）に出力する。その多数決論理回路５４１ｃは、多数決演算を行うことによって、読み出しデータＤ０１〜Ｄ０５から１つの出力データＤｏｕｔを決定する。セレクタ５４３は、論理選択信号ＬＳＥＬ０に応じて多数決論理回路５４１ｃを選択し、その多数決論理回路５４１ｃからの出力データＤｏｕｔを受け取る。【００９５】
他の多数決論理回路５４１ａ〜５４１ｇが選択される場合も、同様の動作が行われる。尚、多数決論理回路５４１ａが選択される場合、入力端子Ｔ０１から入力される読み出しデータＤ０１は、その多数決論理回路５４１ａを通り、そのまま出力データＤｏｕｔとして出力される。また、本実施の形態における書き込みデータ処理回路４００の構成は、図１４、図１５Ａ及び図１５Ｂに示された構成と同様である。【００９６】
以上に説明された本実施の形態に係るＭＲＡＭ２００によれば、第１、第２の実施の形態による効果に加えて、次のような効果が得られる。多くの読み出しデータＤＲを用いて多数決演算を行う場合、データの判別性は向上するが、チップの記憶容量は小さくなる。本実施の形態によれば、ＧＩ／Ｏを構成するＩ／Ｏの組み合わせだけでなく、多数決論理回路をもフレキシブルに設定することが可能である。従って、優れた信頼性を保ちつつ記憶容量が最大になるように、論理選択信号ＬＳＥＬや割り当て信号ＡＳＧＮｉｊの内容を設定することが可能となる。これにより最適な性能を有するチップが得られる。また、チップ良品率が更に向上し、製造コストが更に低減される。【００９７】
（第４の実施の形態）
第１〜第３の実施の形態において、グループセルＧＣを構成するｎ個のメモリセル１０は、異なるｎ個のメモリセルアレイ１００に配置されていた。本実施の形態によれば、グループセルＧＣを構成するｎ個のメモリセル１０は、同一のメモリセルアレイ１００’に配置される。【００９８】
図１９は、本発明の実施の形態に係るＭＲＡＭ２００’の構成を示すブロック図である。このＭＲＡＭ２００’は、複数のメモリセル１０がアレイ状に配置されたメモリセルアレイ１００’、複数の書き込みワード線５１、複数の読み出しワード線５２、及び複数のビット線６１を備えている。複数のビット線６１は、ワード線（５１、５２）と交差するように、配置されている。複数のメモリセル１０の各々は、書き込みワード線５１及び読み出しワード線５２と、ビット線６１との交点に対応して設けられている。複数のメモリセル１０は、データの読み出しに用いられるリファレンスセル１０ｒを含む。各メモリセル１０は、第１の実施の形態と同様に、ＴＭＲ素子１を有している（図１Ａ、図１Ｂ参照）。【００９９】
本実施の形態において、この複数のメモリセル１０のうちｎ個のメモリセル１０がグループセルＧＣを構成する。例えば、図１９に示されるように、点線で囲まれた隣接する３個のメモリセル１０がグループセルＧＣを構成している（ｎ＝３）。この観点から言えば、本実施の形態に係るメモリセルアレイ１００’は、マトリックス状に配置された複数のグループセルＧＣから構成されていると言える。尚、３個のリファレンスセル１０ｒから、リファレンスセルグループＧＲＣが構成される。【０１００】
各メモリセル１０において、ＴＭＲ素子１は、複数の書き込みワード線５１のうちいずれかと、複数のビット線６１のうちいずれかとの間に介設される。ここで、各々のグループセルＧＣを構成するｎ個のメモリセル１０は、同一のデータが書き込まれるように制御される。そのため、そのｎ個のメモリセル１０（グループセルＧＣ）は、複数の書き込みワード線５１のうち同一の書き込みワード線５１と、複数のビット線６１のうち同一のビット線６１との間に介設されることが好適である。これにより、ｎ個のメモリセル１０には、同一の電流が作用することになる。よって、そのｎ個のメモリセル１０に、同時に同一のデータを書き込むことが容易になる。【０１０１】
例えば、図１９に示されるように、各グループセルＧＣにおいて、３個のメモリセル１０は、Ｙ方向に沿って配置されている。複数のビット線６１も、Ｙ方向に沿って配置されている。一方、各々の書き込みワード線５１は、Ｘ方向に沿った複数のグループセルＧＣと交差するように配置されている。ここで、１つのグループセルＧＣに対応する領域（点線で囲まれた領域）において、書き込みワード線５１は、ｎ個のメモリセル１０の全てに交差するように、折れ曲がっている。但し、各メモリセル１０に対応する領域においては、その書き込みワード線５１は、Ｘ方向に沿って配置されている。これにより、グループセルＧＣを構成するｎ個のメモリセル１０は、同一の書き込みワード線５１と同一のビット線６１の交点に対応して配置されることになる。且つ、各メモリセル１０は、図２に示されるように、Ｘ方向に沿った書き込みワード線５１とＹ方向に沿ったビット線６１に挟まれることになる。【０１０２】
この時、各メモリセル１０において、ＴＭＲ素子１は、フリー層２における自発磁化の「容易磁化軸方向」がＸ方向に沿うように配置される。よって、Ｙ方向は、フリー層２における自発磁化の「困難磁化軸方向」を示す。あるグループセルＧＣに対応する領域において、ある書き込みワード線５１は折れ曲がっているため、その書き込みワード線５１に流れる電流によって作り出される磁界は、＋Ｙ方向に沿った磁界と−Ｙ方向に沿った磁界の両方を含む。しかしながら、上述の通りＹ方向は「困難磁化軸方向」を示すので、Ｙ方向に沿った磁界は、自発磁化の回転方向に寄与するのみである。上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、Ｘ方向に沿って安定する。従って、図１９に示された書き込みワード線５１の配置によっても、グループセルＧＣを構成するｎ個のメモリセル１０には同一のデータが書き込まれ得る。【０１０３】
また、図１９に示されるように、ＭＲＡＭ２００’は、更に、Ｘ側セレクタ５３、Ｘ側電流終端回路５４、Ｘ側電流源回路５５、Ｙ側セレクタ６３、Ｙ側電流終端回路６４、Ｙ側電流源回路６５、読み出し電流負荷回路６６、センスアンプ７０、及び読み出しデータ処理回路５００’を備えている。【０１０４】
Ｘ側セレクタ５３は、書き込み動作時には、複数の書き込みワード線５１から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線５２から選択読み出しワード線を選択する。Ｘ側電流終端回路５４は、書き込みワード線５１を終端する。Ｘ側電流源回路５５は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Ｙ側セレクタ６３は、複数のビット線６１から選択ビット線を選択する。Ｙ側電流終端回路６４は、ビット線６１を終端する。Ｙ側電流源回路６５は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路６６は、読み出し動作時に、選択ビット線とリファレンスセル１０ｒにつながったビット線６１ｒに定電流を供給する定電流源である。【０１０５】
グループセルＧＣへのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ１００’における読み書きを制御するコントローラ（図示されない）に、書き込みデータＤＷと、対象となるグループセルＧＣを示すアドレスデータが供給される。このコントローラからの制御信号により、Ｘ側セレクタ５３は選択書き込みワード線を選択し、Ｘ側電流源回路５５は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Ｙ側セレクタ６３は選択ビット線を選択し、Ｙ側電流源回路６５は、その選択ビット線に所定の電流を供給する。これにより、アドレスデータによって指定されたグループセルＧＣに、書き込みデータＤＷが書き込まれる。但し、「不良メモリセル」が存在する場合は、書き込みエラーが発生する。【０１０６】
また、グループセルＧＣからのデータの読み出しは、ｎ個のメモリセル１０のそれぞれに記憶されたデータを順番に読み出すことによって行われる。１つのメモリセル１０からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ（図示されない）に、対象セルを示すアドレスデータが供給される。このコントローラからの制御信号により、Ｘ側セレクタ５３は選択読み出しワード線を選択し、Ｙ側セレクタ６３は選択ビット線を選択する。そして、読み出し電流負荷回路６６は、その選択ビット線と、リファレンスセル１０ｒにつながったビット線６１ｒに定電流を供給する。これにより、選択ビット線の電圧は、選択されたメモリセル１０のＴＭＲ素子１の抵抗値に対応した「読み出し電圧」となる。また、ビット線６１ｒの電圧は、リファレンスセル１０ｒのＴＭＲ素子１の抵抗値に対応した所定の「リファレンス電圧」となる。センスアンプ７０は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのＴＭＲ素子１の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。このようにして読み出された「読み出しデータＤＲ」は、読み出しデータ処理回路５００’に出力される。そして、グループセルＧＣを構成するｎ個のメモリセル１０の全てに対し、同一の選択ビット線を用いることにより、同様の読み出し動作が繰り返される。【０１０７】
読み出しデータ処理回路５００’は、センスアンプ７０を介して、複数のビット線６１に接続されている。この読み出しデータ処理回路５００’は、ｎ個のラッチ回路８１、８２、８３、及びデータ出力回路９０を備えている。上述のように、ｎ個のメモリセル１０の全てに対して読み出し動作が完了すると、そのｎ個のラッチ回路にはｎ個の読み出しデータＤＲがそれぞれ格納されることになる。データ出力回路９０は、そのｎ個の読み出しデータＤＲに基づいて、外部に出力される１つの出力データＤｏｕｔを決定する。特に、ｎが奇数の場合、データ出力回路９０は、多数決演算を行うことによって、ｎ個の読み出しデータＤＲから１つの出力データＤｏｕｔを決定する。例えば、ｎが３の場合、３個のラッチ回路８１、８２、８３のそれぞれには、３個の読み出しデータＤＲ０、ＤＲ１、ＤＲ２が格納される。この時、データ出力回路９０は、３多数決論理回路（図８Ａ参照）であり、読み出しデータＤＲ０〜ＤＲ３を用いて、１つの出力データＤｏｕｔを決定する。【０１０８】
次に、図２０と図１９を参照して、本実施の形態に係る読み出し動作の一例が説明される。ここでは、例として、ｎが３の場合が示される。時刻ｔ０において、読み出し電流負荷回路３６に入力される信号／ＲＥが、Ｌｏｗレベルに変わる。これにより、メモリセルアレイ１００’が読み出しモードに変わる。次に、時刻ｔ１において、ビット線活性化信号ＲＢＬがＨｉｇｈレベルに変わり、あるビット線６１が選択ビット線として選択される。【０１０９】
次に、時刻ｔ２において、あるグループセルＧＣ内の第１のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ１がＨｉｇｈレベルに変わる。これにより、その第１のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ３において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第１のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ４において、読み出しデータＤＲ０としてラッチ回路８３に格納される。【０１１０】
次に、時刻ｔ５において、そのグループセルＧＣ内の第２のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ２がＨｉｇｈレベルに変わる。これにより、その第２のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ６において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第２のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ７において、読み出しデータＤＲ１としてラッチ回路８３に格納される。読み出しデータＤＲ０は、ラッチ回路８２に移動する。【０１１１】
次に、時刻ｔ８において、そのグループセルＧＣ内の第３のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ３がＨｉｇｈレベルに変わる。これにより、その第３のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ９において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第３のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ１０において、読み出しデータＤＲ２としてラッチ回路８３に格納される。読み出しデータＤＲ０、ＤＲ１は、それぞれラッチ回路８１、８２に移動する。【０１１２】
データ出力回路９０は、多数決演算を実行することにより、読み出しデータＤＲ０〜ＤＲ２から１つの出力データＤｏｕｔを決定する。図２０において、実線は、ＤＲ０〜ＤＲ３が全て「１」である場合を示す。この場合、出力データＤｏｕｔは、時刻ｔ４において「１」に変わり、その値は読み出し期間中は保持される。また、破線は、第２のメモリセル１０が不良メモリセルであった場合、すなわち、ＤＲ０及びＤＲ２が「１」であり、ＤＲ１が「０」である場合を示す。この場合、出力データＤｏｕｔは、時刻ｔ４において「１」になり、時刻ｔ７において不定になり、時刻ｔ１０において再び「１」になる。時刻ｔ１１において、読み出しモードは終了し、ラッチ回路８１〜８３等はリセットされる。【０１１３】
以上に説明されたように、本実施の形態においても、グループセルＧＣから読み出されるｎ個の読み出しデータに基づいて、１つの出力データＤｏｕｔが決定される。従って、不良メモリセルの影響が低減される。よって、メモリセル１０に記憶されているデータの判別性が向上し、装置の信頼性が向上する。更に、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。【０１１４】
また、１つのグループセルＧＣは、同一の書き込みワード線５１と同一のビット線６１との間に介設されている。これにより、ｎ個のメモリセル１０には、同一の電流が作用することになる。よって、そのｎ個のメモリセル１０に、同時に同一のデータを書き込むことが容易になる。【０１１５】
更に、ある１つのグループセルＧＣに対する書き込みは、異なる複数のメモリセルアレイにおいてではなく、１つのメモリセルアレイ１００’においてのみ行われる。しかも、その書き込みにおいて用いられるのは、１本の書き込みワード線５１と１本のビット線６１だけである。従って、第１〜第３の実施の形態と比較して、書き込みに要する電流が低減される。つまり、消費電力の増大が防止される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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