(57)【特許請求の範囲】
【請求項１】
半導体基板に酸化物からなる素子分離膜を形成する工程と、
前記半導体基板の上にリセスチャネル予定領域を露出させながら、前記半導体基板の上に接するように形成されたハードマスク窒化膜、ハードマスク酸化膜、及びハードマスクポリシリコン膜の順に積層された３重構造のハードマスクパターン、及び、前記ハードマスクパターン上に形成された感光膜からなるマスクを形成する工程と、
前記ハードマスクパターンをエッチングバリアとして、前記半導体基板のリセスチャネル予定領域をエッチングすることにより、トレンチを形成すると同時に、前記感光膜からなるマスク及び前記ハードマスクポリシリコン膜を全て除去する工程と、
前記ハードマスク窒化膜をエッチング停止膜として、前記ハードマスク酸化膜を選択的に除去する工程と、
前記ハードマスク窒化膜を前記素子分離膜に対して選択的に除去する工程と、
前記トレンチに一部が埋め込まれているゲート電極を形成する工程と、を含むことを特徴とするリセスチャネル領域を備えた半導体素子の製造方法。
【請求項２】
前記ハードマスク酸化膜を、ウェットエッチングにより除去することを特徴とする請求項１に記載のリセスチャネル領域を備えた半導体素子の製造方法。
【請求項３】
前記ハードマスク窒化膜を、ウェットエッチングまたはドライエッチングにより除去することを特徴とする請求項１に記載のリセスチャネル領域を備えた半導体素子の製造方法。
【請求項４】
前記ハードマスク窒化膜を、約５０Å〜２００Åの厚さに形成することを特徴とする請求項１に記載のリセスチャネル領域を備えた半導体素子の製造方法。
【請求項５】
前記ハードマスク酸化膜を、約５０Å〜２００Åの厚さに形成することを特徴とする請求項１に記載のリセスチャネル領域を備えた半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、ＲＣＡＴ技術を利用した半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化及び超微細化するに連れて要求される製造工程能力及び信頼度も高くなっている。特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合には、ＳＴＩ(Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)工程及びゲート形成工程により、ＤＲＡＭの全体的な安定性に最も重要な要素として作用するトランジスタ特性が大部分決定されている。したがって、ＳＴＩ工程及びゲート形成工程の安定度の向上は、ＤＲＡＭの全体としての信頼度を確保するために必ず確保しなければならない事項である。
【０００３】
ＳＴＩは半導体素子の素子分離方法の一つであって、シリコン基板にトレンチを形成しその内部を酸化物などの絶縁物質で満たすことによって、同じ分離幅(ｉｓｏｌａｔｉｏｎ  ｗｉｄｔｈ)でも有効分離長が長く、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法による素子分離と比較してより小さな分離領域で所望の素子分離を実現できる技術である。
【０００４】
最近、ＤＲＡＭ製造時にそのリフレッシュ特性を改善するために、ＲＣＡＴ(Ｒｅｃｅｓｓｅｄ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ)技術が提案された。
【０００５】
図１Ａないし図１Ｃは、従来の技術に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【０００６】
図１Ａに示すように、半導体基板１１にＳＴＩ構造の素子分離膜１２を形成した後、半導体基板１１の上にハードマスク酸化膜１３と、ハードマスクポリシリコン膜１４とを順に蒸着する。ここで、ハードマスク酸化膜１３と、ハードマスクポリシリコン膜１４とは、リセスチャネル領域を形成するためのハードマスクとして用いられる。
【０００７】
次に、ハードマスクポリシリコン膜１４上に感光膜を塗布し、露光及び現像を通じて感光膜をパターンニングして、リセスチャネルを形成するためのマスク１５を形成する。
【０００８】
続いて、マスク１５をエッチングバリアとして、ハードマスクポリシリコン膜１４とハードマスク酸化膜１３とをエッチングして、半導体基板１１のリセスチャネル予定領域を露出させる。
【０００９】
図１Ｂに示すように、露出したリセスチャネル予定領域を所定の深さにエッチングしてトレンチ１６を形成する。このトレンチ１６を形成する時に、マスク１５が全て除去され、ハードマスク酸化膜１３及びハードマスクポリシリコン膜１４のみが残留する。
【００１０】
図１Ｃに示すように、ハードマスク酸化膜１３と、ハードマスクポリシリコン膜１４をウェットエッチングにより除去する。
【００１１】
次に、トレンチ１６を含み該トレンチ１６を囲む領域にゲート酸化膜１７を形成した後、ゲート酸化膜１７上にトレンチ１６を満たすまでゲート電極用導電膜を蒸着する。
【００１２】
続いて、ゲート電極用導電膜とゲート酸化膜１７とを選択的にパターンニングして、ゲート電極用導電膜からなるゲート電極１８を形成する。この場合、ゲート電極１８はトレンチに埋め込まれる下部領域と、半導体基板１１の上に突出する上部領域とを有するように形成され、これに伴い各ゲート電極の下部領域によりそれぞれのリセスチャネル領域が形成される。
【００１３】
次に、半導体基板１１にイオン注入を行って、ソース/ドレイン領域１９を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の従来の技術では、リセスチャネルが形成されるトレンチを形成するために導入したハードマスク、すなわちハードマスク酸化膜１３、及びハードマスクポリシリコン膜１４をウェットエッチングにより除去する時、素子分離膜１２のトップコーナーエッジでモート(Ｍｏａｔ)が発生する。
【００１５】
図２Ａは、従来の技術に係るモートＭが発生した状態を示す断面図であり、図２Ｂは、モートＭにゲート電極形成のための膜が残留した状態を示す断面図である。
【００１６】
図２Ａに示されているように、ハードマスク酸化膜１３を除去した後、素子分離膜１２のトップコーナーエッジで活性領域より表面が低くなる複数のモートＭが発生している。
【００１７】
このようなモート(Ｍｏａｔ)は、ハードマスク酸化膜１３をウェットエッチングにより除去する時に酸化膜の素子分離膜１２も同時にウェットエッチングされることにより発生するものであり、さらに、素子分離膜１２がゲート酸化膜形成前に行われる洗浄工程でも追加的にウェットエッチングされるため、モートＭの深さがさらに深くなるという問題がある。
【００１８】
このような深くなったモートＭに対しては、図２Ｂに示すように、ゲート電極用導電膜をエッチングしてゲート電極１８を形成する時、モートＭに形成された導電膜１８Ａまでエッチングすることが困難である。このようにモートＭにゲート電極用導電膜１８Ａが残留すると、導電性パターン間の短絡(Ｓｈｏｒｔ)を誘発する可能性があるという問題がある。
【００１９】
本発明は、上記した従来技術の問題点を解決するためになされたものであって、ＲＣＡＴ工程において、ハードマスク酸化膜を除去する時にモートが発生するのを防止することができる、リセスチャネル領域を備えた半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記した従来の問題を解決するために、本発明のリセスチャネル領域を備えた半導体素子の製造方法は、半導体基板に酸化物からなる素子分離膜を形成する工程と、前記半導体基板の上にリセスチャネル予定領域を露出させながら、前記半導体基板の上に接するように形成されたハードマスク窒化膜、ハードマスク酸化膜、及びハードマスクポリシリコン膜の順に積層された３重構造のハードマスクパターン、及び、前記ハードマスクパターン上に形成された感光膜からなるマスクを形成する工程と、前記ハードマスクパターンをエッチングバリアとして、前記半導体基板のリセスチャネル予定領域をエッチングすることにより、トレンチを形成すると同時に、前記感光膜からなるマスク及び前記ハードマスクポリシリコン膜を全て除去する工程と、前記ハードマスク窒化膜をエッチング停止膜として、前記ハードマスク酸化膜を選択的に除去する工程と、前記ハードマスク窒化膜を前記素子分離膜に対して選択的に除去する工程と、前記トレンチに一部が埋め込まれているゲート電極を形成する工程と、を含むことを特徴とする。
【００２１】
好ましくは、前記ハードマスク酸化膜を、ウェットエッチングにより除去し、また、前記ウェットエッチングは、フッ酸（ＨＦ）溶液を用いて行われる。
【００２２】
好ましくは、前記ハードマスク窒化膜を、ウェットエッチングまたはドライエッチングにより除去し、前記ウェットエッチングは、リン酸（Ｈ３ＰＯ４）溶液を用いて行われ、前記ドライエッチングは、塩素ガスを用いて行われる。
【００２３】
また、好ましくは、前記ハードマスク酸化膜、及び前記ハードマスク窒化膜を、それぞれ約５０Å〜２００Åの厚さに形成する。
【発明の効果】
【００２４】
本発明は、ＲＣＡＴ技術を利用して半導体素子を製造する時、素子分離膜のトップコーナーエッジでモートが発生することを防止するために、ハードマスク窒化膜を導入したので、ゲート電極のエッチング工程を残膜を生じないように容易に行うことができ、これにより、素子の特性を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の最も好ましい実施の形態を、添付する図面を参照して説明する。
【００２６】
図３Ａないし図３Ｅは、本発明の１実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【００２７】
図３Ａに示すように、半導体基板２１にトレンチ型素子分離膜２２を形成した後、半導体基板２１の上にハードマスク窒化膜２３を蒸着する。
【００２８】
この場合、ハードマスク窒化膜２３を、約５０Å〜２００Åの厚さに、例えばシリコン窒化膜(Ｓｉ３Ｎ４)で形成する。
【００２９】
次に、ハードマスク窒化膜２３上にハードマスク酸化膜２４とハードマスクポリシリコン膜２５とを順に蒸着する。ここで、ハードマスク酸化膜２４を、シリコン酸化膜(ＳｉＯ２)で約５０Å〜２００Åの厚さに形成する。また、ハードマスクポリシリコン膜２５を、通常半導体製造工程に使用するポリシリコン膜で形成するが、ハードマスクの役割を十分に果たすことができるように、好ましくは約５００Å〜２０００Åの厚さに形成する。
【００３０】
上述したように本発明の好ましい１実施の形態では、リセスチャネル領域を形成するためのハードマスクの構造が、ハードマスク窒化膜２３、ハードマスク酸化膜２４、及びハードマスクポリシリコン膜２５を積層することにより形成された３重構造である。ここで、ハードマスク窒化膜２３は、リセスチャネル領域を形成するためのハードマスクの他に、後続のハードマスク酸化膜２４のエッチングを行う時のエッチング停止膜としても用いられる。
【００３１】
次に、ハードマスクポリシリコン膜２５上に感光膜を塗布し、露光及び現像を通じて感光膜をパターンニングして、リセスチャネル領域を形成するためのマスク２６を形成する。
【００３２】
続いて、マスク２６をエッチングバリアとして、ハードマスクポリシリコン膜２５、ハードマスク酸化膜２４、及びハードマスク窒化膜２３を順にエッチングして、半導体基板２１に複数のリセスチャネル予定領域を露出させる。
【００３３】
また、リセスチャネル予定領域を露出させる他の方法としては、マスク２６をエッチングバリアとして、まずハードマスクポリシリコン膜２５をエッチングした後、マスク２６を除去し、ハードマスクポリシリコン膜２５をエッチングバリアとして、ハードマスク酸化膜２４とハードマスク窒化膜２３とをエッチングする方法もある。
【００３４】
図３Ｂに示すように、露出されたリセスチャネル予定領域を所定の深さにエッチングして、トレンチ２７を形成する。このトレンチ２７を形成する時に、マスク２６及びハードマスクポリシリコン膜２５が全て除去され、ハードマスク窒化膜２３及びハードマスク酸化膜２４のみが残留する。
【００３５】
図３Ｃに示すように、ハードマスク窒化膜２３をエッチング停止膜としてハードマスク酸化膜２４をウェットエッチングする。この場合、ハードマスク酸化膜２４をウェットエッチングするのにフッ酸(ＨＦ)溶液を用いる。フッ酸溶液は窒化膜をエッチングできない特性を持っているので、ハードマスク窒化膜２３は十分にエッチング停止膜の役割を果たすことができる。
【００３６】
図３Ｄに示すように、ハードマスク窒化膜２３をウェットエッチングする。この場合、ハードマスク窒化膜２３を、リン酸(Ｈ３ＰＯ４)溶液を利用してウェットエッチングする。ハードマスク窒化膜２３は、リン酸溶液に対して酸化膜の素子分離膜２２との選択比（エッチング速度比）が大きいので、素子分離膜２２はエッチングされない。
【００３７】
また、ハードマスク窒化膜２３をウェットエッチング法以外に選択ドライエッチング法によっても除去することができるが、この時エッチングガスとしては塩素ガスを用いる。
【００３８】
図３Ｅに示すように、トレンチ２７を含み該トレンチ２７を囲む領域にゲート酸化膜２８を形成した後、ゲート酸化膜２８上にトレンチ２７を満たすまでゲート電極用導電膜を蒸着する。
【００３９】
続いて、ゲート電極用導電膜とゲート酸化膜２８を選択的にパターンニングして、ゲート電極用導電膜からなるゲート電極２９を形成する。この場合、各ゲート電極２９はトレンチ２７に埋め込まれる下部領域と、半導体基板２１の上に突出する上部領域とを有するように形成される。これに伴って、各ゲート電極２９の下部領域によりそれぞれのリセスチャネル領域が形成される。
【００４０】
次に、半導体基板２１にイオン注入を行って、ソース/ドレイン領域３０を形成する。
【００４１】
このように、本発明の上記好ましい一実施の形態では、ハードマスク窒化膜２３をエッチング停止膜としてハードマスク酸化膜２４をウェットエッチングするようにしたので、ハードマスク酸化膜２４と共に素子分離膜２２もエッチングされてしまうのを防止することができた。これにより、素子分離膜２２のトップコーナーエッジでモートが発生するのを抑制することができる。
【００４２】
また、本発明は、素子分離膜のトップコーナーエッジでモートが発生することを防止するために、ハードマスク窒化膜を導入したので、ゲート電極のエッチング工程を残膜を生じないように容易に行うことができ、これにより、素子の特性を向上させることができる。
【００４３】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４４】
【図１Ａ】従来の技術に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図１Ｂ】従来の技術に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図１Ｃ】従来の技術に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図２Ａ】従来の技術に係るモートが発生した状態を示す断面図である。
【図２Ｂ】モートにゲート電極形成のための膜が残留した状態を示す断面図である。
【図３Ａ】本発明の実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図３Ｂ】本発明の実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図３Ｃ】本発明の実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図３Ｄ】本発明の実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【図３Ｅ】本発明の実施の形態に係るＲＣＡＴ技術を利用した半導体素子の製造方法を示す断面図である。
【符号の説明】
【００４５】
１１、２１      半導体基板
１２、２２      素子分離膜
２３            ハードマスク窒化膜
１３、２４      ハードマスク酸化膜
１４、２５      ハードマスクポリシリコン膜
１５、２６      マスク
１６、２７      トレンチ
１７、２８      ゲート酸化膜
１８、２９      ゲート電極
１８Ａ          残膜
１９、３０      ソース/ドレイン領域
【図１Ａ】
0004610323.tif 000002
【図１Ｂ】
0004610323.tif 000003
【図１Ｃ】
0004610323.tif 000004
【図２Ａ】
0004610323.tif 000005
【図２Ｂ】
0004610323.tif 000006
【図３Ａ】
0004610323.tif 000007
【図３Ｂ】
0004610323.tif 000008
【図３Ｃ】
0004610323.tif 000009
【図３Ｄ】
0004610323.tif 000010
【図３Ｅ】
0004610323.tif 000011