(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１の層間絶縁膜に設けられたシリコンプラグと、前記第１の層間絶縁膜上の第２の層間絶縁膜のホール内面に設けられた容量素子とを備え、前記容量素子の下部電極がルテニウムで構成された半導体装置において、
前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に第３の層間絶縁膜が設けられると共に、該第３の層間絶縁膜を貫通するルテニウム膜が設けられ、該ルテニウム膜を介して前記シリコンプラグと前記容量素子の下部電極とが接続されていることを特徴とする半導体装置。
【請求項２】
前記ルテニウム膜と前記シリコンプラグとの間に、前記シリコンプラグの上面に設けられた金属シリサイド層と、前記金属シリサイド層の上面に設けられたバリヤ層とがさらに介在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バリヤ層は、前記第１の層間絶縁膜と前記第３の層間絶縁膜との間に位置する第４の層間絶縁膜を貫通して設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記バリヤ層は、上面に前記金属シリサイド層が設けられた前記シリコンプラグが埋設される前記第１の層間絶縁膜のホール内に埋設されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ルテニウム膜の膜厚は、前記容量素子のルテニウムで構成された下部電極の膜厚の５倍より大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
半導体基板上に形成されたプラグと、前記プラグに接続する下部電極を有する容量素子とを備える半導体装置の製造方法において、
前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜にシリコンからなる前記プラグを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜に、前記プラグの上面を露出させる第１の開口を形成する工程と、
前記第１の開口内に露出する前記プラグの上面に金属シリサイド層を形成する工程と、
前記第１の開口内に、前記金属シリサイド層の上面に接続するバリヤ層を埋設する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、前記第３の層間絶縁膜に、前記バリヤ層の上面を露出させる第２の開口を形成する工程と、
前記第２の開口内に、前記バリヤ層の上面に接続し、前記容量素子の下部電極の一部となる第１のルテニウム膜を埋設する工程と、
前記第３の層間絶縁膜上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜に、前記第１のルテニウム膜の上面を露出させるホールを形成する工程と、
前記ホールの内面に、前記第１のルテニウム膜の上面に接続し、前記容量素子の下部電極となる第２のルテニウム膜を形成する工程と、
前記下部電極の表面を覆い、半導体基板の全面に誘電体膜を形成する工程と、
前記誘電体膜を覆うように上部電極を形成する工程と、
を有し、前記第１のルテニウム膜の膜厚が前記第２のルテニウム膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子を有する半導体装置に関し、特に、容量素子の下部電極に金属膜を用いた半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルは、選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と情報蓄積用の容量素子とからなり、微細加工技術の進展によってメモリセルも微細化されているが、それに伴い容量素子の蓄積電荷量の減少が問題となってくる。この問題を解決するために、容量素子を立体化することによって電極の面積を増加させ、蓄積電荷量を増加させる方法が考えられている。
【０００３】
図１に示すのは容量素子を立体化したメモリセルの一例であり、このメモリセルでは、単結晶シリコン等の半導体基板１主面を分離絶縁膜２によって区画した活性領域に２つの選択用ＦＥＴが形成されており、夫々のＦＥＴは半導体基板１主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域，ドレイン領域となる一対の半導体領域５，６からなり、各ＦＥＴの一方の半導体領域５は一体として共有化されている。ＦＥＴは１層目の層間絶縁膜７によって覆われ、この１層目の層間絶縁膜７上に形成されたビット線８と前記一方の半導体領域５とが層間絶縁膜７を貫通するプラグ９によって接続されている。
【０００４】
ビット線８は２層目の層間絶縁膜１０に覆われ、この２層目の層間絶縁膜１０上に容量素子が形成され、容量素子の下部電極１１とＦＥＴの他方の半導体領域６とが層間絶縁膜７を貫通するプラグ９及び層間絶縁膜１０を貫通するプラグ１２によって夫々接続されている。容量素子は、３層目の層間絶縁膜１３に設けられた孔内に金属膜の上部電極１４、絶縁体の誘電体膜１５、多結晶シリコンの下部電極１１を積層したＭＩＳ（Metal-Insulator-Silicon）構造となっており、容量素子は全面に形成された保護絶縁膜１６によって覆われている。
【０００５】
この容量素子では、３層目の層間絶縁膜１３に設けた孔の底面部分の面積に孔の側壁部分の面積を加えた面積を電極の面積として利用するため、平面上の占有面積である底面部分の面積に比較して、電極面積を拡大することができる。しかし、更なる微細化を進めるためには、こうした容量素子の立体化だけでは蓄積電荷量が不足してしまう。このため、従来誘電体膜として用いられている窒化珪素（比誘電率：７〜８）よりも比誘電率の高い材料である酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）等の高誘電体・強誘電体材料を誘電体膜に用いることによって蓄積電荷量を増加させる方法が考えられている。酸化タンタルは比誘電率が４０程度、チタン酸ストロンチウム、チタン酸バリウムストロンチウムは比誘電率が２００〜５００程度であり、蓄積電荷量の増加が期待できる。
【０００６】
例として、酸化タンタルを誘電体に用いたＭＩＳ構造の容量素子の製造プロセスを図２乃至図９を用いて説明する。
先ず、２層目の層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、全面に３層目の層間絶縁膜１３の下層膜１３ａとなる窒化珪素膜を形成する。この状態を図２に示す。続いて、全面に３層目の層間絶縁膜１３の上層膜１３ｂとなる酸化珪素膜を形成する。この状態を図３に示す。
【０００７】
次に、３層目の層間絶縁膜１３の所定領域にホトリソグラフィによりパターニングしたマスクを用いたエッチングによって孔を形成し、この孔の底面部分ではプラグ１２の表面を露出させる。このエッチングでは窒化珪素の下層膜１３ａがエッチングストッパとして機能しエッチングの精度を向上させている。この状態を図４に示す。
【０００８】
次に、全面に下部電極１１となる多結晶シリコン膜１１´を形成する。この状態を図５に示す。続いて、前記孔を酸化珪素膜１７によって埋め込む。この状態を図６に示す。続いて、この酸化珪素膜１７によって孔内の多結晶シリコン膜１１´を保護して他の多結晶シリコン膜１１´を除去した後に孔内の酸化珪素膜１７を除去して下部電極１１を形成する。この状態を図７に示す。
【０００９】
次に、アンモニア雰囲気中で、７５０℃３分間の熱処理を加え、下部電極１１表面に薄い熱窒化膜を形成した後に、全面に誘電体膜１５となる酸化タンタルを堆積させ、酸化性雰囲気中で８００℃３分間の熱処理を加える。この状態を図８に示す。
次に、全面にＣＶＤにより形成した窒化チタン膜１４ａ及びスパッタにより形成した窒化チタン１４ｂを順に積層した上部電極１４を形成し、全面を保護絶縁膜１６で覆い容量素子を形成する。この状態を図９に示す。
【００１０】
高誘電体・強誘電体材料は前述した酸化性雰囲気中での熱処理によって結晶化及び改質化され、比誘電率が高くなりリーク電流も小さくなる。このために前記熱処理が必要であり、また、この熱処理によって下部電極である多結晶シリコン表面の熱窒化膜が酸化されてシリコン酸窒化膜になり、誘電体膜がこのシリコン酸窒化膜と酸化タンタルとの積層膜になる。その結果、リーク電流を極めて低いレベルに維持することができる。
【００１１】
本発明者等はＭＩＳ構造の容量素子についてリーク電流の測定を行なった。前述した容量素子は、夫々構成の異なる側壁部分に形成された容量と底面部分に形成された容量とを一体に並列接続したものと考えられることから、この測定では夫々の容量を想定したモデルについて個別に測定を行なった。
【００１２】
図１０の（ａ）に示すのは容量素子の側壁部分に形成される容量を想定したモデルであり、その構成は、ｎ型シリコン半導体基板１０１上に層間絶縁膜に相当する酸化珪素膜１０２を形成し、その上に下部電極となる多結晶シリコン膜１０３を形成し、アンモニア雰囲気中で、７５０℃３分間の熱処理を加え、多結晶シリコン膜１０３表面に１ｎｍ程度の薄い熱窒化膜を形成した後に、誘電体膜に相当する厚さ１０ｎｍの酸化タンタル膜１０４をＣＶＤにより形成し、８００℃の酸素雰囲気で３分間熱処理を加えた後に、上部電極に相当する窒化チタン膜１０５をＣＶＤにより堆積させパターニングし、酸化タンタル膜１０４を一部開口して多結晶シリコン膜１０３を露出させてある。図１０の（ｂ）に示すのは容量素子の底面部分に形成される容量を想定したモデルであり、その構成は、前述した側壁部分のモデルから層間絶縁膜に相当する酸化珪素膜１０２を除いた構成となっている。
【００１３】
これらのモデルについて、側壁部分のモデルについては、上部電極となる窒化チタン膜１０５と下部電極となる多結晶シリコン膜１０３との間に電圧を印加して誘電体膜のリーク電流を測定し、底面部分のモデルについては、上部電極となる窒化チタン膜１０５と半導体基板１０１との間に電圧を印加して誘電体膜に想到する酸化タンタル膜１０４のリーク電流を測定した結果を図１１に示す。この図から明らかなように、上部電極への印加電圧を−３ｖから＋３ｖまで変化させてリーク電流の電流密度を測定した結果、何れのモデルでも結果は同じであり、印加電圧が−１ｖから＋１ｖでは１Ｅ−９Ａ／ｃｍ2と極めて低いリーク電流レベルとなっている。
【００１４】
このようにＭＩＳ構造の容量素子ではリーク電流が低くなるという利点はあるが、前述した熱処理によって形成されたシリコン酸窒化膜が低誘電率のため、誘電体膜がシリコン酸窒化膜と酸化タンタルとの積層膜になることによって、誘電体膜全体としての誘電率が低下してしまうという問題がある。このような誘電率の低下を防止するためには、誘電体膜の下地となる下部電極に低誘電率層が生成されることのない金属材料を用いたＭＩＭ（Metal-Insulator-Metal）構造の容量素子が考えられており、その材料として具体的には白金族のルテニウム、プラチナ、イリジウム等が検討されている。
【００１５】
例として、ルテニウムを下部電極に用いたＭＩＭ構造の容量素子の製造プロセスを図１２乃至図２１を用いて説明する。
先ず、２層目の層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、全面に絶縁膜１８を形成する。この状態を図１２に示す。続いて、絶縁膜１８にプラグ１２の表面が露出する開口を設ける。この状態を図１３に示す。続いて、前記開口を埋め込む窒化チタンのバリヤ層１９を形成する。この状態を図１４に示す。続いて、全面に３層目の層間絶縁膜１３を形成する。この状態を図１５に示す。バリヤ層１９は、下部電極に金属膜を用いた場合に、金属膜が酸素を透過しやすいため、プラグ１２のシリコンと金属膜とが熱処理によって反応し金属シリサイド膜が形成されるのを防止するために設けられており、特開平１０−７９４８１号公報にはバリヤ層として、チタン、タングステンタンタル、コバルト、モリブデン等の高融点金属とシリコンと窒素とを含む導電層が提案されている。
【００１６】
次に、３層目の層間絶縁膜１３の所定領域にホトリソグラフィによりパターニングしたマスクを用いたエッチングによって孔を形成し、この孔の底面部分ではバリヤ層１９の表面を露出させる。この状態を図１６に示す。
次に、全面に下部電極２０となるルテニウム膜２０´を形成する。この状態を図１７に示す。続いて、前記孔を酸化珪素膜２１によって埋め込む。この状態を図１８に示す。続いて、この酸化珪素膜２１によって孔内のルテニウム膜２０´を保護して他のルテニウム膜２０´を除去した後に孔内の酸化珪素膜２１を除去して下部電極２０を形成する。この状態を図１９に示す。
【００１７】
次に、全面に誘電体膜２２となる酸化タンタルを堆積させ、酸化性雰囲気中で６５０℃程度の熱処理を加え改質結晶化を行なう。この状態を図２０に示す。
次に、全面にＣＶＤにより形成したルテニウムを用いた下層膜２３ａ及びスパッタにより形成した上層膜２３ｂを順に積層した上部電極２３を形成し、全面を保護絶縁膜１６で覆って容量素子を形成する。この状態を図２１に示す。
【００１８】
【発明が解決しようとする課題】
このＭＩＭ構造の容量素子についてリーク電流の測定を行なった。前述したリーク電流の測定と同様に、側壁部分に形成された容量と底面部分に形成された容量とを想定したモデルについて個別に測定を行なった。
【００１９】
図２２の（ａ）に示すのは容量素子の側壁部分に形成される容量を想定したモデルであり、その構成は、ｎ型シリコン基板１０１上に層間絶縁膜に相当する酸化珪素膜１０２を形成し、その上に下部電極となるルテニウム膜１０６を厚さ２０ｎｍで形成し、誘電体膜に相当する厚さ１０ｎｍの酸化タンタル膜１０７をＣＶＤにより形成し、６５０℃の酸素雰囲気で２分間熱処理を加え結晶化改質処理を行なった後に、上部電極に相当するルテニウム膜１０８をＣＶＤにより堆積させパターニングし、酸化タンタル膜１０７を一部開口して下部電極となるルテニウム膜１０６を露出させてある。
【００２０】
図２２の（ｂ）に示すのは容量素子の底面部分に形成される容量を想定したモデルであり、その構成は、ｎ型シリコン基板１０１上にプラグを想定した多結晶シリコン膜１０３を形成し、バリヤ層を想定した窒化チタン膜１０９を形成し、その上に下部電極となるルテニウム膜１０６を厚さ２０ｎｍで形成し、誘電体膜に相当する厚さ１０ｎｍの酸化タンタル膜１０７をＣＶＤにより形成し、６５０℃の酸素雰囲気で２分間熱処理を加え結晶化改質処理を行なった後に、上部電極に相当するルテニウム膜１０８をＣＶＤにより堆積させパターニングしてある。
【００２１】
これらのモデルについて、側壁部分のモデルについては、上部電極となるルテニウム膜１０８と下部電極となるルテニウム膜１０７との間に電圧を印加して誘電体膜となる酸化タンタル膜１０７のリーク電流を測定し、底面部分のモデルについては、上部電極となるルテニウム膜１０８と半導体基板１０１との間に電圧を印加して酸化タンタル膜１０７のリーク電流を測定した結果を図２３に示す。
【００２２】
この図から明らかなように、上部電極への印加電圧を−３ｖから＋３ｖまで変化させてリーク電流の電流密度を測定した結果、側壁部分のモデルでは前記ＭＩＳ構造の容量素子と略同様に良好なリーク電流が少なく良好な特性を示しているが、底面部分のモデルではリーク電流が極めて大きい。従って、底面部分では蓄積すべき電荷が漏洩してしまい情報保持ができないことから、記憶素子としての機能を果たすことが難しくなる。
【００２３】
この原因として、前述したＭＩＳ構造の容量素子については、下部電極が多結晶シリコンであり酸素を透過しないので、下部電極の下地膜による影響を受けないが、ＭＩＭ構造の容量素子については、下部電極が酸素を透過するので、その下地膜によって影響を受ける。即ち、側壁部分では下部電極が絶縁膜に接しているのに対して、底面部分では下部電極がバリヤ膜等の導電性膜に接しているという構成の相違によって誘電体の特性が異なるものと考えられる。
【００２４】
本発明の課題は、このような問題を解決し、ＭＩＭ構造の容量素子のリーク電流増加を防止し、半導体装置の信頼性を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００２５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
金属膜を電極とする容量素子を有する半導体装置において、前記電極の容量素子が絶縁膜に接して金属電極が形成された第１の容量素子と、バリヤ膜に接して金属電極が形成された第２の容量素子とからなり、第２の容量素子の金属電極の膜厚を第１の容量素子の金属電極の膜厚よりも厚くする。
また、その製造方法において、前記容量素子の底面部分の下部電極となる金属膜を形成する工程と、前記絶縁膜を形成する工程と、前記絶縁膜に前記金属膜の表面が露出する孔を形成する工程と、前記孔の側壁部分及び底面部分に下部電極となる金属膜を形成する工程とによって、容量素子の下部電極の底面部分を側壁部分より厚く形成する。
【００２６】
図２４に示すのは、図２２の（ｂ）に示す底面部分のモデルについて、酸化タンタル膜１０７の膜厚は１０ｎｍと一定にして下部電極となるルテニウム膜１０６の膜厚を２０，５０，１００，２００ｎｍ（膜厚比：２，５，１０，２０）に変えた場合のリーク電流の変化を測定した結果を示すグラフである。膜厚２０ｎｍ及び５０ｎｍではリーク電流は極めて大きいが、膜厚１００ｎｍではリーク電流が大幅に低減している。しかし膜厚１００ｎｍではリーク電流の電流密度が１Ｅ−７Ａ／ｃｍ2であり実用上の特性としては不十分である。これに対して膜厚２００ｎｍ（膜厚比：２０）では、更にリーク電流が低減され印加電圧１ｖでリーク電流の電流密度が１Ｅ−９Ａ／ｃｍ2となり充分実用に耐えうる特性を示している。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図２５は、本発明の一実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子は誘電体膜に酸化タンタルを用いたＭＩＭ構造となっている。
【００２９】
本実施の形態の容量素子は、単結晶シリコン等の半導体基板主面を覆う層間絶縁膜１０上に形成され、層間絶縁膜１０上に形成された層間絶縁膜１３に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜２３ａと窒化チタン或いはタングステンを用いた上層膜２３ｂを積層した上部電極２３、酸化タンタルを用いた厚さ５ｎｍ程度の誘電体膜２２、ルテニウムを用いた下部電極２０を積層して容量素子を構成し、全面に形成された保護絶縁膜１６によって容量素子を覆ってある。
【００３０】
下部電極２０は、前記孔の側壁部分では接着層２４である酸化タンタル膜を介して層間絶縁膜１３に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層１９に接している。この構成の違いから、容量素子は側壁部分に形成される第１の容量素子と、底面部分に形成される第２の容量素子を並列に接続したものと考えられる。そして、下部電極２０は側壁部分及び底面部分に形成される厚さ２０ｎｍの上層膜２０ａと底面部分に形成される厚さ２００ｎｍの下層膜２０ｂとからなっており、側壁部分の第１の容量素子では下部電極２０が上層膜２０ａによって２０ｎｍ程度に構成され、底面部分の第２の容量素子では下部電極２０が上層膜２０ａ及び下層膜２０ｂによって２２０ｎｍ程度に構成され、上層膜２０ａが連続しているため下部電極２０が一体化されている。
下層膜２０ｂが接しているバリヤ層１９は、シリサイド層２５上に形成され、このシリサイド層２５に層間絶縁膜１０を貫通するプラグ１２が接続され、このプラグ１２が前記半導体基板主面に形成されている半導体領域に導通している。
【００３１】
本実施の形態では、底面部分の下部電極２０が側壁部分の下部電極に対して膜厚比１０倍以上に厚く形成されているため、前述したリーク電流の増加を防止することができる。
【００３２】
続いて図２５に示す容量素子の製造方法について図２６乃至図４２を用いて説明する。
先ず、図２６に示すように、層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、全面に絶縁膜１８を形成し、図２７に示すように、絶縁膜１８にプラグ１２の表面が露出する開口を設ける。続いて、図２８に示すように、全面にルテニウム、チタン等の金属膜２５´を堆積させ、６５０℃の非酸化性雰囲気で１分程度の熱処理を加え、未反応金属を除去して、図２９に示すように、前記開口内に金属シリサイド層２５を形成する。
【００３３】
次に、図３０に示すように、全面に窒化チタン、窒化タンタル等の金属膜１９´を堆積させ、図３１に示すように、表面の金属膜１９´を除去して前記開口をバリヤ層１９で埋め込む。続いて、全面に厚さ２００ｎｍ程度に絶縁膜２６を形成し、図３２に示すように、バリヤ層１９を露出させる開口を設け、図３３に示すように、全面にルテニウム膜２０ｂ´を堆積させ、図３４に示すように表面のルテニウム膜２０ｂ´を除去して前記開口内部に下部電極２０の下層膜２０ｂを形成する。
【００３４】
次に、図３５に示すように、層間絶縁膜１３の下層膜１３ａ、上層膜１３ｂ、ハードマスク２７を夫々全面に順次形成し、続いて、所定領域にホトリソグラフィによりパターニングしたレジストマスクを用いてハードマスク２７をパターニングし、パターニングしたハードマスク２７を用いたエッチングによって、図３６に示すように孔を形成し、この孔の底面部分では下部電極２０の下層膜２０ｂの表面を露出させる。
【００３５】
次に、ハードマスク２７を除去し、図３７に示すように、全面に接着層２４となる酸化タンタル膜２４´を５ｎｍ程度形成し、図３８に示すように、異方性ドライエッチングによって表面及び孔の底面部分の酸化タンタル膜２４´を除去し、孔の側壁部分に接着層２４を形成する。
【００３６】
次に、図３９に示すように、下部電極２０の上層膜２０ａとなるルテニウム膜２０ａ´を全面に２０ｎｍ程度形成し、続いて、図４０に示すように、前記孔をレジストマスク２８によって埋め込み、続いて、このレジストマスク２８によって孔内のルテニウム膜２０ａ´を保護して他のルテニウム膜２０ａ´を除去した後に孔内のレジストマスク２８を除去して、図４１に示すように、下部電極２０の上層膜２０ａを形成し、ルテニウムの緻密化のために７００℃１分程度の熱処理を施す。
【００３７】
次に、図４２に示すように、全面に誘電体膜２２となる酸化タンタルを堆積させ、非酸化性雰囲気中で６５０℃２分程度の熱処理を加え、更に酸化性雰囲気中で６５０℃１分程度の熱処理を加え酸化タンタルの改質結晶化を行なう。この後、全面にＣＶＤにより形成したルテニウム、窒化チタン等の下層膜２３ａ及びスパッタにより形成した窒化チタン、タングステン等の上層膜２３ｂを順に積層した上部電極２３を形成し、全面を保護絶縁膜１６で覆って容量素子を形成して図２５に示す状態となる。
【００３８】
（実施の形態２）
図４３は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、バリヤ層１９がプラグ１２の形成される層間絶縁膜１０に埋め込まれた構成となっており、他の構成は前述した実施の形態と略同様である。
【００３９】
本実施の形態の容量素子は、層間絶縁膜１０上に形成された層間絶縁膜１３に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜２３ａと窒化チタン或いはタングステンを用いた上層膜２３ｂを積層した上部電極２３、酸化タンタルを用いた厚さ５ｎｍ程度の誘電体膜２２、ルテニウムを用いた下部電極２０を積層して容量素子を構成し、全面に形成された保護絶縁膜１６によって容量素子を覆ってある。
【００４０】
下部電極２０は、前記孔の側壁部分では接着層２４である酸化タンタル膜を介して層間絶縁膜１３に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層１９に接している。下部電極２０は側壁部分及び底面部分に形成される厚さ２０ｎｍの上層膜２０ａと底面部分に形成される厚さ２００ｎｍの下層膜２０ｂとからなっており、側壁部分の第１の容量素子では下部電極２０が上層膜２０ａによって２０ｎｍ程度に構成され、底面部分の第２の容量素子では下部電極２０が上層膜２０ａ及び下層膜２０ｂによって２２０ｎｍ程度に構成され、上層膜２０ａが連続しているため下部電極２０が一体化されている。
下層膜２０ｂが接しているバリヤ層１９は、シリサイド層２５上に形成され、このバリヤ層１９及びシリサイド層２５は層間絶縁膜１０に設けた孔内に埋め込まれている。
【００４１】
本実施の形態では、前述した実施の形態では必要であったバリヤ層１９形成のための絶縁膜１８が不用となり、工程を簡略化することができる。
【００４２】
続いて図４３に示す容量素子の製造方法について図４４乃至図４９を用いて説明する。
先ず、図４４に示すように、層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、プラグ１２を表面から１００ｎｍ程度掘り下げて開口を形成し、図４５に示すように、前記開口内に金属シリサイド層２５及びバリヤ層１９を順次形成し、前記開口を埋め込む。
次に、全面に厚さ２００ｎｍ程度に絶縁膜２６を形成し、図４６に示すように、容量素子形成領域にバリヤ層１９が露出する開口を設け、図４７に示すように、前記開口内部に下部電極２０の下層膜２０ｂを形成する。
【００４３】
次に、図４８に示すように、層間絶縁膜１３の下層膜１３ａ、上層膜１３ｂ、ハードマスク２７を夫々全面に順次形成し、続いて、所定領域に図４９に示すように孔を形成し、この孔の底面部分では下部電極２０の下層膜２０ｂの表面を露出させる。この後、孔の側壁部分に接着層２４を形成し、下部電極２０の上層膜２０ａを形成し、全面に誘電体膜２２となる酸化タンタルを堆積させ、続いて、全面にＣＶＤにより形成したルテニウム、窒化チタン等の下層膜２３ａ及びスパッタにより形成した窒化チタン、タングステン等の上層膜２３ｂを順に積層した上部電極２３を形成し、全面を保護絶縁膜１５で覆って容量素子を形成して図４３に示す状態となる。
【００４４】
（実施の形態３）
図５０は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、金属シリサイド層２５及びバリヤ層１９に替えて金属シリサイドナイトライド層２９を設ける構成となっており、更に下部電極２０の下層膜２０ａが前記孔の底面部分の全域ではなく、金属シリサイドナイトライド層２９の部分のみに設けられており、他の構成は前述した実施の形態と略同様である。
【００４５】
本実施の形態の容量素子は、層間絶縁膜１０上に形成された層間絶縁膜１３に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜２３ａと窒化チタン或いはタングステンを用いた上層膜２３ｂを積層した上部電極２３、酸化タンタルを用いた厚さ５ｎｍ程度の誘電体膜２２、ルテニウムを用いた下部電極２０を積層して容量素子を構成し、全面に形成された保護絶縁膜１６によって容量素子を覆ってある。
【００４６】
下部電極２０は、前記孔の側壁部分では接着層２４である酸化タンタル膜を介して層間絶縁膜１３に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層１９に接している。下部電極２０は側壁部分及び底面部分に形成される厚さ２０ｎｍの上層膜２０ａと底面部分に形成される厚さ２００ｎｍの下層膜２０ｂとからなっており、側壁部分の第１の容量素子では下部電極２０が上層膜２０ａによって２０ｎｍ程度に構成され、底面部分の第２の容量素子では下部電極２０が上層膜２０ａ及び下層膜２０ｂによって２２０ｎｍ程度に構成され、上層膜２０ａが連続しているため下部電極２０が一体化されている。
下層膜２０ｂは金属シリサイドナイトライド層２９を介してプラグ１２と接しており、金属シリサイドナイトライド層２９は、プラグ１２の形成される層間絶縁膜１０に設けた孔内に埋め込まれている。
【００４７】
本実施の形態では、前述した実施の形態のシリサイド層２５及びバリヤ層１９を金属シリサイドナイトライド層２９とし、下層膜２０ａの形成に必要であった層間絶縁膜２６が不用となるため、工程を簡略化することができる。
【００４８】
続いて図５０に示す容量素子の製造方法について図５１乃至図５８を用いて説明する。
先ず、図５１に示すように、層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、プラグ１２を表面から１００ｎｍ程度掘り下げて開口を形成し、図５２に示すように前記開口内に金属膜３０を形成し、図５３に示すようにこの金属膜３０とプラグ１２のシリコンとを反応させて金属シリサイド層３１を形成し、図５４に示すように未反応の金属膜３０を除去する。
【００４９】
次に、図５５に示すように、金属シリサイド層３１を窒化処理して金属シリサイドナイトライド層２９を形成し、図５６に示すように前記開口内を含む全面にルテニウム膜２０ｂ´を堆積させ、エッチングによって、図５７に示すように前記開口内以外のルテニウム膜２０ｂ´を除去して、前記開口を埋め込む下部電極２０ｂを形成する。
【００５０】
次に、図５８に示すように、層間絶縁膜１３の下層膜１３ａ、上層膜１３ｂ、ハードマスク２７を夫々全面に順次形成する。以降の工程は前述した実施の形態と同様であり、層間絶縁膜１３に孔を形成し、孔の側壁部分に接着層２４を形成し、下部電極２０の上層膜２０ａを形成し、全面に誘電体膜２２となる酸化タンタルを堆積させ、続いて、上部電極２３を形成し、全面を保護絶縁膜１６で覆って容量素子を形成して図５０に示す状態となる。
【００５１】
（実施の形態４）
図５９は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、金属シリサイド層２５及びバリヤ層１９に替えて金属シリサイドナイトライド層２９を設けるが、前述した実施の形態の金属膜３０をルテニウムとすることによって、未反応の金属膜３０を除去する工程を省略することが可能であり、工程を簡略化することができる。他の構成は前述した実施の形態と略同様である。
【００５２】
本実施の形態の容量素子は、層間絶縁膜１０上に形成された層間絶縁膜１３に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜２３ａと窒化チタン或いはタングステンを用いた上層膜２３ｂを積層した上部電極２３、酸化タンタルを用いた厚さ５ｎｍ程度の誘電体膜２２、ルテニウムを用いた下部電極２０を積層して容量素子を構成し、全面に形成された保護絶縁膜１６によって容量素子を覆ってある。
【００５３】
下部電極２０は、前記孔の側壁部分では接着層２４である酸化タンタル膜を介して層間絶縁膜１３に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層１９に接している。下部電極２０は側壁部分及び底面部分に形成される厚さ２０ｎｍの上層膜２０ａと底面部分に形成される厚さ２００ｎｍの下層膜２０ｂとからなっており、側壁部分の第１の容量素子では下部電極２０が上層膜２０ａによって２０ｎｍ程度に構成され、底面部分の第２の容量素子では下部電極２０が上層膜２０ａ及び下層膜２０ｂによって２２０ｎｍ程度に構成され、上層膜２０ａが連続しているため下部電極２０が一体化されている。
下層膜２０ｂは金属シリサイドナイトライド層２９を介してプラグ１２と接しており、金属シリサイドナイトライド層２９は、プラグ１２の形成される層間絶縁膜１０に設けた孔内に埋め込まれている。
【００５４】
続いて図５９に示す容量素子の製造方法について図６０乃至図６３を用いて説明する。
先ず、図６０に示すように、層間絶縁膜１０の所定領域に多結晶シリコンからなるプラグ１２を形成し、プラグ１２を表面から１００ｎｍ程度掘り下げて開口を形成し、前記開口内にルテニウムからなる金属膜３０を形成し、この金属膜３０とプラグ１２のシリコンとを反応させて金属シリサイド層３１を形成し、図６１に示すように金属シリサイド層３１を窒化処理して金属シリサイドナイトライド層２９を形成する。
【００５５】
次に、図６２に示すように前記開口内を含む全面にルテニウム膜２０ｂ´を堆積させ、エッチングによって、図６３に示すように前記開口内以外のルテニウム膜２０ｂ´及び金属膜３０を除去して、前記開口を埋め込む下部電極２０ｂを形成する。
【００５６】
以降の工程は前述した実施の形態と同様であり、層間絶縁膜１３の下層膜１３ａ、上層膜１３ｂ、ハードマスク２７を夫々全面に順次形成し、孔を形成し、孔の側壁部分に接着層２４を形成し、下部電極２０の上層膜２０ａを形成し、全面に誘電体膜２２となる酸化タンタルを堆積させ、続いて、上部電極２３を形成し、全面を保護絶縁膜１６で覆って容量素子を形成して図５９に示す状態となる。
【００５７】
（実施の形態５）
図６４は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、下部電極２０の上層膜２０ａの底面部分の下地が酸化タンタル膜とする構成となっており、他の構成は前述した実施の形態と略同様である。
【００５８】
本実施の形態の容量素子は、層間絶縁膜１０上に酸化タンタル膜３２を介して形成された層間絶縁膜１３に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜２３ａと窒化チタン或いはタングステンを用いた上層膜２３ｂを積層した上部電極２３、酸化タンタルを用いた厚さ５ｎｍ程度の誘電体膜２２、ルテニウムを用いた下部電極２０を積層して容量素子を構成し、全面に形成された保護絶縁膜１６によって容量素子を覆ってある。
【００５９】
下部電極２０は、前記孔の側壁部分では接着層２４である酸化タンタル膜を介して層間絶縁膜１３に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層１９に接している。下部電極２０は側壁部分及び底面部分に形成される厚さ２０ｎｍの上層膜２０ａと底面部分に形成される厚さ２００ｎｍの下層膜２０ｂとからなっており、側壁部分の第１の容量素子では下部電極２０が上層膜２０ａによって２０ｎｍ程度に構成され、底面部分の第２の容量素子では下部電極２０が上層膜２０ａ及び下層膜２０ｂによって２２０ｎｍ程度に構成され、上層膜２０ａが連続しているため下部電極２０が一体化されている。
下層膜２０ｂは金属シリサイドナイトライド層２９を介してプラグ１２と接しており、金属シリサイドナイトライド層２９は、プラグ１２の形成される層間絶縁膜１０に設けた孔内に埋め込まれている。
【００６０】
本実施の形態では、前述した実施の形態に加えて、下部電極２０の上層膜２０ａの底面及び下層膜２０ｂの側面が酸化タンタル膜３２となるため下部電極２０の剥離が生じにくくなる。
【００６１】
続いて図６４に示す容量素子の製造方法について図６５乃至図６８を用いて説明する。
先ず、図６５に示すように、層間絶縁膜１０上に酸化タンタル膜３２を積層し、図６６に示すように、層間絶縁膜１０及び酸化タンタル膜３２の所定領域に孔を形成し、この孔内に多結晶シリコンからなるプラグ１２を形成し、プラグ１２を表面から１００ｎｍ程度掘り下げて開口を形成する。続いて、図６７に示すように前記開口内に金属シリサイドナイトライド層２９を形成し、前記開口内を含む全面にルテニウム膜２０ｂ´を堆積させ、エッチングによって、図６８に示すように前記開口内以外のルテニウム膜２０ｂ´を除去して、前記開口を埋め込む下部電極２０ｂを形成する。
【００６２】
以降の工程は前述した実施の形態と同様であり、層間絶縁膜１３の下層膜１３ａ、上層膜１３ｂ、ハードマスク２７を夫々全面に順次形成し、孔を形成し、孔の側壁部分に接着層２４を形成し、下部電極２０の上層膜２０ａを形成し、全面に誘電体膜２２となる酸化タンタルを堆積させ、続いて、上部電極２３を形成し、全面を保護絶縁膜１６で覆って容量素子を形成して図６４に示す状態となる。
【００６３】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００６４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、容量素子の金属下部電極の底面部分を側壁部分よりも厚くすることによってリーク電流を低減することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ＭＩＭ構造の容量素子を実現することが可能になるという効果がある。
（３）本発明によれば、上記効果（２）により、容量素子の誘電体膜に高誘電率の材料を採用することができるという効果がある。
（４）本発明によれば、上記効果（３）により、容量素子の容量を増加させることが可能になるという効果がある。
（５）本発明によれば、上記効果（４）により、メモリセルをより微細化することができるという効果がある。
（６）本発明によれば、上記効果（５）により、半導体記憶装置の記憶容量を更に大容量化することが可能になるという効果がある。
（７）本発明によれば、上記効果（５）により、同一記憶容量の半導体記憶装置のチップサイズを縮小することが可能になるという効果がある。
【図面の簡単な説明】
【図１】ＤＲＡＭのメモリセルを示す縦断面図である。
【図２】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図３】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図４】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図５】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図６】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図７】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図８】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図９】ＭＩＳ構造の容量素子を工程毎に示す縦断面図である。
【図１０】ＭＩＳ構造の容量素子の側壁部分及び底面部分に形成される容量を想定したモデルを示す縦断面図である。
【図１１】図１０に示すモデルのリーク電流を測定した結果を示す図である。
【図１２】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１３】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１４】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１５】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１６】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１７】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１８】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図１９】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図２０】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図２１】ＭＩＭ構造の容量素子を工程毎に示す縦断面図である。
【図２２】ＭＩＭ構造の容量素子の側壁部分及び底面部分に形成される容量を想定したモデルを示す縦断面図である。
【図２３】図２２に示すモデルのリーク電流を測定した結果を示す図である。
【図２４】図２２に示すモデルの下部電極の厚さを変えてリーク電流を測定した結果を示す図である。
【図２５】本発明の一実施の形態である半導体装置の容量素子を示す縦断面図である。
【図２６】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図２７】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図２８】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図２９】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３０】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３１】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３２】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３３】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３４】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３５】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３６】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３７】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３８】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図３９】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４０】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４１】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４２】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４３】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図４４】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４５】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４６】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４７】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４８】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図４９】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５０】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図５１】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５２】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５３】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５４】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５５】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５６】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５７】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５８】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図５９】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図６０】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６１】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６２】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６３】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６４】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図６５】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６６】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６７】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図６８】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【符号の説明】
１…半導体基板、２…分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５，６…半導体領域、７，１０，１３…層間絶縁膜、１３ａ…下層膜、１３ｂ…上層膜、８…ビット線、９，１２…プラグ、１１，２０…下部電極、１１´…多結晶シリコン膜、１４，２３…上部電極、１５…誘電体膜、１６…保護絶縁膜、１７…酸化珪素膜、１８，２６…絶縁膜、１９…バリヤ層、２０´…ルテニウム膜、２１…酸化珪素膜、２２…誘電体膜、２３ａ…下層膜、２３ｂ…上層膜、２４…接着層、２５，３１…金属シリサイド膜、２７…ハードマスク、２８…レジストマスク、２９…金属シリコンナイトライド膜、３０…金属膜、３２…酸化タンタル膜、１０１…半導体基板、１０２，１０５…窒化チタン膜、１０３…多結晶シリコン膜、１０４，１０７…酸化タンタル膜、１０６，１０８…ルテニウム膜。
【図１】
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【図２】
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【図３】
0004717988.tif 000004
【図４】
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【図５】
0004717988.tif 000006
【図６】
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【図７】
0004717988.tif 000008
【図８】
0004717988.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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