(57)【特許請求の範囲】
【請求項１】
Ｐ型の高抵抗のエピタキシャル半導体層をＮ型及びＰ型半導体層で縦方向に挟んでなると共に第１領域内に形成されたＰＩＮホトダイオードと、前記第１領域とは異なる第２領域内の前記エピタキシャル半導体層の表面側の不純物濃度を増加させることにより前記第２領域内に形成されたＰ型不純物ドープ領域と、前記Ｐ型不純物ドープ領域内に形成されたトランジスタと、前記ＰＩＮホトダイオードを横方向に囲むＮ型のカソード領域とを備える半導体光検出装置において、
前記ＰＩＮホトダイオードと前記トランジスタとの間の前記エピタキシャル半導体層内に、前記ＰＩＮホトダイオード及び前記トランジスタ方向から横方向に延びる空乏層の広がりを抑制するＰ型の隔離領域を設け、前記隔離領域と前記ＰＩＮホトダイオード及び前記トランジスタとの間には前記エピタキシャル半導体層が一部分残っていることを特徴とする半導体光検出装置。
【請求項２】
前記トランジスタは、前記Ｐ型不純物ドープ領域をコレクタ領域とし、このコレクタ領域の内側にＮ型のベース領域及びＰ型のエミッタ領域が形成されてなる縦型ＰＮＰバイポーラトランジスタであり、前記ＰＮＰバイポーラトランジスタの前記コレクタ領域はＮ型の分離領域によって横方向に囲まれていることを特徴とする請求項１に記載の半導体光検出装置。
【請求項３】
前記Ｐ型不純物ドープ領域内にＮ型のウエル領域が形成され、前記トランジスタは、このＮ型のウエル領域の一部分をベース領域とし、Ｎ型の前記ウエル領域内であって、そのベース領域の横方向両側にそれぞれＰ型のエミッタ領域及びＰ型のコレクタ領域が形成されてなる横型ＰＮＰバイポーラトランジスタであることを特徴とする請求項１に記載の半導体光検出装置。
【請求項４】
前記Ｐ型不純物ドープ領域内にＮ型のウエル領域が形成され、前記トランジスタは、Ｎ型の前記ウエル領域をＮＰＮバイポーラトランジスタのコレクタ領域とし、このコレクタ領域の内側にＰ型のベース領域及びＮ型のエミッタ領域が形成されてなる縦型ＮＰＮバイポーラトランジスタであることを特徴とする請求項１に記載の半導体光検出装置。
【請求項５】
前記トランジスタは、前記Ｐ型不純物ドープ領域内に形成されたＭＯＳ型トランジスタであることを特徴とする請求項１に記載の半導体光検出装置。
【請求項６】
前記隔離領域は、前記エピタキシャル半導体層がその上に形成される半導体基板と前記エピタキシャル半導体層との間の界面から、前記エピタキシャル半導体層及び前記半導体基板双方内にＰ型の不純物を拡散することによって形成されると共に前記Ｐ型不純物ドープ領域内に到達しており、
前記界面からＰ型の不純物を前記双方内に拡散することによって前記隔離領域と同時に形成されるＰ型埋込半導体層が前記縦型ＰＮＰバイポーラトランジスタの前記コレクタ領域に到達していることを特徴とする請求項２に記載の半導体光検出装置。
【請求項７】
前記Ｐ型のエピタキシャル半導体層は、積層された下部及び上部エピタキシャル半導体層からなり、
前記隔離領域は、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層の間の境界面から前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層内にＰ型の不純物を拡散することによって形成されると共に前記Ｐ型不純物ドープ領域内に到達しており、
前記境界面から前記Ｐ型の不純物を拡散することによって前記隔離領域と異なる期間に形成される高濃度のＰ型埋込半導体層が前記縦型ＰＮＰバイポーラトランジスタの前記コレクタ領域に到達していることを特徴とする請求項２に記載の半導体光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＩＮホトダイオードを備えた半導体光検出装置に関する。
【０００２】
【従来の技術】
従来、ホトダイオードと他の半導体素子とを同一半導体基板内に集積化してなる半導体光検出装置が知られている。特許２８３９１４号公報に記載の半導体光検出装置は、ＰＩＮホトダイオードとＮＰＮバイポーラトランジスタとを同一半導体基板内に集積してなる。
【０００３】
上記ＰＩＮホトダイオードは、Ｐ型半導体基板の表面にＮ型埋込拡散層を形成し、この上に低濃度Ｐ型エピタキシャル半導体層を形成し、当該Ｐ型エピタキシャル半導体層の表面に高濃度Ｐ型拡散層を形成してなる。このＮ型埋込拡散層の表面領域内における周囲には、素子分離用の高濃度Ｎ型半導体層が連続して形成され、この高濃度Ｎ型半導体層は基板表面に向かって延びており、Ｎ型埋込拡散層と共に全体としてウエル状のＮ型分離領域を構成している。なお、複数の層を形成することによって最終的に得られる半導体基板の表面を単に基板表面と呼称する。
【０００４】
上記ＮＰＮバイポーラトランジスタは、ＰＩＮホトダイオードの隣に形成されている。このＮＰＮバイポーラトランジスタは、そのＮ型半導体領域をコレクタ領域とし、その内側にＰ型のベース領域及びＮ型のエミッタ領域を形成してなる。Ｎ型のコレクタ領域の下側には高濃度Ｎ型埋込拡散層が形成されており、これに対して基板厚み方向に連続した高濃度Ｎ型半導体層を介して、コレクタ電位が基板表面側に導かれる。
【０００５】
以上のＮＰＮバイポーラトランジスタはＰ型半導体領域内に形成されている。このＰ型半導体領域は、ＮＰＮバイポーラトランジスタとＰ型半導体基板との間に介在するＰ型埋込拡散層と、Ｐ型埋込拡散層の表面領域における周囲を取り囲み、ここから基板表面に向けて延びた素子分離用の高濃度Ｐ型半導体層とからなる。すなわち、これらのＰ型埋込拡散層と素子分離用の高濃度Ｐ型半導体層とは全体としてウエル状のＰ型分離領域を構成している。
【０００６】
すなわち、ＰＩＮホトダイオードは、そのＮ型層（Ｎ型埋込拡散層）をウエル状のＮ型分離領域と共通とするものの、全体としては当該ウエル状のＮ型分離領域内に形成されており、ＮＰＮバイポーラトランジスタはウエル状のＰ型分離領域内に形成されている。また、ウエル状のＮ型分離領域とウエル状のＰ型分離領域との間にはＮ型層が介在している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記半導体光検出装置においては、高濃度の素子分離領域がトランジスタに密着しているため、その寄生容量が増加し、応答速度を向上させることができない。本発明は、このような課題に鑑みてなされたものであり、応答速度を向上可能な構造を有する半導体光検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述の課題を解決するため、本発明に係る半導体光検出装置は、Ｐ型の高抵抗のエピタキシャル半導体層をＮ型及びＰ型半導体層で縦方向に挟んでなると共に第１領域内に形成されたＰＩＮホトダイオードと、前記第１領域とは異なる第２領域内の前記エピタキシャル半導体層の表面側の不純物濃度を増加させることにより前記第２領域内に形成されたＰ型不純物ドープ領域と、前記Ｐ型不純物ドープ領域内に形成されたトランジスタと、前記ＰＩＮホトダイオードを横方向に囲むＮ型のカソード領域とを備える半導体光検出装置において、前記ＰＩＮホトダイオードと前記トランジスタとの間の前記エピタキシャル半導体層内に、前記ＰＩＮホトダイオード及び前記トランジスタ方向から横方向に延びる空乏層の広がりを抑制するＰ型の隔離領域を設け、前記隔離領域と前記ＰＩＮホトダイオード及び前記トランジスタとの間には前記エピタキシャル半導体層が一部分残っていることを特徴とする。
【０００９】
本装置においては、隔離領域とＰＩＮホトダイオード及びトランジスタとの間にＰ型高抵抗のエピタキシャル半導体層が一部分残っているので、隔離領域及びＰＩＮホトダイオードから広がる空乏層によって形成される寄生容量は低減されることとなり、これらの応答速度を向上させることができる。
【００１０】
また、上記トランジスタは、Ｐ型の前記Ｐ型不純物ドープ領域をコレクタ領域とし、このコレクタ領域の内側にＮ型のベース領域及びＰ型のエミッタ領域が形成されてなる縦型ＰＮＰバイポーラトランジスタであり、前記ＰＮＰバイポーラトランジスタの前記コレクタ領域はＮ型の分離領域によって周囲が囲まれ、Ｎ型埋め込み層によって底面を囲まれている。
【００１１】
この場合、Ｎ型のベース領域とＰ型不純物ドープ領域（縦型ＰＮＰトランジスタコレクタ領域）の界面から広がる空乏層は、分離領域によって、その広がりが抑制されて隣接素子との間のパンチスルーが防止される。トランジスタと分離領域の間には低濃度のエピタキシャル半導体層が残留している場合には、基板と素子間の接合容量を低減することができる。
【００１２】
Ｐ型不純物ドープ領域内にＮ型のウエル領域が形成され、前記トランジスタは、このＮ型のウエル領域の一部分をベース領域とし、Ｎ型の前記ウエル領域内であって、そのベース領域の横方向両側にそれぞれＰ型のエミッタ領域及びＰ型のコレクタ領域が形成されてなる横型ＰＮＰバイポーラトランジスタであることとしてもよい。
【００１３】
Ｐ型不純物ドープ領域内にＮ型のウエル領域が形成され、前記トランジスタは、Ｎ型の前記ウエル領域をコレクタ領域とし、このコレクタ領域の内側にＰ型のベース領域及びＮ型のエミッタ領域が形成されてなる縦型ＮＰＮバイポーラトランジスタであることとしてもよい。
【００１４】
上記トランジスタは、Ｐ型不純物ドープ領域内に形成されたＭＯＳ型トランジスタであることとしてもよい。
【００１５】
また、本発明の半導体光検出装置が縦型ＰＮＰトランジスタを備える場合において、上記隔離領域は、Ｐ型高抵抗エピタキシャル半導体層がその上に形成される半導体基板とＰ型高抵抗エピタキシャル半導体層との界面から、Ｐ型高抵抗エピタキシャル半導体層及び半導体基板双方内にＰ型の不純物を拡散することによって形成されると共に前記Ｐ型不純物ドープ領域内に到達しており、前記界面からＰ型の不純物を前記双方内に拡散することによって隔離領域と同時に形成されるＰ型埋込半導体層が上記コレクタ領域に到達していることが好ましい。
【００１６】
この場合、隔離領域とＰ型埋込半導体層の不純物濃度は同一となる。Ｐ型埋込半導体層はトランジスタのコレクタ寄生抵抗を低下させ、電流増幅率を高め、高速動作を可能にする。
【００１７】
また、本発明の半導体光検出装置が縦型ＰＮＰトランジスタを備える場合において、前記Ｐ型のエピタキシャル半導体層は、積層された下部及び上部エピタキシャル半導体層からなり、前記隔離領域は、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層の間の境界面から前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層内にＰ型の不純物を拡散することによって形成されると共に前記Ｐ型不純物ドープ領域内に到達しており、前記境界面から前記Ｐ型の不純物を拡散することによって前記隔離領域と異なる期間に形成される高濃度のＰ型埋込半導体層が前記縦型ＰＮＰバイポーラトランジスタの前記コレクタ領域に到達していることを特徴とする。
【００１８】
この場合、隔離領域と縦型ＰＮＰトランジスタコレクタ用Ｐ型埋込半導体層の不純物濃度は異なり、縦型ＰＮＰトランジスタコレクタ用Ｐ型埋込半導体層はトランジスタのコレクタ寄生抵抗を低減し縦型ＰＮＰトランジスタの電流増幅率を上げて高速動作可能な構造を目指す観点から、縦型ＰＮＰトランジスタコレクタ用Ｐ型埋込半導体層の不純物濃度は隔離領域よりも高く設定される。
【００１９】
【発明の実施の形態】
以下、実施の形態に係る半導体光検出装置について説明する。同一要素には同一符号を用いることとし、重複する説明は省略する。
【００２０】
図１は実施の形態に係る半導体光検出装置の縦断面図である。なお、各半導体に接続される電極及び保護膜は、その記載を省略してある。
【００２１】
本装置においては、Ｐ型半導体基板１の表面領域における第１領域Ｒ１内の全域、及び第１領域Ｒ１を取り囲む第２領域Ｒ２の一部領域内にＮ型埋込半導体層（第３半導体縦型ＰＮＰ素子分離領域の下部：以下、Ｎ＋層）２が形成されている。また、Ｐ型半導体基板１の表面領域における第１領域Ｒ１と第２領域Ｒ２の境界近傍、及び第２領域Ｒ２内の特定領域にＰ型埋込半導体層（第２半導体素子隔離領域（隔離領域）：以下、Ｐ層）３が形成されている。
【００２２】
なお、この半導体光検出装置は、半導体としてＳｉを用いるものであり、「高濃度」とは不純物濃度が１×１０18／ｃｍ3程度以上のことであって、図面内においては「＋」を導電型に付けて示し、「低濃度」とは不純物濃度が１×１０15／ｃｍ3程度以下であって図面内では「−」を導電型に付けて示すものとする。また、「縦方向」とは半導体基板１の厚み方向であり、「横方向」とは縦方向に直交する方向を意味するものとする。
【００２３】
まず、第１領域Ｒ１について説明する。埋込半導体層２，３が形成された半導体基板１の表面上には、低濃度Ｐ型エピタキシャル半導体層４が形成されている。エピタキシャル半導体層４の第１領域Ｒ１における表面領域には高濃度Ｐ型半導体層（以下、Ｐ＋層）１０が形成されており、第１領域Ｒ１内を縦方向に連続するＮ＋層（カソード）２、エピタキシャル半導体層４及びＰ＋層（アノード）１０は、ＰＩＮホトダイオードを構成している。Ｎ＋層２には基板表面側に向かってＮ型半導体からなる第１半導体素子隔離領域（カソード領域）６が、ＰＩＮホトダイオードＰＤを横方向に囲むように接続されている。
【００２４】
Ｎ型の第１半導体フォトダイオード周辺カソード領域６は、エピタキシャル半導体層４よりも不純物濃度が高く、Ｎ＋層２へバイアス電位を伝達すると共に、Ｐ型の高抵抗エピタキシャル半導体層４の空乏化を促進している。
【００２５】
次に、第２領域Ｒ２について説明する。第２領域Ｒ２におけるエピタキシャル半導体層４の表面側にはＰ型不純物ドープ領域５が形成されている。Ｐ型不純物ドープ領域５内にはトランジスタＴ２を形成する。トランジスタＴ２はＰＮ接合を有するので、この接合界面から空乏層が横方向にも拡散する。
【００２６】
予め半導体基板１側に形成しておいたＰ層３は、熱処理により縦方向に拡散することによって、トランジスタＴ２或いはＰ型不純物ドープ領域５に隣接するＰＮ接合界面から広がる空乏層の横方向の広がりを抑制し、当該空乏層の横方向へのパンチスルーを抑制する。Ｐ層３とトランジスタＴ２との間には、低濃度のＰ型エピタキシャル半導体層４が一部位置し、Ｐ層３はトランジスタＴ２に直接接触していないので、これらの間の寄生容量を低減してトランジスタＴ２の応答速度を向上させることができる。
【００２７】
また、ＰＩＮホトダイオードＰＤとＰ層３との間にもＰ型高抵抗エピタキシャル半導体層４が介在しているので、これらの間の寄生容量を低減してＰＩＮホトダイオードＰＤの応答速度を向上させることができる。
【００２８】
Ｐ型不純物ドープ領域５内の特定位置には、Ｐ型不純物ドープ領域５を介在させてトランジスタＴ２から離隔したＮ型の半導体層（第３半導体素子隔離領域の上部、Ｎ型ウエル領域）６が設けられている。本例においては、このＮ型の半導体層６内にトランジスタＴ２が形成されているが、トランジスタが縦型ＰＮＰバイポーラトランジスタである場合には、これはＰ型不純物ドープ領域５内の半導体層６から外れた位置に形成される。
【００２９】
Ｎ型の半導体層６は、予めＰ型の半導体基板１内に形成しておいたＮ＋層２に連続しており、トランジスタＴ２から発生する空乏層の横方向の広がりを更に抑制する。もちろん、Ｎ型の第３半導体素子分離領域２，６とＰ型の半導体基板１及びＰ型不純物ドープ領域５との間にはＰＮ接合が形成されており、ここから横方向に広がる空乏層は高濃度のＰ層３によって阻止されている。
【００３０】
ＰＩＮホトダイオードＰＤとトランジスタＴ２は図示しない配線によって接続されており、本装置の使用時においては、ＰＩＮホトダイオードＰＤに逆バイアス電圧を印加すると共に、ＰＩＮホトダイオードＰＤの出力電流はトランジスタＴ２などで構成されるプリアンプによって増幅する。プリアンプには、T1,T2,T3のバイポーラトランジスタ及び／又はT4の電界効果トランジスタを用いることができる。
【００３１】
次に、本装置の製造方法について説明する。本装置は、以下の工程（１）〜（１２）を順番に行うことによって製造される。
【００３２】
（１）Ｐ型半導体基板１を用意する。
【００３３】
（２）Ｎ＋層２の形成予定領域が開口したマスクを半導体基板１の表面上に形成する。なお、本工程或いは以下の工程においても、マスクの形成は通常のホトリソグラフィ技術を用いて行う。
【００３４】
（３）Ｎ＋層２の形成予定領域内の半導体基板１表面層内にＮ型不純物を添加する。この添加工程及び以下のＮ型不純物の添加工程においては、拡散法又はイオン注入法を用いることができる。また、本工程及び以下の工程において、Ｎ型不純物として添加する不純物は「Ｓｂ（アンチモン）」を用いる。なお、不純物の添加によって、当該表層領域の導電型は反転する。
【００３５】
（４）Ｐ層３の形成予定領域が開口したマスクを半導体基板１の表面上に形成する。
【００３６】
（５）Ｐ層３の形成予定領域内の半導体基板１表面層内にＰ型不純物を添加する。この添加工程及び以下のＰ型不純物の添加工程においては、拡散法又はイオン注入法を用いることができる。本工程及び以下の工程において、Ｐ型不純物として添加する不純物は「Ｂ（ボロン）」を用いる。
【００３７】
（６）工程（５）の後又は工程（３）及び（５）それぞれの後に、半導体基板１のアニールを行い、添加された不純物を活性化させる。
【００３８】
（７）Ｐ型のエピタキシャル半導体層４を半導体基板１の表面上に成長させる。エピタキシャル層の不純物濃度は、極性が安定に維持する範囲で可能な限り低濃度が望ましく、１×１０15／ｃｍ2以下にする。
【００３９】
（８）ＰＩＮホトダイオードＰＤが形成される予定の第１領域Ｒ１を被覆すると共に第２領域Ｒ２が開口したマスクを、エピタキシャル半導体層４上に形成し、第２領域Ｒ２内の表層領域内にＰ型不純物を添加し、Ｐ型ウエル領域５を形成する。
【００４０】
（９）素子分離領域６の形成予定領域が開口したマスクを、エピタキシャル半導体層４上に形成し、当該形成予定領域内にＮ型不純物を添加し、素子分離領域６を形成する。
【００４１】
（１０）工程（８）の後又は工程（８）及び（９）のそれぞれの後に、半導体基板１のアニールを行い、添加された不純物を活性化させる。
【００４２】
（１１）Ｐ＋層（アノード）１０の形成予定領域が開口したマスクをＰ型高抵抗エピタキシャル半導体層４上に形成し、当該形成予定領域内にＰ型不純物を添加し、Ｐ＋層１０を形成する。また、縦型ＰＮＰトランジスタは通常の形成方法に従って、Ｐ型不純物ドープ領域内にトランジスタを形成する。なお、縦型ＰＮＰトランジスタ以外のトランジスタＴ２はＮ型層６内に形成する。
【００４３】
（１２）半導体基板１のアニールを行い、添加された不純物を活性化させ、しかる後、図示しない保護膜及び電極を形成することにより、本装置が完成する。
【００４４】
なお、上述の複数回のアニールによって、Ｐ型不純物ドープ領域５及びＰ層３は縦方向に拡散し、連続することとなる。また、上述の複数回のアニールによって、Ｎ型半導体層６及びＮ＋層２も縦方向に拡散し、連続することとなる。
【００４５】
以上、説明したように、上記半導体光検出装置は、Ｐ型のエピタキシャル半導体層４をＮ型及びＰ型半導体層２，１０で縦方向に挟んでなると共に第１領域Ｒ１内に形成されたＰＩＮホトダイオードＰＤと、この第１領域Ｒ１とは異なる第２領域Ｒ２内のエピタキシャル半導体層４の表面側の不純物濃度を増加させることにより第２領域Ｒ２内に形成されたＰ型不純物ドープ領域５と、このＰ型不純物ドープ領域５内、特にＮ型半導体層６内に形成されたトランジスタＴ２と、上記ＰＩＮホトダイオードＰＤを横方向に囲む、Ｎ型の第１半導体フォトダイオード周辺カソード領域６とを備える半導体光検出装置において、ＰＩＮホトダイオードＰＤとトランジスタＴ２との間のエピタキシャル半導体層４内に、ＰＩＮホトダイオードＰＤ及びトランジスタＴ２方向から横方向に延びる空乏層の広がりを抑制するＰ型の第２半導体素子隔離領域３を設け、第２半導体素子隔離領域３とＰＩＮホトダイオードＰＤ及びトランジスタＴ２との間にはエピタキシャル半導体層４が一部分残っている。
【００４６】
ここで、隔離領域３はＰＮ接合分離を意味するものではなく、高抵抗部分の空乏層の広がりを抑制するために低濃度層の中に不純物濃度を高めた領域を意味し、電源電圧を印加してもパンチスルーが発生しない程度の中程度（1ｘ1015/cm3）以上の不純物濃度層である。
【００４７】
本装置においては、第２半導体素子隔離領域３とＰＩＮホトダイオードＰＤ及びトランジスタＴ２との間にＰ型高抵抗エピタキシャル半導体層４が一部分残っているので、第２半導体素子隔離領域３及びＰＩＮホトダイオードＰＤから広がる空乏層によって形成される寄生容量は低減されることとなり、これらの応答速度を向上させることができる。
【００４８】
本例においては、トランジスタＴ２は、Ｎ型の半導体層６内に形成されているが、トランジスタＴ２に代えて、Ｐ型不純物ドープ領域５内の半導体層６から外れた位置に形成されるトランジスタ（Ｔ１：図２参照）を用いる場合には、Ｐ型不純物ドープ領域５をコレクタ領域とし、このコレクタ領域５の内側にＮ型のベース領域及びＰ型のエミッタ領域が形成されてなる縦型ＰＮＰバイポーラトランジスタであることが好ましく、このＰＮＰバイポーラトランジスタのコレクタ領域はＮ型の第３半導体縦型ＰＮＰ素子分離領域６，２によって横方向に囲まれることとなる。
【００４９】
この場合、縦型ＰＮＰトランジスタコレクタ領域と第３半導体縦型ＰＮＰ素子分離領域６，２との間には低濃度のエピタキシャル半導体層４が残留しているので、これらの間の寄生容量を低減することができる。なお、同図に示されるＰ型高抵抗エピタキシャル半導体層４は１層であるが、これは２層以上であってもよい。
【００５０】
図２は図１に示した半導体光検出装置の更に好適な例を示す当該装置の縦断面図である。
【００５１】
本装置の基本構造は図１に示したものと略同一であるので、本装置の製造方法と共に、その構造について説明する。
【００５２】
本装置は、ＰＩＮホトダイオードＰＤ、縦型ＰＮＰバイポーラトランジスタＴ１、縦型ＮＰＮトランジスタＴ２を同一半導体基板１上に形成したものである。ＰＩＮホトダイオードＰＤの構造は、アノード領域１０の表面中心領域の不純物濃度が周囲よりも低い以外は、図１のものと同一である。
【００５３】
なお、図２に示す半導体光検出装置において、各半導体の伝導型及び不純物濃度は以下に示す通りであり、これらの不純物濃度の大小関係は以下から一意的に決定される。また、これらの濃度は、各層が不純物の添加によって形成されている場合にはピーク濃度を示すものであり、これは基板表面側に位置する層に関しては表面ピーク濃度に一致する。
【００５４】
【表１】
0004641104.tif 000002
【００５５】
図１に示したトランジスタＴ２を縦型ＮＰＮバイポーラトランジスタとする。また、これに隣接するトランジスタＴ１を縦型ＰＮＰバイポーラトランジスタＴ１とする。トランジスタＴ１の形成領域においては、Ｐ型ウエル領域５をコレクタ領域Ｔ１Cとし、この表面層内にＮ型不純物を添加することにより、ベース領域Ｔ１Bとなる高濃度Ｎ型半導体層を形成し、さらにこの内側にＰ型不純物を添加することにより、エミッタ領域Ｔ１Eとなる高濃度Ｐ型半導体層を形成する。また、当該トランジスタの形成領域においては、図１に示したｐ層３は、縦方向に延びるＰ＋層３とされ、Ｐ＋層３は基板１とＰ型ウエル領域５との界面において、Ｎ＋層２によって上下に分断されている。
【００５６】
縦型ＰＮＰバイポーラトランジスタＴ１に隣接して、縦型ＮＰＮバイポーラトランジスタＴ２が形成されている。当該トランジスタの形成領域においては、Ｐ型不純物ドープ領域５内に下部のＮ＋層２に連続するようなＮ型のウエル領域６を形成し、このＮ型ウエル領域６をコレクタ領域Ｔ２Cとし、この表面層内にＰ型不純物を添加することにより、ベース領域Ｔ２Bとなる高濃度Ｐ型半導体層を形成し、さらにこの内側にＮ型不純物を添加することにより、エミッタ領域Ｔ２Eとなる高濃度Ｎ型半導体層を形成する。
【００５７】
なお、基板表面はＳｉＯ2からなる保護膜（酸化膜）ＰＲＣＴによって被覆されており、保護膜ＰＲＣＴに設けられたスルーホールを介して、上記各半導体層に接続される複数の電極ｅが図示の如く設けられ、各電極ｅの直下には、その下の半導体層とのオーミック接触をとるための高濃度半導体層ＥP，ＥNが設けられている。
【００５８】
また、本実施形態の半導体光検出器においては、縦型ＰＮＰトランジスタＴ１の形成領域内及び近傍において、その周囲を囲むように位置する第２半導体素子隔離領域３は、Ｐ型高抵抗エピタキシャル半導体層４がその上に形成される半導体基板１とＰ型高抵抗エピタキシャル半導体層４の間の界面から、エピタキシャル半導体層４及び半導体基板１双方内にＰ型の不純物を拡散することによって形成されると共にＰ型不純物ドープ領域５内に到達しており、前記界面からＰ型の不純物を前記双方内に拡散することによってトランジスタＴ１の周囲に位置する第２半導体素子隔離領域３と同時に形成されるトランジスタＴ１の形成領域内のＰ型埋込半導体層３が、縦型ＰＮＰトランジスタコレクタ領域Ｔ１Cに到達している。
【００５９】
この場合、トランジスタＴ１の周囲に位置する第２半導体素子隔離領域３とトランジスタＴ１の形成領域内に位置するＰ型埋込半導体層３の不純物濃度は同一となる。このＰ型埋込半導体層３はトランジスタのコレクタ寄生抵抗を低下させ、電流増幅率を高め、高速動作を可能にする。
【００６０】
本例においては、エピタキシャル半導体層４は一層であるが、これは２層以上であってもよい。以下、このような例について説明する。
【００６１】
図３は図１に示した半導体光検出装置の更に好適な別の例を示す当該装置の縦断面図である。
【００６２】
本装置の基本構造は図１に示したものと略同一であるので、本装置の製造方法と共に、その構造について説明する。
【００６３】
本装置は、ＰＩＮホトダイオードＰＤに加えて、縦型ＰＮＰバイポーラトランジスタＴ１、縦型ＮＰＮトランジスタＴ２、横型ＰＮＰトランジスタＴ３、ＣＭＯＳトランジスタＴ４を同一の半導体基板１上に形成したものである。
【００６４】
本装置は、ＰＩＮホトダイオードＰＤの形成される領域及び縦型ＰＮＰバイポーラトランジスタＴ１の形成される領域以外の領域は、上述の装置の半導体基板１を、低濃度のＰ型半導体基板１’及び当該基板１’上に成長させた低濃度のＰ型エピタキシャル半導体層４からなるものとして読み替えたものである。
【００６５】
なお、ＰＩＮホトダイオードＰＤの形成される領域及び縦型ＰＮＰバイポーラトランジスタＴ１の形成される領域においては、このような読み替えを行わない。まず、これらの領域について説明する。なお、括弧内の符号は、読み替えを行った場合の要素について示す。
【００６６】
まず、半導体基板１の表層にＮ型不純物を添加し、Ｎ＋層２を形成する。次に、半導体基板１上に下部のエピタキシャル半導体層４（１）を成長させる。更に、このエピタキシャル半導体層４（１）の表面から深部に延び、最終的な拡散によってＮ＋層２に到達するＮ型半導体層６をＮ型不純物の添加によって形成する。更に、Ｐ層３と、最終的には上記Ｎ型半導体層６に接続される高濃度のＮ＋層６（２）とを、Ｐ型高抵抗エピタキシャル半導体層４（１）の表面層内に形成する。
【００６７】
続いて、上部のＰ型高抵抗エピタキシャル半導体層４を、下部のＰ型高抵抗エピタキシャル半導体層４（１）上に形成する。次に、上部のエピタキシャル半導体層４の第２領域Ｒ２内にＰ型不純物ドープ領域５を形成する。このＰ型不純物ドープ領域５のＰＮＰバイポーラトランジスタＴ１形成予定領域内の表面層内に、Ｎ型不純物を添加し、ベース領域となるＮ型半導体層Ｔ１Bを形成する。しかる後、Ｎ型半導体層Ｔ１B内に、Ｐ型不純物を添加し、エミッタ領域となるＰ型半導体層Ｔ１Eを形成する。なお、ベース領域となるＮ型半導体層Ｔ１Bの周囲に位置するＰ型不純物ドープ領域５は、このトランジスタのコレクタ領域として機能し、Ｐ型不純物ドープ領域５の当該コレクタ領域部分には高濃度のＰ型電極層ＥPが接続されている。
【００６８】
このＰ型電極層ＥPは、エピタキシャル半導体層４の表面層内に形成されるＰ＋層（アノード）、及びＰＩＮホトダイオードＰＤとトランジスタＴ１との間のＰ型不純物ドープ領域内に位置する別のＰ型電極層ＥPと同時に形成されるが、この形成は、これらの領域にＰ型不純物を添加し、基板をアニールすることによって行われる。
【００６９】
以上の工程に用いられるアニール処理によって、第１領域Ｒ１内のＮ型層２、６、６（２）が縦方向に連続することとなり、他の領域のＰ型層３が基板１に到達することとなる。なお、ＰＮＰバイポーラトランジスタＴ１の直下に位置するＰ＋層３は、他の領域に形成されたＰ層３よりも不純物濃度が高く、且つ拡散の深さが浅く、これらは別工程で形成される。
【００７０】
次に、図１に示した装置の半導体基板１を、低濃度のＰ型半導体基板１’及び当該基板１’上に成長させた低濃度のＰ型エピタキシャル半導体層４からなるものとして読み替えた場合の構造、すなわち、トランジスタＴ２、Ｔ３、Ｔ４の形成について説明する。
【００７１】
この場合、半導体基板１が既に形成されているので、Ｎ＋層２、Ｐ層３を各機能素子間に形成し、しかる後、上部のエピタキシャル半導体層４を半導体基板１上に形成し、次に、Ｐ型不純物ドープ領域５を形成する。Ｐ型不純物ドープ領域５内においては、Ｎ＋層２上に重なるように、Ｎ層（Ｎ型ウエル領域）６を形成する。
【００７２】
縦型ＮＰＮバイポーラトランジスタＴ２の形成予定領域においては、このＮ型ウエル領域６をコレクタ領域Ｔ２Cとし、その内側にＰ型不純物を添加することにより、ベース領域となるＰ型半導体層Ｔ２Bを形成し、更に、その内側にＮ型不純物を添加することにより、エミッタ領域となるＮ型半導体層Ｔ２Eを形成する。なお、Ｎ型のコレクタ領域Ｔ２Cには、Ｎ型不純物を更に添加することにより形成された高濃度のＮ型電極層ＥNが接続されている。なお、エミッタ領域Ｔ２Eにはポリシリコンからなるエミッタ電極Ｔ２Eeが設けられている。
【００７３】
すなわち、縦型ＮＰＮバイポーラトランジスタの形成領域においては、Ｐ型不純物ドープ領域５内にＮ型のウエル領域６が形成され、図１に示したトランジスタＴ２は、Ｎ型のウエル領域６をコレクタ領域Ｔ２Cとし、このコレクタ領域Ｔ２Cの内側にＰ型のベース領域Ｔ２B及びＮ型のエミッタ領域Ｔ２Eが形成されてなる縦型ＮＰＮバイポーラトランジスタＴ２である。このトランジスタＴ２においても、そのＰ型層とＮ型層との界面から広がる空乏層は上記半導体素子隔離領域の少なくとも１つによって、隣接素子への広がりが抑制される。
【００７４】
横型バイポーラトランジスタＴ３の形成予定領域においては、Ｎ型ウエル領域６の一部分をベース領域Ｔ３Bとし、その横方向両側にＰ型不純物を添加することにより、エミッタ領域及びコレクタ領域となるＰ型半導体層Ｔ３E，Ｔ３Cを形成し、Ｎ型ウエル領域６内に、高濃度にＮ型不純物を添加することにより、ベース領域Ｔ３Bに接続されたＮ型電極層ＥNを形成する。
【００７５】
横型バイポーラトランジスタの形成領域においては、Ｐ型不純物ドープ領域５内にＮ型のウエル領域６が形成されており、図１に示したトランジスタＴ２は、このＮ型のウエル領域６の一部分をベース領域Ｔ３Bとし、Ｎ型のウエル領域６内であって、そのベース領域の横方向両側にそれぞれＰ型のエミッタ領域Ｔ３E及びＰ型のコレクタ領域Ｔ３Cが形成されてなる横型ＰＮＰバイポーラトランジスタに置換したものである。
【００７６】
また、図１に示したトランジスタＴ２は、Ｐ型不純物ドープ領域５内に形成されたＭＯＳ型トランジスタＴ４に置換してもよい。すなわち、ＣＭＯＳトランジスタＴ４の形成領域においては、Ｎ型ウエル領域６を、直下のＮ＋層２の一部領域のみ上に重なるように形成しており、Ｎ＋層２上のＮ型ウエル領域６内においてはＰチャネルＭＯＳトランジスタ、Ｐ型不純物ドープ領域５内においてはＮチャネルＭＯＳトランジスタが形成される。
【００７７】
上記ＰチャネルＭＯＳトランジスタは、Ｎ型ウエル領域６内の表面層の離隔した２箇所にＰ型不純物を添加することにより、そのソース領域及びゲート領域を構成するＰ型半導体領域Ｔ４S1，Ｔ４D1を形成し、Ｎ型ウエル領域６内の所定箇所にＮ型不純物を添加することにより、チャネル層の電位を制御するためのＮ型半導体領域Ｔ４C1を形成する。
【００７８】
上記ＮチャネルＭＯＳトランジスタは、Ｐ型不純物ドープ領域５内の表面層の離隔した２箇所にＮ型不純物を添加することにより、そのソース領域及びゲート領域を構成するＮ型半導体領域Ｔ４S2，Ｔ４D2を形成し、Ｐ型不純物ドープ領域５内の所定箇所にＰ型不純物を添加することにより、チャネル層の電位を制御するためのＰ型半導体領域Ｔ４C2を形成する。
【００７９】
なお、上記ＭＯＳトランジスタのそれぞれのチャネル層上には絶縁層を介してポリシリコンからなるゲート電極Ｔ４Ｇ1，Ｔ４Ｇ2が配置される。また、基板表面全体はＳｉＯ2からなる保護膜ＰＲＣＴによって被覆されており、保護膜ＰＲＣＴに設けられたスルーホールを介して、上記各半導体層に接続される複数の電極ｅが図示の如く設けられ、各電極ｅの直下には、その下の半導体層とのオーミック接触をとるための高濃度半導体層ＥP，ＥNが設けられている。また、これらの電極を介して、上述のバイポーラトランジスタとＣＭＯＳトランジスタは、ＰＩＮホトダイオードＰＤの出力を増幅するＢｉ−ＣＭＯＳトランジスタ集積回路を構成するように電気的に接続されている。なお、素子隔離用の半導体領域は対応する電極ｅを介してグランドに接続することができる。
【００８０】
以上、説明したように、図３に示した装置は、図１に示した装置と同一の基本構成を有すると共に、複数種のトランジスタを基板内に備えている。
【００８１】
なお、図３に示す半導体光検出装置において、各半導体の伝導型及び不純物濃度は以下に示す通りであり、これらの不純物濃度の大小関係は以下から一意的に決定される。また、これらの濃度は、各層が不純物の添加によって形成されている場合にはピーク濃度を示すものであり、これは基板表面側に位置する層に関しては表面ピーク濃度に一致する。
【００８２】
【表２】
0004641104.tif 000003
【００８３】
更に、図１に示したトランジスタＴ２は、その位置と導電型を適当に設定することにより、図３においては、Ｐ型不純物ドープ領域５をコレクタ領域Ｔ１Cとし、このコレクタ領域５の内側にＮ型のベース領域Ｔ１B及びＰ型のエミッタ領域Ｔ１Eが形成されてなる縦型ＰＮＰバイポーラトランジスタＴ１に置換することができ、ＰＮＰバイポーラトランジスタＴ１のコレクタ領域Ｔ１CはＮ型の第３半導体縦型ＰＮＰ素子分離領域２，６、６（２）によって横方向に囲まれている。
【００８４】
この場合、縦型ＰＮＰトランジスタコレクタ領域Ｔ１と第３半導体素子隔離領域２，６、６（２）の間には低濃度のエピタキシャル半導体層４が残留しているので、これらの間の寄生容量を低減することができる。
【００８５】
また、本実施形態の半導体光検出器は縦型ＰＮＰトランジスタＴ１を備えており、トランジスタＴ１の形成領域内及び近傍において、Ｐ型の高抵抗エピタキシャル半導体層４は、積層された下部及び上部エピタキシャル半導体層４（１），４からなり、トランジスタＴ１の周囲に位置する第２半導体素子隔離領域３は、上部及び下部Ｐ型高抵抗エピタキシャル半導体層４（１），４の間の界面から上部及び下部Ｐ型高抵抗エピタキシャル半導体層４（１），４双方内にＰ型の不純物を拡散することによって形成されると共にＰ型不純物ドープ領域５内に到達しており、前記界面から双方内にＰ型の不純物を拡散することによってトランジスタＴ１の周囲に位置する第２半導体素子隔離領域３と異なる期間に形成されるＰ型埋込半導体層（トランジスタＴ１の形成領域内部に位置するＰ＋層）３がトランジスタＴ１のコレクタ領域Ｔ１Cに到達している。
【００８６】
この場合、トランジスタＴ１の周囲に位置する第２半導体素子隔離領域３とトランジスタＴ１の形成領域内に位置するＰ型埋込半導体層３の不純物濃度は異なり、このＰ型埋込半導体層３はトランジスタのコレクタ寄生抵抗を低減し縦型ＰＮＰトランジスタの電流増幅率を上げて高速動作を可能にする観点から、このＰ型埋込半導体層３の不純物濃度は第２半導体素子隔離領域３よりも高く設定される。
次に、図３に示した構造の光半導体装置と従来の装置との比較を行う。
【００８７】
図４は本装置と従来の装置との比較を行うための説明図である。図面の左半分が、トランジスタＴ２’を具備した従来の装置の断面構造を示し、右半分が実施形態に係るトランジスタＴ２を具備した装置の断面構造を示す。同図においては、本発明のＰ層３は縦方向に延びており、細部の構成については記載を省略する。
【００８８】
図４（ａ）は正確に拡散が行われた場合、図４（ｂ）は従来技術においてＰ基板との界面に位置するＰ型埋込層の拡散が不十分な場合（拡散距離をａ，ｂで示す）、図４（ｃ）は、この拡散が行き過ぎた場合の装置断面構造を示している。実施形態においては、Ｐ型不純物ドープ領域５の拡散が正確に行われた場合、不十分な場合、行き過ぎた場合を、それぞれ図４（ａ）、図４（ｂ）、図４（ｃ）において示す。
【００８９】
拡散が不十分な場合、従来の装置においては縦方向に延びるＰ＋層が埋め込まれたＰ層に到達せず、高抵抗層エピタキシャル層の隙間を空乏層が広がりパンチスルーして素子隔離をすることができないが、本実施形態の装置においては、Ｐ型不純物ドープ領域５の拡散が浅い場合においても、隔離層３の上部へのせり上がりがあるためＰ型ドープ層と容易につながり良好な素子隔離をすることができる。
【００９０】
拡散が行き過ぎた場合、従来の装置においては埋め込まれたＮ＋層が拡散したＰ層内に埋め込まれるため上部のＮ型エピ層と電気的に分離し、Ｎ＋層が機能しなくなるが、本実施形態の装置においては、Ｎ＋層は縦型ＮＰＮコレクタ埋め込み拡散領域として機能している。また、この構造の場合には、本実施形態の上側のＰ＋層は省略することができる。
【００９１】
以上、説明したように、トランジスタＴの周囲をＰ型の素子隔離領域３で囲み、ＰＩＮホトダイオードＰＤもＮ型のＰＤ周辺カソード領域６で囲み、これらの間にＰ型の素子隔離領域３を介在させる。各素子のＰＮ接合から広がる空乏層は素子隔離領域３によって抑制されるものの、ＰＩＮホトダイオードＰＤにおけるＰ型高抵抗エピタキシャル半導体層４は低濃度であり、トランジスタＴ２の形成領域の周囲においても低濃度の半導体層４が残っているので、Ｐ型高抵抗エピタキシャル半導体層４内において空乏層が広がることで、素子間の寄生容量を小さくすることができ、全体の応答速度を向上させることができる。
【００９２】
また、上述の実施形態に係る半導体光検出装置の利点について説明すると、本装置においては、トランジスタ分離のために、表面から基板若しくは同型の極性領域まで拡散する高濃度Ｐ型層（図４の従来装置におけるＰ＋層）が不要となるので、分離に伴うトランジスタの占有面積を小さくすることができる。
【００９３】
また、本装置においては、埋込用のＰ層３、ウエル用のＰ層を形成する場合において、Ｐ型不純物の拡散の制御精度が低い場合にも素子間分離を行うことができるので、集積回路設計の自由度を向上させることができ、生産の安定性を高めることができる。
【００９４】
また、本装置においては、縦型ＰＮＰバイポーラトランジスタＴ１をＰＩＮホトダイオードＰＤと同時に形成することができる。すなわち、トランジスタＴ１を横方向に囲むＮ型の縦型ＰＮＰ素子分離領域６と、ＰＩＮホトダイオードＰＤの周辺カソード領域６は同一工程で形成することができ、また、トランジスタＴ１のエミッタ領域Ｔ１EはＰＩＮホトダイオードＰＤのアノード領域１０等と同時に形成することができるので、製造時間を短縮することができる。
【００９５】
また、エピタキシャル半導体層４は、１層又は２層以上とすることができる。
【００９６】
更に、Ｐ型不純物ドープ領域５は深くまで拡散させる必要がないので、加熱に要するコストを削減することができ、また、長時間の熱処理に伴うＮ＋層２の縦方向拡散を抑制することができる。
【００９７】
また、Ｐ型不純物ドープ領域とＰ型の素子隔離領域３が縦方向に連続するように、これらの形成工程を分けてＰ型不純物を拡散させるので、全体の厚み、すなわち、エピタキシャル半導体層４の厚みを大きくすることができ、これにより、ＰＩＮホトダイオードＰＤにおける光感応領域（吸収領域Ｉ層）４を広げ、検出感度を向上させることができる。
【００９８】
また、低濃度のエピタキシャル半導体層４が設けられ、また、これは厚く設定できるので、各素子間の寄生容量（接合容量）、例えば、トランジスタのＮ型埋込層２の接合容量を低減することができる。
【００９９】
【発明の効果】
本発明の半導体光検出装置によれば、応答速度を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体光検出装置の縦断面図である。
【図２】図１に示した半導体光検出装置の更に好適な例を示す当該装置の縦断面図である。
【図３】図１に示した半導体光検出装置の更に好適な別の例を示す当該装置の縦断面図である。
【図４】本装置と従来の装置との比較を行うための説明図である。
【符号の説明】
１…半導体基板、２…Ｎ型埋込層、３…半導体素子隔離領域、４…エピタキシャル半導体層、５…Ｐ型不純物ドープ領域（縦型ＰＮＰトランジスタコレクタ領域）、６…ＰＤ周辺カソード領域（縦型ＰＮＰ素子分離領域）、１０…アノード領域、ＥN…高濃度Ｎ型電極層、ＥP…高濃度Ｐ型電極層、ＰＤ…ＰＩＮホトダイオード、Ｒ１…第１領域、Ｒ２…第２領域、Ｔ…トランジスタ、Ｔ１…縦型ＰＮＰバイポーラトランジスタ、Ｔ１B…ベース領域、Ｔ１C…コレクタ領域、Ｔ１E…エミッタ領域、Ｔ２…縦型ＮＰＮバイポーラトランジスタ、Ｔ２B…ベース領域、Ｔ２C…コレクタ領域、Ｔ２E…エミッタ領域、Ｔ２Ee…エミッタ電極、Ｔ２´…従来例の縦型ＮＰＮバイポーラトランジスタ、Ｔ３…横型ＰＮＰバイポーラトランジスタ、Ｔ３B…ベース領域、Ｔ３C…コレクタ領域、Ｔ３E…エミッタ領域、Ｔ４…ＣＭＯＳトランジスタ、Ｔ４Ｇ1，Ｔ４Ｇ2…ゲート電極、Ｔ４S1…ソース領域、Ｔ４D1…ドレイン領域、Ｔ４S2…ソース領域、Ｔ４D2…ドレイン領域、ｅ…電極。
【図１】
0004641104.tif 000004
【図２】
0004641104.tif 000005
【図３】
0004641104.tif 000006
【図４】
0004641104.tif 000007