(57)【特許請求の範囲】
【請求項１】
ゲートへの印加電圧の制御により、チャネルをオンもしくはオフする絶縁ゲート型バイポーラトランジスタをスイッチング素子として用いる電力変換装置において、
前記絶縁ゲート型バイポーラトランジスタは、前記ゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有しており、
前記ゲートの抵抗値は、前記オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定されていることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）をスイッチング素子として用いた電力変換装置に関するものである。
【背景技術】
【０００２】
従来、ＩＧＢＴをスイッチング素子として用いた電力変換装置の１つとして、ＩＧＢＴをターンオフさせる場合、ダイナミックアバランシェ（以下、ＤＡという）現象を発生しない遮断電流領域では、第１のゲート抵抗値をもって、ターンオフ動作させ、ＤＡ現象が発生する遮断電流領域では、第１の抵抗値よりも大きな第２の抵抗値をもってターンオフ動作させるものがある（例えば、特許文献１参照）。
【０００３】
また、従来、実施されている電力変換装置では、ＩＧＢＴのゲート抵抗を小さく設定することで、ターンオフ損失の減少化が図られている。
【特許文献１】特開２００２−１５３０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した実施されている電力変換装置では、ゲート抵抗を減少させた場合、ターンオフ損失を減少させることができるが、その反面、オフサージ電圧が増加してしまうという傾向がある。そして、オフサージ電圧が増加すると、場合によっては、素子破壊が生じる可能性がある。このため、従来では、上記した傾向を考慮し、オフサージ電圧の大きさとのバランスから、ゲート抵抗の下限が決められていた。したがって、ターンオフ損失の減少化に限界があった。
【０００５】
本発明は、上記点に鑑み、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、ＩＧＢＴのゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を見出した。このように、オフサージ電圧が減少するのは、ＩＧＢＴのターンオフ時において、ＤＡの発生が多く、支配的となるからであると推測される。
【０００７】
ここで、上記した特許文献１に記載の技術は、ＤＡ現象が発生すると、スイッチング損失が増加し、場合によっては、それによって素子破壊が生じることから、第１の抵抗値よりも大きな第２の抵抗値をもってターンオフ動作させることで、そのスイッチング時間を長くし、それにより、ＤＡ現象の発生を抑制するものであった。
【０００８】
このように、従来では、ＤＡ現象の発生は、素子破壊につながるため、ＤＡ現象の発生を避けられていた。これに対して、本発明は、ターンオフ時において、積極的に、ＤＡ現象を発生させるものである。
【０００９】
そして、この特性のうち、オフサージ電圧が減少する部分は、ゲートの抵抗の絶対値にかかわらず、ターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の２０％以下となる前に、チャネルをオフさせた場合に見られる。
【００１０】
そこで、上記目的を達成するため、請求項１に記載の電力変換装置では、ＩＧＢＴのゲートの抵抗値を、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定することを特徴としている。
【００１２】
ここで、上記背景技術の欄で説明したように、従来では、ＤＡ現象が発生しない条件で、ＩＧＢＴをターンオフさせていた。
【００１３】
これに対して、本発明では、上記したように、ＤＡ現象の発生が支配的となる条件で、ＩＧＢＴをターンオフさせるようにしている。これにより、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【００１４】
なお、請求項１におけるゲートの抵抗とは、ゲートの外部抵抗とゲートの内部抵抗の両方を含むゲート全体の抵抗を意味する。したがって、例えば、ゲートの外部抵抗、内部抵抗の一方、もしくは、両方を調整することで、ゲートの抵抗値を変曲点となるときの抵抗値よりも小さな値に設定する。
【００１６】
また、ＩＧＢＴとしては、第１導電型の第１半導体層（１）と、前記第１半導体層（１）の表面上に形成された第２導電型の第２半導体層（２ｂ）と、前記第２半導体層（２ｂ）の表面上に形成された第１導電型の第３半導体層（３）と、  前記第３半導体層（３）の内部表面側に、部分的に形成された第２導電型の第４半導体層（４）と、前記第３半導体層（３）の表面から、前記第４半導体層（４）および前記第３半導体層（３）を貫通し、前記第２半導体層（２）に到達する深さのトレンチ（５）と、前記トレンチ（５）の内壁上に形成されたゲート絶縁膜（６）と、前記トレンチ（５）の内部であって、前記ゲート絶縁膜（６）上に形成されたゲート電極（７）と、前記第３半導体層（３）および前記第４半導体層（４）と電気的に接続された第１電極（８）と、前記第１半導体層（１）と電気的に接続された第２電極（９）とを備え、第３半導体層（３）の表面から、第４半導体層（４）および第３半導体層（３）を貫通し、第２半導体層（２）に到達する深さのトレンチ（５）と、トレンチ（５）の内壁上に形成されたゲート絶縁膜（６）と、トレンチ（５）の内部であって、ゲート絶縁膜（６）上に形成されたゲート電極（７）とを備え、ゲート絶縁膜（６）のうち、トレンチ底部側の部分（６ａ）が、トレンチ側壁側の部分（６ｂ）よりも厚い構造のＩＧＢＴを用いることが好ましい。
【００１７】
また、ＩＧＢＴとして、さらに、第３半導体層（３）が、トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）を有しており、２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）が第１電極（８）と電気的に接続され、他方の領域（３ｂ）が第１電極（８）と電気的に接続されていない構造のＩＧＢＴを用いることが好ましい。
【００１８】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
図１に、本発明の第１実施形態における電力変換装置の全体構成図を示す。なお、図１は、インバータハーフブリッジ回路である。
【００２０】
本実施形態の電力変換装置としてのインバータ回路では、図１に示すように、ＩＧＢＴのゲート−グランド間に、ゲートの外部抵抗Ｒ１とゲート印加用電源Ｅ１とが直列接続されている。また、ＩＧＢＴのコレクタ−グランド間に、インダクタンスＬ１と電圧電源Ｅ２とが直列接続されており、さらに、インダクタンスＬ１に対して、サージ吸収のためのフリーホイールダイオードＤ１とインダクタンスＬ２とが並列接続されている。なお、Ｌ１は、負荷のインダクタンスであり、Ｌ２は配線の寄生インダクタンスである。
【００２１】
そして、本実施形態では、例えば、ゲート印加用電源Ｅ１の電圧値Ｖｇ＝１５Ｖ、Ｌ１＝２００μＨ、Ｌ２＝２００ｎＨ、電圧電源Ｅ２の電圧Ｖ＝６５０Ｖ、外部抵抗Ｒ１の抵抗値Ｒｇ＝２Ω以上９Ω未満である。また、ＩＧＢＴ素子の定格は、１２００Ｖ／４００Ａである。
【００２２】
ここで、図２に、本実施形態のＩＧＢＴ素子の断面図を示す。本実施形態のＩＧＢＴ素子は、トレンチゲート型、かつ、フィールドストップ型のＩＧＢＴであって、素子として機能するセル領域を連続して複数配置した構造のＩＧＢＴに対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造のものである。
【００２３】
具体的には、このＩＧＢＴは、Ｐ＋型基板１と、Ｐ＋型基板１の表面上に位置し、フィールドストップ層としてのＮ型層２ａと、Ｎ型層２ａの表面上に位置し、Ｎ型層２ａよりも不純物濃度が低いＮ−型ドリフト層２ｂと、Ｎ−型ドリフト層２ｂの表面上のＰ型ベース領域３と、Ｐ型ベース領域３の内部表面側に位置するＮ＋型エミッタ領域４と、Ｐ型ベース領域３の表面から、Ｎ＋型エミッタ領域４およびＰ型ベース領域３を貫通して、Ｎ−型ドリフト層２に到達する深さのトレンチ５と、トレンチ５の内壁上に形成されたゲート絶縁膜６と、トレンチ５の内部であって、ゲート絶縁膜６上に形成されたゲート電極７と、Ｐ型ベース領域３の表面上に配置され、Ｐ型ベース領域３の一部およびＮ＋型エミッタ領域４と電気的に接続されたエミッタ電極８と、Ｐ＋型基板１の裏面に接して配置され、Ｐ＋型基板１と電気的に接続されたコレクタ電極９とを備えている。
【００２４】
Ｐ型ベース領域３は、トレンチ５によって電気的に分断された２つの領域３ａ、３ｂを有し、この２つの領域３ａ、３ｂのうち、例えば、トレンチ５の図中左側の領域３ａのみに、Ｎ＋型エミッタ領域４とＰ型ボディ領域１０とが形成されている。また、左側の領域３ａは、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続されている。Ｎ＋型エミッタ領域４は、左側の領域３ａのうち、トレンチ５の近傍の領域に部分的に配置されている。また、左側の領域３ａのトレンチ５に接する部分にチャネルが形成される。この左側の領域３ａが、上記したセル領域である。  
【００２５】
一方、２つの領域３ａ、３ｂのうち、トレンチ５の図中右側の領域３ｂは、絶縁膜１１により、エミッタ電極８や他の電極と電気的に絶縁されており、フローティング状態となっている。この右側の領域３ｂが、複数の連続したセル領域からセル領域を間引いた領域である。
【００２６】
本実施形態では、例えば、Ｐ＋型基板１として、シリコン（Ｓｉ）基板を用いている。また、ゲート絶縁膜６として、ＯＮＯ（Oxide Nitride Oxide）膜を用いている。また、ゲート電極７として、高濃度にリン（Ｐ）がドーピングされ低抵抗化されたポリシリコン（Ｐｏｌｙ−Ｓｉ）を用いている。
【００２７】
また、ゲート絶縁膜６のうち、トレンチ５の底部５ａに位置するトレンチ底部側の部分６ａが、トレンチ５の側壁５ｂに位置するトレンチ側壁側の部分６ｂよりも厚くなっている。
【００２８】
本実施形態では、例えば、トレンチ５の基板表面からの深さは５μｍであり、トレンチ５の幅５ｃは１μｍであり、ゲート絶縁膜６のトレンチ底部側の部分６ａ、トレンチ側壁側の部分６ｂの膜厚は、ＳｉＯ２膜換算で、それぞれ、例えば、２５０ｎｍ、１００ｎｍである。
【００２９】
次に、本実施形態において、外部抵抗の大きさＲｇを２Ω以上９Ω未満の範囲に設定している理由について説明する。
【００３０】
図３に外部抵抗の大きさＲｇとＩＧＢＴのターンオフ損失の大きさとの関係を示し、図４に外部抵抗の大きさＲｇとＩＧＢＴのターンオフ時におけるオフサージ電圧の大きさとの関係を示す。また、図５に、図３と図４の内容をまとめた図を示す。なお、図３、図４は、上記した構造のＩＧＢＴ素子のターンオフ動作波形に基づいてプロットしたものである。
【００３１】
図３に示すように、外部抵抗の大きさＲｇを、２０Ω、１５Ω、１０Ω、９Ω、７Ω、５Ω、２Ωの順に変更したとき、ターンオフ損失は、それぞれ、約１４５ｍＪ、約１２８ｍＪ、約１１８ｍＪ、約１１５ｍＪ、約９５ｍＪ、約９０ｍＪ、約８０ｍＪであった。
【００３２】
このように、本実施形態のＩＧＢＴでは、外部抵抗の大きさＲｇを変化させた場合、外部抵抗の大きさＲｇを２０Ωから２Ωに向かって減少させるにつれ、ターンオフ損失は減少する傾向があることがわかる。
【００３３】
また、図４に示すように、外部抵抗の大きさＲｇを、２０Ω、１５Ω、１０Ω、９Ω、７Ω、５Ω、２Ωの順に変更したとき、オフサージ電圧の大きさは、それぞれ、約８７０Ｖ、約９１５Ｖ、約９８０Ｖ、約９９０Ｖ、約９８０Ｖ、約９５０Ｖ、約９２５Ｖであった。
【００３４】
このように、本実施形態のＩＧＢＴでは、外部抵抗の大きさＲｇを２０Ωから２Ωに向かって減少させた場合、外部抵抗が９Ωのときを変曲点として、２０Ωから９Ωの範囲では、オフサージ電圧は増加し、９Ωから２Ωの範囲では、オフサージ電圧が低下する傾向があることがわかる。
【００３５】
これらの結果より、本実施形態のＩＧＢＴは、図５に示すように、外部抵抗の大きさＲｇを、２０Ωから２Ωに向かって減少させた場合、図中の破線領域Ａで示すように、２０Ωから９Ωの範囲では、ターンオフ損失が減少するとともに、オフサージ電圧が増加し、図中の破線領域Ｂで示すように、９Ωから２Ωの範囲では、ターンオフ損失およびオフサージ電圧がともに減少するという特性を有していると言える。
【００３６】
言い換えると、本実施形態のＩＧＢＴ素子は、外部抵抗の大きさＲｇを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有していると言える。
【００３７】
ここで、図中の破線領域Ａは、従来考えられていた傾向と同様の傾向を示す領域である。これに対して、破線領域Ｂは、従来考えられていた傾向とは異なる傾向を示す領域である。
【００３８】
そこで、本実施形態では、外部抵抗の大きさＲｇの上限値を、その特性に対して、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値（９Ω）よりも小さな値である９Ω未満に設定している。
【００３９】
なお、本実施形態では、外部抵抗の大きさＲｇを２Ωよりもさらに小さくした場合、ＩＧＢＴのターンオフ動作が不安定であった。そこで、本実施形態では、外部抵抗の大きさＲｇの下限値を２Ωに設定している。
【００４０】
次に、外部抵抗の大きさＲｇが９Ω以上の場合と、９Ω未満のときにおけるＩＧＢＴのターンオフ動作の差異を説明する。
【００４１】
図６、７、８に、それぞれ、外部抵抗の大きさＲｇが１５Ω、９Ω、５ΩであるときのＩＧＢＴのターンオフ波形を示す。なお、いずれも温度が１５０℃のときの動作波形である。また、しきい値Ｖｔｈ＝５Ｖである。
【００４２】
外部抵抗の大きさＲｇが１５Ωのときでは、図６に示すように、ゲート電圧Ｖｇがしきい値Ｖｔｈよりも小さくなるタイミングｔ１のとき、コレクタ電流Ｉｃ＝０である。すなわち、ゲート電圧Ｖｇがしきい値Ｖｔｈよりも小さくなるタイミングと、コレクタ電流Ｉｃの大きさが０Ａになるタイミングとが、ほぼ同じである。なお、ゲート電圧Ｖｇがしきい値Ｖｔｈよりも小さくなるタイミングとは、ＩＧＢＴのチャネルがオフするタイミングを意味する。
【００４３】
一方、外部抵抗の大きさＲｇが９Ω、５Ωのときでは、図７、図８に示すように、ゲート電圧Ｖｇがしきい値Ｖｔｈよりも小さくなるタイミングｔ１のとき、コレクタ電流Ｉｃ＞０である。すなわち、外部抵抗の大きさＲｇが９Ω、５Ωのときでは、ゲート電荷のディスチャージが早く、Ｉｃが０Ａになる時間に対してより早いタイミングで、チャネルがオフしている。
【００４４】
ここで、図９、１０に、外部抵抗の大きさＲｇがそれぞれ１５Ω、５Ωの場合であって、コレクタ電圧が９００ＶのときにおけるＩＧＢＴ素子内部の概念図を示す。
【００４５】
外部抵抗の大きさＲｇが１５Ωのとき、コレクタ電圧が９００Ｖとなる時刻ｔ２では、図６に示すように、チャネルはオン状態である。この場合、図９に示すように、電子が供給されている状態である。そして、このときの図中破線領域Ｃにおける空間電荷Ｑ１は次式より算出される。
Ｑ１＝ＮＤ＋ｐ−ｎ
このとき、ｐ＞０、ｎ＞０である。なお、ＮＤ：ドナー濃度、ｐ：ホール濃度、ｎ：電子濃度である。
【００４６】
また、電界強度Ｅは、図９中の左側のように表され、トレンチ底部の電界強度が最大値Ｅｍａｘ１となる。
【００４７】
これに対して、外部抵抗が５Ωのとき、コレクタ電圧が９００Ｖとなる時刻ｔ２では、図８に示すように、チャネルはオフ状態である。この場合、図１０に示すように、電子の供給が停止するので、ホール電流が過剰の状態となる。そして、このときの図中破線領域Ｄにおける空間電荷Ｑ２は次式より算出される。
Ｑ２＝ＮＤ＋ｐ−ｎ
このとき、ｐ＞０、ｎ≒０である。
【００４８】
また、電界強度Ｅは、図１０中の左側のように表され、トレンチ底部の電界強度が最大値Ｅｍａｘ２となる。
【００４９】
このときの空間電荷Ｑ２は、外部抵抗が１５Ωのときの空間電荷Ｑ１よりも大きい。このため、外部抵抗が５Ωのときでは、空間電荷密度がＤＣ状態時より増し、トレンチ底部の電界強度増加することから、Ｅｍａｘ２＞Ｅｍａｘ１となり、トレンチ底部の電界強度が臨界電界に達しやすくなる。この結果、ダイナミックアバランシェが発生しやすくなる。
【００５０】
したがって、外部抵抗の大きさが９Ω、５Ωのときでは、ＩＧＢＴのターンオフ時において、トレンチ底部の電界強度が臨界電界に達することにより、ダイナミックアバランシェが発生している。
【００５１】
ここで、図１１に、ターンオフ開始する前のオン状態のときにおける通電電流の最大値Ｉ１に対するゲート電圧Ｖｇがしきい値Ｖｔｈとなるタイミングにおけるコレクタ電流Ｉ２の電流比（Ｉ２／Ｉ１）×１００（％）と、外部抵抗の大きさＲｇとの関係を示す。なお、本実施形態では、ターンオフ開始する前のオン状態のときにおける通電電流の最大値Ｉ１は、図６、７、８に示すように、４００Ａである。また、Ｖｔｈは５Ｖである。
【００５２】
図１１に示すように、外部抵抗の大きさＲｇが１５Ωのとき、電流比は０％であるが、外部抵抗の大きさＲｇが１０Ω、９Ω、７Ω、５Ωのとき、電流比は、それぞれ、約１５％、約２０％、約４０％、約６５％であった。この結果から、外部抵抗の大きさＲｇが９Ω未満の場合、電流比が約２０％よりも大きなときにチャネルがオフしており、すなわち、電流比が約２０％以下となる前にチャネルがオフしていると言える。
【００５３】
以上のことから、外部抵抗の大きさＲｇが２Ωから２０Ωの範囲では、外部抵抗の大きさＲｇが１５Ω未満のとき、コレクタ電流Ｉｃが０Ａになる時間に対してより早いタイミングで、チャネルがオフしているため、ＤＡ現象が発生する。
【００５４】
そして、外部抵抗の大きさＲｇが９Ω未満のときでは、電流比が約２０％以下となる前に、チャネルがオフするため、外部抵抗の大きさＲｇが９Ω以上のときと比較して、ＤＡ現象の発生が多くなり、ターンオフ時のＩＧＢＴの挙動として、ＤＡが支配的となる。
【００５５】
このため、外部抵抗の大きさＲｇが９Ω未満のとき、破線領域Ｂに示すように、外部抵抗の大きさＲｇを小さくするにつれ、オフサージ電圧が減少する傾向が見られると推測される。
【００５６】
次に、本実施形態の主な効果について説明する。
【００５７】
本実施形態のＩＧＢＴは、ゲートの外部抵抗の大きさを変化させた場合、外部抵抗の大きさを２０Ωから９Ωまで小さくしたときでは、ターンオフ損失が減少し、かつ、オフサージ電圧が増加し、外部抵抗の大きさを９Ωから２Ωまで小さくしたとき、ターンオフ損失が減少し、かつ、オフサージ電圧が減少するという特性がある。
【００５８】
そこで、本実施形態では、外部抵抗の大きさを２Ω以上９Ω未満に設定している。
【００５９】
これにより、外部抵抗の大きさを９Ω以上に設定する場合と比較して、ＩＧＢＴのターンオフ時において、ＤＡ現象を多く発生させることができる。
【００６０】
この結果、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【００６１】
なお、本実施形態では、外部抵抗の大きさを２Ω以上９Ω未満の範囲とする場合を例として説明したが、ＤＡ現象の発生が支配的となる条件であれば、他の大きさとすることもできる。すなわち、本実施形態で説明した設定条件では、ＩＧＢＴのターンオフ時において、ＤＡ現象の発生が支配的となるのは、外部抵抗の設定範囲が２Ω以上９Ω未満のときであるが、本実施形態と設定条件が異なる場合、外部抵抗の設定範囲も異なる。
【００６２】
このとき、以下のようにして、外部抵抗の大きさを設定する。ＤＡ現象の発生が支配的となるのは、図１１からわかるように、電流比が約２０％以下となる前に、チャネルがオフする場合である。そこで、ＩＧＢＴのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の２０％以下となる前に、チャネルをオフするように外部抵抗の大きさを設定する。
【００６３】
これにより、ＩＧＢＴのターンオフ時にＤＡ現象の発生が支配的となり、オフサージ電圧の上昇の抑制とターンオフ損失の低減とを両立することができる。
【００６４】
なお、２０％という数値は、厳密な数値ではなく、本実施形態と同様の効果が得られる範囲で、異なる場合があり、ＩＧＢＴや回路の条件によっては、１９、１８％等の値となる。
【００６５】
（他の実施形態）
（１）第１実施形態では、ゲートの外部抵抗の大きさを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定する場合を例として説明したが、ゲートの外部抵抗の代わりに、ゲートの内部抵抗をこのように設定することもできる。例えば、ＩＧＢＴ素子におけるポリシリコンの抵抗や、ゲート配線の抵抗等を、上記のように、設定することができる。
【００６６】
また、ゲートの外部抵抗、内部抵抗を含むゲート全体の抵抗値、すなわち、ゲートの抵抗値を、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも小さな抵抗値に設定することもできる。このようにしても、第１実施形態と同様の効果が得られる。
【００６７】
（２）上記した各実施形態では、ゲートの抵抗値を、上記した条件となるように、設定する場合を例として説明したが、ゲート抵抗に限らず、他の要素を設定することもできる。
【００６８】
例えば、ＩＧＢＴのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の２０％以下となる前に、チャネルをオフするように、ＩＧＢＴのゲート容量（空乏層容量、絶縁膜容量）、ゲートの駆動回路のインピーダンスをそのように設定することもできる。なお、ゲートの駆動回路は、ＩＧＢＴのＭＯＳチャネルをＯＮ、ＯＦＦさせるために、ゲートに電圧を印加するための回路である。
【００６９】
具体的には、充電されたキャリアを外に放電させるときの経路中の抵抗等が小さくなるように、これらを設定することもできる。
【００７０】
（３）第１実施形態では、ＩＧＢＴ素子の構造が、ゲート絶縁膜６のうち、トレンチ底部側の部分６ａを、トレンチ側壁側の部分６ｂよりも厚いＩＧＢＴ素子を用いる場合を例として説明したが、ゲート絶縁膜６の全体の膜厚が均一であるＩＧＢＴ素子を用いることもできる。
【００７１】
（４）第１実施形態では、トレンチゲート型、かつ、フィールドストップ型のＩＧＢＴであって、いわゆる間引き構造のＩＧＢＴ素子を用いる場合を例として説明したが、ターンオフ時にダイナミックアバランシェが発生するＩＧＢＴであれば、他の構造のＩＧＢＴを用いることもできる。
【００７２】
例えば、プレーナゲート型のＩＧＢＴや、図２に示す構造に対して、Ｎ型層２ａを省略したノンパンチスルー型のＩＧＢＴや、素子として機能するセル領域が連続して複数配置された構造のＩＧＢＴ等を用いることができる。
【００７３】
なお、ＩＧＢＴとしては、第１実施形態で説明したＩＧＢＴ素子のように、ダイナミックアバランシェによる素子破壊を防止する観点より、素子破壊耐量が強い素子を用いることが好ましい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態における電力変換装置の全体構成図である。
【図２】図１中のＩＧＢＴ素子の断面図である。
【図３】図１中の外部抵抗の大きさＲｇとＩＧＢＴのターンオフ損失の大きさとの関係を示す図である。
【図４】図１中の外部抵抗の大きさＲｇとＩＧＢＴのターンオフ時におけるオフサージ電圧の大きさとの関係を示す図である。
【図５】図１中のＩＧＢＴのターンオフ動作におけるターンオフ損失の大きさとオフサージ電圧の大きさとの関係を示す図である。
【図６】図１中の外部抵抗の大きさＲｇが１５ΩのときのＩＧＢＴのターンオフ波形を示す図である。
【図７】図１中の外部抵抗の大きさＲｇが９ΩのときのＩＧＢＴのターンオフ波形を示す図である。
【図８】図１中の外部抵抗の大きさＲｇが５ΩのときのＩＧＢＴのターンオフ波形を示す図である。
【図９】図１中の外部抵抗の大きさＲｇが１５Ωのときであって、コレクタ電圧が９００ＶのときにおけるＩＧＢＴ素子内部の概念図である。
【図１０】図１中の外部抵抗の大きさＲｇが５Ωのときであって、コレクタ電圧が９００ＶのときにおけるＩＧＢＴ素子内部の概念図である。
【図１１】図１中のＩＧＢＴがターンオフ開始する前のオン状態のときにおける通電電流の最大値Ｉ１に対するゲート電圧Ｖｇがしきい値Ｖｔｈとなるタイミングにおけるコレクタ電流Ｉ２の電流比（Ｉ２／Ｉ１）×１００（％）と、外部抵抗の大きさＲｇとの関係を示す図である。
【符号の説明】
【００７５】
ＩＧＢＴ…絶縁ゲート型バイポーラトランジスタ、Ｄ…フリーホイールダイオード、
Ｒｇ…外部抵抗、１…Ｐ＋型基板、２ａ…Ｎ型層、２ｂ…Ｎ−型ドリフト層、
３…Ｐ型ベース領域、４…Ｎ＋型エミッタ領域、５…トレンチ、６…ゲート絶縁膜、
６ａ…ゲート絶縁膜のトレンチ底部側の部分、
６ｂ…ゲート絶縁膜のトレンチ側壁側の部分、
７…ゲート電極、８…エミッタ電極、９…コレクタ電極、１０…Ｐ型ボディ領域。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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