(57)【特許請求の範囲】
【請求項１】
基板上に埋込絶縁層を介して形成されている半導体層と、
上記半導体層に形成された回路の一部である高速回路ブロックに含まれる部分空乏型の第１の絶縁ゲート電界効果トランジスタと、
上記回路の他の一部であり、上記高速回路ブロックより動作速度が低い低速回路ブロックに含まれる部分空乏型の第２の絶縁ゲート電界効果トランジスタと、
上記第１の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第１ボディ領域の周囲を上記半導体層の層厚全域で囲み、上記埋込絶縁層に達する厚さを有する第１の素子分離絶縁層と、
上記第２の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第２ボディ領域の周囲を囲み、上記第１の素子分離絶縁層より薄く上記埋込絶縁層に達していない第２の素子分離絶縁層と、
上記第２の素子分離絶縁層と上記埋込絶縁層との間の上記半導体層の部分であるリンク領域を介して、前記第２ボディ領域の内部で空乏化されない中性領域を電位固定するための電位固定電極と、
を有し、
上記第２の素子分離絶縁層に島状の開口部が形成され、
上記開口部を介して、上記電位固定電極が、上記第２の絶縁ゲート電界効果トランジスタの上記中性領域と電気的に接続されている
半導体装置。
【請求項２】
上記開口部に対応して島状に残された上記半導体層の部分に、上記第２の絶縁ゲート電界効果トランジスタの上記中性領域と同じ導電型を有し、上記中性領域より高い濃度のコンタクト不純物領域が、上記電位固定電極の接触箇所から上記リンク領域の内部にかけて形成されている
請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＤ  ＳＯＩ  ＭＯＳＦＥＴ (Partially Depleted Silicon On Insulator Metal Oxide Semiconductor Field Effect Transistor)など、基板と埋込絶縁層を介して絶縁分離された半導体層に形成され、半導体層の一部に空乏化されない中性領域を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体デバイスの高速化、低消費電力化は、主にデバイスの微細化と、微細化にともなう高集積化および低電圧化とより達成されてきた。
しかし、最小線幅がサブクォータミクロン領域に達した現在では、単にデバイスを微細化し電源電圧を低くしても、思うように高速化、低消費電力化が進まない現状に直面している。これは、信号伝搬のためにトランジスタ素子が充放電している負荷容量のうち特にソース・ドレイン拡散層の容量や配線容量が微細化しても余り減らず、また配線抵抗が微細化および多層化によりむしろ増大する傾向にあるからである。
【０００３】
ＳＯＩ型トランジスタは、バルク型に比べ負荷容量が格段に小さく、また低電圧化に必要な閾値の低減がしやすいため、高速化と低消費電力化という二つの課題を一挙に解決できる優れた性能のデバイスとして注目を集めている。
ＳＯＩ型トランジスタは、このように近年の技術要求を満たし期待されているが、動作原理から部分空乏（ＰＤ：Partially Depleted）型と完全空乏（ＦＤ：Fully Depleted）型があり、両者は実現のしやすさ或いは特性においてトレードオフの関係にある。
【０００４】
ＰＤ型は、必要とされる埋込絶縁層上の半導体層（ＳＯＩ層）の厚さはたとえば１００〜２００ｎｍ程度と現実的であり実現しやすいが、キンク現象と称される、電流−電圧特性の乱れが生じやすい。すなわち、インパクトイオン化で発生したホールが電位固定されていない中性領域（ボディ領域の一部）に蓄積されてボディ電位を上昇させる。この結果、トランジスタチャネルがバイアスされて閾値が低下し、駆動電流が異常に増大する。
【０００５】
一方、ＦＤ型は、サブシュレシュホールド領域におけるゲートスイングの急峻性（Ｓ値）が理想値に近く、閾値の温度依存性も小さい。また、ボディ領域が完全空乏化されてソース端でのホールに対する電位障壁がＰＤ型より低められているため、キンク現象がないという利点がある。
しかし、ゲート長が短くなるにつれてＳＯＩ層の厚さを、たとえば５０ｎｍ以下で均一に形成する必要があり、実現が非常に難しい。また、ドレイン近傍で発生したエレクトロンがベース電流となって、ソース、ボディ、ドレインをそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタをオンさせ、これがＭＯＳトランジスタのソース・ドレイン間耐圧を低下させるという短所がある。
【０００６】
これらＰＤ型、ＦＤ型におけるキンク現象や寄生バイポーラトランジスタをオンさせる現象は、ＦＢＥ(Floating Body Effect)と総称され、ＳＯＩトランジスタ構造に特有な現象である。しかも、ボディ領域に発生するホールの電荷量が、その発生および消滅の時定数に依存するためダイナミック動作時には複雑に変化し、その制御が難しいことから、ＦＢＥはＳＯＩトランジスタにとって動作上、厄介な問題とされてきた。
【０００７】
ＦＢＥを抑止するには、ボディ領域からホールを排除することが有効であり、たとえば“SOI FLOATING-BODY,DEVICE AND CIRCUIT ISSUES, IEDM 97-407”に総括されているように、種々の方法が提案されている。ボディ領域のホール量を減らすには、この文献にも多く列挙されているように、ソースのホールに対する障壁を低める、ソース付近にホールの再結合中心を導入する、シールド電極を設けるなどの方法もあるが、ボディ領域からホールを抜き出すためのボディコンタクトを設ける方法が最も一般的で、有効である。
【０００８】
図１２（Ａ）〜（Ｃ）は、周囲を素子分離絶縁層で囲まれた半導体層部分（ボディ領域）の一部に、電位固定用のボディコンタクトを形成した場合のパターン例を示す平面図である。
図１２（Ａ）〜（Ｃ）の何れのパターンにおいても、素子分離絶縁層のパターンにより規定されるボディ領域形状が一方に拡大され、その拡大部分１００ｂにボディコンタクトＢＣが形成されている。ゲート電極１０１は、そのゲートフィンガー部１０１ａの一方端にゲートコンタクトＧＣ用のパッド部１０１ｂを備える。また、ゲートフィンガー部１０１ａの他方端に、ボディ領域１００のトランジスタ形成部分１００ａと拡大部分１００ｂの境界付近を遮る矩形状の遮蔽部１０１ｃを備える。ボディ領域１００は、ゲート電極１０１および素子分離絶縁層を自己整合マスクとして表面に不純物が導入されている。すなわち、ボディ領域１００のトランジスタ形成部分１００ａにおいては、ゲートフィンガー部１０１ａを挟んだ両側にソース・ドレイン不純物領域形成のためにｎ型不純物が導入され、ボディコンタクト領域（拡大部分）１００ｂの遮蔽部１０１ｃより外側の部分には、コンタクト不純物領域形成のためにｐ型不純物が導入されている。
【０００９】
ところが、このボディコンタクト方法では、ボディ領域１００が外側に拡大されていることからトランジスタサイズが大きくなり、高集積化に不利である。ボディ領域１００の面積を出来るだけ小さくするには、ゲート電極の遮蔽部１０１ｃの幅を必要最小限にすることが要求される。その場合、狭いゲート電極部分（遮蔽部１０１ｃ）を境にｐ型とｎ型の異なる不純物を打ち分けることが難しく、製造工程が煩雑化する。また、ゲート電極面積が大きくなるため負荷容量のゲート容量成分が増大し、高速性が低下する。さらに、ボディコンタクトＢＣを設ける位置がゲートフィンガー１０１ａの長さ方向（ゲート幅方向）に限定されるため、ゲート幅が大きいとパッド１０１ｂ側のトランジスタ端部からボディコンタクトＢＣまでが遠く、その結果としてボディ領域１００の電位固定が部分的にできなくなる。
【００１０】
そこで、このような不利益を解消できるボディコンタクト構造が、“Body-Contacted SOI MOSFET Structure with Fully Bulk CMOS Compatible Layout and Process, IEEE ELECTRON DEVICE LETTERS. VOL.18, NO.3, MARCH 1997, PP102-104 ”に提案されている。
図１３は、このボディコンタクト構造を示す断面図である。
【００１１】
このボディコンタクト構造において、基板１１０上に埋込絶縁層１１１を介して形成された半導体層１１２を平面方向に分離する素子分離絶縁層１１３が、埋込絶縁層１１１にまで到達していない。したがって、素子分離絶縁層１１３と埋込絶縁層１１１との間に、半導体層１１２がフィルム状に残されている。このフィルム状の半導体層部分１１２ａは、半導体層１１２の他の部分よりｐ型不純物濃度を高くして、素子間分離特性が高められている。素子分離絶縁層１１３の一方側にＬＤＤ構造のＳＯＩトランジスタ１１４が形成され、その反対側の半導体層１１２表面に、ボディコンタクト用のｐ+ 不純物領域１１５が形成されている。
【００１２】
ＳＯＩトランジスタ１１４は、そのチャネルが形成される半導体層部分（ボディ領域）が、ｐ+ 不純物領域１１５、ボディコンタクト側の半導体層１１２、シリコンフィルム１１２ａ、およびソース・ドレイン不純物領域から埋込不純物領域１１１に達する空乏層を介して電位固定される。この結果、ボディ領域で発生したホールが除去され、上記したＦＢＥを抑制することができる。
【００１３】
ところで、このような方法により従来ではＦＢＥを出来るだけ抑制することが望ましいとされてきたが、最近では、ＦＢＥがトランジスタ閾値を低下させ駆動電流を増大させることに着目して、この駆動電流の増大を動作速度を高めるために積極的に利用しようとする試みがなされるようになってきた。
【００１４】
【発明が解決しようとする課題】
しかし、このＦＢＥを敢えて抑止しない用い方では、そのことを前提に半導体回路設計を行う際、プロセスばらつきも考慮に入れた各機能ブロックごとの最大および最小の遅延時間を調べ、信号の印加パターンに応じたトランジスタの特性変化が信号遅延にどのように影響するかを予め分析しておく。そのうえで、回路上で誤動作の原因となるクリティカルパスで信号変化のタイミング検証を十分に行う必要がある。
また、製造プロセスにおいても、トランジスタの閾値やゲート長といった従来からのプロセスデータに加えて、シリコンの結晶性に依存したｐｎ接合の逆方向リーク電流、キャリアライフタイムなどの大小および動的変化データ（たとえばヒステリシス性）など、従来より格段に木目の細かい項目の管理が必要になる。
さらに、これらのデータを回路およびデバイス設計に十分、かつ有効に反映させることも、従来より重要になってくる。
【００１５】
このような数々の分析、検証、管理を行っても、たとえばＣＰＵなどの大規模なＬＳＩ全体を信頼性よく動作させるのは極めて難しい。
【００１６】
ところが、実際のＬＳＩでは要求される動作速度について回路機能ブロックごとに軽重があるのが一般的である。とくに近年、盛んに開発が推進されているシステムＬＳＩのように、要求される高速動作性が回路機能ブロック間で全く異なるため従来では専用ＬＳＩ化していたものを、１つのＩＣ内に集積化して機能性を高めたものも多くなってきた。
そのような情況下で、部分的に回路ブロックの動作速度を上げてやると、ＩＣ全体の高速性能が高まることも多い。
にもかかわらず、プロセス、素子パターンおよび素子面積を従来とほぼ同じにしたままでＩＣ全体の高速性能を高めるための提案は殆どなされていないのが実情である。
【００１７】
本発明の目的は、素子のパターンおよび面積は従来のままで若干のプロセス変更を加えることにより、動作信頼性を損なうことなく全体の高速性能を高めることができるＳＯＩ型素子分離構造を有する半導体装置と、その製造方法を新たに提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置は、基板上に埋込絶縁層を介して形成されている半導体層と、上記半導体層に形成された回路の一部である高速回路ブロックに含まれる部分空乏型の第１の絶縁ゲート電界効果トランジスタと、上記回路の他の一部であり、上記高速回路ブロックより動作速度が低い低速回路ブロックに含まれる部分空乏型の第２の絶縁ゲート電界効果トランジスタと、上記第１の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第１ボディ領域の周囲を上記半導体層の層厚全域で囲み、上記埋込絶縁層に達する厚さを有する第１の素子分離絶縁層と、
上記第２の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第２ボディ領域の周囲を囲み、上記第１の素子分離絶縁層より薄く上記埋込絶縁層に達していない第２の素子分離絶縁層と、上記第２の素子分離絶縁層と上記埋込絶縁層との間の上記半導体層の部分であるリンク領域を介して、前記第２ボディ領域の内部で空乏化されない中性領域を電位固定するための電位固定電極と、を有し、上記第２の素子分離絶縁層に島状の開口部が形成され、上記開口部を介して、上記電位固定電極が、上記第２の絶縁ゲート電界効果トランジスタの上記中性領域と電気的に接続されている。
【００１９】
本発明では好適に、上記開口部に対応して島状に残された上記半導体層の部分に、上記第２の絶縁ゲート電界効果トランジスタの上記中性領域と同じ導電型を有し、上記中性領域より高い濃度のコンタクト不純物領域が、上記電位固定電極の接触箇所から上記リンク領域の内部にかけて形成されている。
【００２１】
このような構成の半導体装置では、その高速回路ブロックにおいて、当該ブロックを構成する絶縁ゲート電界効果トランジスタの半導体層が埋込絶縁層および素子分離絶縁層により周囲を完全に囲まれている。このため、ダイナミック動作時に半導体層に発生したホールが中性領域に溜まり或いは消滅してトランジスタ閾値を変化させる。しかし、回路規模が比較的に小さい場合は、この特性変化がブロック内の信号遅延に如何なる影響を及ぼすかを予め分析でき、この影響を考慮して回路設計を行うことは可能である。加えて、ホールの発生および消滅を制御するためのプロセスパラメータの制御を十分に行うことで、誤動作なく回路を動作させることができる。
このように閾値をダイナミックに変えて回路動作させる場合、その変化の方向が閾値を低くする方向であることから動作電流が大きくとれ、信号の伝搬遅延速度が高められる。
【００２２】
一方、低速回路ブロックでは、素子分離絶縁層と埋込絶縁層との間に残された薄い半導体層部分を介して、トランジスタ直下の半導体層部分（ボディ領域）が、素子分離絶縁層の外側または途中に設けられた電位固定用の電極と電気的に接続される。このため、ホールが発生しても直ぐに電位固定用の電極から外部に抜き取られるため、ボディ領域の電位は殆ど変動しない。したがって、ダイナミック動作時でもトランジスタの閾値は殆ど変動しない。
このように、低速回路ブロックでは、閾値低下による動作速度の向上はないが、特別に遅延時間の検証などを行わなくてもラフな設計でも確実に動作するように動作信頼性を優先させている。
【００２６】
このような半導体装置の製造方法を用いれば、従来の製造方法に対しマスク層の形成と追加エッチングを付加するだけで、動作信頼性を損なうことなく高速性を高めた半導体装置を製造できる。マスク層の形成と追加エッチングを付加すること以外は、他の工程における処理および素子パターンに変更がなく、素子面積はバルク型あるいは従来のＳＯＩ型の半導体装置と同じである。
【００２７】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体装置の要部構成を示す平面図と断面図である。図１においては、左半分に低速回路ブロックにおけるＳＯＩ  ＭＯＳＦＥＴを、右半部に高速回路ブロックにおけるＳＯＩ  ＭＯＳＦＥＴを示す。
【００２８】
この半導体装置１では、基板２の上に、たとえば、酸化シリコンからなる埋込絶縁層３を介して単結晶シリコンからなる半導体層４が形成され、これによりＳＯＩ基板が構成されている。
半導体層４に、所定のパターンで表面から厚さ全域をほぼ貫いて素子分離絶縁層５，６が設けられ、これにより、素子分離絶縁層５，６が設けられたフィールド領域と、それ以外のボディ領域とに区分されている。高速回路ブロックにおける素子分離絶縁層５は、半導体層４の表面から埋込絶縁層３に到達することにより隣り合うボディ領域４ａ同士を完全に絶縁分離している。これに対し、低速回路ブロックにおける素子分離絶縁層６は半導体層４の表面から埋込絶縁層３に到達しておらず、素子分離絶縁層６と埋込絶縁層３との間に半導体層４が薄いフィルム状に残されている。以下、この薄いフィルム状の半導体層部分４ｂをリンク領域という。
【００２９】
ボディ領域４ａ上に、たとえば、酸化シリコンからなるゲート絶縁膜７、およびポリシリコンからなるゲート電極８が積層されている。ゲート電極８の幅方向両側にサイドウォール絶縁層９が形成されている。ゲート電極８より外側のボディ領域４ａ内表面に、ボディ領域４ａと逆導電型の不純物が導入されてＬＤＤ構造を有するソース・ドレイン不純物領域１０が形成されている。
なお、動作時に、このソース・ドレイン不純物領域１０と半導体層４との間のｐｎ接合から、そのビルトインポテンシャルに応じて空乏層が延びる。本実施形態では、その空乏層がｐｎ接合直下で埋込絶縁層３に到達しているが、ゲート電極８の下方ではソース側とドレイン側から延びた空乏層により半導体層４が完全に空乏化されていない。これは、本実施形態に係るＰＤ型半導体装置１では、その半導体層４が、図示のように空乏されない中性領域４ｃが残るような厚さ、たとえば１００〜２００ｎｍ程度の厚さに設定されているからである。
【００３０】
このような構造のＰＤ−ＭＯＳトランジスタ上は、第１層間絶縁膜１１で覆われ、この第１層間絶縁膜１１が、それぞれソース・ドレイン不純物領域１０上で開口されている。第１層間絶縁膜１１の開口部を介してソース・ドレイン不純物領域１０に接続するように、ソース・ドレイン電極１２が形成され、その上に第２層間絶縁膜１３が堆積されている。
【００３１】
この半導体装置１を平面パターンでみると、図１（Ａ）に示すように、低速回路ブロックのみ、ＰＤ−ＭＯＳトランジスタの周囲のフィールド領域に、電位固定電極が設けられている。つまり、低速回路ブロックのフィールド領域に、適宜、素子分離絶縁層６に周囲を囲まれてボディコンタクト６ａが形成され、そのボディコンタクト６ａを介して、前記リンク領域４ｂに接続する電極１４が設けられている。なお、とくに図示しないが、リンク領域４ｂと電極１４との接続部分に、リンク領域表面を高濃度化してできたコンタクト不純物領域を形成してもよい。
このような構成では、電極１４から固定電位、たとえば接地電位が中性領域４ｃに直接伝達される。インパクトイオン化でホールが発生しても、これが直ぐに電極１４から排除されるため、ボディ領域４ａは電位上昇しない。結果として、低速回路ブロックにおいては、トランジスタ閾値の変動、および駆動電流の増大、寄生バイポーラトランジスタの導通によるソース・ドレイン間耐圧の低下など、ＦＢＥによるトランジスタ特性変動が有効に防止される。
また、リンク領域４ｂおよび電極１４は、ボディ領域４ａの放熱を促進する働きも併せもつ。
【００３２】
その一方、ボディ領域４ａが完全に絶縁分離された高速回路ブロックでは、中性領域４ｃにホールが溜まりトランジスタ閾値が低下する。しかも、その蓄積量が信号印加のパターンに応じて時々刻々と変化する。
しかし、本実施形態では、そのような完全絶縁分離型ＦＥＴの使用を一部の回路ブロック（高速回路ブロック）に限定している。このような限定が小規模回路に対してなされている場合、トランジスタ特性変化が信号遅延に如何に影響するかを予め分析し、その分析結果を回路のタイミング設計に反映させることは比較的容易である。したがって、トランジスタ特性変化の再現性をプロセスデータ管理で高めることを前提に、高速回路ブロックの動作信頼性を高いレベルで十分維持できる。
このような高速化手法を上手に用いた場合、必要な動作信頼性を確保したうえで一部の回路の高速性を高めることにより、全体の動作速度を向上させることが可能となる。
【００３３】
つぎに、図１に示す半導体装置の製造方法例を、図２〜図１１を参照しながら説明する。
まず、図２に示すＳＯＩ基板を用意する。ＳＯＩ基板は、基板１上に埋込絶縁層３を介して１５０ｎｍ程度の半導体層４が積層された構造を有し、ＳＩＭＯＸ(Separation by Implanted Oxygen)法または基板張り合わせ法により形成される。
【００３４】
図３に示すように、半導体層４上に、たとえば、半導体素子の能動領域を保護するパターンにて、１０ｎｍ程度の酸化シリコンからなる薄いパッド層２０と１５０ｎｍ程度の窒化シリコンからなるマスク層２１の積層パターンを形成する。
【００３５】
図４に示すように、積層パターンをマスクとしたドライエッチングにより、半導体層４にトレンチ４ｄを形成する。この最初のドライエッチングでは、半導体層４を埋込絶縁層３が露出するまでエッチングを行わずに、トレンチ底部に、半導体層４を１０〜５０ｎｍ程度残しておく。トレンチ４ｄ間の半導体層部分が後で形成されるトランジスタのボディ領域４ａとなり、トレンチ底部でボディ領域４ａ同士をつなぐ薄い半導体層部分がリンク領域４ｂとなる。
なお、上述した積層パターン、および、これをマスクとしたトレンチ４ｄの形成では、とくに図示しないが、電位固定用の表面引き出し領域として、後で低速回路ブロックとなる側のトレンチ４ｄ内に適宜、半導体層４を島状に残しておく。
【００３６】
図５に示すように、高速回路ブロックを開口させ低速回路ブロックを保護するようにレジスト２２を形成する。
この状態で、２回目のドライエッチングを行う。これにより、高速回路ブロックのみ半導体層４のトレンチ４ｄが埋込絶縁層３に達する。
【００３７】
レジスト２２を除去後、２回のドライエッチングにより形成したトレンチ４ｄの内壁および底面を酸化し、図６に示すように、１０ｎｍ程度の薄い酸化膜２３を形成する。
【００３８】
トレンチ４ｄを完全に埋め込むように、たとえば酸化シリコン系の絶縁膜を厚く堆積し、たとえばＣＭＰ(Chemical Mechanical Polishing) により絶縁膜の表面から研磨を行う。これにより、図７に示すように、マスク層２１の上部が削られ５０ｎｍ程度の厚さになるとともに、絶縁膜がそれぞれトレンチ４ｄ内を埋め込むようにして分離され、素子分離絶縁層５，６が形成される。
【００３９】
マスク層２１およびパッド層２０を除去すると、図８に示すように、低速回路ブロックではリンク領域４ｂを介してつながり、高速回路ブロックでは素子分離絶縁層５により完全に絶縁分離されたボディ領域４ａが形成される。
なお、ボディ領域４ａにもっと早い段階でｐ型不純物を導入してもよいが、ここでは図８の状態でｐ型不純物を導入する。また、素子分離絶縁層５，６の形成前または形成後に、必要に応じてリンク領域４ｂにチャネルストッパ用の不純物を導入して、このリンク領域４ｂの不純物濃度をボディ領域４ａより高濃度化する。
【００４０】
ボディ領域４ａの表面を熱酸化し、たとえば４ｎｍ程度のゲート絶縁膜を形成し、続いて多結晶シリコン膜を堆積し、この積層膜をパターンニングする。この多結晶シリコン膜の堆積時、または堆積後のイオン注入により、多結晶シリコン膜を導電化する。これにより、図９に示すように、ゲート電極８がボディ領域４ａ上にゲート絶縁膜７を介して形成される。
なお、この図９のゲート電極８の形成前に、ボディ領域４ａのゲート電極８より下方の部分に、所望のトランジスタ閾値を得るために、或いは短チャネル効果を抑制するために不純物をイオン注入することがある。
【００４１】
形成したゲート電極８および素子分離絶縁層５，６を自己整合マスクとして、ボディ領域４ａの表面に逆導電型の不純物をイオン注入し、ＬＤＤ不純物領域を形成する。絶縁膜の堆積と全面異方性エッチング（エッチバック）とを行い、ゲート電極８の側壁に、サイドウォール絶縁層９を形成する。サイドウォール絶縁層９、ゲート電極８および素子分離絶縁層５，６を自己整合マスクとして、ボディ領域４ａの表面に逆導電型の不純物をイオン注入する。これにより、図１０に示すように、ＬＤＤ構造のソース・ドレイン不純物領域１０が形成される。
なお、とくに図示しないが、低速回路ブロック側の素子分離絶縁層６に島状に残された電位固定用の領域（表面引き出し領域）に、必要に応じて、ボディ領域４ａと同じ導電型でより高い濃度で不純物を導入して、コンタクト不純物領域を形成する。
【００４２】
図１１に示すように、第１層間絶縁膜１１を堆積し、第１層間絶縁膜１１にソース・ドレイン不純物領域１０に達する開口部を形成する。このとき、図示しない電位固定用の表面引き出し領域上またはコンタクト不純物領域上にも開口部を形成する。
形成した全ての開口部を埋め込むように、金属膜をたとえばスパッタリングにより成膜し、パターンニングする。これにより、トランジスタのソース・ドレイン電極１２が形成されるともに、電位固定用の電極１４（図１（Ａ））が形成される。
全面に第２層間絶縁膜１３を堆積すると、図１に示す半導体装置１が完成する。
【００４３】
本実施形態に係る半導体装置１の製造方法では、従来のＳＯＩ型トランジスタの製造プロセスに、リンク領域４ｂとなる半導体層４の残し部分を一部除去してボディ領域４ａを完全絶縁分離型とするために、図５の工程において、マスク層（レジスト２２）の形成と追加エッチングが必要であるが、それ以外、何ら付加的な工程増がない。したがって、比較的簡単に、チップ内の一部の領域（高速回路ブロック）でＦＢＥを用いたトランジスタの速度向上が達成される。
なお、本実施形態では、電位固定用の表面引き出し領域を設けるようにしたが、この表面引き出し領域は、トレンチ形成時のパターン設計で低速回路ブロック側の一部のトレンチ内に島状の残しパターンを予め形成しておくと、トレンチ形成時に一括して形成できる。また、表面引き出し領域に形成するコンタクト不純物領域はコンタクト抵抗を下げる意味で設けるのが望ましいが、必須ではない。
【００４４】
【発明の効果】
以上説明してきたように、本発明に係る半導体装置によれば、浮遊ボディ効果（ＦＢＥ）によるトランジスタ閾値の低下を積極的に利用して動作速度を高めることを一部の回路ブロック（高速回路ブロック）に限定している。一部の小規模な回路ブロックがＬＳＩ全体の高速性を律束する場合も多い。また、ＦＢＥは動作の不安定さをもたらすが、ＦＢＥの利用を小規模な高速回路ブロックに限った場合、その回路ブロックにおける遅延時間等の分析、信号のタイミング検証、およびプロセスデータを含めた木目細かなデータ管理を十分行うことで、必要な動作信頼性を確保できる。
したがって、たとえば高速回路ブロックが比較的に小規模な場合などにおいては、本発明の適用によって動作信頼性を損なうことなく全体の動作速度を高めることが可能である。
【００４５】
また、本発明に係る半導体装置の製造方法では、レジストなどのマスク層の形成と僅かな追加エッチングを付加するだけでよく、大幅なコスト増となるような工程追加はない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の要部構成を、左半分に低速回路ブロックにおけるＳＯＩ  ＭＯＳＦＥＴを、右半部に高速回路ブロックにおけるＳＯＩ  ＭＯＳＦＥＴを対比させて示す平面図と断面図である。
【図２】本発明の実施形態に係る半導体装置の製造に用いるＳＯＩ基板の断面図である。
【図３】図２に続く、トレンチのエッチングマスク層の形成後の断面図である。
【図４】図３に続く、トレンチ形成のための第１回目のエッチング後の断面図である。
【図５】図４に続く、トレンチ形成のための第２回目のエッチング後の断面図である。
【図６】図５に続く、トレンチ内に薄い酸化膜を形成した後の断面図である。
【図７】図６に続く、トレンチ内に埋め込んだ絶縁膜の平坦化後の断面図である。
【図８】図７に続く、トレンチのエッチングマスク層除去後の断面図である。
【図９】図８に続く、ゲート電極形成後の断面図である。
【図１０】図９に続く、ソース・ドレイン不純物領域形成後の断面図である。
【図１１】図１０に続く、ソース・ドレイン電極形成後の断面図である。
【図１２】電位固定用のボディコンタクトを有する従来の半導体装置のパターンを３例示す平面図である。
【図１３】従来の他のボディコンタクト構造を示す断面図である。
【符号の説明】
１…半導体装置、２…基板、３…埋込絶縁層、４…半導体層、４ａ…ボディ領域、４ｂ…リンク領域、４ｃ…中性領域、４ｄ…コンタクト領域、５，６…素子分離絶縁層、６ａ…ボディコンタクト、７…ゲート絶縁膜、８…ゲート電極、９…サイドウォール絶縁層、１０…ソース・ドレイン不純物領域、１１…第１層間絶縁膜、１２…ソース・ドレイン電極、１３…第２層間絶縁膜、１４…ボディコンタクト用電極、２０…パッド層、２１…マスク層、２２…レジスト、２３…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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