(57)【特許請求の範囲】
【請求項１】
素子分離によって囲まれる第２導電型の第１のウェル領域からなる第１の活性領域上に形成された第１のゲート電極を有するＭＩＳＦＥＴと、上記素子分離によって囲まれる第１導電型の第２のウェル領域からなる第２の活性領域上に形成され、上記第１のゲート電極とゲート長方向の寸法が等しい第２のゲート電極と、上記第２の活性領域に形成された第１導電型の基板コンタクト用拡散領域とを有し、上記第２のゲート電極と上記基板コンタクト用拡散領域との間に逆バイアス電圧が印加されたときに、上記第２のゲート電極下方に形成される空乏層容量を利用した電圧可変コンデンサであるＭＩＳキャパシタとを備えた半導体装置であって、
上記ＭＩＳＦＥＴは、
上記第１のゲート電極と上記第１の活性領域との間に介在する第１のゲート絶縁膜と、
上記第１のゲート電極の側面を覆う第１のサイドウォールと、
上記第１の活性領域内における上記第１のゲート電極の両側方に位置する領域に第１導電型不純物を導入してなるソース・ドレイン領域と、
上記第１の活性領域内における上記ソース・ドレイン領域と上記第１のゲート電極の直下方に位置する領域との間に介在する、上記ソース・ドレイン領域よりも低濃度の同導電型不純物を含む低濃度不純物拡散領域とを有し、
上記ＭＩＳキャパシタは、
上記第２のゲート電極と上記第２の活性領域との間に介在する、上記第１のゲート絶縁膜と同一の材質からなる第２のゲート絶縁膜と、
上記第２のゲート電極の側面を覆う第２のサイドウォールと、
上記第２の活性領域における上記第２のゲート電極の両側方に位置する領域に設けられた上記基板コンタクト用拡散領域とを有し、
上記基板コンタクト用拡散領域は、上記第２のゲート電極及び上記第２のサイドウォールに対して自己整合的に形成され、且つ、上記第２のゲート電極の端部下方の領域から離間していて、平面的にみて上記第２のゲート電極とオーバーラップしておらず、
上記第２の活性領域における、上記第２のゲート電極及び上記第２のサイドウォールの真下方の上記基板コンタクト用拡散領域が形成された領域を除く領域は、前記第２のウェル領域である、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記基板コンタクト用拡散領域は、上記ＭＩＳＦＥＴの上記ソース・ドレイン領域と不純物濃度が等しい、半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記第１のゲート電極上に形成された第１のシリサイド層と、
上記ソース・ドレイン領域上に形成された第２のシリサイド層と、
上記第２のゲート電極上に形成された第３のシリサイド層と、
上記基板コンタクト用拡散領域上に形成された第４のシリサイド層とを有している、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記ＭＩＳＦＥＴは、上記第１のゲート電極と上記第１のサイドウォールとの間に介在する第１のオフセットスペーサをさらに備え、
上記ＭＩＳキャパシタは、上記第２のゲート電極と上記第２のサイドウォールとの間に介在する第２のオフセットスペーサをさらに備えている、半導体装置。
【請求項５】
素子分離によって囲まれる第２導電型の第１のウェル領域からなる第１の活性領域上に形成された第１のゲート電極を有するＭＩＳＦＥＴと、上記素子分離によって囲まれる第１導電型の第２のウェル領域からなる第２の活性領域上に形成され、上記第１のゲート電極とゲート長方向の寸法が等しい第２のゲート電極と、上記第２の活性領域に形成された第１導電型の基板コンタクト用拡散領域とを有し、上記第２のゲート電極と上記基板コンタクト用拡散領域との間に逆バイアス電圧が印加されたときに、上記第２のゲート電極下方に形成される空乏層容量を利用した電圧可変コンデンサであるＭＩＳキャパシタとを備えた半導体装置の製造方法であって、
上記第１の活性領域上に、上記ＭＩＳＦＥＴの第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、上記第２の活性領域上に上記ＭＩＳキャパシタの第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
上記第２の活性領域を覆うマスクを用い、かつ、上記ＭＩＳＦＥＴの第１のゲート電極をマスクとして用い、上記第１の活性領域に第１導電型の第１の不純物を注入して低濃度不純物拡散領域を形成する工程（ｂ）と、
上記工程（ｂ）の後に、基板上に絶縁膜を堆積した後、該絶縁膜をエッチバックして、上記ＭＩＳＦＥＴの上記第１のゲート電極の側面を覆う第１のサイドウォール、及び、上記ＭＩＳキャパシタの上記第２のゲート電極の側面を覆う第２のサイドウォールを形成する工程（ｃ）と、
少なくとも上記ＭＩＳＦＥＴの上記第１のゲート電極及び上記第１のサイドウォールをマスクとして用い、上記第１の活性領域に上記第１の不純物よりも高濃度の第１導電型の第２の不純物を注入してソース・ドレイン領域を形成すると共に、少なくとも上記ＭＩＳキャパシタの上記第２のゲート電極及び上記第２のサイドウォールをマスクとして用い、上記第２の活性領域における上記第２のゲート電極の両側方に位置する領域に上記第１の不純物よりも高濃度の第１導電型の上記第２の不純物を注入して上記基板コンタクト用拡散領域を形成する工程（ｄ）とを含み、
上記工程（ｄ）では、上記第２のゲート電極及び上記第２のサイドウォールに対して自己整合的に上記基板コンタクト用拡散領域を形成し、且つ、上記第２のゲート電極の端部下方の領域から離間していて、平面的にみて上記第２のゲート電極とオーバーラップしないように上記基板コンタクト用拡散領域を形成する、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記工程（ａ）の後、上記工程（ｂ）の前に、基板上に絶縁膜を堆積した後、該絶縁膜をエッチバックして、上記ＭＩＳＦＥＴの上記第１のゲート電極の側面を覆う第１のオフセットスペーサを形成すると共に、上記ＭＩＳキャパシタの上記第２のゲート電極の側面を覆う第２のオフセットスペーサを形成する工程をさらに含み、
上記工程（ｂ）では、上記ＭＩＳＦＥＴの第１のゲート電極及び第１のオフセットスペーサをマスクとして用いる、半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、上記第１、第２の活性領域の表面部にシリサイド層を形成する工程（ｅ）とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発信器などの無線周波数（ＲＦ）回路に用いる電圧可変コンデンサ（バラクタ）、特に、既存のＣＭＯＳプロセスを用いて作製するＭＩＳキャパシタに関するものである。
【背景技術】
【０００２】
従来、多くの無線周波数（ＲＦ）回路において、電圧可変コンデンサであるバラクタが汎用されている。バラクタを実現する既知の構造としては、ＰＮ接合の空乏層容量を利用したものがあり、具体的にはバラクタ・ダイオードがある。
【０００３】
ここで、バラクタの性能を評価するための指標として、逆バイアスがゼロにおける容量Ｃ２と所定の逆バイアス値における容量Ｃ１との比である同調比（ＴＲ）がしばしば用いられている。この同調比（Ｃ２／Ｃ１）が大きいほど、一定のゲート電圧幅でより大きな容量変化が可能となるので、制御可能なアンテナの共振周波数範囲が広くなる。
【０００４】
図１３は、ＰＮダイオードの容量のバイアス依存性を示す図である。ＰＮダイオードにおいては、逆バイアスＶｇを増大していくと、ＰＮ接合部における空乏層幅が拡大するため、容量Ｃ１は減少する。この空乏層幅は、Ｐ型及びＮ型不純物の濃度に依存し、ドーピング量が大きくなると、空乏層幅は狭くなって容量が増大する。
【０００５】
近年、回路の小型化の要望が高まりつつあり、バラクタとＣＭＯＳデバイスとを１チップに搭載することが要請されている。そのため、既存のＣＭＯＳプロセスを用いてバラクタとして機能するＭＩＳキャパシタを形成することが行われている。
【０００６】
図１４は、共通の基板上にＣＭＯＳデバイスとバラクタ（ＭＩＳキャパシタ）とを搭載した，従来の半導体装置の構造を示す断面図である。
【０００７】
同図に示すように、従来の半導体装置は、Ｓｉ基板である半導体基板１１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、同図には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【０００８】
半導体基板１１０には、Ｐ型不純物をドープしてなるＰウェル領域１１１と、Ｐウェル領域１１１の一部にＮ型不純物をドープしてなるＮウェル領域１１２とが形成されている。図１４に示すＮウェル領域１１２は、バラクタ用の活性領域である。また、半導体基板１１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１１８と、シリコン酸化膜からなるサイドウォール１１７とが設けられている。そして、バラクタ領域ＶａにおけるＮウェル１１２のうちポリシリコンゲート電極１１８の両側方に位置する領域には、比較的高濃度のＮ型不純物をドープしてなる基板コンタクト用拡散領域１１３ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１１３ｂとが形成されている。トランジスタ領域ＴｒにおけるＰウェル１１１のうちポリシリコンゲート電極１１８の両側方に位置する領域には、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１１５ａと、拡散領域上シリサイド層１１５ｂとが形成されている。
【０００９】
概略的に説明すると、図１４に示す構造は、以下の製造プロセスにより形成される。まず、半導体基板１１０に、ＳＴＩと、Ｐウェル１１１と、Ｎウェル１１２とを形成する。その後、バラクタ領域Ｖａとトランジスタ領域Ｔｒとにおいて、共通のゲート絶縁膜１１６とポリシリコンゲート電極１１８とを形成した後、ポリシリコンゲート電極１１８をマスクとして、中濃度のＮ型不純物のイオン注入を行なって、エクステンション領域１１３ｂ，１１４ｂを形成する。次に、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ポリシリコンゲート電極１１８の側面を覆うサイドウォール１１７を形成する。さらに、ポリシリコンゲート電極１１８及びサイドウォール１１７をマスクとして、比較的高濃度を不純物のイオン注入を行なうことにより、バラクタ領域Ｖａには基板コンタクト用拡散領域１１３ａを形成し、トランジスタ領域Ｔｒには高濃度ソース・ドレイン領域１１４ａを形成する。その後、サリサイド工程により、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１１８上にはゲート上シリサイド層１１５ａを、基板コンタクト用拡散領域１１３ａ，高濃度ソース・ドレイン領域１１４ａの上には拡散領域上シリサイド層１１５ｂをそれぞれ形成する。
【００１０】
図１４に示す構造により、既存のＣＭＯＳデバイスの製造プロセスを利用してバラクタ領域Ｖａの各部材を形成することができる。
【特許文献１】特開平９−１２１０２５号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来のような既存のＣＭＯＳプロセスを用いたバラクタ構造を有するバラクタにおいては、以下のような不具合があった。
【００１２】
バラクタ領域Ｖａにおいては、基板コンタクト用拡散領域１１３ａとエクステンション領域１１３ｂとは、基板コンタクト用拡散領域として機能するものである。そして、基板コンタクト用拡散領域１１３ａ，エクステンション領域１１３ｂともに、Ｎウェル領域１１２よりも高濃度のＮ型不純物を含んでいるので、ポリシリコンゲート電極１１８−基板コンタクト用拡散領域１１３ａ間に電圧（バイアス）が印加されるたときにゲート下方に形成される空乏層が半導体基板１１０の主面に平行な方向（横方向）に拡大するのが抑制される。つまり、ポリシリコンゲート電極１１８のゲート長，ゲート幅によって空乏層の拡大可能な範囲が規定される。このため、半導体装置の小型化を図るべくバラクタのポリシリコンゲートのゲート長を短くしていくと、空乏層の拡大可能な範囲も狭められることになる。そのため、逆バイアスがゼロの時の容量Ｃ１は増大する。
【００１３】
図１５は、従来の製造プロセスによって形成された半導体装置中のバラクタの同調比のゲート長依存性を示す図である。同図に示すように、ゲート長Ｌｇが短くなるにしたがって、同調比Ｃ２／Ｃ１は劣化するため、ゲート長が短いバラクタでは所望のバラクタ性能を得ることができなくなる。
【００１４】
本発明の目的は、既存のＣＭＯＳプロセスを用いつつ、ゲート電極下方における空乏層の拡大可能な範囲の広い，小面積で高性能なバラクタをＣＭＯＳデバイスと共に混載してなる半導体装置及びその製造方法の提供を図ることにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１，第２の活性領域上にＭＩＳＦＥＴとＭＩＳキャパシタとをそれぞれ配置してなる半導体装置であって、ＭＩＳキャパシタには基板コンタクト用領域が形成されているが、ＭＩＳＦＥＴにおける低濃度不純物拡散領域と実質的に不純物濃度が等しい不純物拡散領域が形成されていない。
【００１６】
これにより、半導体装置中のＭＩＳキャパシタには、従来、ＭＩＳＦＥＴのエクステンション領域やＬＤＤ領域と同時に形成されていた低濃度の不純物を含む不純物拡散領域が存在しないので、ゲートバイアスが印加された際に、ゲート電極の下方における空乏層の拡大範囲が十分広く確保される。したがって、半導体装置の微細化に応じて、ゲート長が短縮化されたときにも、ＭＩＳキャパシタをバラクタとして用いる場合の容量の可変範囲が十分広く確保される。
【００１７】
ＭＩＳキャパシタは、基板コンタクト用領域として、ＭＩＳＦＥＴの上記ソース・ドレイン領域と実質的に不純物濃度が等しい基板コンタクト用拡散領域を有していることが好ましい。
【００１８】
また、基板コンタクト用拡散領域は、平面的にみてゲート電極とオーバーラップしていないことが好ましく、また、ゲート電極の端部下方の領域から離間していて、平面的にみてサイドウォールとオーバーラップしていないことがより好ましい。
【００１９】
基板コンタクト用拡散領域は、第２の活性領域のうちゲート電極の一方の側面と素子分離との間には形成されていないことが、空乏層の拡大範囲をさらに広げることができる点で、より好ましい。
【００２０】
ＭＩＳキャパシタにおけるサイドウォールの少なくとも一部が素子分離上に設けられていて、基板コンタクト用拡散領域が、ゲート電極の一方の側面と素子分離との間には形成されていないことがより好ましい。
【００２１】
ＭＩＳＦＥＴ及びＭＩＳキャパシタが、各々のゲート電極と各々のサイドウォールとの間に介在するオフセットスペーサをそれぞれ備えていることにより、ＭＩＳキャパシタにおける空乏層の拡大範囲がより広くなる点で好ましい。
【００２２】
その場合、基板コンタクト用拡散領域が平面的にみてオフセットスペーサにオーバーラップしていないことがより好ましい。
【００２３】
また、ＭＩＳキャパシタにおけるオフセットスペーサのうちゲート電極の一方の側面を覆う部分が素子分離上に設けられていて、基板コンタクト用拡散領域が、ゲート電極の一方の側面と素子分離との間には形成されていないことがより好ましい。
【００２４】
ＭＩＳキャパシタが、基板コンタクト領域として、第２の活性領域の上面部に形成されたシリサイド層とを有していて、第２の活性領域内には、ＭＩＳＦＥＴにおけるソース・ドレイン領域及び低濃度不純物拡散領域と実質的に不純物濃度が等しい不純物拡散領域がいずれも形成されていない構造であってもよい。
【００２５】
本発明の半導体装置の製造方法は、第１，第２の活性領域上に、ゲート電極のゲート長方向が実質的に相等しいＭＩＳＦＥＴとＭＩＳキャパシタとをそれぞれ配置してなる半導体装置であって、第１の活性領域に、ＭＩＳＦＥＴの低濃度不純物拡散領域形成用の第１導電型の第１の不純物を注入する際に、第２の活性領域をマスクで覆っておいて、各ゲート電極のサイドウォールを形成した後、少なくともＭＩＳＦＥＴ及びＭＩＳキャパシタのゲート電極及びサイドウォールをマスクとして、第１，第２の活性領域に第１の不純物よりも高濃度の第１導電型の第２不純物を注入する方法である。
【００２６】
この方法により、半導体装置中のＭＩＳキャパシタには、従来、ＭＩＳＦＥＴのエクステンション領域やＬＤＤ領域と同時に形成されていた低濃度の不純物を含む不純物拡散領域が形成されないので、形成された半導体装置において、ゲートバイアスが印加された際に、ゲート電極の下方における空乏層の拡大範囲が十分広く確保される。したがって、半導体装置の微細化に応じて、ゲート長が短縮化されたときにも、ＭＩＳキャパシタをバラクタとして用いる場合の容量の可変範囲が十分広く確保される。
【００２７】
また、ＭＩＳＦＥＴのソース・ドレイン領域形成用の高濃度不純物注入の際には、第２の活性領域のうち基板コンタクト用拡散領域を形成したくない部分をレジスト膜で覆っておけばよい。
【００２８】
特に、第２の活性領域の一方の端部にゲート電極を形成しておくこともできる。
【００２９】
なお、第２の活性領域に基板コンタクト用拡散領域を形成せずに、シリサイド層のみを基板コンタクト用領域として形成する方法を採用することもできる。
【発明の効果】
【００３０】
本発明の半導体装置又はその製造方法によると、ＭＩＳＦＥＴには存在する低濃度不純物拡散領域を設けないので、空乏層の拡大を図ることができ、ゲート長が短いバラクタ素子の性能向上を実現することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
図１は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第１の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、同図には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【００３２】
半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図１に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００３３】
そして、バラクタ領域ＶａにおけるＮウェル１２のうちポリシリコンゲート電極１８の両側方に位置する領域には、比較的高濃度のＮ型不純物をドープしてなる基板コンタクト用拡散領域１３ａが形成されているが、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。この点が、本実施形態に係る半導体装置のバラクタの特徴である。
【００３４】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００３５】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ａ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００３６】
図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。  まず、図２（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００３７】
次に、図２（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１ｍである。次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７ ×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００３８】
次に、図２（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには基板コンタクト用拡散領域１３ａが形成され、トランジスタ領域Ｔｒには高濃度ソース・ドレイン領域１４ａが形成される。
【００３９】
次に、図２（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域Ｖａにおける基板コンタクト用拡散領域１３ｃと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００４０】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、基板コンタクト用拡散領域１３ａは、注入オフセットスペーサ１７ａ，サイドウォール１７ｂ及びポリシリコンゲート電極１８をマスクとするイオン注入によって形成されているので、バラクタ領域Ｖａのポリシリコンゲート電極１８の下方に位置する領域は、極めて低濃度をＮ型不純物を含むＮウェル領域１２のみであり、空乏層の拡大を妨げるエクステンション領域は存在していない。従って、空乏層の拡大範囲を広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲を大きく確保することができる。
【００４１】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られるとともに、バラクタにおいては、基板コンタクト用拡散領域１３ａ同士の間隔がより広くなるので、バラクタの容量の可変範囲をより広く確保することができるという，さらなる効果を発揮することができる。
【００４２】
（第２の実施形態）
図３は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第２の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、同図には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【００４３】
半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図３に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００４４】
そして、バラクタ領域ＶａにおけるＮウェル１２のうちポリシリコンゲート電極１８の両端部直下の領域から離間した領域に、比較的高濃度のＮ型不純物をドープしてなる基板コンタクト用拡散領域１３ｃが形成されている。この点が、第１の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【００４５】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００４６】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ｃ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００４７】
図４（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４８】
まず、図４（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００４９】
次に、図４（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１μｍである。次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００５０】
次に、図４（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８，注入オフセットスペーサ１７ａ及びサイドウォール１７ｂを覆うレジスト膜Ｒｅ２をマスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６ ×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、ポリシリコンゲート電極１８の両端部直下の領域から離間した領域に基板コンタクト用拡散領域１３ｃが形成され、トランジスタ領域Ｔｒには高濃度ソース・ドレイン領域１４ａが形成される。
【００５１】
次に、図４（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２及び基板コンタクト用拡散領域１３ｃと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００５２】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、基板コンタクト用拡散領域１３ｃは、注入オフセットスペーサ１７ａ，サイドウォール１７ｂ及びポリシリコンゲート電極１８を覆うレジスト膜Ｒｅ２をマスクとするイオン注入によって形成されているので、バラクタ領域Ｖａのポリシリコンゲート電極１８の下方からその両側の周辺部までの領域は、極めて低濃度をＮ型不純物を含むＮウェル領域１２のみであり、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域はこの領域には存在していない。従って、第１の実施形態よりもさらに空乏層の拡大範囲を広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【００５３】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られる。
【００５４】
（第３の実施形態）
図５は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第３の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、同図には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【００５５】
半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図５に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００５６】
そして、バラクタ領域ＶａにおけるＮウェル１２のうちポリシリコンゲート電極１８の一方の側方に位置する領域には、比較的高濃度のＮ型不純物をドープしてなる基板コンタクト用拡散領域１３ｄが形成されているが、Ｎウェル１２のうちポリシリコンゲート電極１８の他方の側方に位置する領域には基板コンタクト用拡散領域が形成されていない。この点が、第１の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【００５７】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ｄ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００５８】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００５９】
図６（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。  まず、図６（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００６０】
次に、図６（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１ｍである。次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７ ×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００６１】
次に、図６（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８の一部位から、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の側面とＳＴＩとの間に位置する部分を経て、ＳＴＩの一部位に至る領域を覆うレジスト膜Ｒｅ３をマスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の側方に位置する領域に、基板コンタクト用拡散領域１３ｄが形成される。
【００６２】
次に、図６（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２及び基板コンタクト用拡散領域１３ｄと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００６３】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、基板コンタクト用拡散領域１３ｄは、ポリシリコンゲート電極１８の一部位から、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の側面とＳＴＩとの間に位置する部分を経て、ＳＴＩの一部位に至る領域を覆うレジスト膜Ｒｅ３をマスクとするイオン注入によって形成されているので、バラクタ領域Ｖａのポリシリコンゲート電極１８の一方の側方に位置する領域は、極めて低濃度をＮ型不純物を含むＮウェル領域１２のみであり、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域はこの領域には存在していない。従って、空乏層の拡大範囲を第１の実施形態よりも広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【００６４】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られる。
【００６５】
（第４の実施形態）
図７は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第４の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、同図には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【００６６】
半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図７に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００６７】
そして、バラクタ領域ＶａにおけるＮウェル１２のうちポリシリコンゲート電極１８の一方の側方に位置する領域には、比較的高濃度のＮ型不純物をドープしてなる基板コンタクト用拡散領域１３ｅが形成されているが、Ｎウェル１２のうちポリシリコンゲート電極１８の他方の側方に位置する領域には基板コンタクト用拡散領域が形成されていない。この点が、第１の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。また、基板コンタクト用拡散領域１３ｅは、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の端部直下の領域から離間した領域に形成されている点で、本実施形態は第３の実施形態とは異なっている。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【００６８】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００６９】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ｅ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００７０】
図８（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。  まず、図８（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００７１】
次に、図８（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１ｍである。次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７ ×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００７２】
次に、図８（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａにおける注入オフセットスペーサ１７ａ，サイドウォール１７ｂ及びポリシリコンゲート電極１８を覆うとともに、Ｎウェル領域１２のうちポリシリコンゲート電極１８の一方の側面とＳＴＩとの間に位置する部分を経て、ＳＴＩの一部位までに至る領域を覆うレジスト膜Ｒｅ４をマスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の端部直下の領域から離間した領域に、基板コンタクト用拡散領域１３ｅが形成される。
【００７３】
次に、図８（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２及び基板コンタクト用拡散領域１３ｅと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００７４】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、エクステンション領域は存在せず、かつ、基板コンタクト用拡散領域１３ｅは、注入オフセットスペーサ１７ａ，サイドウォール１７ｂ及びポリシリコンゲート電極１８を覆うとともに、Ｎウェルのうちポリシリコンゲート電極１８の一方の側面とＳＴＩとの間に位置する部分を経て、ＳＴＩの一部位に至る領域を覆うレジスト膜Ｒｅ４をマスクとするイオン注入によって形成されているので、バラクタ領域Ｖａのポリシリコンゲート電極１８の一方の側方に位置する領域は、極めて低濃度をＮ型不純物を含むＮウェル領域１２のみであり、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域はこの領域には存在していない。また、バラクタ領域Ｖａのポリシリコンゲート電極１８の他方の側方に位置する領域にも、エクステンション領域は存在せず、基板コンタクト用拡散領域１３ｅは、ポリシリコンゲート電極１８の直下の領域からは離間して設けられている。従って、空乏層の拡大範囲を第３の実施形態よりも広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【００７５】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られる。
【００７６】
（第５の実施形態）
図９（ａ）〜（ｄ）は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第５の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、図９（ａ）〜（ｄ）には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。  まず、図９（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００７７】
次に、図９（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１ｍである。
【００７８】
ここで、本実施形態においては、第１〜第４の実施形態とは異なり、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８は、Ｎウェル１２（活性領域）の一方の端部に設けられている。つまり、バラクタ領域Ｖａのポリシリコンゲート電極１８の側端は、ＳＴＩの端部に近接している。
【００７９】
次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。このとき、本実施形態においては、注入オフセットスペーサ１７ａのうちポリシリコンゲート電極１８の一方の側面を覆う部分の一部は、ＳＴＩ上に設けられている。ただし、注入オフセットスペーサ１７ａのうちポリシリコンゲート電極１８の一方の側面を覆う部分全体がＳＴＩ上に設けられていてもよい。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７ ×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００８０】
次に、図９（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、注入オフセットスペーサ１７ａ，サイドウォール１７ｂ及びポリシリコンゲート電極１８を注入マスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の端部からＳＴＩに至る領域に、基板コンタクト用拡散領域１３ｆが形成される。
【００８１】
次に、図９（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２及び基板コンタクト用拡散領域１３ｆと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００８２】
本実施形態の半導体装置においては、図９（ｄ）に示すように、半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図９（ｄ）に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００８３】
そして、バラクタ領域Ｖａにおいては、ポリシリコンゲート電極１８の一方の側部とＳＴＩとは近接していて、注入オフセットスペーサ１７ａは、ＳＴＩに跨っている。したがって、ポリシリコンゲート電極１８の他方の側方に位置する領域のみに、比較的高濃度のＮ型不純物を含む基板コンタクト用拡散領域１３ｆが形成されている。このように、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８が活性領域の中央ではなく端部に設けられている点が、第１〜第４の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【００８４】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００８５】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ｆ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００８６】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、エクステンション領域は存在せず、かつ、バラクタ領域Ｖａのポリシリコンゲート電極１８の一方の側方に位置する領域は、ＳＴＩ１２のみであり、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域はこの領域には存在していない。また、バラクタ領域Ｖａのポリシリコンゲート電極１８の他方の側方に位置する領域にも、エクステンション領域は存在していない。従って、空乏層の拡大範囲を従来の半導体装置中のバラクタよりも広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【００８７】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られるとともに、バラクタにおいては、基板コンタクト用拡散領域１３ｆとＳＴＩとの間隔がより広くなるので、バラクタの容量の可変範囲をより広く確保することができるという，さらなる効果を発揮することができる。効果が得られる。
【００８８】
（第６の実施形態）
図１０（ａ）〜（ｄ）は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第６の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、図１０（ａ）〜（ｄ）には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【００８９】
まず、図１０（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量１×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【００９０】
次に、図１０（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１ｍである。
【００９１】
ここで、本実施形態においては、第１〜第４の実施形態とは異なり、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８は、Ｎウェル１２（活性領域）の一方の端部に設けられている。つまり、バラクタ領域Ｖａのポリシリコンゲート電極１８の側端は、ＳＴＩの端部に近接している。
【００９２】
次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。このとき、本実施形態においては、注入オフセットスペーサ１７ａのうちポリシリコンゲート電極１８の一方の側面を覆う部分の一部は、ＳＴＩ上に設けられている。ただし、注入オフセットスペーサ１７ａのうちポリシリコンゲート電極１８の一方の側面を覆う部分全体がＳＴＩ上に設けられていてもよい。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７ ×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【００９３】
次に、図１０（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８，注入オフセットスペーサ１７ａ及びサイドウォール１７ｂを覆うレジスト膜Ｒｅ６をマスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、Ｎウェル１２のうちポリシリコンゲート電極１８の一方の端部直下の領域から離間した領域に、基板コンタクト用拡散領域１３ｇが形成される。
【００９４】
次に、図１０（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２及び基板コンタクト用拡散領域１３ｇと、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【００９５】
本実施形態の半導体装置においては、図１０（ｄ）に示すように、半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図１０（ｄ）に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【００９６】
そして、バラクタ領域Ｖａにおいては、ポリシリコンゲート電極１８の一方の側部とＳＴＩとは近接していて、注入オフセットスペーサ１７ａは、ＳＴＩに跨っている。そして、ポリシリコンゲート電極１８の他方の端部直下の領域から離間した領域のみに、比較的高濃度のＮ型不純物を含む基板コンタクト用拡散領域１３ｆが形成されている。このように、バラクタ領域Ｖａにおけるポリシリコンゲート電極１８が活性領域の中央ではなく端部に設けられている点が、第１〜第４の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。また、バラクタ領域ＶａのＮウェル１２におけるポリシリコンゲート電極１８の他方の端部下方の領域から離間した領域に基板コンタクト領域１３設けられている点が、第５の実施形態とは異なっている。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【００９７】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【００９８】
そして、バラクタ領域Ｖａにおける基板コンタクト用不純物拡散領域１３ｇ中のＮ型不純物濃度は、トランジスタ領域ＴｒのＮＭＩＳＦＥＴにおける高濃度ソース・ドレイン領域１４ａ中の不純物濃度と実質的に等しい。また、上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【００９９】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、エクステンション領域は存在せず、かつ、バラクタ領域Ｖａのポリシリコンゲート電極１８の一方の側方に位置する領域は、ＳＴＩ１２のみであり、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域はこの領域には存在していない。また、バラクタ領域Ｖａのポリシリコンゲート電極１８の他方の側方に位置する領域にも、エクステンション領域は存在していない。また、バラクタ領域ＶａのＮウェル１２におけるポリシリコンゲート電極１８の他方の端部下方の領域から離間した領域に基板コンタクト領域１３設けられている。従って、空乏層の拡大範囲を第５の実施形態の半導体装置中のバラクタよりも広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【０１００】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られる。
【０１０１】
（第７の実施形態）
図１１（ａ）〜（ｄ）は、バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第７の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置は、Ｓｉ基板である半導体基板１０の表面部を複数の活性領域に区画するＳＴＩ（Shallow Trench Isolation）を備えている。そして、複数の活性領域には、ＣＭＯＳデバイス中のＭＩＳＦＥＴが設けられるトランジスタ領域Ｔｒと、バラクタが設けられるバラクタ領域Ｖａとがある。ＣＭＯＳデバイス中のＭＩＳＦＥＴには、ＮＭＩＳＦＥＴとｐＭＩＳＦＥＴとがあるが、図１１（ａ）〜（ｄ）には、ＮＭＩＳＦＥＴを形成する領域のみが図示されている。
【０１０２】
まず、図１１（ａ）に示す工程で、半導体基板１０の一部である，ボロン（Ｂ）などのＰ型不純物がドープされたＰウェル領域１１の一部に、リンなどのＮ型不純物を注入して、バラクタ用のＮウェル領域１２を形成する。イオン注入条件は、ドーズ量 １ ×１０13ｃｍ-2，加速電圧６４０ｋｅＶである。また、ＳＴＩによって、トランジスタ領域Ｔｒとバラクタ領域Ｖａとを区画する。
【０１０３】
次に、図１１（ｂ）に示す工程で、トランジスタ領域Ｔｒ，バラクタ領域Ｖａの上に、厚さ２．８ｎｍ程度のシリコン酸化膜と、厚さ１８０ｎｍ程度のポリシリコン膜とを堆積し、ポリシリコン膜にリンなどのＮ型不純物を注入した後、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１６及びポリシリコンゲート電極１８を形成する。ポリシリコンゲート電極１８のゲート長は０．１５μｍで、ゲート幅は１μｍである。
【０１０４】
次に、基板上に、厚さ約１０ｎｍのシリコン酸化膜を堆積した後、異方性エッチングにより、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを形成する。そして、バラクタ領域Ｖａを覆うレジスト膜Ｒｅ１を形成した後、レジスト膜Ｒｅ１を注入マスクとして、ＮＭＩＳＦＥＴが形成されるトランジスタ領域Ｔｒに、砒素イオン（Ａｓ+ ）などのＮ型不純物イオンを注入する。イオン注入条件は、ドーズ量７×１０14ｃｍ-2，加速電圧６ｋｅＶ，注入方向の傾き角度０°である。これにより、トランジスタ領域Ｔｒには、ポリシリコンゲート電極１８及び注入オフセットスペーサ１７ａに自己整合するエクステンション領域１４ｂが形成されるが、バラクタ領域Ｖａには、エクステンション領域が形成されない。
【０１０５】
次に、図１１（ｃ）に示す工程で、レジスト膜Ｒｅ１を除去し、基板上に、厚さ約７５ｎｍのシリコン酸化膜を堆積した後、異方性エッチングを行なって、注入オフセットスペーサ１７ａの表面を覆うサイドウォール１７ｂを形成する。そして、バラクタ領域Ｖａ全体を覆うレジスト膜Ｒｅ６をマスクとして、バラクタ領域Ｖａ及びトランジスタ領域ＴｒのＮＭＩＳＦＥＴ領域の双方に、Ｎ型不純物であるリンイオン（Ｐ+ ）（又は砒素イオン）を注入する。イオン注入条件は、ドーズ量６×１０15ｃｍ-2，加速電圧５０ｋｅＶ，注入方向の傾き角度７°である。これにより、バラクタ領域Ｖａには、基板コンタクト用拡散領域が形成されない。この点が、第１〜第６の実施形態とは異なっている。
【０１０６】
次に、図１１（ｄ）に示す工程で、一般的に知られているサリサイド工程を行なって、バラクタ領域Ｖａ，トランジスタ領域Ｔｒの双方において、ポリシリコンゲート電極１８の上にはゲート上シリサイド層１５ａ（コバルトシリサイド層）を形成し、バラクタ領域ＶａにおけるＮウェル１２と、トランジスタ領域Ｔｒにおける高濃度ソース・ドレイン領域１４ａとの上には拡散領域上シリサイド層１５ｂ（コバルトシリサイド層）をそれぞれ形成する。
【０１０７】
本実施形態の半導体装置においては、図１１（ｄ）に示すように、半導体基板１０には、Ｐ型不純物をドープしてなるＰウェル領域１１と、Ｐウェル領域１１の一部にＮ型不純物をドープしてなるＮウェル領域１２とが形成されている。図１１（ｄ）に示すＮウェル領域１２は、バラクタ用の活性領域である。また、半導体基板１０のバラクタ領域Ｖａ，トランジスタ領域Ｔｒの上には、それぞれ、シリコン酸化膜からなるゲート絶縁膜１６と、Ｎ型不純物がドープされたポリシリコンゲート電極１８と、ポリシリコンゲート電極１８の側面を覆うシリコン酸化膜からなる注入オフセットスペーサ１７ａと、注入オフセットスペーサ１７ａの表面を覆うシリコン酸化膜からなるサイドウォール１７ｂとが設けられている。バラクタ領域Ｖａ，トランジスタ領域Ｔｒのゲート絶縁膜１６と、ポリシリコンゲート電極１８と、注入オフセットスペーサ１７ａと、サイドウォール１７ｂとは、材質及びゲート長方向の寸法が、実質的に相等しい。「実質的に相等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には設計寸法が同じことを意味する。
【０１０８】
そして、バラクタ領域Ｖａにおいては、基板コンタクト用拡散領域は設けられておらず、拡散層上シリサイド層１５ｂが、基板コンタクト領域として機能する点が、第１〜第６の実施形態と異なる，本実施形態に係る半導体装置のバラクタの特徴である。そして、本実施形態においても、従来の半導体装置のバラクタのようなエクステンション領域（又はＬＤＤ領域）は形成されていない。
【０１０９】
一方、トランジスタ領域ＴｒにおけるＰウェル１１のうちポリシリコンゲート電極１８の両側方に位置する領域には、従来の半導体装置中のトランジスタと同様に、比較的高濃度のＮ型不純物をドープしてなる高濃度ソース・ドレイン領域１４ａと、中濃度のＮ型不純物をドープしてなるエクステンション領域１４ｂとが形成されている。また、バラクタ領域Ｖａ，トランジスタ領域Ｔｒのいずれにも、サリサイド工程により、ゲート上シリサイド層１５ａと、拡散領域上シリサイド層１５ｂとが形成されている。
【０１１０】
上述のように、バラクタ領域Ｖａには、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴのエクステンション領域１４ｂ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域や、トランジスタ領域ＴｒにおけるＮＭＩＳＦＥＴの高濃度不純物拡散領域１４ａ中の不純物濃度と実質的に等しい不純物濃度を有する不純物拡散領域は設けられていない。ここで、「不純物濃度が実質的に等しい」とは、製造プロセスにおけるロットや、ウエハにおける位置の相違によって必然的に生じうるばらつきを無視すると同じであるという意味であり、具体的には同時にイオン注入が行なわれること、あるいは、設定イオン注入条件が同じことを意味する。
【０１１１】
本実施形態の半導体装置によると、既存のＣＭＯＳデバイス用製造プロセスを用いつつ、容量の可変範囲を広く確保しうるバラクタを設けることができる。すなわち、本実施形態の半導体装置中のバラクタにおいては、Ｎウェル１２形成のためのイオン注入によってドープされた不純物よりも高濃度の不純物を含むエクステンション領域及び基板コンタクト用拡散領域は存在せず、空乏層の拡大を妨げるエクステンション領域や基板コンタクト用拡散領域は存在していない。従って、空乏層の拡大範囲を第１〜第６の実施形態の半導体装置中のバラクタよりも広く確保することができるので、ポリシリコンゲート電極１８のゲート長が微細化されても、バラクタの容量の可変範囲をより大きく確保することができる。
【０１１２】
なお、本実施形態においては、ポリシリコンゲート電極１８の側面を覆う注入オフセットスペーサ１７ａを設けたが、注入オフセットスペーサ１７ａは必ずしも設ける必要がなく、サイドウォール１７ｂによって直接ポリシリコンゲート電極１８の側面を覆う構造にしても、空乏層の拡大範囲をできるだけ広く確保するという本発明の基本的な効果を発揮することができる。ただし、注入オフセットスペーサ１７ａを設けることにより、ＣＭＯＳデバイスのＭＩＳＦＥＴにおいては、ゲート長を短くしてトランジスタの駆動力を高く確保する一方、エクステンション領域１４ｂ同士の間隔を広く確保して、短チャネル効果を抑制することができるという効果が得られる。
【０１１３】
（各実施形態の変形例）
上記第５の実施形態では、注入オフセットスペーサが活性領域（第２の活性領域）とＳＴＩ（素子分離）とに跨って設けられている構造としたが、注入オフセットスペーサを設けない場合には、サイドウォールが活性領域とＳＴＩとに跨って設けられている構造とすればよい。
【０１１４】
上記第６の実施形態では、注入オフセットスペーサが活性領域（第２の活性領域）とＳＴＩ（素子分離）とに跨って設けられている構造としたが、図１０（ｃ）に示す工程で、レジスト膜Ｒｅ５が活性領域とＳＴＩとに跨っていればよい。
【０１１５】
（発明の効果と不純物拡散領域の位置との関係）
図１２（ａ），（ｂ）は、それぞれ順に、本発明の効果を確認するために行なったシミュレーションのモデルを示す断面図、及びシミュレーション結果を示す図である。
【０１１６】
図１２（ａ）に示すように、バラクタ領域Ｖａにおける基板コンタクト用拡散領域である高濃度不純物拡散領域を形成する際の注入マスクであるレジスト膜の側端とゲート電極の側端との距離をＬ１とする。このモデル構造においては、不純物拡散領域は高濃度ソース・ドレイン領域のみによって構成されているが、Ｌ１＝０の場合は、従来の半導体装置におけるバラクタのように、エクステンション領域と高濃度不純物拡散領域とが形成された場合に相当する。また、Ｌ１＝１００ｎｍの場合は、下端部における横方向の厚さが１００ｎｍのサイドウォール（又は注入オフセットスペーサ及びサイドウォール）が設けられていて、エクステンション領域が設けられていない場合に相当する。
【０１１７】
図１２（ｂ）の横軸はゲートバイアスＶｇ（Ｖ）を表し、縦軸はゲート−基板間容量Ｃgg（ｆＦ／μｍ2 ）を表している。すなわち、ゲート基板間容量（ＭＩＳ容量）の最大値Ｃmax と最小値Ｃmin との比Ｃmax ／Ｃmin が、容量の可変範囲の大きさを示している。図１２（ｂ）に示されるように、Ｌ１が大きくなるにつれて容量の可変範囲が拡大している。したがって、本発明の効果を発揮するためには、図１に示す構造において、バラクタ領域Ｖａでは、下端部における横方向の合計厚さが１００ｎｍの注入オフセットスペーサ１７ａ及びサイドウォール１７ｂ（又は横方向の厚さが１００ｎｍのサイドウォール単独）を有し、エクステンション領域が設けられていないことが好ましい。この場合には、ポリシリコンゲート電極１８の側端と基板コンタクト用拡散領域１３ａの側端との距離が０ｎｍを越えていること、つまり、ポリシリコンゲート電極１８と基板コンタクト用拡散領域１３ａとが、平面的にみて互いにオーバーラップしていないことに相当する。
【０１１８】
また、図１２（ｂ）に示されるように、Ｌ１が１５０ｎｍに達した後は、Ｌ１が大きくなっても容量の可変範囲はそれほど拡大していない。従って、第２の実施形態における図４（ｃ）に示す工程で、レジスト膜Ｒｅ２の側端とポリシリコンゲート電極１８の側端との距離が１５０ｎｍ以上であることがより好ましい。この場合には、ポリシリコンゲート電極１８の側端と基板コンタクト用拡散領域１３ｃの側端との距離が５０ｎｍ以上であることに相当する。
【産業上の利用可能性】
【０１１９】
本発明のバラクタである半導体装置は、電圧制御発信器などの無線周波数（ＲＦ）回路に用いる電圧可変コンデンサ（バラクタ）に利用することができる。
【図面の簡単な説明】
【０１２０】
【図１】バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第２の実施形態に係る半導体装置の構造を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第３の実施形態に係る半導体装置の構造を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】バラクタ（ＭＩＳキャパシタ）とＣＭＯＳデバイスとを混載した，第４の実施形態に係る半導体装置の構造を示す断面図である。
【図８】（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は、第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｄ）は、第７の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】（ａ），（ｂ）は、それぞれ順に、本発明の効果を確認するために行なったシミュレーションのモデルを示す断面図、及びシミュレーション結果を示す図である。
【図１３】ＰＮダイオードの容量のバイアス依存性を示す図である。
【図１４】共通の基板上にＣＭＯＳデバイスとバラクタ（ＭＩＳキャパシタ）とを搭載した，従来の半導体装置の構造を示す断面図である。
【図１５】従来の製造プロセスによって形成された半導体装置中のバラクタの同調比のゲート長依存性を示す図である。
【符号の説明】
【０１２１】
１０  半導体基板
１１  Ｐウェル
１２  Ｎウェル
１３  基板コンタクト用拡散領域
１４  エクステンション領域
１５  シリサイド
１６  ゲート絶縁膜
１７ａ  注入オフセットスペーサ
１７ｂ  サイドウォール
１８  ポリシリコンゲート電極
Ｒｅ レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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