(57)【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素にわたって共通であって、前記画素をオフ状態にするためのオフ信号が印加されるコモン電極と、
前記オフ信号を遅延させ、かつ、前記オフ信号の論理レベルを反転させたオン信号を生成するオン信号生成回路と、
を有し、
前記画素は、
１ビットを保持するメモリ回路と、
前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記オン信号を選択するとともに、前記論理レベルが他方である場合に、前記オフ信号を選択する選択回路と、
前記選択回路により選択されたオン信号またはオフ信号が印加され、前記コモン電極に対向する画素電極と、
を有する
ことを特徴とする電気光学装置。
【請求項２】
前記オン信号生成回路は、前記画素におけるメモリ回路および前記選択回路とともに、同一の基板上に形成され、
前記オフ信号は、前記基板に対して外部から供給される
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記オン信号生成回路は、
複数段のＮＯＴ回路を縦続接続したものである
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記ＮＯＴ回路の各々は、Ｐチャネル型とＮチャネル型の薄膜トランジスタを含み、
前記複数段のうち、一部の段において、いずれか一方のチャネル型の薄膜トランジスタにおけるチャネル長は、他方のチャネル型のトランジスタのチャネル長よりも大きい
ことを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記複数の画素は、横方向および縦方向にマトリクス状に配列し、
前記オン信号を供給する信号線が、前記横方向に隣接する２行、または、前記縦方向に隣接する２列において共用される
ことを特徴とする請求項２に記載の電気光学装置。
【請求項６】
前記複数の画素におけるマトリクス配列は、
前記横方向に隣接する２行および前記縦方向に隣接する２列の４画素を、基本パターンとした繰り返しである
ことを特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記複数の画素は、横方向および縦方向にマトリクス状に配列し、
前記オン信号を供給する信号線が、前記画素のマトリクス配列に対応して配設されるとともに、画素のマトリクス配列の四隅にそれぞれ配置されたバッファ回路またはＮＯＴ回路の出力端に接続された
ことを特徴とする請求項２に記載の電気光学装置。
【請求項８】
複数の画素と、
前記複数の画素にわたって共通であって、前記画素をオフ表示させるためのオフ信号が印加されるコモン電極とを有し、
前記画素は、
１ビットを保持するメモリ回路と、
前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記オン信号を選択するとともに、前記論理レベルが他方である場合に、前記オフ信号を選択する選択回路と、
前記選択回路により選択されたオン信号またはオフ信号が印加され、前記コモン電極に対向する画素電極と、
を有する電気光学装置の駆動方法であって、
前記オフ信号を遅延させ、かつ、前記オフ信号の論理レベルを反転させて、前記選択回路に前記オン信号として供給する
ことを特徴とする電気光学装置の駆動方法。
【請求項９】
請求項１乃至７のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎にメモリ回路を有する電気光学装置の低消費電力化の技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置として用いる電気光学装置には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。ここで、この種の電気光学装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費電力化を阻害する要因があった。
そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフ表示させる技術が提案された（特許文献１参照）。
この技術では、メモリ回路のリフレッシュが不要となるので、静止画を表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
【特許文献１】特公平３−５７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、このような電気光学素子を用いた電気光学装置は、もともと低消費電力であるが、近年の電子機器には、連続使用時間の拡大や電池の小型化など様々な理由により、電気光学装置単体のさらなる低消費電力化も強く求められている。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有する構成において、消費電力のさらなる低減を可能とする電気光学装置、その駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明は、複数の画素と、前記複数の画素にわたって共通であって、前記画素をオフ状態にするためのオフ信号が印加されるコモン電極と、前記オフ信号を遅延させ、かつ、前記オフ信号の論理レベルを反転させたオン信号を生成するオン信号生成回路と、を有し、前記画素は、１ビットを保持するメモリ回路と、前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記オン信号を選択するとともに、前記論理レベルが他方である場合に、前記オフ信号を選択する選択回路と、前記選択回路により選択されたオン信号またはオフ信号が印加され、前記コモン電極に対向する画素電極と、を有することを特徴とする。本発明において、オン信号は、オフ信号に対し、遅延し、かつ、論理レベルが反転した関係にあるので、画素電極にオン信号を印加したときに、消費される電流を削減することが可能となる。
ここで、本発明において、前記オン信号生成回路は、前記画素におけるメモリ回路と前記選択回路とともに、同一の基板上に形成され、前記オフ信号は、前記基板に対して外部から供給される構成が好ましい。
【０００５】
この構成において、前記オン信号生成回路は、複数段のＮＯＴ回路を縦続接続したものとし、さらに、前記ＮＯＴ回路の各々は、Ｐチャネル型とＮチャネル型の薄膜トランジスタを含み、前記複数段のうち、一部の段において、いずれか一方のチャネル型の薄膜トランジスタにおけるチャネル長を、他方のチャネル型のトランジスタのチャネル長よりも大きくしても良い。
また、この構成において、前記複数の画素は、横方向および縦方向にマトリクス状に配列し、前記オン信号を供給する信号線が、前記横方向に隣接する２行、または、前記縦方向に隣接する２列において共用されるものとし、さらに、前記複数の画素におけるマトリクス配列は、前記横方向に隣接する２行および前記縦方向に隣接する２列の４画素を、基本パターンとした繰り返しとしたも良い。
さらに、この構成において、前記複数の画素は、横方向および縦方向にマトリクス状に配列し、前記オン信号を供給する信号線が、前記画素のマトリクス配列に対応して配設されるとともに、画素のマトリクス配列の四隅にそれぞれ配置されたバッファ回路またはＮＯＴ回路の出力端に接続されても良い。
なお、本発明は、電気光学装置のみならず、電気光学装置の駆動方法としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態について図面を参照して説明する。
まず、本発明の第１実施形態について説明する。この第１実施形態に係る電気光学装置は、電気光学素子として液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成された素子基板と、コモン電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付され、この間隙にＴＮ（twisted nematic）型の液晶が挟持された構成となっている。
【０００７】
図１は、この電気光学装置１０の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１０の表示領域１００では、２４０行のワード線１２１が、それぞれ行（Ｘ）方向に延在する一方、ビット線１３１および相補ビット線１３２の３２０組が、それぞれ列（Ｙ）方向に延在するように設けられている。画素１１０は、２４０行のワード線１２１と３２０列のビット線１３１（相補ビット線１３２）との交差に対応して設けられる。このため、本実施形態において、画素１１０は、縦２４０行×横３２０列のマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
【０００８】
Ｙアドレスデコーダ２０は、図示省略した上位制御回路から供給されるＹアドレスＡdyで指定された行のワード線１２１に対し、Ｈレベルの行選択信号を排他的に出力するものである。
なお便宜的に、表示領域１００において、上から数えて１、２、３、…、２４０行目のワード線１２１に供給される行選択信号を、Ｓ１、Ｓ２、Ｓ３、…、Ｓ２４０とそれぞれ表記している。また、行選択信号について特に行を特定しないで一般的に説明するときにはＳｉと表記する。ここで、ｉは１≦ｉ≦２４０を満たす整数である。ＹアドレスＡdyは、図では１本の線で示しているが、実際には８本（２８＝２５６≧２４０）の信号線で構成される。
【０００９】
一方、Ｘアドレスデコーダ３０は、上位制御回路から供給されるＸアドレスＡdxで指定された列に対応する列選択信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ３２０を排他的にＨレベルとして出力するものである。なお、列選択信号について特に列を特定しないで一般的に説明するときにはＸｊと表記する。ここで、ｊは１≦ｊ≦３２０を満たす整数である。
サンプル・ホールド回路４０は、ある列の列選択信号ＸｊがＨレベルとなったときに、上位制御回路から供給されるデータビットＤaを、ｊ列目のビット線１３１にサンプリングして供給するとともに、当該データビットＤaの論理を反転したビットを、ｊ列目の相補ビット線１３２に供給するものである。なお、サンプル・ホールド回路４０は、Ｌレベルの列選択信号に対応する列に対しては、ビット線１３１および相補ビット線１３２をＨレベルあるいはハイ・インピーダンス状態とさせる。
なお、便宜的に、表示領域１００において、左から数えて１、２、３、…、３２０列目のビット線１３１に供給されるビットを、Ｄ１、Ｄ２、Ｄ３、…、Ｄ３２０と表記し、相補ビット線１３２に供給される反転ビットを、／Ｄ１、／Ｄ２、／Ｄ３、…、／Ｄ３２０と表記し、特に列を特定しないで一般的に説明するときにはＤｊ、／Ｄｊと表記する。ＸアドレスＡdxは、図では１本の線で示しているが、上述のように１アドレスで１ビットだけを指定する場合には９本（２９＝５１２≧３２０）の信号線で構成される。
【００１０】
遅延回路５０およびＮＯＴ回路（インバータ）６０は、ともに素子基板に形成され、このうち、遅延回路５０は、外部回路から素子基板に供給された信号Ｖcomを、時間Ｔdだけ遅延させるものであり、ＮＯＴ回路６０は、遅延させた信号Ｖcomの論理レベルを反転させ、この反転信号をオン信号Ｖonとして出力するものである。このため、遅延回路５０およびＮＯＴ回路６０の両者全体が、オン信号生成回路として機能する。
なお、信号Ｖcomは、表示領域１００において、そのままオフ信号Ｖoffとして供給される。また、素子基板に供給された信号Ｖcomは、導通材等を介して対向基板に導かれて、コモン電極１８５に印加される構成となっている。
【００１１】
本実施形態において、信号Ｖonは、図３で示されるように、１フレーム（１Ｆと表記、約１６．７ミリ秒であり、６０Ｈｚの逆数に相当する期間）毎に極性反転する。信号ＶonのＨレベルは電源電圧Ｖddに相当し、Ｌレベルは接地電位Ｇndに相当する。なお、遅延回路５０およびＮＯＴ回路６０も電圧（Ｖdd−Ｇnd）を電源とするので、信号ＶonのＨレベルは電圧Ｖddに相当し、Ｌレベルは接地電位Ｇndに相当する。
【００１２】
次に、画素１１０の詳細について説明する。各画素１１０は、構成的には互いに同一であるので、ｉ行ｊ列に位置する画素１１０で代表させて説明する。図２は、ｉ行ｊ列の画素１１０の構成を示す回路図である。
【００１３】
図２に示されるように、画素１１０は、スタティック型のメモリ回路１５０、選択回路１６０および液晶素子１８０を有する。
このうち、メモリ回路１５０は、ｎチャネル型ＴＦＴ（薄膜トランジスタ）１５１、１５２と、ＮＯＴ回路１５５、１５６を備える。ＴＦＴ１５１については、そのソースがｊ列目のビット線１３１に接続され、そのドレインがＮＯＴ回路１５５の入力端に接続され、そのゲートがｉ行目のワード線１２１に接続されている。ＮＯＴ回路１５５の出力端は、ＮＯＴ回路１５６の入力端に接続され、ＮＯＴ回路１５６の出力端は、ＮＯＴ回路１５５の入力端に帰還されている。
なお、メモリ回路１５０は相補型であるので、ＴＦＴ１５２については、そのソースがｊ列目の相補ビット線１３２に接続され、そのドレインがＮＯＴ回路１５６の入力端に接続され、そのゲートがｉ行目のワード線１２１に接続されている。
【００１４】
したがって、メモリ回路１５０では、ワード線１２１に供給された行選択信号ＳｉがＨレベルになると、ＴＦＴ１５１、１５２がオンして、ビット線１３１に供給されたビットＤｊが端子Ｑにて記憶される（相補ビット線１３２に供給された反転ビット／Ｄｊが端子／Ｑにて記憶される）とともに、以後、行選択信号ＳｉがＬレベルになってＴＦＴ１５１、１５２がオンしても、当該記憶内容が保持される構成となる。
なお、ワード線１２１に供給された行選択信号ＳｉがＨレベルになったときでも、ビット線１３１および相補ビット線１３２がともにＨレベルあるいはハイ・インピーダンス状態であれば、記憶内容が書き替わることはない。
【００１５】
選択回路１６０は、トランスミッションゲート１６２、１６４を有する。ここで、トランスミッションゲート１６２の入力端は、信号Ｖonが供給される信号線１４１に接続される一方、トランスミッションゲート１６４の入力端は、信号Ｖoffが供給される信号線１４２に接続され、トランスミッションゲート１６２、１６４の出力端は、画素毎に個別に形成された画素電極１８１に共通接続されている。
また、トランスミッションゲート１６２の制御ゲートおよびトランスミッションゲート１６４の反転制御ゲートは、メモリ回路１５０における端子Ｑに接続される一方、トランスミッションゲート１６２の反転制御ゲートおよびトランスミッションゲート１６４の制御ゲートは、メモリ回路１５０における端子／Ｑに接続されている。
したがって、端子ＱがＨレベルであれば（端子／ＱがＬレベルであれば）、トランスミッションゲート１６２、１６４は、それぞれオン、オフして、信号Ｖonが画素電極１８１に印加される一方、端子ＱがＬレベルであれば（端子／ＱがＨレベルであれば）、トランスミッションゲート１６２、１６４は、それぞれオフ、オンして、信号Ｖoffが画素電極１８１に印加される構成となっている。
【００１６】
液晶素子１８０は、画素毎に個別の画素電極１８１と全画素にわたって共通のコモン電極１８５との間に、ＴＮ型の液晶１８３が挟持された構成となっている。
なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。このため、画素電極１８１とコモン電極１８５との間を通過する光は、両電極間の電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、それぞれ偏光軸が配向方向に一致するように偏光子を配置させると、当該電圧実効値が小さければ光の透過率が高くなる一方、電圧実効値が大きければ透過率が低くなる（ノーマリーホワイトモード）。
【００１７】
なお、本実施形態において、Ｙアドレスデコーダ２０や、Ｘアドレスデコーダ３０、サンプル・ホールド回路４０、遅延回路５０、ＮＯＴ回路６０における構成素子は、表示領域１００における画素１１０の構成素子（メモリ回路１５０、選択回路１６０）と共通のポリシリコンプロセスにより形成される。
【００１８】
次に、本実施形態に係る電気光学装置１０の動作について説明する。
まず、電気光学装置１０では、各画素１１０のメモリ回路１５０に、データビットが記憶された状態が前提となるので、このメモリ回路１５０へのデータビットの記憶動作について説明する。
ここで例えばｉ行ｊ列の画素１１０に対してデータビットを記憶させる場合、上位制御回路は、ｉ行目を指定するＹアドレスＡdyとともに、ｊ列目を指定するＸアドレスＡdxを出力し、さらに、当該ｉ行ｊ列の画素１１０に記憶させるべきデータビットＤaを出力する。
【００１９】
このように出力されるＸアドレスＡdxによってＸアドレスデコーダ３０は、列選択信号ＸｊをＨレベルとする。これにより、サンプル・ホールド回路４０は、記憶させるべきデータビットＤaをサンプリングするとともに、ｊ列目に対応するビット線１３１に対しビットＤｊとして、また、ｊ列目に対応する相補ビット線１３２に対し反転ビット／Ｄｊとして、それぞれ供給する。なお、ｊ列目以外のビット線１３１および相補ビット線１３２は、Ｈレベルあるいはハイ・インピーダンス状態となる。
【００２０】
一方、ｉ行目を指定するＹアドレスＡdyによって、Ｙアドレスデコーダ２０は、行選択信号ＳｉだけをＨレベルとする。
ｉ行ｊ列の画素１１０では、行選択信号ＳｉがＨレベルとなるのでＴＦＴ１５１、１５２がオン状態となって、ビット線１３１に供給されたビットＤｊが端子Ｑに、相補ビット線１３２に供給された反転ビット／Ｄｊが端子／Ｑに、それぞれ書き込まれる。
この状態において、行選択信号ＳｉがＬレベルになると、ｉ行ｊ列の画素１１０では、それぞれＴＦＴ１５１、１５２がオフして、メモリ回路１５０における端子Ｑはビット線１３１から、端子／Ｑは相補ビット線１３２から、それぞれ電気的に切り離されるが、メモリ回路１５０は、書き込まれたビットを保持し続けることになる。
【００２１】
電源投入直後にあっては、このような書き込み動作が、すべての画素１１０に対して実行され、これにより、すべての画素におけるメモリ回路１５０において、ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットＤaがＸアドレスＡdxおよびＹアドレスＡdyとともに上位制御回路から供給されて、当該ＸアドレスＡdxおよびＹアドレスＡdyで指定された画素におけるメモリ回路１５０に保持されたデータビットが書き換えられる。
【００２２】
次に、このように各画素１１０においてそれぞれデータビットが保持された場合に、液晶素子１８０がどうなるか、という観点で説明する。
まず、画素１１０のメモリ回路１５０において、端子ＱにＬレベルのデータビットが保持された場合（端子／ＱにＨレベルが保持された場合）、トランスミッションゲート１６２、１６４はそれぞれオフ、オンするので、当該画素の画素電極１８１には、コモン電極１８５に印加された信号Ｖcomと同一論理の関係にある信号Ｖoffが印加される。このため、液晶素子１８０に印加される電圧ＶＬＣ、ここでは、画素電極１８１の電位からコモン電極１８５の電位を差し引いた電圧は、図３に示されるように、ゼロとなるので、ノーマリーホワイトモードであれば、当該画素は、明るいオフ状態となる。
【００２３】
一方、メモリ回路１５０において、端子ＱにＨレベルのデータビットが保持された場合（端子／ＱにＬレベルが保持された場合）、トランスミッションゲート１６２、１６４はそれぞれオン、オフするので、当該画素の画素電極１８１には、信号Ｖonが印加される。
ここで、信号Ｖonは、図３に示されるように、コモン電極１８５に印加される信号Ｖcomに対して、時間Ｔdだけ遅延し、かつ、論理反転の関係にある信号である。
このため、液晶素子１８０に印加される電圧ＶＬＣは、信号Ｖonの論理レベルが変化するタイミングから時間Ｔdが経過するまでは同電位であり、時間Ｔdが経過した後には＋Ｖddまたは−Ｖddとなる。
ここで、１フレーム（１Ｆ）の期間は、上述したように約１６．７ミリ秒であるのに対し、本実施形態において、遅延時間Ｔdは、約１００マイクロ秒程度である。このため、１フレームの期間に対して時間Ｔdが十分に短いので、端子ＱにＨレベルのデータビットが保持された場合、液晶素子１８０の電圧実効値は、ほぼＶddとなり、ノーマリーホワイトモードであれば、当該画素は暗いオン状態となる。
【００２４】
ところで、一般的に、充電されたコンデンサの電極同士を短絡させると、電荷が放電して、両端子間の電圧はゼロとなるが、このときに外部エネルギーは不要である。端子ＱにＨレベルのデータビットが保持された場合、液晶素子１８０において電圧ＶＬＣは、信号Ｖonの論理レベルが変化するタイミングから時間Ｔdが経過するまでは同電位となり、画素電極１８１とコモン電極１８５とが短絡した状態と同視できるので、放電に要するエネルギーが不要となる。このため、本実施形態では、１フレームにおいて、時間Ｔdが経過した直後に、液晶素子１８０については、電圧−Ｖdd（または、電圧＋Ｖdd）に変化させる分に相当する仕事量だけで済む。
これに対し、信号Ｖonを、信号Ｖcom（信号Ｖoff）の論理レベルを反転させただけで、遅延させない構成を考えると、１フレームにおいて、電圧＋Ｖddに充電された液晶素子を逆極性の電圧−Ｖddに充電させるため（電圧−Ｖddに充電された液晶素子を電圧＋Ｖddに充電させるため）、電圧２Ｖddに変化させる分に相当する仕事量が必要となる。
したがって、本実施形態では、信号Ｖonを遅延させることによって、遅延させない構成と比較して、液晶の充放電による消費電力を半減させることが可能となる。
【００２５】
ここで、電気光学装置１０において、遅延時間Ｔdを変化させたときに、待機状態（画素部のメモリへの書込み動作が停止し、静止画を表示している状態）の消費電流Ｉがどのように変化するかについて、図４を参照して説明する。
電気光学装置１０では、ＶonやＶoffの信号線に寄生する容量等によって電流が消費されるが、これらの部分で消費される電流は、全画素をオフにしたときの消費電流Ｉoffで示される。したがって、すべての画素をオン表示したときにおいて、液晶素子１８０の充放電のみによって消費される電流は、図４において、全画素をオンにしたときの消費電流Ｉonから、全画素をオフにしたときの消費電流Ｉoffを差し引いたものとなる。
図からわかるように、遅延時間Ｔdを５０マイクロ秒以上に設定すれば、遅延時間をゼロとした場合と比較して液晶の充放電による消費電流を半減させることが可能となる。
なお、実際には、遅延時間Ｔdの最適値については、各種の条件によって異なるが、液晶素子１８０における容量と配線に寄生する抵抗との時定数によって定まることになる。
また、図４においては、消費電流を測定しやすいように、１フレームの期間を通常の１／１０（フレーム周波数を１０倍の６００Ｈｚ）とした場合の結果である。
【００２６】
次に、遅延回路５０の構成例について説明する。遅延回路５０については、低温ポリシリコンプロセスによって素子基板上に形成されるＮＯＴ回路の複数段を、縦続（カスケード）接続した構成となる。図５（ａ）および図５（ｂ）は、この複数段のＮＯＴ回路のうち、基本単位の６段の構成を示す図である。これらの図に示されるように、６個のＮＯＴ回路５１〜５６が、ある段の出力が次段の入力となるように縦続接続され、各段のＮＯＴ回路は、Ｐチャネル型のＴＦＴと、Ｎチャネル型のＴＦＴとを含む。ここで例えば、ＮＯＴ回路５１は、Ｐチャネル型のＴＦＴ５１ｐのソースが電源の高位電圧Ｖddの給電線に接続される一方、Ｎチャネル型のＴＦＴ５１ｎのソースが基準電位Ｇndに接地されるとともに、ＴＦＴ５１ｐ、５１ｎの共通ゲートが入力端となり、共通ドレインが出力端とした構成となっており、他のＮＯＴ回路５２〜５６についても同様な構成となっている。
【００２７】
図５（ｃ）は、これらのＴＦＴ５１ｐ〜５６ｐのチャネル幅Ｗｐとチャネル長Ｌｐとを上段に、ＴＦＴ５１ｎ〜５６ｎのチャネル幅Ｗｎとチャネル長Ｌｎとを下段に、それぞれ単位をμｍで示した表である。
低温ポリシリコンプロセスによって製造されたＴＦＴは、モノシリックＩＣのトランジスタに比べて応答性が悪いが、この応答性の悪さによって発生する遅延を逆に利用して、遅延回路として用いている。
図５（ｃ）に示されるように、ＮＯＴ回路５１におけるＴＦＴ５１ｎ、および、ＮＯＴ回路５４におけるＴＦＴ５４ｎ、のチャネル長が２００μｍであり、他のＴＦＴのチャネル長における４μｍよりも、極端に長くなるように設計されている。
【００２８】
このような設計された構成において、ＮＯＴ回路５１の入力Ｉn、ＮＯＴ回路５１〜５５の出力（ＮＯＴ回路５２〜５６の入力）Ｆ１〜Ｆ５、ＮＯＴ回路５６の出力Ｏutにおける各出力波形は、図６に示される通りとなる。詳細には、チャネル長が長いＴＦＴ５１ｎ、５４ｎににおいては、そのオフからオンへの特性が、他のＴＦＴに劣るが、ＴＦＴ５１ｐ、５４ｐについては、他のＴＦＴとチャネルサイズが同等なので、ＮＯＴ回路５１、５４における出力波形は、ＬレベルからＨレベルに変化する際の立ち上がり時間だけが長くなる。
一方、ＮＯＴ回路５２、５３、５５、５６における出力波形は、ＬレベルからＨレベルに変化する際の立ち上がり時間と、ＨレベルからＬレベルに変化する際の立ち下がり時間とがほぼ同等であって、十分に短いので、単なる波形整形回路として機能する。
【００２９】
このため、出力Ｏutは、立ち上がり時における遅延時間Ｔdrと立ち下がり時における遅延時間Ｔdfとをほぼ等しく状態で入力Ｉnを遅延したものとなる。
ここで、遅延時間Ｔdr、Ｔdfの一方をＰ、Ｎチャネルの一方で、遅延時間Ｔdr、Ｔdfの他方をＰ、Ｎチャネルの他方で、発生させようとした場合に、ＰまたはＮチャネルのＴＦＴにおいて製造ばらつきが生じると、遅延時間Ｔdr、Ｔdfを同値に維持することができなくなる。ここで、遅延時間Ｔdr、Ｔdfとを等しくないと、液晶素子１８０に直流成分が印加されて、液晶１８３を劣化させてしまうことになる。
これに対し、図５（ｂ）に示される構成においては、図５（ｃ）に示されるように、ＰおよびＮチャネル型のＴＦＴのうち、Ｎチャネル型におけるＴＦＴの一部のチャネルサイズ（特にチャネル長）を変更しているのみであるので、仮にＰまたはＮチャネルのＴＦＴにおいて製造ばらつきが生じても、その影響が同方向に作用するので、遅延時間Ｔdr、Ｔdfが設計値からシフトすることがあるものの、両者をほぼ同値に保つことができる。
【００３０】
電源電圧（Ｖdd−Ｇnd）を３Ｖとし、電気光学装置１０全体のオフリークを１μＡ程度に抑えるように低温シリコンプロセスで各部ＴＦＴを製造するときに、図５（ｂ）に示される構成において、図５（ｃ）に示されるようにチャネルサイズを規定すると、おおよそ２マイクロ秒の遅延時間を発生させることができる。このため、１００マイクロ秒程度の遅延時間を発生させるには、図５（ａ）および図５（ｂ）に示される構成を、５０個（ＮＯＴ回路を３００段）ほど縦続接続すれば良い。
なお、このようにＮＯＴ回路を複数個縦続しなくても、例えばシフトレジスタによって信号Ｖcomの論理反転信号を遅延させる構成によっても、１００マイクロ秒程度の遅延を発生させることが可能であるが、シフトレジスタを制御するためのクロック信号が別途必要となるし、このクロック信号が電気光学装置に供給されると、寄生容量によって無駄に消費される電力が無視できない場合もあるので、安易に採用できない事情がある。
【００３１】
ところで、信号Ｖoffは、外部から供給される信号Ｖcomをそのまま用いれば良いのに対し、信号Ｖonは、素子基板上に形成された遅延回路５０およびＮＯＴ回路６０によって生成する必要がある。このため、信号Ｖonが供給される信号線１４１の負荷は、小さい方が望ましい、ということができる。
そこで、信号線１４１の負荷を軽減した第２実施形態について説明することにする。図７は、本発明の第２実施形態に係る電気光学装置の構成を示す図である。
図１に示した第１実施形態では、１行分の画素１１０で１行の信号線１４１を共用する構成としたが、図７に示した第２実施形態では、２行分の画素１１０で１行の信号線１４１を共用する構成としたものである。このため、第２実施形態では、当該信号線１４１を挟んで並ぶ２つの画素１１０は、互いに当該信号線１４１を基準にして対称形で配置している。
【００３２】
画素１１０における形状について図面を参照して説明すると、図８は、画素１１０の構成を示す平面図であり、図９は、図８の電気的な等価回路を示す図である。いずれも、ｉ行及びこれに隣接する（ｉ＋１）行と、ｊ列及びこれに隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成が示されている。なお、ｉ、（ｉ＋１）は、ここでは、１以上２４０以下の整数であり、ｊ、（ｊ＋１）は、１以上３２０以下の整数である。
【００３３】
図８において、一点鎖線で示される範囲１１０ａが、ｉ行ｊ列の画素１１０に相当し、この矩形状の範囲１１０ａを、信号線１４１を基準（範囲１１０ａを示す矩形状領域のうち、Ｘ方向に沿った底辺部分を基準）下方に折り返したものが、（ｉ＋１）行ｊ列の画素１１０に相当する。また、ｉ行ｊ列の画素１１０に相当する範囲１１０ａを、Ｙ方向に沿った右辺を基準）右方に折り返したものが、ｉ行（ｊ＋１）列の画素１１０に相当する。さらに、ｉ行ｊ列に相当する範囲１１０ａの右下端を中心にして１８０度回転したものが、（ｉ＋１）行（ｊ＋１）列の画素１１０に相当する。
したがって、第２実施形態において、表示領域１００では、これら４画素が基本パターンとなって、画素１１０がＸ方向およびＹ方向に配列することになる。
【００３４】
ここで、図８では、素子基板に、ＴＦＴのポリシリコン層が島状に形成され、その上に、第１層間絶縁膜（図示せず）を介して、ゲート電極層のパターニングによりワード線１２１や、信号線１４１、１４２、電源電圧Ｖdd、接地電位Ｇndの給電線が形成され、さらに、第２層間絶縁膜（図示せず）を介して、アルミニウム層のパターニングによりビット線１３１や相補ビット線１３２、補助配線等の配線層が形成された構成となっている。また、図８において「×」印は、コンタクトホールであり、ポリシリコン層、ゲート電極層またはアルミニウム層の異種層同士で導通を図っている。
なお、実際には、さらに画素電極１８１が、範囲１１０ａよりも一回り小さい形状で、アルミニウム層の上層に絶縁膜を介し、接続点Ｐixで導通を図って形成されるが、図８では省略されている。また、図８におけるアルミニウム層に相当する配線が、図９の等価回路において太線で示されている。
【００３５】
このような第２実施形態では、信号Ｖonを供給する信号線１４１が隣接する２行で共用されるので、第１実施形態と比較して、その本数が半分で済む。したがって、信号線１４１に寄生する容量も半減するので、信号Ｖonを生成する遅延回路５０およびＮＯＴ回路６０の駆動能力も半分で済む。このため、遅延回路５０およびＮＯＴ回路６０を、素子基板に形成するための面積が約半分に削減することができ、その分、小型化に寄与することが可能となる。
【００３６】
なお、信号Ｖoffを供給する信号線１４２の本数に変化はないが、信号Ｖoffについては、外部からの駆動能力の高い例えばモノリシックＩＣ等によって供給されるので、信号線１４２の寄生容量が多少高くても、その影響はほとんどない。
また、図８に示される例では、ｉ行ｊ列の画素１１０におけるＴＦＴ１５１、１５２のソース領域は、隣接する（ｉ−１）行ｊ列の画素１１０（一部のみ図示）におけるＴＦＴ１５１、１５２のソース領域と共用されている。同様に、（ｉ＋１）行ｊ列の画素１１０におけるＴＦＴ１５１、１５２のソース領域は、隣接する（ｉ＋２）行ｊ列の画素１１０（一部のみ図示）におけるＴＦＴ１５１、１５２のソース領域と共用されている。すなわち、画素１１０におけるＴＦＴ１５１、１５２のソース領域は、同列であって、隣接する２行のいずれか一方におけるＴＦＴ１５１、１５２のソース領域と共用されている。
このため、ビット線１３１（および相補ビット線１３２）に寄生する容量が削減される結果、消費電力を抑えるとともに、ビット（および反転ビット）をメモリ回路１５０に書き込む速度を向上させることも可能となる。
【００３７】
また、第２実施形態では、信号線１４１を、隣接する２行で共用した構成としたが、隣接する２列で共用する構成としても良い。ただし、実際問題としてカラー表示する場合には、ＲＧＢ等の原色画素がＹ方向に配列する関係上、列方向にスペース的な余裕がないときが多いので、隣接する２行で信号線１４１を共用する構成が望ましい。
【００３８】
第１実施形態では、遅延回路５０の出力信号を、１つのＮＯＴ回路６０によって論理反転し、信号Ｖonとして出力する構成としたが、信号Ｖonは、すべての画素１１０に供給されるので、ＮＯＴ回路６０の駆動能力をかなり高めに設定しないと、信号Ｖonの波形や位相が画素毎に異なってしまい、表示に差が生じる可能性がある。
そこで、図１０に示されるように、表示領域１００の範囲外において、すべての信号線１４１の左端および右端を、それぞれ共通接続するとともに、表示領域１００の範囲外の四隅に、信号Ｖonをバッファリングするバッファ回路７１、７２、７３および７４をそれぞれ設けた構成としても良い。また、１つのＮＯＴ回路６０ではなく、実際には、図１１に示されるように、駆動能力を順次高めたＮＯＴ回路を複数縦続接続した回路７０で、遅延回路５０による出力信号を論理を否定する構成となる。
なお、駆動能力は、ＰチャネルおよびＮチャネル型のトランジスタのチャネル幅に比例するので、図１１に示した回路７０では、各段のＮＯＴ回路を構成するトランジスタのチャネル幅Ｗが、ほぼ３倍ずつ広くなるように設計されている。
【００３９】
図１０に示される構成では、各画素に対して、信号Ｖonの遅延や波形鈍りが均一化されるとともに、バッファ回路７１〜７４の各入力端までは、駆動能力が低くて済むので、周辺に対するノイズの影響が小さくて済む。
なお、図１０では、表示領域１００の範囲外の四隅にバッファ回路を配置させたが、バッファ回路は、実質的にＮＯＴ回路の偶数段縦続接続であるので、この縦続接続における最終段のＮＯＴ回路だけ、または、この最終段を含む回路を四隅に配置させる構成であっても良い。
【００４０】
上述した第１および第２実施形態においては、外部から供給された信号Ｖcomを遅延回路５０で遅延させた後に、ＮＯＴ回路６０（７０）により論理を反転して信号Ｖonとして出力する構成としたが、その遅延・論理反転の順番は逆でも同じ結果が得られる。すなわち、信号Ｖcomの論理を反転した後に、遅延させても良い。
また、上述した説明において画素１１０は、データビットに応じたオン表示またはオフ表示の２値的な表示しかできないが、１画素を、上述した画素１１０と同様な構成の複数の副画素によって表現するとともに、これら複数の副画素のオン表示（またはオフ表示）の個数（面積）によって、１画素を階調表示する構成としても良い。さらに、画素１１０を、例えばＸ方向に向かってＲＧＢＲＧＢ…の３原色に対応するようにして、それぞれの色についてオンオフさせても良いし、上記面積階調を併用してカラー表示を行う構成としても良い。
実施形態等にあっては、１フレームの周期でレベル反転する信号Ｖcomを入力する構成としたが、信号Ｖcomをレベル反転する理由は、液晶素子１８０を交流駆動するために過ぎない。このため例えば、信号Ｖcomを２フレーム以上の周期でレベル反転する構成としても良い。
さらに、液晶素子１８０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。
【００４１】
くわえて、透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良い。さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
【００４２】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図１２は、実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す斜視部である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０の表示領域１００を備えるものである。なお、電気光学装置１０のうち、表示領域１００以外の構成要素については外観としては現れない。
【００４３】
なお、電気光学装置１０が適用される電子機器としては、図１２に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。そして、いずれの電子機器においても、電気光学装置１０による低消費電力化の恩恵を受けることになる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における画素の構成を示す図である。
【図３】同電気光学装置における液晶素子に対する書込動作を示す図である。
【図４】同電気光学装置における遅延時間と消費電流との関係を示す図である。
【図５】同電気光学装置における遅延回路の構成を示す図である。
【図６】同遅延回路の動作を示す図である。
【図７】本発明の第２実施形態に係る電気光学装置の構成を示すブロック図である。
【図８】同電気光学装置における画素の構成を示す平面図である。
【図９】同電気光学装置における画素の等価回路図である。
【図１０】本発明の第３実施形態に係る電気光学装置の構成を示すブロック図である。
【図１１】同電気光学装置のＮＯＴ回路の構成を示す図である。
【図１２】実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。
【符号の説明】
【００４５】
１０…電気光学装置、２０…Ｙアドレスデコーダ、３０…Ｘアドレスデコーダ、４０…サンプル・ホールド回路、５０…遅延回路、６０…ＮＯＴ回路、１００…表示領域、１１０…画素、１５０…メモリ回路、１６０…選択回路、１８０…液晶素子、１８１…画素電極、１８３…液晶、１８５…コモン電極、１２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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