(57)【特許請求の範囲】
【請求項１】
半導体層上に熱酸化法により形成される第１のゲート絶縁膜と選択酸化法により形成される第２のゲート絶縁膜とから成る膜厚の異なるゲート絶縁膜を形成するゲート絶縁膜の形成方法において、
前記第１のゲート絶縁膜を形成する工程が、前記半導体層上に膜厚の厚いゲート絶縁膜を形成し、当該半導体層上の所定領域に形成された当該膜厚の厚いゲート絶縁膜を除去した後に、前記膜厚の厚いゲート絶縁膜に連なるように膜厚の薄いゲート絶縁膜を形成する工程から成り、
前記第２のゲート絶縁膜を形成する工程が、前記膜厚の薄いゲート絶縁膜を形成する工程の後に、前記膜厚の厚いゲート絶縁膜及び膜厚の薄いゲート絶縁膜上に導電膜を形成する工程と、前記導電膜の所定領域上に耐酸化性膜を形成した後に当該耐酸化性膜をマスクに前記導電膜を選択酸化する工程から成ることを特徴とするゲート絶縁膜の形成方法。
【請求項２】
前記第２のゲート絶縁膜の形成工程は、素子分離膜を形成する工程と同一工程であることを特徴とする請求項１に記載のゲート絶縁膜の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜の形成方法に関するものであり、更に詳しく言えば、膜厚の異なる複数種類のゲート絶縁膜を持った高耐圧ＭＯＳトランジスタを実現する技術に関する。
【０００２】
【従来の技術】
以下、従来のゲート絶縁膜の形成方法について図面を参照しながら説明する。
【０００３】
尚、以下の説明では、半導体基板上に厚いゲート絶縁膜と薄いゲート絶縁膜から成る２種類の膜厚を有し、厚いゲート絶縁膜上に高耐圧ＭＯＳトランジスタを形成し、薄いゲート絶縁膜上に通常耐圧ＭＯＳトランジスタを形成して成る膜厚の異なる複数のゲート絶縁膜の形成方法を紹介する。
【０００４】
先ず、既知のＬＯＣＯＳ技術により一導電型の半導体基板、例えばＰ型の半導体基板１０１上に形成した酸化膜及びシリコン窒化膜をマスクにして、ＬＯＣＯＳ膜から成る素子分離膜１０２を形成する（図１３（ａ）参照）。
【０００５】
次に、前記酸化膜及びシリコン窒化膜を除去した後に、図１３（ｂ）に示すように前記素子分離膜１０２をマスクに熱酸化して前記基板１０１上に厚いゲート絶縁膜１０３を形成する。
【０００６】
続いて、図１３（ｃ）に示すように一方（高耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート絶縁膜１０３上にフォトレジスト膜１０４を形成した後に、当該フォトレジスト膜１０４をマスクに他方（通常耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート絶縁膜１０３を除去する。
【０００７】
更に、前記フォトレジスト膜１０４を除去した後に、図１４（ａ）に示すように熱酸化して前記厚いゲート絶縁膜１０３が除去された通常耐圧ＭＯＳトランジスタ形成領域上に薄いゲート絶縁膜１０５を形成する。
【０００８】
そして、図１４（ｂ）に示すように厚いゲート絶縁膜１０３及び薄いゲート絶縁膜１０５上にゲート電極用の導電膜を形成した後に、当該導電膜をパターニングしてゲート電極１０６Ａ，１０６Ｂを形成する。
【０００９】
そして、前記ゲート電極１０６Ａ，１０６Ｂに隣接するようにそれぞれＮ型の不純物領域（ソース・ドレイン領域１０７，１０８，１０９，１１０）を形成し、以下、図示した説明は省略するが、それらを被覆するように層間絶縁膜を形成した後に、前記ソース・ドレイン領域１０７，１０８，１０９，１１０にコンタクト孔を介してコンタトする金属配線を形成することで、厚いゲート絶縁膜１０３上に高耐圧ＭＯＳトランジスタを形成し、薄いゲート絶縁膜１０５上に通常耐圧ＭＯＳトランジスタを形成している。
【００１０】
【発明が解決しようとする課題】
しかしながら上記プロセスでは、厚いゲート絶縁膜１０３をエッチングする時に、素子分離膜１０２もエッチングされてしまうため（図１３（ｃ）に示す寸法Ａ参照）、当該素子分離膜１０２が薄くなり、素子分離能力が低下するといった問題があった。
【００１１】
これは、高い耐圧を必要とするほど、ゲート絶縁膜の膜厚を厚くする必要があるが、その除去時に通常耐圧の領域全体に形成されたゲート絶縁膜を除去するため、同時に素子分離膜が削れてしまう。そのため、削れ量が多くなるほど素子分離能力が低下してしまう。
【００１２】
【課題を解決するための手段】
そこで、本発明のゲート絶縁膜の形成方法は、半導体層上に熱酸化法により形成される第１のゲート絶縁膜と選択酸化法により形成される第２のゲート絶縁膜とから成る膜厚の異なるゲート絶縁膜を形成するゲート絶縁膜の形成方法において、前記第１のゲート絶縁膜を形成する工程が、前記半導体層上に膜厚の厚いゲート絶縁膜を形成し、当該半導体層上の所定領域に形成された当該膜厚の厚いゲート絶縁膜を除去した後に、前記膜厚の厚いゲート絶縁膜に連なるように膜厚の薄いゲート絶縁膜を形成する工程から成り、前記第２のゲート絶縁膜を形成する工程が、前記膜厚の薄いゲート絶縁膜を形成する工程の後に、前記膜厚の厚いゲート絶縁膜及び膜厚の薄いゲート絶縁膜上に導電膜を形成する工程と、前記導電膜の所定領域上に耐酸化性膜を形成した後に当該耐酸化性膜をマスクに前記導電膜を選択酸化する工程から成ることを特徴とする。
【００１６】
更に、前記第２のゲート絶縁膜の形成工程は、素子分離膜を形成する工程と同一工程であることを特徴とするものである。
【００１７】
【発明の実施形態】
以下、本発明のゲート絶縁膜の形成方法の実施形態について、本発明を表示ディスプレイ駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置に適用した実施形態について図面を参照しながら説明する。
【００１８】
尚、上記表示ディスプレイには、ＬＣＤディスプレイ、ＬＥＤディスプレイ、有機ＥＬ（エレクトロ・ルミネッセンス）ディスプレイ、無機ＥＬディスプレイ、ＰＤＰ（プラズマ・ディスプレイ）、ＦＥＤ（フィールド・エミッション・ディスプレイ）等の各種フラット・パネル・ディスプレイがある。
【００１９】
以下、一例としてＬＣＤドライバについて説明すると、当該ＬＣＤドライバは、図１２の左側から高耐圧（例えば、５０Ｖ）のＰチャネル型ＭＯＳトランジスタ（Ａ）、通常耐圧（例えば、１０Ｖ）のＰチャネル型ＭＯＳトランジスタ（Ｂ）、通常耐圧の（例えば、１０Ｖ）Ｎチャネル型ＭＯＳトランジスタ（Ｃ）、高耐圧（例えば、５０Ｖ）のＮチャネル型ＭＯＳトランジスタ（Ｄ）及びレベルシフタ用（例えば、５０Ｖ）のＮチャネル型ＭＯＳトランジスタ（Ｅ）とで構成される。
【００２０】
以下、上記ゲート絶縁膜の形成方法について説明する。
【００２１】
先ず、図１に示すように一導電型、例えばＰ型の半導体（Ｓｉ）基板１上を熱酸化して、およそ１００ｎｍの膜厚の絶縁膜２（後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド絶縁膜）を形成し、その上にシリコン窒化膜をおよそ１００ｎｍの膜厚で形成する。
【００２２】
また、高耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＮチャネル型ＭＯＳトランジスタの各形成領域上にフォトレジスト膜４を形成し、当該フォトレジスト膜４をマスクに高耐圧のＮチャネル型ＭＯＳトランジスタ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタの各形成領域上のシリコン窒化膜３を除去する。
【００２３】
そして、前記フォトレジスト膜４及びシリコン窒化膜３をマスクにＰ型不純物、例えばボロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／ｃｍ2の注入条件でイオン注入して、前記高耐圧のＮチャネル型ＭＯＳトランジスタ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタの各形成領域下部にＰ型ウエル領域形成用のイオン注入層５Ａを形成する。
【００２４】
次に、前記フォトレジスト膜４を除去した後に、シリコン窒化膜３をマスクに選択酸化（およそ１０００℃のＮ２雰囲気中で、１時間）して、図２に示すように高耐圧のＮチャネル型ＭＯＳトランジスタ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタの各形成領域上にＬＯＣＯＳ絶縁膜６をおよそ８００ｎｍの膜厚で形成すると共に、当該ＬＯＣＯＳ絶縁膜６下部の前記イオン注入層５Ａが幾分拡散されて不純物層５Ｂを形成する（尚、当該不純物層５Ｂは、後述する図３に示す拡散工程を経てＰ型ウエル領域５となる。）。
【００２５】
また、通常耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＮチャネル型ＭＯＳトランジスタ、高耐圧のＮチャネル型ＭＯＳトランジスタ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタの各形成領域上にフォトレジスト膜７を形成し、当該フォトレジスト膜７をマスクにＮ型不純物、例えばリンイオンを加速電圧１６０ＫｅＶ、注入量４×１０12／ｃｍ2の注入条件でイオン注入して、前記高耐圧のＰチャネル型ＭＯＳトランジスタの形成領域下部にＮ型ウエル領域形成用のイオン注入層８Ａを形成する。
【００２６】
続いて、前記フォトレジスト膜７及びＬＯＣＯＳ絶縁膜６を除去した後に、前記イオン注入層５Ａ（不純物層５Ｂ）及びイオン注入層８Ａを、図３に示すように拡散（およそ１２００℃のＮ２雰囲気中で、８時間）処理することで、それぞれＰ型ウエル領域５及びＮ型ウエル領域８を形成する。
【００２７】
また、基板全面をおよそ８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の厚いゲート絶縁膜９（第１のゲート絶縁膜の一部）を形成する。更に、当該ゲート絶縁膜９の高耐圧のＰチャネル型ＭＯＳトランジスタ形成領域上の一部、高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上の一部及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の一部上にフォトレジスト膜（図示省略）を形成し、当該フォトレジスト膜で覆われていない領域のゲート絶縁膜９を除去する。
【００２８】
更に、前記フォトレジスト膜を除去した後に、基板全面をおよそ８５０℃でパイロ酸化し、更に９００℃の窒素雰囲気中で１０分間の熱処理を加えることで、およそ１５ｎｍの膜厚の薄いゲート絶縁膜１０（第１のゲート絶縁膜の一部）を形成する。尚、本工程により、前記ゲート絶縁膜９の下部の基板表層が酸化されて当該ゲート絶縁膜９の膜厚も多少増加する。
【００２９】
そして、基板全面におよそ５０ｎｍの膜厚のポリシリコン膜１１（後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッドポリシリコン膜）を形成した後に、当該ポリシリコン膜１１上に形成したフォトレジスト膜１２をマスクにして、Ｎ型不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、注入量７×１０12／ｃｍ2の注入条件でイオン注入する。これにより、図３に示すように高耐圧のＰチャネル型ＭＯＳトランジスタ形成領域と通常耐圧のＰチャネル型ＭＯＳトランジスタ形成領域との間に形成される素子分離膜１５Ａ（図４参照）の下部、通常耐圧のＰチャネル型ＭＯＳトランジスタ形成領域及び通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域の下部、高耐圧のＮチャネル型ＭＯＳトランジスタのドレイン形成領域及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタのドレイン形成領域にイオン注入層１３Ａを形成する。
【００３０】
続いて、前記ポリシリコン膜１１上に形成したシリコン窒化膜１４をマスクに基板上を選択酸化して、図４に示すようにＬＯＣＯＳ絶縁膜から成る素子分離膜１５Ａ及びＬＯＣＯＳ絶縁膜から成る第２のゲート絶縁膜１５Ｂを形成する。この選択酸化により、前記イオン注入層１３Ａが拡散されて、図４に示すように高耐圧のＰチャネル型ＭＯＳトランジスタ形成領域と通常耐圧のＰチャネル型ＭＯＳトランジスタ形成領域との間に形成される素子分離膜１５Ａの下部にＮ型のチャネルストッパ層１３Ｂが形成され、通常耐圧のＰチャネル型ＭＯＳトランジスタ形成領域及び通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域の下部には、Ｎ型ウエル領域（ＮＷ）１３が形成され、高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域には前記第２のゲート絶縁膜１５Ｂの下部を含むようにドレイン領域１３Ｃが形成され、そしてレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域には前記第２のゲート絶縁膜１５Ｂの下部を含むようにドレイン領域１３Ｄが形成される。尚、図において、Ｎ型ウエル領域（ＮＷ）と同じ工程を経て形成される上記Ｎ型のチャネルストッパ層１３Ｂ、ドレイン領域１３Ｃ、ドレイン領域１３Ｄは、便宜的にＮＷと図示してある。
【００３１】
以上説明したように本発明では、前述したように厚いゲート絶縁膜９（第１のゲート絶縁膜の一部）を形成し、当該厚いゲート絶縁膜９の一部を除去した後に、薄いゲート絶縁膜１０（第１のゲート絶縁膜の一部）を形成し、更に、前記厚いゲート絶縁膜９に連なるようにＬＯＣＯＳ絶縁膜から成る第２のゲート絶縁膜１５Ｂを形成しているため、当該第２のゲート絶縁膜１５Ｂと同一工程で形成される素子分離膜１５Ａが、従来の製造方法のように素子分離膜１０２を形成した後に膜厚の異なる複数種類のゲート絶縁膜１０３，１０５を形成することにより、当該素子分離膜１０２が削られ、素子分離能力が低下するといった問題が抑止できる。
【００３２】
次に、図５に示すように前記基板上の高耐圧のＰチャネル型ＭＯＳトランジスタ形成領域上の一部、通常耐圧のＰチャネル型ＭＯＳトランジスタ形成領域上、通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域と高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域との間に形成された素子分離膜１５Ａ上の一部、高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上、高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域との間に形成された素子分離膜１５Ａ上の一部及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上にフォトレジスト膜１６を形成し、当該フォトレジスト膜１６をマスクにＰ型不純物、例えばボロンイオンを加速電圧１６０ＫｅＶで、注入量１．４５×１０13／ｃｍ2の注入条件でイオン注入し、各領域にイオン注入層１７Ａを形成する。
【００３３】
続いて、前記フォトレジスト膜１６を除去した後に、前記イオン注入層１７Ａを、図６に示すように拡散（およそ１１００℃のＮ２雰囲気中で、３時間）処理することで、高耐圧のＰチャネル型ＭＯＳトランジスタのドレイン領域１７Ｂが形成され、通常耐圧のＮチャネル型ＭＯＳトランジスタのＰ型ウエル領域（ＰＷ）１７が形成され、通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域と高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域との間に形成される素子分離膜１５Ａの下部にＰ型のチャネルストッパ層１７Ｃが形成され、そして高耐圧のＮチャネル型ＭＯＳトランジスタ形成領域とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域との間に形成される素子分離膜１５Ａの下部にＰ型のチャネルストッパ層１７Ｄが形成される。尚、図において、Ｐ型ウエル領域（ＰＷ）と同じ工程を経て形成される上記ドレイン領域１７Ｂ、Ｐ型のチャネルストッパ層１７Ｃ、Ｐ型のチャネルストッパ層１７Ｄは、便宜的にＰＷと図示してある。
【００３４】
また、前記高耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＮチャネル型ＭＯＳトランジスタ、高耐圧のＮチャネル型ＭＯＳトランジスタのドレイン領域１３Ｃ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタのドレイン領域１３Ｄの各領域上にフォトレジスト膜１８を形成する。
【００３５】
そして、当該フォトレジスト膜１８をマスクに前記高耐圧のＮチャネル型ＭＯＳトランジスタのゲート電極形成領域の下部及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート電極形成領域（薄いゲート絶縁膜１０）の下部にしきい値電圧調整用のＰ型不純物、例えばボロンイオンをイオン注入し、イオン注入層１９Ａを形成する。尚、本工程では、先ず、前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのしきい値電圧調整用のために、例えば加速電圧３５ＫｅＶで、注入量１×１０12／ｃｍ2の注入条件で第１のイオン注入を行い、続けて高耐圧のＮチャネル型ＭＯＳトランジスタのしきい値電圧調整用のために、例えば加速電圧１６０ＫｅＶで、注入量１×１０12／ｃｍ2の注入条件で第２のイオン注入を行っている。尚、前述した第１のイオン注入工程と第２のイオン注入工程との工程順序は、逆であっても構わない。
【００３６】
また、このとき、本工程では、前記高耐圧のＮチャネル型ＭＯＳトランジスタへのしきい値電圧調整用のイオン注入と共にレベルシフタ用のＮチャネル型ＭＯＳトランジスタへのしきい値電圧調整用のイオン注入を行うプロセスを採用しているが、それらの工程を別工程で行うようにしても構わない。
【００３７】
続いて、前記フォトレジスト膜１８を除去した後に、前記基板全面におよそ５０ｎｍの膜厚でポリシリコン膜を形成する。このとき、前述した選択酸化工程（図４参照）において、ポリシリコン膜１１が消費された領域と、消費されなかった領域とでポリシリコン膜の全体の膜厚に差ができる。即ち、図７に示すように素子分離膜１５Ａや第２のゲート絶縁膜１５Ｂ上には薄いポリシリコン膜２０Ａが形成され、それ以外の領域には厚いポリシリコン膜２０Ｂが形成される。尚、前記厚いポリシリコン膜２０Ｂは、後述する工程を経てゲート電極２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅの一部を構成することになる（図８参照）。更に言えば、本実施形態では、上述したように所望の膜厚を有するポリシリコン膜２０Ｂを得るために、ＬＯＣＯＳ絶縁膜を形成する際に用いたポリシリコン膜１１上に、新たにポリシリコン膜を重ねているが、上記ポリシリコン膜１１の膜厚を調整することで、当該ポリシリコン膜の重ね合わせ工程を省略することも可能である。
【００３８】
尚、本実施形態では、ＬＯＣＯＳ絶縁膜を形成する際に用いたポリシリコン膜を残膜させているため、当該ポリシリコン膜を除去して、新たにゲート電極形成用にポリシリコン膜を形成するものに比して製造工程数が削減できる。しかし、本発明は、前記ＬＯＣＯＳ絶縁膜を形成する際に用いたポリシリコン膜を除去して、新たにゲート電極形成用にポリシリコン膜を形成するプロセスを排除するものではない。
【００３９】
また、前記高耐圧のＰチャネル型ＭＯＳトランジスタ、通常耐圧のＮチャネル型ＭＯＳトランジスタ、高耐圧のＮチャネル型ＭＯＳトランジスタ及びレベルシフタ用のＮチャネル型ＭＯＳトランジスタの各領域上にフォトレジスト膜２１を形成する。
【００４０】
そして、当該フォトレジスト膜２１をマスクにして、前記通常耐圧のＰチャネル型ＭＯＳトランジスタのしきい値調整用にＰ型不純物、例えばボロンイオンを加速電圧４０ＫｅＶで、注入量２．２５×１０12／ｃｍ2の注入条件でイオン注入し、イオン注入層２２Ａを形成する。
【００４１】
また、前記フォトレジスト膜２１を除去した後に、例えばＰＯＣｌ3を熱拡散源としたリンドープ処理を前記ポリシリコン膜２０Ａ，２０Ｂに施す。更に、前記ポリシリコン膜２０Ａ，２０Ｂ上にシリサイド膜（本実施形態では、タングステンシリサイド（ＷＳｉｘ）膜）を形成し、図８に示すようにフォトレジスト膜２３をマスクに当該タングステンシリサイド膜及びポリシリコン膜をパターニングしてポリシリコン膜２０の上にタングステンシリサイド膜２４が積層されたゲート電極２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅを形成する。尚、前記ゲート電極２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅを構成する導電膜は、種々変更可能なものであり、例えばポリシリコン膜だけから成る単層構造であっても良い。
【００４２】
次に、フォトレジスト膜（図示省略）をマスクにして前記高耐圧のＰチャネル型ＭＯＳトランジスタのソース形成領域側のゲート絶縁膜９，１０及び高耐圧のＮチャネル型ＭＯＳトランジスタのソース形成領域側のゲート絶縁膜９，１０をエッチング除去する（図９参照）。
【００４３】
また、図９に示すようにフォトレジスト膜２６を形成した後に、当該フォトレジスト膜２６をマスクにして各Ｎチャネル型ＭＯＳトランジスタの低濃度のＮ−型ソース・ドレイン形成用のイオン注入を行う。即ち、前記フォトレジスト膜２６並びに前記ゲート電極２５Ｃ，２５Ｄ，２５Ｅ、そして素子分離膜１５Ａ及びゲート絶縁膜１５Ｂがマスクとなった状態で、Ｎ型不純物、例えばリンイオンを加速電圧６０ＫｅＶで、注入量７．５×１０12／ｃｍ2の注入条件でイオン注入することで、前記ゲート絶縁膜１０を介してゲート電極２５Ｃに隣接するように低濃度のソース・ドレイン領域２７Ａ，２７Ｂが形成され、前記ゲート絶縁膜９やゲート絶縁膜１５Ｂを介してゲート電極２５Ｄに隣接するように低濃度のソース・ドレイン領域２７Ｃ，２７Ｄが形成され、前記ゲート絶縁膜１０やゲート絶縁膜１５Ｂを介してゲート電極２５Ｅに隣接するように低濃度のソース・ドレイン領域２７Ｅ，２７Ｆが形成される。
【００４４】
続いて、全面にＣＶＤ酸化法によりおよそ３００ｎｍの膜厚の絶縁膜を形成し、当該絶縁膜を異方性エッチングすることで、図１０に示すように各ゲート電極２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅの側壁部にサイドウォールスペーサ膜２８を形成する。
【００４５】
更に、フォトレジスト膜２９を形成した後に、当該フォトレジスト膜２９をマスクにして各Ｎチャネル型ＭＯＳトランジスタの高濃度のＮ＋型ソース・ドレイン形成用のイオン注入を行う。即ち、前記フォトレジスト膜２９並びに前記ゲート電極２５Ｃ，２５Ｄ，２５Ｅ、素子分離膜１５Ａ及びゲート絶縁膜１５Ｂ、そして前記サイドウォールスペーサ膜２８がマスクとなった状態で、Ｎ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量５×１０15／ｃｍ2の注入条件でイオン注入することで、前記サイドウォールスペーサ２８を介して前記ゲート電極２５Ｃに隣接するように高濃度のソース・ドレイン領域３０Ａ，３０Ｂが形成され、前記サイドウォールスペーサ２８や前記ゲート絶縁膜１５Ｂを介して前記ゲート電極２５Ｄに隣接するように高濃度のソース・ドレイン領域３０Ｃ，３０Ｄが形成され、前記サイドウォールスペーサ２８や前記ゲート絶縁膜１５Ｂを介して前記ゲート電極２５Ｅに隣接するように高濃度のソース・ドレイン領域３０Ｅ，３０Ｆが形成される。
【００４６】
続いて、フォトレジスト膜３１を形成した後に、当該フォトレジスト膜３１をマスクにして各Ｐチャネル型ＭＯＳトランジスタのＰ型ソース・ドレイン形成用のイオン注入を行う。即ち、前記フォトレジスト膜３１並びに前記ゲート電極２５Ａ，２５Ｂ、素子分離膜１５Ａ及びゲート絶縁膜１５Ｂ、そして前記サイドウォールスペーサ膜２８がマスクとなった状態で、Ｐ型不純物、例えば二フッ化ボロンイオンを加速電圧４０ＫｅＶで、注入量３×１０15／ｃｍ2の注入条件でイオン注入することで、前記サイドウォールスペーサ２８や前記ゲート絶縁膜１５Ｂを介して前記ゲート電極２５Ａに隣接するようにソース・ドレイン領域３２Ａ，３２Ｂが形成され、前記サイドウォールスペーサ２８を介して前記ゲート電極２５Ｂに隣接するようにソース・ドレイン領域３２Ｃ，３２Ｄが形成される。
【００４７】
更に、図１２に示すように全面に層間絶縁膜（本実施形態では、ＮＳＧ膜とＢＰＳＧ膜との積層膜）３３を形成し、当該層間絶縁膜３３に形成したコンタクト孔を介して各ソース・ドレイン領域３２Ａ，３２Ｂ、３２Ｃ，３２Ｄ、３０Ａ，３０Ｂ、３０Ｃ，３０Ｄ、３０Ｅ，３０Ｆにコンタクトする金属配線（例えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）３４を形成する。これにより、ＬＣＤドライバを構成する各種トランジスタが形成される。
【００４８】
そして、図示した説明は省略するが、全面にパッシベーション膜を形成して本発明の半導体装置が完成する。
【００４９】
以上説明したように本発明が適用される半導体装置では、ＬＯＣＯＳオフセット構造を構成するゲート絶縁膜の膜厚を、熱酸化法により形成される膜厚の厚いゲート絶縁膜９と膜厚の薄いゲート絶縁膜１０、そして選択酸化法により形成されるＬＯＣＯＳ絶縁膜１５Ｂを含めた３段構造とすることで、従来のＬＯＣＯＳオフセット構造（１種類の膜厚を有する熱酸化法により形成されるゲート絶縁膜と、当該ゲート絶縁膜に連なる選択酸化法により形成されるＬＯＣＯＳ絶縁膜とから成るゲート絶縁膜上にゲート電極が構成された構造）の半導体装置に比して電界集中をより緩和させることができる。
【００５０】
更に、本実施形態では、本発明をレベルシフタ用のＮチャネル型ＭＯＳトランジスタに適用した一例を紹介しているが、Ｐチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用するものであっても良く、更にはドレイン耐圧のみ必要とする高耐圧ＭＯＳトランジスタにおいても適用可能なもので、特に通常耐圧のＭＯＳトランジスタと高耐圧のＭＯＳトランジスタが混載され、ゲート絶縁膜の膜厚が複数種類有するゲート絶縁膜の形成プロセスに適用可能なものである。
【００５１】
また、ＬＯＣＯＳ絶縁膜を形成する前に、熱酸化法により膜厚の厚いゲート絶縁膜を形成する工程と、当該厚いゲート絶縁膜の一部を除去した後に、熱酸化法により薄いゲート絶縁膜を形成する工程とを複数回繰り返すことで、ＬＯＣＯＳ絶縁膜の膜厚を減少させることなく、更に複数種類の膜厚を有するゲート絶縁膜を形成することもできる。
【００５２】
更に言えば、ＬＯＣＯＳ絶縁膜を形成することなく、熱酸化法により膜厚の厚いゲート絶縁膜を形成する工程と、当該厚いゲート絶縁膜の一部を除去した後に、熱酸化法により薄いゲート絶縁膜を形成する工程とを複数回繰り返すことで、複数種類の膜厚を有するゲート絶縁膜を形成することもできる。
【００５３】
【発明の効果】
本発明によれば、ＬＯＣＯＳ絶縁膜の膜厚を減少させることなく、複数種類の膜厚から成るゲート絶縁膜を容易に形成することができ、素子分離能力が低下することがない。
【図面の簡単な説明】
【図１】本発明が適用される半導体装置の製造方法を示す断面図である。
【図２】本発明が適用される半導体装置の製造方法を示す断面図である。
【図３】本発明が適用される半導体装置の製造方法を示す断面図である。
【図４】本発明が適用される半導体装置の製造方法を示す断面図である。
【図５】本発明が適用される半導体装置の製造方法を示す断面図である。
【図６】本発明が適用される半導体装置の製造方法を示す断面図である。
【図７】本発明が適用される半導体装置の製造方法を示す断面図である。
【図８】本発明が適用される半導体装置の製造方法を示す断面図である。
【図９】本発明が適用される半導体装置の製造方法を示す断面図である。
【図１０】本発明が適用される半導体装置の製造方法を示す断面図である。
【図１１】本発明が適用される半導体装置の製造方法を示す断面図である。
【図１２】本発明が適用される半導体装置の製造方法を示す断面図である。
【図１３】従来のゲート絶縁膜の形成方法を示す断面図である。
【図１４】従来のゲート絶縁膜の形成方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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