(57)【特許請求の範囲】
【請求項１】
記憶素子が接続されたビット線対と、
入出力端子が前記ビット線対に接続されたセンスアンプと、
前記センスアンプの一方の入出力端子に接続されたコラム選択手段と、
前記コラム選択手段に接続されたデータバスと、
次の動作がライト動作の時には前記センスアンプの活性化に先立って前記コラム選択手段を動作させる制御部と、
を備え、
前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、
前記制御部は、前記センスアンプ活性化時に前記トランスファゲートをオフするとともに、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させることを特徴とする半導体記憶装置。
【請求項２】
前記制御部は、デバイスの活性化コマンド入力時に、その動作がライト動作またはリード動作の何れであるかを検知することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、次の動作がリード動作の時には前記コラム選択手段の動作に先立ってセンスアンプを活性化させ、ビット線電位を前記センスアンプで増幅することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
データを読み出す又は書き込む記憶素子が接続されたワード線を活性化するロウデコーダと、
前記コラム選択手段を制御する信号を生成するコラムデコーダと、
を備え、
前記制御部は、前記ロウデコーダの活性／非活性を制御する第１の制御信号と、前記コラムデコーダを制御する第２の制御信号と、前記センスアンプを制御する第３の制御信号とを活性化コマンドに応答して生成することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記制御部は、更に前記トランスファゲートを制御する第４の制御信号を前記活性化コマンドに応答して生成することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
記憶素子がビット線対を介してセンスアンプに接続され、該センスアンプの入出力端子の一方がコラム選択手段を介してデータバスに接続された半導体記憶装置の制御方法であって、
記憶素子へのライト動作を行う場合、コラム選択手段を動作させてデータバスの電位をセンスアンプの入出力端子に印加した後に該センスアンプを活性化させ、
前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、
前記センスアンプ活性化時に前記トランスファゲートをオフし、
リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させることを特徴とする半導体記憶装置の制御方法。
【請求項７】
次の動作がリード動作の時には前記コラム選択手段の動作に先立って前記センスアンプを活性化させ、前記記憶素子のデータが読み出されたビット線の電位をセンスアンプで増幅することを特徴とする請求項６記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその制御方法に係り、詳しくはＤＲＡＭ等の半導体記憶装置のデータバス構造と記憶素子からの読み出し／書き込み動作に関するものである。
【０００２】
近年の半導体記憶装置においては、記憶容量の高集積化が図られ、チップ面積が大きくなってきている。しかし、チップ面積の増大は、半導体記憶装置のコストアップを招くことから、そのチップ面積の削減が要求されている。
【０００３】
【従来の技術】
従来、記憶容量の大きな半導体記憶装置には複数のバンクが設けられ、各バンクにはグローバルデータバス（ＧＤＢ）を介してライトデータが供給され、また各バンクのリードデータはグローバルデータバスを介して外部に出力される。各バンクには、それぞれローカルデータバス（ＬＤＢ）が設けられている
図１７は、第一従来例を示す半導体記憶装置の一部回路図であり、ローカルデータバスとメモリセルの接続を説明するための回路図である。
【０００４】
半導体記憶装置のセルアレイ１は、複数（図では２本）のワード線ＷＬ１，ＷＬ２と複数対（図では１対）のビット線対ＢＬ，／ＢＬを備え、それらの交点にはメモリセル２が接続されている。尚、ビット線／ＢＬの「／」は、そのビット線がビット線ＢＬを駆動する信号に対して負論理の信号にて駆動されることを表す。つまり、ビット線対ＢＬ，／ＢＬは相補信号により駆動される。
【０００５】
ワード線ＷＬ１，ＷＬ２は外部コマンドにて動作するロウデコーダにてその電位がリード動作とライト動作に応じて制御される。
ビット線対ＢＬ，／ＢＬはトランスファゲート３，４を介してセンスアンプ５の２つの入出力端子Ｔ１，Ｔ２にそれぞれ接続され、それら入出力端子はコラムゲート６，７を介してローカルデータバスを構成するデータバス線対ＤＢ，／ＤＢに接続されている。
【０００６】
この構成において、リード動作では、図１８に示すように、外部からのリードコマンド(Commamd:read)を受けてワード線ＷＬ１が立ち上がると、メモリセル２は記憶していたデータをビット線ＢＬに転送する。そのビット線ＢＬに転送されたデータは制御信号ＢＴによりオンしたトランスファゲート３を介してセンスアンプ５に伝達される。次に、リードコマンドに基づいてアクティブになったセンスアンプ５は、転送されたデータに基づいてビット線対ＢＬ，／ＢＬの電位を、所定の電位まで相補に駆動する。そして、コラム選択信号ＣＬが立ち上がるとコラムゲート６，７がオンし、データバス線対ＤＢ，／ＤＢの電位がビット線対ＢＬ，／ＢＬの電位に等しくなる。この様にして、メモリセル２のデータがデータバス線対ＤＢ，／ＤＢに転送される。
【０００７】
また、ライト動作では、図１９に示すように、外部からのライトコマンド(Command:Write) を受けてワード線ＷＬ２が立ち上がり、メモリセル２のデータが読み出される。そして、センスアンプ５の活性化後、コラム選択信号ＣＬに応答してオンしたコラムゲート６，７を介してデータバス線対ＤＢ，／ＤＢからセンスアンプ５にデータが転送され、そのセンスアンプ５は、データに応じてビット線対ＢＬ，／ＢＬを駆動（図１９では反転駆動）する。これにより、データバス線対ＤＢ，／ＤＢから転送されたデータがメモリセル２に書き込まれる。
【０００８】
【発明が解決しようとする課題】
ところで、１ビットのデータを転送するために相補に駆動されるデータバス線対ＤＢ，／ＤＢが必要であるため、チップ面積を大きくするチップコストの増加を招いていた。この問題に対して、図２０に示すように、単相型データバス構造を採用した半導体記憶装置が提案されている。この第二従来例の半導体記憶装置は、ローカルデータバスとして単相のデータバスＤＢを有し、これをビット線ＢＬに直接接続し、反転ビット線／ＢＬを反転ラッチ８を介して接続する。この反転ラッチ８にてデータバス線ＤＢにて転送されるデータから反転データを作成することで、ビット線対ＢＬ，／ＢＬを相補に駆動する。
【０００９】
この第二従来例は、第一従来例に比べてローカルデータバスを構成するデータバス線の数が少ないため、ローカルデータバスの配線面積を第一従来例に比べて小さくすることができる。しかし、この第二従来例は、ビット線対ＢＬ，／ＢＬ毎に反転ラッチ８が必要であるため、チップ面積が大きくなってしまう。
【００１０】
この反転ラッチ８を省略することも考えられるが、その場合、ライト動作においてデータバスＤＢに高電位側データを印加してもセンスアンプ５の能力とコラムゲート６の能力の関係上、センスアンプ５内には高電位側データが転送されなくなってしまう。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的はチップ面積を削減することのできる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、記憶素子が接続されたビット線対と、入出力端子が前記ビット線対に接続されたセンスアンプと、前記センスアンプの一方の入出力端子に接続されたコラム選択手段と、前記コラム選択手段に接続されたデータバスと、次の動作がライト動作の時には前記センスアンプの活性化に先立って前記コラム選択手段を動作させる制御部とを備えた。また、前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、前記制御部は、前記センスアンプ活性化時に前記トランスファゲートをオフする。これにより、センスアンプの負荷が少なくなり、増幅時間が短い。また、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させる。
【００１３】
請求項２に記載の発明は、請求項１記載の半導体記憶装置において、前記制御部は、デバイスの活性化コマンド入力時に、その動作がライト動作またはリード動作の何れであるかを検知する。
【００１４】
請求項３に記載の発明は、請求項２記載の半導体記憶装置において、前記制御部は、次の動作がリード動作の時には前記コラム選択手段の動作に先立ってセンスアンプを活性化させ、ビット線電位を前記センスアンプで増幅する。
【００１７】
請求項４に記載の発明は、請求項１又は２記載の半導体記憶装置において、データを読み出す又は書き込む記憶素子が接続されたワード線を活性化するロウデコーダと、前記コラム選択手段を制御する信号を生成するコラムデコーダと、を備え、前記制御部は、前記ロウデコーダの活性／非活性を制御する第１の制御信号と、前記コラムデコーダを制御する第２の制御信号と、前記センスアンプを制御する第３の制御信号とを活性化コマンドに応答して生成する。
【００１８】
請求項５に記載の発明は、請求項４記載の半導体記憶装置において、前記制御部は、更に前記トランスファゲートを制御する第４の制御信号を前記活性化コマンドに応答して生成する。
【００１９】
請求項６に記載の発明は、記憶素子がビット線対を介してセンスアンプに接続され、該センスアンプの入出力端子の一方がコラム選択手段を介してデータバスに接続された半導体記憶装置の制御方法であって、記憶素子へのライト動作を行う場合、コラム選択手段を動作させてデータバスの電位をセンスアンプの入出力端子に印加した後に該センスアンプを活性化する。また、前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、前記センスアンプ活性化時に前記トランスファゲートをオフする。また、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させる。
【００２０】
請求項７に記載の発明は、請求項６記載の半導体記憶装置の制御方法において、次の動作がリード動作の時には前記コラム選択手段の動作に先立って前記センスアンプを活性化させ、前記記憶素子のデータが読み出されたビット線の電位をセンスアンプで増幅する。
【００２３】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図８に従って説明する。
【００２４】
図１は、ＦＣＲＡＭ(Fast Cycle RAM)の概略を説明するためのブロック図である。
ＦＣＲＡＭ１１は、クロックバッファ回路部１２、コマンドデコーダ回路部１３、アドレスバッファ回路部１４、データ入力回路部１５、データ出力回路部１６、及び複数のバンクＢ１，Ｂ２，Ｂ３，…，Ｂｎを有する。
【００２５】
クロックバッファ回路部１２は、相補な外部クロック信号ＣＬＫ，／ＣＬＫを外部装置から入力し、それらに基づいて生成した内部クロック信号を各部２〜５及び各バンクＢ１〜Ｂｎへ供給する。
【００２６】
コマンドデコーダ回路部１３は、クロックバッファ回路部１２からの内部クロック信号に応答して、外部装置から外部コマンドを入力する。外部コマンドは、本実施形態では、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥと、コラムアドレスストローブ信号、ロウアドレスストローブ信号等の信号レベルの組み合わせにより指定される。
【００２７】
コマンドデコーダ回路部１３は、内部クロック信号に応答して、その時に外部コマンド、即ち、各信号／ＣＳ，／ＷＥ等の状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ回路部１３はデコードした内部コマンドを各バンクＢ１〜Ｂｎに出力する。
【００２８】
アドレスバッファ回路部１４は、コマンドデコーダ回路部１３からの内部コマンドに基づいて外部装置からアドレス信号ＡＤとバンクアドレス信号ＢＡを入力する。アドレスバッファ回路部１４は、入力したアドレス信号ＡＤをバッファして各バンクＢ１〜Ｂｎに出力し、バンクアドレス信号ＢＡに応じてバンクＢ１〜Ｂｎのうちの１つのバンク（例えばバンクＢ１）を活性化する。活性化したバンクＢ１は、コマンドデコーダ回路部１３からの内部コマンドに応答してリード動作やライト動作等の各種動作を実行する。
【００２９】
データ入力回路部１５及びデータ出力回路部１６は、グローバルデータバス（ＧＤＢ）１７を介して各バンクＢ１〜Ｂｎに接続されている。データ入力回路部１５は、外部装置からライトデータＤＱを入力し、それをバッファしてグローバルデータバス１７を介して各バンクＢ１〜Ｂｎに出力する。データ出力回路部１６は、活性化したバンクＢ１〜Ｂｎのうちの１つからグローバルデータバス１７を介して入力するデータをバッファしたリードデータＤＱを外部装置に出力する。
【００３０】
次に、各バンクＢ１〜Ｂｎの構成を説明する。尚、バンクＢ２〜Ｂｎの構成はバンクＢ１のそれと同じであるため、図面及び説明を省略する。
バンクＢ１は、アドレスラッチ２１、コラムデコーダ２２、ロウデコーダ２３、セルアレイ２４、センスアンプ２５、データラッチ２６、制御回路２７を有する。
【００３１】
アドレスラッチ２１は、アドレスバッファ回路部１４から入力するアドレス信号ＡＤをラッチし、該ラッチ信号をコラムアドレス信号ＣＡとしてコラムデコーダ２２へ、またラッチ信号をロウアドレス信号ＲＡとしてロウデコーダ２３へ出力する。
【００３２】
コラムデコーダ２２は、コラムアドレス信号ＣＡをデコードして生成したコラム選択信号ＣＬをセンスアンプ２５に出力する。
ロウデコーダ２３は、複数のワード線ＷＬを介してセルアレイ２４に接続されている。ロウデコーダ２３は、ロウアドレス信号ＲＡをデコードして複数のワード線ＷＬのうちの１本を活性化する。
【００３３】
セルアレイ２４は、複数のワード線ＷＬと複数のビット線ＢＬにてマトリックス状に構成された複数のメモリセルを有し、リード動作時には活性化したワード線ＷＬに接続されたメモリセルからデータがそれに接続されたビット線ＢＬに読み出される。そして、ライト動作時にはビット線ＢＬから入力されたデータが活性化したワード線ＷＬに接続されたメモリセルに記憶される。
【００３４】
センスアンプ２５は、セルアレイ２４とビット線ＢＬを介して接続され、データラッチとローカルデータバス（ＬＤＢ）２８を介して接続されている。センスアンプ２５は、リード動作時にはコラム選択信号ＣＬに対応するビット線ＢＬにて転送されるデータを増幅し、その増幅信号をローカルデータバス２８を介してデータラッチ２６に出力し、ライト動作時には逆にローカルデータバス２８を介して入力されるデータを増幅してビット線ＢＬに供給する。
【００３５】
データラッチ２６は、リード動作時にはセンスアンプ２５からのデータをラッチし、そのラッチ信号をグローバルデータバス１７を介してデータ出力回路部１６へ出力し、ライト動作時にはデータ入力回路部１５からグローバルデータバス１７を介して入力される信号をラッチしたデータをセンスアンプ２５にローカルデータバス２８を介して出力する。
【００３６】
制御回路２７は、コマンドデコーダ回路部１３からの内部コマンドに基づいて、コラムデコーダ２２、ロウデコーダ２３及びセンスアンプ２５を活性化するタイミングを制御する制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴを生成する機能を持つ。
【００３７】
図２は、制御回路２７の回路図である。
制御回路２７には、内部コマンドとしてプリチャージ信号ＰＲＥ、アクティブ信号ＡＣＴ、ライト信号ＷＲＴが図１のコマンドデコーダ回路部１３から入力され、それらに基づいて各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴを生成する。
【００３８】
制御回路２７は、各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴを生成する信号生成回路３１，３２，３３を有する。第１信号生成回路３１は、アクティブ信号ＡＣＴに基づいてコラムデコーダ２２へ供給する第１制御信号ＣＡＣＴを生成するコラム制御信号生成回路である。第２信号生成回路３２は、アクティブ信号ＡＣＴに基づいてロウデコーダ２３へ供給する第２制御信号ＲＡＣＴを生成するロウ制御信号生成回路である。第３信号生成回路３３は、プリチャージ信号ＰＲＥ、アクティブ信号ＡＣＴ及びライト信号ＷＲＴに基づいてセンスアンプ２５へ供給する第３制御信号ＳＡＣＴを生成するセンスアンプ制御信号生成回路である。
【００３９】
第１信号生成回路３１は、偶数個（本例では６個）のインバータ回路３４〜３９、複数（本例では４つ）の積分回路４０〜４３を有し、各積分回路４０〜４３は抵抗Ｒと容量Ｃからなる。インバータ回路３４〜３９は直列に接続され、第１〜第５インバータ回路３４〜３８の間には積分回路４０〜４３が挿入接続されている。第１インバータ回路３４にはアクティブ信号ＡＣＴが入力され、第６インバータ回路３９から第１制御信号ＣＡＣＴが出力される。従って、第１信号生成回路３１は、インバータ回路３４〜３９及び積分回路４０〜４３により設定される遅延時間ｔ１だけアクティブ信号ＡＣＴを遅延させた第１制御信号ＣＡＣＴを出力する遅延回路である。
【００４０】
第２信号生成回路３２は、第１信号生成回路３１より少ない数（本例では２個）のインバータ回路４４，４５を有し、それらは直列に接続されている。第１インバータ回路４４にはアクティブ信号ＡＣＴが入力され、第２インバータ回路４５から第２制御信号ＲＡＣＴが出力される。従って、第２信号生成回路３２は、インバータ回路４４，４５により設定される遅延時間ｔ２だけアクティブ信号ＡＣＴを遅延させた第２制御信号ＲＡＣＴを出力する遅延回路である。
【００４１】
第３信号生成回路３３は、第１及び第２遅延回路４６，４７、インバータ回路４８、４９，５０、ノア回路５１及びナンド回路５２を有する。
第１遅延回路４６は、偶数個（本例では４個）のインバータ回路５３〜５６と複数（本例では３個）の積分回路５７〜５９を有し、各積分回路５７〜５９は抵抗Ｒと容量Ｃからなる。インバータ回路５３〜５６は直列に接続され、各インバータ回路５３〜５６の間には積分回路５７〜５９が挿入接続されている。第１インバータ回路５３にはアクティブ信号ＡＣＴが入力され、第４インバータ回路５６の出力端子はナンド回路５２に接続されている。従って、第１遅延回路４６は、インバータ回路５３〜５６及び積分回路５７〜５９により設定される遅延時間ｔ３だけアクティブ信号ＡＣＴを遅延させた信号Ｓ１をナンド回路５２に出力する。
【００４２】
そして、この第１遅延回路４６が有する積分回路の数は、第１信号生成回路３１が有する積分回路の数よりも少なく、第２信号生成回路３２は積分回路を有していない。従って、第１遅延回路４６に設定された遅延時間ｔ３は、第１信号生成回路３１の遅延時間ｔ１よりも短く、第２信号生成回路３２の遅延時間ｔ２よりも長い。即ち、第１及び第２制御信号ＣＡＣＴ，ＲＡＣＴ及び信号Ｓ１は、第２制御信号ＲＡＣＴ、信号Ｓ１、第１制御信号ＣＡＣＴの順番で立ち上がる。
【００４３】
第２遅延回路４７は、偶数個（本例では６個）のインバータ回路６０〜６５と複数（本例では５個）の積分回路６６〜７０を有し、各積分回路６６〜７０は抵抗Ｒと容量Ｃからなる。インバータ回路６０〜６５は直列に接続され、各インバータ回路６０〜６５の間には積分回路６６〜７０が挿入接続されている。第１インバータ回路６０にはアクティブ信号ＡＣＴが入力され、第６インバータ回路６５の出力端子はノア回路５１に接続されている。従って、第２遅延回路４７は、インバータ回路６０〜６５及び積分回路６６〜７０により設定される遅延時間ｔ４だけアクティブ信号ＡＣＴを遅延させた信号Ｓ２をノア回路５１に出力する。
【００４４】
そして、この第２遅延回路４７が有する積分回路の数は、第１信号生成回路３１が有する積分回路の数よりも多い。従って、第２遅延回路４７に設定された遅延時間ｔ４は、第１信号生成回路３１の遅延時間ｔ１よりも長い。即ち、信号Ｓ２は、第１制御信号ＣＡＣＴの後に立ち上がる。
【００４５】
ノア回路５１には、インバータ回路４８によりライト信号ＷＲＴを反転した信号が入力される。従って、ノア回路５１は、ライト信号ＷＲＴがＨレベルの時には信号Ｓ２の反転信号を出力し、ライト信号ＷＲＴがＬレベルの時にはＬレベルの信号を出力する。
【００４６】
ノア回路５１の出力端子はインバータ回路４９を介してナンド回路５２の入力端子に接続されている。従って、ナンド回路５２は、ノア回路５１の出力信号を反転した信号Ｓ３が入力される。
【００４７】
ナンド回路５２にはプリチャージ信号ＰＲＥが入力される。ナンド回路５２は、プリチャージ信号ＰＲＥ、信号Ｓ１及びＳ３を否定論理積演算した信号をインバータ回路５０に出力する。即ち、ナンド回路５２は、プリチャージ信号ＰＲＥがＨレベルの時には、信号Ｓ１，Ｓ３の否定論理積演算した結果のレベルを有する信号を出力し、プリチャージ信号ＰＲＥがＬレベルの時にはＨレベルの信号を出力する。そして、信号Ｓ３は、ライト信号ＷＲＴに基づいて信号Ｓ２レベル又はＬレベルを有する。
【００４８】
従って、ナンド回路５２は、プリチャージ信号ＰＲＥがＨレベル、且つライト信号ＷＲＴがＬレベルの時には信号Ｓ１、プリチャージ信号ＰＲＥがＨレベル、且つライト信号ＷＲＴがＨレベルの時には信号Ｓ３（信号Ｓ２）の反転信号を出力する。この反転信号は、インバータ回路５０により反転されて第３制御信号ＳＡＣＴとなる。
【００４９】
そして、ライト信号ＷＲＴはリード動作時においてはＬレベル、ライト動作時にはＨレベルに変化する信号である。従って、第３制御信号ＳＡＣＴは、リード動作時においては信号Ｓ１と同様に変化する。これにより、図３に示すように、第１〜第３制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴは、第２制御信号ＲＡＣＴ、第３制御信号ＳＡＣＴ、第１制御信号ＣＡＣＴの順番で立ち上がる。
【００５０】
一方、ライト動作時には、第３制御信号ＳＡＣＴは信号Ｓ３と同様に変化する。これにより、図４に示すように、第１〜第３制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴは、第２制御信号ＲＡＣＴ、第１制御信号ＣＡＣＴ、第３制御信号ＳＡＣＴの順番で立ち上がる。
【００５１】
第１〜第３制御信号ＲＡＣＴ，ＣＡＣＴ，ＳＡＣＴは、各々図１のロウデコーダ２３、コラムデコーダ２２、センスアンプ２５に供給される。従って、センスアンプ２５は、リード動作時にコラムデコーダ２２が出力するコラム選択信号ＣＬよりも先に活性化し、ライト動作時にはコラム選択信号ＣＬより後に活性化する。
【００５２】
図５は、ローカルデータバス、センスアンプ２５及びセルアレイ２４の接続を示す回路図である。
セルアレイ２４は、複数のワード線（本例ではワード線ＷＬ１，ＷＬ２のみを表す）と複数のビット線対（本例ではビット線対ＢＬ，／ＢＬのみを表す）と、それらの交点にそれぞれ接続されたメモリセル２を有している。
【００５３】
ローカルデータバス２８は１ビットのデータに対して１本のデータバス線ＤＢを備え、センスアンプ２５は、ビット線対ＢＬ，／ＢＬに対応するセンスアンプ２５ａ、１本のデータバス線ＤＢに対応する１つのコラムゲート７１、及びビット線対ＢＬ，／ＢＬに対応する２つのトランスファゲート７２，７３を有している。そして、データバス線ＤＢは、ビット線対ＢＬ，／ＢＬの何れか一方（本例ではビット線ＢＬ）と、それに対応するトランスファゲート７２及びコラムゲート７１を介して接続されている。
【００５４】
コラムゲート７１とトランスファゲート７２の間にはセンスアンプ２５ａの一方の入出力端子Ｔ１が接続され、センスアンプ２５ａの他方の入出力端子Ｔ２はトランスファゲート７３に接続されている。コラムゲート７１はＮチャネルＭＯＳトランジスタよりなり、そのゲート端子にはコラム選択信号ＣＬが供給される。トランスファゲート７２，７３はＮチャネルＭＯＳトランジスタよりなり、そのゲート端子には制御信号ＢＴが供給される。
【００５５】
このセンスアンプ２５ａは、例えば図６に示すラッチ型センスアンプであり、第３制御信号ＳＡＣＴ及びその反転信号／ＳＡＣＴ（又は第３制御信号ＳＡＣＴに基づいて生成されたセンスアンプ駆動電源）により活性化／非活性化する。本例では、センスアンプ２５ａは、Ｈレベルの第３制御信号ＳＡＣＴ及びその反転信号／ＳＡＣＴにより活性化する。
【００５６】
次に、上記のように構成されたＦＣＲＡＭ１１におけるリード動作及びライト動作を説明する。
図７は、リード動作時の波形図である。
【００５７】
外部コマンドCommand としてリードコマンド(READ)が入力されると、それに基づいて第２制御信号ＲＡＣＴによりワード線ＷＬ１が活性化され、それに接続されたメモリセル２からデータがビット線ＢＬに転送される。そのデータは制御信号ＢＴによりオンしたトランスファゲート７２，７３を介してセンスアンプ２５ａに転送される。
【００５８】
次に、第３制御信号ＳＡＣＴに基づいてセンスアンプ２５ａが活性化されデータの増幅が行われる。その増幅データは、第１制御信号ＣＡＣＴによりコラム選択信号ＣＬが立ち上がると、それに応答してオンしたコラムゲート７１を介してデータバス線ＤＢに転送される。
【００５９】
図８は、ライト動作時の波形図である。
先ず、外部コマンドCommand としてライトコマンド(Write) が入力されると、それに基づいて第２制御信号ＲＡＣＴによりワード線ＷＬ１が活性化され、それに接続されたメモリセル２からデータがビット線ＢＬに転送される。そのデータは制御信号ＢＴによりオンしたトランスファゲート７２，７３を介してセンスアンプ２５ａに転送される。
【００６０】
次に、データバス線ＤＢの電位が転送されたライトデータに基づいて立ち上がり、第１制御信号ＣＡＣＴに基づいてコラム選択信号ＣＬが立ち上がる。この時、センスアンプ２５ａの両入出力端子Ｔ１，Ｔ２の電位は、ビット線対ＢＬ，／ＢＬのプリチャージレベルに近く、データバス線ＤＢの電位である高電位側データに比べて低い。従って、Ｈレベルのコラム選択信号ＣＬに基づいてコラムゲート７１がオンし、ライトデータがセンスアンプ２５ａに転送される。
【００６１】
次に、第３制御信号ＳＡＣＴに基づいてセンスアンプ２５ａが活性化され、ライトデータの増幅が行われ、ビット線対ＢＬ，／ＢＬの電位が所定の電位まで変化する。そして、活性化されたワード線ＷＬ１に接続されたメモリセル２にビット線ＢＬの電位に応じたデータが記憶される。
【００６２】
このように、ライト動作において、センスアンプ２５ａの活性化をコラムゲート７１の制御より遅くすることで、図２０の第二従来例のように反転ラッチ８を設けなくても、データバスＤＢからセンスアンプ２５ａにライトデータが確実に転送される。
【００６３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）制御回路２７は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。活性化したセンスアンプ２５ａは、データが供給される入出力端子Ｔ１に接続されたビット線ＢＬの電位をそのデータの電位まで増幅するとともに、反転ビット線／ＢＬの電位をデータの反転電位まで増幅する。その結果、１ビットのデータを転送するデータバス線ＤＢが１本で済むため、ローカルデータバス２８の占有面積を小さくしてチップ面積を削減することができる。
【００６４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図９〜図１４に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００６５】
図９は、本実施形態の制御回路８１の回路図である。この制御回路８１は、図１に示す第一実施形態の制御回路２７に換えて用いられる。即ち、ＦＣＲＡＭの各バンクは、制御回路８１を有する。
【００６６】
図９は、制御回路８１の回路図である。
制御回路８１には、内部コマンドとしてプリチャージ信号ＰＲＥ、アクティブ信号ＡＣＴ、ライト信号ＷＲＴが図１のコマンドデコーダ回路部１３から入力され、それらに基づいて各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴ，ＧＣを生成する。
【００６７】
制御回路８１は、各制御信号ＣＡＣＴ，ＲＡＣＴ，ＳＡＣＴ，ＧＣを生成する信号生成回路３１，３２，３３，８２を有する。第１〜第３信号生成回路３１〜３３は、第一実施形態のそれと同じであるため、構成部材の符号及び説明を省略する。
【００６８】
第４信号生成回路８２は、アクティブ信号ＡＣＴ、ライト信号ＷＲＴ、第３制御信号ＳＡＣＴに基づいてトランスファゲートを制御する第４制御信号ＧＣを生成するゲート制御信号生成回路である。
【００６９】
第４信号生成回路８２は、第１及び第２遅延回路８３，８４、ノア回路８５、インバータ回路８６、ナンド回路８７を有する。
第１遅延回路８３は、奇数個（本例では３つ）のインバータ回路８８〜９０と、複数（本例では２つ）の積分回路９１，９２を有し、各積分回路９１，９２は抵抗Ｒと容量Ｃからなる。インバータ回路８８〜９０は直列に接続され、各インバータ回路８８〜９０の間には積分回路９１，９２が挿入接続されている。第１インバータ回路８８には第３制御信号ＳＡＣＴが入力され、第３インバータ回路９０の出力端子はナンド回路８７に接続されている。従って、第１遅延回路８３は、第３制御信号ＳＡＣＴを反転するとともに、インバータ回路８８〜９０及び積分回路９１，９２により設定される遅延時間ｔ５だけ遅延させた信号Ｓ４をナンド回路８７に出力する。
【００７０】
第２遅延回路８４は、偶数個（本例では２個）のインバータ回路９３，９４と、それの間に挿入接続された１つの積分回路９５を有し、積分回路９５は抵抗Ｒと容量Ｃからなる。第１インバータ回路９３にはアクティブ信号ＡＣＴが入力され、第２インバータ回路９４の出力端子はノア回路８５に接続されている。従って、第２遅延回路８４は、インバータ回路９３，９４及び積分回路９５により設定された遅延時間ｔ６だけアクティブ信号ＡＣＴを遅延させた信号Ｓ５をノア回路８５に出力する。
【００７１】
そして、この第２遅延回路８４が有する積分回路の数は、第３信号生成回路３３の第１遅延回路４６が有するそれよりも少ない。従って、第２遅延回路８４は、信号Ｓ５を第２制御信号ＲＡＣＴよりも遅く、且つ信号Ｓ１よりも早く変化させる。
【００７２】
ノア回路８５には、ライト信号ＷＲＴが入力される。従って、ノア回路８５は、ライト信号ＷＲＴがＬレベルの時には信号Ｓ５の反転信号を出力し、ライト信号ＷＲＴがＨレベルの時にはＬレベルの信号Ｓ５を出力する。
【００７３】
ノア回路８５の出力端子はインバータ回路８６を介してナンド回路８７に入力される。従って、ナンド回路８７には、ノア回路８５の出力信号を反転した信号Ｓ６が入力される。ナンド回路８７は、信号Ｓ４，Ｓ５を否定論理積演算して生成した第４制御信号ＧＣを出力する。
【００７４】
このように構成された第４信号生成回路８２は、図１０に示すように、ライト信号ＷＲＴがＬレベル、即ちリード動作の時にはアクティブ信号ＡＣＴの立ち上がりから時間ｔ６だけ遅れて制御信号ＧＣを立ち下げ、第３制御信号ＳＡＣＴの立ち上がりから遅延時間ｔ５だけ遅れて制御信号ＧＣを立ち上げる。即ち、第４信号生成回路８２は、ロウデコーダ２３が活性化した後、センスアンプ２５ａ及びコラムデコーダ２２が活性化する間、制御信号ＧＣをＬレベルに保持する。
【００７５】
また、第４信号生成回路８２は、図１１に示すように、ライト信号ＷＲＴがＨレベル、即ちライト動作の時には第３制御信号ＳＡＣＴを遅延時間ｔ５だけ遅延した信号ＧＣを出力する。即ち第４信号生成回路８２は、ライト信号ＷＲＴが立ち上がってからセンスアンプ２５ａが活性化するまでの間、制御信号ＧＣをＬレベルに保持する。
【００７６】
この制御信号ＧＣは、図１２に示すように、ビット線対ＢＬ，／ＢＬとセンスアンプ２５ａを接離するトランスファゲート７２，７３のゲート端子に供給される。トランスファゲート７２，７３は、ＮチャネルＭＯＳトランジスタからなり、Ｌレベルの制御信号ＧＣに応答してオフし、Ｈレベルの制御信号ＧＣに応答してオンする。
【００７７】
従って、この第４信号生成回路８２は、図１３に示すように、リード動作においてはビット線対ＢＬ，／ＢＬにメモリセル２からのデータが転送された後、センスアンプ２５ａを活性化させる前にトランスファゲート７２，７３をオフにする。その後、第４信号生成回路８２は、コラム選択信号ＣＬた立ち上がってデータがデータバス線ＤＢに転送された後にトランスファゲート７２，７３をオンする。
【００７８】
即ち、第４信号生成回路８２は、センスアンプ２５ａの活性化時にそのセンスアンプ２５ａからビット線対ＢＬ，／ＢＬを切り離す、即ち、センスアンプ２５ａの負荷を少なくする。これにより、センスアンプ２５ａの出力端子における電位の変化が第一実施形態のそれに比べて早くなり、データ読み出しの高速化を図ることができる。
【００７９】
一方、ライト動作において、第４信号生成回路８２は、図１４に示すように、ワード線ＷＬ１の活性化に先だってトランスファゲート７２，７３をオフにする。これにより、ワード線ＷＬ１の活性化によりメモリセル２から読み出されたデータがセンスアンプ２５ａに伝達されるのを防ぐとともに、ビット線対ＢＬ，／ＢＬをセンスアンプ２５ａから切り離す。これにより、センスアンプ２５ａは、プリチャージレベルから出力端子Ｔ１，Ｔ２の電位を変化させれば良く、更にビット線対ＢＬ，／ＢＬの負荷がないため、その変化が第一実施形態のそれに比べて早くなる。このため、データバスＤＢからセンスアンプ２５ａへのデータ転送速度を向上させることができ、データ書き込みの高速化を図ることができる。
【００８０】
以上記述したように、本実施の形態によれば、第一実施形態の効果に加えて以下の効果を奏する。
（１）制御回路８１は、センスアンプ２５ａの活性化時にトランスファゲート７２，７３をオフしてビット線対ＢＬ，／ＢＬをセンスアンプ２５ａから切り離すようにした。その結果、センスアンプ２５ａの負荷が少なくなるため、データの増幅時間が短くなり、データの読み出し及び書き込みの高速化を図ることができる。
【００８１】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記各実施形態では、制御回路２７，８１を各バンクＢ１〜Ｂｎにそれぞれ設けたが、半導体記憶装置に対して１つの制御回路を設け、その制御回路にて各バンクＢ１〜Ｂｎのコラムデコーダ２２、ロウデコーダ２３及びセンスアンプ２５を制御する構成としても良い。
【００８２】
○上記各実施形態における制御回路２７，８１を、図１５に示すダイレクトセンス方式等の他の方式による半導体記憶装置１０１に応用しても良い。ダイレクトセンス方式に応用した場合、ライトデータバス線ＷＤＢの数を減らし、チップ面積を減少させることができる。
【００８３】
○上記各実施形態では、ホールデットビットライン(holded bit line) 方式で説明したが、図１６に示すオープンビットライン(open bit line) 方式の半導体記憶装置１０２に応用しても良い。
【００８４】
○上記各実施形態では、ラッチ型センスアンプ２５ａを用いて説明したが、その他の形式のセンスアンプ、例えば基準電圧を用いたＣＭＯＳ差動増幅型方式やカレントミラーセンスアンプ方式等の他の方式による半導体記憶装置に応用しても良い。
【００８５】
○上記各実施形態では、ＦＣＲＡＭを用いて説明したが、ＳＬＤＲＡＭ，ＭＤＲＡＭ，ＲＤＲＡＭ，ＳＤＲＡＭ，ＦＰＤＲＡＭ等の他のＤＲＡＭに応用しても良い。
【００８６】
【発明の効果】
以上詳述したように、本発明によれば、ライト動作時にコラム選択手段がオンされデータバスからデータがビット線対に接続されたセンスアンプの一方の入出力端子に印加された後、そのセンスアンプを活性化するようにした。活性化したセンスアンプは、データが供給される入出力端子に接続されたビット線の電位をそのデータの電位まで増幅するとともに、反転ビット線の電位をデータの反転電位まで増幅する。その結果、１ビットのデータを転送するデータバスが１本で済むため、ローカルデータバスの占有面積を小さくしてチップ面積を削減することができる。
【００８７】
また、センスアンプの活性化時にそのセンスアンプとビット線対の間に接続されたトランスファゲートをオフしてビット線対をセンスアンプから切り離すようにした。その結果、センスアンプの負荷が少なくなるため、データの増幅時間が短くなり、データの読み出し及び書き込みの高速化を図ることができる。
【図面の簡単な説明】
【図１】  一実施形態の半導体記憶装置のブロック回路図である。
【図２】  第一実施形態の制御回路の回路図である。
【図３】  リード時における制御回路の動作波形図である。
【図４】  ライト時における制御回路の動作波形図である。
【図５】  セルアレイ及びセンスアンプの一部回路図である。
【図６】  センスアンプの回路図である。
【図７】  リード時の動作波形図である。
【図８】  ライト時の動作波形図である。
【図９】  第二実施形態の制御回路の回路図である。
【図１０】  リード時における制御回路の動作波形図である。
【図１１】  ライト時における制御回路の動作波形図である。
【図１２】  セルアレイ及びセンスアンプの一部回路図である。
【図１３】  リード時の動作波形図である。
【図１４】  ライト時の動作波形図である。
【図１５】  別例を示す回路図である。
【図１６】  別例を示す回路図である。
【図１７】  第一従来例の回路図である。
【図１８】  リード時の動作波形図である。
【図１９】  ライト時の動作波形図である。
【図２０】  第二従来例の回路図である。
【図２１】  リード時の動作波形図である。
【図２２】  ライト時の動作波形図である。
【符号の説明】
２  記憶素子（メモリセル）
ＢＬ，／ＢＬ  ビット線対
２５  センスアンプ
７１  コラム選択手段（コラムゲート）
ＤＢ  データバス線
２７，８１  制御部（制御回路）
ＷＬ１，ＷＬ２  ワード線
７２，７３  トランスファゲート
２２  コラムデコーダ
２３  ロウデコーダ
ＣＡＣＴ  第１の制御信号
ＲＡＣＴ  第２の制御信号
ＳＡＣＴ  第３の制御信号
ＧＣ  第４の制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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