(57)【特許請求の範囲】
【請求項１】
表面および裏面を有するシリコン基板と、
前記シリコン基板の前記表面に形成された半導体素子と、
前記シリコン基板の前記裏面に形成された窪みと、
前記窪みの内部に沿って前記窪みの底から前記シリコン基板の前記裏面まで形成された配線と、
前記窪みの内部に挿入され、前記窪みの底において前記配線と導通している端子を有する、前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された受動素子と、
を有し、
前記半導体素子と前記受動素子とが前記配線を介して電気的に接続されている、シリコン基板を有する電子回路装置。
【請求項２】
表面および裏面を有するシリコン基板と、
前記シリコン基板の前記表面に形成された半導体素子と、
前記シリコン基板の前記裏面に形成された窪みと、
前記窪みの底に設けられ、前記シリコン基板を前記表面まで貫通する貫通孔と、
前記貫通孔に挿入された、電気的接続をするための頭の部分と周囲を弾力のある絶縁性樹脂で覆われている胴体部分とを有する釘型の導電材料からなる接続素子と、
前記窪みの内部に挿入され、前記釘型の導電材料の前記頭の部分と接続される端子を有する、前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された受動素子と、
を有し、
前記接続素子を介して、前記半導体素子と前記受動素子とが電気的に接続されている、シリコン基板を有する電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、受動素子またはセンサ素子とシリコン基板を組み合わせた電子回路装置に関する。
【背景技術】
【０００２】
従来の受動素子とシリコン基板を組み合わせた電子回路としては、図１９に示されるような構造が知られていた（例えば、特許文献１参照。）。
【０００３】
即ち、能動部品１００と、受動部品１０１が、絶縁基板１０２の平面上に、実装される。
絶縁基板１０２の表面には、回路パターンが印刷され（図示せず）、その回路パターンによって、能動部品（ダイオード、トランジスタ、ＩＣ等）１００と受動部品（抵抗、コンデンサ、インダクタ等）１０１とが、電気的に接続される。
【特許文献１】特開平９−８１８０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の受動素子とシリコン基板を組み合わせた電子回路装置では、実装面積及び体積が大きくなるという課題があった。
【０００５】
そこで、この発明の目的は従来のこのような課題を解決するために、小さい面積及び体積で、受動素子とシリコン基板とを組み合わせた電子回路装置を得ることを目的としている。
【課題を解決するための手段】
【０００６】
本願発明にかかる受動素子とシリコン基板を組み合わせた電子回路は、
半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みに、前記受動素子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを電気的に接続することを特徴とする。
【０００７】
また、半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みが、前記受動素子を接続するコネクタの役割をし、前記窪みに受動素子を挿入することで、前記半導体素子と、前記受動素子とが電気的に接続されることを特徴とする。
【０００８】
また、前記窪みの形状が、深さ方向に少なくとも２段階であり、かつ、浅い深さのシリコン基板上には、導電性の物質が存在し、前記導電性の物質を介して、前記受動素子と前記半導体素子とが、電気的に接続される。
【０００９】
さらには、前記窪みの形状に、少なくとも１つの凸があり、前記受動素子に、前記窪みの凸に合うように、凸がある。
【００１０】
また、前記窪みの形状に、少なくとも１つの凹があり、前記受動素子に、前記窪みの凹に合うように、凹がある。
【００１１】
さらに前記受動素子が、円筒状で、かつ、その両端に導電性の端子を有し、シリコンの窪みに、前記受動素子を挿入する。
【００１２】
また、前記窪みが、半導体素子が形成されている半導体基板の裏面に存在する。
【００１３】
また、表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
前記接続素子を介して、前記半導体素子と前記受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁物の樹脂からなることを特徴とする。
また、表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
かつ、前記シリコン基板の窪みに、前記受動素子を配置し、
前記接続素子を介して、半導体素子と受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁性の樹脂からなることを特徴とする。
【００１４】
また、表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
【００１５】
また、表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
【００１６】
また、整流素子及びコンデンサを含み、かつ、窪みを形成したシリコン基板と、
前記シリコン基板の窪みに合う、突起状の電極を有する、シリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つのアンテナとからなり、
前記シリコン基板の窪みに、前記アンテナの突起状の電極を挿入し、かつ、前記シリコン基板に形成された、整流素子と、前記アンテナとを電気的に接続し、かつ、商用電波を利用して、エネルギーを蓄えることを特徴とする。
【００１７】
また、前記受動素子の換わりに、センサ素子を用いることを特徴とする。
【００１８】
また、前記受動素子の換わりに、MEMS（Micro  Electro  Mechanical  Systems）を含む電子部品を用いることを特徴とする。
【発明の効果】
【００１９】
本願発明にかかる受動素子とシリコン基板を組み合わせた電子回路装置は、その大きさ、重さを小形軽量化できるという効果がある。
【発明を実施するための最良の形態】
【００２０】
上記課題を解決するために、この発明では受動素子とシリコン基板を組み合わせた電子回路装置において、シリコン基板に窪みを設け、その窪みに受動素子またはセンサを埋め込むようにした。
【実施例１】
【００２１】
以下に、本発明の実施例を図面に基づいて説明する。図１は、本発明の第１の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、図示しないトランジスタや、抵抗、容量といった素子が形成されている。プレーナ・プロセスとは、半導体基板上に直接集積回路を形成する技術を言い、堆積・エッチング・ドーピング・熱処理等を用いる方法である。
【００２２】
さらにシリコン基板１の表面には、DRIE(Deep  Reactive  Ion  Etching)のような、異方性のシリコンのドライ・エッチングまたは、TMAH（Tetra  Methyl  Ammonium  Hydroxide）のような異方性のウエット・エッチングによって、窪みが形成されている。その窪みは、DRIEで形成される場合、シリコン基板に対して、図１のようにほぼ垂直に形成され、ウエット・エッチングの場合は、ある角度を持って、窪みが形成されるのが一般的である。
【００２３】
窪みの深さ、及び、大きさは、その窪みに埋め込む受動素子２の大きさに依存して、調整する。図1では、受動装置2がシリコン基板1に挿入された部分が窪みである。シリコン基板１の厚さが、受動素子２の厚さよりも薄い場合は、シリコン基板１の表面よりも、受動素子２が出っ張る形になる。
【００２４】
シリコン基板１上には、シリコンのプレーナ・プロセスを用いて抵抗や容量を形成することは可能であるが、大容量のコンデンサや、高いインダクタンスのコイルをシリコンのプレーナ・プロセスで作製することは困難であり、本発明では、半導体表面上に素子を形成するシリコンのプレーナ・プロセスとは、別のプロセスで別体として形成された、性能の高い受動素子２を、シリコン基板１の窪みに埋め込む。
このようにすることで、従来シリコンのプレーナ・プロセスでは実現できなかった大容量のコンデンサや高いインダクタンス値のコイルを、シリコン基板上の半導体素子で作製した電子回路で、使用することができ、かつ、電子回路装置の大きさを小形化することができる。
【００２５】
シリコン基板１に受動素子２を固定する方法として、いくつかの方法がある。
第一の方法は、受動素子の端子が、シリコン基板の表面側に存在する場合であり、シリコン基板の窪みに、接着剤３を注入する方法である。その場合は、まず、窪みを形成したシリコン基板１に、接着剤３を適量注入し、その窪みに受動素子２を挿入して、接合させる。接合後、図２に示すように、受動素子の端子と、シリコン基板上の素子とをワイヤー・ボンディング１１により電気的に接続することができる。
【００２６】
第二の方法は、図３に示すように受動素子の端子が、シリコン基板の窪み側に存在する場合であり、シリコン基板の窪みの、受動素子の端子が接する箇所に低融点金属、または、導電性接着剤１２を配置する方法である。その場合は、窪みを形成したシリコン基板１の、受動素子の端子が接する箇所に、電気的に導通をとるための、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３をあらかじめ形成しておく。その配線は、受動素子の端子との接続点から、半導体表面まで伸びており、半導体表面において、シリコン基板上の素子と電気的に接続する。
【００２７】
シリコン基板の窪みに、導電性接着剤１２を配置したのち、受動素子２を挿入する。低融点金属や導電性接着剤等の硬化方法としては、熱を印加する方法が一般的であるが、超音波をかけて、それによって発生する熱で硬化させることも可能である。
【実施例２】
【００２８】
図４は、本発明の第２の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図４の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
【００２９】
シリコン基板１の窪みの形成方法は、図１の場合と同様である。図１との違いは、受動素子２には、突起部分があり、その突起部分が電極としての端子の役割をする。その突起部分をシリコン基板１の窪みに挿入する。シリコン基板１の窪みの表面には、電気的に導通をとるための、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３をあらかじめ形成しておく。受動素子２とシリコン基板との接着方法は、実施例１と同様に、導電性接着剤１２等により実施する。
【００３０】
図４において、シリコン基板１と受動素子の接続点、すなわち、受動素子の突起部分は１箇所となっているが、受動素子の端子数にあわせて、シリコン基板１の窪みの数、及び、受動素子の突起の数を増やせば、複数の端子を持つ受動素子の実装も可能なことは明らかである。
【実施例３】
【００３１】
図５は、本発明の第３の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図５の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
【００３２】
図３との違いは、シリコン基板の窪みが２段階になっている点である。このような、窪みの形状にすることで、受動素子２をシリコン基板の表面から挿入するのが容易になる。
【００３３】
また、窪みの形状としては、図６に示すように、異方性のウエット・エッチングでテーパ・エッチし、DRIEで垂直にエッチングすることで、テーパのかかった形状にすることも可能である。このような構造とすることで、いっそう受動素子２をシリコン基板の表面から挿入するのが容易になる。
【００３４】
また、図７では、受動素子２の形状が、２段階になっている場合のシリコン基板を有する電子回路の断面図を示す。この場合受動素子２の端子は、肉厚の薄い部分に設けてあり、シリコン基板１の窪みの浅い部分と、受動素子２の端子部分がちょうど合う形状になっている。このような構造とすることで、受動素子２をシリコン基板の表面からの挿入と、受動素子２と配線１３への接続がより容易になる。
【００３５】
また、図８では、受動素子２に、突起状の端子があり、前記端子に合うように、シリコン基板１には、窪みが形成されている。図４との違いは、シリコン基板１に形成されている窪みが２段階の深さになっており、シリコン基板１の窪みの中に、前記受動素子の端子と、受動素子そのものの全て、あるいは、一部が挿入されている。
【００３６】
このようにすることで、電子回路全体の高さを図４の場合よりも、薄くすることができる。
【実施例４】
【００３７】
図９は、本発明の第４の実施例を示すシリコン基板を有する電子回路の平面図である。
シリコン基板１には、表面と裏面があり、図９は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凸状の窪み４が形成されており、その部分に合うように、凸状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凸状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
【実施例５】
【００３８】
図１０は、本発明の第５の実施例を示すシリコン基板を有する電子回路の平面図である。
シリコン基板１には、表面と裏面があり、図１０は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凹状の窪み５が形成されており、その部分に合うように、凹状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凹状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
【実施例６】
【００３９】
図１１は、本発明の第6の実施例に用いられる受動素子２を示す立体図である。図１１において、受動素子は、円筒状であり、かつ、その円筒状の両端に電極が形成されている。受動素子を円筒状とすることで、シリコン基板の窪みに、受動素子を挿入するときに、ウエハー状態でウエハーの上を、受動素子を転がすことで簡単に受動素子を窪みに挿入することが可能である。
【００４０】
図１２に図１１の受動素子をシリコン基板に挿入した時の断面図を示す。シリコン基板１は、図７と同様に窪みが２段階の深さに掘られている。シリコン基板１には、表面と裏面があり、図１２の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。低融点金属、または、導電性接着剤１２により、受動素子２の端子と、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３との導通をとり、配線１３によってシリコン基板１の表面に形成された半導体素子と電気的に接続する。
【実施例７】
【００４１】
図１３は、本発明の第７の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。図１との違いは、シリコン基板の裏面に窪みが形成され、かつ、その窪みに受動素子２が挿入されている点である。
窪みをシリコン基板１の裏面に形成することで、シリコン基板１の表面上に、有効に半導体素子を形成することが可能となる。
【００４２】
図１３の電子回路において、受動素子の電極は、図３と同様な方法で、図１３の下側に取り出すことが可能である。
【００４３】
図１３の電子回路を基板等に実装する方法としては、シリコン基板の表面または裏面のいずれかの電極にバンプ形成し、フェイス・ダウンで実装し、反対側の電極は、ワイヤー・ボンディングを行うことで、基板等に実装することができる。平坦性からすると、シリコン基板１の表面側の電極にバンプ形成し、裏面の受動素子側の電極をワイヤー・ボンディングするほうが容易である。
【実施例８】
【００４４】
図１４は、本発明の第８の実施例を示すシリコン基板を有する電子回路における、シリコン基板１の表面と裏面を結ぶ接続素子７の断面図である。シリコン基板１の表面と裏面を貫通する穴があり、その貫通孔に接続素子７が埋め込まれている。接続素子７は、円筒状の形状であり、その中心部に金属のような導電材料１０が存在する。導電材料１０は、釘型をしており、釘の頭の部分で、受動素子の端子と電気的に接続される（図１５参照）。釘型の導電材料１０の、釘の胴体部分の周囲は、絶縁性の樹脂１１で覆われている。絶縁性樹脂１１によって、中心の導電材料と貫通孔が形成されているシリコン基板１との電気的な絶縁を保つことができる。また、絶縁性樹脂１１には弾力があり、貫通孔１１の形状に合わせて変形することができる。絶縁性樹脂１１の周囲には、接着剤がコートされており、接続素子７が、シリコン基板の貫通孔に挿入することで、接続素子７は、シリコン基板１に固定される。
【００４５】
図１５に、シリコン基板１に、接続素子７を利用して受動素子２を搭載したときの断面図を示す。シリコン基板１には、表面と裏面があり、図１４の上側が裏面であり、下側が表面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
シリコン基板１には、裏面側に２段階の深さの窪みが形成されており、かつ、その窪みの中に貫通孔が２箇所形成されおり、その貫通孔に接続素子７が挿入されている。接続素子７の上部（釘型の金属の頭部分）に、受動素子２の端子が接続されている。受動素子２と接続素子７の上部との接着及び電気的接続は、導電性接着剤や、低融点金属を使用して容易に実現することができる。
【００４６】
受動素子７の端子は、接続素子７を介して、シリコン基板１の表面に引き出される。図１５において、シリコン基板の表面に半導体素子が形成されており、その半導体素子と接続素子７の下部の金属とを、ワイヤー・ボンディング等で電気的に接続する。このようにすることで、受動素子を、半導体素子が形成されていない裏面に埋め込んだとしても、容易に受動素子の端子を、半導体素子が形成されている表面まで電気的に取り出すことが可能となり、受動素子と半導体素子を、半導体素子が形成されている表面で接続することができる。
【実施例９】
【００４７】
図１６は、本発明の第９の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１６の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。また、シリコン基板１には、貫通孔が形成されている。その貫通孔に合うように、受動素子２には、端子を有する突起が設けられており、その受動素子２の突起をシリコン基板１の貫通孔に、シリコン基板１の表面から挿入する。受動素子２と半導体素子との接続は、実施例２と同様である。
また、図１６において、窪みが、半導体素子が形成されていない裏面にある場合（受動素子２をシリコン基板の裏面から挿入する場合）は、受動素子２の足の先端部分の端子と、半導体素子とを半導体素子が形成されているシリコン基板の表面でワイヤー・ボンディングによって電気的に接続する。
【実施例１０】
【００４８】
図１７は、本発明の第１０の実施例を示すシリコンを有する電子回路の断面図である。図１６との違いは、シリコン基板１の窪みが、深さ方向に２段階になっている点である。このようにすることで、受動素子２の一部または全てをシリコン基板１の窪みの中に収めることで、電子回路の高さを低くすることができる。
【実施例１１】
【００４９】
図１８は、本発明の第１１の実施例を示すシリコンを有する電子回路の断面図である。図４との違いは、シリコン基板１の窪みに、受動素子の換わりに、アンテナ８を挿入した点である。
【００５０】
一般に、シリコンのプレーナ・プロセスによって、性能の高いアンテナをシリコン基板上に形成することは難しいが、シリコンのプレーナ・プロセスとは別に作製された性能の高いアンテナを、シリコン基板に埋め込むことで、通信感度の高い送受信機能を有する電子回路を小形に作製することができる。
以上、受動素子をシリコン基板に埋め込むこと説明したが、受動素子の換わりに、センサ素子を埋め込むことで、小形でかつ高感度のセンサを含む電子回路を構築することができる。例えば、信号処理回路を有するシリコン基板上に磁気を検出するための磁性体をつけて、シリコン基板と一体化した磁気センサに比較して、磁気を検出するための感度の高い磁気センサをシリコンのプレーナ・プロセスとは別のプロセスで作製し、信号処理回路を含むシリコン基板に挿入することで、感度の高い小形の磁気センサを構築することができる。
【００５１】
また、一般にセンサの出力はインピーダンスが高い場合が多く、その場合、配線を引き回すと耐ノイズ性に問題が発生することがあるが、本発明では、センサの端子をシリコン基板に直接接続することが可能であり、耐ノイズ性も向上することは明白である。
【００５２】
また、受動素子の変わりに、センサと信号処理回路を含んだMEMS部品や、半導体素子を含む電子部品をシリコン基板に埋め込むことで、電子回路を小形化することができる。例えば、センサと、その出力をインピーダンス変換する機能を備えたMEMS部品を信号処理回路を有する半導体基板に埋め込み、かつ、MEMS部品の出力を半導体基板上の信号処理回路の入力に電気的に接続することで、小形のMEMS部品を有する電子回路を構築することができる。
【００５３】
また、異なる半導体基板上に作成された半導体素子を含む電子部品を、別の半導体基板に埋め込むことで、小形な電子回路を構築することができる。
【００５４】
以上説明したように、本発明によればシリコン基板を有する電子回路おいて、前記シリコン基板のプレーナ・プロセスとは、別の工程で作製された受動素子、センサ素子、アンテナ、MEMSを含む電子部品をシリコン基板に埋め込むことで、非常に小形でかつ高性能な電子回路を提供することが可能となる。
【図面の簡単な説明】
【００５５】
【図１】第１の実施例のシリコン基板を有する電子回路の断面図である。
【図２】第１の実施例のシリコン基板を有する電子回路の断面図である。
【図３】第１の実施例のシリコン基板を有する電子回路の断面図である。
【図４】第２の実施例のシリコン基板を有する電子回路の断面図である。
【図５】第３の実施例のシリコン基板を有する電子回路の断面図である。
【図６】第３の実施例のシリコン基板を有する電子回路の断面図である。
【図７】第３の実施例のシリコン基板を有する電子回路の断面図である。
【図８】第３の実施例のシリコン基板を有する電子回路の断面図である。
【図９】第４の実施例のシリコン基板を有する電子回路の平面図である。
【図１０】第５の実施例のシリコン基板を有する電子回路の平面図である。
【図１１】第６の実施例のシリコン基板を有する電子回路に用いられる受動素子の図である。
【図１２】第６の実施例のシリコン基板を有する電子回路の断面図である。
【図１３】第７の実施例のシリコン基板を有する電子回路の断面図である。
【図１４】第８の実施例で用いられる接続素子の断面図である。
【図１５】第８の実施例のシリコン基板を有する電子回路の断面図である。
【図１６】第９の実施例のシリコン基板を有する電子回路の断面図である。
【図１７】第１０の実施例のシリコン基板を有する電子回路の断面図である。
【図１８】第１１の実施例のシリコン基板を有する電子回路の断面図である。
【図１９】従来のシリコン基板を有する電子回路の平面図である。
【符号の説明】
【００５６】
１                シリコン基板
２                受動素子
３                接着剤
４                シリコン基板に形成された窪みの凸部
５                シリコン基板に形成された窪みの凹部
７                接続素子
８                アンテナ
１２              導電性接着剤
１３              ポリ・シリコン配線
【図１】
0004628008.tif 000002
【図２】
0004628008.tif 000003
【図３】
0004628008.tif 000004
【図４】
0004628008.tif 000005
【図５】
0004628008.tif 000006
【図６】
0004628008.tif 000007
【図７】
0004628008.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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