(57)【特許請求の範囲】
【請求項１】
第１の電源と内部ノードとの間に接続された第１のトランジスタと、
前記内部ノードと接地電源との間に接続された第２のトランジスタと、
前記内部ノードと前記接地電源との間に接続され、前記内部ノードの電圧レベルを調整するためのレベル制御回路と、
前記第１の電源の電圧よりも低い電圧を有する第２の電源と出力ノードとの間に接続された第３のトランジスタと、
前記出力ノードと接地電源との間に接続された第４のトランジスタとを備え、
前記レベル制御回路は、抵抗と、前記抵抗と直列に接続され、前記内部ノードが所定の電圧レベル以上になった時に導通するダイオードとを含み、
前記第３および第４のトランジスタのゲート耐圧は、前記第１および第２のトランジスタのゲート耐圧よりも低く、
前記第１および第２のトランジスタは、入力信号に応じていずれか一方がオン状態となり、
前記第１のトランジスタがオン状態の場合は、前記第１のトランジスタのオン抵抗と前記レベル制御回路のインピーダンスによって、前記第１の電源の電圧から前記ダイオードのオン電圧を引いた値が分圧されて前記内部ノードに供給され、
前記内部ノードの電圧に応じて、前記第３および第４のトランジスタのいずれか一方がオン状態となる、レベルシフト回路。
【請求項２】
第１の電源と内部ノードとの間に接続された第１のトランジスタと、
前記内部ノードと接地電源との間に接続された第２のトランジスタと、
前記内部ノードと前記接地電源との間に接続され、前記内部ノードの電圧レベルを調整するためのレベル制御回路と、
前記第１の電源の電圧よりも低い電圧を有する第２の電源と出力ノードとの間に接続された第３のトランジスタと、
前記出力ノードと接地電源との間に接続された第４のトランジスタとを備え、
前記レベル制御回路は、抵抗と、前記抵抗と直列に接続され、前記内部ノードが所定の電圧レベル以上になった時に導通する第５のトランジスタとを含み、
前記第３および第４のトランジスタのゲート耐圧は、前記第１および第２のトランジスタのゲート耐圧よりも低く、
前記第１および第２のトランジスタは、入力信号に応じていずれか一方がオン状態となり、
前記第１のトランジスタがオン状態の場合は、前記第１のトランジスタのオン抵抗と前記レベル制御回路のインピーダンスによって、前記第１の電源の電圧から前記第５のトランジスタのオン電圧を引いた値が分圧されて前記内部ノードに供給され、
前記内部ノードの電圧に応じて、前記第３および第４のトランジスタのいずれか一方がオン状態となる、レベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に相補型半導体デバイス内の電圧振幅レベルを変換するためのレベルシフト回路に関するものである。
【０００２】
【従来の技術】
最近の半導体デバイスでは、高集積回路化の要求に伴って、デバイス内に動作電圧の異なる回路が混在するような場合には、これらの回路間においてパルス信号の電圧振幅の変換による動作電圧変換を行なうためのレベルシフト回路を各回路間に設ける必要が生じる。
【０００３】
図５は、従来のレベルシフト回路１０の回路構成を示す図である。
レベルシフト回路１０は、上流側に配置される入力駆動回路３０から入力される電圧振幅レベルを別の電圧振幅レベルに変換することを目的としている。
【０００４】
入力駆動回路３０は、高電圧Ｖ１および接地電圧ＧＮＤをそれぞれ供給する電流配線Ｌ１およびＬ２と、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１および高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１とを含む。
【０００５】
高耐圧のＰチャンネルＭＯＳトランジスタＰＴ２と高耐圧のＮチャンネルＭＯＳトランジスタＮＴ２とは、高電圧Ｖ１の電流配線Ｌ１と接地電圧ＧＮＤの電流配線Ｌ２との間にノードＮ１を介して直列に接続される。また、それぞれのゲート電極は、入力信号ＩＮを受ける。この入力信号ＩＮに応じて、ＮチャンネルＭＯＳトランジスタＮＴ２およびＰチャンネルＭＯＳトランジスタＰＴ２の一方がオンし、ノードＮ１は、高電圧Ｖ１の電流配線Ｌ１または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合される。
【０００６】
レベルシフト回路１０は、低電圧Ｖ２（Ｖ１＞Ｖ２）および接地電圧ＧＮＤをそれぞれ供給する電流配線Ｌ３およびＬ２と、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１、高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１、低耐圧のＰチャンネルＭＯＳトランジスタＰＰＴ１および低耐圧のＮチャンネルＭＯＳトランジスタＮＮＴ１とを含む。
【０００７】
高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１と高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１とは、低電圧Ｖ２の電流配線Ｌ３と接地電圧ＧＮＤの電流配線Ｌ２との間にノードＮ２を介して直列に接続される。また、それぞれのゲート電極は、入力駆動回路３０のノードＮ１から入力を受ける。低耐圧のＰチャンネルＭＯＳトランジスタＰＰＴ１と低耐圧のＮチャンネルＭＯＳトランジスタＮＮＴ１とは、低電圧Ｖ２の電流配線Ｌ２と接地電圧ＧＮＤの電流配線Ｌ２との間にノードＮ３を介して直列に接続される。また、それぞれのゲート電極は、ノードＮ２からの入力を受ける。
【０００８】
レベルシフト回路１０においては、入力駆動回路３０によってノードＮ１に出力される信号に応じて高耐圧のトランジスタＮＴ１もしくはＰＴ１がオンすることによって、ノードＮ２は、低電圧Ｖ２の電流配線Ｌ３または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合される。さらに、ノードＮ２の電圧に応じて、低耐圧のトランジスタＮＮＴ１もしくはＰＰＴ１がオンすることによって、出力信号ＯＵＴは、ノードＮ３が低電圧Ｖ２の電流配線Ｌ３または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合されることにより生成される。
【０００９】
たとえば、レベルシフト回路１０は、０〜３．３Ｖの電圧振幅レベルを０〜１．８Ｖに変換する。これに対応して、高電圧Ｖ１＝３．３Ｖ、低電圧Ｖ２＝１．８Ｖとする。また、入力信号ＩＮは、０〜３．３Ｖの電圧振幅を有する。
【００１０】
高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１，ＰＴ２、高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１，ＮＴ２は、３．３Ｖ耐圧用に設計されている。
【００１１】
また、低耐圧のＰチャンネルＭＯＳトランジスタＰＰＴ１および低耐圧のＮチャンネルＭＯＳトランジスタＮＮＴ１は、１．８Ｖ耐圧用に設計されており、３．３Ｖ用と比較して高速に動作することができる。
【００１２】
レベルシフト回路１０の動作について説明する。
入力駆動回路３０においては、入力信号ＩＮによって高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１または高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１がオンし、ノードＮ１には、０〜３．３Ｖ振幅の信号が生成される。
【００１３】
レベルシフト回路１０は、３．３Ｖ用の高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２を含むため、ノードＮ１から３．３Ｖの電圧が伝達されても破壊されることなく高耐圧のトランジスタがオンし、ノードＮ２は、低電圧Ｖ２または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合される。したがって、ノードＮ２の電圧は、０〜１．８Ｖとなり１．８Ｖ用の低耐圧のトランジスタは破壊されることなく動作し、０〜１．８Ｖに変換して信号ＯＵＴをノードＮ３に出力することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、一般的に高耐圧のトランジスタの閾値電圧は、高く設計される。たとえば、ＰチャンネルＭＯＳトランジスタの動作電流は、ゲートソース間電圧｜Ｖｇｓ｜と閾値電圧｜Ｖｔｈ｜との関係で決まる。３．３Ｖ用トランジスタでは、閾値電圧Ｖｔｈは、０．８Ｖ程度になる。
【００１５】
ここで、再び図５を参照して上述した例を考えると、レベルシフト回路１０において、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１のゲートソース間電圧Ｖｇｓの最大値は、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１が低電圧Ｖ２＝１．８Ｖで駆動されているため１．８Ｖに過ぎない。したがって、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１は、通常は３．３Ｖで駆動される場合の動作電流に比べて、１．８Ｖで使用される場合の動作電流は、小さくなる。
【００１６】
したがって、従来の技術のレベルシフト回路１０の動作速度は、３．３Ｖ用トランジスタを１．８Ｖの電源電圧で駆動したことにより３．３Ｖ用トランジスタを３．３Ｖで駆動させる場合に比べて遅くならざるを得ないという問題点があった。
【００１７】
また、低電圧側が１Ｖ程度と低い場合、高耐圧のトランジスタの閾値電圧｜Ｖｔｈ｜が１Ｖに占める割合が非常に大きくなり、顕著に動作速度が劣化する。
【００１８】
従来のレベルシフト回路１０の構成では、閾値電圧以下の低電圧たとえば、０〜０．５Ｖに電圧振幅レベルを降圧しようとしてもトランジスタが動作しないという問題があった。
【００１９】
本発明の目的は、高速にレベル変換を行なうレベルシフト回路を提供することである。
【００２０】
【課題を解決するための手段】
本発明のレベルシフト回路は、第１の電圧と第１の電圧よりも低い第２の電圧との間に内部ノードを介して直列に接続され、入力信号に応じて第１、第２の電圧のいずれか一方を内部ノードに供給するための複数の第１のトランジスタと、内部ノードと第２の電圧との間に接続され、内部ノードの電圧レベルを調整するためのレベル制御回路と、第２の電圧と第２の電圧よりも高く第１の電圧よりも低い第３の電圧との間に出力ノードを介して直列に接続され、内部ノードの電圧レベルに応じて第２、第３の電圧のいずれか一方を出力ノードに供給するための複数の第２のトランジスタとを備え、第２のトランジスタのゲート耐圧は、第１のトランジスタのゲート耐圧よりも低い。
【００２１】
好ましくは、レベル制御回路は、内部ノードの電圧レベルを第３の電圧の電圧レベルに設定する。
【００２２】
好ましくは、レベル制御回路は、内部ノードの電圧レベルを複数の第２のトランジスタのゲート耐圧を考慮して、第３の電圧の電圧レベルよりも高く設定する。
【００２３】
特に、レベル制御回路は、所定の順方向オン電圧により導通するダイオードを含み、ダイオードのアノードは、内部ノードと電気的に結合される、ダイオードのカソードは、第２の電圧と電気的に結合される。
【００２４】
特に、レベル制御回路は、内部ノードと第２の電位との間に電気的に結合されて内部ノードが所定の電圧レベル以上になった時に導通する第３のトランジスタを含む。
【００２５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１のレベルシフト回路２０の回路構成を示す図である。
【００２７】
入力駆動回路３０は、入力信号ＩＮに応じて、０〜Ｖ１の電圧振幅を有する信号をノードＮ１に出力する。
【００２８】
入力駆動回路３０については、図５に示したのと同様なのでその詳細な説明は、繰り返さない。
【００２９】
レベルシフト回路２０は、入力駆動回路３０のノードＮ１から入力される電圧振幅レベルを受けて別の電圧振幅レベルに変換することを目的としている。
【００３０】
レベルシフト回路２０は、高電圧Ｖ１、低電圧Ｖ２（Ｖ１＞Ｖ２）および接地電圧ＧＮＤをそれぞれ供給する電流配線Ｌ１，Ｌ３，およびＬ２と、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１と、高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１と、低耐圧のＰチャンネルＭＯＳトランジスタＰＰＴ１と、低耐圧のＮチャンネルＭＯＳトランジスタＮＮＴ１と、レベル制御回路７０とを含む。
【００３１】
高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１と、ＮチャンネルＭＯＳトランジスタＮＴ１とは、高電圧Ｖ１の電流配線Ｌ１と接地電圧ＧＮＤの電流配線Ｌ２との間にノードＮ２を介して、直列に接続され、それぞれのゲート電極は、入力駆動回路３０のノードＮ１と結合される。
【００３２】
低耐圧のＰチャンネルＭＯＳトランジスタＰＰＴ１と、低耐圧のＮチャンネルＭＯＳトランジスタＮＮＴ１とは、低電圧Ｖ２の電流配線Ｌ２と接地電圧ＧＮＤの電流配線Ｌ２との間にノードＮ３を介して、直列に接続され、それぞれのゲート電極は、ノードＮ２と結合される。
【００３３】
レベルシフト回路２０においては、入力駆動回路３０によってノードＮ１に出力される信号に応じて高耐圧のトランジスタＮＴ１もしくはＰＴ１がオンすることによって、ノードＮ２は、高電圧Ｖ１の電流配線Ｌ１または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合される。さらに、ノードＮ２の電圧に応じて、低耐圧のトランジスタＮＮＴ１もしくはＰＰＴ１がオンすることによって、出力信号ＯＵＴは、ノードＮ３が低電圧Ｖ２の電流配線Ｌ３または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合されることにより生成される。
【００３４】
レベル制御回路７０は、ノードＮ２の電圧を調整するために設けられ、ノードＮ２および接地電圧ＧＮＤの電流配線Ｌ２の間に高耐圧のＮチャンネルＭＯＳトランジスタＮＴ１と並列に接続される。
【００３５】
ここで、低電圧側の低耐圧のトランジスタが破壊されないためにはノードＮ２の最大電圧Ｎ２ｍａｘは、所定の電圧レベルに設定する必要があり下式のように定まる。
【００３６】
ここで、レベル制御回路７０のインピーダンスをＺ１、高耐圧の用ＰチャンネルＭＯＳトランジスタがオンとなったときの等価オン抵抗をＴＲ１とするとノードＮ２の最大電圧Ｎ２ｍａｘは、
Ｎ２ｍａｘ＝Ｖ１×Ｚ１／（Ｚ１＋ＴＲ１）・・・（式１）
となる。また、式１を変形して、
Ｚ１＝Ｎ２ｍａｘ×ＴＲ１／（Ｖ１−Ｎ２ｍａｘ）・・・（式２）
とすることができる。
【００３７】
ここで、高電圧Ｖ１＝３．３Ｖ、低電圧Ｖ２＝１．８Ｖとし、入力信号ＩＮ＝０〜３．３Ｖが入力されるものとする。
【００３８】
たとえば、ノードＮ２の最大電圧Ｎ２ｍａｘは、低電圧側の低耐圧のトランジスタが１．８Ｖ耐圧用である場合には、そのゲート耐圧を考慮してＮ２ｍａｘ＝Ｖ２＝１．８Ｖに設定することができる。
【００３９】
ＴＲ１＝５００Ωの場合は、式２によりインピーダンスＺ１＝６００Ωに設計するようにすればよい。この場合には、レベル制御回路７０のリーク電流は、３ｍＡ（＝１．８Ｖ／６００Ω）である。
【００４０】
したがって、上述のように設計することにより低電圧側の低耐圧のトランジスタが破壊されることなくオンとなる。ノードＮ３は、低電圧Ｖ２または接地電圧ＧＮＤの電流配線Ｌ２と電気的に結合されて０〜１．８Ｖに変換された電圧を信号ＯＵＴとして出力する。
【００４１】
この方式により、ノードＮ２の電圧を式１を用いてオン抵抗ＴＲ１とインピーダンスＺ１とを調整することにより可変とし、低耐圧のトランジスタの閾値電圧よりも非常に低い電圧振幅レベルへのシフトも可能となるというメリットがある。
【００４２】
さらに高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１のソース側は、高電圧Ｖ１＝３．３Ｖと接続されており、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１のゲートソース間電圧Ｖｇｓの最大値は３．３Ｖである。したがって、高耐圧のＰチャンネルＭＯＳトランジスタＰＴ１は、３．３Ｖで駆動されているためレベルシフト回路２０の電圧振幅レベル変換動作を高速化させることができる。
【００４３】
（実施の形態２）
本発明の実施の形態２においては、実施の形態１と異なる、ノードＮ２の最大電圧Ｎ２ｍａｘの設計方式について説明する。
【００４４】
実施の形態１では，低電圧側のトランジスタの耐圧を考慮してノードＮ２の最大電圧Ｎ２ｍａｘ＝低電圧Ｖ２となるように設計したが使用する半導体プロセスによっては、たとえば、低電圧用トランジスタのゲート耐圧は、３．３Ｖには、耐えられないが１．８Ｖよりは大きい２．５Ｖには耐えられるように設計される場合が存在する。
【００４５】
したがって、このような場合には、Ｖ１＞Ｎ２ｍａｘ＞Ｖ２となるようにＺ３ｍａｘを設計することができる。
【００４６】
たとえば、ノードＮ２の最大電圧Ｎ２ｍａｘ＝２．５Ｖに設定することを考える。高電圧Ｖ１＝３．３Ｖ、低電圧Ｖ２＝１．８Ｖ、オン抵抗ＴＲ１＝５００Ωとすると、実施の形態１に示した式２により、Ｚ１＝１５６２．５Ωにレベル制御回路７０を設計することにより達成される。
【００４７】
この方式によれば、Ｚ１の値を実施の形態１の値よりも大きく設定することができるため、レベル制御回路７０へのリーク電流が減少する。この結果、レベルシフト回路２０における電圧振幅レベル変換動作のさらなる高速化および低消費電力化が図られるというメリットがある。
【００４８】
（実施の形態３）
実施の形態３には、レベル制御回路７０の構成のバリエーションを示す。
【００４９】
図２は、レベル制御回路７０の回路構成を示す図である。
レベル制御回路７０は、抵抗素子Ｒ１とダイオードＤ１とを含む。
【００５０】
抵抗素子Ｒ１は、ダイオードＤ１のアノードと直列に接続される。
抵抗素子Ｒ１は、ノードＮ２と結合される。また、ダイオードＤ１のカソードは、接地電圧ＧＮＤの電流配線Ｌ２と結合される。
【００５１】
ダイオードの順方向特性により、レベル制御回路７０は、そのダイオードＤ１の端子間電圧が、順方向オン電圧ＶＤＮを越えないと導通しない。
【００５２】
一般的にダイオードのオン電圧ＶＤＮは、０．８Ｖ程度であり、ツェナーダイオードでは、もっと高い値となる。
【００５３】
したがって、ノードＮ２の最大電圧Ｎ２ｍａｘは、実施の形態１と同様にして、
Ｎ２ｍａｘ＝ＶＤＮ＋（Ｖ１−ＶＤＮ）×（Ｒ１／（ＴＲ１＋Ｒ１））・・・（式３）
となり、抵抗素子Ｒ１のインピーダンスは、
Ｒ１＝ＴＲ１×（Ｎ２ｍａｘ−ＶＤＮ）／（Ｖ１−Ｎ２ｍａｘ）
となる。
【００５４】
実施の形態１と同様の条件で、高電圧Ｖ１＝３．３Ｖ、低電圧Ｖ２＝Ｎ２ｍａｘ＝１．８Ｖ、ＴＲ１＝５００Ω、ＶＤＮ＝０．８Ｖとすれば、抵抗素子Ｒ１のインピーダンスは、Ｒ１＝３３３．３３Ωになる。
【００５５】
したがって、レベル制御回路７０の抵抗素子Ｒ１を当該値に設計することにより、ノードＮ２の最大電圧Ｎ２ｍａｘ＝１．８Ｖとすることができる。
【００５６】
ここで、抵抗素子Ｒ１にかかる電圧は、１Ｖが最大であるから、リーク電流は、３ｍＡとなり、実施の形態１と同値である。
【００５７】
しかし、ノードＮ２がダイオードＤ１のオン電圧ＶＤＮに達するまでの間はレベル制御回路７０に電流が流れないためＰチャンネルＭＯＳトランジスタＰＴ１の駆動力が最大限発揮される。この結果、レベルシフト回路２０の電圧振幅レベル変換動作がさらに高速化される。
【００５８】
なお、ノードＮ２の最大電圧Ｎ２ｍａｘ＞低電圧Ｖ２としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態２と同様にしてノードＮ２の最大電圧Ｎ２ｍａｘを設計することも可能である。これによりノードＮ２の最大電圧Ｎ２ｍａｘ＝低電圧Ｖ２とする場合よりもさらにレベルシフト回路２０の電圧振幅レベル変換動作が高速化される。
【００５９】
（実施の形態３の変形例１）
図３は、実施の形態３に従うレベル制御回路７０の変形例を示す図である。
【００６０】
レベル制御回路７０は、抵抗素子Ｒ１と、２個のダイオードＤ１とを含む。
抵抗素子Ｒ１と、２個のダイオードＤ１とは、それぞれ直列に接続される。
【００６１】
抵抗素子Ｒ１は、直列に接続されたダイオードＤ１のアノードと直列に接続される。
【００６２】
抵抗素子Ｒ１は、ノードＮ２と結合される。また、直列に接続されたダイオードＤ１のカソードは、接地電圧ＧＮＤの電流配線Ｌ２と結合される。
【００６３】
ダイオードの順方向特性により、レベル制御回路７０は、直列に接続されたダイオードＤ１の端子間電圧が順方向オン電圧を越えないと導通しない。
【００６４】
たとえば、通常のダイオードのオン電圧が０．８Ｖであるとすると、直列に接続されたダイオードＤ１の端子間電圧が０．８Ｖ×２＝１．６Ｖとなるまでは、リーク電流が発生しないため、ＰチャンネルＭＯＳトランジスタＰＴ１の駆動力が最大限発揮され実施の形態３に比べてさらにレベルシフト回路２０の電圧振幅レベル変換動作が高速化される。
【００６５】
なお、ノードＮ２の最大電圧Ｎ２ｍａｘ＞低電圧Ｖ２としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態２と同様にしてノードＮ２の最大電圧Ｎ２ｍａｘを設計することも可能である。これによりノードＮ２の最大電圧Ｎ２ｍａｘ＝低電圧Ｖ２のときよりもさらに高速化される。
【００６６】
（実施の形態３の変形例２）
図４は、実施の形態３に従うレベル制御回路７０の変形例を示す図である。
【００６７】
レベル制御回路７０は、抵抗素子Ｒ１と、トランジスタＴＲとを含む。
抵抗素子Ｒ１と、トランジスタＦＥＴとは直列に接続され、そのゲート電極は、抵抗素子の出力を受ける。
【００６８】
レベル制御回路７０は、トランジスタＦＥＴに閾値電圧を越える電圧がかかるまで導通しない。
【００６９】
たとえば、トランジスタＦＥＴの閾値電圧が０．７Ｖであるとすると、トランジスタＦＥＴの端子間電圧が０．７Ｖになるまでリーク電流は、発生しない。
【００７０】
したがって、ＰチャンネルＭＯＳトランジスタＰＴ１の駆動力が最大限発揮されレベルシフト回路２０の電圧振幅レベル変換動作が高速化される。
【００７１】
なお、ノードＮ２の最大電圧Ｎ２ｍａｘ＞低電圧Ｖ２としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態２と同様にしてノードＮ２の最大電圧Ｎ２ｍａｘを設計することも可能である。これによりノードＮ２の最大電圧Ｎ２ｍａｘ＝低電圧Ｖ２のときよりもさらに高速化される。
【００７２】
また、トランジスタＦＥＴを多段接続することによりさらに高速化が図れる。
なお、ノードＮ２の最大電圧Ｎ２ｍａｘ＞低電圧Ｖ２としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態２と同様にしてノードＮ２の最大電圧Ｎ２ｍａｘを設計することも可能である。これによりノードＮ２の最大電圧Ｎ２ｍａｘ＝低電圧Ｖ２のときよりもさらに高速化される。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】
請求項１および２記載のレベルシフト回路は、高耐圧のトランジスタを高電圧で駆動し、また、レベル制御回路により内部ノードの電圧を調整することにより、低耐圧のトランジスタのゲート耐圧を破壊することなく電圧振幅レベルを高速に変換することができる。
【００７５】
また、請求項３記載のレベルシフト回路は、レベル制御回路により内部ノードの電圧をさらに低耐圧のトランジスタのゲート耐圧を考慮して、上げることにより、電圧振幅レベルをさらに高速に変換することができる。
【００７６】
特に、請求項４および請求項５記載のレベルシフト回路は、ダイオードまたはトランジスタを用いることによりレベルシフト回路の電圧振幅レベルをさらに高速に変換することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のレベルシフト回路２０の回路構成を示す図である。
【図２】  レベル制御回路７０の回路構成を示す図である。
【図３】  実施の形態３に従うレベル制御回路７０の変形例を示す図である。
【図４】  実施の形態３に従うレベル制御回路７０の変形例を示す図である。
【図５】  従来のレベルシフト回路１０の回路構成を示す図である。
【符号の説明】
１０，２０  レベルシフト回路、３０  入力駆動回路、７０  レベル制御回路。
【図１】
0004641660.tif 000002
【図２】
0004641660.tif 000003
【図３】
0004641660.tif 000004
【図４】
0004641660.tif 000005
【図５】
0004641660.tif 000006