(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して第１の導電層を形成し、
前記第１の導電層に接して選択的に第３の導電層を形成し、
前記半導体層のチャネル形成領域を覆うレジストマスクを形成し、
一導電型の不純物元素を前記半導体層に選択的に添加して低濃度不純物領域を形成し、
前記第１の導電層と前記第３の導電層とに接して第２の導電層を形成し、前記第２の導電層をドライエッチング法により選択的に除去して形成した第４の導電層及び前記第１の導電層をドライエッチング法により選択的に除去して形成した第５の導電層からなるゲート電極と、前記第５の導電層、前記第４の導電層及び前記第３の導電層からなる領域を有するゲート配線とを形成し、
一導電型の不純物元素を前記半導体層に選択的に添加してソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して第１の導電層を形成し、
前記第１の導電層に接して選択的に第３の導電層を形成し、
前記半導体層のチャネル形成領域を覆うレジストマスクを形成し、
一導電型の不純物元素を前記半導体層に選択的に添加して低濃度不純物領域を形成し、
前記第１の導電層と前記第３の導電層とに接して第２の導電層を形成し、前記第２の導電層をドライエッチング法により選択的に除去して形成した第４の導電層及び前記第１の導電層をドライエッチング法により選択的に除去して形成した第５の導電層からなるゲート電極と、前記第５の導電層、前記第４の導電層及び前記第３の導電層からなる領域を有するゲート配線とを形成し、
一導電型の不純物元素を前記半導体層に選択的に添加してソース領域及びドレイン領域を形成し、
前記ゲート電極の一部を除去することを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して第１の島状半導体層と第２の島状半導体層とを形成し、
前記第１の島状半導体層と第２の島状半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して第１の導電層を形成し、
前記第１の導電層に接して選択的に第３の導電層を形成し、
前記第１の島状半導体層のチャネル形成領域を覆うレジストマスクを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して低濃度不純物領域を形成し、
前記第１の導電層と前記第３の導電層とに接して第２の導電層を形成し、前記第２の導電層をドライエッチング法により選択的に除去して形成した第４の導電層及び前記第１の導電層をドライエッチング法により選択的に除去して形成した第５の導電層からなるゲート電極と、前記第５の導電層、前記第４の導電層及び前記第３の導電層からなる領域を有するゲート配線とを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加してソース領域及びドレイン領域を形成し、
一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加してソース領域及びドレイン領域として機能する不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して第１の島状半導体層と第２の島状半導体層とを形成し、
前記第１の島状半導体層と第２の島状半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して第１の導電層を形成し、
前記第１の導電層に接して選択的に第３の導電層を形成し、
前記第１の島状半導体層のチャネル形成領域を覆うレジストマスクを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して低濃度不純物領域を形成し、
前記第１の導電層と前記第３の導電層とに接して第２の導電層を形成し、前記第２の導電層をドライエッチング法により選択的に除去して形成した第４の導電層及び前記第１の導電層をドライエッチング法により選択的に除去して形成した第５の導電層からなるゲート電極と、前記第５の導電層、前記第４の導電層及び前記第３の導電層からなる領域を有するゲート配線とを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加してソース領域及びドレイン領域を形成し、
前記ゲート電極の一部を除去した後、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加してソース領域及びドレイン領域として機能する不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項５】
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して第１の島状半導体層と第２の島状半導体層とを形成し、
前記第１の島状半導体層と第２の島状半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して第１の導電層を形成し、
前記第１の導電層に接して選択的に第３の導電層を形成し、
前記第１の島状半導体層のチャネル形成領域を覆う第１のレジストマスクを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して低濃度不純物領域を形成し、
前記第２の島状半導体層のチャネル形成領域を覆う第２のレジストマスクを形成し、
一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加してソース領域及びドレイン領域として機能する不純物領域を形成し、
前記第１の導電層と前記第３の導電層とに接して第２の導電層を形成し、前記第２の導電層をドライエッチング法により選択的に除去して形成した第４の導電層及び前記第１の導電層をドライエッチング法により選択的に除去して形成した第５の導電層からなるゲート電極と、前記第５の導電層、前記第４の導電層及び前記第３の導電層からなる領域を有するゲート配線とを形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加してソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記第１の導電層と、前記第２の導電層のいずれかは、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）またはモリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記第３の導電層は、アルミニウム（Ａｌ）または銅（Ｃｕ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。或いは、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）が得られるＥＬ材料を用いたＥＬ表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００３】
【従来の技術】
ＴＦＴから成る大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置やＥＬ表示装置、並びに密着型イメージセンサはその代表例である。
【０００４】
ＴＦＴはその構造や作製方法によって分類することができる。特に、結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であった。
【０００５】
尚、本明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、特開平１０−２４７７３５号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００６】
アクティブマトリクス型液晶表示装置には、機能ブロックごとにｎチャネル型ＴＦＴで構成される画素部（或いは画素マトリクス回路とも言う）や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの駆動回路が一枚の基板上に形成された。
【０００７】
また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの集積回路がＴＦＴを用いて形成されていた。
【０００８】
これらの回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっていた。
【０００９】
ＴＦＴなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。本明細書では、線形領域と飽和領域をＴＦＴのオン領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。
【００１０】
画素部はｎチャネル型ＴＦＴ（以下、このＴＦＴを画素ＴＦＴと記す）から成るスイッチ素子と補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が採用されている。従って、要求されるＴＦＴの特性は、オフ電流を十分低減させておく必要があった。
【００１１】
また、駆動回路のバッファ回路は高い駆動電圧が印加されるため、耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流を十分確保する必要があった。
【００１２】
しかし、結晶質ＴＦＴのオフ電流は高くなりやすいといった問題点があった。
そして、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴにはオン電流の低下といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられていた。
【００１３】
ＴＦＴの構造には、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【００１４】
ＬＤＤ構造はさらにゲート電極との位置関係により、ゲート電極とオーバーラップするＧＯＬＤ（Gate-drain Overlapped LDD）構造や、ゲート電極とオーバーラップしないＬＤＤ構造などがある。ＧＯＬＤ構造は、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１５】
一方、大面積集積回路に係わる他の問題として、配線の問題があった。ＴＦＴで構成される集積回路には、ゲート電極に接続されるゲート配線と、ソース電極またはドレイン電極に接続されるデータ配線が設けられる。特にゲート配線には寄生容量や配線抵抗の影響による配線遅延の問題を有していた。ゲート電極やゲート配線には耐熱性を考慮してモリブデン（Ｍｏ）、タンタル（Ｔａ）やタングステン（Ｗ）といった材料が用いられていたが、これらは面積抵抗で１０Ω程度あり、大面積集積回路には適していなかった。本来はアルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗材料を用いることが好ましかった。
【００１６】
【発明が解決しようとする課題】
しかしながら、ＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまう問題があり、大面積集積回路においてすべてのＴＦＴをその構造で形成することは必ずしも好ましくなかった。例えば、画素ＴＦＴでは、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することは好ましくなかった。
【００１７】
また、ＬＤＤ構造は直列抵抗の増加により、オン電流が低下してしまうことが問題であった。オン電流はＴＦＴのチャネル幅などにより自由に設計できるものではあるが、例えば、バッファ回路を構成するＴＦＴにＬＤＤ構造を設ける必要は必ずしもなかった。
【００１８】
本発明は、アクティブマトリクス型の液晶表示装置やＥＬ表示装置、並びにイメージセンサに代表される大面積集積回路を有する半導体装置において、機能回路ごとに最適な構造のＴＦＴを提供することを課題とする。また、そのようなＴＦＴを同一基板上に同一工程で形成する方法を提供することを課題としている。
【００１９】
また、アクティブマトリクス型液晶表示装置やＥＬ表示装置、並びにイメージセンサに代表される大面積集積回路を有する半導体装置において、配線抵抗の低抵抗化と高集積化を両立させた配線構造を提供することを課題としている。
【００２０】
本発明はこのような課題を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性が得られる結晶質ＴＦＴを実現することを目的としている。そして、そのような結晶質ＴＦＴでさまざまな機能回路を形成した大面積集積回路を有する半導体装置の信頼性を高めることを目的としている。
【００２１】
【課題を解決するための手段】
本発明は上記課題を解決するために、ＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域とが一つのＴＦＴに設けられる構造とすることに特徴を有している。
【００２２】
また、本発明はアクティブマトリクス型液晶表示装置やＥＬ表示装置、並びにイメージセンサに代表される大面積集積回路を有する半導体装置において、それぞれの機能回路ごとに最適な構造のＴＦＴを実現するために、ＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域との比をそれぞれのＴＦＴで異ならせることを可能としている。
【００２３】
さらに、アクティブマトリクス型液晶表示装置やＥＬ表示装置、並びにイメージセンサに代表される大面積集積回路をにおいて、低抵抗材料であるＡｌやＣｕを有効に使ったゲート配線を実現するために、クラッド構造の配線を部分的に形成する配線構造とした。
【００２４】
従って、本発明で開示する発明の構成は、絶縁表面を有する基板上に、半導体層とゲート絶縁膜とゲート電極と、さらにそのゲート電極に接続したゲート配線とを有する半導体装置において、ゲート電極は第１の導電層、または第１の導電層と第２の導電層とから成り、ゲート配線は、ゲート電極と同じ導電層で形成される領域と、第３の導電層が、前記第１の導電層と第２の導電層とで覆われたクラッド構造を有する領域と、から構成されるものである。
【００２５】
また、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域と、を有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して、前記ゲート電極と重なっている構造を有している。
【００２６】
本発明に適用される、前記第１の導電層と第２の導電層とは、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物を使用するものである。また、第３の導電層はアルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物に代表される低抵抗導電性材料である。
【００２７】
そして、本発明は、ｎチャネル型薄膜トランジスタで形成されたマトリクス回路と、ｎチャネル型薄膜トランジスタと、ｐチャネル型薄膜トランジスタと、で形成されたＣＭＯＳ回路を有する半導体装置に適用することができる。
【００２８】
しかし、前記ＣＭＯＳ回路において、ｐチャネル型ＴＦＴには、本発明構成を必ずしも適用する必要はない。
【００２９】
また、本発明の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加して第２の不純物領域を形成する工程と、前記第１の導電層に接して第３の導電層を形成する工程と、前記第１の導電層と前記第３の導電層に接して第２の導電層を形成する工程と、前記第１の導電層と前記第２の導電層とからゲート電極を形成する工程と、前記第１の導電層と前記第２の導電層と前記第３の導電層とからゲート配線を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加して第１の不純物領域を形成する工程と、前記ゲート電極の一部を除去する工程とを有することを特徴とする。
【００３０】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、一導電型の不純物元素を少なくとも前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記第１の導電層に接して第３の導電層を形成する工程と、前記第１の導電層と前記第３の導電層に接して第２の導電層を形成する工程と、前記第１の導電層と前記第２の導電層とからゲート電極を形成する工程と、前記第１の導電層と前記第２の導電層と前記第３の導電層とからゲート配線を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、前記ゲート電極の一部を除去する工程とを有することを特徴とする。
【００３１】
【発明の実施の形態】
[実施形態１]
本発明の実施形態を図１と図２により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００３２】
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可能である。
【００３３】
そして、基板１０１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地膜１０２と、酸化シリコン膜から成る下地膜１０３が形成される。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成すれば良く、基板１０１からＴＦＴに有害な不純物が半導体層へ拡散することを防ぐために設けるものである。その目的のために、窒化シリコン膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良かった。
【００３４】
その他にも、応力バランスを考慮して、下地膜１０２をプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜で１０〜１００nmの厚さに形成し、下地膜１０３をＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜で１００〜２００ｎｍの厚さに積層形成した２層構造としても良い。
【００３５】
勿論、下地膜を窒化シリコン膜からなる下地膜１０２または酸化シリコン膜からなる下地膜１０３のどちらか一方のみで形成しても良いが、ＴＦＴの信頼性のを考慮すると２層構造とすることが最も望ましかった。
【００３６】
下地膜１０３に接して形成される半導体層はプラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザーアニール法や熱アニール法で結晶化された結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００３７】
または、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００３８】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成されるものである。プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atomic％の割合で膜中に水素が含まれているが、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atomic％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００３９】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と下地膜１０３と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができた。
【００４０】
非晶質半導体膜を結晶化する工程は、公知のレーザーアニール法または熱アニール法の技術を用いれば良い。また、触媒元素を用いた熱アニール法の技術により結晶質半導体膜を形成すると優れたＴＦＴ特性を得ることができる。
【００４１】
こうして形成された結晶質半導体膜を、第１のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により島状の半導体層１０４、１０５を形成した。
【００４２】
次に、島状の半導体層１０４、１０５の表面に、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い。
【００４３】
そして、ゲート絶縁膜１０６の表面に第１の導電層１０７と、第３の導電層１０８とを形成した。第１の導電層１０７は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。第１の導電層１０７の厚さは５〜５０ｎｍ、好ましくは１０〜２５ｎｍで形成すれば良い。
【００４４】
ゲート絶縁膜１０６と第１の導電層１０７の厚さは重要である。これは、後に実施されるドーピング工程において、ｎ型を付与する不純物をゲート絶縁膜１０６と第１の導電層１０７を通過させて、半導体層１０４、１０５に添加するためである。実際には、ゲート絶縁膜１０６と第１の導電層１０７の厚さを考慮して、ドーピング工程の条件が決定される。ここで、ゲート絶縁膜１０６や第１の導電層１０７の厚さが予め決められた値よりも１０％以上変動すると、添加される不純物濃度が減少してしまうためである。
【００４５】
第３の導電層１０８はＡｌまたはＣｕを主成分とする導電性材料を用いる。例えば、Ａｌを用いる場合には、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic%添加されたＡｌ合金を用いても良い。第３の導電層は１００〜１０００ｎｍ、好ましくは２００〜４００ｎｍで形成すれば良い。これは、ゲート配線またはゲートバスラインの配線抵抗を下げるための配線材料として形成されるものである。（図１（Ａ））
【００４６】
本発明において、ゲート配線とは、ゲート絶縁膜１０６上に、ゲート電極と同じ材料から形成され、ゲート電極に接続する配線であり、ゲート電極に接続する構成においてゲートバスラインもゲート配線の一部であると見なす。
【００４７】
次に第２のフォトマスクを使用してレジストマスクを形成し、第３の導電層の不要な部分を除去して、ゲートバスラインの一部を形成した（図１（Ｂ）の１０９）。第３の導電層がＡｌである場合、リン酸溶液によるウエットエッチング法により、下地にある第１の導電層と選択性良く除去することができた。
【００４８】
そして、第３のフォトマスクにより、半導体層１０４と、半導体層１０５のチャネル形成領域を覆うレジストマスク１１０、１１１を形成した。このとき、配線を形成する領域にもレジストマスク１１２を形成しておいても良い。
【００４９】
そして、ｎ型を付与するドーピング工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６と第１の導電膜１０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された不純物領域１１３、１１４が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とするものである。(図１（Ｂ）)
【００５０】
その後、レジストマスク１１０、１１１、１１２を除去して、第２の導電層１１５を全面に形成した。第２の導電層１１５は第１の導電層１０７と同じ材料で形成されても良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。そして、第２の導電層１１５の厚さは１００〜１０００ｎｍ、好ましくは２００〜５００ｎｍで形成しておけば良い。（図１（Ｃ））
【００５１】
次に、第４のフォトマスクによりレジストマスク１１６、１１７、１１８、１１９を形成した。第４のフォトマスクは、ｐチャネル型ＴＦＴのゲート電極と、ゲート配線、ゲートバスラインを形成するためのものである。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電層１２２と第２の導電層１２３が半導体層１０５上で残るようにレジストマスク１１７を形成した。
【００５２】
第１の導電層と第２の導電層はドライエッチング法により不要な部分を除去した。そして、ゲート電極１２０、１２１と、ゲート配線１２４、１２５と、ゲートバスライン１２６、１２７を形成した。
【００５３】
ゲートバスラインは、第３の導電層１０９が第１の導電層１２６と第２の導電層１２７とで覆われたクラッド型の構造として形成される。第３の導電層はＡｌやＣｕを主成分とした低抵抗材料であり、配線抵抗を下げることができた。
【００５４】
そして、レジストマスク１１６、１１７、１１８、１１９をそのまま残して、ｐチャネル型ＴＦＴが形成される半導体層１０４の一部にｐ型を付与する不純物元素を添加するために、ドーピング工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域１５２、１５３を形成した。
【００５５】
図１（Ｄ）設けられたレジストマスクを除去した後、新たに第５のフォトマスクによりレジストマスク１２８、１２９、１３０を形成した。第５のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりゲート電極１３１、１３２が形成される。このときゲート電極１３１、１３２は第２の不純物領域１１３、１１４の一部と重なるように形成される。（図１（Ｅ））
【００５６】
そして、レジストマスク１２８、１２９、１３０を完全に除去した後、レジストマスク１３３、１３４、１３５を形成した。レジストマスク１３４はｎチャネル型ＴＦＴのゲート電極１３１、１３２と、第２の不純物領域の一部を覆う形で形成されるものである。レジストマスク１３４は、ＬＤＤ領域のオフセット量を決めるものである。
【００５７】
そして、ｎ型を付与するドーピング工程を行った。そして、ソース領域となる第１の不純物領域１３７とドレイン領域となる第１の不純物領域１３６が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与するドーピング工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図２（Ａ））
【００５８】
そして、ゲート絶縁膜１０６、ゲート電極１２０、１２１、１３１、１３２、ゲート配線１２４、１２５、ゲートバスライン１２６、１２７の表面に第１の層間絶縁膜１３８、１５０を形成した。第１の層間絶縁膜１５０は窒化シリコン膜であり、５０ｎｍの厚さで形成した。また第１の層間絶縁膜１３８は酸化シリコン膜であり、９５０ｎｍの厚さに形成した。
【００５９】
ここで形成された窒化シリコン膜から成る第１の層間絶縁膜１５０は次の熱処理の工程を行うために必要なものであった。これはゲート電極１２０、１２１、１３１、１３２、ゲート配線１２４、１２５、ゲートバスライン１２６、１２７の表面が酸化することを防ぐために効果的であった。
【００６０】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００６１】
第１の層間絶縁膜１３８、１５０はその後、第７のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールを形成した。そして、ソース電極１３９、１４０とドレイン電極１４１を形成した。図示していないが、本実施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００６２】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４５、第１の不純物領域１４８、１４９、第２の不純物領域１４６、１４７が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１４６ａ、１４７ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１４６ｂ、１４７ｂがそれぞれ形成された。そして、第１の不純物領域１４８はソース領域として、第１の不純物領域１４９はドレイン領域として機能した。
【００６３】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１４２、第３の不純物領域１４３、１４４が形成された。そして、第３の不純物領域１４３はソース領域として、第３の不純物領域１４４はドレイン領域となった。（図２（Ｂ））
【００６４】
また、図２（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−Ｃ'断面構造は、図２（Ｂ）と対応している。本発明において、ゲート電極とゲート配線は、第１の導電層と第２の導電層とから形成され、ゲートバスラインは、第１の導電層と第２の導電層と第３の導電層とから形成されたクラッド構造を有している。
【００６５】
図１と図２では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに本願発明を適用することもできる。
【００６６】
[実施形態２]
本発明のＴＦＴの構成を図２６を用いてさらに詳細に説明する。尚、ここでは図２６における各符号は、図１および図２の各符号と対応させて用いている。ＬＤＤ領域である第２の不純物領域は、ゲート電極１３１、１３２と重なる第２の不純物領域１４６ａと、重ならない第２の不純物領域１４６ｂとに分けることができる。即ち、ゲート電極とオーバーラップするＬＤＤ領域（Ｌov）とオーバーラップしないＬＤＤ領域（Ｌoff）が形成されている。
【００６７】
ＬＤＤ領域においてＬovとＬoffの長さは実施形態１で示したように３枚のフォトマスクを用いたパターニングにより容易に実施可能である。実施形態１で示した工程では、第３のフォトマスクでレジストマスクを形成したドーピング工程によりＬＤＤ領域が形成され、第５のフォトマスクにより、ゲート電極が形成されると同時にＬＤＤのオーバーラップ領域（Ｌov）が形成される。さらに第６のフォトマスクで形成されるレジストマスクにより、オーバーラップしないＬＤＤ領域（Ｌoff）が形成されるものである。
【００６８】
しかし、この３枚のフォトマスクは、ドーピング工程において、レジストマスクを形成する目的の他に、ゲート電極をパターニングするためのマスクでもあり、これらの機能を兼用させることにより必ずしも工程が増えることはなかった。
【００６９】
従って、ＬovとＬoffとの長さには設計の自由度が与えられ、作製するＴＦＴのサイズとの兼ね合いの中で任意に設定することができた．これは、大面積集積回路においてそれぞれの機能回路ごとに駆動電圧の異なるＴＦＴを作製するような場合、きわめて有益な方法であった。図２６にはその一例として、アクティブマトリクス型液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素部に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極とオーバーラップする第２の不純物領域１４６ａと、ゲート電極とオーバーラップしない第２の不純物領域１４６ｂの長さを適宣設定することができた。
【００７０】
例えば、液晶表示装置のドライバ回路のシフトレジスタ回路のＴＦＴや、バッファ回路のＴＦＴは基本的にオン特性が重視されるので、いわゆるＧＯＬＤ構造だけでも良く、ゲート電極とオーバーラップしない第２の不純物領域１４６ｂは必ずしも設ける必要はなかった。しかし設ける場合は駆動電圧を考慮してＬoffの値を０．５〜３μｍの範囲で設定すれば良かった。耐圧を考慮すればゲート電極とオーバーラップしない第２の不純物領域１４６ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましかった。
【００７１】
また、サンプリング回路や、画素部に設けるＴＦＴはオフ電流の増加を防ぐため、例えば、チャネル長が３μｍの場合、ゲート電極とオーバーラップする第２の不純物領域１４６ａを１．５μｍとし、ゲート電極とオーバーラップしない第２の不純物領域１４６ｂを１．５μｍとすれば良かった。勿論、本発明はここで示す設計値に限定されるものでなく、適宣決定すれば良いものである。
【００７２】
一方、ｐチャネル型ＴＦＴには、チャネル形成領域、ソース領域、ドレイン領域だけを形成すれば良かった。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００７３】
[実施形態３]
まず、実施形態１と同じ工程に従い図１（Ｅ）に示す状態を得た。そして図３（Ａ）に示すように、レジストマスク１２８、１２９、１３０を完全に除去した後、レジストマスク３０１、３０２、３０３を形成した。レジストマスク３０２はｎチャネル型ＴＦＴのゲート電極と第２の不純物領域の一部を覆う形で形成され、ＬＤＤを形成するためのものであるが、ここではｎチャネル型ＴＦＴのドレイン側のみ形成されるようにした。ゲート電極とオーバーラップしないＬＤＤはオフ電流の増加を防ぐが、それはドレイン側のみに設けるだけでも十分効果を得ることができた。（図３（Ａ））
【００７４】
以降の工程は実施形態１と同様にして行うことで、図３（Ｂ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域１４５、第１の不純物領域１４８、１４９、第２の不純物領域１４７が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１４７ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１４７ｂが形成された。そして、第１の不純物領域１４８はソース領域として、第１の不純物領域１４９はドレイン領域となった。
【００７５】
[実施形態４]
本実施形態を図４を用いて説明する。最初に実施形態１と同じ工程に従い、図１（Ｃ）に示す状態を得た。
【００７６】
そして、フォトマスクを使用して、レジストマスク４０１、４０２、４０３、４０４を形成し、ドライエッチング法により第１の導電層１０７と第２の導電層１０８の一部を除去した。その後、レジストマスクをそのまま使用して、ｎ型を付与するドーピング工程を行い、半導体層１０４、１０５にリンが添加された領域４３０、４３１、４３２、４３３を形成した。
【００７７】
ここでレジストマスクをアッシングおよびアルカリ性の剥離液を使用して完全に除去した。そして再度フォトレジスト膜を形成し、裏面からの露光によるパターニングの工程を行った。このとき、ゲート電極、ゲート配線、およびゲートバスラインのバターンがフォトマスクと同じ役割を果し、レジストマスク４１３、４１４、４１５、４１６がそれぞれのパターン上に形成された。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図４（Ｂ）に示すようにレジストマスクをゲート電極上の内側に形成することができた。
【００７８】
そして、ドライエッチング法によりゲート電極、ゲート配線、およびゲートバスラインの一部を除去することにより、ゲート電極４１９、４２０、４２１、４２２、ゲート配線４２３、４２４、ゲートバスライン４２５、４２６、４２７を形成した。
【００７９】
そして、レジストマスク４１７、４１８を形成し、ゲート電極４１９、４２０をマスクとしてｐ型を付与するドーピング工程を行った。
【００８０】
以降の工程は実施形態１と同様にして行うことで、図２（Ｂ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域１４５、第１の不純物領域１４８、１４９と第２の不純物領域１４６、１４７が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１４６ａ、１４７ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）１４６ｂ、１４７ｂとが形成された。そして、第１の不純物領域１４８はソース領域として、第１の不純物領域１４９はドレイン領域として機能した。
【００８１】
[実施形態５]
本発明の他の実施形態を図５と図６により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００８２】
最初に、実施形態１と同様に基板５０１上に下地膜５０２、５０３を形成し、さらに結晶質半導体から成る島状半導体層５０４、５０５を形成した。さらにゲート絶縁膜５０６、第１の導電層５０７、第３の導電層５０８を形成し、図５（Ａ）の状態を得た。
【００８３】
次に第２のフォトマスクを使用してレジストマスクを形成し、第３の導電層の不要な部分を除去して、ゲートバスラインの一部を形成した（図５（Ｂ）の５１０）。第３の導電層がＡｌである場合、リン酸溶液によるウエットエッチング法により、下地にある第１の導電層と選択性良く除去することができた。
【００８４】
そして、第３のフォトマスクにより、半導体層５０４と、半導体層５０５のチャネル形成領域を覆うレジストマスク５１１、５１２を形成した。このとき、配線を形成する領域にもレジストマスク５１３を形成しておいても良い。
【００８５】
そして、フォスフィン（ＰＨ3）を用いたイオンドープ法でｎ型を付与するドーピング工程を行った。この工程では、ゲート絶縁膜５０６と第１の導電膜５０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域５１４、５１５、５１６、５１７が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図５（Ｃ）)
【００８６】
そして、第４のフォトマスクによりレジストマスク５１８、５１９、５２０、をそのまま残して、ｐチャネル型ＴＦＴが形成される半導体層５０４の一部に、ｐ型を付与するドーピング工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図５（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域５２１、５２２を形成した。
【００８７】
その後、レジストマスク５１８、５１９、５２０を除去して、第２の導電層５２３を全面に形成した。第２の導電層５２３は第１の導電層５０７と同じ材料で形成しても良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。そして、第２の導電層５２３の厚さは１００〜１０００ｎｍ、好ましくは２００〜５００ｎｍで形成しておけば良い。（図５（Ｅ））
【００８８】
次に、第５のフォトマスクによりレジストマスク５２４、５２５、５２６、５２７を形成した。第１の導電層と第２の導電層をドライエッチング法により不要な部分を除去した。そして、ゲート電極５２８、５２９、５３０、５３１と、ゲート配線５３２、５３３と、ゲートバスライン５３４、５３５を形成した。
【００８９】
ゲートバスラインは、第３の導電層５１０が第１の導電層５３４と第２の導電層５３５とで覆われたクラッド型の構造として形成した。第３の導電層はＡｌやＣｕを主成分とした低抵抗材料であり、配線抵抗を下げることができた。
【００９０】
そして、第６のフォトマスクによりレジストマスク５３６、５３７、５３８を形成した。レジストマスク５３７はｎチャネル型ＴＦＴのゲート電極５３０、５３１と、第２の不純物領域の一部を覆う形で形成されるものであった。レジストマスク５３７は、ＬＤＤ領域のオフセット量を決めるものであった。
【００９１】
そして、ｎ型を付与するドーピング工程を行った。そして、ソース領域となる第１の不純物領域５４０とドレイン領域となる第１の不純物領域５４１が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜５０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与するドーピング工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図６（Ａ））
【００９２】
そして、ゲート絶縁膜５０６、ゲート電極５２８、５２９、５３０、５３１、ゲート配線５３２、５３３、ゲートバスライン５３４、５３５の表面に第１の層間絶縁膜５４１、５４２を形成した。第１の層間絶縁膜５４１は窒化シリコン膜であり、５０ｎｍの厚さで形成された。また第１の層間絶縁膜５４２は酸化シリコン膜であり、９５０ｎｍの厚さに形成された。
【００９３】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００９４】
第１の層間絶縁膜５４１、５４２はその後、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極５４３、５４４とドレイン電極５４５を形成した。図示していないが、本実施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００９５】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５４９、第１の不純物領域５５２、５５３、第２の不純物領域５５０、５５１が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）５５０ａ、５５１ａと、ゲート電極と重ならない領域（ＬＤＤ領域）５５０ｂ、５５１ｂがそれぞれ形成された。そして、第１の不純物領域５５２はソース領域として、第１の不純物領域５５３はドレイン領域となった。
【００９６】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域５４６、第３の不純物領域５４７、５４８が形成された。そして、第３の不純物領域５４７はソース領域として、第３の不純物領域５４８はドレイン領域となった。（図５（Ｂ））
【００９７】
また、図５（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−Ｃ'断面構造は図５（Ｂ）と対応している。本発明において、ゲート電極とゲート配線は、第１の導電層と第２の導電層とから形成され、ゲートバスラインは、第１の導電層と第２の導電層と第３の導電層とから形成されたクラッド構造を有している。
【００９８】
図５と図６では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに本願発明を適用することもできる。
【００９９】
[実施形態６]
本発明の他の実施形態を図7と図8により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【０１００】
最初に、実施形態５と同様に基板７０１上に下地膜７０２、７０３を形成し、さらに結晶質半導体から成る島状半導体層７０４、７０５を形成した。さらにゲート絶縁膜７０６、第１の導電層７０７、第３の導電層７０８を形成し、図７（Ａ）の状態を得た。
【０１０１】
次にレジストマスクを形成し、第３の導電層の不要な部分を除去して、ゲートバスラインの一部を形成した（図７（Ｂ）の７１０）。第３の導電層がＡｌである場合、リン酸溶液によるウエットエッチング法により、下地にある第１の導電層と選択性良く除去することができた。
【０１０２】
そして、半導体層７０４と、半導体層７０５のチャネル形成領域を覆うレジストマスク７１１、７１２を形成した。このとき、配線を形成する領域にもレジストマスク７１３を形成しておいても良い。
【０１０３】
そして、フォスフィン（ＰＨ3）を用いたイオンドープ法でｎ型を付与するドーピング工程を行った。この工程では、ゲート絶縁膜７０６と第１の導電膜７０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域７１４、７１５、７１６、７１７が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図７（Ｃ）)
【０１０４】
そして、レジストマスク７１８、７１９、７２０を形成して、ｐ型を付与するドーピング工程に先立って第１の導電層が露出している部分をエッチング法により除去した。そして、ｐ型を付与するドーピング工程を行った。ここでは、第１の導電層が除去されているので、イオンドープ法において加速電圧を低下させることができた。ボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を４０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図７（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域７２４、７２５を形成した。
【０１０５】
以降の工程は実施形態５に従えば良く、図８（Ａ）で示すようにレジストマスク７３９、７４０、７４１を形成し、ｎ型を付与するドーピング工程により第１の不純物領域７４２、７４３を形成した。そして、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域７５２、第１の不純物領域７５５、７５６、第２の不純物領域７５３、７５４が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）７５３ａ、７５４ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）７５３ｂ、７５４ｂがそれぞれ形成された。そして、第１の不純物領域７５５はソース領域として、第１の不純物領域７５６はドレイン領域となった。
【０１０６】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域７４９、第３の不純物領域７５０、７５１が形成された。そして、第３の不純物領域７５０はソース領域として、第３の不純物領域７５１はドレイン領域となった。（図８（Ｂ））
【０１０７】
また、図８（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−Ｃ'断面構造は、図８（Ｂ）と対応している。本発明において、ゲート電極とゲート配線は、第１の導電層と第２の導電層とから形成され、ゲートバスラインは、第１の導電層と第２の導電層と第３の導電層とから形成されたクラッド構造を有している。
【０１０８】
図７と図８では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに本願発明を適用することもできる。
【０１０９】
【実施例】
[実施例１]
本実施例では、本願発明の構成を図９〜図１１を用い、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【０１１０】
図９において、基板９０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板９０１のＴＦＴが形成される表面に、下地膜９０２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜９０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成した。また、下地膜９０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【０１１１】
下地膜９０２は上記材料の他に、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、その上にＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造としても良い。
【０１１２】
第１の酸化窒化シリコン膜は平行平板型のプラズマＣＶＤ法を用いて形成する。第１の酸化窒化シリコン膜は、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、第２の酸化窒化シリコン膜は、ＳｉＨ4を４SCCM、Ｎ2Ｏを４００SCCM、として反応室に導入し、基板温度４００℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。また、第１の酸化窒化シリコン膜は基板を中心に考えて、その内部応力が引張り応力となるように形成する。第２の酸化窒化シリコン膜も同様な方向に内部応力を持たせるが、第１の酸化窒化シリコン膜よりも絶対値で比較して小さい応力となるようにすると良い。
【０１１３】
次に、この下地膜９０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１１４】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【０１１５】
非晶質シリコン膜を結晶化する工程は、公知のレーザーアニール法または熱アニール法を用いれば良い。本実施例ではレーザーアニール法を用い、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【０１１６】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【０１１７】
こうして形成された結晶質シリコン膜を第１のフォトマスクを使用してパターニングし、島状の半導体層９０３、９０４、９０５を形成した。
【０１１８】
次に、島状の半導体層９０３、９０４、９０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜９０６を形成した。ゲート絶縁膜９０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成した。
【０１１９】
そして、ゲート絶縁膜９０６の表面に第１の導電膜９０７と、第３の導電膜９０８とを形成した。第１の導電膜９０７はＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜９０７の厚さは５〜５０ｎｍ、好ましくは１０〜３０ｎｍとする必要がある。ここでは、２０ｎｍの厚さでＴａ膜を形成した。
【０１２０】
Ｔａ膜を用いる場合にはスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、図示しないが第１の導電膜の下に１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。同様に図示しないが、第１の導電膜の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、第１の導電膜または第２の導電膜が微量に含有するアルカリ金属元素がゲート絶縁膜９０６に拡散するのを防ぐことができる。いずれにしても、第１の導電膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【０１２１】
その他に、Ｗ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入してＷ膜を２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１２２】
第３の導電層９０８はＡｌまたはＣｕを主成分とする導電性材料を用いる。例えば、Ａｌを用いる場合には、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic%添加されたＡｌ合金を用いても良い。第３の導電層は１００〜１０００ｎｍ、好ましくは２００〜４００ｎｍで形成すれば良い。これは、ゲート配線またはゲートバスラインの配線抵抗を下げるための配線材料として形成されるものである。
【０１２３】
また、同様に第３の導電層は基板９０１の端部に設けられる入力端子から各回路に接続する配線を形成する上で役立ち、配線抵抗を低減させることができる。
【０１２４】
第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作製法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００℃として、ジシラン（Ｓｉ2Ｈ6）を２５０ＳＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作製することができる。このとき同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２％混入させてｎ型の半導体膜を形成しても良い。（図９（Ａ））
【０１２５】
また、島状の半導体層には、あらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロン（Ｂ）を添加しても良い。このボロン（Ｂ）はしきい値電圧を制御するために添加するものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【０１２６】
次に、第２のフォトマスクを使用してレジストマスクを形成し、第３の導電層の不要な部分を除去して、ゲートバスラインやその他の配線の一部を形成した（図９（Ｂ）の９０９、９１０）。第３の導電層がＡｌである場合、リン酸溶液によるウエットエッチング法により、下地にある第１の導電層と選択性良く除去することができた。
【０１２７】
そして、第３のフォトマスクにより、半導体層９０３と、半導体層９０４、９０５のチャネル形成領域を覆うレジストマスク９１１、９１２、９１５、９１６を形成した。このとき、配線を形成する領域にもレジストマスク９１３、９１４を形成しておいても良い。
【０１２８】
そして、ｎ型を付与するドーピング工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜９０６と第１の導電膜９０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリン（Ｐ）が添加された領域９１７、９１８、９１９、９２０、９２１が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図９（Ｂ）)
【０１２９】
その後、レジストマスクを除去して、第２の導電層９２２を前面に形成した。
第２の導電層９２２は第１の導電層９０７と同じ材料で形成されても良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。そして、第２の導電層９２２の厚さは１００〜１０００ｎｍ、好ましくは２００〜５００ｎｍで形成しておけば良い。（図９（Ｃ））
【０１３０】
次に、第４のフォトマスクによりレジストマスク９２３、９２４、９２５、９２６、９２７、９２８を形成した。第４のフォトマスクは、ｐチャネル型ＴＦＴのゲート電極と、ＣＭＯＳ回路および画素ＴＦＴのゲート配線、ゲートバスラインやその他の配線を形成するためのものである。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電層９３１、９４２と第２の導電層９３２、９４１が半導体層上で残るようにレジストマスク９２４、９２８を形成した。
【０１３１】
第１の導電層と第２の導電層はドライエッチング法により不要な部分を除去した。そして、ゲート電極９２９、９３０と、ゲート配線９３３、９３４と、ゲートバスライン９３５、９３７、９３８、９４０を形成した。
【０１３２】
ゲートバスラインは、第３の導電層９３６、９３９が第１の導電層９３５、９３８と第２の導電層９３７、９４０とで覆われたクラッド型の構造として形成された。第３の導電層はＡｌやＣｕを主成分とした低抵抗材料であり、配線抵抗を下げることができた。
【０１３３】
そして、レジストマスク９２３、９２４、９２５、９２６、９２７、９２８をそのまま残して、ｐチャネル型ＴＦＴが形成される半導体層９０３の一部にｐ型を付与するドーピング工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１０（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域９４３、９４４が形成された。
【０１３４】
図１０（Ａ）で設けられたレジストマスクを除去した後、新たに第５のフォトマスクによりレジストマスク９４５、９４６、９４７、９４８、９４９、９５０、９５１を形成した。第５のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりゲート電極９５２、９５３、９５４、９５５、９５６、９５７が形成された。このときゲート電極９５２、９５３、９５４、９５５、９５６、９５７は第２の不純物領域９１７、９１８、９１９、９２０、９２１の一部と重なるように形成された。（図１０（Ｂ））
【０１３５】
そして、レジストマスクを完全に除去した後、新たなレジストマスク９６０、９６１、９６２、９６３、９６４、９６５を形成した。レジストマスク９６１、９６４、９６５はｎチャネル型ＴＦＴのゲート電極９５２、９５３、９５４、９５５、９５６、９５７と、第２の不純物領域の一部を覆う形で形成されるものであった。レジストマスク９６１、９６４、９６５は、ＬＤＤ領域のオフセット量を決めるものである。
【０１３６】
そして、第６のフォトマスクを用いレジストマスク９６０、９６１、９６２、９６３、９６４、９６５を形成し、ｎ型を付与するドーピング工程を行った。そして、ソース領域となる第１の不純物領域９６７、９６８とドレイン領域となる第１の不純物領域９６６、９６９、９７０を形成した。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜９０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与するドーピング工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図１０（Ｃ））
【０１３７】
図１０（Ｃ）までの工程が終了したら、第１の層間絶縁膜９７１、９７２を形成する工程を行った。最初に窒化シリコン膜９７１を５０ｎｍの厚さに成膜した。窒化シリコン膜９７１はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入した。そして、続いて第１の層間絶縁膜９７２として酸化シリコン膜をＴＥＯＳ（Tetraethyl Orthosilicate）を５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜した。
【０１３８】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【０１３９】
第１の層間絶縁膜９７１、９７２はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールを形成した。そして、ソース電極９７３、９７４、９７５とドレイン電極９７６、９７７を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１４０】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域９８１、第１の不純物領域９８４、９８５、第２の不純物領域９８２、９８３が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）９８２ａ、９８３ａ、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）９８２ｂ、９８３ｂがそれぞれ形成された。そして、第１の不純物領域９８４はソース領域として、第１の不純物領域９８５はドレイン領域となった。
【０１４１】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域９７８、第３の不純物領域９７９、９８０が形成された。そして、第３の不純物領域９７９はソース領域として、第３の不純物領域９８０はドレイン領域となった。
【０１４２】
また、画素ＴＦＴはマルチゲートであり、チャネル形成領域９８６、９９１と第１の不純物領域９８９、９９０、９９４と第２の不純物領域９８７、９８８、９９２、９９３が形成された。ここで第２の不純物領域は、ゲート電極とオーバーラップする領域９８７ａ、９８８ａ、９９２ａ、９９３ａとゲート電極とオーバーラップしない領域９８７ｂ、９８８ｂ、９９２ｂ、９９３ｂとが形成された。
【０１４３】
こうして図１１に示すように、基板９０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素ＴＦＴのドレイン側には保持容量部が同時に形成された。
【０１４４】
[実施例２]
本実施例を図１２を用いて説明する。図１２において遮光膜９９６は、画素ＴＦＴの半導体層が形成される領域に合わせて形成され、下地膜９９７を形成する前に設けられた。遮光膜９９６は、Ｔｉ、Ｔａ、Ｃｒ、Ｗなどの金属膜で形成すれば良い。また、タングステンシリサイド(ＷＳｉ)で形成しても良い。さらに好ましくは、ＷＳｉ膜とＳｉ膜の２層構造としても良い。遮光膜９９６は１００〜４００ｎｍ、代表的には２００ｎｍの厚さで形成すれば良い。
【０１４５】
遮光膜９９６上に形成するＴＦＴの工程は実施例１に従えば良い。そして、図１２に示すアクティブマトリクス基板が形成される。このようなアクティブマトリクス基板は、プロジェクション用の液晶表示装置に使用すると好ましい。遮光膜が散乱光を遮り、画素ＴＦＴのオフ電流の増加を効果的に防ぐことができた。
【０１４６】
［実施例３］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１４７】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１８に示す。まず基板１８０１に酸化シリコン膜１８０２を設け、その上に非晶質シリコン膜１８０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１８０４を形成した。（図１８（Ａ））
【０１４８】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１８０５を形成した。こうして得られた結晶質シリコン膜１８０５は非常に優れた結晶質を有した。（図１８（Ｂ））
【０１４９】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図１９で説明する。
【０１５０】
まず、ガラス基板１９０１に酸化シリコン膜１９０２を設け、その上に非晶質シリコン膜１９０３、酸化シリコン膜１９０４を連続的に形成した。この時、酸化シリコン膜１９０４の厚さは１５０ｎｍとした。
【０１５１】
次に酸化シリコン膜１９０４をパターニングして、選択的に開孔部１９０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１９０６が形成され、ニッケル含有層１９０６は開孔部１９０５の底部のみで非晶質シリコン膜１９０２と接触した。（図１９（Ａ））
【０１５２】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１９０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１９０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１９（Ｂ）)
【０１５３】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１５４】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１５５】
［実施例４］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１５６】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atmos/cm3以下、好ましくは１×１０16atmos/cm3にまで低減することができる。
【０１５７】
本実施例の構成について図２０を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２０（Ａ）では、実施例３で示した結晶化の技術を用いて、下地２００２、結晶質シリコン膜２００３が形成された状態を示している。そして、結晶質シリコン膜２００３の表面にマスク用の酸化シリコン膜２００４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。
そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域２００５が設けられた。
【０１５８】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域２００５がゲッタリングサイトとして働き、結晶質シリコン膜２００３に残存していた触媒元素はリンが添加された領域２００５に偏析させることができた。
【０１５９】
そして、マスク用の酸化シリコン膜２００４と、リンが添加された領域２００５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atmos/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１６０】
［実施例５］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図２１で説明する。
【０１６１】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板２１０１が用いられた。そして実施例３及び実施例４で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層２１０２、２１０３を形成した。そして、半導体層２１０２、２１０３を覆って、ゲート絶縁膜２１０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図２１（Ａ））
【０１６２】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図２１（Ｂ））
【０１６３】
その結果、本実施例の条件では、半導体層２１０２、２１０３とゲート絶縁膜２１０４との界面で熱酸化膜が形成され、ゲート絶縁膜２１０７が形成された。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜２１０４と半導体層２１０２、２１０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができた。
【０１６４】
以上の工程で作製されたゲート絶縁膜２１０７は、絶縁耐圧が高く半導体層２１０５、２１０６とゲート絶縁膜２１０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良かった。
【０１６５】
［実施例６］
本実施例では、実施例３で示したした方法で結晶質半導体膜を形成し、実施例１で示す工程でアクティブマトリクス基板を作製方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例１において、図９（Ａ）で示される半導体層９０３、９０４、９０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましかった。
【０１６６】
ここでは、図１０（Ｂ）に示す工程までそのまま実施した。そして、レジストマスク９４５、９４６、９４７、９４８、９４９、９５０、９５１を除去した。
【０１６７】
そして、図２２に示すように、新たなレジストマスク２２０１、９６１、９６２、９６３、９６４、９６５を形成した。そして、ｎ型を付与するドーピング工程を行った。そして、半導体層にリンが添加された領域２２０２、２２０３、９６６、９６７、９６８、９６９、９７０が形成された。
【０１６８】
ここで、リンが添加された領域２２０２、２２０３にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０19〜１×１０21atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさなかった。
【０１６９】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。（図２２（Ｂ））
【０１７０】
図２２（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、図１１の状態を形成することにより、アクティブマトリクス基板を作製することができた。
【０１７１】
［実施例７］
本実施例では、実施例１〜６に記載の技術で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図１３で説明する。
【０１７２】
図１１の状態のアクティブマトリクス基板に対して、パッシベーション膜１３０１を形成した。パッシベーション膜１３０１は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜１３０２を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１７３】
さらに第３の層間絶縁膜を形成した。第３の層間絶縁膜１３０４は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１３０４と第２の層間絶縁膜１３０２、パッシベーション膜１３０１にドレイン電極９７７に達するコンタクトホールを形成し、画素電極１３０５を形成した。画素電極１３０５は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１３０５を形成した。
【０１７４】
次に、図１４に示すように、配向膜１４０１を第３の層間絶縁膜１３０４と画素電極１３０５形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１４０２には、透明導電膜１４０３と、配向膜１４０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１７５】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１４０５を注入し、封止剤（図示せず）によって完全に封止した。よって図１４に示すアクティブマトリクス型液晶表示装置が完成した。
【０１７６】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図１５と図１６を用いて説明する。図１５は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板９０１上に形成された、画素部１５０１と、走査（ゲート）線駆動回路１５０２と、データ(ソース)線駆動回路１５０３で構成される。画素ＴＦＴ１５００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１５０２と、データ（ソース）線駆動回路１５０３はそれぞれゲート配線１６０３とソース配線１６０４で画素部１５０１に接続されている。
【０１７７】
図１６は画素部１５１の上面図であり、ほぼ１画素の上面図である。画素ＴＦＴはｎチャネル型ＴＦＴである。ゲート配線１６０２に連続して形成されるゲート電極１６０３は、図示されていないゲート絶縁膜を介してその下の半導体層１６０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１６０７が形成されている。また、図１６で示すＡ―Ａ'、およびＢ−Ｂ'に沿った断面構造は、図１４に示す画素部の断面図に対応している。
【０１７８】
本実施例では、画素ＴＦＴ１５００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１７９】
［実施例８］
本実施例では、アクティブマトリクス型液晶表示装置の画素部の他の構成例を図１７で示す。
【０１８０】
図１７（Ａ）は画素部の上面図であり、ほぼ１画素の上面図である。画素部には画素ＴＦＴが設けられている。また図１７（Ａ）のＡ−Ａ'断面は、図１７（Ｂ）に対応している。ゲート配線はクラッド型の構造で、第１の導電層１７１４、第２の導電層１７１６、第３の導電層１７１５から成っている。また、ゲート配線に接続されるゲート電極は第１の導電層１７１７、１７１９と第２の導電層１７１８、１７２０とから成っている。図１７（Ａ）には図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量が形成されている。
【０１８１】
［実施例９］
図２３は、実施例７で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路２３０１、ゲート信号線側駆動回路（Ａ）２３０７、ゲート信号線側駆動回路（Ｂ）２３１１、プリチャージ回路２３１２、画素部２３０６を有している。
【０１８２】
ソース信号線側駆動回路２３０１は、シフトレジスタ回路２３０２、レベルシフタ回路２３０３、バッファ回路２３０４、サンプリング回路２３０５を備えている。
【０１８３】
また、ゲート信号線側駆動回路（Ａ）２３０７は、シフトレジスタ回路２３０８、レベルシフタ回路２３０９、バッファ回路２３１０を備えている。ゲート信号線側駆動回路（Ｂ）２３１１も同様な構成である。
【０１８４】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路２３０２、２３０８は１０〜１６Ｖであり、レベルシフタ回路２３０３、２３０９、バッファ回路２３０４、２３１０、サンプリング回路２３０５、画素部２３０６は１４〜１６Ｖであった。サンプリング回路２３０５、画素部２３０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。
【０１８５】
本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【０１８６】
図２４（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲートであり、ドレイン側にのみＬＤＤ領域となる第２の不純物領域が設けられている。ここで、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０６ａとオーバーラップしないＬＤＤ領域２０６ｂの長さは、例えば、図２６に従えば良く、２０６ａを２．０μｍ、２０６ｂを１．０μｍとして形成することができる。
【０１８７】
図２４（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイン側にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａ、２０５ｃの長さを２．５μｍとし、オーバーラップしないＬＤＤ領域２０５ｂ、２０５ｄの長さを２．５μｍとすることができる。勿論、ＴＦＴのゲートはダブルゲートに限定されず、シングルゲートの構造としても良いし、複数のゲートを設けたマルチゲートの構造とすれば良い。レベルシフタ回路、バッファ回路は高い電流駆動能力が要求されるため、キンク効果によりＴＦＴが劣化しやすい。しかし、図２４（Ｂ）に示すようなＬＤＤ領域を設けることにより、ＴＦＴの劣化を防ぐことができる。
【０１８８】
図２４（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａ、及びオーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さは、それぞれ等しくすることが好ましく、例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａを１．５μｍ、オーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さを１．０μｍとすることができる。
【０１８９】
図２４（Ｄ）は画素部の構成例を示している。この回路のｎチャネル型ＴＦＴはマルチゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５a、２０５ｂ、２０６ａ、２０６ｃを１．５μｍ、オーバーラップしないＬＤＤ領域２０６ｂ、２０６ｄの長さを１．５μｍとすることができる。
【０１９０】
［実施例１０］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図２５、図３３、図３４で説明する。
【０１９１】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２５に示す。
【０１９２】
図２５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０１９３】
図２５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０１９４】
図２５（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０１９５】
図２５（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０１９６】
図２５（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【０１９７】
図２５（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【０１９８】
図３３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。
【０１９９】
図３３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７９３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示装置９７０２やその他の信号制御回路に適用することができる。
【０２００】
図３３（Ｄ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本願発明を表示装置９８０２やその他の信号制御回路に適用することができる。
【０２０１】
図３４（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。本発明は投射装置３６０１やその他の信号制御回路に適用することができる。
【０２０２】
図３４（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明は投射装置３７０２（特に５０〜１００インチの場合に効果的である）やその他の信号制御回路に適用することができる。
【０２０３】
なお、図３４（Ｃ）は、図３４（Ａ）及び図３４（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０５〜３８０７、ダイクロイックミラー３８０３、３８０４、光学レンズ３８０８、３８０９、３８１１、液晶表示装置３８１０、投射光学系３８１２で構成される。投射光学系３８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置３８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】
また、図３４（Ｄ）は、図３４（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、光源３８１３、３８１４、合成プリズム３８１５、コリメータレンズ３８１６、３８２０、レンズアレイ３８１７、３８１８、偏光変換素子３８１９で構成される。なお、図３４（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２０５】
また、ここでは図示しなかったが、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２０６】
[実施例１１]
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ表示装置ともいう）を作製した例について説明する。
【０２０７】
図２７（Ａ）は本発明を用いたＥＬ表示パネルの上面図である。図２７（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０２０８】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシーリング材（ハウジング材ともいう）１８を設ける。なお、シーリング材１８は素子部を囲めるような凹部を持つガラス板またはプラスチック板を用いても良いし、紫外線硬化樹脂を用いても良い。シーリング材１８として素子部を囲めるような凹部を持つプラスチック板を用いた場合、接着剤１９によって基板１０に固着させ、基板１０との間に密閉空間を形成する。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。
【０２０９】
さらに、シーリング材１８と基板１０との間の空隙２０には不活性ガス（アルゴン、ヘリウム、窒素等）を充填しておいたり、酸化バリウム等の乾燥剤を設けておくことが望ましい。これによりＥＬ素子の水分等による劣化を抑制することが可能である。
【０２１０】
また、図２７（Ｂ）は本実施例のＥＬ表示パネルの断面構造であり、基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。駆動回路用ＴＦＴ２２としては、図２に示したｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。また、画素部用ＴＦＴ２３には図２に示したｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。
【０２１１】
本発明を用いて駆動回路用ＴＦＴ２２、画素部用ＴＦＴ２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）２６の上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０２１２】
次に、ＥＬ層２９を形成する。ＥＬ層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１３】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２１４】
ＥＬ層２９を形成したら、その上に陰極３０を形成する。陰極３０とＥＬ層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層２９と陰極３０を連続成膜するか、ＥＬ層２９を不活性雰囲気で形成し、大気解放しないで陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２１５】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料３２を介してＦＰＣ１７に接続される。
【０２１６】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２１７】
また、配線１６はシーリング材１８と基板１０との間を隙間（但し接着剤１９で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０２１８】
以上のような構成でなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２８に、上面構造を図２９（Ａ）に、回路図を図２９（Ｂ）に示す。図２８、図２９（Ａ）及び図２９（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２１９】
図２８において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は本発明（例えば、実施形態１で図２で示したＴＦＴ）のｎチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。或いは、また、本発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２０】
また、電流制御用ＴＦＴ２４０３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ２４０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２２１】
このとき、電流制御用ＴＦＴ２４０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極（厳密にはゲート電極として機能するサイドウォール）に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２２】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２３】
また、図２９（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン配線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０２２４】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２２５】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２２６】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２２７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shcenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２２８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２２９】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３０】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３１】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３２】
陽極４７まで形成された時点でＥＬ素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３３】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２３４】
以上のように本願発明のＥＬ表示パネルは図２８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２３５】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２３６】
［実施例１２］
本実施例では、実施例１１に示した画素部において、ＥＬ素子２４０５の構造を反転させた構造について説明する。説明には図２６を用いる。なお、図２９（Ａ）の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２３７】
図３０において、電流制御用ＴＦＴ２６０１は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２３８】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２３９】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。
【０２４０】
本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０２４１】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４２】
［実施例１３］
本実施例では、図２９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３１に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０２４３】
図３１（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４４】
また、図３１（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。なお、図３１（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４５】
また、図３１（Ｃ）は、図３１（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４６】
なお、本実施例の構成は、実施例１１または１２の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２４７】
［実施例１４］
実施例１３に示した図３１（Ａ）、図３１（Ｂ）では電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためにコンデンサ２４０４を設ける構造としているが、コンデンサ２４０４を省略することも可能である。
【０２４８】
実施例１３の場合、電流制御用ＴＦＴ２４０３として図２８に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。
【０２４９】
この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５０】
また、図３１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０２５１】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５２】
[実施例１５]
実施例７で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５３】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２２に示す。図２２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。
「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２５４】
図３２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２５５】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２５６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２５７】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２５８】
【発明の効果】
本願発明を実施することで、安定した結晶質ＴＦＴ動作を得ることができた。
その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素ＴＦＴや、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２５９】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とした。
【０２６０】
さらに、ゲート配線の一部、およびゲートバスラインをクラッド型の構造とすることで、アクティブマトリクス型液晶表示装置やイメージセンサに代表される大面積集積回路において、回路の集積化の向上を実現する上できわめて有効であった。
【図面の簡単な説明】
【図１】  ＴＦＴの作製工程を示す断面図。
【図２】  ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図３】  ＴＦＴの作製工程を示す断面図。
【図４】  ＴＦＴの作製工程を示す断面図。
【図５】  ＴＦＴの作製工程を示す断面図。
【図６】  ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図７】  ＴＦＴの作製工程を示す断面図。
【図８】  ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図９】  ＴＦＴの作製工程を示す断面図。
【図１０】  ＴＦＴの作製工程を示す断面図。
【図１１】  アクティブマトリクス基板の断面図。
【図１２】  アクティブマトリクス基板の断面図。
【図１３】  液晶表示装置の作製工程を示す図。
【図１４】  液晶表示装置の断面図。
【図１５】  アクティブマトリクス基板の斜視図。
【図１６】  アクティブマトリクス回路の上面図。
【図１７】  画素部の上面図と断面図。
【図１８】  結晶質シリコン膜の作製工程を示す図。
【図１９】  結晶質シリコン膜の作製工程を示す図。
【図２０】  結晶質シリコン膜の作製工程を示す図。
【図２１】  結晶質シリコン膜の作製工程を示す図。
【図２２】  ＴＦＴの作製工程を示す断面図。
【図２３】  アクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図。
【図２４】  本発明のＴＦＴの構成を示す図。
【図２５】  半導体装置の一例を示す図。
【図２６】  本発明のゲート電極とＬＤＤ領域の関係を説明する図。
【図２７】  ＥＬ表示パネルの上面図及び断面図。
【図２８】  ＥＬ表示パネルの画素部の断面構造を示す図。
【図２９】  ＥＬ表示パネルの画素部の上面構造を及び回路図を示す図。
【図３０】  ＥＬ表示パネルの画素部の断面構造を示す図。
【図３１】  ＥＬ表示パネルの画素部の回路図を示す図。
【図３２】  反強誘電性混合液晶の光透過率特性の一例を示す図。
【図３３】  半導体装置の一例を示す図。
【図３４】  半導体装置の一例を示す図。
【符号の説明】
２０１、２０４  チャネル形成領域
２０９、２１０  ゲート電極
２１１、２１２  ソース電極
２１３  ドレイン電極
【図１】
0004641582.tif 000002
【図２】
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【図３】
0004641582.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004641582.tif 000020
【図２０】
0004641582.tif 000021
【図２１】
0004641582.tif 000022
【図２２】
0004641582.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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