(57)【特許請求の範囲】
【請求項１】
設計データ、少なくとも、配線の最小線幅ルール及び孤立パターンの最小面積ルールを含むデザインルール、並びに、半導体素子の単位領域毎の属性に関するセルライブラリ情報を保存するデータ管理部と、該データ管理部に保存されたデータに基づいて所定の処理を行う演算処理部と、オペレータにより所定の入力操作が行われる入力部とを備える設計システムの前記演算処理部が、前記半導体素子の配線層を構成する各要素のレイアウトパターンを形成するレイアウトパターン形成工程と、
前記演算処理部が、前記入力部を介してオペレータから入力された指令信号に基づいて前記データ管理部から前記セルライブラリ情報を読み出し、該読み出した前記セルライブラリ情報に基づいて、前記レイアウトパターン形成工程で形成されたレイアウトパターンから、ダミーパターンを形成しない所定の領域を抽出する抽出工程と、
前記演算処理部が、前記抽出工程によって抽出された前記所定の領域を除いた領域に対し、前記レイアウトパターンに対する配線密度と前記データ管理部に保存された前記デザインルールとに基づいて、前記レイアウトパターンとの絶縁性が保たれるようにダミーパターンを生成するダミーパターン生成工程と、
を有し、
前記ダミーパターン生成工程は、前記演算処理部が、前記レイアウトパターンに対して所定の間隔を有する領域に仮ダミーパターンを生成する仮ダミーパターン生成工程と、前記演算処理部が、前記仮ダミーパターンから配線層の前記デザインルールのうち、少なくとも、配線の最小線幅ルール及び孤立パターンの最小面積ルールについて、それぞれを大きくしたルールを満たさないダミーパターンを除去し、最終的なダミーパターンを生成するダミーパターン生成工程とを有し、
前記演算処理部が、前記配線層に伝送される信号の最大動作周波数に応じて、前記ダミーパターンとレイアウトパターンとの間隔を算出し、前記ダミーパターンに反映させる
パターン生成方法。
【請求項２】
前記所定の領域は画素部を含む領域である
請求項１記載のパターン生成方法。
【請求項３】
前記所定の領域は電磁シールドを要する回路部を含む領域である
請求項１記載のパターン生成方法。
【請求項４】
前記演算処理部が、前記ダミーパターン生成工程で生成した前記ダミーパターンと前記データ管理部に保存された前記設計データとに基づいてマスクパターンを生成するマスクパターン生成工程を有する
請求項１記載のパターン生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばイメージセンサ等の半導体素子の配線層のパターンを形成する場合に必要となるダミーパターンを生成するためのパターン生成方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、高集積化は進む一方である。また、撮像素子では、逆に多画素化が進んでいる。特に、ＣＭＯＳイメージセンサの配線層マスクは、素子構造が複雑で密の部分（論理回路部）と素子構造が比較的単純で疎の部分（フォトダイオード部）とが１つの半導体チップの中に混在する構造であるため、配線パターンを作成する際には、ＣＣＤイメージセンサ等に比較して微細かつ複雑なパターンを形成する必要がある。
一般に配線のパターンの形成は、バリアメタル層、アルミニウム層などの導電性膜を形成した後、フォトリソグラフィによりパターンニングを行い、エッチングして所望の配線パターンを形成する。
そして、このエッチング工程では、レジストにより覆われたパターンから露呈する導電性膜が選択的に除去されるが、ガス組成、濃度、温度等を最適化してもパターン面積によってエッチング速度にぱらつきが高まってしまい、エッチングの精度が低下する。
そこで、こうした微細かつ複雑な配線パターンを設計通りに形成するために、従来は設計レイアウトパターンに加えて、面積とピッチの異なる小領域のダミーパターンを配置することにより、エッチング速度のばらつきを緩和し、加工精度の向上を図るようにしている（例えば特許文献１、２参照）。
【特許文献１】特開２００５−２５１７９６号公報
【特許文献２】特開平９−２９３７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述のように多画素化が進んだＣＭＯＳイメージセンサでは、フォトダイオード部は受光領域を大きくとって感度を高める必要があり、この部分の配線パターン密度を大きくすると、受光領域を遮光してしまうことになることから、配線パターンを密にすることが困難である。
そのため、配線密度が高い論理回路部と、ピッチや面積を固定した配線ダミーパターンのみでは、素子全体で十分な配線密度が得られず、エッチングに最適なパターン面積が得られない。
【０００４】
そこで本発明は、作成する半導体素子に固有の素子配置上の特徴を考慮しつつ、自由度の高いダミーパターンの生成を可能とし、全体の配線密度を向上して、エッチング等の加工精度を改善することが可能なパターン生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述の目的を達成するため、本発明のパターン生成方法は、設計データ、少なくとも、配線の最小線幅ルール及び孤立パターンの最小面積ルールを含むデザインルール、並びに、半導体素子の単位領域毎の属性に関するセルライブラリ情報を保存するデータ管理部と、該データ管理部に保存されたデータに基づいて所定の処理を行う演算処理部と、オペレータにより所定の入力操作が行われる入力部とを備える設計システムの前記演算処理部が、前記半導体素子の配線層を構成する各要素のレイアウトパターンを形成するレイアウトパターン形成工程と、前記演算処理部が、前記入力部を介してオペレータから入力された指令信号に基づいて前記データ管理部から前記セルライブラリ情報を読み出し、該読み出した前記セルライブラリ情報に基づいて、前記レイアウトパターン形成工程で形成されたレイアウトパターンから、ダミーパターンを形成しない所定の領域を抽出する抽出工程と、前記演算処理部が、前記抽出工程によって抽出された前記所定の領域を除いた領域に対し、前記レイアウトパターンに対する配線密度と前記データ管理部に保存された前記デザインルールとに基づいて、前記レイアウトパターンとの絶縁性が保たれるようにダミーパターンを生成するダミーパターン生成工程と、を有し、前記ダミーパターン生成工程は、前記演算処理部が、前記レイアウトパターンに対して所定の間隔を有する領域に仮ダミーパターンを生成する仮ダミーパターン生成工程と、前記演算処理部が、前記仮ダミーパターンから配線層の前記デザインルールのうち、少なくとも、配線の最小線幅ルール及び孤立パターンの最小面積ルールについて、それぞれを大きくしたルールを満たさないダミーパターンを除去し、最終的なダミーパターンを生成するダミーパターン生成工程とを有し、前記演算処理部が、前記配線層に伝送される信号の最大動作周波数に応じて、前記ダミーパターンとレイアウトパターンとの間隔を算出し、前記ダミーパターンに反映させることを特徴とする。
【発明の効果】
【０００６】
本発明のパターン生成方法によれば、例えば固体撮像素子における画素部や、電磁シールドを行う領域、さらには次工程以降で位置合わせなどに用いるマークを形成する領域のような所定の要素を含む領域を抽出し、これらの領域を除いた領域に対してレイアウトパターンの配線密度やデザインルールを考慮した不定形のダミーパターンを生成するようにしたことから、自由度の高いダミーパターンの生成により、全体の配線密度を向上して、エッチング等の加工精度を改善することができる効果がある。
【発明を実施するための最良の形態】
【０００７】
図１は本発明の実施例によるパターン生成方法の処理工程を示すフローチャートであり、図２は本発明のパターン生成方法を適用するＣＭＯＳイメージセンサを示す説明図である。
一般にＣＭＯＳイメージセンサは、図２（Ａ）に示すように、半導体チップ１０の中央部に多数の画素を２次元アレイ状に配置した画素部１２と、その周辺に形成された周辺回路部１４を有している。画素部１２は、大半の領域がフォトダイオード部の受光領域として利用され、各フォトダイオード部の間の狭い領域が、転送、増幅、選択、リセットといった各種の画素トランジスタを形成する領域となっている。また、周辺回路部１４には、信号処理系や駆動系を構成する各種の論理回路が形成されている。また、図２（Ｂ）に示すように、フォトダイオード部や論理回路が形成された半導体基板２０上には、複数の絶縁膜２２と配線膜２４を積層した多層配線層２６となっており、その上に図示しないカラーフィルタやマイクロレンズ等が配置される。
【０００８】
そして、本実施例では、このようなＣＭＯＳイメージセンサの配線層に対し、周辺回路部のパターンが密な論理回路部、画素部、電磁シールドを必要とするＰＬＬや高精度アンプ等のアナログ回路などの所定領域を除き、それ以外の領域について配線から１〜５μｍ離れた部位から全面に不定形のダミーパターンを形成することで、エッチング性を確保する。
なお、本実施例において、このダミーパターンはポリシリコン電極や活性領域といった、下地パターンに影響されず、配線の設計データだけで決定する。また、配線からの距離は、寄生容量として作用するが、フレームレート２４０ｆｐｓ（フレーム／秒）、動作周波数７４．２５ＭＨｚのＣＭＯＳイメージセンサの場合に、１μｍで動作を確保できることを確認しており、この値を基準に配線から１〜５μｍ離れた部位にダミーパターンの形成を行う。
【０００９】
図３は本実施例のパターン生成方法を実現する設計システムの概要を示すブロック図である。
図示のように本システムは、各種の演算処理を行う演算処理部３０、設計データやデザインルールといった各種のデータを保存したデータ管理部３２、オペレータが各種の入力を行う入力部３４、作成したパターン等を表示する画像表示部３６、作成したパターン等を保存するメモリ部３８を有する。
本実施例のパターン生成工程では、オペレータによる入力部３４からの指令に基づいて、演算処理部がデータ管理部３２に格納された設計データやデザインルールのデータを利用して領域抽出や演算処理を行い、ダミーパターン等のパターンを作成し、その作成したパターンを順次画像表示部３６に表示していき、また、完成した各パターンデータをメモリ部３８に保存していく。そして、このメモリ部３８に保存したデータが製造工程に送られ、イメージセンサが作成される。
【００１０】
次に、図１に基づいて本実施例のパターン生成方法について説明する。
まず、オペレータの操作に基づいてデータ管理部３２に格納された設計データから配線データとＣｅｌｌライブラリ情報を取り出す（ステップＳ０１）。Ｃｅｌｌライブラリ情報は、作成する素子の単位領域毎の属性等を記録した情報であり、このＣｅｌｌライブラリ情報を参照することにより、画素部領域や各種の回路部領域などを識別できるものである。
そこでまず、このＣｅｌｌライブラリ情報から画素部情報を読み出し、画素部が含まれる領域を抽出する（ステップＳ０２）。そして、この画素部が含まれる領域をダミーパターンを設けない領域として記憶する（ステップＳ０３）。
次に、Ｃｅｌｌライブラリ情報からＰＬＬや高精度アンプ等の電磁シールドを必要とする回路部が含まれる領域を抽出する（ステップＳ０４）。そして、この回路部が含まれる領域をダミーパターンを設けない領域として記憶する（ステップＳ０５）。
さらに、Ｃｅｌｌライブラリ情報から次工程以降で使用するマークが含まれる領域を抽出する（ステップＳ０６）。そして、このマークが含まれる領域をダミーパターンを設けない領域として記憶する（ステップＳ０７）。
【００１１】
そして、これらの抽出領域と本来の配線パターン（設計データ）の形成領域とを除く領域に対し、配線との絶縁性（間隔）を確保した状態で、ほぼ全体を覆う形状のダミーパターンを生成する（ステップＳ０８）。なお、ダミーパターンと配線レイアウトパターンとの間隔は、最大動作周波数等に応じて調整し、ダミーパターンに反映させることも可能である。
この結果、本実施例で生成するダミーパターンは、従来のピッチや形状を固定したダミーパターンでなく、不定形のダミーパターンとなる。そして、この段階のダミーパターンを仮ダミーパターンデータとしてメモリ部３８に格納する。
次に、この仮ダミーパターンデータをデザインルールと照合する（ステップＳ０９、Ｓ１０）。ここで必要なデザインルールは、配線の最小線幅ルールと孤立パターンの最小面積ルールである。そして、このようなデザインルールを満たさないパターンを仮ダミーパターンから削除し（ステップＳ１１）、最終的なダミーパターンとする（ステップＳ１２）。
この後、設計データとダミーパターンとをマージし、マスクデータを生成する（ステップＳ１３）。
【００１２】
以上は、本実施例の基本的な動作例である。しかし、このようなダミーパターンの生成処理の結果、生成されるパターン全体が最適なパターン密度より高くなる可能性がある。そこで、次に、最適なパターン密度を得る場合の動作例について説明する。
まず、上述した動作例で、仮ダミーパターンの生成（ステップＳ０１〜Ｓ０８）までは同様の処理を行う。
次に、生成した仮ダミーパターンに最小線幅ルール、孤立パターン最小面積ルールを太く（大きく）したルールと照合する（ステップＳ１０）。そして、このようなデザインルールを満たさないパターンを仮ダミーパターンから削除し（ステップＳ１１）、最終的なダミーパターンとし（ステップＳ１２）、設計データとダミーパターンとをマージし、マスクデータを生成する（ステップＳ１３）。
【００１３】
図４は本実施例によって生成したダミーパターンの具体例を示す説明図であり、図５は従来の方法によって生成したダミーパターンの具体例を示す説明図である。図５に示すダミーパターン４０があるピッチで固定の形状を有するのに対し、図４に示す本実施例のダミーパターン４１は不定形であり、より高い効果を得ることが可能となっている。
本実施例のダミーパターンを適用することで、例えば実測例として、パターン密度が７０００μｍ×７００００μｍ、画素数が３Ｍ、１／２．８型のＣＭＯＳイメージセンサで、５ポイント以上の改善を実現することが観測されている。
また、図６はダミーパターンを生成した場合の電源電圧とノイズの関係を示す説明図である。図示の例は、ダミーパターンと設計配線との間隔を１μｍとし、フレームレートを２４０ｆｐｓ（動作周波数７４．２５ＭＨｚ）とした場合の例であり、２つの基準データ（Ｒｅｆ．＃１、＃２）に対して本実施例のダミーパターンによって配線占有率を改善したデータ（ＭＴ＃１、＃２）が十分な動作マージンを持つことを示している。
この結果、本実施例で生成するダミーパターンと設計配線の間隔を１μｍとした場合でも、ＣＭＯＳイメージセンサとしての動作マージンも確保できる。すなわち、２４０ｆｐｓ（動作周波数７４．２５ＭＨｚ）での動作では、寄生容量を考慮せずに設計することが可能である。
【００１４】
なお、以上の実施例では、ダミーパターンの生成領域から除外する領域として、画素部、電磁シールドを行う回路部、マーク領域としたが、それらの１つ、または２つをダミーパターン生成領域から除外するようにしてもよいし、あるいは、その他の領域をダミーパターン生成領域から除外することも可能である。すなわち、本発明はパターン生成の対象となる半導体素子の特徴に応じて決定されるダミーパターンを形成しない領域を抽出し、その他の領域にダミーパターンを形成することにより、自由度の高いダミーパターンの形成が可能となり、エッチング等の加工性を改善して特性の向上に寄与できる。
また、実施例では、本発明をＣＭＯＳイメージセンサのパターン生成方法として説明したが、本発明は他の半導体素子のパターン生成方法に広く適用できるものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例によるパターン生成方法を示すフローチャートである。
【図２】図１に示す実施例でパターン生成されるイメージセンサの例を示す説明図である。
【図３】図１に示す実施例のパターン生成方法を実現する設計システムの概要を示すブロック図である。
【図４】図１に示す実施例によって生成したダミーパターンの具体例を示す説明図である。
【図５】従来の方法によって生成したダミーパターンの具体例を示す説明図である。
【図６】ダミーパターンを生成した場合の電源電圧とノイズの関係を示す説明図である。
【符号の説明】
【００１６】
１０……半導体チップ、１２……画素部、１４……周辺回路部、２０……半導体基板、２２……絶縁膜、２４……配線膜、２６……多層配線層。
【図１】
0004747845.tif 000002
【図２】
0004747845.tif 000003
【図３】
0004747845.tif 000004
【図４】
0004747845.tif 000005
【図５】
0004747845.tif 000006
【図６】
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