(57)【特許請求の範囲】
【請求項１】
（ａ）アクティブ領域とフィールド領域とを備えた半導体基板を提供する段階と；
（ｂ）前記半導体基板上に順次に第１絶縁層とマスク層とを形成する段階と；
（ｃ）前記第１絶縁層とマスク層とをパターニングして前記半導体基板上にトレンチを形成する段階と；
（ｄ）前記トレンチ上部の半導体基板に少なくとも一つ以上の階段を形成する段階と；
（ｅ）前記トレンチを形成する前記半導体基板の内部表面を覆う第２絶縁層を形成する段階と；
（ｆ）前記半導体基板の全表面にかけてライナ層を形成する段階と；
（ｇ）前記半導体基板の全表面にかけて第３絶縁層を、トレンチを埋めることができる程度の厚さで形成する段階と；
（ｈ）前記マスク層の一部が露出するまで、前記第３絶縁層、前記ライナ層及び前記マスク層を研磨して同一に平坦化する段階と；
（ｉ）エッチング工程を遂行して前記第１絶縁層と前記マスク層とを除去し、前記トレンチ内に素子分離膜を形成する段階と；
（ｊ）前記半導体基板の前記アクティブ領域上にゲート酸化膜を形成する段階と；を備えるとともに、
前記（ｄ）段階は、
前記マスク層を一部分エッチングして、前記トレンチの開口部に接したエッジのマスク層を上部からへこませて、前記トレンチの上部に接した前記第１絶縁層を露出する段階と；
前記第１絶縁層の露出した部分と前記露出した部分の下部に位置した前記半導体基板の一部分とをエッチングして、前記トレンチの上部に位置した前記半導体基板に第１階段を形成する段階と；
前記へこんだマスク層をさらに一部分エッチングして、前記トレンチのへこんだ開口部に接したエッジのマスク層を上部からさらにへこませて、前記トレンチの上部に接した前記第１絶縁層の第２部分を露出する段階と；
前記第１絶縁層の露出した第２部分及び前記下部に位置した半導体層をエッチングして、前記トレンチの上部にある前記第１階段上に第２階段を形成する段階と；を含み、
前記アクティブ領域のエッジ部から遠いほど階段のエッチング深さが深くなること
を特徴とする半導体装置の素子分離膜形成方法。
【請求項２】
前記（ｂ）段階は、窒化層で前記マスク層を形成する段階を含んで、
前記（ｆ）段階は、窒化層で前記ライナ層を形成する段階を含むことを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項３】
前記（ｂ）段階は、パッド酸化層で前記第１絶縁層を形成する段階を含んで、
前記（ｅ）段階は、バッファ酸化層で前記第２絶縁層を形成する段階を含むことを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項４】
前記バッファ酸化層は、１００ないし３００Åの厚さで形成されることを特徴とする請求項３に記載の半導体装置の素子分離膜形成方法。
【請求項５】
前記（ｅ）段階は、熱酸化工程によって前記バッファ酸化層を形成する段階を含むことを特徴とする請求項４に記載の半導体装置の素子分離膜形成方法。
【請求項６】
前記（ｅ）段階は、ＣＶＤ工程によって前記バッファ酸化層を形成する段階を含むことを特徴とする請求項４に記載の半導体装置の素子分離膜形成方法。
【請求項７】
前記（ｇ）段階は、ＨＤＰ酸化層またはＵＳＧ層で前記第３絶縁層を形成する段階を含むことを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項８】
前記（ｊ）段階は、
前記フィールド領域の対向する側面上にある前記半導体基板のアクティブ領域の第１及び第２部分上に、第１ゲート酸化層を第１厚さで各々形成する段階と；
前記アクティブ領域の前記第１部分から前記第１ゲート酸化層を除去する段階と；
前記半導体基板のアクティブ領域の前記第１部分上に、第２ゲート酸化層を前記第１厚さ以下の第２厚さで形成する段階と；
を含むことを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項９】
前記第１ゲート酸化層は、１００ないし３００Åの厚さで形成されることを特徴とする請求項８に記載の半導体装置の素子分離膜形成方法。
【請求項１０】
前記第２ゲート酸化層は、８０Å以下の厚さで形成されることを特徴とする請求項８に記載の半導体装置の素子分離膜形成方法。
【請求項１１】
（ａ）アクティブ領域とフィールド領域とを備えた半導体基板を提供する段階と；
（ｂ）前記半導体基板上に順次に第１絶縁層とマスク層とを形成して、前記第１絶縁層及び前記マスク層をパターニングして、前記半導体基板の前記フィールド領域を露出させる段階と；
（ｃ）前記半導体基板のアクティブ領域のエッジに隣接した位置で、前記露出したフィールド領域にある前記半導体基板に、多数（複数）の階段を形成する段階と；
（ｄ）前記多数の階段を維持して、前記半導体基板のフィールド領域に、トレンチを形成する段階と；
（ｅ）前記トレンチを形成する前記半導体基板の内部表面を覆う第２絶縁層を形成する段階と；
（ｆ）前記半導体基板の全表面にかけてライナ層を形成する段階と；
（ｇ）前記半導体基板の全表面にかけて第３絶縁層を、トレンチを埋めることができる程度の厚さで形成する段階と；
（ｈ）前記マスク層の一部が露出されるまで、前記第３絶縁層、前記ライナ層及び前記マスク層を研磨して同一に平坦化する段階と；
（ｉ）エッチング工程を遂行して前記第１絶縁層と前記マスク層とを除去し、前記トレンチ内に素子分離膜を形成する段階と；
（ｊ）前記半導体基板の前記アクティブ領域上にゲート酸化膜を形成する段階と；を備えるとともに、
前記（ｃ）段階は、
前記マスク層を用いて前記半導体基板の露出したフィールド領域をエッチングして、前記半導体基板に第１階段を形成する段階と；
前記第１階段の側壁に第１スペーサを形成する段階と；
マスクとして前記第１スペーサを用いて前記半導体基板の前記露出したフィールド領域をエッチングして、前記第１階段の下部に第２階段を形成する段階と；
前記第２階段の側壁に第２スペーサを形成する段階と；
前記トレンチを形成した後に前記第１及び第２スペーサを除去する段階と；
をさらに含み、
前記アクティブ領域のエッジ部から遠いほど階段のエッチング深さが深くなることを特徴とする半導体装置の素子分離膜形成方法。
【請求項１２】
前記（ｂ）段階は、窒化層で前記マスク層を形成する段階を含んで、
前記（ｆ）段階は、窒化層で前記ライナ層を形成する段階を含むことを特徴とする請求項１１に記載の半導体装置の素子分離膜形成方法。
【請求項１３】
前記（ｂ）段階は、パッド酸化層で前記第１絶縁層を形成する段階を含んで、
前記（ｅ）段階は、バッファ酸化層で前記第２絶縁層を形成する段階を含むことを特徴とする請求項１１に記載の半導体装置の素子分離膜形成方法。
【請求項１４】
前記バッファ酸化層は、１００ないし３００Åの厚さで形成されることを特徴とする請求項１３に記載の半導体装置の素子分離膜形成方法。
【請求項１５】
前記（ｅ）段階は、熱酸化工程によって前記バッファ酸化層を形成する段階を含むことを特徴とする請求項１４に記載の半導体装置の素子分離膜形成方法。
【請求項１６】
前記（ｅ）段階は、ＣＶＤ工程によって前記バッファ酸化層を形成する段階を含むことを特徴とする請求項１４に記載の半導体装置の素子分離膜形成方法。
【請求項１７】
前記（ｇ）段階は、ＨＤＰ酸化層またはＵＳＧ層中の一つで前記第３絶縁層を形成する段階を含むことを特徴とする請求項１１に記載の半導体装置の素子分離膜形成方法。
【請求項１８】
前記（ｊ）段階は、
前記フィールド領域の対向する側面上にある前記半導体基板のアクティブ領域の第１及び第２部分上に、第１ゲート酸化層を第１厚さで各々形成する段階と；
前記アクティブ領域の前記第１部分から前記第１ゲート酸化層を除去する段階と；
前記半導体基板のアクティブ領域の前記第１部分上に、第２ゲート酸化層を前記第１厚さ以下の第２厚さで形成する段階と；
を含むことを特徴とする請求項１１に記載の半導体装置の素子分離膜形成方法。
【請求項１９】
前記第１ゲート酸化層は、１００ないし３００Åの厚さで形成されることを特徴とする請求項１８に記載の半導体装置の素子分離膜形成方法。
【請求項２０】
前記第２ゲート酸化層は、８０Å以下の厚さで形成されることを特徴とする請求項１８に記載の半導体装置の素子分離膜形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の素子分離膜に係り、さらに具体的にはアクティブ領域のエッジ部分のくぼみ現像及びゲート酸化膜の厚さが薄くなる現像を防止できるＳＴＩ（Ｓhａｌｌｏｗ  Ｔｒｅｎｃh  Ｉｓｏｌａｔｉｏｎ）タイプの素子分離膜形成方法及びそれを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
最近、半導体素子の分離技術としてＳＴＩを用いているが、ＳＴＩを利用した素子分離方法は、窒化膜マスクで基板をエッチングして、トレンチを形成して、このトレンチ内に絶縁膜を埋めて素子間を分離する方法である。
従来のＳＴＩを利用した素子分離膜形成方法において、トレンチ内に窒化膜でなされたライナ（ｌｉｎｅｒ）を形成しないで直ちに絶縁膜を埋めて素子分離膜を形成する場合には、後続酸化によって浅いピット（ｓhａｌｌｏｗ  ｐｉｔ）のような欠陥が発生する。このような欠陥は素子の電気的特性を劣化させて、ｐｎ接合領域で漏れ電流が発生して、素子のアイソレーション特性に致命的な影響を及ぼす。
【０００３】
また、シリコン基板をエッチングして形成されたトレンチのエッジ部分が角張って、後続のゲート酸化膜を形成するための熱酸化工程時にゲート酸化膜がよく成長されない。これによってトレンチのエッジ部分、すなわちアクティブ領域のエッジ部分で、ゲート酸化膜が薄くなる現像（ｇａｔｅ  ｏｘｉｄｅ  ｔhｉｎｎｉｎｇ）が発生する。したがって、アクティブ領域におけるゲート酸化膜の降伏電圧（ｂｒｅａｋ  ｄｏｗｎ  ｖｏｌｔａｇｅ）が低くなって、トランジスタで寄生電流が発生して、素子の特性を劣化させる問題点があった。
【０００４】
前記問題点を解決するために、トレンチ内に窒化膜からなるライナを形成して、ＳＴＩの素子分離膜を形成する技術が提案された。
図１ないし図６は、従来のＳＴＩを利用した半導体素子の素子分離膜を形成するための方法を説明するための図面を示したものである。
図１を参照すると、素子が形成されるアクティブ領域１０−２と素子間を分離するための素子分離膜が形成されるフィールド領域１０−１とを備えたシリコン基板である半導体基板１０が提供される。
【０００５】
前記半導体基板１０のアクティブ領域１０−２上にパッド酸化膜１１である熱酸化膜とハードマスクである窒化膜１２とを形成して、前記半導体基板１０のフィールド領域１０−１を露出させる。前記窒化膜１２をマスクとして露出したフィールド領域１０−１の半導体基板をエッチングして、トレンチ１３を形成する。
図２を参照すると、トレンチ１３内にバッファ酸化膜１４を形成して、酸化防止膜として窒化膜からなるライナ１５を形成する。前記バッファ酸化膜１４は前記トレンチ１３を形成するための半導体基板エッチング時に発生する損傷をキュアリングして前記窒化膜からなったライナ１５とのストレス及びトラップセンタ（ｔｒａｐ  ｃｅｎｔｅｒ）の発生を防止するために、トレンチ１３の側面と底面とに熱酸化膜を成長させる。
【０００６】
続いて、図３のように前記トレンチ１３内に埋められるように絶縁膜１６を形成して、図４のように半導体基板表面を平坦化するために前記窒化膜１２が一定厚さほど残るようにＣＭＰ工程を遂行して、絶縁膜１６とライナ１５と窒化膜１２とをエッチングする。
図５のようにアクティブ領域１０−２上に残っている窒化膜１２を除去して、図６のようにアクティブ領域１０−２上に残っているパッド酸化膜１１を除去するために湿式エッチング工程を遂行する。
上記のようにして、半導体基板１０のフィールド領域１０−１にＳＴＩの素子分離膜１７を形成する。前記素子分離膜１７は前記トレンチ１３内に形成されたバッファ酸化膜１４と、前記バッファ酸化膜１４上に形成されたライナ１５及び絶縁膜１６とでなされる。
前記したような従来の素子分離膜形成方法は、トレンチ１３内にライナ１５を形成することによって後続酸化による欠陥発生を防止できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の素子分離膜形成方法は、図５に示したように、アクティブ領域１０−２上に残っている窒化膜１２を除去する時に、アクティブ領域１０−２とフィールド領域１０−１の界面近くのライナ１５とを一緒にエッチングして、くぼみ（ｄｅｎｔ）１８が形成される問題点があった。
更に、図６のようにパッド酸化膜１１を除去するための湿式エッチング工程を遂行するとトレンチ１３の両エッジ部分でくぼみ１８がさらに深くなる問題点があった。
【０００８】
図７は、従来の方法で半導体基板のフィールド領域に形成されたＳＴＩの素子分離膜のＳＥＭ写真を示したものである。
図７を参照すると、アクティブ領域２０−２の両エッジで深いくぼみ２８が形成されたことが分かる。図面符号２５はトレンチ２３内に形成されたライナ２５を示す。
【０００９】
図８は、従来の方法で形成された素子分離膜を備えた半導体基板上にゲート酸化膜が形成された断面図を示したものである。
図８を参照すると、半導体基板１０のフィールド領域１０−１にトレンチ１３が形成されて、前記トレンチ１３内にバッファ酸化膜１４、ライナ１５及び絶縁膜１６からなった素子分離膜１７が形成される。素子分離膜１７が形成された半導体基板１０上にゲート酸化膜２０を形成すると、アクティブ領域１０−２のエッジ部分では、すなわちトレンチ１３の角張った部分では、アクティブ領域１０−２よりゲート酸化膜２０が相対的に成長しない。したがって、アクティブ領域１０−２のゲート酸化膜２０の厚さＴｏｘ３１よりアクティブ領域１０−２のエッジ部分でのゲート酸化膜２０の厚さＴｏｘ３２が薄く形成されるというゲート薄膜化現像が発生するようになる。
【００１０】
図９は、従来のような方法で素子分離膜を形成した後に、ゲート酸化膜を形成した場合にトレンチのエッジ部分でのゲート薄膜化現像が発生することを示す写真である。
図９を参照すると、アクティブ領域でゲート酸化膜が３６０Åの厚さで形成される時にトレンチのエッジ部分ではゲート酸化膜が７９Åの厚さで形成されることが分かる。
このようなゲート薄膜化現像は、ゲート酸化膜のブレークダウン電圧を低めるようになって、これによりトランジスタ素子で寄生電流が発生して素子の特性を低下させる問題点があった。
【００１１】
本発明は前記したような従来技術の問題点を解決するためになされたものであり、本発明の目的は、くぼみ現像を防止してゲート酸化膜の薄膜化現像を防止できる素子分離膜形成方法及びこれを利用した半導体装置の製造方法を提供することである。
【００１２】
本発明の他の目的は、トレンチのエッジ部分に階段を形成してトレンチエッジ部分を緩慢にすることによってくぼみ現像を防止してゲート酸化膜の薄膜化現像を防止できる素子分離膜形成方法及びこれを利用した半導体装置の製造方法を提供することである。
【００１３】
本発明のさらに他の目的は、何度ものプルバック工程を通してトレンチのエッジ部分に階段を形成することによってくぼみ現像を防止してゲート酸化膜の薄膜化現像を防止できる素子分離膜形成方法及びこれを利用した半導体装置の製造方法を提供することである。
【００１４】
本発明のさらに他の目的は、何度ものスペーサ工程を通してトレンチのエッジ部分に階段を形成することによってくぼみ現像を防止してゲート酸化膜の薄膜化現像を防止できる素子分離膜形成方法及びこれを利用した半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
このような目的を達成するための本発明は、（ａ）アクティブ領域とフィールド領域とを備えた半導体基板を提供する段階と；（ｂ）前記半導体基板上に順次に第１絶縁層とマスク層とを形成する段階と；（ｃ）前記第１絶縁層とマスク層とをパターニングして前記半導体基板上にトレンチを形成する段階と；（ｄ）前記トレンチ上部の半導体基板に少なくとも１つ以上の階段を形成する段階と；（ｅ）前記トレンチを形成する前記半導体基板の内部表面を覆う第２絶縁層を形成する段階と；（ｆ）前記半導体基板の全表面にかけてライナ層を形成する段階と；（ｇ）前記半導体基板の全表面にかけて第３絶縁層を、トレンチを埋めることができる程度の厚さで形成する段階と；（h）前記マスク層の一部が露出するまで、前記第３絶縁層、前記ライナ層及び前記マスク層を研磨して同一に平坦化する段階と；（ｉ）エッチング工程を遂行して前記第１絶縁層を除去する段階と；を備えるとともに、前記（ｄ）段階は、前記マスク層を一部分エッチングして前記トレンチの開口部に接したエッジのマスク層を上部からへこませて前記トレンチの上部に接した前記第１絶縁層を露出する段階と；前記第１絶縁層の露出した部分と前記露出した部分の下部に位置した前記半導体基板の一部分とをエッチングして前記トレンチの上部に位置した前記半導体基板に第１階段を形成する段階と；を含むことを特徴とする半導体装置の素子分離膜形成方法を提供する。
【００１６】
また、本発明は、（ａ）アクティブ領域とフィールド領域とを備えた半導体基板を提供する段階と；（ｂ）前記半導体基板上に順次に第１絶縁層とマスク層とを形成して、前記第１絶縁層及び前記マスク層をパターニングして、前記半導体基板の前記フィールド領域を露出する段階と；（ｃ）前記半導体基板のアクティブ領域のエッジに隣接した位置で、前記露出したフィールド領域にある前記半導体基板に、多数の階段を形成する段階と；（ｄ）前記多数の階段を維持して、前記半導体基板のフィールド領域にトレンチを形成する段階と；（ｅ）前記トレンチを形成する前記半導体基板の内部表面を覆う第２絶縁層を形成する段階と；（ｆ）前記半導体基板の全表面にかけてライナ層を形成する段階と；（ｇ）前記半導体基板の全表面にかけて第３絶縁層を、トレンチを埋めることができる程度の厚さで形成する段階と；（h）前記マスク層の一部が露出するまで、前記第３絶縁層、前記ライナ層及び前記マスク層を研磨して同一に平坦化する段階と；（ｉ）エッチング工程を遂行して前記第１絶縁層を除去する段階と；を備えるとともに、前記（ｃ）段階は、前記マスク層を用いて前記半導体基板の露出したフィールド領域をエッチングして前記半導体基板に第１階段を形成する段階と；前記第１階段の側壁に第１スペーサを形成する段階と；マスクとして前記第１スペーサを用いて前記半導体基板の前記露出したフィールド領域をエッチングして前記第１階段の下部に第２階段を形成する段階と；前記第２階段の側壁に第２スペーサを形成する段階と；をさらに含むことを特徴とする半導体装置の素子分離膜形成方法を提供する。
【００１８】
【発明の実施の形態】
以下、本発明をさらに具体的に説明するために、本発明による実施例を添付図面を参照しながら詳細に説明する。
図１０ないし図１５は、本発明の一実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図である。
【００１９】
図１０を参照すると、アクティブ領域５０−２とフィールド領域５０−１とを備えた半導体基板５０を提供する。前記半導体基板５０のアクティブ領域５０−２上にパッド酸化膜５１と窒化膜からなったハードマスク５２とを形成して、フィールド領域５０−１を露出する。
前記ハードマスク５２を利用して、前記露出したフィールド領域５０−１の半導体基板５０をエッチングして、トレンチ５３を形成する。
【００２０】
図１１を参照すると、プルバック工程（ｐｕｌｌ−ｂａｃｋ）を遂行して前記ハードマスク５２をりん酸で湿式エッチングして、前記ハードマスク５２が前記トレンチ５３のエッジから一定距離ほど離れるようにする。この際、プルバック工程でエッチングされるハードマスク５２の量は後続で形成される階段の大きさによって変わる。
【００２１】
図１２を参照すると、ハードマスク５２ａを利用して露出したパッド酸化膜５１及びその下部の基板をエッチングして、トレンチ５２のエッジ部分に階段５３ａを形成する。このようにして、アクティブ領域のエッジ部分の角が鈍角になる。
【００２２】
図１３を参照すると、前記トレンチ５３内に熱酸化工程を通してバッファ酸化膜５４を１００ないし３００Åの厚さで形成して、基板全面にかけて窒化膜でなされたライナ５５を形成する。続いて、前記トレンチ５３が埋められるように絶縁膜５６を形成する。この際、前記トレンチ５３内に埋められる絶縁膜５６としてはＨＤＰ酸化膜（Ｈｉｇh  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＳｉＯ２）またはＵＳＧ膜（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）を用いる。前記バッファ酸化膜５４としては湿式エッチング率が低いＣＶＤ酸化膜を用いる場合もある。
【００２３】
図１４を参照すると、ＣＭＰ工程を遂行して前記絶縁膜５６、ライナ５５及びハードマスク５２ａをエッチングして基板を平坦化する。
【００２４】
図１５のように前記ハードマスク５２ａを除去した後に、図１６のように後続の湿式エッチング工程を遂行してパッド酸化膜５１を除去して、そのエッジに階段５３ａを備えたトレンチ５３内にバッファ酸化膜５４、ライナ５５及び絶縁膜５６からなった素子分離膜５７を形成する。
【００２５】
このようにして、トレンチ５３のエッジ部分でのくぼみ現像が緩和された素子分離膜５７を形成することができる。
前記したような本発明のＳＴＩの素子分離膜形成方法によると、トレンチのエッジ部分に階段を形成した後に素子分離膜を形成することによって、トレンチのエッジ部分で発生するくぼみ現像を緩和させることができるのみならず、pn接合での漏れ電流を減少させて素子のアイソレーション特性を向上させることができる。
また、本発明のＳＴＩの素子分離膜形成方法を適用してトランジスタを製造する場合に、トランジスタのハンプ（hｕｍｐ）現状の発生を防止して、これにより漏れ電流の発生を防止してトランジスタの作動安全性を維持することができる。
【００２６】
図１７は、本発明のＳＴＩの素子分離膜形成方法を適用した半導体装置の製造方法を説明するための図面である。
図１７を参照すると、半導体基板５０のフィールド領域５０−１のエッジ部分に階段５３ａを備えたトレンチ５３が形成されて、トレンチ５３内にバッファ酸化膜５４、ライナ５５及び絶縁膜５６からなった素子分離膜５７が形成される。
この際、トレンチ５３のエッジ部分での階段５３ａ形成によってアクティブ領域のエッジ部分でのくぼみ現像を緩和することができる。
更に、前記アクティブ領域のエッジ部分の角が鈍角になってアクティブ領域５０−２に形成されたゲート酸化膜の薄膜化現像は発生しない。したがって、アクティブ領域上で均一な厚さを有するゲート酸化膜７０が得られる。
それゆえ、ゲート酸化膜７０上に形成されたゲートに所定のバイアスを印加する時にゲート酸化膜の薄膜化現像によるブレークダウン現像が起きないようになって、素子の特性を向上させることができる。
【００２７】
従って、トレンチのエッジ部分での階段形成によってエッジ部分の角が鈍角になってゲート酸化膜の薄膜化現像が発生されないことが分かる。
【００２８】
図１９ないし図２２は、本発明のＳＴＩの素子分離膜形成方法を適用した半導体装置のデュアルゲート酸化膜を形成する方法を説明するための工程断面図を示したものである。
【００２９】
図１９を参照すると、フィールド領域８０−１と第１及び第２アクティブ領域８０−２１、８０−２２とを備えた半導体基板８０が提供される。前記フィールド領域８０−１にはそのエッジ部分に階段８１ａを備えたトレンチ８１が形成されて、前記トレンチ８１内には図１０ないし図１６と同じ方法で形成されたバッファ酸化膜８２、ライナ８３及び絶縁膜８４からなった素子分離膜８５が形成される。
前記半導体基板８０のアクティブ領域８０−２１、８０−２２中の一つ８０−２１は、厚いゲート酸化膜が形成される領域であって、他の一つ８０−２２は薄いゲート酸化膜が形成される領域である。
【００３０】
図２０を参照すると、前記半導体基板８０のアクティブ領域８０−２１、８０−２２上に熱酸化工程を通して第１ゲート酸化膜８６を厚く形成する。この際、第１ゲート酸化膜８６の厚さＴｏｘ８１は１００−３００Åの厚さを有する。
図２１を参照すると、前記第１ゲート酸化膜８６中の第２アクティブ領域８０−２２上に形成された第１ゲート酸化膜８６をりん酸溶液を利用して除去する。
こうして、第２アクティブ領域８０−２２が露出される。
図２２を参照すると、露出したアクティブ領域８０−２２上に第１ゲート酸化膜８６より相対的に厚さが薄い第２ゲート酸化膜８７を形成する。前記第２ゲート酸化膜８７の厚さは８０Å以下の厚さを有する。こうして、ゲート薄膜化現状の発生なしにデュアルゲート酸化膜を形成することができる。
【００３１】
図２３ないし図２９は、本発明の第２実施例による素子分離膜形成方法を説明するための工程断面図を示したものである。
本発明の第２実施例による素子分離膜形成方法は、何度ものプルバック工程を遂行してトレンチのエッジ部分に多数の階段を形成して素子分離膜を形成する方法に関する。
【００３２】
図２３のように、半導体基板９０のアクティブ領域９０−２上にパッド酸化膜９１と窒化膜でなされたハードマスク９２とを形成して、フィールド領域９０−１を露出させる。前記露出したフィールド領域９０−１の基板をエッチングしてトレンチ９３を形成する。
【００３３】
図２４のように、前記ハードマスク９２の一部分を１次エッチングしてその下部のパッド酸化膜９１を露出して、図２５のように１次エッチングされたハードマスク９２ａを利用して露出したパッド酸化膜９１及びその下部の基板９０をエッチングして、第１階段９３ａを形成する。
図２６のように、前記１次エッチングされたハードマスク９２ａの一部分を２次エッチングしてその下部のパッド酸化膜９１を露出させて、図２７のように、２次エッチングされたハードマスク９２ｂを利用して露出したパッド酸化膜９１及びその下部の基板９０をエッチングして、第２階段９３ｂを形成する。
【００３４】
図２８のように、前記２次エッチングされたハードマスク９２ｂの一部分を３次エッチングして、その下部のパッド酸化膜９１を露出させて、図２９のように、３次エッチングされたハードマスク９２ｃを利用して露出したパッド酸化膜９１及びその下部の基板９０をエッチングして、第３階段９３ｃを形成する。
前記ハードマスク９２を一部分エッチングして、その下部のパッド酸化膜９１を露出させて、図２５のように、エッチングされたハードマスク９２ａを利用して露出したパッド酸化膜９１及びその下部の基板９０をエッチングして第１階段９３ａを形成する。
【００３５】
この際、第１階段９３ａのエッチング深さは、第２及び第３階段９３ｂ、９３ｃのエッチング深さより深いし、前記第２階段９３ｂのエッチング深さは第３階段９３ｃのエッチング深さより深い。したがって、多数の階段中アクティブ領域のエッジ部分に近い階段のエッチング深さはアクティブ領域のエッジ部分に遠い階段のエッチング深さより浅い。すなわち、アクティブ領域のエッジ部分から遠いほど階段のエッチング深さが深くなる。
前記のようにエッジ部分に多数の階段９３ａ−９３ｃを備えたトレンチ９３を形成した後に素子分離膜を形成する工程は図１３ないし図１６と同一である。
【００３６】
図３０ないし図３７は、本発明の第３実施例による素子分離膜形成方法を説明するための工程断面図を示したものである。
本発明の第３実施例による素子分離膜形成方法は、何度ものスペーサ形成工程を遂行してトレンチのエッジ部分に多数の階段を形成して素子分離膜を形成する方法に関する。
【００３７】
図３０のように、半導体基板１００のアクティブ領域１００−２上にパッド酸化膜１０１と窒化膜でなされたハードマスク１０２とを形成して、フィールド領域１００−１を露出する。図３１のように、前記ハードマスク１０２を利用して前記露出したフィールド領域１００−１の基板を所定厚さで１次エッチングして、第１階段１０３ａを形成する。
【００３８】
図３２のように、前記１次エッチングされた基板の側壁に第１スペーサ１０４ａを形成して、図３３のように、前記第１スペーサ１０４ａをマスクで利用して前記１次エッチングされた基板を２次エッチングして、第２階段１０３ｂを形成する。
図３４のように、前記２次エッチングされた基板の側壁に第２スペーサ１０４ｂを形成して、図３５のように、前記第１及び第２スペーサ１０４ａ、１０４ｂをマスクとして前記２次エッチングされた基板を３次エッチングして、第３階段１０３ｃを形成する。
図３６のように、前記２次エッチングされた基板の側壁に第３スペーサ１０４ｃを形成して、図３７のように、前記第３スペーサ１０４ｃをマスクとして３次エッチングされた基板をエッチングして、そのエッジ部分に多数の階段１０３ａ−１０３ｃを備えたトレンチ１０３を形成する。
【００３９】
この際、基板１００の１次エッチング深さ、すなわち第１階段１０３ａのエッチング深さは基板の２次及び３次エッチング深さ、すなわち第２及び第３階段１０３ｂ、１０３ｃのエッチング深さより浅いし、前記第２階段１０３ｂのエッチング深さは第３階段１０３ｃのエッチング深さより深い。したがって、多数の階段中のアクティブ領域１００−２のエッジ部分に近い階段のエッチング深さは、アクティブ領域のエッジ部分に遠い階段のエッチング深さより浅い。すなわち、アクティブ領域のエッジ部分から遠いほど階段のエッチング深さが深くなる。
前記第１ないし第３スペーサ１０４ａ−１０４ｃは、窒化膜または酸化膜で構成されて、バッファ酸化膜を形成する前に除去する場合もある。
前記のようにエッジ部分に多数の階段１０３ａ−１０３ｃを備えたトレンチ９３を形成した後に素子分離膜を形成する工程は図１３ないし図１６と同一である。
【００４０】
前述したような本発明の第２及び第３実施例による素子分離膜形成方法は、トレンチのエッジ部分に多数の階段を形成してアクティブ領域のエッジ部分での角をさらに緩和させることによって、図１７及び図１９ないし図２２の半導体素子の製造方法に適用する時に、ゲート酸化膜の薄膜化現像をさらに防止できる。
【００４１】
【発明の効果】
したがって、前述したような本発明によると、トレンチのエッジ部分に多数の階段を形成してアクティブ領域のエッジ部分でのくぼみ現像を緩和させて、これによりゲート薄膜化現像を防止できる利点がある。
本発明の実施例による素子分離膜形成方法を適用するとゲート薄膜化現像なしにデュアルゲート酸化膜を容易に形成することができる利点がある。
【００４２】
以上のように、本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は本発明の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図２】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図３】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図４】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図５】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図６】従来の半導体装置において、ＳＴＩの素子分離膜を形成する方法を説明するための工程断面図。
【図７】従来の方法で形成された半導体装置の素子分離膜を示した写真。
【図８】従来の素子分離膜形成方法を利用した半導体装置の断面構造図。
【図９】従来の素子分離膜形成方法を利用して製造された半導体装置を示した写真。
【図１０】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１１】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１２】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１３】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１４】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１５】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１６】本発明の第１実施例による半導体装置の素子分離膜を形成する方法を説明するための工程断面図。
【図１７】本発明の第１実施例による素子分離膜形成方法を利用して製造された半導体装置の断面構造図。
【図１８】本発明の第１実施例による素子分離膜形成方法を利用して製造された半導体装置を示した写真。
【図１９】本発明の第１実施例による素子分離膜を利用して半導体装置のデュアルゲート酸化膜を形成する方法を説明するための工程断面図。
【図２０】本発明の第１実施例による素子分離膜を利用して半導体装置のデュアルゲート酸化膜を形成する方法を説明するための工程断面図。
【図２１】本発明の第１実施例による素子分離膜を利用して半導体装置のデュアルゲート酸化膜を形成する方法を説明するための工程断面図。
【図２２】本発明の第１実施例による素子分離膜を利用して半導体装置のデュアルゲート酸化膜を形成する方法を説明するための工程断面図。
【図２３】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２４】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２５】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２６】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２７】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２８】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図２９】本発明の第２実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３０】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３１】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３２】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３３】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３４】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３５】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３６】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【図３７】本発明の第３実施例による半導体装置の素子分離膜を形成するための方法を説明するための工程断面図。
【符号の説明】
５０：半導体基板
５０−１：フィールド領域
５０−２：アクチィブ領域
５１：パッド酸化膜
５２：ハードマスク
５２a：ハードマスク
５３：トレンチ
５３a：トレンチのエッジ部に形成された階段
５４：バッファ酸化膜
５５：ライナ
５６：絶縁膜
５７：素子分離膜
６０：半導体基板
６０−１：フィールド領域
６０−２：アクチィブ領域
６１：トレンチ
６１a：トレンチのエッジ部に形成された階段
６２：バッファ酸化膜
６３：ライナ
６４：絶縁膜
６５：素子分離膜
６６：ゲート酸化膜
８０：半導体基板
８０−１：フィールド領域
８０−２１：アクチィブ領域
８０−２２：アクチィブ領域
８１：トレンチ
８２：バッファ領域
８３：ライナ
８４：絶縁膜
８５：素子分離膜
８６：ゲート酸化膜
８７：ゲート酸化膜
９０：半導体基板
９０−１：アクチィブ領域
９０−２：アクチィブ領域
９１：パッド領域
９２a：ハードマスク
９２b：ハードマスク
９２c：ハードマスク
９３：トレンチ
９３a：トレンチのエッジ部分に形成された階段
９３b：トレンチのエッジ部分に形成された階段
３c：トレンチのエッジ部分に形成された階段
１００：半導体基板
１００−１：フィールド領域
１００−２：アクチィブ領域
１０１：パッド酸化膜
１０３：トレンチ
１０３a：トレンチのエッジ部分に形成された階段
１０３b：トレンチのエッジ部分に形成された階段
１０３c：トレンチのエッジ部分に形成された階段
１０４a：スペーサ
１０４b：スペーサ
１０４c：スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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