(57)【特許請求の範囲】
【請求項１】
半導体基板のチャネルが形成される領域の上に熱酸化法により酸化珪素からなる第１の誘電体膜を成膜するステップと、
前記第１の誘電体膜上に、電荷捕獲準位がデータ記憶時に電荷蓄積手段として機能する第２の誘電体膜として酸化アルミニウム膜を原子層堆積法により成膜するステップと、
前記第２の誘電体膜の上に酸化珪素からなる第３の誘電体膜を成膜するステップと、
前記第３の誘電体膜の上にチャネルを制御する電極の膜を成膜するステップと、
を有し、
前記酸化アルミニウムを成膜するステップは、第１の誘電体膜が形成された前記半導体基板を処理するステップとして、
酸素を含むガスに暴露する第１ステップと、
不活性ガスによるパージを行ってシリコンの未結合手を形成する第２ステップと、
アルミニウムを含むガスに暴露する第３ステップと、
不活性ガスによるパージを行って前記シリコンの未結合手にアルミニウムの原子を結合させる第４ステップと、
を有し、
前記第１ステップ、不活性ガスによるパージのステップ、前記第３ステップ、不活性ガスによるパージのステップを、前記酸化アルミニウムの膜厚が所望の値となる所定の回数、繰り返す
不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第３の誘電体膜としての酸化珪素の膜を熱酸化法により成膜する
請求項１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層された３層の誘電体膜中の電荷捕獲準位を電荷蓄積手段として機能させたデータ記憶時の電荷保持特性の改善とスケーリング性等の向上を実現した不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、誘電体膜中に形成された電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により記憶素子のしきい値電圧をシフトさせ、そのシフト後のしきい値電圧値を書き込みおよび読み出し用信号に対応させている。
【０００３】
たとえば、不揮発性半導体メモリ装置の電荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯＳである場合には、しきい値電圧は正の方向にシフトしている。読み出し時には、該当するメモリセルに電圧を印加するが、この電荷蓄積手段に蓄えられている電子によって、しきい値電圧は、この印加電圧より大きくなっているため、ビット線には電流は流れない又は流れ難い。逆に、電荷蓄積手段に電子が蓄えられていないとき又は正孔が蓄えられている場合には、しきい値電圧は負の方向にシフトしているため、読み出し時のゲート電圧でビット線には電流が流れるまたは流れ易くなる。
この電流が“流れる”または“流れ易い”、“流れない”または“流れ難い”を、言い換えれば電流の大、小（０も含めた) を記憶データの論理“０”, “１”に対応させているのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
この記憶素子の１つに、その電荷蓄積膜が酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型メモリトランジスタがある。ＭＯＮＯＳ型メモリトランジスタは、たとえば図１（ａ）と同じ構造を有している。
図中、左側の領域においてメモリトランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１上に、たとえば酸化シリコンからなる第１誘電体膜２１ａが形成されている。第１誘電体膜２１ａ上に、たとえば窒化シリコンからなる第２誘電体膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第３誘電体膜２３ａが形成されている。これら第１〜第３誘電体膜から、電荷蓄積機能を有する積層誘電体膜ＳＩが構成される。
第３誘電体膜２３ａの上層には、たとえばポリシリコンからなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１４と、高濃度に含有するソース・ドレイン拡散層１５が形成されている。
このメモリトランジスタは、ゲート電極３０ａと半導体基板１０中のチャネル形成領域の間に、積層誘電体膜ＳＩを有するｎチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【０００５】
一方、図１（ａ）の右側の領域においては周辺回路トランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばポリシリコンからなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、高濃度に含有するソース・ドレイン拡散層１５’が形成されている。さらに、ゲート電極３０ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【０００６】
上記構造のＭＯＮＯＳ型メモリトランジスタにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、第２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成された電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン拡散層１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中に電子が注入され、上記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１０へ電子が放出される。
【０００７】
上記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続されたメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【０００８】
上記ＭＯＮＯＳ型メモリトランジスタを有した不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる誘電体分離層２０を形成する。ここで、誘電体分離層２０により分離された図面上左側の活性領域がメモリトランジスタ形成領域であり、図面上右側の活性領域が周辺回路トランジスタ形成領域である。
【０００９】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばｐウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００１０】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１誘電体膜２１を形成する。
【００１１】
図３（ｄ）に示すように、たとえばＣＶＤ(Chemical Vapor Deposition) 法により、活性領域上の第１誘電体膜２１を被覆して全面に窒化シリコンを堆積させ、第２誘電体膜２２を形成する。
【００１２】
図３（ｅ）に示すように、たとえば熱酸化法により第２誘電体膜２２表面全域を熱酸化して酸化シリコン膜を形成し、第３誘電体膜２３を形成する。
【００１３】
図３（ｆ）に示すように、たとえばＣＶＤ法により第３誘電体膜２３の上にポリシリコンを堆積させ、フォトリソグラフィー工程によりレジスト膜をパターンニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第３誘電体膜２３ａからなり、電荷蓄積機能を有する積層誘電体膜ＳＩを同時にゲート電極と同じパターンにて加工する。
【００１４】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１誘電体膜２１、第２誘電体膜２２、および第３誘電体膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００１５】
メモリトランジスタ形成領域をレジスト膜などで保護し、周辺回路トランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図４（ｈ）に示すように、たとえばｐウェル１１’が形成される。
たとえば熱酸化法により全面に酸化シリコン膜を形成し、周辺回路トランジスタ用のゲート絶縁膜２１’を形成する。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のｐウェル１１表面や、ゲート電極３０ａ表面にも酸化シリコン膜が形成される。
たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりパターニングして、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４、１４’を形成する。
【００１６】
以降の工程としては、たとえば、ＣＶＤ法により酸化シリコンを堆積し、エッチバックしてゲート電極３０ａ、ゲート電極３０ａ’の側部にサイドウォール誘電体膜（不図示）を形成し、これをマスクとしてイオン注入し、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１５、１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して全面に酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン拡散層１５、１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１を形成し、図１（ａ）に示す不揮発性半導体記憶装置の基本構造が完成する。
【００１７】
ところで、電荷蓄積膜をポリシリコンの導電膜から構成したＦＧ(Floating Gate) 型メモリトランジスタが知られている。このメモリトランジスタの形成では、図３（ｄ）の工程で、第２誘電体膜２２に代えてポリシリコンをＣＶＤにより堆積する。このポリシリコンは、図３（ｆ）のゲート加工時に同時にパターンニングされる。
【００１８】
【発明が解決しようとする課題】
現在、実用化されている不揮発性半導体記憶装置は、ＦＧ型メモリトランジスタを用いたものが一般的である。また、大容量用途の不揮発性半導体記憶装置では、その書き込み方式としてＦＮ注入を用いたものが多い。
ところが、これらの従来の不揮発性半導体記憶装置は、電荷保持特性、ディスターブ特性、繰り返し書き込み消去特性などに優れる反面、データの書き込み時および消去時に、ＦＮ注入のために２０Ｖ前後の高電圧が必要となる。従来のＦＧ型不揮発性メモリ装置では、この高電圧を必要とすることが、信頼性を保障しながら素子を微細化する上での阻害要因となっている。
【００１９】
ＭＯＮＯＳ型など、積層誘電体膜中に離散化された電荷蓄積手段を含むメモリトランジスタを有した不揮発性半導体記憶装置においては、書き込み時および消去時のＦＮ注入に必要な電圧は、現在のところ１１〜１３Ｖ程度と、ＦＧ型に比べ低くてすむ。また、たとえば第１誘電体膜２１ａにリークパスがあった場合でも、離散化された電荷蓄積手段（電荷捕獲準位）に保持された電荷は局所的にしかリークしない。この点、電荷蓄積手段が導電層からなるＦＧ型と大きく異なる。
以上より、ＭＯＮＯＳ型は、ＦＧ型より積層誘電体膜ＳＩのスケーリング性に優れるという利点がある。
【００２０】
ところが、さらに素子のスケーリングをしようとした場合、電荷保持特性の向上が必須となる。
ＭＯＮＯＳ型メモリトランジスタにおける電荷保持特性は、電荷の基板側またはゲート電極側への散逸を防ぐ第１および第３誘電体膜２１ａ，２３ａの各膜厚と、第２誘電体膜２２ａ内における電荷捕獲準位の深さとにより変化する。ここで、電荷捕獲準位が深いとは、電子の場合は電荷捕獲準位と伝導帯とのエネルギー差、ホールの場合は電荷捕獲準位と価電子帯とのエネルギー差が大きいことを言い、これらのエネルギー差が大きいほど電荷保持特性が良くなることが知られている。
【００２１】
前述したように、従来の不揮発性メモリ装置で電荷蓄積に主に用いられる第２誘電体膜２２ａの材質が窒化シリコンである。この場合、電子の電荷捕獲準位と伝導帯とのエネルギー差、ホールの電荷捕獲準位と価電子帯とのエネルギー差は、ともに０．７ｅＶ〜０．８ｅＶ程度である。また、この第２誘電体膜に窒化シリコンを用いたＭＯＮＯＳ型不揮発性メモリ装置では、電荷保持特性が良好な状態を１０年間保証するには、たとえば、第１誘電体膜２１ａの膜厚が３ｎｍ程度、第３誘電体膜２３ａの膜厚が４ｎｍ前後必要となり、このことが更なる低電圧化を阻んでいる。
【００２２】
本発明の目的は、電荷保持特性を改善し、これにより第１，第３誘電体膜の膜厚を薄くでき、その結果、低電圧化および高速動作が可能で、微細化が容易な不揮発性半導体記憶装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成される領域の上に熱酸化法により酸化珪素からなる第１の誘電体膜を成膜するステップと、前記第１の誘電体膜上に、電荷捕獲準位がデータ記憶時に電荷蓄積手段として機能する第２の誘電体膜として酸化アルミニウム膜を原子層堆積法により成膜するステップと、前記第２の誘電体膜の上に酸化珪素からなる第３の誘電体膜を成膜するステップと、
前記第３の誘電体膜の上にチャネルを制御する電極の膜を成膜するステップと、を有し、前記酸化アルミニウムを成膜するステップは、第１の誘電体膜が形成された前記半導体基板を処理するステップとして、酸素を含むガスに暴露する第１ステップと、不活性ガスによるパージを行ってシリコンの未結合手を形成する第２ステップと、アルミニウムを含むガスに暴露する第３ステップと、不活性ガスによるパージを行って前記シリコンの未結合手にアルミニウムの原子を結合させる第４ステップと、を有し、前記第１ステップ、不活性ガスによるパージのステップ、前記第３ステップ、不活性ガスによるパージのステップを、前記酸化アルミニウムの膜厚が所望の値となる所定の回数、繰り返す。
【００２４】
本発明では、好適に、前記第３の誘電体膜としての酸化珪素の膜を熱酸化法により成膜する。
【００２５】
この製造方法で製造された不揮発性半導体記憶装では、第２の誘電体膜が酸化アルミニウムからなるため、そのバルクの電荷捕獲準位の、伝導帯または価電子帯からのエネルギー差が２．１ｅＶ程度と、窒化珪素，酸化窒化珪素の０．７ｅＶ〜０．８ｅＶより大きい。このため、本発明の製造方法で製造された不揮発性半導体記憶装置では、窒化珪素を電荷蓄積に主に用いる従来の不揮発性半導体記憶装置より、一旦捕獲された電荷が捕獲準位から抜け難くなる。
【００２７】
本発明に係る不揮発性半導体記憶装置の製造方法では、原子層堆積工程において、上記第２の誘電体膜を組成する複数の元素の何れかを含む複数のガスそれぞれに、順次上記第１の誘電体膜表面を暴露し、当該一連の暴露を所定のサイクル数繰り返して数原子層単位の成長を行う。この方法では、電荷捕獲準位が従来より深い酸化アルミニウム等の膜が容易に形成される。
【００２８】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１（ａ）は、本実施形態に係る不揮発性メモリ装置の断面図であり、従来例と同様な構造を有している。
【００２９】
図中、左側の領域においてメモリトランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１上に、たとえば酸化シリコンからなる第１誘電体膜２１ａが形成されている。第１誘電体膜２１ａ上に、たとえば酸化アルミニウムからなる第２誘電体膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第３誘電体膜２３ａが形成されている。これら第１〜第３誘電体膜から、電荷蓄積機能を有する積層誘電体膜ＳＩが構成される。
【００３０】
第３誘電体膜２３ａの上層には、たとえばポリシリコンからなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１４と、高濃度に含有するソース・ドレイン拡散層１５が形成されている。
このメモリトランジスタが、ゲート電極３０ａと半導体基板１０中のチャネル形成領域の間に、積層誘電体膜ＳＩを有するｎチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【００３１】
一方、図１（ａ）の右側の領域においては周辺回路トランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばポリシリコンからなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、高濃度に含有するソース・ドレイン拡散層１５’が形成されている。さらに、ゲート電極３１ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【００３２】
上記構造のメモリトランジスタにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、第２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成された電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン拡散層１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中に電子が注入され、上記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１０へ電子が放出される。
【００３３】
上記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続したメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【００３４】
上記の積層誘電体膜ＳＩ中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、メモリトランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。
たとえば、セル１の積層誘電体膜ＳＩ中に電子を蓄積した場合に、メモリトランジスタがｎチャネル型であるとすると、そのしきい値電圧が正の方向にシフトしている。読み出し時には、該当するメモリセルのゲート電極（ワード線ＷＬ１）に電圧を印加するが、この積層誘電体膜ＳＩに蓄積された電荷によってメモリトランジスタのしきい値電圧が印加電圧よりも高くなっているため、両ビット線ＢＬ１ａ、ＢＬ１ｂ間には電流は流れない。逆に、積層誘電体膜ＳＩにホールを蓄積した場合に、メモリトランジスタのしきい値電圧が負の方向にシフトしているため、読み出し時のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れる。この電流が“流れる”、“流れない”を論理“０”、“１”に対応させて、１ビットのバイナリデータを記憶することができる。あるいは、しきい値分布幅を複数に分割すると多値化が可能となる。
以上のことから、積層誘電体膜ＳＩを有する電界効果型トランジスタに対しデータを書き込み、読み出すことが可能となる。
【００３５】
消去では、蓄積電荷をＦＮトンネリング，ダイレクトトンネリング，その他の方法で基板側に引き抜くか、逆極性の電荷を注入する。これにより、メモリトランジスタのしきい値電圧が、消去状態の低いレベルに推移する。この消去は、通常、メモリセルアレイ一括か、メモリセルアレイの所定のサブアレイ単位を一括で行うが、ビットごとの消去も可能である。
【００３６】
上記メモリトランジスタを有した不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる誘電体分離層２０を形成する。ここで、誘電体分離層２０により分離された図面上左側の活性領域がメモリトランジスタ形成領域であり、図面上右側の活性領域が周辺回路トランジスタ形成領域である。
【００３７】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばｐウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００３８】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコンを０．５〜３．５ｎｍの膜厚で形成し、第１誘電体膜２１を形成する。
【００３９】
図３（ｄ）に示すように、たとえば酸化アルミニウムからなる第２誘電体膜２２を、活性領域上の第１誘電体膜２１上を被覆するように全面に、たとえば２〜１０ｎｍの膜厚で形成する。この第２誘電体膜２２の形成は、通常のＣＶＤ，スパッタリングによっても可能であるが、好ましくは、原子層堆積（ＡＬＤ:Atomic Layer Deposition) 法により形成される。
より詳しくは、シリコンウェハを、例えばＡＬＤ対応のＣＶＤ装置に移送し、酸素Ｏ2 を含むガスを反応炉内に流し、所定の圧力と温度で維持する。炉内の温度と圧力が安定したら、シリコンウェハを所定時間以上、酸素を含むガスに暴露する。このときシリコンＳｉの未結合手を終端していた水素Ｈに代って酸素Ｏ2がシリコンと結合し、シリコン未結合手が全てなくなると反応が自動的に停止する。
不活性ガスによるパージ工程を行った後に、所定の圧力と温度でアルミニウムＡｌを含むガス、例えばＡｌ（ＣＨ3 ）3 にシリコンウェハを所定時間以上暴露する。このとき表面の酸素原子ＯとＣＨ3 が反応して、Ａｌを含むガス分子がウェハ表面に吸着し、そのガスの未結合手を作る。このＡｌの未結合手と、パージ工程で酸素がとれて出来たシリコンＳｉの未結合手とが結合する。基板側の未結合手が全てなくなると、この反応が自動的に停止する。
その後、パージ工程を間に入れながら、酸素を含むガスによる反応と、Ａｌを含むガスによる反応とを、酸化アルミニウムの膜厚が所望の膜厚となるまで繰り返す。
【００４０】
図３（ｅ）に示すように、たとえば熱酸化法により第２誘電体膜２２表面全域を熱酸化して酸化シリコン膜を、たとえば３ｎｍ〜５ｎｍ程度形成し、第３誘電体膜２３を形成する。
【００４１】
図３（ｆ）に示すように、たとえばＣＶＤ法により第３誘電体膜２３の上にポリシリコンを堆積させ、フォトリソグラフィー工程によりレジスト膜をパターンニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第３誘電体膜２３ａからなり、電荷蓄積機能を有する積層誘電体膜ＳＩを同時にゲート電極と同じパターンにて加工する。
【００４２】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１誘電体膜２１、第２誘電体膜２２、および第３誘電体膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００４３】
メモリトランジスタ形成領域をレジスト膜などで保護し、周辺回路トランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図４（ｈ）に示すように、たとえばｐウェル１１’が形成される。
たとえば熱酸化法により全面に酸化シリコン膜を形成し、周辺回路トランジスタ用のゲート絶縁膜２１’を形成する。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のｐウェル１１表面や、ゲート電極３０ａ表面にも酸化シリコン膜が形成される。
たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりパターニングして、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４、１４’を形成する。
【００４４】
以降の工程としては、たとえば、ＣＶＤ法により酸化シリコンを堆積し、エッチバックしてゲート電極３０ａ、ゲート電極３０ａ’の側部にサイドウォール誘電体膜（不図示）を形成し、これをマスクとしてイオン注入し、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１５、１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して全面に酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン拡散層１５、１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１、３１’を形成し、図１（ａ）に示す不揮発性半導体記憶装置の基本構造が完成する。
【００４５】
この不揮発性メモリ装置の製造方法では、工程数を増やすことなく、第２誘電体膜２２ａの電荷捕獲準位を従来より深くすることができる。その結果、本実施形態に係る不揮発性メモリ装置は、一旦捕獲された電荷が基板側またはゲート電極側に抜けにくくなり、電荷保持特性が向上した。また、電荷保持特性が向上した分、第１誘電体膜２１および／または第３誘電体膜２３の膜厚を薄くでき、低電圧化が進展する。その場合、さらに高速動作も可能となる。しかも、第１誘電体膜２１および／または第３誘電体膜２３の膜厚を薄くできることによって素子スケーリングが進展する。
【００４６】
本発明の不揮発性半導体記憶装置の構造および製造方法は、上記の実施の形態に限定されない。
たとえば、第２誘電体膜２２ａは、酸化アルミニウムに限らず、従来から用いていた窒化シリコンと比較してバルクの電荷捕獲準位が深い誘電体材料により形成してもよい。
ゲート電極３０ａ、３０ａ’は１層としているが、ポリサイドなどの多層構成としてよい。ソース・ドレイン拡散層は、ＬＤＤ構造以外の構造としてもよい。半導体記憶装置のセルアレイ方式としては、ＮＯＲ型のほか、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでもよい。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４７】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、電荷保持特性が改善され、これにより第１，第３誘電体膜の膜厚を薄くでき、その結果、低電圧化および高速動作が可能で、微細化が容易となる。
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記利点を有した不揮発性半導体記憶装置を工程数を増加することなく容易に形成できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態および従来例の不揮発性半導体記憶装置の断面図でありる。（ｂ）は、その不揮発性半導体記憶装置の４メモリセル分の等価回路図である。
【図２】本発明の実施形態および従来例の不揮発性半導体記憶装置の製造における断面図であり、（ａ）は誘電体分離層の形成工程まで、（ｂ）はウェルの形成工程まで、（ｃ）は第１誘電体膜の形成工程までを示す。
【図３】図２に続く工程での断面図であり、（ｄ）は第２誘電体膜の形成工程まで、（ｅ）は第３誘電体膜の形成工程まで、（ｆ）はゲート電極パターンの形成工程までを示す。
【図４】図３に続く工程での断面図であり、（ｇ）は周辺回路トランジスタ形成領域の積層誘電体膜の除去工程まで、（ｈ）はＬＤＤ拡散層の形成工程までを示す。
【符号の説明】
１０…半導体基板、１１，１１’…ｐウェル、１４…ＬＤＤ拡散層、１５…ソース・ドレイン拡散層、２０…誘電体分離層、２１、２１ａ…第１誘電体膜、２２、２２ａ…第２誘電体膜、２３、２３ａ…第３誘電体膜、２５…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ…ゲート電極、３１，３１’…ソース・ドレイン電極、ＳＩ…積層誘電体膜、ＢＬ１ａ等…ビット線、ＷＬ１等…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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