(57)【特許請求の範囲】
【請求項１】
チップ上に再配線層が形成されるＣＳＰを備える半導体装置であって、前記チップ上の一つのボンディングパッドとＣＳＰの複数の端子との間をＣＳＰ内の、互いに経路が異なり、少なくとも一つの経路が所望の抵抗値を有する再配線により接続したことを特徴とする半導体装置。
【請求項２】
前記再配線の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより所望の値にすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チップはボルテージレギュレータ回路を含み、前記再配線層のうち、抵抗値が低い再配線が接続されている端子に出力負荷を接続し、抵抗値が高い再配線が接続されている端子に位相補償用のコンデンサを接続したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記位相補償用のコンデンサに接続された再配線の抵抗値が１０ｍΩ〜１０Ωであることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップサイズパッケージ（ＣＳＰ；Chip Size Package）を用いた半導体装置に係り、特にＣＳＰ内における再配線を利用することにより回路設計の柔軟性を高めることが可能な半導体装置に関する。本発明は、特にＣＳＰに実装されたボルテージレギュレータの位相補償回路やＣＳＰに実装されたその他の各種のアナログ回路に適用可能である。
【０００２】
【従来の技術】
ＬＳＩチップのパッケージには多くの種類が知られているが、近年、パッケージのより一層の小型化を図るために、チップとほぼ同サイズのパッケージ、すなわちチップサイズパッケージ（ＣＳＰ；Chip Size Package）が開発されている。
【０００３】
図１１は、従来の各種ＣＳＰの製造工程を示す図であり、同図（ａ）はリードフレームパッケージの製造工程、同図（ｂ）はＦＢＧＡ（Fine-pitch Ball Grid Array）の製造工程、同図（ｃ）はウェハーレベルＣＳＰの製造工程を示している。
【０００４】
図１１（ａ）のリードフレームパッケージと図１１（ｂ）のＦＢＧＡは、基本的に従来と同じ工程（チップに切断Ａ１、ダイボンディングＡ２、ワイヤボンディングＡ３、封止Ａ４、リード形成Ａ５／リード表面処理固片化Ａ６または電子処理固片化Ａ７）、すなわち前処理を終わったウェハーから個々のチップをダイシングにより切り出して、それをパッケージに組み立てるものであるが、本発明に係るウェハーレベルＣＳＰは、図１１（ｃ）に示すように、前処理の終わったウェハーに直接パッケージ処理（Ｐｉ膜形成Ａ１１、再配線処理Ａ１２、ポスト形成Ａ１３、封止Ａ１４、研削端子処理Ａ１５）を行い、その後で個々のチップに切り分ける（ダイシングＡ１６）ものである。
【０００５】
図１２は、ウェハーレベルＣＳＰ技術を用いて作製したチップの詳細断面を示す図である。同図において、Ｂ１はＩＣチップ（シリコンチップ）、Ｂ２はＩＣチップＢ１のパッド上に設けられたアルミ電極、Ｂ３はバリアメタル層、Ｂ４はバリアメタル層Ｂ３上に設けられた再配線層（銅Ｃｕ）、Ｂ５は銅で形成されたポスト、Ｂ６は銅のポスト上に載せられたハンダバンプ（ハンダボール）、Ｂ７はパッシベーション膜、Ｂ８はモールド（エポキシなどの封止樹脂）である。
【０００６】
以上が従来のウェハーレベルＣＳＰの構成の説明であるが、従来のウェハーレベルＣＳＰでは、ＩＣのパッドおよびその上に設けられたアルミ電極Ｂ２と銅ポストＢ４およびハンダバンプ（ハンダボール）Ｂ６とは、できるだけ抵抗の小さい再配線Ｂ４により１対１の関係で接続されるのが前提とされていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＩＣのパッドおよびその上に設けられたアルミ電極Ｂ２と銅ポストＢ４およびハンダバンプ（ハンダボール）Ｂ６とを抵抗のできるだけ小さい再配線層により１対１で接続することを前提にした場合は、ＣＳＰ自体の仕様や性能はＩＣチップの構造によって制限されるという問題がある。
【０００８】
本発明の目的は、上記問題を解消し、ＩＣチップが本来有する仕様や性能を拡張することが可能で柔軟性を有する半導体装置（請求項１，２）、特に発振の抑止が容易なボルテージレギュレータ回路を含む半導体装置（請求項３，４）を提供することにある。
【０００９】
本発明は、上記目的を達成するために、次のような構成を採用した。すなわち、請求項１記載の発明は、チップ上に再配線層が形成されるＣＳＰを備える半導体装置であって、チップ上の一つのボンディングパッドとＣＳＰの複数の端子との間をＣＳＰ内の、互いに経路が異なり、少なくとも一つの経路が所望の抵抗値を有する再配線により接続したことを特徴とし、請求項２記載の発明は、再配線の所望の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより得ることを特徴としている。
【００１０】
また、請求項３記載の発明は、上記チップとしてボルテージレギュレータ回路を含むチップを用い、再配線のうち、抵抗値が低い再配線が接続されている端子に出力負荷を接続し、抵抗値が高い再配線が接続されている端子に位相補償用のコンデンサを接続することを特徴とし、請求項４記載の発明は、位相補償用のコンデンサに接続された再配線の抵抗値を１０ｍΩ〜１０Ωにしたことを特徴としている。
【００１１】
【発明の実施の形態】
（第１の実施例）
図１は、本発明の第１の実施例を説明するための図であり、ＩＣチップのボンディングパッドと複数のハンダバンプ（ＣＳＰの出力端子）を再配線層を介して接続した例を示している。
【００１２】
同図（ａ）（ｂ）は、ＩＣチップの一つのボンディングパッド１とＣＳＰの出力端子である２つのハンダバンプ２，３を再配線層４ａ，４ｂによって接続した構成例およびその等価回路図であり、同図（ｃ）（ｄ）は、ＩＣチップの一つのボンディングパッド１１とＣＳＰの出力端子である３つのハンダバンプ１２〜１４を再配線層１５ａ〜１５ｃによって接続した構成例およびその等価回路図である。同様にして一つのボンディングパッドと４つ以上のハンダバンプを再配線層によって接続する構成も可能であることはいうまでもない。
【００１３】
この構成を採用することにより、所望の位置に複数のハンダバンプを設け、それらのハンダバンプと任意のボンディングパッドを再配線層で接続することにより、任意のボンディングパッドの信号を所望の位置に設けた複数のハンダバンプから取り出すことが可能となり、ＣＳＰの適用範囲を大幅に広げることができる。
【００１４】
（第２の実施例）
上記第１の実施例では、再配線層の抵抗を考慮しなかった（もしくは抵抗０を前提にした）が、第２の実施例は、任意のボンディングパッドとそれぞれのハンダバンプの間を接続する再配線層の抵抗を所定の抵抗値に設計するようにしたものである。
【００１５】
図２は、第２の実施例を説明するための図であり、同図（ａ）は、図１（ａ）において一つのボンディングパッド１と２つのハンダバンプ２，３を接続した再配線４の抵抗値を、それぞれ、例えば抵抗値０、抵抗値ｒ１にした場合の等価回路図であり、同図（ｂ）は、図１（ｃ）において一つのボンディングパッド１１と３つのハンダバンプ１２〜１４を接続する再配線層１５ａ〜１５ｃの抵抗値を、それぞれ、例えば抵抗値０、抵抗値ｒ２，ｒ３にした場合の等価回路図である。それぞれの再配線層の抵抗値をいかなる値にするかは、対象とする回路がどのような回路かによって決める設計事項である。この構成を採用することにより、ＣＳＰの適用範囲を第１の実施例に比較してさらに広げることができる。
【００１６】
（第３の実施例）
本発明は、一般的な各種アナログ回路や各種半導体装置に適用可能であるが、ここでは第３の実施例としてボルテージレギュレータに適用した例を説明する。
図３は、一般的なボルテージレギュレータの使用状態の回路図である。
同図においては、ボルテージレギュレータ２０の外付け素子として、Ｖｉｎ−ＧＮＤ間、Ｖｏｕｔ−ＧＮＤ間に入力電圧および出力電圧を安定させるためのコンデンサ２１を挿入している。Ｖｏｕｔ端子に接続されるコンデンサ２１についてはコンデンサ自身の内部抵抗であるＥＳＲ（Equivalent Series Resistance；等価直列抵抗）も記してある。
【００１７】
図４は、一般的なボルテージレギュレータの内部の構成を示す図である。同図に示すように、一般的なボルテージレギュレータ３０は、定電圧源３１、差動増幅器３２、出力トランジスタ３３および抵抗３４，３５による負帰還回路によって構成されているため発振のおそれがある。
【００１８】
すなわち、通常のボルテージレギュレータは、差動増幅器（２段で構成の場合あり）と出力トランジスタで計２〜３つのポール（ゲインが２０ｄＢ下がる、位相が９０度遅れる周波数）を持っているので、図５に示すような周波数特性になる。同図（ａ）は周波数−ゲインの関係、同図（ｂ）は、周波数−位相遅れの関係を示す図である。従って位相が図５（ｂ）に示すように１８０度以上遅れ、発振する可能性がある。そのため、位相補償を行って発振を抑止する必要がある。
【００１９】
位相補償はボルテージレギュレータ２０の内部回路でも行なっているが、出力端子に付けるコンデンサ２１の容量とＥＳＲの抵抗で発生するゼロ（ポールの逆）も利用している。そのため、図３の状態ではゼロが１／（２π・Ｃｏｕｔ・ＥＳＲ）［Ｈｚ］で現れるため、図６に示すように位相を進め図中のＣ点での位相の遅れが１８０度をこえないようにすることが可能となる。これにより発振を防止することが可能になる。
【００２０】
ボルテージレギュレータ２０に使われるコンデンサ２１としては、タンタルコンデンサやセラミックコンデンサがある。これらのコンデンサのＥＳＲ（Equivalent Series Resistance；等価直列抵抗）は、タンタルコンデンサが数Ω程度、セラミックコンデンサが数十ｍΩ程度である。
【００２１】
タンタルコンデンサを使用する場合は、現在一般的に使われている容量値（数μＦ程度）では、ゼロのできる周波数がゲインが０ｄＢになる周波数付近（位相は高周波になるほど遅れていくので必然と０ｄＢ付近が位相余裕がなくなる）にできることが多いため、位相補償が比較的容易である。
【００２２】
しかしながら、セラミックコンデンサにおいて同じ容量値を使った場合、ＥＳＲがタンタルコンデンサより小さいため、ゼロが高周波側にできてしまい、位相補償の効果が薄れ、その結果位相補償が困難となる。逆に考えると、何らかの方法でセラミックコンデンサのＥＳＲを補ってタンタルコンデンサのように大きくできれば位相補償が容易になることになる。
【００２３】
そこで、ボルテージレギュレータを第１の実施例や第２の実施例で説明した如きＣＳＰに実装するようにすれば、ＣＳＰ内の再配線の配線抵抗を利用してセラミックコンデンサのＥＳＲを補うことができ、ボルテージレギュレータの位相補償を容易に行うことが可能となる。
【００２４】
以下、ボルテージレギュレータをＣＳＰに実装する例を具体的に説明する。
図１１を用いて先に説明したように、ＣＳＰは、ＩＣチップＢ１のパッシベーション膜Ｂ７の上に保護膜を積層し、その上にボンディングパッド部のアルミ電極Ｂ２からＣＳＰの出力端子となるハンダバンプの下に形成される銅ポストＢ５までの間を銅を使用した再配線を施した後、封止樹脂Ｂ８で封止を行い、その上にハンダバンプ（ハンダボール）をのせた形状となっている。
【００２５】
前述したように、セラミックコンデンサの位相補償を容易にするにはＥＳＲを補う必要があるが、そのためには出力端子に小さい値であるが抵抗を追加しなければならない。しかし、抵抗を追加すると負荷電流を流した場合にこの追加した抵抗によって電圧降下を起こして特性が劣化することになり、好ましくない。
【００２６】
しかし、図２（ａ）で説明したように、ＩＣチップの一つのボンディングパッドと２つのハンダバンプ（出力端子）をそれぞれ互いに経路が異なる再配線層を用いて接続することにより上記問題を解決することができる。
【００２７】
すなわち、図７に示すように、出力負荷４７を接続する端子（ハンダバンプ）４２と容量（コンデンサ）４５を接続する端子（ハンダバンプ）４３を別々に設けて、出力負荷４７を接続する端子４２とＩＣチップのボンディングパッド４１との間になるべく配線抵抗がつかないようにするとともに、コンデンサ４５を接続する端子４３とＩＣチップのボンディングパッド４１との間にはＥＳＲ４６を補うための配線抵抗Ｒｏｕｔ（数百ｍΩ程度）４４が形成されるようにわざと配線長を長くしたり配線の幅を細くなるように銅の再配線層をレイアウトをする。これにより、電流を流した時の電圧降下を防ぎながらＥＳＲ４６の抵抗値を補うことができ、その結果位相補償を容易に行なうことが可能となる。
【００２８】
またこの場合、ＣＳＰであるため端子数を増やすことによって実装面積が増えることもない。さらにコンデンサ接続用のピンを、再配線層の抵抗値を変えて複数個取り出すことによって使用するコンデンサに対し最適な値のＥＳＲを付加した状態で使用することも可能になる。上記の内容を実現した再配線パターンの断面図および上面図を、図８および図９に示す。
【００２９】
ここで、図７の回路構成における再配線層によって形成される配線抵抗Ｒｏｕｔ４４の値について検討する。
一般的に使用されている出力端子に接続するコンデンサの容量値は０．１μＦ〜１０μＦ程度であることおよび出力端子を複数に分けるために出力端子に挿入する抵抗Ｒｏｕｔを大きくすることができるため、図７の回路構成の場合、ボルテージレギュレータの出力とコンデンサ間に追加する抵抗値Ｒｏｕｔは１０ｍΩ〜１０Ω程度の抵抗値にするのが適当と思われる。図１０は、このときの抵抗値Ｒｏｕｔと回路の安定度の関係を示す図である。１０Ω以上の抵抗値でも発振を止めることができるが、再配線層でそのような抵抗を作るのはスペースが多く必要になるため現実的でないので、本実施例では１０ｍΩ〜１０Ωの範囲にした。
【００３０】
第３の実施例ではＣＳＰにセラミックコンデンサ対応のボルテージレギュレータを実装した場合に、ＣＳＰで位相補償を行って発振を抑止するようにした例を示したが、ＩＣチップ上の一つのボンディングパッドから再配線層を利用してＣＳＰの複数のハンダバンプ（出力端子）に出力を取り出せるようにした本発明は、ボルテージレギュレータに限らず、様々な機能を有する各種アナログ回路を実装する場合にも適用できることはいうまでもない。
【００３１】
なお、再配線の抵抗値は、再配線層の幅、長さ、材質の少なくとも一つを変えてレイアウトすることにより所望の値にすることが可能である。
【００３２】
以上説明したように、本実施例によれば、ＣＳＰの製造工程内での回路設計で回路の特性を決めることが可能となるため、ウェハーレベルでの回路設計の自由度が増し、また満足な特性が得られなくてもウェハーレベルでの回路変更をせずに特性の改善が望める。
【００３３】
さらに、ＣＳＰであるためパッケージサイズを大きくせずに端子数を増やせるため、出力端子を用途別に複数端子出すことが可能となり出力端子側に抵抗を追加することによる若干生ずる特性劣化のデメリットをなくすことが可能となる。また、配線抵抗を付加した端子が複数個あるため位相補償用として使用するコンデンサの種類の幅が広がる。
【００３４】
【発明の効果】
本発明によれば、ＩＣチップが本来有する仕様や性能を拡張することが可能で柔軟性を有する半導体装置（請求項１，２）、特に発振の抑止が容易なボルテージレギュレータ回路を含む半導体装置（請求項３，４）を得ることができる。
【００３５】
すなわち、チップサイズパッケージ（ＣＳＰ）の製造工程内で決定できる回路定数（この項目では配線抵抗）を位相補償に利用しているので、ウェハーレベルでの回路変更せずにＣＳＰ側の修正で特性改善が可能となる（請求項１，２）。また、ウェハーレベルでの設計マージンが広がる（請求項１，２）。特にセラミックコンデンサ対応の発振しないボルテージレギュレータの開発が容易となる（請求項３，４）。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための図である。
【図２】本発明の第２の実施例を説明するための図である。
【図３】一般的なボルテージレギュレータの使用状態の回路図である。
【図４】一般的なボルテージレギュレータの内部の構成を示す図である。
【図５】発振を引き起こすボルテージレギュレータの周波数特性を示す図である。
【図６】発振を引き起こさないようにしたボルテージレギュレータの周波数特性を示す図である。
【図７】本発明の第３の実施例（ボルテージレギュレータ）を説明するための図である。
【図８】図７の再配線パターンの断面図である。および上面図を、
【図９】図７の再配線パターンの上面図である。
【図１０】図７の構成における抵抗Ｒｏｕｔの値と回路の安定度の関係を示す図である。
【図１１】従来の各種ＣＳＰの製造工程を示す図である。
【図１２】ウェハーレベルＣＳＰ技術を用いて作製したチップの詳細断面を示す図である。
【符号の説明】
１，１１，４１：ＩＣチップのボンデングパッド、
２，３，１２，１３，１４，４２，４３：ハンダバンプ（チップサイズパッケージ（ＣＳＰ；Chip Size Package）の端子）、
４ａ，４ｂ，１５ａ、１５ｂ，１５ｃ：再配線層（または再配線）、
２０，３０，４０：ボルテージレギュレータ、
４５：コンデンサ、
４６：ＥＳＲ（Equivalent Series Resistance；等価直列抵抗）、
４７：出力負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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