(57)【特許請求の範囲】
【請求項１】
ワード線側選択用のアドレスを論理和によってデコードするＲＯＭのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
前記デコーダのロジック，及び当該デコーダの出力信号と前記テスト用クロック信号とのＡＮＤをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするＲＯＭのデコーダテスト回路装置。
【請求項２】
ワード線側選択用のアドレスを論理積によってデコードするＲＯＭのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
前記デコーダのロジック，及び当該デコーダの出力信号と前記テスト用クロック信号とのＯＲをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするＲＯＭのデコーダテスト回路装置。
【請求項３】
ビット線選択用のアドレスを論理和によってデコードするＲＯＭのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
テストモードに設定されると、前記デコーダにより選択されるビット線と、前記ビット線に接続されているメモリセルとの間の接続を切り離すように構成される接続切離し手段と、
前記デコーダのロジック，及び当該デコーダの出力信号と前記テスト用クロック信号とのＡＮＤをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするＲＯＭのデコーダテスト回路装置。
【請求項４】
ビット線選択用のアドレスを論理積よってデコードするＲＯＭのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
テストモードに設定されると、前記デコーダにより選択されるビット線と、前記ビット線に接続されているメモリセルとの間の接続を切り離すように構成される接続切離し手段と、
前記デコーダのロジック，及び当該デコーダの出力信号と前記テスト用クロック信号とのＯＲをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするＲＯＭのデコーダテスト回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭ(Read Only Memory)に内蔵されているデコーダの故障を検出するためのデコーダテスト回路装置に関する。
【背景技術】
【０００２】
ＲＯＭなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス，データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクＲＯＭ等では、各ＲＯＭの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
【０００３】
このような問題を解決する従来技術の１つとして、特許文献１に開示されている技術がある。この技術は、図８に示すように、４つのｎチャネル型トランジスタと４つのｐチャネル型トランジスタとの組み合わせによりデコーダ１０１として構成される４ＮＯＲゲートの出力部にテスト用の負荷トランジスタ１０２を接続し、トランジスタ１０２のゲートにテスト用の信号を与えることでデコーダ１０１のテストを行うようにしたものである。
【０００４】
また、特許文献２に開示されている技術は、デコーダテスト用の各アドレスを出力する場合、その直前に必ず特定のアドレスパターンを与えることで、デコーダの出力端子を確実にディスチャージするようにしている。
【特許文献１】特開平６−１８６２９号公報
【特許文献２】特開２００２−１９０２００
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術では、テスト用の負荷トランジスタ１０２自体が正常に接続されていなかったり、正常に動作していない場合にも正常品と同一の出力結果が得られてしまうため、デコーダ１０１の不具合が確実に検出できない場合がある。そして、事前に負荷トランジスタ１０２が正常に接続されているか否かを検証する手段もない。
【０００６】
また、特許文献２に開示されている技術では、デコーダテスト用の各アドレスを出力する直前に一々特定のアドレスパターンを与えなければならないため、テストに時間を要することになる。
本発明は上記事情に鑑みてなされたものであり、その目的は、ＲＯＭのデコーダをより簡単な構成で確実にテストすることができるＲＯＭのデコーダテスト回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のＲＯＭのデコーダテスト回路装置によれば、テストモードに設定されると、複合ゲートの入力端子の１つにはテスト用クロック信号が与えられる。そして、複合ゲートは、ワード線側選択用のアドレスを論理和によってデコードするデコーダのロジック，及び当該デコーダの出力信号とテスト用クロック信号とのＡＮＤをとるゲートのロジックで構成されているので、テストモードにおいては、テスト用クロック信号のレベルがハイ，ロウの何れかの場合にだけデコーダの出力結果が複合ゲートの出力端子に現れる。
【０００８】
尚、デコーダに関して言う「論理和」は、出力端子の論理の正負を問わず、少なくとも、複数の入力端子の論理について論理和をとった結果をそのまま若しくは反転して出力するものを含むものとする。即ち、入力アドレスが正論理である場合の一般的なデコーダは「ＮＯＲゲート」で構成されるが、負論理出力が要求される場合は、「ＮＯＴゲート」が追加されて実質的には「ＯＲ」として構成される。このように、デコーダの出力論理は相対的に決定されるからである。
【０００９】
また、複合ゲートを構成する「ＡＮＤゲート」の部分についても、入出力端子の論理の正負を問わず、少なくとも、２つの入力端子の論理について論理積をとった結果をそのまま若しくは反転して出力するものを含むものとする。例えば、入出力共に正論理のＡＮＤゲートであれば、テスト用クロック信号のレベルがロウの場合は、デコーダの出力結果にかかわらず複合ゲートの出力端子はロウレベルとなり、前記クロック信号のレベルがハイの場合はデコーダの出力結果が複合ゲートの出力端子に反映されることになる。
【００１０】
例えば、特定のデコーダが特定のワード線等を選択するべきテスト用アドレス値を与えた場合にデコーダの出力端子レベルがハイを示すとすれば、それ以外のテスト用アドレス値を与えた場合の出力端子のレベルはロウとなる。そして、複合ゲートの出力端子のレベルは、テスト結果信号出力手段を介しテスト結果信号として外部に出力される。
従って、前記特定のワード線等を選択することを予定しないテスト用アドレス値を与えた場合にも出力端子のレベルがハイを示したとすれば（そのレベルに応じて出力されるテスト結果信号により）、そのデコード動作には問題があることになるので、デコーダの異常を検出することができる。そして、複合ゲートの出力端子レベルは、テスト用クロック信号のレベルが何れかの場合に、ハイ，ロウの何れか確実に設定されるので、テスト用アドレスの出力パターンを考慮する必要がなくなる。従って、テストをより簡単に行うことができる。
【００１１】
また、複合ゲートを構成する電源側，グランド側の何れか一方の素子がオープン状態になったとすると、デコーダを構成する電源側の素子の少なくとも１つがＯＦＦとなるようにテスト用アドレス値を与えた場合、テスト用クロック信号のレベル変化にかかわらず、複合ゲートの出力端子レベルはハイ又はロウの何れか一方に固定されるので、そのような状態をも検出することが可能となる。
尚、ここで言う「ワード線側選択用のデコーダ」には、ワード線選択用のデコーダのみならず、メモリセルを選択するための配置されているセレクトゲート選択用のデコーダも含むものとする。
【００１２】
請求項２記載のＲＯＭのデコーダテスト回路装置によれば、テストモードに設定されると、複合ゲートの入力端子の１つにはテスト用クロック信号が与えられる。そして、複合ゲートは、ワード線側選択用のアドレスを論理積によってデコードするデコーダのロジック，及び当該デコーダの出力信号とテスト用クロック信号とのＯＲをとるゲートのロジックで構成されているので、テストモードにおいては、テスト用クロック信号のレベルがハイ，ロウの何れかの場合にだけデコーダの出力結果が複合ゲートの出力端子に現れる。
【００１３】
尚、デコーダに関して言う「論理積」、及び「ＯＲゲート」に関する定義は、請求項１において「論理和」，「ＡＮＤゲート」について述べたものと同様とする。即ち、デコーダが入力アドレスを論理積によってデコードするように構成される場合、その入力アドレスは負論理で与えられていることになる。そして、正論理入出力の「ＡＮＤ」は負論理入出力の「ＯＲ」に等しいので、請求項２の構成は、請求項１の構成を、入力アドレスが負論理で与えられる場合に対応して論理関係を反転したものとなっている。従って、請求項２のように構成すれば、入力アドレスが負論理で与えられる場合でも、請求項１と同様の効果が得られる。
【００１４】
請求項３記載のＲＯＭのデコーダテスト回路装置によれば、テストモードに設定されると、デコーダにより選択されるビット線とそのビット線に接続されているメモリセルとの間の接続は切り離されて、複合ゲートの入力端子の１つにはテスト用クロック信号が与えられる。そして、複合ゲートは、ビット線選択用のアドレスを論理和によってデコードするデコーダのロジック，及び当該デコーダの出力信号とテスト用クロック信号とのＡＮＤをとるゲートのロジックで構成されているので、テストモードにおいては、テスト用クロック信号のレベルがハイ，ロウの何れかの場合にだけデコーダの出力結果が複合ゲートの出力端子に現れる。
【００１５】
ここで、デコーダに関して言う「論理和」、及び「ＡＮＤゲート」に関する定義は、請求項１において述べたものと同様とする。即ち、請求項１と同様に、テストモードにおいては、テスト用クロック信号のレベルがハイ，ロウの何れかの場合にだけデコーダの出力結果が複合ゲートの出力端子に現れるので、同様に、特定のデコーダが特定のビット線を選択することを予定しないテスト用アドレス値を与えた場合のデコーダの出力レベルがどのようになるかにより、ビット線選択用デコーダの異常を検出することができる。そして、テスト用アドレスの出力パターンを考慮する必要がなくなると共に、テスト用に追加したＡＮＤゲートを構成する素子の何れか一方がオープン状態になった場合も、同様に検出することが可能となる。
【００１６】
請求項４記載のＲＯＭのデコーダテスト回路装置によれば、テストモードに設定されると、デコーダにより選択されるビット線とそのビット線に接続されているメモリセルとの間の接続は切り離されて、複合ゲートの入力端子の１つにはテスト用クロック信号が与えられる。そして、複合ゲートは、ビット線選択用のアドレスを論理積によってデコードするデコーダのロジック，及び当該デコーダの出力信号とテスト用クロック信号とのＯＲをとるゲートのロジックで構成されているので、テストモードにおいては、テスト用クロック信号のレベルがハイ，ロウの何れかの場合にだけデコーダの出力結果が複合ゲートの出力端子に現れる。
【００１７】
即ち、請求項２において述べたものと同様に、請求項４は、デコーダに与えられる入力アドレスが負論理の場合に対応する構成であるから、斯様に構成すれば、入力アドレスが負論理で与えられる場合でも、請求項３と同様の効果が得られる。
【発明を実施するための最良の形態】
【００１８】
（第１実施例）
以下、本発明をＮＡＮＤ型のマスクＲＯＭに適用した場合の第１実施例について図１乃至図５を参照して説明する。尚、以下では特に断らない限りＦＥＴはＮチャネルであり、ロジックゲート回路はＣＭＯＳ構成であるとする。図１は、マスクＲＯＭの電気的構成を示すものである。マスクＲＯＭ１は８ｋビット構成であり（簡単のため、１ワード×１ビットであるとする）、与えられるアドレスはＡ１２〜Ａ０の１３ビットである。
【００１９】
上位アドレス４ビット（Ａ１２〜Ａ９）は、ビット線２（１〜１６）（Ｙ０〜Ｙ１５）選択用のデコーダ３に与えられている。デコーダ３は、ソース側がプリチャージ用電源に接続され、ドレイン側がビット線２に接続されるように直列接続された５個のＰチャネルＦＥＴ４（１〜５）と、ドレインがビット線２に接続され、ソースがグランド側に接続されるように並列接続された４個のＮチャネルＦＥＴ５（１〜４）を中心に構成されている。尚、表記が煩雑になることを避けるため、一部の符号を省略している。
【００２０】
これらの内、ＦＥＴ４（１〜４）とＦＥＴ５（１〜４）のゲートには夫々アドレスＡ１２〜Ａ９が与えられる。そして、ＦＥＴ４（５）のゲートに動作制御用のクロック信号φを直接与える場合には通常のデコーダを構成するが、本実施例では、ＦＥＴ４（５）のゲートにＮＯＴゲート６の出力端子が接続されており、そのＮＯＴゲート６の入力端子には、ＮＡＮＤゲート７の出力端子が接続されている。そして、ＮＡＮＤゲート７の入力端子の一方には動作制御用のクロック信号φが与えられており、他方の入力端子には、ＮＯＴゲート８を介してデコーダ３のテスト時にアクティブ（ハイ）となるテスト信号TEST＿Yが与えられている。即ち、テスト信号TEST＿Yがアクティブになると、デコーダ３に対するクロック信号φの供給は停止される。
【００２１】
また、プリチャージ用電源とデコーダ３の出力端子（ビット線２）との間には、ＰチャネルＦＥＴ（電源側スイッチング素子）９のソース,ドレインが夫々接続されており、デコーダ３のグランド側であるＦＥＴ５のソースと回路グランドとの間には、ＮチャネルＦＥＴ（グランド側スイッチング素子）１０のソース,ドレインが夫々接続されている。そして、これらのＦＥＴ９，１０のゲートには、ＮＡＮＤゲート１１の出力端子が共通に接続されている。ＮＡＮＤゲート１１の入力端子の一方にはテスト信号TEST＿Yが与えられており、他方の入力端子には、ＮＯＴゲート１２を介してテスト用のクロック信号ＣＬＫが与えられている。
【００２２】
また、ビット線２は、ＮＯＴゲート７０を介してＮＡＮＤゲート（テスト結果信号出力手段）１３の入力端子の一方に接続されており、そのＮＡＮＤゲート１３の入力端子の他方には、テスト信号TEST＿Yが与えられている。従って、テスト信号TEST＿Yがアクティブになると、クロック信号ＣＬＫがＦＥＴ９，１０のゲートに出力されると共に、ビット線２の信号レベルがＮＡＮＤゲート１３を介して反転され、その出力端子よりＲＯＭ１の外部にテスト結果信号として出力される。
ここで、ＦＥＴ４（１〜５）とＦＥＴ５（１〜４）は、論理和によってデコード動作を行なうＯＲゲート（デコーダ）５１を構成しており、ＦＥＴ９及び１０は、ＮＯＲゲートの出力端子に接続されるＮＡＮＤゲート（ＡＮＤゲート）５２を構成している。
【００２３】
メモリセルアレイ１４は、メモリセル１４Ｃを８×６４のマトリクス状に配置して構成されている。ビット線２には、メモリセルアレイ１４をなす８ビット単位の各セル列が、ＦＥＴで構成されるセレクトゲート１５（X0〜X63）を介して接続されるが、本実施例では、ビット線２とセレクトゲート１５との間にＦＥＴ１６（X0〜X63）が挿入されている。ＦＥＴ（接続切離し手段）１６のゲートには、テスト信号TEST＿YがＮＯＴゲート１７を介して共通に与えられている。
【００２４】
セレクトゲート１５のゲート端子には、デコーダ１８が出力するデコード信号が出力されるようになっている。デコーダ１８は、７入力ＯＲゲート（デコーダ）１９，ＮＡＮＤゲート（ＡＮＤゲート）２０で構成されており、ＮＡＮＤゲート２０の一方の入力端子には、ＯＲゲート１９の出力端子が接続されている。デコーダ１８（X0）において、ＯＲゲート１９の入力端子の内６本には、アドレスＡ８〜Ａ３が夫々与えられており、残りの１つにはＮＯＲゲート２１の出力端子が接続されている。
【００２５】
ＮＯＲゲート２１の一方の入力端子には、デコーダ１８のテスト時にアクティブ（ハイ）となるテスト信号TEST＿Xが与えられている。ＮＯＲゲート２１の他方の入力端子には、ＡＮＤゲート２２の出力端子が接続されており、ＡＮＤゲート２２の入力端子には、ＲＯＭセレクト信号（チップセレクト信号）ＲＯＭＳとクロック信号φとが与えられている。また、ＮＡＮＤゲート２０の他方の入力端子には、ＮＡＮＤゲート２３の出力端子が接続されており、ＮＡＮＤゲート２３の入力端子には、テスト信号TEST＿Xと、ＮＯＴゲート２４を介してテスト用のクロック信号ＣＬＫが与えられている。
【００２６】
即ち、テスト信号TEST＿Xがインアクティブの場合、ＮＡＮＤゲート２０の他方の入力端子はハイレベルとなるので、常にＯＲゲート１９の出力結果がＮＡＮＤゲート２０を介して出力される。一方、テスト信号TEST＿Xがアクティブの場合は、クロック信号ＣＬＫのレベルがハイの期間にだけＯＲゲート１９の出力結果がＮＡＮＤゲート２０を介して出力される。
【００２７】
尚、テスト信号TEST＿Xがインアクティブの場合におけるデコーダ１８（X0）の通常のデコード動作としては、アドレスＡ８〜Ａ３が何れも「０」であり、且つ、ＲＯＭＳ＝Ｈ，クロック信号φ＝Ｈ，の時に、ハイレベルのデコード信号Ｘ０を出力するようになっている。
また、デコーダ１８（X0）の出力端子は、ＮＡＮＤゲート（テスト結果信号出力手段）２５（X0）の一方の入力端子に接続されており、そのＮＡＮＤゲート２５の他方の入力端子にはテスト信号TEST＿Xが与えられている。そして、ＮＡＮＤゲート２５は、テスト信号TEST＿Xがアクティブの場合にデコーダ１８（X0）のデコード結果を反転し、テスト結果信号として外部に出力するようになっている。
【００２８】
デコーダ２６（XX0）は、メモリセルアレイ１４のワード線２７（XX0）にデコード信号ＸＸ０を出力するものであり、３入力ＯＲゲート（デコーダ）２８，ＮＡＮＤゲート（ＡＮＤゲート）２９及びＮＯＴゲート３０で構成されている。ＯＲゲート２８の入力端子にはアドレスＡ２〜Ａ０が与えられており、ＯＲゲート２８の出力端子はＮＡＮＤゲート２９の一方の入力端子に接続されている。ＮＡＮＤゲート２９の他方の入力端子にはＮＡＮＤゲート３１の出力端子が接続されており、ＮＡＮＤゲート２９の出力端子は、ＮＯＴゲート３０を介してワード線２７に接続されている。
【００２９】
ＮＡＮＤゲート３１の一方の入力端子には、デコーダ２６のテスト時にアクティブ（ハイ）となるテスト信号TEST＿XXが与えられている。そして、ＮＡＮＤゲート３１の他方の入力端子には、ＮＯＴゲート３２を介してクロック信号ＣＬＫが与えられている。即ち、テスト信号TEST＿XXがアクティブになると、クロック信号ＣＬＫがデコーダ２６に出力されるようになっている。
【００３０】
また、デコーダ２６の出力端子（ワード線２７）は、ＮＡＮＤゲート（テスト結果信号出力手段）３３（XX0）の一方の入力端子に接続されており、そのＮＡＮＤゲート３３の他方の入力端子にはテスト信号TEST＿XXが与えられている。そして、ＮＡＮＤゲート３３は、テスト信号TEST＿XXがアクティブの場合にデコーダ２６（XX0）のデコード結果を反転し、テスト結果信号として外部に出力する。
【００３１】
そして、各ビット線２（Y0〜Y15）は、４個の４入力ＮＯＲゲート３４（１〜４）の入力端子に夫々接続されており、ＮＯＲゲート３４の出力端子は、４入力ＮＡＮＤゲート３５の入力端子に夫々接続されている。ＮＡＮＤゲート３５の出力端子は、ＮＯＴゲート３６を介して読出し用のデータバスライン３７に接続されている。ＮＯＴゲート３６は、ＲＯＭ読出し信号ＲＯＭＲが与えられるとイネーブルとなるように構成されている。即ち、ビット線２の電位レベルが反転されてデータバスライン３７に出力される。
尚、テスト信号TEST＿X，TEST＿XX，TEST＿Yは、具体的には図示しないが、ＲＯＭ１に内蔵されるテスト用のコントロールレジスタに外部から書込みを行なうことで出力されるようになっている。
【００３２】
次に、本実施例の作用について図２乃至図５をも参照して説明する。
＜ワード線デコーダ２６のテスト＞
ＲＯＭ１のデコーダ２６をテストする場合は、外部よりコントロールレジスタに書込みを行ないテスト信号TEST＿XXをアクティブにする。すると、デコーダ２６にはテスト用のクロック信号ＣＬＫが供給されると共に、ワード線２７の電位レベルがＮＡＮＤゲート３３を介して外部に出力可能となる。
【００３３】
図２に示すようにクロック信号ＣＬＫがロウレベルを示す場合、デコーダ２６の出力端子、即ちワード線２７のレベルはロウとなるので、ＮＡＮＤゲート３３の出力レベル（OUT＿XX0〜7）はハイとなる。そして、クロック信号ＣＬＫがハイレベルを示す場合、デコーダ２６の出力端子レベルは与えられるテスト用アドレス値に応じて異なる。
例えば、ワード線２７（XX0）を選択するためのデコーダ２６（XX0）についてみると、アドレス（Ａ０，Ａ１，Ａ２）が（０，０，０）の場合はＸＸ０を選択することになるので、デコーダ２６の出力端子レベルはロウとなりＮＡＮＤゲート３３の出力レベルはハイ、それ以外のアドレスではＸＸ０を選択しないので、デコーダ２６の出力端子レベルはハイとなりＮＡＮＤゲート３３の出力レベルはロウとなる。
【００３４】
これらの動作は、その他のデコーダ２６（XX１〜7）についても、夫々の選択アドレスが異なるだけで全く同様となる。従って、図２に示すように、アドレス（Ａ０，Ａ１，Ａ２）を（０，０，０）より順次インクリメントして行くと、各デコーダ２７が夫々の選択アドレスが与えられている場合で、且つ、クロック信号ＣＬＫがハイレベルを示す場合にだけ対応するＮＡＮＤゲート３３の出力レベルがハイになっていれば、各デコーダ２７の動作は正常であることが判る。尚、これらの確認は、ロジックアナライザやＩＣテスタなどを用いて行えば良い。
【００３５】
次に、ワード線２７（XX1）を選択するためのデコーダ２６（XX1）にオープン不良が発生している場合の動作を説明する。図３は、デコーダ２６（XX1）をデコーダ３と同レベルで表現した回路図であり、ＰチャネルＦＥＴ（電源側スイッチング素子）３８及びＮチャネルＦＥＴ（グランド側スイッチング素子）３９は、ＮＡＮＤゲート２９を構成する素子である。
【００３６】
ここで、３入力ＯＲゲート２８を構成しており、アドレスＡ２がゲート入力となるグランド側のＮチャネルＦＥＴがオープン故障した場合を想定する。
デコーダ２６（XX1）は、クロック信号ＣＬＫがロウレベルを示す場合、ＰチャネルＦＥＴ（電源側スイッチング素子）３８がオンするので、デコーダ２６の出力端子、即ちワード線２７のレベルはロウとなるので、ＮＡＮＤゲート３３の出力レベル（OUT＿XX0〜7）はハイとなる。そして、クロック信号ＣＬＫがハイレベルを示す場合、デコーダ２６の出力端子レベルは与えられるテスト用アドレス値に応じて異なる。
【００３７】
即ち、ＯＲゲート２８が正常であればアドレス（Ａ０，Ａ１，Ａ２）が（１，０，０）の場合にだけ出力端子レベルはロウとなる。しかし、アドレス（Ａ０，Ａ１，Ａ２）が（１，０，１）の場合、クロック信号ＣＬＫがロウレベルを示す期間でＯＲゲート２８の出力端子レベルはハイとなり、クロック信号ＣＬＫがハイレベルを示す期間では、アドレスＡ２対応のＮチャネルＦＥＴがオープン故障したことで、出力端子レベルはハイに維持される。従って、ワード線２７（XX1）のレベルはロウ、ＮＡＮＤゲート３３（XX1）の出力レベル（OUT＿XX1）はハイとなる（図２，最下段参照）。従って、ＯＲゲート２８におけるＡ２対応のＮチャネルＦＥＴがオープン故障していることが検出される。
尚、セレクトゲート１５を選択するためのデコーダ１８についてのテストは、テスト信号TEST＿Xをアクティブにして、テスト用アドレスＡ３〜Ａ８を付与することで、デコーダ２６のテスト手順と略同様にして行うことが可能である。
【００３８】
＜ビット線デコーダ３のテスト＞
ＲＯＭ１のデコーダ３をテストする場合は、外部よりコントロールレジスタに書込みを行ないテスト信号TEST＿Yをアクティブにする。すると、デコーダ３には、通常動作用のクロック信号φの供給が停止され、代わりに、テスト用のクロック信号ＣＬＫが供給される。また、ＦＥＴ１６は、ゲートがロウレベルとなることでビット線２とメモリセル１５との電気的接続は切り離され、ビット線２の電位レベルがＮＡＮＤゲート１３を介して外部に出力可能となる。
【００３９】
図４に示すようにクロック信号ＣＬＫがロウレベルを示す場合、デコーダ３の出力端子、即ちビット線２のレベルはハイとなるので、ＮＡＮＤゲート１３の出力レベル（OUT＿Y0〜15）はハイとなる。そして、クロック信号ＣＬＫがハイレベルを示す場合、デコーダ３の出力端子レベルは与えられるテスト用アドレス値に応じて異なる。
例えば、ビット線２（Ｙ０）を選択するためのデコーダ３（Ｙ０）についてみると、アドレス（Ａ９，Ａ１０，Ａ１１，Ａ１２）が（０，０，０，０）の場合はＹ０を選択することになるので、デコーダ３の出力端子レベルはハイとなりＮＡＮＤゲート１３の出力レベルはハイ、それ以外のアドレスではＹ０を選択しないので、デコーダ３の出力端子レベルはロウとなりＮＡＮＤゲート１３の出力レベルはロウとなる。
【００４０】
これらの動作は、その他のデコーダ３（Ｙ１〜Ｙ１５）についても、夫々の選択アドレスが異なるだけで全く同様となる。従って、図４に示すように、アドレス（Ａ９，Ａ１０，Ａ１１，Ａ１２）を（０，０，０，０）より順次インクリメントして行くと、各デコーダ３が夫々の選択アドレスが与えられている場合で、且つ、クロック信号ＣＬＫがハイレベルを示す場合にだけ対応するＮＡＮＤゲート１３の出力レベルがハイになっていれば、各デコーダ３の動作は正常であることが判る。
【００４１】
次に、ビット線２（Ｙ２）を選択するためのデコーダ３（Ｙ２）にオープン不良が発生している場合の動作を説明する。図５に示すように、アドレスＡ１１がゲート入力となるグランド側のＮチャネルＦＥＴ５（２）がオープン故障した場合を想定する。
デコーダ３（Ｙ２）は、正常であればアドレス（Ａ９，Ａ１０，Ａ１１，Ａ１２）が（０，１，０，０）の場合にだけ出力端子レベルはロウとなる。しかし、アドレス（Ａ９，Ａ１０，Ａ１１，Ａ１２）が（０，１，１，０，）の場合、クロック信号ＣＬＫがロウレベルを示す期間でデコーダ３の出力端子レベルはハイとなり、クロック信号ＣＬＫがハイレベルを示す期間では、アドレスＡ１１対応のＦＥＴ５（２）がオープン故障したことで、出力端子のレベルはハイに維持される。従って、ビット線２（Ｙ２）のレベルはハイ、ＮＡＮＤゲート１３（Ｙ２）の出力レベル（OUT＿Y2）はハイとなる（図４，最下段参照）。
【００４２】
以上のように本実施例によれば、テスト信号TEST＿XXがアクティブになることでテストモードに設定されると、デコーダ２６の電源側とグランド側とに夫々配置され、ＮＡＮＤゲート２９を構成する２つのＦＥＴ３８，３９をテスト用クロック信号ＣＬＫに基づいて交互に導通させ、デコーダ２６の動作結果が反映されるワード線２７のレベルを、ＮＡＮＤゲート３３を介しテスト結果信号として外部に出力させるようにした。
【００４３】
従って、デコーダ２６の出力端子は、電源側のＦＥＴ３８が導通する毎に確実にハイレベルにプリチャージされることになるので、テスト用アドレスの出力パターンを考慮する必要がなくなり、テストをより簡単に行うことができる。そして、ＮＡＮＤゲート２９を構成する２つのＦＥＴ３８，３９の何れか一方がオープン状態になった場合は、ＯＲゲート２８を構成する電源側の素子の少なくとも１つがＯＦＦとなるようにテスト用アドレス値を与えた場合に、テスト用クロック信号ＣＬＫのレベル変化にかかわらず、デコーダ２６の出力端子レベルはハイ又はロウの何れか一方に固定されるので、そのような状態をも検出することが可能となる。
【００４４】
また、本実施例によれば、テスト信号TEST＿Yがアクティブになることでテストモードに設定されると、デコーダ３により選択されるビット線２とそのビット線２に接続されているメモリセル１５との間の接続をＦＥＴ１６により切り離して、デコーダ３の電源側及びグランド側に夫々配置され、ＮＡＮＤゲート５２を構成する２つのＦＥＴ９，１０を、テスト用クロック信号ＣＬＫにより交互に導通させるようにした。従って、ワード線デコーダ２６と同様にしてデコーダ３のテストを行うことができ、テスト用アドレスの出力パターンを考慮する必要がなくなると共に、ＦＥＴ９，１０の何れか一方がオープン状態になった場合も、同様に検出することが可能となる。
【００４５】
（第２実施例）
図６及び図７は本発明の第２実施例を示すものである。第１実施例は、各デコーダに入力されるアドレスは正論理であり、従って、各デコーダを構成する基本的な論理は論理和であった。第２実施例では、各デコーダに入力されるアドレスが負論理に対応する構成を示す。図６は、第１実施例のデコーダ２６の構成である。但し、ＮＡＮＤゲート２９に入力されているＴＣＬＫは、テストモード時にＮＡＮＤゲート３１を介して与えられるテスト用クロック信号ＣＬＫを示すものである。そして、破線で囲って示すＯＲゲート２８及びＮＡＮＤゲート２９を組み合わせた構成は、図１に示すデコーダ３と同様のＦＥＴ接続で構成されている。
【００４６】
図７は、入力アドレスが負論理となる場合に、デコーダ２６に対応する構成を示すものである。図７（ａ）に示すように、テスト用クロック信号ＴＣＬＫ及びアドレスＡ０〜Ａ２は、何れもＮＯＴゲート５３〜５６を介して反転して入力されており、ＮＯＴゲート５３の出力端子はＮＯＲゲート（ＯＲゲート）５７の一方の入力端子に接続されている。また、ＮＯＴゲート５４〜５６の出力端子は３入力ＡＮＤゲート（デコーダ）５８の夫々の入力端子に接続されており、ＡＮＤゲート５８の出力端子は、ＮＯＲゲート５７の他方の入力端子に接続されている。以上がデコーダ５９を構成している。
【００４７】
図７（ｂ）は、ＡＮＤゲート５８及びＮＯＲゲート５７部分をＦＥＴレベルで示す構成図である。ＡＮＤゲート５８は、ソースが電源側に接続され、ドレインがワード線２７に接続されるように並列接続された３個のＰチャネルＦＥＴ６０（１〜３）と、ドレイン側がワード線２７側に接続され、ソース側がグランド側に接続されるように直列接続された３個のＮチャネルＦＥＴ６１（１〜３）で構成されている。
【００４８】
そして、電源とＦＥＴ６０（１）のソースとの間に接続されているＰチャネルＦＥＴ（電源側スイッチング素子）６２と、ＦＥＴ６１（１〜３）の直列回路に並列に接続されているＮチャネルＦＥＴ（グランド側スイッチング素子）６３とがＮＯＲゲート５７を構成している。また、ＦＥＴ６０（１〜３）とＦＥＴ６１（１〜３）のゲートには夫々アドレスＡ０〜Ａ２の反転が与えられており、ＦＥＴ６２及び６３のゲートには、テスト用クロック信号ＴＣＬＫの反転が与えられている。
【００４９】
以上のように構成されたデコーダ５９を、ＮＯＴゲート５３〜５６を介してテスト用クロック信号ＴＣＬＫ及び入力アドレスを負論理とした部分も含めて見ると、第１実施例における（ＮＯＴゲート３０を含む）デコーダ２６の論理と全く一致することになる。即ち、正論理入出力のＯＲは負論理入出力のＡＮＤに等しく、ＮＡＮＤは負論理入力のＯＲに等しいからである。即ち、第１実施例のように入力アドレスが正論理で与えられる場合のデコーダがＯＲ−ＮＡＮＤ構成の論理ゲートであるとすれば、入力アドレスが負論理で与えられる場合のデコーダは、ＡＮＤ−ＮＯＲ構成の論理ゲートで構成されている。
従って、第２実施例によれば、入力アドレスが負論理でデコーダに与えられる場合であっても、第１実施例と全く同様の効果を得ることができる。
【００５０】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
テスト用アドレス値は、順次インクリメントするパターンに限ることなく、全くランダムなパターンで与えても何等問題はない。
【００５１】
ＮＡＮＤゲート１３，２５，３３の出力は、直接外部に出力するものに限らず、データバスを介して外部に出力しても良いし、必要に応じてマルチプレックス化しても良い。
ＮＡＮＤ型のＲＯＭに限ることなくＮＯＲ型のＲＯＭに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
【００５２】
デプレションタイプのＲＯＭに限ることなく、エンハンスメントタイプのＲＯＭに適用しても良い。
マスクＲＯＭに限ることなく、ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＦＬＡＳＨＲＯＭなどのデコーダに適用しても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明をＮＡＮＤ型のマスクＲＯＭに適用した場合の第１実施例であり、マスクＲＯＭ及びデコーダテスト回路装置の電気的構成を示す図
【図２】ワード線のデコーダについてテストを行う場合の一例を示すタイミングチャート
【図３】ワード線のデコーダ（ＸＸ１）に故障が発生している状態を、ビット線のデコーダと同レベルで表現した回路図
【図４】ビット線のデコーダについてテストを行う場合の一例を示すタイミングチャート
【図５】ビット線のデコーダ（Ｙ２）に故障が発生している状態を示す回路図
【図６】本発明の第２実施例であり、第１実施例のワード線デコーダの構成を取り出して示す図
【図７】（ａ）は図６に示すデコーダを入力アドレスが負論理で与えられる場合に対応して構成したものを示す図、（ｂ）は（ａ）の構成の一部をＦＥＴレベルで示す図
【図８】従来技術を示すデコーダの構成図
【符号の説明】
【００５４】
１はマスクＲＯＭ、２はビット線、９はＰチャネルＦＥＴ（電源側スイッチング素子）、１０はＮチャネルＦＥＴ（グランド側スイッチング素子）、１３はＮＡＮＤゲート（テスト結果信号出力手段）、１４はメモリセルアレイ、１４Ｃはメモリセル、１５はセレクトゲート、１６はＦＥＴ（接続切離し手段）、１９はＯＲゲート（デコーダ）、２０はＮＡＮＤゲート（ＡＮＤゲート）、２７はワード線、２８はＯＲゲート（デコーダ）、２９はＮＡＮＤゲート（ＡＮＤゲート）、３３はＮＡＮＤゲート（テスト結果信号出力手段）、３８はＰチャネルＦＥＴ（電源側スイッチング素子）、３９はＮチャネルＦＥＴ（グランド側スイッチング素子）、５１はＯＲゲート（デコーダ）、５２はＮＡＮＤゲート（ＡＮＤゲート）、５７はＮＯＲゲート（ＯＲゲート）、５８はＡＮＤゲート（デコーダ）、５９はデコーダ、６２はＰチャネルＦＥＴ（電源側スイッチング素子）、６３はＮチャネルＦＥＴ（グランド側スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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