(57)【特許請求の範囲】
【請求項１】
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラ、および外部から受け取った画像データの処理を所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする、タイミング信号生成回路。
【請求項２】
前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。
【請求項３】
前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。
【請求項４】
外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。
【請求項５】
外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク用イネーブル信号を生成し、前記マスク用イネーブル信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１または請求項４に記載のタイミング信号生成回路。
【請求項６】
前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１から請求項５までのいずれか１項に記載のタイミング信号生成回路。
【請求項７】
外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。
【請求項８】
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。
【請求項９】
前記タイミング信号生成回路は、前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。
【請求項１０】
前記タイミング信号生成回路は、外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。
【請求項１１】
前記タイミング信号生成回路は、外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク信号を生成し、前記マスク信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７または請求項１０に記載の画像処理装置。
【請求項１２】
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７から請求項１１までのいずれか１項に記載の画像処理装置。
【請求項１３】
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項７に記載の画像処理装置。
【請求項１４】
前記記憶回路は、順にリフレッシュがなされる１からｍ番目（ｍは２以上の整数）までの記憶領域を有し、
前記メモリコントローラは、
前記クロックを計数する第１のリフレッシュカウンタと、
前記第１のリフレッシュカウンタの計数結果が所定の数値となる毎に、１からｍまでの範囲で順に計数した結果をカウンタ値として出力する第２のリフレッシュカウンタと、
前記第２のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第１のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項７に記載の画像処理装置。
【請求項１５】
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力するメモリコントローラ、および外部から連続的に受け取った画像データの処理を前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする、タイミング信号生成回路。
【請求項１６】
前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする、請求項１５に記載のタイミング信号生成回路。
【請求項１７】
外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。
【請求項１８】
前記タイミング信号生成回路は、前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする、請求項１７に記載の画像処理回路。
【請求項１９】
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記タイミング信号が非アクティブになった後であってかつ前記画像データ処理回路における前記画像データの処理が開始される前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする、請求項１７または請求項１８に記載の画像処理回路。
【請求項２０】
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記画像データ処理回路における前記画像データの処理が終了した後であってかつ前記タイミング信号がアクティブになる前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする、請求項１７または請求項１８に記載の画像処理回路。
【請求項２１】
外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする、画像処理回路。
【請求項２２】
前記タイミング信号生成回路は、外部から受け取った所定のイネーブル信号がアクティブである期間内に前記タイミング信号を前記画像データ処理回路に与え、前記イネーブル信号が非アクティブである期間には前記タイミング信号を前記画像データ処理回路に与えることを停止し、
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする、請求項２１に記載の画像処理装置。
【請求項２３】
前記画像データ処理回路は、画像読み取り処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。
【請求項２４】
前記画像データ処理回路は、解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。
【請求項２５】
前記画像データ処理回路は、レーザ走査記録処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリをリフレッシュするためのタイミング制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関し、より詳細には、画像データ同期信号および画像データにメモリリフレッシュによる電源の電圧変動やノイズの影響が出ないようにメモリのリフレッシュタイミングの制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関する。
【背景技術】
【０００２】
一般的にＤＲＡＭに記憶された情報を保持するためには、一定期間毎に（例えば４［ｍｓ］に２５６回の）リフレッシュ動作を必要とすることが知られている。また、リフレッシュ動作時にはＤＲＡＭを構成するメモリコンデンサへの充電が行われるため、メモリ容量が大容量となるほどにリフレッシュ時の消費電流が大きくなり、これによる電源電圧の変動やノイズが発生し易くなることが知られている。
【０００３】
特開平１０−１１９６３号公報（特許文献１）に示される従来のＤＲＡＭリフレッシュ制御方法では、メモリを構成する１つ以上のＤＲＡＭを複数のメモリ領域に分割し、その各々のメモリ領域に対して時分割でリフレッシュ動作を行う。このことにより、リフレッシュ時の消費電流を抑え、リフレッシュ電源の電圧変動やノイズの発生を抑制することができる。
【０００４】
ここで、画像処理装置においては、画像読み取り処理や解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）処理、およびレーザ走査記録処理などのように、電源電圧変動やノイズの影響を受けやすい画像データ処理があることが知られている。
【０００５】
例えば、ＲＥＴ処理では、画像解像度の向上を図るため、所定の遅延回路やアナログＰＬＬ回路において、例えば基本クロックのパルス幅に対して１／２５６程度のパルス幅のクロックを使用することがある。そのため、このＲＥＴ処理は電源の電圧変動やノイズの影響を受け易い処理である。
【０００６】
また、画像読み取り処理では、所定のライン同期信号に同期してライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗るとライン単位での画像データに乱れを生じることが知られている。特開２００３−４６７６６号公報（特許文献２）に示される画像読み取り処理装置は、ライン単位で画像データを転送する際、ライン同期信号のノイズを除去することにより、信号のずれや欠落を補正することができる。すなわち、ライン同期信号に同期して画像データ転送を行うこの従来の画像読み取り処理装置は、ライン同期信号を無効とするマスク信号幅生成手段からの出力信号とライン同期信号との論理積演算を行うことにより、有効ライン同期信号を生成する。この構成により、ライン同期信号のノイズ、ずれ、または欠落を補正することができる。
【０００７】
さらに、特開平１０−１８１０９４号公報（特許文献３）に示されるレーザ走査記録装置は、レーザ走査のタイミングに合わせて画像データを処理する際、ポリゴンミラーの反射率ばらつきによる描画むら、レーザ光の検出ミスによるレーザダイオード破損を防ぐことができる。すなわち、この従来のレーザ走査記録装置は、レーザダイオードからのレーザ光強度を検出することにより発光出力を制御する第１の発光出力制御手段と、ポリゴンミラーで反射されたレーザ光強度を検出することにより発光出力を制御する第２の発光出力制御手段とを備え、これらを切り替えて自動出力制御（ＡＰＣ：Ａｕｔｏ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）を行うことにより、ポリゴンミラーの反射率ばらつきを抑制し、高品質の描画を実現することができるとともに、レーザ光の検出ミスによるレーザダイオード破損を防止することができる。
【特許文献１】特開平１０−１１９６３号公報
【特許文献２】特開２００３−４６７６６号公報
【特許文献３】特開平１０−１８１０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特開平１０−１１９６３号公報（特許文献１）に示される従来のＤＲＡＭリフレッシュ制御方法では、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの発生が抑制されるが、依然としてＤＲＡＭリフレッシュ時には電源の電圧変動やノイズが発生する。
【０００９】
また、特開２００３−４６７６６号公報（特許文献２）に示される従来の画像読み取り処理装置では、ライン単位で画像データを処理する際には、前述したライン同期信号のノイズによるずれや欠落を補正することが可能となるが、画像データ処理中には、電源の電圧変動やノイズによるライン同期信号および画像データへの影響を防ぐことができない。
【００１０】
さらに、特開平１０−１８１０９４号公報（特許文献３）では、描画前のレーザ光強度およびポリゴンミラーからの反射光強度を検出することで、ポリゴンミラーの反射率ばらつきによる画像データの乱れを防ぐことはできるが、描画処理中に電源の電圧変動やノイズが発生した場合はレーザ光の位相ずれや強度ばらつきは依然として起こり易く、またこのことにより画像データの乱れを生じる恐れがある。
【００１１】
以上の問題点について、ここではＤＲＡＭリフレッシュによるノイズの影響について一般的な従来の画像処理装置を例として、図１４および図１５を参照し以下に詳しく説明する。
【００１２】
図１４は、ＤＲＡＭリフレッシュによるノイズの影響に関連する従来の画像処理装置の構成を示すブロック図である。この画像処理装置の一部は、１つ以上のＤＲＡＭ９１と、このＤＲＡＭ９１に所定のリフレッシュ信号ＲＡＳを与えるメモリコントローラ９２と、受け取った画像データを処理して出力する画像処理部９３とを備える。
【００１３】
メモリコントローラ９２は、受け取った基本クロックＣＬＫを計数し、その計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ９２１と、リフレッシュカウント信号ＣＯＵＮＴが所定値を示すときにリフレッシュ信号ＲＡＳを生成しＤＲＡＭ９１に与えるリフレッシュ制御回路９２２とを含む。
【００１４】
画像処理部９３は、受け取った基本クロックＣＬＫをカウントすることにより所定のタイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路９３１と、このタイミング信号ＨＳＹＮＣに同期して画像データを処理する画像データ処理回路９３２とを含む。
【００１５】
ここで、ＤＲＡＭ９１のリフレッシュはリフレッシュ信号ＲＡＳに同期して実行されるため、タイミング信号ＨＳＹＮＣに同期して実行される画像データ処理とは非同期の関係にある。したがって、画像データ処理中であっても、ＤＲＡＭリフレッシュが実行されれば、タイミング信号および画像データはＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を受け易い。
【００１６】
図１５は、図１４に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なお、ここでは、図１５（ｂ）に示されるタイミング信号ＨＳＹＮＣおよび図１５（ｄ）に示されるリフレッシュ信号ＲＡＳは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ９２１は、図１５（ａ）に示される基本クロックＣＬＫに基づき、０からｋ（ｋは所定の自然数）までを繰り返し計数してその計数結果を図１５（ｃ）に示されるリフレッシュカウント信号ＣＯＵＮＴとして出力する。リフレッシュ制御回路９２２は、このリフレッシュカウント信号が０（ＣＯＵＮＴ＝０）となった場合にリフレッシュ信号ＲＡＳを出力し、ＤＲＡＭ９１がリフレッシュされる。
【００１７】
図１５に示されるように、リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの期間にＤＲＡＭリフレッシュが実行されるため、この期間中は図１５（ｅ）に示されるリフレッシュによる電源の電圧変動やノイズが発生する。このリフレッシュ信号ＲＡＳにより、上記αクロックの間、ＤＲＡＭ９１ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号ＨＳＹＮＣは、所定期間アクティブ（ＬＯＷ）となりその後に所定期間非アクティブ（ＨＩＧＨ）となる変化を一定周期で繰り返す。
【００１８】
また、タイミング信号ＨＳＹＮＣがアクティブ（ＬＯＷ）の状態であるとき、リフレッシュ信号ＲＡＳのアクティブ期間Ｒ２によるリフレッシュ動作が発生するため、タイミング信号ＨＳＹＮＣおよび画像データは、上記リフレッシュ動作による電源の電圧変動やノイズの影響が出易くなる。
【００１９】
そこで本発明は、画像データを処理する際、当該画像データ処理を同期させるタイミング信号および画像データが受ける、ＤＲＡＭなどのメモリに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断するタイミング信号生成回路およびそれを備えた画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
第１の発明は、所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラ、および外部から受け取った画像データの処理を所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする。
【００２１】
第２の発明は、第１の発明において、
前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２２】
第３の発明は、第１の発明において、
前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２３】
第４の発明は、第１の発明において、
外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２４】
第５の発明は、第１または第４の発明において、
外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク用イネーブル信号を生成し、前記マスク用イネーブル信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２５】
第６の発明は、第１から第５までの発明において、
前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２６】
第７の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする。
【００２７】
第８の発明は、第７の発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２８】
第９の発明は、第７の発明において、
前記タイミング信号生成回路は、前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００２９】
第１０の発明は、第７の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００３０】
第１１の発明は、第７または第１０の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク信号を生成し、前記マスク信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００３１】
第１２の発明は、第７から第１１までの発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
【００３２】
第１３の発明は、第７の発明において、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。
【００３３】
第１４の発明は、第７の発明において、
前記記憶回路は、順にリフレッシュがなされる１からｍ番目（ｍは２以上の整数）までの記憶領域を有し、
前記メモリコントローラは、
前記クロックを計数する第１のリフレッシュカウンタと、
前記第１のリフレッシュカウンタの計数結果が所定の数値となる毎に、１からｍまでの範囲で順に計数した結果をカウンタ値として出力する第２のリフレッシュカウンタと、
前記第２のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第１のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。
【００３４】
第１５の発明は、所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力するメモリコントローラ、および外部から連続的に受け取った画像データの処理を前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする。
【００３５】
第１６の発明は、第１５の発明において、
前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。
【００３６】
第１７の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする。
【００３７】
第１８の発明は、第１７の発明において、
前記タイミング信号生成回路は、前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。
【００３８】
第１９の発明は、第１７または第１８の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記タイミング信号が非アクティブになった後であってかつ前記画像データ処理回路における前記画像データの処理が開始される前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。
【００３９】
第２０の発明は、第１７または第１８の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記画像データ処理回路における前記画像データの処理が終了した後であってかつ前記タイミング信号がアクティブになる前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。
【００４０】
第２１の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする。
【００４１】
第２２の発明は、第２１の発明において、
前記タイミング信号生成回路は、外部から受け取った所定のイネーブル信号がアクティブである期間内に前記タイミング信号を前記画像データ処理回路に与え、前記イネーブル信号が非アクティブである期間には前記タイミング信号を前記画像データ処理回路に与えることを停止し、
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする。
【００４２】
第２３の発明は、第７または第１７の発明において、
前記画像データ処理回路は、画像読み取り処理回路であることを特徴とする。
【００４３】
第２４の発明は、第７または第１７の発明において、
前記画像データ処理回路は、解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）処理回路であることを特徴とする。
【００４４】
第２５の発明は、第７または第１７の発明において、
前記画像データ処理回路は、レーザ走査記録処理回路であることを特徴とする。
【発明の効果】
【００４５】
第１の発明によれば、タイミング信号に同期して所定の期間リフレッシュ信号の出力を停止させる所定の期間アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００４６】
第２の発明によれば、タイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、タイミング信号に対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００４７】
第３の発明によれば、画像データの処理が行われる期間中アクティブとなるコントロール信号が生成され、当該画像データの処理期間中はリフレッシュ動作が実行されないので、画像データに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００４８】
第４の発明によれば、外部から与えられる同期信号に同期して生成されるタイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、同期信号が装置外部から与えられる場合であっても、正確なタイミングでコントロール信号を出力することができる。
【００４９】
第５の発明によれば、マスク用イネーブル信号がアクティブとなる期間中にのみ同期信号に同期してタイミング信号が生成されるので、マスク用イネーブル信号が非アクティブとなる期間に発生した同期信号に含まれるノイズを除去したタイミング信号を生成することができる。また、マスク用イネーブル信号がアクティブとなる期間中アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、マスク用イネーブル信号が受けることにより、その結果として画像処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００５０】
第６の発明によれば、タイミング信号がアクティブとなる期間とその直前の期間とを含む期間において、リフレッシュに必要な期間以上の期間中アクティブとなるコントロール信号が生成されるので、タイミング信号とリフレッシュ動作とのオーバーラップを確実に避けることができ、かつタイミング信号が非アクティブとなる時点の直後にリフレッシュ動作を行うことが可能となる。
【００５１】
第７の発明によれば、第１の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５２】
第８の発明によれば、第２の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５３】
第９の発明によれば、第３の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５４】
第１０の発明によれば、第４の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５５】
第１１の発明によれば、第５の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５６】
第１２の発明によれば、第６の発明と同様の効果を奏する画像処理装置を実現することができる。
【００５７】
第１３の発明によれば、リフレッシュカウンタがコントロール信号を受け取ると、計数結果が所定数値の直前の数値となるまで計数した後に計数を一時的に停止する構成であるので、簡易なメモリコントローラの構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、かつリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。
【００５８】
第１４の発明によれば、記憶回路における１からｍ番目までの記憶領域に対して順になされる各リフレッシュ動作期間中にタイミング信号が同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、全ての記憶領域に対してなされるリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、かつ第１のリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。
【００５９】
第１５の発明によれば、リフレッシュの許容最大周期以下の周期を有するタイミング信号に同期した所定の信号がメモリコントローラに与えられることにより、タイミング信号に同期したリフレッシュ信号を出力させるので、第１の発明の場合と同様に、この信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、画像データを連続的に処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００６０】
第１６の発明によれば、遅延部によりタイミング信号を所定のクロック数だけ遅延させた信号がメモリコントローラに与えられるので、例えば第１の発明において必要とされるようなコントロール信号を生成する必要がなくなり、簡易な構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができる。
【００６１】
第１７の発明によれば、第１５の発明と同様の効果を奏する画像処理装置を実現することができる。
【００６２】
第１８の発明によれば、第１６の発明と同様の効果を奏する画像処理装置を実現することができる。また、メモリコントローラの構成も簡単にすることができ、例えば第１３の発明において必要とされるようなリフレッシュカウンタをここでは省略することができる。
【００６３】
第１９の発明によれば、タイミング信号が非アクティブになった後であってかつ画像データの処理が開始される前までの期間内にリフレッシュ信号が出力されるので、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。
【００６４】
第２０の発明によれば、画像データの処理が終了した後であってかつタイミング信号がアクティブになる前までの期間内にリフレッシュ信号が出力されるので、第１９の発明と同様に、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。
【００６５】
第２１の発明によれば、マルチプレクサにより、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号を出力するか、またはタイミング信号に同期した所定の信号であるリフレッシュ信号を出力するかが適宜選択されるので、タイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間にのみメモリリフレッシュが行われ、画像データ処理が行われない期間には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号が所定の期間生成されない場合など、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。
【００６６】
第２２の発明によれば、マルチプレクサにより、イネーブル信号が非アクティブである期間、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号が出力され、イネーブル信号がアクティブである期間、タイミング信号に同期した所定の信号であるリフレッシュ信号が出力されるよう切り換えられるので、例えばタイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間（すなわちイネーブル信号がアクティブとなる期間）にのみメモリリフレッシュが行われ、画像データ処理が行われない期間（すなわちイネーブル信号が非アクティブとなる期間）には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。
【００６７】
第２３の発明によれば、画像データ処理回路が画像読み取り処理回路であるので、周知の画像読み取り装置のように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れを生じることがなく、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００６８】
第２４の発明によれば、画像データ処理回路が典型的には極めて狭いパルス幅のクロックを使用するＲＥＴ処理回路であるので、周知のＲＥＴ処理回路のようにＲＥＴ処理が行われる画像処理期間の間にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【００６９】
第２５の発明によれば、画像データ処理回路がレーザ走査記録処理回路であるので、周知のレーザ走査記録処理回路のようにレーザ光で走査することにより描画が行われる期間である画像処理期間中にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【発明を実施するための最良の形態】
【００７０】
以下、本発明の各実施形態について添付図面を参照して説明する。
【００７１】
＜１．  第１の実施形態＞
まず、第１の実施形態に係る画像処理装置について説明する。図１は、本発明の第１の実施形態に係る画像処理装置の構成例を示すブロック図である。
【００７２】
図１は、第１の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、１つ以上のＤＲＡＭ１１と、このＤＲＡＭ１１に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２１と、受け取った画像データを処理して出力する画像処理部３１とを備える。
【００７３】
メモリコントローラ２１は、受け取った基本クロックＣＬＫを計数し、その計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ２１１と、リフレッシュカウント信号ＣＯＵＮＴが所定値を示すときに有効リフレッシュ信号ＲＡＳを生成しＤＲＡＭ１１に与えるリフレッシュ制御回路２１２とを含む。
【００７４】
画像処理部３１は、受け取った基本クロックＣＬＫをカウントすることにより所定のタイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３１１と、このタイミング信号ＨＳＹＮＣに同期して画像データを処理する画像データ処理回路３１２とを含む。
【００７５】
ここで、上記タイミング信号生成回路３１１は、タイミング信号ＨＳＹＮＣを生成するとともに、このタイミング信号ＨＳＹＮＣに同期して、後述する所定の期間がアクティブ（ＬＯＷ）となるリフレッシュカウント停止信号ＲＣＳＴＯＰを生成し、生成されたリフレッシュカウント停止信号ＲＣＳＴＯＰをリフレッシュカウンタ２１１に与える。
【００７６】
リフレッシュカウンタ２１１は、受け取った基本クロックＣＬＫを計数することによりその計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するとともに、上記タイミング信号生成回路３１１から受け取ったリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となる期間中、基本クロックＣＬＫのカウントを停止する。
【００７７】
具体的には、このリフレッシュカウンタ２１１は、バイナリカウンタを含んで構成されており、このバイナリカウンタにおける所定のキャリー信号をリフレッシュカウント信号ＣＯＵＮＴとしてリフレッシュ制御回路２１２に与える構成であってもよいし、周知の構成を有するデコーダを介してリフレッシュカウント信号ＣＯＵＮＴをリフレッシュ制御回路２１２に与える構成であってもよい。
【００７８】
図２は、このリフレッシュカウンタ２１１の詳細な構成例を示すブロック図である。このリフレッシュカウンタ２１１は、１６ビットのカウンタ回路２１１１で構成されており、基本クロックＣＬＫを計数して、計数結果であるカウント値に対応した各ビットＣ０〜Ｃ１５を「１」（ＨＩＧＨ）にする。
【００７９】
また、リフレッシュカウント信号ＣＯＵＮＴは、本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際には上記各ビットＣ０〜Ｃ１５を受け取るＯＲゲート２１１２から出力される論理和演算の結果として得られる信号である。すなわち、リフレッシュカウント信号ＣＯＵＮＴは、実際には各ビットＣ０〜Ｃ１５がすべて「０」（ＬＯＷ）となった場合のみ「１」（ＨＩＧＨ）となる信号である。
【００８０】
さらに、各ビットＣ０〜Ｃ１５はＮＡＮＤゲート２１１３に与えられ、ＮＡＮＤゲート２１１３は、これら各ビットＣ０〜Ｃ１５の否定論理積演算の結果得られる全ビット信号ＡＬＬＢＩＴを出力する。したがって、この全ビット信号ＡＬＬＢＩＴは、各ビットＣ０〜Ｃ１５がすべて「１」（ＨＩＧＨ）となったときに「０」（ＬＯＷ）となる。
【００８１】
この全ビット信号ＡＬＬＢＩＴおよびリフレッシュカウント停止信号ＲＣＳＴＯＰは、ＯＲゲート２１１４に入力され、このＯＲゲート２１１４による論理和演算の結果として得られる出力信号がＡＮＤゲート２１１５に入力される。また、このＡＮＤゲート２１１５には基本クロックＣＬＫが入力されており、その論理積演算の結果として得られる出力信号がカウンタ回路２１１１のクロック入力端子ＣＫに与えられている。したがって、全ビット信号ＡＬＬＢＩＴおよびリフレッシュカウント停止信号ＲＣＳＴＯＰが同時にアクティブ（ＬＯＷ）となっている期間に限り、ＡＮＤゲート２１１５に入力される基本クロックＣＬＫがカウンタ回路２１１１に入力されないことになる。そのため、その期間中、カウンタ回路２１１１におけるカウント動作が一時的に停止する。
【００８２】
以上のように、本来、タイミング信号ＨＳＹＮＣに同期して実行される画像データ処理とは非同期の関係にあるＤＲＡＭ１１のリフレッシュの動作を、当該動作のコントロール信号として機能するフレッシュカウント停止信号ＲＣＳＴＯＰにより同期させることが可能となる。したがって、画像データ処理中にＤＲＡＭリフレッシュが実行されないようにすることができ、タイミング信号および画像データがＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を受けないようにすることができる。
【００８３】
図３は、図１に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図３（ｂ）に示されるタイミング信号ＨＳＹＮＣ、図３（ｅ）に示される有効リフレッシュ信号ＲＡＳ、および図３（ｃ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ２１１は、図３（ａ）に示される基本クロックＣＬＫに基づき、０からｋ（ｋは所定の自然数）までを繰り返し計数してその計数結果を図３（ｄ）に示されるリフレッシュカウント信号ＣＯＵＮＴとして出力する。リフレッシュ制御回路２１２は、このリフレッシュカウント信号の内容が０（ＣＯＵＮＴ＝０）となった場合に有効リフレッシュ信号ＲＡＳを出力し、ＤＲＡＭ１１がリフレッシュされる。
【００８４】
図３に示されるように、有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの間にＤＲＡＭリフレッシュが実行されるため、この間はリフレッシュによる電源の電圧変動やノイズが発生する。この有効リフレッシュ信号ＲＡＳにより、上記αクロックの間、ＤＲＡＭ１１ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号ＨＳＹＮＣは、所定期間アクティブ（ＬＯＷ）となりその後に所定期間非アクティブ（ＨＩＧＨ）となる変化を一定周期で繰り返す。このタイミング信号ＨＳＹＮＣは、外部から受け取った基本クロックＣＬＫを所定数カウントするカウンタにより上記周期を有するよう生成されるので、アクティブになる時点および非アクティブになる時点は予め定められることになる。
【００８５】
まず、画像処理部３１において画像データ処理が行われる場合、タイミング信号生成回路３１１により生成されたタイミング信号ＨＳＹＮＣは、画像データ処理回路３１２へ送られ、リフレッシュカウント停止信号ＲＣＳＴＯＰは、リフレッシュカウンタ２１１へ送られる。リフレッシュカウンタ２１１は、このリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となると、あらかじめ定められた所定数であるｋ回までクロックをカウントする動作を行い、このリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間中、カウント動作を停止する。このことにより、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間中、有効リフレッシュ信号ＲＡＳは非アクティブ（ＨＩＧＨ）の状態を維持するので、ＤＲＡＭ１１がリフレッシュされることがなく、かつカウント動作が再開されると直後にリフレッシュカウント信号の内容が０となるため、直ちに有効リフレッシュ信号ＲＡＳを出力してＤＲＡＭ１１をリフレッシュすることができる。
【００８６】
なお、上記リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間は、ＤＲＡＭ１１がリフレッシュされる期間であるαクロックよりも、タイミング信号ＨＳＹＮＣのアクティブ期間である１クロック分だけ大きい（α＋１）クロック分の期間であり、リフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点とタイミング信号ＨＳＹＮＣの立ち上がり時点とが一致していることが好ましい。そうすれば、リフレッシュ動作期間（有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの間）において、タイミング信号ＨＳＹＮＣが同時にアクティブとなる、いわゆるオーバーラップを防ぐことができ、かつタイミング信号ＨＳＹＮＣが非アクティブとなるその立ち上がり時点の直後にリフレッシュ動作を行うことが可能となる。
【００８７】
その後、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となると、リフレッシュカウンタ２１１は、０からクロックをカウントする動作を再開し、このことにより有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）になり、その結果ＤＲＡＭ１１がリフレッシュされる。この再びアクティブとなる期間は、図３（ｅ）に示すＲ２の区間である。
【００８８】
ここで、リフレッシュカウント停止信号ＲＣＳＴＯＰをリフレッシュ制御回路２１２に与え、リフレッシュ制御回路２１２により有効リフレッシュ信号ＲＡＳを無効とすることで、ＤＲＡＭ１１のリフレッシュを停止する構成も考えられる。この構成においても、リフレッシュカウント停止信号ＲＣＳＴＯＰをタイミング信号ＨＳＹＮＣよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定することにより、上記オーバーラップを防ぐことができる。
【００８９】
＜２．  第２の実施形態＞
図４は、第２の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１２と、このＤＲＡＭ１２に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２２と、受け取った画像データを処理して出力する画像処理部３２とを備えており、上記メモリコントローラ２２は、リフレッシュカウンタ２２１と、リフレッシュ制御回路２２２とを含み、上記画像処理部３２は、タイミング信号生成回路３２１と、画像データ処理回路３２２とを含む。これらの構成要素は、第１の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。
【００９０】
しかし、第１の実施形態の場合とは異なり、タイミング信号生成回路３２１は、基本クロックＣＬＫおよび装置外部に設けられる同期回路５００により生成されたタイミング信号ＨＳＹＮＣ１に基づき、このタイミング信号ＨＳＹＮＣ１に同期したタイミング信号ＨＳＹＮＣ２と、リフレッシュカウント停止信号ＲＣＳＴＯＰとを生成する。
【００９１】
図５は、図４に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図５（ｂ）に示されるタイミング信号ＨＳＹＮＣ１、図５（ｄ）に示されるタイミング信号ＨＳＹＮＣ２、図５（ｅ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰ、および図５（ｇ）に示される有効リフレッシュ信号ＲＡＳは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。
【００９２】
ここで、図５（ｃ）に示されるマスク信号ＭＡＳＫは、タイミング信号生成回路３２１の内部で生成される信号であり、このマスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）であるβクロックの期間中、タイミング信号生成回路３２１は装置外部の同期回路５００から受け取ったタイミング信号ＨＳＹＮＣ１をマスクする。すなわち、タイミング信号生成回路３２１は、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となる期間を含むように、当該期間よりも所定期間だけ長いβクロックの期間アクティブ（ＨＩＧＨ）となるマスク信号ＭＡＳＫを生成する。
【００９３】
このようなマスク信号ＭＡＳＫを生成するためのタイミング信号生成回路３２１内における具体的な回路は、各種の構成が考えられるが、例えば特開２００３−４６７６６号公報（特許文献２）に開示されているように、基本クロックＣＬＫを計数し、タイミング信号ＨＳＹＮＣ１の立ち上がり時点でリセットされる同期リセットカウンタと、タイミング信号ＨＳＹＮＣ１の周期から上記βが差し引かれた値を記憶するレジスタと、カウンタの計数結果とレジスタの値を比較し計数結果がレジスタの値以上であるときにアクティブとなる信号を出力する比較回路とにより容易に構成することができる。この比較回路から出力される信号がマスク信号ＭＡＳＫであり、このマスク信号ＭＡＳＫと論理反転されたタイミング信号ＨＳＹＮＣ１とがタイミング信号生成回路３２１に含まれるＮＡＮＤゲート（否定論理積回路）に入力される。このＮＡＮＤゲートから出力される信号がタイミング信号ＨＳＹＮＣ２であり、結果として装置外部の同期回路５００から受け取ったタイミング信号ＨＳＹＮＣ１は、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となる期間（βクロックの期間）のみ、タイミング信号ＨＳＹＮＣ２としてそのまま出力される。この構成により、マスク信号ＭＡＳＫが非アクティブ（ＬＯＷ）となる期間に発生したノイズを除去することができる。
【００９４】
また、上記特開２００３−４６７６６号公報（特許文献２）に開示されているように、タイミング信号ＨＳＹＮＣ１のずれ量を計測し、計測されたずれ量を画像処理部３２に与えることにより、タイミング信号ＨＳＹＮＣ１のノイズによるずれや欠落を補正することも可能となる。
【００９５】
ここで、本実施形態におけるタイミング信号生成回路３２１の詳細な構成例について説明する。図６は、タイミング信号生成回路３２１の詳細な構成例を示すブロック図である。このタイミング信号生成回路３２１に含まれるカウンタ回路３２１５は、そのクロック入力端子ＣＫにおいて受け取られる基本クロックＣＬＫのクロック数を計数し、その計数結果であるカウント値をカウンタ出力端子から第１から第３までの比較器３２１１〜３２１３に与える。
【００９６】
タイミングデータ指示部３２１４は、タイミング信号ＨＳＹＮＣ１の周期から上記βが差し引かれた第１のタイミングデータ値と、タイミング信号ＨＳＹＮＣ１の周期から上記（α＋β）が差し引かれた第２のタイミングデータ値を記憶し、第２のタイミングデータ値を第１の比較器３２１１に与え、第１のタイミング値を第２の比較器３２１２に与える。また、タイミングデータ指示部３２１４は、カウンタ値が正常である場合の上限値を記憶しており、この上限値を第３の比較器３２１３に与える。
【００９７】
なお、タイミングデータ指示部３２１４は、上記タイミング信号ＨＳＹＮＣ１の周期は予め定められた値として記憶していてもよいし、上記タイミング信号ＨＳＹＮＣ１を受け取り、その周期を適宜検出することにより得られる値から予測される次の周期を上記タイミング信号ＨＳＹＮＣ１の周期として記憶してもよい。そうすれば、タイミング信号ＨＳＹＮＣ１が装置外部に設けられる同期回路５００により生成される本実施形態の場合であっても、正確なタイミングでリフレッシュカウント停止信号ＲＣＳＴＯＰを出力することができる。特に、上記周期を適宜検出する構成では、上記タイミング信号ＨＳＹＮＣ１の周期が変化しても、その変化に応じた正確なタイミングでリフレッシュカウント停止信号ＲＣＳＴＯＰを出力することができる。
【００９８】
第１の比較器３２１１は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った第２のタイミングデータ値とを比較し、上記カウント値が第２のタイミングデータ値以上である場合にアクティブ（ＬＯＷ）となる信号であるリフレッシュカウント停止信号ＲＣＳＴＯＰを出力する。
【００９９】
第２の比較器３２１２は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った第１のタイミングデータ値とを比較し、上記カウント値が第１のタイミングデータ値以上である場合にアクティブ（ＨＩＧＨ）となる信号であるマスク信号ＭＡＳＫを出力する。
【０１００】
第３の比較器３２１３は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った上限値とを比較し、上記カウント値が上記上限値を超える場合にアクティブ（ＬＯＷ）となるリセット信号を出力する。この構成により、例えばカウンタ回路３２１５のリセット入力端子ＲＥＳＥＴに正しくリセット信号が入力されないなどの異常状態を、カウント値が上限を超えることにより検出し、カウンタ回路３２１５へＯＲゲート３２１７を介してリセット信号を与えることによりその動作をリセットし、カウンタ回路３２１５の動作を正常な状態に戻すことができる。
【０１０１】
また、マスク部３２１６は、第２の比較器３２１２から出力されるマスク信号ＭＡＳＫを受け取り、このマスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）である場合にのみ、タイミング信号ＨＳＹＮＣ１を通過させ、タイミング信号ＨＳＹＮＣ２として出力する。この構成により、マスク信号ＭＡＳＫが非アクティブ（ＬＯＷ）となる期間に発生したタイミング信号ＨＳＹＮＣ１に含まれるノイズを除去したタイミング信号ＨＳＹＮＣ２を生成することができる。
【０１０２】
なお、このタイミング信号ＨＳＹＮＣ２は、ＯＲゲート３２１７を介してカウンタ回路３２１５のリセット入力端子ＲＥＳＥＴに与えられる。よって、この論理和演算を行うＯＲゲート３２１７により、第３の比較器３２１３からのリセット信号またはタイミング信号ＨＳＹＮＣ２のいずれかがアクティブになると、カウンタ回路３２１５のカウント動作がリセットされる。
【０１０３】
次に、図５（ｅ）に示されるように、リフレッシュカウント停止信号ＲＣＳＴＯＰは、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となる期間中、有効リフレッシュ信号ＲＡＳが同時にアクティブ（ＬＯＷ）とならないようにするため、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋β）クロック分の期間となるように設定されている。このことにより、図５（ｇ）に示されるように、有効リフレッシュ信号ＲＡＳが再びアクティブ（ＬＯＷ）となる期間Ｒ２の立ち下がり時は、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となる時点に一致することになり、マスク信号ＭＡＳＫとリフレッシュ動作とのオーバーラップを避けることができる。
【０１０４】
なお、本実施形態では上述のようにリフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点をマスク信号ＭＡＳＫの立ち下り時点と一致するタイミングとしているが、リフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点をタイミング信号ＨＳＹＮＣ１の立ち上がり時点と一致するタイミングとしてもよい。そうすれば、タイミング信号ＨＳＹＮＣ１（およびタイミング信号ＨＳＹＮＣ２）とリフレッシュ動作とのオーバーラップを避けることができる。
【０１０５】
＜３．  第３の実施形態＞
第３の実施形態に係る画像処理装置は、図４に示される第２の実施形態の場合と同様の構成であるので、その構成要素には同一の符号を付して詳しい説明を省略する。しかし、本実施形態におけるタイミング信号生成回路３２１は、第２の実施形態の場合とは異なりその内部においてマスク信号ＭＡＳＫを生成せず、したがって、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となる期間にも、上記マスク信号ＭＡＳＫがアクティブとなる期間（βクロック）は反映されていない。
【０１０６】
なお、本実施形態においても第２の実施形態の場合と同様にマスク信号ＭＡＳＫを生成し同様に使用してもよい。そうすればタイミング信号ＨＳＹＮＣ１（およびタイミング信号ＨＳＹＮＣ２）とリフレッシュ動作とのオーバーラップを避けることができる。以下、図７を参照して、本実施形態に係る画像処理装置の動作について説明する。
【０１０７】
図７は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。画像データ処理回路３２２は、図７（ｄ）に示される画像データＤＡＴＡに対応する画像処理期間Ｗの間、画像処理（例えば描画処理）を行う。この画像処理期間Ｗは、図７（ｃ）に示されるタイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となった時点からｎ１（ｎ１は所定の自然数）クロック後に開始されるｎ２（ｎ２は所定の自然数）クロックの期間である。
【０１０８】
この画像データ処理回路３２２において行われる画像処理としては、例えば周知のレーザ走査記録装置において、レーザ走査のタイミングに合わせて行われる画像データ処理が考えられる。この周知のレーザ走査記録装置は、例えば特開平１０−１８１０９４公報（特許文献３）に開示されているように、レーザ光源から出射されたレーザ光を回転駆動される多面反射鏡の鏡面に投射し、その回転に伴って鏡面からの反射方向が変化することを利用し感光体の感光面に対してレーザ光を走査することにより線状に描画を行う。上記画像データＤＡＴＡは、レーザ光で走査することにより描画が行われる期間である上記画像処理期間Ｗにおいて画像データ処理回路３２２によりサンプリングされる。したがって、この画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
【０１０９】
また、上記画像データ処理回路３２２において行われる画像処理としては、例えば周知の画像読み取り装置において、ライン毎に読み取られた画像データに対して所定のライン同期信号に同期して行われる画像データ処理が考えられる。この周知の画像読み取り装置では、特開２００３−４６７６６号公報（特許文献２）に開示されているように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れが生じることが知られている。したがって、このライン単位での転送期間や画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
【０１１０】
さらに、上記画像データ処理回路３２２において行われる画像処理としては、例えば前述したような解像度向上技術（ＲＥＴ）処理が考えられる。この周知のＲＥＴ処理では、画像解像度の向上を図るため、所定の遅延回路やアナログＰＬＬ回路において、基本クロックのパルス幅に対して例えば１／２５６程度の極めて狭いパルス幅のクロックを使用することがあるので、ＲＥＴ処理が行われる画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、リフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
【０１１１】
タイミング信号生成回路３２１は、上述のように第２の実施形態の場合とは異なり、装置外部の同期回路５００からの図７（ｂ）に示されるタイミング信号ＨＳＹＮＣ１をそのまま図７（ｃ）に示されるタイミング信号ＨＳＹＮＣ２として画像データ処理回路３２２に与える。
【０１１２】
また、タイミング信号生成回路３２１は、図７（ｅ）に示されるように、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となる時点よりαクロック前の時点から（α＋１）クロックの期間のみアクティブ（ＬＯＷ）となり、かつ画像処理期間Ｗが開始される時点よりαクロック前の時点から（ｎ２＋α）クロックの期間のみアクティブ（ＬＯＷ）となるリフレッシュカウント停止信号ＲＣＳＴＯＰを生成する。このような信号は、周知の複数のカウンタおよび論理回路を適宜組み合わせた構成により容易に生成することができる。
【０１１３】
このリフレッシュカウント停止信号ＲＣＳＴＯＰにより、タイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となる期間およびｎ２クロックの期間である画像処理期間Ｗの間は、ＤＲＡＭ１２のリフレッシュ動作が実行されないので、タイミング信号ＨＳＹＮＣ２および画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れにくい。
【０１１４】
また、本実施形態でも、第１の実施形態の場合と同様、リフレッシュカウント停止信号ＲＣＳＴＯＰは、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋１）クロック分の期間となるように設定されている。このことにより、リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣ１が同時にアクティブとなるオーバーラップを防ぐことができる。
【０１１５】
＜４．  第４の実施形態＞
図８は、第４の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、メモリコントローラ２３と、受け取った画像データを処理して出力する画像処理部３３とを備え、またｍ個のメモリ領域を有するＤＲＡＭ１３を備えている。
【０１１６】
本画像処理装置は、特開平１０−１１９６３公報（特許文献１）に開示されるような大容量のＤＲＡＭのリフレッシュを行う際に生じる電源の電圧変動やノイズの発生を抑えるため、ＤＲＡＭ１３をｍ個のメモリ領域に区切り、メモリ領域１からメモリ領域ｍまでを順次リフレッシュするように構成している。
【０１１７】
上記メモリコントローラ２３は、ＤＲＡＭ１３のメモリ領域１からメモリ領域ｍまでに一意に対応する所定の有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍを順次ＤＲＡＭ１３に与えるため、第１のリフレッシュカウンタ２３１と、第２のリフレッシュカウンタ２３２と、デコーダ２３３と、リフレッシュ制御回路２３４とを含む。
【０１１８】
なお、上記画像処理部３２は、タイミング信号生成回路３３１と、画像データ処理回路３３２とを含むが、これらの構成要素は、第１の実施形態の構成要素と同一であるので説明は省略する。
【０１１９】
メモリコントローラ２３に含まれる第１のリフレッシュカウンタ２３１は、リフレッシュ動作に必要な期間をα（クロック）とするとき、基本クロックＣＬＫを０から（α−１）まで繰り返し計数し、その計数結果をリフレッシュカウント信号ＣＯＵＮＴ１として出力する。
【０１２０】
また、第１のリフレッシュカウンタ２３１は、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）になると、リフレッシュカウント信号ＣＯＵＮＴ１の内容が（α−１）になるまでカウントを続けた後にカウント動作を停止し、リフレッシュカウント停止信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）になるとカウント動作を再開する。
【０１２１】
第２のリフレッシュカウンタ２３２は、ＤＲＡＭ１３のメモリ領域１〜ｍに一意に対応した１〜ｍまでの範囲内で、第１のリフレッシュカウンタ２３１から受け取ったリフレッシュカウント信号ＣＯＵＮＴ１の内容が「０」を示す毎に計数し、その計数結果をリフレッシュカウント信号ＣＯＵＮＴ２として出力する。なお、この第２のリフレッシュカウンタ２３２は、第１のリフレッシュカウンタ２３１から受け取ったリフレッシュカウント信号ＣＯＵＮＴ１の内容が「０」を示したときにのみ基本クロックＣＬＫを計数してもよい。
【０１２２】
リフレッシュ制御回路２３４は、上記計数結果であるリフレッシュカウント信号ＣＯＵＮＴ２の内容をデコーダ２３３を介して受け取ることにより、リフレッシュカウント信号ＣＯＵＮＴ２に対応した各メモリ領域１〜ｍに一意に対応する有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍを順次送出する。これにより、ＤＲＡＭ１３における或る１つのメモリ領域のみが順次リフレッシュされる。
【０１２３】
図９は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。上述したように、第２のリフレッシュカウンタ２３２により生成されるリフレッシュカウント信号ＣＯＵＮＴ２の内容に対応するメモリ領域のリフレッシュが行われるため、図９（ｅ）に示されるリフレッシュカウント信号ＣＯＵＮＴ２の内容が「１」のとき、これに対応する図９（ｆ）に示される有効リフレッシュ信号ＲＡＳ１は期間Ｒ１の間アクティブ（ＬＯＷ）となっている。
【０１２４】
また、図９（ｃ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰは、図９（ｄ）に示されるリフレッシュカウント信号ＣＯＵＮＴ１の内容が（α−１）となるタイミングでアクティブ（ＬＯＷ）となっている。そのため、リフレッシュカウント停止信号ＲＣＳＴＯＰが非アクティブであればリフレッシュカウント信号ＣＯＵＮＴ２の内容が「２」となるべきタイミングでカウント動作が停止されている。このことにより、ＤＲＡＭ１３のメモリ領域２に対するリフレッシュ動作が延期される。その後、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となったとき、第１のリフレッシュカウンタ２３１は内容が「０」のリフレッシュカウント信号ＣＯＵＮＴ１を出力する。よって、第２のリフレッシュカウンタ２３１は内容が「２」のリフレッシュカウント信号ＣＯＵＮＴ２を出力し、これをデコーダ２３３を介して受け取ったリフレッシュ制御回路２３４は、図９（ｇ）に示されるように、期間Ｒ２の間アクティブ（ＬＯＷ）となる有効リフレッシュ信号ＲＡＳ２を出力する。その結果、ＤＲＡＭ１３のメモリ領域２に対するリフレッシュ動作が行われる。
【０１２５】
さらにその後同様に、図９（ｈ）に示されるように期間Ｒ３の間アクティブ（ＬＯＷ）となる有効リフレッシュ信号ＲＡＳ３が出力され、ＤＲＡＭ１３のメモリ領域３に対するリフレッシュ動作が行われる。
【０１２６】
以上のように、リフレッシュカウント停止信号ＲＣＳＴＯＰは、タイミング信号ＨＳＹＮＣがアクティブ（ＬＯＷ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋１）クロック分の期間となるように設定されている。また、全ての有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍは、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である間にアクティブ（ＬＯＷ）となることはない。よって、ＤＲＡＭ１３の各メモリ領域１〜ｍに対する各リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣが同時にアクティブとなるオーバーラップを防ぐことができる。
【０１２７】
＜５．  第５の実施形態＞
図１０は、第５の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１４と、このＤＲＡＭ１４に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２４と、受け取った画像データを処理して出力する画像処理部３４とを備え、第１の実施形態の場合と異なり、遅延部４４をさらに備える。
【０１２８】
また、上記メモリコントローラ２４は、第１の実施形態の場合と異なってリフレッシュカウンタを含まず、上記遅延部４４を介して遅延されたタイミング信号ＨＳＹＮＣを受け取るリフレッシュ制御回路２４１のみを含む。なお、上記画像処理部３４は、タイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３４１と、タイミング信号ＨＳＹＮＣに同期して画像処理を行う画像データ処理回路３４２とを含むが、これらの構成要素は第１の実施形態の構成要素と同一であるので説明は省略する。
【０１２９】
遅延部４４は、例えば１つ以上のフリップフロップ回路またはラッチ回路で構成されており、基本クロックＣＬＫに同期して所定のクロック数（ここでは１クロック分）だけタイミング信号ＨＳＹＮＣを遅延させ、遅延されたタイミング信号ＨＳＹＮＣをリフレッシュ制御回路２４１に与える。
【０１３０】
リフレッシュ制御回路２４１は、遅延されたタイミング信号ＨＳＹＮＣをそのまま有効リフレッシュ信号ＲＡＳとしてＤＲＡＭ１４に与えることにより、ＤＲＡＭ１４のリフレッシュが実行される。
【０１３１】
これらの遅延部４４およびリフレッシュ制御回路２４１の簡易な構成によって、遅延されたタイミング信号ＨＳＹＮＣをリフレッシュ信号ＲＡＳとすることにより、上記第１から第４までの各実施形態において必要とされるリフレッシュカウンタを本実施形態においては省略することができる。
【０１３２】
なお、ここでの遅延部４４は、タイミング信号生成回路３４１またはリフレッシュ制御回路２４１とは別個の構成要素として説明しているが、タイミング信号ＨＳＹＮＣを遅延させてリフレッシュ制御回路２４１に与えることにより、リフレッシュ制御回路２４１に対してタイミング信号ＨＳＹＮＣに同期した有効リフレッシュ信号ＲＡＳを生成させている点に鑑みればタイミング信号生成回路３４１に含まれる構成要素であるとも考えられるし、リフレッシュ制御回路２４１が遅延部４４により遅延されたタイミング信号ＨＳＹＮＣをそのまま有効リフレッシュ信号ＲＡＳとしてＤＲＡＭ１４に与えている点に鑑みれば、リフレッシュ制御回路２４１に含まれる構成要素であるとも考えられる。
【０１３３】
図１１は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図１１（ｄ）に示されるように、有効リフレッシュ信号ＲＡＳのアクティブ（ＬＯＷ）である期間Ｒ１およびＲ２は、図１１（ｂ）に示されるタイミング信号ＨＳＹＮＣのアクティブ期間からここでは１クロック分だけ遅延されている。このように遅延する簡易な構成により、タイミング信号ＨＳＹＮＣの立ち上がり時点よりも後に有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となるので、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができる。
【０１３４】
なお、この構成は、タイミング信号ＨＳＹＮＣの周期がリフレッシュ周期よりも短い場合には特に問題は生じないが、タイミング信号ＨＳＹＮＣの周期がリフレッシュ周期よりも長い場合、一定期間内でのリフレッシュ回数が必要とされるリフレッシュ回数に満たなくなるため、タイミング信号ＨＳＹＮＣが１回アクティブ（ＬＯＷ）となる毎に数回のリフレッシュ動作が行われるよう構成しなければならない。
【０１３５】
例えば、上記リフレッシュタイミングに加えて、さらに図１１（ｃ）に示される画像データＤＡＴＡの画像処理期間Ｗが終了するタイミングに合わせてリフレッシュ制御回路２４１により有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。この構成は、上記タイミング信号ＨＳＹＮＣに基づき、画像処理期間Ｗが終了するタイミングで所定の制御信号を生成し、この制御信号をリフレッシュ制御回路２４１に与えることにより容易に実現することができる。また、この構成において、画像処理期間Ｗが終了するタイミングから次のタイミング信号ＨＳＹＮＣの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。さらに、タイミング信号ＨＳＹＮＣが１回アクティブ（ＬＯＷ）となる毎に連続しまたは所定の間隔をあけた２回以上のリフレッシュ動作が画像処理期間Ｗの開始時点までに終了するように行われる構成であってもよい。
【０１３６】
なお、上述のようなタイミング信号ＨＳＹＮＣの立ち下がり時点から１クロック分だけ遅延されたリフレッシュタイミングに代えて、図１１（ｃ）に示される画像データＤＡＴＡの画像処理期間Ｗが終了するタイミング（を示す上記所定の制御信号）に合わせてリフレッシュ制御回路２４１により有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。また、この構成において、画像処理期間Ｗが終了するタイミングから次のタイミング信号ＨＳＹＮＣの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。これらの構成であっても同様に、タイミング信号ＨＳＹＮＣおよび画像処理期間Ｗそれぞれとリフレッシュ動作とのオーバーラップを避けることができる。
【０１３７】
＜６．  第６の実施形態＞
図１２は、第６の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第５の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１５と、このＤＲＡＭ１５に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２５と、受け取った画像データを処理して出力する画像処理部３５と、遅延部４５とを備える。この画像処理装置は、第５の実施形態におけるメモリコントローラ２４に対してさらにリフレッシュカウンタおよびマルチプレクサを追加した構成である。
【０１３８】
すなわち、上記メモリコントローラ２５は、第５の実施形態におけるリフレッシュ制御回路２４１と同様のリフレッシュ制御回路２５３のほかに、リフレッシュカウンタ２５１と、マルチプレクサ（ＭＰＸ）２５２とをさらに含む。また、上記画像処理部３５は、タイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３５１と、タイミング信号ＨＳＹＮＣに同期して画像処理を行う画像データ処理回路３５２とを含むが、これらの構成要素は第１の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。なお、遅延部４５がタイミング信号生成回路３５１またはリフレッシュ制御回路２５３の構成要素とも考えうる点については前述したとおりである。
【０１３９】
ここで、タイミング信号生成回路３５１は、装置外部から与えられる所定のイネーブル信号ＥＮがアクティブとなっている期間中にのみタイミング信号ＨＳＹＮＣを生成するので、その期間中にのみ画像データ処理回路３５２は画像データ処理を行う。したがって、第６の実施形態における画像処理装置の構成では、常に画像データ処理が行われる場合（すなわち常時イネーブル信号ＥＮがアクティブである場合）には問題ないが、画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間（すなわちイネーブル信号ＥＮがアクティブとなる期間）にのみＤＲＡＭリフレッシュが行われ、画像データ処理が行われない期間（すなわちイネーブル信号ＥＮが非アクティブとなる期間）には、一切のＤＲＡＭリフレッシュが行われないという問題が生じる。なお、本画像処理装置におけるタイミング信号生成回路３５１のように、イネーブル信号ＥＮがアクティブとなっている期間中にのみタイミング信号ＨＳＹＮＣを生成する構成は、画像処理装置においては一般的な構成であるので、第１から第５までの実施形態における画像処理装置におけるタイミング信号生成回路が同様の構成であれば、上記と同様の問題が生じる。
【０１４０】
そこで、本画像処理装置は、第５の実施形態の場合には省略されていた、（図２に示す構成と同一の）基本クロックＣＬＫを計数しリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ２５１を備え、さらにリフレッシュカウント信号ＣＯＵＮＴおよび遅延部４５により遅延されたタイミング信号ＨＳＹＮＣのいずれか一方を適宜選択するマルチプレクサ（ＭＰＸ）２５２を備えることにより、上記問題が生じないように構成されている。
【０１４１】
すなわち、マルチプレクサ（ＭＰＸ）２５２は、イネーブル信号ＥＮがアクティブである場合には遅延されたタイミング信号ＨＳＹＮＣを選択するとともに、イネーブル信号ＥＮが非アクティブである場合はリフレッシュカウント信号ＣＯＵＮＴを選択し、選択された信号をリフレッシュ制御回路２５３に与える。このことにより、画像データ処理が行われない期間（すなわちイネーブル信号ＥＮが非アクティブとなる期間）にも、上記リフレッシュカウント信号ＣＯＵＮＴによりＤＲＡＭリフレッシュを行うことができる。なお、リフレッシュカウント信号ＣＯＵＮＴは、前述したように本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際のここでのリフレッシュカウント信号ＣＯＵＮＴは、図２に示される各ビットＣ０〜Ｃ１５がすべて「０」（ＬＯＷ）となった場合、すなわちリフレッシュカウント信号ＣＯＵＮＴの内容が「０」となった場合にのみアクティブ（ＬＯＷ）となる信号である。
【０１４２】
図１３は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図１３（ｂ）に示されるイネーブル信号ＥＮが非アクティブ（ＬＯＷ）の場合、マルチプレクサ（ＭＰＸ）２５２によりリフレッシュカウント信号ＣＯＵＮＴが選択されるため、リフレッシュカウント信号ＣＯＵＮＴの内容が「０」となるタイミングで有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となっている。この期間は、図１３（ｅ）に示される期間Ｒ１および期間Ｒ２である。また、イネーブル信号ＥＮがアクティブ（ＨＩＧＨ）の場合、図１３（ｃ）に示されるタイミング信号ＨＳＹＮＣが遅延部４５により（１クロック分だけ）遅延されたタイミング信号ＨＳＹＮＣ（不図示）が選択されるため、これにより有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となっている。この期間は、図１３（ｅ）に示される期間Ｒ３である。
【０１４３】
ここで、本実施形態では、イネーブル信号ＥＮが非アクティブ（ＬＯＷ）からアクティブ（ＨＩＧＨ）に変化する時点より前の画像データ処理が開始されるまでの期間において、図１３（ｃ）に示されるように、タイミング信号ＨＳＹＮＣは、イネーブル信号ＥＮの上記変化時点からリフレッシュ動作が実行される期間αだけ前の時点までの期間中、アクティブ（ＬＯＷ）にならないように設定されている。これはリフレッシュ動作が実行される期間αとタイミング信号ＨＳＹＮＣとのオーバーラップを防ぐためである。なお、上記構成に代えて、リフレッシュ動作が実行される期間中にはイネーブル信号ＥＮの状態が変化しないよう固定する構成など、上記オーバーラップを防ぐことができる他の構成が使用されてもよい。
【０１４４】
＜７．  各実施形態の効果＞
以上のように、上記第１の実施形態では、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【０１４５】
また、上記第２の実施形態では、マスク信号ＭＡＳＫとリフレッシュ動作とのオーバーラップを避けることができるので、マスク信号に与えられ、その結果として画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【０１４６】
さらに、上記第３の実施形態では、リフレッシュカウント停止信号ＲＣＳＴＯＰにより、タイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となる期間および画像処理期間Ｗの間は、ＤＲＡＭ１２のリフレッシュ動作が実行されないので、タイミング信号ＨＳＹＮＣ２および画像データＤＡＴＡが受ける、リフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【０１４７】
さらにまた、上記第４の実施形態では、ＤＲＡＭ１３の各メモリ領域１〜ｍに対する各リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣが同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【０１４８】
また、上記第５の実施形態でも同様に、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
【０１４９】
さらにまた、上記第６の実施形態でも同様に、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、またタイミング信号ＨＳＹＮＣが生成されない場合であっても必要なリフレッシュ動作を行うことができる。
【図面の簡単な説明】
【０１５０】
【図１】本発明の第１の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。
【図２】上記実施形態におけるリフレッシュカウンタの詳細な構成例を示すブロック図である。
【図３】上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図４】本発明の第２の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。
【図５】上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図６】上記実施形態におけるタイミング信号生成回路の詳細な構成例を示すブロック図である。
【図７】本発明の第３の実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図８】本発明の第４の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。
【図９】上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図１０】本発明の第５の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。
【図１１】上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図１２】本発明の第６の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。
【図１３】上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。
【図１４】ＤＲＡＭリフレッシュによるノイズの影響に関連する従来の画像処理装置の構成を示すブロック図である。
【図１５】上記従来の画像処理装置の動作を示す各種信号のタイミングチャートである。
【符号の説明】
【０１５１】
１１〜１５    …ＤＲＡＭ
２１〜２５    …メモリコントローラ
３１〜３５    …画像処理部
４４，４５    …遅延部
２１１，２２１，２５１  …リフレッシュカウンタ
２３１        …第１のリフレッシュカウンタ
２３２        …第２のリフレッシュカウンタ
２３３        …デコーダ
２１２，２２２，２３４，２４１，２５３  …リフレッシュ制御回路
３１１，３２１，３３１，３４１，３５１  …タイミング信号生成回路
３１２，３２２，３３２，３４２，３５２  …画像データ処理回路
５００        …同期回路
ＣＬＫ        …基本クロック
ＨＳＹＮＣ，ＨＳＹＮＣ１，ＨＳＹＮＣ２  …タイミング信号
ＲＣＳＴＯＰ  …リフレッシュカウント停止信号（コントロール信号）
ＣＯＵＮＴ    …リフレッシュカウント信号
ＲＡＳ        …有効リフレッシュ信号
ＤＡＴＡ      …画像データ
ＭＡＳＫ      …マスク信号
ＥＮ          …イネーブル信号
【図１】
0004721815.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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