(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを、前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュし、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力するとともに、前回のリフレッシュ動作から所定時間が経過した前記メモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記所定時間は、通常動作モード時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
【請求項３】
複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを、前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュし、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、集中リフレッシュ動作を実行するために、前記リフレッシュ制御信号を通常動作モード時より短い間隔で出力するとともに、前回のリフレッシュ動作から所定時間経過したメモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記所定時間は、通常動作時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
【請求項５】
第１メモリセルおよび複数の第２メモリセルと、
前記第１および第２メモリセルに接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記第２メモリセルの少なくとも１つは、前記第１メモリセルが接続されている第１ビット線に接続され、
前記第２メモリセルの残りのうち少なくとも２つは、前記第２ビット線に接続され、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに順次に書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすること
を特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記動作制御回路は、第１ワード線を選択した後、前記第２ワード線を順次選択していくことを特徴とする半導体メモリ。
【請求項８】
請求項５記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【背景技術】
【０００２】
携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックRAM（以下、DRAMと称す）が、従来のスタティックRAM（以下、SRAMと称す）に代わり、携帯端末のワークメモリとして使用されてきている。DRAMは、メモリセルを構成する素子数がSRAMに比べて少ないため、チップサイズを小さくでき、チップコストをSRAMより低くできる。
【０００３】
一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。DRAMは、SRAMと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、DRAMを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。
【０００４】
DRAMのスタンバイ時（低消費電力モード時）の消費電力を減らすために、パーシャルリフレッシュ技術およびツインセル技術が開発されている。
【０００５】
パーシャルリフレッシュ技術では、スタンバイ状態においてデータを保持するメモリセルを限定することで、リフレッシュするメモリセル数を減らしている。リフレッシュするメモリセルを減らすことで、リフレッシュ回数が減るため、スタンバイ時の消費電力を削減できる。
【０００６】
ツインセル技術では、相補のビット線にそれぞれ接続された２つのメモリセル（メモリセル対）に相補のデータを記憶させるため、メモリセル対に保持される電荷は２倍になる。２つのメモリセルで"H"データと"L"データをそれぞれ保持するため、リフレッシュ間隔は、"H"データおよび"L"データのうちデータ保持時間の長い方で決まる。すなわち、ワーストのデータ保持時間は、１つのメモリセルの特性ではなく２つのメモリセルの特性の和となる。これに対して、シングルメモリセルでは、リフレッシュ間隔は、"H"データおよび"L"データのうちデータ保持時間の短い方で決まる。このように、ツインセル技術では、２つのメモリセルでデータを保持するため、一方のメモリセルに微少なリークパスがあっても、他方のメモリセルで補うことできる。
【特許文献１】特開２００２−１７０３８６号公報
【特許文献２】特開平５−１６６３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したパーシャルリフレッシュ技術では、低消費電力モード中の消費電力を減らすためには、データ保持領域を小さくしなくてはならない。このため、消費電力を減らすほど、低消費電力モード中に保持できる記憶容量は、小さくなってしまう。
【０００８】
ツインセル技術では、リフレッシュ動作だけでなく通常の読み出し動作および書き込み動作においても、常に２つのメモリセルを使用して１ビットのデータを保持する。したがって、１ビットを記憶するために必要なメモリセルサイズがシングルメモリセルの２倍になり、チップコストが増加してしまう。このため、ツインセル技術を適用したDRAMでは、携帯端末に搭載されるSRAMをDRAMに置き換えるメリットは小さい。
【０００９】
本発明の目的は、リフレッシュ動作が必要なメモリセルを有する半導体メモリにおいて、低消費電力モード中の消費電力を削減することにある。
【課題を解決するための手段】
【００１０】
本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルに接続されているビット線と、ビット線に接続されているセンスアンプと、メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、ビット線に接続されているメモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、各パーシャル領域は、ビット線に接続されているメモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、動作制御回路は、低消費電力モードの開始時に、第１メモリセルに保持されているデータを、センスアンプで増幅して第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後低消費電力モード中に、リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュし、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、リフレッシュ制御信号を通常動作モード時と同じ間隔で出力するとともに、前回のリフレッシュ動作から所定時間が経過したメモリセルのみにリフレッシュ動作を実行する。
【００１１】
本発明の別の形態では、半導体メモリは、第１メモリセルおよび複数の第２メモリセルと、第１および第２メモリセルに接続されている相補のビット線と、相補のビット線に接続されているセンスアンプと、第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを有している。動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、第１メモリセルに保持されているデータをセンスアンプで増幅して第１および第２メモリセルに順次に書き込むリフレッシュ動作を実行し、その後リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。
【発明の効果】
【００１２】
低消費電力モードから通常動作モードに移行するときに、リフレッシュすべきパーシャル領域を減らすことができるため、リフレッシュ動作に必要な期間を短縮できる。リフレッシュ動作の回数が減るため、消費電力を削減できる。さらに、必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率を向上できる。
【００１３】
また、１つのメモリセルに保持されているデータを、低消費電力モード中に第１メモリセルおよび複数の第２メモリセルで保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、低消費電力モード中の消費電力を大幅に削減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に"Z"が付く信号は、正論理を示している。頭に"/"が付く信号および末尾に"X"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、"クロック信号CLK"を"CLK信号"、"チップイネーブル信号CE"を"CE信号"というように、信号名を略して表す場合がある。
【００１５】
図１は、本発明に関連する半導体メモリを示している。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１６】
擬似SRAMは、コマンドデコーダ１０、PA制御回路１２、モードレジスタ１４、リフレッシュタイマ１６、リフレッシュコマンド発生回路１８、リフレッシュアドレスカウンタ２０、アドレスバッファ２２、データ入出力バッファ２４、マルチプレクサ２６、コア制御回路２８およびメモリコア３０を有している。リフレッシュタイマ１６、リフレッシュコマンド発生回路１８およびリフレッシュアドレスカウンタ２０は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。
【００１７】
コマンドデコーダ１０は、外部からコマンド信号（チップイネーブル信号CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受け、受けたコマンドを解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。PA制御回路１２は、高レベルのモード信号PAMDZを受けているとき、チップイネーブル信号CEの反転論理をパーシャル信号PAZとして出力する。
【００１８】
モードレジスタ１４は、モードレジスタ設定コマンドにより後述するパーシャルモード（低消費電力モードの一種）が設定されたときに、高レベルのモード信号PAMDZを出力する。モードレジスタ１４に通常スタンバイモード（低消費電力モードの別の一種）が設定されたとき、低レベルのモード信号PAMDZが出力される。擬似SRAMは、例えば、所定の組み合わせのコマンド信号を複数回受けたときに、モードレジスタ設定コマンドが供給されたと認識する。そして、そのときデータ端子DQに供給されているデータ信号の論理値に応じて、モードレジスタ１４を設定する。
【００１９】
リフレッシュタイマ１６は、リフレッシュ要求信号TREF（リフレッシュコマンド）を所定の周期で出力する。リフレッシュコマンド発生回路１８は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより早く受けたときに、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを出力する。リフレッシュコマンド発生回路１８は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより遅く受けたときに、RDZ信号に応答する読み出し動作またはWRZ信号に応答する書き込み動作の後に、リフレッシュ制御信号REFZを出力する。即ち、リフレッシュコマンド発生回路１８は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
【００２０】
なお、特に図示していないが、パーシャル信号の高レベル中に、リフレッシュタイマ１６の動作を停止してもよい。この場合、後述するパーシャルモード中の消費電力が削減される。リフレッシュアドレスカウンタ２０は、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスREFADを更新する。
【００２１】
アドレスバッファ２２は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。すなわち、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。データ入出力バッファ２４は、読み出しデータを共通データバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータを共通データバスCDBに出力する。データ端子DQのビット数は、例えば１６ビットである。
【００２２】
マルチプレクサ２６は、リフレッシュ制御信号REFZが高レベルのとき、リフレッシュアドレス信号REFADをロウアドレス信号RAD2として出力し、リフレッシュ制御信号REFZが低レベルのとき、ロウアドレス信号RADをロウアドレス信号RAD2として出力する。コア制御回路２８は、センスアンプ制御回路３２、ワード線制御回路３４および図示しないプリチャージ制御回路を有している。センスアンプ制御回路３２は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、またはPAZ信号を受けたとき、後述するセンスアンプSAを活性化するためのセンスアンプ活性化信号LEZを出力する。ワード線制御回路３４は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、またはPAZ信号を受けたとき、ワード線制御信号WLZを出力する。プリチャージ制御回路は、メモリコア３０が動作しないときに、プリチャージ信号PREZを出力する。コア制御回路２８は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００２３】
メモリコア３０は、メモリセルアレイALY、ワードデコーダWDEC、センスアンプSA、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。メモリセルアレイALYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作、リフレッシュ動作および後述するパーシャル動作のいずれかが実行される。メモリセルアレイALYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、プリチャージ信号PREZに応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
【００２４】
ワードデコーダWDECは、高レベルのワード線制御信号WLZを受けたとき、ロウアドレス信号RAD2およびパーシャル信号PAZに応じてワード線WLのいずれかを選択し、選択したワード線WLを電源電圧まで上昇させる。コラムデコーダCDECはコラムアドレス信号CADに応じて、ビット線BLとデータバスDBとをそれぞれ接続するコラムスイッチ（後述する図４のCSW）をオンさせるコラム線信号（後述する図４のCLZ）を出力する。
【００２５】
センスアンプSAは、ビット線BL上のデータの信号量を増幅する。センスアンプSAで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスDBに伝達され、書き込み動作時にビット線を介してメモリセルMCに書き込まれる。なお、後述するように、センスアンプSAは、パーシャルモード時に活性化され続ける。
【００２６】
センスバッファSBは、データバスDB上の読み出しデータの信号量を増幅し、共通データバスCDBに出力する。ライトアンプWAは、共通データバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
【００２７】
図２は、図１に示したPA制御回路１２およびワード線制御回路３４の詳細を示している。PA制御回路１２は、高レベルのモード信号PAMDZを受けたときに活性化され、CE信号の論理レベルをパーシャル信号PAZとして出力するAND回路を有している。ワード線制御回路３４は、エッジ検出回路３４ａおよびNANDゲート３４ｂを有している。エッジ検出回路３４ａは、RDZ信号、WRZ信号またはREFZ信号の立ち上がりエッジに同期して低レベルのパルス信号を生成する。NANDゲート３４ｂは、パーシャル信号PAZの反転信号およびエッジ検出回路３４ａからのパルス信号を受け、ワード線制御信号WLZを出力する。NANDゲート３４ｂは、パーシャルモード中にREFZ信号に応答してワード線制御信号が活性化されることを禁止するマスク回路として動作する。
【００２８】
具体的には、ワード線制御回路３４は、パーシャル信号PAZの低レベル時にRDZ信号、WRZ信号またはREFZ信号に同期して所定のパルス幅を有するワード線制御信号WLZを出力する。また、ワード線制御回路３４は、パーシャル信号PAZの高レベル時に、高レベルのワード線制御信号WLZを出力し続ける。
【００２９】
図３は、図１に示したワードデコーダWDECの詳細を示している。なお、説明を分かりやすくするため、図３では２ビットのロウアドレス信号A0Z、A1Zに対応する回路の一部のみを記載している。実際には、ワードデコーダWDECは、メモリコア３０の全てのワード線WLを選択するためのアドレス信号を受信する。
【００３０】
ワードデコーダWDECは、パーシャル信号PAZの低レベル時にロウアドレス信号A0Z、A1Zの反転信号をアドレス信号A0X、A1Xとしてそれぞれ出力し、パーシャル信号PAZの高レベル時にアドレス信号A0X、A1Xを高レベルに固定するNANDゲートと、アドレス信号A0X、A1Xおよびこれらの反転信号をデコードし、ワード線WL（WLP、WL0、WL1、...）のいずれかを選択するAND回路とを有している。パーシャル信号PAZが低レベルのとき、ロウアドレス信号A0Z、A1Zの論理に応じてワード線WL（WLP、WL0、WL1、...）のいずれかが選択される。パーシャル信号PAZが高レベルのとき、ロウアドレス信号A0Z、A1Zの論理にかかわりなくワード線WLPのみが選択される。選択されたワード線WLは、高レベルに変化する。
【００３１】
図４は、図１に示したメモリコア３０の要部の詳細を示している。
【００３２】
メモリセルアレイALYは、マトリックス状に配置されたメモリセルMC、メモリセルMCに接続された複数のワード線WL（WL0、WL1、...、WLP）およびメモリセルMCに接続された複数のビット線BL（BL0、BL1、...、BLm）を有している。図の縦方向に並ぶメモリセルMCは、同じビット線BL（BL0、BL1、...、BLmのいずれか）に接続されている。図の横方向に並ぶメモリセルMCは、同じワード線WL（WL0、WL1、...、WLP（WLn）のいずれか）に接続されている。
【００３３】
１本のワード線WLP（パーシャルワード線）に接続されているメモリセルMCによりパーシャル領域PA（太線の破線枠）が構成されている。パーシャル領域PAのメモリセルMCは、互いに異なるビット線BLに接続されている。この例では、パーシャルモード（低消費電力モード）時に、パーシャル領域PAのメモリセルMCのデータが保持され、他のメモリセルMCのデータは、消失する。
【００３４】
センスアンプSAは、ビット線BL0、BL1、...、BLmにそれぞれ接続されている。コラムスイッチCSWは、ビット線BL0、BL1、...、BLmにそれぞれ接続されている。高レベルのコラム線信号CLZを受けたコラムスイッチCSWは、オンし、ビット線BLとデータバスDBとを接続する。
【００３５】
図５は、図１の擬似SRAMの動作を示している。この例では、図１に示したモードレジスタ１４には、パーシャルモードが設定されている。図５では、本発明の特徴である通常動作モードからパーシャルモードへの移行、パーシャルモード中の状態、およびパーシャルモードから通常動作モードへの移行について説明する。特に図示していないが、通常動作モードでは、外部からの読み出しコマンドに応答する読み出し動作、外部からの書き込みコマンドに応答する書き込み動作および内部で発生するリフレッシュコマンドに応答するリフレッシュ動作が実行される。通常動作モード時の読み出し動作、書き込み動作およびリフレッシュ動作は、従来と同様に実行されるため、説明を省略する。
【００３６】
まず、通常動作モードにおいて、チップイネーブル信号CEの低レベルへの変化に応答して、図２に示したPA制御回路１２は、パーシャル信号PAZを高レベルに変化する（図５（ａ））。ワード線制御回路３４は、高レベルのパーシャル信号PAZに応答してワード線制御信号WLZを高レベルに変化する（図５（ｂ））。図１に示したコア制御回路２８は、高レベルのパーシャル信号PAZに応答して、プリチャージ信号PREZを低レベルに変化する（図５（ｃ））。プリチャージ信号PREZの変化により、ビット線BLのプリチャージ状態が解除される。
【００３７】
図３に示したワードデコーダWDECは、高レベルのパーシャル信号PAZに応答してアドレス信号A0X、A1Xを高レベルに固定する（図５（ｄ））。また、ワードデコーダWDECは、高レベルのアドレス信号A0X、A1Xおよび高レベルのワード線制御信号WLZに応答して、ワード線信号WLPを高レベルに変化する（図５（ｅ））。すなわち、通常動作モードからパーシャルモードへの移行により、パーシャル領域PAのメモリセルMCのみが選択される。
【００３８】
ワード線信号WLPの高レベルへの変化により、パーシャル領域PAのメモリセルMCに保持されているデータは、ビット線BLに読み出される（図５（ｆ））。この後、センスアンプ制御回路３２は、パーシャル信号PAZに応答してセンスアンプ活性化信号LEZを高レベルに変化する（図５（ｇ））。LEZ信号の変化により、センスアンプSAが活性化され、ビット線BLの信号量は増幅される（図５（ｈ））。そして、センスアンプSAは、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチする（図５（ｉ））。
【００３９】
パーシャルモードの間、ワード線信号WLPおよびセンスアンプ活性化信号LEZは、高レベルに固定される。このため、センスアンプSAは、パーシャルモード中、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチし続ける。パーシャルモード中に擬似SRAMの内部回路は、スタティック状態を保持し出力を変化しない。内部回路は、CMOS回路で構成されているため、スタティック状態での消費電力はほとんどゼロになる。したがって、パーシャルモード中の消費電力は、セルフリフレッシュを実行していた従来のパーシャルモードに比べ大幅に小さくなる。
【００４０】
次に、パーシャルモードにおいて、チップイネーブル信号CEの高レベルへの変化に応答して、PA制御回路１２は、パーシャル信号PAZを低レベルに変化する（図５（ｊ））。ワード線制御回路３４は、低レベルのパーシャル信号PAZに応答してワード線制御信号WLZを低レベルに変化する（図５（ｋ））。ワードデコーダWDECは、低レベルのパーシャル信号PAZに応答してアドレス信号A0X、A1Xの高レベルの固定を解除する（図５（ｌ））。また、ワードデコーダWDECは、ワード線制御信号WLZの低レベルへの変化に応答して、ワード線信号WLPを低レベルに変化する（図５（ｍ））。ワード線信号WLPの低レベルへの変化により、パーシャル領域PAの各メモリセルMCとビット線BLとの接続が解除され、メモリセルMCには、パーシャルモードに移行する前に保持されていたデータが保持される。すなわち、パーシャルモード中に、パーシャル領域PAのメモリセルMCのデータは保持される。
【００４１】
コア制御回路２８は、低レベルのパーシャル信号PAZに応答して、プリチャージ信号PREZを高レベルに変化する（図５（ｎ））。プリチャージ信号PREZの変化により、ビット線BLがプリチャージされる（図５（ｏ））。センスアンプ制御回路３２は、パーシャル信号PAZに応答してセンスアンプ活性化信号LEZを低レベルに変化する（図５（ｐ））。LEZ信号の変化により、センスアンプSAが非活性化され、センスアンプSAにラッチされていたデータは消失する（図５（ｑ））。
【００４２】
以上、この例では、パーシャルモード中にパーシャル領域PAのメモリセルMCに保持されているデータをセンスアンプSAにラッチし続けたので、メモリセルMCのデータを保持するリフレッシュ動作を不要にできる。センスアンプはCMOS回路で構成さえているため、センスアンプSAにラッチし続けることによる消費電力は小さい。このため、パーシャルモード中の消費電力を従来に比べ大幅に削減できる。
【００４３】
ワードデコーダWDECは、パーシャルモード中にパーシャル領域PA以外のワード線WLの選択を禁止した。このため、パーシャルモード中にワード線WLが多重選択されることが防止され、データが破壊することを防止できる。パーシャルモード中にセンスアンプSAがデータをラッチし続ける間、ワード線制御回路３４は、パーシャルワード線WLPを選択し続ける。このため、ワード線の選択、非選択の制御が簡易になり、ワード線制御回路３４の規模を小さくできる。
【００４４】
擬似SRAMを動作させるチップイネーブル信号CEに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似SRAMの動作モードを移行できる。この結果、擬似SRAMを搭載するシステムの制御回路を簡易に構成できる。
【００４５】
図６は、本発明に関連する半導体メモリを示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図１のPA制御回路１２の代わりにPA制御回路１２Ａが、形成されている。また、ワード線WLに電源電圧より高い昇圧電圧VPPを供給する昇圧回路３６を有している。その他の構成は、図１とほぼ同じである。すなわち、この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
【００４６】
PA制御回路１２Ａは、パーシャル信号PAZおよびパルス信号PAPZを出力する。昇圧回路３６は、パルス信号PAPZの高レベル時に活性化して動作し、昇圧電圧VPPを生成する。昇圧電圧VPPは、ワードデコーダWDECに供給される。
【００４７】
図７は、図６に示したPA制御回路１２Ａおよびワード線制御回路３４の詳細を示している。PA制御回路１２Ａは、AND回路の出力を受けるエッジ検出回路３６と、エッジ検出回路３６の出力およびAND回路の出力を受けるOR回路を有している。エッジ生回路３６は、AND回路から出力される信号の遷移エッジに同期して、高レベルのパルス信号PAPZを出力する。OR回路は、モード信号PAMDZが高レベルのとき、チップイネーブル信号CEの反転信号およびパルス信号PAPZのOR論理をパーシャル信号PAZとして出力する。
【００４８】
ワード線制御回路３４は、パルス信号PAPZの低レベル時にRDZ信号、WRZ信号またはREFZ信号に同期して所定のパルス幅を有するワード線制御信号WLZを出力する。また、ワード線制御回路３４は、パルス信号PAPZの高レベル期間に同期して、ワード線制御信号WLZを高レベルに変化する。
【００４９】
図８は、図６に示した擬似SRAMの動作を示している。図５と同じ動作については、説明を省略する。この例では、図６に示したモードレジスタ１４には、パーシャルモードが設定されている。まず、通常動作モードにおいて、チップイネーブル信号CEの低レベルへの変化に応答して、図６に示したPA制御回路１２Ａは、パルス信号PAPZを所定の期間高レベルに変化し、パーシャル信号PAZを高レベルに変化する（図８（ａ））。ワード線制御回路３４は、パルス信号PAPZの高レベル期間に応答してワード線制御信号WLZを高レベルに変化する（図８（ｂ））。
【００５０】
ワード線制御信号WLZの変化に応答してワード線WLPが昇圧電圧まで上昇する（図８（ｃ））。そして、図５と同様に、パーシャル領域PAのメモリセルMCに保持されているデータは、ビット線BLに読み出され、センスアンプSAにラッチされる（図８（ｄ））。
【００５１】
なお、ワード線WLの選択に、電源電圧より高い昇圧電圧を使用することで、メモリセルMCの転送トランジスタのオン抵抗を下げることができる。このため、メモリセルMCに保持される電荷量を増加でき、通常動作モード時のリフレッシュ間隔を延ばすことができる。
【００５２】
次に、パルス信号PAPZの低レベルへの変化に応答してワード線制御信号WLZは、低レベルに変化する（図８（ｅ））。ワード線信号WLPの低レベルへの変化により、パーシャル領域PAのメモリセルMCとビット線BLとの接続は解除される。すなわち、パーシャル領域PAのメモリセルMCに保持されているデータは、徐々に消失する。また、パルス信号PAPZが低レベルに変化した後、ワード線WLに供給される昇圧電圧を生成する昇圧回路は、動作を停止する。このため、パーシャルモード中に昇圧回路の消費電力を減らすことができる。
【００５３】
一方、センスアンプ活性化信号LEZは、パーシャル信号PAZの高レベル期間、高レベルに維持される。このため、センスアンプSAは、データを保持し続ける（図８（ｆ））。この後、チップイネーブル信号CEの高レベルへの変化に同期して、パルス信号PAPZが再び高レベルに変化する（図８（ｇ））。高レベルのパルス信号PAPZに応答して、ワード線制御信号WLZおよびワード線信号WLPは、順次高レベルに変化する（図８（ｈ））。そして、パーシャル領域PAのメモリセルMCとビット線BLとが接続され、センスアンプSAにラッチされているデータは、メモリセルMCに書き込まれる。すなわち、パーシャルモードに移行する前にパーシャル領域PAのメモリセルMCに書き込まれていたデータは、失われることなく保持される。
【００５４】
この後、パーシャル信号PAZは、パルス信号PAPZの低レベルへの変化に応答して低レベルに変化する（図８（ｉ））。パーシャル信号PAZの変化により、センスアンプSAが非活性化され、ビット線BLのプリチャージされる。そして、擬似SRAMの動作モードは、パーシャルモードから通常動作モードに移行する。
【００５５】
以上、この例においても、図１に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、パーシャルモードへの移行時にワード線WLPを所定期間選択し、メモリセルMCに保持されているデータをセンスアンプSAにラッチし、パーシャルモードから通常動作モードへの復帰時に、ワード線WLPを再び所定期間選択し、センスアンプSAにラッチされているデータをメモリセルMCに書き込んだ。パーシャルモード中の全期間にワード線WLPを高レベルに維持する必要がないため、ワード線WLPの高レベルを生成するための回路の消費電力を低減できる。特に、ワード線WLに昇圧電圧を供給する擬似SRAMの場合、パーシャルモード時に昇圧電圧を生成する昇圧回路の消費電力を減らすことができる。この結果、パーシャルモード時の擬似SRAMの消費電力をさらに削減できる。
【００５６】
図９は、本発明の半導体メモリの一実施形態を示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この擬似SRAMは、図１のリフレッシュタイマ１６、コア制御回路２８、ワード線制御回路３４およびメモリコア３０の代わりにフレッシュタイマ１６Ｂ、コア制御回路２８Ｂ、ワード線制御回路３４Ｂおよびメモリコア３０Ｂを有している。また、リフレッシュレジスタ３８が新たに形成されている。その他の構成は、図１とほぼ同じである。
【００５７】
リフレッシュレジスタ３８は、PA制御回路１２からのパーシャル信号PAZおよびフレッシュタイマ１６Ｂからのリフレッシュ要求信号TREFを受け、リフレッシュ制御信号REF1Z、REF2Zを出力する。リフレッシュタイマ１６Ｂは、パーシャル信号PAZおよびリフレッシュ制御信号REF1Z、REF2Zを受け、リフレッシュ要求信号TREFを出力する。
【００５８】
コア制御回路２８Ｂのワード線制御回路３４Ｂは、読み出し制御信号RDZ、書き込み制御信号WRZ、リフレッシュ制御信号REFZおよびパーシャル信号PAZを受け、ワード線制御信号WLAZ、WLBZを出力する。メモリコア３０Ｂは、ワードデコーダWDECが図１と相違している。その他の構成は、図１と同じである。コア制御回路２８は、図１と同様に、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００５９】
図１０は、図９に示したリフレッシュタイマ１６Ｂの詳細を示している。リフレッシュタイマ１６Ｂは、２つの発振器OSC1を直列に接続した発振回路４０ａ、１つの発振器で構成される発振回路４０ｂ、および発振回路４０ａ、４０ｂの出力のいずれかを選択しリフレッシュ要求信号TREFとして出力するセレクタ４０ｃとを有している。３つの発振器OSC1の発振周期は、同じである。リフレッシュタイマ１６Ｂは、高レベルのPAZ信号および低レベルのREF1Z信号、REF2Z信号を受けたとき、発振回路４０ａの周期を有するリフレッシュ要求信号TREFを出力する。リフレッシュタイマ１６Ｂは、低レベルのPAZ信号、高レベルのREF1Z信号または高レベルのREF2Z信号を受けたとき、発振回路４０ｂの周期を有するリフレッシュ要求信号TREFを出力する。
【００６０】
図１１および図１２は、図９に示したリフレッシュレジスタ３８の詳細を示している。図１１は、リフレッシュ制御信号REF1Zを生成する回路を示し、図１２は、リフレッシュ制御信号REF2Zを生成する回路を示している。なお、図１１および図１２では、説明を簡単にするため、擬似SRAMが８本のワード線WLを有し、８回のリフレッシュ要求信号TREFで全てのメモリセルMCがリフレッシュされる場合について説明する。実際には、擬似SRAMは、例えば、２０４８本のワード線WLを有している。このとき、図１１および図１２に示すラッチ３８ａ、３８ｃの数は、それぞれ１１個（１１ビットのカウンタ）になる。
【００６１】
図１１において、リフレッシュレジスタ３８は、３ビットのカウンタを構成するラッチ３８ａおよびカウンタの出力を受け、パーシャル信号PAZが高レベルのときにリフレッシュ制御信号REF1Zを出力するラッチ３８ｂを有している。ラッチ３８ａ、３８ｂは、パーシャル信号PAZの立ち上がりエッジに同期して初期化される。ラッチ３８ａは、初期化により出力信号EXT1A、EXT2A、EXT3Aをそれぞれ低レベルにリセットする。
【００６２】
初段のラッチ３８ａは、パーシャル信号PAZが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。２番目のラッチ３８ａは、パーシャル信号PAZおよび出力信号EXT1Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。３番目のラッチ３８ａは、パーシャル信号PAZおよび出力信号EXT1A、EXT2Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。ラッチ３８ｂは、パーシャル信号PAZおよび出力信号EXT1A、EXT2A、EXT3Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。
【００６３】
図１２において、リフレッシュレジスタ３８は、３ビットのカウンタを構成するラッチ３８ｃおよびカウンタの出力を受け、パーシャル信号PAZが低レベルのときにリフレッシュ制御信号REF2Zを出力するラッチ３８ｄを有している。ラッチ３８ｃ、３８ｄは、パーシャル信号PAZの立ち下がりエッジに同期して初期化される。ラッチ３８ｃは、初期化により出力信号EXT1B、EXT2B、EXT3Bをそれぞれ低レベルにリセットする。
【００６４】
初段のラッチ３８ｃは、パーシャル信号PAZが低レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。２番目のラッチ３８ｃは、パーシャル信号PAZが低レベルで出力信号EXT1Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。３番目のラッチ３８ｃは、パーシャル信号PAZが低レベルで出力信号EXT1B、EXT2Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。ラッチ３８ｄは、PAZパーシャル信号PAZが低レベルで出力信号EXT1B、EXT2B、EXT3Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。
【００６５】
図１３は、リフレッシュタイマ１６Ｂおよびリフレッシュレジスタ３８の動作を示している。リフレッシュレジスタ３８は、チップイネーブル信号CEに同期して変化するパーシャル信号PAZの立ち上がりエッジに同期してリフレッシュ要求信号TREFのカウントを開始する。リフレッシュレジスタ３８は、リフレッシュ要求信号TREFを８回カウントする間、リフレッシュ制御信号REF1Zを高レベルにする。
【００６６】
また、リフレッシュレジスタ３８は、パーシャル信号PAZの立ち下がりエッジに同期してリフレッシュ要求信号TREFのカウントを開始する。リフレッシュレジスタ３８は、リフレッシュ要求信号TREFを８回カウントする間、リフレッシュ制御信号REF2Zを高レベルにする。リフレッシュタイマ１６Ｂは、パーシャル信号PAZが低レベルの期間およびリフレッシュ制御信号REF1Z、REF2Zが高レベルの期間に、発振器OSC1の周期でリフレッシュ要求信号TREFを出力する。リフレッシュタイマ１６Ｂは、パーシャル信号PAZが高レベルでリフレッシュ制御信号REF1Z、REF2Zが低レベルの期間に発振器OSC1の２倍の周期でリフレッシュ要求信号TREFを出力する。
【００６７】
この結果、リフレッシュ要求信号TREFは、パーシャルモードの開始時および終了時に、通常動作モード時と同じ周期で出力され、パーシャルモードの最中に通常動作モード時の２倍の周期で出力される。なお、実際には、リフレッシュ制御信号REF1Z、REF2Zは、リフレッシュ要求信号TREFが２０４８回出力される間、高レベルを維持する。
【００６８】
図１４は、図９に示したワード線制御回路３４Ｂの詳細を示している。
【００６９】
ワード線制御回路３４Ｂは、図２のワード線制御回路３４のエッジ検出回路３４ａに新たなエッジ検出回路３４ｃを付加して形成されている。エッジ検出回路３４ｃは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、エッジ検出回路３４ａより短いパルス幅の検出信号を生成する。そして、エッジ検出回路３４ａは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、ワード線制御信号WLAZを出力する。エッジ検出回路３４ｃは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、ワード線制御信号WLAZのパルス幅より小さいパルス幅を有するワード線制御信号WLBZを出力する。また、ワード線制御信号WLBZは、ワード線制御信号WLAZより遅れて生成される。
【００７０】
図１５は、図９に示したワードデコーダWDECの詳細を示している。なお、説明を分かりやすくするため、図１５では２ビットのロウアドレス信号A0Z、A1Zに対応する回路の一部のみを記載している。実際には、ワードデコーダWDECは、メモリコア３０の全てのワード線WLを選択するためのアドレス信号を受信する。
【００７１】
ワードデコーダWDECは、パーシャル信号PAZおよびリフレッシュ制御信号REF1Zの高レベル時にアドレス信号A0Zをマスクし、高レベルを出力するゲート回路４２ａと、リフレッシュ制御信号REF1Zの高レベル時にワード線制御信号WLBZを選択し、リフレッシュ制御信号REF1Zの低レベル時にワード線制御信号WLAZを選択するセレクタ４２ｂとを有している。
【００７２】
そして、通常動作モード中に、アドレス信号A0X、A1Xに応じてワード線（ワード線信号）WL0A、WL0B、WL1A、WL1B、...のいずれかが高レベルに変化する。パーシャルモード中に、下位のアドレス信号A0Xはマスクされ、アドレス信号A1Xに応じて２本のワード線（例えばWL0A、WL0B）が、選択される。さらに、通常動作モードからパーシャルモードへの移行時に（PAZ, REF1Z＝"H"）、末尾に"A"の付いたワード線WLにワード線制御信号WLAZと同じパルス幅を有する高レベルパルスが供給され、末尾に"B"の付いたワード線WLにワード線制御信号WLBZと同じパルス幅（ワード線制御信号WLAZより小さいパルス幅）を有する高レベルパルスが供給される。パーシャルモードから通常動作モードへの復帰時に（REF2Z＝"H"）、下位のアドレス信号A0Xはマスクされ、アドレス信号A1Xに応じて２本のワード線（例えばWL0A、WL0B）が、選択される。２本のワード線には、ワード線制御信号WLAZと同じパルス幅を有する高レベルパルスが供給される。
【００７３】
図１６は、図９に示したメモリコア３０Ｂの要部の詳細を示している。この例では、２本のワード線毎に（例えばWL0A、WL0B）、パーシャル領域PAが設定されている。パーシャルモード中、末尾に"A"の付いたワード線WL（第１ワード線）に接続されているメモリセルMC（第１メモリセル）と、末尾に"B"の付いたワード線WL（第２ワード線）に接続されているメモリセルMC（第２メモリセル）とでデータを保持する。すなわち、パーシャルモード中に保持できるデータの容量は、メモリコア３０Ｂの記憶容量の２分の１である。その他の基本的な構造は、図１に示したメモリコア３０と同じである。
【００７４】
図１７は、図９に示した擬似SRAMのリフレッシュ動作の概要を示している。パーシャルモードの開始時、ワード線制御信号WLAZを出力した後にワード線制御信号WLBZを出力する（図１７（ａ））。このため、ワード線WL0Aは、ワード線WL0Bより先に選択される。そして、ワード線WL0Aに接続されているメモリセルMCのデータがビット線BLに読み出される（図１７（ｂ））。センスアンプSAは、ワード線WL0Aが選択された後、ワード線WL0Bが選択される前に動作を開始する。この動作により、ワード線WL0Aに接続されているメモリセルのデータをワード線WL0Bに接続されているメモリセルに確実に転送できる。
【００７５】
センスアンプSAで増幅されたデータは、ワード線WL0Bの選択により、ワード線WL0Bに接続されているメモリセルMCに書き込まれる（図１７（ｃ））。この動作を繰り返すことで、１つのメモリセルに保持されているデータは、２つのメモリセルMCによって共有される（共有リフレッシュ）。パーシャルモード中、ワード線制御信号WLAZに同期してワード線WL0A、WL0Bが同時に選択され（図１７（ｄ））、２つのメモリセルMCのリフレッシュ動作が同時に実行される（パーシャルリフレッシュ）。センスアンプSAは、ワード線WL0A、WL0Bが選択された後に動作を開始する。パーシャルモードの終了時、ワード線制御信号WLAZに同期してワード線WL0A、WL0Bが同時に選択され（図１７（ｅ））、２つのメモリセルMCのリフレッシュ動作が同時に実行される（集中リフレッシュ）。その後、通常動作モードにおいて、ワード線制御信号WLAZに同期して１本のワード線WLが順次選択され、ワード線WLに接続されているメモリセルMCのリフレッシュ動作が順次実行される。
【００７６】
図１８は、図９の擬似SRAMの動作を示している。図１８では、本発明の特徴である通常動作モードからパーシャルモードへの移行する際、パーシャルモード中、およびパーシャルモードから通常動作モードに移行する際のリフレッシュ動作について説明する。まず、通常動作モード時に、リフレッシュ要求信号TREFは、図１０に示した発振回路４０ｂの発振周期Ｔで出力される（図１８（ａ））。リフレッシュ要求信号TREFに応じてワード線WLが１本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される（図１８（ｂ））。
【００７７】
通常動作モードからパーシャルモードに移行する際、図１１に示したリフレッシュレジスタ３８は、パーシャル信号PAZの高レベルへの変化に同期して、リフレッシュ要求信号TREFが所定回数出力される期間、リフレッシュ制御信号REF1Zを高レベルに変化する（図１８（ｃ））。図１５に示したワードデコーダWDECは、リフレッシュ要求信号TREFに同期して、ワード線WLを２本ずつ選択する。この際、末尾に"B"の付くワード線WLは、末尾に"A"の付くワード線WLより遅れて選択される。このため、末尾に"A"の付くワード線WLに接続されたメモリセルMCのデータが末尾に"B"の付くワード線WLに接続されたメモリセルMCに書き込まれる（共有リフレッシュ動作）。すなわち、パーシャルモード時に、パーシャル領域PAは、２つのメモリセルMCでデータを保持する。
【００７８】
共有リフレッシュ動作は、通常動作時のリフレッシュ要求信号TREFと同じ周期で、全てのパーシャル領域PAについて順次行われる。このため、共有リフレッシュ動作の実行中に、メモリセルMCに保持されているデータが消失することが防止される。
【００７９】
全てのパーシャル領域PAの共有リフレッシュ動作が完了した後、データは、それぞれ２つのメモリセルMCで保持されている。このため、データを保持できる時間は、データを１つのメモリセルMCで保持するときに比べ２倍になる。実際には、データの保持特性は、２つのメモリセルMCの保持特性の和になるため、データを保持できる時間は、データを１つのメモリセルMCで保持するときに比べ２倍以上になる。
【００８０】
パーシャルモード中、リフレッシュタイマ１６Ｂは、発振回路４０ａの発振周期２Ｔでリフレッシュ要求信号TREFを出力する（図１８（ｄ））。リフレッシュ要求信号TREFに応答して、パーシャル領域PA内の２本のワード線WLは、同時に選択され、各ビット線BL毎に２つのメモリセルMCに対してリフレッシュ動作が同時に実行される（パーシャルリフレッシュ動作）。２つのメモリセルMCを同時に選択することで、ビット線BLに伝達される信号量は、通常動作時の２倍になる。このため、パーシャルモード中は、リフレッシュ間隔を通常動作時の２倍にしても、メモリセルMCに保持されているデータが消失することはない。以降、リフレッシュ要求信号TREFに応答してパーシャルリフレッシュ動作が順次実行される（図１８（ｅ））。
【００８１】
パーシャルモードから通常動作モードへの移行する場合、高レベルのチップイネーブル信号CEが供給され、パーシャル信号PAZは低レベルに変化する（図１８（ｆ））。図１２に示したリフレッシュレジスタ３８は、パーシャル信号PAZの低レベルへの変化に同期して、リフレッシュ要求信号TREFが所定回数出力される期間、リフレッシュ制御信号REF2Zを高レベルに変化する（図１８（ｇ））。ワードデコーダWDECは、リフレッシュ要求信号TREFに同期して、ワード線WLを２本ずつ同じタイミングで選択する。そして、全てのパーシャル領域PAのメモリセルMCについてリフレッシュ動作が実行される（集中リフレッシュ動作）。
【００８２】
リフレッシュ制御信号REF2Zが低レベルに変化した時点で、擬似SRAMの動作モードは、パーシャルモードから通常動作モードに移行する（図１８（ｈ））。リフレッシュタイマ１６Ｂは、発振回路４０ｂの発振周期Ｔでリフレッシュ要求信号TREFを出力する（図１８（ｉ））。リフレッシュ要求信号TREFに応じてワード線WLが１本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される（図１８（ｊ））。図１８では、集中リフレッシュ動作を、全てのパーシャル領域PAのメモリセルMCについて実行している。しかし、例えば、集中リフレッシュ動作を、前回のリフレッシュ動作から所定期間経過しているメモリセルMCのみ実行してもよい。ここで、所定期間は、例えば、１つのメモリセルに対するリフレッシュ間隔に相当する時間である。この場合、集中リフレッシュすべきパーシャル領域PAを約半分に減らすことができるため、集中リフレッシュ動作に必要な期間を短縮できる。また、リフレッシュ動作の回数が減るため、消費電力を削減できる。
【００８３】
以上、この例においても、図１に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、低消費電力モードから通常動作モードに移行するときに、リフレッシュすべきパーシャル領域を減らすことができるため、リフレッシュ動作に必要な期間を短縮できる。リフレッシュ動作の回数が減るため、消費電力を削減できる。さらに、必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率を向上できる。
【００８４】
１つのメモリセルMCに保持されているデータを、パーシャルモード中に複数のメモリセルMCで保持したため、データを保持できる保持時間を長くできる。このため、パーシャルモード中のリフレッシュ間隔を通常動作モード中より長くできる。リフレッシュ動作の頻度が減るため、パーシャルモード中の消費電力を削減できる。
【００８５】
パーシャルモードにおける最初のリフレッシュ動作時（共有リフレッシュ時）に、第２メモリセルMCのデータが先に読み出されて、第１メモリセルMCに保持されているデータが破壊することを防止できる。すなわち、擬似SRAMの誤動作を防止できる。
【００８６】
パーシャルモードにおける各パーシャル領域PAの２回目以降のリフレッシュ動作時に、第１および第２ワード線WLA、WLBを同時に選択したため、ワード線制御回路３４Ｂを簡易に構成できる。
【００８７】
リフレッシュタイマ１６Ｂは、パーシャルモードにおける２回目以降のリフレッシュ動作時に、リフレッシュ要求信号TREFを通常動作モード時より長い間隔で出力した。このため、パーシャルモード中のリフレッシュ頻度が減り、消費電力を削減できる。
【００８８】
図１９は、別の実施形態を示している。図１から図５および図９から図１８で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図９のリフレッシュタイマ１６Ｂの代わりにリフレッシュタイマ１６Ｃが、形成されている。その他の構成は、図９とほぼ同じである。すなわち、この例の半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
【００８９】
図２０は、図１９に示したリフレッシュタイマ１６Ｃの詳細を示している。リフレッシュタイマ１６Ｃは、発振回路４０ａ、４０ｂ、４０ｄおよびセレクタ４０ｅを有している。発振回路４０ａ、４０ｂは、図１０と同じである。発振回路４０ｄは、発振器OSC1より発振周期の短い発振器OSC2を有している。発振器OSC2の発信周期は、読み出し動作時のサイクルタイムtRCとほぼ同じに設定されている。セレクタ４０ｅは、パーシャルモードから通常動作モードに復帰するときに（REF2Z信号＝"H"）、発振回路４０ｄの出力をリフレッシュ要求信号TREFとして出力する。
【００９０】
図２１は、図１９の擬似SRAMの動作を示している。この例では、パーシャルモードから通常動作モードに復帰するときの集中リフレッシュ動作の期間が、図９の半導体メモリに比べ大幅に短縮される。その他のタイミングは図９の半導体メモリと同じである。集中リフレッシュ動作では、１回のリフレッシュ動作は、サイクルタイムtRC（数十ｎｓ）で実行される。これに対して、通常のリフレッシュ間隔は、数十μｓである。このため、このこの例の集中リフレッシュ動作期間は、図９の半導体メモリの集中リフレッシュ動作期間より大幅に短縮できる。
【００９１】
図２１では、集中リフレッシュ動作を、全てのパーシャル領域PAのメモリセルMCについて実行している。しかし、例えば、集中リフレッシュ動作を、前回のリフレッシュ動作から所定期間経過しているメモリセルMCのみ実行してもよい。ここで、所定期間は、例えば、１つのメモリセルに対するリフレッシュ間隔に相当する時間である。この場合、集中リフレッシュすべきパーシャル領域PAを約半分に減らすことができるため、集中リフレッシュ動作に必要な期間を短縮できる。また、リフレッシュ動作の回数が減るため、消費電力を削減できる。
【００９２】
以上、この例においても、図１から図５および図９から図１８の半導体メモリと同様の効果を得ることができる。さらに、この例では、リフレッシュタイマ１６Ｃは、パーシャルモードから通常動作モードに移行するときに、リフレッシュ要求信号TREFを通常動作モード時より短い間隔で出力した。このため、パーシャルモードから通常動作モードに早く復帰でき、擬似SRAMが搭載されるシステムの動作効率を向上できる。
【００９３】
図２２は、別の実施形態を示している。図１から図５および図９から図１８で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図９のリフレッシュタイマ１６Ｂおよびメモリコア３０Ｂの代わりにリフレッシュタイマ１６Ｄおよびメモリコア３０Ｄが形成されている。また、図６の昇圧回路３６が形成されている。その他の構成は、図９とほぼ同じである。
【００９４】
図２３は、図２２に示したリフレッシュタイマ１６Ｄの詳細を示している。リフレッシュタイマ１６Ｄは、図１０のリフレッシュタイマ１６Ｂの発振回路４０ａの代わりに発振回路４０ｆを有している。その他の構成は、リフレッシュタイマ１６Ｂと同じである。発振回路４０ｆは、４つの発振器OSC1が直列に接続され、発振器OSC1の４倍の周期の信号を出力する。
【００９５】
リフレッシュタイマ１６Ｄは、通常動作モード時、パーシャルモードの開始時（共有リフレッシュ時）およびパーシャルモードの終了時（集中リフレッシュ時）に、発振回路４０ｂの周期を有するリフレッシュ要求信号TREFを出力する。また、リフレッシュタイマ１６Ｄは、パーシャルモード中（パーシャルリフレッシュ中）に、発振回路４０ｆの周期を有するリフレッシュ要求信号TREFを出力する。このため、パーシャルモード中のリフレッシュ間隔は、通常動作時のリフレッシュ間隔の４倍になる。これは、図９に示した半導体メモリの２倍である。
【００９６】
図２４は、図２２に示したメモリコア３０Ｄの要部の詳細を示している。メモリコア３０Ｄは、各ビット線BL（BL0、BL1、BL2、...、BLm）を２等分する位置にnMOSトランジスタからなるスイッチ回路４４が形成されている。すなわち、各ビット線BLは、スイッチ回路４４を介して第１および第２ビット線に分割されている。そして、スイッチ回路４４のセンスアンプSA側のビット線BL（第１ビット線）に接続されているメモリセルMCにより複数のパーシャル領域PAが形成されている。
【００９７】
スイッチ回路４４は、電圧レベルの変換機能を有するインバータを介してパーシャル信号PAZに接続されている。インバータは、パーシャル信号PAZが低レベルのときに、パーシャル信号PAXを昇圧電圧に変化し、パーシャル信号PAZが高レベルのときに、パーシャル信号PAXを接地電圧に変化する。このため、スイッチ回路４４は、低レベルのパーシャル信号PAZに応答してオンし、高レベルのパーシャル信号PAZに応答してオフする。パーシャル信号PAXを生成するインバータおよび図２２に示したPA制御回路１２は、スイッチ回路４４を通常動作モード中にオンし、パーシャルモード中にオフするスイッチ制御回路として動作する。
【００９８】
パーシャル領域PAは、図１６と同様に、２本のワード線毎に（例えばWL0A、WL0B）、設定されている。各パーシャル領域PAの動作は、図９に示した半導体メモリとほぼ同じである。すなわち、パーシャルモード時に、末尾に"A"の付いたワード線WLに接続されているメモリセルMCにデータが保持される。ワードデコーダWDECは、パーシャルモード時に、上位アドレスの１ビットを高レベルに固定する。このため、ワード線WLのうちセンスアンプSAに近い半分のみが、リフレッシュ要求信号TREFに応答して順次選択される。
【００９９】
メモリコア３０Ｄに形成されるメモリセルMCの２分の１が、パーシャル領域PAに設定されるため、パーシャルモード時に保持できるデータの容量は、メモリコア３０Ｄの記憶容量の４分の１である。この例では、パーシャル領域PAのメモリセルMCに接続されているビット線BLの長さは、図９に示した半導体メモリの半分であるため、ビット線容量も半分になる。メモリセルMCに保持されているデータは、メモリセルMCに蓄積されている電荷をメモリセル容量とビット線容量とで再分配し、ビット線上の電荷量を増幅することで読み出される。このため、ビット線容量を２分の１にすることで、読み出し時のビット線上の電荷量を相対的に２倍にできる。この結果、パーシャルモード中のリフレッシュ間隔（リフレッシュ要求信号TREFの発生周期）を、図９に示した半導体メモリの２倍にできる。このため、発振回路４０ｆの発振周期は、発振器OSC1の４倍にできる。
【０１００】
この例においても、図１および図９の半導体メモリと同様の効果を得ることができる。さらに、この例では、パーシャルモード中のリフレッシュ間隔を、図９の半導体メモリの２倍にできるため、パーシャルモード中の消費電力をさらに削減できる。
【０１０１】
図２５は、本発明に関連する半導体メモリにおけるメモリコアを示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、メモリコア３０Ｅは、メモリセルMCが相補のビット線BL、/BLに交互に接続されているビット線対構造を有している。例えば、ビット線BLに接続されたメモリセルMCからデータを読み出すとき、ビット線/BLには、参照電圧が供給される。センスアンプSAは、ビット線BL、/BLに接続されており、ビット線BL、/BLの電圧差を差動増幅する。パーシャル領域PAは、最もセンスアンプSAに近いワード線WLPに接続されているメモリセルMCにより構成されている。
【０１０２】
図２６は、図２５に示したセンスアンプSAおよびコラムスイッチCSWの詳細を示している。センスアンプSAは、入力と出力とを互いに接続した２つのCMOSインバータと、CMOSインバータのpMOSトランジスタのソースを電源線に接続するpMOSトランジスタ（pMOSスイッチ）と、CMOSインバータのnMOSトランジスタのソースを接地線に接続するnMOSトランジスタ（nMOSスイッチ）とを有している。CMOSインバータの入力（または出力）は、ビット線BL、/BLにそれぞれ接続されている。pMOSスイッチおよびnMOSスイッチは、センスアンプ活性化信号LEZが高レベルのときにオンし、CMOSインバータを活性化する。CMOSインバータの活性化により、ビット線BL、/BLの電圧差が差動増幅される。
【０１０３】
コラムスイッチCSWは、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続するnMOSトランジスタを有している。nMOSトランジスタは、コラム線信号CLZが高レベルのときにオンする。
【０１０４】
図２７は、図２５の擬似SRAMの動作を示している。図５と同じ動作については、説明を省略する。初期状態において、ビット線BL、/BLは、参照電圧にプリチャージされている（図２７（ａ））。通常動作モードからパーシャルモードへの移行時、ワード線WLPの選択に同期して、メモリセルMCに保持されているデータは、ビット線/BLに読み出される（図２７（ｂ））。この後、センスアンプ活性化信号LEZが高レベルに変化し、ビット線BL、/BLの電圧差が増幅される（図２７（ｃ））。そして、センスアンプSAは、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチする。パーシャルモード中、センスアンプSAがパーシャル領域PAのメモリセルMCから読み出したデータをラッチし続けることで、データが保持される（図２７（ｄ））。
【０１０５】
パーシャルモードから通常動作モードへの復帰時、ワード線WLPが非選択され、パーシャル領域PAのメモリセルMCにデータが保持される（図２７（ｅ））。次に、センスアンプ活性化信号LEZが低レベルに変化することで、センスアンプSAが非活性化される。プリチャージ信号PREZは高レベルに変化し、ビット線BL、/BLは、参照電圧にプリチャージされる（図２７（ｆ））。
【０１０６】
この例においても、図１の半導体メモリと同様の効果を得ることができる。さらに、この例では、ビット線対構造のメモリコアを有する擬似SRAMにおいてもパーシャルモード中の消費電力を従来に比べ大幅に削減できる。
【０１０７】
図２８は、本発明に関連する半導体メモリを示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
【０１０８】
擬似SRAMは、コマンドデコーダ４６、動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュコマンド発生回路５２、リフレッシュアドレスカウンタ５４、アドレスバッファ２２、データ入出力バッファ２４、マルチプレクサ２６、コア制御回路５６およびメモリコア５８を有している。リフレッシュタイマ５０、リフレッシュコマンド発生回路５２およびリフレッシュアドレスカウンタ５４は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。また、動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュアドレスカウンタ５４およびコア制御回路５６は、ワード線WLの選択タイミングを生成する動作制御回路として動作する。さらに、コア制御回路５６は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【０１０９】
コマンドデコーダ４６は、外部端子を介してコマンド信号（チップイネーブル信号CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受け、受けたコマンドを解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。また、コマンドデコーダ４６は、CE信号の立ち下がりエッジに同期してパーシャルモード起動信号PREFS（パルス信号）を出力し、CE信号の立ち上がりエッジに同期してパーシャルモード解除信号PREFR（パルス信号）を出力する。
【０１１０】
動作モード制御回路４８は、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびリフレッシュ制御信号REFZに応じてモード信号MODE1、MODE2、MODE3、MODE4を出力する。リフレッシュタイマ５０は、モード信号MODE1-4に応じた発振周期を有するリフレッシュ要求信号TREFを出力する。リフレッシュアドレスカウンタ５４は、リフレッシュ制御信号REFZに同期してリフレッシュアドレス信号REFAD（R5-0）を更新する。リフレッシュアドレス信号REFADの更新仕様は、モード信号MODE2-4に応じて変更される。
【０１１１】
リフレッシュアドレス信号REFADのビット数は、メモリコア５８に形成されているワード線WLの本数（この例では６４本）に対応している。このため、リフレッシュアドレス信号REFADのビット数は、６ビットに限定されず、メモリコア５８に形成されるワード線WLの本数に応じて設定される。
【０１１２】
コア制御回路５６は、タイミング制御回路６０、センスアンプ制御回路６２およびプリチャージ制御回路６４を有している。タイミング制御回路６０は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、ロウ活性化信号RASZを出力する。センスアンプ制御回路６２は、RASZ信号に同期してセンスアンプSAを活性化するためのセンスアンプ活性化信号PSA、NSAを出力する。プリチャージ制御回路は、RASZ信号に同期してプリチャージ信号PREZを出力する。センスアンプ制御回路６２およびプリチャージ制御回路６４の動作タイミングは、モード信号MODE2およびリフレッシュアドレス信号REFADの最下位ビットX0の値に応じて変更される。
【０１１３】
メモリコア５８は、センスアンプSA、プリチャージ回路PRE、メモリセルアレイALY、ワードデコーダWDEC、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。センスアンプSAは、センスアンプ活性化信号PSA、NSAに応じて動作する。プリチャージ回路PREは、プリチャージ信号PREZに応じて動作する。メモリセルアレイALYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【０１１４】
ワードデコーダWDECは、ロウアドレス信号RAD2およびモード信号MODE3-4に応じてワード線WLのうちの１本または２本を選択し、選択したワード線WLを電源電圧まで上昇させる。コラムデコーダCDEC、センスバッファSBおよびライトアンプWAは、図１と同じ回路である。
【０１１５】
図２９は、図２８に示した動作モード制御回路４８の詳細を示している。動作モード制御回路４８は、カウンタ４８ａおよびモード信号生成回路４８ｂを有している。カウンタ４８ａは、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、３２回目のカウント時にカウンタ信号CNT32を出力し、６４回目のカウント時にカウンタ信号CNT64を出力する。カウンタ４８ａは、リセット信号RESETを受けてリセットされる。リセット信号RESETは、モード信号MODE1またはモード信号MODE3が高レベルのときに出力される。
【０１１６】
なお、カウント回数の"６４"は、メモリコア５８に形成されているワード線WLの本数に対応している。この例では、説明をわかりやすくするため、ワード線WLを６４本にしているが、実際には、ワード線WLは、例えば、２０４８本形成されている。このとき、カウンタ４８ａは、１０２４回目のカウント時と、２０４８回目のカウント時にカウンタ信号をそれぞれ出力する。モード信号生成回路４８ｂは、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびカウンタ信号CNT32、CNT64に応じてモード信号MODE1-4を出力する。
【０１１７】
図３０は、図２８に示した動作モード制御回路４８の動作を示している。この例の擬似SRAMは、上述した図１３、図１７および図１８と同様に、動作モードは、CE信号の高レベル中に通常動作モードになり、CE信号の低レベル中にパーシャルモード（低消費電力モード）になる。そして、パーシャルモードの開始時に共有リフレッシュが実行され（共有リフレッシュモード）、共有リフレッシュ後にパーシャルリフレッシュが実行され（パーシャルリフレッシュモード）、パーシャルモードの終了時に集中リフレッシュが実行される（集中リフレッシュモード）。通常動作モード中、センスアンプSAの動作毎に１つのメモリセルがリフレッシュされる（シングルセル動作）。低消費電力モード中、センスアンプSAの動作毎に２つのメモリセルがリフレッシュされる（ツインセル動作）。
【０１１８】
擬似SRAMは、モード信号MODE1が高レベルのときに通常動作モード（第１動作モード）を認識し、モード信号MODE2が高レベルのときに共有リフレッシュモード（第２動作モード）を認識し、モード信号MODE3が高レベルのときにパーシャルリフレッシュモード（第３動作モード）を認識し、モード信号MODE4が高レベルのときに集中リフレッシュモード（第４動作モード）を認識する。
【０１１９】
動作モード制御回路４８は、通常動作モード中にパーシャルモード設定信号PREFSを受けたときに、モード信号MODE1、MODE2をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードから共有リフレッシュモード（パーシャルモード）に移行する（図３０（ａ））。リセット信号RESETは、モード信号MODE1の低レベルへの変化に同期して非活性化される。
【０１２０】
カウンタ４８ａは、リセット信号RESETの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号REFZに同期してカウント動作を開始する（図３０（ｂ））。リフレッシュ制御信号REFZに応答してリフレッシュ動作が実行される。共有リフレッシュモードでは、メモリコア５８の全てのワード線WLを選択する必要があるため、リフレッシュ制御信号REFZは、６４回出力される。なお、リフレッシュ制御信号REFZを生成するリフレッシュタイマ５０およびリフレッシュコマンド発生回路５２の動作は、後述する図３２で説明する。
【０１２１】
カウンタ４８ａは、６４回目のカウント動作に同期してカウンタ信号CNT64を出力する（図３０（ｃ））。動作モード制御回路４８は、カウンタ信号CNT64に同期してモード信号MODE2を低レベルに変化し、モード信号MODE3を高レベルに変化する（図３０（ｄ））。そして、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。リセット信号RESETは、モード信号MODE3の高レベルへの変化に同期して活性化される（図３０（ｅ））。カウンタ４８ａは、リセット信号RESETの高レベルを受けてリセットされる。モード信号MODE3が高レベルの期間、パーシャルリフレッシュが順次実行される。
【０１２２】
パーシャルモード解除信号PREFRは、外部端子を介して供給されるCE信号の高レベルへの変化に応答して出力される（図３０（ｆ））。動作モード制御回路４８は、パーシャルリフレッシュモード中にパーシャルモード解除信号PREFRを受けたときに、モード信号MODE3、MODE4をそれぞれ低レベルおよび高レベルに変化し、動作モードを集中リフレッシュモードに移行する（図３０（ｇ））。リセット信号RESETは、モード信号MODE3の低レベルへの変化に同期して非活性化される。カウンタ４８ａは、リセット信号RESETの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号REFZに同期してカウント動作を再び開始する（図３０（ｈ））。
【０１２３】
集中リフレッシュモードでは、２本のワード線WL（パーシャルワード線とこのパーシャルワード線に隣接する通常のワード線）が同時に選択される。メモリコア５８の全てのワード線WLを選択するために、リフレッシュ制御信号REFZは、３２回出力される。カウンタ４８ａは、３２回目のカウント動作に同期してカウンタ信号CNT32を出力する（図３０（ｉ））。動作モード制御回路４８は、カウンタ信号CNT32に同期してモード信号MODE4、MODE1をそれぞれ低レベルおよび高レベルに変化する（図３０（ｊ））。そして、動作モードは、集中リフレッシュモード（パーシャルモード）から通常動作モードに移行する。
【０１２４】
図３１は、図２８に示したリフレッシュタイマ５０の詳細を示している。
【０１２５】
リフレッシュタイマ５０は、発振信号OSC0を生成する発振器５０ａ、OSC0信号の周波数を分周し発振信号OSC1、OSC2、OSC3、OSC4をそれぞれ生成する分周器５０ｂ、５０ｃ、５０ｄ、５０ｅおよび発振信号OSC1、OSC2、OSC3、OSC4をモード信号MODE1-4に応じて選択し、リフレッシュ要求信号TREFとして出力するマルチプレクサ５０ｆを有している。分周器５０ｂ、５０ｃ、５０ｄ、５０ｅは、OSC0信号の周波数をそれぞれ８分の１、１６分の１、３２分の１、２分の１に変換する。
【０１２６】
図３２は、リフレッシュタイマ５０およびリフレッシュコマンド発生回路５２の動作を示している。リフレッシュタイマ５０は、モード信号MODE1、MODE2、MODE3、MODE4がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3、OSC4をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路５２は、モード信号MODE1、MODE3、MODE4がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路５２は、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを２回出力する。
【０１２７】
図３３は、図２８に示したリフレッシュアドレスカウンタ５４の詳細を示している。
【０１２８】
リフレッシュアドレスカウンタ５４は、リセット回路５４ａ、カウンタ５４ｂ、５４ｃおよびカウンタ５４ｂ、５４ｃを制御する論理ゲートを有している。リセット回路５４ａは、リフレッシュ制御信号REFZの立ち下がりエッジに同期して正のパルスを生成するパルス生成回路と、パルス生成回路の出力信号に同期してモード信号MODE2をラッチするＤフリップフロップと、モード信号MODE2の立ち上がりエッジを検出するNANDゲートとを有している。
【０１２９】
カウンタ５４ｂは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの最下位ビットR0を生成する。カウンタ５４ｂは、モード信号MODE3、4が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。
【０１３０】
カウンタ５４ｃは、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADのビットR5-1を更新する。カウンタ５４ｃは、モード信号MODE1、MODE2が高レベルのとき（但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く）、カウンタ５４ｂから出力されるアドレス信号R0に同期してカウント動作し、ビットR5-1を更新する。
【０１３１】
図３４は、図３３に示したリセット回路５４ａの動作を示している。
【０１３２】
パルス生成回路は、リフレッシュ制御信号REFZの立ち下がりエッジに同期してノードND1にパルス信号を出力する（図３４（ａ））。Ｄフリップフロップは、ノードND1のパルス信号に同期してモード信号MODE2をラッチし、モード信号MODE2の反転論理をノードND2に出力する（図３４（ｂ））。このため、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ制御信号REFZに同期して、ノードND2は低レベルに変化する（図３４（ｃ））。そして、モード信号MODE2とノードND2の論理レベルのAND論理が、ノードND3に出力される。図３３に示したカウンタ５４ｂは、ノードND3の高レベル期間、すなわち、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ動作期間中にリセットされる。
【０１３３】
図３５は、図３３に示したリフレッシュアドレスカウンタ５４の動作を示している。リフレッシュアドレスカウンタ５４は、モード信号MODE1、2が高レベルのとき、すなわち、通常動作モード（第１動作モード）中および共有リフレッシュモード（第２動作モード）中に、リフレッシュ制御信号REFZに同期して６ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ５４は、モード信号MODE3、4が高レベルのとき、すなわち、パーシャルモード（第３動作モード）中および集中リフレッシュモード（第４動作モード）中に、リフレッシュ制御信号REFZに同期して５ビットのリフレッシュアドレス信号R5-1を順次カウントアップする。このとき、リフレッシュアドレス信号R0は低レベルに固定される。
【０１３４】
図３６は、図２８に示したメモリコア５８の要部の詳細を示している。メモリコア５８のワードデコーダWDECは、1/4ワードデコーダ５９と、メインワード線MW（MW0、MW1、...）にそれぞれ対応する複数のサブワードデコーダ５８ａとを有している。1/4ワードデコーダ５９は、モード信号MODE3、4が低レベルのときに、ロウアドレス信号RAD2の下位２ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ５９は、モード信号MODE3、4のいずれかが高レベルのときに、ロウアドレス信号RAD2の下位１ビットX1その反転ビット/X1に応じて２つのデコード信号X11、X10またはX01、X00を出力する。
【０１３５】
各サブワードデコーダ５８ａは、メインワード線MWが高レベルのとき活性化され、デコード信号X11、X10、X01、X00に応じてサブワード線SW（SW0P、SW1、SW2P、SW3、...）を選択する。メインワード線MWは、図示しないプリデコーダにより、ロウアドレス信号RAD2の上位ビットに応じて選択される。そして、選択されたサブワード線SWに接続されたメモリセルMCがアクセスされる。このように、この例では、図２８に示したワード線WLは、メインワード線MWおよびサブワード線SWにより構成されている。
【０１３６】
サブワード線SWのうち末尾に"P"が付いたものは、パーシャルワード線を示している。パーシャルモード中、パーシャルワード線SWPに接続されているメモリセルMC（パーシャルメモリセルC00）に書き込まれているデータが保持される。末尾に"P"が付かないサブワード線SWは、共有ワード線を示している。共有ワード線SWに接続されているメモリセルMC（共有メモリセルC10）のデータは、パーシャルモード中に保持されない。
【０１３７】
パーシャルワード線SWPと通常のサブワード線SWとは、交互に配線されている。すなわち、ワード線SWP、SWは、互いに隣接して配線されている。後述するように、ワード線SWP、SWは、パーシャルモード中に互いに同期して選択され、２つのメモリセルが同時にアクセスされる（ツインセル動作）。このため、これ等ワード線SWP、SWを隣接して配線することで、ワードデコーダWDEC内の配線レイアウトが複雑になることが防止される。特に、サブワードデコーダ５８ａの配線レイアウト設計が容易になる。
【０１３８】
この例では、メモリコア５８に形成されたメモリセルMCの半分がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の２分の１のデータが、パーシャルモード中に保持される。
【０１３９】
図３７は、図３６に示した1/4ワードデコーダ５９の詳細を示している。1/4ワードデコーダ５９は、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ５９ａと、モード信号MODE3またはMODE4が高レベルのときにロウアドレス信号X0、/X0をマスクし、デコーダ５９ａに高レベルを出力するマスク回路５９ｂとを有している。
【０１４０】
図３８は、図３６に示したセンスアンプSAおよびプリチャージ回路PREの詳細を示している。センスアンプSAは、pMOSスイッチおよびnMOSスイッチが、センスアンプ活性化信号PSA、NSAによってそれぞれ制御されることを除き、図２６と同じである。pMOSスイッチは、センスアンプ活性化信号PSAが低レベルのときにオンし、nMOSスイッチは、センスアンプ活性化信号NSAが高レベルのときにオンする。
【０１４１】
プリチャージ回路PREは、ビット線BL、/BLを互いに接続するnMOSトランジスタと、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタとを有している。nMOSトランジスタは、プリチャージ信号PREZが高レベルのときにオンし、ビット線BL、/BLをプリチャージ電圧線VPRに接続する。
【０１４２】
図３９は、図２８に示したセンスアンプ制御回路６２およびプリチャージ制御回路６４の動作を示している。センスアンプ制御回路６２は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジから遅延時間DLY1後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを活性化させる（図３９（ａ、ｂ））。プリチャージ制御回路６４は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジに同期してプリチャージ信号PREZを低レベルに変化させ、プリチャージ動作を停止する。（図３９（ｃ、ｄ））。
【０１４３】
センスアンプ制御回路６２は、モード信号MODE2が低レベルのときに（第１動作モード、第３動作モードおよび第４動作モードのとき）、RASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図３９（ｅ））。プリチャージ制御回路６４は、モード信号MODE2が低レベルのときに、RASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図３９（ｆ））。
【０１４４】
センスアンプ制御回路６２は、モード信号MODE2が高レベルのときに（第２動作モードのとき）、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図３９（ｇ））。プリチャージ制御回路６４は、モード信号MODE2が高レベルのときに、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図３９（ｈ））。
【０１４５】
すなわち、第２動作モード（共有リフレッシュモード）中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10に書き込むために、RASZ信号が２回出力される間、センスアンプSAは活性化され、ビット線BL、/BLのプリチャージが禁止される。より詳細には、ロウアドレス信号X0が偶数のときに出力されるリフレッシュ制御信号REFZに同期してセンスアンプSAにラッチされたデータは、ロウアドレス信号X0が奇数に変化した後に出力されるリフレッシュ制御信号REFZに対応する動作まで保持される。
【０１４６】
図４０は、図２８に示した半導体メモリにおける通常動作モード時の動作を示している。通常動作モード中に擬似SRAMを動作させるために発行されるコマンドCMDとして、外部端子を介して供給される読み出しコマンドおよび書き込みコマンドとリフレッシュコマンド発生回路５２からのリフレッシュコマンド（REFZ信号）がある。
【０１４７】
例えば、最初のコマンドCMDにより、パーシャルメモリセルC00がアクセスされ、次のコマンドCMDにより共有メモリセルC10がアクセスされる。ワード線SW0P、SW1は、ロウアドレス信号RAD2に応じて独立に選択される。コマンドCMDが読み出しコマンドの場合、ビット線BL、/BL上で増幅されたデータは、データバスDBを介して外部に出力される。コマンドCMDが書き込みコマンドの場合、外部端子を介して供給されたデータは、ライトアンプWAおよびセンスアンプSAで増幅され、メモリセルに書き込まれる。コマンドCMDがリフレッシュコマンドの場合、センスアンプSAで増幅されたデータは、メモリセルに再書き込みされる。
【０１４８】
図４１は、図２８に示した半導体メモリにおける共有リフレッシュモード時の動作を示している。共有リフレッシュモードでは、まず、パーシャルメモリセルC00がアクセスされ、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる（図４１（ａ））。次に、センスアンプSAを活性化した状態で、共有メモリセルC10がアクセスされ、センスアンプSAにラッチされているデータ（相補のデータ）が、共有メモリセルC10に書き込まれる（図４１（ｂ））。これにより、パーシャルメモリセルC00および共有メモリセルC10には、互いに相補のデータが保持される。そして、全てのパーシャル領域PAについて、上記動作が行われる。
【０１４９】
図４２は、図２８に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。
【０１５０】
パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10に再書き込みされる（ツインセル動作）。パーシャルメモリセルC00と共有メモリセルC10とでデータを保持することで、リフレッシュ間隔を大幅に延ばすことができる。
【０１５１】
パーシャルリフレッシュモードでは、リフレッシュ間隔が延びる分、リフレッシュ動作直前に１つのメモリセルに保持されている電荷量は、通常動作モード時より小さい。このため、パーシャルリフレッシュモードから通常動作モードに直接移行すると、リフレッシュ動作から時間が経過しているメモリセルのデータが読み出せないおそれがある（データの破壊）。このため、通常動作モードに移行する前に、集中リフレッシュモードにより、全てのパーシャルメモリセルC00に対してリフレッシュ動作を実行する。集中リフレッシュモードは、パーシャルメモリセルC00にデータを再書き込みできればよいため、リフレッシュ間隔は、通常動作モード時のリフレッシュ間隔より短くてよい。この例では、図３２に示したように、リフレッシュ間隔を通常動作モード時のリフレッシュ間隔の４分の１にしている。集中リフレッシュモード時のリフレッシュ間隔は、通常動作モード時の読み出し動作サイクルtRCと同じにしてもよい。
【０１５２】
図４３は、図２８に示した擬似SRAMの動作を示している。図の下側のタイミング図は、図の上側のタイミング図の続きを示している。通常動作モードでは、リフレッシュ制御信号REFZに応答して１本のサブワード線SWが選択される（シングルセル動作）。CE信号が低レベルに変化し、通常動作モードから共有リフレッシュモードに移行するとき、最初にパーシャルワード線SWPを選択するために、図３３に示したリフレッシュアドレスカウンタ５４のリセット回路５４ａは、モード信号MODE2の立ち上がりエッジに同期して、ロウアドレス信号RAD2の最下位ビットX0を生成するカウンタ５４ｂをリセットする。
【０１５３】
全てのパーシャルワード線SWPが選択された後、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。パーシャルリフレッシュモードでは、１回のリフレッシュ制御信号REFZで隣接する２本のサブワード線SWを選択するツインセル動作（リフレッシュ動作）が実行される。パーシャルリフレッシュモード中にCE信号が高レベルに変化すると、動作モードは、集中リフレッシュモードに移行する。集中リフレッシュモードでは、短いリフレッシュ間隔でツインセル動作が実行される。そして、全てのサブワード線SWについて、ツインセル動作が実行された後、動作モードは、通常動作モードに移行する。
【０１５４】
以上、この例においても図９に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、同じパーシャル領域PAのパーシャルワード線SWPおよび共有ワード線SWを、互いに隣接して配線した。このため、ワード線SWP、SWを選択するワードデコーダWDECの回路レイアウトを簡易にできる。
【０１５５】
擬似SRAMを動作させるチップイネーブル信号CEに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似SRAMの動作モードを移行できる。この結果、擬似SRAMを搭載するシステムの制御回路を簡易に構成できる。
【０１５６】
図４４は、別の実施形態を示している。図１から図５および図２８から図４３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図２８の動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュコマンド発生回路５２、リフレッシュアドレスカウンタ５４、コア制御回路５６およびメモリコア５８の代わりに動作モード制御回路６６、リフレッシュタイマ６８、リフレッシュコマンド発生回路５２Ａ、リフレッシュアドレスカウンタ７０、コア制御回路５６Ａおよびメモリコア５８Ａが形成されている。その他の構成は、図２８とほぼ同じである。動作モード制御回路６６、リフレッシュタイマ６８、リフレッシュアドレスカウンタ７０およびコア制御回路５６Ａは、動作制御回路として動作する。
【０１５７】
センスアンプ制御回路６２Ａおよびプリチャージ制御回路６４Ａは、マルチプレクサ２６から出力されるロウアドレス信号RADの下位２ビットX1、X0を受信している。
【０１５８】
図４５は、図４４に示した動作モード制御回路６６の詳細を示している。動作モード制御回路６６は、カウンタ６６ａおよびモード信号生成回路６６ｂを有している。カウンタ６６ａは、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、１６回目のカウント時にカウンタ信号CNT16を出力し、６４回目のカウント時にカウンタ信号CNT64を出力する。
【０１５９】
図４６は、図４５に示した動作モード制御回路６６の動作を示している。
【０１６０】
この例では、共有リフレッシュモード中に、リフレッシュ制御信号REFZが４回連続して出力される。また、パーシャルリフレッシュモードおよび集中リフレッシュモード中に、後述する１本のパーシャルワード線SWPに接続されているパーシャルメモリセルC00と、３本の共有ワード線SWにそれぞれ接続されている共有メモリセルC10、C20、C30とが同時にリフレッシュされる（クワッドセル動作）。このため、集中リフレッシュモード中に、１６回のリフレッシュ制御信号REFZが出力されることで、全ての保持データがリフレッシュされる。
【０１６１】
図４７は、図４４に示したリフレッシュタイマ６８の詳細を示している。リフレッシュタイマ６８の分周器５０ｂ、５０ｃ、６８ａ、５０ｅは、OSC0信号の周波数をそれぞれ８分の１、１６分の１、６４分の１、２分の１に変換する。
【０１６２】
図４８は、リフレッシュタイマ６８およびリフレッシュコマンド発生回路５２Ａの動作を示している。リフレッシュタイマ６８は、モード信号MODE1、MODE2、MODE3、MODE4がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3、OSC4をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路５２Ａは、モード信号MODE1、MODE3、MODE4がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路５２Ａは、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを４回出力する。
【０１６３】
図４９は、図４４に示したリフレッシュアドレスカウンタ７０の詳細を示している。リフレッシュアドレスカウンタ７０は、リセット回路５４ａ、カウンタ７０ａ、７０ｂおよびカウンタ７０ａ、７０ｂを制御する論理ゲートを有している。カウンタ７０ａは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの下位２ビットR1、R0を生成する。カウンタ７０ａは、モード信号MODE3、4が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。
【０１６４】
カウンタ７０ｂは、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの上位４ビットR5-2を更新する。カウンタ７０ｂは、モード信号MODE1、MODE2が高レベルのとき（但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く）、カウンタ７０ａから出力されるアドレス信号R1に同期してカウント動作し、ビットR5-2を更新する。
【０１６５】
図５０は、図４９に示したリフレッシュアドレスカウンタ７０の動作を示している。リフレッシュアドレスカウンタ７０は、モード信号MODE1、2が高レベルのとき、リフレッシュ制御信号REFZに同期して６ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ７０は、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期して４ビットのリフレッシュアドレス信号R5-2を順次カウントアップする。このとき、リフレッシュアドレス信号R1、R0は低レベルに固定される。
【０１６６】
図５１は、図４４に示したメモリコア５８Ａの要部の詳細を示している。メモリコア５８ＡのワードデコーダWDECは、1/4ワードデコーダ７２と、メインワード線MW（MW0、MW1、...）にそれぞれ対応する複数のサブワードデコーダ５８ｂとを有している。1/4ワードデコーダ７２は、モード信号MODE3、4が低レベルのときに、ロウアドレス信号RAD2の下位２ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ７２は、モード信号MODE3、4のいずれかが高レベルのときに、デコード信号X11、X10、X01、X00を全て高レベルにする。
【０１６７】
この例では、隣接する４つのサブワード線（例えば、SW0P、SW1、SW2、SW3）に接続されているメモリセル（C00、C10、C20、C30、...）によりパーシャル領域PAが形成されている。例えば、サブワード線SW0Pは、パーシャルモード時にデータが保持されるパーシャルメモリセルC00に接続されたパーシャルワード線である。サブワード線SW1、SW2、SW3は、パーシャルモード時にデータが保持されない共有メモリセルC10、C20、C30に接続された共有ワード線である。
【０１６８】
パーシャルメモリセルC00および共有メモリセルC20は、ビット線BL0に接続され、共有メモリセルC10、C30は、ビット線/BL0に接続されている。パーシャルワード線SW0Pおよび共有ワード線SW1、SW2、SW3は、パーシャルモード中に互いに同期して選択され、４つのメモリセルが同時にアクセスされる（クワッドセル動作）。そして、通常動作モード中にパーシャルメモリセルC00に保持されているデータは、パーシャルモード中、４つのメモリセルC00、C10、C20、C30により保持される。
【０１６９】
この例では、メモリコア５８Ａに形成されたメモリセルMCの４分の１がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の４分の１のデータが、パーシャルモード中に保持される。
【０１７０】
図５２は、図５１に示した1/4ワードデコーダ７２の詳細を示している。
【０１７１】
1/4ワードデコーダ７２は、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ７２ａと、モード信号MODE3またはMODE4が高レベルのときにロウアドレス信号X0、/X0、X1、/X1をマスクし、デコーダ７２ａに高レベルを出力するマスク回路７２ｂとを有している。
【０１７２】
図５３は、図４４に示したセンスアンプ制御回路６２Ａおよびプリチャージ制御回路６４Ａの動作を示している。モード信号MODE2が低レベルのときの動作およびモード信号MODE2が高レベルに変化したときの動作は、図３９と同じである。
【０１７３】
センスアンプ制御回路６２Ａは、モード信号MODE2が高レベルのときに（第２動作モードのとき）、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図５３（ａ））。プリチャージ制御回路６４Ａは、モード信号MODE2が高レベルのときに、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図５３（ｂ））。
【０１７４】
すなわち、第２動作モード（共有リフレッシュモード）中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10、C20、C30に書き込むために、RASZ信号が４回出力される間、センスアンプSAは活性化され、ビット線BL、/BLのプリチャージが禁止される。
【０１７５】
図５４は、図４４に示した半導体メモリにおける通常動作モード時の動作を示している。通常動作モードでは、図４０と同様に、ワード線SW0P、SW1、SW2、SW3は、ロウアドレス信号RAD2に応じて独立に選択される。そして、外部からの読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作が実行される。擬似SRAMの内部で発生するリフレッシュコマンドに応答してリフレッシュ動作が実行される。
【０１７６】
図５５は、図４４に示した半導体メモリにおける共有リフレッシュモード時の動作を示している。共有リフレッシュモードでは、まず、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる（図５５（ａ））。次に、センスアンプSAを活性化した状態で、共有メモリセルC10、C20、C30が順次アクセスされ、センスアンプSAにラッチされているデータ（相補のデータ）が、これ等メモリセルC10、C20、C30に書き込まれる（図５５（ｂ、ｃ、ｄ））。これにより、パーシャルメモリセルC00および共有メモリセルC10、C20、C30には、互いに相補のデータが保持される。上記動作は、全てのパーシャル領域PAについて行われる。
【０１７７】
図５６は、図４４に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1、SW2、SW3とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10、C20、C30とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10、C20、C30に再書き込みされる（クワッドセル動作）。パーシャルメモリセルC00と共有メモリセルC10、C20、C30とでデータを保持することで、リフレッシュ間隔を図２８に示した半導体メモリよりさらに延ばすことができる。
【０１７８】
集中リフレッシュモードは、図２８に示した半導体メモリと同様に、パーシャルモードから通常動作モードに移行したときに、パーシャルメモリセルC00に保持されているデータが消失しないために必要な動作である。
【０１７９】
以上、この例においても上述した図９および図２８に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、１つのパーシャルメモリセルC00に保持されているデータを、パーシャルモード中にパーシャルメモリセルC00および共有メモリセルC10、C20、C30で保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、パーシャルモード中の消費電力を大幅に削減できる。
【０１８０】
なお、上述した例では、本発明を擬似SRAMに適用した例について述べた。しかし、例えば、本発明をセルフリフレッシュ機能を有するDRAMに適用してもよい。
【０１８１】
上述した例では、コマンド信号としてCE信号、/WE信号および/OE信号を使用した例について述べた。しかし、例えば、DRAMと同様に、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASをコマンド信号に使用してもよい。
【０１８２】
上述した例では、チップイネーブル信号CEが低レベルのときに、動作モードをパーシャルモードにした例について述べた。しかし、例えば、２つのチップイネーブル信号/CE1、CE2を外部端子を介して受信し、/CE1信号が低レベルかつCE2信号が高レベルのとき、通常の読み出し動作および書き込み動作を実行可能にし、CE2信号が低レベルのときに動作モードをパーシャルモードにしてもよい。
【０１８３】
図１から図２４に示した半導体メモリでは、センスアンプSAが１本のビット線BLにそれぞれ接続されるアーキテクチャのメモリコアに本発明を適用した例について述べた。しかし、例えば、図１から図２４に示した半導体メモリのメモリコアを、図２５に示したような相補のビット線BL、/BLを有するメモリコアに置き換えてもよい。
【０１８４】
図１から図２４に示した半導体メモリでは、モードレジスタ１４に所定値を設定することで、低消費電力モードを、高レベルのモード信号PAMDZが出力されるパーシャルモードに設定した例について述べた。しかし、例えば、モードレジスタをヒューズを有するヒューズ回路で構成し、製造工程でヒューズが溶断された場合、モード信号PAMDZが出力されるパーシャルモードに設定される仕様にしてもよい。あるいは、ヒューズ回路の出力をモードレジスタに入力し、擬似SRAMの電源立ち上げ時に、ヒューズの溶断状態に応じてモードレジスタを設定してもよい。さらに、製造工程で使用するホトマスクのパターン形状に対応してチップ上に形成される導電膜の電圧値に応じて、モード信号PAMDZの出力レベルを設定してもよい。
【０１８５】
図２２に示した半導体メモリでは、スイッチ回路４４をnMOSトランジスタで形成した例について述べた。しかし、例えば、図５７に示すように、スイッチ回路４４をCMOS伝達ゲートにより構成してもよい。この場合、ビット線BLの抵抗値を下げることができ、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【０１８６】
図２４に示した半導体メモリでは、ビット線BLを２等分してパーシャル領域PAを形成した例について述べた。しかし、例えば、ビット線BLを４等分してパーシャル領域PAを形成することで、リフレッシュ間隔を４倍にでき、パーシャルモード中の消費電力をさらに削減できる。
【０１８７】
図２５から図２７に示した半導体メモリでは、ワード線WLPをパーシャルモード中に選択し続けた例について述べた。しかし、例えば、図６に示した半導体メモリと同様に、ワード線WLPをパーシャルモードの開始時と終了時のみ選択してもよい。特に、ワード線に昇圧電圧を供給する場合、パーシャルモード中の昇圧回路の動作頻度を下げられるため、消費電力のさらに削減できる。
【０１８８】
図４１では、共有リフレッシュモード時に、パーシャルワード線SW0Pおよび共有ワード線SW1を順次選択した例について述べた。しかし、例えば、図５８に示すように、パーシャルワード線SW0Pを選択し続け、共有ワード線SW1とともに非選択にしてもよい。この場合、ワード線を非選択にするためのリセット回路の動作を１回で済ませることができ、消費電力を低減できる。図５８に示した動作は、図５５にも適用できる。
【０１８９】
図５６では、パーシャルリフレッシュモード中および集中リフレッシュモード中に、パーシャルワード線SW0Pと共有ワード線SW1、SW2、SW3とを同時に選択した例について述べた。しかし、例えば、図５９に示すように、ワード線SW0P、SW1、SW2、SW3の選択開始タイミングを順次ずらすことで、電源ノイズを抑えることができる。特に、図５９に示したタイミング仕様を、ワード線に昇圧電圧を供給する擬似SRAMに適用した場合、消費電流が分散できるため、昇圧回路の能力を小さくできる。この結果、消費電力をさらに削減でき、昇圧回路の動作に伴い発生する電源ノイズを小さくできる。
【０１９０】
以上において説明した発明を整理して、付記として開示する。
（付記１）  複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記ビット線に接続されている前記メモリセルのうち１つにより構成されるパーシャル領域と、
読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記メモリセルを動作させ、前記パーシャル領域の前記メモリセルのみのデータを保持する低消費電力モード中に、前記パーシャル領域の前記メモリセルに保持されているデータを前記センスアンプにラッチし続ける動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）  付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、前記アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能にし、他のワード線の選択を禁止するワード線制御回路と、
前記低消費電力モード中に前記センスアンプを活性化し続けるセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
（付記３）  付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に前記パーシャルワード線を選択し続けることを特徴とする半導体メモリ。
（付記４）  付記３記載の半導体メモリにおいて、
前記ワード線に昇圧電圧を供給する昇圧回路を備え、
前記昇圧回路は、前記低消費電力モードの開始時に、前記センスアンプがデータをラッチした後、昇圧動作を停止することを特徴とする半導体メモリ。
（付記５）  付記４記載の半導体メモリにおいて、
前記昇圧回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記パーシャルワード線に前記昇圧電圧を供給するために昇圧動作を再び開始することを特徴とする半導体メモリ。
（付記６）  付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記通常動作モードから前記低消費電力モードに移行するときに、前記センスアンプにデータをラッチさせるために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
（付記７）  付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記センスアンプにラッチされているデータを前記パーシャル領域の前記メモリセルに書き込むために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
（付記８）  付記１記載の半導体メモリにおいて、
チップイネーブル信号を受けるチップイネーブル端子を備え、
半導体メモリは、前記チップイネーブル信号が活性化されたときに前記通常動作モードに移行し、前記チップイネーブル信号が非活性化されたときに前記低消費電力モードに移行することを特徴とする半導体メモリ。
（付記９）  付記８記載の半導体メモリにおいて、
前記パーシャルワード線は、前記チップイネーブル信号の非活性化に同期して選択され、前記チップイネーブル信号の活性化に同期して非選択されることを特徴とする半導体メモリ。
（付記１０）  付記２記載の半導体メモリにおいて、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路を備え、
前記ワード線制御回路は、前記低消費電力モード時に、前記リフレッシュ制御信号に応答して前記ワード線を選択することを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
（付記１１）  複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを、前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
（付記１２）  付記１１記載の半導体メモリにおいて、
前記各パーシャル領域において、前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始するワード線制御回路を備えていることを特徴とする半導体メモリ。
（付記１３）  付記１２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択することを特徴とすることを特徴とする半導体メモリ。
（付記１４）  付記１２記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記センスアンプを活性化するセンスアンプ活性化信号を、前記第１ワード線が選択されてから前記第２ワード線が選択されるまでに出力するセンスアンプ制御回路を備えていることを特徴とする半導体メモリ。
（付記１５）  付記１４記載の半導体メモリにおいて、
前記センスアンプ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記センスアンプ活性化信号を前記第１および第２ワード線の選択が開始された後に出力することを特徴とすることを特徴とする半導体メモリ。
（付記１６）  付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
（付記１７）  付記１６記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時より長い間隔で出力することを特徴とする半導体メモリ。
（付記１８）  付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
（付記１９）  付記１８記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過した前記メモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
（付記２０）  付記１９記載の半導体メモリにおいて、
前記所定時間は、通常動作モード時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
（付記２１）  付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、集中リフレッシュ動作を実行するために、前記リフレッシュ制御信号を通常動作モード時より短い間隔で出力することを特徴とする半導体メモリ。
（付記２２）  付記２１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間経過したメモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
（付記２３）  付記２２記載の半導体メモリにおいて、
前記所定時間は、通常動作時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
（付記２４）  複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記ビット線を第１および第２ビット線に分割するスイッチ回路と、
前記スイッチ回路の前記センスアンプ側に位置する前記第１ビット線に接続されている前記メモリセルで構成されるパーシャル領域と、
前記スイッチ回路を通常動作モード時にオンし、低消費電力モード時にオフするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
（付記２５）  付記２４記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線と、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能し、他のワード線の選択を禁止するワード線制御回路とを備えていることを特徴とする半導体メモリ。
（付記２６）  付記２５記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているワード線を順次選択することを特徴とする半導体メモリ。
（付記２７）  付記２４記載の半導体メモリにおいて、
前記スイッチ回路は、nMOSトランジスタにより構成されており、
前記nMOSトランジスタのゲートは、通常動作モード時に高レベル電圧を受けてオンし、前記低消費電力モード時に低レベル電圧を受けてオフすることを特徴とする半導体メモリ。
（付記２８）  付記２５記載の半導体メモリにおいて、
前記高レベル電圧は、電源電圧より高い昇圧電圧であることを特徴とする半導体メモリ。
（付記２９）  付記２４記載の半導体メモリにおいて、
前記スイッチ回路は、CMOS伝達ゲートにより構成されていることを特徴とする半導体メモリ。
（付記３０）  第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
（付記３１）  付記３０記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
（付記３２）  付記３１記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択期間と前記第２ワード線の選択期間を互いに重複させず、前記センスアンプを前記第１および第２ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
（付記３３）  付記３１記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択期間と前記第２ワード線の選択期間を互いに重複させ、前記センスアンプを前記第１および第２ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
（付記３４）  付記３１記載の半導体メモリにおいて、
前記第１および第２ワード線は、互いに隣接していることを特徴とする半導体メモリ。
（付記３５）  付記３０記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択するワード線制御回路を備えていることを特徴とする半導体メモリ。
（付記３６）  付記３５記載の半導体メモリにおいて、
前記第１および第２ワード線は、互いに隣接していることを特徴とする半導体メモリ。
（付記３７）  付記３０記載の半導体メモリにおいて、
前記第１および第２メモリセルは、データを電荷として蓄える容量と、前記容量を前記第１および第２ビット線にそれぞれ接続する転送トランジスタとを備えていることを特徴とする半導体メモリ。
（付記３８）  付記３０記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、１回の前記センスアンプの動作に対応して前記第１および第２メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
（付記３９）  付記３０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第１間隔で出力し、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第１間隔より長い第２間隔で出力することを特徴とする半導体メモリ。
（付記４０）  付記３０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第１間隔より短い第３間隔で出力することを特徴とする半導体メモリ。
（付記４１）  付記３０記載の半導体メモリにおいて、
第１コマンドおよび第２コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第１コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第２コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
（付記４２）  第１メモリセルおよび複数の第２メモリセルと、
前記第１および第２メモリセルに接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
（付記４３）  付記４２記載の半導体メモリにおいて、
前記第２メモリセルの少なくとも１つは、前記第１メモリセルが接続されている第１ビット線に接続され、
前記第２メモリセルの残りのうち少なくとも２つは、前記第２ビット線に接続されていることを特徴とする半導体メモリ。
（付記４４）  付記４２記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
（付記４５）  付記４４記載の半導体メモリにおいて、
前記動作制御回路は、第１ワード線を選択した後、前記第２ワード線を順次選択していくことを特徴とする半導体メモリ。
（付記４６）  付記４２記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択することを特徴とする半導体メモリ。
（付記４７）  付記４０記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、１回の前記センスアンプの動作に対応して前記第１および第２メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
（付記４８）  付記４０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第１間隔で出力し、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第１間隔より長い第２間隔で出力することを特徴とする半導体メモリ。
（付記４９）  付記４０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第１間隔より短い第３間隔で出力することを特徴とする半導体メモリ。
（付記５０）  付記４０記載の半導体メモリにおいて、
第１コマンドおよび第２コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第１コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第２コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
（付記５１）  第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプとを備え、
前記第１または第２メモリセルに対して読み出し動作および書き込み動作の少なくともいずれかを実行する第１動作モードと、
前記第１メモリセルに保持されているデータを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第２動作モードと、
前記第１メモリセルに保持されている前記データおよび第２メモリセルに保持されている前記反転データを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第３動作モードとを備えていることを特徴とする半導体メモリ。
（付記５２）  付記５１記載の半導体メモリにおいて、
前記第１動作モードは、通常動作モードであり、
前記第２および第３動作モードは、低消費電力モードに含まれ、
前記通常動作モードから低消費電力モードに移行する際に、第１動作モード、第２動作モードおよび第３モードの順に動作モードが切り替わることを特徴とする半導体メモリ。
【０１９１】
付記３の半導体メモリでは、センスアンプがデータをラッチし続ける間、ワード線制御回路は、低消費電力モード中にパーシャルワード線を選択し続ける。このため、ワード線の選択、非選択の制御が簡易になる。すなわち、ワード線の制御回路の規模を小さくできる。
【０１９２】
付記４および付記５の半導体メモリでは、低消費電力モードの開始時にセンスアンプがデータをラッチした後、ワード線に昇圧電圧を供給する昇圧回路の動作が停止する。低消費電力モードから通常動作モードに戻るときに、昇圧回路は、昇圧動作を再び開始する。ワード線の選択動作が必要なときのみ昇圧回路を動作させるため、低消費電力モード中の消費電力をさらに削減できる。
【０１９３】
付記８の半導体メモリでは、マスク回路により、低消費電力モード時に、リフレッシュ制御信号に応答してワード線を選択することが禁止されるため、半導体メモリの誤動作が防止される。
【０１９４】
付記９の半導体メモリでは、半導体メモリを動作させるチップイネーブル信号に応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
【０１９５】
付記１３、付記３５および付記４６の半導体メモリでは、動作制御回路は、低消費電力モードにおける各パーシャル領域の２回目以降のリフレッシュ動作時に、第１および第２ワード線を同時に選択する。このため、動作制御回路を簡易に構成できる。
【０１９６】
付記１７および付記３９の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードにおける２回目以降のリフレッシュ動作時に、リフレッシュ制御信号を通常動作モード時より長い間隔で出力する。このため、低消費電力モード中のリフレッシュ頻度が減り、消費電力を削減できる。
【０１９７】
付記１９および付記２２の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過したメモリセルのみにリフレッシュ動作を実行する。必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率が向上する。
【０１９８】
付記２１および付記４０の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、リフレッシュ制御信号を通常動作モード時より短い間隔で出力する。このため、低消費電力モードから早く復帰でき、半導体メモリが搭載されるシステムの動作効率が向上する。
【０１９９】
付記３４および付記３６の半導体メモリでは、第１および第２ワード線は、互いに隣接している。第１および第２ワード線を選択するデコーダ等の回路レイアウトは簡易になる。
【０２００】
付記４１の半導体メモリでは、コマンド端子に供給されるコマンドに応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
【０２０１】
付記４５の半導体メモリでは、動作制御回路は、第１ワード線を選択した後、第２ワード線を順次選択していく。このため、ワード線を選択するために動作する制御回路の消費電流を分散させることができる。この結果、ワード線の選択に伴い発生する電源ノイズ等を低減できる。
【０２０２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０２０３】
【図１】本発明に関連する半導体メモリを示すブロック図である。
【図２】図１に示したPA制御回路およびワード線制御回路の詳細を示す回路図である。
【図３】図１に示したワードデコーダの詳細を示す回路図である。
【図４】図１に示したメモリコアの要部の詳細を示すブロック図である。
【図５】図１に示した擬似SRAMの動作を示すタイミング図である。
【図６】本発明に関連する半導体メモリを示すブロック図である。
【図７】図６に示したPA制御回路およびワード線制御回路の詳細を示す回路図である。
【図８】図６に示した擬似SRAMの動作を示すタイミング図である。
【図９】本発明の半導体メモリの一実施形態を示すブロック図である。
【図１０】図９に示したリフレッシュタイマの詳細を示す回路図である。
【図１１】図９に示したリフレッシュレジスタの詳細を示す回路図である。
【図１２】図９に示したリフレッシュレジスタの詳細を示す回路図である。
【図１３】リフレッシュタイマおよびリフレッシュレジスタの動作を示すタイミング図である。
【図１４】図９に示したワード線制御回路の詳細を示す回路図である。
【図１５】図９に示したワードデコーダの詳細を示す回路図である。
【図１６】図９に示したメモリコアの要部の詳細を示すブロック図である。
【図１７】図９に示した擬似SRAMのリフレッシュ動作の概要を示すタイミング図である。
【図１８】図９に示した擬似SRAMの動作を示すタイミング図である。
【図１９】本発明の半導体メモリの別の実施形態を示すブロック図である。
【図２０】図１９に示したリフレッシュタイマの詳細を示す回路図である。
【図２１】図１９に示した擬似SRAMの動作を示すタイミング図である。
【図２２】本発明の半導体メモリの別の実施形態を示すブロック図である。
【図２３】図２２に示したリフレッシュタイマの詳細を示す回路図である。
【図２４】図２２に示したメモリコアの要部の詳細を示すブロック図である。
【図２５】本発明に関連する半導体メモリにおけるメモリコアの要部の詳細を示すブロック図である。
【図２６】図２５に示したセンスアンプおよびコラムスイッチの詳細を示す回路図である。
【図２７】図２５に示した擬似SRAMの動作を示すタイミング図である。
【図２８】本発明に関連する半導体メモリを示すブロック図である。
【図２９】図２８に示した動作モード制御回路の詳細を示すブロック図である。
【図３０】図２８に示した動作モード制御回路の動作を示すタイミング図である。
【図３１】図２８に示したリフレッシュタイマの詳細を示すブロック図である。
【図３２】図２８に示した半導体メモリにおけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
【図３３】図２８に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
【図３４】図３３に示したリセット回路の動作を示すタイミング図である。
【図３５】図３３に示したリフレッシュアドレスカウンタの動作を示す説明図である。
【図３６】図２８に示したメモリコアの要部の詳細を示すブロック図である。
【図３７】図３６に示した1/4ワードデコーダの詳細を示す回路図である。
【図３８】図３６に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
【図３９】図２８に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
【図４０】図２８に示した半導体メモリにおける通常動作モード時の動作を示すタイミング図である。
【図４１】図２８に示した半導体メモリにおける共有リフレッシュモード時の動作を示すタイミング図である。
【図４２】図２８に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示すタイミング図である。
【図４３】図２８に示した擬似SRAMの動作を示すタイミング図である。
【図４４】本発明の半導体メモリの別の実施形態を示すブロック図である。
【図４５】図４４に示した動作モード制御回路の詳細を示すブロック図である。
【図４６】図４４に示した動作モード制御回路の動作を示すタイミング図である。
【図４７】図４４に示したリフレッシュタイマの詳細を示すブロック図である。
【図４８】図４４に示した半導体メモリにおけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
【図４９】図４４に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
【図５０】図４９に示したリフレッシュアドレスカウンタの動作を示す説明図である。
【図５１】図４４に示したメモリコアの要部の詳細を示すブロック図である。
【図５２】図５１に示した1/4ワードデコーダの詳細を示す回路図である。
【図５３】図４４に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
【図５４】図４４に示した半導体メモリにおける通常動作モード時の動作を示すタイミング図である。
【図５５】図４４に示した半導体メモリにおける共有リフレッシュモード時の動作を示すタイミング図である。
【図５６】図４４に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示すタイミング図である。
【図５７】図２２に示した半導体メモリにおけるメモリコアの別の例を示すブロック図である。
【図５８】図２８に示した半導体メモリにおける共有リフレッシュモード時の動作の別の例を示すタイミング図である。
【図５９】図４４に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作の別の例を示すタイミング図である。
【符号の説明】
【０２０４】
１０  コマンドデコーダ
１２  PA制御回路
１４  モードレジスタ
１６、１６Ｂ、１６Ｃ  リフレッシュタイマ
１８  リフレッシュコマンド発生回路
２０  リフレッシュアドレスカウンタ
２２  アドレスバッファ
２４  データ入出力バッファ
２６  マルチプレクサ
２８、２８Ｂ  コア制御回路
３０、３０Ｂ、３０Ｄ、３０Ｅ  メモリコア
３２  センスアンプ制御回路
３４、３４Ｂ  ワード線制御回路
３６  昇圧回路
３８  リフレッシュレジスタ
４４  スイッチ回路
４６  コマンドデコーダ
４８  動作モード制御回路
５０  リフレッシュタイマ
５２、５２Ａ  リフレッシュコマンド発生回路
５４  リフレッシュアドレスカウンタ
５６、５６Ａ  コア制御回路
５８、５８Ａ  メモリコア
６０  タイミング制御回路
６２、６２Ａ  センスアンプ制御回路
６４、６４Ａ  プリチャージ制御回路
６６  動作モード制御回路
６８  リフレッシュタイマ
７０  リフレッシュアドレスカウンタ
AD  アドレス信号
ALY  メモリセルアレイ
BL（BL0、BL1、...、BLm）  ビット線
/BL（/BL0、/BL1、...、/BLm）  ビット線
C00  メモリセル、パーシャルメモリセル
C10、C20、C30  メモリセル、共有メモリセル
CE  チップイネーブル信号
CAD  コラムアドレス信号
CDB  共通データバス
CDEC  コラムデコーダ
CLZ  コラム線信号
CSW  コラムスイッチ
DB、/DB  データバス
DQ  データ端子
LEZ  センスアンプ活性化信号
MC  メモリセル
MODE1、MODE2、MODE3、MODE4  モード信号
NSA  センスアンプ活性化信号
/OE  出力イネーブル信号
PAMDZ  モード信号
PAZ  パーシャル信号
PREFS  パーシャルモード起動信号
PREFR  パーシャルモード解除信号
PSA  センスアンプ活性化信号
RAD  ロウアドレス信号
RDZ  読み出し制御信号
REFAD  リフレッシュアドレス
REFZ  リフレッシュ制御信号
PREZ  プリチャージ回路
PREZ  プリチャージ信号
SA  センスアンプ
SB  センスバッファ
SW  サブワード線、共有ワード線
SWP  サブワード線、パーシャルワード線
TREF  リフレッシュ要求信号
/WE  書き込みイネーブル信号
WRZ  書き込み制御信号
WA  ライトアンプ
WDEC  ワードデコーダ
WL（WL0、WL1、...WLn、WLP）  ワード線
WLZ  ワード線制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0004824072.tif 000033
【図３３】
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【図３４】
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【図３５】
0004824072.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図３９】
0004824072.tif 000040
【図４０】
0004824072.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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