(57)【特許請求の範囲】
【請求項１】
所定のタイミングデータを格納したタイミングメモリと、
前記タイミングメモリから出力されるタイミングデータをロードし、当該タイミングデータが示すタイミングでパルス信号を出力するカウンタと、を備えたタイミング発生回路であって、
前記タイミングメモリのメモリ領域を分割し、分割されたメモリ領域から出力される一又は複数のタイミングデータを選択し、選択された一又は複数のタイミングデータを前記カウンタにロードすることにより当該一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替手段を備え、
前記ロードデータ切替手段が、
切替により、前記タイミングメモリの一又は複数のアドレスを指定し、該当する一又は複数の各アドレスに格納された一又は複数のタイミングデータを出力させるアドレス選択回路と、切替により、前記タイミングメモリから一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のカウンタにロードするとともに、前記タイミングメモリから複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のカウンタにロードすることにより、前記一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替回路と、を備え、前記タイミングメモリのメモリ領域をアドレス方向で分割し、分割されたメモリ領域から出力される複数の各タイミングデータをデータビット幅方向につなげて一のタイミングデータとして前記カウンタにロードし、及び／又は、
指定された前記タイミングメモリの一のアドレスに格納されたタイミングデータを複数のタイミングデータに分割し、切替により、分割された複数のタイミングデータを出力させ、又は分割された複数のタイミングデータのうち一のタイミングデータを出力させるデータ分割回路と、切替により、前記タイミングメモリから分割された複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のカウンタにロードするとともに、前記タイミングメモリから分割された一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のカウンタにロードすることにより、前記分割された複数又は一のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替回路と、を備え、前記タイミングメモリのメモリ領域をデータビット幅方向で分割し、分割されたメモリ領域から出力される各タイミングデータのうち一のタイミングデータを選択して前記カウンタにロードすることを特徴とするタイミング発生回路。
【請求項２】
前記アドレス選択回路が、切替により、指定された１個のアドレスを分割することによりＮ個（Ｎは自然数）のアドレスを指定し、前記タイミングメモリからＮ個のタイミングデータを出力させ、
前記ロードデータ切替回路が、切替により、前記Ｎ個のタイミングデータをカスケードしたＮ個のカウンタにロードすることにより、Ｎ個のタイミングデータで示される１個のタイミングのパルス信号を出力させる請求項１記載のタイミング発生回路。
【請求項３】
前記データ分割回路が、指定された１個のアドレスに格納される１個のタイミングデータをＮ個に分割して入力するとともに、当該Ｎ個に分割されたタイミングデータの一部又は全部を指定して出力させ、
前記ロードデータ切替回路が、前記Ｎ個に分割された各タイミングデータを対応するＮ個のカウンタにロードすることにより、一アドレスにつきＮ個のタイミングデータで示されるタイミングのパルス信号を出力させる請求項１記載のタイミング発生回路。
【請求項４】
試験対象となる被試験デバイスに所定の試験パターン信号を入力し、この被試験デバイスから出力される応答出力信号を所定の期待値パターン信号と比較することにより、当該被試験デバイスの良否を判定する半導体試験装置であって、
前記試験パターン信号の基準クロック信号を所定時間遅延させた遅延クロック信号として出力するタイミング発生回路を備え、
このタイミング発生回路が、請求項１〜３のいずれかに記載のタイミング発生回路であることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置において被試験デバイスに印加する信号波形のタイミング生成を行うタイミング発生回路（Ｔｉｍｉｎｇ
Ｇｅｎｅｒａｔｏｒ：ＴＧ）に関し、特に、所定のタイミングデータを格納したタイミングメモリの構成を変えることなく、タイミングエッジの最大遅延量を大きくしたり、タイミングセット（Ｔｉｍｉｎｇ
Ｓｅｔ：ＴＳ）数を増加させることができ、一種類のハードウェア構成により複数種類のＴＧを実現し、ローコストなデバイス測定が可能となる半導体試験装置に好適なタイミング発生回路に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、試験対象となる半導体デバイス（Ｄｅｖｉｃｅ
Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）へ試験パターン信号を入力し、ＤＵＴから出力される応答信号を期待値パターン信号と比較してその一致，不一致を判定することによりＤＵＴを試験している。
そして、このような半導体試験装置では、通常、ＤＵＴに対して所定のタイミングで試験信号を印加するために、ＤＵＴに印加する波形のタイミング生成を行うタイミング発生回路（ＴＧ）が備えられている（例えば、特許文献１−３参照。）。
【０００３】
図１０は、一般的な半導体メモリ試験装置の基本構成を示すブロック図である。
同図に示すように、メモリ試験装置は、タイミング発生回路（タイミング発生器：ＴＧ）１，パターン発生器２，波形整形器３，論理比較器４，不良解析メモリ部５を備え、被試験メモリＭの試験装置を構成している。
タイミング発生回路１は、半導体メモリ試験装置における基準クロックを発生する。
パターン発生器２は、タイミング発生回路１で発生される基準クロックに従い、試験対象となる被試験メモリＭに与えられるアドレス信号，試験パターンデータ，制御信号と論理比較器４に与えられる期待値データを発生する。
【０００４】
パターン発生器２から出力されたアドレス信号，試験パターンデータ，制御信号は、波形整形器３に入力されて波形整形され、被試験メモリＭに印加される。
被試験メモリＭでは、与えられた制御信号に基づきデータ信号の書込み又は読出しの動作が行われ、印加されたアドレスからデータが読み出されるとともに、印加された書込みデータが当該アドレスに書き込まれる。被試験メモリＭから読み出されたデータは、応答信号として出力され、論理比較器４に与えられる。
【０００５】
論理比較器４は、被試験メモリＭからの応答信号と、パターン発生器２で発生された期待値データが入力されると、両データを比較して、その一致，不一致を検出する。これによって、試験メモリ１１０の良否判定が行われる。
不良解析メモリ部５は、被試験メモリＭからの応答信号と期待値データが不一致の場合にフェイルデータが入力される。フェイルデータは、パターン発生器から出力されるアドレス信号に対応するメモリセルに格納される。不良解析メモリ部５に格納されたフェイルデータは、別途読み出されて所定の不良解析に用いられる。
【０００６】
図１１は、以上のような半導体試験装置に備えられる従来のタイミング発生回路の詳細を示すブロック図である。
同図に示すように、従来のタイミング発生回路（タイミングエッジ生成部）は、所定のタイミングデータ（例えば基準クロックの遅延データ）を格納したタイミングメモリ（ＴＭＭ）１１０と、タイミングデータが示す所定のタイミングでパルス信号を出力するためのダウンカウンタ１２０と、ダウンカウンタ１２０にロード信号を入力するカウンタロードイネーブル選択回路１３０を備えている。
【０００７】
このような従来のタイミング発生回路では、タイミングメモリ１１０に格納されたタイミングデータがダウンカウンタ１２０にセットされるとともに、カウンタロードイネーブル選択回路１３０のロード信号によりセットされたタイミングデータがロードされることで、タイミングデータがダウンカウンタ１２０においてＣＬＫ信号に同期して１ずつ減数される。
そして、ダウンカウントされたタイミングデータが“０”になると、ダウンカウンタ１２０からパルス信号（“ＡＬＬゼロ”信号）が出力される。このパルス信号が、図示しないパターン発生器等にタイミング信号として入力される。
【０００８】
具体的に、このようなタイミング発生回路を半導体試験装置で実際に動作させる場合には、ＴＭＭ１０の列方向アドレス（図１１に示すＡｄｒ：０〜Ａｄｒ：ｎ−１）のいずれか１個を指定することにより、当該アドレスに格納されている行方向ビット幅（図１１に示す例ではｂ０〜ｂｍ−１のｍビット）のデータをダウンカウンタ１２０にセットし、カウンタロードイネーブル選択回路１３０のロード信号によってタイミングデータをロードし、ダウンカウントさせることができる。このようにして、従来のタイミング発生回路では、ＴＭＭに所望のタイミングを示すタイミングデータを格納することで、例えばＣＬＫ信号周期の任意の整数倍の遅延時間で示されるタイミング信号が発生できるようになっていた。
なお、タイミング発生回路は、通常、複数のダウンカウンタが備えられるようになっており、例えば図１２に示すように、４相のダウンカウンタ１２０ａ〜１２０ｄが備えられるようになっている。これにより、一のダウンカウンタにおいてあるタイミング信号のダウンカウントが行われている間に、次のタイミング信号を他のダウンカウンタにロードしてダウンカウントできるようになっている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】
特開平０８−０５１３４６号公報（第２頁、第７図、第８図）
【特許文献２】
特開平１０−３１９０９７号公報（第３頁、第５図）
【特許文献３】
特開平１１−１５３６５４号公報（第２頁、第４図）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上のように、予め所定のタイミングデータを格納したＴＭＭを備える従来のタイミング発生回路では、メモリ（ＴＭＭ）の行方向ビット幅のタイミングデータを、メモリの列方向アドレス分のタイミングセット数だけ設定できるようになっている。
しかし、このようにＴＭＭのビット幅（行方向）によって遅延量が決定される（例えば２０ビット幅で１６μｓ以下等）従来のタイミング発生回路では、それ以上に長い遅延量に対応させるためには、ＴＭＭのメモリ構成を変更し、行方向のビット幅を追加するとともに、次段のダウンカウンタの１相当たりのビット数を追加する必要があった。このため、遅延量を長くしようとすると、タイミングエッジ生成部の回路規模が莫大に増加してしまい、タイミング発生回路のゲートアレイコストが大きくなるという問題が発生した。
同様に、ＴＭＭに設定されるタイミングセット（ＴＳ）数についても、列方向のアドレス数に固定されており、メモリ構成を変えない限りタイミングセット数を増加させることができないという問題もあった。
【００１１】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、タイミングデータを格納したタイミングメモリの構成を変えることなく、最大遅延量を大きくしたり、タイミングセット数を増加させることができ、一種類のハードウェア構成により複数種類のＴＧを実現し、ローコストなデバイス測定が可能となるタイミング発生回路及びこのタイミング発生回路を備える半導体試験装置の提供を目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明のタイミング発生回路は、所定のタイミングデータを格納したタイミングメモリと、前記タイミングメモリから出力されるタイミングデータをロードし、当該タイミングデータが示すタイミングでパルス信号を出力するカウンタと、を備えたタイミング発生回路であって、前記タイミングメモリのメモリ領域を分割し、分割されたメモリ領域から出力される一又は複数のタイミングデータを選択し、選択された一又は複数のタイミングデータを前記カウンタにロードすることにより当該一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替手段を備える構成としてある。
【００１３】
このような構成からなる本発明のタイミング発生回路によれば、ロードデータ切替手段により、所定のタイミングデータを格納したタイミングメモリのメモリ領域をアドレス方向（メモリ列方向）やデータのビット幅方向（メモリ行方向）に分割することができる。そして、分割されたタイミングデータを選択してカウンタにロードすることにより、分割された一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させることができる。
これにより、タイミングメモリの回路構成を変えることなく、最大遅延量を大きくしたり、タイミングセット数を増加させることが可能となり、各ＩＣテスタ（半導体試験装置）に最適な機能を備えたタイミング発生回路を低コストで容易に得ることができ、汎用性，拡張性に優れたタイミング発生回路を実現することができる。
【００１４】
そして、本発明のタイミング発生回路は、前記ロードデータ切替手段が、切替により、前記タイミングメモリのメモリ領域をアドレス方向で分割し、分割されたメモリ領域から出力される複数の各タイミングデータをデータビット幅方向につなげて一のタイミングデータとして前記カウンタにロードする構成としてある。
【００１５】
具体的には、前記ロードデータ切替手段が、切替により前記タイミングメモリの一又は複数のアドレスを指定し、該当する一又は複数の各アドレスに格納された一又は複数のタイミングデータを出力させるアドレス選択回路と、切替により、前記タイミングメモリから一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のカウンタにロードするとともに、前記タイミングメモリから複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のカウンタにロードすることにより、前記一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替回路と、を備える構成としてある。
【００１６】
さらに、前記アドレス選択回路が、切替により、指定された１個のアドレスを分割することによりＮ個（Ｎは自然数）のアドレスを指定し、前記タイミングメモリからＮ個のタイミングデータを出力させ、前記ロードデータ切替回路が、切替により、前記Ｎ個のタイミングデータをカスケードしたＮ個のカウンタにロードすることにより、Ｎ個のタイミングデータで示される１個のタイミングのパルス信号を出力させる構成としてある。
【００１７】
このような構成からなる本発明のタイミング発生回路によれば、タイミングメモリのメモリ領域をアドレス方向に分割することができ、一のアドレスを指定して複数のタイミングデータを出力させることができる。そして、この複数のタイミングデータをカウンタにカスケードにロードすることにより、例えばビット幅が２倍のタイミングデータが示すタイミングでパルス信号を出力させることができる。
これにより、タイミングメモリの回路構成を変えることなく、最大遅延量を大きくすることができ、各ＩＣテスタに最適な最大遅延量を低コストで容易に得ることができる。
【００１８】
一方、本発明のタイミング発生回路は、前記ロードデータ切替手段が、切替により、前記タイミングメモリのメモリ領域をデータビット幅方向で分割し、分割されたメモリ領域から出力される各タイミングデータのうち一のタイミングデータを選択して前記カウンタにロードする構成とすることができる。
【００１９】
具体的には、前記ロードデータ切替手段が、指定された前記タイミングメモリの一のアドレスに格納されたタイミングデータを複数のタイミングデータに分割し、切替により、分割された複数のタイミングデータを出力させ、又は分割された複数のタイミングデータのうち一のタイミングデータを出力させるデータ分割回路と、切替により、前記タイミングメモリから分割された複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のカウンタにロードするとともに、前記タイミングメモリから分割された一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のカウンタにロードすることにより、前記分割された複数又は一のタイミングデータで示される一のタイミングのパルス信号を出力させるロードデータ切替回路と、を備える構成とすることができる。
【００２０】
また特に、前記データ分割回路が、指定された１個のアドレスに格納される１個のタイミングデータをＮ個に分割して入力するとともに、当該Ｎ個に分割されたタイミングデータの一部又は全部を指定して出力させ、前記ロードデータ切替回路が、前記Ｎ個に分割された各タイミングデータを対応するＮ個のカウンタにロードすることにより、一アドレスにつきＮ個のタイミングデータで示されるタイミングのパルス信号を出力させる構成とすることができる。
【００２１】
このような構成からなる本発明のタイミング発生回路によれば、タイミングメモリのメモリ領域をデータのビット幅方向に分割することができ、一のタイミングデータから複数のタイミングデータを出力させることができる。そして、この複数のタイミングデータの中から一のタイミングデータを選択することにより、例えばアドレス深さが２倍のデータセット数のタイミングデータを出力させることができる。
これにより、タイミングメモリの回路構成を変えることなく、タイミングセット数を増加させることができ、各ＩＣテスタに最適なタイミングセット数を備えたタイミング発生回路を低コストで容易に得ることができる。
【００２２】
そして、本発明に係るタイミング発生回路を備えた半導体試験装置は、試験対象となる被試験デバイスに所定の試験パターン信号を入力し、この被試験デバイスから出力される応答出力信号を所定の期待値パターン信号と比較することにより、当該被試験デバイスの良否を判定する半導体試験装置であって、前記試験パターン信号の基準クロック信号を所定時間遅延させた遅延クロック信号として出力するタイミング発生回路を備え、このタイミング発生回路が本発明の上述したいずれかのタイミング発生回路によって構成してある。
【００２３】
このような構成からなる本発明のタイミング発生回路を備えた半導体試験装置によれば、タイミングメモリに格納されたタイミングデータは、本発明に係るタイミング発生回路によって、所定のタイミングデータを格納したタイミングメモリのメモリ領域がアドレス方向（メモリ列方向）やデータのビット幅方向（メモリ行方向）に分割される。そして、分割されたタイミングデータが組み合わされて所定の遅延量やタイミングセット数のタイミングデータとして取得され、所望のタイミングを示すパルス信号として出力されることになる。
これにより、タイミングメモリの回路構成を変えることなく、最大遅延量を大きくしたり、タイミングセット数を増加させることができ、試験対象となる各ＩＣに最適なタイミングデータを低コストで容易に得ることが可能となる、汎用性，拡張性に優れた半導体試験装置を実現することができる。
【発明の効果】
以上のような本発明のタイミング発生回路によれば、タイミングデータを格納したタイミングメモリの構成を変えることなく、最大遅延量を大きくしたり、タイミングセット数を増加させることができる。
これにより、一種類のハードウェア構成により複数種類のＴＧを実現することができ、ローコストなデバイス測定が可能となるタイミング発生回路と半導体試験装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】  本発明の第一実施形態に係るタイミング発生回路のタイミングエッジ生成部を示す回路ブロック図である。
【図２】  図１に示すタイミングエッジ生成部のタイミングメモリにおけるタイミングデータ長の切替えを概念的に示す説明図である。
【図３】  図１に示すタイミングエッジ生成部のダウンカウンタの詳細を示す回路ブロック図である。
【図４】  本発明の第一実施形態に係るタイミング発生回路におけるモード切替えによって得られるタイミングデータの詳細を示す表である。
【図５】  本発明の第二実施形態に係るタイミング発生回路のタイミングメモリにおけるタイミングセット数の切替えを概念的に示す説明図である。
【図６】  本発明の第二実施形態に係るタイミング発生回路のタイミングメモリの内部構成を示す回路ブロック図である。
【図７】  本発明の第二実施形態に係るタイミング発生回路のダウンカウンタの詳細を示す回路ブロック図である。
【図８】  本発明の第二実施形態に係るタイミング発生回路の変更例を概念的に示す説明図であり、タイミングメモリのメモリ領域をデータビット幅方向に不均等に分割した場合である。
【図９】  本発明の第二実施形態に係るタイミング発生回路の変更例を概念的に示す説明図であり、タイミングメモリのメモリ領域をデータビット幅方向に均等に４分割した場合である。
【図１０】  一般的な半導体メモリ試験装置の基本構成を示すブロック図である。
【図１１】  従来のタイミング発生回路の詳細（タイミングエッジ生成部）を示す回路ブロック図である。
【図１２】  図１１に示すタイミングエッジ生成部のダウンカウンタの詳細を示す回路ブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して、本発明に係るタイミング発生回路の好ましい実施形態について説明する。
［第一実施形態］
まず、本発明のタイミング発生回路の第一実施形態について、図１〜図４を参照して説明する。
図１は、本発明の第一実施形態に係るタイミング発生回路のタイミングエッジ生成部を示す回路ブロック図である。
図２は、図１に示すタイミングエッジ生成部のタイミングメモリにおけるタイミングデータ長の切替えを概念的に示す説明図である。
図３は、図１に示すタイミングエッジ生成部のダウンカウンタの詳細を示す回路ブロック図である。
【００２６】
これらの図に示す本実施形態のタイミング発生回路（タイミングエッジ生成部）は、図１０に示したような半導体試験装置に備えられるようになっている。
半導体試験装置は、試験対象となる半導体デバイス（ＤＵＴ）へ試験パターン信号を入力し、ＤＵＴから出力される応答出力信号を所定の期待値パターン信号と比較してその一致，不一致を判定することでＤＵＴの試験を行う装置である。
そして、このような半導体試験装置には、ＤＵＴに対して所定のタイミングで試験信号を印加するために、ＤＵＴに印加する波形のタイミング生成を行うタイミング発生回路（ＴＧ）が備えられ（図１０参照）、このＴＧとして、本実施形態に係るＴＧ（タイミング発生回路）が備えられるようになっている。
【００２７】
図１に示すように、本実施形態のＴＧは、上述した従来のＴＧと同様、所定のタイミングデータ（例えば試験信号の基準クロックの遅延データ等）を格納したタイミングメモリ（ＴＭＭ）１０と、ＴＭＭ１０から出力されるタイミングデータをロードし、タイミングデータが示すタイミングでパルス信号を出力する複数のダウンカウンタ２０と、ダウンカウンタ２０にロード信号を入力するカウンタロードイネーブル選択回路３０を備えている。
ＴＭＭ１０は、図２（ａ）に示すように、例えば総ビット数ｍ×ｎの複数ビット出力（ｍビット）メモリからなり、ｍビット（ｂｍ−１〜ｂ０）のタイミングデータが各アドレス（Ａｄｒ：０〜Ａｄｒ：ｎ−１）に格納できるようになっている。
そして、このＴＭＭ１０のメモリ領域が後述するロードデータ切替手段により分割できるようなっており、図２（ｂ）に示すように、タイミングデータをデータビット幅方向につなげて、一のタイミングデータとしてより遅延量の大きいデータを次段のダウンカウンタ２０にロードできるようになっている。
【００２８】
ダウンカウンタ２０は、ＴＭＭ１０から出力されるタイミングデータがセットされるｍビットダウンカウンタからなり、カウンタロードイネーブル選択回路３０のロード信号によってセットされたタイミングデータがロードされることにより、タイミングデータが示す値をＣＬＫ信号に同期して１ずつ減数（ダウンカウント）する。
そして、ダウンカウントされたタイミングデータが“０”になると、ダウンカウンタ２０はパルス信号（“Ａｌｌゼロ”信号）を出力する。このパルス信号が図示しないパターン発生器等にタイミング信号として入力されて、ＣＬＫ信号周期の任意の整数倍の遅延時間で示されるタイミング信号が発生されることになる。
【００２９】
ここで、本実施形態のＴＧでは、上述した従来のＴＧと同様、ダウンカウンタ２０が複数備えられるようになっており、図１に示す例では、４相のダウンカウンタ２０ａ〜２０ｄが備えられるようになっている（図３参照）。そして、４相のダウンカウンタ２０ａ〜２０ｄの出力側には４入力のＯＲゲート２３が備えられ、４相のダウンカウンタ２０ａ〜２０ｄからのパルス信号が順次取り込まれるようになっている。
このように複数のダウンカウンタ２０ａ〜２０ｎを備えることで、一のダウンカウンタにおいてあるタイミング信号のダウンカウントが行われている間に、次のタイミング信号を他のダウンカウンタにロードしてダウンカウントすることができる。
【００３０】
さらに、本実施形態では、複数（４相）のダウンカウンタ２０ａ〜２０ｄは、ロードデータ切替回路５０（後述）を介して、モード信号の切替により、４個のダウンカウンタ２０ａ〜２０ｄを２個ずつカスケード（２０ａと２０ｂ，２０ｃと２０ｄ）できるようになっている。
具体的には、図３に示すように、１相目のダウンカウンタ２０ａのＣＯは、モード信号の切替により２相目のダウンカウンタ２０ｂのＣＩに入力されて両カウンタ２０ａ，２０ｂはカスケードされる。同様に、３相目のダウンカウンタ２０ｃのＣＯは、モード信号の切替により４相目のダウンカウンタ２０ｄのＣＩに入力されて、両カウンタ２０ｃ，２０ｄはカスケードされる。
このようにカスケードされた２個のダウンカウンタ２０ａ，２０ｂ又は２０ｃ，２０ｄにＴＭＭ１０から２個のタイミングデータがロードされることにより、２個のタイミングデータで示される一のタイミングのパルス信号を出力できるようになっている。
【００３１】
カスケードされる２個のダウンカウンタ２０ａ，２０ｂ（又は２０ｃ，２０ｄ）の出力側には、図３に示すように、ＡＮＤゲート２５ａ（又は２５ｂ）が備えられ、２個のタイミングデータで示される一のタイミングのパルス信号が出力されるようになる。また、図３にように、カスケードされる二組のダウンカウンタ２０ａ，２０ｂ及び２０ｃ，２０ｄの出力側には２入力のＯＲゲート２４が備えられ、二組のダウンカウンタ２０ａ，２０ｂ及び２０ｃ，２０ｄからのパルス信号が順次取り込まれるようになっている。
これにより、本実施形態のダウンカウンタ２０では、２個のタイミングデータをデータビット幅方向につなげて、より大きい遅延量を示すパルス信号を出力することができる。
【００３２】
そして、本実施形態では、ＴＭＭ１０のメモリ領域を分割し、分割されたメモリ領域から出力される一又は複数のタイミングデータを選択し、選択された一又は複数のタイミングデータを複数のダウンカウンタ２０にロードすることにより、ロードされた一又は複数のタイミングデータで示される一のタイミングでパルス信号を出力させるロードデータ切替手段を備えている。
ロードデータ切替手段は、モード信号の切替（“Ｈ”又は“Ｌ”）により、ＴＭＭ１０のメモリ領域をアドレス方向で分割し、分割されたメモリ領域から出力される複数の各タイミングデータをデータビット幅方向につなげて（図２参照）、一のタイミングデータとしてダウンカウンタ２０にロードする手段である。
具体的には、本実施形態のロードデータ切替手段は、図１及び図３に示すように、アドレス選択回路４０と、ロードデータ切替回路５０、及びタイミングデータ選択回路６０を備えて構成されている。
【００３３】
アドレス選択回路４０は、切替により、ＴＭＭ１０の一又は複数のアドレスを指定し、該当する一又は複数の各アドレスに格納された一又は複数のタイミングデータを出力させるようになっている。
本実施形態では、アドレス選択回路４０は、図１に示すように、モード信号の切替により、指定された１個のアドレスを分割することによりＮ個（Ｎは自然数）のアドレスを指定し、タイミングメモリからＮ個のタイミングデータを出力させるようになっている。
より具体的には、アドレス選択回路４０は、モード信号の切替により、ＴＭＭ１０のアドレスを１個又は２個指定し、該当するアドレスから１個又は２個のタイミングデータを出力させるようになっている。
【００３４】
本実施形態では、モード信号“Ｈ”（“１”）を入力することにより有効アドレスを１／２にし、２個のアドレスを同時にイネーブルにすることで、１個のアドレスを２個のアドレスに分割するようになっている。
このように有効アドレスを１／２にして１個のアドレスを２個のアドレスに分割するには、アドレスのＭＳＢを“Ｈ“又は”Ｌ“に切り替えるセレクタを設けることで容易に実現することができる。
なお、アドレス選択回路４０は、モード信号“Ｌ”（“０”）を入力したときには、同一のアドレスが２個指定されることになる。
【００３５】
ロードデータ切替回路５０は、切替により、ＴＭＭ１０から一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のダウンカウンタ２０にロードするとともに、ＴＭＭ１０から複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のダウンカウンタ２０にロードすることにより、一又は複数のタイミングデータで示される一のタイミングのパルス信号を出力させるようになっている。
具体的には、ロードデータ切替回路５０は、アドレス選択回路４０に入力されるのと同じモード信号の切替により、Ｎ個（２個）のタイミングデータを、カスケードしたＮ個（２個）のダウンカウンタ２０ａ〜２０ｎにロードして、Ｎ個（２個）のタイミングデータで示される１個のタイミングのパルス信号を出力させるようになっている。
【００３６】
本実施形態では、図３に示すように、ロードデータ切替回路５０はモード信号で切り替えられる３個のセレクタ５０ａ，５０ｂ，５０ｃからなっている。
セレクタ５０ａ〜５０ｃは、ＴＭＭ１０から２個のタイミングデータが出力されるときには、モード信号“Ｈ”（“１”）が入力されて、次段の４個のダウンカウンタ２０ａ〜２０ｄを２個ずつカスケードに接続し（２０ａと２０ｂ、２０ｂと２０ｄ）、当該２個のタイミングデータを、カスケードされた各ダウンカウンタ２０ａ及び２０ｂ、ダウンカウンタ２０ｃ及び２０ｄにロードして、一のタイミングのパルス信号を出力させる。
一方、ＴＭＭ１０から１個のタイミングデータが出力される場合には、モード信号“Ｌ”（“０”）が入力されて、１つ目のセレクタ５０ａを介して、当該１個のタイミングデータが４個のダウンカウンタ２０ａ〜２０ｄに順次所定のタイミングでセットされるようになる。この場合には、ダウンカウンタ２０ａ〜２０ｄは、上述した従来のＴＧの場合と同様に動作することになる（図１１，図１２参照）。
【００３７】
タイミングデータ選択回路６０は、ロードデータ切替回路５０と、ダウンカウンタ２０から出力される１個又は２個のタイミングデータに基づくパルス信号のいずれかを選択するようになっている。
具体的には、タイミングデータ選択回路６０は、アドレス選択回路４０，ロードデータ切替回路５０に入力されるのと同じモード信号によって切替可能なセレクタからなり、モード信号“Ｌ”（“０”）のときには、４相の各ダウンカウンタ２０ａ〜２０ｄから順次出力されるパルス信号を選択，出力する。モード信号“Ｈ”（“１”）のときには、カスケードされた２個のダウンカウンタ２０ａ，２０ｂ及び２０ｃ，２０ｄから出力されるパルス信号を選択，出力する。
【００３８】
次に、以上のような構成からなる本実施形態に係るタイミング発生回路の動作について、図面を参照しつつ説明する。
本実施形態では、ＴＭＭ１０のメモリ領域をそのまま使用してメモリの通常のビット幅のタイミングデータを格納，出力させる場合（標準遅延モード）はモード信号を“Ｌ”に切り替え、ＴＭＭ１０のメモリ領域を分割して２個のデータをつなげてより遅延量の大きいデータを出力させる場合（長遅延モード）はモード信号を“Ｈ”に切り替える。
モード切替は半導体試験装置を使用するユーザ等が、試験する半導体等に応じて任意に選択し、予め切り替えることができる。
【００３９】
［標準遅延モード］
まず、ＴＭＭ１０のメモリ領域をそのまま使用する標準遅延モードの場合は、モード信号を“Ｌ”に設定する。なお、この場合には、本実施形態のＴＧは上述した従来のＴＧと同様に使用できることになる（図１１，図１２参照）。
アドレス選択回路４０は、モード信号“Ｌ”が入ると有効アドレスを１／２にすることなく、ＴＭＭ１０の１個（同一）のアドレスをイネーブルするので、指定した１個のアドレス（図１に示すＡＤＲ
Ａ又はＡＤＲ Ｂ）に対して所望のタイミングデータ（図１に示すｍビットのＷＤＴ）を格納し出力させることができる。
ＴＭＭ１０からはｍビットのデータ（図１に示すＤＯＵＴ
Ａ又はＤＯＵＴ Ｂ）が出力され、当該ｍビットのデータが次段のロードデータ切替回路５０及びダウンカウンタ２０ａ〜２０ｄに入力される。
具体的には、図３に示すように、タイミングデータ（図３に示すＤ＜ｍ−１．．．０＞）は、そのまま１相目のダウンカウンタ２０ａと３相目のダウンカウンタ２０ｃにセットされるとともに、同一のデータ（図３に示すＤ＜ｍ−１．．．０＞）がロードデータ切替回路５０のセレクタ５０ａを介して２相目のダウンカウンタ２０ｂと４相目のダウンカウンタ２０ｄにセットされる。
【００４０】
各ダウンカウンタ２０ａ〜２０ｄにセットされたタイミングデータは、カウンタロードイネーブル選択回路３０のロード信号によりロードされることで、各ダウンカウンタ２０ａ〜２０ｄでＣＬＫ信号に同期して１ずつ減数される。
そして、ダウンカウントされたタイミングデータが“０”になると、各ダウンカウンタ２０ａ〜２０ｄからパルス信号（“ＡＬＬゼロ”信号）が出力され、ＯＲゲート２３を介してタイミングデータ選択回路６０で選択される。このパルス信号が、図示しないパターン発生器等にタイミング信号として入力される。
このように標準遅延モードでは、図４の表に示すように、ＴＭＭ１０のメモリ領域（図２に示すメモリではｎ×ｍ）がそのまま使用されてデータが格納，出力されることになるので、使用できるタイミングデータはｍビット幅のデータがｎセットとなる。
また、ダウンカウンタ２０ａ〜２０ｄは、ｍビットダウンカウンタが４相使用され、最大のタイミング遅延は［ＳｙｓＣＬＫ（２２ｍ−１），ｍ＝１．．．ｍ］となる。
【００４１】
［長遅延モード］
次に、ＴＭＭ１０のメモリ領域を分割してより遅延量の大きいデータを使用する長遅延モードの場合は、モード信号を“Ｈ”に設定する。
アドレス選択回路４０は、モード信号“Ｈ”が入ると有効アドレスを１／２にして、ＴＭＭ１０の２個のアドレスをイネーブルする。これにより、指定した２個のアドレス（図１に示すＡＤＲ
Ａ及びＡＤＲ Ｂ）に対して所望のタイミングデータ（図１に示すｍビットのＷＤＴ）を格納し出力させることができる。
これにより、ＴＭＭ１０からは２個のアドレスからそれぞれタイミングデータが出力され（図１に示すＤＯＵＴ
Ａ及びＤＯＵＴ Ｂ）、２個のｍビットのデータが次段のロードデータ切替回路５０及びダウンカウンタ２０ａ〜２０ｄに入力される。
具体的には、図３に示すように、２個のｍビットのタイミングデータのうち、一方のｍビットのデータ（図３に示すＤ＜ｍ−１．．．０＞）がそのまま１相目のダウンカウンタ２０ａと３相目のダウンカウンタ２０ｃにセットされる。
２個のｍビットのタイミングデータのうち、もう一方のｍビットのデータ（図３に示すＤ＜２ｍ−１．．．ｍ＞）は、ロードデータ切替回路５０のセレクタ５０ａに入力され、セレクタ５０ａを介して２相目のダウンカウンタ２０ｂと４相目のダウンカウンタ２０ｄにセットされる。
【００４２】
そして、各ダウンカウンタ２０ａ〜２０ｄは、図３に示すように、モード信号“Ｈ”が入ることで、１相目のダウンカウンタ２０ａのＣＯが２相目のダウンカウンタ２０ｂのＣＩに入力され、同様に３相目のダウンカウンタ２０ｃのＣＯが４相目のダウンカウンタ２０ｄのＣＩに入力され、ダウンカウンタ２０ａ，２０ｂ及びダウンカウンタ２０ｃ，２０ｄがカスケードされる。
これにより、２個のタイミングデータがデータのビット幅方向につながれることになり、タイミングデータは、ビット幅が標準遅延モードのビット幅（ｍビット）の２倍（２ｍビット）となる。
すなわち、各ダウンカウンタ２０ａ〜２０ｄにセットされたタイミングデータがカウンタロードイネーブル選択回路３０のロード信号によりロードされることで、２個のタイミングデータがカスケードされた２個のダウンカウンタ２０ａ，２０ｂ（又は２０ｃ，２０ｄ）でダウンカウントされる。これにより、標準遅延モードの２倍のビット幅で示される長遅延データをカウントすることができる。
【００４３】
その後は、標準遅延モードの場合と同様、ダウンカウントされたタイミングデータが“０”になると、各ダウンカウンタ２０ａ，２０ｂ及び２０ｃ，２０ｄからパルス信号（“Ａｌｌゼロ”信号）が出力され、これがＡＮＤゲート２５ａ，２５ｂ及びＯＲゲート２４を介してタイミングデータ選択回路６０で選択される。このパルス信号が、図示しないパターン発生器等にタイミング信号として入力される。
このような長遅延モードでは、図４の表に示すように、ＴＭＭ１０のメモリ領域を組み合わせた状態でデータが格納，出力されることになるので（ｎ／２×２ｍ）、使用できるタイミングデータは２ｍビット幅のデータがｎ／２セットとなる。
また、ダウンカウンタ２０ａ〜２０ｄは、２個のダウンカウンタ２０ａ，２０ｂ（又は２０ｃ，２０ｄ）がカスケードされるので、２ｍビットダウンカウンタが２相使用されることになり、最大のタイミング遅延は［ＳｙｓＣＬＫ（２Ｍ−１），１≦Ｍ≦２ｍ］となる。
【００４４】
以上のようにして本実施形態のタイミング発生回路では、総ビット数ｍ×ｎの複数ビット（ｍビット）出力メモリ（ＴＭＭ１０）へのアクセスとして、複数のアドレスを一つのアドレスでアクセスし、メモリセル数の増減を必要とすることなく、切替可能なフレキシブルな構成をモード信号という最小限の制御信号（モード信号は少なくとも一本）とセレクタ回路で切替可能とすることができ、一つのメモリ構成（ｍ×ｎ）で実質的に複数のメモリ構成を実現することができる。
これにより、従来のＩＣテスタ（半導体試験装置）と同様のメモリ構成のＴＳ数，タイミングエッジ最大遅延のＴＧを使用して、従来と同様のデバイスを試験できるだけでなく、従来のＴＧでは不可能であったローコストなデバイス測定も可能となる。
【００４５】
すなわち、本実施形態のＴＧによれば、複数種類のＴＳ数，タイミング最大遅延量を有する、特性の異なるＴＧを一体的に共存させて、従来と同様の回路規模で複数種のＴＧ回路を実現することができる。
また、このように従来のＴＧ回路をそのまま使用して回路規模の増加を大幅に抑制しながら容易に異種ＴＧを混在させることができる本実施形態のＴＧでは、あらゆるＩＣテスタで容易に実現が可能となる。このため、顧客毎に機能の最適化の実現をローコストで実現できるため、特にローエンド向けＩＣテスタにおいて非常に有益なＴＧとして提供することができる。
なお、本実施形態では、従来ＴＧと比較して（図１１参照）、システムバスのデータビット幅をｍビットから２ｍビットにする必要があるが、これはデータビットが許容される範囲内で実現可能であり、回路規模の増大とはならない。また、回路構成によりシステムバスのデータビット幅をｍビット以上にすることが困難な場合には、ＴＭＭ１０へのタイミングデータの書き込みを、システムバスインターフェイスが二度書き込みにいけば良く、本実施形態のＴＧを実施することができる。
【００４６】
以上説明したように、本実施形態に係るタイミング発生回路によれば、ＴＭＭ１０のメモリ領域をアドレス方向に分割して、一のアドレスを指定して複数のタイミングデータを出力させることができる。
そして、この複数のタイミングデータをダウンカウンタ２０にカスケードにロードすることにより、例えばビット幅が２倍のタイミングデータで示される長遅延のタイミングでパルス信号を出力させることができる。
これにより、ＴＭＭ１０の回路規模を増大させることなく、最大遅延量を大きくすることができ、ＩＣテスタに最適な最大遅延量を低コストで容易に得ることができる。
【００４７】
［第二実施形態］
次に、本発明のタイミング発生回路の第二実施形態について、図５〜図７を参照して説明する。
図５は、本発明の第二実施形態に係るタイミング発生回路のタイミングメモリにおけるタイミングセット数の切替えを概念的に示す説明図である。
図６は、本実施形態に係るタイミング発生回路のタイミングメモリの内部構成を示す回路ブロック図である。
図７は、本実施形態に係るタイミング発生回路のダウンカウンタの詳細を示す回路ブロック図である。
【００４８】
これらの図に示す本実施形態のＴＧは、上述した第一実施形態の変更実施形態であり、第一実施形態のＴＧがＴＭＭ１０のメモリ領域をアドレス方向で分割して複数のタイミングデータをデータビット幅方向につなげていたのに対して（図２参照）、本実施形態では、ＴＭＭ１０のメモリ領域をデータビット幅方向で分割することにより、使用できるタイミングデータのＴＳ数を増加できるようにしたものである。
すなわち、本実施形態のＴＧは、ＴＭＭ１０のメモリ領域の分割方向（アドレス方向かデータビット幅方向か）を除いては、基本的に第一実施形態で示したＴＧ及び半導体試験装置と同様の構成とすることができる。従って、同様の構成部分については適宜同一符号を付して詳細な説明は省略する。
【００４９】
図５に示すように、本実施形態では、ロードデータ切替手段が、切替により、ＴＭＭ１０のメモリ領域をデータビット幅方向で分割し、分割されたメモリ領域から出力される各タイミングデータのうち一のタイミングデータを選択してダウンカウンタ２０にロードする構成になっており、これによって、ＴＭＭ１０のメモリ構成を変えることなく、使用できるタイミングデータのセット数（ＴＳ数）が増加できるようになっている。
具体的には、本実施形態のロードデータ切替手段は、図６に示すデータ分割回路７０と、図７に示すロードデータ切替回路５０、及びタイミングデータ選択回路６０（図示省略）を備えて構成されている。
【００５０】
本実施形態のＴＭＭ１０は、図６に示すように、メモリ領域がデータビット幅方向で２分割され、ＭＳＢ側のメモリ１０ａとＬＳＢ側のメモリ１０ｂとで構成されている。そして、この２分割されたＴＭＭ１０の両メモリ１０ａ，１０ｂにデータ分割回路７０を介してデータが書き込まれ、１個又は２個のタイミングデータが読み出されるようになっている。
データ分割回路７０は、指定されたＴＭＭ１０の一のアドレスに格納されたタイミングデータを複数のタイミングデータに分割し、切替により、分割された複数のタイミングデータを出力させ、又は分割された複数のタイミングデータのうち一のタイミングデータを出力させるようになっている。
【００５１】
本実施形態では、データ分割回路７０は、指定された１個のアドレスに格納される１個のタイミングデータをＮ個（Ｎは自然数）に分割して入力するとともに、当該Ｎ個に分割されたタイミングデータの一部又は全部を指定して出力させるようになっている。
ここで、データビット幅方向に分割して各分割データにアドレスを割り当てようとすると、必要となるアドレスビット数は下記の式で示すようになる。
アドレス数：ｎ＝２ｘ
必要アドレスビット数：ｘ＝ｌｏｇ２ｎ
【００５２】
本実施形態では、データビット幅方向にデータを２分割しているので、アドレス値を１ビット増加させることで対応できるようになる。このように、本実施形態におけるアドレス値のＭＳＢ（図６に示すＡｄｒ＜ｘ−１＞）は、タイミングデータが分割された場合に各データのアドレスを示す場合にだけ使用されるアドレスビットとなる。
このようなデータ分割回路７０によれば、必要となる最大アドレス数に応じたアドレスビット数を予め用意することで、２分割以上の任意の分割数に対応することが可能となる。
【００５３】
具体的には、データ分割回路７０は、ＭＳＢ側セレクタ７０ａとＬＳＢ側セレクタ７０ｂの２個のセレクタを備えている。
ＭＳＢ側セレクタ７０ａは、モード信号の切替により、指定されたＴＭＭ１０の１個のアドレス値のＭＳＢが“Ｈ”（“１”）のときに、当該アドレスのＭＳＢ側のメモリ１０ａを書き込みイネーブルにする。
ＬＳＢ側セレクタ７０ｂは、アドレス値のＭＳＢが“Ｌ”（“０”）のときに、当該ＬＳＢ側のメモリ１０ｂを書き込みイネーブルにする。
また、データ分割回路７０は、セレクタ７１を備えている。
このセレクタ７１は、モード信号の切替により、ＴＭＭ１０に書き込まれる所定のビット幅のタイミングデータ（図６ではｂｍ−１〜ｂ０のｍビット）のうち、ＭＳＢ側の半分のデータ（図６ではｂｍ−１〜ｂｍ／２のｍ／２ビット）又はＬＳＢ側の半分のデータを（図６ではｂｍ／２−１〜ｂ０のｍ／２ビット）をＴＭＭ１０のＭＳＢ側のメモリ１０ａに書き込むようになっている。
【００５４】
まず、２個のセレクタ７０ａ，７０ｂは、モード信号が“Ｌ”（“０”）のときは、指定されたアドレス（図６に示すＡｄｒ＜ｘ−１．．．０＞）のＭＳＢの値（図６に示すＡｄｒ＜ｘ−１＞）に拘わらず、両メモリ１０ａ，１０ｂの有効アドレスをイネーブルする。
また、セレクタ７１は、モード信号が“Ｌ”（“０”）のときは、１個のタイミングデータのＭＳＢ側半分のデータ（図６ではｂｍ−１〜ｂｍ／２のｍ／２ビット）をＴＭＭ１０のＭＳＢ側のメモリ１０ａに書き込む。このとき、ＬＳＢ側半分のデータ（図６ではｂｍ／２−１〜ｂ０のｍ／２ビット）は、ＴＭＭ１０のＬＳＢ側のメモリ１０ｂに書き込まれる。
従って、モード信号“Ｌ”（“０”）の場合には、ＴＭＭ１０は、通常のビット幅（図６ではｍビット）のデータ幅を持つ、通常のアドレス数（図６では深さｘ−１）を持つＴＭＭとして機能する。なお、このモード“Ｌ”（“０”）の場合には、アドレス値のＭＳＢ（図６ではＡｄｒ＜ｘ−１＞）は無視されて使用されないことになる。
【００５５】
一方、モード信号が“Ｈ”（“１”）のときは、２個のセレクタ７０ａ，７０ｂが、指定されたアドレス（図６に示すＡｄｒ＜ｘ−１．．．０＞）のＭＳＢの値（図６に示すＡｄｒ＜ｘ−１＞）に応じてイネーブルする有効アドレスを切り替える。
まず、指定されたアドレスのＭＳＢが“Ｈ”（“１”）のときは、ＭＳＢ側セレクタ７０ａを介して、ＴＭＭ１０の当該アドレスのＭＳＢ側メモリ１０ａが書き込みイネーブル（ＷＥ）となる。
一方、指定されたアドレス値のＭＳＢが“Ｌ”（“０”）のときは、ＬＳＢ側セレクタ７０ｂを介して、ＴＭＭ１０の当該アドレスのＬＳＢ側メモリ１０ｂが書き込みイネーブル（ＷＥ）となる。
【００５６】
そして、セレクタ７１は、モード信号が“Ｈ”（“１”）のときは、１個のタイミングデータのＬＳＢ側半分のデータ（図６ではｂｍ／２−１〜ｂ０のｍ／２ビット）をＴＭＭ１０のＭＳＢ側及びＬＳＢ側メモリ１０ａ，１０ｂに書き込む。
従って、モード信号“Ｈ”（“１”）の場合には、ＴＭＭ１０は、通常の半分のビット幅（図６ではｍ／２ビット）のデータ幅を持つ、通常の２倍のアドレス数（図６では深さ２ｘ−２）を持つＴＭＭとして機能する。なお、このモード“Ｈ”（“１”）では、ＭＳＢ側半分のデータ（図６ではｂｍ−１〜ｂｍ／２のｍ／２ビット）は無視されて使用されないことになる。
【００５７】
ロードデータ切替回路５０は、切替により、ＴＭＭ１０から分割された複数のタイミングデータが出力されるときには当該複数のタイミングデータをカスケードした複数のダウンカウンタ２０にロードするとともに、ＴＭＭ１０から分割された一のタイミングデータが出力されるときには当該一のタイミングデータをそのまま一のダウンカウンタ２０にロードすることにより、分割された複数又は一のタイミングデータで示される一のタイミングのパルス信号を出力させるようになっている。
具体的には、ロードデータ切替回路５０は、データ分割回路７０に入力されるのと同じモード信号の切替により、Ｎ個（２個）に分割された各タイミングデータを対応するＮ個（２個）のダウンカウンタ２０ａ〜２０ｎにロードすることにより、一アドレスにつきＮ個（２個）のタイミングデータで示されるタイミングのパルス信号を出力させるようになっている。
【００５８】
本実施形態では、第一実施形態の場合と同様に、ＴＭＭ１０から出力されるタイミングデータがセットされるｍビットのダウンカウンタ２０が任意のＮ相備えられており（ダウンカウンタ２０ａ〜２０ｎ）、ロードデータ切替回路５０は、この任意のＮ相のｍビットダウンカウンタ２０ａ〜２０ｎに、ＴＭＭ１０からの分割して出力されるタイミングデータ（図７に示すＤＯＵＴ
ＭＳＢとＤＯＵＴ ＬＳＢ）のうち、ＭＳＢ側（図７に示すＤＯＵＴ ＭＳＢ）をダウンカウンタ２０のデータ入力に接続する。
具体的には、ＭＯＤＥが立っていないとき、すなわちモード信号“Ｌ”（“０”）のときは、ＴＭＭ１０のタイミングデータの有効ビットは通常のビット幅（ｍビット）なので、ロードデータ切替回路５０はＭＳＢ側のタイミングデータ（図７に示すＤＯＵＴ
ＭＳＢ）をダウンカウンタ２０ａ〜２０ｎにセットする。このとき、ＬＳＢ側のタイミングデータ（図７に示すＤＯＵＴ ＬＳＢ）はそのままダウンカウンタ２０ａ〜２０ｎにセットされる。これにより、ダウンカウンタ２０ａ〜２０ｎではｍビットのタイミングデータで示されるタイミングがダウンカウントされることになる。
【００５９】
一方、ＭＯＤＥが立っているとき、すなわちモード信号“Ｈ”（“１”）のときは、タイミングデータの有効ビットは半分（ｍ／２ビット）となるので、ロードデータ切替回路５０のセレクタ入力は“Ｌ”レベルにする。これにより、ダウンカウンタ２０にセットされるデータはＬＳＢ側のタイミングデータ（図７に示すＤＯＵＴ
ＬＳＢ）だけになり、有効ビット数はｍ／２となり、ｍ／２ビットのタイミングデータで示されるタイミングがダウンカウントされることになる。
ダウンカウンタ２０ａ〜２０ｎの次段には、第一実施形態と同様のＯＲゲート２３が備えられ、さらに次段には図示しないタイミングデータ選択回路６０が備えられる。これらは第一実施形態と同様に動作するものであり、詳細な説明は省略する。
【００６０】
なお、本実施形態では、図７に示すように、ｍビットダウンカウンタはモード信号の切替に拘わらず接続構成は不変となっているが、これを、第一実施形態で示したカスケードに接続切替可能な構成とすることも勿論可能である。
その場合には、モード信号“Ｈ”（“１”）のときに有効データビット数がｍ／２となるように、ｍ／２ビットのダウンカウンタ２０ａ〜０ｎで図３で示した構成となるように予めカウンタを組んでおく。これにより、ＭＯＤＥ＝０では（図３と同様に）ｍ／２ビットのダウンカウンタ２０ａ〜２０ｎを２つカスケード接続となるようにセレクタを組み（図３のセレクタ５０ａ〜５０ｃ参照）、Ｎ相ｍビットダウンカウンタとし、ＭＯＤＥ＝１では２Ｎ相ｍ／２ビットダウンカウンタとして動作させることができる。
このようなカウンタ構成にすると、ＭＯＤＥ＝１のときはテストレートに対してその２Ｎ倍のタイミングエッジ出力を可能にできる利点がある。
【００６１】
以上のような構成からなる本実施形態のタイミング発生回路によれば、ＴＭＭ１０のメモリ領域をデータのビット幅方向に分割することができ、一のタイミングデータから複数のタイミングデータを出力させることができる。
そして、この複数のタイミングデータの中から一のタイミングデータを選択することにより、タイミングデータの遅延量は少なくなるが、ＴＳ数を増加することができる。例えばアドレス深さが２倍のデータセット数のタイミングデータを出力させることができる。
これにより、ＴＭＭ１０の回路構成を変えることなく、タイミングセット数を増加させることができ、各ＩＣテスタに最適なタイミングセット数を備えたタイミング発生回路を低コストで容易に得ることができる。
【００６２】
以上、本発明のタイミング発生回路について、好ましい実施形態を示して説明したが、本発明に係るタイミング発生回路は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した第一及び第二実施形態では、ＴＭＭのメモリ領域を均等に２分割する例を示したが、メモリ領域の分割は均等でなくても良く、また、分割数も２分割には限られない。
【００６３】
図８に示すように、ＴＭＭ１０のメモリ領域をデータビット幅方向に分割する場合に、分割するビット数を不均等にすることもできる。
図８（ａ）では、Ａｄｒ：０〜Ａｄｒ：ｎ／２−１ではｍ−１ビットのタイミングデータ遅延が記憶可能で、Ａｄｒ：ｎ／２〜Ａｄｒ：ｎ−１では１ビット分のみの遅延が記憶できる。
同様に、図８（ｂ）の場合は、Ａｄｒ：０〜Ａｄｒ：ｎ／２−１では２ビットのタイミングデータ遅延が記憶可能で、Ａｄｒ：ｎ／２〜Ａｄｒ：ｎ−１ではｍ−２ビット分の遅延が記憶できる。
また、図９に示すように、タイミングデータをビット幅方向で４分割することもでき、この場合には、タイミング遅延を示すビット数はｍ／４となるが、アドレス数（ＴＳ数）は４ｎとなる。この場合、アドレスビット数として２ビット増加させれば良い。
【００６４】
このように、本発明のＴＭＭは、設定可能なタイミング遅延の最大値とＴＳ数を任意に異ならせることができる。従って、１ビットずつ切替を可能にすれば、ｎ×ｍの総ビット数で構成される面積が一定ならば、仮想したメモリの形は自由に設定，変更できるようになる。
当然のことであるが、上述した第一及び第二実施形態を組み合わせることで、アドレス方向とデータビット幅方向の双方向でのメモリ領域の分割を共存させることも可能であり、この場合にも、２ビットのモード信号により切替可能となる。例えば、以下のようにモード信号を設定することができる。
（１）モード信号００：通常モード（従来と同様）
（２）モード信号０１：データ遅延増加モード（第一実施形態）
（３）モード信号１０：ＴＳ数増加モード（第二実施形態）
【産業上の利用可能性】
【００６５】
以上説明したように、本発明のタイミング発生回路によれば、タイミングデータを格納したタイミングメモリの構成を変えることなく、最大遅延量を大きくしたり、タイミングセット数を増加させることができる。
これにより、一種類のハードウェア構成により複数種類のＴＧを実現することができ、ローコストなデバイス測定が可能となるタイミング発生回路と半導体試験装置を提供することができる。
【符号の説明】
【００６６】
１０ タイミングメモリ（ＴＭＭ）
２０ ダウンカウンタ
３０ カウンタロードイネーブル選択回路
４０ アドレス選択回路
５０ ロードデータ切替回路
６０ タイミングデータ選択回路
７０ タイミングデータ分割回路
【図１】
0004721707.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004721707.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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