(57)【特許請求の範囲】
【請求項１】
入力される差動信号を異なるインタフェースレベルの出力信号に変換して平衡伝送する出力回路であって、
前記差動信号を増幅して出力する差動出力部と、
前記出力信号の出力レベルを検出するレベル検出部と、
前記レベル検出部で検出された前記出力レベルに応答して前記差動出力部に供給する電流を制御する電流源部と、
前記差動出力部に接続される負荷抵抗部と、
印加される信号に基づいて、前記電流源部の電流値、および、前記負荷抵抗部の抵抗値を設定する制御部と
を具備し、
前記レベル検出部は、前記出力信号を出力する２ノード間に直列に接続される２つの抵抗を備え、前記２つの抵抗が接続される接続ノードから前記出力レベルを出力し、
前記電流源部は、
定常的に一定電流を前記差動出力部に供給する基準電流源部と、
前記レベル検出部から出力される前記出力レベルに応答して前記差動出力部に供給する電流を制御する電流補正部と
を備え、
前記電流補正部は、
前記出力レベルと所定のレベルとを比較して比較結果を出力するレベル判定回路と、
前記レベル判定回路から出力される判定結果に基づいて、前記差動出力部に供給する電流を制御する補正電流源と
を備え、
前記レベル判定回路は、前記制御部から出力される制御信号に基づいて、前記比較結果の出力を停止し、
前記補正電流源は、前記差動出力部に対する電流の供給を停止する
出力回路。
【請求項２】
前記基準電流源部は、予め定められた複数の電流値のうちの前記制御部から指定された電流値を前記差動出力部に供給する
請求項１に記載の出力回路。
【請求項３】
前記基準電流源部は、
基準電流を供給する基準電流源と、
複数のＮチャネルまたはＰチャネルトランジスタにより形成されるカレントミラー回路と、
前記制御部が出力する制御信号に基づいて、前記複数のＮチャネルまたはＰチャネルトランジスタの少なくとも１つを選択する電流切り換えスイッチ回路と
を備える
請求項１または請求項２に記載の出力回路。
【請求項４】
複数の前記所定のレベルを生成し、前記制御部が出力する制御信号に基づいて、生成された前記複数の所定のレベルのうちの指定レベルを前記レベル判定回路に供給するレベル生成部をさらに具備する
請求項１から請求項３のいずれかに記載の出力回路。
【請求項５】
前記レベル生成部は、
第１電流源と第１抵抗とを備え、第１レベルを生成する第１レベル生成部と、
第２電流源と第２抵抗とを備え、第２レベルを生成する第２レベル生成部と、
前記制御部が出力する制御信号に基づいて、前記第１レベルまたは前記第２レベルを前記レベル判定回路に出力するレベル切り換えスイッチ回路と
を備える
請求項４に記載の出力回路。
【請求項６】
前記第１レベル生成部は、電源電圧から所定の電圧だけ接地電圧に寄った電圧レベルを生成し、
前記第２レベル生成部は、接地電圧から所定の電圧だけ電源電圧に寄った電圧レベルを生成する
請求項５に記載の出力回路。
【請求項７】
前記第１抵抗は、１端が電源に接続され、他端が前記第１電流源を介して接地され、
前記第２抵抗は、１端が接地され、他端が前記第２電流源を介して電源に接続される
請求項５または請求項６に記載の出力回路。
【請求項８】
前記差動出力部は、差動対をなす第１ＮチャネルまたはＰチャネルトランジスタと第２ＮチャネルまたはＰチャネルトランジスタとを備え、
前記第１ＮチャネルまたはＰチャネルトランジスタのゲートと、前記第２ＮチャネルまたはＰチャネルトランジスタのゲートとに前記差動信号が入力される
請求項１から請求項７のいずれかに記載の出力回路。
【請求項９】
前記差動出力部は、
前記第１ＮチャネルまたはＰチャネルトランジスタにカスコード接続される第３ＮチャネルまたはＰチャネルトランジスタと、前記第３ＮチャネルまたはＰチャネルトランジスタは、前記第１ＮチャネルまたはＰチャネルトランジスタより厚いゲート酸化膜を有し、
前記第２ＮチャネルまたはＰチャネルトランジスタにカスコード接続される第４ＮチャネルまたはＰチャネルトランジスタと、前記第４ＮチャネルまたはＰチャネルトランジスタは、前記第２ＮチャネルまたはＰチャネルトランジスタより厚いゲート酸化膜を有し、
をさらに備える
請求項８に記載の出力回路。
【請求項１０】
前記負荷抵抗部は、第１抵抗部と、第２抵抗部とを備え、
前記制御部は、前記第１抵抗部の要否と、前記第２抵抗部の要否を設定する
請求項１から請求項９のいずれかに記載の出力回路。
【請求項１１】
前記第１抵抗部は、
前記出力信号を出力する２つの出力端子と電源との間にそれぞれ接続される内部抵抗と、
前記出力端子と前記内部抵抗との間に介設され、前記制御部の制御信号に基づいて、導通／非導通を制御されるＰチャネルトランジスタと
を含む
請求項１０に記載の出力回路。
【請求項１２】
前記第２抵抗部は、
前記出力信号を出力する２つの出力端子間に直列に接続され、取り外し可能な２つの外部抵抗と、
前記２つの外部抵抗が接続される接続ノードと、電源との間に接続される取り外し可能な調整用外部抵抗と
を含む
請求項１０または請求項１１に記載の出力回路。
【請求項１３】
前記取り外し可能な２つの外部抵抗の各々の抵抗値をＲＴ、受信回路の終端抵抗の抵抗値をＲＥ、電源電圧をＶＤＤ、前記出力信号の振幅をＶＯＤ、前記出力信号のコモン電圧をＶＣＭとすると、前記調整用外部抵抗の抵抗値ＲＣを
ＲＣ＝ＲＴ×ＲＥ×（ＶＤＤ−ＶＣＭ−ＶＯＤ）／｛（２×ＲＴ＋ＲＥ）×ＶＯＤ｝
により算出する
請求項１２に記載の出力回路。
【請求項１４】
前記制御部は、複数の外部入力端子を具備し、
前記複数の外部入力端子に印加される信号に基づいて、前記異なるインタフェースレベルの出力信号を出力するように制御信号を出力する
請求項１から請求項１３のいずれかに記載の出力回路。
【請求項１５】
請求項１から請求項１４のいずれかに記載の出力回路を具備する半導体集積回路装置。
【請求項１６】
入力される差動信号を増幅して出力する差動出力部と、
前記差動出力部に電流を供給する電流源部と、
前記差動出力部に接続される内部負荷抵抗部と、
前記差動出力部に接続され、取り外し可能な外部負荷抵抗部と、
印加される信号に基づいて、前記電流源部の電流値および前記内部負荷抵抗部の抵抗値を設定する制御部と
を具備し、
前記差動信号を異なるインタフェースレベルの出力信号に変換して平衡伝送する半導体集積回路装置。
【請求項１７】
前記出力信号の出力レベルを検出するレベル検出部をさらに備え、
前記電流源部は、前記レベル検出部で検出された前記出力レベルに応答して前記差動出力部に供給する電流を制御する
請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記電流源部は、
定常的に一定電流を前記差動出力部に供給する基準電流源部と、
前記レベル検出部から出力される前記出力レベルに応答して前記差動出力部に供給する電流を制御する電流補正部と
を備える
請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記電流補正部は、
前記出力レベルと所定のレベルとを比較して比較結果を出力するレベル判定回路と、
前記レベル判定回路から出力される判定結果に基づいて、前記差動出力部に供給する電流を制御する補正電流源と
を備える
請求項１８に記載の半導体集積回路装置。
【請求項２０】
複数の前記所定のレベルを生成し、前記制御部が出力する制御信号に基づいて、生成された前記複数の所定のレベルのうちの指定レベルを前記レベル判定回路に供給するレベル生成部をさらに具備する
請求項１９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送する平衡信号を出力する出力回路、および、出力回路を備える半導体集積回路装置に関する。
【背景技術】
【０００２】
自集積回路の信号を他集積回路に送信するための出力回路は、その出力レベルが予め規格によって定義されており、一般例として、ＰＥＣＬ（Ｐｓｅｕｄｏ−Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）をはじめ最近では、ＰＣＩ−ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ−）、ＸＡＵＩ（１０Ｇｉｇａｂｉｔ  Ａｔｔａｃｈｍｅｎｔ  Ｕｎｉｔ  Ｉｎｔｅｒｆａｃｅ）、ＩｎｆｉｎｉＢａｎｄ、Ｓｅｒｉａｌ−ＡＴＡなど数多く存在する。図４に、代表的なインタフェースレベルの仕様が示される。図４から分かるように、これらのインタフェースレベルは、互換性があるわけではない。例えば、図４に示されるＰＥＣＬとＬＶＤＳとのインタフェースレベルの仕様を比較すると、ＰＥＣＬの出力レベル（ＶＯＨ、ＶＯＬ）は、電源電圧からある特定の値だけ降下した電圧であるのに対し、ＬＶＤＳの出力レベル（ＶＯＨ、ＶＯＬ）は、電源電圧変動に対して全く無関係の電圧である。
【０００３】
したがって、一般に出力回路は、各規格のインタフェースレベルに適した、それぞれ異なる回路形式で構成されている。これら各々のインタフェースは、例えば、低消費電力であるなど、他のインタフェースでは実現できない特徴をそれぞれ持っている。したがって、用途に合わせてインタフェースを使い分けるために、同等機能でありながら異なるインタフェースレベルをもつシステムデバイスが多数存在する。その結果、異なるインタフェースレベル間の送受信が必要になる。そのような例として、光送受信モジュールの電気的入出力インタフェースが挙げられる。
【０００４】
一般に、光送信モジュールの電気的入出力インタフェースは、ＰＥＣＬまたはＬＶＤＳインタフェースが主流になっており、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）等で汎用的に幅広く利用されている。このＤＣ結合型インタフェースであるＰＥＣＬ−ＬＶＤＳ間において、互いのインタフェースレベルに変換して出力するために、外部終端抵抗を利用したレベル変換が一般的に用いられる。以下にその一例が示される。
【０００５】
図１にレベル変換方法の代表例の回路構成が示される。図１では、ＬＶＤＳインタフェースの出力回路４０の出力は、ＰＥＣＬインタフェースレベルに変換されてレシーバ５０に出力される。ＬＶＤＳインタフェース出力回路４０は、Ｎチャネルトランジスタ４１、４２を備える差動対と、電流源４３と、抵抗値ＲＬを有する負荷抵抗４６、４７と、レベルコントローラ４８とを具備する。差動対をなすＮチャネルトランジスタ４１、４２のゲートに差動信号が入力され（ＩＮＡ、ＩＮＢ）、図４に示されるようなＬＶＤＳレベルの信号が出力端子ＯＵＴＡ、ＯＵＴＢから出力される。
【０００６】
出力回路４０の出力は、抵抗５１〜５３、５５〜５７を具備するレベル変換回路によりＰＥＣＬインタフェースレベルに変換されてレシーバ５０に入力される。抵抗値Ｒ１の抵抗５１、抵抗値Ｒ２の抵抗５２、および抵抗値Ｒ３の抵抗５３は、電源ＶＤＤ２−グランドＧＮＤ間に直列に接続されている。抵抗５２と抵抗５３との接続ノードに出力端子ＯＵＴＢが接続され、抵抗５１と抵抗５２との接続ノードＲＯＵＴＢからＰＥＣＬレベルの信号が出力される。対称的に、抵抗値Ｒ１の抵抗５５、抵抗値Ｒ２の抵抗５６、および抵抗値Ｒ３の抵抗５７は、電源ＶＤＤ２−グランドＧＮＤ間に直列に接続されている。抵抗５６と抵抗５７との接続ノードに出力端子ＯＵＴＡが接続され、抵抗５５と抵抗５６との接続ノードＲＯＵＴＡからＰＥＣＬレベルの信号が出力される。
【０００７】
出力ノードＲＯＵＴＡおよびＲＯＵＴＢの“Ｈ”レベル出力電圧をＶＯＨ、“Ｌ”レベル出力電圧をＶＯＬ、出力信号の振幅すなわち差動出力電圧をＶＯＤとすると、それぞれの電圧は以下の式で求めることができる。ただし、電源電圧ＶＤＤは、ＶＤＤ１＝ＶＤＤ２＝ＶＤＤとする。
【０００８】
ＶＯＨ＝ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）＋ＲＬ×Ｉ１×Ｒ１／｛２×（Ｒ１＋Ｒ２）｝  …  （式１−１）
ＶＯＬ＝ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−ＲＬ×Ｉ１×Ｒ１／｛２×（Ｒ１＋Ｒ２）｝  …  （式１−２）
ＶＯＤ＝ＲＬ×Ｉ１×Ｒ１／（Ｒ１＋Ｒ２）  …（式１−３）
【０００９】
抵抗５１〜５３、５５〜５７を適切に選択することにより、ある程度ＰＥＣＬインタフェースに合致するようにレベル変換することができる。しかし、図４からも分かるように、ＬＶＤＳインタフェースの信号は、コモン電圧が１．２ボルトであり、電源電圧に依存しない固定的電圧の信号である。それに対し、ＰＥＣＬインタフェースの信号は、電源電圧に連動してレベルが変わる相対電圧の信号である。図１に示される抵抗分割型のレベル変換回路では、式１−１および式１−２に示されるように、出力電圧ＶＯＨ、ＶＯＬは、電源電圧ＶＤＤの抵抗分割比で変化する。したがって、ＰＥＣＬインタフェースの振幅規格（ＶＯＤ）は満たすが、抵抗値Ｒ１、Ｒ２、Ｒ３を電源電圧ＶＤＤに応じて変更しなければ、出力レベル（ＶＯＨ、ＶＯＬ）の規格を満たすことができない。
【００１０】
また、図２には、ＰＥＣＬインタフェースをＬＶＤＳインタフェースにレベル変換する回路例が示される。ＰＥＣＬインタフェースの出力回路６０は、差動対をなすトランジスタ６１、６２と、電流源６３と、出力トランジスタ６５、６６と、負荷抵抗６７、６８とを具備する。トランジスタ６１、６２のベースに差動信号が入力され（ＩＮＡ、ＩＮＢ）、図４に示されるＰＥＣＬレベルの信号が出力端子ＯＵＴＡ、ＯＵＴＢから出力される。
【００１１】
出力回路６０の出力は、抵抗７１、７２、７４、７５を具備するレベル変換回路によりＬＶＤＳレベルに変換されてレシーバ７０に入力される。抵抗値Ｒ１の抵抗７１と抵抗値Ｒ２の抵抗７２は、出力端子ＯＵＴＡ−グランドＧＮＤ間に直列に接続される。抵抗７１と抵抗７２との接続ノードＲＯＵＴＡからＬＶＤＳレベルの信号が出力される。対称的に、抵抗値Ｒ１の抵抗７４と抵抗値Ｒ２の抵抗７５は、出力端子ＯＵＴＢ−グランドＧＮＤ間に直列に接続される。抵抗７４と抵抗７５との接続ノードＲＯＵＴＢからＬＶＤＳレベルの信号が出力される。
【００１２】
出力ノードＲＯＵＴＡおよびＲＯＵＴＢから出力される平衡信号のコモン電圧をＶＣＭ、出力信号の振幅すなわち差動出力電圧をＶＯＤとすると、それぞれの電圧は以下の式で求めることができる。
【００１３】
ＶＣＭ＝（ＶＣＣ１−ＲＬ×Ｉ１／２−ＶＦ）×Ｒ２／（Ｒ１＋Ｒ２）  …（式２−１）
ＶＯＤ＝ＲＬ×Ｉ１×Ｒ２／（Ｒ１＋Ｒ２）  …（式２−２）
ここで、ＶＦは、トランジスタ６５、６６のベース−エミッタ間電圧である。
【００１４】
この例は、先に図１を参照して説明したレベル変換例と逆の変換になる。式２−２から、抵抗値Ｒ１、Ｒ２を適切に選定することにより、ＬＶＤＳの振幅規格（ＶＯＤ）は、満たすことができる。しかし、式２−１に示されるように、出力コモン電圧ＶＣＭは、電源電圧ＶＣＣ１の変化に伴って抵抗分割比で変化する。したがって、抵抗値Ｒ１、Ｒ２を電源電圧ＶＣＣ１の変化に応じて変更しなければ、このレベル変換回路は、出力コモン電圧ＶＣＭの規格を満たすことができない。
【００１５】
また、外部終端抵抗が使用されないインタフェースもある。例えば、図３に示されるように、ＰＣＩ−ｅｘｐｒｅｓｓインタフェースは、その代表例である。ＰＣＩ−ｅｘｐｒｅｓｓインタフェースの出力回路８０は、差動対をなすＮチャネルトランジスタ８１、８２と、電流源８３と、負荷抵抗８６、８７、８８とを具備する。Ｎチャネルトランジスタ８１、８２のゲートに差動信号が入力され（ＩＮＡ、ＩＮＢ）、それぞれのドレインと負荷抵抗８６、８７との接続ノード（ＯＵＴＡ、ＯＵＴＢ）からＰＣＩ−ｅｘｐｒｅｓｓインタフェースレベルの信号が出力される。出力回路８０の出力は、抵抗値ＲＥの終端抵抗９１により終端され、レシーバ９０に入力される。
【００１６】
ＰＣＩ−ｅｘｐｒｅｓｓインタフェースの規格は、出力振幅（ＶＯＤ）のみ規定されている。したがって、この出力回路８０をＰＥＣＬインタフェースのレシーバ９０に対して使用する場合、ＰＥＣＬインタフェースの“Ｈ”レベル出力電圧ＶＯＨ、“Ｌ”レベル出力電圧ＶＯＬに合うように、抵抗８８の抵抗値ＲＤを調整するとよい。そのときの出力端子ＯＵＴＡ、ＯＵＴＢの出力レベルＶＯＨ、ＶＯＬと、振幅ＶＯＤは、次式で求めることができる。
【００１７】
ＶＯＨ＝ＶＤＤ１−｛ＲＬ×ＲＬ／（２×ＲＬ＋ＲＥ）＋ＲＤ｝×Ｉ１  …（式３−１）
ＶＯＬ＝ＶＤＤ１−｛ＲＬ×（ＲＬ＋ＲＥ）／（２×ＲＬ＋ＲＥ）＋ＲＤ｝×Ｉ１  …（式３−２）
ＶＯＤ＝Ｉ１×ＲＬ×ＲＥ／（２×ＲＬ＋ＲＥ）  …（式３−３）
【００１８】
式３−３は、電源電圧に依存しないＰＥＣＬインタフェースとＬＶＤＳインタフェースの振幅規格（ＶＯＤ）を満たす解があることを示している。また、式３−１、式３−２に示されるように、出力端子ＯＵＴＡ、ＯＵＴＢの出力レベルＶＯＨ、ＶＯＬは、出力回路８０の抵抗８６〜８８と、レシーバ９０側の終端抵抗９１（抵抗値ＲＥ）とに基づいて定まる。出力回路８０の抵抗８６〜８８は、半導体集積回路内にトランジスタ等と一緒に製造される場合、その抵抗値に比較的大きな製造ばらつきがある。一般的に、半導体集積回路内の抵抗の抵抗値は、±２０％程度の製造ばらつきがあるといわれている。したがって、受信側の終端抵抗９１との抵抗値のミスマッチがあると、ＰＥＣＬインタフェース、ＬＶＤＳインタフェースの出力レベルＶＯＨ、ＶＯＬ、コモン電圧ＶＣＭの規格を満たすことができない。例えば、ＰＥＣＬインタフェースの出力レベルＶＯＨ、ＶＯＬ規格を満たすためには、抵抗値の製造ばらつきを±１０％以下に抑える必要がある。したがって、このＰＣＩ−ｅｘｐｒｅｓｓインタフェースの出力回路を利用した出力回路は、ＰＥＣＬあるいはＬＶＤＳインタフェースの出力レベルＶＯＨ、ＶＯＬ、または、コモン電圧ＶＣＭの規格を満たすことは困難である。
【００１９】
上述において、出力回路内の負荷抵抗（抵抗値ＲＬ）と、電流源（電流値Ｉ１）とは、その変動要素（ばらつき）において相反する特性を持つ。例えば、負荷抵抗の抵抗値ＲＬが、プロセス等の製造ばらつきにより１．２倍に増加した場合、電流源の電流値Ｉ１は、逆に１／１．２倍に減少する。したがって、差動出力端子（ＯＵＴＡおよびＯＵＴＢ）が開放状態である場合、すなわち、出力端子に何も接続されていない場合、負荷抵抗と電流源とにより生成される振幅は、上記いずれの例も一定に保たれる。
【００２０】
しかし、ＰＥＣＬインタフェースの出力レベル規格は、電源電圧に連動し、ＬＶＤＳインタフェースの出力レベル規格は、接地電圧に対して固定され、相反する特性を持っている。このような出力回路の出力を電源−グランド間に挿入された外部抵抗によるレベルシフト回路でレベル変換する場合、その出力レベルは電源電圧に対して抵抗分割比により定まる。そのため、それぞれの使用環境に応じてインタフェース毎、電源電圧毎に抵抗値の調整を行わなければ、規格を満足することはできない。
【００２１】
また、出力回路の負荷抵抗に半導体集積回路に内蔵される抵抗を利用する場合、その抵抗値は製造ばらつきにより大きく変動する。出力回路の出力レベルは、この負荷抵抗と、受信側の終端抵抗との分圧で定まる。そのため、負荷抵抗が製造ばらつきにより変動して受信側の終端抵抗値に対して不整合になると、インタフェースの規格を満たすことができない。特に、出力レベルの許容幅が狭いＰＥＣＬインタフェースにおいて、規格を満足することは容易でない。
【００２２】
以上の代表的な従来の出力回路におけるレベル変換の整合性を図５にまとめて示す。図５では、丸印は、外部抵抗等によるレベルシフト、あるいは電流量切り換え等による実現を含み、対応可能を示す。
【００２３】
上述のようなレベル変換によらない方法として、特開２００３−１５２５２２号公報には、ＰＥＣＬとＬＶＤＳとを切り換えて出力する回路が開示されている。特開２００３−１５２５２２号公報によれば、出力回路は、第１の出力ポートを有する第１の出力ブロックと、第２の出力ポートを有する第２の出力ブロックとを備える。第１および第２の出力ブロックは、第１の外部制御信号に応じて、第１の送信方式に適合させて第１および第２の出力ポートにおいて第１の出力特性をもたらすように構成される。また、第２の外部制御信号に応じて、第２の送信方式に適合させて、第１および第２の出力ポートにおいて第２の出力特性をもたらすように構成されている。この第１の送信方式は、ポジティブＥＣＬ（ＰＥＣＬ）規格であり、第２の送信方式は、低電圧差動信号伝送（ＬＶＤＳ）規格である。また、第１および第２の出力ブロックのそれぞれは、選択された外部制御信号に応じて、その出力ポートにおいて、複数の所定の電流のうち選択された一の電流を供給する切換え可能な電流源を含む。
【００２４】
【特許文献１】特開２００３−１５２５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述のように、従来の回路構成およびレベルシフト方式では、本来出力すべきインタフェースレベル以外の規格を完全には満たすことができない。本発明は、それぞれの規格に準拠したレベルを出力することができる出力回路および半導体集積回路装置を提供する。
【課題を解決するための手段】
【００２６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明の観点では、出力回路（１０）は、差動出力部（１１）と、電流源部（１３、１４）と、負荷抵抗部（１６、１７）と、制御部（１９）とを具備し、入力される差動信号を異なるインタフェースレベルの出力信号に変換して平衡伝送する。差動出力部（１１）は、入力される差動信号を増幅して出力する。電流源部（１３、１４）は、差動出力部（１１）に電流を供給する。負荷抵抗部（１６、１７）は、差動出力部（１１）に接続される。制御部（１９）は、印加される信号に基づいて、電流源部（１３、１４）の電流値、および、負荷抵抗部（１６、１７）の抵抗値を設定する。この出力回路（１０）は、出力信号の出力レベルを検出するレベル検出部（１２）をさらに備える。電流源部（１３、１４）は、レベル検出部（１２）で検出された出力レベルに応答して差動出力部に供給する電流を制御する。
【発明の効果】
【００２８】
本発明によれば、異なるインタフェースレベルの信号を出力することができる出力回路および半導体集積回路装置を提供することができる。従来から汎用的に利用されているＬＶＰＥＣＬやＬＶＤＳのような、互いに異なる出力レベルを持つインタフェースをはじめ、近年新たに利用され始めているＰＣＩ−ｅｘｐｒｅｓｓ、ＸＡＵＩ等の高速シリアルインタフェースに対しても、それぞれの規格に準拠したレベルを出力することができる。
【発明を実施するための最良の形態】
【００２９】
図を参照して発明を実施するための最良の形態が説明される。本発明の出力回路１０は、差動出力部１１、レベル検出部１２、基準電流源部１３と電流補正部１４とを備える電流源部、レベル生成部１５、内部抵抗部１６と外部抵抗部１７とを備える抵抗部、制御部１９を具備する。また、受信側の回路として、受信部２０が例示される。出力回路１０から出力される信号を受信する受信部２０は、受信回路２２と終端抵抗２３とを具備する。終端抵抗２３の抵抗値ＲＥは、通常１００オームである。
【００３０】
差動出力部１１は、差動対をなすＮチャネルトランジスタ１１１、１１２と、Ｎチャネルトランジスタ１１１、１１２にカスコード接続されるＮチャネルトランジスタ１１３、１１４とを備える。Ｎチャネルトランジスタ１１３、１１４は、Ｎチャネルトランジスタ１１１、１１２より厚いゲート酸化膜を有する。Ｎチャネルトランジスタ１１３、１１４は、ゲートに固定バイアス電圧が供給されて差動対をなすＮチャネルトランジスタ１１１、１１２の耐圧を補償する。Ｎチャネルトランジスタ１１１、１１２の耐圧に問題がなければ、Ｎチャネルトランジスタ１１３、１１４は、省略されてもよい。Ｎチャネルトランジスタ１１１、１１２のゲートには差動入力信号（ＩＮＡ−ＩＮＢ）が印加される。Ｎチャネルトランジスタ１１１、１１２のソース同士が接続され、電流源部をなす基準電流源部１３および電流補正部１４に接続される。
【００３１】
電流源部は、基準電流源部１３と電流補正部１４とを備え、Ｎチャネルトランジスタ１１１、１１２に流れる電流を制御する。基準電流源部１３は、差動対をなすＮチャネルトランジスタ１１１、１１２に定常的に流れる電流を制御する。図６では、Ｎチャネルトランジスタ１３０に適切な固定バイアス電圧を与えて基準電流を供給するように記載されているが、図７に示されるように、複数の電流源によりいくつかの基準電流を供給するようにしてもよい。図７では、基準電流源部１３は、電流源１３６とＮチャネルトランジスタ１３１、１３２、１３３、スイッチ回路１３４とを備える。Ｎチャネルトランジスタ１３１、１３２、１３３は、カレントミラー回路を構成し、電流源１３６による電流を基準として、スイッチ回路１３４により流れる電流が制御される。
【００３２】
例えば、Ｎチャネルトランジスタ１３１、１３２、１３３が同じ特性を有する場合、スイッチ回路１３４によりＮチャネルトランジスタ１３３がオン状態であれば、Ｎチャネルトランジスタ１３１に流れる電流と同じ電流がＮチャネルトランジスタ１３２、１３３を流れる。したがって、基準電流源部１３は、電流源１３６の電流の２倍の電流を流すことになる。また、スイッチ回路１３４によりＮチャネルトランジスタ１３３がオフ状態であれば、Ｎチャネルトランジスタ１３１に流れる電流と同じ電流がＮチャネルトランジスタ１３２を流れる。したがって、基準電流源部１３は、電流源１３６の電流と同じ電流を流すことになる。さらにトランジスタの増設、トランジスタの特性の調整などにより、基準電流源部１３の電流は、種々のインタフェースに合致するように設定できる。
【００３３】
電流補正部１４は、Ｎチャネルトランジスタ１４１と、差動増幅器を含むレベル判定回路１４２とを具備する。レベル判定回路１４２は、レベル検出部１２で検出される出力信号のレベルと、レベル生成部１５で生成される所望のインタフェース信号の基準出力レベルとを比較してＮチャネルトランジスタ１４１を流れる電流を制御する。したがって、出力信号のレベルは、レベル生成部１５で生成される基準出力レベルに等しくなるように制御される。また、電流補正部１４は、制御部１９の制御に基づいてディスエーブル状態になる。
【００３４】
レベル検出部１２は、抵抗値ＲＭの抵抗１２１、１２２を備える。抵抗１２１、１２２は、出力端子ＯＵＴＡ−ＯＵＴＢ間に直列接続される。抵抗１２１と抵抗１２２との接続ノードからレベル検出部１２の出力が得られる。すなわち、レベル検出部１２は、出力信号の中間レベルを出力する。なお、レベル検出部１２の抵抗１２１、１２２は、抵抗値ＲＭが数十キロオームの抵抗を用いる。
【００３５】
レベル生成部１５は、電流値Ｉ２の電流源１５４、１５５と、抵抗値ＲＳ１の抵抗１５１と、抵抗値ＲＳ２の抵抗１５２と、スイッチ回路１５８とを備える。抵抗１５１と電流源１５４とは、電源ＶＤＤ−グランドＧＮＤ間に直列に接続される。抵抗１５１と電流源１５４との接続ノードからＰＥＣＬインタフェースの出力レベルとなるＶＤＤからある特定の値だけ低い電圧が取り出される。電流源１５５と抵抗１５２とは、電源ＶＤＤ−グランドＧＮＤ間に直列に接続される。電流源１５５と抵抗１５２との接続ノードからＬＶＤＳの出力レベルとなるＧＮＤからある特定の値だけ高い電圧が取り出される。スイッチ回路１５８は、制御部１９の制御に基づいて、生成されたこれらの電圧を切り換えて電流補正部１４に供給する。
【００３６】
抵抗部は、内部抵抗部１６と外部抵抗部１７とを備える。内部抵抗部１６は、抵抗値ＲＬの抵抗１６１、１６２と、Ｐチャネルトランジスタ１６５、１６６とを備える。抵抗１６１は、出力端子ＯＵＴＢと電源ＶＤＤとの間に挿入され、Ｐチャネルトランジスタ１６５によって電源ＶＤＤとの接続が制御される。抵抗１６２は、出力端子ＯＵＴＡと電源ＶＤＤとの間に挿入され、Ｐチャネルトランジスタ１６６によって電源ＶＤＤとの接続が制御される。Ｐチャネルトランジスタ１６５、１６６は、制御部１９の制御に基づいて、抵抗１６１、１６２を電源に接続し、または分離する。外部抵抗部１７は、抵抗値ＲＴ（通常５０オーム）の抵抗１７１、１７２と、抵抗値ＲＣの抵抗１７３とを備える。抵抗１７１、１７２は、直列に接続されて、出力端子ＯＵＴＡ−ＯＵＴＢ間に挿入される。抵抗１７３は、抵抗１７１と抵抗１７２との接続ノードと、電源ＶＤＤとの間に挿入される。外部抵抗部１７は、内部抵抗部１６による終端抵抗の抵抗値の精度が不足する場合、流れる電流値が大きい場合などに半導体集積回路の外部に設けられる。したがって、外部に抵抗を設ける必要のあるときのみ、設けることができる。
【００３７】
制御部１９は、外部端子Ｓ１〜Ｓ３に印加される電圧レベルに基づいて制御信号を生成し、各部を制御する。外部端子Ｓ１〜Ｓ３は、出力回路１０が出力すべきインタフェースを指定する信号が印加される。すなわち、制御部１９は、基準電流源部１３が流す電流値を制御し、電流補正部１４によって電流補正をするか否かを制御する。また、制御部１９は、レベル生成部１５によって生成される複数の基準レベルのうちの１つを選択して電流補正部１４に供給し、あるいは、供給を停止する。さらに、制御部１９は、内部抵抗部１６を用いるか否かを制御する。
【００３８】
次にこの出力回路１０の動作を説明する。まず、出力回路１０がＰＥＣＬインタフェースで信号を出力する場合について、図８を参照して説明する。出力回路１０は、外部端子Ｓ１〜Ｓ３にＰＥＣＬインタフェースを選択するように電圧が印加される。したがって、このＰＥＣＬインタフェース出力回路として動作する場合、図８に示されるように、動作に関係しない回路部分は、破線で示される（制御回路１９、外部端子Ｓ１〜Ｓ３の図示は省略される）。制御回路１９は、内部抵抗部１６を開放状態にし、負荷抵抗として外部抵抗部１７が使用される。また、制御回路１９は、レベル生成部１５のスイッチ回路１５８を制御して、抵抗１５１と電流源１５４との接続ノードの電圧を選択して電流補正部１４に供給する。すなわち、レベル生成部１５は、ＰＥＣＬインタフェースの出力レベルを示す電源電圧ＶＤＤから所定の電圧だけ低い電圧を生成して出力する。
【００３９】
出力端子ＯＵＴＡおよびＯＵＴＢから出力されるＰＥＣＬインタフェースの出力レベルは、抵抗１７３により調整される。本回路の場合、抵抗１７３の抵抗値ＲＣは、次式により算出される。
【００４０】
ＲＣ＝ＲＴ×ＲＥ×｛ＶＤＤ−（ＶＯＨ＋ＶＯＬ）／２−ＶＯＤ｝／｛（２×ＲＴ＋ＲＥ）×ＶＯＤ｝  …（式４−１）
【００４１】
したがって、式４−１において、電圧ＶＯＨ、ＶＯＬ、ＶＯＤとしてＰＥＣＬインタフェース規格のＶＯＨ、ＶＯＬ、ＶＯＤのセンタ値を、電源電圧ＶＤＤとして出力回路１０に与えられる電源電圧のセンタ値を代入することにより、抵抗値ＲＣが求められる。また、抵抗値ＲＴおよび抵抗値ＲＥは、通常インピーダンスマッチング用に使用される抵抗のセンタ値が代入される。
【００４２】
また、電流源部が流す電流の電流値をＩとすると、すなわち、基準電流源部１３と電流補正部１４とが、合わせて電流値Ｉの電流を流すとき、出力レベルＶＯＨ、ＶＯＬ、および、振幅ＶＯＤは、次式で算出される。
【００４３】
ＶＯＨ＝ＶＤＤ−｛ＲＴ×ＲＴ／（２×ＲＴ＋ＲＥ）＋ＲＣ｝×Ｉ  …（式４−２）
ＶＯＬ＝ＶＤＤ−｛ＲＴ×（ＲＴ＋ＲＥ）／（２×ＲＴ＋ＲＥ）＋ＲＣ｝×Ｉ  …（式４−３）
ＶＯＤ＝Ｉ×ＲＴ×ＲＥ／（２×ＲＴ＋ＲＥ）  …（式４−４）
【００４４】
基準電流源部１３は固定的な電流を流すため、上式から分かるように、電流補正部１４により電流源部が流す電流値を制御することにより、出力レベルＶＯＨ、ＶＯＬ、および、振幅ＶＯＤを制御することができる。換言すれば、電流補正部１４は、レベル検出部１２で検出される電圧値、すなわち、抵抗１２１と抵抗１２２との接続ノードの電圧値が、レベル生成部１５から出力される電圧値と等しくなるように、Ｎチャネルトランジスタ１４１によって電流源部に流れる電流を補正する。これにより、出力レベルＶＯＨ、ＶＯＬ、および、振幅ＶＯＤは、レベル生成部１５により生成される基準レベルに基づいて、ＰＥＣＬインタフェースの信号レベルに等しくなる。したがって、以上の抵抗値、電圧値の設定と補正動作により、本出力回路１０は、ＰＣＥＬインタフェースの出力レベルの信号を出力することができる。
【００４５】
なお、図４に示されるＰＥＣＬインタフェースの出力レベルを満たすための抵抗１７３の抵抗値ＲＣは、本出力回路１０の構成では、１８オームに設定されることが望ましい。この抵抗値は、一般的によく利用されるＥ２４系列に指定される抵抗値である。
【００４６】
次に、出力回路１０がＬＶＤＳインタフェースの信号を出力する場合について、図９を参照して説明する。出力回路１０は、外部端子Ｓ１〜Ｓ３にＬＶＤＳインタフェースを選択するように電圧が印加される。ＬＶＤＳインタフェースの出力回路としての動作に関係しない部分は、図９に示されるように、破線で示される（制御回路１９および外部端子Ｓ１〜Ｓ３の図示は、省略される）。
【００４７】
制御回路１９は、内部抵抗部１６を開放状態にし、負荷抵抗として外部抵抗部１７が使用される。また、制御回路１９は、レベル生成部１５のスイッチ回路１５８を制御して、電流源１５５と抵抗１５２との接続ノードの電圧を選択して電流補正部１４に供給する。すなわち、レベル生成部１５は、ＬＶＤＳインタフェースの出力レベルを示すグランドＧＮＤから所定の電圧だけ高い電圧を生成して出力する。
【００４８】
出力端子ＯＵＴＡおよびＯＵＴＢから出力されるＬＶＤＳインタフェースの出力レベルは、抵抗１７３により調整される。本回路の場合、抵抗１７３の抵抗値ＲＣは、次式により算出される。
【００４９】
ＲＣ＝ＲＴ×ＲＥ×（ＶＤＤ−ＶＣＭ−ＶＯＤ）／｛（２×ＲＴ＋ＲＥ）×ＶＯＤ｝  …（式５−１）
【００５０】
したがって、式５−１において、電圧ＶＣＭ、ＶＯＤとしてＬＶＤＳインタフェース規格のＶＣＭ、ＶＯＤのセンタ値を、電源電圧ＶＤＤとして出力回路１０に与えられる電源電圧のセンタ値を代入することにより、抵抗値ＲＣが求まる。また、抵抗値ＲＴおよび抵抗値ＲＥは、通常インピーダンスマッチング用に使用される抵抗のセンタ値が代入される。
【００５１】
また、電流源部が電流値Ｉの電流を流すものとすると、振幅ＶＯＤ、コモン電圧ＶＣＭは、次式で算出される。
【００５２】
ＶＯＤ＝Ｉ×ＲＴ×ＲＥ／（２×ＲＴ＋ＲＥ）  …（式５−２）
ＶＣＭ＝ＶＤＤ−｛ＲＬ×ＲＬ／（２ＲＬ＋ＲＥ）＋ＲＤ｝×Ｉ  …（式５−３）
【００５３】
基準電流源部１３は固定的な電流を流すため、上式からわかるように、電流補正部１４により電流源部が流す電流値を制御することにより、振幅ＶＯＤ、コモン電圧ＶＣＭをレベル生成部１５が生成するセンタ値に合うように補正することができる。換言すれば、電流補正部１４は、レベル検出部１２で検出される電圧値、すなわち、抵抗１２１と抵抗１２２との接続ノードの電圧値が、レベル生成部１５から出力される電圧値と等しくなるように、Ｎチャネルトランジスタ１４１によって電流源部に流れる電流を補正する。これにより、コモン電圧ＶＣＭおよび振幅ＶＯＤは、レベル生成部１５により生成される基準レベルに基づいて、ＬＶＤＳインタフェースの信号レベルに等しくなる。したがって、以上の抵抗値、電圧値の設定と補正動作により、本出力回路１０は、ＬＶＤＳインタフェースの出力レベルの信号を出力することができる。
【００５４】
なお、図４に示されるＬＶＤＳインタフェースの出力レベルを満たすための抵抗１７３の抵抗値ＲＣは、本出力回路１０の構成では、１３０オームに設定されることが望ましい。この抵抗値は、一般的によく利用されるＥ２４系列に指定される抵抗値である。
【００５５】
次に、出力回路１０がＸＡＵＩ等のＡＣ結合インタフェースの信号を出力する場合について、図１０を参照して説明する。ここでは、ＰＣＩ−ｅｘｐｒｅｓｓインタフェースを例示する。出力回路１０は、外部端子Ｓ１〜Ｓ３にＰＣＩ−ｅｘｐｒｅｓｓインタフェースを選択するように電圧が印加される。ＰＣＩ−ｅｘｐｒｅｓｓインタフェースの出力回路として動作に関係しない部分は、図１０に示されるように、破線で示される（制御回路１９および外部端子Ｓ１〜Ｓ３の図示は省略される）。
【００５６】
ＡＣ結合インタフェースであるから、受信部２０は、キャパシタを備えるＡＣ結合部３０を介して出力回路１０に接続される。また、ＡＣ結合インタフェースの場合、振幅規格のみ満たせばよい。したがって、制御回路１９は、レベル生成部１５および電流補正部１４をディスエーブルにし、電流源部は、基準電流源部１３のみ動作する。また、負荷抵抗として、内部抵抗部１６が使用され、外部抵抗部１７は使用されない。ＡＣ結合部３０の容量が十分大きければ、振幅ＶＯＤは、次式により算出できる。
【００５７】
ＶＯＤ＝Ｉ×ＲＬ×ＲＥ／（２×ＲＬ＋ＲＥ）  …（式６−１）
振幅ＶＯＤがＰＣＩ−ｅｘｐｒｅｓｓインタフェースの振幅規格を満たすように、基準電流源部１３の電流値Ｉ、および、内部抵抗部１６の抵抗値ＲＬを設定するとよい。以上の設定により、本出力回路１０は、ＰＣＩ-ｅｘｐｒｅｓｓインタフェースの信号を出力することができる。
【００５８】
上述のように、代表的な３種のインタフェース規格に対する本出力回路１０の整合性を従来の出力回路と比較すると、図５に示されるように、本出力回路１０の性能は、全てのインタフェース規格に対して良好となる。本実施の形態において、代表的な３種のインタフェースについて説明したが、本発明の出力回路は、他の平衡伝送インタフェースにも適用できる。
【００５９】
出力回路のマッチングレベルとレベル調整のために接続された抵抗に流れる電流を電流源部が制御するため、本出力回路は各種インタフェース規格を満たすことができる。また、このレベル調整用抵抗の抵抗値は、各インタフェース規格の信号レベルと入出力回路の終端抵抗および電源電圧のセンタ値から算出でき、かつ、出力レベルはそのセンタ値に合うように制御されるため、本出力回路は各種インタフェース規格を満たすことができる。
【００６０】
すなわち、本出力回路１０は、ＰＥＣＬ、ＬＶＤＳ等のＤＣ結合インタフェース、および、ＰＣＩ−ｅｘｐｒｅｓｓ等のＡＣ結合インタフェースに合致する信号を出力することができる。また、ＰＥＣＬインタフェースおよびＬＶＤＳインタフェースによる出力の場合、外部抵抗部１７の接続構成を変えずにレベル調整用の抵抗１７３の抵抗値を調整するだけで、所望のインタフェースレベルの出力信号を出力することができる。すなわち、インピーダンスマッチング用抵抗（抵抗１７１、１７２）の抵抗値は変更されない。
【００６１】
出力回路１０に外部抵抗部１７を備えるものとして説明されたが、ここに示されるインタフェースがインピーダンスマッチング用抵抗の抵抗値に対して比較的厳しい規格を有するためである。その規格を満たすことのできる素子を製造できれば、外部に設ける必要はなく、内部に設けることも可能である。また、本実施の形態では、出力回路１０は、内部抵抗部１６を除いてＮチャネルトランジスタを用いて構成されているが、電源の極性が反転した場合等において、Ｐチャネルトランジスタを用いて構成可能であることは言うまでもない。
【００６２】
上述のように、本発明によれば、自集積回路の信号を他集積回路に伝送するための出力回路は、外部あるいは内部に接続される既知の負荷抵抗値を利用し、その負荷抵抗に流れる電流を制御することにより、マッチングの取れた異なるインタフェースレベルの信号を出力する。ここで、出力されるインタフェースレベルは、例えば、光送受信モジュールのＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ：特定用途向け標準ＩＣ）等で以前から汎用的に利用されているＬＶＰＥＣＬやＬＶＤＳのような、互いに異なる出力レベルを持つインタフェースをはじめ、近年新たに利用され始めているＰＣＩ−ｅｘｐｒｅｓｓ、ＸＡＵＩ等の高速シリアルインタフェースに対しても、それぞれの規格に準拠したレベルを出力することができる。
【図面の簡単な説明】
【００６３】
【図１】従来のレベル変換回路（ＬＶＤＳ−ＰＥＣＬ）の例を説明する図である。
【図２】従来のレベル変換回路（ＰＥＣＬ−ＬＶＤＳ）の例を説明する図である。
【図３】外部終端抵抗が使用されないインタフェースの例を説明する図である。
【図４】代表的なインタフェースの仕様の例を示す図である。
【図５】各インタフェース回路の整合性を示す図である。
【図６】本発明の実施の形態に係る出力回路を示す回路図である。
【図７】本発明の実施の形態に係る基準電流源部１３の回路例を示す図である。
【図８】本発明の実施の形態に係る出力回路の動作（ＰＥＣＬ）を説明する図である。
【図９】本発明の実施の形態に係る出力回路の動作（ＬＶＤＳ）を説明する図である。
【図１０】本発明の実施の形態に係る出力回路の動作（ＡＣ結合ＩＦ）を説明する図である。
【符号の説明】
【００６４】
１０  出力回路
１１  差動出力部
１１１〜１１４  Ｎチャネルトランジスタ
１２  レベル検出部
１２１、１２２  抵抗
１３  基準電流源部
１３０〜１３３  Ｎチャネルトランジスタ
１３４  スイッチ回路
１３６  電流源
１４  電流補正部
１４１  Ｎチャネルトランジスタ
１４２  レベル判定回路
１５  レベル生成部
１５１、１５２  抵抗
１５４、１５５  電流源
１５８  スイッチ回路
１６  内部抵抗部
１６１、１６２  抵抗
１６５、１６６  Ｐチャネルトランジスタ
１７  外部抵抗部
１７１、１７２、１７３  抵抗
１９  制御部
２０  受信部
２２  受信回路
２３  終端抵抗
３０  ＡＣ結合部
４０  ＬＶＤＳインタフェース出力回路
４１、４２  Ｎチャネルトランジスタ
４３  電流源
４６、４７  抵抗
４８  レベルコントローラ
５０  レシーバ
５１〜５３、５５〜５７  抵抗
６０  ＰＥＣＬインタフェース出力回路
６１、６２、６５、６６  トランジスタ
６３  電流源
６７、６８  抵抗
７０  レシーバ
７１、７２、７４、７５  抵抗
８０  ＰＣＩ−ｅｘｐｒｅｓｓインタフェース出力回路
８１、８２  Ｎチャネルトランジスタ
８３  電流源
８６、８７、８８  抵抗
９０  レシーバ
９１  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004798618.tif 000009
【図９】
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【図１０】
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