(57)【特許請求の範囲】
【請求項１】
厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法であって、少なくとも、
ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることによりＳＯＩ層を有するＳＯＩ基板を作製し、該ＳＯＩ層を有するＳＯＩ基板に水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を行い、その後前記ＳＯＩ層の表面をＣＭＰで研磨した後に、該ＣＭＰで研磨した後のＳＯＩ層を有するＳＯＩ基板の該ＳＯＩ層をパーティクル測定し、良否判別を行った後に、良品と判別された基板は前記ＳＯＩ層上にシリコンエピタキシャル層を成長させることにより厚膜ＳＯＩ層を形成させ、不良と判別された基板は前記ＳＯＩ層表面をＣＭＰで再研磨した後に、再度該ＳＯＩ層をパーティクル測定し、前記良否判別を行うことをくり返すことを特徴とする厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法。
【請求項２】
前記熱処理を、１０００℃以上で行うことを特徴とする請求項１に記載の厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法。
【請求項３】
前記熱処理を、１０００〜１１００℃で行う第一段階熱処理と、１１００℃より高い温度で行う第二段階熱処理を連続で行うことを特徴とする請求項２に記載の厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法。
【請求項４】
厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法であって、少なくとも、
ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることによりＳＯＩ層を有するＳＯＩ基板を作製し、該ＳＯＩ層を有するＳＯＩ基板に、塩化水素ガスを含む雰囲気で、１０００〜１１００℃で行う第一段階熱処理と、１１００℃より高い温度で行う第二段階熱処理を連続で行う熱処理を枚葉式エピ装置で行い、その後前記ＳＯＩ層の表面をＣＭＰで研磨した後に、前記ＳＯＩ基板のＳＯＩ層上にシリコンエピタキシャル層を成長させることにより厚膜ＳＯＩ層を形成させることを特徴とする厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法。
【請求項５】
前記シリコンエピタキシャル層の成長時の温度を、前記熱処理の温度より高い温度にすることを特徴とする請求項１乃至請求項４のいずれか一項に記載の厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン注入剥離法を用いて得られるＳＯＩ基板のＳＯＩ層上にエピタキシャル層を積層させるＳＯＩ基板の製造方法に関する。
【背景技術】
【０００２】
貼り合わせＳＯＩ基板の作製方法として、ＳＯＩ層の薄膜化を研削・研磨で行う方法とイオン注入剥離法（スマートカット（登録商標）法とも呼ばれる。）が一般的に知られている。まず、研削・研磨で行う方法であるが、これは、２枚のシリコン単結晶ウェーハを、酸化膜を介して接着剤を用いることなく接合し、熱処理（１０００〜１２００℃）により接合強度を高めた後、片方のウェーハを薄膜化する方法であり、本手法の利点は、ＳＯＩ層の結晶性や埋め込み酸化膜の信頼性が通常のシリコン単結晶ウェーハと同等であることであり、一方で欠点は、ＳＯＩ層の膜厚均一性に限界（±０．３μｍ程度）があること、および１枚のＳＯＩ基板の製造には２枚のシリコンウェーハが使用されるため材料コストが高い点である。
【０００３】
一方、イオン注入剥離法は、２枚のシリコン単結晶ウェーハの少なくとも一方に酸化膜を形成し、一方のウェーハ（ボンドウェーハ）の一主面に水素イオン、または希ガスイオンの少なくとも一種類を注入し、ウェーハ内部にイオン注入層（剥離層）を形成させた後、該イオン注入した面と他方のシリコン単結晶ウェーハ（ベースウェーハ）の一主面を酸化膜を介して密着させ、その後５００℃以上の熱処理を加えて剥離層で分離する方法であり、±１０ｎｍ以下のＳＯＩ層膜厚均一性を有する薄膜ＳＯＩ基板を容易に作製できる優位性と、剥離したボンドウェーハを複数回再利用し材料コストの低減が図れる優位性を有している。
【０００４】
ところで、ＳＯＩ層の膜厚が数μｍから数１０μｍの厚膜ＳＯＩ基板は、バイポーラデバイスやパワーデバイス用として極めて有用なウェーハであるが、低コストでかつ高品質のＳＯＩウェーハを作製することは、上述した研削・研磨で行う方法やイオン注入剥離法を用いても比較的困難であることが知られている。
【０００５】
その理由は、ＳＯＩ層の薄膜化を研削・研磨で行う方法の場合、酸化膜付ウェーハとベアウェーハを貼り合せ、１１００℃以上で接合熱処理を行い、研削および研磨処理して所望のＳＯＩ膜厚になるように造りこまなければならず、工程が複雑でかつＳＯＩ膜厚均一性を良くすることは極めて困難であること、一方、イオン注入剥離法の場合は、ＳＯＩ層の厚さは注入できる深さ（すなわちイオン注入装置の加速電圧）で決ってしまい、一般的な注入装置の場合、最大加速電圧は２００ｋｅＶ程度であり、最大でも２μｍ程度のＳＯＩ層しか得ることができず、この方法のみで２μｍより厚い厚膜ＳＯＩ層は得られないということである。
【０００６】
このようなＳＯＩ層が厚いＳＯＩ基板を得る方法として、上述のイオン注入剥離法により得られたＳＯＩ基板のＳＯＩ層上にエピタキシャル層を形成させてＳＯＩ層を厚くする方法がある。しかし、イオン注入剥離法で得られた剥離直後のＳＯＩ層表面は、ラフネスが悪く（Ｐ−Ｖ値：〜５０ｎｍ）、そのような表面にエピタキシャル成長を行うとラフネスやパーティクルレベルの悪い粗悪なエピタキシャル層となってしまうために、何らかの工夫が必要である。
【０００７】
これに対して、特許文献１では、剥離後にＣＭＰによる研磨を行いその表面にエピ成長を行うことが記載されているが、剥離後の凹凸の大きい表面をＣＭＰ装置にかけたのでは平坦化するのに長時間を要し生産性が悪い上に、取り代が大きいため、膜厚均一性を悪化させてしまう。また、接合強度が弱いためにＣＭＰによる研磨中に膜剥離が生じたり、エピタキシャル成長後接合強度の不十分なＳＯＩ基板ができてしまう欠点があった。
【０００８】
【特許文献１】特開２００１−８５６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、上記問題点に鑑みてなされたものであって、例えばイオン注入剥離法で得られたＳＯＩ基板のＳＯＩ層上に良質なシリコンエピタキシャル層を成長させるのと同時にＳＯＩ基板の接合強度も上げることができるＳＯＩ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法であって、少なくとも、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることによりＳＯＩ層を有するＳＯＩ基板を作製し、該ＳＯＩ層を有するＳＯＩ基板に水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を行い、その後前記ＳＯＩ層の表面をＣＭＰで研磨した後に、前記ＳＯＩ基板のＳＯＩ層上にシリコンエピタキシャル層を成長させることにより厚膜ＳＯＩ層を形成させることを特徴とする厚膜ＳＯＩ層を有するＳＯＩ基板の製造方法を提供する。
【００１１】
このようなＳＯＩ基板の製造方法であれば、イオン注入剥離法により得た膜厚均一性の高いＳＯＩ層の表面に上記の雰囲気で熱処理を行うことにより、膜厚均一性を高く保持しながら剥離面の凹凸をある程度まで平坦化することができるため、その後にＣＭＰで仕上げのための研磨を効率的に行うことができ、研磨時間が短くても所望の平坦度にすることができる。従って、膜厚均一性を劣化させることもない。その平坦度が高くされ膜厚均一性も良好なＳＯＩ層上にシリコンエピタキシャル層を形成させるため、平坦度が高く高品質のシリコンエピタキシャル層を形成させることができる。
【００１２】
また、本発明の製造方法における熱処理は、ＳＯＩ層を平坦にすると同時にＳＯＩ基板の接合強度も高めることができるため、ＣＭＰによる研磨時のみならずその後の工程でのＳＯＩ層の剥離を効率的に防止することができる。
【００１３】
このとき、前記熱処理を、１０００℃以上で行うことが好ましい。
このように、本発明の製造方法において、熱処理を１０００℃以上で行えば、表面粗さの改善と接合強度を高めることの両方の効果をより確実に発揮することができる。
【００１４】
また、前記熱処理を、１０００〜１１００℃で行う第一段階熱処理と、１１００℃より高い温度で行う第二段階熱処理を連続で行うことが好ましい。
このように、第一段階熱処理を比較的低温で行うことで、スリップ転位の発生を防止しながら平坦化を行い、その後第二段階熱処理をより高温で行うことで、ＳＯＩ基板の接合強度を高めることができ、既に第一段階熱処理で表面は平坦化されているため、スリップ転位が発生しない程度の時間で第二段階の高温熱処理を行うことができる。これによって、スリップ転位がないとともに、平坦度と接合強度がより高いＳＯＩ基板を作製することができる。さらに、この二段階熱処理は、同一の熱処理装置で可能であるため装置から取り出さずに連続で行うことができるため工程を増やす必要がなく効率的に行うことができる。
【００１５】
このとき、前記シリコンエピタキシャル層の成長時の温度を、前記熱処理の温度より高い温度にすることが好ましい。
このように、前記熱処理時の温度より高い温度でシリコンエピタキシャル層を成長させることで、上記のような二段階熱処理と同じ効果を発揮することができ、つまり、熱処理を上記の比較的低温の第一段階熱処理としてスリップ転位を防止しながら平坦化を行い、シリコンエピタキシャル層の成長時の温度は、上記の高温の第二段階熱処理と同様の接合強度を高めるように作用する。このため、さらに効率的に接合強度の高いＳＯＩ基板を得ることができる。
【００１６】
また、前記ＣＭＰで研磨した後のＳＯＩ層を有するＳＯＩ基板の該ＳＯＩ層をパーティクル測定し、良否判別を行った後に、良品と判別された基板は前記ＳＯＩ層上に前記シリコンエピタキシャル層を成長させ、不良と判別された基板は前記ＳＯＩ層表面をＣＭＰで再研磨した後に、再度該ＳＯＩ層をパーティクル測定し、前記良否判別を行うことをくり返すことが好ましい。
このように、ＳＯＩ層の良否判別をしてシリコンエピタキシャル層を成長させることで、ＳＯＩ層表面のＬＰＤ等が原因で、シリコンエピタキシャル層に欠陥が発生するのを防止することができる。また、シリコンエピタキシャル層に欠陥が発生してしまうと改善が困難であるが、成長させる前のＳＯＩ層表面であれば、再研磨すればその後のシリコンエピタキシャル層成長時に影響がなくなる程度までＬＰＤ等を低減することができるため、簡便な方法によって欠陥のほとんどない良質なシリコンエピタキシャル層を得ることができる。
【発明の効果】
【００１７】
以上のように、本発明のＳＯＩ基板の製造方法によれば、水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を行うことにより、イオン注入剥離法により作製されたＳＯＩ基板の剥離面を膜厚均一性を保ちながらある程度まで平坦にし、その後にＣＭＰにより研磨するため、研磨時間が短くて少ない取り代でも高い平坦度で膜厚均一性の高いＳＯＩ層にすることができる。このようなＳＯＩ層上にシリコンエピタキシャル層を成長させることで、高平坦度のシリコンエピタキシャル層を成長させることができ、良好な厚膜ＳＯＩ層を有するＳＯＩ基板を製造することができる。また、ＣＭＰ研磨前の熱処理により、ＳＯＩ層の平坦化と同時に接合強度も高めることができるため、研磨時に剥離することもなく効率的に製造することができる。
【発明を実施するための最良の形態】
【００１８】
高品質の厚いＳＯＩ層を有するＳＯＩ基板を効率良く製造する方法の開発が待たれていた。
発明者らは、鋭意調査を行った結果、イオン注入して剥離されたＳＯＩ基板に水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を施し、ある程度までＳＯＩ層を平坦にしつつ同時に接合強度を高め、その後にＣＭＰにより研磨することで効率良く高平坦度のＳＯＩ層とし、そのＳＯＩ層上にシリコンエピタキシャル層を成長させることで高品質の厚膜ＳＯＩ層を形成させることができることを見出し、本発明を完成させた。
【００１９】
以下、本発明のＳＯＩ基板の製造方法について、実施態様の一例として、図１を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
尚、図１は本発明のＳＯＩ基板の製造方法の実施態様の一例を示すフロー図である。
【００２０】
まず、図１の工程（ａ）では、用意したボンドウェーハ１０とベースウェーハ１２のうち、ボンドウェーハ１０の貼り合わせる面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層１３を形成する。
この際、加速電圧、注入量、注入温度等その他のイオン注入条件を、所定の厚さのＳＯＩ層を得ることができるように適宜選択することができるが、剥離後のＳＯＩ層の膜厚は、主に加速電圧に左右され、イオン注入装置の加速電圧には装置上の制限があるので、出来るだけ厚いＳＯＩ層を得ようとしても、現状では２００ｋｅＶ程度の加速電圧で、例えば水素イオンの場合、２μｍ程度の膜厚が上限である。
【００２１】
このとき用意するボンドウェーハ１０とベースウェーハ１２としては、例えば両面鏡面研磨されたシリコン単結晶ウェーハを用意することができる。
また、図１に示すように、ボンドウェーハ１０にだけ予め酸化膜１１が形成されているが、酸化膜１１はベースウェーハ１２にだけ形成されていてもよいし、両ウェーハに形成されていてもよい。なお、ウェーハに形成される酸化膜は、貼り合わせ面のみに形成されていてもよいが、裏面も含めたウェーハの全面に形成されてもよい。
【００２２】
次に工程（ｂ）では、ボンドウェーハ１０とベースウェーハ１２を酸化膜１１を介して密着させて貼り合わせる。常温で清浄な雰囲気下でウェーハ同士を密着させることにより、接着剤等を用いない場合でもウェーハ同士が貼り合わされる。また、例えばこの貼り合わせ工程前に少なくともどちらか一方の貼り合わせ面にプラズマ処理を施して貼り合わせることにより、接合強度を高めることもできる。
【００２３】
工程（ｃ）では、ボンドウェーハ１０をイオン注入層１３で剥離させることにより、ＳＯＩ層１４を有するＳＯＩ基板１７を作製する。
剥離させる方法として、特に限定されないが例えば、不活性ガス雰囲気下約５００℃以上の温度で剥離熱処理を加えれば、結晶の再配列と気泡の凝集によってイオン注入層で剥離される。
【００２４】
次に、工程（ｄ）では、作製されたＳＯＩ層１４を有するＳＯＩ基板１７に、水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を行う。
このように、剥離されたＳＯＩ基板を上記の雰囲気下で熱処理を行うことにより、剥離面であるＳＯＩ層の表面を膜厚均一性を保ちながら概ね平坦にすることができ、同時に貼り合わせ面の接合強度も高めることができる。
【００２５】
この熱処理の温度としては、１０００℃以上で行うことが好ましい。このように１０００℃以上であれば、ＳＯＩ層の平坦化と接合強度を高めることの両方をより確実に行うことができる。
【００２６】
また、この熱処理として、１０００〜１１００℃で行う第一段階熱処理と、１１００℃より高い温度で行う第二段階熱処理を連続で行うことがより好ましい。
第一段階熱処理を比較的低温で行うことにより、スリップ転位の発生を防止しながらＳＯＩ層を平坦にすることができ、このようにして、第一段階熱処理でＳＯＩ層を平坦にした後に、第二段階熱処理を高温で行うことにより、貼り合わせの接合強度をより高めることができる。この接合強度を高めるためには、高温で熱処理を行うことにより比較的短時間でも達成することができるため、第二段階熱処理は、スリップ転位が発生しない程度の時間で行うことができる。
【００２７】
工程（ｅ）では、ＳＯＩ層１４の表面をＣＭＰ（化学的機械研磨）で研磨する。
研磨量としては、特に限定されるものではなく、ＳＯＩ層表面が十分に平坦になればよく、例えば１００ｎｍ程度の研磨代で研磨すればポリッシュウェーハとほぼ同等の平坦度になる。このとき使用される装置としては、一般的なＣＭＰ装置でよく、使用される研磨布や研磨スラリーとしても特に限定されるものではなく、従来と同様のものとすることができる。
【００２８】
このように、本発明ではＣＭＰで研磨する前にＳＯＩ層を熱処理により、膜厚均一性を保ちながらある程度平坦にされているため、研磨量が少なくてもＳＯＩ層を十分な平坦度にすることができる。また、上記熱処理の際に平坦にされると同時に貼り合わせ界面の接合強度も高くなるため、研磨の際に剥離することも防止されており、効率的な研磨が可能となっている。
【００２９】
また、このようにＣＭＰで研磨されたＳＯＩ層１４をパーティクル測定し、良否判別を行った後に、良品と判断された基板は次の工程（ｆ）を行い、不良と判別された基板はＳＯＩ層を再研磨して、再度パーティクル測定し良否判別を行うことをくり返すのが好ましい。
研磨されたＳＯＩ層表面には研磨に起因するＬＰＤ（Ｌｉｇｈｔ  Ｐｏｉｎｔ  Ｄｅｆｅｃｔ）等の欠陥が生じている場合があり、欠陥のあるＳＯＩ層上にエピタキシャル層を成長させると欠陥を有するシリコンエピタキシャル層が形成されてしまう。このため、シリコンエピタキシャル層を成長させる前にパーティクル測定して良否判別し、不良と判別された基板は再度研磨して、良品のみにシリコンエピタキシャル層を成長させることで、高品質のシリコンエピタキシャル層をより確実に形成することができる。
【００３０】
次に、工程（ｆ）では、ＳＯＩ基板１７のＳＯＩ層１４上にシリコンエピタキシャル層１５を成長させることにより厚膜ＳＯＩ層１６を形成させる。
シリコンエピタキシャル層を成長させる方法としては、特に限定されないが、通常行われているＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、１０００〜１２００℃でＳｉＣｌ４、あるいはＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４等を水素還元してＳｉを析出させてエピタキシャル成長させることができる。
あるいは、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法により、超高真空下、６００〜９００℃の低温でエピタキシャル成長させることもできる。
【００３１】
本発明の製造方法によれば、平坦度が高く、欠陥の少ないＳＯＩ層上にシリコンエピタキシャル層を成長させることができるため、高平坦度で良質なシリコンエピタキシャル層を形成することができ、これにより、高品質の厚膜ＳＯＩ層を有するＳＯＩ基板を製造することができる。
【００３２】
また、このとき工程（ｄ）の熱処理温度より高い温度でシリコンエピタキシャル層１５を成長させることが好ましい。
このように、シリコンエピタキシャル層成長時の温度を、前の工程で行われる熱処理の温度より高い温度で行うことで、上述の二段階熱処理と同様な効果が期待できる。つまり、前工程の熱処理時は比較的低めの温度でスリップ転位の発生を防止しながら、ＳＯＩ層の平坦化を行い、エピタキシャル成長を高い温度で行うことで、効率的に貼り合わせ界面の接合強度を高めることができ、後の工程で剥離が生じない高品質のＳＯＩ基板にすることができる。
【実施例】
【００３３】
以下、本発明を実施例によりさらに具体的に説明するが、本発明はこれに限定されない。
【００３４】
（実施例１）
ボンドウェーハおよびベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞のシリコン単結晶ウェーハを用意し、ボンドウェーハに厚さ１５０ｎｍのシリコン酸化膜を形成した。次にそのシリコン酸化膜を介してＨ＋イオン注入（５０ｋｅＶ、５×１０１６／ｃｍ２）を行い、ベースウェーハと室温で貼り合せた後、剥離熱処理温度５００℃で剥離させて、ＳＯＩ基板を作製した。
【００３５】
この時のＳＯＩ層表面のラフネスをＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）で測定（３０μｍ×３０μｍ）した結果、ＰＶ値：４７．１７ｎｍ、ＲＭＳ：４．４５ｎｍであった。このときＡＦＭでＳＯＩ層表面を観察したものを図２に示す。
この剥離後のＳＯＩ基板を枚葉式エピ装置を用い、塩化水素ガスを含む雰囲気での熱処理（ＨＣｌ処理）を２つの異なる温度条件（１１００℃および１１５０℃）で行い、その熱処理後のＳＯＩ層の表面をＡＦＭでラフネスを測定した。このときの熱処理条件は、圧力（常圧：７６０ｔｏｒｒ（１０１．３ｋＰａ））、雰囲気（Ｈ２：４０ｓｌｍ、ＨＣｌ：２００ｓｃｃｍ）、時間（２分間）で行った。
【００３６】
１１００℃と１１５０℃の温度条件の熱処理ではエッチング量およびラフネスに大きな違いはなく、ＳＯＩ層は２分間の処理で厚さ２０ｎｍ程度エッチングされ、ラフネスは温度条件１１００℃の場合、ＰＶ値：７．４０ｎｍ、ＲＭＳ：０．６７ｎｍとなり、温度条件１１５０℃の場合、ＰＶ値：７．２０ｎｍ、ＲＭＳ：０．６３ｎｍにまで改善された。このときＡＦＭでＳＯＩ層表面を観察したものを図３に示す。
【００３７】
この熱処理したＳＯＩ基板のＳＯＩ層を、研磨する厚さ３０ｎｍと１００ｎｍの２つの条件でＣＭＰによる研磨（研磨レートは０．５ｎｍ／ｓｅｃ）を行うことにより平坦化した後に、そのＳＯＩ層上に厚さ３μｍのシリコンエピタキシャル層の成長を行った。このときのシリコンエピタキシャル成長条件は、圧力（減圧：８０ｔｏｒｒ（１０．７ｋＰａ））、温度（１０８０℃）、雰囲気（Ｈ２：４０ｓｌｍ、ＳｉＨ２Ｃｌ２：４５０ｓｃｃｍ）で行った。
【００３８】
エピタキシャル成長後のシリコンエピタキシャル層表面のラフネスをＡＦＭで測定した結果、３０ｎｍ研磨した基板ではＰＶ値：６．３ｎｍ、ＲＭＳ：０．２６ｎｍが、１００ｎｍ研磨した基板ではＰＶ値：１．４ｎｍ、ＲＭＳ：０．１５ｎｍが得られた。このときＡＦＭでシリコンエピタキシャル層表面を観察したものを図４に示す。
【００３９】
尚、比較として通常の鏡面研磨されたシリコン単結晶ウェーハ（ポリッシュウェーハ）にシリコンエピタキシャル層を成長させたものは、ＰＶ値：１．３ｎｍ、ＲＭＳ：０．１１ｎｍであったことから、ＨＣｌ処理を行い１００ｎｍ研磨することによって、ほぼポリッシュウェーハと同等の平坦性を有する表面が得られていると考えられる。一方、剥離直後のラフネスの悪いＳＯＩ基板に対して、ＨＣｌ処理を行わずにＣＭＰによる研磨だけでポリッシュウェーハと同等のラフネスを得ようとする場合、少なくとも１５０ｎｍ以上の研磨代が必要になることは別の実験から得られており、このように、ＣＭＰによる研磨前にＨＣｌ処理等で表面ラフネスを改善することは、ＣＭＰによる研磨時間の短縮化及びＳＯＩ膜厚均一性の劣化防止に極めて有効であることがわかった。
【００４０】
また、ＨＣｌ処理を１１５０℃で行ったウェーハにはスリップ転位が若干見られており、ＨＣｌ処理の高温化にともないスリップ転位フリーに対するマージンが少なくなっていることもわかった。尚、本実施例ではスリップ転位検査は、集光灯による目視で行っている。
【００４１】
次に、ＳＯＩ基板の重要な品質項目の一つである接合界面（本実施例では、ベースウェーハとボンドウェーハに形成させたシリコン酸化膜（ＢＯＸ層）の界面が対応する）の接合強度についてであるが、本実施例では、それをＢＯＸ層のＨＦエッチング量（染込み量）の測定によって簡便に評価している。
評価サンプルは、前記と同様のイオン注入剥離法で作製した剥離後のＳＯＩ基板を、異なる４つの温度条件（１０００℃、１１００℃、１１５０℃および１２００℃）で３０秒間ＨＣｌ処理し、その後ＣＭＰで１００ｎｍ研磨し、その上に１０８０℃で厚さ３μｍのシリコンエピタキシャル層の成長を行い作製した。各々のサンプルウェーハから５０ｍｍ×５０ｍｍサイズのチップを劈開して切り出し、その劈開面を１５％濃度のＨＦに５分間浸し、断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。このとき断面ＳＥＭ観察したものを図５に示す。１０００℃でＨＣｌ処理したサンプルウェーハの断面ＳＥＭ観察したものとその拡大図を図６に示す。
【００４２】
図５によれば、ＨＦ染込み量は、ＨＣｌ処理温度が高くなるに従って少なくなっており、接合強度が増加していることがわかった。各処理温度における染込み量の絶対値は図７の棒グラフ（左）に示す。
この接合強度の温度依存性は、図６のＳＥＭ写真に見られるように、接合界面側（Ｓｉ基板とＢＯＸ層の界面側）と酸化膜界面側（ＳＯＩ層とＢＯＸ層の界面側）のＨＦ染込み量の差からも確認することができ、接合強度には処理温度が強く影響していることがわかった。各処理温度における両界面の染込み量の差は、図７の棒グラフ（右）に示す。
【００４３】
図５、６、７に示すように、熱処理温度を１１００℃以上、好ましくは１１５０℃以上にすれば、ＨＦ染込みをかなり抑制することができ、接合界面の完全性（すなわち、接合強度）を極めて高められることがわかった。
【００４４】
（実施例２）
実施例１のようにエピタキシャル成長後の接合界面の接合強度を高めるためには、ＣＭＰによる研磨前のＨＣｌ処理温度はできるだけ高い方が有利であるが、１１５０℃以上ではスリップ転位が発生しやすくなるので注意が必要である。
そこで、実施例２ではＨＣｌ処理におけるスリップ転位発生を低減するために１１００℃で２ｍｉｎ処理後、装置から取出さずにそのまま昇温して１１５０℃で３０秒間処理する二段階熱処理を行い、その後、ＣＭＰによる研磨およびエピタキシャル成長を行い、実施例１と同じ条件でスリップ転位検査およびＨＦ染込み量の評価を行った。
【００４５】
目視検査の結果、スリップ転位フリーでかつＨＦ染込み量は実施例１の１１５０℃処理品と同等レベルであることが確認できた。本実施例の様に、剥離ＳＯＩ表面のラフネス改善は、スリップ転位の発生しにくい１１００℃以下の低温で行い、接合強度の向上は１１５０℃以上の高温短時間で処理するのが有効である。尚、本実施例では１１００℃の処理中、１１００℃から１１５０℃への昇温中、１１５０℃の処理中の全ての処理でＨＣｌを流しながら処理（ＨＣｌ処理）を行ったが、１１００℃のＨＣｌ処理後、ＨＣｌを停止させ１１５０℃に昇温、Ｈ２雰囲気のみで処理を行っても結果は同じであった。
【００４６】
（実施例３）
実施例２ではエピタキシャル成長後の接合界面の接合強度の向上とスリップ転位フリーを両立させるために、ＣＭＰ前のＨＣｌ処理温度を２段階に分けることは有効であることを示したが、同様の効果はシリコンエピタキシャル成長をＨＣｌ処理温度より高い温度で行う事によっても達成できる。
【００４７】
実施例１と同じ条件で作製されたＳＯＩ基板を準備し、それを１１００℃、２分間のＨＣｌ処理を行い、その後ＣＭＰで１００ｎｍ研磨し平坦化を行った。シリコンエピタキシャル成長は、まず、１１５０℃、３０秒間Ｈ２雰囲気で処理して自然酸化膜を除去した後、１１３０℃で厚さ３μｍのシリコンエピタキシャル層の成長を行った。このＳＯＩ基板の品質を評価した結果、実施例２と同様、スリップ転位フリーでＨＦ染込み量も同等レベルであった。
【００４８】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００４９】
【図１】本発明のＳＯＩ基板の製造方法の工程の一例を示すフロー図である。
【図２】剥離直後のＳＯＩ層の表面をＡＦＭで観察した図である。
【図３】熱処理後のＳＯＩ層の表面をＡＦＭで観察した図である。
【図４】シリコンエピタキシャル層の表面をＡＦＭで観察した図である。
【図５】ＨＦ処理後ＳＯＩ基板断面をＳＥＭで観察した図である。
【図６】１０００℃でＨＣｌ処理したＳＯＩ基板断面をＳＥＭで観察した図とその拡大図である。
【図７】ＨＦ染み込み量を示すグラフである。
【符号の説明】
【００５０】
１０…ボンドウェーハ、  １１…酸化膜、  １２…ベースウェーハ、
１３…イオン注入層、  １４…ＳＯＩ層、  １５…シリコンエピタキシャル層、
１６…厚膜ＳＯＩ層、  １７…ＳＯＩ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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