(57)【特許請求の範囲】
【請求項１】
半導体基板にＰウェルとＮウェルをそれぞれ形成し、ｎＭＯＳ地域とｐＭＯＳ地域を定義する段階と、
前記ｎＭＯＳ地域に第１ゲート絶縁膜を、前記ｐＭＯＳ地域に第２ゲート絶縁膜をそれぞれ形成する段階と、
前記第１ゲート絶縁膜上に第１(ＴｉxＡｌy)1-zＮz膜を、前記第２ゲート絶縁膜上に第２(ＴｉxＡｌy)1-zＮz膜を形成する段階であって、前記第１及び第２(ＴｉxＡｌy)1-zＮz膜のそれぞれは１００〜５００Åの厚さに窒素反応性スパッタリングで形成し、さらに、前記第１(ＴｉxＡｌy)1-zＮz膜は、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙは、ｘ／ｙが３であり、組成ｚが０.０〜０.２であって仕事関数値が４.２〜４.３ｅＶであり、前記第２(ＴｉxＡｌy)1-zＮz膜は、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙは、ｘ／ｙが３であり、組成ｚが０.３〜０.６であって仕事関数値が４.８〜５.０ｅＶである、第１(ＴｉxＡｌy)1-zＮz膜と第２(ＴｉxＡｌy)1-zＮz膜をそれぞれ形成する段階と、
前記第１(ＴｉxＡｌy)1-zＮz膜上に第１金属ゲート電極を、前記第２(ＴｉxＡｌy)1-zＮz膜上に第２金属ゲート電極をそれぞれ形成する段階と、
前記ｎＭＯＳ地域の前記半導体基板にＮ型ソース／ドレイン接合部を、前記ｐＭＯＳ地域の前記半導体基板にＰ型ソース／ドレイン接合部をそれぞれ形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１及び第２(ＴｉxＡｌy)1-zＮz膜のそれぞれは、窒素（Ｎ）量を０〜２０sccmとし、アルゴン（Ａｒ）量を５〜３０sccm、高周波電力を０.２５〜１５ｋＷとすることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第１及び第２金属ゲート電極はタングステン（Ｗ）で形成することを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に金属ゲート製造工程において表面チャネル(surface channel)ＣＭＯＳＦＥＴ形成の際、ｎＭＯＳ領域には低い仕事関数値を有し、ｐＭＯＳ領域には高い仕事関数値を有する二重仕事関数(dual work-function)をもつ金属ゲート電極を形成し、ｎＭＯＳとｐＭＯＳの両方ともにおいて表面チャネルＣＭＯＳ素子を実現してしきい値電圧Ｖthを低めることが可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子において現在量産中のＤＲＡＭ素子及び論理素子のゲート誘電体膜としてはシリコン酸化膜が用いられている。デザインルールが縮小されるにつれて、ＳｉＯ2膜の厚さはトンネリングの限界となる２５〜３０Å以下に減少する趨勢にあり、０.１０μｍ以下技術のゲート誘電体膜は、ＤＲＡＭ素子の場合には３０〜３５Åの厚さが、論理素子の場合には１３〜１５Åの厚さが予想される。
【０００３】
しかし、現在まで使用されているポリシリコンゲート電極を使用し続けると、ポリシリコンの空乏現象によって電気的に増加するゲート誘電体膜の厚さが３〜８Å程度までとなり、１５〜３０Å程度までに有効ゲート酸化膜の厚さ（Ｔeff）を減少させるのに大きい障害物になっている。
【０００４】
従って、最近はこれを克服するための努力の一環で、高誘電体物質をゲート誘電体膜として採用する研究が行われており、一方は今まで研究されてきたポリシリコンゲートの代わりに金属ゲートを適用してポリゲート空乏現象を最小化する方向に研究が行われている。それだけでなく、Ｐ+ポリゲートの場合、ボロン浸透のような問題も金属ゲートを使用することにより防ぐことができ、最近多くの研究が集中している分野でもある。
【０００５】
金属ゲート電極の場合、多くの研究がＴｉＮ或いはＷＮを中心として行われてきたが、仕事関数値が４.７５〜４．８５ｅＶ程度である関係で、ミッドギャップ仕事関数(midgap work-function)においてバランスバンド側に近く仕事関数を形成する。表面チャネルｐＭＯＳＦＥＴのための場合、前記仕事関数はある程度適した水準と言えるが、ｎＭＯＳＦＥＴの場合、チャネルドーピングを２〜５×１０17／ｃｍ3程度とするとき、しきい値電圧Ｖth値が殆ど０.８〜１.２Ｖ程度になることを意味する。
【０００６】
即ち、このような場合、低電圧或いは低電力の特性を有する高性能素子において要求されるしきい値電圧０.３〜０.６Ｖターゲットを満足させることができなくなる。従って、ｎＭＯＳとｐＭＯＳにおいて同時に０.３〜０.６Ｖ程度の低いしきい値電圧を得るためには、ｎＭＯＳの場合、仕事関数値が約４.２ｅＶ、ｐＭＯＳの場合、仕事関数値が約４.８ｅＶ程度の値を有する二重金属電極を使用することが好ましい。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、金属ゲート製造工程において表面チャネルＣＭＯＳＦＥＴの形成時、ｎＭＯＳ領域には低い仕事関数値を有し、ｐＭＯＳ領域には高い仕事関数値を有する二重仕事関数をもつ金属ゲート電極を形成し、ｎＭＯＳとｐＭＯＳの両方ともにおいて表面チャネルＣＭＯＳ素子を実現してしきい値電圧Ｖthを低めることが可能な半導体素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明による半導体素子の製造方法は、半導体基板にＰウェルとＮウェルをそれぞれ形成し、ｎＭＯＳ地域とｐＭＯＳ地域を定義する段階と、
前記ｎＭＯＳ地域に第１ゲート絶縁膜を、前記ｐＭＯＳ地域に第２ゲート絶縁膜をそれぞれ形成する段階と、前記第１ゲート絶縁膜上に第１(ＴｉxＡｌy)1-zＮz膜を、前記第２ゲート絶縁膜上に第２(ＴｉxＡｌy)1-zＮz膜を形成する段階であって、前記第１及び第２(ＴｉxＡｌy)1-zＮz膜のそれぞれは１００〜５００Åの厚さに窒素反応性スパッタリングで形成し、さらに、前記第１(ＴｉxＡｌy)1-zＮz膜は、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙは、ｘ／ｙが３であり、組成ｚが０.０〜０.２であって仕事関数値が４.２〜４.３ｅＶであり、前記第２(ＴｉxＡｌy)1-zＮz膜は、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙは、ｘ／ｙが３であり、組成ｚが０.３〜０.６であって仕事関数値が４.８〜５.０ｅＶである、第１(ＴｉxＡｌy)1-zＮz膜と第２(ＴｉxＡｌy)1-zＮz膜をそれぞれ形成する段階と、前記第１(ＴｉxＡｌy)1-zＮz膜上に第１金属ゲート電極を、前記第２(ＴｉxＡｌy)1-zＮz膜上に第２金属ゲート電極をそれぞれ形成する段階と、前記ｎＭＯＳ地域の前記半導体基板にＮ型ソース／ドレイン接合部を、前記ｐＭＯＳ地域の前記半導体基板にＰ型ソース／ドレイン接合部をそれぞれ形成する段階とを含んでなることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【００１１】
図１は本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【００１２】
半導体基板１１に素子分離膜（図示せず）を形成してアクティブ領域とフィールド領域を定義する。ウェル形成工程によって半導体基板１１の選択部分にｐウェル１１ａとＮウェル１１ｂをそれぞれ形成してｎＭＯＳ地域とｐＭＯＳ地域を定義する。ｎＭＯＳ地域に第１ゲート絶縁膜１２ａを、ｐＭＯＳ地域に第２ゲート絶縁膜１２ｂをそれぞれ形成する。
【００１３】
第１ゲート絶縁膜１２ａ上に第１(ＴｉxＡｌy)1-zＮz膜１３ａを、前記第２ゲート絶縁膜１２ｂ上に第２(ＴｉxＡｌy)1-zＮz膜１３ｂをそれぞれ形成する。第１(ＴｉxＡｌy)1-zＮz膜１３ａ上に第１金属ゲート電極１４ａを、第２(ＴｉxＡｌy)1-zＮz膜１３ｂ上に第２金属ゲート電極１４ｂをそれぞれ形成する。
【００１４】
ｎＭＯＳ地域及びｐＭＯＳ地域のそれぞれに低濃度不純物イオン注入工程を行い、第１及び第２金属ゲート電極１４ａ及び１４ｂの側壁に第１及び第２絶縁膜スペーサ１５ａ及び１５ｂをそれぞれ形成し、高濃度不純物イオン注入工程を行ってｎＭＯＳ地域にＬＤＤ構造のＮ型ソース／ドレイン接合部１６ａを、ｐＭＯＳ地域にＬＤＤ(Lightly Doped Drain)構造のＰ型ソース／ドレイン接合物１６ｂをそれぞれ形成する。
【００１５】
前記ｎＭＯＳ地域の第１(ＴｉxＡｌy)1-zＮz膜１３ａは仕事関数値が４.２〜４.３ｅＶであり、ここで組成ｚは０.０〜０.２である。ｐＭＯＳ地域の第２(ＴｉxＡｌy)1-zＮz膜１３ｂは仕事関数値が４.８〜５.０ｅＶであり、ここで組成ｚは０.３〜０.６である。
【００１６】
第１(ＴｉxＡｌy)1-zＮz膜１３ａ及び第２(ＴｉxＡｌy)1-zＮz膜１３ｂのそれぞれは１００〜５００Åの厚さに形成される。第１及び第２金属ゲート電極１４ａ及び１４ｂはタングステン（Ｗ）で形成する。
【００１７】
通常、ゲート電極の仕事関数値を求めるためには、図２の如く幾つかのゲート酸化膜の厚さに対してキャパシタンス−電圧(Capacitance-Voltage,Ｃ−Ｖ)曲線を求めた後、Ｃ−Ｖ曲線で各厚さ毎にフラットバンド電圧(flat-band voltage,ＶFB)を求める。図２はＴｉ3Ａｌ膜のＣ−Ｖ曲線を例示している。
【００１８】
ここで、Ｔｉ3Ａｌ膜は(ＴｉxＡｌy)1-zＮz膜のｘ＝３、ｙ＝１、ｚ＝０の場合である。その後、図３の如く(ＴｉxＡｌy)1-zＮz膜の有効ゲート酸化膜の厚さ（Ｔeff）によるフラットバンド電圧曲線においてリニアフィッティング(leaner fitting)すると、一つの直線が得られる。この直線とＹ軸とが交差する切片値が（φms／ｑ）に該当する。ここで、 φmsは金属の仕事関数値φmとシリコン半導体の仕事関数値φmとの差を意味する。
【００１９】
このような方法で窒素（Ｎ）組成による(ＴｉxＡｌy)1-zＮz膜の仕事関数値を求めると、(ＴｉxＡｌy)1-zＮz膜の窒素（Ｎ）組成ｚが０.０〜０.２であるとき、仕事関数値φmは４.２〜４.３ｅＶであり、(ＴｉxＡｌy)1-zＮz膜の窒素（Ｎ）組成ｚが０.３〜０.６である時、仕事関数値φmは４.８〜５.０ｅＶである。
【００２０】
即ち、窒素（Ｎ）組成が２０％以下の場合は、４.２〜４.３ｅＶ程度の仕事関数値を得ることができ、窒素（Ｎ）組成が３０％以上の場合は４.８〜５.０ｅＶ程度の仕事関数値を得ることができる。これは(ＴｉxＡｌy)1-zＮz膜内の窒素（Ｎ）量を調節することにより、二重仕事関数を有するＣＭＯＳ金属ゲート電極の実現が可能であることを意味する。
【００２１】
従って、本発明では(ＴｉxＡｌy)1-zＮz膜をゲート電極として使用するに際して、ｎＭＯＳには２０％以下の少量の窒素（Ｎ）が含有された(ＴｉxＡｌy)1-zＮz膜を使用し、ｐＭＯＳには３０〜６０％の多量の窒素（Ｎ）が含有された(ＴｉxＡｌy)1-zＮz膜を使用する。
【００２２】
さらに具体的には、本発明においてｎＭＯＳの金属ゲート電極には仕事関数値の低い(ＴｉxＡｌy)1-zＮz膜（ここで、ｚは０.０〜０.２）を形成するために、ＴｉxＡｌyターゲットを用いて窒素反応性スパッタリングを使用する。
【００２３】
ここで、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙはｘ／ｙが０.５〜２０である。この際、窒素（Ｎ）量は０〜２０sccmとし、アルゴン（Ａｒ）量は５〜３０sccmとし、高周波電力は０.２５〜１５ｋＷとする。また、本発明においてｐＭＯＳの金属ゲート電極には仕事関数値の高い(ＴｉxＡｌy)1-zＮz膜（ここで、ｚは０.３〜０.６）を形成するためにＴｉxＡｌyターゲットを用いて窒素反応性スパッタリングを使用する。
【００２４】
ここで、チタニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成ｙはｘ／ｙが０.５〜２０である。この際、窒素（Ｎ）量は３０〜１００sccmとし、アルゴン（Ａｒ）量は５〜３０sccmとし、高周波電力は０.２５〜１５ｋＷとする。
【００２５】
一方、前駆体を用いたＣＶＤ法またはＡＣＶＤ(advanced CVD)法で(ＴｉxＡｌy)1-zＮz膜の組成を変化させて仕事関数値を調整することも本発明の範囲に含まれる。この際、チタニウム（Ｔｉ）の前駆体としてはＴｉＣｌ4、ＴＤＥＡＴ(tatrakis diethylaminotitanium)、ＴＤＭＡＴ(tatrakis  dimethylaminotitanium)のいずれかを使用することができ、アルミニウム（Ａｌ）の前駆体としてはＡｌＣｌ3、ＴＭＡ[Ａｌ(ＣＨ3)3]のいずれかを、窒素（Ｎ）のソースとしてはＮＨ3、Ｎ2、ＮＤ3のいずれかを使用することができる。
【００２６】
また、ＡＬＤ(atomic layer deposition)法を用いて(ＴｉxＡｌy)1-zＮz膜の組成を変化させて仕事関数値を調整することもできる。この際、チタニウム（Ｔｉ）の前駆体としてはＴｉＣｌ4、ＴＤＥＡＴ、ＴＤＭＡＴのいずれかを使用することができ、アルミニウム（Ａｌ）の前駆体としてはＡｌＣｌ3、ＴＭＡ[Ａｌ(ＣＨ3)3]のいずれかを使用することができる。
【００２７】
これを前駆体を用いて蒸着するサイクル間の途中に窒素（Ｎ）含量を調節するためにパージング(purging)する物質としてはＮＨ3、Ｎ2、ＮＤ3のいずれかを使用することができ、５０〜６５０℃の温度範囲、０.０５〜３Torr気圧で蒸着することができる。この際、窒素（Ｎ）組成はそれぞれのサイクル数で制御する。
【００２８】
もう一つの方法は、ＲＰＣＶＤ(remote plasma CVD)法を使用する方式である。この際、リモートプラズマのためのプラズマソースはＥＣＲ(electron cyclotron resonance)を使用するときに２.０〜９ＧＨｚの周波数を使用し、プラズマを励起するときにヘリウム（Ｈｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）のいずれかを使用する。
【００２９】
また、使用ガスの流量比を調節してＴｉ／Ａｌ／Ｎの相対量を調節する。この際、リモートプラズマＣＶＤ法による蒸着時にチタニウム（Ｔｉ）やアルミニウム（Ａｌ）などの金属ソースは、チャンバー内に注入するが、ウェーハの近くで噴射されるようにし、窒素（Ｎ）ソースはプラズマの近くで励起させてウェーハの付近に導入する。
【００３０】
上述した本発明の実施例の外にもいろいろのゲート電極製造方法、例えばダマシンゲート(damascene gate)などにおいてｎＭＯＳとｐＭＯＳ地域にそれぞれ窒素組成の異なる(ＴｉxＡｌy)1-zＮz膜を形成して仕事関数値を調節することも本発明に含まれる。
【００３１】
【発明の効果】
上述したように、本発明は半導体素子のゲート電極形成時に組成ｚが０.０〜０.２、０.３〜０.６の(ＴｉxＡｌy)1-zＮz膜を用いてｎＭＯＳ地域には仕事関数値を４.２〜４.３ｅＶ、ｐＭＯＳ地域には仕事関数値を４.８〜５.０ｅＶと調節し、さらにスパッタリングで形成するとき窒素だけでなくチタニウムとアルミニウムの組成比を調節して仕事関数を制御することにより、ｎＭＯＳとｐＭＯＳの両方ともにおいて表面チャネルＣＭＯＳ素子を実現してしきい値電圧を低めることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】Ｔｉ3Ａｌ膜においてゲート酸化膜の厚さによるＣ−Ｖ曲線グラフである。
【図３】Ｔｉ3Ａｌ膜と(Ｔｉ3Ａｌ)0.5Ｎ0.3膜においてゲート酸化膜の厚さによるフラットバンド電圧を示すグラフである。
【符号の説明】
１１  半導体基板
１１ａ  Ｐウェル
１１ｂ  Ｎウェル
１２ａ及び１２ｂ  第１及び第２ゲート絶縁膜
１３ａ及び１３ｂ  第１及び第２(ＴｉxＡｌy)1-zＮz膜
１４ａ及び１４ｂ  第１及び第２金属ゲート電極
１５ａ及び１５ｂ  第１及び第２絶縁膜スペーサ
１６ａ及び１６ｂ  Ｎ型及びＰ型ソース／ドレイン接合部
【図１】
0004753510.tif 000002
【図２】
0004753510.tif 000003
【図３】
0004753510.tif 000004