(57)【特許請求の範囲】
【請求項１】
被写体からの光を集光して、前記被写体の光学像を結像する光学系と、
前記光学系により結像された前記被写体の光学像を複数の全画素に同時に露光して光電変換して得た電荷を前記全画素に蓄積した後、露光期間に蓄積した前記電荷を各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサと、
前記光学系を、前記グローバルシャッタ型ＣＭＯＳセンサと一体化させて固定するマウント機構と、
前記グローバルシャッタ型ＣＭＯＳセンサから出力された前記撮像信号に対して所定の処理を施して出力する出力回路部と
を有し、
前記グローバルシャッタ型ＣＭＯＳセンサは、
半導体基板上に形成された第１導電型のウェル、及び前記ウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記ウェルに接続する第２導電型の埋め込み部を有し、前記光学系によって結像された光学像を光電変換して電荷を蓄積するフォトダイオードと、
前記第１の領域上に形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記ウェル内の領域に形成された第１導電型の第１ソース部と、前記第１ソース部の周囲に前記リング状ゲート電極の外周に達しないように形成されて前記第１ソース部に接続し前記フォトダイオードから転送された前記電荷を蓄積する第２導電型のソース近傍領域部と、前記ウェルにおける前記第１の領域とは異なる第３の領域に前記第１ソース部及び前記ソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、前記ソース近傍領域部に蓄積された電荷を前記撮像信号として出力するリング状ゲートトランジスタと、
前記第１の領域上に、前記リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、前記埋め込み部を第２ソース部とし、前記ソース近傍領域部を第２ドレイン部とし、前記フォトダイオードに蓄積された前記電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、
を画素毎に備えていることを特徴とする光学系一体型撮像モジュール。
【請求項２】
前記リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、
前記転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、
を更に備えていることを特徴とする請求項１記載の光学系一体型撮像モジュール。
【請求項３】
筐体部と、
前記筐体部に固定された撮像部と、
を備え、
前記撮像部は、被写体からの光を集光して、前記被写体の光学像を結像する光学系と、
前記光学系により結像された前記被写体の光学像を複数の全画素に同時に露光して光電変換して得た電荷を前記全画素に蓄積した後、露光期間に蓄積した前記電荷を各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサと、前記光学系を前記グローバルシャッタ型ＣＭＯＳセンサと一体化させて固定するマウント機構と、前記グローバルシャッタ型ＣＭＯＳセンサから出力された前記撮像信号に対して所定の処理を施して出力する出力回路部とを有する光学系一体型撮像モジュールを備え、
前記グローバルシャッタ型ＣＭＯＳセンサは、
半導体基板上に形成された第１導電型のウェル、及び前記ウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記ウェルに接続する第２導電型の埋め込み部を有し、前記光学系によって結像された光学像を光電変換して電荷を蓄積するフォトダイオードと、
前記第１の領域上に形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記ウェル内の領域に形成された第１導電型の第１ソース部と、前記第１ソース部の周囲に前記リング状ゲート電極の外周に達しないように形成されて前記第１ソース部に接続し前記フォトダイオードから転送された前記電荷を蓄積する第２導電型のソース近傍領域部と、前記ウェルにおける前記第１の領域とは異なる第３の領域に前記第１ソース部及び前記ソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、前記ソース近傍領域部に蓄積された電荷を前記撮像信号として出力するリング状ゲートトランジスタと、
前記第１の領域上に、前記リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、前記埋め込み部を第２ソース部とし、前記ソース近傍領域部を第２ドレイン部とし、前記フォトダイオードに蓄積された前記電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、
を画素毎に備えていることを特徴とする携帯端末。
【請求項４】
前記リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、
前記転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、
を更に備えていることを特徴とする請求項３記載の携帯端末。
【請求項５】
前記撮像信号を画像として表示する画像表示部と、
前記撮像信号を外部に送信する送信部と、
を更に備えていることを特徴とする請求項３又は４記載の携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光学系一体型撮像モジュール及びそれを用いた携帯端末に係り、特に光学系と撮像素子とが一体化構成された光学系一体型撮像モジュールと、それを用いた携帯電話等の携帯端末に関する。
【背景技術】
【０００２】
近年、携帯電話やＰＤＡ（Personal Digital Assistants）等の携帯端末の多くに、撮像装置を備えた小型カメラが搭載されている。この撮像装置には、ＣＣＤ（Charge Coupled Device:電荷結合素子）やＣＭＯＳ（Complementary MOS）センサ等の固体撮像素子が備えられる。このうち、ＣＭＯＳセンサは、ＣＣＤに比べて安価に製造できること、低消費電力であること、高画素数化に適していることなどから注目されている。また、携帯端末などに搭載する際に、部品点数を減らし、組み立てを簡易化したりすることなどの目的のために、レンズなどの光学系とＣＭＯＳセンサとを一体化して、光学系一体型撮像モジュールとして構成される。
【０００３】
図８は従来のＣＭＯＳセンサを使った、光学系一体型撮像モジュールの一例の構成図を示す。同図において、被写体（図示せず）から出た光は、光学系１０２を介して、ＣＭＯＳセンサ１０１の撮像面に結像され、ここで光電変換されて電気信号（撮像信号）に変換された後、出力装置１０６に送られる。出力装置１０６はハードディスク、フラッシュメモリ、ＤＶＤ（Digital Versatile Disc）などの記録メディアであったり、モニタやプロジェクタなどの映像出力機器であったりする。光学系１０２は、マウント機構１０３によりＣＭＯＳセンサ１０１と一体化構成になっている。
【０００４】
図９は光学系一体型撮像モジュールを搭載した携帯端末の一例の外観図を示す。同図（Ａ）は正面図、同図（Ｂ）は背面図、同図（Ｃ）は右側面図を示す。同図中、図８と同一構成部分には同一符号を付し、その説明を省略する。図９の携帯端末は、第１の筐体部１１１と第２の筐体部１１２の各一側端部同士がヒンジ機構１１３により回動自在に結合された、折り畳み型携帯電話機を示している。
【０００５】
第１の筐体部１１１と第２の筐体部１１２の互いの内側面が拡開された開状態では、同図（Ａ）に示すように、第１の筐体部１１１の内側面に設けられた表示部１１４が視認可能状態となり、かつ、第２の筐体部１１２の内側面に設けられた各種のキーからなる操作部１１５が操作可能状態となる。なお、第１の筐体部１１１の上端部にはアンテナ１１６が設けられているが、図９（Ｃ）では便宜上図示は省略してある。また、第１の筐体部１１１の内側面の上端部付近には、受話音声出力用スピーカ１１７が設けられ、第２の筐体部１１２の内側面の下端部付近には、送話音声入力用マイク１１８が設けられている。
【０００６】
また、図９（Ｂ）に示すように、第１の筐体部１１１の背面の所定位置に光学系１０２が露出する構成となっている。また、図９（Ｂ）のＢーＢ’線に沿う断面を同図（Ｃ）に示すように、第１の筐体部１１１には、ＣＭＯＳセンサ１０１と光学系１０２とがマウント機構１０３により一体化構成とされた光学系一体型撮像モジュールが内蔵されている。このような構成の携帯端末では、ＣＭＯＳセンサ１０１が光学系１０２と共にモジュール化されていることにより、部品点数が少なく、また、組み立て時の光学的な調整も簡素化される。上記のＣＭＯＳセンサ１０１はローリングシャッタ型ＣＭＯＳセンサである。
【０００７】
また、携帯電話やＰＨＳ（簡易型携帯電話機）などの携帯端末は、近年、デジタルカメラ機能が付加され、静止画だけではなく、静止画を連続して撮影し、簡易動画として撮影することも可能となっている。図１０はこのデジタルカメラ機能が付加された従来の携帯端末の一例のブロック図を示す。同図において、撮像対象（被写体）１２０からの光は縮小光学系１２１によりローリングシャッタ型ＣＭＯＳセンサ１２２の撮像領域の大きさに縮小されて撮像領域に結像される。ローリングシャッタ型ＣＭＯＳセンサ１２２は、結像された撮像対象１２０の光像を光電変換して電気信号である撮像信号を生成する。
【０００８】
上記の撮像信号は画像処理部１２３に供給され、フォーカスを合わせたり、画像圧縮やテキストの電子化などの処理が施され、画像蓄積メモリ１２５に供給されて蓄積される一方、画像表示部１２５に供給されて画像として表示される。画像蓄積メモリ１２４は、ハードディスク、フラッシュメモリ、ＤＶＤなどの記録メディアでもよい。
【０００９】
制御用マイクロコンピュータ（マイコン）１２６は、キー受信部１２８を介してキー１２７の入力を監視し、電話をかけたり、蓄積した画像を無線で送受信したりする。通話を行うために発呼する場合は、制御用マイコン１２６はキー１２７から入力された相手端末の電話番号に応じたダイヤル信号を生成して送受信部１３２及びアンテナ１３３を介して最寄りの基地局へ無線送信し、更にはその基地局から移動通信網を介して相手端末へ送信する。所定のシーケンスを経て相手端末との通話路が形成されると、相手端末から送信された所定の信号形態の音声信号はアンテナ１３３を介して送受信部１３２で受信し、更に音声コーデック（ＣＯＤＥＣ）１３０で復調した後、スピーカ１３１から受話音声として発音する。また、送話音声はマイク１２９により音響−電気変換されて音声信号となり、音声ＣＯＤＥＣ１３０で所定の信号形態に変調された後、送受信部１３２及びアンテナ１３３を介して相手端末へ送信される。
【００１０】
また、撮像した画像を送信する場合は、制御用マイコン１２６はアンテナ１３３、送受信部１３２を介して指定されたダイヤル番号宛に発呼する。所定のシーケンスを経て相手端末との通話路が形成されると、制御用マイコン１２６は指定された画像を画像蓄積メモリ１２４から選択して、送受信部１３２で所定の送信信号形態に変換してアンテナ１３３から送信相手へ無線送信する。送信相手は人間に限らず、メールサーバなどでもよい。
【００１１】
以上のような携帯端末で使用されるＣＭＯＳセンサ１０１、１２２について更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。
【００１２】
図１１は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【００１３】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【００１４】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【００１５】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【００１６】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【００１７】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【００１８】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【００１９】
次に、図１１に示す従来のＣＭＯＳセンサの動作について図１２のタイミングチャートを併せ参照して説明する。なお、図１１中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００２０】
まず、垂直シフトレジスタ出力線１８−１の電位が図１２（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図１２（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００２１】
この状態で、最初にパルス供給端子１５に図１２（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図１２（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００２２】
次に、パルス供給端子１４に時刻ｔ４で図１２（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図１２（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図１２（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００２３】
端子３６の入力信号はこの間図１２（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図１２（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図１２（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００２４】
次に、端子３６に図１２（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図１２（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００２５】
その後、図１２（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図１２（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００２６】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００２７】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
このような従来のローリングシャッタ型ＣＭＯＳセンサは、１行ずつ順番に読み出しを行うもので、読み出しが終了するまで電荷はフォトダイオード２に蓄えられている。従って、動画など動きの速い撮像対象を撮影する場合、ローリングシャッタ型ＣＭＯＳセンサからの読み出しが終了するまで撮像対象が動くと画像がぶれるという問題がある。もしも、ローリングシャッタ型ＣＭＯＳセンサからの信号読み出しが終了する前に撮像対象が動くと、読み出しが終わっていない行のフォトダイオードは動いた撮像対象の情報も光電変換してしまうため、得られる画像はぶれる。さらには、動き続ける対象を撮像すると、変形してしまう。
【００２９】
この間題を避ける方法として、図１３に示すように、ローリングシャッタ型ＣＭＯＳエリアセンサ１０１の光入射側前方に、メカニカルシャッタ１０８を設け、そのオープン期間に対応して全ラインの１フレーム期間の露光を行い、そのクローズ期間で各１ラインずつ順次に読み出しを行うことで、露光プロセスと信号読出しプロセスを分離する方法が考えられるが、機構がその分複雑になるため、装置のコストが高くなったり、動作の信頼性が低下したりと、デメリットが大きい。
【００３０】
本発明は以上の点に鑑みなされたもので、センサからの映像がぶれたり変形したりしない、光学系一体型撮像モジュール及びそれを用いた携帯端末を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記の目的を達成するため、本発明の光学系一体型撮像モジュールは、被写体からの光を集光して、被写体の光学像を結像する光学系と、光学系により結像された被写体の光学像を複数の全画素に同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサと、光学系をグローバルシャッタ型ＣＭＯＳセンサと一体化させて固定するマウント機構と、グローバルシャッタ型ＣＭＯＳセンサから出力された撮像信号に対して所定の処理を施して出力する出力回路部とを有し、
グローバルシャッタ型ＣＭＯＳセンサは、
半導体基板上に形成された第１導電型のウェル、及びウェルにおける所定の第１の領域とは異なる第２の領域に形成されてウェルに接続する第２導電型の埋め込み部を有し、光学系によって結像された光学像を光電変換して電荷を蓄積するフォトダイオードと、第１の領域上に形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応するウェル内の領域に形成された第１導電型の第１ソース部と、第１ソース部の周囲にリング状ゲート電極の外周に達しないように形成されて第１ソース部に接続しフォトダイオードから転送された電荷を蓄積する第２導電型のソース近傍領域部と、ウェルにおける第１の領域とは異なる第３の領域に第１ソース部及びソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、ソース近傍領域部に蓄積された電荷を撮像信号として出力するリング状ゲートトランジスタと、第１の領域上に、リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、埋め込み部を第２ソース部とし、ソース近傍領域部を第２ドレイン部とし、フォトダイオードに蓄積された電荷をリング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、を画素毎に備えていることを特徴とする。
【００３２】
また、本発明の光学系一体型撮像モジュールは、リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、を更に備えていることを特徴とする。
【００３４】
また、上記の目的を達成するため、本発明の携帯端末は、筐体部と、筐体部に固定された撮像部と、を備え、撮像部は、被写体からの光を集光して、被写体の光学像を結像する光学系と、光学系により結像された被写体の光学像を複数の全画素に同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサと、光学系を、グローバルシャッタ型ＣＭＯＳセンサと一体化させて固定するマウント機構と、グローバルシャッタ型ＣＭＯＳセンサから出力された撮像信号に対して所定の処理を施して出力する出力回路部とを有する光学系一体型モジュールを備え、
上記グローバルシャッタ型ＣＭＯＳセンサは、半導体基板上に形成された第１導電型のウェル、及びウェルにおける所定の第１の領域とは異なる第２の領域に形成されてウェルに接続する第２導電型の埋め込み部を有し、光学系によって結像された光学像を光電変換して電荷を蓄積するフォトダイオードと、第１の領域上に形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応するウェル内の領域に形成された第１導電型の第１ソース部と、第１ソース部の周囲にリング状ゲート電極の外周に達しないように形成されて第１ソース部に接続しフォトダイオードから転送された電荷を蓄積する第２導電型のソース近傍領域部と、ウェルにおける第１の領域とは異なる第３の領域に第１ソース部及びソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、ソース近傍領域部に蓄積された電荷を撮像信号として出力するリング状ゲートトランジスタと、第１の領域上に、リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、埋め込み部を第２ソース部とし、ソース近傍領域部を第２ドレイン部とし、フォトダイオードに蓄積された電荷をリング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、を画素毎に備えていることを特徴とする。
【００３６】
また、上記の目的を達成するため、本発明の携帯端末は、リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、を更に備えていることを特徴とする。
また、本発明の携帯端末は、撮像信号を画像として表示する画像表示部と、撮像信号を外部に送信する送信部と、を更に備えていることを特徴とする。
【発明の効果】
【００３８】
本発明の光学系一体型撮像モジュールによれば、グローバルシャッタ型ＣＭＯＳエリアセンサを用いたことにより、メカニカルシャッタなどの複雑な機構なしに露光と信号読出し作業が分離できるため、動きの速い被写体を撮像した場合であっても、撮像画像がぶれず変形しないという効果がある。
【００３９】
また、本発明の携帯端末によれば、グローバルシャッタ型ＣＭＯＳエリアセンサを有する光学系一体型撮像モジュールを筐体内に組み込むことにより、部品点数の減少や組み立て加工時の光学的調整の簡素化の実現と、動きの速い被写体を撮像した場合であっても、撮像画像がぶれず変形しないという効果を両立できる。
【００４０】
更に、本発明の携帯端末によれば、撮像機能をグローバルシャッタ型ＣＭＯＳセンサを用いて実現するようにしたため、グローバルシャッタ型ＣＭＯＳセンサにより撮像した、動きの速い被写体を撮像した場合でもぶれのない高品質の撮像画像を表示したり、通信相手へ送信することができる。
【発明を実施するための最良の形態】
【００４１】
次に、発明を実施するための最良の形態について図面と共に説明する。図１は本発明になる光学系一体型撮像モジュールの一実施の形態の構成図を示す。同図中、図８と同一構成部分には同一符号を付してある。図１に示す光学系一体型撮像モジュールは、マウント機構１０３により光学系１０２とグローバルシャッタ型ＣＭＯＳセンサ２０１とが一体化された構成とされている。これにより、被写体（図示せず）から出た光は、光学系１０２を介して、グローバルシャッタ型ＣＭＯＳセンサ２０１の撮像面に結像され、ここで光電変換されて電気信号（撮像信号）に変換された後、出力装置１０６に送られる。
【００４２】
本実施の形態と図８に示した従来の光学系一体型撮像モジュールと比較すると、本実施の形態が固体撮像素子としてグローバルシャッタ型ＣＭＯＳセンサ２０１を用いている点に特徴がある。そこで、次に、グローバルシャッタ型ＣＭＯＳセンサ２０１の実施の形態について詳細に説明する。
【００４３】
図２はグローバルシャッタ型ＣＭＯＳセンサの一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子１１１であるグローバルシャッタ型ＣＭＯＳセンサは、ｐ＋型基板４１上にｐ−型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。
【００４４】
リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ−型領域４９がある。この埋め込みのｐ−型領域４９とｎウェル４３は、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。
【００４５】
埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００４６】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００４７】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図２（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００４８】
図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００４９】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図２の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００５０】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００５１】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図２の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００５２】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００５３】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００５４】
次に、図３に示すＣＭＯＳセンサの駆動方法について、図４のタイミングチャートと共に説明する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード（図２（Ａ）の５０、図３の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００５５】
続く図４（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図２（Ａ）の５０、図３の６４等）からリング状ゲート電極（図２の４５）のソース近傍ｐ型領域（図２の４７）にホールを転送することである。そのため、図４（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図２の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００５６】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００５７】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００５８】
図２（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００５９】
続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図２（Ａ）の５０、図３の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００６０】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００６１】
続く図４（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００６２】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。
【００６３】
この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００６４】
続く図４（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６５】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００６６】
続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００６７】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００６８】
続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００６９】
上記の図２（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００７０】
なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００７１】
なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。
【００７２】
このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。
【００７３】
次に、このグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた場合の画像取り込みのプロセスフローについて、図５と共に説明する。まず、図５に３０１で示すように、被写体の画像をグローバルシャッタ型ＣＭＯＳセンサ２０１で露光、すなわち、被写体からの光をフォトダイオード５０で光電変換する。これは図４の期間（１）に当たり、各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。
【００７４】
続いて、図５に３０２で示すように、グローバルシャッタ型ＣＭＯＳセンサ内の転送ゲート（図３の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が電荷転送期間のタイミングで読み出し回路に一斉に転送される。これは図４の期間（２）に当たる。その後、図５に３０３で示すように、読み出し回路により読み出し期間内で、順次各画素からの信号が読み出される。
【００７５】
このとき、図５に３０４で示すように、フォトダイオード５０には、次の瞬間の被写体からの光が入り、露光されて光電変換が行われるが、その直前の１フレーム期間での露光により得られた信号電荷は、既にソース近傍ｐ型領域（図２（Ｂ）の４７）に転送済みなので、このとき光電変換されて蓄積された電荷は信号電荷に影響を与えない。新しいフォトダイオード電荷蓄積が始まったタイミングで露光３０４、転送３０５、信号読出し３０６を繰り返す。これにより、グローバルシャッタ型ＣＭＯＳセンサ２０１により動きの速い撮像対象を撮像した場合でも、撮像画像はぶれたり変形することがない。
【００７６】
図６は本発明になる携帯端末の第１の実施の形態の外観図を示す。同図（Ａ）は正面図、同図（Ｂ）は背面図、同図（Ｃ）は右側面図を示す。同図中、図９と同一構成部分には同一符号を付し、その説明を省略する。図６の携帯端末は、第１の筐体部１１１と第２の筐体部１１２の各一側端部同士がヒンジ機構１１３により回動自在に結合された、折り畳み型携帯電話機を示している点は図９の携帯端末と同様であるが、本実施の形態の携帯端末は、図９の携帯端末とは異なり、固体撮像素子としてグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた点に特徴がある。
【００７７】
グローバルシャッタ型ＣＭＯＳセンサ２０１は、マウント機構１０３により光学系１０２と一体化構成とされた、図１に示した本発明の光学系一体型撮像モジュールを構成している。従って、本実施の形態も図１と同様に、動きの速い撮像対象を撮像した場合でも、撮像画像はぶれたり変形することがない、という効果が得られる。
【００７８】
図７は本発明になる携帯端末の第２の実施の形態のブロック図を示す。同図中、図１０と同一構成部分には同一符号を付し、その説明を省略する。本実施の形態は、図１０のローリングシャッタ型ＣＭＯＳセンサ１２２の替わりに、グローバルシャッタ型ＣＭＯＳセンサ２１１を用いた点に特徴がある。このグローバルシャッタ型ＣＭＯＳセンサ２１１は、第１の実施の形態のグローバルシャッタ型ＣＭＯＳセンサ２０１と同一構成でよい。
【００７９】
図７において、撮像対象（被写体）１２０からの光は縮小光学系１２１によりグローバルシャッタ型ＣＭＯＳセンサ２１１の撮像領域の大きさに縮小されて撮像領域に結像される。グローバルシャッタ型ＣＭＯＳセンサ２１１は、結像された撮像対象１２０の光像を光電変換して電気信号である撮像信号を生成する。
【００８０】
上記の撮像信号はＡ／Ｄ変換器２１２でデジタル信号に変換された後、画像処理部２１３に供給され、ここでフォーカスを合わせたり、画像圧縮やテキストの電子化などの処理が施されてから、画像蓄積メモリ１２４に供給されて蓄積される一方、画像表示部１２５に供給されて画像として表示される。この実施の形態では、グローバルシャッタ型ＣＭＯＳセンサ２１１を用いているので、複雑な機構を設けることなく、露光と信号読み出し作業とを分離でき、動きの速い撮像対象を撮像した場合でも、撮像画像はぶれたり変形することがない、という効果が得られる。
【００８１】
なお、本発明は以上の実施の形態に限定されるものではなく、本発明の携帯端末には携帯電話機以外の簡易型携帯電話機（ＰＨＳ）や携帯型情報機器も包含するものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の光学系一体型撮像モジュールの一実施の形態の構成図である。
【図２】図１のグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。
【図３】本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で示した図である。
【図４】図２のＣＭＯＳセンサの動作を説明するタイミングチャートである。
【図５】図１の実施の形態の画像取り込みのプロセスフローを示す図である。
【図６】本発明の携帯端末の第１の実施の形態の外観図である。
【図７】本発明の携帯端末の第２の実施の形態のブロック図である。
【図８】従来の光学系一体型撮像モジュールの一例の構成図である。
【図９】従来の携帯端末の一例の外観図である。
【図１０】従来の携帯端末の他の例のブロック図である。
【図１１】従来の光学系一体型撮像モジュール及び携帯端末で用いられるローリングシャッタ型ＣＭＯＳセンサの一例の回路図である。
【図１２】図１１の動作説明用タイミングチャートである。
【図１３】従来の光学系一体型撮像モジュールにメカニカルシャッタを設けたときの構成図である。
【符号の説明】
【００８３】
４３  ｎウェル
４５  リング状ゲート電極
４６  ｎ＋型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ＋型ドレイン領域
４９  埋め込みｐ−型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
６１  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
１０２  光学系
１０３  マウント機構
２０１、２１１  グローバルシャッタ型ＣＭＯＳセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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