(57)【特許請求の範囲】
【請求項１】
ＰＬＬ（フェーズ・ロックド・ループ）やＤＬＬ（ディレイ・ロックド・ループ）回路に用いられるチャージポンプ電流補正回路において、
第１および第２の電源間に接続される定電流源と第１，第２のＰＭＯＳトランジスタと第１，第２のＮＭＯＳトランジスタとからなる定電流源回路と、
前記第１および第２の電源間に接続される第３，第４のＰＭＯＳトランジスタと第３，第４のＮＭＯＳトランジスタとからなる充電電流，放電電流の差を抽出する回路と、
アップパルスをゲートに供給される第５のＰＭＯＳトランジスタとセンス出力をゲートに供給される第６のＰＭＯＳトランジスタとからなる充電回路と、
ダウンパルスをゲートに供給される第５のＮＭＯＳトランジスタと前記定電流源および前記第１のＮＭＯＳトランジスタの接続点の電位をゲートに供給される第６のＮＭＯＳトランジスタとからなる放電回路と、
前記第１および第２の電源間に接続される第７，第８のＰＭＯＳトランジスタおよび第７，第８のＮＭＯＳトランジスタと、
＋側を出力ノードに且つ−側を前記第８のＰＭＯＳトランジスタおよび前記第８のＮＭＯＳトランジスタの接続点に接続するとともに、そのセンス出力を前記第６のＰＭＯＳトランジスタのゲートに供給する第１のセンスアンプと、
＋側を前記第４のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタの接続点に且つ−側を前記第８のＰＭＯＳトランジスタおよび前記第８のＮＭＯＳトランジスタの接続点に接続するとともに、そのセンス出力を前記第４のＰＭＯＳトランジスタのゲートに供給する第２のセンスアンプとを有し、
前記出力ノードの電圧が前記ＰＬＬやＤＬＬ回路がロックするための所望の電圧に保持されつつ、前記出力ノードを介し前記充電回路より充電される充電電流と前記放電回路より放電される放電電流が同じ値になるように動作することを特徴とするチャージポンプ電流補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ（フェーズ・ロックド・ループ）やＤＬＬ（ディレイ・ロックド・ループ）回路などに用いられるチャージポンプ電流補正回路（ＣＰ回路）に関し、特に充電電流と放電電流が等しくなるように補正するチャージポンプ電流補正回路に関する。
【０００２】
【従来の技術】
従来のチャージポンプ電流補正回路は、ＰＬＬ回路やＤＬＬ回路のロー・パス・フィルタ（ＬＰＦ）に供給される電流を補正するために用いられている。
【０００３】
図６は一般的なＰＬＬ回路のブロック図である。図６に示すように、このＰＬＬ回路は、リファレンス入力電圧および発振出力電圧の位相を比較し、リファレンス入力信号が帰還される発振出力信号に対し位相的に進んでいるときは、次段を制御する制御パルスとしてＵＰパルスを出力し、逆にリファレンス入力信号が帰還される発振出力信号に対し位相的に遅れているときは、ＤＮパルスを出力する位相比較器１と、この位相比較器１のＵＰパルスおよびＤＮパルスを用いてＬＰＦの容量を充電および放電するための制御電流を作成するチャージポンプ回路（ＣＰ回路）２と、このＣＰ回路２の制御電圧に基づいて安定した発振電圧を出力する電圧制御発振器（ＶＣＯ）３とを備えている。かかるＰＬＬ回路におけるＣＰ回路２は、上述したように、ＬＰＦの容量に対する充電電流および放電電流を制御するために設けられている。
【０００４】
図７は図６に示すＣＰ回路の具体的構成図である。図７に示すように、このＣＰ回路２は、複数のＰＭＯＳトランジスタ（以下、単にＰＭＯＳと称す）Ｐ１〜Ｐ４と複数のＮＭＯＳトランジスタ（以下、単にＮＭＯＳと称す）Ｎ１〜Ｎ６および定電流源Ｉ１を有し、定電流源Ｉ１の定電流をＰＭＯＳＰ２，Ｐ４を備えた充電電流用カレントミラー回路とＮＭＯＳＮ２，Ｎ４を備えた放電電流用カレントミラー回路により、所望の定電流（例えば、Ｉ１の１０倍）に増幅し、ＬＰＦの容量Ｃに対する所定の電圧Ｖｃｏｎｔを作成するものである。しかも、ＰＭＯＳＰ１のゲートにはＵＰパルスを供給して充電電流を制御し、またＮＭＯＳＮ１のゲートにはＤＮパルスを供給して放電電流を制御する。それにより、ＬＰＦの一端の電位Ｖｃｏｎｔを変動させ、ＰＬＬ回路における周波数または遅延時間を変動させる役割を果している。
【０００５】
図８は図６に示すＣＰ回路の出力電圧と充放電電流との特性図である。横軸で示されるＶｃｏｎｔはＬＰＦの容量Ｃに充電される電圧を示し、ＰＬＬやＤＬＬにおいて、ロックする状態においてこのＶｃｏｎｔはある所定の電圧値となる。つまり、ＰＬＬやＤＬＬがロックする条件としてこのＶｃｏｎｔがある所望の電圧に落ち着くことがあげられる（条件１）。また、縦軸で示されるＩｄｓは、ＬＰＦの容量Ｃに充電される電流（ＰＭＯＳ）と放電される電流（ＮＭＯＳ）を示し、ここで示される充電電流と放電電流が等しくなるとＬＰＦの容量Ｃに充電される電圧はある所望の値に落ち着く。つまりＰＬＬやＤＬＬがロックする条件として充電電流と放電電流が等しくなることがあげられる（条件２）。これら条件１と２が揃って初めてＰＬＬやＤＬＬはロックすることが可能となる。図８に示すように、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）の電圧・電流特性であれば、ＶｃｏｎｔがＡ１の点でのみ上記の条件１と条件２が満足され、ロックが可能でありされ、安定した電圧をＶＣＯに対して供給することができる。しかし、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）の出力インピーダンスがプロセスばらつきにより変動すると、Ａ１の点で本来同じ値であるべき充電電流と放電電流（Ｉｄｓ）に差が発生する。
【０００６】
例えば、ＮＭＯＳ（Ｎ２）の出力インピーダンスがプロセスばらつきにより変動（実線から点線特性に）すると、ＰＬＬによりＶｃｏｎｔがＡ１の点でロックしようとするが（条件１）、もはや、Ａ１の点では充放電電流は等しく（条件２）なっておらず、そのため安定し掛けたＶｃｏｎｔの値は、充放電電流が等しいＡ２の点の値に変動してしまう。この結果、充電時のＶｃｏｎｔはＡ１であったにもかかわらず、放電時のＶｃｏｎｔはＡ２に変動させることになる。そして、ロックした状態に至ることは出来なくなる。
【０００７】
図９は図６に示すＣＰ回路の出力電圧と充放電電流とのロック可能なＶｃｏｎｔでの最大値および最小値を画いた特性図である。図９に示すように、ＶＣＯの特性がプロセスばらつきにより変動し、ロックするＶｃｏｎｔがＡ１（Ｂ２）で表される電圧からＡ２（Ｂ１）で表される電圧の間を変動する可能性があるのに対し、ＰＭＯＳ（Ｐ２）はＡ１とＡ２の２点間で、またＮＭＯＳ（Ｎ２）はＢ１とＢ２の２点間で図９に示されるような電流特性を示す。例えばＶＣＯの特性がＡ１（Ｂ２）で表されるＶｃｏｎｔの値でロックする場合（条件１）、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）の持つ出力インピーダンスにより、本来同じ値であるべき（条件２）充電電流と放電電流（Ｉｄｓ）に差が発生する。この結果、充電時のＶｃｏｎｔはＡ１であったにもかかわらず、放電時のＶｃｏｎｔはＢ２に変動することで、所望のＶｃｏｎｔを得ることができなくなる。また、ＶＣＯの特性がＡ２（Ｂ１）で表されるＶｃｏｎｔの値でロックする場合（条件１）、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）の持つ出力インピーダンスにより、本来同じ値であるべき（条件２）充電電流と放電電流（Ｉｄｓ）に差が発生する。この結果、充電時のＶｃｏｎｔはＡ２であったにもかかわらず、放電時のＶｃｏｎｔはＢ１に変動することで、所望のＶｃｏｎｔを得ることができなくなる。これら現象は、特に、チャージポンプを形成するＭＯＳトランジスタのゲート長（Ｌ）が小さくなるにつれて、出力インピーダンスも小さくなるため、充電電流と放電電流の差が顕著になる。
【０００８】
なお、上述の例では、ＰＬＬ回路に用いるＣＰ回路について説明したが、ＤＬＬ回路に用いるＣＰ回路についても、まったく同様である。
【０００９】
【発明が解決しようとする課題】
上述した従来のＣＰ回路は、それを構成する回路素子としてのＰＭＯＳおよびＮＭＯＳの出力インピーダンス値またはその変動によって本来同じ値であるべき充電電流と放電電流（条件２）に差を発生する。このため、従来のＣＰ回路は、図８、図９で説明したように、出力電位（Ｖｃｏｎｔ）を所望の値に保つこと（条件１）ができず、ロックに至らないおそれがあるので、ＰＬＬまたはＤＬＬ回路の性能を劣化させるという欠点がある。
【００１０】
本発明の目的は、このような問題点を解決することにあり、ＰＬＬやＤＬＬ回路に用いられ、出力電位を所望の値に保持しつつ、それら電圧値における充放電電流の値を等しく保つことのできるチャージポンプ電流補正回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のチャージポンプ電流補正回路は、ＰＬＬ（フェーズ・ロックド・ループ）やＤＬＬ（ディレイ・ロックド・ループ）回路に用いられるチャージポンプ電流補正回路において、第１および第２の電源間に接続される定電流源と第１，第２のＰＭＯＳトランジスタと第１，第２のＮＭＯＳトランジスタとからなる定電流源回路と、前記第１および第２の電源間に接続される第３，第４のＰＭＯＳトランジスタと第３，第４のＮＭＯＳトランジスタとからなる充電電流，放電電流の差を抽出する回路と、アップパルスをゲートに供給される第５のＰＭＯＳトランジスタとセンス出力をゲートに供給される第６のＰＭＯＳトランジスタとからなる充電回路と、ダウンパルスをゲートに供給される第５のＮＭＯＳトランジスタと前記定電流源および前記第１のＮＭＯＳトランジスタの接続点の電位をゲートに供給される第６のＮＭＯＳトランジスタとからなる放電回路と、前記第１および第２の電源間に接続される第７，第８のＰＭＯＳトランジスタおよび第７，第８のＮＭＯＳトランジスタと、＋側を出力ノードに且つ−側を前記第８のＰＭＯＳトランジスタおよび前記第８のＮＭＯＳトランジスタの接続点に接続するとともに、そのセンス出力を前記第６のＰＭＯＳトランジスタのゲートに供給する第１のセンスアンプと、＋側を前記第４のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタの接続点に且つ−側を前記第８のＰＭＯＳトランジスタおよび前記第８のＮＭＯＳトランジスタの接続点に接続するとともに、そのセンス出力を前記第４のＰＭＯＳトランジスタのゲートに供給する第２のセンスアンプとを有し、前記出力ノードの電圧が前記ＰＬＬやＤＬＬ回路がロックするための所望の電圧に保持されつつ、前記出力ノードを介し前記充電回路より充電される充電電流と前記放電回路より放電される放電電流が同じ値になるように動作することを特徴として構成される。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。
【００２２】
図１は本発明の一実施の形態を説明するためのチャージポンプ電流補正回路（ＣＰ回路）の具体的構成図である。図１に示すように、本実施の形態におけるＣＰ回路４は、前述した図６のＰＬＬ回路やＤＬＬ回路に用いられ、カレントミラー回路を形成するＰＭＯＳおよびＮＭＯＳの出力インピーダンスのずれから生ずる充電電流と放電電流の差を抽出し、これらＰＭＯＳやＮＭＯＳへ帰還をかけることにより、充放電電流が等しくなるように補正することにある。すなわち、このＣＰ回路４は、従来のチャージポンプに、補正回路を付加したことにある。
【００２３】
まず、このＣＰ回路４は、第１の電源（ハイレベル：ＶＤＤ）に一端を接続した定電流源Ｉ１１と、この定電流源Ｉ１１の他端にドレイン・ゲートを接続したＮＭＯＳ・Ｎ１６と、このＮＭＯＳ・Ｎ１６のソースおよび第２の電源（ローレベル：ＧＮＤ）間に接続され且つゲートにＶＤＤを供給され、常時オン動作しているＮＭＯＳ・Ｎ１５とを備えている。なお、これらは、前述した図７の従来例と同様である。
【００２４】
また、このＣＰ回路４は、ＶＤＤにソースを接続し且つゲートにＧＮＤを供給され、常時オン動作しているＰＭＯＳ・Ｐ１３と、このＰＭＯＳ・Ｐ１３のドレインにソースを接続し充電側のカレントミラーを形成するＰＭＯＳ・Ｐ１４と、このＰＭＯＳ・Ｐ１４のドレインにドレインを接続するとともに、ゲートにＮＭＯＳ・Ｎ１６のゲートと接続し、充電側のカレントミラー回路を形成するＮＭＯＳ・Ｎ１４と、このＮＭＯＳ・Ｎ１４のソースおよびＧＮＤ間に接続され且つゲートにＶＤＤが供給され、常時オン動作しているＮＭＯＳ・Ｎ１３とを備えている。
【００２５】
また、このＣＰ回路４は、ＶＤＤにソースを接続し且つゲートにＵＰパルスを供給され、ＬＰＦの容量Ｃを充電するための充電経路を形成するＰＭＯＳ・Ｐ１１と、このＰＭＯＳ・Ｐ１１のドレインにソースを接続し且つドレインをＣＰ回路４の出力ノード（Ｖｃｏｎｔ）に接続し、ＰＭＯＳ・Ｐ１４とともに充電がわのカレントミラー回路を形成するＰＭＯＳ・Ｐ１２と、同様に出力ノード（Ｖｃｏｎｔ）にドレインを接続し且つゲートをＮＭＯＳ・Ｎ１６のゲートに接続し、充電側のカレントミラー回路を形成するＮＭＯＳ・Ｎ１２のソースおよびＧＮＤ間に接続され且つゲートにＤＮパルスを供給され、ＬＰＦの容量Ｃを放電するための放電経路を形成するＮＭＯＳ・Ｎ１１とを備えている。
【００２６】
さらに、本実施の形態では、前述したＰＭＯＳ・Ｐ１３，Ｐ１４およびＮＭＯＳ・Ｎ１３，Ｎ１４によって充電電流と放電電流の差を抽出するために、ＰＭＯＳ・１４およびＮＭＯＳ・Ｎ１４の接続点と出力ノード（Ｖｃｏｎｔ）との電圧差をセンスアンプ（ＡＭＰ）５で検出し、その差電圧を充電側のカレントミラー回路を形成しているＰＭＯＳ・Ｐ１２，Ｐ１４のゲートに帰還させる。このため、充電側のカレントミラー回路を形成するＰＭＯＳ・Ｐ１２，Ｐ１４のドレイン電圧（Ｖｃｏｎｔ）はセンスアンプ（ＡＭＰ）５によって常に一定に保たれる。すなわち、これらの両ＰＭＯＳは、同じ電流で帰還がかかるように制御されるが、その理由はＰＭＯＳ・Ｐ１２，Ｐ１４の共通接続されたゲートにＡＭＰ５の出力が供給されるので、ＰＭＯＳ・Ｐ１２，Ｐ１４に流れる充電電流，放電電流を自由に制御することができるからである。
【００２７】
次に、上述した図１の回路動作について、出力電位Ｖｃｏｎｔの大きくなったとき、および小さくなったときの動作を中心に説明する。
【００２８】
まず、Ｖｃｏｎｔの電位が大きくなった場合、ＮＭＯＳ・Ｎ１２を流れる電流は増加し、ＰＭＯＳ・Ｐ１２を流れる電流は減少しようとするが、センスアンプ（ＡＭＰ）５による帰還動作により、ＮＭＯＳ・Ｎ１２，Ｎ１４のドレイン電圧が同電位になる。このとき、ＰＭＯＳ・Ｐ１４は、センスアンプ（ＡＭＰ）５の帰還により、ゲート電位を下げるように制御されるので、ＮＭＯＳ・Ｎ１４と同等の電流を流そうとする。同時に、ＰＭＯＳ・Ｐ１２の電流も同様に制御されるので、ＮＭＯＳ・Ｎ１２とＰＭＯＳ・Ｐ１２の電流も同じ値になる。
【００２９】
一方、Ｖｃｏｎｔの電位が小さくなった場合、ＮＭＯＳ・Ｎ１２を流れる電流は減少し、ＰＭＯＳ・Ｐ１２を流れる電流は増加しようとするが、センスアンプ（ＡＭＰ）５による帰還動作により、ＮＭＯＳ・Ｎ１２，Ｎ１４のドレイン電圧が同電位になる。このとき、ＰＭＯＳ・Ｐ１４は、センスアンプ（ＡＭＰ）５の帰還により、ゲート電圧を上げるように制御されるので、ＮＭＯＳ・Ｎ１４と同等の電流を流そうとする。同時に、ＰＭＯＳ・Ｐ１２の電流も同様に制御されるので、ＮＭＯＳ・Ｎ１２とＰＭＯＳ・Ｐ１２の電流も同じ値になる。
【００３０】
さらに、ＰＭＯＳ・Ｐ１２とＮＭＯＳ・Ｎ１２の出力インピーダンスがプロセスばらつきで変動した場合、このときのＰＭＯＳ・Ｐ１２とＮＭＯＳ・Ｎ１２のドレイン・ソース間電位差（Ｖｄｓ）から発生する電位差は、上述した２つのケースのメカニズムと同様に、センスアンプ（ＡＭＰ）５の帰還により、ＰＭＯＳ・Ｐ１２，Ｐ１４のゲート電圧を制御することによって補正される。
【００３１】
図２（ａ），（ｂ）はそれぞれ図１におけるＵＰ，ＤＮパルスの具体的波形図である。図２（ａ）に示すように、この場合は、図１におけるＰＭＯＳ・Ｐ１１のゲートに供給するＵＰパルスとＮＭＯＳ・Ｎ１１のゲートに供給するＤＮパルスとにおけるオン・オフのレシオをほぼ等しくした例であり、ＤＬＬの位相比較器のときに一般的に良く用いられる。すなわち、ＵＰパルスがハイ（ＶＤＤ）レベルのときにＰＭＯＳ・Ｐ１１をＯＦＦさせ、ロウ（ＧＮＤ）レベルのときにＯＮさせるとともに、ＤＮパルスがロウ（ＧＮＤ）レベルのときにＮＭＯＳ・Ｎ１１をＯＦＦさせ、ハイ（ＶＤＤ）レベルのときにＯＮさせる。なお、ロック時においては、ＵＰ／ＤＮパルスのＯＮ／ＯＦＦの時間比は等しい。
【００３２】
また、図２（ｂ）に示すように、この場合は、ＵＰパルスとＤＮパルスとにおけるオン・オフのレシオを極端に小さくした例であり、ＰＬＬの位相比較器に一般的に良く用いられる。
【００３３】
図３は図１に示すＣＰ回路の出力電圧と充放電電流との特性図である。図３に示すように、本来、ＶｃｏｎｔがＡ１の点でロックされ、安定した電圧をＶＣＯに対して供給することができる。上述したように、本実施の形態では、ＰＭＯＳ（Ｐ１２）とＮＭＯＳ（Ｎ１２）の出力インピーダンスがプロセスばらつきにより変動しても、Ａ１の電圧とＡ２の電圧との間で揺らぐことが無く、ＮＭＯＳ（Ｎ１２）の特性変動に応じて、ＰＭＯＳ（Ｐ１２）の特性が変化し、Ａ１点からＡ２の点にロック条件の特性が変化し、充電電流と放電電流（Ｉｄｓ）が等しくなるため、Ｖｃｏｎｔは一定の状態を維持することができる。
【００３４】
つまり、ＮＭＯＳ（Ｎ１２）の出力インピーダンスがプロセスばらつきにより変動（実線から点線特性に）しても、ＰＭＯＳ（Ｐ１２）に帰還（実線から点線特性に）がかかり、Ｖｃｏｎｔは同一のままで且つ電流Ｉｄｓが下ったＡ２の点でロックされる。
【００３５】
図４は図１に示すＣＰ回路の出力電圧と充放電電流との最大値および最小値を画いた特性図である。図４に示すように、ＰＭＯＳ（Ｐ１２）とＮＭＯＳ（Ｎ１２）が共に２点の最大値および最小値で変化する、すなわちＮＭＯＳ（Ｎ１２）はＢ１とＢ２点で、またＰＭＯＳ（Ｐ１２）は帰還（実線から点線特性に）がかかるように設定されていると、ＶＣＯがプロセスばらつきによりその特性が変動し、ロックすべきＶｃｏｎｔの値がＢ１からＢ２の間を変動したときでも、ＰＭＯＳ（Ｐ１２）とＮＭＯＳ（Ｎ１２）の持つ出力インピーダンスにより、充電電流と放電電流（Ｉｄｓ）が等しくなる。
【００３６】
要するに、本実施の形態によれば、充電経路を形成するＰＭＯＳ（Ｐ１２）および放電経路を形成するＮＭＯＳ（Ｎ１２）の出力インピーダンスのずれからくる充電電流と放電電流の差をセンスアンプで抽出し、その電流差を零（０）にするようにゲート電圧を制御することにより、出力電位（Ｖｃｏｎｔ）の値に関わらず、ＰＭＯＳ・Ｐ１２とＮＭＯＳ・Ｎ１２の電流を等しく保つことができるので、Ｖｃｏｎｔを所望の範囲内に抑えることができる。また、本来飽和領域で動作すべきＰＭＯＳ・Ｐ１２，Ｐ１４およびＮＭＯＳ・Ｎ１２，Ｎ１４が線形領域で動作し、電流が大きく変動した場合でも、センスアンプのゲート電圧制御により、ＰＭＯＳ・Ｐ１２およびＮＭＯＳ・Ｎ１２の電流を等しくすることができる。
【００３７】
図５は本発明の他の実施の形態を説明するためのチャージポンプ電流補正回路の具体的構成図である。図５に示すように、本実施の形態におけるＣＰ回路６は、基本的には前述した第１の実施の形態と同様であるが、２つのセンスアンプ（ＡＭＰ）７，８を用いることが大きく相違している。
【００３８】
その構成は、定電流源Ｉ２１とＰＭＯＳ・Ｐ２７，Ｐ２８とＮＭＯＳ・Ｎ２７，Ｎ２８とからなる定電流源回路と、ＰＭＯＳ・Ｐ２５，Ｐ２６とＮＭＯＳ・Ｎ２５，Ｎ２６とからなる充電電流，放電電流の差を抽出する回路と、ＵＰパルスをゲートに供給されるＰＭＯＳ・Ｐ２１とセンス出力をゲートに供給されるＰＭＯＳ・Ｐ２２とからなる充電回路と、ＤＮパルスをゲートに供給されるＮＭＯＳ・Ｎ２１と定電流源Ｉ２１およびＮＭＯＳ・Ｎ２８の接続点の電位をゲートに供給されるＮＭＯＳ・Ｎ２２とからなる放電回路と、ＰＭＯＳ・Ｐ２３，Ｐ２４およびＮＭＯＳ・Ｎ２３，Ｎ２４と、＋側を出力端子（Ｖｃｏｎｔ）に且つ−側をＰＭＯＳ・２４およびＮＭＯＳ・Ｎ２４の接続点に接続するとともに、そのセンス出力を上述したＰＭＯＳ・Ｐ２２のゲートに供給するセンスアンプ（ＡＭＰ）７と、＋側をＰＭＯＳ・２６およびＮＭＯＳ・Ｎ２６の接続点に且つ−側をＰＭＯＳ・２４およびＮＭＯＳ・Ｎ２４の接続点に接続するとともに、そのセンス出力を上述したＰＭＯＳ・Ｐ２６のゲートに供給するセンスアンプ（ＡＭＰ）８とを有している。
【００３９】
また、上述したＣＰ回路６の動作については、ＰＭＯＳ・Ｐ２２，Ｐ２４，Ｐ２６，Ｐ２８が充電側のカレントミラー回路を形成し、ＮＭＯＳ・Ｎ２２，Ｎ２４，Ｎ２６，Ｎ２８が放電側のカレントミラー回路を形成するとともに、センスアンプ（ＡＭＰ）７，８における充電電流，放電電流の差を０にするために、そのセンス出力をＰＭＯＳ・Ｐ２２およびＰＭＯＳ・Ｐ２６のゲートに帰還させている。
【００４０】
要するに、上述した本実施の形態においても、充電経路を形成するＰＭＯＳ（Ｐ２２）および放電経路を形成するＮＭＯＳ（Ｎ２２）の出力インピーダンスのずれからくる充電電流と放電電流の差をセンスアンプで抽出し、その電流差を零（０）にするようにゲート電圧を制御することにより、出力電位（Ｖｃｏｎｔ）の値に関わらず、ＰＭＯＳ・Ｐ２２とＮＭＯＳ・Ｎ２２の電流を等しく保つことができるので、Ｖｃｏｎｔを所望の範囲内に抑えることができる。また、本来飽和領域で動作すべきＰＭＯＳ・Ｐ２２，Ｐ２６およびＮＭＯＳ・Ｎ２２，Ｎ２６が線形領域で動作し、電流が大きく変動した場合でも、センスアンプのゲート電圧制御により、ＰＭＯＳ・Ｐ２２およびＮＭＯＳ・Ｎ２２の電流を等しくすることができる。
【００４１】
なお、上述した実施の形態においては、ＰＭＯＳトランジスタの充電電流をセンスアンプにより帰還をかける例を説明したが、本実施の形態においては、ＮＭＯＳトランジスタの放電電流をセンスアンプで帰還させることも同様にして実現することができる。
【００４２】
【発明の効果】
以上説明したように、本発明のチャージポンプ電流補正回路は、充電経路を形成するＰＭＯＳと放電経路を形成するＮＭＯＳの出力インピーダンスのずれからくる充電電流と放電電流の差をセンスアンプで抽出し、その電流差を零（０）にするようにゲート電圧を制御することにより、出力電位（Ｖｃｏｎｔ）を一定に、もしくは所望の範囲内に抑えることができるという効果がある。また、本発明は、充放電電流が大きく変動した場合でも、本来飽和領域で動作すべきＰＭＯＳおよびＮＭＯＳを線形領域で動作させ、センスアンプのゲート電圧制御を行うことにより、充放電電流を等しくすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのチャージポンプ電流補正回路の具体的構成図である。
【図２】図１におけるＵＰ，ＤＮパルスの具体的波形図である。
【図３】図１に示すＣＰ回路の出力電圧と充放電電流の特性図である。
【図４】図１に示すＣＰ回路の出力電圧と充放電電流との特性の最大値および最小値を画いた特性図である。
【図５】本発明の他の実施の形態を説明するためのチャージポンプ電流補正回路の具体的構成図である。
【図６】一般的なＰＬＬ回路のブロック図である。
【図７】図６に示すチャージポンプ電流補正回路の具体的構成図である。
【図８】図６に示すＣＰ回路の出力電圧と充放電電流との特性図である。
【図９】図６に示すＣＰ回路の出力電圧と充放電電流との特性の最大値および最小値を画いた特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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