(57)【特許請求の範囲】
【請求項１】
プロセッサおよびメモリに接続されルート機能を有するルートデバイスと、
前記ルートデバイスに第１のバスを介して接続される第１のデバイスと、
前記ルートデバイスに第２のバスを介して接続されるとともに、前記第１のデバイスに第３のバスを介して接続される第２のデバイスと、
を備え、
前記ルートデバイスは、前記プロセッサが当該ルートデバイスを介して前記メモリにアクセスした場合に、前記第１のデバイスと前記ルートデバイスとを接続する前記第１のバスおよび前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記第１のデバイスと前記第２のデバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える切替手段を有する、
ことを特徴とする制御装置。
【請求項２】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記第１のデバイスに送信するとともに前記第２のバスを介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項１記載の制御装置。
【請求項３】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記第１のデバイスを通信先として示す通信アドレスを前記第２のデバイスに送信するとともに前記第２のデバイスを通信先として示す通信アドレスを前記第１のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項１記載の制御装置。
【請求項４】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、
前記ルートデバイスと前記第１のデバイスとを接続する前記第１のバスとは異なる第１の信号線をさらに具備し、
前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスとは異なる第２の信号線をさらに具備し、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１の信号線を介して前記第１のデバイスに送信するとともに前記第２の信号線を介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項１記載の制御装置。
【請求項５】
プロセッサおよびメモリに接続されルート機能を有するとともに前記メモリに対する制御機能を有するメモリ制御デバイスと、
前記メモリ制御デバイスに第１のバスを介して接続され、画像処理を実行する画像処理コントローラと、
前記メモリ制御デバイスに第２のバスを介して接続されるとともに前記画像処理コントローラに第３のバスを介して接続され、Ｉ／Ｏデバイスを制御するＩ／Ｏ制御デバイスと、
を備え、
前記メモリ制御デバイスは、前記プロセッサが当該メモリ制御デバイスを介して前記メモリにアクセスした場合に、前記画像処理コントローラと前記Ｉ／Ｏ制御デバイスとの間に位置する前記第１のバスと前記メモリ制御デバイスとを接続する前記第１のバスおよび前記メモリ制御デバイスと前記Ｉ／Ｏ制御デバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記画像処理コントローラと前記Ｉ／Ｏ制御デバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える切替手段を有する、
ことを特徴とする画像処理システム。
【請求項６】
前記画像処理コントローラおよび前記Ｉ／Ｏ制御デバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有し、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記画像処理コントローラに送信するとともに前記第２のバスを介して前記Ｉ／Ｏ制御デバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項５記載の画像処理システム。
【請求項７】
前記画像処理コントローラおよび前記Ｉ／Ｏデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有し、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記画像処理コントローラを通信先として示す通信アドレスを前記Ｉ／Ｏ制御デバイスに送信するとともに前記Ｉ／Ｏ制御デバイスを通信先として示す通信アドレスを前記画像処理コントローラに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項５記載の画像処理システム。
【請求項８】
前記ルートデバイスと前記画像処理システムとを接続する前記第１のバスとは異なる第１の信号線をさらに具備し、
前記ルートデバイスと前記Ｉ／Ｏ制御デバイスとを接続する前記第２のバスとは異なる第２の信号線をさらに具備し、
前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１の信号線を介して前記画像処理コントローラに送信するとともに前記第２の信号線を介して前記Ｉ／Ｏ制御デバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項５記載の画像処理システム。
【請求項９】
プロセッサおよびメモリに接続されルート機能を有するルートデバイスによって実行されるデータ転送経路切替方法において、
前記プロセッサが当該ルートデバイスを介して前記メモリにアクセスし、
前記プロセッサによる前記メモリへのアクセスが発生した場合に、前記ルートデバイスに第１のバスを介して接続される第１のデバイスと前記ルートデバイスとを接続する前記第１のバスおよび前記ルートデバイスと前記ルートデバイスに第２のバスを介して接続されるとともに前記第１のデバイスに第３のバスを介して接続される第２のデバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記第１のデバイスと前記第２のデバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える、
ことを特徴とするデータ転送経路切替方法。
【請求項１０】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々具備するデバイスであり、
前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記第１のデバイスに送信するとともに前記第２のバスを介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項９記載のデータ転送経路切替方法。
【請求項１１】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々具備するデバイスであり、
前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記第１のデバイスを通信先として示す通信アドレスを前記第２のデバイスに送信するとともに前記第２のデバイスを通信先として示す通信アドレスを前記第１のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項９記載のデータ転送経路切替方法。
【請求項１２】
前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、
前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記ルートデバイスと前記第１のデバイスとを接続する前記第１のバスとは異なる第１の信号線を介して前記第１のデバイスに送信するとともに前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスとは異なる第２の信号線を介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える、
ことを特徴とする請求項９記載のデータ転送経路切替方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、画像処理システムおよびデータ転送経路切替方法に関する。
【背景技術】
【０００２】
一般に、画像データその他のデータを扱うデジタル複写機、複合機（ＭＦＰ）等の画像処理システムでは、デバイス間のインタフェースにＰＣＩバス等のパラレル方式のバスが使用されている。
【０００３】
ここで、図２２は従来の画像処理システムのコントローラ構成の一例を示すブロック図である。図２２に示すように、画像処理システムのコントローラ１００は、各デバイス間の画像データの入出力系の相互接続に関して、各デバイス間を同時に流れる大量のデータを絶え間なく管理するとともに、スキャナやプリンタなどの画像入出力装置２００の機能を果たすよう、各デバイスを制御する。そして、高速処理が要求される場合には、ＣＰＵ（Central Processing Unit）１０１やメインメモリ１０２などの高速化、大量の計算を必要とするアプリケーション、コネクティビティ（接続性）の向上などに適応すべく、画像データや制御コマンドなどの種々のデータの流れの速度（内部バンド幅）も高速化していく必要がある。しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題がある。より具体的には、ＭＣＨ（メモリコントロールハブ）と同様の機能を持つデバイス１０３は、ＣＰＵ１０１からのメモリアクセスが発生した場合に、ポート１やポート２からのアクセスを拒否することがあり、その場合、デバイス１０４とデバイス１０５の間の画像データやその他のデータ転送を妨げられ、例えばＨＤＤ１０６やメモリ１０ａ７からネットワークへの画像データ転送が滞ることがあった。一方、ポート１やポート２からのアクセスを拒否しない場合、ＣＰＵ１０１の処理が妨げられるという問題があった。
【０００４】
最近では、パラレル方式のインタフェースに代えて、IEEE1394やUSB等の高速シリアルインタフェースの使用が検討されている。例えば、特許文献１によれば、内部インタフェースとして、IEEE1394やUSB等の高速シリアルインタフェースを使用することが提案されている。
【０００５】
また、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。このPCI Expressシステムは、概略的には、例えば非特許文献１中の図１等に示されるようなルートコンプレックス−スイッチ（任意階層）−デバイス等のツリー構造（木構造）によるデータ通信網として構成されている。
【０００６】
そして、特許文献２によれば、内部インタフェースとして、PCI Expressを使用することが提案されている。
【０００７】
【特許文献１】特開２００１−０１６３８２号公報
【特許文献２】特開２００４−２２１８０９号公報
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、特許文献２において提案されているような内部インタフェースとしてPCI Expressを使用する場合であっても、解決しなくてはならない問題がある。
【０００９】
例えば、図２３に示すようなコントローラ３００の構成である場合、デバイス３０１においてＣＰＵ３０２からメインメモリ３０３へのメモリアクセスが発生した場合には、デバイス３０４とデバイス３０５の間の画像データやその他のデータ転送が妨げられてしまうという問題がある。
【００１０】
本発明は、上記に鑑みてなされたものであって、デバイス間の画像データやその他のデータ転送を妨げることのない制御装置、画像処理システムおよびデータ転送経路切替方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明の制御装置は、プロセッサおよびメモリに接続されルート機能を有するルートデバイスと、前記ルートデバイスに第１のバスを介して接続される第１のデバイスと、前記ルートデバイスに第２のバスを介して接続されるとともに、前記第１のデバイスに第３のバスを介して接続される第２のデバイスと、を備え、前記ルートデバイスは、前記プロセッサが当該ルートデバイスを介して前記メモリにアクセスした場合に、前記第１のデバイスと前記ルートデバイスとを接続する前記第１のバスおよび前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記第１のデバイスと前記第２のデバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える切替手段を有する。
【００１２】
また、請求項２にかかる発明は、請求項１記載の制御装置において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記第１のデバイスに送信するとともに前記第２のバスを介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００１３】
また、請求項３にかかる発明は、請求項１記載の制御装置において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記第１のデバイスを通信先として示す通信アドレスを前記第２のデバイスに送信するとともに前記第２のデバイスを通信先として示す通信アドレスを前記第１のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００１４】
また、請求項４にかかる発明は、請求項１記載の制御装置において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、前記ルートデバイスと前記第１のデバイスとを接続する前記第１のバスとは異なる第１の信号線をさらに具備し、前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスとは異なる第２の信号線をさらに具備し、前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１の信号線を介して前記第１のデバイスに送信するとともに前記第２の信号線を介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００１９】
また、請求項５にかかる発明の画像処理システムは、プロセッサおよびメモリに接続されルート機能を有するとともに前記メモリに対する制御機能を有するメモリ制御デバイスと、前記メモリ制御デバイスに第１のバスを介して接続され、画像処理を実行する画像処理コントローラと、前記メモリ制御デバイスに第２のバスを介して接続されるとともに前記画像処理コントローラに第３のバスを介して接続され、Ｉ／Ｏデバイスを制御するＩ／Ｏ制御デバイスと、を備え、前記メモリ制御デバイスは、前記プロセッサが当該メモリ制御デバイスを介して前記メモリにアクセスした場合に、前記画像処理コントローラと前記Ｉ／Ｏ制御デバイスとの間に位置する前記第１のバスと前記メモリ制御デバイスとを接続する前記第１のバスおよび前記メモリ制御デバイスと前記Ｉ／Ｏ制御デバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記画像処理コントローラと前記Ｉ／Ｏ制御デバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える切替手段を有する。
【００２０】
また、請求項６にかかる発明は、請求項５記載の画像処理システムにおいて、  前記画像処理コントローラおよび前記Ｉ／Ｏ制御デバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有し、前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記画像処理コントローラに送信するとともに前記第２のバスを介して前記Ｉ／Ｏ制御デバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００２１】
また、請求項７にかかる発明は、請求項５記載の画像処理システムにおいて、前記画像処理コントローラおよび前記Ｉ／Ｏデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有し、前記切替段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記画像処理コントローラを通信先として示す通信アドレスを前記Ｉ／Ｏ制御デバイスに送信するとともに前記Ｉ／Ｏ制御デバイスを通信先として示す通信アドレスを前記画像処理コントローラに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００２２】
また、請求項８にかかる発明は、請求項５記載の画像処理システムにおいて、前記ルートデバイスと前記画像処理システムとを接続する前記第１のバスとは異なる第１の信号線をさらに具備し、前記ルートデバイスと前記Ｉ／Ｏ制御デバイスとを接続する前記第２のバスとは異なる第２の信号線をさらに具備し、前記切替手段は、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１の信号線を介して前記画像処理コントローラに送信するとともに前記第２の信号線を介して前記Ｉ／Ｏ制御デバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００２７】
また、請求項９にかかる発明のデータ転送経路切替方法は、プロセッサおよびメモリに接続されルート機能を有するルートデバイスによって実行されるデータ転送経路切替方法において、前記プロセッサが当該ルートデバイスを介して前記メモリにアクセスし、前記プロセッサによる前記メモリへのアクセスが発生した場合に、前記ルートデバイスに第１のバスを介して接続される第１のデバイスと前記ルートデバイスとを接続する前記第１のバスおよび前記ルートデバイスと前記ルートデバイスに第２のバスを介して接続されるとともに前記第１のデバイスに第３のバスを介して接続される第２のデバイスとを接続する前記第２のバスを経由する第１のデータ転送経路から前記第１のデバイスと前記第２のデバイスとを接続する前記第３のバスを経由する第２のデータ転送経路に切り替える。
【００２８】
また、請求項１０にかかる発明は、請求項９記載のデータ転送経路切替方法において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々具備するデバイスであり、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記第１のバスを介して前記第１のデバイスに送信するとともに前記第２のバスを介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００２９】
また、請求項１１にかかる発明は、請求項９記載のデータ転送経路切替方法において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々具備するデバイスであり、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための前記第１のデバイスを通信先として示す通信アドレスを前記第２のデバイスに送信するとともに前記第２のデバイスを通信先として示す通信アドレスを前記第１のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【００３０】
また、請求項１２にかかる発明は、請求項９記載のデータ転送経路切替方法において、前記第１のデバイスおよび前記第２のデバイスは、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替えるためのスイッチを夫々有するデバイスであり、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える制御を前記スイッチに行わせるための信号を前記ルートデバイスと前記第１のデバイスとを接続する前記第１のバスとは異なる第１の信号線を介して前記第１のデバイスに送信するとともに前記ルートデバイスと前記第２のデバイスとを接続する前記第２のバスとは異なる第２の信号線を介して前記第２のデバイスに送信することで、前記第１のデータ転送経路から前記第２のデータ転送経路に切り替える。
【発明の効果】
【００３３】
請求項１，５，９にかかる発明によれば、ルートデバイスにおいてＣＰＵからのメモリアクセスが発生した場合にも、第１のデバイスと第２のデバイスを第２の高速シリアルバスにより直接接続したデータ転送経路を経由してデータ転送することにより、第１のデバイスと第２のデバイスの間の画像データやその他のデータ転送を妨げることのない制御装置を提供することができるという効果を奏する。
【００３４】
また、請求項２，６，１０にかかる発明によれば、ルートデバイスからの信号に応じてデータ転送経路を切り替えることができるという効果を奏する。
【００３５】
また、請求項３，７，１１にかかる発明によれば、パケットの通信先アドレスに応じてデータ転送経路を切り替えることができるという効果を奏する。
【００３６】
また、請求項４，８，１２にかかる発明によれば、信号線を経由してルートデバイスで発生した信号を第１のデバイスと第２のデバイスとに送信するようにしたことにより、データ転送経路の切り替え信号を高速に伝達することができるとともに、ルートデバイスからの信号に応じてデータ転送経路を切り替えることができる。
【発明を実施するための最良の形態】
【００５５】
以下に添付図面を参照して、この発明にかかる制御装置、画像処理システムおよびデータ転送方法の最良な実施の形態を詳細に説明する。
【００５６】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図１７に基づいて説明する。以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態の画像処理システムについて、［画像処理システム］の欄で説明する。
【００５７】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００５８】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００５９】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００６０】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００６１】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。
【００６２】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００６３】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００６４】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００６５】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００６６】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００６７】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００６８】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７−１に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７−２に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００６９】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００７０】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００７１】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００７２】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００７３】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。
【００７４】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００７５】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００７６】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００７７】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００７８】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００７９】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００８０】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００８１】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００８２】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００８３】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００８４】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００８５】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００８６】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００８７】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。
【００８８】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００８９】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００９０】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００９１】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００９２】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００９３】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００９４】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００９５】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００９６】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００９７】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００９８】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００９９】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【０１００】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【０１０１】
［画像処理システム］
本実施の形態のデジタル複写機やＭＦＰ等の画像処理システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
【０１０２】
図１６は、本実施の形態の画像処理システムの制御装置１の構成例を示す概略ブロック図である。本実施の形態の画像処理システムは、例えばＭＦＰ等の機器に適用されるもので、その制御装置１の構成要素として、システム全体の制御を受け持つＣＰＵ２と、メインメモリ３と、ルート機能を有するメモリ制御デバイスであるメモリコントロールハブ４と、第２のデバイスであってＩ／Ｏ制御デバイスであるＩ／Ｏコントロールハブ５と、第１のデバイスであってＭＦＰにおける各種処理を制御する画像処理コントローラであるＭＦＰコントローラ６と、メモリ１０ａと、ＨＤＤ（Hard Disk Drive）１０ｂとを備える。
【０１０３】
メモリコントロールハブ４は、PCI Express規格のルートコンプレックス（木構造のルート機能を有するデバイスであるルートデバイス）に相当するものであって、メインメモリ３を制御してＣＰＵ２やＩ／Ｏコントロールハブ５に接続されたＩ／Ｏデバイスとのデータ転送を司る。
【０１０４】
Ｉ／Ｏコントロールハブ５は、接続されたＩ／Ｏデバイス（例えば、ハードディスクやグラフィックス、ネットワークなど）、またはそのインタフェースを制御する。
【０１０５】
本実施の形態においては、メモリコントロールハブ４とＩ／Ｏコントロールハブ５との間、メモリコントロールハブ４とＭＦＰコントローラ６との間は、それぞれPCI Express規格の高速シリアルバス７，８により接続されている。このように高速シリアルバス７，８により接続することにより、メモリコントロールハブ４を経由したＩ／Ｏコントロールハブ５からＭＦＰコントローラ６に対するデータ転送（データ転送経路Ａ）の高速化が図られている。
【０１０６】
加えて、本実施の形態においては、Ｉ／Ｏコントロールハブ５とＭＦＰコントローラ６との間を、第２の高速シリアルバスであるPCI Express規格の高速シリアルバス９により接続している。すなわち、本実施の形態の画像処理システムの制御装置１は、メモリコントロールハブ４経由のデータ転送経路Ａのほかに、Ｉ／Ｏコントロールハブ５とＭＦＰコントローラ６とを直接接続したデータ転送経路Ｂを有している。
【０１０７】
また、図１７に示すように、ＭＦＰコントローラ６には、メモリコントロールハブ４からの信号１を受け、Ｉ／Ｏコントロールハブ５へのデータ転送経路をメモリコントロールハブ４経由のデータ転送経路ＡからＩ／Ｏコントロールハブ５とＭＦＰコントローラ６とを直接接続したデータ転送経路Ｂへ切り替えるスイッチ１１が備えられている。一方、Ｉ／Ｏコントロールハブ５には、メモリコントロールハブ４からの信号２を受け、ＭＦＰコントローラ６へのデータ転送経路をメモリコントロールハブ４経由のデータ転送経路ＡからＩ／Ｏコントロールハブ５とＭＦＰコントローラ６とを直接接続したデータ転送経路Ｂへ切り替えるスイッチ１２が備えられている。
【０１０８】
このような構成において、メモリコントロールハブ４からの信号１，２に応じたデータ転送経路の切り替え制御について説明する。
【０１０９】
メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合、メモリコントロールハブ４からの信号１及び信号２によりＭＦＰコントローラ６のスイッチ１１とＩ／Ｏコントロールハブ５のスイッチ１２とを制御し、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続したデータ転送経路Ｂを経由して、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５の間でデータ転送を行うようにする。ここに、経路切替手段が実現されている。
【０１１０】
これにより、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合にも、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続したデータ転送経路Ｂを経由してデータ転送することにより、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５の間の画像データやその他のデータ転送を妨げることのないデータ転送システムを提供することができる。
【０１１１】
このように本実施の形態によれば、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合にも、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続したデータ転送経路を経由してデータ転送することにより、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５の間の画像データやその他のデータ転送を妨げることのない画像処理システムを提供することができ、コントローラの同時並行動作を実現することができる。
【０１１２】
また、メモリコントロールハブ４からの信号に応じてデータ転送経路を切り替えることができる。
【０１１３】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１８に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【０１１４】
第１の実施の形態においては、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合、メモリコントロールハブ４からＭＦＰコントローラ６とＩ／Ｏコントロールハブ５に対してPCI Express規格の高速シリアルバス７，８を経由して信号１，２をそれぞれ送信してデータ転送経路を切り替えるようにしたが、本実施の形態においては、通信先アドレスに従ってデータ転送経路を切り替えるようにしたものである。
【０１１５】
図１８は、本発明の第２の実施の形態の画像処理システムの制御装置１の構成例を示す概略ブロック図である。図１８に示すように、ＭＦＰコントローラ６には、通信先アドレスがＩ／Ｏコントロールハブ５の場合に、Ｉ／Ｏコントロールハブ５へのデータ転送経路をメモリコントロールハブ４経由のデータ転送経路ＡからＩ／Ｏコントロールハブ５とＭＦＰコントローラ６とを直接接続したデータ転送経路Ｂへ切り替えるスイッチ２１が備えられている。一方、Ｉ／Ｏコントロールハブ５には、通信先アドレスがＭＦＰコントローラ６の場合に、ＭＦＰコントローラ６へのデータ転送経路をメモリコントロールハブ４経由のデータ転送経路ＡからＩ／Ｏコントロールハブ５とＭＦＰコントローラ６とを直接接続したデータ転送経路Ｂへ切り替えるスイッチ２２が備えられている。
【０１１６】
このような構成において、通信先アドレスに応じたデータ転送経路の切り替え制御について説明する。
【０１１７】
本実施の形態においては、通信先アドレスによりＭＦＰコントローラ６のスイッチ２１とＩ／Ｏコントロールハブ５のスイッチ２２とを制御し、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続したデータ転送経路Ｂを経由して、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５の間でデータ転送を行うようにする。ここに、パケットの通信先アドレスによる経路切替手段が実現されている。
【０１１８】
これにより、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合にも、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続したデータ転送経路Ｂを経由してデータ転送することにより、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５の間の画像データやその他のデータ転送を妨げることのないデータ転送システムを提供することができる。
【０１１９】
このように本実施の形態によれば、通信先アドレスに応じてデータ転送経路を切り替えることができる。
【０１２０】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１９ないし図２１に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【０１２１】
第１の実施の形態においては、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合、メモリコントロールハブ４からＭＦＰコントローラ６とＩ／Ｏコントロールハブ５に対してPCI Express規格の高速シリアルバス７，８を経由して信号１，２をそれぞれ送信してデータ転送経路を切り替えるようにしたが、本実施の形態においては、高速シリアルバス７，８とは別に信号線を設け、この信号線を経由して信号１，２をそれぞれ送信してデータ転送経路を切り替えるようにしたものである。
【０１２２】
図１９は、本発明の第３の実施の形態の画像処理システムの制御装置１の構成例を示す概略ブロック図である。図１９に示すように、本実施の形態の画像処理システムの制御装置１においては、第１の実施の形態で説明した構成に加えて、メモリコントロールハブ４とＩ／Ｏコントロールハブ５との間、メモリコントロールハブ４とＭＦＰコントローラ６との間を、高速シリアルバス７，８とは別に設けられた信号線３１，３２によりそれぞれ接続している。これにより、メモリコントロールハブ４で発生する信号１は、信号線３１を経由してＭＦＰコントローラ６に伝達され、メモリコントロールハブ４で発生する信号２は、信号線３２を経由してＩ／Ｏコントロールハブ５に伝達される。
【０１２３】
ここで、信号線３１，３２は、図２０に示すように、「メモリコントロールハブ４への転送許可（ＨＩＧＨ）」「メモリコントロールハブ４への転送不可（ＬＯＷ）」の２つの状態を伝達することで、スイッチ１１とスイッチ１２とを制御し、ＭＦＰコントローラ６とＩ／Ｏコントロールハブ５を直接接続した高速シリアルバス９（データ転送経路Ｂ）を経由したＩ／Ｏコントロールハブ５とＭＦＰコントローラ６との間でのデータ転送を行う。
【０１２４】
このように本実施の形態によれば、高速シリアルバス７，８とは別に単純な信号線３１，３２を設け、これらの信号線３１，３２を経由してメモリコントロールハブ４で発生した信号１，２をＩ／Ｏコントロールハブ５とＭＦＰコントローラ６とに送信するようにしたことにより、データ転送経路の切り替え信号を高速に伝達することができる。
【０１２５】
また、図２１に示すように、Ｉ／Ｏコントロールハブ５もしくはＭＦＰコントローラ６が、メモリコントロールハブ４とのデータ転送中に「メモリコントロールハブ４への転送許可（ＨＩＧＨ）」から「メモリコントロールハブ４への転送不可（ＬＯＷ）」へと状態が変化した場合は、ただちにメモリコントロールハブ４とのデータ転送を中止し、Ｉ／Ｏコントロールハブ５とＭＦＰコントローラ６との間での高速シリアルバス９（データ転送経路Ｂ）を介したデータ転送が行われる。これにより、メモリコントロールハブ４においてＣＰＵ２からのメモリアクセスが発生した場合にも、Ｉ／Ｏコントロールハブ５とＭＦＰコントローラ６との間の画像データやその他のデータ転送が妨げられることがない。
【図面の簡単な説明】
【０１２６】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７−１】既存のPCIのアーキテクチャを示すブロック図である。
【図７−２】PCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。
【図１５】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１６】本発明の第１の実施の形態の画像処理システムの制御装置の構成例を示す概略ブロック図である。
【図１７】画像処理システムの制御装置におけるデータ転送経路の切り替え例を示す説明図である。
【図１８】本発明の第２の実施の形態の画像処理システムの制御装置におけるデータ転送経路の切り替え例を示す説明図である。
【図１９】本発明の第３の実施の形態の画像処理システムの制御装置の構成例を示す概略ブロック図である。
【図２０】スイッチ切り替えを示すタイミングチャートである。
【図２１】データ転送切り替えを示すタイミングチャートである。
【図２２】従来の画像処理システムのコントローラ構成の一例を示すブロック図である。
【図２３】従来のPCI Expressを使用した画像処理システムのコントローラ構成の一例を示すブロック図である。
【符号の説明】
【０１２７】
１      制御装置
２      ＣＰＵ
３      メモリ
４      ルートデバイス、メモリ制御デバイス
５      第２のデバイス、Ｉ／Ｏ制御デバイス
６      第１のデバイス、画像処理コントローラ
７，８    高速シリアルバス
９      第２の高速シリアルバス
１１，２１    第１のデバイス（画像処理コントローラ）のスイッチ
１２，２２    第２のデバイス（Ｉ／Ｏ制御デバイス）のスイッチ
３１，３２    信号線
Ａ      ルートデバイス（メモリ制御デバイス）経由のデータ転送経路
Ｂ      データ転送経路
【図１】
0004824422.tif 000002
【図２】
0004824422.tif 000003
【図３】
0004824422.tif 000004
【図４】
0004824422.tif 000005
【図５】
0004824422.tif 000006
【図６】
0004824422.tif 000007
【図７−１】
0004824422.tif 000008
【図７−２】
0004824422.tif 000009
【図８】
0004824422.tif 000010
【図９】
0004824422.tif 000011
【図１０】
0004824422.tif 000012
【図１１】
0004824422.tif 000013
【図１２】
0004824422.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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