(57)【特許請求の範囲】
【請求項１】
半導体チップ上に集積化される半導体集積回路装置であって、
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路、および
前記転送回路からの転送情報を前記チップ外部へ転送する回路を備える、半導体集積回路装置。
【請求項２】
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路、および
テスト動作モード指示信号に応答して、外部からのテスト情報を前記転送制御回路へ前記転送回路からの内部情報に代えて転送する回路を備える、半導体集積回路装置。
【請求項３】
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路を備え、
前記ヒューズ回路はモジュール化される少なくとも１個のリンクブロックを含む、半導体集積回路装置。
【請求項４】
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路、および
前記転送回路および前記転送制御回路に結合され、前記転送回路および前記転送制御回路と外部との間で情報を転送するためのバウンダリスキャンレジスタを備える、半導体集積回路装置。
【請求項５】
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路を備え、
前記少なくとも１つのコア回路は、複数のコア回路を含み、前記ヒューズ回路は、前記複数のコア回路それぞれに対する内部情報を格納する、半導体集積回路装置。
【請求項６】
所定の動作を行なう少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路、
前記内部情報のデフォルト値を格納するデフォルト値設定回路、および
前記デフォルト値設定回路の格納するデフォルト値を前記転送回路へ与える回路を備える、半導体集積回路装置。
【請求項７】
半導体チップ上に集積化される半導体集積回路装置であって、
所定の動作を行う少なくとも１個のコア回路、
前記コア回路の外部に配置され、前記チップの管理情報および前記コア回路の内部状態を設定するためのプログラム可能な内部情報を保持するヒューズ回路、
電源投入後、前記ヒューズ回路の保持情報を前記コア回路へシリアルに転送するための転送回路、
前記コア回路内にそれぞれ所定の所定の内部回路に対応して配置され、対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路、
前記コア回路内に配置され、前記転送回路からのシリアル情報をパラレル情報に変換して前記複数のラッチ回路へ転送する転送制御回路、および
前記転送回路からの転送される前記管理情報を前記チップの外部へ転送する回路を備える、半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、コア回路の内部状態をリンク素子によりプログラムするリンクプログラム回路を有する半導体集積回路装置に関する。より特定的には、この発明は、プログラマブルリンク素子の半導体集積回路装置内における配置に関する。
【０００２】
【従来の技術】
半導体集積回路装置においては、製造後の内部動作特性を調整するために、フューズプログラム回路(リンク回路)が配置される。このフューズプログラム回路のフューズ素子（リンク素子）をプログラム（溶断／非溶断）することにより、内部回路特性を、製造パラメータの変動を補償して最適値に設定し、また、記憶装置の不良ビットを救済して製造歩留まりを改善する。このようなフューズプログラム回路は、通常、リンク素子（フューズ素子）のプログラムに、レーザが用いられるため、通常、ＬＴ（レーザトリミング）リンク回路と称される。
【０００３】
このようなＬＴリンク回路を利用する構成の一例として、たとえば特開平１１−３１３９８号公報に示されるように、不良ビット救済用の冗長回路がある。この不良ビット救済回路は、不良アドレスをリンク素子によりプログラムし、不良アドレスを冗長回路で置換することにより、不良ビットを救済する。このようなＬＴリンク回路は、たとえば行ブロックなどの不良救済単位ごとに配置される。
【０００４】
また、ＬＴリンク回路は、内部回路の動作タイミングを最適化するように、遅延回路の遅延時間を調整するために用いられる。この場合、遅延段数または動作電流をリンク素子のプログラムにより調整し、信号のタイミングの調整および動作マージンの改善を行なう。
【０００５】
さらに、半導体集積回路装置においては、外部電源電圧から特定の内部動作のための内部電圧を生成することが行なわれる。このような内部電圧の１つとしては、たとえば、動作電源電流を規定する基準電圧、内部電源電圧または内部高電圧の電圧レベルを決定するための基準電圧などがある。この基準電圧の電圧レベルが、所定電圧レベルより変化すると内部動作条件が変化し、所望の動作特性を実現することができなくなる。このため、基準電圧の電圧レベルを調整するために、このような基準電圧発生回路に対してＬＴリンク回路が配置される。
【０００６】
上述のように、半導体記憶装置における不良ビット救済に限定されず、一般に半導体集積回路装置においては、製造パラメータが変動しても種々の動作条件の変動を補償するために、ＬＴリンク回路が設けられる。このようなＬＴリンク回路は、対象回路の近傍に配置されるのが一般的である。これは、信号配線の錯綜を防止し、また不良ビット救済の場合、高速で不良ビット救済動作を行うために、冗長ビット使用の有無を示す信号を高速で伝搬させる必要があるためである。
【０００７】
図５７は、従来のＬＴリンク回路の構成の一例を示す図である。図５７において、ＬＴリンク回路１は、電源ノードＮＤＰと内部ノードＮＤ０の間に接続され、かつそのゲートにリセット信号ＲＳＴ＿Ｂを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１ａと、内部ノードＮＤ０と接地ノードとの間に直列に接続されるリンク素子１ｃおよびＮチャネルＭＯＳトランジスタ１ｂを含む。ＮチャネルＭＯＳトランジスタ１ｂのゲートにリセット信号ＲＳＴ＿Ｂが与えられる。
【０００８】
ＬＴリンク回路１は、さらに、内部ノードＮＤ０の信号を反転してプログラムデータＦＤＡＴＡを出力するインバータ１ｄと、インバータ１ｄからのプログラムデータＦＤＡＴＡをゲートに受け、選択的に電源ノードＮＤＰと内部ノードＮＤ０とを電気的に結合するＰチャネルＭＯＳトランジスタ１ｅを含む。このインバータ１ｄおよびＭＯＳトランジスタ１ｅはいわゆるハーフラッチを構成する。
【０００９】
リセット信号ＲＳＴ＿ＢがＬレベルのときには、ＭＯＳトランジスタ１ｂがオフ状態であり、一方、ＭＯＳトランジスタ１ａがオン状態であり、内部ノードＮＤ０は、ＭＯＳトランジスタ１ａにより電源電圧レベルに充電される。したがって、インバータ１ｄにより、プログラムデータＦＤＡＴＡは、Ｌレベルに駆動され、応じてＰチャネルＭＯＳトランジスタ１ｅがオン状態となり、このプログラムデータＦＤＡＴＡがインバータ１ｄおよびＭＯＳトランジスタ１ｅによりラッチされる。
【００１０】
リセット信号ＲＳＴ＿ＢがＨレベルとなると、ＭＯＳトランジスタ１ａがオフ状態となり、ＭＯＳトランジスタ１ｂがオン状態となる。リンク素子（フューズ素子）１ｃが溶断されている場合には、内部ノードＮＤ０はＨレベルを維持し、プログラムデータＦＤＡＴＡがＬレベルとなる。一方、リンク素子１ｃが非溶断状態の場合には、内部ノードＮＤ０から接地ノードに電流が流れる経路が形成され、内部ノードＮＤ０がＬレベルとなり、応じてインバータ１ｄからのプログラムデータＦＤＡＴＡがＨレベルとなる。この場合、ＭＯＳトランジスタ１ｅはオフ状態である。
【００１１】
したがって、リセット信号ＲＳＴ＿ＢがＨレベルとなると、プログラムデータＦＤＡＴＡは、リンク素子１ｃの溶断／非溶断に応じた論理レベルに設定される。このプログラムデータＦＤＡＴＡが、次段の対象回路に印加され、所望の内部回路動作を実現する。
【００１２】
図５８は、このＬＴ（レーザトリミング）情報を使用する回路の構成の一例を示す図である。図５８において、内部回路として、基準電圧Ｖｒｅｆを発生する基準電圧発生回路が示される。図５８において、基準電圧発生回路は、電源ノードＮＤＰ１と出力ノードＮＤ１の間に接続される定電流源ＣＲＳと、出力ノードＮＤ１と接地ノードの間に直列に接続される抵抗素子Ｒ０−Ｒｎと、抵抗素子Ｒ１−Ｒｎそれぞれと並列に接続されかつそれぞれのゲートにプログラムデータＦＤＡＴＡ１−ＦＤＡＴＡｎを受けるＮチャネルＭＯＳトランジスタＴＲ１−ＴＲｎを含む。
【００１３】
図５８に示す基準電圧発生回路においては、基準電圧Ｖｒｅｆの電圧レベルが、出力ノードＮＤ１と接地ノードの間の抵抗値と定電流源ＣＲＳを流れる電流Ｉとにより決定される。プログラムデータＦＤＡＴＡ１−ＦＤＡＴＡｎを選択的にＨレベルまたはＬレベルにＬＴリンク回路を用いて設定することにより、ＭＯＳトランジスタＴＲ１−ＴＲｎが選択的にオン／オフ状態となり、ノードＮＤ１と接地ノードの間の抵抗値を調整する。ＭＯＳトランジスタＴＲ１−ＴＲｎがすべてオン状態となると、抵抗素子Ｒ１−Ｒｎが短絡状態となり、出力ノードＮＤ１と接地ノードの間には、抵抗素子Ｒ０のみが接続される状態と等価な状態が実現される。この場合には、基準電圧Ｖｒｅｆは、Ｉ・Ｒ０で表わされる電圧レベルとなる。ここで、Ｒ０は抵抗素子Ｒ０の抵抗値を示す。
【００１４】
一方、ＭＯＳトランジスタＴＲ０−ＴＲｎをすべてオフ状態すると、出力ノードＮＤ１と接地ノードの間の抵抗値は（Ｒ０＋…＋Ｒｎ）となり、基準電圧Ｖｒｅｆは、抵抗素子Ｒ０−Ｒｎの直列合成抵抗をＲとすると、Ｉ・Ｒで表わされる電圧レベルとなる。
【００１５】
したがって、これらのＭＯＳトランジスタＴＲ１−ＴＲｎをプログラムデータＦＤＡＴＡ１−ＦＤＡＴＡｎにより選択的にオン／オフ状態とすることにより、基準電圧Ｖｒｅｆの電圧レベルを最適レベルに設定することができ、内部動作を最適化するように、この基準電圧Ｖｒｅｆの電圧レベルを調整することができる。
【００１６】
【発明が解決しようとする課題】
図５９は、半導体集積回路装置の一例としての半導体記憶装置の全体の構成を概略的に示す図である。この図５９に示す半導体記憶装置は、プロセッサなどのロジックと同一半導体チップ上に集積化される混載ＤＲＡＭ（エンベッデッド・ダイナミック・ランダム・アクセス・メモリ；ｅＲＡＭ）である。
【００１７】
図５９において、半導体記憶装置は、それぞれが行列状に配列される複数のメモリセルを有するメモリセルアレイ２ａおよび２ｂと、メモリセルアレイ２ａおよび２ｂの間に配置され、これらのメモリセルアレイ２ａおよび２ｂの行選択に関連する動作を行なうロウコントロール部３と、メモリセルアレイ２ａおよび２ｂの選択メモリセルとロジックなどの外部装置との間でデータの転送を行なうデータパス部４ａおよび４ｂと、外部からの制御信号に従って、この半導体記憶装置の動作を制御する制御部５と、半導体記憶装置に必要な内部電圧を生成する電源回路部６を含む。
【００１８】
ロウコントロール部３は、メモリセルアレイ２ａおよび２ｂのメモリセル行を選択するためのロウデコーダ、選択メモリセルのデータの検知、増幅およびラッチを行なうセンスアンプ回路を制御するセンスアンプ制御回路および不良メモリセル行を救済するための冗長ロウデコーダを含む。このセンスアンプ回路の活性化タイミングを調整するため、また不良ロウアドレスをプログラムするために、このロウコントロール部３においては、ＬＴリンク回路１が、それぞれ対象回路近傍に配設される。
【００１９】
データパス部４ａおよび４ｂの各々は、メモリセルアレイ２ａおよび２ｂに対応して設けられ、データの書込／読出を行なうライトドライバおよびプリアンプ、不良列を救済するための不良列救済回路、および外部とのインタフェースとなるデータ入出力回路を含む。データパス部４ａおよび４ｂにおいては、不良列救済回路は、通常、内部データ線単位で不良列の救済を行なうため、所定数の内部データ線（ＩＯ線）ごとに、冗長ＩＯ線（スペアＩＯ線）が配置される。これらの冗長ＩＯ線ごとに、不良列アドレスプログラム回路が配置される。したがって、これらの不良列アドレスをプログラムするために、これらのデータパス部４ａおよび４ｂにおいても、ＬＴリンク回路１が配置される。
【００２０】
制御部５は、外部からの制御信号およびアドレス信号に従って、この半導体記憶装置におけるメモリセル行の選択、メモリセル列の選択、およびデータの書込／読出を制御するための信号を生成する。この制御部５においても、内部制御信号の発生タイミングを調整するために、ＬＴリンク回路１が配置される。
【００２１】
電源回路部６には、外部電源電圧から内部電源電圧を生成する内部降圧回路、また選択ワード線上に伝達される高電圧を発生する高電圧発生回路、およびメモリセルアレイの基板領域に印加される基板バイアス電圧を発生する基板バイアス発生回路が配置される。内部電源電圧を発生する場合、基準電圧発生回路からの基準電圧に従ってその内部電源電圧の電圧レベルが決定される。この基準電圧の電圧レベルを調整するために、ＬＴリンク回路１が配置される。また、内部電源電圧を発生する内部降圧回路の電流駆動能力を調整するために、単位電流ドライブトランジスタを、選択的に導通状態とするために、ＬＴリンク回路１が利用される。
【００２２】
また、高電圧または基板電圧を発生する場合、クロック信号に応答してチャージポンプ動作を行なうチャージポンプ回路が利用される。この場合、クロック信号の周期および／またはチャージポンプ能力を調整するために、ＬＴリンク回路１が用いられる。
【００２３】
これらのＬＴリンク回路は、できるだけ対象回路の近傍に配置され、その配線長を短くする。したがって、図５９に示すように、ＬＴリンク回路１が、半導体記憶装置内において分散して全体にわたって配置される。このＬＴリンク回路１は、図５７に示すように、リンク素子１ｃを含んでおり、このリンク素子１ｃの面積は通常のＭＯＳトランジスタのレイアウト面積に比べて大きいため、ＬＴリンク回路のチップ上の占有面積が大きくなるという問題が生じる。
【００２４】
また、ＬＴリンク回路１においてリンク素子のプログラムのためには、レーザなどのエネルギー線が用いられる。このレーザ照射は、チップ外部から行なわれるため、このリンク素子上に、別の配線を配置することはできず、配線レイアウトの自由度が低下するという問題が生じる。特に、ｅＲＡＭの場合、入出力されるデータビットの数が大きいため、特に、データバス部４ａおよび４ｂにおいて、内部データ線の間に、ＬＴリンク回路１を配置するのは極めて困難である。
【００２５】
また、混載ＤＲＡＭは、プロセッサなどのロジックと同一半導体チップ上に集積化されるものの、この半導体チップ上には、他のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、不揮発性メモリ、およびアナログ信号を処理するアナログコアなどの回路ブロックも集積化される。したがって、ロジックとこれらの混載ＤＲＡＭ以外の回路ブロックとの間の配線のために、混載ＤＲＡＭ上をわたって延在する配線を利用することは、分散して配置されるＬＴリンク回路のトリミングの必要性から、禁止する必要がある。このため、混載ＤＲＡＭ以外の回路ブロック間の配線のためには、この混載ＤＲＡＭを迂回する必要があり、配線面積が増大し、半導体集積回路装置のチップ面積が増大するという問題が生じる。
【００２６】
また、ＬＴリンク回路１においては、リンク素子をたとえばレーザなどのエネルギー線でプログラムした後、そのプログラム内容を変更することはできず、数多くのＬＴリンク回路のプログラム時においてプログラム不良が生じた場合において、そのプログラム不良を救済することができず、製品歩留まりが低下するという問題が生じる。特に、半導体チップ上に、ＬＴリンク回路１が分散して数多く配置される場合、すべてのＬＴリンク回路をプログラムするための工程数が多くなり、プログラム時間が長くなるとともに、すべてのＬＴリンク回路を正確にプログラムするのが困難であり、プログラム不良が生じる可能性が高くなるという問題が生じる。また、信号タイミングなどを一旦リンク素子のプログラムにより設定した場合、再調整することができない。
【００２７】
また、これらのＬＴリンク回路１は、対象回路近傍に配置されており、その出力信号（プログラムデータＦＤＡＴＡ）は、対象回路にのみ印加されるだけであり、装置外部に、このプログラム情報を読出すことができず、個々のＬＴリンク回路が正確にプログラムされているか否かを検出することができないという問題があった。
【００２８】
また、ＬＴリンク回路は、データなどのエネルギー線で破壊的にプログラムするため、この半導体集積回路装置のパッケージ実装後、そのプログラム情報を変更することができないという問題がある。
【００２９】
それゆえ、この発明の目的は、配線占有面積を増大させることなく配線のレイアウトの制約が低減される半導体集積回路装置を提供することである。
【００３０】
この発明の他の目的は、ＬＴリンク回路の配置位置の制約が低減され、応じて回路レイアウトの自由度が改善される半導体集積回路装置を提供することである。
【００３１】
この発明のさらに他の目的は、ＬＴ情報を再プログラムすることのできる半導体集積回路装置を提供することである。
【００３２】
この発明のさらに他の目的は、外部でＬＴ情報をモニタすることのできる半導体集積回路装置を提供することである。
【００３３】
この発明のさらに他の目的は、ＬＴ情報のプログラムの歩留まりが改善される半導体集積回路装置を提供することである。
【００３４】
この発明のさらに他の目的は、効率的にＬＴ情報をプログラムすることのできる半導体集積回路装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、所定の動作を行なう少なくとも１個のコア回路と、このコア回路の外部に配置され、コア回路の内部状態を設定するためのプログラム可能内部情報を保持するヒューズ回路と、電源投入後、このヒューズ回路の保持情報をコア回路へシリアルに転送するための転送回路と、コア回路内にそれぞれ所定の内部回路に対応して配置され、それぞれ対応の内部情報をラッチしかつ対応の所定の内部回路部分へ該ラッチ情報を印加するための複数のラッチ回路と、コア回路内に配置され、転送回路からのシリアル情報をパラレル情報に変換して複数のラッチ回路へ転送する転送制御回路を含む。
【００３７】
この発明の第１の観点に従う半導体集積回路装置は半導体チップ上に集積化される。転送回路からの転送情報を該チップ外部へ転送するための回路がさらに設けられる。
【００３９】
この発明の第２の観点に従う半導体集積回路装置においては、テスト動作モード指示信号に応答して、外部からのテスト情報を転送制御回路へ転送回路からの内部情報に代えて転送する回路が設けられる。
【００４０】
この発明の第３の観点に従う半導体集積回路装置においては、ヒューズ回路はモジュール化される少なくとも１個のリンクブロックを含む。
【００４１】
この発明の第４の観点に従う半導体集積回路装置においては、転送回路および転送制御回路に結合され、転送回路および転送制御回路と外部との間で情報を転送するためのバウンダリスキャンレジスタが設けられる。
【００４３】
この発明の第５の観点に従う半導体集積回路装置においては、少なくとも１つのコア回路は複数のコア回路を含み、ヒューズ回路は、これら複数のコア回路それぞれに対する内部情報を格納する。
【００４４】
この発明の第６の観点に従う半導体集積回路装置においては、内部情報のデフォルト値を格納するデフォルト値設定回路と、デフォルト値設定回路の格納するデフォルト値を転送制御回路へ与える回路が設けられる。
この発明の第７の観点に従う半導体集積回路装置においては、ヒューズ回路はプログラム可能であって、チップの管理情報をさらに保持し、転送回路から転送される管理情報をチップ外部に転送する回路が設けられる。
【００４５】
コア回路の外部にＬＴリンク回路を配置し、ＬＴリンク回路の保持する内部情報を、コア回路内の内部回路に対応して設けられるラッチ回路へ転送することにより、コア回路内においてリンク素子は配置されていないため、配線レイアウトが大幅に低減される。また、リンク素子がコア回路内に配置されず、単にラッチ回路が配置されるだけであり、その占有面積を低減することができる。また、ＬＴリンク回路をコア回路外部に配置することにより、ＬＴリンク回路の配置位置の自由度が大幅に改善され、コア回路を最適設計して、そのチップ占有面積を低減することができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置は、ＤＲＡＭマクロ（コア回路）ＤＭＲと、このＤＲＡＭマクロＤＭＲの外部に配置されるＬＴリンク部７を含む。ＤＲＡＭマクロＤＭＲおよびＬＴリンク部７は、同一半導体チップ上に集積化される。ＬＴリンク部７において、ＬＴリンク回路１が集中的に配置される。
【００４７】
ＤＲＡＭマクロＤＭＲは、従来と同様、メモリセルアレイ２ａおよび２ｂと、ロウコントロール部３と、データパス部４ａおよび４ｂと、制御部５と、電源回路部６を含む。これらの回路群に対しては、従来のＬＴリンク回路に代えて、ラッチ回路（Ｄラッチ）８が配置される。
【００４８】
制御部５においては、ＬＴリンク部７からシリアルに転送されるＬＴ情報（プログラム情報）をパラレル情報に変換してマルチビットバス１１を介して転送する転送制御回路１０が配置される。この転送制御回路１０においては、シリアル／パラレル変換を行なうための複数段のラッチ回路（Ｄラッチ）９およびシフトラッチＤＬが設けられる。転送制御回路１０において、マルチビット信号バス１１のバス幅に応じて、シフトラッチＤＬおよびラッチ回路（Ｄラッチ）９の組が配置される。
【００４９】
ＬＴリンク部７においては、ＬＴリンク素子を含むＬＴリンク回路１が配置されており、このＬＴリンク部７において、ＬＴリンク回路１のプログラムが実行される。ＤＲＡＭコアＤＭＲにおいては、単にラッチ回路８および９およびシフトラッチＤＬが配置されているだけであり、これらのラッチ回路８および９およびシフトラッチＤＬ上には、信号配線を配設することができる。したがって、ＤＲＡＭコアＤＭＲにおける信号配線のレイアウトの自由度が大幅に改善される。また、ＬＴリンク部７においてＬＴリンク回路１を集中的に配置することにより、ＤＲＡＭコア回路の内部周辺配線のレイアウトを考慮することなく集中的に、ＬＴリンク回路１を配置することができ、効率的にＬＴリンク回路１を配置することができる。
【００５０】
図２は、図１に示す半導体集積回路装置のＬＴ情報（ＬＴリンク回路にプログラムされた情報）の転送動作を示すタイミングチャート図である。電源投入が行なわれ、電源投入検出信号ＰＯＲが活性化される。この電源投入後、ＬＴリンク部７は、ＬＴリンク回路１にプログラムされた情報をシリアルに転送制御回路１０へ転送する。このシリアルに転送されるＬＴ情報は、転送制御回路１０に設けられるラッチ回路９によりラッチされる。転送制御回路１０において、ラッチ回路９が所定ビット数のＬＴ情報をラッチすると、複数ビットのＬＴ情報単位でマルチビット信号バス１１を介してラッチ回路８へＬＴ情報を転送する。このＬＴ情報転送時においては、各ラッチ回路に対するクロック信号が順次活性化され（図示せず）、ＬＴリンク回路１に格納されたＬＴ情報が、それぞれ対応のラッチ回路８に格納される。
【００５１】
ＬＴリンク部７において、ＬＴリンク回路１にプログラムされたＬＴ情報がすべて転送されると、後に説明するように、転送完了指示信号が生成され、転送制御回路１０が、最終の並列ＬＴ情報をマルチビット信号バス１１を介して転送した後、転送動作が完了する。このマルチビット信号バス１１を介してのＬＴ情報の転送が完了すると、ＤＲＡＭマクロＤＭＲにおいては、通常のアクセス動作が可能となる。ＬＴリンク部７から、ＤＲＡＭマクロＤＭＲのラッチ回路８へのＬＴ情報の転送を、この半導体集積回路装置内においてすべて電源投入に応答して自動的に実行し、ＤＲＡＭマクロＤＭＲの外部に設けられたプロセッサなどのロジックの制御の負荷を低減する。単にＤＲＡＭマクロＤＭＲ外部から(パワーオン)リセット信号(転送動作指示)を与えるだけで、ＬＴリンク情報の転送が行われる。
【００５２】
また、マルチビット信号バス１１を介してＬＴ情報を並列に転送することにより、この転送制御回路１０において、ＬＴ情報をシリアルに転送する場合に比べて、転送用のラッチ回路の数を低減する（シリアルにＤＲＡＭマクロＤＭＲ内においてＬＴ情報を転送する場合、各ラッチ回路に対応して、転送および保持用のラッチを設ける必要があり、転送制御回路の占有面積が大幅に増加し、チップ面積が増大する）。
【００５３】
また、ＬＴリンク部７から、転送制御回路１０へのＬＴ情報転送をシリアルに行なうことにより、ＬＴ情報を転送する信号線の数を低減する。なお、ＬＴリンク部７から転送制御回路１０へのＬＴ情報の転送は、複数ビットのＬＴ情報がシリアルに転送され、このマルチビットＬＴ情報がさらにパラレル情報に転送制御回路１０において変換されてマルチビット信号バス１１を介して転送されてもよい。
【００５４】
ＬＴリンク部７を、ＤＲＡＭコアＤＭＲ外部に配置することにより、ＬＴリンク素子の配置を考慮することなくＤＲＡＭコアＤＭＲ上層にわたって、メタル配線を配設することができ、配線レイアウトを簡略化することができ、ロジックとＤＲＡＭコアＤＭＲ以外のブロックとの配線も、効率的に実現することができる。また、ＤＲＡＭマクロＤＭＲ内においても広いビット幅の内部データバスを効率的に配置することができる。
【００５５】
図３は、図１に示すＬＴリンク部７の構成を概略的に示す図である。図３において、ＬＴリンク部７は、電源投入に応答して活性化されるリセット信号ＲＳＴ＿Ｂと、転送期間中活性化されるクロックイネーブル信号ＣＬＫＥＮとを受けて、ＬＴ情報転送用のクロック信号ＰＬ１およびＰＬ２と、分周クロック信号ＤＣＬＫ＿Ｂを発生するクロック発生回路７ａと、リセット信号ＲＳＴ＿Ｂの活性化に応答して活性化され、転送クロック信号ＰＬ１およびＰＬ２と分周クロックＤＣＬＫ＿Ｂに従って、ＬＴ情報ＩＮＦＤＴをシリアルに転送しかつシリアル／パラレル変換用クロック信号Ｌ２ｒＳＩを生成する送信回路７ｂを含む。
【００５６】
クロック発生回路７ａは、リセット信号ＲＳＴ＿ＢがＨレベルとなりかつクロックイネーブル信号ＣＬＫＥＮがＨレベルの活性期間の間、発振動作を行なって各クロック信号ＰＬ１、ＰＬ２およびＤＣＬＫ＿Ｂを生成する。
【００５７】
送信回路７ｂは、ＬＴリンク回路１を含み、このＬＴリンク回路１にプログラムされたＬＴ情報ＩＮＦＤＴを、これらの転送クロック信号ＰＬ１およびＰＬ２に従ってシリアルに転送する。
【００５８】
この送信回路７ｂは、ＬＴ情報の転送開始時に、転送開始指示信号Ｌ２ｒＳＩを活性化し、これにより、転送制御回路１０において、ＬＴ情報が送信されたことを識別する。
【００５９】
なお、リセット信号ＲＳＴ＿ＢはＤＲＡＭマクロＤＭＲ外部から印加されるが、このリセット信号ＲＳＴ＿Ｂは電源投入検出信号ＰＯＲであってもよく、また、電源投入検出信号ＰＯＲおよび／またはシステムリセット信号に応答して活性化されてもよい。
【００６０】
図４は、図３に示すクロック発生回路７ａの構成を概略的に示す図である。図４において、クロック発生回路７ａは、クロックイネーブル信号ＣＬＫＥＮの活性化時活性化され、所定の周期で原クロック信号ＣＬＫを生成する原クロック発生回路１２と、リセット信号ＲＳＴ＿Ｂの非活性化時活性化され、原クロック信号ＣＬＫに従ってクロック信号ＰＬ１、ＰＬ２およびＤＣＬＫ＿Ｂを生成する転送クロック発生回路１３を含む。原クロック発生回路１２は、実質的に自走発振回路であり、クロックイネーブル信号ＣＬＫＥＮの活性化時所定の周期で発振動作を行なって、原クロック信号ＣＬＫを生成する。転送クロック発生回路１３は、リセット信号ＲＳＴ＿Ｂの非活性化時活性化されて、原クロック信号ＣＬＫを分周し、分周クロック信号に従って転送クロック信号ＰＬ１およびＰＬ２を、交互に活性化する。
【００６１】
図５は、図４に示す原クロック発生回路１２の構成の一例を示す図である。図５において、原クロック発生回路１２は、クロックイネーブル信号ＣＬＫＥＮを第１の入力に受けるＮＡＮＤ回路１４と、ＮＡＮＤ回路１４の出力信号ｋ１をバッファ処理して、信号ｋ２を生成するバッファ回路１５と、バッファ回路１５の出力信号ｋ２をバッファ処理してＮＡＮＤ回路１４の第２の入力へ与えるバッファ回路１６を含む。これらのバッファ回路１５および１６は、それぞれ所定の遅延時間を有しており、クロックイネーブル信号ＣＬＫＥＮの活性化時、ＮＡＮＤ回路１４ならびにバッファ回路１５および１６により、リングオシレータが形成される。
【００６２】
原クロック発生回路１２は、さらに、電源ノード１２ａと内部ノード１２ｂの間に直列に接続され、それぞれのゲートに信号ｋ１およびｋ２を受けるＰチャネルＭＯＳトランジスタ１７および１８と、ノード１２ｂと接地ノードの間に直列に接続されかつそれぞれのゲートに信号ｋ２およびｋ１を受けるＮチャネルＭＯＳトランジスタ１９および２０と、ノード１２ｂ上の信号を反転して原クロック信号ＣＬＫを生成するインバータ回路２１を含む。
【００６３】
ＭＯＳトランジスタ１７−２０が構成する回路は、信号ｋ１およびｋ２の論理レベルが同じときに、これらの信号ｋ１およびｋ２の論理レベルと反対の論理レベルの信号を出力し、信号ｋ１およびｋ２の論理レベルが異なる場合には、出力ハイインピーダンス状態となる。次に、この図５に示す原クロック発生回路１２の動作を、図６に示す信号波形図を参照して説明する。
【００６４】
クロックイネーブル信号ＣＬＫＥＮは、ＬＴ情報の転送期間の間活性化される（後に説明するように、ＬＴ情報の転送完了時、完了指示信号が生成され、クロックイネーブル信号ＣＬＫＥＮに相当する信号が非活性化される）。
【００６５】
クロックイネーブル信号ＣＬＫＥＮがＬレベルのときには、ＮＡＮＤ回路１４の出力信号ｋ１はＨレベルであり、またバッファ回路１５の出力信号ｋ２もＨレベルである。したがって、ＭＯＳトランジスタ１９および２０がオン状態であり、ＭＯＳトランジスタ１７および１８がオフ状態であり、インバータ回路２１からの原クロック信号ＣＬＫはＨレベルを維持する。
【００６６】
クロックイネーブル信号ＣＬＫＥＮがＨレベルに立上がると、ＮＡＮＤ回路１４がインバータ回路として動作する。クロックイネーブル信号ＣＬＫＥＮの立上がり時においてバッファ回路１６の出力信号は、Ｈレベルであるため、ＮＡＮＤ回路１４の出力信号ｋ１がＬレベルに立下がり、続いて、バッファ回路１５の有する遅延時間が経過した後、このバッファ回路１５の出力信号ｋ２がＬレベルに立下がる。信号ｋ１がＬレベルであり、かつ信号ｋ２がＨレベルのときには、ＭＯＳトランジスタ１８および２０がオフ状態、ＭＯＳトランジスタ１７および１９がオン状態であり、ノード１２ｂはハイインピーダンス状態にあり、インバータ回路２１からの原クロック信号ＣＬＫは、Ｈレベルを維持する。
【００６７】
信号ｋ１およびｋ２がともにＬレベルとなると、ＭＯＳトランジスタ１７および１８がオン状態、ＭＯＳトランジスタ１９および２０がオフ状態となり、ノード１２ｂがＨレベルとなり、応じてインバータ回路２１からの原クロック信号ＣＬＫがＬに立下がる。
【００６８】
バッファ回路１５の出力信号ｋ２がＬレベルに立下がってから、バッファ回路１６およびＮＡＮＤ回路１４の有する遅延時間が経過した後、信号ｋ１がＨレベルに立上がる。応じてＭＯＳトランジスタ１７がオフ状態となる。ＭＯＳトランジスタ１９はオフ状態であるため、ノード１２ｂが再びハイインピーダンス状態となる。この状態においては、原クロック信号ＣＬＫはＬレベルを維持する。
【００６９】
バッファ回路１５の出力信号ｋ２がＨレベルへ立上がると、ＭＯＳトランジスタ１９および２０がともにオン状態となり、かつＭＯＳトランジスタ１７および１８がともにオフ状態となるため、ノード１２ｂがＬレベルとなり、応じてインバータ回路２１からの原クロック信号ＣＬＫがＨレベルに立上がる。
【００７０】
出力信号ｋ１およびｋ２の論理レベルが一致しているときに、原クロック信号ＣＬＫが、これらの信号ｋ１およびｋ２と同一論理レベルに駆動される。一方、信号ｋ１およびｋ２の論理レベルが不一致のときには、ノード１２ｂがハイインピーダンス状態となり、先の状態を維持する。ノード１２ｂにおいてハイインピーダンス状態を生成することにより、ＭＯＳトランジスタ１７−２０により形成される回路における貫通電流を防止しかつノード１２ｂを高速で信号ｋ１およびｋ２に従って変化させて、急峻な波形を有する原クロック信号ＣＬＫを生成する。この原クロック信号ＣＬＫの周期は、バッファ回路１５および１６とＮＡＮＤ回路１４の有する遅延時間により決定され、高速の原クロック信号ＣＬＫを正確に生成することができる。
【００７１】
クロックイネーブル信号ＣＬＫＥＮがＬレベルに立下がると、ＮＡＮＤ回路１４の出力信号ｋ１がＨレベルに固定され、所定時間経過後、バッファ回路１５の出力信号ｋ２がＨレベルに固定され、原クロック信号ＣＬＫもまたＨレベルに固定される。この原クロック信号ＣＬＫを利用して、ＬＴ情報を転送する。
【００７２】
図７は、図４に示す転送クロック発生回路１３の構成を示す図である。図７において、転送クロック発生回路１３は、２段の縦続接続されるＤラッチ２２および２３と、Ｄラッチ２３の出力Ｑからの信号ｋ４を反転するインバータ回路２４と、インバータ回路２４の出力クロック信号ＤＣＬＫと原クロック信号ＣＬＫとを受けて転送クロック信号ＰＬ１を生成するＡＮＤ回路２７と、インバータ回路２４の出力信号ＤＣＬＫを反転して分周クロック信号ＤＣＬＫ＿Ｂを生成するインバータ回路２５と、インバータ回路２５からの分周クロック信号ＤＣＬＫ＿Ｂと原クロック信号ＣＬＫを受けて転送クロック信号ＰＬ２を生成するＡＮＤ回路２８を含む。
【００７３】
Ｄラッチ２２は、原クロック信号ＣＬＫを受けるクロック入力Ｅと、リセット信号ＲＳＴ＿Ｂを受けるリセット入力Ｒと、インバータ回路２６を介してＤラッチ２３の出力信号ｋ４を受けるデータ入力Ｄと、出力信号ｋ３を出力する出力Ｑを有する。Ｄラッチ２３は、原クロック信号ＣＬＫを受けるクロック入力Ｅと、Ｄラッチ２２の出力Ｑからの信号ｋ３を受けるデータ入力Ｄと、出力Ｑを有する。
【００７４】
Ｄラッチ２２は、原クロック信号ＣＬＫがＨレベルのときにスルー状態となってデータ入力Ｄに与えられた信号を取込み、原クロック信号ＣＬＫがＬレベルとなるとラッチ状態となる。Ｄラッチ２３は、原クロック信号ＣＬＫがＬレベルのときにスルー状態となってＤラッチ２２の出力信号ｋ３を取込み、原クロック信号ＣＬＫがＨレベルとなるとラッチ状態となる。Ｄラッチ２３の出力信号ｋ４の反転信号がＤラッチ２２のデータ入力Ｄへ与えられる。したがって、これらのＤラッチ２２および２３により、分周回路が形成され、原クロック信号ＣＬＫを２分周した分周クロック信号ＤＣＬＫが生成される。
【００７５】
転送クロック信号ＰＬ１は、原クロック信号ＣＬＫおよび分周クロック信号ＤＣＬＫがともにＨレベルのときにＨレベルとなり、転送クロック信号ＰＬ２は補の分周クロック信号ＤＣＬＫ＿ＢがＨレベルでありかつ原クロック信号ＣＬＫがＨレベルのときにＨレベルとなる。したがって、転送クロック信号ＰＬ１およびＰＬ２は、原クロック信号ＣＬＫに従って交互に発生される（活性化される）。
【００７６】
図８（Ａ）は、図７に示すＤラッチ２２の構成の一例を示す図である。図８（Ａ）において、Ｄラッチ２２は、クロック入力Ｅに与えられる信号がＨレベルに導通し、データ入力Ｄに与えられる信号を通過させるＮチャネルＭＯＳトランジスタ（トランスファゲート）２９と、トランスファゲート２９を介して与えられる信号とリセット入力Ｒに与えられる信号とを受けるＮＡＮＤ回路３０と、ＮＡＮＤ回路３０の出力信号を反転して出力Ｑに伝達するインバータ３２と、ＮＡＮＤ回路３０の出力信号を反転してＮＡＮＤ回路３０の第２の入力へ与えるインバータ３１を含む。
【００７７】
このＤラッチ２２においては、クロック入力Ｅに与えられる信号、すなわち原クロック信号ＣＬＫがＨレベルのときに、トランスファーゲート２９が導通し、データ入力Ｄに与えられる信号を取込む。リセット入力Ｒに与えられる信号（リセット信号ＲＳＴ＿Ｂ）がＨレベルのときには、ＮＡＮＤ回路３０がインバータとして動作し、このＮＡＮＤ回路３０およびインバータ回路３１により、インバータラッチが形成される。したがって、クロック入力Ｅに与えられる信号（原クロック信号ＣＬＫ）がＨレベルとなると、Ｄラッチ２２がスルー状態となり、データ入力Ｄに与えられる信号が取込まれ、出力Ｑに伝達される。クロック入力Ｅに与えられる信号（原クロック信号ＣＬＫ）がＬレベルとなると、トランスファゲート２９がオフ状態となり、Ｄラッチ２２がラッチ状態となる。
【００７８】
図８（Ｂ）は、図７に示すＤラッチ２３の構成の一例を示す図である。図８（Ｂ）において、Ｄラッチ２３は、クロック入力Ｅへ与えられる信号（原クロック信号ＣＬＫ）を反転するインバータ３３と、インバータ３３の出力信号がＨレベルのときに導通し、データ入力Ｄに与えられた信号を通過させるトランスファゲート（ＮチャネルＭＯＳトランジスタ）３４と、トランスファゲート３４を通過した信号が反転するインバータ３５と、インバータ３５の出力信号を反転してインバータ３５の入力へ伝達するインバータ３６と、インバータ３５の出力信号を反転して出力Ｑへ伝達するインバータ３７を含む。
【００７９】
このＤラッチ２３は、リセット機能付Ｄラッチ２２と、リセット入力Ｒが設けられていないことを除いて同じ構成であり、同様の動作を行なう。すなわちクロック入力Ｅに与えられた原クロック信号ＣＬＫがＬレベルのときにトランスファゲート３４が導通し、データ入力Ｄに与えられた信号を出力Ｑに通過させかつラッチする。クロック入力Ｅに与えられた信号がＨレベルとなると、トランスファゲート３４がオフ状態となり、ラッチ状態となる。
【００８０】
図９は、図７に示す転送クロック発生回路１３の動作を示す信号波形図である。以下、図９を参照して図７に示す転送クロック発生回路１３の動作について説明する。
【００８１】
リセット信号ＲＳＴ＿ＢがＬレベルのときには、図８（Ａ）に示すように、Ｄラッチ２２のＮＡＮＤ回路３０の出力信号がＨレベルとなり、Ｄラッチ２２の出力信号ｋ３は、Ｌレベルである。原クロック信号ＣＬＫがＬの間、Ｄラッチ２３は、スルー状態となり（図８（Ｂ）参照）、Ｄラッチ２３の出力信号ｋ４もＬレベルである。したがって分周クロック信号ＤＣＬＫがＨレベル、補の分周クロック信号ＤＣＬＫ＿ＢがＬレベルである。
【００８２】
電源投入後、リセット信号ＲＳＴ＿ＢがＨレベルとなると、Ｄラッチ２２がリセット状態から解放され、図８（Ａ）に示すＮＡＮＤ回路３０が、インバータ回路として動作する。原クロック信号ＣＬＫがＨレベルとなると、Ｄラッチ２２がスルー状態となって、インバータ２６を介して与えられるＤラッチ２３の出力信号ｋ４を取込み出力する。したがって、Ｄラッチ２２の出力信号ｋ３が、原クロック信号ＣＬＫの立上がりに応答してＨレベルに立上がる。この状態においては、Ｄラッチ２３はラッチ状態になり、その出力信号ｋ４はＬレベルを維持し、分周クロック信号ＤＣＬＫがＨレベル、補の分周クロック信号ＤＣＬＫ＿ＢがＬレベルを維持する。原クロック信号ＣＬＫがＨレベルとなると、ＡＮＤ回路２７からの転送クロック信号ＰＬ１がＨレベルに立上がり、一方、転送クロック信号ＰＬ２はＬレベルを維持する。
【００８３】
原クロック信号ＣＬＫがＬレベルに立下がると、Ｄラッチ２２がラッチ状態となり、Ｄラッチ２２の出力信号ｋ３はＨレベルに維持される。Ｄラッチ２３がスルー状態となり、このＤラッチ２２の出力信号ｋ３に従ってその出力信号ｋ４をＨレベルに立上げる。このＤラッチ２３の出力信号ｋ４の立上がりに応答して、インバータ回路２４からの分周クロック信号ＤＣＬＫがＨレベルからＬレベルに立下がり、また補の分周クロック信号ＤＣＬＫ＿ＢがＬレベルからＨレベルに立上がる。この原クロック信号ＣＬＫの立下がりに応答して転送クロック信号ＰＬ１がＬレベルに立下がる。
【００８４】
次いで、再び原クロック信号ＣＬＫがＨレベルに立上がると、Ｄラッチ２２が、インバータ回路２６を介して与えられるＬレベルの信号を取込み、その出力信号ｋ３がＬレベルに立下がる。原クロック信号ＣＬＫが立上がると、補の分周クロック信号ＤＣＬＫ＿ＢがＨレベルであるため、ＡＮＤ回路２８からの転送クロック信号ＰＬ２がＨレベルに立上がる。原クロック信号ＣＬＫがＬレベルに立下がると、転送クロック信号ＰＬ２が再びＬレベルに立下がる。この原クロック信号ＣＬＫの立下がりに応答してＤラッチ２３がスルー状態となり、Ｄラッチ２２の出力信号ｋ３に従って、Ｄラッチ２３の出力信号ｋ４がＬレベルに立下がり、分周クロック信号ＤＣＬＫがＨレベル、補の分周クロック信号ＤＣＬＫ＿ＢがＬレベルとなる。
【００８５】
以降、この動作が、原クロック信号ＣＬＫが発生されている間繰返される。すなわち、Ｄラッチ２２および２３は、原クロック信号ＣＬＫを２分周した信号を生成しており、分周クロック信号ＤＣＬＫおよびＤＣＬＫ＿Ｂに従って転送クロック信号ＰＬ１およびＰＬ２が、原クロック信号ＣＬＫの周期の２倍の周期で交互に発生される。転送クロック信号ＰＬ１およびＰＬ２を、交互に発生することにより、ＬＴリンク部の送信回路７ｂ（図３参照）から、シリアルにＬＴ情報を転送し、かつ転送制御回路においてシリアルに転送されたＬＴ情報を、パラレル情報に変換する。
【００８６】
図１０は、図３に示す送信回路７ｂの構成を概略的に示す図である。図１０において、送信回路７ｂは、転送クロック信号ＰＬ１およびＰＬ２とリセット信号ＲＳＴ＿Ｂとを受け、ＬＴ情報転送開始指示信号Ｌ２ｒＳＩおよびカウント動作開始指示信号Ｌ１ｒＳＩｄを生成する開始指示発生回路３８と、開始指示発生回路３８からのカウント動作開始指示信号Ｌ１ｒＳＩｄに従って転送クロック信号ＰＬ１をカウントし、かつ該カウント値をデコードするカウンタ／デコーダ３９と、開始指示発生回路３８からの転送開始指示信号Ｌ２ｒＳＩに応答して、転送クロック信号ＰＬ１およびＰＬ２に従ってＬＴ情報を順次出力するＬＴリンク回路群４０と、ＬＴリンク回路群４０から出力されたＬＴ情報ＤＡＴＡ１およびＤＡＴＡ２を合成転送クロック信号ＰＬ１２に従ってシリアルデータ（ＬＴ情報）ＩＮＦＤＴに変換して出力するスイッチ回路４１を含む。
【００８７】
ＬＴリンク回路群４０は、一例として、１６個のフューズブロックを有する。
１６個のフューズブロックが順次選択され、各選択フューズブロックのプログラムデータが順次出力される。各フューズブロックは、それぞれ、１６個のＬＴリンク回路を含む２つのサブフューズブロックを有し、１つのフューズブロックにおいては、３２個のＬＴリンクが配置される。これらの３２個のＬＴリンク回路のプログラム情報が、２つずつ並列にプログラム情報ＤＡＴＡ１およびＤＡＴＡ２として読出され、スイッチ回路４１においてシリアル情報ＩＮＦＤＴに変換され、転送制御回路へ転送される。
【００８８】
カウンタ／デコーダ３９は、１つのフューズブロックにおける１６個（奇数番号のフューズ（リンク素子）および偶数番号のフューズ）を選択するために、１６ビットの選択信号Ｎ１ｆＦＡ＿Ｂ＜１５：０＞を、カウンタのカウント値をデコードして生成する。また、カウンタ／デコーダ３９は、４ビットのカウントの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞をＬＴリンク回路群４０へ与え、この最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞をフューズブロックを順次転送させることにより、最後のフューズブロックのＬＴ情報読出完了時に、読出完了指示信号ＦＥＮＤを出力させる。
【００８９】
この送信回路７ｂにおいて、ＬＴリンク回路群４０において、ＤＲＡＭマクロＤＭＲの内部状態を示す情報が、ＬＴリンク回路のリンク素子のプログラムにより記憶される。電源投入後、転送クロック信号ＰＬ１およびＰＬ２が発生されると、開始指示発生回路３８が開始指示信号Ｌ１ｒＳＩｄおよびＬ２ｒＳＩを生成し、カウンタ／デコーダ３９およびＬＴリンク回路群４０を活性化する。転送クロック信号ＰＬ１に従って、カウンタ／デコーダ３９からの選択信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞が順次活性化され、ＬＴリンク回路群４０におけるフューズブロック内のＬＴリンク回路が順次選択され、内部ＬＴ情報ＤＡＴＡ１およびＤＡＴＡ２が並列に読出される。電源投入後、カウンタ／デコーダ３９のカウント／デコード動作により、ＬＴリンク選択信号を生成して、順次ＬＴリンク回路のプログラム情報を読出して順次転送する。最終フューズブロックのＬＴリンク情報読出完了は、カウンタ／デコーダ３９からの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞を順次フューズブロックを転送させることにより、検出される。転送完了指示信号ＦＥＮＤにより、後に説明するように、原クロック信号ＣＬＫの発生を停止させ、内部でのクロック発生による消費電流を削減する。次に各部の構成について簡単に説明する。
【００９０】
図１１は、図１０に示す開始指示発生回路３８の構成を概略的に示す図である。図１１において、開始指示発生回路３８は、転送クロック信号ＰＬ２に従ってリセット信号ＲＳＴ＿Ｂを取込みラッチし、その出力Ｑから転送開始指示信号Ｌ２ｒＳＩを出力するＤラッチ３８ａと、転送クロック信号ＰＬ１に従ってＤラッチ３８ａの出力する転送開始指示信号Ｌ２ｒＳＩを取込みラッチしてカウント動作開始指示信号Ｌ１ｒＳＩｄを生成するＤラッチ３８ｂを含む。Ｄラッチ３８ａは、図８（Ａ）に示すＤラッチ２２と同一構成を有し、クロック入力Ｅに与えられる転送クロック信号ＰＬ２がＨレベルのときにスルー状態となり、かつ転送クロック信号ＰＬ２がＬレベルとなるとラッチ状態となる。
【００９１】
Ｄラッチ３８ｂは、図８（Ｅ）に示すＤラッチ２３からインバータ３３を除いた構成と等価な構成を有する。このＤラッチ３８ｂは、転送クロック信号ＰＬ１がＨレベルとなるとスルー状態となり、また転送クロック信号ＰＬ１がＬレベルとなるとラッチ状態となる。次に、この図１１に示す開始指示発生回路３８の動作を図１２に示す信号波形図を参照して説明する。
【００９２】
電源投入後、電源電圧が安定化すると、外部からのリセット信号ＲＳＴ＿ＢがＬレベルからＨレベルに立上がる（たとえば電源投入検出信号ＰＯＲに応答して）。リセット信号ＲＳＴ＿ＢがＬレベルのときには、Ｄラッチ３８ａは、リセット状態にあり、転送開始指示信号Ｌ２ｒＳＩはＬレベルを維持する。
【００９３】
リセット信号ＲＳＴ＿ＢがＨレベルに立上がると、先に、図３から図９を参照して説明したように、原クロック信号ＣＬＫが発生され、応じて、転送クロック信号ＰＬ１およびＰＬ２が交互に発生される。まず、転送クロック信号ＰＬ１がＨレベルに立上がると、Ｄラッチ３８ｂがスルー状態となり、Ｌレベルの転送開始指示信号Ｌ２ｒＳＩを通過させ、応じてカウント動作開始指示信号Ｌ１ｒＳＩｄがＬレベルにリセットされる。Ｄラッチ３８ａは、この状態においては、転送クロック信号ＰＬ２がＬレベルを維持しているためラッチ状態にあり、転送開始指示信号Ｌ２ｒＳＩはリセット状態のＬレベルを維持する。
【００９４】
転送クロック信号ＰＬ２がＨレベルに立上がると、Ｄラッチ３８ａがスルー状態となり、リセット信号ＲＳＴ＿ＢがＨレベルであり、応じて転送開始指示信号Ｌ２ｒＳＩがＨレベルとなり、ＬＴリンク回路群４０において転送動作が開始される。この状態においては、転送クロック信号ＰＬ１はＬレベルであるため、Ｄラッチ３８ｂはラッチ状態にあり、カウント動作開始指示信号Ｌ１ｒＳＩｄはＬレベルを維持する。
【００９５】
転送動作開始指示信号Ｌ２ｒＳＩがＨレベルに立上がってから、再び転送クロック信号ＰＬ１がＨレベルに立上がると、Ｄラッチ３８ｂがスルー状態となり、応じてカウント動作開始指示信号Ｌ１ｒＳＩｄがＨレベルとなる。このカウント動作開始指示信号Ｌ１ｒＳＩｄの活性化（Ｈレベル）に応答して、カウンタ／デコーダ３９が、転送クロック信号ＰＬ１のカウント動作を開始する。すなわち、カウンタ／デコーダ３９の初期値においてまずＬＴリンク回路群４０においてＬＴリンクのプログラム情報が読出され、続いて、カウンタ／デコーダ３９がカウント動作を行ない、次のＬＴリンクのプログラム情報が読出される。以降、この動作が、転送クロック信号ＰＬ１およびＰＬ２が発生されている間繰返し実行される。全ＬＴ情報の転送完了後、転送クロック信号ＰＬ１およびＰＬ２の発生は停止され、Ｄラッチ３８ａ，３８ｂはラッチ状態となる。
【００９６】
なお、図１１においては明確に示していないが、これらのＤラッチ３８ａおよび３８ｂは、転送動作完了時に、転送完了指示信号ＦＥＮＤに応答して初期状態にリセットされる構成が用いられてもよい。
【００９７】
図１３は、図１０に示すカウンタ／デコーダ３９のカウンタの部分の構成を概略的に示す図である。図１３において、カウンタ／デコーダ３９のカウンタは、転送クロック信号ＰＬ１を反転するインバータ回路３９ａと、カウント動作開始指示信号Ｌ１ｒＳＩｄの活性化時活性化され、インバータ回路３９ａの出力信号の立上がりに同期してカウント動作を行なうカウント回路３９ｂを含む。このカウント回路３９ｂは、４ビットカウンタであり、カウントビットＬ１ｆＢＩＴ＜３：０＞および補のカウントビットＬ１ｆＢＩＴ＿Ｂ＜３：０＞を出力する。カウント回路３９ｂが４ビットのカウント値（相補併せて８ビット）を生成するのは、図１０に示すＬＴリンク回路群４０において、それぞれ１６個のリンク素子を有するサブフューズブロックが配置されており、この２つのサブフューズブロックにおいて同時にＬＴリンク素子を選択するため、１つのフューズブロックにおいて１６：１選択動作を行なう必要があるためである。
【００９８】
このカウント回路３９ｂの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞が、ＬＴリンク回路群へ、１つのフューズブロックのデータ転送制御信号として順次転送されて、フューズブロックを順次活性化する。
【００９９】
カウント回路３９ｂは、転送クロック信号ＰＬ１に従ってカウント動作を行なっており、したがって転送クロック信号ＰＬ１およびＰＬ２により、１つのフューズブロックにおいて２つのＬＴ情報が並列的に読出された後に、カウント回路３９ｂのカウント値が１更新される。このカウント回路３９ｂを利用して、ＬＴ回路群のＬＴリンク回路のプログラム情報を順次選択してＤＲＡＭコアへ転送する。
【０１００】
図１４は、図１０に示すカウンタ／デコーダ３９に含まれるデコーダの部分の構成の一例を示す図である。図１４においては、１６ビットのデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞それぞれに対応してＮＡＮＤ回路ＤＫ１５−ＤＫ０が設けられる。これらのＮＡＮＤ回路ＤＫ１５−ＤＫ０の各々は、カウント回路３９ｂからのカウントＬ１ｆＢＩＴ＜３：０＞およびＬ１ｆＢＩＴ＿Ｂ＜３：０＞の４ビットの所定の組合せを受ける。図１４においては、ＮＡＮＤ回路ＤＫ０は、カウントビットＬ１ｆＢＩＴ＿Ｂ＜３：０＞を受けて、デコード信号Ｌ１ｆＦＡ＿Ｂ＜０＞を生成する。ＮＡＮＤ回路ＤＫ１は、カウントビットＬ１ｆＢＩＴ＜０＞およびＬ１ｆＢＩＴ＿Ｂ＜３：１＞を受けてデコード信号Ｌ１ｆＦＡ＿Ｂ＜１＞を生成する。ＮＡＮＤ回路ＤＫ１５は、カウントビットＬ１ｆＢＩＴ＜３：０＞を受けてデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５＞を生成する。これらのＮＡＮＤ回路ＤＫ０−ＤＫ１５の出力するデコード信号は、活性化時Ｌレベルである。
【０１０１】
図１５に示すように、転送クロック信号ＰＬ１の立下がりに同期して図１３に示すカウント回路３９ｂがカウント動作を行なった場合、そのカウント値が０、１、２…と順次変化する。応じて、このデコード回路において、カウントビットに応じて、デコード信号Ｌ１ｆＢＩＴ＿Ｂ＜１５：０＞が順次、番号０から１５に向かって選択状態（Ｌレベル）へ駆動される。したがって、転送クロック信号ＰＬ１に従って、１６ビットのデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞を順次選択状態へ駆動することにより、１６組のＬＴリンク素子を順次選択する。１つのデコード信号Ｌ１ｆＦＡ＿Ｂ＜ｉ＞により、フューズブロックに含まれる２つのＬＴリンク素子が同時に選択される。
【０１０２】
図１６は、図１０に示すＬＴリンク回路群４０の構成を概略的に示す図である。図１６において、ＬＴリンク回路群４０は、１６段のフューズブロック４２＜０＞−４２＜１５＞を含む。これらのフューズブロック４２＜１５＞−４２＜０＞の各々へは、転送クロック信号ＰＬ１およびＰＬ２と、リセット信号ＲＳＴ＿Ｂと、図１３に示すカウント回路４０ｂからの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞と、図１４に示すデコード回路からのデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞が共通に与えられる。フューズブロックはモジュール化されており、予め、その構成は最適化されて、ライブラリ化されている。モジュール構成とすることにより単位フューズブロックを所定数縦続接続することにより、所望の数のＬＴリンク情報を記憶するＬＴプログラム回路を容易に実現することができる。
【０１０３】
フューズブロック４２＜１５＞−４２＜０＞は、シリアル入力ＳＩおよびシリアル出力ＳＯを介して縦続接続される。フューズブロック４２＜１５＞−４２＜０＞のシリアル出力ＳＯからデータ転送許可信号ＳＩＯＵＴ＜１５＞−ＳＩＯＵＴ＜１＞がそれぞれ次段のフューズブロックに転送される。最終段のフューズブロック４２＜０＞からのデータ転送許可信号ＳＩＯＵＴ＜０＞は、転送完了指示信号ＦＥＮＤとして利用される。
【０１０４】
このＬＴ回路群４０においては、さらに、転送クロック信号ＰＬ１およびＰＬ２を受け、シリアル転送クロック信号ＰＬ１２を生成するＯＲ回路４３が設けられる。このＯＲ回路４３からのシリアル転送クロック信号ＰＬ１２に従って、データＤＡＴＡ１およびＤＡＴＡ２を、シリアルに転送する。
【０１０５】
図１７は、フューズブロック４２＜１５＞−４２＜０＞の構成を概略的に示す図である。フューズブロック４２＜１５＞−４２＜０＞の各々は、それぞれが１６個のＬＴリンク回路を有するサブフューズブロック４２ａおよび４２ｂを含む。サブフューズブロック４２ａには、奇数番号のＬＴリンク素子が配置され、サブフューズブロック４２ｂには偶数番号のＬＴリンク素子が配置される。この偶数番号および奇数番号は単に、シリアル／パラレル転送動作時の説明のための便宜上の用語であり、サブフューズブロック４２ａおよび４２ｂ各々において、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って、それぞれ、１つのＬＴリンクのプログラム情報が読出される。したがって、フューズブロック４２＜１５＞−４２＜０＞のＬＴ情報転送時には、２つのデータＤＡＴＡ１およびＤＡＴＡ２がパラレルに出力される。
【０１０６】
フューズブロック４２＜１５＞−４２＜０＞の構成においては、１つのフューズブロック４２＜ｉ＞において、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って、ＬＴリンクのプログラム情報がすべて読出されると、カウント回路３９ｂからの最上位カウントＬ１ｆＢＩＴ＿Ｂ＜３＞の立上がりに応答して、そのシリアル入力ＳＩに与えられた信号をシリアル出力ＳＯを介して次段のフューズブロックに転送する。したがって、１つのフューズブロック４２＜ｉ＞においてＬＴリンクの情報がすべて読出された後、次段のフューズブロック４２＜ｉ−１＞のＬＴリンクのプログラム情報の転送が実行される。
【０１０７】
初段のフューズブロック４２＜１５＞へ、転送開始指示信号Ｌ２ｒＳＩのシリアル入力ＳＩへ与えられ、転送動作許可時に、シリアル入力ＳＩを介して与えられる信号Ｌ２ｒＳＩに従って、フューズブロック４２＜１５＞−４２＜０＞が、順次、ＬＴリンク素子のプログラム情報の転送動作を実行する。
【０１０８】
図１６に示すようにフューズブロックを縦列接続することにより、ＬＴリンクの数が増大しても、容易にフューズブロックの数の増大により対応することができ、汎用性の高いＬＴリンク回路を実現することができる。これらのフューズブロック４２＜１５＞−４２＜０＞の各々は同一構成を有し、１つのフューズブロックをライブラリとして登録してモジュール化する。ＬＴ情報数に応じてフューズブロック数を増減しても、フューズブロックはライブラリとして最適設計されており、このＬＴリンク回路群４０のＬＴ情報の転送の信頼性は保証される。
【０１０９】
図１８は、図１６に示すフューズブロック４２＜１５＞−４２＜０＞の構成を概略的に示す図である。フューズブロック４２＜１５＞−４２＜０＞は同一構成を有するため、図１８においては、１つのフューズブロック４２の構成を代表的に示す。
【０１１０】
図１８において、フューズブロック４２は、カウンタ／デコーダ３９からの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞がＬレベルのときにスルー状態となり、入力Ｄへシリアル入力ＳＩを介して与えられた信号を通過させかつ、補のカウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞がＨレベルとなるとラッチ状態となるＤラッチ４３と、Ｄラッチ４３と相補的にスルー状態／ラッチ状態となり、Ｄラッチ４３の出力Ｑからの信号を伝達するＤラッチ４４と、Ｄラッチ４４の出力信号を反転するインバータ４５と、インバータ４５の出力信号とシリアル入力ＳＩに与えられる信号とを受け、転送活性化信号ＤＣｏｎを生成するＡＮＤ回路４６を含む。Ｄラッチ４４の出力Ｑから、またシリアル出力ＳＯに信号が出力される。Ｄラッチ４３および４４は、さらに、リセット信号ＲＳＴ＿Ｂをリセット入力Ｒに受ける。
【０１１１】
フューズブロック４２は、さらに、転送クロック信号ＰＬ１およびＰＬ２をそれぞれ反転するインバータ回路４７および４８と、互いに並列に設けられ、転送クロック信号ＰＬ２、インバータ回路４７および４８からの反転転送クロック信号ＰＬ１＿ＢおよびＰＬ２＿Ｂ、およびデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って、転送活性化信号ＤＣｏｎの活性化時内部のＬＴリンク素子のプログラム情報を伝達するサブフューズブロック４２ａおよび４２ｂを含む。
【０１１２】
サブフューズブロック４２ａおよび４２ｂには、先に図１７において概略的に示したように、それぞれ１６個のＬＴリンク素子が配置されており、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って、これらのサブフューズブロック４２ａおよび４２ｂにおいて１つのＬＴリンク素子のプログラム情報が選択される。転送クロック信号ＰＬ２、ＰＬ１＿ＢおよびＰＬ２＿Ｂに従ってＬＴ情報ＤＡＴＡ１およびＤＡＴＡ２が、シリアルに転送される。
【０１１３】
図１９は、図１８に示すフューズブロックの動作を示すタイミングチャート図である。この図１９においては、最上流のフューズブロック４２＜１５＞の動作を代表的に示す。以下、図１９を参照して、図１８に示すフューズブロック４２（４２＜１５＞）の動作について簡単に説明する。
【０１１４】
リセット信号ＲＳＴ＿ＢがＬレベルのときには、Ｄラッチ４３および４４はリセット状態にあり、その出力Ｑからの信号はＬレベルである。インバータ回路４５の出力信号がＨレベルであっても、シリアル入力ＳＩに与えられる信号がＬレベルの状態においては、転送活性化信号ＤＣｏｎはＬレベルを維持し、サブフューズブロック４２ａおよび４２ｂの転送動作は禁止される。
【０１１５】
リセット信号ＲＳＴ＿ＢがＨレベルに立上がると、先に、図７を参照して説明したように、原クロック信号ＣＬＫに同期して、転送クロック信号ＰＬ１およびＰＬ２が交互に発生される。転送クロック信号ＰＬ１がＨレベルに立上がると、応じて、カウント動作開始指示信号Ｌ１ｒＳＩｄがＬレベルとなり、カウンタ／デコーダ３９のカウント動作は禁止される。一方、転送クロック信号ＰＬ２がＨレベルに立上がると、転送開始指示信号Ｌ２ｒＳＩがＨレベルに立上がり、応じて、フューズブロック４２＜１５＞のシリアル入力ＳＩに与えられる信号がＨレベルとなる。この状態においては、カウンタ／デコーダ３９がカウント動作を行なっていないため、最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞はＨレベルを維持し、Ｄラッチ４３はラッチ状態を維持する。
【０１１６】
シリアル入力ＳＩに与えられる転送開始指示信号Ｌ２ｒＳＩがＨレベルに立上がると、ＡＮＤ回路４６からの転送活性化信号ＤＣｏｎがＨレベルに立上がり、サブフューズブロック４２ａおよび４２ｂの転送動作が活性化される。サブフューズブロック４２ａおよび４２ｂにおいては、その内部動作は後に詳細に説明するが、転送クロック信号ＰＬ１＿ＢおよびＰＬ２＿Ｂに従って内部のＬＴリンク素子のプログラム情報の読出を行ない、出力ＬＴ情報ＤＡＴＡ１およびＤＡＴＡ２が、転送クロック信号ＰＬ２の立下がりに同期して転送される。サブフューズブロック４２ａおよび４２ｂにおいてそれぞれ最初のＬＴリンク素子のプログラム情報が読出される。デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞は、転送クロック信号ＰＬ１の立下がりに同期して変化し、サブフューズブロック４２ａおよび４２ｂからは、転送クロック信号ＰＬ２の立下がりに同期して、選択されたＬＴリンク素子のプログラム情報が順次読出される。
【０１１７】
この動作が繰返し実行され、カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞がＨレベルからＬレベルに立上がると、カウントビットは、“８（１０進）”となり、応じて、デコード信号Ｌ１ｆＦＡ＿Ｂ＜８＞が選択状態へ駆動される。この状態においては、Ｄラッチ４３がスルー状態となり、一方、Ｄラッチ４４がラッチ状態となり、Ｄラッチ４４の入力Ｄには、Ｈレベルの信号が伝達される。しかしながら、Ｄラッチ４４はラッチ状態にあるため、そのシリアル出力ノードＳＯへは、依然Ｌレベルの信号が出力される。
【０１１８】
再び、転送クロック信号ＰＬ１およびＰＬ２に従って、ＬＴリンクのプログラム情報の読出を繰返し実行し、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞のうち、最後のデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５＞が選択状態へ駆動されると、転送クロック信号ＰＬ２の立下がりに同期して、サブフューズブロック４２ａおよび４２ｂの最後のＬＴリンク素子のプログラムデータが読出される。その後、転送クロック信号ＰＬ１がＬレベルに立下がると、カウンタ／デコーダ３９がカウントおよびデコード動作を行なうため、カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞が再びＨレベルに立上がり、カウントビット“０”に対応するデコード信号Ｌ１ｆＦＡ＿Ｂ＜０＞が選択状態へ駆動される。このカウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞がＨレベルに立上がると、Ｄラッチ４３がラッチ状態、Ｄラッチ４４がスルー状態となり、Ｄラッチ４３から与えられていたＨレベルの信号に従って、インバータ４５の出力信号がＬレベルとなり、転送活性化信号ＤＣｏｎがＬレベルとなり、フューズブロック４２（４２＜１５＞）のプログラム情報（ＬＴ情報）の読出が停止される。
【０１１９】
一方、Ｄラッチ４４の出力信号がＨレベルであるため、次段のフューズブロックのシリアル入力ＳＩへＨレベルの信号が与えられ、次段のフューズブロック（４２＜１４＞）において、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従ってＬＴリンク素子の選択および転送クロック信号ＰＬ１およびＰＬ２に従った読出ＬＴ情報の転送が実行される。
【０１２０】
以降、この動作が順次フューズブロックにおいて実行される。最終段のフューズブロック４２＜０＞におけるＬＴリンク情報の読出が完了すると、そのシリアル出力ＳＯからの信号ＳＩＯＵＴ＜０＞がＨレベルとなり、ＬＴリンク情報の読出が完了したことを示すために信号ＦＥＮＤがＨレベルとなる。
【０１２１】
図１６に示すフューズブロック４２＜１５＞−４２＜０＞において、シリアル入力ＳＩへ与えられる信号がＨレベルとなると、初めて、ＬＴ情報の読出が実行される。読出が完了した後においても、そのシリアル入力ＳＩに与えられる信号がＨレベルであっても、インバータ回路４５の出力信号がＬレベルとなるため、転送活性化信号ＤＣｏｎがＬレベルの非活性状態となり、ＬＴ情報の読出が完了したフューズブロックからのＬＴ情報の読出は禁止される。
【０１２２】
モジュール化されたフューズブロック４２＜１５＞−４２＜０＞を縦列接続して、順次活性化してＬＴリンク素子のプログラム情報を読出すことにより、転送クロック信号ＰＬ１およびＰＬ２に従ってＬＴリンク素子の情報を順次読出すことができ、また、このフューズブロックの数を増大することにより、ＬＴリンク情報の増大にも容易に対応することができる。
【０１２３】
図２０（Ａ）は、図１８に示すサブフューズブロック４２ａおよび４２ｂの構成を示す図である。これらのサブフューズブロック４２ａおよび４２ｂは同一構成を有するため、図２０（Ａ）においては、１つのサブフューズブロックを代表的に示す。図２０（Ａ）において、サブフューズブロックは、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５＞−Ｌ１ｆＦＡ＿Ｂ＜０＞を受けるインバータＩＶ１５−ＩＶ０と、インバータＩＶ１５−ＩＶ０それぞれに対応して設けられ、対応のインバータＩＶ１５−ＩＶ０の出力信号を、転送クロック信号ＰＬ２がＬレベルのときに通過させるＡＮＤ回路ＡＮ１５−ＡＮ０と、内部ノードＮＤａにそれぞれ並列に結合されるＬＴリンク素子Ｆ１５−Ｆ０と、ＬＴリンク素子Ｆ１５−ＦＦ０と接地ノードの間にそれぞれ接続され、それぞれＡＮＤ回路ＡＮ１５−ＡＮ０の出力信号をゲートに受けるＮチャネルＭＯＳトランジスタＴｒ１５−Ｔｒ０と、補の転送クロック信号ＰＬ１＿ＢがＬレベルのときに導通しノードＮＤａを電源電圧レベルにプリチャージするプリチャージ用ＰチャネルＭＯＳトランジスタ５０と、ノードＮＤａの信号ｋ５を反転するインバータ５１と、インバータ５１の出力信号がＬレベルのとき導通し、ノードＮＤａへ電源電圧を伝達するＰチャネルＭＯＳトランジスタ５２と、インバータ５１の出力信号を反転するインバータ５３と、補の転送クロック信号ＰＬ２＿ＢがＨレベルのときにインバータ５３の出力信号を通過させかつ転送クロック信号ＰＬ２＿ＢがＬレベルのときにラッチ状態となるＤラッチ５４と、転送活性化信号ＤＣｏｎがＨレベルの時活性化され、Ｄラッチ５４の出力信号に従ってＬＴ情報ＤＡＴＡを生成するバスドライバ５５を含む。このバスドライバ５５は、転送活性化信号ＤＣｏｎがＬレベルの非活性状態のときには、出力ハイインピーダンス状態となる。
【０１２４】
ＬＴリンク素子Ｆ１５−Ｆ０が、それぞれ対応のＤＲＡＭマクロの内部ノードの状態に応じて選択的に溶断／非溶断される（プログラムされる）。ＭＯＳトランジスタＴｒ１５−Ｔｒ０をデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って選択的に導通状態とすることにより、ノードＮＤａ上の信号ｋ５を、対応のＬＴリンク素子のプログラム状態に応じた状態に設定し、このノードＮＤａ上の信号ｋ５に従って、ＬＴリンク情報を読出す。
【０１２５】
図２０（Ｂ）は、図２０（Ａ）に示すバスドライバ５５の構成を示す図である。図２０（Ｂ）において、バスドライバ５５は、転送活性化信号ＤＣｏｎを受けるインバータ５５ａと、転送活性化信号ＤＣｏｎおよびインバータ５５ａの出力信号に従って選択的に導通し、入力ノードＤに与えられる信号を選択的に通過させるＣＭＯＳトランスミッションゲート５５ｂおよび５５ｃと、ＣＭＯＳトランスミッションゲート５５ｂの通過させた信号に従って選択的に導通し、導通時出力ノードＱを電源電圧レベルへ駆動するＰチャネルＭＯＳトランジスタ５５ｆと、ＣＭＯＳトランスミッションゲート５５ｃが通過させる信号に従って選択的に導通し、出力ノードＱを接地電圧レベルに導通時駆動するＮチャネルＭＯＳトランジスタ５５ｇと、転送活性化信号ＤＣｏｎがＬレベルのとき導通し、ＭＯＳトランジスタ５５ｆのゲートを電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタ５５ｄと、インバータ５５ａの出力信号に従って、ＭＯＳトランジスタ５５ｇのゲートを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ５５ｅを含む。
【０１２６】
ＣＭＯＳトランスミッションゲート５５ｂおよび５５ｃは、転送活性化信号ＤＣｏｎがＨレベルのとき導通し、入力ノードＤに与えられたＤラッチ５４の出力信号を通過させる。この転送活性化信号ＤＣｏｎがＨレベルのときには、ＭＯＳトランジスタ５５ｄおよび５５ｅはともにオフ状態であり、したがって、ＭＯＳトランジスタ５５ｆおよび５５ｇは、入力ノードＤを介して与えられる信号に従って出力ノードＱを駆動する。
【０１２７】
一方、転送活性化信号ＤＣｏｎがＬレベルのときには、ＣＭＯＳトランスミッションゲート５５ｂおよび５５ｃはオフ状態であり、一方、ＭＯＳトランジスタ５５ｄおよび５５ｅがオン状態となる。したがって、この状態においては、ＭＯＳトランジスタ５５ｆのゲート電圧が電源電圧レベル、ＭＯＳトランジスタ５５ｇのゲート電圧が接地電圧レベルとなり、これられのＭＯＳトランジスタ５５ｆおよび５５ｇがオフ状態となり、バスドライバ５５は、出力ハイインピーダンス状態となる。
【０１２８】
したがって、サブフューズブロック４２ａおよび４２ｂにおいては、転送活性化信号ＤＣｏｎが活性状態に維持されているときにのみ、内部のプログラムされたＬＴ情報を転送クロック信号に従って読出すことができる。
【０１２９】
図２１は、図２０（Ａ）に示すサブフューズブロックのデータ転送動作を示すタイミングチャート図である。以下、図２１を参照して、図２０（Ａ）および（Ｂ）に示すサブフューズブロック４２ａおよび４２ｂの動作について簡単に説明する。転送クロック信号ＰＬ１およびＰＬ１＿Ｂは、互いに相補なクロック信号であり、また転送クロック信号ＰＬ２およびＰＬ２＿Ｂは、互いに相補なクロック信号である。転送クロック信号ＰＬ１およびＰＬ１は、互いに重なり合わない２相のクロック信号である。
【０１３０】
初期状態において、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞はすべてＬレベルである。転送活性化信号ＤＣｏｎがＨレベルの活性状態となると、バスドライバ５５がイネーブルされ、Ｄラッチ５４の出力Ｑからの信号ｋｆに従ってＬＴ情報ＤＡＴＡを生成する。転送クロック信号ＰＬ２がＨレベルに立上がると、ＡＮＤ回路ＡＮ１５−ＡＮ０がイネーブルされ、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞に従って、その出力信号をＨレベルに駆動する。したがって、最初は、デコード信号Ｌ１ｆＦＡ＿Ｂ＜０＞が選択状態にあり、ＡＮＤ回路ＡＮ０の出力信号がＨレベルとなり、ＭＯＳトランジスタＴｒ０がＯＮ状態となる。ノードＮＤａは、この転送クロック信号ＰＬ２がＨレベルに立上がる前に、既に、補の転送クロック信号ＰＬ１＿Ｂにより、電源電圧レベルにプリチャージされている。したがって、このＬＴリンク素子Ｆ０の溶断／非溶断に従ってノードＮＤａの信号ｋ５の状態が決定される。ＬＴリンク素子Ｆ０が非溶断状態の場合には、ノードＮＤａは接地電圧レベルに放電され、信号ｋ５はＬレベルとなる。一方、ＬＴリンク素子Ｆ０が溶断状態の場合には、ノードＮＤａの放電経路は存在せず（ＭＯＳトランジスタＴｒ１−Ｔｒ１５はすべてオフ状態）。この信号ｋ５は、プリチャージ電圧レベルを維持する。したがってノードＮＤａは、選択されたＬＴリンク素子のプログラム状態を示す状態に設定される。このノードＮＤａの電圧レベルの確定動作と並行して、Ｄラッチ５４が、補の転送クロック信号ＰＬ２＿Ｂに従ってスルー状態となり、インバータ５１および５３を介して転送される信号ｋ５を通過させる。この場合、補の転送クロック信号ＰＬ２＿Ｂは、転送クロック信号ＰＬ２に対しある遅延時間を有しており、ノードＮａの電圧レベルが確定状態となり、安定な状態となると、このＤラッチ５４がスルー状態となる。バスドライバ５５は、出力転送活性化信号ＤＣｏｎに従ってイネーブル状態であり、したがってＤラッチ５４の出力する信号ｋｆに従ってＬＴ情報ＤＡＴＡが生成される。
【０１３１】
転送クロック信号ＰＬ２がＬレベルに立下がると、ＡＮＤ回路ＡＮ１５−ＡＮ０はすべてその出力信号がＬレベルとなり、ＭＯＳトランジスタＴｒ０−Ｔｒ１５はすべてオフ状態となる。一方、補の転送クロック信号ＰＬ２＿ＢがＨレベルとなり、Ｄラッチ５４がラッチ状態となり、先に取込んだ信号の状態を維持する。ラッチした信号の状態は、次に、補の転送クロック信号ＰＬ２＿Ｂが次にＬレベルに立下がるまで、バスドライバ５５を介して出力される。このＤラッチ５４のラッチ期間中に、再び転送クロック信号ＰＬ１がＨレベルとなり、補の転送クロック信号ＰＬ１＿ＢがＬレベルとなる。応じて、ノードＮＤａが再び電源電圧レベルに、プリチャージ用ＭＯＳトランジスタ５０を介して充電される。この充電期間中は、転送クロック信号ＰＬ２はＬレベルであり、ノードＮＤａは、確実に、電源電圧レベルにプリチャージされ、また、ノードＮＤａのプリチャージ電圧レベルは、インバータ５１およびＭＯＳトランジスタ５２によりラッチされる。したがって、プリチャージ動作が完了した後、ノードＮＤａは、フローティング状態となることなく、確実に、インバータ５１およびＭＯＳトランジスタ５２により、電源電圧レベルに保持される。このプリチャージ動作が完了すると、カウンタ／デコーダからのデコード信号が変化し、次のデコード信号が選択状態へ駆動される。信号ｋ５の状態が決定され、応じて、Ｄラッチ５４およびバスドライバ５５を介してＬＴ情報が転送される。以降、この動作が繰返し実行され、転送クロック信号ＰＬ２＿Ｂに従って、ＬＴ情報が転送される。
最後のＬＴリンク素子Ｆ１５の状態が読出された後、カウンタ／デコーダのカウント値が初期値の“０”に復帰し、応じて転送活性化信号ＤＣｏｎがＬレベルに立下がる（図１８参照）。バスドライバ５５が出力ハイインピーダンス状態にあり、次段のフューズブロックのデータが読出されるまで、このフューズ素子Ｆ１５のプログラム情報に応じたＬＴ情報が出力される。転送クロック信号ＰＬ２がＨレベルとなると、次のフューズブロックのＬＴリンク素子のプログラム状態に応じたＬＴ情報ＦＢが転送される。これは、図１８に示すように、転送活性化信号ＤＣｏｎがＬレベルに立下がると、次段のフューズブロックに対する転送開始指示信号が、出力ノードＳＯから出力され、次段フューズブロック内の転送活性化信号が活性化されるためである。
【０１３２】
したがって、１つのフューズブロックの最終のＬＴリンク素子Ｆ１５のプログラム情報が、所定期間、ハイインピーダンス状態（ＨｉＺ）となっても、この期間は比較的短く、安定に、ＬＴ情報を転送することができる。
【０１３３】
このＬＴ情報ＤＡＴＡは、２つのサブフューズブロックから並列に読出されて、図１０に示すスイッチ回路４１へ与えられる。
【０１３４】
図２２は、図１０に示すスイッチ回路４１の構成を概略的に示す図である。図２２において、スイッチ回路４１は、転送クロック信号ＰＬ１に従ってＬＴ情報ＤＡＴＡ１を取込みラッチするＤラッチ４１ａと、転送クロック信号ＰＬ２に従ってＬＴ情報ＤＡＴＡ２を取込みラッチするＤラッチ４１ｂと補の分周クロック信号ＤＣＬＫ＿ＢがＨレベルのとき導通し、Ｄラッチ４１ａの出力ＱからのＬＴ情報ＬＤ１Ｒを通過させるＮチャネルＭＯＳトランジスタ（トランスファーゲート）４１ｃと、補の分周クロック信号ＤＣＬＫ＿ＢがＬレベルのとき導通し、Ｄラッチ４１ｂの出力ＱからのＬＴ情報ＬＤ２Ｒを通過させるＰチャネルＭＯＳトランジスタ４１ｄと、合成転送クロック信号ＰＬ１２に従って、ＭＯＳトランジスタ４１ｃおよび４１ｄから与えられたデータを取込みラッチするＤラッチ４１ｅと、合成転送クロック信号ＰＬ１２に従ってＤラッチ４１ｅと相補的にラッチ状態となり、Ｄラッチ４１ｅの出力Ｑの出力情報ｋ７を取込みラッチして、転送ＬＴ情報ＩＮＦＤＴを出力するＤラッチ４１ｆを含む。
【０１３５】
Ｄラッチ４１ａは、転送クロック信号ＰＬ１がＨレベルのときスルー状態となり、与えられたプログラム（ＬＴ）情報ＤＡＴＡ１を通過させ、かつ転送クロック信号ＰＬ１がＬとなるとラッチ状態となる。Ｄラッチ４１ｂは、転送クロック信号ＰＬ２がＨレベルのときにスルー状態となり、図１８に示すサブフューズブロック４２ｂから転送されるプログラム情報ＤＡＴＡ２を通過させ、かつ転送クロック信号ＰＬ２がＬレベルとなるとラッチ状態となる。
【０１３６】
ＭＯＳトランジスタ４１ｃおよび４１ｄは相補的に導通し、したがって、Ｄラッチ４１ｅへは、Ｄラッチ４１ａおよび４１ｂの出力データＬＤ１ＲおよびＬＤ２Ｒが交互に与えられる。
【０１３７】
Ｄラッチ４１ｅは、合成転送クロック信号ＰＬ１２がＬレベルのときにスルー状態となり、かつ合成転送クロック信号ＰＬ１２がＨレベルとなるとラッチ状態となる。Ｄラッチ４１ｆは、合成転送クロック信号ＰＬ１２がＨレベルのときにスルー状態となり、かつ合成転送クロック信号ＰＬ１２がＬレベルとなるとラッチ状態となる。次に、この図２２に示すスイッチ回路４１の動作を図２３に示すタイミングチャート図を参照して説明する。
【０１３８】
Ｄラッチ４１ａおよび４１ｂへは、転送クロック信号ＰＬ２に従ってプログラム（ＬＴ）情報ＤＡＴＡ１およびＤＡＴＡ２が並列に与えられる（図２１参照）。Ｄラッチ４１ａが、転送クロック信号ＰＬ１の立上がりに同期してスルー状態となり、このＬＴ情報ＤＡＴＡ１を取込み、データＬＤ１Ｒを生成する。一方、Ｄラッチ４１ｂが、転送クロック信号ＰＬ２がＨレベルとなると、このＬＴ情報ＤＡＴＡ２を取込み、データＬＤ２Ｒを生成する。したがって、Ｄラッチ４１ｂの出力するＬＴデータＬＤ２Ｒは、転送クロック信号ＰＬ２の立上がりに同期して変化し、一方、Ｄラッチ４１ａの出力するＬＴデータＬＤ１Ｒは、転送クロック信号ＰＬ１の立上がりに同期して変化する。
【０１３９】
分周クロック信号ＤＣＬＫ＿Ｂは、転送クロック信号ＰＬ１およびＰＬ２と同じ周期を有しており、転送クロック信号ＰＬ１がＨレベルのときには、補の分周クロック信号ＤＣＬＫ＿ＢはＬレベル、転送クロック信号ＰＬ２がＨレベルのときには、分周クロック信号ＤＣＬＫ＿ＢはＨレベルである（図９参照）。したがって、Ｄラッチ４１ｂがラッチ状態となると、ＭＯＳトランジスタ４１ｄがオン状態となり、このＤラッチ４１ｂの出力するＬＴデータＬＤ２Ｒを転送し、一方、Ｄラッチ４１ａがラッチ状態となると、ＭＯＳトランジスタ４１ｃがオン状態となり、Ｄラッチ４１ａの出力するＬＴデータＬＤ１Ｒを転送する。
【０１４０】
したがって、Ｄラッチ４１ｅの入力Ｄに与えられるデータｋ６としては、補の分周クロック信号ＤＣＬＫ＿Ｂの半サイクルごとに、データＬＤ２ＲおよびＬＤ１Ｒが交互に与えられる。
【０１４１】
Ｄラッチ４１ｅは、合成転送クロック信号ＰＬ１２がＬレベルとなるとスルー状態となる。合成転送クロック信号ＰＬ１２は転送クロック信号ＰＬ１およびＰＬ２の合成（ＯＲ）信号であり、転送クロック信号ＰＬ１およびＰＬ２の２倍の周期を有している。したがって、ＭＯＳトランジスタ４１ｃおよび４１ｄがそれぞれオン状態にある期間の半分の期間、このＤラッチ４１ｅがスルー状態となり、残りの半サイクル期間は、ラッチ状態となる。したがって、このＤラッチ４１ｅの出力Ｑからのデータｋ７は、その入力ノードＤに与えられるデータｋ６と同じ信号／データとなる。
【０１４２】
Ｄラッチ４１ｆは、合成転送クロック信号ＰＬ１２がＨレベルのときにスルー状態となる。したがって、このＤラッチ４１ｆからの内部ＬＴ情報ＩＮＦＤＴは、Ｄラッチ４１ｅの出力するデータｋ７に対して、合成転送クロック信号ＰＬ１２の半サイクル期間遅れた信号／データとなる。
【０１４３】
Ｄラッチ４１ａおよび４１ｂがラッチ状態のときに、ＭＯＳトランジスタ４１ｃおよび４１ｄをオン状態とし、これらのＭＯＳトランジスタ４１ｄおよび４１ｃがオン状態の半サイクル期間、Ｄラッチ４１ｅにより、その転送データを取込みラッチする。これにより、内部で２つの経路から与えられるシリアルデータＤＡＴＡ１およびＤＡＴＡ２を、１つのシリアルデータシーケンスに変換して、転送クロック信号ＰＬ１２に従って順次転送することができる。
【０１４４】
以上のように、ＬＴリンク部７において、ＬＴリンク素子のプログラム情報を、順次読出してシリアルに転送することにより、このＬＴ情報の転送信号配線数を低減することができる。また、２つのシリアルデータ転送経路を設け、スイッチ回路でこれらを１つのシリアル情報転送経路に変換することにより、ＬＴリンク素子選択のためのデコード信号の数を低減することができ、また実際のＬＴ情報のシリアル転送速度の１／２倍の周期で、ＬＴリンク素子のプログラム情報を読出すことにより、正確にＬＴリンク素子のプログラム情報を読出すことができ、またＬＴ情報を高速で転送することができる。
【０１４５】
［転送制御回路の構成］
図２４は、図１に示すＤＲＡＭマクロ内に設けられる転送制御回路１０の構成を概略的に示す図である。この転送制御回路１０は、ＬＴリンク部７からのＬＴ情報ＩＮＦＤＴをシリアルに受け、並列ＬＴ情報に変換するデータロード回路１０ａと、このデータロード回路１０ａにより生成されたパラレルＬＴ情報を一時的にラッチする並列ラッチ回路１０ｂを含む。データロード回路１０ａに対しては、リセット信号ＲＳＴ＿Ｂと、転送クロック信号ＰＬ１およびＰＬ２と、転送開始指示信号Ｌ２ｒＳＩがまた与えられる。図２４においては、データロード回路１０ａは、８ビットのＬＴデータＱ＜７：０＞を生成する場合を一例として示す。
【０１４６】
データロード回路１０ａは、図１に示すシフトラッチＤＬを含み、８ビットのシリアルデータが与えられると、並列ラッチ回路１０ｂに対して、ラッチ指示信号Ｅ７を与える。これにより、シリアルに転送されるＬＴ情報ＩＮＦＤＴが、８ビットのパラレルＬＴ情報に変換される。並列ラッチ回路１０ｂは、図１に示すラッチ回路９を含み、転送開始指示信号Ｌ２ｒＳＩおよび転送クロック信号ＰＬ１およびＰＬ２を受け、ＬＴ情報転送時、転送クロック信号ＰＬ１およびＰＬ２に従ってラッチおよび転送動作を実行する。
【０１４７】
この並列ラッチ回路１０ｂにラッチされたＬＴ情報は、並列に並列受信回路５０へ与えられる。並列受信回路５０は、ＤＲＡＭマクロＤＩマクロ内の各所定の内部回路に対応して分散配置されるラッチ回路８を含み、各対応の内部回路近傍で、パラレルＬＴ情報を受ける。図２４においては、スペアロウアドレスＳＰＲＡＦ＜７：０＞を、ＬＴ情報の一例として示す。この並列受信回路５０へは、また、データロード回路１０ａからロード指示信号Ｌ２ＳＴＲが与えられ、このロード指示信号Ｌ２ＳＴＲに従って、並列受信回路５０は、並列ラッチ回路１０ｂから与えられた並列ＬＴ情報ＳＰＲＡＦ＜７：０＞をラッチする。したがって、並列受信回路５０においては、これらのＬＴ情報に対応してラッチ回路８が並列にパラレルＬＴ情報をラッチするようにグループ化して、これらのラッチ回路８が配置される。
【０１４８】
このデータロード回路１０ａにおいてシリアルＬＴ情報をパラレルＬＴ情報に変換することにより、ＬＴ情報それぞれにＤラッチおよび転送用Ｄラッチを設ける必要がなく、このデータ転送制御回路１０の占有面積を低減することができる。
【０１４９】
図２５は、図２４に示す転送制御回路１０の動作を示すタイミングチャート図である。図２５に示すように、データロード回路１０ａへは、先に説明したように、転送クロック信号ＰＬ１およびＰＬ２に同期してデータが転送される。データロード回路１０内で、シリアルに転送されるＬＴ情報を順次ラッチし、必要ビット数のＬＴ情報（８ビット）をラッチすると、そのラッチ動作と並行して、ラッチデータを並列ラッチ回路１０ｂに転送する。したがって、データロード回路１０ａにおいて複数ビットのＬＴ情報ＱＡ１がラッチされると、並列ラッチ回路１０ｂがラッチデータを取込み並列受信回路５０へパラレルＬＴ情報ＳＰＲＡＦ１を転送する。
【０１５０】
データロード回路１０ａにおいては、並列受信回路５０に含まれるラッチ回路８に対しＬＴ情報を転送する場合、シリアル／パラレル変換によりデータラッチ回路をラッチ回路８群に対し共有化することができ、データラッチ回路の数を低減し、応じてデータ転送制御回路の占有面積を低減する。
【０１５１】
図２６は、図２４に示すデータロード回路１０ａの構成を概略的に示す図である。図２６において、データロード回路１０ａは、縦続接続されるシリアル受信回路５５５＜０＞−５５５＜７＞と、シリアル受信回路５５５＜３＞のシリアル出力信号Ｓ３を受けるインバータ５７と、インバータ５７の出力信号と転送開始指示信号Ｌ２ｒＳＩを受けるＡＮＤ回路５８と、シリアル受信回路５５５＜５＞および５５５＜７＞のシリアル出力信号Ｓ５およびＳ７を受けてロード指示信号Ｌ２ＳＴＲを生成するＡＮＤ回路５９を含む。
【０１５２】
シリアル受信回路５５５＜０＞−５５５＜７＞は、ＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を受け、転送クロック信号ＰＬ１およびＰＬ２に従って順次データをラッチする。これらのシリアル受信回路５５５＜０＞−５５５＜７＞へは、転送クロック信号ＰＬ１およびＰＬ２が交互に与えられる。
【０１５３】
シリアル受信回路５５５＜０＞−５５５＜７＞の各々は、クロック入力Ｐに与えられる対応のクロック信号（ＰＬ１またはＰＬ２）に従って、入力ＳＩに与えられる信号（前段のシリアル受信回路またはＡＮＤ回路５８の出力信号）を取込み転送するシフト回路ＳＲと、シフト回路ＳＲの入力信号と次段のシリアル受信回路に含まれるシフト回路の出力信号の反転信号Ｓとを受けるゲート回路ＧＴと、ゲート回路ＧＴの出力信号Ｅ（ｉ）（Ｅ０−Ｅ７）および対応のクロック信号ＰＬ１またはＰＬ２がともにＨレベルのときに転送ＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を取込むＤラッチＬＴを含む。ラッチ回路ＬＴおよびシフト回路ＳＲが、それぞれ、図１のラッチ９およびＤＬに対応する。
【０１５４】
このＡＮＤ回路５８においては、転送開始指示信号Ｌ２ｒＳＩが活性化されると、その出力信号ＳＩＡがＨレベルとなり、このＡＮＤ回路５８の出力信号ＳＩＡが、転送クロック信号ＰＬ１およびＰＬ２に従って、順次、シリアル受信回路５５５＜０＞−５５５＜７＞のシフト回路ＳＲを介して転送される。各シリアル受信回路においては、次段のシリアル受信回路において、ＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）の取込みが行なわれるときに、ＤラッチＬＴがラッチ状態となる。転送クロック信号ＰＬ１およびＰＬ２は、互いに重なり合わない２相のクロック信号であり、正確に、シリアルに転送されるデータを、ＤラッチＬＴに順次格納することができる。
【０１５５】
図２７は、図２６に示すシリアル受信回路５５５＜０＞−５５５＜７＞の構成をより具体的に示す図である。シフト回路ＳＲは、クロック入力Ｐに与えられる信号がＨレベルとなるとスルー状態となり、シリアル入力ＳＩに与えられた信号をデータ入力Ｄから出力Ｑに通過させかつクロック入力Ｐに与えられる信号がＬレベルとなるとラッチ状態となるＤラッチ６０を含む。このＤラッチ６０は、リセット信号ＲＳＴ＿ＢがＬレベルのときには、その出力ＱからＬレベルの信号を出力する。
【０１５６】
ゲート回路ＧＴは、次段のシリアル受信回路のシフト回路ＳＲの出力信号を入力ノードＳＩＰを介して受けるインバータ６１と、インバータ６１の出力信号とシリアル入力ＳＩに与えられた信号を受けるＡＮＤ回路６２を含む。
【０１５７】
ラッチ回路ＬＴは、入力ＥＡに与えられる転送クロック信号（ＰＬ１またはＰＬ２）とＡＮＤ回路６２の出力信号がともにＨレベルとなるとスルー状態となり、かつこの入力ＥＡおよびＥＢに与えられる信号の一方がＬレベルとなるとラッチ状態となるＤラッチ６３を含む。このＤラッチ６３が、ＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）をラッチする。
【０１５８】
図２８は、図２７に示すＤラッチ６３の構成の一例を示す図である。図２８において、Ｄラッチ６３は、入力ＥＡおよびＥＢに与えられる信号を受けるＡＮＤ回路６３ａと、ＡＮＤ回路６３ａの出力信号がＨレベルのとき導通し、データ入力ノードＤに与えられる信号を通過させるＮチャネルＭＯＳトランジスタ６３ｂと、ＭＯＳトランジスタ６３ｂの伝達した信号を反転するインバータ６３ｃと、インバータ６３ｃの出力信号を反転してインバータ６３ｃの入力へ伝達するインバータ６３ｄと、インバータ６３ｃの出力信号を反転してラッチデータＱを生成するインバータ６３ｅを含む。この図２８に示すＤラッチ６３においては、インバータ６３ｃおよび６３ｄがラッチ回路を構成しており、ＭＯＳトランジスタ６３ｂが導通状態のときにＤラッチ６３は、スルー状態となり、このＭＯＳトランジスタ６３ｂがオフ状態のときにＤラッチ６３はラッチ状態となる。
【０１５９】
図２９は、図２４に示す並列ラッチ回路１０ｂの構成を概略的に示す図である。この図２９において、並列ラッチ回路６０ｂは、データロード回路１０ａからの出力ビットＱ＜７：０＞それぞれに対応して設けられるＤラッチ６５＜７：０＞を含む。Ｄラッチ６５＜７：０＞は、クロック入力ＥＡおよびＥＢにそれぞれ与えられる信号ＰＬ２およびＥ７がＬレベルのときにスルー状態となり、ＬＴ情報Ｑ＜７：０＞を取込み、パラレルＬＴ情報ＳＰＲＦ＜７：０＞を生成する。次に、図２６から図２９に示す回路の動作を図３０に示すタイミングチャート図を参照して説明する。
【０１６０】
リセット信号ＲＳＴ＿ＢがＬレベルの状態においては、シリアル受信回路５５５＜０＞−５５５＜７＞はすべてリセット状態にあり、シフト回路ＳＲの出力信号Ｓ０−Ｓ７はすべてＬレベルである。電源投入後リセット信号ＲＳＴ＿ＢがＨレベルに立上がると、転送クロック信号ＰＬ１およびＰＬ２が交互に発生される。転送クロック信号ＰＬ２の最初の立上がりに応答して、転送指示信号Ｌ２ｒＳＩがＨレベルに立上がり、応じて図２６に示すＡＮＤ回路５８からの信号ＳＩＡがＨレベルに立上がる。シリアル受信回路５５５＜０＞は、転送クロック信号ＰＬ１に従ってラッチ動作を行なっており、転送クロック信号ＰＬ１がＬレベルのときには、このシリアル受信回路５５５＜０＞の出力信号Ｓ０はＬレベルである。したがって、次段のシリアル受信回路５５５＜１＞の出力信号Ｓ１はＬレベルであり、このＡＮＤ回路５８の出力信号ＳＩＡの立上がりに応答して、ゲート回路ＧＴの出力信号Ｅ０がＨレベルに立上がる。応じて、シリアル受信回路５５５＜０＞においてＤラッチ６３が、転送クロック信号ＰＬ１の立上がりに応答してスルー状態となり、転送されてきたＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を取込む。転送クロック信号ＰＬ１がＬレベルに立下がると、このシリアル受信回路５５５＜０＞は、ラッチ状態となる。
【０１６１】
シリアル受信回路５５５＜０＞の出力信号Ｓ０がＨレベルに立上がると、次段のシリアル受信回路５５５＜１＞において、転送クロック信号ＰＬ２がＨレベルとなると、シフト回路ＳＲのＤラッチ６０がスルー状態となり、その出力信号Ｓ１をＨレベルに立上げる。応じて、シリアル受信回路５５５＜０＞におけるゲート回路ＧＴの出力信号Ｅ０がＬレベルに立下がり、このシリアル受信回路５５５＜０＞は、転送クロック信号ＰＬ１の状態にかかわらずラッチ状態となる。
【０１６２】
次段のシリアル受信回路５５５＜１＞において、信号Ｓ０および転送クロック信号ＰＬ２がＨレベルとなると、Ｄラッチ６３がスルー状態となり、転送されたＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を取込み、転送クロック信号ＰＬ２の立下がりに応答してラッチ状態となる。このシリアル受信回路５５５＜１＞においても、ゲート回路ＧＴの出力信号Ｅ１は、次段のシリアル受信回路５５５＜２＞の出力信号Ｓ２（図示せず）がＨレベルとなると、Ｌレベルとなり、転送クロック信号ＰＬ２の状態にかかわらずシリアル受信回路５５５＜１＞は、ラッチ状態となる。
【０１６３】
図示しないシリアル受信回路５５５＜３＞の出力信号Ｓ３がＨレベルに立上がると、ＡＮＤ回路５８の出力信号ＳＩＡがＬレベルに立下がる。ＡＮＤ回路５８の出力信号ＳＩＡは、次に、シフト信号Ｓ３がＬレベルに立下がるまでＬレベルを維持する。この信号ＳＩＡは、シリアル受信回路５５５＜０＞−５５５＜７＞へ順次シフトされる。この信号ＳＩＡの周期は、転送クロック信号ＰＬ１またはＰＬ２の４クロックサイクルであり、８個のＬＴ情報の転送期間に対応する。したがって、この信号ＳＩＡを順次シリアル受信回路５５５＜０＞−５５５＜７＞を介してシフトさせることにより、シリアル受信回路５５５＜０＞−５５５＜７＞は、それぞれ８個のＬＴ情報の周期でラッチ動作を行なうことができ、シリアルに転送されるＬＴ情報を８個のＬＴ情報単位のパラレルデータに変換することができる。
【０１６４】
シリアル受信回路５５５＜０＞−５５５＜７＞においてゲート回路ＧＴの出力信号Ｅ０−Ｅ７は、それぞれ、対応の転送クロック信号が立上がる前にＨレベルの活性状態となっており、したがって、これらのシリアル受信回路５５５＜０＞−５５５＜７＞それぞれにおいて、ラッチ回路ＬＴ（Ｄラッチ６３）において正確に対応のデータの取込みを行なうことができる。
【０１６５】
シリアル受信回路５５５＜７＞において、ゲート回路ＧＴの出力信号Ｅ７がＨレベルとなると、そのラッチ回路ＬＴが転送クロック信号ＰＬ２の立上がりに応答してスルー状態となり、転送ＬＴ情報を取込む。このとき、また図２９に示す並列ラッチ回路１０ｂが、スルー状態となり、シリアル受信回路５５５＜０＞−５５５＜７＞のラッチ回路ＬＴから転送される８ビットデータＱ＜７：０＞を取込み、転送クロック信号ＰＬ２がＬレベルとなると、この並列ラッチ回路１０ｂはラッチ状態となる。並列ラッチ回路１０ｂがラッチ状態となる期間において、シリアル受信回路５５５＜５＞および５５５＜７＞の出力するシフト信号Ｓ５およびＳ７に従ってロード指示信号Ｌ２ＳＴＲが生成され、８個のＬＴ情報が対応の並列受信回路内においてラッチされる。
【０１６６】
８個のＬＴ情報のラッチおよび転送動作が行なわれると、再び、初段のシリアル受信回路５５５＜０＞が転送クロック信号ＰＬ１に従って与えられたＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を取込みラッチする。以降、この動作が繰返し行なわれる。クロック信号ＰＬ１およびＰＬ２によりシリアルに転送されたＬＴ情報ＤＡＴＡ（ＩＮＦＤＴ）を、８個のＬＴ情報ごとに、並列ＬＴデータに変換して転送クロック信号ＰＬ２に従って転送することができる。
【０１６７】
なお、最終段のシリアル受信回路５５５＜７＞のゲート回路ＧＴに対しては、初段のシリアル受信回路５５５＜０＞の出力するシフト信号Ｓ０を用いてイネーブル信号Ｅ７のＨレベル／Ｌレベルを制御する。すなわち、シフト信号Ｓ０をシリアル受信回路５５５＜０＞に対して設けられたゲート回路ＧＴに与えることにより、シフト信号Ｓ０がＬレベルにありかつシフト信号Ｓ６がＨレベルのときこのゲート回路ＧＴからのイネーブル信号Ｅ７はＨレベルとなる。また、これに代えて、ダミーのシリアル受信回路を配置し、このダミーのシリアル受信回路またはダミーのシフト回路ＳＲの出力信号Ｓ８を用いて、イネーブル信号Ｅ７のＨレベル／Ｌレベルを制御してもよい。
【０１６８】
なお、並列ＬＴ情報のデータの数は８個に限定されず、他の数であってもよい。図２６に示すシリアル受信回路の段数を調整することにより、任意の数のパラレルＬＴ情報を生成することができる。
【０１６９】
図３１は、図２４に示す並列受信回路５０の構成を概略的に示す図である。図３１においては、並列受信回路５０は、各ＬＴ情報を必要とする内部回路に対応して設けられるローカル受信回路７０＜０＞−７０＜６３＞を含む。これらのローカル受信回路７０＜０＞−７０＜６３＞に共通に、転送クロック信号ＰＬ１およびＰＬ２と、ロード指示信号Ｌ２ＳＴＲと、ＬＴ情報ＳＰＲＦ＜７：０＞が与えられる。
【０１７０】
この図３１に示す構成においては、転送開始指示信号Ｌ２ｒＳＩが、蛇行するようにローカル受信回路７０＜０＞−７０＜６３＞へ順次与えられる。すなわち、ローカル受信回路７０＜０＞−７０＜６３＞の各々は、シリアル入力ＳＩに与えられる転送開始指示信号がＬレベルとなると活性化され、ロード指示信号Ｌ２ＳＴＲに従ってパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞のラッチ動作を行なう。図３１に示すように、蛇行するようにローカル受信回路７０＜０＞−７０＜６３＞を順次活性化することにより、ＤＲＡＭコア内において、一方方向から他方方向に沿って、各内部回路のＬＴ情報を設定する。また、ローカル受信回路７０＜０＞−７０＜６３＞の対象となる内部回路の種類が異なる場合、この図３１に示すように蛇行形態で、順次ＬＴ情報を格納することにより、同一種類の内部回路に対し、順次ＬＴ情報を設定することができる。
【０１７１】
図３２は、図３１に示すローカル受信回路７０＜０＞−７０＜６３＞の構成を概略的に示す図である。ローカル受信回路７０＜０＞−７０＜６３＞は、同一構成を有するため、図３２においては、１つのローカル受信回路７０を代表的に示す。
【０１７２】
図３２において、ローカル受信回路７０は、シリアル出力ＳＯの信号を反転するインバータ７０ａと、ロード指示信号Ｌ２ＳＴＲがＨレベルの活性状態のときに導通し、シリアル入力ＳＩを介して与えられる転送開始指示信号を伝達するＮチャネルＭＯＳトランジスタ７０ｄと、ロード指示信号Ｌ２ＳＴＲがＬレベルのときに導通し、シリアル出力ノードＳＯの信号を通過させるＰチャネルＭＯＳトランジスタ７０ｅと、ＭＯＳトランジスタ７０ｄまたは７０ｅからの信号とインバータ７０ａの出力信号とを受けるＡＮＤ回路７０ｂと、転送クロック信号ＰＬ１とＡＮＤ回路７０ｂの出力信号とを受けるＡＮＤ回路７０ｃと、ＡＮＤ回路７０ｃの出力信号ＬＬＤがＨレベルのときにスルー状態となり、並列ラッチ回路（図２４参照）から与えられるパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞を通過させかつＡＮＤ回路７０ｃの出力信号がＬレベルとなるとラッチ状態となるＤラッチ７１＜７：０＞と、転送クロック信号ＰＬ１がＨレベルのときにスルー状態となり、ＭＯＳトランジスタ７０ｄおよび７０ｅの一方からの信号を通過させるＤラッチ７０ｆと、転送クロック信号ＰＬ２がＨレベルのときにスルー状態となり、Ｄラッチ７０ｆの出力Ｑからの信号を通過させて出力ノードＳＯに伝達するＤラッチ７０ｇを含む。
【０１７３】
Ｄラッチ７１＜７：０＞から、８個のＬＴ情報ＳＰＲＡ＜７：０＞が並列に出力される。すなわち、Ｄラッチ７１＜７：０＞は、ＬＴ情報各々に対応して設けられるＤラッチを含む。この図３２に示す構成においては、ＬＴ情報ＳＰＲＡ＜７：０＞は、不良ワード線を救済するためのスペアロウ冗長回路へ与えられる。具体的に、このＬＴ情報ＳＰＲＡ＜７：０＞は、不良ロウアドレスプログラム回路へ与えられる。次に、この図３１および図３２に示す並列受信回路５０およびローカル受信回路７０の動作について、図３３に示すタイミングチャートを参照して説明する。
【０１７４】
転送クロック信号ＰＬ１およびＰＬ２が、図示しないリセット信号の活性化（Ｈレベル）に応答して順次交互に発生される。転送クロック信号ＰＬ２の立上がりに応答して転送開始指示信号Ｌ２ｒＳＩが活性化され、ＬＴリンク部の送信回路から並列受信回路５０へ与えられる。データロード回路は、この転送開始指示信号Ｌ２ｒＳＩと転送クロック信号ＰＬ１およびＰＬ２に従ってデータロード動作を行ない、かつシリアル受信回路のシフト出力信号Ｓ５およびＳ７がＨレベルとなると、両者のＨレベル期間活性状態となるロード指示信号Ｌ２ＳＴＲを生成する。
【０１７５】
ローカル受信回路７０＜０＞においては、そのシリアル入力ＳＩに与えられる転送開始指示信号Ｌ２ｒＳＩがＨレベルであり、ロード指示信号Ｌ２ＳＴＲがＨレベルとなると、図３２に示すＭＯＳトランジスタ７０ｄがオン状態となり、Ｄラッチ７０ｆのデータ入力Ｄへ、Ｈレベルの信号を与える。Ｄラッチ７０ｆは転送クロック信号ＰＬ１の立上がりに応答してスルー状態となり、Ｈレベルの信号を通過させて内部ラッチ信号ＬＩＳＩをＨレベルに立上げる。一方、このローカル受信回路７０＜０＞においてＡＮＤ回路７０ｂへは、ＭＯＳトランジスタ７０ｄから、Ｈレベルの信号Ｌ２ＳＩが与えられる。このローカル受信回路７０＜０＞のシリアル出力ＳＯがＬレベルであるため、インバータ７０ａの出力信号がＨレベルであり、ＡＮＤ回路７０ｂの出力信号がＨレベルとなる。したがって、転送クロック信号ＰＬ１がＨレベルとなると、ＡＮＤ回路７０ｃの出力信号ＬＬＤがＨレベルとなり、Ｄラッチ７１＜７：０＞がスルー状態となる。このＤラッチ７１＜７：０＞のデータ入力Ｄへは、ロード指示信号Ｌ２ＳＴＲの立上がり前にパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞が与えられており、Ｄラッチ７１＜７：０＞の出力ＬＴ情報ＳＰＲＡ＜７：０＞が変化する。
【０１７６】
次いで、転送クロック信号ＰＬ２がＨレベルに立上がると、この図３２に示すＤラッチ７０ｇがスルー状態となり、Ｄラッチ７０ｆからの信号ＬＩＳＩを通過させ、そのシリアル出力ＳＯの信号がＨレベルとなり、応じてインバータ７０ａの出力信号がＬレベルとなる。これにより、ＡＮＤ回路７０ｂおよび７０ｃの出力信号がＬレベルとなり、Ｄラッチ７１＜７：０＞は、ラッチ状態となる。ロード指示信号Ｌ２ＳＴＲがＬレベルに立下がると、この図３２に示すＭＯＳトランジスタ７０ｅがオン状態となり、シリアル出力ＳＯのＨレベルの信号を通過させる。したがって、以降、再びロード指示信号Ｌ２ＳＴＲがＨレベルとなるまで、Ｄラッチ７０ｆおよび７０ｇは、シリアル出力ＳＯのＨレベルの信号を転送クロック信号ＰＬ１およびＰＬ２に従って転送する。このシリアル出力ＳＯの信号がＨレベルの間、インバータ７０ａの出力信号はＬレベルであり、Ｄラッチ７１＜７：０＞はラッチ状態を維持する。
【０１７７】
このローカル受信回路７０＜０＞において、最初のパラレルＬＴ情報がロードされると、続いて、ローカル受信回路７０＜１＞におけるパラレルＬＴ情報のロードが行なわれる。すなわちローカル受信回路７０＜０＞のシリアル出力ＳＯの出力信号がＨレベルとなると、続いてローカル受信回路７０＜１＞のシリアル入力ＳＩの信号がＨレベルとなる。ロード指示信号Ｌ２ＳＴＲがＬレベルの期間、このローカル受信回路７０＜１＞は、ＭＯＳトランジスタ７０ｄがオフ状態であるため、そのシリアル出力ＳＯの信号がＬレベルであり、信号Ｌ２ＳＩおよびＬＬＤはＬレベルであり、パラレルＬＴ情報のラッチは行なわれない。
【０１７８】
再びロード指示信号Ｌ２ＳＴＲがＨレベルに立上がり、また次のパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞が与えられると、ローカル受信回路７０＜１＞において、ＭＯＳトランジスタ７０ｄがオン状態となり、Ｄラッチ７０ｆへ与えられる信号Ｌ２ＳＩがＨレベルに立上がる。ローカル受信回路７０＜０＞において、シリアルシフト出力ＳＯはＨレベルであり、ラッチ状態にあり、このときに与えられるパラレルＬＴ情報のロードは行なわれない。インバータ７０ａの出力信号がＨレベルであり、このロード指示信号Ｌ２ＳＴＲの活性化に従って、内部ロード指示信号Ｌ２ＳＩがＨレベルとなると、転送クロック信号ＰＬ１の立上がりに応答して、ＡＮＤ回路７０ｃの出力信号ＬＬＤがＨレベルとなり、Ｄラッチ７１＜７：０＞がスルー状態となる。したがって、このＤラッチ７１＜７：０＞は、ロード指示信号Ｌ２ＳＴＲと同時に与えられた次のパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞（８−１５）を取込み、転送クロック信号ＰＬ１がＬレベルとなるとラッチ状態となる。
【０１７９】
このローカル受信回路７０＜１＞において、転送クロック信号ＰＬ２がＨレベルとなると、Ｄラッチ７０ｇがＤラッチ７０ｆの出力信号Ｌ１ＳＩを取込み、シリアル出力ＳＯの信号をＨレベルに立上げ、次のローカル受信回路７０＜２＞をイネーブルする。このシリアルシフト出力ＳＯがＨレベルとなると、インバータ７０ａの出力信号がＬレベルとなるため、Ｄラッチ７１＜７：０＞はラッチ状態となる。
【０１８０】
以降、上述のパラレルＬＴ情報のロード動作は、図３１に示すローカル受信回路７０＜２＞−７０＜６３＞においてロード指示信号Ｌ２ＳＴＲの活性化に従って順次行なわれる。最終的にローカル受信回路７０＜６３＞のシリアル出力ＳＯからの信号Ｌ２ＳＯがＨレベルとなると、すべてのローカル受信回路７０＜０＞−７０＜６３＞において、必要なパラレルＬＴ情報のロードが完了したことが知らされる。したがって、ＬＴリンク部７において、ＬＴリンク素子のプログラム情報を、この並列受信回路におけるローカル受信回路７０＜０＞−７０＜６３＞のＬＴ情報のロード順序と同じ順序で読出すことにより、正確に、ＬＴリンク部７においてプログラムされたＬＴリンク素子の状態（ＬＴ情報）を各ローカル受信回路にロードすることができる。
【０１８１】
［ローカル受信回路の具体例］
図３４は、図３１に示すローカル受信回路の具体例を概略的に示す図である。
先に図１において示したように、メモリセルアレイ２ａおよび２ｂの間にロウコントロール部３が配置される。これらのメモリセルアレイ２ａおよび２ｂは、図３４に示すように、１６個のサブロウブロックＳＲＡ♯０−ＳＲＡ♯１５およびＳＲＢ♯０−ＳＲＢ♯１５にそれぞれ分割される。サブロウブロックＳＲＡ♯０−ＳＲＡ♯１５およびＳＲＢ♯０−ＳＲＢ１５の各々は、２つのスペアワード線ＳＷＬと１２８本のノーマルワード線ＮＷＬを含む。すなわち、サブロウブロックＳＲＡ♯０−ＳＲＡ♯１５およびＳＲＡ♯０−ＳＲＢ♯１５それぞれにおいて、２本の不良ノーマルワード線をスペアワード線で救済することができる。
【０１８２】
ロウコントロール部３においては、それぞれサブロウブロックＳＲＡ♯０−ＳＲＡ♯１５およびＳＲＡ♯０−ＳＲＢ♯１５それぞれにおいてノーマルワード線ＮＷＬを選択するための正規回路ＮＫＡ０−ＮＫＡ１５およびＮＫＢ０−ＮＫＢ１５が配置される。
【０１８３】
サブロウブロックＳＲＡ♯０−ＳＲＡ♯１５それぞれにおけるスペアワード線ＳＷＬに対応して、冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５Ｌが配置される。これらの冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５Ｌの各々は、不良ロウアドレスを記憶し、不良ロウアドレス指定時、対応のスペアワード線ＳＷＬを選択状態へ駆動する。
【０１８４】
サブロウブロックＳＲＢ♯０−ＳＲＢ♯１５それぞれのスペアワード線ＳＷＬに対応して、冗長回路ＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌが配置される。これらの冗長回路ＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌの各々も、不良ロウアドレスを記憶し、不良ロウアドレス指定時対応のスペアワード線を選択状態へ駆動する。これらの冗長回路は、サブロウブロック単位で不良ノーマルロウの救済を実行する。
【０１８５】
これらの冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５Ｌ，ＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌは、合計６４個設けられる。対応のサブロウブロックにおいて１２８本のノーマルワード線ＮＷＬが配置されており、ロウアドレスは、７ビットのロウアドレス信号で指定される。またスペアワード線の使用／不使用を示すために１ビットの情報が必要とされる。したがって冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５Ｌ，ＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＡＢ１５Ｌそれぞれにおいて、合計８ビットのＬＴ情報がラッチされる。
【０１８６】
これらの冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５ＬおよびＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌに対し、共通に、ロウコントロール部３を列方向に延在して配設されるコントロールバス１１を介して、転送クロック信号ＰＬ１、およびＰＬ２と、パラレルＬＴ情報ＳＰＲＡＦ＜７：０＞と、ロード指示信号Ｌ２ＳＴＲが与えられる。冗長回路ＲＫＡ（ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５Ｌを総称的に示す）およびＲＫＢ（ＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌを総称的に示す）に対し、図３１に示すように、ジグザグ状（蛇行状）に対応のパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞がロードされる。しかしながら、図３４において破線で示すように、転送指示信号Ｌ２ｒＳＩが、メモリセルアレイ２ｂに対して設けられる冗長回路ＲＫＢ１５Ｌから順次列方向に沿って伝達されて最終的に冗長回路ＲＬＢ０Ｕに伝達され、続いて、メモリセルアレイ２ａに対して設けられる冗長回路ＲＫＡ０Ｕから順次、冗長回路ＲＫＡ１５Ｌに対して、この転送開始指示信号が順次転送されてもよい。すなわち、この冗長回路ＲＫＢおよびＲＫＡが、Ｕ字型の配置でシフト指示信号（転送開始指示信号Ｌ２ｒＳＩ）を受けて順次活性化される構成が利用されてもよい。
【０１８７】
図３５は、図３４に示す冗長回路ＲＫＡおよびＲＫＢの構成を概略的に示す図である。冗長回路ＲＫＡ０Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｕ，ＲＫＡ１５ＬおよびＲＫＢ０Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｕ，ＲＫＢ１５Ｌは同一構成を有するため、図３５においては、１つの冗長回路ＲＫを代表的に示す。
【０１８８】
図３５において、冗長回路ＲＫは、パラレルＬＴ情報ＳＰＲＡＦ＜７：０＞を受けてラッチするローカル受信回路７０と、ローカル受信回路７０からのラッチＬＴ情報ＳＰＲＡ＜７：０＞とロウアドレスビットＲＡ＜６：０＞を受け、不良のロウがアドレス指定されたか否かを検出する不良ロウアクセス検出回路７２と、不良ロウアクセス検出回路７２からのスペアロウイネーブル信号ＳＲＥの活性化時ブロック選択信号ＢＳが対応のサブロウブロックを指定するとき、対応のスペアワード線ＳＷＬを選択状態へ駆動するスペアロウデコード／ドライブ回路７４を含む。
【０１８９】
正規回路ＮＫは、ロウアドレスビットＲＡ＜６：０＞をデコードするロウデコーダおよびこのロウデコーダの出力信号に従って正規ワード線ＮＷＬを選択状態へ駆動するワードドライバを含む。正規回路ＮＫは、ノーマルロウイネーブル信号ＮＲＥがＨレベルでありかつブロック選択信号ＢＳが対応のサブロウブロックを指定するときに、活性化され、対応のアドレス指定された正規ワード線ＮＷＬを選択状態へ駆動する。
【０１９０】
ローカル受信回路７０においては、このサブロウブロックにおけるスペアワード線ＳＬＷを使用する不良ロウアドレスに対応するアドレスがラッチされている。不良ロウアクセス検出回路７２は、７ビットのロウアドレスビットＲＡ＜６：０＞と、ローカル受信回路７０からのラッチ不良ロウアドレスＳＰＲＡ＜６：０＞の一致／不一致を検出し、一致検出時スペアロウイネーブル信号ＳＲＥをＨレベルへ駆動し、かつノーマルロウイネーブル信号ＮＲＥを非活性状態のＬレベルに駆動する。ここで、ラッチ不良ロウアドレスＳＰＲＡ＜７：０＞を最上位ビットＳＰＲＡ＜７＞は、スペアワード線ＳＷＬが使用されるか否かを示すために用いられ、不良ロウアクセス検出回路７２においては、スペアロウアドレスビットＳＰＲＡ＜６：０＞とロウアドレスビットＲＡ＜６：０＞の一致／不一致を検出する。
【０１９１】
図３６は、図３５に示す不良ロウアクセス検出回路７２の構成の一例を示す図である。図３６において、不良ロウアクセス検出回路７２は、プリチャージ指示信号ＺＰＲＧがＬレベルのとき導通し、ノードＮＤ２０を電源電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタＴＲ０と、ノードＮＤ２０の信号を反転するインバータＩＶ２０と、インバータＩＶ２０の出力信号がＬレベルのとき導通し、ノードＮＤ２０へ電源電圧ＶＣＣを伝達するＰチャネルＭＯＳトランジスタＴＲ１と、ノードＮＤ２０と接地ノードの間に直列に接続され、スペアロウアドレスビットＳＰＲＡ＜６：０＞およびロウアドレスビットＲＡ＜６：０＞をゲートに受けるＮチャネルＭＯＳトランジスタＴＰＡ＜６：０＞およびＴＲＡ＜６：０＞と、ノードＮＤ２０と接地ノードの間に直列に接続され、それぞれのゲートに、補のスペアロウアドレスビットＺＳＰＲＡ＜６：０＞およびロウアドレスビットＺＲＡ＜６：０＞を受けるＮチャネルＭＯＳトランジスタＺＴＰＡ＜６：０＞およびＺＴＲＡ＜６：０＞を含む。
【０１９２】
ＭＯＳトランジスタＴＰＡ＜ｉ＞は、そのゲートにロウアドレスビットＳＰＲＡ＜ｉ＞を受け、ＭＯＳトランジスタＴＲＡ＜ｉ＞は、そのゲートにロウアドレスビットＲＡ＜ｉ＞を受ける。ＭＯＳトランジスタＺＴＰＡ＜ｉ＞は、そのゲートに補のロウアドレスビットＺＳＰＲＡ＜ｉ＞を受け、ＭＯＳトランジスタＺＴＲＡ＜ｉ＞は、そのゲートに補のロウアドレスビットＺＲＡ＜ｉ＞を受ける。
【０１９３】
不良のロウアクセス検出回路７２は、さらに、ＬＴ情報ビットＳＰＲ＜７＞とインバータＩＶ２０の出力信号を受けるＮＯＲゲートＮＲ０と、ＮＯＲゲートＮＲ０の出力信号を反転してノーマルロウイネーブル信号ＮＲＥを生成するインバータＩＶ２１と、インバータ２１の出力信号を受けてスペアロウイネーブル信号ＳＲＥを生成するインバータＩＶ２２を含む。
【０１９４】
この図３６に示す不良ロウアクセス検出回路７２の構成において、スペアロウアドレスビットＳＰＲＡ＜６：０＞およびＺＳＰＲＡ＜６：０＞は、不良ロウアドレスのビット値を反転した値に設定される。すなわち、ＬＴリンク素子を溶断する状態が、不良ロウアドレスビットが“１”の状態に対応する。
【０１９５】
不良ロウアドレスが存在しない場合、ＬＴ情報ビットＳＰＲ＜７＞はＨレベルに固定され、インバータＩＶ２２からのスペアロウイネーブル信号ＳＲＥがＬレベルに固定され、一方、インバータＩＶ２１からのノーマルロウイネーブル信号ＮＲＥがＨレベルに固定される。一方、不良ロウアドレスが存在する場合には、ＬＴ情報ビットＳＰＲ＜７＞は“０”の状態に設定され、ＮＯＲ回路ＮＲ０が、インバータ回路として動作する。
【０１９６】
不良ロウアドレスが指定された場合には、ＭＯＳトランジスタＴＰＡ＜６：０＞およびＴＲＡ＜６：０＞およびＺＴＰＡ＜６：０＞およびＺＴＲＡ＜６：０＞のすべての組において、直列経路においていずれかのＭＯＳトランジスタがオフ状態となる。したがってノードＮＤ２０の放電経路は存在しないため、この不良ロウアドレス指定時ノードＮＤ２０はプリチャージ状態のＨレベルを維持する。このときプリチャージ指示信号ＺＰＲＧがＨレベルに立上がっても、インバータＩＶ２０の出力信号はＬレベルとなるため、ノードＮＤ２０は、ＭＯＳトランジスタＴＲ１により、Ｈレベルに保持される。応じて、インバータＩＶ２２からのスペアロウイネーブル信号ＳＲＥがＨレベルとなり、図３５に示すスペアロウデコード／ドライブ回路７４が、対応のスペアワード線ＳＷＬを選択状態へ駆動する。一方、インバータＩＶ２１からのノーマルロウイネーブル信号ＮＲＥはＬレベルとなり、正規回路ＮＫの正規ワード線の駆動動作が禁止される。
【０１９７】
一方、正常なロウアドレスが指定された場合、ＭＯＳトランジスタＴＰＡ＜６：０＞およびＴＲＡ＜６：０＞の直列経路の組およびＭＯＳトランジスタＺＴＰＡ＜６：０＞およびＺＴＲＡ＜６：０＞の組の直列経路のいずれかにおいて、直列接続されるＭＯＳトランジスタがともにオン状態となる。したがって、この場合にはノードＮＤ２０が接地電圧レベルに放電され、スペアロウイネーブル信号ＳＲＥはＬレベルに立下がり、一方、ノーマルロウイネーブル信号ＮＲＥはＨレベルに立上がる。この場合には、正規回路ＮＫが活性化され、ロウアドレスビットＲＡ＜６：０＞に従って行選択動作を行ないアドレス指定された行に対するノーマルワード線ＮＷＬを選択状態へ駆動する。
【０１９８】
また、ノーマルロウイネーブル信号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥがそれぞれプリチャージ指示信号ＰＲＧと論理を取られて、プリチャージ状態のときにノーマルロウイネーブル信号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥがそれぞれＨレベルおよびＬレベルに設定されてもよい。
【０１９９】
この不良ロウアクセス検出回路７２の構成において、単にロウアドレスビットＲＡ＜６：０＞とスペアロウアドレスビットＳＰＲＡ＜６：０＞の各ビットごとの一致／不一致を検出する回路を設け、それらの回路の出力信号に従ってスペアロウイネーブル信号ＳＲＥおよびノーマルロウイネーブル信号ＮＲＥを活性／非活性化する構成が用いられてもよい。
【０２００】
この図３６に示す不良ロウアクセス検出回路７２の構成は単なる一例であり、このＤＲＡＭマクロにおいて用いられる不良ロウアドレスプログラム回路の構成に応じて、適当に定められればよい。
【０２０１】
ロウコントロール部３において、ＬＴリンク素子は存在しないため、冗長回路の占有面積を低減することができ、また配線レイアウト面積にも余裕ができ、レイアウト効率を最適化することができる。
【０２０２】
なお、この並列受信回路に含まれるローカル受信回路は、単に不良ロウアドレス救済用の冗長回路のみならず、不良コラムアドレス救済用の冗長回路であってもよく、また、センスアンプ活性化タイミングの遅延時間を調整する回路、また基準電圧の電圧レベルを調整する回路などいずれであってもよい。
【０２０３】
以上のように、この発明の実施の形態１に従えば、ＤＲＡＭコア外部にＬＴリンク部を集中的に配置し、このＬＴリンク部の各ＬＴリンク素子のプログラム情報を、順次ＤＲＡＭマクロ内の各ローカル受信回路へ転送し、対応の内部回路の状態を設定するように構成しており、ＤＲＡＭコア内において上層メタル配線を配線することが可能となり、配線レイアウトの自由度が改善される。
【０２０４】
また、このＬＴリンク部の配置位置に応じて、ＤＲＡＭコアを含む半導体集積回路装置内においてマクロブロック間の配線も容易に配設することができる。また、ＬＴ情報をシリアルに形成することにより、ＤＲＡＭマクロへのＬＴリンク部からのＬＴ情報転送用配線の数を低減することができ、配線占有面積の増大を防止することができる。また、ＬＴリンク部においては、フューズブロックを縦続接続しており、各フューズブロックをモジュール化している。したがって、ＬＴリンク素子の数が増減しても、このフューズブロックの数の増減により容易に対応することができる。またモジュール化することにより、予めＬＴリンク内においてフューズブロックを最適配置することができ、その信頼性を保証することができる。
【０２０５】
また、ＬＴリンク部からシリアルに転送されるＬＴ情報を、転送制御回路でパラレルＬＴ情報に変換しており、ＬＴ情報ビットごとにラッチ回路および信号転送用ラッチ回路を設ける必要がなく、回路占有面積の増大を抑制することができる。
【０２０６】
なお、上述の説明においては、混載ＤＲＡＭが一例として示されている。しかしながら、レーザトリミングを行なう集積回路装置であれば、本実施の形態１は適用可能であり、以下の実施の形態についても同様である。
【０２０７】
［実施の形態２］
図３７は、この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図３７に示す構成においては、並列受信回路５０と転送制御回路１０の間に、ロウアドレスバッファ８２からのロウアドレスビットＲＡ＜７：０＞と転送制御回路１０に含まれる並列ラッチ回路１０ｂからのパラレルＬＴ情報ＳＰＲＡＦ＜７：０＞の一方を選択して並列受信回路５０へ与える選択回路（ＭＵＸ）８０が設けられる。
【０２０８】
ロウアドレスバッファ８２からのアドレスビットは、７ビットのワード線指定用のロウアドレスビットと、サブロウブロック指定用の４ビットのブロックアドレスビットを含む。したがって、少なくともロウアドレスバッファ８２からは、１１ビットのアドレスＲＡ＜１０：０＞が出力される。この１１ビットのロウ系アドレスのうち、８ビットのロウアドレスを伝達するアドレスバス８４を用いて、ＬＴ情報を転送する。並列受信回路５０が、冗長回路を含む場合、各冗長回路近傍に正規回路が配置されている。したがって、アドレスバス８４を用いてＬＴ情報を転送する場合、このアドレスバス８４は、各冗長回路に共通に接続されており、容易に、ＬＴ情報としてのスペアロウアドレスビットを各冗長回路に設定することができる。アドレスバス８４を介してＬＴ情報を転送することにより、パラレルＬＴ情報転送用のための信号配線を新たに配設する必要がなく、配線占有面積の増大を防止することができる。
【０２０９】
なお、この選択回路８０に対する選択信号ＲＡＳＥＬは、転送開始指示信号Ｌ２ｒＳＩの活性化に応答して活性化され、転送完了時に非活性化されればよい。この転送完了検出は、たとえば、図３１に示す最終段のローカル受信回路７０＜６３＞からのシフトアウトされた出力Ｌ２ＳＯがＨレベルとなるのを検出することにより行なうことができる。
【０２１０】
なお、並列受信回路５０が遅延回路または内部電圧発生回路の場合、近傍に配設される適当な信号線が利用されればよい。
【０２１１】
［実施の形態３］
図３８は、この発明の実施の形態３に従うＬＴリンク部７の構成を概略的に示す図である。図３８において、ＬＴリンク部７は、送信回路７ｂからの転送完了指示信号ＦＥＮＤと転送クロック信号ＰＬ１およびＰＬ２とを受け、クロック発生停止指示信号ＣＫＳＴＰを生成する遅延回路８５と、遅延回路８５からのクロック発生停止指示信号ＣＫＳＴＰと外部からのクロックイネーブル信号ＣＬＫＥＮを受けてクロック制御信号ＣＫＥを生成してクロック発生回路７ａへ与えるゲート回路８７を含む。
【０２１２】
クロック発生回路７ａは、クロック制御信号ＣＫＥがＨレベルでありかつリセット信号ＲＳＴ＿ＢがＨレベルのときに発振動作を行ない、転送クロック信号ＰＬ１およびＰＬ２と分周クロック信号ＤＣＬＫ＿Ｂを生成する。送信回路７ｂは、リセット信号ＲＳＴ＿ＢがＨレベルとなると、クロック発生回路７ａからのクロック信号ＰＬ１、ＰＬ２、およびＤＣＬＫ＿Ｂに従ってその内部に含まれるＬＴリンク素子のプログラム情報（ＬＴ情報）をシリアルに転送する。
【０２１３】
遅延回路８５は、送信回路７ｂが、その内部に含まれるＬＴリンク素子のプログラム情報（ＬＴ情報）をすべて転送すると、転送完了指示信号ＦＥＮＤに従って所定期間経過後、クロック発生停止指示信号ＣＫＳＴＰを活性状態へ駆動する。
【０２１４】
ゲート回路８７は、クロック発生停止指示信号ＣＫＳＴＰがＨレベルとなると、外部からのクロックイネーブル信号ＣＬＫＥＮの状態にかかわらず、クロック発生回路７ａへ与えられるクロック制御信号ＣＫＥを非活性状態のＬレベルに設定する。これにより、クロック発生回路７ａは、リセット信号ＲＳＴ＿ＢがＨレベルであっても、クロック発生動作を停止する。次に、この図３８に示すＬＴリンク部７の動作を図３９に示すタイミングチャート図を参照して説明する。
【０２１５】
リセット信号ＲＳＴ＿ＢがＨレベルに立上がり、また外部からのクロックイネーブル信号ＣＬＫＥＮが活性状態へ駆動されると、まず、ゲート回路８７からのクロック制御信号ＣＫＥがＨレベルに立上がり、クロック発生回路７ａが発振動作を開始する。送信回路７ｂがその内部のＬＴリンク素子のプログラム情報（ＬＴ情報）をシリアルに転送する。最後のフューズブロックのＬＴリンク素子の情報が転送されると、図１６において示した最終のフューズブロックからのシリアルシフト出力ＳＩＯＵＴ＜０＞に従って転送完了指示信号ＦＥＮＤが、転送クロック信号ＰＬ１の立下がりに応答してＨレベルとなる。この転送完了指示信号ＦＥＮＤがＨレベルに立上がると、次いで、ＤＲＡＭマクロ内において転送制御回路が、転送／ラッチ動作を完了し、図３１に示す最終のローカル受信回路７０＜６３＞からシフトアウトされたラッチ完了指示信号Ｌ２ＳＯが、転送クロック信号ＰＬ２の立上がりに応答してＨレベルとなる。並列受信回路におけるＬＴ情報のラッチ動作完了後、転送クロック信号ＰＬ１およびＰＬ２がそれぞれ活性化された後、遅延回路８５からのクロック発生動作停止指示信号ＣＫＳＴＰがＨレベルとなり、応じてゲート回路８７からのクロック制御信号ＣＫＥがＬレベルとなる。応じてクロック発生回路７ａが発振動作を停止し、クロック信号ＰＬ１、ＰＬ２、ＤＣＬＫ＿Ｂを、それぞれＬレベル、ＬレベルおよびＨレベルに固定する。
【０２１６】
転送動作に必要な期間のみクロック発生回路７ａを動作させることにより、消費電流を低減する。
【０２１７】
遅延回路８５は、図３９に示す動作においては、転送クロック信号ＰＬ１およびＰＬ２の１クロックサイクル期間、転送完了指示信号ＦＥＮＤを遅延している。この遅延回路８５の有する遅延時間は、転送制御回路および並列受信回路における信号伝播遅延を考慮して適当な値に定められればよい。いずれにしても、ＬＴリンク部７の送信回路７ｂから、図３７に示す転送制御回路１０へＬＴ情報が転送され、次いで並列受信回路５０において各対応のＬＴ情報がラッチされるのに必要な期間が確保されればよい。
【０２１８】
図４０は、図３８に示す遅延回路８５の構成の一例を示す図である。図４０において、遅延回路８５は、転送クロック信号ＰＬ１に従ってスルー状態となり、転送完了指示信号ＦＥＮＤを通過させるＤラッチ８５ａと、転送クロック信号ＰＬ２がＨレベルのときにスルー状態となり、Ｄラッチ８５ａの出力Ｑからの信号を通過させるＤラッチ８５ｂと、転送クロック信号ＰＬ２＿ＢがＨレベルのときスルー状態となり、Ｄラッチ８５ｂの出力Ｑからの信号を通過させてクロック発生動作停止指示信号ＣＫＳＴＰを生成するＤラッチ８５ｃを含む。
【０２１９】
この図４０に示す遅延回路８５の構成においては、転送クロック信号ＰＬ１の立上がりに同期して、転送完了指示信号ＦＥＮＤがＤラッチ８５ａに取込まれる。転送完了指示信号ＦＥＮＤは、図２１および図３９に示すように、転送クロック信号ＰＬ１の立下がりに応答してＨレベルとなる。したがって、この転送完了指示信号ＦＥＮＤは、転送完了指示信号ＦＥＮＤが活性状態となってから次の転送クロック信号ＰＬ１の立上がりに応答して、Ｄラッチ８５ａに取込まれる。このＤラッチ８５ａにより取込まれた転送完了指示信号ＦＥＮＤは、転送クロック信号ＰＬ２およびＰＬ２＿Ｂに従って順次転送される。したがって、補の転送クロック信号ＰＬ２＿ＢがＨレベルとなるとき、すなわち、転送クロック信号ＰＬ２の立下がりに同期して、クロック発生動作停止指示信号ＣＫＳＴＰが活性化される。
【０２２０】
なお、この図４０に示す遅延回路８５の構成に代えて、転送完了指示信号ＦＥＮＤがＨレベルの活性状態となると、転送クロック信号ＰＬ１およびＰＬ２を所定数カウントし、このカウント値が所定値に到達したときに、クロック発生動作停止指示信号ＣＫＳＴＰが活性化される構成が用いられてもよい。いずれにしても、ＤＲＡＭマクロ内において、並列受信回路において必要なＬＴ情報がすべてロードされた後に、クロック発生回路７ａのクロック発生動作が停止されればよい。
【０２２１】
以上のように、この発明の実施の形態３に従えば、転送用のクロック信号を発生するクロック発生回路を、ＬＴ情報の転送およびロードに必要な期間のみ活性状態に駆動しており、必要なときのみクロック発生回路を動作させており、消費電流を低減することができる。
【０２２２】
［実施の形態４］
図４１は、この発明の実施の形態４に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図４１に示す構成においては、ＬＴリンク部７と転送制御回路１０の間に、テストモード指示信号ＴＭＤＥに従ってＬＴリンク部７からのシリアルＬＴ情報ＩＮＦＤＴと外部からのテストリンク情報ＴＦＤＴの一方を選択して転送制御回路１０へ与える選択回路９０が設けられる。転送制御回路１０へは、また、テストクロック信号ＴＣＬＫ１とクロック信号ＰＬ１とを受けてその出力信号を転送制御回路１０へ与えるＯＲ回路９１と、テストクロック信号ＴＣＬＫ２と転送クロック信号ＰＬ２とを受けて、その出力信号を転送制御回路１０へ与えるＯＲ回路９２が設けられる。
【０２２３】
ＬＴリンク情報の転送時においてはテストモード指示信号ＴＭＤＥは非活性状態にあり、選択回路９０は、ＬＴリンク部７からのシリアルリンク情報ＩＮＦＤＴを選択して転送制御回路１０へ与える。このときには、転送クロック信号ＰＬ１およびＰＬ２に従ってＯＲ回路９１および９２が転送クロック信号を生成して転送制御回路１０へ与える。したがって先の実施の形態１から３において説明した動作が実現される。
【０２２４】
一方、テストモード時においてはテストモード指示信号ＴＭＤＥが活性状態となり、外部からのテストリンク情報ＴＦＤＴが選択回路９０を介して転送制御回路１０へ与えられる。このときには、テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２に従って外部からのテストリンク情報ＴＦＤＴが転送される。ＯＲ回路９１および９２により、転送制御回路１０へ、このテストリンク情報ＴＦＤＴに同期した転送クロック信号が与えられ、転送制御回路１０は、正確に、外部からのテストリンク情報ＴＦＤＴを取込みパラレルリンク情報に変換して各ローカル受信回路へ転送してラッチさせることができる。
【０２２５】
この転送制御回路１０へ、外部からのテストリンク情報ＴＦＤＴを与える場合、並列受信回路におけるローカル受信回路の各ラッチ情報を外部からのテスト情報に従って設定することができる。したがって、たとえば遅延時間や基準電圧の電圧レベルの設定を外部からのリンク情報に従って設定してＤＲＡＭマクロを動作させて、このＤＲＡＭマクロの動作マージンなどのテストを行なうことができる。また、ＬＴリンク素子のプログラム情報をレーザで固定的にプログラムする前に、外部からのテストリンク情報に基づいて、たとえばスペアロウアドレスビットを設定して、正確に不良ビットの救済を行なうことができるか否かのテストなどを行なうことができる。
【０２２６】
テストリンク情報ＴＦＤＴは、混載ＤＲＡＭを外部から直接ロジックを介することなくテストするために設けられるテストインターフェイス回路（ＴＩＦ）を介して与えられてもよく、また専用のピン端子を介して与えられてもよい。
【０２２７】
ＬＴ情報を外部から設定する場合、レーザトリミング工程前のテストでは、ウェハレベルのテストであり、特定のパッドを介して、このテストモード指示信号ＴＭＤＥおよびテストリンク情報が与えられてもよい。
【０２２８】
なお、選択回路９０は、ＤＲＡＭマクロ内に設けられてもよく、またＤＲＡＭマクロ外部に設けられてもよい。
【０２２９】
図４２は、図４１に示す選択回路９０の構成の一例を示す図である。図４１において、選択回路９０は、選択入力ＳＥに与えられるテストモード指示信号ＴＭＤＥを反転するインバータ９０ａと、インバータ９０ａの出力信号とテストモード指示信号ＴＭＤＥとに従って、選択的に導通し、ノードＩＢに与えられるテストリンク情報ＴＦＤＴを選択するＣＭＯＳトランスミッションゲート９０ｂと、テストモード指示信号ＴＭＤＥとインバータ９０ａの出力信号とに応答してＣＭＯＳトランスミッションゲート９０ｂと相補的に導通し、導通時入力ノードＩＡに与えられるシリアルリンク情報ＩＮＦＤＴを通過させるＣＭＯＳトランスミッションゲート９０ｃを含む。転送制御回路１０に対するシリアルリンク情報ＦＤＴが出力ノードＯＵＴに生成される。テストクロック信号ＴＣＬＫ１およびＴＣＬＫ２については、２つのクロック転送経路を設けることなく、図４に示す転送クロック発生回路１３と同様の構成を利用して、１つのテストクロック信号ＴＣＬＫから、２つのテストクロック信号ＴＣＬＫ１およびＴＣＬＫ２を生成してもよい。この場合、テストクロック信号ＴＣＬＫに従ってテストリンク情報ＴＦＤＴが外部からシリアルに与えられる。
【０２３０】
以上のように、この発明の実施の形態４に従えば、ローカル受信回路のリンク情報を、外部からの情報で設定することができるように構成しており、ＬＴ情報の変更および正確なＬＴ情報の設定が可能となる。
【０２３１】
［実施の形態５］
図４３は、この発明の実施の形態５に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図４３に示す構成においては、ＬＴリンク部７からのシリアルＬＴ情報ＩＮＦＤＴと外部からのテストリンク情報ＴＦＤＴの一方を選択する選択回路９０の出力するＬＴリンク情報ＦＤＴが、外部へ転送される。この選択回路９０からのＬＴリンク情報ＦＤＴは、たとえば、ＤＲＡＭマクロのタイミングマージンなどをテストするために設けられるテストインターフェイス回路（ＴＩＦ）を介して外部へ転送されるかまたは特定のパッド（ピン端子）へ転送される。
【０２３２】
このＬＴリンク部７から転送されるＬＴリンク情報として、チップ管理情報を含めることにより、各チップごとにＬＴリンク情報を外部で保持することができる。ここで、チップ管理情報は、たとえば個々のチップに割当てられる識別番号（製造番号等）および仕様値（入出力データビット幅、動作周波数、動作電源電圧等）を含む。各チップごとにＬＴリンク情報を外部で保持することにより、チップ間またはウェハ間における動作特性のばらつきの分布を識別することができ、製造後のチップの特性に応じてフロアプラン等へこの分布データをフィードバックして、動作マージンの改善などを行なうことができる。
【０２３３】
この外部でのＬＴリンク情報ＦＤＴのモニタ時においては、ＬＴリンク部７に含まれるクロック発生回路からの転送クロック信号ＰＬ１およびＰＬ２も同様に外部へ出力し、外部のテスト装置が、この転送クロック信号ＰＬ１およびＰＬ２に従って、ＬＴリンク情報ＦＤＴのサンプリングを実行する。この場合、外部に、転送クロック信号ＰＬ１およびＰＬ２または、これに代えて転送クロック信号ＰＬ１およびＰＬ２の論理和の信号を出力する必要がある。または、これに代えて、テストクロック信号ＴＣＬＫによりＬＴリンク情報が外部へ転送されてもよい。
【０２３４】
図４４（Ａ）は、図４３に示すＬＴリンク部７に含まれるクロック発生部の構成を概略的に示す図である。図４４（Ａ）に示す構成は、図７に示すクロック発生回路７ａの構成に対応する。このクロック発生回路７ａは、テストモード指示信号ＴＭＤＥとクロック制御信号ＣＬＫＥＮを受けるゲート回路９５と、ゲート回路９５の出力信号がＨレベルのときに活性化され所定の周期で発振動作を行ない原クロック信号ＣＬＫＦを生成する原クロック発生回路１２と、原クロック発生回路１２からの原クロック信号ＣＬＫＦとテストクロック信号ＴＣＬＫを受けるＯＲ回路９６と、ＯＲ回路９６の出力クロック信号に従って、クロック信号ＰＬ１、ＰＬ２およびＤＣＬＫ＿Ｂを生成する転送クロック発生回路１３を含む。原クロック発生回路１２および転送クロック発生回路１３は、先に、図５および図７を参照して説明した構成と同様の構成を有する。
【０２３５】
この図４４（Ａ）に示すクロック発生回路７ａの構成において、図４４（Ｂ）に示すようにテストモード指示信号ＴＭＤＥがＨレベルとなると、原クロック発生回路１２は発振動作を停止する。一方、テストモード時においてテストクロック信号ＴＣＬＫを外部から印加することにより、ＯＲ回路９６から、テストクロック信号ＴＣＬＫに対応する信号が原クロック信号として出力される。転送クロック発生回路１３からの転送クロック信号ＰＬ１、ＰＬ２および分周クロック信号ＤＣＬＫ＿Ｂが、外部からのテストクロック信号ＴＣＬＫに従って生成される。したがって、このＬＴリンク部７からのシリアルＬＴリンク情報ＩＮＦＤＴをテストモード時選択して、リンク情報ＦＤＴとして外部へ転送する場合、テストクロック信号ＴＣＬＫに従ってリンク情報ＦＤＴの転送サイクルを設定することができ、外部のテスト装置の動作速度に合わせて外部へＬＴリンク情報を転送することができる。
【０２３６】
図４４（Ａ）に示すように、テストクロック信号ＴＣＬＫを用いて転送クロック信号ＰＬ１およびＰＬ２を生成することにより、外部のテスト装置は、テストクロック信号ＴＣＬＫに従って選択回路９０から与えられるＬＴリンク情報ＦＤＴをサンプリングすることができ、転送クロック信号ＰＬ１およびＰＬ２を外部へ読出す必要がなく、正確なタイミングでのサンプリングが可能となる。
【０２３７】
これに代えて、外部から、リセット信号ＲＳＴ＿Ｂをテスト装置が与え、外部へ転送クロック信号ＰＬ１およびＰＬ２を出力する構成が用いられてもよい。外部のテスト装置において、テストクロック信号ＴＣＬＫを発生しなくても、ＬＴリンク情報ＦＤＴを正確なタイミングでサンプリングすることができる。いずれの構成が用いられてもよい。
【０２３８】
図４５は、この発明の実施の形態５における半導体集積回路装置の全体の構成の一例を概略的に示す図である。図４５において、この半導体集積回路装置は、ＤＲＡＭコアＤＭＲと同一半導体チップ上に集積化されたロジック９９およびテストインターフェイス回路１００を含む。ロジック９９は、ロジックピン端子群１０３を介して外部と信号／データＰＰＤの入出力を行なう。テストインターフェイス回路１００は、テストピン端子群１０１を介して外部のテスト装置とテストデータ／信号ＴＰＤの入出力を行ない、かつテストクロック端子１０２を介して外部のテスト装置からテストクロック信号ＴＣＬＫを受ける。
【０２３９】
ロジック９９とテストインターフェイス回路１００は、選択回路（ＭＵＸ）１０４を介してＤＲＡＭコアＤＭＲに結合される。選択回路（ＭＵＸ）１０４はテストモード指示信号ＴＥＳＴに従って、ＤＲＡＭコアＤＭＲのテスト動作モード時にはテストインターフェイス回路１００をＤＲＡＭコアＤＭＲに結合する。このテストインターフェイス回路１００は、テストクロック信号ＴＣＬＫに従ってＤＲＡＭコアＤＭＲに対するテスト動作に必要な制御信号／データを選択回路１０４を介してＤＲＡＭコアＤＭＲへ与える。このＤＲＡＭコアＤＭＲからの読出データＲＱは、選択回路１０４を介することなくテストインターフェイス１００およびロジック９９へ与えられる。データ読出時、選択回路１０４におけるゲート遅延をなくし高速で読出データを転送するためである。
【０２４０】
ＬＴリンク部７からのシリアルＬＴリンク情報ＩＦＤＴと選択回路１０４からのテストリンク情報ＴＦＤＴの一方が選択回路（ＭＵＸ）９０により選択されてＤＲＡＭコアＤＭＲ内の転送制御回路１０へ与えられる。この選択回路９０からのリンク情報ＦＤＴがまたテストインターフェイス回路１００へ与えられる。したがって、このテストインターフェイス回路１００を介して、選択回路９０により選択されたＬＴリンク部７からのシリアルリンク情報ＩＦＤＴが、テストピン端子群１０１へ転送され、外部のテスト装置でモニタされる。
【０２４１】
図４６は、図４５に示すテストインターフェイス回路１００のデータ出力部の構成を概略的に示す図である。図４６において、テストインターフェイス回路１００は、ＤＲＡＭコアＤＭＲからの読出データＲＱと選択回路（ＭＵＸ）９０からのＬＴリンク情報ＦＤＴの一方を選択する選択回路（ＭＵＸ）１００ａと、テストクロック入力端子１０２からのテストクロック信号ＴＣＬＫに従って選択回路（ＭＵＸ）１００ａにより選択された情報を、テストピン端子群１０１に含まれる特定のピン端子１０１ａに伝達する出力回路１００ｂを含む。
【０２４２】
選択回路１００ａは、テストモード指示信号ＴＭＤＥの活性／非活性化に従って、ＤＲＡＭコアＤＭＲからの読出データＲＱと選択回路９０からのＬＴリンク情報ＦＤＴの一方を選択する。出力回路１００ｂがテストクロック信号ＴＣＬＫに同期して、この選択回路１００ａからのデータを出力する。テストクロック信号ＴＣＬＫに従って、転送クロック信号ＰＬ１およびＰＬ２が生成されて、選択回路９０を介してリンク情報ＦＤＴがテストインターフェイス回路１００へ与えられる。これらの転送クロック信号ＰＬ１およびＰＬ２はテストクロック信号ＴＣＬＫに同期しており、したがって出力回路１００ｂがテストクロック信号ＴＣＬＫに同期して選択回路（ＭＵＸ）１００ａからのＬＴリンク情報ＦＤＴを出力することにより、外部テスト装置は、このテストピン端子群１０１に含まれる特定のピン端子１０１ａに与えられる情報ＴＤＱを正確にサンプリングすることができる。
【０２４３】
なお、テストモード指示信号ＴＥＳＴの活性化時に種々のテストがＤＲＡＭマクロに対して行われ、このテストモード指示信号ＴＥＳＴが活性化期間中にテストモード指示信号ＴＭＤＥが活性化される。このテストモード指示信号ＴＭＤＥは、テストインターフェイス回路１００において生成され、選択回路１０４を介して選択回路９０へ与えられる。通常、テストインターフェイス回路１００は、テスト装置から与えられるコマンドが指定する動作を行なうための動作モード指示信号を発生する回路を含んでおり、外部からテストインターフェイス回路１００へテストモード指示コマンドを与えることにより、選択回路９０および１００ａを所定の状態に容易に設定することができる。
【０２４４】
なお、この図４５に示す半導体集積回路装置の構成においては、選択回路９０からのＬＴリンク情報は、テストインターフェイス回路１００を介して外部に読出されている。しかしながら、この半導体集積回路装置において空きピン端子が存在する場合、選択回路９０は、この空きピン端子へ直接ＬＴリンク情報を伝達してもよい。また、このＬＴリンク情報の外部でのモニタが、ウェハレベルでの最終工程であるレーザトリミング工程後にのみ行なわれ、パッケージ実装後に行なわれない場合には、選択回路９０は、特定のパッドに、そのＬＴリンク情報ＦＤＴを伝達するように構成されてもよい。この場合、テスト装置が直接パッドに電気的コンタクトを取り、ＬＴリンク情報をサンプリングする。
【０２４５】
また、図４５に示す構成において選択回路９０は、ＤＲＡＭコアＤＭＲの外部に設けられている。しかしながら、この選択回路９０は、ＤＲＡＭコアＤＭＲの内部に設けられていてもよい。
【０２４６】
以上のように、この発明の実施の形態５に従えば、ＬＴリンク部７に格納されたＬＴリンク素子のプログラム情報を外部でモニタすることができるように構成しており、正確に、ＬＴリンク素子のプログラムが行なわれた否かを容易に識別することができる。
【０２４７】
［実施の形態６］
図４７は、この発明の実施の形態６に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図４７に示す構成においては、ＬＴリンク部７と転送制御回路１０の間に設けられる選択回路９０に対しバウンダリスキャンレジスタ回路１１０が接続される。すなわち、外部からのテストＬＴリンク情報ＴＦＤＴは、バウンダリスキャンレジスタ回路１１０を介して選択回路９０の入力ＩＢへ与えられ、また選択回路９０からのＬＴリンク情報ＦＤＴは、バウンダリスキャンレジスタ回路１１０を介して外部へ転送される。このバウンダリスキャンレジスタ回路１１０は、テスト入力端子１１１からのシフトインテストデータＴＤＩを受けて順次転送し、またテスト出力端子１１２を介してシフトアウトテストデータＴＤＯを出力する。
【０２４８】
通常、バウンダリスキャンレジスタ回路は、半導体集積回路装置の内部ノードの状態を外部から設定し、また内部状態を外部でモニタするために設けられる。このバウンダリスキャンレジスタ回路１１０は、複数のバウンダリスキャンレジスタで構成されるシリアルスキャンパスを構成しており、このシリアルスキャンパスを介して順次テストデータが転送されて内部ノードの状態を設定し、かつ内部ノードの状態を示すデータを順次転送する。このようなバウンダリスキャンレジスタ回路１１０を利用することにより、ＤＲＡＭコア内部のテスト動作を行なうことができるとともに、同様、ＬＴリンク情報の外部からの設定および外部でのモニタを実現することができる。
【０２４９】
図４８は、バウンダリスキャンレジスタ回路１１０の構成を概略的に示す図である。この図４８においては、ＤＲＡＭコア内の内部回路１２０を取囲むようにバウンダリスキャンレジスタＢＳＲが配置される。このバウンダリスキャンレジスタＢＳＲの各々が内部回路１２０と信号／データの送受が可能であり、かつバウンダリスキャンレジスタＢＳＲが直列に接続されてスキャンパスＳＣＰを構成する。このスキャンパスＳＣＰはテストコントローラ１３０に結合され、テストコントローラ１３０の制御の下に、テストデータの転送、内部ノードへの状態の設定、内部ノードの状態の外部への読出の動作が行なわれる。
【０２５０】
内部回路１２０は、ＤＲＡＭコアＤＭＲ内の所定の内部回路であればよく、このバウンダリスキャンレジスタＢＳＲは、ＤＲＡＭコアの信号／データ入出力端子それぞれに対応して設けられる。このＤＲＡＭコアＤＭＲの入出力ノードそれぞれにバウンダリスキャンレジスタＢＳＲを設定することにより、このＤＲＡＭコアＤＭＲ内の内部状態を容易に、所定の状態に設定することができる。
【０２５１】
テストコントローラ１３０は、これらのバウンダリスキャンレジスタＢＳＲの信号／データの転送を制御し、外部からの入力テストデータＴＤＩ、テストモードセレクトコマンドＴＭＳ、テストクロック信号ＴＣＫおよびテストリセット信号ＴＲＳＴを受け、バウンダリスキャンレジスタＢＳＲを介してテスト入力データＴＤＩを順次シフト動作により設定して、このバウンダリスキャンレジスタＢＳＲの状態を設定する。
【０２５２】
このテストコントローラ１３０が、また、バウンダリスキャンレジスタＢＳＲにより構成されるスキャンパスＳＣＰを介してテスト入力データＴＤＩをこれらのバウンダリスキャンレジスタＢＳＲにラッチさせた後、内部回路１２０を動作させる。続いて、この内部回路１２０の各内部ノードの状態を、バウンダリスキャンレジスタＢＳＲにラッチさせた後シフト動作により出力テストデータＴＤＯを出力する。
【０２５３】
この内部回路１２０においてこの内部ノードを観測可能とするためのスキャンパスが設けられてもよい。また、選択回路９０がバウンダリスキャンレジスタ回路９０内に設けられてもよい。
【０２５４】
図４９は図４８に示すバウンダリスキャンレジスタＢＳＲの構成の一例を概略的に示す図である。図４９において、バウンダリスキャンレジスタＢＳＲは、シフトモード指示信号ＳＦＭＤに従ってシフトイン信号ＳＩＮおよび内部信号ＤＩの一方を選択するマルチプレクサ（ＭＵＸ）１３５ａと、シフトクロック信号ＳＦＴに従ってマルチプレクサ１３５ａから与えられる信号を取込みかつ転送するフリップフロップ（シフトレジスタ）１３５ｂと、フリップフロップ１３５ｂの出力信号を更新指示信号ＵＰＤＡＴＥに従って取込むスルーラッチ１３５ｃと、モード指示信号ＭＯＤＥに従って内部信号ＤＩおよびスルーラッチ１３５ｃの出力信号の一方を選択して出力するマルチプレクサ（ＭＵＸ）１３５ｄを含む。
【０２５５】
シフトモード指示信号ＳＦＭＤ、モード指示信号ＭＯＤＥ、シフトクロック信号ＳＦＴおよび更新指示信号ＵＰＤＡＴＥは、図４８に示すテストコントローラ１３０から発生される。
【０２５６】
シフトモード指示信号ＳＦＭＤは、スキャンテストモード時において内部からの信号およびスキャンパスにおける前段のスキャンレジスタからシフトアウトされた信号（スキャンイン信号）ＳＩＮのいずれを選択するかを示す。フリップフロップ１３５ｂは、スキャンパスＳＣＰにおいてシフトレジスタを構成し、シフトクロック信号ＳＦＴに従ってマルチプレクサ１３５ａから与えられた信号をシフトする。このフリップフロップ１３５ｂから、スキャンパスＳＣＰにおける次段のスキャンレジスタに対するシフトアウト信号ＳＯＴが生成される。
【０２５７】
スルーラッチ１３５ｃは、更新指示信号ＵＰＤＡＴＥが活性状態となると、フリップフロップ１３５ｂの出力信号を通過させるスルー状態となる。更新指示信号ＵＰＤＡＴＥが非活性状態の場合には、スルーラッチ１３５ｃはラッチ状態となり、フリップフロップ１３５ｂの出力信号の通過を禁止し、単にフリップフロップ１３５ｂの出力信号ＳＯＴをラッチした状態となる。
【０２５８】
マルチプレクサ１３５ｄは、モード指示信号ＭＯＤＥが通常動作モードを指定する場合には内部信号ＤＩを選択し、テスト動作モード時においては、スルーラッチ１３５ｃからの信号を選択する。
【０２５９】
このバウンダリスキャンレジスタＢＳＲが、入力バッファに対して設けられる場合には、前段の内部ノードは、入力バッファの出力信号であり、次段の内部ノードは、この入力バッファの出力信号を受ける回路である。出力バッファ回路に対してバウンダリスキャンレジスタＢＳＲが設けられている場合、前段内部ノードは、この出力バッファへ信号／データを与える回路の出力ノードであり、次段の内部ノードは、対応の出力バッファの入力ノードである。
【０２６０】
このバウンダリスキャンレジスタＢＳＲを利用して、内部回路１２０の内部ノードの電圧レベルを外部から所望の状態に設定する。このバウンダリスキャンレジスタＢＳＲは、スキャンレジスタとして配置されてもよく、この場合内部回路の内部ノードを所定の状態に設定しかつ内部ノードの状態を外部で観測可能とすることができる。
【０２６１】
図５０は、図４８に示すテストコントローラ１３０の構成を概略的に示す図である。内部回路１２０は、バウンダリスキャンレジスタＢＳＲを含むスキャンパスＳＣＰと双方向に信号／データの授受を行なう。このスキャンパスＣＰは、内部回路１２０の内部ノードを観測可能とするためのスキャンパスを含んでもよい。
【０２６２】
テストコントローラ１３０は、テストモード時に印加されるテストクロック信号ＴＣＫとテストモードを選択しかつ指定するテストモードセレクタ信号ＴＭＳとテストモードをリセットするためのテストリセット信号ＴＲＳＴとを受けて、バウンダリスキャンテストのための内部クロック信号を生成するＴＡＰ（テストアクセスポート）コントローラ１３０ａと、テストデータ入力端子を介してシリアルに１ビット単位で印加されるテストデータＴＤＩを受ける命令レジスタ１３０ｂと、命令レジスタ１３０ｂに格納された命令をデコードして、テストに必要な制御信号を生成する命令デコーダ１３０ｃと、命令デコーダ１３０ｃからのデコード信号に従って、テストに必要な制御信号を生成する制御回路１３０ｄを含む。この制御回路１３０ｄは、スキャンパスＳＣＰにおけるバウンダリスキャンレジスタの信号／データの転送／ラッチを制御し、先の図４９に示す各制御信号を生成する。
【０２６３】
このテストコントローラ１３０は、さらに、命令デコーダ１３０ｄの出力信号に従ってスキャンパスＳＣＰの出力信号／データとバイパスレジスタ１３０ｈの出力信号の一方を選択するマルチプレクサ（ＭＵＸ）１３０ｅと、ＴＡＰコントローラ１３０ａの出力信号に従ってマルチプレクサ１３０ｅおよび命令レジスタ１３０ｂの出力する信号／データの一方を選択するマルチプレクサ（ＭＵＸ）１０３ｆと、マルチプレクサ１３０ｆの出力する信号／データをバッファ処理してテストデータ出力端子ＴＤＯに出力するドライバ／バッファ１３０ｇを含む。通常動作モード時においては、このテストデータ出力端子ＴＤＯはハイインピーダンス状態に設定される。
【０２６４】
このテストコントローラ１３０は、ＪＴＡＧ（Joint Test Action Group）テスト対応のコントローラであり、さらにユーザがその用途を規定するユーザ定義レジスタ群をさらに含むが、これは図５０には示していない。また、このテストコントローラ１３０が行なうバウンダリスキャンテストは、ＩＥＥＥ規格において標準化されているが、命令デコーダ１３０に対して与えられる命令として、スキャンパスＳＣＰを選択回路９０に結合する命令を追加する。
【０２６５】
ＬＴリンク素子のプログラム情報を外部で設定する“擬似ＬＴテストモード時”においては、テスト入力データＴＤＩとしてＬＴリンク情報を与えスキャンパスＳＣＰを介して選択回路９０へ与える。この選択回路９０は、制御回路１３０ｄの制御の下に、テストＬＴリンク情報ＴＦＤＴを選択する状態に設定されており、この選択回路９０の出力するＬＴリンク情報ＦＤＴが転送制御回路１０へ与えられる。また別のテストモード時においては、この選択回路９０の出力するＬＴリンク情報ＦＤＴがスキャンパスＳＣＰに取込まれ、図４７に示すＬＴリンク部７からのＬＴリンク情報ＩＮＦＤＴが、選択回路９０を介してスキャンパスＳＣＰに取込まれ、続いてマルチプレクサ１３０ｅおよび１３０ｆならびにドライバ／バッファにより、テストデータ出力信号ＴＤＯとして出力される。
【０２６６】
ＩＥＥＥ規格においては、命令「Capture-DR」により、バウンダリスキャンレジスタにデータ／信号を取込ませることができ、また、命令「Update-DR」により、バウンダリスキャンレジスタに格納された信号／データを次段の内部ノードへ印加することができる。
【０２６７】
なお、バイパスレジスタ１３０ｈは、この対応の半導体集積回路装置をバイパスするために利用される。これは、通常バウンダリスキャンテストは、ボードレベルでのテストを想定しており、ボード上に実装された半導体チップ内部をチップ単位で外部から観測するためである。
【０２６８】
また、図５０に示す構成においてはスキャンパスＳＣＰが選択回路９０に結合されている。しかしながら、この選択回路９０へ、テスト入力データＴＤＩを与え、かつこの選択回路９０の出力するＬＴリンク情報ＦＤＴをマルチプレクサ（ＭＵＸ）１３０ｅへ与えるように構成されてもよい。この場合、スキャンパスＳＣＰにおけるスキャン動作を停止し、選択回路９０を介しての転送制御回路１０への、ＬＴリンク情報の転送または、選択回路９０からマルチプレクサ１３０ｅを介してシリアルＬＴリンク情報ＩＮＦＤＴの外部への読出が行なわれる。この場合、スキャンパスＳＣＰにおいてスキャン動作を行なう必要がなく、高速で、ＬＴリンク情報のロードおよび外部への読出を行なうことができる。
【０２６９】
このバウンダリスキャンレジスタＢＳＲを利用する場合、テストクロック信号ＴＣＫに従って、各転送クロック信号ＰＬ１、ＰＬ２およびＤＣＬＫ＿Ｂが生成される。外部からのテストデータの入力および／出力に応じて、内部でのＬＴリンク情報の転送／ロードを行なうためである。
【０２７０】
なお、図４８に示す構成においては、ＤＲＡＭコアＤＭＲ内にテストコントローラ１３０が配置されている。しかしながら、このテストコントローラ１３０は、ＤＲＡＭコアＤＭＲの外部に配置されてもよい。先に説明したように、テストコントローラ１３０は、ＩＥＥＥ規格に従って標準化されており、テストコントローラ１３０としては、ライブラリ化されたテストコントローラを利用することができる（標準規格のテストコントローラに加えて、ＬＴリンク情報の設定／転送のために、選択回路とスキャンパスとの接続のための命令を追加する必要がある）。
【０２７１】
以上のように、この発明の実施の形態６に従えば、バウンダリスキャンレジスタを利用して、ＬＴリンク情報の外部からの設定および外部への転送を行なうように構成しており、このバウンダリスキャンレジスタがＤＲＡＭコアのテストを行なうために設けられている場合、容易に、ＬＴリンク情報の外部設定および外部モニタを実現することができる。
【０２７２】
［実施の形態７］
図５１は、この発明の実施の形態７に従う送信回路７ｂに含まれるＬＴリンク回路群４０の構成を概略的に示す図である。図５１において、ＬＴリンク回路群４０は、３つのフューズブロック群ＦＢＲ♯、ＦＢＣ♯、ＦＢＳ♯を含む。フューズブロック群ＦＢＲ♯は、ＤＲＡＭコアのスペアロウアドレスビットを記憶し、フューズブロック群ＦＢＣ♯は、ＤＲＡＭコアのスペアコラムアドレスビットを記憶し、フューズブロック群ＦＢＳ♯は、ＳＲＡＭコアのＬＴ情報を格納する。このＳＲＡＭコアは、ＤＲＡＭコアと同一半導体チップ上に集積化され、システムＬＳＩを構成する。このＳＲＡＭコア用のフューズブロック群ＦＢＳ♯に記憶されるＬＴリンク情報は、ＳＲＡＭコアのスペアロウ／コラムアドレスビットであってもよく、またデータビット幅を設定するＬＴリンク情報であってもよい。
【０２７３】
図５１において、フューズブロック群ＦＢＲ♯は、１６個の縦続接続されるフューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜０＞を含む。これらのフューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜０＞は、シフト入力ＳＩおよびシフト出力ＳＯが直列に順次接続される。フューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜１＞のシフト出力ＳＯからのシフト信号ＳＩＯＲ＜１５＞−ＳＩＯＲ＜１１＞は次段のフューズブロックへ与えられる。これらのフューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜０＞へは、転送クロック信号ＰＬ１、ＰＬ２、リセット信号ＲＳＴ＿Ｂ、図１０に示すカウンタ／デコーダ３９からの最上位カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞およびデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞が共通に与えられ、フューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜０＞が順次活性化されて、その内部のＬＴリンク情報の記憶データをＤＴＲ１およびＤＴＲ２として並列に出力する。
【０２７４】
フューズブロック群ＦＢＣ♯は、縦列接続されるフューズブロック１４２Ｃ＜１２＞−１４２Ｃ＜０＞を含む。これらのフューズブロック１４２Ｃ＜１２＞−１４２Ｃ＜０＞も、そのシフト入力ＳＩおよびシフト出力ＳＯがシリアルに出力され、フューズブロック１４２Ｃ＜１２＞−１４２Ｃ＜１＞は、それぞれ次段のフューズブロックへ、それぞれのフューズ出力ＳＯからのシフト信号ＳＩＯＣ＜１２＞−ＳＩＯＣ＜１＞を与える。
【０２７５】
フューズブロック群ＦＢＳ♯は、２つのフューズブロック１４２Ｓ＜１＞および１４２＜０＞を含む。これらのフューズブロック１４２Ｓ＜１＞のシフト出力ＳＯが、フューズブロック１４２＜０＞のシフト入力ＳＩに結合され、順次活性化されて、保持データＤＴＳ１およびＤＴＳ２を並列に出力する。
【０２７６】
これらのフューズブロック１４２Ｃ＜１２＞−１４２Ｃ＜０＞および１４２Ｓ＜１＞および１４２Ｓ＜０＞へは、共通に転送クロック信号ＰＬ１、ＰＬ２、リセット信号ＲＳＴ＿Ｂ、カウントビットＬ１ｆＢＩＴ＿Ｂ＜３＞、およびデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞が与えられる。フューズブロック群ＦＢＲ♯、ＦＢＣ♯、およびＦＢＳ♯それぞれの初段のフューズブロック１４２Ｒ＜１５＞、１４２Ｃ＜１２＞、および１４２Ｓ＜１＞は、共通に転送開始指示信号Ｌ２ｒＳＩを、シフト入力ＳＩに受ける。
【０２７７】
フューズブロック１４２Ｒ＜１５＞−１４２Ｒ＜０＞、１４２Ｃ＜１２＞−１４２Ｃ＜０＞および１４２Ｓ＜１＞−１４２Ｓ＜０＞は、先の図１８および図２０（Ａ）および（Ｂ）に示す構成を有する。
【０２７８】
したがって、この図５１に示すＬＴリンク回路群４０においては、フューズブロック群ＦＢＲ♯、ＦＢＣ♯、およびＦＢＳ♯が、転送開始指示信号Ｌ２ｒＳＩに従って並列に動作し、それぞれ、転送クロック信号ＰＬ１、およびＰＬ２に従ってプログラム情報を出力する。したがって、図５１に示すＬＴリンク回路群４０からは、ＬＴリンク情報ＤＴＲ１、ＤＴＲ２、ＤＴＣ１、ＤＴＣ２、およびＤＴＳ１、ＤＴＳ２が、並列に転送クロック信号ＰＬ１、およびＰＬ２に従って並列に出力される。
【０２７９】
図５２は、このＬＴリンク回路群４０に含まれる転送完了指示信号発生部の構成を示す図である。図５２において、転送完了指示信号ＦＥＮＤは、フューズブロック１４２Ｒ＜０＞の出力信号ＳＩＯＲ＜０＞とフューズブロック１４２Ｃ＜０＞のシフト出力ＳＯからの信号ＳＩＯＣ＜０＞とフューズブロック１４２Ｓ＜０＞のシフト出力ＦＯからのシフトアウト信号ＳＩＯＳ＜０＞を受けるＡＮＤ回路１４３により生成される。したがって、最もフューズブロックの数の多いフューズブロック群ＦＢＲ♯において、すべてのフューズブロックのデータの転送が完了すると、転送完了指示信号ＦＥＮＤが活性状態へ駆動される。
【０２８０】
図５３は、この発明の実施の形態７における送信回路７ｂの構成を概略的に示す図である。ＬＴリンク回路群４０は、図５１に示す構成を有し、ＤＲＡＭスペアロウについてのＬＴリンク情報ＤＴＲ１およびＤＴＲ２、ＤＲＡＭスペアコラムについてのＬＴリンク情報ＤＴＣ１およびＤＴＣ２、およびＳＲＡＭコアについてのＬＴリンク情報ＤＴＳ１およびＤＴＳ２を並列に出力する。
【０２８１】
このＬＴリンク回路群４０からシリアルに出力される３種類のＬＴリンク情報は、並列に設けられるスイッチ回路１４１ｒ、１４１ｃおよび１４１ｓにそれぞれ与えられる。スイッチ回路１４１ｒは、ＬＴリンク情報ＤＴＲ１およびＤＴＲ２を並列に受けてシリアルＬＴリンク情報ＩＮＦＤＴＲを生成する。スイッチ回路１４１ｃは、ＬＴリンク情報ＤＴＣ１およびＤＴＣ２を並列に受けてシリアルＬＴリンク情報ＩＮＦＤＴＣを生成する。スイッチ回路１４１ｓは、ＬＴリンク情報ＤＴＳ１およびＤＴＳ２を並列に受けて、シリアルＬＴリンク情報ＩＮＦＤＴＳを生成する。これらのスイッチ回路１４１ｒ、１４１ｃ、および１４１ｓは、先の図２２に示す構成を有し、合成転送クロック信号ＰＬ１２に従ってシリアルＬＴリンク情報ＩＮＦＤＴＲ、ＩＮＦＤＴＣ、およびＩＮＦＤＴＳを、それぞれスイッチ回路１４１ｒ、１４１ｃ、および１４１ｓが生成する。
【０２８２】
図５４は、この発明の実施の形態７における転送制御部の構成を概略的に示す図である。図５４において、ＤＲＡＭマクロＤＭＲ内においては、送信回路７ｂからのＤＲＡＭスペアロウアドレスビット情報ＩＮＦＤＴＲをシリアルに受けて並列ＬＴリンク情報ＰＤＴＲに変換する転送制御回路１０Ｒと、送信回路７ｂからのＤＲＡＭコラムアドレス情報ＩＮＦＤＴＣをシリアルに受けてパラレルＬＴリンク情報ＰＤＴＣに変換する転送制御回路１０ｃが設けられる。転送制御回路１０ＲからのパラレルＬＴリンク情報ＰＤＴＲは並列受信回路５０Ｒへ与えられ、転送制御１０ｃからのパラレルＬＴリンク情報ＰＤＴＣは、並列受信回路５０Ｃに与えられる。
【０２８３】
一方、送信回路７ｂからのＳＲＡＭコア用シリアルＬＴリンク情報ＩＮＦＤＴＳは、ＳＲＡＭコアＳＭＲ内に設けられた転送制御回路１０Ｓへ与えられる。この転送制御回路１０Ｓは、与えられたシリアルＬＴリンク情報ＩＮＦＤＴＳをパラレルＬＴリンク情報ＰＤＴＳに変換して並列受信回路５０Ｓへ与える。これらの転送制御回路１０Ｒ、１０Ｃ、および１０Ｓの構成は、先の図２６に示す構成と同じであり、また、並列受信回路５０Ｒ、５０Ｃおよび５０Ｓの構成は、先の図３１および図３２に示す構成と同じであり、並列受信回路５０Ｒ、５０Ｃおよび５０Ｓの各々は、複数のローカル受信回路を含む。
【０２８４】
なお送信回路７ｂからは、転送クロック信号ＰＬ１およびＰＬ２と、リセット信号ＲＳＴ＿Ｂと、転送開始指示信号Ｌ２ｒＳＩが生成されて、これらの転送制御回路１０Ｒ、１０Ｃおよび１０Ｓへ与えられる。これらはそれぞれ同一の信号線を介して与えられてもよく、別々の信号線を介して転送制御回路１０Ｒ、１０Ｃおよび１０Ｓへそれぞれ別々に与えられてもよい。
【０２８５】
図５４に示すように、ＬＴリンク情報の種類別にフューズブロックをグループ化し、各グループ単位でシリアルＬＴリンク情報を転送することにより、ＬＴリンク情報すべてをシリアルに転送する場合に比べてＬＴリンク情報転送時間を大幅に低減することができ、またこの半導体集積回路装置内のコア回路（マクロ）それぞれに対応してＬＴリンク情報を別々に格納することにより、複数のコア回路に対し、並列に、ＬＴリンク情報を転送することができる。
【０２８６】
なお、この図５４に示す構成において、転送制御回路１０Ｒおよび１０Ｃが、それぞれスペアロウアドレスビット情報およびスペアコラムアドレスビット情報を転送する場合、これらの転送信号線としては、ロウアドレスバスおよびコラムアドレスバスが利用されて、パラレルＬＴリンク情報が転送される。
【０２８７】
このＬＴリンク回路群４０において、フューズブロックの数が異なる場合においても、並列受信回路５０Ｒ、５０Ｃおよび５０Ｓは、対応のリンク情報ラッチ後それぞれラッチ状態に維持されるため、各フューズブロック群ごとに、ＬＴリンク情報の数が異なる場合においても、それぞれのローカル受信回路（並列受信回路）内において所望のＬＴリンク情報をラッチすることができる。すべてのローカル受信回路において、ＬＴリンク情報がラッチされた後、転送完了指示信号ＦＥＮＤに従って転送クロック信号の発生が停止される。したがって、このような構成においても、たとえ、無効状態のＬＴリンク情報が転送される場合でも、各並列受信回路においては、この無効ＬＴリンク情報のラッチは確実に防止される（図３１から図３３参照）。
【０２８８】
なお、フューズブロック群の数は、上述の説明においては３であるが、このフューズブロック群の数は３に限定されず、他のＬＴリンク情報の種類に応じて適当な数に定められればよい。
【０２８９】
以上のようにこの発明の実施の形態７に従えば、フューズブロックを保持情報の種類に応じてグループ化し、各グループごとにシリアルにＬＴ情報を転送することにより、複数系統を介してシリアルにＬＴ情報を転送することができ、ＬＴ情報ロードに要する時間を短縮することができる。
【０２９０】
［実施の形態８］
図５５は、この発明の実施の形態８に従うＬＴリンク回路群に含まれるサブフューズブロックの構成を概略的に示す図である。図５５においては、フューズブロック４２に含まれる１つのサブフューズブロックを示す。図５５において、サブフューズブロックが、図２０（Ａ）に示すブロック４２ａおよび４２ｂに相当する実プログラムブロック１５０と、デフォルト値を設定するデフォルト値設定ブロック１５２とを含む。実プログラムブロック１５０は、図２０（Ａ）に示す構成を有するリンクプログラムブロック１５１のプログラム情報を、転送クロック信号ＰＬ２＿Ｂに従って転送するＤラッチ５４と、転送活性化信号ＤＣｏｎがＨレベルのとき導通し、入力Ｄに与えられた信号を通過させるバスドライバ５５を含む。このバスドライバ５５は、図２０（Ｂ）に示す構成を有する。
【０２９１】
このサブフューズブロックは、さらに、Ｄラッチ５４の出力Ｑからの実ＬＴリンク情報とデフォルト値設定ブロック１５２からのデフォルト値を受けてバスドライバ５５へ与えるＥＸＯＲ回路１５４を含む。デフォルト値設定ブロック１５２およびリンクプログラムブロック１５１へは、転送クロック信号ＰＬ２、ＰＬ１＿Ｂ、ＰＬ２＿Ｂ、およびデコード信号Ｌ１ｆＦＡ＿Ｂ＜１５：０＞が共通に与えられる。したがって、このリンクプログラムブロック１５１およびデフォルト値設定ブロック１５２からは、並列に、その実プログラムされたＬＴリンク情報およびデフォルト値のＬＴリンク情報が並列に読出される。
【０２９２】
リンクプログラムブロック１５１のレーザトリミング（プログラム）前は、図２０（Ａ）に示すように、フューズ素子（ＬＴリンク素子）Ｆ０−Ｆ１５はすべて導通状態にある。したがって、リンクプログラムブロック１５１からは、転送クロック信号ＰＬ２＿Ｂに従って常時ＬレベルのＬＴ情報が転送される。ＥＸＯＲ回路１５４は、その一方入力にＬレベルの信号を受けるため、ＥＸＯＲ回路１５４がバッファ回路として動作し、デフォルト値設定ブロック１５２から読出されたデフォルト値ＤＦＤＴを順次バスドライバ５５へ与える。このデフォルト値設定ブロック１５２のデフォルト値ＤＦＤＴとして、たとえば遅延回路の遅延時間、基準電圧の電圧レベル調整用の情報を設定することにより、内部信号の活性化／非活性化タイミングおよび内部電圧レベルをデフォルト値に設定することができる。この状態でテストを行なって、これらの信号／電圧のチューニングが必要な場合に、リンクプログラムブロック１５１のプログラムを実行する。
【０２９３】
このリンクプログラムブロック１５１におけるプログラム時においては、ＥＸＯＲ回路１５４は不一致検出回路であり、２入力信号の論理レベルが不一致の時“１”の信号を出力するため、デフォルト値設定ブロック１５２にプログラムされたデフォルト値の変更すべきビットの値に応じてリンクプログラムブロック１５１において各ビットのプログラム値を設定する。たとえば、デフォルト値のビットが“０”である場合に、対応のビットを変更する場合、リンクプログラムブロック１５１において対応のビットを“１”に設定する。デフォルト値の変更すべきビット値が“１”であり、これを“０”に設定する場合、リンクプログラムブロック１５１の対応のビットの値を“１”をプログラムする。この場合、ＥＸＯＲ回路１５４からは、デフォルト値設定ブロック１５２に設定されたデフォルト値の反転ビット値が出力され、チューニングを行なうことができる。特に、遅延時間などの設定の場合、デフォルト値として、遅延時間可変範囲の中央値をデフォルト値に設定することにより、遅延時間を長くするおよび遅延時間を短くするいずれも、リンクプログラムブロック１５１のプログラムにより設定することができる。これは、電圧レベルの調整においても同様である。
【０２９４】
図５６は、図５５に示すデフォルト値設定ブロック１５２の構成を示す図である。図５６において、デフォルト値設定ブロック１５２は、デコード信号Ｌ１ｆＦＡ＿Ｂ＜１５＞−Ｌ１ｆＦＡ＿Ｂ＜０＞それぞれに対応して設けられるインバータＩＧ１５−ＩＧ０と、インバータＩＧ１５−ＩＧ０それぞれに対応して設けられるＡＮＤ回路ＡＧ１５−ＡＧ０を含む。これらのＡＮＤ回路ＡＧ１５−ＡＧ０は、それぞれの第１の入力に、対応のインバータＩＧ１５−ＩＧ０の出力信号を受け、第２の入力に、転送クロック信号ＰＬ２を受ける。
【０２９５】
デフォルト値設定ブロック１５２は、さらに、転送クロック信号ＰＬ１＿ＢがＬレベルのとき導通し、ノードＮＤＤを電源電圧ＶＣＣレベルにプリチャージするプリチャージ用ＰチャネルＭＯＳトランジスタ１６０と、ノードＮＤＤに並列に結合されるプログラム素子ＦＧ１５−ＦＧ０と、プログラム素子ＦＧ１５−ＦＧ０それぞれと直列に接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＴＧ１５−ＴＧ０を含む。これらのＭＯＳトランジスタＴＧ１５−ＴＧ０のそれぞれのゲートには、ＡＮＤ回路ＡＧ１５−ＡＧ０の出力信号が与えられる。
【０２９６】
デフォルト値設定ブロック１５２は、さらに、ノードＮＤＤの信号を反転するインバータ１６２と、インバータ１６２の出力信号がＬレベルのとき導通し、ノードＮＤＤを電源電圧ＶＣＣレベルに充電するＰチャネルＭＯＳトランジスタ１６４と、インバータ１６２の出力信号を反転するインバータ１６６と、転送クロック信号ＰＬ２＿ＢがＨレベルのときスルー状態となり、インバータ１６６の出力信号を通過させてデフォルト値情報ＤＦＤＴを生成するＤラッチ１６８を含む。
【０２９７】
プログラム素子ＦＧ１５−ＦＧ０の各々は、その導通／非導通状態がデフォルト値に従ってプログラムされる。これらのプログラム素子ＦＧ１５−ＦＧ０は、マスク配線であってもよく、またスイッチングトランジスタであってもよい。これらのプログラム素子ＦＧ１５−ＦＧ０がスイッチングトランジスタで構成される場合、たとえば、そのゲート電圧がＨレベルまたはＬレベルにマスク配線により設定されて導通／非導通が設定される。またこれに代えて、デフォルト値プログラム回路を設け、このデフォルト値プログラム回路の出力信号に従ってこれらのプログラム素子ＦＧ１５−ＦＧ０の導通／非導通が設定されてもよい。この場合、デフォルト値プログラム回路は、たとえばＲＯＭ（リード・オンリ・メモリ）などの不揮発性記憶回路で構成される。
【０２９８】
この図５６に示すデフォルト値設定ブロック１５２は、図２０（Ａ）に示すサブフューズブロックの構成と、ＬＴリンク素子Ｆ０−Ｆ１５が、プログラム素子ＦＧ０−ＦＧ１５に置換えられていることを除けば同じ構成である。したがって、このプログラム素子ＦＧ０−ＦＧ１５の導通／非導通状態をマスク配線などで設定することにより、転送クロック信号ＰＬ２、ＰＬ１＿ＢおよびＰＬ２＿Ｂに従ってデフォルト値情報ＤＦＤＴを読出すことができる。
【０２９９】
以上のように、この発明の実施の形態８に従えば、ＬＴリンクのデフォルト値を設定するブロックをＬＴリンク部に設けており、遅延時間、電圧値および電流値などのチューニング用のＬＴリンク素子の状態をデフォルト値に設定することができ、そのデフォルト値からのずれを調整するようにＬＴリンク素子をプログラムするだけでよく、正確なチューニングが可能となり、またデフォルト値からのずれが小さいためプログラムすべきＬＴリンク数が低減され、チューニング工程数が低減される。
【０３００】
［他の適用例］
上述の説明においては、ＤＲＡＭコアおよびロジックとメモリが同一チップ上に集積化されるシステムＬＳＩが示されている。しかしながら、本発明は、一般に、ＬＴリンク素子のプログラムを行なって内部状態を調整する半導体集積回路装置であれば適用可能である。
【０３０１】
【発明の効果】
以上のように、この発明に従えば、ＬＴリンク素子を局所的に集中配置しているため、配線レイアウトの自由度が改善されかつ配線占有面積が低減される。また、ＬＴリンク回路内にＬＴリンク素子を集中的に配置しているため、コア回路内にＬＴリンク素子を配置する必要がなく、コア回路の占有面積を低減することができる。
【０３０２】
すなわち、コア回路外部にＬＴリンク回路を配置し、このＬＴリンク回路からコア回路内部に配置されたラッチ回路に並列にリンク情報を転送することにより、高速でリンク情報を転送することができ、またリンク素子それぞれに対しリンク情報転送用のラッチ回路を設ける必要がなく、このＬＴリンク情報転送のための回路の占有面積を低減することができる。
【０３０３】
また、並列ＬＴリンク情報を通常動作モード時に使用される信号線を介して転送することにより、リンク情報転送用に専用の信号線を配置する必要がなく、配線占有面積の増大を抑制することができる。
【０３０４】
また、ＬＴリンク情報を、チップ外部へ転送することにより、外部でＬＴリンク情報をモニタすることができ、正確にリンク素子のプログラムが行なわれたか否かを判定することができる。
【０３０５】
また、リンク情報の転送完了後、リンク情報転送タイミングが与えるクロック信号の発生を停止させることにより、必要な期間のみクロック信号発生回路を動作させ、消費電流を低減することができる。
【０３０６】
また、テストリンク情報を実リンク情報に代えてラッチ回路へ転送することにより、ＬＴリンク素子のプログラム状態を外部で変更することができ、動作マージンなどのテストを正確に行なうことができ、応じて遅延時間、電圧および電流値などを最適値に設定することができる。
【０３０７】
また、ＬＴリンク回路のリンクブロックをモジュール化することにより、リンク素子の数が増減しても、容易にＬＴリンク回路の規模を調整することができる。
【０３０８】
また、バウンダリスキャンレジスタを用いることより、ＬＴリンク情報の外部からの設定および外部でのモニタを容易に行なうことができる。
【０３０９】
また、ＬＴリンク情報を複数系統を介して転送することにより、リンク情報の転送および設定に要する時間を低減することができる。
【０３１０】
また、複数のコア回路が設けられている場合、複数のコア回路それぞれのＬＴリンク情報を、ＬＴリンク回路内に集中的にプログラムすることにより、ＬＴリンク情報の転送制御が容易となりかつ転送制御用のクロック信号発生回路などを共有化することができ、回路占有面積を低減することができる。
【０３１１】
また、ＬＴリンク情報のデフォルト値を設定してラッチ回路に設定することができるようにすることにより、遅延時間、電圧および電流値などのチューニング用ＬＴリンク素子のデフォルト値の設定が可能となり、正確なチューニングを行なうことができる。また、デフォルト値からのずれをチューニング時に調整するだけであり、ＬＴリンク素子のプログラム回数を低減することができ、応じてプログラム時間を低減することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】  図１に示す半導体集積回路装置のＬＴリンク情報転送動作を示すタイミング図である。
【図３】  図１に示すＬＴリンク部の構成を概略的に示す図である。
【図４】  図３に示すクロック発生回路の構成を概略的に示す図である。
【図５】  図４に示す原クロック発生回路の構成を示す図である。
【図６】  図５に示す原クロック発生回路の動作を示す信号波形図である。
【図７】  図４に示す転送クロック発生回路の構成を示す図である。
【図８】  （Ａ）は、図７に示すリセット付Ｄラッチの構成を示し、（Ｂ）は、図７に示すＤラッチの構成を示す図である。
【図９】  図７に示す転送クロック発生回路の動作を示すタイミング図である。
【図１０】  図３に示す送信回路の構成を概略的に示す図である。
【図１１】  図１０に示す開始指示発生回路の構成を概略的に示す図である。
【図１２】  図１１に示す開始指示発生回路の動作を示すタイミング図である。
【図１３】  図１０に示すカウンタ／デコーダのカウント部の構成を概略的に示す図である。
【図１４】  図１０に示すカウンタ／デコーダのデコード部の構成を概略的に示す図である。
【図１５】  図１４に示すデコード部の動作を示すタイミングチャート図である。
【図１６】  図１０に示すＬＴリンク回路群の構成を概略的に示す図である。
【図１７】  図１６に示すフューズブロックのデータ読出を模式的に示す図である。
【図１８】  図１６に示すフューズブロックの構成を概略的に示す図である。
【図１９】  図１８に示すフューズブロックの動作を示すタイミング図である。
【図２０】  （Ａ）は、図１８に示すサブフューズブロックの構成を示し、（Ｂ）は、図２０（Ａ）に示すバスドライバの構成を示す図である。
【図２１】  図２０（Ａ）および（Ｂ）に示すサブフューズブロックの動作を示すタイミング図である。
【図２２】  図１０に示すスイッチ回路の構成を概略的に示す図である。
【図２３】  図２２に示すスイッチ回路の動作を示すタイミング図である。
【図２４】  図１に示す転送制御回路およびラッチ群の構成を概略的に示す図である。
【図２５】  図２４に示す転送制御回路の動作を示すタイミング図である。
【図２６】  図２４に示すデータロード回路の構成を示す図である。
【図２７】  図２６に示す１段のシリアル受信回路の構成を概略的に示す図である。
【図２８】  図２７に示す３入力Ｄラッチの構成を示す図である。
【図２９】  図２４に示す並列ラッチ回路の構成を概略的に示す図である。
【図３０】  図２６に示す転送制御回路の動作を示すタイミング図である。
【図３１】  図２４に示す並列受信回路の構成を概略的に示す図である。
【図３２】  図３１に示すローカル受信回路の構成を概略的に示す図である。
【図３３】  図３１および図３２に示すローカル受信回路の動作を示すタイミング図である。
【図３４】  図３１に示すローカル受信回路の具体例を示す図である。
【図３５】  図３４に示す冗長回路の構成を概略的に示す図である。
【図３６】  図３５に示すスペアロウデコード／ドライブ回路構成の一例を示す図である。
【図３７】  この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図３８】  この発明の実施の形態３に従うＬＴリンク部の構成を概略的に示す図である。
【図３９】  図３８に示すＬＴリンク部の動作を示すタイミング図である。
【図４０】  図３８に示す遅延回路の構成の一例を示す図である。
【図４１】  この発明の実施の形態４に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図４２】  図４１に示す選択回路の構成の一例を示す図である。
【図４３】  この発明の実施の形態５に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図４４】  （Ａ）は図４３に示すＬＴリンク部のクロック発生回路の構成を概略的に示し、（Ｂ）は、図４４（Ａ）に示すクロック発生回路の動作を示すタイミング図である。
【図４５】  この発明の実施の形態５に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図４６】  図４５に示すテストインターフェイス回路の構成を概略的に示す図である。
【図４７】  この発明の実施の形態６に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図４８】  図４７に示すバウンダリスキャンレジスタ回路の構成を概略的に示す図である。
【図４９】  図４８に示すバウンダリスキャンレジスタの構成を概略的に示す図である。
【図５０】  図４８に示すテストコントローラの構成を概略的に示す図である。
【図５１】  この発明の実施の形態７に従うＬＴリンク部の構成を概略的に示す図である。
【図５２】  この発明の実施の形態７におけるＬＴリンク部の転送完了指示信号発生部の構成を示す図である。
【図５３】  この発明の実施の形態７に従う送信回路の構成を概略的に示す図である。
【図５４】  この発明の実施の形態７に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図５５】  この発明の実施の形態８に従うサブフューズブロックの構成を概略的に示す図である。
【図５６】  図５５に示すデフォルト値設定ブロックの構成を示す図である。
【図５７】  従来のＬＴリンクの構成を示す図である。
【図５８】  従来のチューニング機能付基準電圧発生回路の構成の一例を示す図である。
【図５９】  従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【符号の説明】
１  ＬＴリンク、２ａ，２ｂ  メモリセルアレイ、３  ロウコントロール部、４ａ，４ｂ  データパス部、５  制御部、６  電源回路部、７  ＬＴリンク部、８，９  ラッチ回路、ＤＬ  シフトレジスタ、３８  開始指示発生回路、３９  カウンタ／デコーダ、４０  ＬＴリンク回路群、４１  スイッチ回路、４２＜１５＞−４２＜０＞  フューズブロック、４２ａ，４２ｂ  サブフューズブロック、１０ａ  データロード回路、１０ｂ  並列ラッチ回路、５０  並列受信回路、１０，１０Ｒ，１０Ｃ，１０Ｓ  転送制御回路、５５  バスドライバ、７０＜０＞−７０＜６３＞，７０  ローカル受信回路、ＲＫＡ０Ｕ−ＲＫＡ１５Ｕ，ＲＫＡ０Ｌ−ＲＫＡ１５Ｌ，ＲＫＢ０Ｕ−ＲＫＢ１５Ｕ，ＲＫＢ０Ｌ−ＲＫＢ１５Ｌ，ＲＫ  冗長回路、８０  選択回路、８４  アドレスバス、９０  選択回路、１１０  バウンダリスキャンレジスタ、ＢＳＲ  バウンダリスキャンレジスタ、１３０  テストコントローラ、ＦＢＲ♯，ＦＢＣ♯，ＦＢＳ♯  フューズブロック群、１４１ｒ，１４１ｃ，１４１ｓ  スイッチ回路、１０Ｒ，１０Ｃ，１０Ｓ  転送制御回路、５０Ｒ，５０Ｃ，５０Ｓ  並列受信回路、１５２  デフォルト値設定ブロック、１５４  ＥＸＯＲ回路、５５５＜０＞−５５５＜７＞，５５５  シリアル受信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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