(57)【特許請求の範囲】
【請求項１】
データを記憶するための複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルのデータを増幅するためのセンスアンプと、
第１の電源と、
前記第１の電源より低い第２の電源と、
前記センスアンプが、第１のステップで前記第１の電源から電源の供給を受けて前記メモリセルのデータを増幅し、第２のステップで前記第１の電源からも前記第２の電源からも電源の供給を受けず、第３のステップで前記第２の電源から電源の供給を受けて前記メモリセルのデータを増幅するように制御する制御回路と
を有する半導体記憶装置。
【請求項２】
さらに、前記第１又は第２の電源から前記センスアンプに電源を供給するための電源供給ラインを有し、
前記制御回路は、前記第１のステップで前記センスアンプに前記電源供給ラインを介して前記第１の電源を接続し、前記第２のステップで前記センスアンプに対して前記第１及び第２の電源を切断し、前記第３のステップで前記センスアンプに前記電源供給ラインを介して前記第２の電源を接続するように制御する請求項１記載の半導体記憶装置。
【請求項３】
さらに、前記センスアンプの出力と前記メモリセルを接続するためのビット線を有し、
前記制御回路は、前記第１のステップで前記ビット線の電位が前記第２の電源よりも高くなるように電荷を充電させる制御を行う請求項１記載の半導体記憶装置。
【請求項４】
前記メモリセルは、電荷を蓄積することによりデータを記憶する容量素子を含み、
前記制御回路は、前記第２のステップで前記センスアンプから前記ビット線を介して前記メモリセル内の容量素子に電荷を充電させて電荷量を増加させるように制御する請求項３記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記第３のステップが開始される時点で、前記メモリセル内の容量素子にリフレッシュするために十分な電荷が蓄積されているように制御する請求項４記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記第３のステップが開始される時点で、前記メモリセル内の容量素子の電位及び／又は前記ビット線の電位が前記第２の電源に等しくなるように制御する請求項４記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記第１のステップの期間及び／又は前記第２のステップの期間の長さを決めるための遅延素子を含む請求項１記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記第１のステップの期間及び／又は前記第２のステップの期間の長さを変更可能な可変遅延素子を含む請求項１記載の半導体記憶装置。
【請求項９】
前記可変遅延素子の遅延時間はプログラム可能である請求項８記載の半導体記憶装置。
【請求項１０】
さらに、ダミーとして使用するためのダミーセンスアンプ及びダミーメモリセルを有し、
前記制御回路は、前記ダミーセンスアンプの出力電圧を検出する検出回路を含み、該検出回路の検出結果に応じて前記第１のステップの期間の長さを制御する請求項１記載の半導体記憶装置。
【請求項１１】
前記制御回路は、前記ダミーセンスアンプの出力と第１の参照電圧とを比較する第１の比較器と、前記ダミーセンスアンプの出力と第２の参照電圧とを比較する第２の比較器とを含み、前記第１の比較器の比較結果に応じて前記第１のステップの期間の長さを制御し、前記第２の比較器の比較結果に応じて前記第２のステップの期間の長さを制御し、
前記第１の参照電圧は前記第１の電源より低くかつ前記第２の電源より高い電圧であり、前記第２の参照電圧は前記第１の参照電圧より低くかつ前記第２の電源より高い電圧である請求項１０記載の半導体記憶装置。
【請求項１２】
前記制御回路は、前記ダミーセンスアンプの出力と参照電圧とを比較する比較器と、該比較器の出力を遅延させるための遅延素子とを含み、前記比較器の比較結果に応じて前記第１のステップの期間の長さを制御し、前記遅延素子の出力に応じて前記第２のステップの期間の長さを設定し、
前記参照電圧は、前記第１の電源より低くかつ前記第２の電源より高い電圧である請求項１０記載の半導体記憶装置。
【請求項１３】
データを記憶するための複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルのデータを増幅するためのセンスアンプと、第１の電源と、前記第１の電源より低い第２の電源とを有する半導体記憶装置の制御方法であって、
前記センスアンプが前記第１の電源から電源の供給を受けて前記メモリセルのデータを増幅する第１のステップと、
前記センスアンプが前記第１の電源からも前記第２の電源からも電源の供給を受けない第２のステップと、
前記センスアンプが前記第２の電源から電源の供給を受けて前記メモリセルのデータを増幅する第３のステップと
を有することを特徴とする半導体記憶装置の制御方法。
【請求項１４】
前記半導体記憶装置は、前記センスアンプの出力と前記メモリセルを接続するためのビット線を有し、
前記第１のステップでは、前記ビット線の電位が前記第２の電源よりも高くなるように電荷を充電させる請求項１３記載の半導体記憶装置の制御方法。
【請求項１５】
前記メモリセルは、電荷を蓄積することによりデータを記憶する容量素子を含み、
前記第３のステップが開始される時点は、前記メモリセル内の容量素子にリフレッシュするために十分な電荷が蓄積されている時点である請求項１４記載の半導体記憶装置の制御方法。
【請求項１６】
前記メモリセルは、電荷を蓄積することによりデータを記憶する容量素子を含み、
前記第３のステップが開始される時点は、前記メモリセル内の容量素子の電位及び／又は前記ビット線の電位が前記第２の電源に等しくなる時点である請求項１４記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
技術分野
本発明は、半導体記憶装置及びその制御方法に関し、特にリフレッシュ動作を必要とする半導体記憶装置及びその制御方法に関する。
背景技術
図２に示すように、ＤＲＡＭ等の半導体記憶装置は、メモリセル内の容量素子２１に電荷を蓄積することによりデータを記憶させ、その電荷を保持するためにリフレッシュ動作を行う必要がある。このリフレッシュ動作では、メモリセル内の容量素子２１の電位をビット線ＢＬに取り出し、センスアンプ１７によりビット線ＢＬ及び／ＢＬの電位差を増幅する。ここで、「／」は論理反転信号を示すバーを意味し、以下も同様の意味で用いる。この増幅の速度を上げるために、第２の電源Ｖｉｉよりも高い第１の電源Ｖｄｄを用いて上記の電位差の増幅を行う。
図１２は、従来技術による半導体記憶装置（ＤＲＡＭ）の制御方法を示すタイミングチャートである。ワード線ＷＬをローレベルからハイレベルにすると、ビット線ＢＬ，ＢＬｓ及び／ＢＬ，／ＢＬｓには、容量素子２１に蓄積されている電荷に応じてわずかな電位差が生じる。センスアンプ１７は、この電位差をタイミングｔ１以降で増幅する。
次に、タイミングｔ１での制御方法を説明する。第２のセンスアンプ活性化信号線ＬＥｚをローレベルからハイレベルにすることにより、ｎチャネルＭＯＳトランジスタ１６（図２）はオンする。オーバードライブ信号線ＬＥＰｘをハイレベルからローレベルにすることにより、ｐチャネルＭＯＳトランジスタＱ１はオンする。第１のセンスアンプ活性化信号線ＬＥｘをハイレベルに維持することにより、ｐチャネルＭＯＳトランジスタＱ２はオフを維持する。これにより、ノードＰＳＡは第１の電源Ｖｄｄに接続され、ノードＮＳＡは電位Ｖｓｓ（グランド）に接続される。例えば、ビット線ＢＬ，ＢＬｓは第１の電源Ｖｄｄの電位に向けて増幅され、ビット線／ＢＬ，／ＢＬｓは電位Ｖｓｓに向けて増幅される。
次に、タイミングｔ２での制御方法を説明する。第２のセンスアンプ活性化信号線ＬＥｚをハイレベルに維持することにより、ｎチャネルＭＯＳトランジスタ１６はオンを維持する。オーバードライブ信号線ＬＥＰｘをローレベルからハイレベルにすることにより、ｐチャネルＭＯＳトランジスタＱ１はオフする。第１のセンスアンプ活性化信号線ＬＥｘをハイレベルからローレベルにすることにより、ｐチャネルＭＯＳトランジスタＱ２はオンする。これにより、ノードＰＳＡは第２の電源Ｖｉｉに接続され、ノードＮＳＡは電位Ｖｓｓに接続される。例えば、ビット線ＢＬ，ＢＬｓは第２の電源Ｖｉｉの電位に向けて増幅され、ビット線／ＢＬ，／ＢＬｓは電位Ｖｓｓに向けて増幅される。
ｔ１以降のセルノード（ストレージノード）ＣＮの電位は、ビット線ＢＬｓの電位に応じて変化する。データ増幅時間Ｔ３は、タイミングｔ１からセルノードＣＮの電位が第２の電源Ｖｉｉの電位になるまでの時間である。
以上のように、タイミングｔ１〜ｔ２では高電源Ｖｄｄで増幅し、タイミングｔ２以降では低電源Ｖｉｉで増幅する。このように、センスアンプに過渡的に高い電源Ｖｄｄを供給することをオーバードライブといい、このようなセンスアンプをオーバードライブセンスアンプという。２つの電源Ｖｄｄ及びＶｉｉを用いることにより、１つの電源Ｖｉｉを用いる場合に比べ、データ増幅時間Ｔ３を短縮することができる。
図１２に示すように、ｔ１以降のセルノードＣＮの電位は、ビット線ＢＬｓの電位に比べて遅れて変化する。データ増幅時間Ｔ３を短縮するためには、ビット線ＢＬｓの電位をメモリセル電位維持用電源Ｖｉｉの電位より高い電位に引き上げることが考えられる。しかし、その後、ビット線ＢＬｓの電位を電源Ｖｉｉの電位に安定させるため、電源をＶｄｄからＶｉｉに切り換える必要がある。この際、ビット線ＢＬｓの電位Ｖｉｉ以上の過剰な電位を電源Ｖｉｉにより引き抜かなければならない。その過剰な電位を引き抜く電流は無駄な電流であり、消費電力が不必要に増加してしまう。また、半導体記憶装置の製造ばらつき又は動作環境により、データ増幅時間Ｔ３にばらつきが生じる。
本発明の目的は、高速かつ低消費電力でメモリセルのデータを増幅することができるセンスアンプを含む半導体記憶装置及びその制御方法を提供することである。
本発明の他の目的は、製造ばらつきによるデータ増幅時間のばらつきを防止することができるセンスアンプを含む半導体記憶装置及びその制御方法を提供することである。
本発明のさらに他の目的は、温度等の環境変化によるデータ増幅時間のばらつきを防止することができるセンスアンプを含む半導体記憶装置及びその制御方法を提供することである。
発明の開示
本発明の半導体記憶装置は、データを記憶するための複数のメモリセルが配列されたメモリセルアレイと、メモリセルのデータを増幅するためのセンスアンプと、第１の電源と、第１の電源より低い第２の電源とを有する。第１のステップでは、センスアンプが第１の電源から電源の供給を受けてメモリセルのデータを増幅する。第２のステップでは、センスアンプが第１の電源からも第２の電源からも電源の供給を受けない。第３のステップでは、センスアンプが第２の電源から電源の供給を受けてメモリセルのデータを増幅する。
第１のステップで第１の高電源をセンスアンプに供給することにより、センスアンプの出力に接続されるビット線の電位を第２の低電源の電位よりも高くすることができ、メモリセルのデータを高速に増幅することができる。第２のステップでセンスアンプに第１の電源も第２の電源も供給しないことにより、第２の低電源の電位よりも高くなったビット線の電位をセルやビット線端への充電により下げることができるので、電力を無駄に消費せず、消費電力を下げることができる。第３のステップでセンスアンプに第２の低電源を供給することにより、メモリセルを所定の維持用電位に安定させることができる。
発明を実施するための最良の形態
以下、本発明の第１〜第４の実施形態による半導体記憶装置及びその制御方法を、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成を示すブロック図である。メモリセルアレイ１には、データを記憶するための複数のメモリセルが２次元配列されている。各メモリセルの特定は、ワード線ＷＬ及びコラム選択信号線ＣＬｚを選択することにより行われる。コラムデコーダ２は、コラム選択信号線ＣＬｚの選択を行う。ローデコーダ３は、ワード線ＷＬの選択を行う。リード／ライトアンプ４は、データバスＤＢ及び／ＤＢを介して各メモリセルに対してデータの読み出し及び書き込みを行うことができる。
図２は、上記のメモリセルにセンスアンプ１７及びプリチャージ回路１８が接続された回路である。メモリセルは、ｎチャネルＭＯＳトランジスタ（トランスファゲート）２０及び容量素子２１を含む。ｎチャネルＭＯＳトランジスタ２０は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが容量素子２１を介して電位Ｖｐｒに接続される。セルノード（ストレージノード）ＣＮは、トランジスタ２０のソースと容量素子２１との相互接続点のノードである。
ビット線／ＢＬはビット線ＢＬの論理反転信号線であり、ビット線／ＢＬｓはビット線ＢＬｓの論理反転信号線であり、データバス／ＤＢはデータバスＤＢの論理反転信号線である。ｎチャネルＭＯＳトランジスタ（コラムゲート）１１ａ及び１１ｂのゲートには、コラム選択信号線ＣＬｚが接続される。トランジスタ１１ａは、ドレインがデータバスＤＢに接続され、ソースがビット線ＢＬｓに接続される。一方、トランジスタ１１ｂは、ドレインがデータバス／ＤＢに接続され、ソースがビット線／ＢＬｓに接続される。コラム選択信号線ＣＬｚをハイレベルにすると、トランジスタ１１ａ及び１１ｂがオンする。すると、データバスＤＢは、トランジスタ１１ａを介してビット線ＢＬｓに接続される。同様に、データバス／ＤＢは、トランジスタ１１ｂを介してビット線／ＢＬｓに接続される。すなわち、コラム選択信号線ＣＬｚをハイレベルにすることにより、ビット線ＢＬｓ及び／ＢＬｓが選択される。
ｎチャネルＭＯＳトランジスタ１９ａ及び１９ｂのゲートは、アイソレーション信号線ＩＳＯに接続される。トランジスタ１９ａは、プリチャージ回路１８及びセンスアンプ１７が接続されたビット線ＢＬｓと、トランスファゲート２０及び容量素子２１が接続されたビット線ＢＬとの間を接続したり切断することができる。同様に、トランジスタ１９ｂは、ビット線／ＢＬと／ＢＬｓを接続したり切断することができる。
トランジスタ１９ａ及び１９ｂがオンし、プリチャージ信号線ＰＲＥがハイレベルになると、プリチャージ回路１８は、ビット線ＢＬ，ＢＬｓと／ＢＬ，／ＢＬｓとの間を短絡して所定の電位Ｖｐｒにプリチャージする。また、トランジスタ１９ａ及び１９ｂがオンし、プリチャージ信号線ＰＲＥがローレベルになると、プリチャージ回路１８は、ビット線ＢＬ，ＢＬｓと／ＢＬ，／ＢＬｓとの間を開放する。
センスアンプ１７は、ｐチャネルＭＯＳトランジスタ１２及びｎチャネルＭＯＳトランジスタ１３を含むＣＭＯＳインバータと、ｐチャネルＭＯＳトランジスタ１４及びｎチャネルＭＯＳトランジスタ１５を含むＣＭＯＳインバータとを有する。
ビット線ＢＬｓは、トランジスタ１４のゲートとトランジスタ１５のゲートとの相互接続点に接続される。トランジスタ１４のソースはノードＰＳＡに接続され、トランジスタ１５のソースはノードＮＳＡに接続される。トランジスタ１４のドレインとトランジスタ１５のドレインとの相互接続点は、ビット線／ＢＬｓに接続される。
また、ビット線／ＢＬｓは、トランジスタ１２のゲートとトランジスタ１３のゲートとの相互接続点に接続される。トランジスタ１２のソースはノードＰＳＡに接続され、トランジスタ１３のソースはノードＮＳＡに接続される。トランジスタ１２のドレインとトランジスタ１３のドレインとの相互接続点は、ビット線ＢＬｓに接続される。
ｐチャネルＭＯＳトランジスタＱ１は、ゲートがオーバードライブ信号線ＬＥＰｘに接続され、ソースが第１の電源（高電源）Ｖｄｄに接続され、ドレインがノードＰＳＡに接続される。ｐチャネルＭＯＳトランジスタＱ２は、ゲートが第１のセンスアンプ活性化信号線ＬＥｘに接続され、ソースが第２の電源（低電源）Ｖｉｉに接続され、ドレインがノードＰＳＡに接続される。第２の電源Ｖｉｉは、メモリセルのデータ維持用電位を供給するための電源である。第１の電源Ｖｄｄは、第２の電源Ｖｉｉよりも高い電源である。
ｎチャネルＭＯＳトランジスタ１６は、ゲートが第２のセンスアンプ活性化信号線ＬＥｚに接続され、ソースが電位Ｖｓｓに接続され、ドレインがノードＮＳＡに接続される。電位Ｖｓｓは、グランドレベルであり、第２の電源Ｖｉｉよりも低い電位である。
センスアンプ１７は、ビット線ＢＬｓの信号を反転増幅してビット線／ＢＬｓに出力し、ビット線／ＢＬｓの信号を反転増幅してビット線ＢＬｓに出力する。すなわち、センスアンプ１７は、ビット線ＢＬ，ＢＬｓと／ＢＬ，／ＢＬｓとの間の電位差を増幅するリフレッシュ動作を行うことができる。
図３は、図２の回路の動作を説明するためのタイミングチャートである。まず、上記のように、プリチャージ回路１８がビット線ＢＬ，ＢＬｓと／ＢＬ，／ＢＬｓとの間を短絡して所定の電位Ｖｐｒにプリチャージする。
タイミングｔ１以前の動作を説明する。第２のセンスアンプ活性化信号線ＬＥｚはローレベルであり、トランジスタ１６はオフし、電位ＶｓｓとノードＮＳＡとの間は切断される。オーバードライブ信号線ＬＥＰｘはハイレベルであり、トランジスタＱ１はオフし、第１の電源ＶｄｄとノードＰＳＡとの間は切断される。第１のセンスアンプ活性化信号ＬＥｘはハイレベルであり、トランジスタＱ２はオフし、第２の電源ＶｉｉとノードＰＳＡとの間は切断される。
ワード線ＷＬをローレベルからハイレベルにすると、トランスファゲート２０がオンし、容量素子２１がビット線ＢＬに接続される。すると、ビット線ＢＬ，ＢＬｓと／ＢＬ，／ＢＬｓとの間に所定の電位差が生じる。この際、トランジスタ１９ａ及び１９ｂはオンしている。
次に、タイミングｔ１での動作を説明する。第２のセンスアンプ活性化信号線ＬＥｚをローレベルからハイレベルにすることにより、トランジスタ１６はオンし、ノードＮＳＡと電位Ｖｓｓとが接続される。オーバードライブ信号線ＬＥＰｘをハイレベルからローレベルにすることにより、トランジスタＱ１はオンし、ノードＰＳＡと第１の電源Ｖｄｄとが接続される。第１のセンスアンプ活性化信号線ＬＥｘをハイレベルに維持することにより、トランジスタＱ２はオフを維持し、ノードＰＳＡと第２の電源Ｖｉｉとの間は切断される。すなわち、ノードＰＳＡは第１の電源Ｖｄｄに接続され、ノードＮＳＡは電位Ｖｓｓに接続される。
ビット線ＢＬ，ＢＬｓ及び／ＢＬ，／ＢＬｓの論理は、容量素子２１に記憶されているデータに応じて決まる。例えば、容量素子２１に記憶されているデータがハイレベルの場合を説明する。ワード線ＷＬがハイレベルになると、容量素子２１とビット線ＢＬとで電荷を共有することにより、ビット線ＢＬ，ＢＬｓの電位が上昇する。したがって、ビット線ＢＬｓは／ＢＬｓより第１の電源Ｖｄｄ側となり、ビット線／ＢＬｓはＢＬｓより電位Ｖｓｓ側となるので、トランジスタ１２及び１５がオンし、トランジスタ１３及び１４がオフする。
ビット線ＢＬｓには第１の電源Ｖｄｄが接続され、ビット線ＢＬ，ＢＬｓの電位は第１の電源Ｖｄｄの電位に向けて上昇する。一方、ビット線／ＢＬｓには電位Ｖｓｓが接続され、ビット線／ＢＬ，／ＢＬｓの電位は電位Ｖｓｓに向けて下降する。すなわち、センスアンプ１７は、第１の電源Ｖｄｄ及び電位Ｖｓｓに応じてビット線ＢＬ，ＢＬｓ及び／ＢＬ，／ＢＬｓの電位を増幅する。
次に、タイミングｔ２での動作を説明する。第２のセンスアンプ活性化信号線ＬＥｚをハイレベルに維持することにより、トランジスタ１６はオンを維持し、ノードＮＳＡに電位Ｖｓｓが接続される。オーバードライブ信号線ＬＥＰｘをローレベルからハイレベルにすることにより、トランジスタＱ１はオフし、ノードＰＳＡと第１の電源Ｖｄｄとの間が切断される。第１のセンスアンプ活性化信号線ＬＥｘをハイレベルに維持することにより、トランジスタＱ２はオフを維持し、ノードＰＳＡと第２の電源Ｖｉｉとの間は切断される。すなわち、ノードＰＳＡは第１及び第２の電源Ｖｄｄ，Ｖｉｉから切断されて開放状態になり、ノードＮＳＡは電位Ｖｓｓに接続される。ノードＰＳＡが開放状態になると、ビット線ＢＬｓも開放状態となり、セルやビット線端への充電により、ビット線ＢＬの電位は下降する。タイミングｔ２からｔ３までの期間Ｔ２では、ビット線ＢＬｓは第１の電源Ｖｄｄによって上昇した電位をセルやビット線端への充電により下げることができるので、電力を無駄に消費しない。一方、ノードＮＳＡには電位Ｖｓｓが接続されたままであるので、ビット線／ＢＬ，／ＢＬｓの電位は、電位Ｖｓｓに向けて変化する。
ｔ１以降のセルノードＣＮの電位は、ビット線ＢＬｓの電位に追従するように変化する。図１２の場合に比べて、タイミングｔ１からｔ２までの期間Ｔ１を長くすることにより、ビット線ＢＬｓの電位を電位Ｖｉｉよりも高くすることができる。ビット線ＢＬｓの電位を高くすることにより、セルノードＣＮの電位を高速に上昇させることができる。
その後、タイミングｔ２でノードＰＳＡに第２の電源Ｖｉｉに接続する方法も考えられるが、その場合、ビット線ＢＬｓの電位Ｖｉｉ以上の過剰な電位を電源Ｖｉｉにより引き抜く電流が無駄な電流となり、消費電力が不必要に増加してしまう。
本実施形態では、タイミングｔ２でノードＰＳＡに対して第１及び第２の電源Ｖｄｄ，Ｖｉｉを切断することにより、ビット線ＢＬｓを開放状態とし、無駄な電力を消費することなく、ビット線ＢＬｓの電位を下げることができる。ビット線ＢＬの電位が下降し、第２の電源Ｖｉｉの電位に等しくなった時点をタイミングｔ３として、以下の制御を行う。
次に、タイミングｔ３での動作を説明する。第２のセンスアンプ活性化信号線ＬＥｚ及びオーバードライブ信号線ＬＥＰｘを変化させず、第１のセンスアンプ活性化信号線ＬＥｘをハイレベルからローレベルにする。これにより、ノードＰＳＡには第２の電源Ｖｉｉが接続され、ノードＮＳＡには電位Ｖｓｓが接続される。タイミングｔ３の直前では、既にビット線ＢＬｓの電位が第２の電源Ｖｉｉの電位にほぼ等しくなっており、ビット線／ＢＬｓの電位が電位Ｖｓｓにほぼ等しくなっている。タイミングｔ３での上記の制御により、ビット線ＢＬ，ＢＬｓの電位は第２の電源Ｖｉｉの電位に安定し、ビット線／ＢＬ，／ＢＬｓの電位は電位Ｖｓｓに安定する。タイミングｔ１からｔ３までの期間Ｔ３がデータ増幅時間になる。
以上のように、期間Ｔ１の長さを調整することにより、ビット線ＢＬｓの電位を第２の電源Ｖｉｉよりも高くすることができるので、データ増幅時間Ｔ３を短縮することができる。また、期間Ｔ２では、ノードＰＳＡを開放状態にすることにより、消費電力を低減させることができる。
図４は第１の実施形態によるセンスアンプ制御回路の回路図であり、図５はその回路の動作を説明するためのタイミングチャートである。このセンスアンプ制御回路は、図２に示したオーバードライブ信号線ＬＥＰｘ、第１のセンスアンプ活性化信号線ＬＥｘ及び第２のセンスアンプ活性化信号線ＬＥｚに接続される。
ＬＥｚ発生回路３１は、図５に示す第２のセンスアンプ活性化信号線ＬＥｚの信号を生成し、その出力端子は第２のセンスアンプ活性化信号線ＬＥｚに接続される。遅延素子３２及び３３の入力端子には、ＬＥｚ発生回路３１の出力端子が接続される。否定論理積（ＮＡＮＤ）回路３５は、一方の入力端子がＬＥｚ発生回路３１の出力端子に接続され、他方の入力端子が論理否定（ＮＯＴ）回路３４を介して遅延素子３２の出力端子に接続され、出力端子がオーバードライブ信号線ＬＥＰｘに接続される。ＮＡＮＤ回路３６は、一方の入力端子がＬＥｚ発生回路３１の出力端子に接続され、他方の入力端子が遅延素子３３の出力端子に接続され、出力端子が第１のセンスアンプ活性化信号線ＬＥｘに接続される。図５に、信号線ＬＥｚ，ＬＥＰｘ，ＬＥｘの信号を示す。期間Ｔ１は遅延素子３２の遅延時間に対応し、期間Ｔ３は遅延素子３３の遅延時間に対応する。
以上のように、第１の実施形態によれば、信号線ＬＥｘ，ＬＥｚ及びＬＥＰｘの信号タイミングを調整することにより、高速かつ低消費電力でデータ増幅を行うことができる。
（第２の実施形態）
本発明の第２の実施形態による半導体記憶装置は、第１の実施形態に比べて、図４に示したセンスアンプ制御回路のみが異なり、その他の点は同じである。
図６は、第２の実施形態によるセンスアンプ制御回路の回路図である。このセンスアンプ制御回路は、図４に示したセンスアンプ制御回路における遅延素子３２及び３３の代わりに可変遅延素子４２及び４３を設け、その可変遅延素子４２及び４３にヒューズ回路４５を接続したものである。可変遅延素子４２及び４３を設けることにより、遅延時間を調整することができるので、半導体記憶装置の製造ばらつきがあっても図３に示すビット線ＢＬｓ，／ＢＬｓ及びセルノードＣＮにおけるリフレッシュ特性を均一にすることができる。
ヒューズ回路４５は、可変遅延素子４２及び４３の遅延時間を独立にプログラム可能である。可変遅延素子４２及び４３は、それぞれヒューズ回路４５にプログラムされた遅延時間に応じて信号の遅延を行う。ヒューズ回路４５は、半導体ウエハ試験等において遅延時間をプログラム可能である。なお、ヒューズ回路４５の代わりにラッチ回路等によりプログラムしてもよい。
図７は、図６に示した可変遅延素子４２及びヒューズ回路４５の回路図である。可変遅延素子４３の回路も可変遅延素子４２の回路と同様である。まず、可変遅延素子４２の構成を説明する。可変遅延素子４２は、入力端子がＮＯＴ回路５１の入力端子に相当し、出力端子がＮＯＴ回路５５の出力端子に相当する。複数のＮＯＴ回路５１，５２，５３，５４等が直列に接続される。
ｐチャネルＭＯＳトランジスタ５６は、ゲートが出力線／ＯＵＴ１に接続され、ソースがＮＯＴ回路５１及び５２の相互接続点に接続され、ドレインがＮＯＴ回路５５の入力端子に接続される。ｎチャネルＭＯＳトランジスタ５７は、ゲートが出力線ＯＵＴ１に接続され、ドレインがＮＯＴ回路５１及び５２の相互接続点に接続され、ソースがＮＯＴ回路５５の入力端子に接続される。
同様に、ｐチャネルＭＯＳトランジスタ５８は、ゲートが出力線／ＯＵＴ２に接続され、ソースがＮＯＴ回路５３及び５４の相互接続点に接続され、ドレインがＮＯＴ回路５５の入力端子に接続される。ｎチャネルＭＯＳトランジスタ５９は、ゲートが出力線ＯＵＴ２に接続され、ドレインがＮＯＴ回路５３及び５４の相互接続点に接続され、ソースがＮＯＴ回路５５の入力端子に接続される。同様に、上記のＣＭＯＳトランジスタの組が複数設けられる。
例えば、出力信号線ＯＵＴ１がローレベルで出力信号線ＯＵＴ２がハイレベルのとき、遅延時間を短くするには、出力信号線ＯＵＴ１をハイレベルにして、出力信号線ＯＵＴ２をローレベルにすればよい。出力信号線／ＯＵＴ１及び／ＯＵＴ２は、それぞれ出力信号線ＯＵＴ１及びＯＵＴ２の論理反転信号である。この場合、トランジスタ５６及び５７がオンし、トランジスタ５８及び５９がオフする。その結果、可変遅延素子４２に入力された信号は、ＮＯＴ回路５１、トランジスタ５６，５７及びＮＯＴ回路５５を通過して出力される。すなわち、遅延時間は、ＮＯＴ回路２個分短くなる。
例えば、出力信号線ＯＵＴ１がハイレベルで出力信号線ＯＵＴ２がローレベルのとき、遅延時間を長くするには、出力信号線ＯＵＴ１をローレベルにして、出力信号線ＯＵＴ２をハイレベルにすればよい。この場合、トランジスタ５６及び５７がオフし、トランジスタ５８及び５９がオンする。その結果、可変遅延素子４２に入力された信号は、ＮＯＴ回路５１，５２，５３、トランジスタ５８，５９及びＮＯＴ回路５５を通過して出力される。すなわち、遅延時間は、ＮＯＴ回路２個分長くなる。以上のように、出力信号線ＯＵＴ１，／ＯＵＴ１，ＯＵＴ２，／ＯＵＴ２等に応じて、遅延時間が決まる。
デコーダ６０は、入力信号線ＩＮ１，ＩＮ２等からの信号入力に応じて、出力信号線ＯＵＴ１，／ＯＵＴ１，ＯＵＴ２，／ＯＵＴ２等上の信号レベルを決定する。
次に、ヒューズ回路４５の構成を説明する。ヒューズ６１は、電源端子とＮＯＴ回路６３の入力端子とに接続される。ヒューズ６２は、ＮＯＴ回路６３の入力端子とｎチャネルＭＯＳトランジスタ６６のドレインとに接続される。ｎチャネルＭＯＳトランジスタ６６はゲートが電源端子に接続され、ソースがグランド端子に接続され、ドレインがヒューズ６２に接続される。ヒューズ６１及び６２の相互接続点は、３個のＮＯＴ回路６３，６４及び６５を介して入力信号線ＩＮ１，ＩＮ２等に接続される。これらの素子の組は、可変遅延素子４２の遅延時間に応じて複数設けられる。ヒューズ回路４５のヒューズ６１，６２は、例えば半導体ウエハ試験時に、どちらかを溶断することによって遅延時間をプログラムすることができる。
以上のように、第２の実施形態によれば、可変遅延素子の遅延時間を調整することにより、半導体記憶装置の製造ばらつきがあっても、データ増幅特性及びリフレッシュ特性を均一化することができる。
（第３の実施形態）
本発明の第３の実施形態による半導体記憶装置は、第１の実施形態に比べて、図４に示したセンスアンプ制御回路のみが異なり、その他の点は同じである。
図８は、第３の実施形態によるセンスアンプ制御回路の回路図である。このセンスアンプ制御回路は、ダミーセンスアンプ１７ａ及びダミーメモリセル等を設け、ダミービット線ＢＬｓａの信号レベルを検出し、その検出結果に応じて、信号線ＬＥｘ，ＬＥｚ，ＬＥＰｘ上の信号を生成する。これにより、ダイナミックに信号のタイミングを制御することができるので、温度等の動作環境が変わった場合でも、均一なデータ増幅特性及びリフレッシュ特性を提供することができる。
ダミーセンスアンプ１７ａは、図２に示したセンスアンプ１７と同じ構成であり、ダミービット線ＢＬａ，ＢＬｓａ，／ＢＬａ，／ＢＬｓａに接続される。プリチャージ回路１８及びトランジスタ１９ａ，１９ｂは、図２と同様に、ダミービット線ＢＬａ，ＢＬｓａ，／ＢＬａ，／ＢＬｓａに接続される。ただし、トランジスタ１９ａ，１９ｂのゲートには、常にハイレベルが供給される。ダミーメモリセルは、図２と同様に、トランスファゲート２０及び容量素子２１を有する。トランスファゲート２０のゲートは、ダミーワード線ＷＬａに接続される。
ここで、新たに、ｎチャネルＭＯＳトランジスタ８１が設けられる。トランジスタ８１は、ゲートがプリチャージ信号線ＰＲＥに接続され、ソースがセルノードＣＮに接続され、ドレインが電位Ｖｉｉに接続される。プリチャージ信号線ＰＲＥをハイレベルにすると、トランジスタ８１はオンし、容量素子２１を電位Ｖｉｉに充電可能となり、容量素子２１が記憶する論理値を固定化できる。
ＬＥｚ発生回路８２の出力端子は、第２のセンスアンプ活性化信号線ＬＥｚに接続される。比較器８３は、＋端子がダミービット線ＢＬｓａに接続され、−端子が第１の参照電位ＲＥＦ１に接続される。比較器８４は、＋端子がダミービット線ＢＬｓａに接続され、−端子が第２の参照電位ＲＥＦ２に接続される。
ＬＥＰｘ発生部８５は、入力端子が信号線ＬＥｚ及び比較器８３の出力ノードＮ１に接続され、出力端子が信号線ＬＥＰｘに接続される。ＬＥｘ発生部８６は、入力端子が信号線ＬＥｚ，ＬＥＰｘ及び比較器８４の出力ノードＮ２に接続され、出力端子が信号線ＬＥｘに接続される。
図９は、図８に示したセンスアンプ制御回路の動作を説明するためのタイミングチャートである。タイミングｔ１ａ以前は、図３に示したタイミングチャートにおけるｔ１以前と同様である。第１の参照電位ＲＥＦ１は、第２の参照電位ＲＥＦ２よりも高い。
まず、タイミングｔ１ａ〜ｔ２ａについて説明する。ダミービット線ＢＬｓａの電位は第１の参照電位ＲＥＦ１より低いので、比較器８３の出力ノードＮ１はローレベルになる。また、ダミービット線ＢＬｓａの電位は第２の参照電位ＲＥＦ２より低いので、比較器８４の出力ノードＮ２はローレベルになる。
次に、タイミングｔ２ａ〜ｔ３ａについて説明する。ダミービット線ＢＬｓａの電位は第１の参照電位ＲＥＦ１より低いので、比較器８３の出力ノードＮ１はローレベルになる。また、ダミービット線ＢＬｓａの電位は第２の参照電位ＲＥＦ２より高くなるので、比較器８４の出力ノードＮ２はハイレベルになる。
次に、タイミングｔ３ａ〜ｔ４ａについて説明する。ダミービット線ＢＬｓａの電位は第１の参照電位ＲＥＦ１及び第２の参照電位ＲＥＦ２よりも高いので、比較器８３の出力ノードＮ１及び比較器８４の出力ノードＮ２はハイレベルになる。
次に、タイミングｔ４ａ〜ｔ５ａについて説明する。ダミービット線ＢＬｓａの電位は、第１の参照電位ＲＥＦ１より低くて第２の参照電位ＲＥＦ２よりも高いので、比較器８３の出力ノードＮ１がローレベルになり、比較器８４の出力ノードＮ２がハイレベルになる。
次に、タイミングｔ５ａ以降について説明する。ダミービット線ＢＬｓａの電位は、第１の参照電位ＲＥＦ１及び第２の参照電位ＲＥＦ２よりも低いので、比較器８３の出力ノードＮ１及び比較器８４の出力ノードＮ２がローレベルになる。
タイミングｔ６ａでは、プリチャージ信号線ＰＲＥがローレベルからハイレベルになり、信号線ＬＥｚがハイレベルからローレベルになる。プリチャージ信号線ＰＲＥがハイレベルになると、ダミービット線ＢＬａ，ＢＬｓａ，／ＢＬａ，／ＢＬｓａが短絡されて所定の電位Ｖｐｒにプリチャージされる。
ＬＥｚ発生回路８２は、図９に示す信号線ＬＥｚの信号を生成する。ＬＥＰｘ発生部８５は、信号線ＬＥｚ及び出力ノードＮ１の信号に応じて、信号線ＬＥＰｘの信号を生成する。ＬＥｘ発生部８６は、信号線ＬＥｚ及び出力ノードＮ２の信号に応じて、信号線ＬＥｘの信号を生成する。タイミングｔ１ａ〜ｔ６ａのセルノードＣＮの電位は、ダミービット線ＢＬｓａの電位に追従して変化する。
ここで、製造ばらつき、温度や、電源に対するマージンの確保又は、回路や配線遅延の影響等のため、タイミングを変更する場合には、参照電位ＲＥＦ１，ＲＥＦ２のレベルを変更、又はビット線ＢＬａ，ＢＬｓａ，／ＢＬａ，／ＢＬｓａにＣＭＯＳ容量等でダミーの負荷をつけるとよい。
以上のように、第３の実施形態によれば、図２に示したメモリセル及びセンスアンプ１７とは別に、ダミーメモリセル及びダミーセンスアンプ１７ａ等を設けることにより、データ増幅特性（リフレッシュ特性）をリアルタイムに検出しながら、信号線ＬＥｚ、ＬＥＰｘ及びＬＥｘの信号タイミングをダイナミックに制御することができる。これにより、製造ばらつきがあったり、温度や電源等の動作環境が変化しても、高精度で均一なデータ増幅特性及びリフレッシュ特性を提供することができる。
（第４の実施形態）
本発明の第４の実施形態による半導体記憶装置は、第３の実施形態に比べて、図８に示したセンスアンプ制御回路のみが異なり、その他の点は同じである。図１０に、第４の実施形態によるセンスアンプ制御回路の回路図を示す。このセンスアンプ制御回路では、図８に示した比較器８４の代わりに遅延素子９１（図１０）を設けたものである。遅延素子９１は、入力端子が比較器８３の出力ノードＮ１に接続され、出力端子が出力ノードＮ２ｂを介してＬＥｘ発生部８６の入力端子に接続される。
図１１は、図１０に示したセンスアンプ制御回路の動作を説明するためのタイミングチャートである。
タイミングｔ１ｂ〜ｔ２ｂでは、ダミービット線ＢＬｓｂの電位が第１の参照電位ＲＥＦ１よりも低いので、比較器８３の出力ノードＮ１はローレベルになる。
タイミングｔ２ｂ〜ｔ３ｂでは、ダミービット線ＢＬｓｂの電位が第１の参照電位ＲＥＦ１よりも高いので、比較器８３の出力ノードＮ１はハイレベルになる。
タイミングｔ３ｂ以降では、ダミービット線ＢＬｓｂの電位が第１の参照電位ＲＥＦ１よりも低いので、比較器８３の出力ノードＮ１はローレベルになる。
遅延素子９１の出力ノードＮ２ｂの信号は、ノードＮ１の信号よりも遅延時間Ｔ４だけ遅延した信号となる。
第３の実施形態と同様に、ＬＥｚ発生回路８２は、図１１に示す信号線ＬＥｚの信号を生成する。ＬＥＰｘ発生部８５は、信号線ＬＥｚ及びノードＮ１の信号に応じて、信号線ＬＥＰｘの信号を生成する。ＬＥｘ発生部８６は、信号線ＬＥｚ及びノードＮ２ｂの信号に応じて、信号線ＬＥｘの信号を生成する。
ここで、製造ばらつき、温度や、電源に対するマージンの確保又は、回路や配線遅延の影響等のため、タイミングを変更する場合には、参照電位ＲＥＦ１のレベルを変更、又はビット線ＢＬｂ，ＢＬｓｂ，／ＢＬｂ，／ＢＬｓｂにＣＭＯＳ容量等でダミーの負荷をつけるとよい。
また、ノードＮ２ｂがハイレベルになるタイミングｔ４ｂでは、ダミービット線ＢＬｓｂ，／ＢＬｓｂの電位変化が緩やかになっているので、ノードＮ２の信号タイミングはノードＮ１の信号タイミングに比べて高精度である必要はない。したがって、遅延素子９１は、可変遅延素子であることが好ましいが、固定遅延素子でも問題はない。
以上のように、第１〜第４の実施形態によれば、図３に示したタイミングｔ１〜ｔ２で、ノードＰＳＡに第１の電源Ｖｄｄを接続し、ビット線ＢＬｓの電位を第２の電源Ｖｉｉよりも高くすることにより、データ増幅時間Ｔ３を短縮することができる。次に、タイミングｔ２〜ｔ３で、ノードＰＳＡを開放状態にすることにより、無駄な電力を消費せずにビット線ＢＬｓの電位を下げることができる。次に、タイミングｔ３以降で、ノードＰＳＡに第２の電源Ｖｉｉを接続することにより、ビット線ＢＬ，ＢＬｓの電位を電源Ｖｉｉの電位に安定させることができる。
第２の実施形態によれば、センスアンプ制御回路に可変遅延素子を用いることにより、センスアンプに入力される信号線ＬＥｘ，ＬＥｚ，ＬＥＰｘのタイミングを調整でき、製造ばらつきによるデータ増幅特性及びリフレッシュ特性のばらつきを防止できる。
第３及び第４の実施形態によれば、ダミーセンスアンプ及びダミーメモリセル等を設け、そのデータ増幅動作をリアルタイムで検出し、ダイナミックに信号線ＬＥｘ，ＬＥｚ，ＬＥＰｘのタイミングを調整できるので、製造ばらつきの他、温度や電源等の動作環境の変化によるデータ増幅特性及びリフレッシュ特性のばらつきを防止できる。
以上、半導体記憶装置のリフレッシュ動作について説明した。センスアンプのデータ増幅時間を短縮することにより、リフレッシュ動作を高速化することができる。
データ増幅時間を短縮することにより、データ読み出し速度も速くなる。図２を参照しながら、半導体記憶装置の読み出し動作を説明する。ワードラインＷＬをハイレベルにし、トランジスタ２０をオンにする。このとき、アイソレーション信号ＩＳＯはハイレベルであり、トランジスタ１９ａ，１９ｂはオンしている。容量素子２１内の電荷は、ビット線ＢＬ，ＢＬｓに取り出され、センスアンプ１７により増幅される。その後、コラム選択信号線ＣＬｚをハイレベルにし、トランジスタ１１ａ，１１ｂをオンにする。ビット線ＢＬｓの電位はトランジスタ１１ａを介してデータバスＤＢに読み出され、ビット線／ＢＬｓの電位はトランジスタ１１ｂを介してデータバス／ＤＢに読み出される。センスアンプ１７のデータ増幅速度が高速になるので、半導体記憶装置のデータ読み出し速度も高速になる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
産業上の利用可能性
以上のように、本発明によれば、第１のステップで第１の高電源をセンスアンプに供給することにより、センスアンプの出力に接続されるビット線の電位を第２の低電源の電位よりも高くすることができ、メモリセルのデータを高速に増幅することができる。次に、第２のステップでセンスアンプに第１の電源も第２の電源も供給しないことにより、第２の低電源の電位よりも高くなったセルやビット線端への充電により下げることができ、第２の低電源により引き抜かないので、無駄に電力を消費せず、消費電力を下げることができる。次に、第３のステップでセンスアンプに第２の低電源を供給することにより、メモリセルを所定の維持用電位に安定させることができる。センスアンプが高速にデータ増幅を行うことができるので、半導体記憶装置のリフレッシュ動作及びデータ読み出し速度を高速化することができる。また、製造ばらつきや動作環境の変化に応じたリフレッシュ動作やデータ読み出し動作等のばらつきを防止できる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態による半導体記憶装置の構成を示すブロック図である。
図２は、第１の実施形態によるセンスアンプ及びプリチャージ回路が接続されたメモリセルの回路図である。
図３は、第１の実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。
図４は、第１の実施形態によるセンスアンプ制御回路の回路図である。
図５は、図４に示すセンスアンプ制御回路の動作を説明するためのタイミングチャートである。
図６は、本発明の第２の実施形態によるセンスアンプ制御回路の回路図である。
図７は、図６に示す可変遅延素子およびヒューズ回路の回路図である。
図８は、本発明の第３の実施形態によるセンスアンプ制御回路の回路図である。
図９は、図８に示すセンスアンプ制御回路の動作を説明するためのタイミングチャートである。
図１０は、本発明の第４の実施形態によるセンスアンプ制御回路の回路図である。
図１１は、図１０に示すセンスアンプ制御回路の動作を説明するためのタイミングチャートである。
図１２は、従来技術による半導体記憶装置の制御方法を説明するためのタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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