(57)【特許請求の範囲】
【請求項１】
増幅されたデータを出力する複数個のデータバスセンスアンプと、
複数個のデータラインそれぞれと接地電源との間につながり、前記複数個のデータバスセンスアンプにより動作する複数個の駆動手段と、
前記複数個の駆動手段が駆動されるに伴い前記複数個のデータバスセンスアンプから印加されたデータを伝送する複数個のデータライン対と、
前記複数個のデータライン対を介し、前記複数個の駆動手段につながる複数個のデータ受信手段と、
前記複数個のデータライン対のうちいずれか一対のみのデータライン上にある一対のデータを受信し、前記複数個のデータライン対の全てに対しポストチャージ動作を行うポストチャージロジック手段とを備え、
前記ポストチャージロジック手段は
前記複数個のデータライン対のうちいずれか一対のデータラインの電圧レベルを検出する検出手段と、
前記検出手段からの出力に応じ、前記複数個のデータライン対の電圧レベルを初期化する初期化手段とを備え、
前記複数個のデータバスセンスアンプそれぞれは一対の駆動手段とつながることを特徴とするポストチャージロジックを備えるデータ伝達装置。
【請求項２】
前記検出手段は、前記一対のデータラインの電圧レベルを受信するＮＡＮＤ手段と、
前記ＮＡＮＤ手段からの出力信号を遅延させる遅延手段と、
前記遅延手段の出力信号を反転させ、前記初期化手段へ伝達するインバータ手段とを備えることを特徴とする請求項１記載のポストチャージロジックを備えるデータ伝達装置。
【請求項３】
前記初期化手段は複数個のＰＭＯＳトランジスタを含み、前記複数個のＰＭＯＳトランジスタそれぞれは電源電圧と複数個のデータラインの間にそれぞれ接続されることを特徴とする請求項１又は２記載のポストチャージロジックを備えるデータ伝達装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポストチャージロジックを備えたデータ伝達装置に関し、より詳しくはデータ伝達以後にデータラインを初期化させるポストチャージ（post−charge）ロジック回路を備えたデータ伝達装置に関する。
【背景技術】
【０００２】
一般に、ポストチャージ動作はデータ送信手段でデータラインを介しデータ受信手段でデータを送信した後、そのデータラインに伝達される信号を利用して該当データラインを初期化させる動作を意味する。
【０００３】
図１は、従来のポストチャージロジック回路が採用されたパルス型データ伝達装置の構成図であり、多数のデータバスセンスアンプ（１０、４０）はそれぞれデータライン対（ＤＬ１、ＤＬ２；ＤＬ３、ＤＬ４）を介してそれぞれの受信部（２０、５０）につながる。
【０００４】
データバスセンスアンプ（１０または４０）は、データライン対（ＤＬ１、ＤＬ２またはＤＬ３、ＤＬ４）を利用してハイ、またはローデータを受信部（２０または５０）に伝達する。このような動作はデータライン対（ＤＬ１、ＤＬ２またはＤＬ３、ＤＬ４）と接地端の間に設けられたデータ駆動素子（Ｎ１、Ｎ２またはＮ３、Ｎ４；それぞれＮＭＯＳトランジスタである）を制御することにより行われる。
【０００５】
例えば、ハイデータを伝達する場合にはデータライン（ＤＬ１、ＤＬ２）が遅延器（３０ｂ、６０ｂ）による遅延時間の間にのみローに変化し、ローデータを伝達する場合にはデータライン（ＤＬ２、ＤＬ４）が遅延器（３２ｂ、６２ｂ）による遅延時間の間にのみローに変化する。
【０００６】
即ち、初期に特定電位状態（ここではハイ状態（Ｈ）状態）に維持している状態で、前記データ駆動素子（Ｎ１、Ｎ２）中からデータ駆動素子（Ｎ１）をターンオンさせ該当データライン（ＤＬ１）だけを一定時間の間ロー（Ｌ）にし、受信部（２０）内のＰＭＯＳトランジスタ（Ｐ３）を一定時間の間ターンオンさせることになり、ローデータを伝達する場合には前記データ駆動素子（Ｎ１、Ｎ２）中からデータ駆動素子（Ｎ２）をターンオンさせて該当データライン（ＤＬ２）だけを一定時間の間ロー（Ｌ）にし、受信部（２０）内のＰＭＯＳトランジスタ（Ｐ４）を一定時間の間ターンオンさせることになる。
【０００７】
そして、前記データライン対（ＤＬ１、ＤＬ２）にはデータが伝送された以後、該当データラインを初期化させるポストチャージロジック回路部（３０、３２）が設けられ、前記データライン対（ＤＬ３、ＤＬ４）にもまた前述したポストチャージロジック回路部（３０、３２）と同一の機能を行うだけでなく、そのポストチャージロジック回路部（３０、３２）と同一の構成要素でなるポストチャージロジック回路部（６０、６２）が設けられる。
【０００８】
前記ポストチャージロジック回路部（３０）は、該当データライン（ＤＬ１）に伝達されるデータの入力を受けて反転させる遅延器（３０ａ）と、このインバータ（３０ａ）から出力される信号を一定時間遅延させる遅延器（３０ｂ）と、この遅延器（３０ｂ）から出力される信号を反転させるインバータ（３０ｃ）、及びこのインバータ（３０ｃ）から出力される信号によりオン／オフスイッチング動作し、該当データライン（ＤＬ１）を所定の電位に初期化させるスイッチング素子（Ｐ１；ＰＭＯＳトランジスタ）で構成され、残留ポストチャージロジック回路部（３２、６０、６２）もまたこれと同一の構成要素を備える。
【０００９】
以下で従来のポストチャージロジック回路が採用されたパルス型データ伝達装置の動作について説明する。その中でデータバスセンスアンプ（１０）と受信部（２０）の間の動作を例として説明する。
【００１０】
データライン対（ＤＬ１、ＤＬ２）は、特定の電位状態（ハイ状態）を維持していながらデータバスセンスアンプ（１０）によりデータ駆動素子（Ｎ１、Ｎ２）中何れか一つのデータ駆動素子（例えば、Ｎ１）がターンオンされるに従い、該当データライン（ＤＬ１）がハイからローに変化し始めることになるが、ローに完全に変化する前まではポストチャージロジック回路部（３０）内のＰＭＯＳトランジスタ（Ｐ１）がターンオン状態を維持するため該当データライン（ＤＬ１）はハイ状態を維持し、以後、前記データライン（ＤＬ１）が完全にローに変化することになれば、前記ＰＭＯＳトランジスタ（Ｐ１）がターンオフになり該当データライン（ＤＬ１）はロー状態を一定時間の間維持することになる。
【００１１】
それに従い、前記データライン（ＤＬ１）にゲートがつながる受信部（２０）内のＰＭＯＳトランジスタ（Ｐ３）がターンオンとなるため、前記受信部（２０）では現在ハイデータが入力されたことが分かるようになる。（このとき、データ駆動素子（Ｎ２）はターンオフ状態であるため該当データライン（ＤＬ２）がハイを維持し、受信部（２０）内のＰＭＯＳトランジスタ（Ｐ４）はターンオフ状態を維持している）。
【００１２】
このような状態でデータが完全に伝達されると、該当データライン（ＤＬ１）は再び初期化される。
【００１３】
これとは逆に、前記データバスセンスアンプ（１０）によりデータ駆動素子（Ｎ１、Ｎ２）中、他のデータ駆動素子（例えば、Ｎ２）がターンオンになると該当データライン（ＤＬ２）がハイからローに変化し始めることになるが、ローに完全に変化する前まではポストチャージロジック回路部（３０）内のＰＭＯＳトランジスタ（Ｐ２）がターンオン状態を維持するため該当データライン（ＤＬ２）はハイ状態を維持し、以後、前記データライン（ＤＬ２）が完全にローに変化することになれば、前記ＰＭＯＳトランジスタ（Ｐ２）がターンオフとなり該当データライン（ＤＬ２）はロー状態を一定時間の間維持することになる。
【００１４】
それに従い、前記データライン（ＤＬ２）にゲートがつながる受信部（２０）内のＰＭＯＳトランジスタ（Ｐ４）がターンオンになるため、前記受信部（２０）では現在ローデータが入力されたことが分かるようになる。（このとき、データ駆動素子（Ｎ１）はターンオフ状態であるため該当データライン（ＤＬ１）がハイを維持し、受信部（２０）内のＰＭＯＳトランジスタ（Ｐ３）はターンオフ状態を維持している）このような状態でデータが完全に伝達されると該当データライン（ＤＬ２）は再び初期化される。
【００１５】
このような動作は、データバスセンスアンプ（４０）と受信部（５０）の間にもそのまま適用される。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところが、従来のポストチャージロジック回路が採用されたパルス型データ伝達装置では多様なデータラインでポストチャージ動作ができるようにするため各データラインごとにポストチャージロジック回路を構成させたが、この場合、半導体メモリ素子の面積を多く占めることになる問題点が発生する。
【００１７】
従って、本発明は前述した従来の問題点を解決するためになされたもので、一つのデータライン対の信号を利用して他のデータライン対に対するポストチャージ動作もともに行うようにしたポストチャージロジックを備えたデータ伝達装置を提供することにその目的がある。
【課題を解決するための手段】
【００１８】
前記した目的を達成するため本発明の好ましい実施例に係るポストチャージロジックを備えたデータ伝達装置は；複数個のデータ伝送手段と、複数個のデータライン対と、前記データラインそれぞれと接地電源の間につながる複数個の駆動手段と、前記複数個のデータライン対を介して複数個の駆動手段とつながる複数個のデータ受信手段と、及び前記複数個のデータライン対中一対のデータライン上にある一対のデータを受信し、前記複数個のデータライン対に対してポストチャージ動作を行うポストチャージロジック手段を備える。
【発明の効果】
【００１９】
以上で説明したような本発明によれば、データを伝達するデータラインで一つのデータラインの信号を利用して他のデータライン等のポストチャージ動作をともに行うことにより、半導体メモリ素子の面積の占有を大幅に低減することができるようになる。本発明は前述した実施例にのみ限られるものではなく、本発明の要旨を外れない範囲内で修正及び変形して行うことができる。
【図面の簡単な説明】
【００２０】
【図１】従来のポストチャージロジック回路が採用されたパルス型データ伝達装置の構成図である。
【図２】本発明の実施例に係るポストチャージロジックを備えたデータ伝達装置を説明する図面である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施例に対し添付の図面を参照してより詳しく説明する。
【００２２】
図２は、本発明の実施例に係るポストチャージロジックを備えたデータ伝達装置を説明する図面であり、本発明の実施例はそれぞれのデータ送信手段（１０、４０；データバスセンスアンプ）により同時に動作するＮＭＯＳトランジスタでなる複数対のデータ駆動素子（Ｎ１、Ｎ２；Ｎ３、Ｎ４）と、前記複数対のデータ駆動素子（Ｎ１、Ｎ２；Ｎ３、Ｎ４）それぞれと、これに相応するように位置した受信手段（２０、５０）内の各ＰＭＯＳトランジスタ（Ｐ３、Ｐ４；Ｐ７、Ｐ８）のゲートを相互連結させ、前記複数対のデータ駆動素子（Ｎ１、Ｎ２；Ｎ３、Ｎ４）が駆動されるに従い前記データ送信手段（１０、４０）からのデータを該当する受信手段（２０、５０）に伝送する複数のデータライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）と、前記複数のデータライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）中から何れか一つのデータライン対の信号を入力にして該当データライン対、及び隣接するデータライン対を同時に初期化させるポストチャージロジック手段（７０）を備える。
【００２３】
前記ポストチャージロジック手段（７０）は、二つの入力端が前記複数のデータライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）中から何れか一つのデータライン対（例えば、ＤＬ_１１、ＤＬ_１２）に接続され、そのデータライン対（ＤＬ_１１、ＤＬ_１２）の信号の入力を受けてナンド（ＮＡＮＤ）処理する論理演算素子としてのナンドゲート（７０ａ）と、前記ナンドゲート（７０ａ）から出力される信号の入力を受けて一定時間遅延させる遅延器（７０ｂ）と、前記遅延器（７０ｂ）からの信号の入力を受けて反転させるインバータ（７０ｃ）、及び電源電圧端とそれぞれのデータライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）の間につながり、ゲートが前記インバータ（７０ｃ）の出力端に接続されて前記インバータ（７０ｃ）からの信号により該当データライン対（ＤＬ_１１、ＤＬ_１２）、及び隣接するデータライン対（ＤＬ_１３、ＤＬ_１４）を所定の電位に作るＭＯＳ素子としてのＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ６）で構成される。
【００２４】
次いで、前記のように構成された本発明の実施例に係るポストチャージロジックを備えたデータ伝達装置の動作について説明すれば次の通りである。
【００２５】
先ず、各受信部（２０、５０）にハイデータを伝達する動作について説明する。
【００２６】
データライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）が特定の電位状態（ハイ状態）を維持している状態で、データ伝送手段としてのデータバスセンスアンプ（１０、４０）によりデータ駆動素子（Ｎ１、Ｎ３）がターンオンとなり、データ駆動素子（Ｎ２、Ｎ４）がターンオフとなるに従いデータライン（ＤＬ_１２、ＤＬ_１４）はそのままハイ状態を維持しており、残留データライン（ＤＬ_１１、ＤＬ_１３）はハイからローに変化し始める。
【００２７】
そのデータライン（ＤＬ_１１、ＤＬ_１３）がローに完全に変化する前までは、ポストチャージロジック手段（７０）内のナンドゲート（７０ａ）からローレベルの信号を出力し、次いで遅延器（７０ｂ）及びインバータ（７０ｃ）を経た信号（即ち、ローレベルの信号となる）により、ＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ６）がターンオンになるため全てのデータライン（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）がハイ状態を維持することになる。
【００２８】
以後、前記データライン（ＤＬ_１１、ＤＬ_１３）が完全にローに変化することになると、前記受信部（２０）内のＰＭＯＳトランジスタ（Ｐ３）と前記受信部（５０）内のＰＭＯＳトランジスタ（Ｐ７）がターンオンとなるため、前記受信部（２０、５０）は現在ハイデータが伝達されたことを分かるようになる。
【００２９】
このとき、前記ポストチャージロジック手段（７０）内のナンドゲート（７０ａ）の出力信号はハイレベルになり、遅延器（７０ｂ）及びインバータ（７０ｃ）を経た信号（即ち、ハイレベルの信号になる）によりＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ６）がターンオフとなるため、前記受信部（２０、５０）にハイデータが伝達されている間は前記データライン（ＤＬ_１１、ＤＬ_１３）がロー状態を維持することになる。
【００３０】
このような状態でデータが完全に伝達されると、前記データライン（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）は再び初期化される。
【００３１】
これとは逆に、各受信部（２０、５０）にローデータを伝達する動作について説明する。データライン対（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）が特定の電位状態（ハイ状態）を維持している状態で、データ伝送手段としてのデータバスセンスアンプ（１０、４０）によりデータ駆動素子（Ｎ２、Ｎ４）がターンオンされ、データ駆動素子（Ｎ１、Ｎ３）がターンオフとなるに従いデータライン（ＤＬ_１１、ＤＬ_１３）はそのままハイ状態を維持しており、残留データライン（ＤＬ_１２、ＤＬ_１４）はハイからローに変化し始める。
【００３２】
そのデータライン（ＤＬ_１２、ＤＬ_１４）がローに完全に変化する前までは、ポストチャージロジック手段（７０）内のナンドゲート（７０ａ）からローレベルの信号を出力し、次いで遅延器（７０ｂ）及びインバータ（７０ｃ）を経た信号（即ち、ローレベルの信号となる）によりＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ６）がターンオンとなるため、全てのデータライン（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）がハイ状態を維持することになる。
【００３３】
以後、前記データライン（ＤＬ_１２、ＤＬ_１４）が完全にローに変化することになれば、前記受信部（２０）内のＰＭＯＳトランジスタ（Ｐ４）と前記受信部（５０）内のＰＭＯＳトランジスタ（Ｐ８）がターンオンとなるため、前記受信部（２０、５０）は現在ハイデータが伝達されたことを分かるようになる。
【００３４】
このとき、前記ポストチャージロジック手段（７０）内のナンドゲート（７０ａ）の出力信号はハイレベルになり、遅延器（７０ｂ）及びインバータ（７０ｃ）を経た信号（即ち、ハイレベルの信号となる）によりＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ５、Ｐ６）がターンオフとなるため、前記受信部（２０、５０）にローデータが伝達されている間には、前記データライン（ＤＬ_１２、ＤＬ_１４）がロー状態を維持することになる。
【００３５】
このような状態でデータが完全に伝達されると、前記データライン（ＤＬ_１１、ＤＬ_１２；ＤＬ_１３、ＤＬ_１４）は再び初期化される。
【符号の説明】
【００３６】
１０、４０  データバスセンスアンプ
２０、５０  受信部
３０、３２、６０、６２  ポストチャージロジック回路部
７０  ポストチャージロジック手段
Ｎ１、Ｎ２、Ｎ３、Ｎ４  データ駆動素子 
【図１】
0004687819.tif 000002
【図２】
0004687819.tif 000003