(57)【特許請求の範囲】
【請求項１】
電源供給線と、
該電源供給線に接続されたスイッチ回路と、
該電源供給線に該スイッチ回路を介して接続された第１回路ブロックと、
該電源供給線の電位の所定期間での変化量を検出し、該変化量が負の所定値未満であれば該スイッチ回路をオフにし、該変化量が正の所定値を越えれば該スイッチ回路をオンにする動作モード検出回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
該電源供給線に接続された第２回路ブロックをさらに有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該第１信号の活性に応答して第１状態となり、該第２信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該比較信号がＭ周期（Ｍ≧２）の間連続して該第１信号が活性である場合には第３信号を活性にするＭ周期一致回路と、
該比較信号がＫ周期（Ｋ≧２）の間連続して該第２信号が活性である場合には第４信号を活性にするＫ周期一致回路と、
該第３信号の活性に応答して第１状態となり、該第４信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該比較信号のＭ周期（Ｍ≧２）中、該第１信号が（Ｍ−ｍ）周期（ｍ＜Ｍ）以上活性である場合には第３信号を活性にする（Ｍ−ｍ）周期一致回路と、
該比較信号のＫ周期（Ｋ≧２）中、該第２信号が（Ｋ−ｋ）周期（ｋ＜Ｋ）以上活性である場合には第４信号を活性にする（Ｋ−ｋ）周期一致回路と、
該第３信号の活性に応答して第１状態となり、該第４信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
第１クロック信号をＮ分周して該比較信号を生成する分周器と、
該比較信号を遅延させて該サンプリング信号を生成する遅延回路と、
をさらに有することを特徴とする請求項３乃至５のいずれか１つに記載の半導体集積回路装置。
【請求項７】
該フリップフロップの出力が該第１状態を示している間、該第１回路ブロックから該第２回路ブロックへ供給される信号を所定レベルに固定するマスク回路をさらに有することを特徴とする請求項３乃至６のいずれか１つに記載の半導体集積回路装置。
【請求項８】
該動作モード検出回路は、
第１のタイミングにおいて、該電源供給線の電位をその一方の電極に維持するキャパシタと、
該負の所定値だけ該電源供給線の電位を引き下げた第１電位を生成するレベルシフト回路と、
該第１のタイミングより遅い第２のタイミングにおいて、該維持された電位と該第１電位とを比較するコンパレータと、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、待機モード時の消費電力を低減する半導体集積回路装置に関する。
【背景技術】
【０００２】
図２５（Ａ）〜（Ｃ）は、待機モード時に消費電力を低減する従来の半導体集積回路装置を示す。
【０００３】
図２５（Ａ）の半導体集積回路装置１０Ｘ（非特許文献１参照）では、電位ＶＤＤの電源供給線と回路ブロック１１との間にＰＭＯＳトランジスタ１２が接続され、外部からＰＭＯＳトランジスタ１２のゲートにスタンバイ信号ＳＴＢＹが供給される。回路ブロック１１がＣＭＯＳ回路である場合、待機時にクロック信号ＣＬＫがオフになると理想的には電流が流れないが、動作の高速化のためにトランジスタのしきい値電圧が低く設定されるので、回路ブロック１１にリーク電流が流れる。このリーク電流を阻止するために、待機時にはスタンバイ信号ＳＴＢＹが活性化されてＰＭＯＳトランジスタ１２がオフにされる。
【０００４】
メモリのように待機時でも記憶内容を保持する必要がある回路を回路ブロック１１が含む場合には、図２５（Ｂ）に示す如く、待機時において電源電位ＶＤＤが通常動作時よりも低くされる。この場合、クロック信号ＣＬＫがオフにされ又はその周波数が低下される。
【０００５】
外部端子数を減らすためにスタンバイ信号ＳＴＢＹを供給しない場合には、図２５（Ｃ）に示す如く、半導体集積回路装置１０Ｚの外部の電源供給線にスイッチ素子１３が接続され、待機時にスイッチ素子１３がオフにされる。
【非特許文献１】IEEE ISSCC 96 PAPER FA 10.4 Figure. 2
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に回路ブロック１１は待機時に電源をオフにすることができる回路を含んでいるので、図２５（Ｂ）の場合、無駄な電力が消費される。また、図２５（Ｃ）の場合、待機時に状態を保持する回路を回路ブロック１１に組み込むことができない。
【０００７】
本発明の目的は、このような問題点に鑑み、待機状態であるかどうかを示すモード信号を外部から供給することなく、かつ、待機状態での電源電位の値によらず同一構成の動作モード検出回路を用いて、消費電力を低減することが可能な半導体集積回路装置を提供することにある。
【０００８】
本発明の他の目的は、待機状態であるかどうかを示すモード信号を外部から供給することなく、待機時に状態を保持し又は動作させる必要がある回路に対してのみ電源を供給することにより、消費電力をより低減することが可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様では、電源供給線と、
該電源供給線に接続されたスイッチ回路と、
該電源供給線に該スイッチ回路を介して接続された第１回路ブロックと、
該電源供給線の電位の所定期間での変化量を検出し、該変化量が負の所定値未満であれば該スイッチ回路をオフにし、該変化量が正の所定値を越えれば該スイッチ回路をオンにする動作モード検出回路とを有する。
【００１０】
この構成によれば、待機状態を示す動作モード信号を該半導体集積回路装置に供給する必要がないので、外部端子数が減少する。
【００１１】
さらに、電源電位の所定期間での変化量を検出してこれを正及び負の所定値と比較することにより待機状態になったかどうかを判定しているので、待機状態での電源電位の値によらず同一構成の動作モード検出回路を用いることができる。
【００１２】
本発明の他の態様では、該電源供給線に接続された第２回路ブロックをさらに有する。
【００１３】
この構成によれば、待機時には該第２回路ブロックの電源電位が低下するとともに該第１回路ブロックへの不要な電源供給が停止されるので、該第２回路ブロックの内部記憶状態を保持し又は必要な動作を確保するとともに、該半導体集積回路装置の消費電力を低減することができる。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１の半導体集積回路装置１０を示す概略ブロック図である。
【００１７】
この回路は、待機時に状態を保持し又は動作させる必要がある回路ブロック１１Ａと、待機時に電源をオフにすることができる回路ブロック１１Ｂとを備えている。例えば、回路ブロック１１Ａは順序回路又はキースキャン回路であり、回路ブロック１１Ｂは組み合わせ回路である。回路ブロック１１Ａには直接、電位ＶＤＤの電源供給線が接続され、回路ブロック１１Ｂにはこの電源供給線がスイッチ回路１３を介して接続されている。
【００１８】
半導体集積回路装置１０には、動作モードを示す信号が外部から供給されず、動作モード検出回路としてのクロックオン／オフ検出回路２０により、外部から供給されるクロック信号ＣＬＫがオフであるとき待機モードであると判定する。クロックオン／オフ検出回路２０は、この判定結果をイネーブル信号ＥＮＢＬとしてスイッチ回路１３の制御入力端に供給し、スイッチ回路１３をオン／オフを制御する。
【００１９】
図２は、図１のスイッチ回路１３に対するクロックオン／オフ検出回路２０の制御動作を示すフローチャートである。
【００２０】
クロック信号ＣＬＫがオンからオフに遷移すると（Ｓ１）、イネーブル信号ＥＮＢＬを不活性にしてスイッチ回路１３をオフにすることにより、回路ブロック１１Ｂへの電源供給を停止する（Ｓ２）。クロック信号ＣＬＫがオフからオンに遷移すると（Ｓ３）、イネーブル信号ＥＮＢＬを活性にしてスイッチ回路１３をオンにすることにより、回路ブロック１１Ｂに電源を供給する（Ｓ４）。クロック信号ＣＬＫがオン又はオフを維持しているときには、イネーブル信号ＥＮＢＬも変化せず、スイッチ回路１３の状態が維持される（Ｓ５）。
【００２１】
図３は、半導体集積回路装置１０のより詳細な構成を示す回路図である。
【００２２】
クロックオン／オフ検出回路２０では、転送ゲート２１の電流路一端にクロック信号ＣＬＫが供給され、この電流路の他端がインバータ２２及び２３を介してクロックオン／オフ検出回路２０の出力端に接続されている。インバータ２２の入力端及び出力端にはそれぞれ、トライステート型インバータ２４の出力端及び入力端が接続され、インバータ２２と２４とでフリップフロップ２５が構成されている。転送ゲート２１及びインバータ２４はいずれも、一対の相補信号が供給される制御入力端を備えており、これにクロック信号ＣＬＫＤ、及び、ＣＬＫＤをインバータ２６で反転した信号が供給される。クロック信号ＣＬＫＤは、チョッピング・遅延回路３０によりクロック信号ＣＬＫに基づいて生成される。
【００２３】
図４（Ａ）はチョッピング・遅延回路３０の構成例を示す論理回路図である。図４（Ｂ）は、この回路３０の動作を示すタイムチャートである。
【００２４】
チョッピング・遅延回路３０では、アンドゲート３１の一方の入力端にクロック信号ＣＬＫが供給され、他方の入力端に、クロック信号ＣＬＫを反転遅延回路３２で時間ｔｄ１だけ遅延させたクロック信号＊ＣＬＫ１が供給される。遅延時間ｔｄ１は、クロック信号ＣＬＫのパルス幅ＰＷよりも短い。反転遅延回路３２は、縦続接続された奇数個のインバータからなる。
【００２５】
クロック信号ＣＬＫが低レベルから高レベルに遷移すると、クロック信号＊ＣＬＫ１は時間ｔｄ１だけ遅延して高レベルから低レベルに遷移する。これにより、アンドゲート３１の出力ＣＬＫ２は、クロック信号ＣＬＫの立ち上がり検出パルスとなり、そのパルス幅は反転遅延回路３２の遅延時間ｔｄ１に等しい。
【００２６】
クロック信号ＣＬＫ２は、偶数個のインバータが縦続接続された遅延回路３３を通って、クロック信号ＣＬＫＤとなる。遅延回路３３の遅延時間ｔｄ２は、クロック信号ＣＬＫの１周期ＴよりもΔｔだけ長く、かつ、Δｔ＋ｔｄ１＜ＰＷを満たすように定められている。
【００２７】
図５は、図３の回路の動作を示すタイムチャートである。
【００２８】
クロック信号ＣＬＫＤが高レベルの間、転送ゲート２１がオン、インバータ２４の出力がハイインピーダンス状態になっており、フリップフロップ２５は単なるインバータとして機能し、イネーブル信号ＥＮＢＬはクロック信号ＣＬＫと同じ論理になる。
【００２９】
クロック信号ＣＬＫＤが低レベルに遷移すると、転送ゲート２１がオフになり、インバータ２４が通常動作してフリップフロップ２５が機能し、その直前のクロック信号ＣＬＫの状態を保持する。これにより、イネーブル信号ＥＮＢＬは、クロック信号ＣＬＫＤの立ち下がり時点でのクロック信号ＣＬＫのレベルを次のクロック信号ＣＬＫＤの立ち上がりまで維持する信号となる。
【００３０】
したがって、イネーブル信号ＥＮＢＬは、クロック信号ＣＬＫがオフになるとクロック信号ＣＬＫＤの立ち上がりで低レベルに遷移し、クロック信号ＣＬＫがオンになって時間Ｔ＋Δｔだけ経過した後のクロック信号ＣＬＫＤが立ち上がりで、高レベルに遷移する。
【００３１】
スイッチ回路としてのアンドゲート１３Ａの一方の入力端に電源電位ＶＤＤが供給され、制御入力端としての他方の入力端にイネーブル信号ＥＮＢＬが供給される。イネーブル信号ＥＮＢＬが低レベルのとき、すなわちクロック信号ＣＬＫがオフのとき、アンドゲート１３Ａの出力ＶＤＤｍは０Ｖとなり、回路ブロック１１Ｂへの電源供給が停止される。イネーブル信号ＥＮＢＬが高レベルになると、電源電位ＶＤＤｍがＶＤＤに等しくなり、回路ブロック１１Ｂへ電源電圧が供給される。
【００３２】
本実施例１の半導体集積回路装置１０によれば、待機状態を示す動作モード信号を半導体集積回路装置１０に供給する必要がないので、外部端子数が減少し、また、待機時には回路ブロック１１Ｂのみ電源供給が停止されるので、回路ブロック１１Ａの内部記憶状態を保持し又は必要な動作を確保するとともに、半導体集積回路装置１０の消費電力を低減することができる。
【実施例２】
【００３３】
図６は、本発明の実施例２の半導体集積回路装置１０Ａを示す概略回路図である。
【００３４】
待機時には回路ブロック１１Ｂへ電源電圧が供給されないので、その出力信号は無効である。しかし、回路ブロック１１Ｂがオフになると、回路ブロック１１Ｂの出力がフローティング状態となる。回路ブロック１１Ｂの出力が、動作中の他のＣＭＯＳ回路に供給され、その入力がしきい値電位付近で緩やかに低下すると、比較的大きなリーク電流が流れ続ける。
【００３５】
そこで、回路ブロック１１Ｂから半導体集積回路装置１０Ａの外部端子に出力すべき信号は、マスク回路としてのアンドゲート４０の一方の入力端に供給され、他方の入力端にイネーブル信号ＥＮＢＬが供給され、アンドゲート４０の出力ＯＵＴが該外部端子に供給される。半導体集積回路装置１０Ａの他の構成は、図３のそれと同一である。
【００３６】
図７は、図６の回路の動作を示すタイムチャートである。
【００３７】
クロック信号ＣＬＫがオフになると、電源電位ＶＤＤｍが０Ｖに遷移し、回路ブロック１１Ｂの出力がフローティング状態となる。しかしながら、イネーブル信号ＥＮＢＬが低レベルであるので、アンドゲート４０の出力は低レベルに固定され、これにより、上記のようなリーク電流の発生が防止される。
【実施例３】
【００３８】
図３の回路では、クロック信号ＣＬＫが高レベルの状態で待機状態になった場合、イネーブル信号ＥＮＢＬが高レベルに維持されるので、電源電位ＶＤＤｍを０Ｖにすることができない。
【００３９】
図８は、この問題を解決する、本発明の実施例３の半導体集積回路装置１０Ｂを示す概略ブロック図である。
【００４０】
クロックオン／オフ検出回路２０Ａでは、クロック信号ＣＬＫがチョッピング回路３４を介し、クロック信号ＣＬＫＣとして転送ゲート２１の入力端に供給される。
【００４１】
図９（Ａ）は、チョッピング回路３４の構成例を示す。図９（Ｂ）は、図９（Ａ）の回路の動作を示すタイムチャートである。
【００４２】
チョッピング回路３４は、クロック信号ＣＬＫを遅延反転させた信号＊ＣＬＫ３を生成するために奇数個のインバータが縦続接続された遅延回路３５と、クロック信号ＣＬＫと＊ＣＬＫ３とが供給されるアンドゲート３６とからなり、アンドゲート３６の出力端からクロック信号ＣＬＫＣが取り出される。クロック信号ＣＬＫＣは、パルスの立ち上がりがクロック信号ＣＬＫのそれと同じで、パルス幅が遅延回路３５の遅延時間ｔｄ３に等しい。
【００４３】
図１０は、図８の回路の動作を示すタイムチャートである。
【００４４】
本実施例３によれば、図１０に示すようにクロック信号ＣＬＫが停止して待機状態になったとき、ＣＬＫが高レベルで止まっていても、クロック信号ＣＬＫＣのパルスの幅が遅延回路３５の遅延時間ｔｄ３に等しくなるので、待機状態でクロック信号ＣＬＫＣが低レベルになる。これにより、イネーブル信号ＥＮＢＬが低レベルを維持し、回路ブロック１１Ｂへの電源供給が停止される。
【実施例４】
【００４５】
図１１は、本発明の実施例３の半導体集積回路装置１０Ｃを示す概略ブロック図である。
【００４６】
この半導体集積回路装置１０Ｃは、図８の半導体集積回路装置１０Ｂに対し、上記実施例２と同様にアンドゲート４０を付加して待機時にアンドゲート４０の出力を低レベルに固定することにより、上記リーク電流を防止している。
【００４７】
図１２は、図１１の回路の動作を示すタイムチャートである。
【実施例５】
【００４８】
図１３は、本発明の実施例５の半導体集積回路装置１０Ｄを示す概略ブロック図である。
【００４９】
この装置も、図１の半導体集積回路装置１０と同様に、待機状態を示す動作モード信号が外部から半導体集積回路装置１０Ｄに供給されない。半導体集積回路装置１０と異なる点は、待機状態において電源電位ＶＤＤが通常電位ＶＤＤＮよりも低い電位ＶＤＤＬになり、また、待機状態においてもクロック信号ＣＬＫが動作している点である。待機状態でのクロック信号ＣＬＫの周波数は、通常状態のそれと同一又はそれより低い。電源電位ＶＤＤＬは、回路ブロック１１がその記憶状態を保持し又は待機時に必要な動作するのに充分な電位である。
【００５０】
動作モード検出回路としてのＶＤＤ変化検出回路２０Ｂには、電源電位ＶＤＤ及びクロック信号ＣＬＫが供給される。
【００５１】
図１４は、図１３のスイッチ回路１３に対するＶＤＤ変化検出回路２０Ｂの制御動作を示すフローチャートである。
【００５２】
ＶＤＤ変化検出回路２０Ｂは、周期的に電源電位ＶＤＤの変化量を検出して、以下の動作を行う。すなわち、ΔＶを正の一定値とすると、この変化量が−ΔＶより小さくなれば（Ｓ１１）、イネーブル信号ＥＮＢＬを不活性にしてスイッチ回路１３をオフにし（Ｓ１２）、この変化量がΔＶより大きくなれば（Ｓ１３）、イネーブル信号ＥＮＢＬを活性にしてスイッチ回路１３をオンにし（Ｓ１４）、これらのいずれでもなければイネーブル信号ＥＮＢＬが変化せず、スイッチ回路１３の状態が維持される（Ｓ１５）。
【００５３】
図１５は、半導体集積回路装置１０Ｄのより詳細な構成を示す回路図である。
【００５４】
ＶＤＤ変化検出回路２０Ｂは、電源電位ＶＤＤを周期的にサンプリングして保持するサンプルホールド回路５０を備えている。サンプルホールド回路５０は、電流路の一端が電源電位ＶＤＤに接続された転送ゲート５１と、転送ゲート５１の電流路他端とグランド電位との間に接続されたキャパシタ５２とからなる。転送ゲート５１の制御入力端にはクロック信号ＣＬＫＢが供給され、クロック信号ＣＬＫＢが高レベルの期間、転送ゲート５１がオンになって電源電位ＶＤＤがキャパシタ５２にサンプリングされ、クロック信号ＣＬＫＢが低レベルに遷移する時点での電源電位ＶＤＤが参照電位Ｖｒｅｆとしてキャパシタ５２に保持される。
【００５５】
参照電位Ｖｒｅｆは、コンパレータ５３の反転入力端及びコンパレータ５４の非反転入力端に供給される。レベルシフト回路５５は、電源電位ＶＤＤをΔＶだけ低下させた電位をコンパレータ５３の非反転入力端に供給し、レベルシフト回路５６は、電源電位ＶＤＤをΔＶだけ上昇させた電位をコンパレータ５４の反転入力端に供給する。コンパレータ５３及び５４の制御入力端には、クロック信号ＣＬＫＡが出力イネーブル信号として供給される。コンパレータ５３及び５４はいずれも、クロック信号ＣＬＫＡが高レベルの期間では比較結果を出力し、クロック信号ＣＬＫＡが低レベルの期間では低レベルを出力する。
【００５６】
クロック信号ＣＬＫＡは、クロック信号ＣＬＫをＮ分周器５７でＮ分周した信号であり、クロック信号ＣＬＫＢは、クロック信号ＣＬＫＡをバッファゲート５８で遅延させた信号である。
【００５７】
コンパレータ５３及び５４の出力Ｖｄｎ及びＶｕｐはそれぞれ、ＲＳフリップフロップ５９のリセット入力端Ｒ及びセット入力端Ｓに供給される。ＲＳフリップフロップ５９の出力Ｑは、イネーブル信号ＥＮＢＬとしてアンドゲート１３Ａの一方の入力端に供給される。
【００５８】
図１６は、図１５の半導体集積回路装置１０Ｄの動作を示すタイムチャートである。
【００５９】
クロック信号ＣＬＫＢのパルスにより電源電位ＶＤＤがサンプリングされ、クロック信号ＣＬＫＢの立ち下がり時点での電源電位ＶＤＤが参照電位Ｖｒｅｆとしてキャパシタ５２に保持される。次に、クロック信号ＣＬＫＡのパルスによりコンパレータ５３及び５４の比較結果が有効になる。
【００６０】
クロック信号ＣＬＫＢのパルス立ち下がりから次のクロック信号ＣＬＫＡのパルスまでの期間での電源電位ＶＤＤの変化量の絶対値が、ΔＶより小さければ、コンパレータ５３及び５４の出力Ｖｄｎ及びＶｕｐは低レベルであり、ＲＳフリップフロップ５９の出力は変化しない。該期間での電源電位ＶＤＤの低下量がΔＶを越えると、コンパレータ５３の出力Ｖｄｎが高レベルとなってＲＳフリップフロップ５９がリセットされ、イネーブル信号ＥＮＢＬが低レベルになり、アンドゲート１３Ａの出力ＶＤＤｍが０Ｖになる。該期間での電源電位ＶＤＤの上昇量がΔＶを越えると、コンパレータ５３の出力Ｖｕｐが高レベルとなってＲＳフリップフロップ５９がりセットされ、イネーブル信号ＥＮＢＬが高レベルになり、アンドゲート１３Ａの出力ＶＤＤｍが電源電位ＶＤＤに等しくなる。
【００６１】
本実施例５の半導体集積回路装置１０Ｄによれば、待機状態を示す動作モード信号を半導体集積回路装置１０Ｄに供給する必要がないので、外部端子数が減少し、また、待機時には回路ブロック１１Ａの電源電位が低下するとともに回路ブロック１１Ｂへの不要な電源供給が停止されるので、回路ブロック１１Ａの内部記憶状態を保持し又は必要な動作を確保するとともに、半導体集積回路装置１０Ｄの消費電力を低減することができる。
【００６２】
さらに、電源電位ＶＤＤの変化量を周期的に検出してこれを参照値と比較することにより待機状態になったかどうかを判定しているので、待機状態での電源電位ＶＤＤＬの値によらず同一構成のＶＤＤ変化検出回路２０Ｂを用いることができる。
【実施例６】
【００６３】
図１７は、本発明の実施例６の半導体集積回路装置１０Ｅを示す概略回路図である。
【００６４】
この装置１０Ｅでは、図１５の半導体集積回路装置１０Ｄに対し、上記実施例２と同様にアンドゲート４０を付加して待機時にアンドゲート４０の出力を低レベルに固定することにより、上記リーク電流を防止している。
【実施例７】
【００６５】
図１５の回路では、電源電位ＶＤＤが通常電位ＶＤＤＮ又は低電位ＶＤＤＬを維持している期間で電源ノイズ等により電源電位ＶＤＤが変動し、クロック信号ＣＬＫＡの１周期でこの変動量が所定値を越えると、ＲＳフリップフロップ５９がリセット又はセットされて、通常状態で回路ブロック１１Ｂへの電源供給が停止したり、待機状態で回路ブロック１１Ｂへ電源供給が開始されたりするという誤動作が生ずる。
【００６６】
図１８は、この問題を解決する、本発明の実施例７の半導体集積回路装置１０Ｆを示す概略回路図である。
【００６７】
ＶＤＤ変化検出回路２０Ｃでは、コンパレータ５３Ａの出力端とＲＳフリップフロップ５９のリセット入力端Ｒとの間にＭ周期一致回路６０が接続され、コンパレータ５４Ａの出力端とＲＳフリップフロップ５９のセット入力端Ｓとの間にＫ周期一致回路６１が接続されている。Ｍ周期一致回路６０及びＫ周期一致回路６１には、クロック信号ＣＬＫＡが供給される。
【００６８】
コンパレータ５３Ａは、クロック信号ＣＬＫＡが高レベルの間において比較結果を出力する点で上記コンパレータ５３と同一であるが、次にクロック信号ＣＬＫＡが低レベルである間、この比較結果を保持して出力する点でコンパレータ５３と異なる。コンパレータ５４Ａについてもコンパレータ５３Ａと同様に比較結果保持機能を有する。
【００６９】
図１９は、Ｍ周期一致回路６０の構成例を示す。
【００７０】
Ｍ周期一致回路６０は、シフトレジスタとアンドゲート６５とを備え、該シフトレジスタでは、（Ｍ−１）個のＤフリップフロップ６２、６３、・・・、６４のデータ入力端にそれぞれバッファゲート６６、６７、・・・、６８が接続され、これらが縦続接続され、Ｄフリップフロップ６２、６３、・・・、６４のクロック入力端に信号ＣＬＫＡが供給される。アンドゲート６５の入力端には、該シフトレジスタの全ビット出力Ｖｄｎ１、Ｖｄｎ２・・・、Ｖｄｎ（Ｍ−１）と該シフトレジスタの入力Ｖｄｎ０とが供給される。
【００７１】
図２０は、電源電位ＶＤＤが降下しているときの図１９の回路の動作を示すタイムチャートである。
【００７２】
Ｍ周期一致回路６０の入力Ｖｄｎ０がクロック信号ＣＬＫＡのＭ周期にわたって高レベルを維持すると、アンドゲート６５の出力Ｖｄｎが高レベルとなって、図１８のＲＳフリップフロップ５９がリセットされる。Ｋ周期一致回路６１の入力Ｖｕｐ０がクロック信号ＣＬＫＡのＫ周期にわたって高レベルを維持すると、アンドゲート６５の出力Ｖｕｐが高レベルとなって、図１８のＲＳフリップフロップ５９がセットされる。
【００７３】
Ｍ及びＫの値は、クロック信号ＣＬＫＡの周期や電源ノイズの程度に応じて、上記誤動作を生じないように定められ、Ｍ＝Ｋであってもよい。
【００７４】
次の表１は、Ｍ＝４、Ｋ＝３の場合のＭ周期一致回路６０、Ｋ周期一致回路６１及びＲＳフリップフロップ５９の論理動作を示す。
【表１】
0004721295.tif 000002
【００７５】
表１中の‘１’は高レベル、‘０’は低レベルを示している。表１において、クロック信号ＣＬＫＡのサイクルに対する電源電位ＶＤＤの状態は次のように変化している。
【００７６】
１〜４サイクル：      通常電位ＶＤＤＮ維持
５〜１０サイクル：    電位降下
１１〜１４サイクル：  低電位ＶＤＤＬ維持
１５〜２０サイクル：  電位上昇
２１サイクル〜：      通常電位ＶＤＤＮ維持
信号Ｖｄｎは、信号ＶｄｎＯ〜Ｖｄｎ３がすべて高レベルとなる８〜１０サイクルで高レベルとなり、信号Ｖｕｐは、信号ＶｕｐＯ〜Ｖｕｐ２がすべて高レベルとなる１７〜２０サイクルで高レベルとなる。これら信号Ｖｄｎ及びＶｕｐがそれぞれＲＳフリップフロップ５９のリセット入力端Ｒ及びセット入力端Ｓに供給されて、８〜１６サイクルでイネーブル信号ＥＮＢＬが低レベルになり、回路ブロック１１Ｂへの電源供給が停止される。
【実施例８】
【００７７】
図２１は、本発明の実施例８の半導体集積回路装置１０Ｇを示す概略回路図である。
【００７８】
この装置半導体集積回路装置１０Ｇでは、図１８の半導体集積回路装置１０Ｆに対し、上記実施例２と同様にアンドゲート４０を付加して待機時にアンドゲート４０の出力を低レベルに固定することにより、上記リーク電流を防止している。
【実施例９】
【００７９】
図１８の回路では、電源電位ＶＤＤが通常電位ＶＤＤＮ又は低電位ＶＤＤＬを維持している期間において、電源電圧ＶＤＤｍのオン・オフ制御の誤動作を防止することができる。しかしながら、通常電位ＶＤＤＮから低電位ＶＤＤＬへの降下中または低電位ＶＤＤＬから通常電位ＶＤＤＮへの上昇中に、電源ノイズなどによりそれぞれＭ周期又はＫ周期中に１周期分でも信号Ｖｄｎ０またはＶｕｐ０がエラー値になると、電源電圧ＶＤＤｍのオン・オフ制御が誤動作する。
【００８０】
図２２は、この問題を解決する、本発明の実施例９の半導体集積回路装置１０Ｈを示す概略回路図である。
【００８１】
ＶＤＤ変化検出回路２０Ｄでは、図１８のＭ周期一致回路６０及びＫ周期一致回路６１の替わりにそれぞれ、（Ｍ−ｍ）周期一致回路７０及び（Ｋ−ｋ）周期一致回路７１を備えている。（Ｍ−ｍ）周期一致回路７０は、クロック信号ＣＬＫＡのＭ周期中、（Ｍ−ｍ）周期以上で入力ＶｄｎＯが高レベルであれば、出力Ｖｄｎを高レベルにする。したがって、クロック信号ＣＬＫＡのＭ周期中、電源ノイズなどによりｍ周期以下で信号ＶｄｎＯが低レベルになっても、誤ってＲＳフリップフロップ５９がセットされることはない。同様に（Ｋ−ｋ）周期一致回路７１は、クロック信号ＣＬＫＡのＭ周期中、（Ｍ−ｋ）周期以上で入力ＶｕｐＯが高レベルであれば、出力Ｖｕｐを高レベルにする。
【００８２】
図２３は、（Ｍ−ｍ）周期一致回路７０の構成例を示す。
【００８３】
（Ｍ−ｍ）周期一致回路７０は、シフトレジスタと‘１’個数比較回路７５とを備え、該シフトレジスタでは、（Ｍ−ｍ）個のＤフリップフロップ７２、７３、・・・、７４のデータ入力端にそれぞれインバータ７６、７７、・・・、７８が接続され、これらが縦続接続され、Ｄフリップフロップ７２、７３、・・・、７４のクロック入力端に信号ＣＬＫＡが供給される。‘１’個数比較回路７５の入力端には、該シフトレジスタの全ビット出力Ｖｄｎ１、Ｖｄｎ２・・・、Ｖｄ（Ｍ−１）と該シフトレジスタの入力Ｖｄｎ０とが供給される。
【００８４】
‘１’個数比較回路７５は、Ｍ個の入力中、（Ｍ−ｋ）個以上が高レベルのときに出力Ｖｄｎを高レベルにし、その他の場合に出力Ｖｄｎを低レベルにする。
【００８５】
次の表２は、Ｍ＝４、ｍ＝１の場合の‘１’個数比較回路７５の真理値を示す。
【表２】
0004721295.tif 000003
【００８６】
‘１’個数比較回路７５は、このような真理値表に基づいて構成することができる。Ｍ、ｍ、Ｋ及びｋ（Ｍ＞ｍ、Ｋ＞ｋ）の値は、クロック信号ＣＬＫＡの周期や電源ノイズの程度に応じて、上記誤動作を生じないように定められ、Ｍ＝Ｋであってもよい。
【００８７】
次の表３は、Ｍ＝４、ｍ＝１、Ｋ＝３、ｋ＝１の場合の（Ｍ−ｍ）周期一致回路７０、（Ｋ−ｋ）周期一致回路７１及びＲＳフリップフロップ５９の論理動作を示す。
【表３】
0004721295.tif 000004
【００８８】
表３において、クロック信号ＣＬＫＡのサイクルに対する電源電位ＶＤＤの状態は次のように変化している。
【００８９】
１〜４サイクル：      通常電位ＶＤＤＮ維持
５〜１０サイクル：    電位降下
１１〜１４サイクル：  低電位ＶＤＤＬ維持
１５〜２０サイクル：  電位上昇
２１サイクル〜：      通常電位ＶＤＤＮ維持
さらに、電源ノイズが混入して電源電位ＶＤＤが変動し、以下のような誤動作が生じている。
【００９０】
２サイクル目で、負方向の電源ノイズにより信号ＶｄｎＯがエラー値（高レベル）になり、さらに３サイクル目で、電位回復により信号ＶｕｐＯがエラー値（高レベル）になる。７サイクル目で、正方向の電源ノイズにより信号ＶｄｎＯ及びＶｕｐＯがエラー値（それぞれ低レベル及び高レベル）になる。１２サイクル目で、正方向の電源ノイズにより信号ＶｕｐＯがエラー値（高レベル）となり、さらに１３サイクル目で、電位回復により信号ＶｄｎＯがエラー値（高レベル）になる。１７サイクル目で、負方向の電源ノイズにより信号ＶｄｎＯ及びＶｕｐＯがエラー値（それぞれ高レベル及び低レベル）になる。
【００９１】
表３によれば、電源ノイズの混入により、イネーブル信号ＥＮＢＬの低レベル遷移時点が遅延して８サイクル目になるものの、電源電位ＶＤＤが低電位ＶＤＤＬの期間でイネーブル信号ＥＮＢＬが低レベルを維持しており、正常であることが分かる。
【実施例１０】
【００９２】
図２４は、本発明の実施例１０の半導体集積回路装置１０Ｉを示す概略回路図である。
【００９３】
この装置半導体集積回路装置１０Ｉでは、図２２の半導体集積回路装置１０Ｈに対し、上記実施例２と同様にアンドゲート４０を付加して待機時にアンドゲート４０の出力を低レベルに固定することにより、上記リーク電流を防止している。
【００９４】
なお、本発明には外にも種々の変形例が含まれる。
【００９５】
例えば、図１５のコンパレータ５３により、参照電位Ｖｒｅｆをレベルシフト回路でΔＶ上昇させた電位と電源電位ＶＤＤとを比較する構成であってもよい。同様に、コンパレータ５４により、参照電位Ｖｒｅｆをレベルシフト回路でΔＶ低下させた電位と電源電位ＶＤＤとを比較する構成であってもよい。コンパレータ５３Ａ及び５４Ａについても同様である。コンパレータ５３及び５４の替わりにそれぞれ、比較結果保持機能を有するコンパレータ５３Ａ及び５４Ａを用いてもよい。
【００９６】
また、スイッチ回路は、ＣＭＯＳインバータであってもよい。
【００９７】
以上の説明から明らかなように、本発明には以下の付記が含まれる。
【００９８】
（付記１）第１クロック信号がオフの間待機状態になる動作モードを有する半導体集積回路装置において、
電源供給線に接続された第１回路ブロックと、
スイッチ回路と、
該電源供給線が該スイッチ回路を介して接続された第２回路ブロックと、
該第１クロック信号のオン／オフを検出し、該オフを検出している間、該スイッチ回路をオフにする動作モード検出回路と、
を有することを特徴とする半導体集積回路装置。（１）
（付記２）該動作モード検出回路は、
該第１クロック信号のパルスの前縁に応答して、該パルスより狭い幅のパルスを、該第１クロック信号がオンのとき該狭幅パルス期間が該第１クロック信号のパルス期間に含まれるように、１クロックサイクル以上遅延させた第２クロック信号を生成する第２クロック生成回路と、
該第２クロック信号のパルスに応答して該第１クロック信号のオン／オフ状態をラッチするフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする付記１記載の半導体集積回路装置。（２）
（付記３）該動作モード検出回路はさらに、
電流路及び制御入力端を有し、該電流路の第１端に該第１クロック信号を供給する信号線が結合され、該電流路の第２端が該フリップフロップの入力端に接続され、該制御入力端に該第２クロック信号が供給され、該第２クロック信号のパルス期間で該電流路がオンになる転送ゲート、（３）
を有することを特徴とする付記２記載の半導体集積回路装置。
【００９９】
（付記４）該動作モード検出回路はさらに、
該信号線に挿入され、該第１クロック信号のパルスの前縁に応答して所定幅のパルスを生成する第３クロック生成回路、
を有することを特徴とする付記３記載の半導体集積回路装置。（４）
（付記５）該フリップフロップの出力が該第１クロック信号のオフ状態を示している間、該第２回路ブロックから出力される信号を所定レベルに固定するマスク回路をさらに有することを特徴とする付記２乃至４のいずれか１つに記載の半導体集積回路装置。
【０１００】
（付記６）該スイッチ回路は、該フリップフロップの出力が該第１クロック信号のオン状態を示している間、該電源供給線の電位を出力する論理ゲートであることを特徴とする付記２乃至５のいずれか１つに記載の半導体集積回路装置。
【０１０１】
（付記７）電源供給線の電位が通常動作時よりも低い所定範囲内の電位である間待機状態になる動作モードを有する半導体集積回路装置において、
該電源供給線に接続された第１回路ブロックと、
スイッチ回路と、
該電源供給線が該スイッチ回路を介して接続された第２回路ブロックと、
所定周期で該電源供給線の電位の１周期変化量を検出し、該変化量が負の所定値を越えれば該スイッチ回路をオフにし、該変化量が正の所定値を越えれば該スイッチ回路をオンにする動作モード検出回路と、
を有することを特徴とする半導体集積回路装置。（５）
（付記８）該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該第１信号の活性に応答して第１状態となり、該第２信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする付記７記載の半導体集積回路装置。（６）
（付記９）該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該比較信号がＭ周期（Ｍ≧２）の間連続して該第１信号が活性である場合には第３信号を活性にするＭ周期一致回路と、
該比較信号がＫ周期（Ｋ≧２）の間連続して該第２信号が活性である場合には第４信号を活性にするＫ周期一致回路と、
該第３信号の活性に応答して第１状態となり、該第４信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする付記７記載の半導体集積回路装置。（７）
（付記１０）該動作モード検出回路は、
該電源供給線の電位を、該所定周期のパルス列であるサンプリング信号のパルスに応答してサンプリングし保持するサンプルホールド回路と、
該サンプルホールド回路に保持された電位Ｖｒｅｆと該電源供給線の電位ＶＤＤとを比較し、該サンプリング信号と同一周期のパルス列で該サンプリング信号と位相が異なる比較信号のパルスに応答して、該電位ＶＤＤと該電位Ｖｒｅｆとの差が該負の所定値より小さければ第１信号を活性にし、該差が該正の所定値より大きければ第２信号を活性にするウインドコンパレータと、
該比較信号のＭ周期（Ｍ≧２）中、該第１信号が（Ｍ−ｍ）周期（ｍ＜Ｍ）以上活性である場合には第３信号を活性にする（Ｍ−ｍ）周期一致回路と、
該比較信号のＫ周期（Ｋ≧２）中、該第２信号が（Ｋ−ｋ）周期（ｋ＜Ｋ）以上活性である場合には第４信号を活性にする（Ｋ−ｋ）周期一致回路と、
該第３信号の活性に応答して第１状態となり、該第４信号の活性に応答して第２状態となるフリップフロップと、
を有し、該フリップフロップの出力により該スイッチ回路がオン／オフ制御されることを特徴とする付記７記載の半導体集積回路装置。（８）
（付記１１）第１クロック信号をＮ分周して該比較信号を生成する分周器と、
該比較信号を遅延させて該サンプリング信号を生成する遅延回路と、
をさらに有することを特徴とする付記８乃至１０のいずれか１つに記載の半導体集積回路装置。（９）
（付記１２）該フリップフロップの出力が該第１状態を示している間、該第２回路ブロックから該第１回路ブロックへ供給される信号を所定レベルに固定するマスク回路をさらに有することを特徴とする付記２乃至４及び８乃至１１のいずれか１つに記載の半導体集積回路装置。（１０）
（付記１３）該スイッチ回路は、該フリップフロップの出力が該第２状態を示している間、該電源供給線の電位を出力する論理ゲートであることを特徴とする付記８乃至１２のいずれか１つに記載の半導体集積回路装置。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施例１の半導体集積回路装置を示す概略ブロック図である。
【図２】図１中のスイッチ回路１３に対するクロックオン／オフ検出回路２０の制御動作を示すフローチャートである。
【図３】図１の半導体集積回路装置のより詳細な構成を示す回路図である。
【図４】（Ａ）は図３中のチョッピング・遅延回路３０の構成例を示す論理回路図であり、（Ｂ）はこの回路の動作を示すタイムチャートである。
【図５】図３の回路の動作を示すタイムチャートである。
【図６】本発明の実施例２の半導体集積回路装置を示す概略回路図である。
【図７】図６の回路の動作を示すタイムチャートである。
【図８】本発明の実施例３の半導体集積回路装置を示す概略ブロック図である。
【図９】（Ａ）は図８中のチョッピング回路３４の構成例を示す論理回路図であり、（Ｂ）はこの回路の動作を示すタイムチャートである。
【図１０】図８の回路の動作を示すタイムチャートである。
【図１１】本発明の実施例３の半導体集積回路装置を示す概略ブロック図である。
【図１２】図１１の回路の動作を示すタイムチャートである。
【図１３】本発明の実施例５の半導体集積回路装置を示す概略ブロック図である。
【図１４】図１３中のアンドゲート１３Ａに対するＶＤＤ変化検出回路２０Ａの制御動作を示すフローチャートである。
【図１５】図１３の半導体集積回路装置のより詳細な構成を示す回路図である。
【図１６】図１５の半導体集積回路装置の動作を示すタイムチャートである。
【図１７】本発明の実施例６の半導体集積回路装置を示す概略回路図である。
【図１８】本発明の実施例７の半導体集積回路装置を示す概略回路図である。
【図１９】図１８中のＭ周期一致回路６０の構成例を示す図である。
【図２０】電源電位ＶＤＤが降下しているときの図１９の回路の動作を示すタイムチャートである。
【図２１】本発明の実施例８の半導体集積回路装置を示す概略回路図である。
【図２２】本発明の実施例９の半導体集積回路装置を示す概略回路図である。
【図２３】図２２中の（Ｍ−ｍ）周期一致回路７０の構成例を示す図である。
【図２４】本発明の実施例１０の半導体集積回路装置を示す概略回路図である。
【図２５】（Ａ）〜（Ｃ）は、待機モード時に消費電力を低減する従来の半導体集積回路装置を示す概略ブロック図である。
【符号の説明】
【０１０３】
１０、１０Ａ〜１０Ｉ、１０Ｘ〜１０Ｚ  半導体集積回路装置
１１、１１Ａ、１１Ｂ  回路ブロック
１２  ＰＭＯＳトランジスタ
１３  スイッチ回路
１３Ａ、３１、３６、４０  アンドゲート
２０、２０Ａ  クロックオン／オフ検出回路
２０Ｂ〜２０Ｄ  ＶＤＤ変化検出回路
２１、５１  転送ゲート
２２〜２４、２６  インバータ
２５  フリップフロップ
３０  チョッピング・遅延回路
３２、３５  反転遅延回路
３３  遅延回路
３４  チョッピング回路
５０  サンプルホールド回路
５２  キャパシタ
５３、５４、５３Ａ、５４Ａ  コンパレータ
５５、５６  レベルシフト回路
５７  Ｎ分周器
５８  バッファゲート
５９  ＲＳフリップフロップ
６０  Ｍ周期一致回路
６１  Ｋ周期一致回路
６２〜６４、７２〜７４  Ｄフリップフロップ
６５  アンドゲート
６６〜６８、７６〜７８  バッファゲート
７０  （Ｍ−ｍ）周期一致回路
７１  （Ｋ−ｋ）周期一致回路
７５  ‘１’個数比較回路
ＥＮＢＬ  イネーブル信号
ＣＬＫ、ＣＬＫ１、＊ＣＬＫ１、ＣＬＫ２、＊ＣＬＫ３、ＣＬＫＡ〜ＣＬＫＤ  クロック信号
Ｖｒｅｆ  参照電位
ＶＤＤＮ  通常電位
ＶＤＤＬ  低電位
【図１】
0004721295.tif 000005
【図２】
0004721295.tif 000006
【図３】
0004721295.tif 000007
【図４】
0004721295.tif 000008
【図５】
0004721295.tif 000009
【図６】
0004721295.tif 000010
【図７】
0004721295.tif 000011
【図８】
0004721295.tif 000012
【図９】
0004721295.tif 000013
【図１０】
0004721295.tif 000014
【図１１】
0004721295.tif 000015
【図１２】
0004721295.tif 000016
【図１３】
0004721295.tif 000017
【図１４】
0004721295.tif 000018
【図１５】
0004721295.tif 000019
【図１６】
0004721295.tif 000020
【図１７】
0004721295.tif 000021
【図１８】
0004721295.tif 000022
【図１９】
0004721295.tif 000023
【図２０】
0004721295.tif 000024
【図２１】
0004721295.tif 000025
【図２２】
0004721295.tif 000026
【図２３】
0004721295.tif 000027
【図２４】
0004721295.tif 000028
【図２５】
0004721295.tif 000029