(57)【特許請求の範囲】
【請求項１】
サージ電圧に対する保護回路を有する半導体装置であって、
同心状に交互に形成されたｎ型領域およびｐ型領域をそれぞれ有する複数の保護ダイオード部と、
各保護ダイオード部の内側のｎ型領域またはｐ型領域に電気的に接続される第一の電極と、
各保護ダイオード部の外側のｎ型領域またはｐ型領域に電気的に接続され、第一の電極を囲む第二の電極とを備え、
前記各第一の電極は互いに電気的に接続され、前記各第二の電極は互いに電気的に接続され、
交互に形成された前記ｎ型領域およびｐ型領域は、正６角形、円形、及び楕円形のうちいずれかの同心状であり、
前記半導体装置は、さらに、
前記保護ダイオード部の上に絶縁膜を介して形成され、第一の電極に電気的に接続される第一の配線と、
前記保護ダイオード部の上に絶縁膜を介して形成され、第二の電極に電気的に接続される第二の配線とを備え、
前記第一の配線は、前記第二の電極の一部の上に絶縁膜を介して形成され、
前記第二の電極は、前記第一の電極を囲むように筒状に形成され、
前記第一の電極および前記第二の電極は、互いに絶縁膜を介して電気的に絶縁されており、
前記第一の配線および第二の配線は同一階層に形成され、
前記第一の配線は、前記第二の電極の一部に設けられた間隙を通るように形成され、
前記第二の電極は、保護ダイオード部に電気的に接続される下部電極部分と、下部電極部分の上の上部電極部分とからなり、
前記下部電極部分は、前記第一の電極を囲む筒状に形成され、
前記上部電極部分は、前記第一の電極を囲む筒状の一部に前記間隙を設けて形成される
ことを特徴とする半導体装置。
【請求項２】
前記各保護ダイオード部は、上、下、右斜め上、左斜め上、右斜め下、左斜め下に配置された６つの他の保護ダイオード部と隣接する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
交互に形成された前記ｎ型領域およびｐ型領域は、正６角形の同心状であり、
前記複数の保護ダイオード部は、ハニカム状に配列されている
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一の電極は、交互に形成された前記ｎ型領域およびｐ型領域の中から所望の降伏電圧に応じて選択された二つの領域のうち内側に位置する領域に電気的に接続され、
前記第二の電極は、前記二つの領域のうち外側に位置する領域に電気的に接続される
ことを特徴とする請求項１、２または３記載の半導体装置。
【請求項５】
前記第一の配線および第二の配線は平坦な配線である
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記第一の電極に電気的に接続される第一のボンディングパッドと、
前記第二の電極に電気的に接続される第二のボンディングパッドとを備え、
前記複数の保護ダイオード部は、第一および第二のボンディングパッドと重ならない領域に設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記複数の保護ダイオード部は、列状に配置される
ことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体装置は、さらに、
前記第一の電極に電気的に接続される第一のボンディングパッドと、
前記第二の電極に電気的に接続される第二のボンディングパッドとを備え、
前記複数の保護ダイオード部は、第一または第二のボンディングパッドの下に形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記複数の保護ダイオード部は、二次元状に配置される
ことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第一の配線または前記第二の配線のうち、少なくとも一つがボンディングパッドとして形成されている
ことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トランジスタ等のサージ破壊を防止するための保護ダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップにおいて、外部より印加されたサージ（例えば静電気など）により、入力部のトランジスタ等が破壊されるという問題がある。トランジスタのサージ破壊を防止する手法として、入力部のトランジスタのゲートとソースとの間にダイオードを電気的に接続する技術がある（例えば、特許文献１参照）。
【０００３】
図１０Ａは、上記技術を適用した半導体装置の保護ダイオードとその周辺の回路図である。
【０００４】
保護ダイオード１０３は、互いに逆極性となるように電気的に接続された複数のツェナーダイオードを備える。同図では、複数のツェナーダイオード内部に寄生的に生じる抵抗成分を内部寄生抵抗１０７として図示してある。保護ダイオード１０３は、トランジスタ１０９の、ゲートＧとソースＳの間に電気的に接続される。サージ電流は、この保護ダイオード１０３を介して放電される。
【０００５】
図１０Ｂは、従来の保護ダイオードを備えた半導体チップの平面図である。
図１０Ｃは、図１０ＢのＸ−Ｘ’における断面を模式的に示す図である。
【０００６】
保護ダイオード１０３は、ｎ形半導体層１１０の表面上に絶縁膜１１３を介して、ポリシリコン層からなる交互に形成されたｎ型領域とｐ型領域とから形成される。保護ダイオード１０３の最外周のｎ型領域１０３ｅは電極１０２と電気的に接続され、最内周のｎ型領域１０３ａは電極１０１と電気的に接続される。
【０００７】
保護ダイオード１０３の降伏電圧を越えるサージ電圧が印加された場合、この保護ダイオード１０３は、印加されてから数ナノから数ミリ秒で動作し、印加されたサージ電圧を降伏電圧まで降下させ、サージ電流をこの保護ダイオード１０３を介してトランジスタ１０９の外部（例えばＧＮＤ）へ流して、トランジスタ１０９へのサージ電流の流入を防ぎ、トランジスタ１０９を保護する。例えば、トランジスタ１０９のゲートＧにサージ電圧が印加された場合、数ナノから数ミリ秒で保護ダイオード１０３が動作し、サージ電圧を保護ダイオード１０３の降伏電圧まで降下させ、保護ダイオード１０３にサージ電流を流すことによって、トランジスタ１０９のゲートＧへのサージ電流の流入を防ぐ。
【特許文献１】特開２００１−３２６３５４号公報
【特許文献２】特開平０５−０２１７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、保護ダイオード１０３のサージ電圧に対する性能を決定する因子の一つとして、保護ダイオード１０３に降伏電圧を越える電圧が印加されて、保護ダイオードが動作状態となったときの内部寄生抵抗１０７がある。保護ダイオード１０３の降伏電圧を超えるサージ電圧が入力された場合、サージ電流はこの内部寄生抵抗１０７を介して流れる。すなわち、サージ電流が流れることによって、この保護ダイオード１０３の内部に、この内部寄生抵抗１０７とサージ電流との積で表される電圧が瞬間的に生じる。
【０００９】
この内部寄生抵抗１０７とサージ電流との積で表される電圧が、瞬間的であってもゲート酸化膜の耐圧を超えれば、トランジスタ１０９のゲート酸化膜１１６は破壊される。
【００１０】
保護ダイオード１０３のサージ電圧に対する耐性を向上させるためには、この内部寄生抵抗１０７を低減する必要がある。
【００１１】
内部寄生抵抗１０７を低減させるためには、保護ダイオード１０３のｐｎ接合の接合面積を大きくする必要があり、ｐｎ接合の面積を大きくすれば保護ダイオードの実装面積が大きくなるという問題がある。それにより、実動作領域（半導体チップで、保護ダイオード以外の素子を配置する領域。以下「実動作領域」とする。）が縮小されてしまうという問題、または、半導体チップの面積を大きくしなければならないという問題がある。
【００１２】
そこで、本発明は、実動作領域を小さくすることなく、または、半導体チップの面積を大きくすることなく、サージ電圧に対する耐性を向上させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体装置は、同心状に交互に形成されたｎ型領域およびｐ型領域をそれぞれ有する複数の保護ダイオード部と、各保護ダイオード部の内側のｎ型領域またはｐ型領域に電気的に接続される第一の電極と、各保護ダイオード部の外側のｎ型領域またはｐ型領域に電気的に接続され、第一の電極を囲む第二の電極とを備え、前記各第一の電極は互いに電気的に接続され、前記各第二の電極は互いに電気的に接続されることを特徴とする。
【００１４】
これにより、複数の並列に電気的に接続された保護ダイオード部を備えるので、同一面積に一つの大きな保護ダイオードを形成する場合に比べて、保護ダイオードの実装面積を大きくすることなく、ｐｎ接合の接合面積を大きくできる。よって、保護ダイオードの内部寄生抵抗は減少し、サージ電圧に対する耐性を向上することができる。
【００１５】
また、前記各保護ダイオード部は、他の保護ダイオード部と隣接し、交互に形成された前記ｎ型領域およびｐ型領域は、円形、多角形、非円形のうちいずれかの同心状である。
【００１６】
また、交互に形成された前記ｎ型領域およびｐ型領域は、絶縁膜上のポリシリコンおよびシリコン単結晶のいずれかにより形成されている。
【００１７】
また、前記第二の電極が、外側の前記ｎ型領域またはｐ型領域の側面に電気的に接続されている。
【００１８】
これにより、第二の電極と、同心状に交互に形成されたｎ型領域およびｐ型領域とが、同一の階層内に形成されるので、プロセスをより簡略化させることができる。
【００１９】
また、交互に形成された前記ｎ型領域および前記ｐ型領域は、絶縁膜を介して複数の階層に形成されている。
【００２０】
これにより、保護ダイオード部のｐｎ接合の接合面積は、用いた階層の分だけ増加するので、（例えば、３階層なら、接合面積は３倍になる）内部寄生抵抗は減少し、さらにサージ電圧に対する耐圧を向上させることができる。
【００２１】
また、前記第一の電極は、交互に形成された前記ｎ型領域およびｐ型領域の中から所望の降伏電圧に応じて選択された二つの領域のうち内側に位置する領域に電気的に接続され、前記第二の電極は、前記二つの領域のうち外側に位置する領域に電気的に接続される。
【００２２】
これにより、第一の電極と第二の電極との間に、任意の数のｐｎ接合を、直列に電気的に接続することができる。（例えば、ｎｐｎ、ｎｐｎｐｎ、ｐｎｐｎｐ等）よって、任意の降伏電圧を持つ、保護回路を形成することができる。
【００２３】
また、前記半導体装置は、さらに、前記保護ダイオード部の上に絶縁膜を介して形成され、第一の電極に電気的に接続される第一の配線と、前記保護ダイオード部の上に絶縁膜を介して形成され、第二の電極に電気的に接続される第二の配線とを備え、前記第一の配線は、前記第二の電極の一部の上に絶縁膜を介して形成され、前記第二の電極は、前記第一の電極を囲むように筒状に形成され、前記第一の電極および第二の電極は、互いに絶縁膜を介して電気的に絶縁されている。
【００２４】
これにより、第二の電極は、交互に形成された前記ｎ型領域およびｐ型領域の最外周のｎ型領域の上に全面に形成されるので、第二の電極と、保護ダイオードの最外周のｐｎ接合との距離はどの方向に対しても等しくなり、相対的に短くなる。よって、最外周のｎ型領域の寄生抵抗を小さくでき、サージ電圧に対する耐性が向上する。
【００２５】
また、前記第一の配線および第二の配線は同一階層に形成され、前記第一の配線は、前記第二の電極の一部に設けられた間隙を通るように形成される。
【００２６】
これにより、第一の配線と第二の配線は同一の階層内に形成されるので、プロセスをより簡略化させることができる。
【００２７】
また、前記第二の電極は、保護ダイオード部に電気的に接続される下部電極部分と、下部電極部分の上の上部電極部分とからなり、前記下部電極部分は、前記第一の電極を囲む筒状に形成され、前記上部電極部分は、前記第一の電極を囲む筒状の一部に前記間隙を設けて形成される。
【００２８】
これにより、交互に形成された前記ｎ型領域およびｐ型領域の最外周のｎ型領域と、第二の電極との接触領域を減らすことなく、第一の配線と第二の配線は同一の階層内に形成されるので、保護ダイオード部の内部寄生抵抗を増加させることなく、プロセスをより簡略化させることができる。
【００２９】
また、前記第一の配線および第二の配線は平坦な配線である。
また、前記半導体装置は、さらに、前記第一の電極に電気的に接続される第一のボンディングパッドと、前記第二の電極に電気的に接続される第二のボンディングパッドとを備え、前記複数の保護ダイオード部は、第一および第二のボンディングパッドと重ならない領域に設けられている。
【００３０】
これにより、平坦なボンディングパッドを形成しやすくなる。
また、前記複数の保護ダイオード部は、列状に配置される。
【００３１】
これにより、ボンディングパッドの間等に効率よく、複数の保護ダイオード部を配置することができる。
【００３２】
また、前記半導体装置は、さらに、前記第一の電極に電気的に接続される第一のボンディングパッドと、前記第二の電極に電気的に接続される第二のボンディングパッドとを備え、前記複数の保護ダイオード部は、第一または第二のボンディングパッドの下に形成される。
【００３３】
これにより、ボンディングパッド下の領域を無駄にすることなく、使用することができる。
【００３４】
また、前記複数の保護ダイオード部は、二次元状に配置される。
これにより、ボンディングパッド下等に効率よく、複数の保護ダイオード部を配置することができる。
【００３５】
また、前記第一の配線または前記第二の配線のうち、少なくとも一つがボンディングパッドとして形成されている。
【００３６】
これにより、ボンディングパッドを別に作る必要がないので、プロセスをより簡略化させることができる。
【発明の効果】
【００３７】
本発明は、実動作領域を小さくすることなく、または、半導体チップの面積を大きくすることなく、サージ電圧に対する耐性を向上させる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら詳細に説明する。
【００３９】
（実施の形態１）
図１Ａは、実施の形態１における半導体装置が備える保護回路の平面図である。
【００４０】
同図の保護回路５は、複数個の並列に電気的に接続された六角形の保護ダイオード部４を備える。これにより、半導体チップの面積を大きくすることなく、ｐｎ接合の接合面積を大きくし、サージ電圧に対する耐性を向上させることができる。
【００４１】
各保護ダイオード部４は、電極１と、電極２と、ダイオード部３とを備える。
図１Ｂは、図１Ａに示す保護回路５のＡ−Ａ’における断面を模式的に示す図である。
【００４２】
ダイオード部３は、ｎ型領域３ａ、ｐ型領域３ｂ、ｎ型領域３ｃ、ｐ型領域３ｄおよびｎ型領域３ｅを備える。これらの、ｎ型領域３ａ、ｐ型領域３ｂ、ｎ型領域３ｃ、ｐ型領域３ｄおよびｎ型領域３ｅは、上面から見ると、同心状に交互に形成されている。
【００４３】
ｎ型領域３ａは、六角形の形状をとり、保護ダイオード部４の中央に位置する。
ｐ型領域３ｂは、一定の幅でｎ型領域３ａを囲むように形成される。同様に、ｎ型領域３ｃはｐ型領域３ｂを、ｐ型領域３ｄはｎ型領域３ｃを、ｎ型領域３ｅはｐ型領域３ｄを一定の幅で囲むように形成される。すなわち、各領域は、上面から見ると、六角形の形状をとり、ダイオード部３は、ｎ型領域３ａを中心とし、順に外側に向かい、ｐ型領域３ｂ、ｎ型領域３ｃ、ｐ型領域３ｄおよびｎ型領域３ｅとなるｎｐｎｐｎの順で形成される。
【００４４】
電極１は、上面から見ると、六角形の形状をとり、ｎ型領域３ａの上に形成される。電極１とｎ型領域３ａとは電気的に接続される。
【００４５】
電極２は、上面から見ると、電極１を囲む形で六角形の形状をとり、ｎ型領域３ｅの上に、ｎ型領域３ｅよりも小さな大きさで形成される。電極２とｎ型領域３ｅは電気的に接続される。
【００４６】
以上のように、電極２はダイオード部３の最外層であるｎ型領域３ｅの上に、電極１を囲むように形成される。すなわち、電極２は、ｎ型領域３ｅの上方全面に形成されるので、電極２と、ｎ型領域３ｅおよびｐ型領域３ｄにより形成されるｐｎ接合（ダイオード部３の最外周に形成されているｐｎ接合）との距離はどの方向に対しても等しくなり、相対的に短くなる。これにより、図１０Ｂと比べて、ｎ型領域３ｅの寄生抵抗を小さくできる。したがって、サージ電圧に対する耐性が向上する。一方、図１０Ｂでは、ｎ型領域１０３ｅの図中の上方向および右方向の一部にしかコンタクト電極がなく、コンタクト電極と、ｎ型領域１０３ｅとｐ型領域１０３ｄにより形成されるｐｎ接合（ダイオード部１０３の最外周に形成されているｐｎ接合）との距離は方向により均等でなく、相対的に長いので、ｎ型領域１０３ｅの内部寄生抵抗は大きい。
【００４７】
図１Ｃは、実施の形態１における、半導体装置の等価回路図である。
同図の半導体装置は、図１Ａに示した保護回路５と、トランジスタ９とを備える。
【００４８】
保護回路５は、並列に電気的に接続された、複数個の保護ダイオード部４から形成される。電極１は、トランジスタ９の電極Ｇに電気的に接続され、電極２は、トランジスタ９の電極Ｓに電気的に接続される。
【００４９】
図２は、実施の形態１の保護回路５を備えた半導体チップの平面図である。
図２に示す半導体チップは、保護回路５と、トランジスタ９とを備える。保護回路５は１６個の保護ダイオード部４を備え、ゲートパッド電極９ｂの下方に設けられる。１６個の保護ダイオード部４の各電極１は、ゲートパッド電極９ｂと電気的に接続されている。トランジスタ９のゲートに電気的に接続されるゲート配線９ａは、コンタクト電極１９ａを介してゲートパッド電極９ｂと電気的に接続される。また、１６個の保護ダイオード部４の各電極２は、ソース配線２０と電気的に接続され、ソース配線２０は、ソース電極９ｃとコンタクト電極１９ｂを介して電気的に接続される。また、トランジスタ９のゲートは、ソース電極９ｃの下方に、格子状に形成される。ソース電極９ｃはコンタクト電極１９ｄを介して、トランジスタ９のソースと電気的に接続される。
【００５０】
図３は、図２のＢ−Ｂ’における断面を模式的に示した図である。
ｎ+半導体層１１の上に形成されたｎ-半導体層１０の上に絶縁層１３が形成される。絶縁層１３により、ｎ-半導体層１０と電気的に絶縁されたダイオード部３が形成される。ダイオード部３のｎ型領域３ａの上にトランジスタ９のゲートと電気的に接続される電極１およびゲートパッド電極９ｂが形成される。ダイオード部３のｎ型領域３ｅの上にトランジスタ９のソースと電気的に接続される電極２が形成される。電極１と電極２との間には、絶縁層１３が形成され、電極１と電極２とは、電気的に絶縁される。
【００５１】
上記保護回路５が、例えば厚さが１μｍで、領域が１ｍｍ2のポリシリコン層により構成され、１６個の保護ダイオード部４からなる場合、保護ダイオードのｐｎ接合の接合面積の和は従来に比べて約４倍に拡大するので、内部寄生抵抗は約４分の１に低減する。なぜなら、図１０Ｂに示す保護ダイオード１０３が、直径１０００μｍのリング状であれば、最外周のｐｎ接合の接合面積は、１μｍ×１０００μｍ×π＝１０００×π（μｍ2）となる。一方、図２に示す保護回路５では、同様の面積内に、直径２５０μｍのリング状の保護ダイオード部４を１６個備えることができる。この場合の最外周のｐｎ接合の接合面積の和は、１μｍ×２５０μｍ×１６×π＝４０００×π（μｍ2）となり、保護ダイオードの接合長の和は従来に比べて４倍に拡大する。例えば、従来技術で形成した保護ダイオードの内部寄生抵抗が８０Ωである場合、本実施の形態における保護回路５の内部寄生抵抗は約２０Ωとなる。例えば、この保護回路５を、入力容量（ゲート・ドレイン間容量とゲート・ソース間容量の和）が１００ｐＦ、ゲート抵抗が１０Ωおよびゲート耐圧が１６ＶであるＭＯＳＦＥＴのゲート電極とソース電極の間に並列に電気的に接続し、人体モデルのサージ電圧を入力した場合、従来の２００Ｖ程度のサージ破壊耐量を７００Ｖ程度に向上させることができる。
【００５２】
以上のように、トランジスタ９のゲートとソースとの間に、複数個の保護ダイオード部４を並列に電気的に接続した保護回路５を電気的に接続することで、同じ使用面積で、保護ダイオードのｐｎ接合の接合面積を大きくすることができる。さらに、電極２は、ダイオード部３の最外層であるｎ型領域３ｅの上方全面に形成されるので、電極２と、ｎ型領域３ｅおよびｐ型領域３ｄにより形成されるｐｎ接合との距離はどの方向に対しても等しくなり、相対的に短くなる。これらにより、保護ダイオードの内部寄生抵抗を低減させることができるので、半導体装置のサージ電圧に対する耐性を向上させる。
【００５３】
以上、本発明の実施の形態１に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【００５４】
例えば、上記実施の形態では、保護ダイオード部４の平面形状は、六角形の形状であるが、円形、多角形、または、楕円等の形状であってもよい。
【００５５】
また、上記実施の形態の説明に用いた図において、トランジスタ９として、ｎチャンネルＭＯＳＦＥＴ（トレンチ型ｎチャンネルＭＯＳＦＥＴ）を用いているが、その他のトランジスタおよび半導体素子を用いてもよい。例えば、ｐチャネルＭＯＳＦＥＴ、バイポーラトランジスタ、または、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）などの、保護が必要なトランジスタおよび半導体素子についても本発明は適用される。
【００５６】
さらに、保護回路５は、トランジスタ９のゲート・ソース間に電気的に接続されているが、入力パッドとＧＮＤ（またはＶＤＤ）の間に電気的に接続されてもよい。
【００５７】
（実施の形態２）
図４は、実施の形態２の保護回路５を備えた半導体チップの平面図である。なお、図２と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５８】
図４に示す平面図では、保護回路５が、ゲートパッド電極９ｂの下に設けられず、ゲートパッド電極９ｂとソース電極９ｃとの間に設けられている。保護回路５を形成する７個の保護ダイオード部４の、各電極１は、配線２１に電気的に接続されている。配線２１は、ゲートパッド電極９ｂとコンタクト電極１９ｃを介して電気的に接続される。実施の形態２の半導体チップでは、ゲートパッド電極９ｂの下に保護回路５がないので、ゲートパッド電極９ｂの平坦化を容易にすることができる。
【００５９】
（実施の形態３）
図５は、実施の形態３の保護回路５を備えた半導体チップの平面図である。なお、図４と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６０】
実施の形態３における保護ダイオード部４は、電極２の一部に間隙を有する。配線２１が、この間隙を通って、ゲートパッド電極９ｂと電気的に接続される。これにより、配線２１とソース配線２０とを、同一階層内に形成することができる。設計上、電極２に間隙を設けても、電極１とゲートパッド電極９ｂとを配線２０により直接、電気的に接続するのが困難な場合には、ゲートパッド電極９ｂと電気的に接続可能な他の隣接する電極１を介して、電極１とゲートパッド電極９ｂとを電気的に接続することができる。これにより、保護回路５は一層配線のみで形成されるので、プロセスをより簡略化させることができる。
【００６１】
（実施の形態４）
実施の形態４における、保護回路を備える、半導体チップの平面図は図２と同様である。
【００６２】
図６は、実施の形態４における、図２のＢ−Ｂ’における断面を模式的に示した図である。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６３】
実施の形態４における保護回路５は、電極２が、ｎ型領域３ｅの側面に形成され、ｎ型領域３ｅと電気的に接続される。これにより、電極２をポリシリコン層と同一階層に形成することができる。
【００６４】
ここで、電極２とポリシリコン層とを同一階層に形成するための、製造方法について説明する。
【００６５】
まず、ｎ+半導体層１１上に形成された、ｎ-半導体層１０の上に、絶縁層１３を介し、ポリシリコン層を形成し、ダイオード部３のｎ型領域およびｐ型領域を形成する。その後、電極２が電気的に接続されるｎ型領域３ｅを縦方向にエッチングすることで、ｎ型領域３ｅの側面を露出させる。ここに金属層を堆積させることによって電極２を形成し、ｎ型領域３ｅの側面と電極２を電気的に接続させる。電極２をポリシリコン層と同一階層に形成することで、保護ダイオード部４は使用する配線層を減少させることができるので、プロセスをより簡略化させることができる。
【００６６】
なお、上記実施の形態では、電極１がｎ型領域３ａの上に形成されているが、電極２と同様に、電極１がｎ型領域３ａの側面に形成されてもよい。また、電極１がｎ型領域３ａの側面に形成され、電極２がｎ型領域３ｅの上に形成されてもよい。
【００６７】
（実施の形態５）
実施の形態５における、保護回路を備える、半導体チップの平面図は図２と同様である。
【００６８】
図７は、実施の形態５において、図２のＢ−Ｂ’における断面を模式的に示した図である。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６９】
実施の形態５の保護回路５は、絶縁膜１３を介して複数階層に形成されたダイオード部３を備える。（各層の高さは、図３の一階層の高さと同じ。）各層のｎ型領域３ａは、金属層を介して電気的に接続され、各層のｎ型領域３ｅは、金属層を介して電気的に接続される。すなわち、各層のダイオード部３は、電極１と電極２の間に並列に電気的に接続される。図７と図３とを比較すると、三階層にダイオード部３を形成することによって、ｐｎ接合の接合面積は３倍になるので、内部寄生抵抗は１/３になり、さらにサージ電圧に対する耐圧を向上させることができる。
【００７０】
なお、各層のｎ型領域３ａ、および、各層のｎ型領域３ｅは、各層の間に、金属層をいれて、電気的に接続しているが、ｎ型領域３ａおよびｎ型領域３ｅに対してホールを開け、その中に金属層を埋め込んでもよい。
【００７１】
また、ダイオード部３は三階層をなしているが、複数層であればこれに限らない。
（実施の形態６）
図８Ａおよび図８Ｂは、実施の形態６における、保護ダイオード部４の平面図である。図８Ｃは、図８ＡのＣ−Ｃ’における断面を模式的に示した図である。図８Ｄは、図８ＢのＤ−Ｄ’における断面を模式的に示した図である。
【００７２】
図８Ａ〜Ｄに示すように、ダイオード部３は、内周から、ｎｐｎｐｎｐｎの順でｐｎ接合が形成されている。このうち、任意のｎ型領域またはｐ型領域を選択することによって、様々な降伏電圧を有する保護ダイオード部４の形成が可能である。図８Ｃに示す、保護ダイオード部４は、ｎ型領域３ａの上に電極１を形成し、ｎ型領域３ｅの上に電極２を形成している。例えば、ツェナーダイオードのｐｎ接合１個あたりの降伏電圧を、８Ｖ前後であるとすると、電極１と電極２の間に形成されるｐｎ接合は、ｎｐｎｐｎであるから、約１６Ｖの降伏電圧を有するダイオードとなる。一方、図８Ｄに示す、保護ダイオード部４は、ｎ型領域３ａの上に電極１を形成し、ｎ型領域３ｇの上に電極２を形成している。この場合、電極１と電極２の間に形成されるｐｎ接合は、ｎｐｎｐｎｐｎとなるから、約２４Ｖの降伏電圧を有するダイオードとなる。したがって、ｐｎ接合を複数個形成させておき、電極１および電極２を、所望の降伏電圧に対応するｎ型領域またはｐ型領域に電気的に接続することで、様々な降伏電圧を有する保護ダイオード部４を形成することができる。
【００７３】
（実施の形態７）
図９Ａは、実施の形態１における保護ダイオード部４を、六角形の形状から円形にした場合の、電極１および電極２の鳥瞰図である。電極１は円柱、電極２は円筒の形状をとり、電極１の一部分を電極２で囲んでいる。
【００７４】
図９Ｃは、図９Ａに示す電極１および電極２をダイオード部３に接続し、電極１を配線２１と接続した場合の断面を模式的に示した図である。図９Ｃに示すように、配線２１が電極２の上に形成されるため、配線２１と電極２に接続する配線とを同一階層内に形成することはできない。そのため、配線２１と電極２に接続する配線とを同一階層内に形成するためには、図５（実施の形態３）で示したように、電極２の一部に間隙を設けなくてはならない。この場合、電極２に間隙を設けた場所は、電極２とｎ型領域３ｅとは接触しないので、電極２とｎ型領域３ｅとの接触面積は減少し、ｎ型領域３ｅの内部寄生抵抗は増加してしまう。
【００７５】
図９Ｂは、実施の形態７における保護ダイオード部４の電極１および電極２の鳥瞰図である。図９Ｄは、図９Ｂに示す電極１および電極２をダイオード部３に接続し、電極１を配線２１と接続した場合の断面を模式的に示した図である。電極１は、円柱の形状をとり、電極２は、円筒の形状で、かつ、電極１を完全に囲むように形成した後、上部分の一部に間隙を設ける。この間隙に、電極１とゲートパッド電極９ｂとを、電気的に接続する配線２１を通すことで、図９Ｄに示すように、同一階層内に電極１および電極２の配線の形成ができる。これにより、実施の形態３と同様と効果を得ることができる。さらに図９Ｂの形状をとることで、電極２およびｎ型領域３ｅが電気的に接触する領域（電極２の下部分）に間隙を設ける必要がない。よって、電極２とｎ型領域３ｅとの接触面積は減少せず、ｎ型領域３ｅの内部寄生抵抗は増加しないので、保護ダイオード部４の内部寄生抵抗を高めることなく、同一階層内に電極１および電極２の配線を形成することができる。
【００７６】
なお、上記実施の形態では、電極２の１箇所に間隙を設けているが、複数箇所の間隙を設けてもよい。
【００７７】
また、上記実施の形態では、保護ダイオード部４の電極１および電極２は、円形の形状をとっているが、多角形、または、楕円等の形状を用いてもよい。
【００７８】
また、電極１がｎ型領域３aの上に形成され、電極２がｎ型領域３ｅの上に形成されているが、電極１がｎ型領域３ａの側面に形成され、あるいは、電極２がｎ型領域３ｅの側面に形成されてもよい。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置に利用でき、特にトランジスタのサージ破壊を防止するための保護ダイオードを有する半導体装置等に適用できる。
【図面の簡単な説明】
【００８０】
【図１Ａ】実施の形態１における半導体装置が備える保護回路の平面図である。
【図１Ｂ】図１Ａに示す保護回路５のＡ−Ａ’における断面を模式的に示した図である。
【図１Ｃ】実施の形態１における、半導体装置の等価回路図である。
【図２】実施の形態１の保護回路５を備えた半導体チップの平面図である。
【図３】実施の形態１における、図２のＢ−Ｂ’における断面を模式的に示した図である。
【図４】実施の形態２の保護回路５を備えた半導体チップの平面図である。
【図５】実施の形態３の保護回路５を備えた半導体チップの平面図である。
【図６】実施の形態４における、図２のＢ−Ｂ’における断面を模式的に示した図である。
【図７】実施の形態５における、図２のＢ−Ｂ’における断面を模式的に示した図である。
【図８Ａ】実施の形態６における、保護ダイオード部４の平面図である。（ｎｐｎｐｎの場合）
【図８Ｂ】実施の形態６における、保護ダイオード部４の平面図である。（ｎｐｎｐｎｐｎの場合）
【図８Ｃ】図８ＡのＣ−Ｃ’における断面を模式的に示した図である。
【図８Ｄ】図８ＢのＤ−Ｄ’における断面を模式的に示した図である。
【図９Ａ】保護ダイオード部４を円状で形成した場合の電極１および電極２の鳥瞰図である。
【図９Ｂ】実施の形態７における保護ダイオード部４の電極１および電極２の鳥瞰図である。
【図９Ｃ】図９Ａに示す電極１および電極２をダイオード部３に接続し、電極１を配線２１と接続した場合の断面を模式的に示した図である。
【図９Ｄ】図９Ｂに示す電極１および電極２をダイオード部３に接続し、電極１を配線２１と接続した場合の断面を模式的に示した図である。
【図１０Ａ】従来の半導体装置の保護ダイオードとその周辺の回路図である。
【図１０Ｂ】従来の保護ダイオードを備えた半導体チップの平面図である。
【図１０Ｃ】図１０ＢのＸ−Ｘ’における断面を模式的に示した図である。
【符号の説明】
【００８１】
１、２、１０１、１０２    電極
３    ダイオード部
３ａ、３ｃ、３ｅ、３ｇ、１０３ａ、１０３ｃ、１０３ｅ、    ｎ型領域
３ｂ、３ｄ、３ｆ、１０３ｂ、１０３ｄ    ｐ型領域
４    保護ダイオード部
５    保護回路
９、１０９    トランジスタ
９ａ    ゲート配線
９ｂ    ゲートパッド電極
９ｃ    ソース電極
１０、１１０    ｎ-半導体層
１１    ｎ+半導体層
１３、１１３    絶縁層
１９ａ、１９ｂ、１９ｃ、１９ｄ    コンタクト電極
２０    ソース配線
２１    配線
１０３    保護ダイオード
１０７    内部寄生抵抗
１１６    ゲート酸化膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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