(57)【特許請求の範囲】
【請求項１】
複数の外部端子と、
前記複数の外部端子に接続される内部回路と、
前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、
前記未使用端子処理手段は、前記未使用外部端子のうち入力端子に接続される出力バッファと、当該出力バッファを出力モードに設定可能な未使用端子制御信号を入力する未使用端子制御信号線とを有し、前記テストモード時に未使用端子制御信号により当該入力端子を出力モードに設定する
半導体集積回路装置。
【請求項２】
前記未使用端子制御信号線は、前記未使用端子処理手段の出力バッファに共通に接続されたものであって、
前記未使用端子制御信号線に接続され前記未使用端子制御信号を入力する切替信号入力端子を有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
複数の外部端子と、
前記複数の外部端子に接続される内部回路と、
前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、
前記未使用端子処理手段は、前記未使用外部端子のうち双方向端子に接続される出力バッファを出力モードに設定可能な未使用端子制御信号を入力する未使用端子制御信号線を有し、前記テストモード時に未使用端子制御信号により当該双方向端子を出力モードに設定する半導体集積回路装置。
【請求項４】
複数の外部端子と、
前記複数の外部端子に接続される内部回路と、
前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、
前記未使用端子処理手段は、前記未使用外部端子のうち双方向端子に接続される出力バッファを通常モード時に出力モードに設定可能な制御信号及び当該出力バッファをテストモード時に出力モードに設定可能な未使用端子制御信号を入力とする論理回路を有し、前記テストモード時に未使用端子制御信号により当該双方向端子を出力モードに設定する半導体集積回路装置。
【請求項５】
前記未使用外部端子と前記内部回路との間に設けられ、該未使用外部端子のそれぞれに接続されるスキャン・フリップフロップからなるシフトレジスタを有する
ことを特徴とする請求項１、３又は４記載の半導体集積回路装置。
【請求項６】
前記シフトレジスタは、前記テストモード時に内部回路にテスト信号を入力する
ことを特徴とする請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部端子数が多い場合であっても、内部回路の接続試験を行うことができる半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、特に組合せ回路からなる論理ＬＳＩ（Large Scale integrated Circuit：大規模集積回路）においては、回路機能のテスト容易化のため、ＬＳＩ内部にテスト専用回路であるスキャンテスト回路を有し、スキャンパス方式によるテストを実施することにより組合せ回路が正常に動作していることを確認するものが広く用いられている。
【０００３】
このスキャンテスト回路は、スキャン・フリップフロップを直列に接続したスキャンパス回路チエーンで構成され、シフトレジスタとして動作する。このスキャンテスト回路はＬＳＩの外部又は内部からスキャンテスト用のデータ（スキャンテストパターン）であるスキャンイン信号を入力するスキャンイン端子（スキャンテスト入力端子）と、ＬＳＩの外部からスキャンパステスト用のクロックを入力するスキャンクロック端子と、スキャンテストの結果であるスキャンテスト出力データが出力されるスキャンアウト端子とを有している。
【０００４】
スキャンパス方式は、テストモード（シフトモード）時に、スキャンイン端子を介してテスト用のスキャンテストパターンを入力（以下、スキャンイン）し、クロック端子にテスト用のスキャンクロックを入力し、そのデータをＬＳＩ内部の組み合わせ回路により論理演算させ、その演算結果である所定の期待値がスキャンテスト出力データとしてスキャンアウト端子から出力（以下、スキャンアウト）されることを確認することにより、組合せ回路が正常に動作していることを確認するものである。すなわち、スキャンアウトされたデータが予め計算した期待値通りであれば組合せ回路に不良はなく、期待値通りでなければ製造不良があると判定する。このように、スキャンテスト回路を採用することで、回路内部を組合せ回路として分離することができ、テストが容易になる。
【０００５】
ところで、このようなＬＳＩにおけるテストでは、ＬＩＳの外部信号数（外部端子）が、ＬＳＩのテストを行うためのテスタの信号数（テストピン）よりも多い場合には、テストピンが多いテスタ（以下、多ピンテスタという。）を新規に導入するのが一般的である。しかしながらこの多ピンテスタを導入するには、新規に設備を導入する必要があり、かつ多ピンテスタは極めて高価な装置であるため、多数の外部端子を有するＬＳＩに比して少ないテストピンのテスタにてテストを行う方法が望まれる。
【０００６】
そのような方法として、例えば特許文献１には、多ピン化された場合でも安価で容易に接続試験を行うことができる集積回路及びそのテスト方法が開示されている。この特許文献１に記載の技術においては、集積回路装置内にバウンダリスキャン回路が設けられていると共に、双方向端子パッドを含む入力端子パッドには、入力パッドが、双方向端子パッドを含む出力端子パッドには動作制御信号に基づいてＯＮ・ＯＦＦする出力バッファが設けられ、ＴＡＢ（Tape Automated Bonding）テープに実装された場合に、入力端子パッド及び出力端子パッドは短絡用配線によって短絡される。ここで、出力バッファは動作制御信号に基づいてＯＮ・ＯＦＦするため、出力端子については出力の競合が起こらず、バウンダリスキャンセルにスキャン端子を介してデータを設定した後、１つの出力端子パッドに対応する出力バッファをＯＦＦさせスキャンセルに設定されたデータを出力バッファ及び短落用配線を介して入力端子パッドに送り、更に入力パッドを介してこの入力パッドに対応するスキャンセルにて観測することにより接続試験を実行する。これにより、ピン数が多くなった場合でも接続試験を可能とするものである。
【０００７】
また、他の方法としては、テストボード上で何本かの入力端子を束ねて、ＬＳＩの見かけ上の信号数を減らす手法がある。図７は、従来の集積回路装置のテスト方法を示す図である。図７に示すように、ＬＳＩ２０１は、多数の外部端子を有するものとし、図７には、そのうち４つの外部端子であって入力端子２０２１〜２０２４を示す。これら入力端子２０２１〜２０２４は、それぞれ入力バッファ２０３１〜２０３４に接続されている。そして、これら入力端子２０２１〜２０１４に入力される４つの信号線２０４１〜２０４４がテストボード２０５にて１本の信号線２０６に束ねられ、この信号線２０６にＬＳＩテスタのテストピンが接続され、テスト信号が供給される。
【特許文献１】特開２００３−５７３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の特許文献１に記載の方法では、ＬＳＩのパッド部分を従来のロジック回路内部のノードの１つのとして扱うため、各入力パッドから所望のテスト信号を入力して内部回路の接続試験を行うことができないという問題点がある。また、上述したように、テストボード上にて複数の信号線を１つにまとめて一のテスト信号を入力する方法においては、テスタとしては安価な少ピンのテスタを使用することができるものが、信号線を外部で１つにまとめてしまうため、それらの入力端子には同じ値しか入力することができず、ＬＳＩの完全な機能テストができないという問題点がある。
【０００９】
本発明は、このような問題点を解決するためになされたものであり、外部端子数が内部論理回路のテストを行うテスタのピン数より多い場合であってもＬＳＩ内部の接続テストを可能にする半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路装置は、複数の外部端子と、前記複数の外部端子に接続される内部回路と、前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、前記未使用端子処理手段は、前記未使用外部端子のうち入力端子に接続される出力バッファと、当該出力バッファを出力モードに設定可能な未使用端子制御信号を入力する未使用端子制御信号線とを有し、前記テストモード時に未使用端子制御信号により当該入力端子を出力モードに設定するものである。
【００１１】
本発明においては、テストモード時にテスタに接続されない未使用の外部端子の処理をする未使用端子処理手段を有しているため、外部端子全てをテスタに接続できない場合であってもテストを可能にする。また、テスタと接続されない入力端子は出力モードに設定されるのでオープン（開放）になることがなく、外部からのノイズの影響で動作が不安定になったり、入力バッファが破壊されることがない。
【００１２】
また、前記シフトレジスタは、前記テストモード時に内部回路にテスト信号を入力することができる。
【００１３】
更に、前記未使用端子制御信号線は、前記未使用端子処理手段の出力バッファに共通に接続されたものであって、前記未使用端子制御信号線に接続され前記未使用端子制御信号を入力する切替信号入力端子を有することができる。
【００１６】
本発明にかかる他の半導体集積回路装置は、複数の外部端子と、前記複数の外部端子に接続される内部回路と、前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、前記未使用端子処理手段は、前記未使用外部端子のうち双方向端子に接続される出力バッファを出力モードに設定可能な未使用端子制御信号を入力する未使用端子制御信号線を有し、前記テストモード時に未使用端子制御信号により当該双方向端子を出力モードに設定するものである。これにより、前記テストモード時に未使用端子制御信号により当該双方向端子を出力モードに設定することができ、テスタと接続されない双方向端子が入力モードになることがなく、したがって、外部からのノイズの影響で動作が不安定になったり、入出力バッファの入力バッファが破壊されることがない。
【００１７】
本発明に係る他の半導体集積回路装置は、複数の外部端子と、前記複数の外部端子に接続される内部回路と、前記複数の外部端子のうちテストモード時に未使用となる未使用外部端子の処理をする未使用端子処理手段と、を有し、前記未使用端子処理手段は、前記未使用外部端子のうち双方向端子に接続される出力バッファを通常モード時に出力モードに設定可能な制御信号及び当該出力バッファをテストモード時に出力モードに設定可能な未使用端子制御信号を入力とする論理回路を有し、前記テストモード時に未使用端子制御信号により当該双方向端子を出力モードに設定するものである。
【発明の効果】
【００１９】
本発明によれば、外部端子のうちテストモード時に未使用となる未使用外部端子を例えば出力モードに設定するか、電源又はグランド電位に固定するなどする未使用処理手段を有するため、集積回路装置の外部端子数が内部論理回路のテストを行うためのテスタのピン数より多い場合であって、テスタと外部端子全てとを接続できない場合であってもＬＳＩ内部の接続テストを行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、ピン数が多い大規模ＬＳＩに比してピン数が少ないテスタを使用したＬＳＩ内部の接続テストを行うことができるＬＳＩに適用したものである。
【００２１】
大規模ＬＳＩにおいて、ＬＳＩの外部信号数、すなわちＬＳＩの内部論理回路のスキャンパステストを行うために使用される外部端子が、ＬＳＩのテストを行うための信号数、すなわちテストピンより多い場合にＬＳＩのテストを実行する場合、ＬＳＩの一部の端子（外部信号）はテスタに接続されない状態となる。以下、本明細書においては、テスタに接続されない未使用の外部端子を浮き端子という。
【００２２】
ＬＳＩの一部の端子（外部信号）をテスタに接続せず上記浮き端子とする場合、以下の２つの問題が生じる。すなわち、
１．入力端子及び入力モード時の双方向端子は、端子がオープンになるため、ノイズ等により入力バッファが破壊される
２．テスタに繋がない浮き端子から信号の出し入れができないため、ＬＳＩ全体の十分なテストを行うことができない
【００２３】
したがって、本発明の第１の実施の形態においては、浮き端子の入力バッファの破壊防止を図るべく、入力端子及び入力モード時の双方向端子をテストモード時において強制的に出力モードに設定するための未使用端子処理手段を設けると共に、各未使用外部端子にスキャン・フリップフロップＳＦＦを接続し、このフリップフロップ群によるスキャンチェーンを構成し、これを利用して内部回路にテスト信号を入力するものである。
【００２４】
図１は、本実施の形態におけるＬＳＩを示す模式図である。図１に示すように、本実施の形態におけるＬＳＩ１１０は、複数の外部端子のうち、テスト時に未使用となる双方向端子１１１ｉ、入力端子１１２ｊ、及び出力端子１１３ｋと、双方向端子１１１ｉ及び入力端子１１２ｊに接続続される入出力回路１２１並びに出力端子１１３ｋに接続される出力回路１２２と、ＬＳＩ内の論理回路である内部回路１３０とを有する。内部回路１３０は、テストモード時には、内部のスキャン・フリップフロップＳＦＦ_Ａ〜ＳＦＦ_Ｄによりスキャンパス回路が構成され、組み合わせ回路１３１〜１３３のスキャンパステストが実行可能に構成される。
【００２５】
また、内部回路１３０に対してスキャンパステストを行うためのスキャンパステスト信号であるスキャンイン（ＳＣＡＮＩＮ）信号、スキャンパステストのクロック信号であるスキャンクロック（ＳＣＡＮＣＬＫ）信号、組み合わせ回路からの出力又はスキャンイン信号かを選択させるスキャンイネーブル（ＳＣＡＮＥＮＡＢＬＥ）信号を入力するそれぞれ外部端子１４１〜１４３と、スキャンパステストを行って得られたスキャンアウト（ＳＣＡＮＯＵＴ）信号を出力する外部端子１４４とを有する。
【００２６】
このＬＳＩ１１０においては、例えば入出力回路１２１と、ＳＦＦ_Ａ，ＳＦＦ_Ｂとの間で組み合わせ回路１３１のテストを行い、ＳＦＦ_Ａ，ＳＦＦ_ＢとＳＦＦ_Ｃ，ＳＦＦ_Ｄとの間で組み合わせ回路１３２のテストを行い、ＳＦＦ_Ｃ，ＳＦＦ_Ｄと出力回路１２２との間で組み合わせ回路１３３のテストを行う。
【００２７】
ここで、本実施の形態におけるＬＳＩ１１０は、全ての外部端子をテスタに接続せずにテストを実行することを可能にするものであり、外部端子と内部回路１３０との間の入出力回路１２１、出力回路１２２に、未使用外部端子のそれぞれに接続されたスキャン・フリップフロップからなるシフトレジスタ（スキャンパス）が構成されている。また、双方向端子１１１ｉの入力モード、及び入力端子１１２ｊを出力モードに設定するための後述する未使用端子処理部を備えている。
【００２８】
すなわち、浮き端子となる外部端子には未使用処理部により出力モードに設定して信号が入力されないようにするため、これらの外部端子と接続される内部回路の入力に所望の信号を入力する手段として上記スキャン・フリップフロップを設ける。
【００２９】
また、未使用端子処理部は、未使用端子（浮き端子）のうち、入力端子１１２ｊにおいては、出力バッファと、この出力バッファのＯＮ・ＯＦＦを制御可能なテストモード切替信号としての多ピンテスト切替信号を入力する多ピンテスト切替信号線とからなり、テストモード時には多ピンテスト切替信号により出力バッファをＯＮして出力端子１１２ｊを出力モードに設定する。また、浮き端子のうち、双方向端子１１１ｉにおいては、双方向端子１１１ｉの入出力バッファの出力バッファのＯＮ・ＯＦＦを制御可能な制御手段を設け、同じく多ピンテスト切替信号により双方向端子１１１ｉを出力モードに設定する。したがって、これらの多ピンテスト切替信号線に共通に接続される信号線と、この信号線に接続され多ピンテスト切替信号を入力する多ピンテスト切替信号端子１４５を有する。
【００３０】
なお、図１では、簡単のため、テスト信号を入力する端子１４１〜１４４及び多ピンテスト切替信号端子１４５以外は、浮き端子であるとして説明するが、上述した如く、テスタに接続されずに浮き端子となる外部端子は、ＬＳＩの外部端子数、回路構成、テスタなどによって異なり、これに限るものではない。また、浮き端子のそれぞれにスキャン・フリップフロップが接続されるものとして説明するが、例えばテスト時にテスタに接続不能な外部端子である浮き端子を上記未使用端子処理部により出力モードに設定できればよく、当該浮き端子がスキャン・フリップフロップに接続されていない場合は、テスト終了後に当該浮き端子にテスタを接続してテストを行うようにしてもよい。すなわち、未使用処理部は、浮き端子となる可能性がある外部端子に設ければよく、その場合は、未使用処理部に共通の多ピンテスト切替信号ではなく、各未使用処理部を個別に動作させる多ピンテスト切替信号を入力するようにすればよい。
【００３１】
次に、本実施の形態における未使用端子処理部について更に詳細に説明する。図２（ａ）乃至図２（ｃ）は、本実施の形態におけるＬＳＩの外部端子への入出力部分を示す図であって、それぞれ双方向端子、入力端子、出力端子及びその入出力回路又は出力回路部分を拡大して示す回路図である。図２（ａ）に示すように、本実施の形態におけるＬＳＩ１１０においては、ＬＳＩの外部端子のうち、双方向端子１１１ｉには、これに接続された入力バッファ２及び出力バッファ３からなる入出力バッファ１と、シフトレジスタを構成するスキャン・フリップフロップＳＦＦ４と、入力バッファ２及びＳＦＦ４の出力が入力され多ピンテスト切替信号Ｓ１０１によりいずれか一方を選択して内部回路又は次段のＳＦＦへの入力Ｓ１０２１として出力する選択回路５と、出力バッファ３をイネーブルにするコントロール信号（イネーブル信号）Ｓ１０３及び多ピンテスト切替信号Ｓ１０１が入力されその論理和を出力するＯＲ回路６と、コントロール信号Ｓ１０３及びＬＳＩ内部の内部論理回路からの出力Ｓ１０４が入力されその排他的論理和が出力されるＥＸＯＲ回路（exclusive-OR circuit）７とを有する入出力回路が接続されている。ＳＦＦ４には、ＥＸＯＲ回路７の出力が入力され、ＳＣＡＮＣＬＫ信号Ｓ１０５１のタイミングでそのデータを保持し、保持していたデータを出力する。ＯＲ回路６は、双方向端子１１１ｉを出力モードに設定する未使用端子処理手段を構成する。なお、図２（ａ）においては、内部回路の出力（ＥＸＯＲ回路７の出力）がＳＦＦ４に入力される信号線のみを示すが、ＳＦＦ４は、前段のＳＦＦからの出力及び内部回路の出力が入力されこれらのいずれかをスキャンイネーブル信号により選択可能なマルチプレクサ及びマルチプレクサにて選択された信号をデータ入力とするフリップフロップとから構成される。
【００３２】
また、図２（ｂ）に示すように、本実施の形態におけるＬＳＩ１１０の外部端子のうち入力端子１１２ｊには、この入力端子１１２ｊに接続された入力バッファ１１と、上記ＳＦＦ４などとシフトレジスタを構成するＳＦＦ１２と、入力バッファ１１の出力及びＳＦＦ１２の出力が入力され多ピンテスト切替信号Ｓ１０１によりいずれか一方を選択して内部論理回路の入力Ｓ１０２２として出力する選択回路１３と、多ピンテスト切替信号１０２によりＯＮ・ＯＦＦし、イネーブル状態又はハイインピーダンス状態となる出力バッファ１４とを有する入出力回路が接続されている。ＳＦＦ１２は、前段のＳＦＦの出力又は前段のＳＦＦに接続される例えば選択回路５の出力又はスキャンイン信号がデータ入力され、それをＳＣＡＮＣＬＫ信号１０５２のタイミングで取り込み、保持したデータを選択回路１３に出力する。ここで、出力バッファ１４及び出力バッファ１４に多ピンテスト切替信号Ｓ１０１を入力する信号線とから入力端子１１２ｊを出力モードに設定する未使用端子処理手段が構成される。
【００３３】
また、図２（ｃ）に示すように、本実施の形態におけるＬＳＩの外部端子のうち出力端子１１３ｋは、これ接続される出力バッファ２１と、ＳＦＦ４及びＳＦＦ１２などとシフトレジスタを構成するＳＦＦ２２とを有する出力回路が接続される。ＳＦＦ２２は、内部回路からの出力信号Ｓ１０４２及び前段のＳＦＦの出力のいずれか一方をスキャンイネーブル信号にて選択して出力するマルチプレクサを入力に備えるフリップフロップからなり、ＳＣＡＮＣＬＫ信号Ｓ１０５３のタイミングでそれを取り込み、保持していたデータを出力する。
【００３４】
これら双方向端子１１１ｉのＯＲ回路６及び選択回路５に入力される多ピンテスト切替信号、並びに入力端子１１２ｊの出力バッファ１４及び選択回路１３に入力される多ピンテスト切替信号は、例えば、共通の信号線に接続し、その信号線に接続した図１に示す多ピンテスト切替信号端子１４５から供給することができる。この多ピンテスト切替信号Ｓ１０１は、例えば、テストモード時は「Ｈｉ」、通常モード時は「Ｌｏｗ」となる信号とすることができる。
【００３５】
この多ピンテスト切替信号により、図２（ａ）に示す出力バッファ３がテストモード時にはＯＮの状態となり、双方向端子１１１ｉを強制的に出力モードにすることができる。これにより、テストモード時に双方向端子１１１ｉをテスタに接続せず、浮き端子となっていても、双方向端子１１１ｉからノイズなどが入力することがなく、したがって入力バッファ２を破壊することを防止する。
【００３６】
また、テストモード時には、内部回路からの出力Ｓ１０４１がＳＦＦ４に入力され、スキャンクロックＳ１０５１のタイミングにて取り込まれ、選択回路５において多ピンテスト切替信号Ｓ１０１によりＳＦＦ４の出力が選択され内部回路の入力Ｓ１０２１となる。一方、通常モード時においては、多ピンテスト切替信号は「Ｌｏｗ」となる。この場合、入力モードのときは、コントロール信号が「Ｌｏｗ」になり、出力バッファ３はＯＦＦにされ、双方向端子１１１ｉからの入力が入力バッファ２を介して選択回路５に入力され、この双方向端子１１１ｉからの入力が選択されて内部回路の入力Ｓ１０２１となる。また、通常モードの出力モードのときは、コントロール信号Ｓ１０３がＯＲ回路６を介して出力バッファ３をＯＮにし、内部回路からの出力Ｓ１０４１が出力バッファ３を介して双方向端子１１１ｉから出力される。
【００３７】
また、図２（ｂ）に示すように、入力端子１１２ｊにおいては、多ピンテスト切替信号Ｓ１０１により出力バッファ１４をＯＮして、入力端子１１２ｊを出力モードに設定することができ、このことにより、入力端子１１２ｊをオープンにせず、入力バッファ１２の破壊を防止することができる。一方、通常モード時には、多ピンテスト切替信号Ｓ１０１は「Ｌｏｗ」となり、したがって出力バッファ１４もＯＦＦとなり、入力端子１１２ｊからの入力が選択回路１４にて選択され、内部回路の入力１０２２となる。
【００３８】
また、図２（ｃ）に示すように、出力端子１１３ｋに設けられる出力回路においては、内部回路からの出力１０４２がテストモード時にはＳＦＦ２１に取り込まれ、図１に示すスキャンアウト端子１４４から出力されるか、次段のＳＦＦに入力される。通常モード時には、出力端子１１３ｋを介して内部回路からの出力１０４２が出力される。
【００３９】
ここで、入出力回路１２１及び出力回路１２２に設けられるＳＦＦは、内部回路１３０のスキャンパス回路に設けられるＳＦＦと同様であり、フリップフロップのデータ入力にマルチプレクサを追加した構成となっている。図３は、一般的なスキャン・フリップフロップＳＦＦの構成を示す図である。図３に示すように、ＳＦＦ２０１は、スキャンイン信号かデータ信号かを選択して出力する選択回路（マルチプレクサ）２０２と、マルチプレクサ２０２のデータを保持するＤフリップフロップ２０２とを有する。マルチプレクサ２０２には、スキャンイネーブル信号が入力され、スキャンイン端子又は前段のＳＦＦから出力されるスキャンイン信号、又は組み合わせ回路からの出力データ信号のいずれか一方を選択して出力する。フリップフロップ２０３はマルチプレクサ２０２の出力をデータ入力とし、スキャンクロックのタイミングでデータを取り込んだり、出力したりする。その出力Ｑは、テストモード時にはスキャンアウトとして観測することができる。
【００４０】
スキャンパス回路を構成するには、該当する箇所のフリップフロップをこの図３に示すようなスキャン・フリップフロップに置き換え，各スキャン・フリップフロップの間をネットで結んでスキャン・パス（スキャン・チェーン）を構成すればよい。
【００４１】
なお、スキャン手法にはフルスキャンとパーシャルスキャンの２種類があるが、全てのフリップフロップをスキャン・フリップフロップに置き換えるフルスキャンとしてもよく、一部のフリップフロップのみをスキャン・フリップフロップに置き換えパーシャルスキャンとしてもよい。フルスキャンであれば、すべての回路を組み合わせ回路として取り扱えるようになり、テストが非常に容易になる。また、パーシャルスキャンとすれば、チップ面積の増大を抑えることができる。
【００４２】
次に、本実施の形態におけるＬＳＩ１１０のスキャンテスト方法について説明する。図４は、テスト方法の手順を示すフローチャートであり、図５（ａ）〜図５（ｃ）は、それぞれ多ピンテスト切替信号Ｓ１０１の信号レベル、スキャンイネーブル信号、スキャンクロック信号を示すタイミングチャートである。
【００４３】
図５（ａ）に示すように、テスト開始前（期間Ｔ１）においては、多ピンテスト切替信号は「Ｌｏｗ」となっている。スキャンテストを開始する際には、図４及び図５（ａ）に示すように、多ピンテスト切替信号をＯＮ（「Ｈｉ」）にする（ステップＳ１）。これにより、図２に示す双方向端子１１１ｉ及び入力端子１１２ｊは出力モードに設定される（ステップＳ２）。以降のスキャンパステストは、通常の方法と同様である。すなわち、図５（ｂ）に示すように、スキャンイネーブル信号をＯＮ（「Ｈｉ」）にして（ステップＳ３）、スキャンイン端子から目的のデータ（スキャンイン信号）を入力する。そして、スキャンクロック信号に合わせてシフトレジスタ動作（スキャンシフト）によりＳＦＦを目的の値に設定する（ステップＳ４、期間Ｔ２）。
【００４４】
その後、スキャンイネーブル信号をＯＦＦ（「Ｌｏｗ」）にし、ＳＦＦにてデータを取り込み（ステップＳ５、期間Ｔ３）、再びシフトレジスタ動作により（期間Ｔ４）、目的のＳＦＦの値をスキャンアウトから観測することができる。なお、テストが終了した場合は、多ピンテスト切替信号を再びＯＦＦ（「Ｌｏｗ」）にする。
【００４５】
本実施の形態によれば、外部端子と内部回路１３０との間にＳＦＦによるスキャンチェーンを設けることで、外部端子を介さずに内部回路１３０に対してスキャンイン信号を入力することができ、外部端子からスキャンイン信号を入力した場合と同様の試験を行うことができる。したがって、外部端子がテスタのテスタピンより多い場合などにおいては、例えば新しいテスタを準備したり、入力信号をまとめて１つとしたりする必要がなく、所望のテスト信号により内部回路の接続試験を行うことができる。この場合、テストモード時に不使用の浮き端子（未使用外部端子）のうち、入力端子及び双方向端子は、多ピンテスト切替信号により出力モードに設定されるため、テスタに接続されなくてもオープンになることがなく、したがって外部端子に設けられる入力バッファにノイズなどが混入して破壊してしまうことがない。
【００４６】
次に、本発明の第２の実施の形態について説明する。上述の第１の実施の形態においては、入力端子、入力モードの双方向端子を出力モードに設定することで、浮き端子からノイズが入力したりして入力バッファを破壊することを防止したが、本実施の形態においては、浮き端子を電源又はグランド電位に固定しても同様に、入力バッファの破壊を防止することができる。図６は、本実施の形態における外部端子部分を拡大して示す図である。なお、図６に示す本実施の形態において、図２に示す第１の実施の形態と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００４７】
図６（ａ）に示すように、双方向端子１１１ｉは、入出力バッファ１と、ＳＦＦ４と、双方向端子１１１ｉからの入力又はＳＦＦ４の出力のいずれか一方を選択して出力する選択回路５とを有する入出力回路と接続される。そして、この双方向端子１１１ｉにはプルダウン抵抗８と、一端が接地され他端がプルダウン抵抗８に接続されたスイッチ９とからプルダウンが構成されている。このスイッチ９は、テストモード時に、多ピンテスト切替信号Ｓ１０１によりＯＮになり、双方向端子１１１ｉの電位を接地レベルに固定する。
【００４８】
また、図６（ｂ）に示すように、入力端子１１２ｊは、入力バッファ１１と、ＳＦＦ１２と、これらいずれかの入力を選択する選択回路１３とを有する入出力回路と接続される。そして、この入力端子１１２ｊには、プルダウン抵抗１５と、一端が接地され、他端が接地されたスイッチ１６とからプルダウンが構成されている。このスイッチ１５も、テストモード時にスイッチ９と同様に、多ピンテスト切替信号Ｓ１０１によりＯＮになり、入力端子１１２ｊの電位を接地レベル固定する。図６（ｃ）に示す出力端子部分の構成は、図２（ｃ）に示す第１の実施の形態の出力端子部分と同様の構成となっている。
【００４９】
なお、本実施の形態においては、外部端子（双方向端子、入力端子）の電位を固定する手段としてプルダウンを構成するものとしたが、抵抗と、この抵抗と電源電位との間に多ピンテスト切替信号によりＯＮ・ＯＦＦするスイッチとを設けてプルアップを構成してもよいことは勿論である。
【００５０】
本実施の形態においては、テスタの端子数が少ない場合においては、各入力端子と、内部回路との間に、フリップフロップＦＦを接続し、ＳＣＡＮテストを使用することにより、外部端子からテスト信号を入力した場合と同様の試験を行うことができると共に、図５に示す第１の実施の形態と同様、テストモード時には、多ピンテスト切替信号がＯＮするため、双方向端子１１１ｉ及び入力端子１１２ｊの電位がグランド電位に接続されて安定化されるため、これらの端子がオープンになって外部からのノイズの影響で動作が不安定になったり、入出力バッファの入力バッファが破壊されることを防止することができる。
【００５１】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態におけるＬＳＩを示す模式図である。
【図２】（ａ）乃至（ｃ）は、本発明の実施の形態におけるＬＳＩの外部端子への入出力部分を示す図であって、それぞれ双方向端子、入力端子、出力端子部分を拡大して示す回路図である。
【図３】一般的なスキャン・フリップフロップＳＦＦの構成を示す図である。
【図４】本発明の実施の形態におけるＬＳＩのテスト方法の手順を示すフローチャートである。
【図５】（ａ）〜（ｃ）は、それぞれ多ピンテスト切替信号Ｓ１０１の信号レベル、スキャンイネーブル信号、スキャンクロック信号を示すタイミングチャートである。
【図６】本発明の実施の形態における外部端子部分を拡大して示す図である。
【図７】従来の集積回路装置のテスト方法を示す図である。
【符号の説明】
【００５３】
１  入出力バッファ  ２  入力バッファ  ３  出力バッファ  ４  ＳＦＦ  ５  選択回路  １３，１４  選択回路  ６  ＯＲ回路  ７  ＥＸＯＲ回路  ８，１５  プルダウン抵抗  ９，１６  スイッチ  １１，１３  入力バッファ  １２，１４，２１  出力バッファ  １０１  ＬＳＩ  １１１ｉ  双方向端子  １１２ｊ  入力端子  １１３ｋ  出力端子  １２１  入出力回路  １２２  出力回路  １３０  内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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