(57)【特許請求の範囲】
【請求項１】
半導体装置の第１設計データから、閾値以下の寸法を有する補正対象パターンを抽出するステップと、
前記第１設計データに基づいて前記半導体装置の第１特性を算出するステップと、
前記第１設計データに含まれる前記補正対象パターンを消去した第２設計データを生成するステップと、
前記第２設計データに基づいて前記半導体装置の第２特性を算出するステップと、
前記第１特性と前記第２特性との特性差が許容範囲内であるかを検査するステップと、
前記特性差が前記許容範囲内である場合に、前記第２設計データを前記半導体装置の製造に用いることを決定するステップ
とを含むことを特徴とするパターン作成方法。
【請求項２】
前記第１及び第２特性のそれぞれは、トランジスタ特性、回路特性、電気特性、タイミング特性、配線容量特性、及び配線抵抗特性の少なくとも一つを含むことを特徴とする請求項１に記載のパターン作成方法。
【請求項３】
請求項１に記載の第２設計データに基づいてマスクパターンを作成するステップと、
前記マスクパターンを有するフォトマスクを製造するステップと、
前記フォトマスクを用いて前記半導体装置を製造するステップ
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計に関し、特にパターン作成方法及び半導体装置製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高速化に伴いデバイスパターンのパターン形成に対する微細化の要求は非常に厳しくなっている。しかし、露光装置の照射光の短波長化や光学系の高開口数(NA)化等は、微細化の要求に充分応えるものとなっておらず、リソグラフィ工程で必要とされるマージンの確保が難しくなっている。そのため、超解像技術（ＲＥＴ）、及び光近接効果補正（ＯＰＣ）技術の高精度化が重要となる。しかしながら、ＲＥＴ及びＯＰＣ技術を用いてもなおマージンを確保することが困難となってきており、微細化を達成するためのリソグラフィ工程の難易度が向上しリソグラフィコストの上昇が深刻になっている。
【０００３】
微細化の要求は、特にシステムＬＳＩと呼ばれるデバイスにおいて顕著である。システムＬＳＩの設計では、セルと呼ばれる個別機能を有するモジュールが複数個集められたセルライブラリを使うことが多い。チップ設計段階では、回路設計により決められた回路情報に基づいて、セルライブラリに含まれるセルパターンを配置し、配置後のセル間、もしくはセル内を配線することによって所定の機能を実現させる（例えば、特許文献１参照。）。チップ面積の縮小を実現するためには、個々のセルパターンの縮小が必須となり、セルパターンの縮小にはデバイスパターンの微細化が伴うので上記のリソグラフィ工程の難易度の上昇が避けられなくなる。
【特許文献１】特開平６−２９１１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、リソグラフィ工程の難易度を低下させることが可能なパターン作成方法及び半導体装置製造方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の第１の特徴は、（イ）半導体装置の第１設計データから、閾値以下の寸法を有する補正対象パターンを抽出するステップと、（ロ）第１設計データに基づいて半導体装置の第１特性を算出するステップと、（ハ）第１設計データに含まれる補正対象パターンを消去した第２設計データを生成するステップと、（ニ）第２設計データに基づいて半導体装置の第２特性を算出するステップと、（ホ）第１特性と第２特性との特性差が許容範囲内であるかを検査するステップと、（ヘ）特性差が許容範囲内である場合に、第２設計データを半導体装置の製造に用いることを決定するステップとを含むパターン作成方法であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）半導体装置の第１設計データから、閾値以下の寸法を有する補正対象パターンを抽出するステップと、（ロ）第１設計データに基づいて半導体装置の第１特性を算出するステップと、（ハ）第１設計データに含まれる補正対象パターンを消去した第２設計データを生成するステップと、（ニ）第２設計データに基づいて半導体装置の第２特性を算出するステップと、（ホ）第１特性と第２特性との特性差が許容範囲内であるかを検査するステップと、（ヘ）特性差が許容範囲内である場合に、第２設計データを半導体装置の製造に用いることを決定するステップと、（ト）第２設計データに基づいてマスクパターンを作成するステップと、（チ）マスクパターンを有するフォトマスクを製造するステップと、（リ）フォトマスクを用いて半導体装置を製造するステップとを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、リソグラフィ工程の難易度を低下させることが可能なパターン作成方法及び半導体装置製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
（第１の実施の形態）
第1の実施の形態に係るパターン作成システムは、図1に示すように、中央演算処理装置(CPU)300を有する。CPU300は、抽出部341、第1特性算出部342、補正データ生成部343、第2特性算出部344、検査部345、及び決定部346を有する。抽出部341は、半導体装置の第1設計データから閾値以下の寸法を有する補正対象パターンを抽出する。第1特性算出部342は、第1設計データに基づいて製造される半導体装置の第1特性を算出する。補正データ生成部343は、第1設計データに含まれる補正対象パターンを補正した第2設計データを生成する。第2特性算出部344は、第2設計データに基づいて製造される半導体装置の第2特性を算出する。検査部345は、第1特性と第2特性との特性差が許容範囲内であるかを検査する。決定部346は、差分が許容範囲内である場合に、第2設計データを半導体装置の製造に用いることを決定する。
【００１３】
CPU300にはデータ記憶装置200が接続される。データ記憶装置200は、第1設計データ記憶部201、閾値記憶部202、補正対象パターン記憶部203、第1特性記憶部204、第2特性記憶部205、第2設計データ記憶部206、及び許容範囲記憶部207を有する。第1設計データ記憶部201は、第1設計データを保存する。閾値記憶部202は、抽出部が参照する閾値を保存する。補正対象パターン記憶部203は、抽出部が抽出する補正対象パターンを保存する。第1特性記憶部204は、第1特性算出部342が算出する第1特性を保存する。第2特性記憶部205は、第2特性算出部344が算出する第2特性を保存する。第2設計データ記憶部206は、補正データ生成部343が生成する第2設計データを保存する。許容範囲記憶部207は、検査部345が参照する許容範囲を保存する。
【００１４】
CPU300には、入力装置312、出力装置313、プログラム記憶装置330、及び一時記憶装置331がさらに接続される。入力装置312としては、例えばキーボード、及びマウス等のポインティングデバイス等が使用可能である。出力装置313には液晶ディスプレイ、モニタ等の画像表示装置、及びプリンタ等が使用可能である。プログラム記憶装置330は、CPU300を制御するオペレーティングシステム等を保存する。一時記憶装置331は、CPU300による演算結果を逐次格納する。プログラム記憶装置330及び一時記憶装置331としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープなどのプログラムを記録する記録媒体等が使用可能である。
【００１５】
次に図2に示すフローチャートを用いて第1の実施の形態に係るパターン作成方法を用いる半導体装置の製造方法について説明する。
【００１６】
(a) ステップS101で、図1に示す抽出部341は第1設計データ記憶部201から半導体装置の第1設計データを読み出す。次に抽出部341は、閾値記憶部202から閾値Tを読み出す。例えば、閾値Tはイオン注入工程における被注入領域の最小寸法である。しかし、閾値Tはこれに限定されず、最小寸法にマージンを加えた値でもよい。あるいは閾値Tは、0.5≧T/(λ/NA)を満たす値でもよい。なお、不等式において露光時の光の波長をλ、露光時に使用される露光装置の投影光学系の開口数をNAとしている。
【００１７】
(b) ステップS102で、抽出部341は第1設計データに含まれる複数のパターンのうち、閾値T以下の寸法WTを有する補正対象パターンを抽出し、抽出した補正対象パターンを補正対象パターン記憶部203に保存する。ステップS103で第1特性算出部342は、第1設計データに基づいて製造される半導体装置の第1特性を算出する。ここで「第1特性」にはトランジスタ特性、回路特性、電気特性、タイミング特性、配線容量特性、及び配線抵抗特性の少なくとも一つが該当する。例えばトランジスタ特性を算出するためには、第1特性算出部342は、第1設計データに基づいて製造されるトランジスタの構造を、モンテカルロ法による注入モデル及び動力学モンテカルロ法による拡散モデル等のプロセス解析法を用いて予測する。さらに第1特性算出部342は、予測された構造からトランジスタのチャネル長を求め、チャネル長により閾値電圧等を算出する。第1特性算出部342は、算出した第1特性を第1特性記憶部204に保存する。
【００１８】
(c) ステップS104で、補正データ生成部343は第1設計データ記憶部201から半導体装置の第1設計データを読み出す。次に補正データ生成部343は抽出部341によって抽出された補正対象パターンを補正する。ここで「補正」とは、補正対象パターンそのものを消去することを意味する。補正対象パターンを消去した後、補正データ生成部343は第1設計データから補正対象パターンを除去した第2設計データを生成する。補正データ生成部343は、生成した第2設計データを第2設計データ記憶部206に保存する。
【００１９】
(d) ステップS105で、第2特性算出部344は第2設計データ記憶部206から第2設計データを読み出す。次に第2特性算出部344は第2設計データに基づいて製造される半導体装置の第2特性を算出する。第1特性と同様、「第2特性」にはトランジスタ特性、回路特性、電気特性、タイミング特性、配線容量特性、及び配線抵抗特性の少なくとも一つが該当する。第2特性算出部344は、算出した第2特性を第2特性記憶部205に保存する。
【００２０】
(e) ステップS106で、検査部345は第1特性記憶部204から第1特性を読み出し、第2特性記憶部205から第2特性を読み出す。また検査部345は許容範囲記憶部207から許容範囲Rを読み出す。次に検査部345は第1特性と第2特性との特性差を算出し、算出された特性差が許容範囲R内であるか否かを検査する。例えば第1特性及び第2特性のそれぞれがタイミング特性であった場合に、第1特性と第2特性の間に特性差が生じても、その特性差によって製造される半導体装置に遅延障害等が生じないかを、特性差と許容範囲Rを比較することにより検査する。算出された特性差が許容範囲R内である場合、ステップS107に進む。また算出された特性差が許容範囲R外である場合、ステップS108に進む。
【００２１】
(f) 算出された特性差が許容範囲R内である場合、除去された補正対象パターンは半導体装置の特性に影響しない重要度の低いパターンであることを意味する。さらに、第2設計データに基づいて製造される半導体装置は、第1設計データに基づいて製造される半導体装置と同等であることを意味する。この場合、ステップS107で決定部346は第2設計データを半導体装置の製造に用いることを決定する。
【００２２】
(g) ステップS106で算出された特性差が許容範囲R外である場合、除去された補正対象パターンは半導体装置の特性に影響する重要なパターンであることを意味する。さらに、第2設計データに基づいて製造される半導体装置は、第1設計データに基づいて製造される半導体装置と同等ではないを意味する。この場合、ステップS108で決定部346は第1設計データを半導体装置の製造に用いることを決定する。
【００２３】
(h) ステップS111で使用が決定された第1設計データ及び第2設計データのいずれかに層間論理演算、白黒反転処理、重複除去処理、細めあるいは太め処理、拡大あるいは縮小処理等の図形演算処理を施し、マスクパターンを作成する。ステップS112でEB描画装置等を用いてマスクパターンを有するフォトマスクを製造する。最後にステップS113で、フォトマスクを用いて半導体装置を製造し、実施の形態に係る半導体装置の製造方法を終了する。
【００２４】
以上図2に示した第1の実施の形態に係るパターン作成方法を用いる半導体装置の製造方法によれば、第1特性と第2特性の間の特性差が許容範囲R内である場合、閾値T以下の寸法DTを有する補正対象パターンを削除した第2設計データが半導体装置の製造に用いられる。閾値T以下の寸法DTを有する補正対象パターンが設計データに含まれていると、リソグラフィ工程の難易度が上昇し、半導体装置の製造コストが上昇する。これに対し、第2設計データに基づいて半導体装置を製造すれば、閾値T以下の寸法DTを有する補正対象パターンが削除されているため、ステップS113に含まれるリソグラフィ工程における条件出し、メンテナンス等の簡易化を図ることが可能となる。さらに第1の実施の形態に係るパターン作成方法においては、第2設計データに基づいて半導体装置を製造しても、第1設計データに基づいて半導体装置を製造した場合と同等の半導体装置が得られることがステップS106で検証されている。そのため、第2設計データを用いても品質の低下を伴うことなく、半導体装置の製造コストの低減が可能となる。例えば、65nmノード世代の半導体装置に開発工程に第1の実施の形態に係るパターン作成方法を適用することにより、イオン注入工程におけるリソグラフィコストを従来の約三分の一に圧縮可能な場合もある。
【００２５】
なお第1の実施の形態に係るパターン作成方法を用いる半導体装置の製造方法は、図2に示した順序に限定されない。例えば、ステップS103を実施した後にステップS102を実施してもよい。また、上述したステップS103の説明において、「補正」とは、補正対象パターンそのものを消去することを意味すると記載した。これに対し、「補正」とは、補正対象パターンの閾値T以下の寸法WTを、閾値Tより大きな寸法WUに修正することを意味してもよい。この場合、ステップS104で、補正データ生成部343は第1設計データの補正対象パターンの閾値T以下の寸法WTを、閾値Tより大きな寸法WUに修正した第2設計データを生成する。さらにステップS106で第1特性と第2特性との特性差が許容範囲R内であれば、ステップS107で修正された補正対象パターンを含む第2設計データを半導体装置の製造に用いることを決定すればよい。
【００２６】
次に図3乃至図7を用いて、第1の実施の形態に係るパターン作成方法の応用例について説明する。図3及びA-A方向から見た断面図である図4は、第1設計データに含まれる互いに隣接する第1セル21及び第2セル22を示している。第1セル21は、周囲を素子分離領域31に囲まれた素子領域41、及び素子領域41上に配置されたゲート51a, 51bを有する。また第2セル22は、周囲を素子分離領域32に囲まれた素子領域42、及び素子領域42上に配置されたゲート52a, 52bを有する。
【００２７】
第1セル21及び第2セル22の一部に、燐(P+)等の不純物を注入する場合には、図5に示すように開口パターン26, 27, 28が設けられたレジストマスク25が第1セル21及び第2セル22上に配置される。そのため図6に示すように、開口パターン26に対応する被注入領域126、開口パターン27に対応する被注入領域127、及び開口パターン28に対応する被注入領域128に設計上、不純物が注入されることとなる。
【００２８】
ここで、開口パターン28及び対応する被注入領域128の寸法Wが、イオン注入工程における被注入領域の最小寸法閾値T以下の寸法WTである場合、第1の実施の形態に係るパターン作成方法においては図7に示すように第1の設計データから被注入領域128を消去した第2の設計データを生成する。しかし、第2の設計データに基づいて半導体装置を製造しても特性に変化がない場合は、被注入領域128を設けることは半導体装置の製造において重要ではないことを意味する。第2の設計データに基づいて半導体装置を製造すれば、リソグラフィ工程において最小寸法閾値T以下の寸法WTを有する開口パターン28を設ける必要がない。そのため、リソグラフィ工程の難易度を低下させることが可能となる。また結果として、低いコストで半導体装置を製造することも可能となる。
【００２９】
（第2の実施の形態）
図8に示す第2の実施の形態に係るパターン作成システムが図1と異なるのは、CPU300が製造容易性検証部347、修正部348、光近接効果補正部349、及び補正検証部350をさらに有し、データ記憶装置200が製造容易性記憶部208及び第3設計データ記憶部209をさらに有する点である。
【００３０】
CPU300の製造容易性検証部347は、閾値T以下の寸法WTを有する補正対象パターンの露光工程における製造容易性（マニュファクチャビリティ）を検証する。修正部348は、マスクデータ処理(MDP)プログラム等を実行することにより、補正対象パターンの閾値T以下の寸法WTを閾値Tより大きな寸法WUに修正する。さらに修正部348は、第1設計データの補正対象パターンを修正した第3設計データを生成する。光近接効果補正部349は、光近接効果補正(OPC)プログラム等を実行し、第3設計データにOPC処理を施す。補正検証部350は、OPC処理を施した第3設計データにパターン間の短絡が生じていないか、あるいは本来結合すべきパターン間が切断されていないかを検証する。さらに補正検証部350は、OPC処理を施した第3設計データにデザインルール違反が生じていないか等も検証する。データ記憶装置200の製造容易性記憶部208は、製造容易性検証部347が出力する製造容易性検証結果を保存する。第3設計データ記憶部209は、修正部348が生成する第3設計データを保存する。図8に示すパターン作成システムのその他の構成要件は、図1に示したパターン作成システムと同様であるので、説明は省略する。
【００３１】
次に図9に示すフローチャートを用いて第2の実施の形態に係るパターン作成方法について説明する。
【００３２】
(a) ステップS101からステップS105については、図2と同様に実施する。次にステップS106で算出された特性差が許容範囲R外である場合、第2の実施の形態においてはステップS201に進む。ステップS201で図8に示す製造容易性検証部347は、閾値T以下の寸法WTを有する補正対象パターンの露光工程におけるマニュファクチャビリティを検証する。一例として、製造容易性検証部347は、フーリエ変換プログラム等を用いた露光シミュレーションにより補正対象パターンに対応する投影像の光強度を算出することにより、補正対象パターンのマニュファクチャビリティを検証する。検証後、製造容易性検証部347は製造容易性検証結果を製造容易性記憶部208に保存する。
【００３３】
(b) ステップS201の検証により、補正対象パターンが閾値T以下の寸法WTを有しても、配置位置や隣接パターンとの距離等の関係によりマニュファクチャビリティが高いと判断された場合にはステップS301に進む。ステップS301で決定部346は第1設計データを半導体装置の製造に用いることを決定する。また補正対象パターンのマニュファクチャビリティが低いとステップS201で判断された場合には、ステップS202に進む。ステップS202で修正部348は、MDPプログラム等を実行することにより、補正対象パターンの閾値T以下の寸法WTを閾値Tより大きな寸法WUに修正する。なお修正部348は、製造容易性記憶部208に保存されている製造容易性検証結果に基づいて修正の強度を決定する。修正後、修正部348は第1設計データの補正対象パターンを修正した第3設計データを第3設計データ記憶部209に保存する。
【００３４】
(c) ステップS203で光近接効果補正部349は、第3設計データ記憶部209から第3設計データを読み出す。次に光近接効果補正部349は、OPCプログラム等を実行し、第3設計データにOPC処理を施す。その後、光近接効果補正部349はOPC処理を施した第3設計データを第3設計データ記憶部209に保存する。次にステップS204で補正検証部350は、第3設計データ記憶部209からOPC処理を施した第3設計データを読み出す。次に補正検証部350はOPC処理を施した第3設計データにパターン間の短絡が生じていないか、あるいは本来結合すべきパターン間が切断されていないかを検証する。さらに補正検証部350は、OPC処理を施した第3設計データにデザインルール違反が生じていないか等も検証する。補正検証部350により第3設計データは適切にOPC処理されたと判断された場合、ステップS205で決定部346は第3設計データを半導体装置の製造に用いることを決定し、第2の実施の形態に係るパターン作成方法を終了する。
【００３５】
以上示した第2の実施の形態に係るパターン作成方法で生成される第3設計データは、マニュファクチャビリティが高くなるように修正されている。そのため、第3設計データに基づいて半導体装置を製造した場合も、リソグラフィ工程の難易度が低下させることが可能となる。結果として、第3設計データを用いることにより、低いコストで半導体装置を製造することが可能となる。またステップS301で使用が決定された第1設計データも、マニュファクチャビリティが高いことがステップS201で検証されている。この場合、第1設計データを用いても、低いコストで半導体装置を製造することが可能である。
【００３６】
（第3の実施の形態）
まずセルライブラリベースで半導体装置を設計する際に、各々のセルにとられる「のりしろ領域」について説明する。システムLSIやASICデバイスの設計工程においては、複数のスタンダードセルを配置した後にスタンダードセルどうしを配線する開発方法が広く採用されている。この場合、あるスタンダードセルを配置した時に、配置されたスタンダードセルにその後隣接して配置されるスタンダードセルに含まれるパターンを特定することはできない。そのため、複数のスタンダードセル総てについて、隣接して配置されるスタンダードセルがどのようなパターンを有していてもデザインルール違反とならないよう、スタンダードセルの内周に図10に示す「のりしろ領域101」がとられる。のりしろ領域101には、スタンダードセルに機能をもたらす機能パターンの配置が禁止されている。そして周囲をのりしろ領域101で囲まれたパターン配置領域102に、機能パターン103a, 103b, 103cが配置される。
【００３７】
ここでのりしろ領域の最小寸法（幅）は、チップ設計時の各レイヤー毎に許容される最小幅bの半分であるb/2が必要である。図11に示す例では、のりしろ領域161a, 161bが確保されたセル61、のりしろ領域162a, 162bが確保されたセル62、のりしろ領域163a, 163bが確保されたセル63、及びのりしろ領域164a, 164bが確保されたセル64が配置されたセルパターンを示している。のりしろ領域161a, 161b, 162a, 162b, 163a, 163b, 164a, 164bのそれぞれは幅b/2を有するため、セル61, 62, 63, 64のそれぞれに含まれる機能パターン同士はデザインルール上許容される最小幅bを必ずおいて配置される。しかし、機能パターンによっては必ずしも最小幅bをとらずに配置してもよいものがある。例えば、のりしろ領域162b, 164aの一部の領域65において最小幅bをとる必要がない場合は、領域65においてのりしろ領域162b, 164aを確保する必要がない。この場合、領域65でのりしろ領域を確保することは設計上冗長であり、チップ面積の縮小を阻害する。
【００３８】
よって、第3の実施の形態におけるデータ処理方法においては、セル同士が配置される時にのりしろ領域の組み合わせによって確保されるパターンが、デバイス上必要か否かをデータベースにまず保存する。次にCPUのセル配置配線用の設計ツールがセルライブラリに含まれるセルを配置した後に、設計ツールがデータベースを参照し、不要なパターンを修正もしくは除去する。なお、修正もしくは除去はセル配置時に行ってもよい。あるいはパターンを別レイヤーに置換してもよいし、レイヤー同士のブーリアン演算(AND)処理をしてもよい。その後、不要なパターンを修正もしくは除去しても製造される半導体装置の性能に影響がない場合、不要なパターンを修正もしくは除去したセルパターンに従って半導体装置を製造する。
【００３９】
なお第3の実施の形態では、データ処理方法をインプラレイヤーに適用する例を説明した。しかし、のりしろ領域でのパターン接触により最小デザインルール近傍のパターンが形成され、形成されるパターンがデバイス性能に影響のないという現象は、ウェル工程、メタル工程、ゲート工程、及び拡散工程等でも生じうる。したがって第3の実施の形態に係るデータ処理方法は、ウェル工程、メタル工程、ゲート工程、及び拡散工程等にも適用可能であることはいうまでもない。
【００４０】
（第4の実施の形態）
MDPにおいては、RET及びOPCの高精度化にあわせて、レイアウト制約を細かく設定することにより、リソグラフィ工程のマニュファクチャビリティを上昇させている。レイアウト制約を細かく設定するためには、パターンの最小線幅、パターン間の隣接スペース幅、及びレイヤー間で生じるオーバーレイエラーを見込んだ上でのパターン配置位置の制約等のデザインルールを複雑にする必要がある。
【００４１】
リソグラフィ工程において、理論的には照射光の短波長化及び投影光学系の高NA化によりウェハ上に解像できる最小パターン寸法を小さくすることが可能である。しかし、短波長化は実現が困難である。そのため、高NA化が解像度向上の手段として主流となっており、特に1:1のラインアンドスペース(L/S)パターンの解像度向上には高NA化は効果的な手段である。しかし、高NA化は孤立パターンのリソグラフィマージンを小さくする傾向がある。したがって、高NAの投影光学系で微細パターンを形成する場合、孤立したパターンの最小寸法は制約される。具体的には、孤立パターンの寸法（線幅）W  （但し、W1＜W2＜W3）と、隣接するパターンとのパターン間距離S（S1＜S2＜S3）とが、下記(1)乃至(3)式の関係を満たすデザインルールを作成する必要がある。
【００４２】
W1<=W<W2  :  S1<=S      …(1)
W2<=W<W3  :  S2<=S      …(2)
W3<=W      :  S3<=S     …(3)
図12(a)に示す例では、それぞれ線幅W1のパターン221aとパターン221bがパターン間距離S1をおいて配置されている。パターン221aとパターン221bの配置は、(1)式よりデザインルールを満たす。図12(b)に示す例では、それぞれ線幅W3のパターン222aとパターン222bがパターン間距離S1をおいて配置されている。パターン222aとパターン222bの配置は、(3)式よりデザインルール違反である。図12(c)に示す例では、それぞれ線幅W1のパターン223aとパターン223bがパターン間距離S3をおいて配置されている。パターン223aとパターン223bの配置は、(1)式よりデザインルールを満たす。図12(d)に示す例では、それぞれ線幅W3のパターン224aとパターン224bがパターン間距離S3をおいて配置されている。パターン224aとパターン224bの配置は、(3)式よりデザインルールを満たす。図12(a)乃至図12(d)に示すように、リソグラフィ工程では太いパターン（ライン）の間に細いスペースを設けることはデザインルール違反となる場合がある。したがって従来は、(1)乃至(3)式で規定されるデザインルールを遵守するためには、図13に示すように線幅W3のパターン225を有するセルにはS3の1/2の太さを有する「のりしろ領域」を一律に確保していた。
【００４３】
図14(a)においては、セル241, 242, 243のそれぞれの「のりしろ領域」の太さを一律にS3の1/2とし、セル241, 242, 243を従来のデータ処理方法で配置した例を示している。この場合、セル242の線幅W3のパターン324とセル243の線幅W3のパターン325との間にパターン間距離S3が確保され、デザインルールが遵守される。しかし、セル241の線幅W1のパターン424とセル242の線幅W1のパターン425との間にまでパターン間距離S3を確保するのは冗長であり、セル配置後のチップ面積の増大をもたらす。
【００４４】
図14(b)においては、セル241, 242, 243のそれぞれの「のりしろ領域」の太さを一律にS1の1/2としている。この場合、セル241の線幅W1のパターン424とセル242の線幅W1のパターン425との間のパターン間距離SはS1となるが、セル242の線幅W3のパターン324とセル243の線幅W3のパターン325との間にパターン間距離SもS1となり、デザインルール違反となる。この場合、第4の実施の形態に係るデータ処理方法によれば、設計ツールが上記(1)乃至(3)式を保存しているデータベースを参照することにより、パターン324とパターン325との間に必要なパターン間距離S3を読み出し、図14(c)に示すようにパターン324とパターン325との間のパターン間距離SがS3となるようにセル242とセル243を配置する。なお、セル242とセル243の間にダミーセルを配置してもよい。また、セル242とセル243の配置位置を変更するのではなく、セル242のパターン324近傍の「のりしろ領域」及びセル243のパターン325近傍の「のりしろ領域」の太さのみをS3の半分に変更してもよい。以後、パターン間距離Sを修正しても製造される半導体装置の性能に影響がない場合は、パターン間距離Sを修正したレイアウトデータに基づいて半導体装置を製造する。
【００４５】
以上示した第4の実施の形態に係るデータ処理方法によれば、チップの面積増大を最小限に抑え、なおかつデザインルールを満たすチップ設計を行うことが可能となる。なお、第4の実施の形態に係るデータ処理方法は、セル配置配線設計のセル配置工程に組み込んでもよいし、セル配置工程終了後に実施してもよい。
【００４６】
（第5の実施の形態）
上述したように、高NAの投影光学系では孤立パターンのリソグラフィマージンが小さくなる。ここで、セルを配置してチップを設計する場合、図15に示すように、最も外側に配置された終端セル141, 142, 143, 144は幅広のスペースに面する。そのため、最も外側に配置された終端セル141, 142, 143, 144に含まれる「のりしろ領域」近傍の拡散領域等の活性領域のパターンは、リソグラフィマージン確保のため、寸法を太くする必要がある。
【００４７】
しかし、セルライブラリに保存されているセルは、チップの端部に配置されるのか、中心部に配置されるのかは、配置時にならないとわからない。そのため従来は、セルライブラリに含まれる総てのセルについて、「のりしろ領域」近傍の活性領域のパターンを一律に太くする方法がとられていた。しかし、「のりしろ領域」近傍の活性領域のパターンを一律に太くすると、個々のセル面積が増大し、ひいてはセルを配置して設計されるチップの面積が増大するという問題があった。
【００４８】
これに対し、第5の実施の形態に係るパターン作成方法によれば、CPUの設計ツールがセル配置後、終端セルが面するスペースの広さに基づいて終端セルの活性領域の寸法のみを太くする。この際、設計ツールは、CPUに接続されたデータベースに保存されているスペースの広さと、スペースの広さに対応する活性領域の最小寸法の関係式等を参照することとしてもよい。
【００４９】
また、終端セルに含まれる活性領域の寸法を修正するのではなく、終端セルのスペースに面する側にダミーセルを配置して、終端セルに含まれる活性領域のリソグラフィマージンを確保してもよい。
【００５０】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。例えば上述したパターン作成方法及びデータ処理方法のそれぞれは、時系列的につながった一連の処理あるいは操作として表現可能である。したがって、パターン作成方法及びデータ処理方法のそれぞれを図1に示すCPU300で実行するために、CPU300内のプロセッサなどが果たす複数の機能を特定するコンピュータプログラム製品で図2等に示したパターン作成方法及びデータ処理方法のそれぞれを実現可能である。ここで、コンピュータプログラム製品は、CPU300に入出力可能な記録媒体あるいは記録装置等をいう。記録媒体としては、メモリ装置、磁気ディスク装置、光ディスク装置、その他のプログラムを記録することができるような装置が含まれる。このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の第1の実施の形態に係るパターン作成システムを示す模式図である。
【図２】本発明の第１の実施の形態に係るパターン作成方法を示すフローチャート図である。
【図３】本発明の第１の実施の形態に係るパターン作成方法を説明するためのセルの第1の模式図ある。
【図４】本発明の第１の実施の形態に係るパターン作成方法を説明するためのセルの第2の模式図ある。
【図５】本発明の第１の実施の形態に係るパターン作成方法を説明するためのセルの第3の模式図ある。
【図６】本発明の第１の実施の形態に係るパターン作成方法を説明するためのセルの第4の模式図ある。
【図７】本発明の第１の実施の形態に係るパターン作成方法を説明するためのセルの第5の模式図ある。
【図８】本発明の第2の実施の形態に係るパターン作成システムを示す模式図である。
【図９】本発明の第2の実施の形態に係るパターン作成方法を示すフローチャート図である。
【図１０】本発明の第3の実施の形態に係るデータ処理方法を説明するためのセルの第1の模式図である。
【図１１】本発明の第3の実施の形態に係るデータ処理方法を説明するためのセルの第2の模式図である。
【図１２】本発明の第4の実施の形態係るデータ処理方法を説明するためのセルに含まれるパターンの模式図である。
【図１３】本発明の第4の実施の形態係るデータ処理方法を説明するためのセルの模式図である。
【図１４】本発明の第4の実施の形態係るデータ処理方法を説明するためのセルパターンの模式図である。
【図１５】本発明の第５の実施の形態係るデータ処理方法を説明するためのセルパターンの模式図である。
【符号の説明】
【００５２】
200…データ記憶装置
201…第1設計データ記憶部
202…閾値記憶部
203…補正対象パターン記憶部
204…第1特性記憶部
205…第2特性記憶部
206…第2設計データ記憶部
207…許容範囲記憶部
208…製造容易性記憶部
209…第3設計データ記憶部
330…プログラム記憶装置
331…一時記憶装置
341…抽出部
342…第1特性算出部
343…補正データ生成部
344…第2特性算出部
345…検査部
346…決定部
347…製造容易性検証部
348…修正部
349…光近接効果補正部
350…補正検証部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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