(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と
前記半導体基板に形成されており、前記第１導電型の第１のウェルと第２のウェルと、
前記第１のウェルと前記第２のウェルの間で、前記第２のウェルを囲むように設けられた前記第１導電型と逆導電型の第２導電型のガードリングと、
前記第１のウェルに形成されたデジタル回路領域と、
前記第２のウェルに形成されたアナログ回路領域と、
前記第２のウェルと前記ガードリングの間で前記アナログ回路領域を囲むように形成された、前記第２のウェルよりも不純物濃度の低い第１導電型の第１の低濃度領域と、
前記第２のウェルを囲むように設けられたガードリングの下に前記ガードリングと接合し、前記ガードリングで囲まれ、前記第２のウェルの底面側を覆うように形成された前記第２導電型と同一導電型の第２導電型のディープウェルと、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のウェルと前記ガードリングの間に、前記第２のウェルよりも不純物濃度の低い前記第１導電型の第２の低濃度領域を有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１導電型がＰ型であり、前記第２導電型がＮ型である半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１および第２の低濃度領域の不純物濃度が前記半導体基板と等しい半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記ガードリングの前記半導体基板の表面に位置する部分に、前記ガードリングの他の領域よりも不純物濃度が高い拡散層を有する半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第２のウェルと前記ガードリングの間で前記アナログ回路領域を囲むように形成され、前記第２のウェルよりも不純物濃度の低い前記第１導電型の低濃度領域を有し、当該低濃度領域の不純物濃度が１×１５ｃｍ−３以下である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記第２導電型のガードリングと前記第２導電型のディープウェルの不純物濃度が等しい半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の高集積化、高機能化に伴い半導体装置の一つの半導体基板上には、アナログ回路と、デジタル回路とが搭載されている。
アナログ回路と、デジタル回路とを同一基板上に搭載すると、デジタル回路から発生したノイズが基板を通じてアナログ回路に侵入し、アナログ回路の動作を妨げることがある。
【０００３】
このような課題を解決するために、アナログ回路と、デジタル回路との間にガードリングを設けることが提案されている。
例えば、図９に示すように、Ｐ型の半導体基板２０１に、アナログ回路形成領域を構成するＮウェル２０２と、デジタル回路形成領域を構成するＮウェル２０３とを形成し、デジタル回路形成領域のＮウェル２０３中にガードリング２０４を形成するものが提案されている（特許文献１参照）。
Ｎウェル２０２には、アナログ回路２０５が形成され、Ｎウェル２０３には、デジタル回路２０６が形成されている。
この特許文献１では、ガードリング２０４の深さを調整することにより、デジタル回路形成領域からアナログ回路形成領域へのノイズの伝播を防止できるとしている。
【０００４】
また、図１０に示すように、Ｐ型の半導体基板１０１に、ＮＭＯＳトランジスタ１０３が設けられたＰウェル１０２と、ＰＭＯＳトランジスタ１０４が設けられたＮウェル１０５とを形成し、Ｐウェル１０２およびＮウェル１０５に当接するＮ型のガードリング１０６を設けたものも提案されている（特許文献２参照）。
なお、図１０において、符号１０７、１０８は、ガードリングを示す。
【０００５】
【特許文献１】特開２００１−３４５４２８号公報
【特許文献２】特開２００２‐７６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９に示した特許文献１の半導体装置２００は、Ｐ型の半導体基板２０１に、アナログ回路形成領域を構成するＮウェル２０２と、デジタル回路形成領域を構成するＮウェル２０３とを形成しているため、Ｎウェル２０２，２０３と、Ｎウェル２０２，２０３間の領域との間でＰＮ接合が形成される。そのため、半導体装置２００は、デジタル回路形成領域からのノイズがアナログ回路形成領域に伝播しにくい構成となっている。
しかしながら、特許文献１では、アナログ回路形成領域のＮウェル２０２、あるいは、デジタル回路形成領域のＮウェル２０３をＰウェルに変え、ＰＮ接合が形成されなくなった場合のノイズの伝播に関しては全く考慮されていない。そのため、特許文献１の構造において、アナログ回路形成領域のＮウェル２０２、あるいは、デジタル回路形成領域のＮウェル２０３をＰウェルに変えた場合には、ノイズの伝播を抑制することが困難である。
【０００７】
一方、図１０に示した特許文献２の半導体装置１００においては、Ｐ型の半導体基板１０１にＰウェル１０２が形成されている。そして、Ｐウェル１０２と、Ｎウェル１０５との間に、Ｐウェル１０２に当接するＮ型のガードリング１０６が形成されているので、Ｐウェル１０２と、ガードリング１０６との間で、ＰＮ接合が形成され、ノイズの伝播をある程度、抑制できると推測される。
しかしながら、近年、より確実にノイズの伝播を抑制すること、なかでも、高周波領域でのノイズの伝播を防止することが望まれているが、半導体装置１００では、こうした要求に応えることが困難である。
【課題を解決するための手段】
【０００８】
本発明者らは、図１０に示した半導体装置１００において、Ｎ型のガードリング１０６と、Ｐウェル１０２との接合容量が大きいことが、ノイズの伝播（特に、高周波数領域のノイズの伝播）を充分に抑制できない原因であると推測した。
【０００９】
本発明によれば、少なくとも第一の素子形成領域および、第二の素子形成領域が形成された一導電型の半導体基板を備え、前記半導体基板の前記各素子形成領域には、ウェルがそれぞれ形成されるとともに、少なくとも一方の素子形成領域の前記ウェルは一導電型であり、前記ウェル間には、逆導電型のガードリングが形成され、前記ガードリングと、前記一方の素子形成領域の前記ウェルとの間には、前記一方の素子形成領域の前記ウェルよりも不純物濃度が低い一導電型の領域が配置されていることを特徴とする半導体装置が提供される。
【００１０】
この構成によれば、逆導電型のガードリングと、一方の素子形成領域の一導電型のウェルとの間にはウェルよりも不純物濃度が低い一導電型の領域が配置されている。逆導電型のガードリングと、一導電型の領域との間で、ＰＮ接合が形成されるが、一導電型の領域の不純物濃度は、一方の素子形成領域の一導電型のウェルの不純物濃度よりも低いので、従来のように、一方の素子形成領域の一導電型のウェルと、ガードリングとを当接させる構造に比べ、ＰＮ接合の接合容量を小さくすることができる。
【００１１】
これに加え、逆導電型のガードリングと、一方の素子形成領域の一導電型のウェルとの間に、一方の素子形成領域の一導電型のウェルよりも不純物濃度が低い一導電型の領域を配置することで、逆導電型のガードリングと、一方の素子形成領域の一導電型のウェルとの間に抵抗値の高い領域を形成することができる。
このように、本発明では、接合容量を低くするとともに、抵抗値を大きくすることで、逆導電型のガードリングと、一方の素子形成領域の一導電型のウェルとの間に形成される回路のインピーダンスを大きくすることができる。これにより、素子形成領域間のノイズの伝播、特に、高周波領域のノイズの伝播を確実に遮断することができる。
【発明の効果】
【００１２】
本発明によれば、素子形成領域へのノイズの伝播を確実に抑制することができる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
図１には、本実施形態の半導体装置１が示されている。
まず、この半導体装置１の概要について説明する。
半導体装置１は、少なくとも第一の素子形成領域１１および、第二の素子形成領域１２が形成された一導電型の半導体基板１０を備え、半導体基板１０の各素子形成領域１１，１２には、ウェル１１１，１２１がそれぞれ形成されるとともに、少なくとも一方の素子形成領域１１のウェル１１１は一導電型であり、ウェル１１１，１２１間には、逆導電型のガードリング１３が形成され、ガードリング１３と、一方の素子形成領域１１のウェル１１１との間には、一方の素子形成領域１１のウェル１１１よりも不純物濃度が低い一導電型の領域１４が形成されている。
【００１４】
以下、半導体装置１の構造について詳細に説明する。
半導体装置１は、半導体基板１０を備えるものである。この半導体基板１０は、本実施形態では、Ｐ型（一導電型）のシリコン基板である。
この半導体基板１０には、第一の素子形成領域（本実施形態では、アナログ回路形成領域）１１および、第二の素子形成領域（本実施形態では、デジタル回路形成領域）１２が区画されている。
【００１５】
半導体基板１０のアナログ回路形成領域１１には、Ｐ型のウェル（Ｐウェル）１１１が形成されている。このＰウェル１１１は、半導体基板１０の表面層に形成されており、このＰウェル１１１には、ＮＭＯＳトランジスタ等（図示略）を含むアナログ回路１１１Ａが形成されている。
Ｐウェル１１１は、半導体基板１０に対し、Ｐ型の不純物（例えば、ボロン）を注入することで形成される。
また、このようなＰウェル１１１上方には、アナログ回路１１１Ａを挟むようにして素子分離膜１５が設けられている。
なお、Ｐウェル１１１は、第一の拡散層１１１Ｂと、この第一の拡散層１１１Ｂ上に形成された第二の拡散層１１１Ｃとを有する。第二の拡散層１１１Ｃは、第一の拡散層１１１Ｂと、素子分離膜１５との間に形成されており、第二の拡散層１１１Ｃの不純物濃度は、第一の拡散層１１１Ｂの不純物濃度よりも高い。
【００１６】
半導体基板１０のデジタル回路形成領域１２は、アナログ回路形成領域１１に隣接して設けられている。ここで、デジタル回路形成領域１２とは、ロジック回路が設けられた領域のことである。
このデジタル回路形成領域１２には、Ｐ型のウェル（Ｐウェル）１２１が形成されている。このＰウェル１２１は、半導体基板１０の表面層に形成されており、このＰウェル１２１には、ＮＭＯＳトランジスタ等（図示略）を含むデジタル回路１２１Ａが形成されている。
また、Ｐウェル１２１上方には、デジタル回路１２１Ａを挟むようにして素子分離膜１５が設けられている。
【００１７】
デジタル回路形成領域１２のＰウェル１２１と、アナログ回路形成領域１１のＰウェル１１１とは、所定の間隔をあけて、隣接して配置されている。
Ｐウェル１２１は、Ｐウェル１１１と同様、半導体基板１０に対し、Ｐ型の不純物（例えば、ボロン）を注入することで形成される。
なお、Ｐウェル１２１は、第一の拡散層１２１Ｂと、この第一の拡散層１２１Ｂ上に形成された第二の拡散層１２１Ｃとを有する。第二の拡散層１２１Ｃは、第一の拡散層１２１Ｂと素子分離膜１５との間に形成され、第二の拡散層１２１Ｃの不純物濃度は、第一の拡散層１２１Ｂの不純物濃度よりも高い。
【００１８】
ここで、本実施形態では、Ｐウェル１２１の第一の拡散層１２１Ｂの不純物濃度と、Ｐウェル１１１の第一の拡散層１１１Ｂの不純物濃度とは略等しい。同様に、Ｐウェル１２１の第二の拡散層１２１Ｃの不純物濃度と、Ｐウェル１１１の第二の拡散層１１１Ｃの不純物濃度とは略等しい。
【００１９】
次に、ガードリング１３について説明する。
ガードリング１３は、アナログ回路形成領域１１と、デジタル回路形成領域１２との間に形成されている。具体的には、アナログ回路形成領域１１のＰウェル１１１と、デジタル回路形成領域１２のＰウェル１２１との間に配置されており、本実施形態では、図２に示すように、アナログ回路形成領域１１のＰウェル１１１を囲むようにリング状に形成されている。
このガードリング１３は、半導体基板１０の表面層に形成されたＮ型の拡散層である。
【００２０】
ガードリング１３は、逆導電型の第一の拡散層１３１と、逆導電型の第二の拡散層１３２とを有する。
第一の拡散層１３１は、アナログ回路形成領域１１のＰウェル１１１を囲むようにリング状に形成されている。本実施形態では、第一の拡散層１３１の深さは、Ｐウェル１１１，１２１と略同じ深さである。
第二の拡散層１３２は、半導体基板１０の素子形成面に形成されており、第一の拡散層１３１に接合している。第二の拡散層１３２の深さは、第一の拡散層１３１の深さよりも浅い。
第二の拡散層１３２は、第一の拡散層１３１よりも不純物濃度が高い。この第二の拡散層１３２は、第一の拡散層１３１に逆導電型の不純物を注入することで形成され、第一の拡散層１３１内に配置されることとなる。
ここで、第二の拡散層１３２は、第一の拡散層１３１と同様に、第一の素子形成領域１１のＰウェル１１１を囲むようにリング状に形成されていてもよく、また、リング状に形成されていなくてもよい。
この第二の拡散層１３２は、第一の拡散層１３１の電位を固定するために設けられたものである。
【００２１】
一導電型（Ｐ型）の領域１４は、ガードリング１３とＰウェル１１１との間に配置されている。本実施形態では、ガードリング１３は、Ｐウェル１１１を囲むようにリング状に形成されているため、ガードリング１３とＰウェル１１１との間に配置される領域１４もリング状となっている。
また、ガードリング１３とＰウェル１２１との間にも、一導電型の領域１４が配置されている。
一導電型の領域１４の不純物濃度は、Ｐウェル１１１、１２１の不純物濃度よりも低く、本実施形態では、半導体基板１０の不純物濃度と等しい。
すなわち、一導電型の領域１４は、半導体基板１０に対し、不純物を注入していない領域である。一導電型の領域１４の不純物濃度は、１×１０１５ｃｍ−３以下であることが好ましい。
【００２２】
このような半導体装置１の半導体基板１０には、逆導電型（Ｎ型）のディープウェル１６が形成されている。このディープウェル１６は、アナログ回路形成領域１１のＰウェル１１１の底面側（半導体基板１０の素子形成面と反対側の面側）、および、ガードリング１３とＰウェル１１１との間の一導電型の領域１４の底面側（半導体基板１０の素子形成面と反対側の面側）に配置されている。
すなわち、本実施形態では、ディープウェル１６は、Ｐウェル１１１の底面の全面、さらには、ガードリング１３とＰウェル１１１との間の一導電型の領域１４の底面全面を覆うように形成されている。
また、このディープウェル１６は、ガードリング１３の第一の拡散層１３１に接合している。
ここで、本実施形態では、ディープウェル１６の不純物濃度と、第一の拡散層１３１の不純物濃度とは略等しい。
【００２３】
次に、このような半導体装置１の製造方法について説明する。
まず、図３（Ａ）に示すように、半導体基板１０の素子形成面に、素子分離膜１５を設ける。具体的には、浅い溝を形成し、この浅い溝内に絶縁材料を埋設して、素子分離膜１５を形成する。
【００２４】
次に、半導体基板１０の素子形成面に所定のパターンのフォトレジストマスク（図示略）を設ける。そして、半導体基板１０にＮ型の不純物（たとえば、燐）を注入して、ディープウェル１６を形成する（図３（Ｂ）参照）。
このディープウェル１６は、アナログ回路形成領域１１のＰウェル１１１を形成する予定の領域の下部に形成する。
【００２５】
次に、ディープウェル１６の形成に使用したマスクを除去するとともに、半導体基板１０の素子形成面に所定のパターンの新たなフォトレジストマスク（図示略）を設ける。そして、半導体基板１０にＮ型の不純物（たとえば、燐）を注入し、ディープウェル１６の上部にガードリング１３の第一の拡散層１３１を形成する（図３（Ｃ）参照）。
ここで、例えば、デジタル回路形成領域１２に、Ｐウェル１２１のみならず、Ｎウェルが形成されている場合には、ガードリング１３の第一の拡散層１３１を形成する際に、デジタル回路形成領域１２のＮウェルも形成することが好ましい。
その後、第一の拡散層１３１の形成に使用したマスクを除去するとともに、所定のパターンの新たなフォトレジストマスクを設ける。そして、半導体基板１０にＰ型の不純物（例えば、ボロン）を注入し、Ｐウェル１１１の第一の拡散層１１１Ｂ、Ｐウェル１２１の第一の拡散層１２１Ｂを形成する（図３（Ｄ）参照）。
【００２６】
次に、第一の拡散層１１１Ｂ、１２１Ｂの上部に、Ｐ型の不純物（例えば、ボロン）を注入し、第二の拡散層１１１Ｃ，１２１Ｃをそれぞれ形成する。
その後、Ｐウェル１１１に、ＮＭＯＳトランジスタ等（図示略）を含むアナログ回路１１１Ａを形成するとともに、Ｐウェル１２１に、ＮＭＯＳトランジスタ等（図示略）を含むデジタル回路１２１Ａを形成する。
アナログ回路１１１Ａ、デジタル回路１２１Ａを形成する工程において、ソース／ドレイン領域となるＮ型の拡散層を形成するが、ソース／ドレイン領域となるＮ型の拡散層を形成する工程において、同時に、第一の拡散層１３１中に、第二の拡散層１３２を形成する。
以上のような工程により、半導体装置１が製造されることとなる。
【００２７】
次に、半導体装置１の効果について説明する。
本実施形態では、Ｎ型のガードリング１３と、Ｐ型のウェル１１１，１２１との間にはＰ型のウェル１１１，１２１よりも不純物濃度が低い一導電型（Ｐ型）の領域１４が配置されている。
Ｎ型のガードリング１３と、一導電型（Ｐ型）の領域１４との間で、ＰＮ接合が形成されるが、領域１４の不純物濃度は、Ｐ型のウェル１１１，１２１の不純物濃度よりも低いので、従来のように、一方の素子形成領域の一導電型のウェルと、ガードリングとを当接させる構造に比べ、ＰＮ接合（図４の丸で囲った部分の容量）の接合容量を小さくすることができる。
なお、図４は、ガードリング１３の等価回路である。
【００２８】
さらに、Ｎ型のガードリング１３とＰ型のウェル１１１との間、Ｎ型のガードリング１３とＰ型のウェル１２１との間に、それぞれ領域１４を設けることで、Ｎ型のガードリング１３とＰ型のウェル１１１との間、Ｎ型のガードリング１３とＰ型のウェル１２１との間に抵抗値の高い領域を形成することができる。換言すると、図４の丸で囲った部分の抵抗値を高くすることができる。
このように、半導体装置１では、接合容量を小さくするとともに、抵抗値を大きくすることができるので、Ｎ型のガードリング１３とＰ型のウェル１１１との間、Ｎ型のガードリング１３とＰ型のウェル１２１との間に形成される回路のインピーダンスを大きくすることができる。
【００２９】
ここで、インピーダンスは、以下の式（１）で示されるものである。
Ｚ＝Ｒ＋ｊ（ωＬ−１／ωＣ）…（１）
（ただし、上記式（１）において、ωは周波数、Ｒは電気抵抗、Ｌは自己インダクタンス、Ｃは容量である。）
【００３０】
Ｎ型のガードリング１３と、一導電型（Ｐ型）の領域１４との接合容量（Ｃ）を小さくすることで、インピーダンスＺが大きくなり、抵抗値（Ｒ）を大きくすることで、インピーダンスＺが大きくなるのである。
これにより、アナログ回路形成領域１１、デジタル回路形成領域１２間のノイズの伝播、特に、高周波領域のノイズの伝播を確実に遮断することができる。
【００３１】
これに加えて、本実施形態では、Ｎ型のガードリング１３とＰ型のウェル１１１との間、Ｎ型のガードリング１３とＰ型のウェル１２１の双方に、領域１４が設けられているので、より確実に、アナログ回路形成領域１１、デジタル回路形成領域１２間のノイズの伝播、特に、高周波領域のノイズの伝播を確実に遮断することができる。
【００３２】
さらに、本実施形態では、領域１４の不純物濃度は、半導体基板１０の不純物濃度と同じであるとしている。すなわち、不純物を新たに注入することなく、領域１４を設けることができるので、半導体装置１の製造に手間を要しない。
【００３３】
また、本実施形態では、ガードリング１３を、アナログ回路形成領域１１のＰ型のウェル１１１を囲むようにリング状に形成している。これにより、デジタル回路形成領域１２からのアナログ回路形成領域１１へのノイズの伝播をガードリング１３により、確実に遮断することができる。
【００３４】
さらに、半導体装置１には、アナログ回路形成領域１１のＰウェル１１１の底面の全面を覆うとともに、ガードリング１３に接合したディープウェル１６が設けられている。
このようなディープウェル１６を設けることで、半導体基板１０の底面側の領域を伝播するノイズが、アナログ回路形成領域１１のＰウェル１１１に達することを防止することができる。ガードリング１３に加え、ディープウェル１６を設けることで、デジタル回路形成領域１２からのアナログ回路形成領域１１へのノイズの伝播をより一層、確実に遮断することができる。
【００３５】
また、本実施形態では、ガードリング１３は、第一の拡散層１３１と、この第一の拡散層１３１に接合した第二の拡散層１３２とを有するものとしている。第二の拡散層１３２に電位を供給することで、第一の拡散層１３１の電位が固定され、第一の拡散層１３１と、領域１４との間のＰＮ接合、さらには、第一の拡散層１３１に接合されたディープウェル１６と半導体基板１０のディープウェル１６よりも底面側の部分との間のＰＮ接合が逆バイアスされる。
これにより、より確実に、アナログ回路形成領域１１、デジタル回路形成領域１２間のノイズの伝播を遮断することができる。
【００３６】
さらに、ガードリング１３の第二の拡散層１３２を、アナログ回路１１１Ａ、デジタル回路１２１Ａのソース／ドレイン領域となるＮ型の拡散層を形成する際に、同時に形成しているため、第二の拡散層１３２の形成に手間を要しない。
【００３７】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、図１に示すように、素子分離膜１５は、ガードリング１３に当接していなかったが、例えば、図５に示すように、素子分離膜１５がガードリング１３に当接するような構成としてもよい。
【００３８】
さらには、前記実施形態では、ディープウェル１６を、Ｐウェル１１１の底面全面を覆うように設けたが、これに限らず、例えば、ディープウェルを格子状に形成してもよい。ただし、ディープウェルを格子状に設ける場合に比べ、前記実施形態のように、Ｐウェル１１１の底面全面を覆うようディープウェル１６を設けたほうが、半導体基板１０底面側から伝播するノイズをより、確実に遮断することができる。
【００３９】
また、前記実施形態では、ディープウェル１６を形成したが、これに限らず、例えば、図６（Ａ）、（Ｂ）に示すように、ディープウェル１６を形成しない構造としてもよい。なお、図６（Ａ）は、素子分離膜１５がガードリング１３に当接しない構造であり、図６（Ｂ）は、素子分離膜１５がガードリング１３に当接する構造である。
このように、図６（Ａ）、（Ｂ）に示すように、ディープウェル１６を形成しないことで、半導体装置の製造工程の簡略化を図ることができる。
【００４０】
また、前記実施形態では、ガードリング１３は、第一の拡散層１３１と、この第一の拡散層１３１に接合した第二の拡散層１３２とを有するものとしたが、これに限らず、例えば、図７に示すように、ガードリング１３を、第一の拡散層１３１のみを有する構成としてもよい。
【００４１】
さらに、前記実施形態では、アナログ回路形成領域１１のＰウェル１１１と、デジタル回路形成領域１２のＰウェル１２１とが隣接して配置される構造を採用したが、これに限らず、例えば、アナログ回路形成領域１１のＰウェル１１１と、デジタル回路形成領域１２のＮウェルとが隣接して配置されていてもよい。さらに、アナログ回路形成領域１１のＮウェルと、デジタル回路形成領域１２のＰウェル１２１とが隣接して配置されていてもよい
また、前記実施形態では、ガードリング１３とＰウェル１１１との間、ガードリング１３とＰウェル１２１との間に形成される領域１４は、半導体基板１０と同じ不純物濃度であり、半導体基板１０に対し不純物を注入していない領域であるとしたが、これに限らず、半導体基板１０に対して不純物を注入して領域１４を形成してもよい。
【００４２】
さらには、前記実施形態では、ガードリング１３を、Ｐウェル１１１を囲むようにリング状に設けられていたが、これに限られない。ガードリングは、アナログ回路形成領域１１のＰウェル１１１と、デジタル回路形成領域１２のＰウェル１２１との間に配置され、デジタル回路形成領域１２側から見た際に、少なくとも、Ｐウェル１１１の側方の一部を覆うように設けられていればよい。
例えば、図８（Ａ）に示すように、ガードリング１３Ａは、平面形状が、平面略Ｃ字型のものであってもよい。また、図８（Ｂ）に示すように、ガードリング１３Ｂは、複数のガードリング部１３Ｂ１から構成され、ガードリング部１３Ｂ１は、所定の間隔をあけて、アナログ回路形成領域１１のＰウェル１１１と、デジタル回路形成領域１２のＰウェル１２１との間に、配置されていてもよい。
【００４３】
また、前記実施形態では、Ｐ型の半導体基板１０を使用したが、これに限らず、例えば、Ｎ型の半導体基板を使用してもよい。この場合には、ガードリングをＰ型のものとするとともに、アナログ回路形成領域、あるいは、デジタル回路形成領域のウェルのうち、少なくとも一方を、Ｎ型とすることができる。また、ウェルと、ガードリングとの間に形成される領域１４は、Ｎ型の領域とすればよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態にかかる半導体装置を示す断面図である。
【図２】半導体装置の平面図である。
【図３】半導体装置の製造工程を示す模式図である。
【図４】半導体装置のガードリングの等価回路を示す図である。
【図５】本発明の変形例を示す断面図である。
【図６】本発明の変形例を示す断面図である。
【図７】本発明の変形例を示す断面図である。
【図８】本発明の変形例を示す平面図である。
【図９】従来の半導体装置を示す図である。
【図１０】従来の半導体装置を示す図である。
【符号の説明】
【００４５】
１    半導体装置
１０    半導体基板
１１    アナログ回路形成領域（第一の素子形成領域）
１２    デジタル回路形成領域（第二の素子形成領域）
１３    ガードリング
１３Ａ    ガードリング
１３Ｂ    ガードリング
１３Ｂ１    ガードリング部
１４    一導電型の領域
１５    素子分離膜
１６    ディープウェル
１００    半導体装置
１０１    半導体基板
１０２    Ｐウェル
１０３    ＮＭＯＳトランジスタ
１０４    ＰＭＯＳトランジスタ
１０５    Ｎウェル
１０６    ガードリング
１０７    ガードリング
１０８  ガードリング
１１１Ａ    アナログ回路
１１１    Ｐウェル
１１１Ｂ    拡散層
１１１Ｃ    拡散層
１２１    Ｐウェル
１２１Ａ    デジタル回路
１２１Ｂ    拡散層
１２１Ｃ    拡散層
１３１    拡散層
１３２    拡散層
２００    半導体装置
２０１    半導体基板
２０２    Ｎウェル
２０３    Ｎウェル
２０４    ガードリング
２０５    アナログ回路
２０６    デジタル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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