(57)【特許請求の範囲】
【請求項１】
複数の受信分岐を有する電気通信用の受信機において、
各受信分岐においてデータブロックを受信する過程と、
各受信分岐から第１のフーリエ変換装置にデータブロックを送信する過程と、
データブロック含まれるデータを時間領域から周波数領域に変換する過程と、
各受信分岐において次のデータブロックを受信する過程と、
各受信分岐から第２のフーリエ変換装置に次のデータブロックを送信する過程と、
次のデータブロックに含まれるデータを時間領域から周波数領域に変換する過程と、
第１番目のフーリエ変換装置の周波数領域データ及び第２番目のフーリエ変換装置の周波数領域データを２つ以上の周波数ブロックシーケンスに逆多重化する過程とを含むチャネライゼーション方法。
【請求項２】
周波数領域データを逆多重化する前記過程が、
第１番目と第２番目のフーリエ変換装置から、能動チャネルにかかわる周波数領域データを選定して収集する過程と、
データブロックにかかわる第１番目の周波数領域データ構成要素と次のデータブロックにかかわる第２番目の周波数領域データ構成要素とを、能動チャネルに対して選定して収集された周波数領域データから作成する過程を含む請求項１に記載の方法。
【請求項３】
各受信分岐から第１のフーリエ変換装置までデータブロックを送信する前記過程はデータブロックを多重化して複素数表示する過程を含み、各受信分岐から第２のフーリエ変換装置まで次のデータブロックを送信する前記過程は次のデータブロックを多重化して複素数表示する過程を含む請求項１に記載の方法。
【請求項４】
受信分岐の数が２である請求項１に記載の方法。
【請求項５】
第１と第２のフーリエ変換が、改良高速畳み込み演算アルゴリズム(Modified Fast Convolution algorithm)の一部である請求項１に記載の方法。
【請求項６】
第１と第２のフーリエ変換が、フィルタ・バンク・アルゴリズムの一部である請求項１に記載の方法。
【請求項７】
第１と第２のフーリエ変換が、基数２の変換又はそれ以上の基数の変換である請求項１に記載の方法。
【請求項８】
複数の受信分岐を含む電気通信用の受信機において、
受信分岐から、長さがNtransである入力データブロックを受信する過程と、
入力データブロックにかかるデータをサンプリングして、第１組目のデータサンプルと第２組目のデータサンプルとする過程と、
第１組目のデータサンプルを２つの複素ブロックの各実数部に多重化し、第２組のデータサンプルを２つの複素ブロックの各虚数部に多重化して、第１組目のデータサンプルと第２組のデータサンプルから２つの複素ブロックを生成する過程と、
Ntrans/2のフーリエ変換に２つの複素ブロックを多重化する過程と、
１つ以上の周波数ブロックシーケンスにフーリエ変換によって生成した周波数領域データを逆多重化する過程を含んだチャネライゼーション方法。
【請求項９】
第１組目のデータサンプルは偶数データサンプルを有し、第２組目のデータサンプルは奇数データサンプルを有する請求項８に記載の方法。
【請求項１０】
１つ以上の周波数ブロックシーケンスに変換されたブロックを逆多重化する前記過程が、
Ntrans/2のフーリエ変換によって生成された、能動チャネルにかかる周波数領域データを選定して収集する過程と、
前記選択して収集された周波数領域データから２つの複素データブロックのうち実数部にかかわるデータと２つの複素データブロックのうち虚数部にかかわるデータを抽出する過程と、
Ntrans点変換の所要部を形成するために抽出されたデータを合成する過程を含む請求項８に記載の方法。
【請求項１１】
前記フーリエ変換が「バタフライ」と２つの部分変換に分解された変換を介して２つ複素データブロックのぞれぞれを処理し、２つの部分変換のうちの最初の１つがNtrans/2の変換の前半部として機能し、２つの部分変換のうちの２番目の１つがNtrans/2の変換の後半部として機能する請求項８に記載の方法。
【請求項１２】
フーリエ変換が基数２の変換又はそれ以上の基数の変換である請求項８に記載の方法。
【請求項１３】
フーリエ変換が改良高速畳み込み演算アルゴリズム(Modified Fast Convolution algorithm)の一部である請求項８に記載の方法。
【請求項１４】
フーリエ変換がフィルタ・バンク・アルゴリズムの一部である請求項８に記載の方法。
【請求項１５】
入力データブロックが複数の受信分岐を介して同時に受信される請求項８に記載の方法。
【請求項１６】
第１番目と第２番目の送信分岐を含む電気通信用の送信機において、
２つ以上の周波数ブロックシーケンスを第１と第２のフーリエ変換装置に多重化する過程と、
第１のフーリエ変換装置からの出力データブロックの実数部及び第２のフーリエ変換装置からの出力データブロックの実数部を、第１番目の送信分岐にかかわるブロックコンバイナへ出力する過程と、
第１のフーリエ変換装置からの出力データブロックの虚数部及び第２のフーリエ変換装置からの出力データブロックの虚数部を、第２番目の送信分岐にかかわるブロックコンバイナへ出力する過程を含むデチャネライゼーション方法。
【請求項１７】
２つ以上の周波数ブロックシーケンスを第１番目と第２番目のフーリエ変換に多重化する前記過程が、
各能動チャネルに対して前記２つ以上の周波数ブロックシーケンスから対称変換ベクトルを生成する過程と、
能動チャネルにかかる変換ベクトルを第１番目と第２番目のフーリエ変換に逆ビット順で入力する過程を含む請求項１６に記載の方法。
【請求項１８】
フーリエ変換は基数２の変換又はそれ以上の変換である請求項１６に記載の方法。
【請求項１９】
改良高速畳み込み演算アルゴリズムのフーリエ変換部分に適用される請求項１６に記載の方法。
【請求項２０】
出力データブロックの実数部を合成し、第１番目の送信分岐にかかわるブロックコンバイナは実数部を重複する過程と、
出力データブロックの虚数部を合成し、第２番目の送信分岐にかかわるブロックコンバイナは虚数部を重複する過程を含んだ請求項１９に記載の方法。
【請求項２１】
フィルタ・バンク・アルゴリズムのフーリエ変換部分に適用される請求項１６に記載の方法。
【請求項２２】
第１番目の送信分岐にかかわるブロックコンバイナで出力データブロックの実数部を合成する過程と、
第２番目の送信分岐にかかるブロックコンバイナで出力データブロックの虚数部を合成し、第１番目の送信分岐にかかるブロックコンバイナと第２番目の送信分岐にかかるブロックコンバイナが実数部と虚数部のそれぞれを合成するために多相フィルタを使用する過程を含んだ請求項２１に記載の方法。
【請求項２３】
複数の送信分岐を含む電気通信用の送信機において、
各能動チャネルに対して周波数領域データから対称変換ベクトルを生成する過程と、
能動チャネルにかかる対称変換ベクトルを第１番目の部分的なハーフサイズ変換ベクトルと第２番目の部分的なハーフサイズ変換ベクトルに分割する過程と、
各能動チャネルにかかる、第１番目のハーフサイズの変換ベクトルに基づく実数の構成要素と第２番目のハーフサイズの変換に基づく虚数の構成要素を具備する新規な変換ベクトルを生成する過程と、
前半部と後半部に各能動チャネルにかかる新規の変換ベクトルを分割する過程と、
長さNtrans/2のフーリエ変換の前半部と後半部に各能動チャネルにかかわる新規の変換ベクトルの前半部と後半部を入力する過程と、
２つの複素ブロックを作成するために、並行バタフライ処理(parallel implemented butterfly operation)を使用したフーリエ変換の前半部と後半部からの時間領域を合成する過程と、
送信分岐の１つにかかる合成ブロックに２つの複素ブロックを入力する過程と、
送信前に実数データのストリームの１つに２つの複素ブロックの実数部と虚数部を逆多重化する過程を含むデチャネライゼーション方法。
【請求項２４】
フーリエ変換は基数２の変換又はそれ以上の基数の変換である請求項２３に記載の方法。
【請求項２５】
フーリエ変換は、改良高速畳み込み演算アルゴリズムの一部である請求項２３に記載の方法。
【請求項２６】
フーリエ変換は、フィルタ・バンク・アルゴリズムの一部である請求項２３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は無線通信に関連する。さらに詳細には、本発明は、セルラーシステム、陸上移動体無線システム、サテライトシステム、無線ローカルエリアネットワークを含む、無線電気通信システムにおけるディジタルチャネライゼーション及びデチャネライゼーションに関連する。
【０００２】
【発明の背景】
セルラーシステム、陸上移動体無線システム、サテライトシステム、無線ローカルエリアネットワークといった、無線電気通信システムにおいては、多重化無線チャネル信号を同時に送受信することができる。無線チャネル信号の同時送受信は、１つには、無線送受信機それぞれにおいて、チャネライゼーション及びデチャネライゼーション構造を使用することによって達成される。一般的に、本明細書においてチャネライザと呼ばれるチャネライゼーション構造と、デチャネライザと呼ばれるデチャネライゼーション構造は、送受信無線信号のフィルタリング、デシメート、インターポレート及び周波数変換を行う。
【０００３】
無線電気通信システムでは、１つ以上の送信又は受信分岐において無線チャネルを同時に送受信することもできる。例えば、一般的にはダイバーシチとして知られる、受信側において２分岐受信を用いる技術が代表的である。将来的には複数分岐型送受信が受信及び送信の双方向においてさらに一般的になると予測される。この技術にはしばしばスマートアンテナ、適応アンテナ、及び／又は時空間（ｓｐａｃｅ−ｔｉｍｅ）ダイバーシチシステムが伴われる。
【０００４】
チャネライザ及びデチャネライザは従来的にはアナログデバイスであるが、現在ではディジタルチャネライザ及びデチャネライザが利用できる。ディジタルチャネライザ及びデチャネライザは一般的に製造する上で容易かつ安価である。当然、ディジタルチャネライザ及びデチャネライザを実施する方法が複数存在する。しかし、どの実施形態が最も好適であるかを決定する上で、例えば、消費電力、死領域（ｄｉｅ  ａｒｅａ）及び計算の複雑性など、考慮に入れるべき事項が数多くある。
【０００５】
第１番目の模範的な実施形態において、独立型改良高速畳み込み演算（ｓｔａｎｄａｌｏｎｅ  Ｍｏｄｉｆｉｅｄ  Ｆａｓｔ  Ｃｏｎｖｏｌｕｔｉｏｎ）（ＭＦＣ）アルゴリズムが採用されている。図１はＭＦＣアルゴリズムの基本的な構成を示している。ＭＦＣアルゴリズムは周波数領域内で必要フィルタリングを全て実行する。通常、この過程では非常に大きなサイズのデータブロック処理が要求され、その結果許容しがたいほどの長い遅延が発生する。
【０００６】
第２番目の実施形態において、さらに改良されたＭＦＣアルゴリズム、つまりｉＭＦＣ（ｉｍｐｒｏｖｅｄ  ＭＦＣ  ａｌｇｏｒｉｔｈｍ）が採用されている。図２はｉＭＦＣアルゴリズムの基本的な構成を示している。フィルタリングのいくつかは周波数領域で成し遂げられ、補足的なチャネルフィルタリング（ＡＦＣ）（Ａｄｄｉｔｉｏｎａｌ  ｃｈａｎｎｅｌｆｉｌｔｅｒｉｎｇ）は時間領域内で成し遂げられる。周波数領域におけるフィルタリングの一部と時間領域における補足的なフィルタリングを成し遂げることによって、消費電力、死領域及び計算の複雑性は独立型ＭＦＣと比較して改善される。さらに、ｉＭＦＣはより小さなデータブロックでデータを処理する。その結果、処理遅延が小さくなる。
【０００７】
図１と２で示されたように、独立型ＭＦＣとｉＭＦＣアルゴリズムは共通部とチャネル部の２つの部分から構成される。共通部は全チャネルに共通し、データ収集部と変換部を具備する。チャネル部は複数の処理経路を有し、処理経路は各チャネルに対して１つずつとなっている。簡潔にするため、この明細書では、独立型ＭＦＣアルゴリズムと改良型ＭＦＣアルゴリズムの両方をＭＦＣアルゴリズムと呼ぶことにする。
【０００８】
第３番目の典型的な実施形態において、フィルタ・バンク・アルゴリズムが採用されている。図３はフィルタ・バンク・アルゴリズムの基本的な構成を示している。フィルタ・バンク・アルゴリズムのデータ収集部が大規模なフーリエ変換（ｌａｒｇｅ  Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ）に加え、共通の多相フィルタを具備している点を除けば、フィルタ・バンク・アルゴリズムはＭＦＣアルゴリズムに類似している。
フィルタ・バンク・アルゴリズムは、特に多数のチャネルが関わってくる場合、消費電力、死領域及び計算の複雑性の面で非常に能率的なチャネライズ／デチャネライズアルゴリズムであると考えられる。しかし、このアルゴリズムではチャネルが固定周波数グリッド上に位置していなければならず、単一チャネル空間でしか実行できないので、ＭＦＣアルゴリズムよりも柔軟性がない。
【０００９】
図１〜３に示したように、上述の各アルゴリズムは大規模な変換演算（ｌａｒｇｅ  ｔｒａｎｓｆｏｒｍ  ｏｐｅｒａｔｉｏｎ）を伴う。無線電気通信システムでは通常、変換が十分に大きい（例；サイズとして１Ｋ）ことと、高いサンプリングレート（例；５０ＭＨｚ）で変換を行うことが要求される。したがって、大規模な変換の実施には、例えば、公知技術である「パイプライン」高速フーリエ変換（ＦＦＴ）アーキテクチャ（”ｐｉｐｅｌｉｎｅ”Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  ａｒｃｈｉｔｅｃｔｕｒｅ）といった、特別なアーキテクチャが必要となる。パイプラインＦＦＴアルゴリズムはデータが入力されない場合、それ以上計算を行わないことを特徴とする。中でも、このアーキテクチャの設計は計算効率を最大限引き出す。しかし、入力データが存在しないと処理が中断するため、前記特徴は余分な処理遅延を引き起こす。「ダミー」（”ｄｎｍｍｙ”）データを用いてパイプラインＦＦＴアルゴリズムを流通させることはできるが、この流通過程は結果的に余分かつ不必要な計算を要することになる。よって、パイプラインＦＦＴアルゴリズムが必ずしも最適とはいえない。
【００１０】
図４Ａは４段パイプラインＦＦＴアルゴリズムを示している。それに対して図４Ｂは図４Ａの４段パイプラインＦＦＴアルゴリズムに従ってデータブロックを処理したときに発生するタイミング遅延と処理遅延を示している。音声データといった無線電気通信システムを介して伝送されるのが一般的であるこの形式のデータは遅延に対して非常に敏感であるので、こういった遅延を最小限にすることが極めて重要となる。パイプラインＦＦＴアルゴリズムがデータブロックを処理する方法は処理遅延の大きさに影響するので、パイプラインＦＦＴアルゴリズムを使用したデータブロックを処理するための様々な公知技術が開発された。こういった公知技術のいくつかを以下に記述する。
【００１１】
簡潔にするため、これらの公知のデータブロック処理技術をチャネライゼーションに関してのみ以下に記述するが、当業者はこれらの技術がデチャネライゼーションにも同様に適用することを理解するであろう。さらに、ＭＦＣアルゴリズムの場合、これもまた当業者には周知である重複加算技術（ｏｖｅｒｌａｐ  ａｎｄ  ａｄｄ  ｔｅｃｈｎｉｑｕｅ）を用いる。
【００１２】
前記技術のうち第１番目の技術は１回の大規模な実数変換の際に１データブロックを処理する過程を要する。全体処理遅延（つまり、Ｄｅｌａｙｐｒｏｃｅｓｓ）は以下の等式によって定義される。
Ｄｅｌａｙｐｒｏｃｅｓｓ＝（Ｄｅｌａｙｃｏｌｌｅｃｔ＋Ｄｅｌａｙｔｒａｎｓ）ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ  （１）
ここで、Ｄｅｌａｙｃｏｌｌｅｃｔはデータ収集にかかる遅延を示しており、Ｄｅｌａｙｔｒａｎｓは変換の実施にかかる遅延を示している。したがって、Ｄｅｌａｙｔｒａｎｓはよく実行遅延と呼ばれている。
【００１３】
ＭＦＣ型アルゴリズムの場合、Ｄｅｌａｙｃｏｌｌｅｃｔは次の関係に従って規定される。
Ｄｅｌａｙｃｏｌｌｅｃｔ＝［（１−η）＊Ｎｔｒａｎｓ］ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ  （２）
ここで、ηは重複率（例えば５０％又は２５％）である。フィルタ・バンク・アルゴリズムの場合、Ｄｅｌａｙｃｏｌｌｅｃｔは以下の等式（３）に示されるように、ＦＦＴ変換の大きさによって単純に規定される。
Ｄｅｌａｙｃｏｌｌｅｃｔ＝Ｎｔｒａｎｓ  ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ  （３）
【００１４】
実行遅延Ｄｅｌａｙｔｒａｎｓは、処理が行われる最初のデータブロックの最初のサンプルがＦＦＴアルゴリズムに入力されたときから、ＦＦＴアルゴリズムによって処理が行われる最終データブロックの最終サンプルが発生するまでの時間に基づいていることに注意することが重要である。パイプラインＦＦＴアルゴリズムの場合、実行遅延は以下の等式に基づいて与えられる。
Ｄｅｌａｙｔｒａｎｓ＝［Ｎｔｒａｎｓ＋Δ］ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ  （４）
ここで、Δは上で説明したように、実行中のＦＦＴ変換の最終変換結果から１つ以上を消去する際に加わる追加最小遅延（ａｄｄｉｔｉｏｎａｌ  ｍｉｎｉｍａｌ  ｄｅｌａｙ）である。
【００１５】
上記の等式（１）、（２）、（３）及び（４）に基づくと、ＭＦＣ型アルゴリズムにかかる全体処理遅延は以下の通りである。
Ｄｅｌａｙｐｒｏｃｅｓｓ＝［（２−η）＊Ｎｔｒａｎｓ＋Δ］ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ  （５）
これに対して、フィルタ・バンク型アルゴリズムにかかる全体処理遅延は以下の通りである。
Ｄｅｌａｙｐｒｏｃｅｓｓ＝［２＊Ｎｔｒａｎｓ＋Δ］ｓａｍｐｌｅ  ｐｅｒｉｏｄｓ    （６）
【００１６】
下記の表１は、５０％の重複を有するＭＦＣアルゴリズムが採用される場合、２５％の重複を有するＭＦＣアルゴリズムが採用される場合、又はオーバーサンプル・フィルタ・バンク・アルゴリズム（ｏｖｅｒ−ｓａｍｐｌｅｄ  ｆｉｌｔｅｒ  ｂａｎｋ  ａｌｇｏｒｉｔｈｍ）が採用される場合に応じた、最初の従来技術のデータブロック処理技術において発生する処理遅延の概要を示している。ＭＦＣ型アルゴリズムは重複（ｏｖｅｒｌａｐｐｉｎｇ）を、フィルタ・バンク・アルゴリズムはオーバーサンプリング（ｏｖｅｒ  ｓａｍｐｌｉｎｇ）を用いるため、１回以上の大規模な変換が必要となることに注意すべきである。５０％の重複を有するＭＦＣ型アルゴリズムの場合、Ｄｅｌａｙｐｒｏｃｅｓｓはおよそ１．５＊Ｎｔｒａｎｓである。２５％の重複を有するＭＦＣ対応アルゴリズムの場合、Ｄｅｌａｙｔｒａｎｓはおよそ１．７５＊Ｎｔｒａｎｓである。フィルタ・バンク・アルゴリズムの場合は、Ｄｅｌａｙｐｒｏｃｅｓｓはおよそ２＊Ｎｔｒａｎｓである。しかし、これらの値は大規模な変換が入力サンプリングレートで計測されるということを前提としている。また、この問題を克服するための選択肢として、大規模な変換は高速サンプリングレートで計測することも可能である。どちらの方法でも、両選択肢は過大な計算による諸経費（ｃｏｍｐｕｔａｔｉｏｎａｌ  ｏｖｅｒｈｅａｄ）を要する。
【表１】
0004610147.tif 000002
【００１７】
図５Ａは第２番目の公知技術を示しており、実数データを含む、それぞれの長さがＮｔｒａｎｓである、２つのデータブロックが１つの大規模な複素変換に多重化される。この第２番目の技術は、無線通信システムにおいて、処理が行われるべき全てのデータは実数データであることに基づいている。さらに詳細には、図５Ｂ〜Ｄは、例えばデータブロックｎとｎ＋１といった連続的なデータブロックが１つの複素ブロックｒｅａｌ（ｎ）＋ｊ（ｉｍａｇ（ｎ＋１））としてパイプライン変換に同時に多重化されることを示している。変換結果は以下のように与えられる。
Ｚ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ）  （７）
ここで、ｋは「０」から［Ｎｔｒａｎｓ−１］までの整数値である。
【００１８】
図５Ｂ〜Ｄは、またこの第２番目の選択技術にかかる処理で生じる最大遅延も示している。図５Ｂに示したように、例えば、各データブロックｎ、ｎ＋１、ｎ＋２、ｎ＋３がＮｔｒａｎｓ／２の長さを有する５０％の重複を利用したＭＦＣ対応アルゴリズムに対する最大Ｄｅｌａｙｐｒｏｃｅｓｓは［２＊Ｎｔｒａｎｓ＋Δ］である。図５Ｃにおいて、各データブロックｎ、ｎ＋１、ｎ＋２、ｎ＋３が３Ｎｔｒａｎｓ／４の長さを有する２５％の重複を利用したＭＦＣ対応アルゴリズムに対する最大Ｄｅｌａｙｐｒｏｃｅｓｓは［３＊Ｎｔｒａｎｓ＋Δ］である。当業者は、さらに余分な処理（つまり、実行）遅延を受けることなく第２番目のデータブロックにかかる最終変換を生成するために、ＦＦＴアルゴリズムを流通させる際にゼロを使用することもできることを理解するであろう。最後に、図５Ｄにおいて、各データブロックｎ、ｎ＋１、ｎ＋２、ｎ＋３はＮｔｒａｎｓの長さを有するフィルタ・バンク・アルゴリズムに対するＤｅｌａｙｐｒｏｃｅｓｓは［４＊Ｎｔｒａｎｓ＋Δ］である。
下表２は前記Ｄｅｌａｙｐｒｏｃｅｓｓ値の概要を示している。
【表２】
0004610147.tif 000003
【００１９】
表２に示したように、第２番目の選択技術にかかる最大処理遅延は、表１に示されている第１番目の選択技術にかかる最大処理遅延より大きい。しかし、１回の複素変換によって２つの連続的なデータブロックを多重化することで、結局ブロック基準毎に行う計算は軽減される。
【００２０】
前処理と後処理には、加算器（ａｄｄｅｒ）とメモリの増設（ａｄｄｉｔｉｏｎａｌ  ｍｅｍｏｒｙ）が必要となる点に注意すべきである。前処理に関しては、ＭＦＣアルゴリズムに対しては（１−η）＊Ｎｔｒａｎｓサイズのメモリ、及び限界までサンプリングされたフィルタ・バンク型アルゴリズムに対してはＮｔｒａｎｓサイズのメモリが要求されると思われる。図５Ａに示されたように、後処理は選定及び抽出にかかるアルゴリズム（ｓｅｌｅｃｔ  ａｎｄ  ｅｘｔｒａｃｔ  ａｌｇｏｒｉｔｈｍ）を伴い、これらは、変換出力において現れるような各入力信号の実数部と虚数部の固有のシンメトリ（対称性）（ｕｎｉｑｕｅ  ｓｙｍｍｅｔｒｙ）に基づいている。さらに詳細には、選定アルゴリズムは能動周波数チャネルにかかるパイプライン変換アルゴリズムから出力変換を選択的に収集する。どの所定チャネルに対しても、出力変換は等式（７）に従って規定することができ、ｋはビン番号（つまりサンプル周波数）を示し、０から［Ｎｔｒａｎｓ−１］の間において変化する。しかし、特定のチャネルに対しては、ｋはｋｓｔａｒｔから［ｋｓｔａｒｔ＋（Ｎ−１）］までの範囲であり、ｋｓｔａｒｔは開始ビン（ｓｔａｒｔｉｎｇ  ｂｉｎ）、［ｋｓｔａｒｔ＋（Ｎ−１）］は終了ビン（ｌａｓｔ  ｂｉｎ）を示し、Ｎはチャネルを規定するビン番号を示し、一般的にはＮｔｒａｎｓよりも十分に小さい。フィルタ・バンク・アルゴリズムにおいては、Ｎは単に１となる。
【００２１】
さらなる処理において、抽出アルゴリズムは変換結果ＲＥＡＬ（ｋ）とＩＭＡＧ（ｋ）を以下の等式の通りに生成する。
ＲＥＡＬ（ｋ）＝｛Ａ（ｋ）＋Ａ（Ｎｔｒａｎｓ−ｋ）｝／２＋ｊ｛Ｂ（ｋ）−Ｂ（Ｎｔｒａｎｓ−ｋ）｝／２  （８）
ＩＭＡＧ（ｋ）＝｛Ｂ（ｋ）＋Ｂ（Ｎｔｒａｎｓ−ｋ）｝／２＋ｊ｛Ａ（ｋ）−Ａ（Ｎｔｒａｎｓ−ｋ）｝／２  （９）
ここで、ＲＥＡＬ（ｋ）とＩＭＡＧ（ｋ）はそれぞれ第１データブロックのｒｅａｌ（ｎ）と第２データブロックのｉｍａｇ（ｎ＋１）にかかる変換である。
【００２２】
第３番目の技術は高速畳み込み演算アルゴリズム（Ｆａｓｔ  Ｃｏｎｖｏｌｕｔｉｏｎ  ａｌｇｏｒｉｔｈｍ）に適用される公知の時間間引き（ＤＩＴ）（ｄｅｃｉｍａｔｉｏｎ−ｉｎ−ｔｉｍｅ）の手続きを伴う。まず、この第３番目の技術は長さＮｔｒａｎｓの１データブロックを偶数及び奇数サンプルの複数ブロックに分割する。それから、偶数及び奇数サンプルはそれぞれ実数部と虚数部に多重化され、新規入力データブロックは長さＮｔｒａｎｓ／２である。それから、Ｎｔｒａｎｓ／２サイズの大規模な変換は新規データブロックにおいて実行され、その後、長さＮｔｒａｎｓの変換を実行するために合成されることになる。この技術は高速畳み込み演算アルゴリズムを応用する場合にのみ、点毎に乗算回数の最適化を行う。しかし、このアルゴリズムは２回の大規模な変換を要し、周波数転換（ｆｒｅｑｕｅｎｃｙ  ｔｒａｎｓｌａｔｉｏｎ）又はデシメーション／インターポレーション（ｄｅｃｉｍａｔｉｏｎ／ｉｎｔｅｒｐｏｌａｔｉｏｎ）を提供せず、よってＭＦＣ及びフィルタ・バンク・アルゴリズムとは全く異なる。
【００２３】
さらに別の公知技術においては、異なる計算部にかかる遅延を低減させる手段として、さらに十分な馬力（つまり、並行処理ハードウェア（ｐａｒａｌｌｅｌ  ｐｒｏｃｅｓｓｉｎｇ  ｈａｒｄｗａｒｅ））の使用が伴う場合がある。しかし、こういった解決法は消費電力、死領域及び計算の複雑性の点で非常にコストがかかる傾向にある。したがって、これは全般的に望ましくない選択肢といえる。
【００２４】
上述において様々なデータブロック処理技術が例示されているが、当業者は前記技術が大規模な変換アルゴリズムに伴う待ち時間を斟酌することなく計算の複雑性を低減することに、より焦点を合わせてきたことを容易に理解するであろう。よって、当業者は大規模な変換にかかる実行遅延（つまり、Ｄｅｌａｙｔｒａｎｓ）及び／又は処理遅延（つまり、Ｄｅｌａｙｐｒｏｃｅｓｓ）を最小限にすることに焦点を絞った他の選択技術を定式化する必要性があることも理解するであろう。そしてさらに消費電力、死領域及び計算の複雑性を増すことなく、これを実行する必要性があることも理解するであろう。
【００２５】
【発明の要旨】
前述したように、本発明は無線電気通信システムにおけるディジタルチャネライゼーション及びデチャネライゼーションに関連する。さらに詳細には、本発明は、改良された高速畳み込み演算（ＭＦＣ）アルゴリズム又はフィルタ・バンク・アルゴリズムといった大規模な高速フーリエ変換（ｌａｒｇｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）（ＦＦＴ）アルゴリズムを用いてデータブロックを変換し、該データブロックを処理するための技術及びいくつかの変形に関する。本発明は複数の送信及び受信分岐（ｍｕｌｔｉｐｌｅ  ｔｒａｎｓｍｉｓｓｉｏｎ  ａｎｄ  ｒｅｃｅｐｔｉｏｎ  ｂｒａｎｃｈ）をうまく利用し、従来技術とは異なって消費電力、死領域及び計算の複雑性といった、チャネライザ／デチャネライザの他の重要な設計特性にほとんど影響を与えることなく、大規模な変換アルゴリズムにかかる実行遅延を最小限にすることに焦点を合わせている。
【００２６】
したがって、本発明の第１番目の目的は無線電気通信システムにおけるチャネライザ及びデチャネライザにかかる処理遅延を低減させることである。特に、該システムに関連する電気通信データはこういった遅延に対して非常に敏感である。
【００２７】
本発明の別の目的は無線通信システムのチャネライザ及びデチャネライザにおいて、時間領域から周波数領域へのデータブロック変換にかかる実行遅延を最小限にすることである。
【００２８】
本発明のさらに別の目的は前記特定の実行遅延を最小にすることであり、これは、消費電力、死領域及び計算の複雑性といった、他の重要なパラメータにほとんど影響することなく、結果的に処理遅延を低減させる。
【００２９】
【詳細な説明】
本発明は無線電気通信システムにおける特定のチャネライザ及び／又はデチャネライザアルゴリズムに関連する遅延を軽減するための技術とその変形を提供する。従来技術はフィルタ・バンク・アルゴリズムとＭＦＣ対応アルゴリズムを含むアルゴリズムの計算の複雑性を改善することに集中してきたが、その犠牲として、チャネライザ及び／又はデチャネライザアルゴリズムに対して積分を行う大規模な変換による待ち時間が生まれてしまった。しかし、本発明は消費電力、死領域及び計算の複雑性といった、他の重要なアルゴリズム特性にさほど影響を与えることなく、待ち時間、特に、前記アルゴリズムにかかわる実行遅延を改善することに焦点を置く。
【００３０】
簡潔化するために、本発明は主にチャネライザアルゴリズム（つまり受信機において）に関して記載されている。しかし、当業者は本発明の以下の記載がデチャネライザアルゴリズム（つまり、送信機において）にも同様に適用することを理解するであろう。さらに、本発明の記載の中には複数の前提が置かれている。第１に、本発明の記載の中で、本発明がＭＦＣ型アルゴリズムに適用するとき、ＭＦＣアルゴリズムは重複（オーバーラップ）及び重ね合わせ技術を利用することが前提とされる。第２に、チャネライザ及び／又はデチャネライザによって利用される大規模な変換は基数２の構成を有することが前提とされる。第３に、本発明と従来技術との間に何らかの客観的な比較を与えるために、上述の図５Ａ〜Ｄに例示された第２番目の従来技術を本明細書にて参考技術として採用し、引用している。
【００３１】
本発明の典型的な各実施形態の効果を客観的に評価するために、処理遅延（つまり、Ｄｅｌａｙｐｒｏｃｅｓｓ）以外に３つのパラメータ値を評価する。該３つのパラメータとは演算の複雑度、演算効果及びメモリである。死領域の指標を示す演算の複雑度は複素乗算（ｃｏｍｐｌｅｘ  ｍｕｌｔｉｐｌｉｅｒ）の数によって測られ、以下の通りの変換サイズに関係する。
Ｃｏｍｐｌｅｘｉｔｙ＝ｌｏｇ２ＮｔｒａｎｓＣｏｍｐｌｅｘ  ｍｕｌｔｉｐｌｉｅｒｓ    （１０）
消費電力の指標を示す平均演算効果は以下の通りに規定される。
Ｅｆｆｅｃｔ＝（Ｃｏｍｐｌｅｘｉｔｙ＊Ｄｕｔｙ  Ｃｙｃｌｅ）／Ｎｏ．ｏｆ  Ｄｉｖｅｒｓｉｔｙ  Ｂｒａｎｃｈｅｓ    （１１）
ここで、負荷サイクルは以下の関係によって規定される。
Ｄｕｔｙ  Ｃｙｃｌｅ＝Ｐｅｒｉｏｄ  ｏｆ  Ａｃｔｉｖｉｔｙ／Ｆｕｌｌ  Ｃｙｃｌｅ  ｏｆ  Ｐｉｐｅｌｉｎｅ  Ｔｒａｎｓｆｏｒｍ    （１２）
参考として、表３は、複素変換アルゴリズムを介して実数データを含んだ２つの連続的なデータブロックを多重化する過程を伴った上述の第２番目の従来技術に関する演算の複雑度と演算効果に対する値を示している。
【表３】
0004610147.tif 000004
【００３２】
第３番目のパラメータであるメモリは、収集メモリ（ｃｏｌｌｅｃｔｉｏｎ  ｍｅｍｏｒｙ）（つまり、データ収集をサポートするために必要なメモリ）と変換メモリ（つまり、大規模な変換アルゴリズムをサポートするために必要なメモリ）に分類することができる。メモリは死領域と消費電力のどちらにも直接影響するため、重要な検討材料となる。下の表４は従来の、２つのデータブロックと１つの大規模な複素変換技術に関するメモリ要件を示している。
【表４】
0004610147.tif 000005
【００３３】
本発明の第１番目の典型的な実施形態は１つの複素変換と２つのダイバーシチ分岐を使用する過程を伴う。当業者が十分に理解しているように、無線電気通信システムは２つ以上のダイバーシチ分岐を採用してもよい。現在のシステムは、通常、受信側に２つのダイバーシチ分岐を要する。しかし、近い将来、マルチ分岐ダイバーシチは送受信両方の連鎖（ｒｅｃｅｐｔｉｏｎ  ａｎｄ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｃｈａｉｎｓ）のための共通箇所になることが期待される。マルチ分岐ダイバーシチをサポートするアンテナはしばしば「スマートアンテナ」（”ｓｍａｒｔ  ａｎｔｅｎｎａ”）及び／又は「適応アンテナ」（”ａｄａｐｔｉｖｅ  ａｎｔｅｎｎａ”）と呼ばれる。
【００３４】
本発明によるこの第１番目の典型的な実施形態は、利用できるリソース、つまり典型的な無線電気通信受信機において採用される２つのダイバーシチ分岐をさらに能率的に利用することに基づいている。本質的に２つのダイバーシチ分岐は、チャネライザアルゴリズム、特にそこで合成されたパイプラインアルゴリズムに、シングルデータ分岐より多くのデータを供給することができる。これによって、パイプライン変換の能動時間（ａｃｔｉｖｅ  ｐｅｒｉｏｄｓ）は増加する。もちろん、上の等式（１２）に示されたように、パイプライン変換の能動時間が増加すれば、パイプライン変換の負荷サイクルは増加する。パイプライン変換の負荷サイクルの増加はパイプライン変換にかかわる実行遅延（つまり、Ｄｅｌａｙｔｒａｎｓ）の軽減につながり、よって全体的な処理遅延（つまり、Ｄｅｌａｙｐｒｏｃｅｓｓ）の軽減につながる。
【００３５】
図６Ａは本発明の第１番目の典型的な実施形態にかかわる技術を示している。示したように、上述の参考技術がそうであったように、２つのダイバーシチ分岐のうちそれぞれに関するパイプライン変換Ｔ／Ｆは各データブロックを待ち受け又は処理する必要がない。代わりに、それぞれが選択的なデータブロックを処理する。例えば、パイプライン変換Ｔ／Ｆ１はｘ（ｎ）とｙ（ｎ）の２つのデータブロックストリームにかかる偶数データブロックのみを処理し、変換する。該偶数データブロックは図６Ａにおいてｘ（２ｎ）とｙ（２ｎ）で示されている。したがって、パイプライン変換Ｔ／Ｆ２は図６Ａでｘ（２ｎ＋１）とｙ（２ｎ＋１）として示されている奇数データブロックのみを処理し、変換する。
【００３６】
５０％の重複を有するＭＦＣ型アルゴリズム、２５％の重複を有するＭＦＣ型アルゴリズム及びフィルタ・バンク・アルゴリズムのそれぞれに適用するように、図６Ｂ〜Ｄは、本発明の第１番目の典型的な実施形態にかかるタイミング遅延及び処理遅延を示している。さらに詳細には、図６Ｂ〜Ｄのそれぞれは、偶数データブロックｘ（２ｎ）とｙ（２ｎ）のそれぞれが第１番目のパイプライン変換Ｔ／Ｆ１の実数部入力ｒｅａｌ（ｒ）と虚数部入力ｉｍａｇｉｎａｒｙ（ｉ）を導くように、それぞれがデータブロックｎ、ｎ＋１、ｎ＋２、ｎ＋３…を有するｘ（ｎ）とｙ（ｎ）の２つのデータブロックストリームが多重化されているのを示している。同様に、奇数データブロックｘ（２ｎ＋１）とｙ（２ｎ＋１）は第２番目のパイプライン変換Ｔ／Ｆ２の実数部入力ｒｅａｌ（ｒ）と虚数部入力ｉｍａｇｉｎａｒｙ（ｉ）を導く。この第１番目の典型的な実施形態に基づく、最大処理遅延、つまり、パイプライン変換に所定のデータブロック（例えばデータブロック”ｎ”）の第１番目のサンプルを入力してから、パイプライン変換が前記データブロックの最後のサンプルに関連する変換を出力するまでの合計所要時間、が図６Ｂ〜Ｄにそれぞれ示されている。処理遅延（つまり、Ｄｅｌａｙｐｒｏｃｅｓｓ）は以下の表５でも概要が示されている。
【表５】
0004610147.tif 000006
【００３７】
選定及び抽出アルゴリズムは上述の参考技術におけるアルゴリズムと一致している点に注意すべきである。抽出される各能動チャネルが少数の周波数ビンのみで構成される場合、選定及び抽出過程にかかわる遅延は表５に表されている結果で示されるように極わずかである。したがって、表２で示されたような本発明の第１番目の典型的な実施形態にかかわる処理遅延は、参考技術を通じて実施遅延のおよそ２０〜２５％が軽減されていることを示し、その概要は表５に示されている。
【００３８】
表６は第１番目の典型的な実施形態にかかわる演算の複雑性（ａｒｉｔｈｍｅｔｉｃ  ｃｏｍｐｌｅｘｉｔｙ）と演算効果（ａｒｉｔｈｍｅｔｉｃ  ｅｆｆｏｒｔ）の概要を示している。表６に示した結果から、図６Ｄで示されたように、パイプラインをフルに確保するために２つのダイバーシチ分岐を使用するフィルタ・バンク・アルゴリズムの場合を除いて、参考技術による２つの要因によって演算の複雑性が実際に増加したことがわかるが、その概要は表３で示されている。演算の複雑性の増加分はダイバーシチに帰因する。しかし、ダイバーシチ分岐ごとの演算効果はＭＦＣアルゴリズムの場合は変わらない。フィルタ・バンク・アルゴリズムの場合では等分されている。
【表６】
0004610147.tif 000007
【００３９】
表７で概要が示されている本発明の第１番目の典型的な実施形態にかかわるメモリ要件に関して、そのメモリ要件全体は参考技術のメモリ要件よりも少ない。実際に、データ収集におけるメモリ要件はない。演算の複雑性と効果に加えて、所要メモリの軽減を考慮したとき、第１番目の典型的な実施形態における死領域と消費電力の全体は参考技術の死領域と消費電力よりも少ない。
【表７】
0004610147.tif 000008
【００４０】
同様の結果がデチャネライザにおいても達成できる。図６Ｅは本発明の第１番目の典型的な実施形態に基づいてデチャネライザアルゴリズムの実施形態を示しており、一方のダイバーシチ分岐は結局、実数部変換出力にのみ現れ、他方（例えば第２番目のダイバーシチ分岐）は虚数部変換出力にのみ現れるというように、第１番目のステップは対称的なデータベクトルの発生を伴う。この状態はビンが対称的に挿入される場合に起こりうる。ビンが対称的に挿入される理由は最終ブロックの合成過程が単純な多重化工程となるからである。偶数データブロックの場合の対称的な生成方程式（ｓｙｍｍｅｔｒｉｃａｌ  ｇｅｎｅｒａｔｉｏｎ  ｅｑｕａｔｉｏｎ）が以下の２つの方程式によって規定されている。
Ｚ２ｎ（ｋｓｔａｒｔ＋ｋ）＝［Ｘ２ｎ（ｋ）＋ｊＹ２ｎ（ｋ）］／２    （１３）
Ｚ２ｎ（Ｎｔｒａｎｓ−ｋｓｔａｒｔ−ｋ）＝［Ｘ’２ｎ（ｋ）＋ｊＹ’２ｎ（ｋ）］／２    （１４）
Ｘ及びＹは同じ物理チャネルにかかるデータブロックストリームを示しており、それぞれが２つのダイバーシチ分岐のうちの１つを介して受信され、下付き文字”２ｎ”は偶数データブロックを意味する。Ｘ’２ｎとＹ’２ｎはそれぞれＸ２ｎとＹ２ｎの共役複素数（ｃｏｍｐｌｅｘ  ｃｏｎｊｕｇａｔｅｓ）であり、ｋはゼロ（０）からＮ−１までと規定されている。Ｎは主として変換サイズＮｔｒａｎｓのサイズより十分に小さいことを注釈する。挿入される偶数ブロックにおける変換ベクトルはＺ２ｎ（ｈ）として規定されており、ｈは０からＮｔｒａｎｓ−１の間の値を有する。変数ｋｓｔａｒｔはチャネルの第１番目のビンがどこに挿入されるべきかを規定し、１からＮｔｒａｎｓ−１までの任意の整数となりうる。同じ方程式が奇数データブロックＸ（２ｎ＋１）とＹ（２ｎ＋１）に対応した変換にも適用することを注釈する。さらに、１チャネル以上を変換ベクトルに入力することも可能で、重複位置（ｏｖｅｒｌａｐｐｉｎｇ  ｌｏｃａｔｉｏｎ）の場合においては、重複位置は最終変換ベクトル位置を形成するために単純に加算されるべきである。
【００４１】
それから、パイプライン変換の結果が正確な順序となるように、生成したデータベクトルは変換ベクトルを２進逆順（ｂｉｔ  ｒｅｖｅｒｓｅｄ  ｏｒｄｅｒ）にパイプライン変換に単純に入力する変換挿入過程によって処理される。
【００４２】
第１番目と第２番目の変換の実数データは第１番目のダイバーシチ分岐ブロック合成器に導かれ、第１番目と第２番目の変換からの虚数データは第２番目のダイバーシチ分岐ブロック合成器に導かれる。フィルタ・バンク型アルゴリズムにおけるブロック合成器は単純に単一工程となるように多相フィルタを介してデータを送る。ＭＦＣ型アルゴリズムにおいては、ブロック合成器はηＮｔｒａｎｓの長さで連続ブロックを重複する。重複及び追加する場合、重複部は重複セクションに対応する、前のブロックに加えられ、一方、重複及び保存する場合は、ブロックの重複セクションは単純に処分される。重複及び保存の場合、重複されていないセクション上では作業は実行されない。
【００４３】
要するに、本発明の第１番目の典型的な実施形態は表５に示したように処理遅延の低減をもたらす。また、参考技術を通じて消費電力と死領域の低減ももたらされる。フィルタ・バンク・アルゴリズムの場合、第１番目の典型的な実施形態は演算の複雑性の低減ももたらす。
【００４４】
本発明の第２番目の実施形態はハーフサイズの複素変換によって実数部データを含んだ１データブロックの処理を伴う。フルサイズ変換は次段階の処理に要する点のみを抽出してから合成することによって生成される。
【００４５】
一般的に、この本発明の第２番目の典型的な実施形態は、大規模な基数２点の変換が２つのＮｔｒａｎｓ点変換に分解され、その後Ｎｔｒａｎｓ点変換を達成するための合成過程が続くという事実に基づいている。さらに詳細には、１つのデータブロックは偶数サンプルと奇数サンプルに分割される。Ｎｔｒａｎｓ／２の変換は偶数サンプルシーケンスと奇数サンプルシーケンスのどちらにおいても実施される。その結果は、Ｎｔｒａｎｓ点変換を形成するために、選定、抽出及び合成される。
【００４６】
図７Ａは本発明の第２番目の典型的な実施形態にかかわる技術を示している。長さＮｔｒａｎｓを有する１つの実数データブロックｎは偶数及び奇数サンプルに分割される。それから、該偶数及び奇数サンプルはＮｔｒａｎｓ／２サイズの複素データブロックに多重化される。さらに詳細には、偶数サンプルは実数部ｒｅａｌ（ｒ）に合成され、奇数サンプルは新規の複素データブロックの虚数部ｉｍａｇｉｎａｒｙ（ｉ）に多重化される。それから、長さＮｔｒａｎｓ／２の複素変換Ｔ／Ｆが実行され、その結果は、式Ｚ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ）によって与えられる。ここで、ｋは０と［Ｎｔｒａｎｓ／２−１］の間の整数である。
【００４７】
さらに、後処理は選定及び抽出を要する。選定アルゴリズムはパイプライン変換アルゴリズムＴ／Ｆから、能動チャネルに対して必要な出力変換を単純に収集する。いずれの所定チャネルに対する所要の出力変換は前述したようにＡ（ｋ）＋ｊＢ（ｋ）として規定されており、ｋはｋｓｔａｒｔないしｋｓｔａｒｔ＋（Ｎ−１）に等しく、Ｎはチャネルにかかわる出力変換の数である。それから、偶数ＥＶＥＮ（ｋ）と奇数ＯＤＤ（ｋ）の変換結果は次の等式を使用した抽出アルゴリズムによって抽出される。
ＥＶＥＮ（ｋ）＝｛Ａ（ｋ）＋Ａ（Ｎｔｒａｎｓ−ｋ）｝／２＋ｊ｛Ｂ（ｋ）−Ｂ（Ｎｔｒａｎｓ−ｋ）｝／２  （１４）
ＯＤＤ（ｋ）＝｛Ｂ（ｋ）＋Ｂ（Ｎｔｒａｎｓ−ｋ｝／２＋ｊ｛Ａ（Ｎｔｒａｎｓ−ｋ）−Ａ（ｋ）｝／２    （１５）
ＥＶＥＮ（ｋ）とＯＤＤ（ｋ）はデータブロックの偶数サンプルｅｖｅｎ（ｎ）とデータブロックの奇数サンプルｏｄｄ（ｎ）にかかる変換である。
【００４８】
本発明の第２番目の典型的な実施形態において、後処理はＥＶＥＮ（ｋ）とＯＤＤ（ｋ）の変換を合成する過程も伴う。しかし、各チャネルに要求されるＥＶＥＮ（ｋ）とＯＤＤ（ｋ）の結果のみがＮｔｒａｎｓ点変換の有用部を形成するために合成される。このため、次の等式が用いられる。
Ｃ（ｋ）＝｛ＥＶＥＮ（ｋ）＋（ＯＤＤ（ｋ）＊ＷｋＮｔｒａｎｓ）｝      （１６）
Ｃ（Ｎｔｒａｎｓ／２＋ｋ）＝｛ＥＶＥＮ（ｋ）−ＯＤＤ（ｋ）＊ＷｋＮｔｒａｎｓ）｝  （１７）
ｋはゼロ（０）ないし［Ｎｔｒａｎｓ／２−１］に等しい。逆変換の場合においては、ＷｋＮｔｒａｎｓはＷ−ｋＮｔｒａｎｓと置き換えられ、等式（１７）は入力信号が実数として計算されず、よってＣ（Ｎｔｒａｎｓ−ｋ）はＣ（ｋ）の共役複素数であり、ｋは１から［Ｎｔｒａｎｓ／２−１］までに等しい。これはＭＦＣとフィルタ・バンク型アルゴリズムのどちらでも適用できる。
【００４９】
各チャネルにかかる出力変換のみが計算されるとき、本発明の第２番目の典型的な実施形態は類似した従来技術に比べて計算を要しない。ＭＦＣ型アルゴリズムの場合、ｋは各チャネルに対するビン数Ｃ（ｉ）の範囲全体に及び、Ｃ（ｋ）は変換Ｎｔｒａｎｓのサイズより十分に小さい。フィルタ・バンク型アルゴリズムの場合において、ｋはＣ（ｋ）の１つのビンを補う。したがって、結果的に計算効果は極めて低下し、抽出アルゴリズムΔｅｘｔと合成アルゴリズムΔｃｏｍｂに帰因する実行遅延を徐々に低減する。実際に、抽出及び合成アルゴリズムにかかる実行遅延は類似した従来技術と比較すると極わずかである。
【００５０】
図７Ｂ〜Ｄはそれぞれ５０％の重複を利用したＭＦＣアルゴリズム、２５％重複を利用したＭＦＣアルゴリズム及びフィルタ・バンク・アルゴリズムを適用した際の、本発明の第２番目の典型的な実施形態にかかわるタイミング及び処理遅延を更に詳細に示している。これらの処理遅延は表８に概要が示されている。前記遅延は表２に示された参考技術の半分程度である。
【表８】
0004610147.tif 000009
【００５１】
図７Ｅは選択的な実施形態にかかわるタイミング及び処理遅延を示しており、第１番目と第２番目の典型的な実施形態の概念はフィルタ・バンク型アルゴリズムの場合において、合成される。２つのダイバーシチ分岐を採用すれば、基本的にパイプライン変換の負荷サイクルは増加し、さらに処理遅延は約２Ｎｔｒａｎｓから約１．５Ｎｔｒａｎｓまで低減する。
【００５２】
第２番目の典型的な実施形態における演算パラメータは表９に概要が示されている。
【表９】
0004610147.tif 000010
表９から、演算の複雑性及び効果がわずかに低減したことを理解することができる。しかし、合成アルゴリズムは参考技術と比較して、ある余分な処理を要し、死領域と電力が余分に消費されるかもしれない。さらに、チャネル基準ごとの差はきわめて小さい。ダイバーシチを用いたフィルタ・バンク・アルゴリズムの特殊な場合では、図７Ｅで示されたように、ハードウェア側における余分な増加なく、むしろ、ハードウェアが２つのダイバーシチの間において多重化（ｍｕｌｔｉｐｌｅｘ）される。この場合、死領域はかなり低減する。
【００５３】
表１０は第２番目の典型的な実施形態にかかわるメモリ要件の概要を示している。表に示したように、収集メモリサイズ（ｃｏｌｌｅｃｔｉｏｎ  ｍｅｍｏｒｙ  ｓｉｚｅ）に応じて、メモリ要件全体が低減される。これにより、死領域と消費電力の両方が低減する。
【表１０】
0004610147.tif 000011
【００５４】
図７Ｆは本発明の第２番目の典型的な実施形態に基づいたデチャネライザの実施形態を示している。さらに、第１番目の過程は、大規模な変換回数の合計からの実数出力が偶数回サンプル（ｅｖｅｎ  ｔｉｍｅ  ｓａｍｐｌｅ）を含み、虚数出力は奇数回サンプル（ｏｄｄ  ｔｉｍｅ  ｓａｍｐｌｅ）を含むような、対称的なデータベクトルの生成を伴う。
ビンが対称的な方法で挿入される場合に、この状態が起こりうる。ビンが対称的に挿入される理由は最終ブロックの合成過程が単純な多重化工程となるからである。偶数ブロックの対称的な生成方程式は次式（１８）と（１９）によって規定される。
Ｚ（ｋｓｔａｒｔ＋ｋ）＝Ｘ（ｋ）／２      （１８）
Ｚ（Ｎｔｒａｎｓ−ｋ）＝Ｘ’（ｋ）／２      （１９）
Ｘはチャネルデータの１ブロックを示しており、ｋは０から［Ｎ−１］として規定される。一般的に、Ｎは変換サイズよりも十分に小さいことと、臨界サンプル・フィルタ・バンク・アルゴリズム（ｃｒｉｔｉｃａｌｌｙ  ｓａｍｐｌｅｄ  ｆｉｌｔｅｒ  ｂａｎｋ  ａｌｇｏｒｉｔｈｍ）の場合においては、Ｎは１と等しくなることを注釈する。挿入されるブロックに対する変換ベクトルはＺ（ｈ）として規定され、ｈは０から［Ｎｔｒａｎｓ−１］までの範囲である。変数ｋｓｔａｒｔは当該チャネルの第１番目のビンがどこに挿入されるべきかを規定し、１から［Ｎｔｒａｎｓ−１］までのいずれの整数でも可能である。さらに、１チャネル以上を変換ベクトルに入力することも可能で、変換ベクトルにおける重複点において、単純に加えられるべきである。
【００５５】
それから次の過程では、入力変換ベクトルＺ（ｋ）をハーフサイズの新規の変換ベクトルに分割する。Ｚ（ｋ）は２つのベクトルＣ（ｋ）とＤ（ｋ）に分割され、それから、パイプライン変換をした後、偶数部は変換の実数部において出力され、奇数部は虚数部に出力されるように、それら２つのベクトルは新規のベクトルＥ（ｋ）＝Ｄ（ｋ）＋ｊＤ（ｋ）に合成される。以下の方程式（２０）と（２１）は分割過程を示している。
Ｃ（ｋ）＝（Ｚ（ｋ）＋Ｚ（Ｎｔｒａｎｓ／２＋ｋ））    （２０）
Ｄ（ｋ）＝（Ｚ（ｋ）−（Ｚ（Ｎｔｒａｎｓ／２＋ｋ＊ＷｋＮｔｒａｎｓ））  （２１）
ｋは０ないし［ＮＴｒａｎｓ／２−１］である。逆変換の場合には、ＷｋＮｔｒａｎｓはＷ−ｋＮｔｒａｎｓで置き換えられる。それから、パイプライン変換出力が正確な順序になるように、変換ベクトルを単純に２進逆順にパイプライン変換に入力する変換挿入工程によって、データベクトルＥ（ｋ）＝Ｃ（ｋ）＋Ｄ（ｋ）は処理される。その変換結果の後、変換の実数出力はＮｔｒａｎｓサイズの大規模な変換の偶数回サンプルに等しく、変換の虚数出力はＮｔｒａｎｓサイズの大規模な変換の奇数回サンプルに等しい。
【００５６】
フィルタ・バンク型アルゴリズムのブロックコンバイナは多相フィルタの実施によってデータを通すだけであり、ここでは単一操作とみなされる。ＭＦＣ型アルゴリズムの場合、ブロックコンバイナは長さηＮｔｒａｎｓによって連続的なブロックを重複させる。重複及び追加する場合、重複部は重複セクションに対応する、前のブロックに加えられ、重複及び保存する場合、ブロックの重複セクションは単純に処分される。重複及び追加の場合も重複及び保存の場合も、重複していないセクション上では作業は実施されない。
【００５７】
要するに、本発明の第２番目の典型的な実施形態は約５０％まで処理遅延を低減させる。同様に、消費電力、死領域及びメモリ要件全体も低減させる。また、ダイバーシチを用いたフィルタ・バンク・アルゴリズムを利用する実施形態では、演算の複雑性も約半分まで軽減される。
【００５８】
本発明の第３番目の典型的な実施形態は、「バタフライ」と２つの部分的なパイプライン変換に分解された、ハーフサイズの複素変換によって実数部データを含んだ１つのデータブロックを処理する過程を伴う。さらに、この第３番目の典型的な実施形態はリソースの利用を改善するために、上述の第１番目の典型的な実施形態でなされたように、ダイバーシチの概念を組み合わせている。
【００５９】
この第３番目の典型的な実施形態に基づいて、遅延を低減させるために、２つの重要な概念が組み合わされている。まず、ハーフサイズ化された変換はバタフライと２つの部分的な変換に分解される。第２に、ダイバーシチが採用され、変換の負荷サイクルを増加させ、さらに快適なリソースの利用ができるようになる。
【００６０】
図８Ａは本発明の第３番目の典型的な実施形態を示している。第１番目のバタフライは２つの部分的なパイプライン変換と結合する加減算を同時に実施するように利用される。部分的な変換の１つは上部のＮｔｒａｎｓ／２の変換であり、もう一方の部分的な変換は下部のＮｔｒａｎｓ／２の変換である。それらが連動してＮｔｒａｎｓ／２の変換を作り出し、図８Ｂ〜Ｄで示されているように、そこから特定のチャネル結果が選定、抽出、かつ合成され、それぞれ５０％の重複を有するＭＦＣアルゴリズム、２５％重複を有するＭＦＣアルゴリズム及びフィルタ・バンク・アルゴリズムに関するＮｔｒａｎｓ点変換を形成する。ダイバーシチを利用しない参考技術の主な利点は、パイプライン変換サイズが縮小され、それによって遅延が低減する点である。さらに、ハードウェアが使用時間の大部分で利用され、それによって、全体的にハードウェア要件が軽減する。
【００６１】
図８Ａで示されたデータ収集メモリ機能は偶数サンプルと奇数サンプルのデータ入力をサイズＮｔｒａｎｓ／４の２つの複素データブロックｐｂ（ｋ）＋ｊｑｂ（ｋ）とｓｂ（ｋ）＋ｊｔｂ（ｋ）に変換する。図８Ｂ〜Ｄに示されたように、第１番目のダイバーシチ分岐は偶数倍で一度に、つまり、ｂ＝２ｎで２つの複素ブロックを生成し、それに対して、第２番目のダイバーシチ分岐は奇数倍で一度に、つまり、ｂ＝２ｎ＋１で２つの複素ブロックを生成する。
【００６２】
偶数又は奇数サンプルの合計数がＮｔｒａｎｓ／２に等しくなるように、データ収集メモリ機能は入力データの偶数サンプルと奇数サンプルを収集し、入力データ０を代入する。ゼロの数はシステム構成によって決められている。例えば、ＭＦＣアルゴリズムの場合には、ゼロの数はｈ＊Ｎｔｒａｎｓ／２に等しい。フィルタ・バンク・アルゴリズムの場合には、ゼロの数は０である。
【００６３】
それから、Ｎｔｒａｎｓ／２の偶数サンプルは実数部に合成され、ｐｂはｅｖｅｎ（ｋ）に等しく、ｋは０から（Ｎｔｒａｎｓ／４）−１までの値を有する。ｓｂはｅｖｅｎ（ｋ）に等しく、ｋはＮｔｒａｎｓ／４から（Ｎｔｒａｎｓ／２）−１までの値を有する。Ｎｔｒａｎｓ／２の奇数サンプルは虚数部に合成され、ｑｂはｏｄｄ（ｋ）に等しく、ｋは０から（Ｎｔｒａｎｓ／４）−１までの値を有する。そして、ｔｂはｏｄｄ（ｋ）に等しく、ｋはＮｔｒａｎｓ／４から（Ｎｔｒａｎｓ／２）−１までの値を有する。偶数及び奇数サンプルはそれぞれ、虚数部及び実数部に合成されることも可能であることに注意すべきである。
【００６４】
それから、２つの複素ブロックは変換に合成される。
ｒ１＋ｊ＊ｉ１＝ｐｂ（ｋ）＋ｊｑｂ（ｋ）
ｒ２＋ｊ＊ｉ２＝ｓｂ（ｋ）＋ｊｔｂ（ｋ）
第１番目と第２番目のダイバーシチ分岐はそれぞれ偶数倍と奇数倍で、データｂを供給する。
【００６５】
それから、長さＮｔｒａｎｓ／４の上部の変換はベクトル｛ｒ１（ｋ）＋ｒ２（ｋ）｝＋ｊ｛ｉ１（ｋ）＋ｉ２（ｋ）｝において実施され、長さＮｔｒａｎｓ／４の下部の変換はベクトル｛ｒ１（ｋ）−ｒ２（ｋ）｝＋ｊ｛ｉ１（ｋ）−ｉ２（ｋ）｝において実施され、ｋはゼロ（０）から［Ｎｔｒａｎｓ／４−１］までに等しい。
上部及び下部の変換は長さＮｔｒａｎｓ／２の偶数及び奇数の変換結果を出力する。変換結果は再びＺ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ）によって与えられ、ｋは１と［Ｎｔｒａｎｓ／２−１］の間の整数である。
【００６６】
変換結果から、選定アルゴリズムは２進逆順に出力されているパイプライン変換アルゴリズムによって生成した所要の変換を単純に収集する。いずれのチャネルに対する所要の変換出力もまたＡ（ｋ）＋ｊＢ（ｋ）として規定され、ｋはｋｓｔａｒｔから［ｋｓｔａｒｔ＋（Ｎ−１）］までに等しい。変数Ｎは特定のチャネルにかかる変換出力数を規定する。
【００６７】
それから、各チャネルに要求される結果は式（１４）と（１５）に記載された公式を使用して抽出される。それから、抽出結果、ＥＶＥＮ（ｋ）とＯＤＤ（ｋ）はＮｔｒａｎｓ点変換における有効な点を形成するために式（１６）を使用して合成される。合成過程の出力ブロックは入力時のスイッチング過程と一致させるために第１番目と第２番目の出力との間で連続して切り替えられる。
【００６８】
図８Ｂ〜Ｄに示した処理遅延は表１１に概要が示されている。
【表１１】
0004610147.tif 000012
【００６９】
本発明の第１番目と第２番目の典型的な実施形態はデチャネルアルゴリズムに適用することが可能で、第３番目の典型的な実施形態も同様である。図８Ｅは本発明の第３番目の典型的な実施形態に基づいてデチャネライザアルゴリズムの構成を示している。図８Ｅにしたがって、変換出力全体の実数部と虚数部の出力は送信データの偶数及び奇数回サンプルを含むように、まず、デチャネライザアルゴリズムは対称的なデータベクトルを生成させる過程を伴う。ビンが対称的な方法で挿入される場合にこの状態が起こりうる。ビンが対称的に挿入される理由は、最終ブロックの合成過程が単純な多重化工程となるからである。入力１と２によって発生したブロックに対する対称的な発生方程式は上述の式（１８）と（１９）によって規定され、Ｚ（ｋ）は結果変換ベクトルである。
【００７０】
次の過程は入力変換ベクトルＺ（ｋ）をハーフサイズの新規の変換ベクトルに分割する過程を伴う。Ｚ（ｋ）は２つのベクトルＣ（ｋ）とＤ（ｋ）に分割され、それから、パイプライン変換後に偶数の変換結果は変換の実数部に出力され、奇数の変換結果は虚数部上に出力されるように、それら２つのベクトルは新規のベクトルＥ（ｋ）＝Ｃ（ｋ）＋ｊＤ（ｋ）に合成される。方程式（２０）と（２１）は分割過程を説明している。
【００７１】
それから、データベクトルＥ（ｋ）は、まずＥ（ｋ）を、それぞれｋ＝偶数及びｋ＝奇数によって規定される上部と下部に分割する変換挿入工程において処理される。その後、これらの２つの新規ベクトルはＮｔｒａｎｓ／２のパイプライン変換の上半分と下半分に２進逆順に入力される。それから、上部及び下部変換の部分的な変換結果は最後のバタフライにおいて結合される。
ｒ１（ｋ）＝ｒｅａｌ（Ｕｐｐｅｒ（ｋ）＋Ｌｏｗｅｒ（ｋ））
ｉ１（ｋ）＝ｉｍａｇｉｎａｒｙ（Ｕｐｐｅｒ（ｋ）＋Ｌｏｗｅｒ（ｋ））
ｒ２（ｋ）＝ｒｅａｌ（Ｕｐｐｅｒ（ｋ）−Ｌｏｗｅｒ（ｋ））
ｉ２（ｋ）＝ｉｍａｇｉｎａｒｙ（Ｕｐｐｅｒ（ｋ）−Ｌｏｗｅｒ（ｋ））
ｋは０から［（Ｎｔｒａｎｓ／４）−１］までに等しく、Ｕｐｐｅｒ（ｋ）とＬｏｗｅｒ（ｋ）はそれぞれＮｔｒａｎｓ／２の変換の上半分と下半分の複素変換結果を示す。
【００７２】
変換の実数部出力ｒ１及びｒ２は偶数回サンプルに等しく、変換の虚数部出力ｉ１及びｉ２はＮｔｒａｎｓサイズに相当する大規模な変換の奇数回サンプルに等しい。
【００７３】
ブロックコンバイナはｒ１，ｒ２，ｉ１及びｉ２を送信される１つの実数データストリームに逆多重化し、該ストリームはさらに送信される。この逆多重化の過程はシステム構成、つまり、ＭＦＣアルゴリズム又はフィルタ・バンク・アルゴリズムによって異なる。
【００７４】
さらに、リソースが最適に利用されるように、上述の過程は２つのダイバーシチ伝送路に向かう２つの入力ストリーム間で時分割される。
【００７５】
いくつかの状況において、ハードウェアをさらに快適に利用することが可能である。例えば２５％の重複を有するＭＦＣアルゴリズムは、使用時間中、該ハードウェアの２／３しか利用しない。よって、本発明の第３番目の典型的な実施形態の選択肢に従って、補足的なダイバーシチ分岐をハードウェアの利用を改善するために利用する。
【００７６】
図９Ａは第３番目の典型的な実施形態の選択肢を示しており、例えば、２５％重複を有するＭＦＣアルゴリズムは、Ｍｔｒａｎｓサイズの１つの複素変換を有する１つの実数データブロックを２で割られた量に変換する際にダイバーシチ３分岐を採用している。図９Ｂに示された対応するタイミング・ダイアグラムに示されたように、２５％重複を有するＭＦＣアルゴリズムの場合、この選択的な実施形態では、処理遅延は結果的に１．２５＊Ｎｔｒａｎｓから１＊Ｎｔｒａｎｓまで低減する。
【００７７】
この選択的な実施形態の別の例は４チャネルダイバーシチを採用したフィルタ・バンク・アルゴリズムを伴う。この例において、図９Ａに示されたダイバーシチ２分岐の構成と比較して、補足的なハードウェアが必要とされるが、該ハードウェアは常時能動的である（つまり、負荷サイクル１）。さらに、この選択的な実施形態では、フィルタ・バンク・アルゴリズムの場合、処理遅延は１．７５＊Ｎｔｒａｎｓから１．２５＊Ｎｔｒａｎｓまで低減する。
【００７８】
第３番目の典型的な実施形態の演算パラメータは表１２に概要が示されており、演算の複雑性と効果が参考技術と比較して低減していることを示している。しかし、４つの加算器から構成される第１段目のバタフライは、大規模な変換に対しては極わずかなものと考えられるため、演算の複雑性に含まれないことに注意すべきである。同様に、合成されたアルゴリズムは従来技術と比較して追加処理も伴う。これは結果的に余分な死領域及び消費電力を招くが、チャネル基準毎にみれば、余分な死領域及び消費電力は非常に小さい。上述の２つの選択的な実施形態、つまり、ダイバーシチ３分岐を利用した２５％重複を有するＭＦＣアルゴリズム及びダイバーシチ４分岐を利用したフィルタ・バンク・アルゴリズムに関しては、ハードウェアにおける余分な増加はない。むしろ、現存のハードウェアはさらに多くのダイバーシチ分岐の間で単純に合成され、よって常時起動される。実際に、これらの選択的な実施形態は死領域の面でかなり節約することになると思われる。
【表１２】
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【００７９】
表１３は第３番目の典型的な実施形態にかかわるメモリ要件の概要を示している。示したように、メモリ要件全体は従来技術にかかるメモリ要件と同数以下である。各場合において、所要の収集メモリの合計がダイバーシチ分岐を介してメモリを共有することによってさらに低減することができることに注意すべきである。一般的に、メモリ要件が少なければ、死領域と消費電力の両方が低減する。
【００８０】
Ｎｔｒａｎｓ／２の変換の後、サイズＮｔｒａｎｓの大規模な変換の偶数回サンプルに相当する２つの実数部出力と、サイズＮｔｒａｎｓの大規模な変換の奇数回サンプルに相当する２つの虚数部出力が存在する。これらの出力は、入力スイッチの位置に従って、第１番目又は第２番目のダイバーシチ分岐のいずれかに導かれる。
【００８１】
フィルタ・バンク型アルゴリズムのブロックコンバイナは、多相フィルタの実施で使用するために偶数及び奇数データストリームを単純に合成する。この過程は単一操作とみなされる。ＭＦＣ型アルゴリズムの場合、ブロックコンバイナは１つの完全なブロックを形成するために、まず偶数及び奇数データストリームを一緒に多重化し、それから、長さηＮｔｒａｎｓによって連続的なブロックを重複する。重複及び追加の場合、重複部は前のブロックの対応する重複セクションに加えられ、一方、重複及び保存の場合、ブロックの重複セクションは単純に処分される。重複及び追加、重複及び保存の場合のいずれにしても、重複されていないセクションで作業は実施されない。
【００８２】
要するに、第３番目の典型的な実施形態は参考技術よりも６０〜７０％まで処理遅延を低減する。さらに、消費電力及び死領域は低減され、メモリ要件全体も同様に低減される。
【表１３】
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【００８３】
上述の３つの典型的な実施形態にしたがって、チャネライザの合成段とデチャネライザの生成段は２点変換を利用する、つまり、大規模な変換の基数２の分解（ｒａｄｉｘ−２  ｄｅｃｏｍｐｏｓｉｔｉｏｎ）が使用される。しかし、前述のように、さらに高次の基数分解を使用することも可能である。例えば、さらに計算能率のよい技術には、基数４又はそれ以上の分解を使用する必要が出てくるかもしれない。
【００８４】
各段ごとに点の５０％を乗算する基数２の変換と比較して、基数４の変換は第２段目ごとに点の７５％の乗算を行う。原則的に、２の累乗ではない基数、例えば３ないし１０を使用することも可能であるが、これが望ましいか否か、及び／又は、能率的であるか否かはアプリケーション次第である。
【００８５】
高次基数を使用すれば、並行変換部（ｐａｒａｌｌｅｌ  ｔｒａｎｓｆｏｒｍ  ｐａｒｔ）にデータを分配するためのバタフライレイヤを回避することができるので、多くのダイバーシチ分岐を使用することがさらに容易となる。
【００８６】
図１０は合成段が基数４の変換を必要とする、大規模な変換を示している。示したように、入力信号は０〜３の４つの部分に分割される。当該部分は独立して変換され、その後に大規模な変換を形成するために合成される。まず、２つの変換ＡとＢは基数２の変形と同じ方法で処理され、４つの入力部のうち１つに属した変換が個々に抽出される。
【００８７】
図１１は２つのダイバーシチ分岐を有する基数４の合成例を示している。変換ハードウェアは２つの変換処理装置（ｔｒａｎｓｆｏｒｍ  ｐｒｏｃｅｓｓｏｒ）から構成される。
【００８８】
上述の３つの典型的な実施形態のそれぞれが、例えば、ＭＦＣ及びフィルタ・バンク型アルゴリズムといった、フーリエ型チャネライザ及びデチャネライザアルゴリズムの共通処理部にかかる処理遅延を低減する。それぞれの実施形態は少なくとも１つのダイバーシチ分岐からのデータをうまく多重化し、処理遅延が低減されるように変換を設定することによってこれを達成する。あらゆる場合において、演算の複雑性、演算効果及びメモリ要件も低減される。この結果、死領域及び消費電力の低減につながる。いくつかの場合においては、演算の複雑性及び死領域はかなり低減される。
【００８９】
本発明は複数の典型的な実施形態を引用して記述されている。しかし、当業者にとっては発明の精神から離れることなく上述とは異なる特定の形態においても本発明を具体化することが可能であることは容易に理解するであろう。多様な様態及び典型的な実施形態が解説されており、いずれの方法においても制限を受けるべきではない。発明の範囲は詳細な説明より添付の特許請求項によって指定される。特許請求項の範囲内における全ての変形及び同形はそこに包含するものと  する。
【図面の簡単な説明】
本発明の目的と長所は添付図に関する詳細な説明を熟読することによって理解される。
【図１】  従来技術のＭＦＣアルゴリズムを示している。
【図２】  従来技術のｉＭＦＣアルゴリズムを示している。
【図３】  従来技術のフィルタ・バンク・アルゴリズムを示している。
【図４】  図４ＡとＢは従来技術の４段パイプラインＦＦＴアルゴリズムを示している。
【図５】  図５Ａ〜Ｄはそれぞれ実数データを含んだ２つのデータブロックが１回の大規模な複素変換に多重化される従来技術を示している。
【図６】  図６Ａ〜Ｅは１回の複素変換と２つのダイバーシチ分岐を使用する過程を伴う、本発明の第１番目の典型的な実施形態を示している。
【図７】  図７Ａ〜Ｆはハーフサイズの複素変換によって実数部データを含んだ１つのデータブロックを処理する過程を伴う、本発明の第２番目の典型的な実施形態を示している。
【図８】  図８Ａ〜Ｅは「バタフライ」（”ｂｕｔｔｅｒｆｌｙ”）と２つの部分的なパイプライン変換に分解された、ハーフサイズの複素変換によって実数部データを含んだ１つのデータブロックを処理する過程を伴う、本発明の第３番目の典型的な実施形態を示している。
【図９】  図９ＡとＢはハードウェアの利用法を改善し、処理遅延を軽減するために補足的なダイバーシチ分岐が利用される本発明の第３番目の典型的な実施形態の代替形態を示している。
【図１０】  合成段には基数４の変換が伴う、大規模な変換を示している。
【図１１】  基数４の合成段が２つのダイバーシチ分岐と合成される大規模な変換を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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