(57)【特許請求の範囲】
【請求項１】
多数のメモリセルからなりその各々がソースとコントロールゲートとを有するメモリデバイスのメモリセルを消去するための方法であって、電界Ｅfieldは、
式Ｅfield〜ａg（Ｖgate−Ｖth＋Ｖtuv）＋（ａs−１）Ｖsourceによって決定され、前記方法は、
（ａ）  消去されるべきセル上で紫外線消去を行なって結果として紫外線消去しきい値電圧Ｖtuvを得るステップと、
（ｂ）  消去されるべきセルのソースに電圧Ｖsourceを印加するステップと、
（ｃ）  消去されるべきセルのコントロールゲートに、Ｖthに応答して変化する電圧Ｖgateを印加するステップとを含み、
電圧Ｖgateは負の電圧であり、Ｖgateの大きさは、消去手順の間Ｖgate−Ｖthが一定となるように、Ｖthの大きさが減少するにつれて増加するように変化し、
この方法によって消去手順の間のピーク電界が減じられることが可能となる、方法。
【請求項２】
電圧Ｖsourceは約５ボルトである、請求項１に記載の方法。
【請求項３】
消去されるべきセルのソースはフローティングさせられ得る、請求項１または２に記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般に、超小型電子集積回路技術に関する。より具体的には、この発明は、超小型電子フラッシュ電気消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）デバイスを消去する技術に関する。さらに具体的には、この発明は、消去中に減じられた一定の電界を提供する、超小型電子フラッシュ電気消去可能プログラマブルリードオンリーメモリデバイスを消去するための方法に関する。
【０００２】
【背景技術】
ＵＳ−Ａ−５  ４８５  ４２３は、比較的低い正のパルス電圧をＥＥＰＲＯＭのソース領域に印加し、同時に負のランプ電圧をＥＥＰＲＯＭのコントロールゲートに印加することによって、５ボルト専用フラッシュＥＥＰＲＯＭのトンネル酸化物内のサイクリング誘導電子トラッピング(cycling induced electron trapping)を除去するための方法を記載している。明記されているランプ電圧は、１０ミリ秒ごとに０．０９ボルトずつ、−５ボルトから−９．５ボルトまで降圧される。
ＵＳ−Ａ−５  ９７８  ２７７は、フラッシュメモリアレイのためのバイアス状態およびＸ−デコーダ回路を開示し、ランプ電圧が種々の組合せでゲート電極およびセルの基板に印加される、メモリセルを消去するための方法を記載している。
超小型電子フラッシュまたはブロック消去電気消去可能プログラマブルリードオンリーメモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラムおよび読出され得るセルのアレイを含む。各セルのサイズ、すなわちメモリのサイズは、セルを別個に消去することを可能にする選択トランジスタとして知られるトランジスタを省くことによって、小さく作られる。結果として、すべてのセルが共にブロックとして消去される。
【０００３】
この種類のメモリは、個々の金属酸化物半導体（ＭＯＳ）電界効果トランジスタメモリセルを含み、その各々は、ソース、ドレイン、フローティングゲート、およびコントロールゲートを含み、種々の電圧がそれらに印加されて２値１または０でセルがプログラムされるか、またはブロックとしてすべてのセルが消去される。
【０００４】
セルは行および列アレイで接続され、行内のセルのコントロールゲートはそれぞれのワード線に接続され、列内のセルのドレインはそれぞれのビット線に接続される。セルのソース同士が接続される。この構成は、ＮＯＲメモリ構成として公知である。
【０００５】
以下のようにしてセルをプログラムする。すなわち、典型的には９ボルトの電圧をコントロールゲートに印加し、約５ボルトの電圧をドレインに印加し、さらにはソースを接地し、これによって熱い電子がドレイン空乏領域からフローティングゲートへと注入されることによって、プログラムが行なわれる。プログラミング電圧を除去すると、注入された電子がフローティングゲート内にトラップされ、そこで負電荷を作り、これによってセルのしきい値電圧が約４ボルトを超える値にまで上昇する。
【０００６】
典型的には５ボルトをコントロールゲートに印加し、ドレインが接続されているビット線に１ボルトを印加し、ソースを接地し、さらにはビット線電流をセンスすることによって、セルが読出される。セルがプログラムされていてしきい値電圧が比較的高い（４ボルト）場合には、ビット線電流は０か、または少なくとも比較的低い。セルがプログラムされていないか、または消去されている場合、しきい値電圧は比較的低く（２ボルト）、コントロールゲート電圧はチャネルを増強し、ビット線電流は比較的高い。
【０００７】
いくつかの方法でセルを消去することができる。ある構成では、典型的には１２ボルトという比較的高い電圧をソースに印加し、コントロールゲートを接地し、ドレインをフローティングさせることによって、セルを消去する。これによって、プログラミング中にフローティングゲートへと注入された電子は、フローティングゲートから薄いトンネル酸化物層を通ってソースに至るまでのファウラーノルドハイム（Fowler-Nordheim）トンネリングを経験する。−１０ボルトのオーダの負の電圧をコントロールゲートに印加し、５ボルトをソースに印加し、ドレインをフローティングさせることによっても、セルを消去できる。セルを消去するための別の方法は、５ボルトをＰウェルに、−１０ボルトをコントロールゲートに印加し、ソース／ドレインをフローティングさせることによって行なわれる。
【０００８】
結果としてメモリセルの信頼性を低くするような重大な問題が消去の間に存在する。負のゲートエッジ消去手順の間、消去中にソース接合が逆バイアスされる時、いくらかの電流が二重拡散ソース領域から基板へと流れる。この電流は、バンドからバンドへのトンネル電流と呼ばれる。バンドからバンドへのトンネル電流の大きさは、ソース領域に印加される逆バイアス電圧の大きさに依存する。コントロールゲートが負の電圧にバイアスされると、バンドからバンドへのトンネル電流の（「ホットホール」と呼ばれる）ホール成分が電界に追従しがちになり、基板とトンネル酸化物との間の半導体誘電体界面に衝撃を与えがちになる。これらのホットホールは、不所望な界面状態を発生させることによって界面を損傷するおそれがある。加えて、これらのホットホールのいくつかは実際に、それらがそこでトラップされるトンネル酸化物へと注入されるのに十分なエネルギを有し得る。これらのトラップされたホットホールによって、メモリデバイスの性能が劣化する。メモリセルを消去するための負のコントロールゲート電圧技術によって、窓開け、電荷損失、不規則な消去、およびゲート妨害の増大等の信頼性にかかわる問題を引起す界面状態とホールトラップアップとが発生する。これらの界面状態とトラップされたホールとは、ソースと基板との間の界面で形成されるソースＰＮ接合からセルのチャネル領域へと横方向に分布する。ピーク強度と、このトラップされたホール分布の幅とは、負のゲートエッジ消去動作の間のコントロールゲートバイアスと接合バイアスとの両者に依存する。
【０００９】
負のゲートチャネル消去手順の間、フローティングゲート内の電子はトンネル酸化物を垂直に通り抜けてセルのチャネル領域へと至る。ソース領域とｐウェル領域との間には電気的バイアスが存在しないため、バンドからバンドへの電流も存在しない。しかし、デバイスの信頼性にかかわる他の問題が結果して生じる。たとえば、消去はチャネル領域に沿って行なわれるため、チャネル領域の全体の長さに沿って界面の発生(interface generation)と酸化物トラップアップとが分布する。界面状態および酸化物トラップアップのこのような集中によってメモリセルの読出電流が劣化し、これによって次に読出速度が遅くなるおそれがあり、最終的に読出エラーが生じるおそれもある。ドレイン接合付近の酸化物層部分でのトラップアップによって、プログラミング中の熱い電子の注入が遅らされるおそれもある。
【００１０】
酸化物トラップアップおよび界面の発生の量は、消去手順の間に発生するピーク電界に依存する。
【００１１】
したがって、消去速度を減じることなしに消去の間のトンネル酸化物全体にわたるピーク電界を減じる、メモリセルを消去するための方法が必要とされる。
【００１２】
【発明の開示】
この発明によると、消去の間のトンネル酸化物全体にわたるピーク電界を減じる、メモリデバイスを消去するための方法によって、上述および他の目的と利点とが得られる。
【００１３】
この発明の１つの局面に従うと、消去の間のピーク電界は、式Ｅfield〜ａg（Ｖgate−Ｖth＋Ｖtuv）＋（ａs−１）Ｖsourceの中で量Ｖgate−Ｖthを保つ(keep)ことによって、達成される。式中の他のファクタ(factors)は一定であるため、量Ｖgate−Ｖthを保持する(hold)ことによって、結果としてＥfieldが一定になる。Ｖgateの値は、Ｅfieldが先行技術の消去方法よりも少なくなるように制御される。
【００１４】
この発明の別の局面に従うと、負のゲートエッジ消去手順では、ソースに印加される電圧は約５ボルトである。
【００１５】
この発明の別の局面に従うと、負のゲートチャネル消去手順では、ソース電圧がフローティングされ得る。
【００１６】
説明された方法はこのようにして、減じられた一定の電界が消去の間にセルに印加される、メモリセルを消去するための方法を提供する。
【００１７】
この発明は、添付の図とともに以下の詳細な説明を考察することによってより理解される。以下の説明から当業者には容易に明らかとなるように、この発明を実施するための最善の態様を単に例示するために、この発明の実施例が示され、説明される。理解されるように、この発明の範囲から逸脱することなしに、この発明には他の実施例が可能であり、そのいくつかの詳細事項は種々の自明の局面において変形可能である。したがって、図および詳細な説明は、本質的に例示的なものとしてみなされ、制限的なものとしてはみなされない。
【００１８】
この発明の特徴であると考えられる新規性のある特徴が追加の請求項で述べられる。しかし、この発明そのもの、用途の好ましい態様、ならびにそのさらなる目的および利点は、添付の図とともに例示的な実施例の以下の詳細な説明を参照することによって最も良く理解されるだろう。
【００１９】
【発明の実施の態様】
この発明を実施するために発明者によって現在企図される最善の態様を例示する、この発明の具体的な実施例を詳細に参照する。最善の態様の説明は単に例示的なものであり、制限的な意味でとらえられるべきではないことが理解されるべきである。
【００２０】
図１Ａは、この発明が有利に適用されるＮＯＲ型フラッシュ電気消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）１００の基本的な構成を示す。フラッシュメモリ１００は、矩形行列または行および列アレイで配置される複数のコアまたはメモリセルを含む。行の各々はワード線（ＷＬ）に関連し、列の各々はビット線（ＢＬ）に関連する。
【００２１】
ｎの列とｍの行とが存在すると仮定すると、ビット線はＢＬ0からＢＬnとして、ワード線はＷＬ0からＷＬmとして示される。ビット線ドライバ１０２によって適切な電圧がビット線に印加され、ワード線ドライバ１０４によって適切な電圧がワード線に印加される。ドライバ１０２および１０４に印加される電圧は、典型的にはオンチップ論理回路であるコントローラ１０８の制御下にある電源１０６によって生成される。以下で説明されるように、コントローラ１０８はまたドライバ１０２および１０４を制御して個々にまたは集合的にメモリセルをアドレス指定する。
【００２２】
メモリセルは、ワード線とビット線との各接合に位置する。各セルは金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み、それは半導体基板内に形成されるソースおよびドレインと、フローティングゲートと、酸化物層によってフローティングゲートから分離された(separated)コントロールゲートとを有する。理解されるように、フラッシュＥＥＰＲＯＭのセルは、コントロールゲートと、ソースおよびドレインが形成される半導体基板との間に配置されたトンネル酸化物層およびフローティングゲートを含むという点で、従来のＦＥＴとは異なる。
【００２３】
図１Ａで示されるセルは、表記法Ｔn,mを用いて示され、ｍは行（ワード線）の数であり、ｎは列（ビット線）の数である。示されるように、セルのコントロールゲートはそれぞれのワード線に接続され、セルのドレインはそれぞれのビット線に接続される。すべてのセルのソースは電源１０６に接続される。
【００２４】
図１Ｂは、（ページまたはセクタとしても知られる）バンクへとセルが分割されることを除いては、メモリ１００に類似した別のフラッシュＥＥＰＲＯＭメモリ１１０を示し、図１Ｂではバンクのうちの２つが示され、その各々が独立してプログラムされ、消去され、読出され得る。メモリ１１０は、第１のセルバンクまたはページ１１２と第２のセルバンクまたはページ１１４とを含む。第１のバンク１１２内のメモリセルは図１Ａと同じ様態で示されるが、第２のバンク１１４内のセルの表記にはプライム符号が加えられる。バンク１１２と１１４とのワード線はそれぞれ、別個のワード線ドライバ１１６と１１８とに接続される。
【００２５】
メモリセルに加えて、バンク１１２および１１４の各々は、各ビット線のための選択トランジスタを含む。バンク１１２と１１４とのための選択トランジスタはそれぞれ、Ｓ0からＳnとして、Ｓ′0からＳ′nとして示される。選択トランジスタのドレインはそれぞれのビット線に接続されるが、選択トランジスタのソースは、ワード線ＷＬ0からＷＬmおよびＷＬ′0からＷＬ′mのトランジスタのドレインに接続される。
【００２６】
選択トランジスタは、従来のＭＯＳＦＥＴであり、したがってそれらにはフローティングゲートがないという点で、メモリセルトランジスタとは異なる。選択トランジスタは、記憶素子というよりはむしろスイッチング素子である。バンク１１２の選択トランジスタのゲートはセクタデコーダ１２０のバンク選択ＢＳ1に接続され、バンク１１４の選択トランジスタのゲートはセクタデコーダ１２２のバンク選択出力ＢＳ2に接続される。
【００２７】
バンク１１２内のセルのソースは共通のソース供給電圧Ｖss1１２４に接続され、バンク１１４内のセルのソースは共通のソース供給電圧Ｖss2１２６に接続される。
【００２８】
トランジスタＳ0−Ｓnをオンし、さらにはビット線ＢＬ0−ＢＬnを下にあるメモリセルに接続するバンク選択線ＢＳ1に論理的にハイの信号を与えることによって、バンク１１２が選択される。トランジスタＳ0−Ｓnをオフし、さらにはビット線からメモリセルを切断する(disconnect)バンク選択線ＢＳ1に論理的にローの信号を与えることによって、バンク１１２が選択解除(deselected)される。バンク１１４は、バンク選択信号ＢＳ2および選択トランジスタＳ′0−Ｓ′nを用いて本質的に同様の様態で選択され、選択解除される。プログラム、消去、および読出動作がバンク１１２および１１４上で独立して行なわれ得ることを除いては、メモリ１１０の動作はメモリ１００（図１Ａ）のそれと本質的に同様のものである。
【００２９】
図２Ａは、ある種類のメモリセル２００の構造を示す簡素化された断面図である。メモリセル２００は、プログラミングのために熱い電子を用い、消去のために負のコントロールゲート電圧を用いるファウラーノルドハイムトンネリングを用いる。メモリセル２００は、動作の間接地電位で維持されるｐ型基板２０２上で製作される。メモリセルを消去するために、負のコントロールゲート電圧技術が用いられ、ここでは、約−１０ボルトの大きな負の電圧が絶縁体２０６上に形成されるコントロールゲート２０４に印加される。同時に、ｎ＋領域２０８とｎ−領域２１０とからなるソース領域に約５ボルトの中位の正の電圧が印加される。消去の間、ドレイン領域２１２はフローティングされる。フローティングゲート２１６とソース領域２０８、２１０との間に位置する二酸化シリコン層２１４を横切り、２１３で示される、結果として生じる垂直の電界Ｅvによって、フローティングゲート２１６内の電子２１８が矢印２１９で示されるように、ソース領域２０８、２１０へと向かって誘電体層２１４を通り抜ける。
【００３０】
消去中の重大な問題は、消去の間にソース接合２２０が逆バイアスされる時にいくらかの電流が組合されたソース領域２０８、２１０から基板２０２へと流れることである。この電流は、バンドからバンドへの（ＢＢ）トンネル電流と呼ばれる。バンドからバンドへのトンネル電流の大きさは、ソース領域２２０に印加される逆バイアス電圧の大きさに依存する。コントロールゲート２０４が負の電圧にバイアスされると、バンドからバンドへのトンネル電流の（「ホットホール」と呼ばれる）ホール成分が電界を追従しがちになり、半導体誘電体界面２２２および誘電体層２１４に衝撃を与えがちになる。これらのホットホールは、不所望な界面状態を発生させることによって界面２２２を損傷するおそれがある。加えて、これらのホットホールのいくつかは実際に、それらがそこでトラップされる誘電体層２１４へと注入されるのに十分なエネルギを有し得る。これらのトラップされたホットホールによって、メモリデバイスの性能が劣化する。メモリセルを消去するための負のコントロールゲート電圧技術によって、窓開け、電荷損失、不規則な消去、およびゲート妨害の増大等の信頼性にかかわる問題を引起こす界面状態とホールトラップアップとが発生する。これらの界面状態とトラップされたホールとは、ソースＰＮ接合２２０からチャネル領域２２４へと横方向に分布する。ピーク強度と、このトラップされたホール分布の幅とは、消去動作の間のコントロールゲートバイアスと接合バイアスとの両者に依存する。長いチャネルデバイスでは、このホール分布の幅は全体のチャネルの長さに対して小さく、デバイスの信頼性および性能へのその悪影響は小さい。しかし、ディープサブミクロンデバイスでは、この分布の幅はチャネル長さのかなりの割合になる。こうして、デバイスの信頼性および性能へのその悪影響はずっと著しいものになる。
【００３１】
図２Ｂは、第２の種類のメモリセル２２６の構造を示す簡素化された断面図である。メモリセル２２６はｐウェル２２８内で形成され、これはｐ＋領域２３０を用いて電気的に接触され得る。ｐウェル２２８はｎウェル領域２３２内で形成され、これはｎ＋領域２３４を用いて電気的に接触され得る。ｎウェル領域２３２はｐ基板２３６内で形成される。メモリセル２２６を消去するために、コントロールゲート２３８に約−１０ボルトの大きな負の電圧が印加される。コントロールゲート２３８は絶縁体２４０上に形成され、絶縁体は次にフローティングゲート２４２上に形成される。コントロールゲートに負の電圧が印加されるのと同時に、ｐ＋領域２３０およびｐウェル領域２２８を通して約５ボルトの中位の正の電圧がｐ型チャネル領域２４４に印加される。ｐ型基板２３６が接地されているため、ｐ＋コンタクト領域２３０を通してｐ型チャネル領域２４４に正の電圧を印加することは、ｎウェル２３２内に絶縁されたｐウェル２２８を形成することを必要とする。消去の間、ソース領域２４６およびドレイン領域２４８は、ｐウェル２２８のバイアス電圧よりも低い電位でフローティングされる。この電位は、ソース領域２４６およびドレイン領域２４８のジオメトリに依存し、またドレイン領域およびソース領域からの漏れ電流の量にも依存する。この消去技術は負のゲートチャネル消去技術と呼ばれる。負のゲートチャネル消去技術では、垂直の、かつ下向きの矢印２５２によって示されるように、フローティングゲート２４２内の電子が垂直にフローティングゲート誘電体２５０を通り抜けてチャネル領域２４４に到達する。ソース領域２４６とｐウェル領域２２８との間には電気的バイアスが存在せず、かつソース領域２４６はフローティングしているため、バンドからバンドへの電流は存在しない。しかし、スタックドゲートフラッシュメモリでは、デバイスの信頼性にかかわる他の問題が結果として生じ得る。たとえば、チャネル領域２４４上で消去が行なわれるため、界面状態の発生および酸化物トラップアップがすべてチャネル領域２４４に沿って分布する。界面状態および酸化物トラップアップのこのような集中によって、メモリセルの読出電流が劣化し、これによって次に読出速度が遅くなるおそれがあり、最終的には読出エラーが生じるおそれもある。フローティングゲート２４２の下にあり、かつドレイン接合２５６の上にある酸化物層２５０の部分２５４におけるトラップアップは、プログラミング中の熱い電子の注入を遅らせるおそれもある。垂直の電界Ｅvが２５７で示される。
【００３２】
これらの消去技術に関する背景および関連のデバイス信頼性の問題点が以下の刊行物に記載されている：ハダッド他（Haddad, et al.）による「フラッシュメモリセル内のホールトラッピングによる劣化」（“Degradation Due to Hole Trapping in Flash Memory Cell”）、ＩＥＥＥ電子デバイス書簡（IEEE Electronic Devices Letters）（Vol.10., No.3、 １９８９年３月、pp.177-179）；チャン他（Chun, et al.）による「フラッシュＥＰＲＯＭデバイス内の消去誘導損傷の横方向の分布」（“Lateral Distribution of Erase Induced Damage in Flash EPROM Device”）、ＳＲＣテクコン（SRC Techcon）、（１９９６年９月）；チャン他による「フラッシュＥＰＲＯＭ  ＮＭＯＳＦＥＴデバイス内における消去誘導ホールトラッピングおよび界面トラップの横方向の分布」（“Lateral Distribution of Erase Induced Hole trapping and Interface Traps in Flash EPROM NMOSFET Devices”）、ＩＥＥＥ半導体界面専門家会議（IEEE Semiconductor Interface Specialists Conference）、（１９９６年）；ウィッターズ他（Witters, et al.）による「トンネル酸化物フローティングゲートＥＰＲＯＭデバイスの劣化および薄いゲート酸化物の高フィールド電流誘導劣化との相関関係」（“Degradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation With High-Field-Current-Induced Degradation of Thin Gate Oxides”）、電子デバイスにおけるＩＥＥＥトランザクション（IEEE Transactions On Electron Devices）、（Vol.36, No.9、１９８９年９月、p.1663）；Kobayashi, et al.による「３Ｖ専用セクタ消去可能ＤＩＮＯＲフラッシュメモリのためのメモリアレイアーキテクチャおよびデコーディング方式」（“Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory”）、ソリッドステート回路のＩＥＥＥジャーナル（IEEE Journal of Solid State Circuits）、（Vol.29, No.4、１９９４年４月、pp.454-458）。
【００３３】
図３は、フラッシュセルのうちの１つをプログラミングしている間の、コントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセル３０２、３０４、３０６、３０８の列３００を示す簡素化された電気的概略図である。セル３０４は以下のようにしてプログラムされる。すなわち、３１０で示されるような典型的には約９ボルトの比較的高い電圧を選択されたセルのコントロールゲートに印加し、３１２で示されるような典型的には約５ボルトの中位の電圧をビット線（ＢＬ）を介してドレインに印加し、さらには３１４で示されるようにソースを接地することによって、プログラムされる。選択されないフラッシュセルのゲートは３１６で示されるように接地される。プログラミング電圧のこの組合せによって、ドレイン空乏領域からセル３０４のフローティングゲートへと熱い電子が注入される。種々のプログラミング電圧を除去すると、注入された電子がフローティングゲート内にトラップされ、そこで負電荷を作り、これによってセル３０４のしきい値電圧が約４ボルトを超える値にまで上昇する。
【００３４】
図４Ａは、先行技術に従ってすべてのフラッシュセルを消去する間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示し、かつ図３で示されるようなフラッシュＥＥＰＲＯＭセル３０２、３０４、３０６、および３０８の列３００を示す簡素化された電気的概略図である。当該技術分野で公知のように、すべてのセルが同時に消去される。図４Ａで示される消去方法では、４００で示されるように、典型的には５ボルトという適度に高い電圧がソースに印加され、４０２で示されるように、約−１０ボルトの負の電圧がコントロールゲートに印加され、４０４で示されるように、ドレインがフローティングされる。これによって、プログラミング中にフローティングゲートへと注入された電子がファウラーノルドハイムトンネリングによってフローティングゲートの各々からそれぞれのトンネル酸化物層を通して除去されてそれぞれのソース領域へと至る。
【００３５】
図４Ｂは、図４Ａで示されたようなフラッシュＥＥＰＲＯＭセル３０２、３０４、３０６、および３０８の列３００を消去するための代替の先行技術の方法を示し、ここでは、Ｐウェルが５Ｖにバイアスされ、４０６で示されるように、−１０ボルトのオーダの負の電圧がコントロールゲートに印加され、４０８および４１０でそれぞれ示されるように、ソースおよびドレインがフローティングされる。
【００３６】
上述の消去方法の各々では、メモリのすべてのセル（または、バンクまたはセクタ内のすべてのセル）に１つ以上の消去パルスを与えることによって、メモリセルが消去される。以下の考察では、メモリセルはＮＭＯＳエンハンスメント形ＦＥＴであると仮定される。しかし、この発明はこれほど限定されておらず、その範囲は、ここで説明される原理を、たとえば、あらゆる組合わせのＰＭＯＳおよび／またはデプレション形ＦＥＴを含む他の種類および構成に適用させることを含むことが理解されるだろう。
【００３７】
図５は、先行技術の消去手順の間にフラッシュメモリセル内に存在する電圧を図で示したものである。トンネル酸化物全体にわたる電界Ｅfieldは、以下の電圧に比例している。すなわち、セルのゲートに印加される電圧Ｖgate、ゲート電圧Ｖgateがセルに印加されるときのセルのしきい値電圧Ｖth、ソースに印加される電圧Ｖsource、および最初のｕ．ｖ．（紫外線）消去後のしきい値電圧Ｖtuvに比例し、これは以下の関係によって示される。
Ｅfield〜ａg（Ｖgate−Ｖth＋Ｖtuv）＋（ａs−１）Ｖsource    （１）
式中、ａgは、ワード線からフローティングゲートへの結合定数であり、ａsは、ソースからフローティングゲートへの結合定数である。
【００３８】
先行技術では、ゲートに印加される電圧Ｖgateは一定であり、ソースに印加される電圧Ｖsourceは一定であり、電圧Ｖtuvは一定である。消去パルスによって、しきい値電圧Ｖthが減少する（これが消去パルスの目的である）。理解され得るように、先行技術の方法はゲートに印加される一定の電圧を示すため、比較的高い電圧をゲートに印加してセルがゼロの電圧しきい値を有するまでずっと消去が続行し得ることが必要である。図５では、グラフ５００は、消去パルスの数が増大するにつれてメモリセルのしきい値電圧Ｖthが減少することを示す。点線５０２は、消去手順全体の間にゲートに印加される一定の電圧Ｖgateを示す。グラフ５０４は、セルに印加される（負である）Ｖgateと（正である）Ｖthとによって示される全電圧の差である［ソースに印加される電圧と電圧Ｖtuvとは消去手順の間は一定であるため、それらは考察されず、図示されない］。電界Ｅfieldは、ゲートに印加される電圧Ｖgateと消去されているセルのしきい値電圧Ｖthとの間の電圧差に比例するため、（消去の初めのメモリセルのしきい値電圧を５ボルトと仮定すると）ピーク電界Ｅfieldは、この場合、約１５ボルトに比例する。
【００３９】
図６は、この発明に従った消去手順の間にフラッシュメモリセル内に存在する電圧を図で示したものである。図５で図示される先行技術モデルのように、トンネル酸化物全体にわたる電界Ｅfieldは以下の電圧に比例する。すなわち、セルのゲートに印加される電圧Ｖgate、ゲート電圧Ｖgateがセルに印加されるときのセルのしきい値電圧Ｖth、ソースに印加される電圧Ｖsource、および最初のｕ．ｖ．（紫外線）消去後のしきい値電圧Ｖtuvに比例し、これは以下の関係によって示される。
Ｅfield〜ａg（Ｖgate−Ｖth＋Ｖtuv）＋（ａs−１）Ｖsource    （１）
式中、ａgは、ワード線からフローティングゲートへの結合定数であり、ａsは、ソースからフローティングゲートへの結合定数である。
【００４０】
この発明では、トンネル酸化物全体にわたるピーク電界を減じ、かつ電界を一定に保つために、変化するしきい値電圧にあわせるように、ゲートに印加される電圧Ｖgateを変化させる［上で考察されたように、ソースに印加される電圧Ｖsourceと電圧Ｖtuvとは消去手順の間に変化しないため、考察されない］。これによって、最初の電界Ｅfieldが減じられ、トンネル酸化物を損傷しかつセルの信頼性を低下させるキャリアの発生の量が実質的に減じられる。理解され得るように、電界Ｅfieldはまた、時宜を得た様態で消去を完了させるのに十分なほど高くなければならない。これらの２つの相反するファクタに対する解決策は、消去手順の間にしきい値電圧の大きさが減少するにつれて、ゲートに印加される負の電圧Ｖgateの大きさを増大させることである。図６のグラフ６００は、しきい値電圧Ｖtを図示し、しきい値電圧Ｖtが消去の間にどのように減少するのかを示す。点線６０２は、しきい値電圧Ｖtが減少するにつれて、ゲートに印加される電圧Ｖgateがどのように変化するのかを示す。グラフ６０４は、結果として得られる一定の電圧Ｖgate−Ｖthを示す。電界Ｅfieldは式（１）で示されるように電圧に比例するため、ピーク電界Ｅfieldは減じられた値で実質的に一定である。この減じられたピーク電界によって、発生するキャリアの数が実質的に減じられ、したがって、メモリセルの信頼性が実質的に改善される。加えて、減じられた一定の電界Ｅfieldは、消去速度が低下しないほど十分に高い。消去の間のセルのしきい値電圧Ｖthの変化に対応するようなゲート電圧Ｖgateの変化のタイミングは、ある特定のメモリセルの特徴付け手順によって決定される。特徴付け手順は、経験的な手順またはコンピュータモデル手順であり得る。
【００４１】
図７は、この発明に従って消去されているセルのコントロールゲートに異なる電圧Ｖgateを印加するために用いられ得る電気回路７００の簡素化された電気的概略図を示す。電気回路７００はタイマ制御ユニット７０２を含み、これは、負のポンプ７０６からの電流を制御するトランジスタ７０４を制御する。負のポンプからの電流が比例増幅器７０８に入力され、比例増幅器はトランジスタ７１０のゲートに接続され、これは異なるコントロールゲート電圧Ｖgateを出力する。図１Ａおよび図１Ｂを参照して、タイマ制御ユニット７０２はコントローラ１０８の一部として作られ得る。トランジスタ７０４、比例増幅器７０８、およびトランジスタ７１０は、ワード線ドライバ１０４（図１Ａ）またはワード線ドライバ１１６および１１８（図１Ｂ）の一部として作られ得る。
【００４２】
以上のことをまとめると、この発明は、先行技術の限界を克服し、消去の間にセルに減じられた一定の電界が印加される、メモリセルを消去するための方法を提供する。減じられた電界は、発生するキャリアの数を実質的に減じ、したがって、メモリセルの信頼性を実質的に改善する。
【００４３】
この発明の実施例の上述の説明は、例示および説明の目的のために示されてきた。それは、余すところがないことを意図するわけではなく、開示されたまさにその形にこの発明を限定することを意図するものでもない。上述の教示の下で自明な変形または変更が可能である。この発明の原理の最善の例示およびその実際的な応用が提供されて、企図されるある特定の用途に適した種々の変形とともに、かつ種々の実施例で当業者がこの発明を利用することができるように、実施例は選ばれ、説明された。すべてのこれらの変形および変更は、それらが公正に、法的に、かつエクイティにより与えられる広さに従って解釈されると、追加の請求項が定めるような発明の範囲内にある。
【図面の簡単な説明】
【図１Ａ】  フラッシュＥＥＰＲＯＭメモリデバイスを示す簡素化された電気的概略図である。
【図１Ｂ】  図１Ａに類似するものであるが、２つのページ、セクタ、またはバンク内に配置されるセルを有するフラッシュＥＥＰＲＯＭメモリデバイスを示す図である。
【図２Ａ】  メモリセルを消去するための負のコントロールゲート電圧方法を示すフラッシュＥＥＰＲＯＭメモリセルの断面図である。
【図２Ｂ】  メモリセルを消去するための負のゲートチャネル消去方法を示すフラッシュＥＥＰＲＯＭメモリセルの断面図である。
【図３】  セルのうちの１つをプログラミングしている間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列を示す簡素化された電気的概略図である。
【図４Ａ】  列内のセルを消去する第１の先行技術の方法の間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列を示す簡素化された電気的概略図である。
【図４Ｂ】  列内のセルを消去する第２の先行技術の方法の間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュＥＥＰＲＯＭセルの列を示す簡素化された電気的概略図である。
【図５】  先行技術の消去方法の間にフラッシュメモリセルに印加される電圧を示すグラフである。
【図６】  この発明に従った消去方法の間にフラッシュメモリセルに印加される電圧を示すグラフである。
【図７】  この発明に従った、コントロールゲートに異なる電圧を印加するために用いられ得る電気回路を示す簡素化された電気的概略図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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