(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、該レベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路、
前記複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路、
それぞれ前記複数の内部電位発生回路に対応して設けられ、各々が、前記チューニングモード時に、対応の内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する複数の比較回路、および
前記複数の比較回路の出力信号を格納するためのメモリ回路を備え、
前記複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、
各比較回路は、対応の内部電位に応じたレベルの基準電位を受ける、半導体装置。
【請求項２】
さらに、前記複数の内部電位発生回路で生成された前記複数の内部電位を受け、所定の動作を行なう内部回路、
前記内部回路と外部との間で信号の授受を行なうための複数の信号端子、および
前記複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、前記内部回路をテストするためのスキャンパス回路を備え、
前記メモリ回路の出力信号は、前記スキャンパス回路を介して外部に出力される、請求項１に記載の半導体装置。
【請求項３】
さらに、それぞれ前記複数の内部電位発生回路に対応して設けられ、各々が、少なくとも１つのヒューズを含み、該ヒューズがブローされているか否かに基づいて、前記内部電位のレベルを示す情報を含むレベル設定信号を生成する複数のプログラム回路、および
前記チューニングモード時は前記信号発生回路で生成されたレベル設定信号を前記複数の内部電位発生回路に与え、通常動作時は前記複数のプログラム回路で生成された複数のレベル設定信号をそれぞれ前記複数の内部電位発生回路に与える切換回路を備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体装置は、外部クロック信号に同期して動作し、
さらに、前記外部クロック信号を分周して内部クロック信号を出力する分周回路を備え、
前記信号発生回路は、前記内部クロック信号に同期して動作し、前記複数のレベル設定信号を１つずつ予め定められた周期で各内部電位発生回路に順次与え、
各比較回路は、前記信号発生回路から対応の内部電位発生回路にレベル設定信号が与えられてから予め定められた時間が経過した後に、対応の内部電位と対応の基準電位を比較する、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
さらに、外部電源電圧を分圧して複数の基準電位を生成し、それらの複数の基準電位をそれぞれ前記複数の比較回路に与える分圧回路を備える、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
各内部電位発生回路は、
外部電源電位のラインと所定のノードとの間に接続された定電流源、
前記所定のノードと接地電位のラインとの間に接続され、その抵抗値が前記レベル設定信号に従って変化する可変抵抗回路、
前記外部電源電位のラインと対応の内部電位のラインとの間に接続されたトランジスタ、および
対応の内部電位が前記所定のノードの電位に一致するように前記トランジスタの入力電圧を制御する制御回路を含む、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記複数の内部電位のチューニングは、互いに異なるタイミングで実行され、
さらに、チューニング中の内部電位に応じたレベルの基準電位を入力するための入力端子、および
前記複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号を前記メモリ回路に与えるための切換回路を備える、請求項１に記載の半導体装置。
【請求項８】
前記複数の内部電位のチューニングは、互いに異なるタイミングで実行され、
さらに、外部電源電圧を分圧してチューニング中の内部電位に応じたレベルの基準電位を生成するための分圧回路、および
前記複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号を前記メモリ回路に与えるための切換回路を備える、請求項１に記載の半導体装置。
【請求項９】
前記複数の内部電位のチューニングは、同じタイミングで実行され、
さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ前記複数の比較回路に与える分圧回路、および
前記信号発生回路から１つのレベル設定信号が出力されるごとに、前記複数の比較回路の出力信号を１つずつ前記メモリ回路に順次与えるための切換回路を備える、請求項１に記載の半導体装置。
【請求項１０】
前記複数の内部電位のチューニングは、同じタイミングで実行され、
さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ前記複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ前記複数の比較回路に与える分圧回路、および
それぞれ前記複数の比較回路に対応して設けられ、各々が対応の比較回路の出力信号を一旦記憶する直列接続された複数のレジスタを含み、前記信号発生回路から１つのレベル設定信号が出力されるごとに、前記複数のレジスタの記憶データを１つずつ前記メモリ回路に順次与えるためのシフトレジスタを備える、請求項１に記載の半導体装置。
【請求項１１】
半導体装置であって、
各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、該レベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路、
前記複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路、
前記チューニングモード時に、各内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する比較回路、および
前記比較回路の出力信号を格納するためのメモリ回路を備え、
前記複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、
前記複数の内部電位のチューニングは、互いに異なるタイミングで実行され、
さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ前記複数の内部電位に対応する複数の基準電位を生成する分圧回路、および
前記複数の内部電位および前記複数の基準電位を受け、チューニング中の内部電位とそれに対応する基準電位を前記比較回路に与えるための切換回路を備える、半導体装置。
【請求項１２】
さらに、前記複数の内部電位発生回路で生成された前記複数の内部電位を受け、所定の動作を行なう内部回路、
前記内部回路と外部との間で信号の授受を行なうための複数の信号端子、および
前記複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、前記内部回路をテストするためのスキャンパス回路を備え、
前記メモリ回路の出力信号は、前記スキャンパス回路を介して外部に出力される、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、出力電位の調整が可能な内部電位発生回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置には、外部電源電位よりも低い内部電源電位を生成して内部回路に与える内部電源電位発生回路が設けられている。内部電源電位発生回路の出力電位は製造プロセスの変動などによってばらつくので、内部電源電位発生回路の出力電位は調整可能になっている。
【０００３】
【発明が解決しようとする課題】
しかし、従来は、内部電源電位発生回路の出力電位を外部のテスタでモニタしながら調整していたので、その調整は容易でなかった。
【０００４】
それゆえに、この発明の主たる目的は、内部電位を容易に調整することが可能な半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
この発明に係る半導体装置は、各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、そのレベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路と、複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路と、それぞれ複数の内部電位発生回路に対応して設けられ、各々が、チューニングモード時に、対応の内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する複数の比較回路と、複数の比較回路の出力信号を格納するためのメモリ回路とを備えたものである。複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、各比較回路は、対応の内部電位に応じたレベルの基準電位を受ける。
【０００９】
また好ましくは、さらに、複数の内部電位発生回路で生成された複数の内部電位を受け、所定の動作を行なう内部回路と、内部回路と外部との間で信号の授受を行なうための複数の信号端子と、複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、内部回路をテストするためのスキャンパス回路とが設けられ、メモリ回路の出力信号は、スキャンパス回路を介して外部に出力される。
【００１０】
また好ましくは、さらに、それぞれ複数の内部電位発生回路に対応して設けられ、各々が、少なくとも１つのヒューズを含み、そのヒューズがブローされているか否かに基づいて、内部電位のレベルを示す情報を含むレベル設定信号を生成する複数のプログラム回路と、チューニングモード時は信号発生回路で生成されたレベル設定信号を複数の内部電位発生回路に与え、通常動作時は複数のプログラム回路で生成された複数のレベル設定信号をそれぞれ複数の内部電位発生回路に与える切換回路とが設けられる。
【００１２】
また好ましくは、半導体装置は外部クロック信号に同期して動作し、さらに、外部クロック信号を分周して内部クロック信号を出力する分周回路を備える。信号発生回路は、内部クロック信号に同期して動作し、複数のレベル設定信号を１つずつ予め定められた周期で各内部電位発生回路に順次与える。各比較回路は、信号発生回路から対応の内部電位発生回路にレベル設定信号が与えられてから予め定められた時間が経過した後に、対応の内部電位と対応の基準電位を比較する。
【００１３】
また好ましくは、さらに、外部電源電圧を分圧して複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路が設けられる。
【００１４】
また好ましくは、各内部電位発生回路は、外部電源電位のラインと所定のノードとの間に接続された定電流源と、所定のノードと接地電位のラインとの間に接続され、その抵抗値がレベル設定信号に従って変化する可変抵抗回路と、外部電源電位のラインと対応の内部電位のラインとの間に接続されたトランジスタと、対応の内部電位が所定のノードの電位に一致するようにトランジスタの入力電圧を制御する制御回路とを含む。
【００１６】
また好ましくは、複数の内部電位のチューニングは互いに異なるタイミングで実行され、さらに、チューニング中の内部電位に応じたレベルの基準電位を入力するための入力端子と、複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号をメモリ回路に与えるための切換回路とが設けられる。
【００１７】
また好ましくは、複数の内部電位のチューニングは、互いに異なるタイミングで実行され、さらに、外部電源電圧を分圧してチューニング中の内部電位に応じたレベルの基準電位を生成するための分圧回路と、複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号をメモリ回路に与えるための切換回路とが設けられる。
【００１８】
また好ましくは、複数の内部電位のチューニングは同じタイミングで実行され、さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路と、信号発生回路から１つのレベル設定信号が出力されるごとに、複数の比較回路の出力信号を１つずつメモリ回路に順次与えるための切換回路とが設けられる。
【００１９】
また好ましくは、複数の内部電位のチューニングは同じタイミングで実行され、さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路と、それぞれ複数の比較回路に対応して設けられ、各々が対応の比較回路の出力信号を一旦記憶する直列接続された複数のレジスタを含み、信号発生回路から１つのレベル設定信号が出力されるごとに、複数のレジスタの記憶データを１つずつメモリ回路に順次与えるためのシフトレジスタとが設けられる。
【００２０】
また、この発明に係る他の半導体装置は、各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、そのレベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路と、複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路と、チューニングモード時に、各内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する比較回路と、比較回路の出力信号を格納するためのメモリ回路とを備えたものである。複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、複数の内部電位のチューニングは、互いに異なるタイミングで実行される。また、さらに、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ複数の内部電位に対応する複数の基準電位を生成する分圧回路と、複数の内部電位および複数の基準電位を受け、チューニング中の内部電位とそれに対応する基準電位を比較回路に与えるための切換回路とが設けられる。
【００２１】
また好ましくは、さらに、複数の内部電位発生回路で生成された複数の内部電位を受け、所定の動作を行なう内部回路と、内部回路と外部との間で信号の授受を行なうための複数の信号端子と、複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、内部回路をテストするためのスキャンパス回路とが設けられ、メモリ回路の出力信号は、スキャンパス回路を介して外部に出力される。
【００２２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるシステムＬＳＩ１の構成を示すブロック図である。図１において、このシステムＬＳＩ１は、ロジック回路部２、メモリ回路部３、内部電源電位発生回路４およびＢＩＳＴ（組込型自己試験）回路５を備える。
【００２３】
ロジック回路部２は、外部クロック信号ＣＬＫに同期して動作し、外部制御信号ＣＮＴ０〜ＣＮＴｍおよび外部データ信号Ｄ０〜Ｄｎ（ただし、ｍ，ｎは０以上の整数である）に従って所定の動作を行なう。メモリ回路部３は、ロジック回路部２によって制御され、ロジック回路部２から与えられたデータを記憶するとともに、読出したデータをロジック回路部２に与える。内部電源電位発生回路４は、外部電源電位ＶＣＣおよび外部接地電位ＧＮＤに基づいて内部電源電位ｉｎｔＶＣＣを生成する。内部電源電位ｉｎｔＶＣＣは、ロジック回路部２およびメモリ回路部３の内部回路群に与えられる。
【００２４】
ＢＩＳＴ回路５は、ロジック回路部２によって制御され、メモリ回路部３に含まれる複数のメモリセルグループの各々が正常か否かをテストし、不良なメモリセルグループをスペアメモリセルグループで置換する。また、ＢＩＳＴ回路５は、内部電源電位発生回路４の出力電位ｉｎｔＶＣＣを仮設定するとともにその内部電源電位ｉｎｔＶＣＣと外部基準電位ＶＲとを比較し、比較結果に応じたレベルの信号φＴを外部に出力する。
【００２５】
図２は、メモリ回路部３の構成を示すブロック図である。図２において、このメモリ回路部３は、クロックバッファ６、制御信号バッファ７、モードデコーダ８、バンクアドレスバッファ９、行アドレスバッファ１０、列アドレスバッファ１１、データ入力バッファ１２、データ出力バッファ１３、行デコーダ１４、列デコーダ１５、および８つのメモリアレイ１６．０〜１６．７（バンク♯０〜♯７）を備える。
【００２６】
クロックバッファ６は、外部から与えられたクロック信号ＣＬＫをメモリ回路部３全体に供給する。モードデコーダ８は、ロジック回路部７から制御信号バッファ７を介して与えられた制御信号ＣＫＥ，ＲＯＷＡ，ＰＣ，ＲＥＡＤ，ＷＲＩＴＥ，…をデコードして種々の内部制御信号ＲＯＷＡ，ＣＯＬＡ，ＰＣ，ＲＥＡＤ，ＷＲＩＴＥ，…を生成し、メモリ回路部３全体を制御する。
【００２７】
メモリアレイ１６．０〜１６．７の各々は、行列状に配置された複数のメモリセルを含む。複数のメモリセルは、予め５１２個ずつ複数のグループに分割されている。各グループは、行アドレス信号ＲＡ０〜ＲＡ１０および列アドレス信号ＣＡ０〜ＣＡ５で特定される所定のアドレスに配置される。各メモリセルは、１ビットのデータを記憶する。また、メモリアレイ１６．０〜１６．７の各々には、不良なメモリセルグループと置換するためのスペアメモリセルグループが所定数設けられている。
【００２８】
行デコーダ１４は、ロジック回路部２からバンクアドレスバッファ９を介して与えられたバンクアドレス信号ＢＡ０〜ＢＡ７に従って８つのメモリアレイ１６．０〜１６．７のうちのいずれかのメモリアレイ（たとえば１６．７）を選択し、ロジック回路部２から行アドレスバッファ１０を介して与えられた行アドレス信号ＲＡ０〜ＲＡ１０に従って、選択したメモリアレイ１６．７の行アドレスを指定する。
【００２９】
列デコーダ１５は、ロジック回路部２から列アドレスバッファ１１を介して与えられた列アドレス信号ＣＡ０〜ＣＡ５に従って、選択されたメモリアレイ１６．７の列アドレスを指定する。デコーダ１４，１５で指定されたアドレスのメモリセルグループ（またはそれと置換されたスペアメモリセルグループ）は、データバスＷＤＢ，ＲＤＢの一方端に接続される。データバスＷＤＢ，ＲＤＢの他方端は、それぞれデータ入力バッファ１２およびデータ出力バッファ１３に接続される。
【００３０】
データ入力バッファ１２は、書込モード時に、ロジック回路部２から与えられたデータ信号ＤＩ０〜ＤＩ５１１を書込データバスＷＤＢを介して選択されたメモリセルグループ（またはスペアメモリセルグループ）に書込む。データ出力バッファ１３は、読出モード時に、選択されたメモリセルグループ（またはスペアメモリセルグループ）からの読出データ信号ＤＯ０〜ＤＯ５１１をロジック回路部２に与える。
【００３１】
図３は、内部電源電位発生回路４の構成を示す回路ブロック図である。図３において、この内部電源電位発生回路４は、基準電位発生回路４ａおよびドライバ４ｂを含む。基準電位発生回路４ａは、定電流源２０、抵抗素子２１〜２５、トランスファーゲート２６〜２９およびインバータ３０〜３３を含む。定電流源２０は、電源電位ＶＣＣのラインと出力ノードＮ２０との間に接続され、予め定められた一定の電流ＩをノードＮ２０に与える。
【００３２】
抵抗素子２１〜２５は、出力ノードＮ２０と接地電位ＧＮＤのラインとの間に直列接続される。抵抗素子２１〜２５は、それぞれ所定の抵抗値Ｒ１，Ｒ２，Ｒ４，Ｒ８，ＲＢを有する。Ｒ１：Ｒ２：Ｒ４：Ｒ８＝１：２：４：８となっている。
【００３３】
トランスファーゲート２６〜２９は、それぞれ抵抗素子２１〜２４に並列接続される。ＢＩＳＴ回路５からの信号Ｐ０〜Ｐ２は、それぞれトランスファーゲート２６〜２８のＰチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、それぞれインバータ３０〜３２を介してトランスファーゲート２６〜２８のＮチャネルＭＯＳトランジスタ側のゲートに入力される。ＢＩＳＴ回路５からの信号Ｐ３は、トランスファーゲート２９のＮチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ３３を介してトランスファーゲート２９のＰチャネルＭＯＳトランジスタ側のゲートに入力される。
【００３４】
出力ノードＮ２０と接地電位ＧＮＤのラインとの間の抵抗値Ｒは、信号Ｐ０〜Ｐ３の論理レベルの組合せにより、１６段階で変更可能となっている。たとえば、信号Ｐ０〜Ｐ３がともに「Ｌ」レベル（０）の場合は、トランスファーゲート２６〜２８が導通するとともにトランスファーゲート２９が非導通になり、抵抗値ＲはＲ８＋ＲＢとなる。この抵抗値Ｒ８＋ＲＢは、設計値に設定されている。出力ノードＮ２０の電位ＶＲＩは、ＶＲＩ＝Ｒ×Ｉとなる。
【００３５】
ドライバ４ｂは、ＰチャネルＭＯＳトランジスタ３４およびオペアンプ３５を含む。ＰチャネルＭＯＳトランジスタ３４は、外部電源電位ＶＣＣのラインと内部電源電位ｉｎｔＶＣＣのラインとの間に接続される。オペアンプ３５は、信号φＡ１によって制御され、その反転入力端子は基準電位発生回路４ａの出力電位ＶＲＩを受け、その非反転入力端子は内部電源電位ｉｎｔＶＣＣのラインに接続され、その出力信号はＰチャネルＭＯＳトランジスタ３４のゲートに入力される。
【００３６】
信号φＡ１が非活性化レベルの「Ｌ」レベルの場合は、オペアンプ３５の出力信号は「Ｈ」レベルに固定され、ＰチャネルＭＯＳトランジスタ３４は非導通になる。信号φＡ１が活性化レベルの「Ｈ」レベルの場合は、オペアンプ３５は、内部電源電位ｉｎｔＶＣＣが基準電位ＶＲＩに一致するようにＰチャネルＭＯＳトランジスタ３４のゲート電位を制御する。したがって、内部電源電位ｉｎｔＶＣＣは、基準電位ＶＲＩと同じレベルになる。たとえばメモリ回路部３の内部回路３６は、内部電源電位ｉｎｔＶＣＣおよび接地電位ＧＮＤによって駆動される。
【００３７】
図４は、図１で示したＢＩＳＴ回路５に含まれるチューニング回路４０の構成を示すブロック図である。図４において、このチューニング回路４０は、ロジック回路部２とＢＩＳＴ回路５内の制御回路（図示せず）とによって制御され、プログラム回路４１、ラッチ回路４２、切換回路４３、比較回路４４およびメモリ回路４５を含む。
【００３８】
プログラム回路４１は、図５に示すように、ヒューズ４６．０〜４６．３および信号発生回路４７．０〜４７．３を含む。信号発生回路４７．０〜４７．３は、それぞれ、ヒューズ４６．０〜４６．３がブローされていない場合は信号ＰＧ０〜ＰＧ３を「Ｈ」レベルにし、ヒューズ４６．０〜４６．３がブローされている場合は信号ＰＧ０〜ＰＧ３を「Ｌ」レベルにする。ヒューズ４６．０〜４６．３は、レーザ光によってブローされる。
【００３９】
図４に戻って、ラッチ回路４２は、信号φＬが活性化レベルの「Ｌ」レベルにされたことに応じて、プログラム回路４１の出力信号ＰＧ０〜ＰＧ３をラッチし、切換回路４３に与える。切換回路４３は、信号φＳが「Ｈ」レベルの場合は、ラッチ回路４２からの信号ＰＧ０〜ＰＧ３をレベル設定信号Ｐ０〜Ｐ３として内部電源電位４に与え、信号φＳが「Ｌ」レベルの場合は、ロジック回路部２からの信号ＰＴ０〜ＰＴ３をレベル設定信号Ｐ０〜Ｐ３として内部電源電位発生回路４に与える。
【００４０】
比較回路４４は、図６に示すように、コンパレータ５０、ラッチ回路５１およびスイッチ５２を含む。コンパレータ５０は、信号φＡ２が活性化レベルの「Ｈ」レベルの場合に活性化され、内部電源電位ｉｎｔＶＣＣと外部基準電位ＶＲの高低を比較し、ｉｎｔＶＣＣがＶＲよりも低い場合は信号φ５０を「Ｌ」レベルにし、ｉｎｔＶＣＣがＶＲよりも高い場合は信号φ５０を「Ｈ」レベルにする。ラッチ回路５１は、コンパレータ５０の出力信号φ５０のレベルをラッチする。スイッチ５２は、ラッチ回路５１の出力ノードとメモリ回路４５の入力ノードとの間に接続され、信号φＡ３が活性化レベルの「Ｈ」レベルにされたことに応じて導通しラッチ回路５１の出力信号をメモリ回路４５に与える。
【００４１】
メモリ回路４５は、信号Ｗが活性化レベルの「Ｈ」レベルにされた場合は比較回路４４の出力信号φ４４のレベルを入力された順序で記憶し、信号／Ｒが活性化レベルの「Ｌ」レベルの場合は、記憶した信号φ４４のレベルを入力された順序で読出して出力する。メモリ回路４５の出力信号φＴは、外部のテスタ（図示せず）に与えられる。
【００４２】
図７は、図１に示したロジック回路部２のうちのチューニング回路４０の制御に関連する部分を示すブロック図である。図７において、ロジック回路部２は、分周器５３、信号発生回路５４、パルス発生回路５５，５６、カウンタ５７，５８、およびフリップフロップ５９，６０を含む。
【００４３】
分周器５３は、１００ＭＨｚの外部クロック信号ＣＬＫを分周して１ＭＨｚの内部クロック信号ＣＬＫＬを生成し、パルス発生回路５５，５６およびカウンタ５７，５８に与える。パルス発生回路５５は、チューニングサイクルの開始を示す信号φ１が一定時間だけ活性化レベルの「Ｈ」レベルにされたことに応じて、内部クロック信号ＣＬＫＬに同期して信号φ２をパルス的に「Ｈ」レベルにする。
【００４４】
カウンタ５７は、信号φ２の立上がりエッジに応答して内部クロック信号ＣＬＫＬのパルスをカウントし、所定数だけカウントしたことに応じて信号φ３をパルス的に「Ｈ」レベルにするとともにリセットされる。カウンタ５８は、信号φ３の立上がりエッジに応答して内部クロック信号ＣＬＫＬのパルス数をカウントし、所定数だけカウントしたことに応じて信号φ４をパルス的に「Ｈ」レベルにするとともにリセットされる。
【００４５】
信号発生回路５４は、パルス発生回路５５の出力信号φ２の最初の立上がりエッジに応答して、信号ＰＴ０〜ＰＴ３のデータ値を初期値に設定し、その後は信号φ２の立上がりエッジに応答して信号ＰＴ０〜ＰＴ３のデータ値をインクリメントする。信号ＰＴ０〜ＰＴ３は、図４の切換回路４３に与えられる。
【００４６】
フリップフロップ５９は、パルス発生回路５５の出力信号φ２の立下がりエッジの次のクロック信号ＣＬＫＬの立上がりエッジでセットされて信号φＡ１を「Ｈ」レベルにし、カウンタ５８の出力信号φ４の立下がりエッジでリセットされて信号φＡ１を「Ｌ」レベルにする。信号φＡ１は、図３のオペアンプ３５の制御端子に入力される。
【００４７】
フリップフロップ６０は、カウンタ５７の出力信号φ３の立上がりエッジでセットされて信号φＡ２を「Ｈ」レベルにし、カウンタ５８の出力信号φ４の立下がりエッジでリセットされて信号φＡ２を「Ｌ」レベルにする。信号φＡ２は、図６のコンパレータ５０の制御端子に入力される。
【００４８】
パルス発生回路５６は、カウンタ５８の出力信号φ４の立下がりエッジの次のクロック信号ＣＬＫＬの立上がりエッジに応答して信号φＡ３をパルス的に「Ｈ」レベルにする。信号φＡ３は、図６のスイッチ５２の制御に用いられる。また、信号φＡ３に応答して、メモリ回路４５の信号Ｗがパルス的に「Ｈ」レベルに立上げられる。
【００４９】
図８は、図１〜図７に示したシステムＬＳＩ１のチューニングモード時の動作を示すタイムチャートである。図８において、ある時刻ｔ０に外部制御信号ＣＮＴ０〜ＣＮＴｍによってチューニングモードが設定されると、信号φ１が一定時間だけ「Ｈ」レベルにされ、パルス発生回路５５によって信号φ２がパルス的に「Ｈ」レベルに立上げられる。
【００５０】
信号φ２が「Ｈ」レベルに立上げられると、信号発生回路５４の出力信号ＰＴ０〜ＰＴ３が初期値（たとえば０００１）にセットされるとともに、フリップフロップ５９がセットされて信号φＡ１が「Ｈ」レベルに立上げられる。チューニングモード時は、図４の信号φＳが「Ｌ」レベルにされ、信号ＰＴ０〜ＰＴ３は切換回路４３を介して内部電源電位発生回路４に与えられる。
【００５１】
図３の内部電源電位発生回路４では、信号ＰＴ０〜ＰＴ３＝０００１に応答して、トランスファーゲート２６〜２９がともに導通し、内部基準電位ＶＲＩは最低レベル（Ｉ×ＲＢ）になる。また、信号φＡ１が「Ｈ」レベルにされたのでオペアンプ３５が活性化され、ｉｎｔＶＣＣ＝ＶＲＩになるようにＰチャネルＭＯＳトランジスタのゲート電位が制御される。
【００５２】
また、信号φ２が「Ｈ」レベルに立上げられると、カウンタ５７がカウントを開始し、時刻ｔ０から所定時間経過後に信号φ３を「Ｈ」レベルにパルス的に立上げる（時刻ｔ１）。この間（ｔ０〜ｔ１）に内部電源電位ｉｎｔＶＣＣが安定化される。
【００５３】
信号φ３が「Ｈ」レベルに立上げられると、フリップフロップ６０がセットされ、信号φＡ２が「Ｈ」レベルに立上げられ、図６のコンパレータ５０が活性化される。コンパレータ５０は、外部基準電位ＶＲと内部電源電位ｉｎｔＶＣＣを比較し、比較結果に応じたレベルの信号φ５０を出力する。信号φ５０は、クロック信号ＣＬＫＬの各パルス信号に応答してラッチ回路５１にラッチされる。
【００５４】
また、信号φ３が「Ｈ」レベルに立上げられると、カウンタ５８がカウントを開始し、時刻ｔ１から所定時間経過後に信号φ４を「Ｈ」レベルにパルス的に立上げる（時刻ｔ２）。この間（ｔ１〜ｔ２）に外部基準電位ＶＲと内部電源電位ｉｎｔＶＣＣの比較が行なわれる。信号φ４の立下がりエッジに応答してフリップフロップ５９，６０がリセットされ、信号φＡ１，φＡ２が「Ｌ」レベルになる。これにより、図３のオペアンプ３５および図６のコンパレータ５０が非活性化される。
【００５５】
また、信号φ４の立下がりエッジに応答して、パルス発生回路５６によって信号φＡ３がパルス的に「Ｈ」レベルに立上げられる。信号φＡ３が「Ｈ」レベルになると、図６のスイッチ５２が導通し、ラッチ回路５１の出力信号がスイッチ５２を介してメモリ回路４５に与えられる。また、信号Ｗは、信号φＡ３とともにパルス的に「Ｈ」レベルに立上げられ、ラッチ回路５１の出力信号は、メモリ回路４５の所定のアドレスに書込まれる。このようにして、チューニングモードの１つのステップが終了する。このステップは、所定回数（たとえば１６回）だけ繰返し行なわれる。
【００５６】
図９は、チューニングモードの各ステップにおける信号Ｐ０〜Ｐ３、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路４４の出力信号φ４４を例示する図である。図９において、このチューニングモードでは１６のステップが行なわれる。信号Ｐ３〜Ｐ０は、１６のステップにおいて１０００，１００１，…，１１１１，００００，０００１，…，０１１１と変化する。信号Ｐ３〜Ｐ０＝００００のときの内部基準電位ＶＲＩを０とすると、内部基準電位ＶＲＩの相対値ＶＲＩ′は、１６のステップにおいて−８，−７，…，−１，０，１，…，＋７と変化する。比較回路４４の出力信号φ４４は、たとえば、ステップ１〜６では「Ｌ」レベルとなり、ステップ７〜１６では「Ｈ」レベルとなる。これは、ステップ１〜６では内部電源電位ｉｎｔＶＣＣが外部基準電位ＶＲよりも低く、ステップ７〜１６では内部電源電位ｉｎｔＶＣＣが外部基準電位ＶＲよりも高いことを示している。
【００５７】
比較回路４４の出力信号φ４４は、上述したように、図６のメモリ回路４５にステップ順に書込まれている。１６のステップが終了した後に、信号／Ｒが活性化レベルの「Ｌ」レベルにされ、メモリ回路４５に書込まれた信号φ４４がステップ順に読出される。メモリ回路４５の出力信号φＴは、外部のテスタに出力される。テスタは、この信号φＴに基づいて信号Ｐ０〜Ｐ３の最適値を求める。図９の場合は、たとえば、信号φＴが「Ｌ」レベルから「Ｈ」レベルに変化したときの値０１１１が信号Ｐ０〜Ｐ３の最適値と判断される。これにより、チューニングモードが終了する。
【００５８】
次に、プログラム回路４１の出力信号ＰＧ０〜ＰＧ３がチューニングモードで求められた信号Ｐ０〜Ｐ３の最適値０１１１になるようにヒューズのブローが行なわれる。この場合は、図５のヒューズ４６．０〜４６．３のうちの３つのヒューズ４６．１〜４６．３がブローされる。ヒューズ４６．１〜４６．３がブローされると信号ＰＧ１〜ＰＧ３は「Ｈ」レベル（１）にされ、信号ＰＧ０〜ＰＧ３は０１１１になる。
【００５９】
通常動作時は、電源が投入されると所定時間の経過後に信号φＬが「Ｈ」レベルに立上げられて、信号ＰＧ０〜ＰＧ３が図４のラッチ回路４２にラッチされる。通常動作時は、信号φＳが「Ｈ」レベルにされ、ラッチ回路４２の出力信号ＰＧ０〜ＰＧ３が切換回路４３を介して内部電源電位発生回路４に与えられる。内部電源電位発生回路４は、外部基準電位ＶＲに略等しいレベルの内部電源電位ｉｎｔＶＣＣを出力する。
【００６０】
この実施の形態１では、信号Ｐ０〜Ｐ３をたとえば１６段階で変えて内部電源電位ｉｎｔＶＣＣと外部基準電位ＶＲを比較し、比較結果を示す信号φＴを外部に出力する。したがって、この信号φＴに基づいて、内部電源電位ｉｎｔＶＣＣを外部基準電位ＶＲに略等しくするための信号Ｐ０〜Ｐ３の値を容易に求めることができ、内部電源電位ｉｎｔＶＣＣを容易に調整することができる。
【００６１】
なお、この実施の形態１では、チューニングモード時の１６のステップにおいて内部電源電位ｉｎｔＶＣＣを順次増加させたが、これに限るものではなく、内部電源電位ｉｎｔＶＣＣを順次減少させてもよいし、内部電源電位ｉｎｔＶＣＣを基準レベル（図９のＶＲＩ′＝０に対応するレベル）から最高レベル（ＶＲＩ′＝＋７に対応するレベル）まで順次増加させた後に基準レベルから最低レベル（ＶＲＩ′＝−７に対応するレベル）まで順次減少させてもよい。
【００６２】
［実施の形態２］
図１０は、この発明の実施の形態２によるシステムＬＳＩのチューニング回路６１の構成を示すブロック図であって、図４と対比される図である。
【００６３】
図１０において、このチューニング回路６１が図４のチューニング回路４０と異なる点は、判定回路６２およびゲート回路６３が追加されている点である。判定回路６２は、図１１に示すように、インタリーブ回路６４、ラッチ回路６５，６６およびＥＸ−ＯＲゲート６７を含む。インタリーブ回路６４は、最初はラッチ回路６５に「Ｌ」レベルを与え、その後は図９で示した信号φ４４の１６ステップのレベルをラッチ回路６６と６５に交互に与え、最後はラッチ回路６６に「Ｈ」レベルを与える。ラッチ回路６５，６６は、インタリーブ回路６４から与えられた信号レベルをラッチしてＥＸ−ＯＲゲート６７に与える。
【００６４】
ＥＸ−ＯＲゲート６７は、ラッチ回路６５，６６の出力レベルが一致している場合は信号φ６２を「Ｌ」レベルにし、一致していない場合は信号φ６２を「Ｈ」レベルにする。たとえば図９の場合は、信号φ４４が「Ｌ」レベルから「Ｈ」レベルに変化したステップ７においてのみ信号φ６２が「Ｈ」レベルになり、他のステップ１〜６，８〜１６では信号φ６２は「Ｌ」レベルになる。
【００６５】
図１０に戻って、ゲート回路６３は、判定回路６２の出力信号φ６２の立上がりエッジに応答して信号ＰＴ０〜ＰＴ３をメモリ回路６３に与える。図９の場合は、ステップ７の信号ＰＴ０〜ＰＴ３＝０１１１がメモリ回路６３に与えられる。メモリ回路４５は、ゲート回路６３からの信号ＰＴ０〜ＰＴ３＝０１１１を記憶し、信号／Ｒが活性化レベルの「Ｌ」レベルにされたことに応じて信号ＰＴ０〜ＰＴ３＝０１１１を読出し、読出した信号ＰＴ０〜ＰＴ３を１つずつ順次外部に出力する。
【００６６】
この実施の形態２では、内部電源電位ｉｎｔＶＣＣを外部基準電位ＶＲに略等しくするための信号ＰＴ０〜ＰＴ３すなわちＰ０〜Ｐ３がシステムＬＳＩの内部で求められて外部に出力される。したがって、比較回路４４の出力信号φ４４をメモリ回路４５を介して外部に出力していた実施の形態１に比べて信号Ｐ０〜Ｐ３の最適値を一層容易に求めることができ、内部電源電位ｉｎｔＶＣＣを容易に調整することができる。
【００６７】
図１２は、この実施の形態２の変更例を示すブロック図である。図１２において、このチューニング回路６８が図１０のチューニング回路６１と異なる点は、ブロー回路６９が追加され、プログラム回路４１がプログラム回路４１′で置換されている点である。プログラム回路４１′は、図５で示したプログラム回路４１のヒューズ４６．０〜４６．３の各々を電気ヒューズで置換したものである。電気ヒューズは、電圧印加によってブローされるヒューズである。ブロー回路６９は、メモリ回路４５から読出された信号ＰＴ０〜ＰＴ３（たとえば０１１１）に従って４つの電気ヒューズの各々を選択的にブローする。電気ヒューズをブローするための高電圧ＶＨは、外部からシステムＬＳＩの所定の信号端子（たとえば外部制御信号ＣＮＴ０用の端子）を介してブロー回路６９に与えられる。この変更例では、ヒューズのブローもシステムＬＳＩ自身によって行なわれるので、内部電源電位ｉｎｔＶＣＣを一層容易に調整することができる。
【００６８】
［実施の形態３］
図１３は、この発明の実施の形態３によるシステムＬＳＩの要部を示す回路ブロック図であって、図４と対比される図である。
【００６９】
図１３を参照して、このシステムＬＳＩが実施の形態１のシステムＬＳＩと異なる点は、チューニング回路４０はチューニング回路７０で置換され、外部基準電位ＶＲを入力するための入力端子が削除され、信号φＴ専用の出力端子が削除されている点である。
【００７０】
チューニング回路７０は、チューニング回路４０に分圧回路７１を追加したものである。分圧回路７１は、外部電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続された２つの抵抗素子７２，７３を含む。抵抗素子７２の抵抗値Ｒ１１と抵抗素子７３の抵抗値Ｒ１２との比Ｒ１１／Ｒ１２は、分圧回路７１の出力電位ＶＲ′が外部基準電位ＶＲに等しくなるように設定されている。なお、製造プロセスのばらつきによって抵抗素子７２，７３の抵抗値Ｒ１１，Ｒ１２はばらつくが、抵抗値の比Ｒ１１／Ｒ１２はばらつかない。
【００７１】
比較回路４４は、分圧回路７１の出力電位ＶＲ′と内部電源電位ｉｎｔＶＣＣとを比較する。メモリ回路４５の出力信号φＴは、スキャンパス回路７４の副入力端子７４ａに入力される。スキャンパス回路７４は、システムＬＳＩの内部回路が正常が否かをテストするために、システムＬＳＩ内に多数設けられているものである。スキャンパス回路７４は、ある端子Ｔ０（たとえばデータ信号Ｄ０用の端子）と他の端子Ｔ１（たとえばデータ信号Ｄ１用の端子）との間に直列接続された複数のレジスタ７５を含む。
【００７２】
初段のレジスタ７５は、外部から端子Ｔ０を介して入力された信号を保持するとともに、前回入力された信号を次段のレジスタ７５に与える。各レジスタ７５は、前段のレジスタ７５から与えられた信号を保持するとともに、前回入力された信号を次段のレジスタ７５に与える。最終段のレジスタ７５は、前段のレジスタ７５から与えられた信号を保持するとともに、前回入力された信号を端子Ｔ１を介して外部に出力する。また、複数のレジスタ７５のうちの初段のレジスタ７５は、メモリ回路４５から副入力端子７４ａを介して与えられた信号φＴを保持するとともに、前回入力された信号を次段のレジスタ７５に与える。したがって、メモリ回路４５の出力信号φＴは、スキャンパス回路７４および所定の端子Ｔ１を介して外部に出力される。
【００７３】
この実施の形態３では、外部電源電圧ＶＣＣを分圧して基準電位ＶＲ′を生成し、メモリ回路４５の出力信号φＴをスキャンパス回路７４を介して外部に出力するので、外部基準電位ＶＲを入力するための端子およびメモリ回路４５の出力信号φＴを外部に取出すための端子を削除することができ、信号端子の数が少なくてすむ。
【００７４】
なお、この実施の形態３では、分圧回路７１を１つのチップ内に設けたが、１枚の半導体ウェハ上に形成された複数のチップに対して１つの分圧回路７１を共通に設けてもよい。
【００７５】
［実施の形態４］
図１４は、この発明の実施の形態４によるシステムＬＳＩの要部を示す回路ブロック図であって、図１３と対比される図である。
【００７６】
図１４を参照して、このシステムＬＳＩが実施の形態３のシステムＬＳＩと異なる点は、内部電源電位発生回路が複数（ここでは３つとする）設けられている点と、チューニング回路７０がチューニング回路８０で置換されている点である。
【００７７】
３つの内部電源電位発生回路（図示せず）は、それぞれ互いに異なる内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３を出力する。チューニング回路８０は、３つの比較回路４４．１〜４４．３、切換回路８１およびメモリ回路４５を含む。比較回路４４．１〜４４．３は、それぞれ、外部基準電位ＶＲと内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３とを比較し、比較期間に応じたレベルの信号を出力する。３つの内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３のチューニングは、互いに異なるタイミングで行なわれる。外部基準電位ＶＲのレベルは、チューニングされる内部電源電位に応じて切換えられる。切換回路８１は、信号φＳ１〜φＳ３によって制御され、比較回路４４．１〜４４．３の出力信号φ４４．１〜φ４４．３のうちのいずれかの信号をメモリ回路４５に与える。メモリ回路４５の出力信号φＴは、スキャンパス回路７４および端子Ｔ１を介して外部に出力される。
【００７８】
なお、チューニング回路８０は、３組の内部電源電位発生回路に対応する３組のプログラム回路４１、ラッチ回路４２および切換回路４３を含んでいるが、図示は省略されている。
【００７９】
この実施の形態４では、３つの比較回路４４．１〜４４．３の出力信号４４．１〜φ４４．３を１つのメモリ回路４５に書込み、メモリ回路４５の出力信号φＴをスキャンパス回路７４および端子Ｔ１を介して外部に取出すので、外部端子の数が少なくてすむ。
【００８０】
以下、この実施の形態４の種々の変更例について説明する。図１５のチューニング回路８３は、図１４のチューニング回路８０に分圧回路８４を追加したものである。分圧回路８４は、外部電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ８５および抵抗素子８６，８７を含む。ＰチャネルＭＯＳトランジスタ８５は図７および図８で示した信号φＡ２の反転信号／φＡ２を受ける。したがって、ＰチャネルＭＯＳトランジスタ８５は、比較回路４４．１〜４４．３が活性化される期間のみ導通する。抵抗素子８６の抵抗値Ｒ１３と抵抗素子８７の抵抗値Ｒ１４との比Ｒ１３／Ｒ１４は所定値に設定されている。分圧回路８４の出力電位ＶＲ′は、ＶＲ′＝ＶＣＣ×Ｒ１４／（Ｒ１３＋Ｒ１４）となる。
【００８１】
３つの内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３のチューニングは、互いに異なるタイミングで行なわれる。外部電源電位ＶＣＣのレベルすなわち基準電位ＶＲ′のレベルは、チューニングされる内部電源電位に応じて切換えられる。たとえば分圧比Ｒ１４／（Ｒ１３＋Ｒ１４）を２／３に設定した場合において、内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３に応じて基準電位ＶＲ′を１．６Ｖ，１．８Ｖ，２．０Ｖの３段階で切換えたい場合は、外部電源電位ＶＣＣを２．４Ｖ，２．７Ｖ，３Ｖの３段階で切換えればよい。この変更例では、外部電源電圧ＶＣＣを分圧して基準電位ＶＲ′を生成するので、外部基準電位ＶＲを入力するための端子を削除することができ、外部端子の数が少なくてすむ。
【００８２】
また、図１６のチューニング回路９０は、図１５のチューニング回路８３の分圧回路８４を分圧回路９１で置換したものである。分圧回路９１は、外部電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ９２および抵抗素子９３〜９６を含む。ＰチャネルＭＯＳトランジスタ９２のゲートは、信号／φＡ２を受ける。したがって、この分圧回路９１は、比較回路４４．１〜４４．３の比較期間のみ活性化される。抵抗素子９３〜９６の抵抗値Ｒ２１〜Ｒ２４は、予め定められた比に設定されている。抵抗素子９６と９５の間のノード、抵抗素子９５と９４の間のノード、抵抗素子９４と９３の間のノードからそれぞれ基準電位ＶＲ１′，ＶＲ２′，ＶＲ３′が出力される。
【００８３】
内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３のチューニングは同時に進行される。比較回路４４．１〜４４．３は、それぞれ、基準電位ＶＲ１′〜ＶＲ３′と内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３を比較する。比較回路４４．１〜４４．３の出力信号φ４４．１〜φ４４．３は、図９で示した１つのステップが終了するごとに、切換回路８１によってメモリ回路４５に順次与えられる。この変更例では、３つの内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３のチューニングを並列に行なうことができるので、チューニング時間が短くてすむ。
【００８４】
また、図１７のチューニング回路９７は、図１６のチューニング回路９０の切換回路をシフトレジスタ９８で置換したものである。シフトレジスタ９８は、直列接続された３つのレジスタ９９を含む。比較回路４４．１〜４４．３の出力信号φ４４．１〜φ４４．３は、図９で示した１つのステップが終了するごとに、それぞれ３つのレジスタ９９に一旦格納される。３つのレジスタ９９に格納された信号φ４４．１〜φ４４．３は、信号φＳＦが「Ｈ」レベルにされたことに応じてメモリ回路４５に１つずつ順次与えられる。この変更例では、比較回路４４．１〜４４．３の出力信号φ４４．１〜φ４４．３をシフトレジスタ９８によってメモリ回路４５にシリアルに転送するので、切換回路８１を用いる場合に比べて信号配線の総配線長が短くてすみ、信号配線のレイアウト面積が小さくてすむ。
【００８５】
また、図１８のチューニング回路１００は、制御信号φＳ１１〜φＳ１３に従って３つの内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３のうちのいずれか１つの内部電源電位を選択するための切換回路１０１と、制御信号φＳ１１〜φＳ１３に従って、分圧回路９１で生成された３つの基準電位ＶＲ１′〜ＶＲ３′のうちのいずれかの基準電位を選択するための切換回路１０２と、切換回路１０１で選択された内部電源電位と切換回路１０２で選択された基準電位とを比較するための比較回路４４と、比較回路４４の出力信号φ４４を一旦記憶した後にスキャンパス回路７４を介して外部に出力するためのメモリ回路４５とを備えたものである。各ステップにおいて、内部電源電位ｉｎｔＶＣＣ１〜ｉｎｔＶＣＣ３が安定した後に切換回路１０１，１０２によってｉｎｔＶＣＣ１とＶＲ１′、ｉｎｔＶＣＣ２とＶＲ２′、ｉｎｔＶＣＣ３とＶＲ３′が所定時間ずつ順次選択され、比較回路４４の出力信号φ４４がメモリ回路４５に与えられる。この変更例では、比較回路４４が１つで足りるので、レイアウト面積が小さくてすむ。
【００８６】
なお、これらの変更例では、分圧回路８４（または９１）を１つのチップ内に設けたが、１枚の半導体ウェハ上に形成された複数のチップに対して１つの分圧回路８４（または９１）を共通に設けてもよい。
【００８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８８】
【発明の効果】
以上のように、この発明に係る半導体装置では、各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、そのレベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路と、複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路と、それぞれ複数の内部電位発生回路に対応して設けられ、各々が、チューニングモード時に、対応の内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する複数の比較回路と、複数の比較回路の出力信号を格納するためのメモリ回路とが設けられる。複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、各比較回路は、対応の内部電位に応じたレベルの基準電位を受ける。したがって、比較回路の出力信号に基づいて、基準電位に略等しい内部電位を生成するためのレベル設定信号を容易に検出することができ、その検出結果に基づいて内部電位を容易に調整することができる。
【００９２】
また好ましくは、さらに、複数の内部電位発生回路で生成された複数の内部電位を受け、所定の動作を行なう内部回路と、内部回路と外部との間で信号の授受を行なうための複数の信号端子と、複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、内部回路をテストするためのスキャンパス回路とが設けられ、メモリ回路の出力信号は、スキャンパス回路を介して外部に出力される。この場合は、メモリ回路用の出力端子を別途設ける必要がないので、外部端子の数が少なくてすむ。
【００９３】
また好ましくは、さらに、それぞれ複数の内部電位発生回路に対応して設けられ、各々が、少なくとも１つのヒューズを含み、そのヒューズがブローされているか否かに基づいて、内部電位のレベルを示す情報を含むレベル設定信号を生成する複数のプログラム回路と、チューニングモード時は信号発生回路で生成されたレベル設定信号を複数の内部電位発生回路に与え、通常動作時は複数のプログラム回路で生成された複数のレベル設定信号をそれぞれ複数の内部電位発生回路に与える切換回路とが設けられる。この場合は、チューニングモード時の検出結果に基づいてプログラム回路のヒューズをブローすることができ、内部電位の調整および設定を容易に行なうことができる。
【００９５】
また好ましくは、半導体装置は、外部クロック信号に同期して動作し、さらに、外部クロック信号を分周して内部クロック信号を出力する分周回路を備える。信号発生回路は、内部クロック信号に同期して動作し、複数のレベル設定信号を１つずつ予め定められた周期で各内部電位発生回路に順次与える。各比較回路は、信号発生回路から対応の内部電位発生回路にレベル設定信号が与えられてから予め定められた時間が経過した後に、対応の内部電位と対応の基準電位を比較する。この場合は、内部電位の仮設定および比較を確実に行なうことができる。
【００９６】
また好ましくは、さらに、外部電源電圧を分圧して複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路が設けられる。この場合は、外部電源電圧を複数段階で変えることによって複数段階の基準電位を生成することができる。
【００９７】
また好ましくは、各内部電位発生回路は、外部電源電位のラインと所定のノードとの間に接続された定電流源と、所定のノードと接地電位のラインとの間に接続され、その抵抗値がレベル設定信号に従って変化する可変抵抗回路と、外部電源電位のラインと対応の内部電位のラインとの間に接続されたトランジスタと、対応の内部電位が所定のノードの電位に一致するようにトランジスタの入力電圧を制御する制御回路とを含む。この場合は、内部電位発生回路を容易に構成することができる。
【００９９】
また好ましくは、複数の内部電位のチューニングは互いに異なるタイミングで実行され、さらに、チューニング中の内部電位に応じたレベルの基準電位を入力するための入力端子と、複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号をメモリ回路に与えるための切換回路とが設けられる。この場合は、チューニング中の内部電位に応じて外部端子のレベルを変えることにより、複数の内部電位を容易に調整することができる。
【０１００】
また好ましくは、複数の内部電位のチューニングは互いに異なるタイミングで実行され、さらに、外部電源電圧を分圧してチューニング中の外部電位に応じたレベルの基準電位を生成するための分圧回路と、複数の比較回路の出力信号を受け、チューニング中の内部電位に対応する比較回路の出力信号をメモリ回路に与えるための切換回路とが設けられる。この場合は、チューニング中の内部電位に応じて外部電源電圧のレベルを変えることにより、複数の内部電位を容易に調整することができる。
【０１０１】
また好ましくは、複数の内部電位のチューニングは同じタイミングで実行され、さらに、外部電源電位のラインと接地電位のラインとの間に直接接続された複数の抵抗素子を含み、その複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路と、信号発生回路から１つのレベル設定信号が出力されるごとに、複数の比較回路の出力信号を１つずつメモリ回路に順次与えるための切換回路とが設けられる。この場合は、複数の内部電位の調整を同時に行なうことができるので、複数の内部電位の調整を短時間で行なうことができる。
【０１０２】
また好ましくは、複数の内部電位のチューニングは同じタイミングで実行され、さらに、外部電源電位のラインと接地電位のラインとの間に直接接続された複数の抵抗素子を含み、それぞれ複数の内部電位に応じたレベルの複数の基準電位を生成し、それらの複数の基準電位をそれぞれ複数の比較回路に与える分圧回路と、それぞれ複数の比較回路に対応して設けられ、各々が対応の比較回路の出力信号を一旦記憶する直列接続された複数のレジスタを含み、信号発生回路から１つのレベル設定信号が出力されるごとに、複数のレジスタの記憶データを１つずつメモリ回路に順次与えるためのシフトレジスタとが設けられる。この場合は、複数の比較回路の出力信号をシフトレジスタによってメモリ回路にシリアルに転送するので、信号配線のレイアウト面積が小さくてすむ。
【０１０３】
また、この発明に係る他の半導体装置では、各々が、内部電位のレベルを示す情報を含むレベル設定信号を受け、そのレベル設定信号に応じたレベルの内部電位を生成する複数の内部電位発生回路と、複数の内部電位発生回路で生成される複数の内部電位のチューニングを行なうためのチューニングモード時に、複数のレベル設定信号を１つずつ各内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させる信号発生回路と、チューニングモード時に、各内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を出力する比較回路と、比較回路の出力信号を格納するためのメモリ回路とが設けられる。複数の内部電位発生回路は、同じレベル設定信号に応答して互いに異なるレベルの内部電位を生成し、複数の内部電位のチューニングは、互いに異なるタイミングで実行される。また、外部電源電位のラインと接地電位のラインとの間に直列接続された複数の抵抗素子を含み、それぞれ複数の内部電位に対応する複数の基準電位を生成する分圧回路と、複数の内部電位および複数の基準電位を受け、チューニング中の内部電位とそれに対応する基準電位を比較回路に与えるための切換回路とがさらに設けられる。この場合は、複数の内部電位を１つの比較回路で比較し調整できるので、レイアウト面積が小さくてすむ。
【０１０４】
また好ましくは、さらに、複数の内部電位発生回路で生成された複数の内部電位を受け、所定の動作を行なう内部回路と、内部回路と外部との間で信号の授受を行なうための複数の信号端子と、複数の信号端子のうちの予め定められた２つの信号端子の間に接続され、内部回路をテストするためのスキャンパス回路とが設けられ、メモリ回路の出力信号は、スキャンパス回路を介して外部に出力される。この場合は、メモリ回路用の出力端子を別途設ける必要がないので、外部端子の数が少なくてすむ。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるシステムＬＳＩの構成を示すブロック図である。
【図２】  図１に示したメモリ回路部の構成を示すブロック図である。
【図３】  図１に示した内部電源電位発生回路の構成を示す回路ブロック図である。
【図４】  図１に示したＢＩＳＴ回路に含まれるチューニング回路の構成を示すブロック図である。
【図５】  図４に示したプログラム回路の構成を示す回路ブロック図である。
【図６】  図４に示した比較回路の構成を示す回路ブロック図である。
【図７】  図１に示したロジック回路部のうちのチューニング回路の制御に関連する部分の構成を示すブロック図である。
【図８】  図１〜図７に示したシステムＬＳＩのチューニングモード時の動作を示すタイムチャートである。
【図９】  図１〜図８で示したシステムＬＳＩのチューニングモード時の各ステップにおける信号Ｐ０〜Ｐ３、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路４４の出力信号φ４４を例示する図である。
【図１０】  この発明の実施の形態２によるシステムＬＳＩのチューニング回路の構成を示すブロック図である。
【図１１】  図１０に示した判定回路の構成を示す回路ブロック図である。
【図１２】  実施の形態２の変更例を示すブロック図である。
【図１３】  この発明の実施の形態３によるシステムＬＳＩの要部を示す回路ブロック図である。
【図１４】  この発明の実施の形態４によるシステムＬＳＩの要部を示す回路ブロック図である。
【図１５】  実施の形態４の変更例を示す図である。
【図１６】  実施の形態４の他の変更例を示す回路ブロック図である。
【図１７】  実施の形態４のさらに他の変更例を示す回路ブロック図である。
【図１８】  実施の形態４のさらに他の変更例を示す回路ブロック図である。
【符号の説明】
１  システムＬＳＩ、２  ロジック回路部、３  メモリ回路部、４  内部電源電位発生回路、４ａ  基準電位発生回路、４ｂ  ドライバ、５  ＢＩＳＴ回路、６  クロックバッファ、７  制御信号バッファ、８  モードデコーダ、９  バンクアドレスバッファ、１０  行アドレスバッファ、１１  列アドレスバッファ、１２  データ入力バッファ、１３  データ出力バッファ、１４  行デコーダ、１５  列デコーダ、１６．０〜１６．７  メモリアレイ、２０  定電流源、２１〜２５，７２，７３，８６，８７，９３〜９６  抵抗素子、２６〜２９  トランスファーゲート、３０〜３３  インバータ、３４，８５，９２  ＰチャネルＭＯＳトランジスタ、３５  オペアンプ、３６  内部回路、４０，６１，６８，７０，８０，８３，９０，９７，１００  チューニング回路、４１，４１′  プログラム回路、４２，５１，６５，６６  ラッチ回路、４３，８１，１０１，１０２  切換回路、４４，４４．１〜４４．２  比較回路、４５  メモリ回路、４６．０〜４６．３  ヒューズ、４７．０〜４７．３  信号発生回路、５０  コンパレータ、５２  スイッチ、５３  分周器、５４  信号発生回路、５５，５６  パルス発生回路、５７，５８  カウンタ、５９，６０  フリップフロップ、６２  判定回路、６３  ゲート回路、６４  インタリーブ回路、６７  ＥＸ−ＯＲゲート、６９  ブロー回路、７１，８４，９１  分圧回路、７４  スキャンパス回路、７５，９９  レジスタ、９８  シフトレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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