(57)【特許請求の範囲】
【請求項１】
第１のノードに接続されたドレイン端子を有する第１導電型の第１のＭＯＳトランジスタ、
前記第１のノードに接続されたドレイン端子を有する、前記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタ、
第２のノードに接続されたドレイン端子と、前記第１のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する前記第１導電型の第３のＭＯＳトランジスタ、
前記第２のノードに接続されたドレイン端子と、前記第２のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する前記第２導電型の第４のＭＯＳトランジスタ、および、
共通の入力信号に応答して論理レベルが変化する第１ないし第４の制御信号を生成し、それぞれ前記第１ないし第４のＭＯＳトランジスタのゲート端子に与えるドライバ回路を備え、
前記第１の制御信号は、前記入力信号のハイレベルからローレベルへの第１のレベル変化に応答して、第１の時刻にローレベルからハイレベルに変化し始め、前記入力信号のローレベルからハイレベルへの第２のレベル変化に応答して、第２の時刻にハイレベルからローレベルに変化し始め、
前記第２の制御信号は、前記入力信号の前記第１のレベル変化に応答して前記第１の時刻より遅い第３の時刻にローレベルからハイレベルに変化し始め、前記入力信号の前記第２のレベル変化に応答して前記第２の時刻より早い第４の時刻にハイレベルからローレベルに変化し始め、
前記第３の制御信号は、前記入力信号の前記第１のレベル変化に応答して第５の時刻にハイレベルからローレベルに変化し始め、前記入力信号の前記第２のレベル変化に応答して第６の時刻にローレベルからハイレベルに変化し始め、
前記第４の制御信号は、前記入力信号の前記第１のレベル変化に応答して前記第５の時刻より早い第７の時刻にハイレベルからローレベルに変化し始め、前記入力信号の前記第２のレベル変化に応答して前記第６の時刻より遅い第８の時刻にローレベルからハイレベルに変化し始め、
前記第１および第２の時刻の間の期間の少なくとも一部と、前記第５および第６の時刻の間の期間の少なくとも一部とが重複し、前記第３および第４の時刻の間の期間の少なくとも一部と、前記第７および第８の時刻の間の期間の少なくとも一部とが重複する、半導体集積回路。
【請求項２】
前記第１、第２、第３及び第４の時刻は、それぞれ前記第７、第８、第５および第６の時刻とほぼ一致している、請求項１記載の半導体集積回路。
【請求項３】
前記第１および第２のＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、前記第３および第４のＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタである、請求項１又は請求項２記載の半導体集積回路。
【請求項４】
第１のノードに接続されたドレイン端子を有する第１導電型の第１のＭＯＳトランジスタ、
前記第１のノードに接続されたドレイン端子を有する、前記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタ、
第２のノードに接続されたドレイン端子と、前記第１のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する前記第１導電型の第３のＭＯＳトランジスタ、
前記第２のノードに接続されたドレイン端子と、前記第２のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する前記第２導電型の第４のＭＯＳトランジスタ、および、
各々が、入力信号のハイレベルからローレベルへの第１のレベル変化に応答して、ローレベルからハイレベルへ変化し、前記入力信号のローレベルからハイレベルへの第２のレベル変化に応答して、ハイレベルからローレベルへ変化する第１および第２の制御信号と、
各々が、前記入力信号の前記第１のレベル変化に応答してハイレベルからローレベルへ変化し、前記入力信号の前記第２のレベル変化に応答してローレベルからハイレベルへ変化する第３および第４の制御信号とを生成し、
前記第１ないし第４の制御信号をそれぞれ前記第１ないし第４のＭＯＳトランジスタのゲート端子に与えるドライバ回路を備え、
前記ドライバ回路は、
その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第１の遅延回路と、第１の入力が前記第１の遅延回路の入力に接続され、第２の入力が前記第１の遅延回路の出力に接続され、ＮＡＮＤ論理を出力するＮＡＮＤ論理ゲートとからなる第１の論理回路、及び、
その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第２の遅延回路と、第１の入力が前記第２の遅延回路の入力に接続され、第２の入力が前記第２の遅延回路の出力に接続され、ＮＯＲ論理を出力するＮＯＲ論理ゲートとからなる第２の論理回路、を各々少なくとも１個備え、
前記少なくとも１個の第１の論理回路から出力されるＮＡＮＤ論理および前記少なくとも１個の第２の論理回路から出力されるＮＯＲ論理に基づき、前記第１ないし第４の制御信号を生成する、半導体集積回路。
【請求項５】
前記ドライバ回路は、さらに、
前記入力信号を受けてその反転信号を出力するインバータ回路、および、
前記入力信号を受けて出力するトランスファゲートを有し、
前記第１の論理回路および第２の論理回路を２個ずつ備え、さらに、
前記インバータ回路の出力は、前記２個の第１の論理回路の一方の第１の遅延回路の入力と、前記２個の第２の論理の一方の第２の遅延回路とに接続され、
前記トランスファゲートの出力は、前記２個の第１の論理回路の他方の第１の遅延回路の入力と、前記２個の第２の論理の他方の第２の遅延回路とに接続される、請求項４記載の半導体集積回路。
【請求項６】
前記第１のノードと第２のノードとの間に抵抗素子が接続される、請求項１ないし請求項５のいずれか一項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、他の半導体集積回路へ信号を出力する差動型の出力回路を構成する半導体集積回路に関する。
【０００２】
【従来の技術】
図１は従来技術による差動出力回路を示す。差動出力回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称す）Ｍ１、Ｍ３、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称す）Ｍ２、Ｍ４、定電流源Ｊ１、Ｊ２およびドライバＩＮ１、ＩＮ２、ＢＵ１、ＢＵ２を備える。ドライバＩＮ１、ＩＮ２、ＢＵ１、ＢＵ２は、共通の入力信号Ｘを受けてＭＯＳトランジスタＭ１〜Ｍ４のゲート電極に与えるべきそれぞれ制御信号Ａ１、Ａ２、Ｂ１、Ｂ２を生成する。入力信号Ｘがローレベル（以下、Ｌレベルと称す）のとき、トランジスタＭ１、Ｍ４がオンし、トランジスタＭ２、Ｍ３がオフする。入力信号Ｘがハイレベル（以下、Ｈレベルと称す）とき、逆に、トランジスタＭ１、Ｍ４がオフし、トランジスタＭ２、Ｍ３がオンする。よって、互いに逆相の論理信号Ｙ１、Ｙ２が、それぞれノードＮ１、Ｎ２から出力される。
【０００３】
出力信号Ｙ１、Ｙ２はそれぞれ伝送路１、２を介して別半導体チップの回路へ転送される。抵抗Ｒは、ノードＮ１、Ｎ２の間に接続されて伝送路１、２に対する終端抵抗の機能を果たす。
【０００４】
ドライバＩＮ１、ＩＮ２の各々は、入力信号Ｘの反転論理を出力する１個のＣＭＯＳインバータ回路である。ドライバＢＵ１、ＢＵ２は、直列に接続された２個のＣＭＯＳインバータ回路からなり、入力信号Ｘと同じ論理を出力するバッファ回路である。
【０００５】
制御信号Ａ１、Ａ２、Ｂ１、Ｂ２と、出力信号Ｙ１、Ｙ２のそれぞれ波形を示す波形図を図２に示す。入力信号ＸのＬレベルからＨレベルへ変化に伴い、ドライバＩＮ１、ＩＮ２は時刻ｓ１でＨレベルからＬレベルに変化したとする。ドライバＢＵ１、ＢＵ２とドライバＩＮ１、ＩＮ２との構成上、図２のように、信号Ｂ１、Ｂ２は時刻ｓ１より遅い時刻ｓ２でＬレベルからＨレベルに変化することになる。
【０００６】
時刻ｓ１の信号Ａ１、Ａ２のレベル変化に応答して、ＭＯＳトランジスタＭ１はオン状態からオフ状態へ、ＭＯＳトランジスタＭ２はオフ状態からオン状態へとそれぞれ変化し、ノードＮ１の電圧はＬレベルから上昇する。一方時刻ｓ２になるまではＭＯＳトランジスタＭ３はオフ状態且つＭＯＳトランジスタＭ４はオン状態のままであるから、ノードＮ１の電圧上昇に伴って抵抗Ｒを介してノードＮ２の電位も上昇する。その後、時刻ｓ２の信号Ｂ１、Ｂ２のレベル変化に応答して、ＭＯＳトランジスタＭ３、Ｍ４がそれぞれオン状態、オフ状態と変化し、ノードＮ２の電圧は下降する。これに伴い、抵抗Ｒを介してノードＮ１の電圧は一瞬だけ下がるが、ＭＯＳトランジスタＭ２に駆動されて再び上昇する。
【０００７】
また入力信号ＸのＨレベルからＬレベルへの変化に伴い、信号Ａ１、Ａ２が時刻ｓ３でＬレベルからＨレベルに変化したとき、信号Ｂ１、Ｂ２は時刻ｓ３より遅い時刻ｓ４でＨレベルからＬレベルに変化する。時刻ｓ３の信号Ａ１、Ａ２のレベル変化に応答して、ＭＯＳトランジスタＭ１はオフ状態からオン状態へ、ＭＯＳトランジスタＭ２はオン状態からオフ状態へそれぞれ変化し、ノードＮ１の電圧はＨレベルから下降する。一方時刻ｓ４になるまではＭＯＳトランジスタＭ３はオン状態且つＭＯＳトランジスタＭ４はオフ状態のままであるから、ノードＮ１の電圧下降に伴って抵抗Ｒを介してノードＮ２の電位も下降する。そして、時刻ｓ４の信号Ｂ１、Ｂ２のレベル変化に応答して、ＭＯＳトランジスタＭ３、Ｍ４がそれぞれオフ状態、オン状態と変化し、ノードＮ２の電圧は上昇する。ノードＮ２の上昇に伴って抵抗Ｒを介してノードＮ１の電圧は一瞬だけ上がるが、ＭＯＳトランジスタＭ１に駆動されて再び下がる。
【０００８】
【発明が解決しようとする課題】
このように、入力信号Ｘに対する信号Ｂ１、Ｂ２の応答が信号Ａ１、Ａ２の応答に比べて遅くなるように制御信号Ａ１、Ａ２、Ｂ１、Ｂ２が生成される。その結果、入力信号Ｘの論理レベルが変化すると、図２に示すように、出力信号Ｙ２には、Ｈレベルの電圧を瞬間的に超えるオーバーシュート及びＬレベルの電圧より瞬間的に低下するアンダーシュートが生じる。また出力信号Ｙ１においても、瞬間的に波形を下げる部分Ｄ１、瞬間的に波形を上げる部分Ｄ２が生じる。これらの波形の乱れは、入力信号Ｘのレベル変化に伴って、ＭＯＳトランジスタＭ３、Ｍ４が共にオンすると同時にＭＯＳトランジスタＭ１、Ｍ２が共にオフする期間、あるいは、ＭＯＳトランジスタＭ１、Ｍ２が共にオンすると同時にＭＯＳトランジスタＭ３、Ｍ４が共にオフする期間が生じることに原因がある。
【０００９】
このような出力信号Ｙ１、Ｙ２の出力波形の乱れは単に見かけだけの問題ではなく、信号伝搬性の観点から問題となる。例えば、終端抵抗Ｒが存在するとは言え、信号Ｙ１、Ｙ２は伝送路１、２の終端である程度は反射される。この波形の乱れ部分の反射が出力信号Ｙ１、Ｙ２の波形をさらに乱すこととなり、その結果、正しい波形の信号を伝送先に伝送することができない可能性がある。また、伝送路１、２に隣接する他の伝送路が存在すれば、伝送路１、２と隣接する伝送路との間の配線容量によって、この波形の乱れがその隣接する他の伝送路にノイズを生じさせる、いわゆるクロストークノイズの原因ともなる。
【００１０】
従って本発明の目的は、入力する信号に応じて出力信号の論理レベルを変化させる際、その出力信号の波形の乱れを抑える半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
この発明による半導体集積回路は、第１のノードに接続されたドレイン端子を有する第１導電型の第１のＭＯＳトランジスタ、第１のノードに接続されたドレイン端子を有する、第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタ、第２のノードに接続されたドレイン端子と、第１のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する第１導電型の第３のＭＯＳトランジスタ、第２のノードに接続されたドレイン端子と、第２のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する第２導電型の第４のＭＯＳトランジスタ、および、入力信号の論理レベルの変化に伴い、その論理レベルが変化する第１ないし第４の制御信号を生成し、それぞれ第１ないし第４のＭＯＳトランジスタのゲート端子に与えるドライバ回路を備える。
【００１２】
ここで第１の制御信号は、入力信号のＨレベルからＬレベルへの第１のレベル変化に応答して、第１の時刻にＬレベルからＨレベルに変化し始め、入力信号のＬレベルからＨレベルへの第２のレベル変化に応答して、第２の時刻にＨレベルからＬレベルに変化し始めるようにする。第２の制御信号は、入力信号の第１のレベル変化に応答して、第１の時刻より遅い第３の時刻にＬレベルからＨレベルに変化し始め、入力信号の前記第２のレベル変化に応答して、第２の時刻より早い第４の時刻にＨレベルからＬレベルに変化し始めるようにする。
【００１３】
第３の制御信号は、入力信号の第１のレベル変化に応答して、第５の時刻にＨレベルからＬレベルに変化し始め、入力信号の第２のレベル変化に応答して、第６の時刻にＬレベルからＨレベルに変化し始めるようにする。さらに第４の制御信号は、入力信号の前記第１のレベル変化に応答して、第５の時刻より早い第７の時刻にＨレベルからＬレベルに変化し、入力信号の前記第２のレベル変化に応答して、第６の時刻より遅い第８の時刻にＬレベルからＨレベルに変化し始めるようにする。
【００１４】
そして、第１および第２の時刻の間の期間の少なくとも一部と、第５および第６の時刻の間の期間の少なくとも一部とを重複させ、第３および第４の時刻の間の期間の少なくとも一部と、第７および第８の時刻の間の期間の少なくとも一部とを重複させることにより、入力信号の論理レベル変化に伴って第１ないし第４の制御信号は第１ないし第４のＭＯＳトランジスタがすべてオン又はすべてオフする期間を生じさせることができる。これは、第１および第２のノードの間が抵抗素子等のインピーダンスを介して接続されても、第１および第２のノードから出力される信号のオーバーシュートおよびアンダーシュート等を抑えるように作用する。
【００１５】
第１、第２、第３および第４の時刻をそれぞれ第７、第８、第５および第６の時刻とそれぞれほぼ一致させることが好ましい。例えば第１および第４のＭＯＳトランジスタがオンし、第２および第３のＭＯＳトランジスタがオフであるとき、入力信号のレベル変化に伴って第２および第３のＭＯＳトランジスタが同時にオンに変化する又は第１および第４のＭＯＳトランジスタが同時にオフに変化することができ、第１および第２のノードから出力される信号の波形の乱れをさらに抑える。
【００１６】
特に、第１および第２のＭＯＳトランジスタをｎチャネル型ＭＯＳトランジスタとし、第３および第４のＭＯＳトランジスタをｐチャネル型ＭＯＳトランジスタとすると、第１ないし第４のＭＯＳトランジスタが同時にオンする期間が得られる。言いかえれば第１および第２のノードにフローティング状態を作らないから、外的要因によるノイズの発生が抑えられる。
【００１７】
具体的に、ドライバ回路は、その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第１の遅延回路と、第１の入力が前記第１の遅延回路の入力に接続され、第２の入力が前記第１の遅延回路の出力に接続され、ＮＡＮＤ論理を出力するＮＡＮＤ論理ゲートとからなる第１の論理回路、及び、その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第２の遅延回路と、第１の入力が前記第２の遅延回路の入力に接続され、第２の入力が前記第２の遅延回路の出力に接続され、ＮＯＲ論理を出力するＮＯＲ論理ゲートとからなる第２の論理回路、を各々少なくとも１個備える。この少なくとも１個の第１の論理回路から出力されるＮＡＮＤ論理および少なくとも１個の第２の論理回路から出力されるＮＯＲ論理に基づき第１ないし第４の制御信号が生成される。
【００１８】
好ましくは、ドライバ回路は、第１および第２の論理回路が２個設けられ、入力信号を受けてその反転信号を出力するインバータ回路の出力が、一方の第１の論理回路の第１の遅延回路の入力と、一方の第２の論理の第２の遅延回路とに接続され、前記入力信号を受けて出力するトランスファゲートが、他方の第１の論理回路の第１の遅延回路の入力と、他方の第２の論理の第２の遅延回路とに接続されるように構成される。
【００１９】
【発明の実施の形態】
図３は本発明の一実施の形態である半導体集積回路１０の構成を示す。単一の半導体チップ上に形成された半導体集積回路１０は、互いに逆相の論理レベルをもつ２つの論理信号をそれぞれノードＮ１、Ｎ２から出力し、伝送路１、２を介して別の半導体チップの回路に転送する差動出力回路である。半導体集積回路１０は、ｎＭＯＳトランジスタＭＡ１、ＭＢ１、ｐＭＯＳトランジスタＭＢ１、ＭＢ２、定電流源Ｍ５、Ｍ６、および、抵抗素子Ｒを備える。
【００２０】
ｎＭＯＳトランジスタＭＡ１は、ノードＮ３に接続されるソース端子と、ノードＮ１に接続されるドレイン端子とを有する。ｎＭＯＳトランジスタＭＢ１は、ノードＮ３に接続されるソース端子と、ノードＮ２に接続されるドレイン端子とを有する。ｐＭＯＳトランジスタＭＡ２は、ノードＮ４に接続されるソース端子と、ノードＮ１に接続されるドレイン端子とを有する。ｐＭＯＳトランジスタＭＢ２は、ノードＮ４に接続されるソース端子と、ノードＮ２に接続されるドレイン端子とを有する。
【００２１】
定電流源Ｍ５は、電源電圧ＶＤＤを受けるソース端子と、ノードＮ４に接続されるドレイン端子と、所定のバイアス電圧を受けるゲート端子とを有するｐＭＯＳトランジスタで構成され、ノードＮ４に定電流を供給する。定電流源Ｍ６は、接地電圧ＧＮＤ（＝０Ｖ）を受けるソース端子と、ノードＮ３に接続されるドレイン端子と、所定のバイアス電圧を受けるゲート端子とを有するｎＭＯＳトランジスタで構成され、ノードＮ３に定電流を供給する。定電流源Ｍ５、Ｍ６は、ノードＮ３、Ｎ４間を流れる電流の量を調節し低消費電力化に寄与する。定電流源Ｍ５、Ｍ６のいずれか一方のみ設けて、設けられなかったノードＮ３、Ｎ４の一方に直接電源電圧又は接地電位を与えてもよい。
抵抗素子Ｒは伝送路1、２の終端抵抗としてノードＮ１とノードＮ２との間に接続される。なお抵抗素子Ｒはチップの外部に設けてもよい。
【００２２】
半導体集積回路１０は、入力信号Ｘに従い、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２のゲート端子にそれぞれ与えられる制御信号Ａ１、Ａ２、Ｂ１、Ｂ２を生成するドライバ回路１２を備える。ドライバ回路１２において、入力信号ＸのＨレベルからＬレベルへの変化に従い、制御信号Ａ１、Ａ２の論理レベルはＬレベルからＨレベルへ変化する一方、制御信号Ｂ１、Ｂ２の論理レベルはＨレベルからＬレベルへ変化する。逆に、入力信号ＸのＬレベルからＨレベルへの論理変化に従い、制御信号Ａ１、Ａ２の論理レベルはＨレベルからＬレベルへ変化する一方、制御信号Ｂ１、Ｂ２の論理レベルはＬレベルからＨレベルへ変化する。ここで、Ｈレベルは電源電圧ＶＤＤに相当し、Ｌレベルは接地電圧ＧＮＤに相当する（以下も同じ）。
【００２３】
この実施の形態では、入力信号ＸのＨレベルからＬレベルへ及びＬレベルからＨレベルへのそれぞれ変化に伴って、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２がすべてオンする期間を生じさせるように制御信号Ａ１、Ａ２、Ｂ１、Ｂ２の論理レベルの変化するタイミングがドライバ回路１２により調整されている。
【００２４】
図４はドライバ回路１２の回路構成図である。ドライバ回路１２は、論理回路２１〜２４とトランスファゲート１５とＣＭＯＳインバータ１６とを備える。
インバータ１６は、ソース端子に電源電圧ＶＤＤを受け、ドレイン端子にノードＮ６が接続され、ゲート端子にノードＮ７上の入力信号Ｘを受けるｐＭＯＳトランジスタと、ソース端子に接地電圧ＧＮＤを受け、ドレイン端子にノードＮ６が接続され、ゲート端子にノードＮ７上の入力信号Ｘを受けるｎＭＯＳトランジスタからなり、入力信号Ｘの論理反転した信号をノードＮ６に出力する。トランスファゲート１５は、ゲート端子に電源電圧ＶＤＤを受けて常に導通するｎＭＯＳトランジスタと、ゲート端子に接地電位ＧＮＤを受けて常に導通するｐＭＯＳトランジスタとからなり、このｎＭＯＳトランジスタとｐＭＯＳトランジスタとはノードＮ５、Ｎ７間で並列に接続される。トランスファゲート１５は、入力信号Ｘを受けそのままの論理レベルをノードＮ５に出力する。ただしノードＮ５の論理レベルの変化は、入力信号Ｘにおける論理レベルの変化に対して遅延して生じる。
【００２５】
論理回路２１はノードＮ５の信号に従い制御信号Ａ１を出力する回路であり、具体的に、ノードＮ５の信号を遅延させる遅延回路３０、及び、ノードＮ５の信号と遅延回路３０の出力する信号とのＮＡＮＤ論理を出力するＮＡＮＤ論理ゲート３１からなる。論理回路２２はノードＮ５の信号に従い制御信号Ａ２を出力する回路であり、具体的に、ノードＮ５の信号を遅延させる遅延回路３２、及び、ノードＮ５の信号と遅延回路３２の出力する信号とのＮＯＲ論理を出力するＮＯＲ論理ゲート３３からなる。
【００２６】
論理回路２３はノードＮ６の信号に従い制御信号Ｂ１を出力する回路で、論理回路２１と同一の回路構成である。具体的に、論理回路２３は、ノードＮ６の信号を遅延させる遅延回路３４、及び、ノードＮ６の信号と遅延回路３４の出力する信号とのＮＡＮＤ論理を出力するＮＡＮＤ論理ゲート３５からなる。
論理回路２４はノードＮ６の信号に従い制御信号Ｂ２を出力する回路で、論理回路２２と同一の回路構成である。具体的に、論理回路２４は、ノードＮ６の信号を遅延させる遅延回路３６、及び、ノードＮ６の信号と遅延回路３４の出力する信号とのＮＯＲ論理を出力するＮＯＲ論理ゲート３７からなる。
【００２７】
遅延回路３０、３２、３４、３６の各々は同一の回路構成であり、インバータ１６と同一である偶数個のＣＭＯＳインバータ（図では２個）をカスケード接続したものである。従ってインバータの段数が多いほど各遅延回路の遅延時間が長くなる。
【００２８】
また設計の都合上、入力が論理ゲート３１、３３、３５、３７のそれぞれ出力に接続され、各論理ゲートの出力する信号をバッファリングするバッファ回路を接続し、このバッファ回路の出力をそれぞれ制御信号Ａ１、Ａ２、Ｂ１、Ｂ２としてもよい。
【００２９】
図５は、入力信号Ｘに対するノードＮ５、Ｎ６の信号、制御信号Ａ１、Ａ２、Ｂ１、Ｂ２の波形を示したタイミングチャート図である。ここでは時刻ｔ０にＨレベルからＬレベルに変化し、時刻ｔ４にＬレベルからＨレベルに変化する入力信号Ｘを仮定する。
入力信号ＸのＨレベルからＬレベルへの変化に応答して、ノードＮ６上の信号は、インバータ１６によりＬレベルからＨレベルに変化する。インバータ１６の応答遅延によって、ノードＮ６の信号は時刻ｔ１（＞ｔ０）でＬレベルからＨレベルに変化し始める。一方ノードＮ５はトランスファゲート１５により入力信号Ｘを遅延させた信号が現れる。
【００３０】
トランスファゲート１５による信号遅延が、インバータ１６の応答遅延とほぼ等しくなるようにトランスファゲート１５が構成され、ノードＮ５の信号は時刻ｔ１でＨレベルからＬレベルへ変化し始める。
【００３１】
時刻ｔ１までは制御信号Ａ１、Ａ２はＬレベル、制御信号Ｂ１、Ｂ２はＨレベルをそれぞれ示しているが、ノードＮ５でのＨレベルからＬレベルへの変化に応答して、ＮＡＮＤゲート３１が制御信号Ａ１をＬレベルからＨレベルに変化させるが、ＮＡＮＤゲート３１の応答遅延により時刻ｔ２（＞ｔ１）でそのレベル変化が始まる。一方、遅延回路３２がノードＮ５における信号のＨレベルからＬレベルへの変化を遅延させてＮＯＲゲート３３に与えるから、時刻ｔ２では制御信号Ａ２はＬレベルのままである。
【００３２】
またノードＮ６でのＬレベルからＨレベルへの変化に応答して、ＮＯＲゲート３７により制御信号Ｂ２はＨレベルからＬレベルに変化するが、ＮＯＲゲート３７の応答遅延により時刻ｔ２でそのレベル変化が始まる。一方、遅延回路３４がノードＮ６でのＬレベルからＨレベルへの変化を遅延させてＮＡＮＤゲート３５に与えるため、時刻ｔ２では制御信号Ｂ１はＨレベルのままである。
【００３３】
そして、遅延回路３２、３４がそれぞれノードＮ５、Ｎ６でのレベル変化を、それぞれＮＯＲゲート３３、ＮＡＮＤゲート３５に与えると、制御信号Ａ２の論理レベルはＬレベルからＨレベルへ、制御信号Ｂ１の論理レベルはＨレベルからＬレベルへそれぞれ変化する。遅延回路３２、３４の信号遅延により、その制御信号Ａ２、Ｂ１の論理レベルは、ともに時刻ｔ３（＞ｔ２）で変化し始める。時間（ｔ３−ｔ２）が、遅延回路３２、３４により生じる遅延時間に相当する。
【００３４】
逆に、時刻４における入力信号ＸのＬレベルからＨレベルへの変化に応答して、ノードＮ６上の信号は、インバータ１６によりＨレベルからＬレベルに変化するが、インバータ１６の応答遅延により、そのレベル変化が始まるのは時刻ｔ５（＞時刻ｔ４）である。一方、トランスファゲート１５による信号遅延によりノードＮ５の信号は、同じ時刻ｔ５でＬレベルからＨレベルへ変化し始める。
【００３５】
時刻ｔ５までは制御信号Ａ１、Ａ２はＨレベル、制御信号Ｂ１、Ｂ２はＬレベルである。ノードＮ５でのＬレベルからＨレベルへの変化に応答して、ＮＯＲ論理ゲート３３が制御信号Ａ２をＨレベルからＬレベルに変化させるが、ＮＯＲ論理ゲート３３の応答遅延により時刻ｔ６（＞ｔ５）でそのレベル変化が始まる。一方、遅延回路３０がノードＮ５でのＬレベルからＨレベルへの変化を遅延させてＮＡＮＤ論理ゲート３１に与えるので、時刻ｔ６では制御信号Ａ１はＨレベルのままである。
【００３６】
またノードＮ６でのＨレベルからＬレベルへの変化に応答して、ＮＡＮＤ論理ゲート３５が制御信号Ｂ１をＬレベルからＨレベルに変化させるが、ＮＡＮＤ論理ゲート３５の応答遅延により時刻ｔ６でそのレベル変化が始まる。一方、遅延回路３６がノードＮ６でのＨレベルからＬレベルへの変化を遅延させてＮＯＲ論理ゲート３７に与えるので、時刻ｔ６では制御信号Ｂ２はＬレベルのままである。
【００３７】
そして、遅延回路３０、３６がノードＮ５、Ｎ６のレベル変化を、それぞれＮＡＮＤゲート３０、ＮＯＲゲート３７に与えると、制御信号Ａ１の論理レベルはＨレベルからＬレベルへ、制御信号Ｂ２の論理レベルはＬレベルからＨレベルへそれぞれ変化する。遅延回路３０、３６の信号遅延によりその制御信号Ａ１、Ｂ２の論理レベルは、ともに時刻ｔ７（＞ｔ６）で変化し始める。時間（ｔ７−ｔ６）は、遅延回路３３、３４により生じる遅延時間に相当し、（ｔ３−ｔ２）と同じ長さである。
【００３８】
図６は、図１におけるＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２のそれぞれオン、オフの遷移と、出力信号Ｙ１、Ｙ２の波形とを示すタイミングチャート図である。
制御信号Ａ１、Ａ２がＬレベル、制御信号Ｂ１、Ｂ２がＨレベルであるとき、ＭＯＳトランジスタＭＡ１、ＭＢ２はオフ、ＭＯＳトランジスタＭＡ２、ＭＢ１はオンである。このとき出力信号Ｙ１はＨレベル、出力信号Ｙ２はＬレベルである。
【００３９】
図５で説明したように、ドライバ回路１２によって、時刻ｔ２で制御信号Ａ１はＬレベルからＨレベルへ、制御信号Ｂ２はＨレベルからＬレベルへと同時にそれぞれ変化しはじめる。そして時刻ｔ２より遅い時刻ｔ３で制御信号Ａ２はＬレベルからＨレベルへ、制御信号Ｂ１はＨレベルからＬレベルへと同時にそれぞれ変化しはじめる。制御信号Ａ１、Ｂ２に応答して、時刻ｔ１０（＞ｔ２）に、ＭＯＳトランジスタＭＡ１、ＭＢ２は同時にオフからオンに切り替わる。時刻ｔ１０は、ＭＯＳトランジスタＭＡ１のゲート端子の電圧が接地電圧からしきい電圧だけ高くなった時点に相当し且つＭＯＳトランジスタＭＢ２のゲート端子の電圧が電源電圧からしきい値電圧だけ低くなった時点に相当する。
【００４０】
ＭＯＳトランジスタＭＡ２、ＭＢ１はオンのままであるが、時刻ｔ１０で、オンしたＭＯＳトランジスタＭＡ１がノードＮ１の電圧をＨレベルから引き下げると同時に、オンしたＭＯＳトランジスタＭＢ２がノードＮ２の電圧をＬレベルから引き上げる。
【００４１】
制御信号Ａ２、Ｂ１に応答して、時刻ｔ１１（＞ｔ３＞ｔ１０）にＭＯＳトランジスタＭＡ２、ＭＢ１は同時にオンからオフに切り替わる。時刻ｔ１１は、ＭＯＳトランジスタＭＡ２のゲート端子の電圧が電源電圧からしきい電圧だけ低くなった時点に相当し且つＭＯＳトランジスタＭＢ１のゲート端子の電圧が接地電圧からしきい値電圧だけ高くなった時点に相当する。ＭＯＳトランジスタＭＡ２、ＭＢ１のオフによって、オンしているＭＯＳトランジスタＭＡ１がノードＮ１の電圧をＬレベルまで引き下げるとともに、オンしているＭＯＳトランジスタＭＢ２がノードＮ２の電圧をＨレベルまで引き上げる。
【００４２】
入力信号のＨレベルからＬレベルへの変化において、時刻ｔ１０でＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２がすべてオンするので、ノードＮ２の電位が上昇しても、これが抵抗Ｒを介してノードＮ１の電位をＨレベルからさらに押し上げることもなく、逆にノードＮ１の電位が低下しても、これが抵抗Ｒを介してノードＮ２の電位をＬレベルからさらに押し下げることもない。
【００４３】
従って、入力信号ＸのＨレベルからＬレベルへの変化に従い、出力信号Ｙ１は、オーバーシュートを生ずることなくＨレベルからＬレベルへ、出力信号Ｙ２はアンダーシュートを生ずることなくＬレベルからＨレベルへ、それぞれ変化する。よって出力信号Ｙ１、Ｙ２の信号波形の乱れを抑えることができる。
【００４４】
次いで、時刻ｔ６で制御信号Ａ２はＨレベルからＬレベルへ、制御信号Ｂ１はＬレベルからＨレベルへと同時にそれぞれ変化しはじめる。時刻ｔ６より遅い時刻ｔ７で制御信号Ａ１はＨレベルからＬレベルへ、制御信号Ｂ２はＬレベルからＨレベルへと同時にそれぞれ変化しはじめる。制御信号Ａ２、Ｂ１に応答して時刻ｔ１２（＞ｔ６）に、ＭＯＳトランジスタＭＡ２、ＭＢ１は同時にオフからオンに切り替わる。時刻ｔ１２は、ＭＯＳトランジスタＭＡ２のゲート端子の電圧が接地電圧からしきい電圧だけ高くなった時点に相当し且つＭＯＳトランジスタＭＢ２のゲート端子の電圧が電源電圧からしきい値電圧だけ低くなった時点にに相当する。
【００４５】
ＭＯＳトランジスタＭＡ１、ＭＢ２はオンのままであるが、時刻ｔ１２で、オンしたＭＯＳトランジスタＭＡ２がノードＮ１の電圧をＬレベルから引き上げると同時に、オンしたＭＯＳトランジスタＭＢ１がノードＮ２の電圧をＨレベルから引き下げる。
【００４６】
制御信号Ａ１、Ｂ２に応答して、時刻ｔ１３（＞ｔ７＞ｔ１２）にＭＯＳトランジスタＭＡ１、ＭＢ２は同時にオンからオフに切り替わる。時刻ｔ１３は、ＭＯＳトランジスタＭＢ２のゲート端子の電圧が電源電圧からしきい電圧だけ低くなった時点に相当し且つＭＯＳトランジスタＭＡ１のゲート端子の電圧が接地電圧からしきい値電圧だけ高くなった時点に相当する。ＭＯＳトランジスタＭＡ１、ＭＢ２のオフにより、オンしているＭＯＳトランジスタＭＡ２がノードＮ１の電圧をＨレベルまで引き上げるとともに、オンしているＭＯＳトランジスタＭＢ１がノードＮ２の電圧をＬレベルまで引き下げる。
【００４７】
入力信号のＬレベルからＨレベルへの変化において、時刻ｔ１２でＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２がすべてオンするので、ノードＮ２の電位が低下しても、これが抵抗Ｒを介してノードＮ１の電位をＬレベルからさらに押し下げることはなく、逆にノードＮ１の電位が上昇しても、これが抵抗Ｒを介してノードＮ２の電位をＨレベルからさらに押し上げることもない。
【００４８】
従って、入力信号ＸのＬレベルからＨレベルへの変化に従い、出力信号Ｙ１は、アンダーシュートを生ずることなくＬレベルからＨレベルへ、出力信号Ｙ２はオーバーシュートを生ずることなくＨレベルからＬレベルへそれぞれ変化する。よって出力信号Ｙ１、Ｙ２の信号波形の乱れを抑えることができる。
【００４９】
以上のように、この実施の形態によると、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２が信号Ｘのレベル変化に伴ってすべてオンするように、制御信号Ａ１、Ａ２、Ｂ１、Ｂ２を生成する。これは、このときＭＯＳトランジスタＭＡ１、ＭＢ１のみがオンし又はＭＯＳトランジスタＭＡ２、ＭＢ２のみがオンする期間は生じさせることなく、出力信号Ｙ１、Ｙ２の生じるオーバーシュートおよびアンダーシュートを抑えるように作用する。従来技術で見られたオーバーシュートおよびアンダーシュートなどの波形の乱れは避けられる。
【００５０】
なおこの実施の形態では、図４の論理回路２１、２２、２３、２４の出力信号を、それぞれＭＯＳトランジスタＭＡ２、ＭＡ１、ＭＢ２、ＭＢ１のゲート端子に与えるように変更してもよい。このとき、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２が信号ＸのＬレベルからＨレベルへ、及びＨレベルからＬレベルへ、のいずれの変化に対してもすべてオフする期間が生じる。例えば、ＭＯＳトランジスタＭＡ１、ＭＢ２がオンし、ＭＯＳトランジスタＭＡ２、ＭＢ１がオンして、ノードＮ１、Ｎ２がＬレベル、Ｈレベルであるとする。入力信号Ｘの論理レベルが変化すると、その４つのＭＯＳトランジスタがすべてオフする。これによってもＭＯＳトランジスタＭＢ１、ＭＢ２のみがオンし、又はＭＯＳトランジスタＭＡ１、ＭＡ２のみがオンする状態は生じず、従来技術で見られた波形の乱れは避けられる。ただし、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２がすべてオンになるとノードＮ１、Ｎ２をフローティング状態にする。この場合、外的要因によってノイズが生じる可能性があることに注意を要する。
【００５１】
また、トランスファゲート１５による遅延をインバータ１６の応答遅延と一致させることが好ましい。しかし一致しなかった場合、制御信号Ａ１、Ｂ２のレベル変化のタイミング、および制御信号Ａ２、Ｂ１のレベル変化のタイミングもそれぞれ一致しない。しかし(１)制御信号Ａ１がＬレベルからＨレベルへ変化し始める時刻から、制御信号Ａ２がＬレベルからＨレベルへ変化し始める時刻までの期間の一部と、制御信号Ｂ２がＨレベルからＬレベルへ変化し始める時刻から、制御信号Ｂ１がＨからＬへ変化し始める時刻までの期間の一部とを時間的に重複させ、（２）制御信号Ａ２がＨからＬへ変化し始める時刻から、制御信号Ａ１がＨからＬへ変化し始める時刻までの期間の一部と、制御信号Ｂ１がＬからＨへ変化し始める時刻から制御信号Ｂ２がＬからＨへ変化し始める時刻までの期間の一部とを時間的に重複させる、ことを保証する程度に、トランスファゲート１５による遅延とインバータ１６の応答遅延とが相違してもよい。
【００５２】
この場合でも入力信号Ｘの論理レベル変化に伴って、ＭＯＳトランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２が同時にオンする期間が生じる。従来技術のように、ＭＯＳトランジスタＭＡ１、ＭＡ２のみがオンし又はＭＯＳトランジスタＭＢ１、ＭＢ２のみがオンする状態は避けられる。よって、従来技術に比べて出力信号Ｙ１、Ｙ２上のオーバーシュートおよびアンダーシュート等はある程度抑えられ、出力信号の波形の乱れを改善できる。
【００５３】
実施の形態２．
図７は、図３のドライバ回路１２の代わりに適用される別のドライバ回路４０の回路構成を示している。ドライバ回路４０は、図４と同一の論理回路２１、２２（但し、入力信号ＸはノードＮ５に与えられる）、その入力にＮＡＮＤ論理ゲート３１の出力する信号を受け、その出力から制御信号Ａ１を出力するトランスファゲート４１、その入力にＮＯＲ論理ゲート３３の出力する信号を受け、その出力から制御信号Ａ２を出力するトランスファゲート４２、その入力にＮＡＮＤ論理ゲート３１の出力する信号を受け、その出力から制御信号Ｂ１を出力するＣＭＯＳインバータ４３、及び、その入力にＮＯＲ論理ゲート３３の出力する信号を受け、その出力から制御信号Ｂ２を出力するＣＭＯＳインバータ４４を備える。
【００５４】
ＣＭＯＳインバータ４３、４４は、図４のインバータ１６と同一の構成であり、トランスファゲート４１、４２は、図４のトランスファゲート１５と同一の構成である。
【００５５】
ドライバ回路４０は、図４のものと同様に、入力信号ＸのＨレベルからＬレベルへの変化に応答し、制御信号Ａ１は第１の時刻でＬレベルからＨレベルに変化し、制御信号Ａ２は、第１の時刻より遅い第２の時刻でＬレベルからＨレベルに変化し、制御信号Ｂ２は第１の時刻と同時刻の第３の時刻でＨレベルからＬレベルに変化し、制御信号Ｂ１は、第２の時刻と同時刻で第３の時刻より遅い第４の時刻でＨレベルからＬレベルに変化する。そして、第１の時刻と第２の時刻との間の期間と、第３の時刻と第４の時刻との間の期間とは時間的に重複する。
【００５６】
また、入力信号ＸのＬレベルからＨレベルへの変化に応答し、制御信号Ａ２刻第５の時刻でＨレベルからＬレベルに変化し、制御信号Ａ１は、第５の時刻より遅い第６の時刻でＨレベルからＬレベルに変化し、制御信号Ｂ１は、第５の時刻と同時刻の第７の時刻でＬレベルからＨレベルに変化し、制御信号Ｂ２は、第６の時刻と同時刻で第７の時刻より遅い第８の時刻でＬレベルからＨレベルに変化する。そして、第５の時刻と第６の時刻との間の期間と、第７の時刻と第８の時刻との間の期間とは時間的に重複する。
【００５７】
また設計の都合上、入力がトランスファゲート４１、４２、インバータ４３、４４のそれぞれ出力に接続され、各ゲート、インバータの出力する信号をバッファリングするバッファ回路を接続し、このバッファ回路の出力をそれぞれ制御信号Ａ１、Ａ２、Ｂ１、Ｂ２としてもよい。
【００５８】
ドライバ回路４０は、実施の形態１と同様、入力信号Ｘの論理レベルが変化しても出力信号Ｙ１、Ｙ２はオーバーシュートおよびアンダーシュートを引き起こさない。またドライバ回路４０は、ドライバ回路１２に比べて少ないトランジスタ数で構成される。ＮＡＮＤ論理ゲート、ＮＯＲ論理ゲートの各々は、通常それぞれ２個ずつのｎＭＯＳトランジスタおよびｐＭＯＳトランジスタで構成されるから、ドライバ回路４０は、ドライバ回路１２よりｐＭＯＳトランジスタ、ｎＭＯＳトランジスタがそれぞれ１２個ずつの、合計２４個だけ少ないトランジスタで構成される。
【００５９】
【発明の効果】
この発明では、第１のノードに接続されたドレイン端子を有する第１導電型の第１のＭＯＳトランジスタ、第１のノードに接続されたドレイン端子を有する、第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタ、第２のノードに接続されたドレイン端子と、第１のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する第１導電型の第３のＭＯＳトランジスタ、および、第２のノードに接続されたドレイン端子と、第２のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する第２導電型の第４のＭＯＳトランジスタを備えた半導体集積回路において、第１ないし第４のＭＯＳトランジスタのゲート端子に与える制御信号が、入力信号の論理レベル変化に伴い第１ないし第４のＭＯＳトランジスタをすべてオン又はすべてオフする期間を生じさせるので、第１および第２のノードでオーバーシュートおよびアンダーシュート等の発生を抑え、もって第１および第２のノードから出力される信号の波形の乱れを抑えることができる。
【図面の簡単な説明】
【図１】  従来技術による差動出力回路を示す回路構成図である。
【図２】  図１の回路の動作を説明するための信号波形図である。
【図３】  この発明の実施の形態１による半導体集積回路（差動出力回路）を示す回路構成図である。
【図４】  図３におけるドライバ回路１２を示す回路構成図である。
【図５】  ドライバ回路１２の動作を説明するための信号波形図である。
【図６】  図１の差動出力回路の動作を説明するための信号波形図である。
【図７】  この発明の実施の形態２によるドライバ回路４０を示す回路構成図である。
【符号の説明】
ＭＡ１、ＭＢ１…ｎＭＯＳトランジスタ、ＭＡ２、ＭＢ２…ｐＭＯＳトランジスタ、Ａ１、Ａ２、Ｂ１、Ｂ２…制御信号、Ｒ…抵抗、Ｍ５、Ｍ６…定電流源、１２、４０…ドライバ回路、３１、３５…ＮＡＮＤ論理ゲート、３３、３７…ＮＯＲ論理ゲート、３０、３２、３４、３６…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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