(57)【特許請求の範囲】
【請求項１】
第一中間周波数を有するアナログ信号を受信し、第二中間周波数に変換後に所定の処理を行い、前記第一中間周波数を有するアナログ信号に変換して送信する信号処理回路において、
前記第一中間周波数を有するアナログ信号をアンダーサンプリングすることにより前記第二中間周波数に相当するデジタル信号へＡＤ変換するＡＤコンバータと、
ＡＤ変換された前記デジタル信号に所定の処理を施す信号処理部と、
前記所定の処理を施された前記デジタル信号を前記第二中間周波数を有するアナログ信号へＤＡ変換するＤＡコンバータと、
ＤＡ変換された前記アナログ信号の周波数を前記第一中間周波数へ変換する周波数変換器と、
前記ＡＤコンバータおよび前記周波数変換器に共通に設けられ、前記ＡＤコンバータおよび前記周波数変換器を同一のクロックで直接に駆動するクロック発振器とを備える信号処理回路。
【請求項２】
請求項１に記載の信号処理回路であって、
前記クロック発振器は、前記クロックで前記信号処理部および前記ＤＡコンバータを駆動する信号処理回路。
【請求項３】
請求項１又は請求項２に記載の信号処理回路であって、
前記クロック発振器・前記周波数変換器間に介在し前記クロックを所定の位相ずらす移相器をさらに備える信号処理回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載の信号処理回路であって、
前記クロック発振器・前記周波数変換器間に介在し前記クロックへ遅延を与える遅延手段をさらに備える信号処理回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載の信号処理回路であって、
前記ＤＡコンバータは、第一ＤＡコンバータおよび第二ＤＡコンバータから構成され、
前記周波数変換器は、第一周波数変換器および第二周波数変換器から構成され、
前記第一周波数変換器および前記第二周波数変換器に接続された合成器をさらに備え、
前記信号処理部は、前記所定の処理を施された前記デジタル信号に基づき、第一信号および当該第一信号とは位相が９０°ずれた第二信号を生成し、
前記第一信号は、前記第一ＤＡコンバータおよび前記第一周波数変換器を介して前記合成器へ入力し、
前記第二信号は、前記第二ＤＡコンバータおよび前記第二周波数変換器を介して前記合成器へ入力する信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関し、特に、受信したアナログ信号をデジタル信号に変換し処理した後にアナログ信号に戻して送信する信号処理回路において回路構成を簡易にするための技術に関する。
【背景技術】
【０００２】
従来の信号処理回路の構成および動作について説明する。従来の信号処理回路は、受信側から送信側へ向かって、第一信号増幅器、第一周波数変換器、第二信号増幅器、第一フィルタ、ＡＤコンバータ、信号処理部、ＤＡコンバータ、第三信号増幅器、第二フィルタ、第二周波数変換器、第四信号増幅器、および第三フィルタを、この順に並べた構成からなる。
【０００３】
第一中間周波数（第一ＩＦ）を有するアナログ信号が受信されると、第一信号増幅器において増幅を行った後に、第一周波数変換器で第二中間周波数（第二ＩＦ）へ変換される（第一信号増幅器での増幅は第一周波数変換器への入力レベルが最適となるように行われている）。第二ＩＦへ変換されたアナログ信号は、第二信号増幅器において増幅を行われた後に第一フィルタにおいて周波数変換に伴う不要成分を取り除かれ（第二信号増幅器での増幅は第一フィルタでのレベル減衰を見越して行われている）、ＡＤコンバータにおいてデジタル信号へ変換される。このデジタル信号は、信号処理部において所定の処理（等化処理など）を行われた後に、ＤＡコンバータでアナログ信号へＤＡ変換される。このアナログ信号は、第三信号増幅器において増幅を行われた後に第二フィルタにおいてＤＡ変換に伴う不要成分を取り除かれ（第三信号増幅器での増幅は第二フィルタでのレベル減衰を見越して行われている）、第二周波数変換器で第一ＩＦへ変換される。第一ＩＦへ変換されたアナログ信号は、第四信号増幅器において増幅を行われた後に第三フィルタにおいて周波数変換に伴う不要成分を取り除かれ（第四信号増幅器での増幅は第三フィルタでのレベル減衰を見越して行われている）、送信される。
【０００４】
これにより、第一ＩＦを有するアナログ信号を受信し、第二ＩＦへの変換およびデジタル信号への変換を行った後に所定の処理を行い、受信信号と同一の第一ＩＦを有するアナログ信号へ変換して送信することが可能となる。また、第二ＩＦを第一ＩＦより低く設定することにより、ＡＤコンバータにおけるＡＤ変換および信号処理部における処理を容易とすることが可能となる。
【０００５】
また、上記したような構成の信号処理回路では、ＡＤコンバータおよびＤＡコンバータを同一の発振器（クロック発振器）で駆動することにより、ＡＤコンバータとＤＡコンバータとの間で生じる周波数のずれを防いでいる。なお、ＡＤコンバータとＤＡコンバータとの間に介在する信号処理部においても上記のクロック発振器で駆動されることにより、信号処理部とＡＤコンバータおよびＤＡコンバータそれぞれとの間の接続を容易に行うことができる。
【０００６】
また、上記したような構成の信号処理回路では、第一周波数変換器および第二周波数変換器を同一の発振器（局部発振器）で駆動することにより、第一周波数変換器における受信信号の周波数変換量と第二周波数変換器における送信信号の周波数変換量とを同一に保っている。
【０００７】
従来の信号処理回路の例は、例えば特許文献１〜３に開示されている。
【０００８】
【特許文献１】特開２００１−２６７９９３号公報
【特許文献２】特開平８−１６２９９０号公報
【特許文献３】特開２００１−１０３１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したような構成においては、２個の周波数変換器が必要となるので、周波数変換の際に生じる不要成分を取り除くために必要とされる信号増幅器やフィルタの個数が多くなる。従って、回路構成が複雑になるとともに信号の劣化が大きくなるという問題点があった。
【００１０】
また、クロック発振器に加えて局部発振器を用いているので、回路構成が複雑になるとともに、周波数変換の際に局部発振器の位相雑音が重畳されることにより信号の劣化が大きくなるという問題点があった。
【００１１】
本発明は以上の問題点を解決するためになされたものであり、回路構成を簡易にするとともに信号の劣化を低減することが可能な信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る信号処理回路は、第一中間周波数を有するアナログ信号を受信し、第二中間周波数に変換後に所定の処理を行い、第一中間周波数を有するアナログ信号に変換して送信する信号処理回路において、第一中間周波数を有するアナログ信号をアンダーサンプリングすることにより第二中間周波数に相当するデジタル信号へＡＤ変換するＡＤコンバータと、ＡＤ変換されたデジタル信号に所定の処理を施す信号処理部と、所定の処理を施されたデジタル信号を第二中間周波数を有するアナログ信号へＤＡ変換するＤＡコンバータと、ＤＡ変換されたアナログ信号の周波数を第一中間周波数へ変換する周波数変換器と、ＡＤコンバータおよび周波数変換器に共通に設けられ、ＡＤコンバータおよび周波数変換器を同一のクロックで直接に駆動するクロック発振器とを備える。
【発明の効果】
【００１３】
本発明に係る信号処理回路は、第一中間周波数を有するアナログ信号を受信し、第二中間周波数に変換後に所定の処理を行い、第一中間周波数を有するアナログ信号に変換して送信する信号処理回路において、第一中間周波数を有するアナログ信号をアンダーサンプリングすることにより第二中間周波数に相当するデジタル信号へＡＤ変換するＡＤコンバータと、ＡＤ変換されたデジタル信号に所定の処理を施す信号処理部と、所定の処理を施されたデジタル信号を第二中間周波数を有するアナログ信号へＤＡ変換するＤＡコンバータと、ＤＡ変換されたアナログ信号の周波数を第一中間周波数へ変換する周波数変換器と、ＡＤコンバータおよび周波数変換器に共通に設けられ、ＡＤコンバータおよび周波数変換器を同一のクロックで直接に駆動するクロック発振器とを備える。従って、ＡＤコンバータにおいて周波数変換が行われるので、周波数変換器の個数を低減できる。よって、それに伴う信号増幅器およびフィルタの個数も低減できるので、回路構成を簡易にするとともに信号の劣化を低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
本発明に係る信号処理回路は、受信するアナログ信号と送信するアナログ信号とが同一の周波数を有し、且つ内蔵するＡＤコンバータにおいてアンダーサンプリングを用いたＡＤ変換を行うことを特徴とする。また、本発明に係る信号処理回路は、局部発振器を省略しクロック発振器のみを用いることを特徴とする。本発明は、テレビ放送装置、ラジオ放送装置、携帯電話基地局、および衛星通信装置等の、電波等を受信しながら送信する構成をとる装置への利用が可能である。以下、本発明の各実施の形態について詳細に説明する。
【００１５】
＜実施の形態１＞
図１は、実施の形態１に係る信号処理回路１００の構成を示すブロック図である。図１に示されるように、信号処理回路１００は、受信側から送信側へ向かって、信号増幅器１、ＡＤコンバータ２、信号処理部３、ＤＡコンバータ４、信号増幅器５、フィルタ６、周波数変換器７、信号増幅器８、およびフィルタ９をこの順に並べた構成からなる。
【００１６】
第一中間周波数（第一ＩＦ）を有するアナログ信号が受信されると、信号増幅器１において増幅を行った後に、ＡＤコンバータ２においてデジタル信号へＡＤ変換される（信号増幅器１での増幅はＡＤコンバータ２への入力レベルが最適となるように行われている）。このとき、受信されたアナログ信号の周波数および帯域幅が所定の条件を満たしているときには、以下に説明するように、既存の技術に係るアンダーサンプリングを用いたＡＤ変換を行うことが可能となる。
【００１７】
図２は、ＡＤコンバータ２への入力信号を示すグラフである。ＡＤコンバータ２においては、サンプリング周波数ｆｓでＡＤ変換が行われるとし、サンプリングの対象となるアナログ信号Ｓ１の帯域幅は（ｆｓ／２）〜ｆｓ間に収まるものとする。このとき、アナログ信号Ｓ１の周波数はナイキスト周波数ｆｓ／２より高いので、アナログ信号Ｓ１の折り返し成分（イメージ成分）としてアナログ信号Ｓ２が現れる。図２に示されるように、アナログ信号Ｓ１の波形とアナログ信号Ｓ２の波形とは、周波数＝ｆｓ／２で表される直線を挟んで対称となる。アンダーサンプリングは、この折り返し成分であるアナログ信号Ｓ２を積極的に利用するものであり、図２に示されるようにアナログ信号Ｓ１とアナログ信号Ｓ２とが重ならない場合には、アナログ信号Ｓ２のみを用いてＡＤ変換を行うことが可能となる。
【００１８】
図１に示されるように、ＡＤコンバータ２でアナログ信号Ｓ２のみを用いてＡＤ変換が行われると、変換されたデジタル信号は信号処理部３へ入力される。このデジタル信号は、受信されたアナログ信号Ｓ１よりも低い周波数を有するアナログ信号Ｓ２のみが変換されたものであるので、第一ＩＦより低い第二中間周波数（第二ＩＦ）を有すると考えることができる。すなわち、ＡＤコンバータ２においては、アンダーサンプリングを行う場合にはＡＤ変換に加えて第二ＩＦへの周波数変換が行われると考えることができる（周波数とは、狭義にはアナログ信号に関する概念であるが、本明細書においては、広義にデジタル信号にも適用させた記載を行っている）。
【００１９】
信号処理部３へ入力されたデジタル信号は、所定の処理（等化処理など）を行われた後に、ＤＡコンバータ４へ入力されアナログ信号へ変換される。
【００２０】
図３は、ＤＡコンバータ４からの出力信号を示すグラフである。ＤＡコンバータ４から出力されるアナログ信号は、アナログ信号Ｓ２に対応するアナログ信号Ｓ３に加えて、ＤＡ変換に伴い生じる不要成分としてのアナログ信号Ｓ４を含んでいる。
【００２１】
図１に示されるように、ＤＡコンバータ４から出力されたアナログ信号（アナログ信号Ｓ３，Ｓ４）は、信号増幅器５において増幅を行われた後にフィルタ６において不要成分としてのアナログ信号Ｓ４を取り除かれ（信号増幅器５での増幅はフィルタ６でのレベル減衰を見越して行われている）、周波数変換器７で第一ＩＦへ変換される。
【００２２】
図４は、周波数変換器７からの出力信号を示すグラフである。周波数変換器７においては、第二ＩＦを有するアナログ信号Ｓ３が第一ＩＦを有するアナログ信号Ｓ５へ変換される。
【００２３】
図１に示されるように、第一ＩＦへ変換されたアナログ信号Ｓ５は、信号増幅器８において増幅を行われた後にフィルタ９において周波数変換に伴う不要成分を取り除かれ（信号増幅器８での増幅はフィルタ９でのレベル減衰を見越して行われている）、送信される。
【００２４】
これにより、第一ＩＦを有するアナログ信号を受信し、第二ＩＦへの変換およびデジタル信号への変換を行った後に所定の処理を行い、受信信号と同一の第一ＩＦを有するアナログ信号へ変換して送信することが可能となる。また、第二ＩＦは第一ＩＦより低いので、信号処理部における処理を容易とすることが可能となる。
【００２５】
上記したような構成の信号処理回路１００では、信号処理部３における所定の処理はデータレート（データ流量）の変換を伴わないものとし、ＡＤコンバータ２、信号処理部３、ＤＡコンバータ４は、同一のクロック発振器１０で駆動される。これにより、ＡＤコンバータ２とＤＡコンバータ４との間で生じる周波数のずれを防ぐとともに、信号処理部３とＡＤコンバータ２およびＤＡコンバータ４それぞれとの間の接続を容易に行うことができる。
【００２６】
また、上記したような構成の信号処理回路１００では、周波数変換器７においても、ＡＤコンバータ２等と同様に、クロック発振器１０が使用される。これにより、ＡＤコンバータ２における受信信号のアンダーサンプリングによる周波数変換量と周波数変換器７における送信信号の周波数変換量とを同一に保つことが可能となる。以下では、本実施の形態において周波数変換器７を設ける理由について説明する。
【００２７】
一般に、ＤＡコンバータ４の出力信号は、アパーチャ効果によって振幅周波数特性が付加されて劣化する。よって、従来から、これらの特性を補正するために、ＤＡ変換対象となるデジタル信号に予め補正を行う手法や、ＤＡコンバータ４の出力にアパーチャ効果の逆特性を与えるような補正フィルタを付加することで振幅周波数特性を補正する手法がとられている。さて、ＤＡコンバータ４から出力される基本波成分の整数倍にあたる周波数の領域には、高調波成分が現れる。これらは基本波成分と同じ情報をもつ信号であるが、基本波成分からは信号レベルが低下している。そのため、上記のような手法を用いて振幅周波数特性を補正しても信号精度の劣化を防ぐことはできない。すなわち、高調波成分をそのまま使用すれば周波数変換器７を設けずに高い周波数の信号を得ることができるが、信号精度が劣化しているため利用することができない。上記のような理由から、本実施の形態に係る信号処理回路１００では、信号精度を高く保つために、ＤＡコンバータ４の出力信号は基本波成分のみを使用し、ＤＡコンバータ４とは別に周波数変換器７を設けて周波数変換を行っている。
【００２８】
局部発振器を用いて周波数変換を行う場合には、局部発振器の位相雑音が重畳され信号精度が劣化するという問題点があったが、本実施の形態に係る信号処理回路１００においては、局部発振器を用いることなくクロック発振器１０を用いて周波数変換を行うので、位相雑音を低減することができる（すなわち、１個の発振器のみを用いる場合には、２個の発振器を用いる場合に比べて、位相のゆらぎに伴う雑音を低減できる）。
【００２９】
このように、本実施の形態に係る信号処理回路１００においては、受信するアナログ信号と送信するアナログ信号とが同一の周波数を有し、且つ内蔵するＡＤコンバータ２においてアンダーサンプリングを用いたＡＤ変換を行う。従って、ＡＤコンバータ２において周波数変換が行われるので、周波数変換器の個数を低減できる。よって、それに伴う信号増幅器およびフィルタの個数も低減できるので、回路構成を簡易にするとともに振幅周波数特性や群遅延特性といった信号の劣化を低減することができるという効果を奏する。
【００３０】
また、周波数変換器７では、局部発振器を用いることなく、ＡＤコンバータ２、信号処理部３、ＤＡコンバータ４へのクロックの供給に用いられているクロック発振器１０を用いて周波数変換を行っている。これにより、回路構成を簡易とするとともに、雑音（スプリアス）の発生原因を低減し信号の劣化を低減することができるという効果を奏する。
【００３１】
なお、上述においては、信号増幅器のみを用いて増幅を行う場合について説明したが、これに限らず、信号増幅器と信号減衰器とを組み合わせることにより所望の増幅率を生成させてもよい。
【００３２】
また、上述においては、信号処理部３における所定の処理が等化処理等である場合について説明したが、これに限らず、例えば、僅少な周波数変換（周波数切替）であってもよい。一般的に、信号処理回路においては、信号処理部での周波数切替は高速に行われるので、上述したような効果に加えて、周波数切替を高速に行うことが可能となるという効果を奏する。このとき、クロック発振器１０の出力周波数は固定されているので、周波数変換器７から出力されるアナログ信号Ｓ５の周波数は、信号処理回路３における周波数の変化分だけ第一ＩＦからずれることになる。これにより、受信周波数と送信周波数とが僅かにずれるようなシステムにおいて本発明の適用が可能となる。
【００３３】
また、上述においては、ＡＤコンバータ２でアンダーサンプリングを用いる場合について説明したが、これに限らず、ＡＤコンバータ２でアンダーサンプリングを用いずにＡＤ変換を行う場合においても、クロック発振器１０を用いて周波数変換を行ってよい。図５は、背景技術として説明したようなアンダーサンプリングを用いない既存の信号処理回路において、局部発振器に代えてクロック発振器１０のみを用いて周波数変換を行う信号処理回路１００ａの構成を示すブロック図である。図５に示される信号処理回路１００ａは、図１に示される信号処理回路１００において、信号増幅器１とＡＤコンバータ２との間に、周波数変換器１１、信号増幅器１２、およびフィルタ１３をこの順に並べ介在させた構成からなり、ＡＤコンバータ２でアンダーサンプリングを行わず、その代わりに周波数変換器１１で第一ＩＦから第二ＩＦへの周波数変換を行うものである。フィルタ１３は、周波数変換に伴う不要成分を取り除くためのものであり、信号増幅器１２はフィルタ１３でのレベル減衰を見越した増幅を行うためのものである。図５に示されるような構成においても、周波数変換器７，１１でクロック発振器１０を用いて周波数変換を行うことにより、図１と同様に、回路構成を簡易とするとともに、雑音の発生原因を低減し信号の劣化を低減することができるという効果を奏する。
【００３４】
図５において、周波数変換器１１は、第一ＩＦから第二ＩＦへの周波数変換を行うためのものであり、第一ＩＦは入力信号の周波数であり、第二ＩＦは信号処理部３で処理しやすい周波数（ＡＤコンバータ２およびＤＡコンバータ４で処理しやすい周波数）である。この周波数の差分が、周波数変換器１１に入力するローカル信号の周波数（図５ではクロック発振器１０の周波数）となる。通常、第一ＩＦは、入力信号の周波数で規定されているので、自由に選ぶことはできない。また、第二ＩＦは、信号処理部３（およびＡＤコンバータ２、ＤＡコンバータ４）の制約によるほか、各段で使用しているフィルタの実現性の制約（十分な減衰量が得られるか、フィルタの安定性が低く温度によって特性が変わることがないか、など）があり、これらを考慮して第二ＩＦの周波数が決められる。ここで、第一ＩＦの周波数と第二ＩＦの周波数との差がクロック発振器１０の周波数に近いときには、周波数変換器１１に入力するローカル信号をクロック発振器１０の出力に置き換えることができる。言い換えれば、第一ＩＦの周波数とクロック発振器１０の周波数との差を第二ＩＦの周波数としても信号処理部３（およびＡＤコンバータ２、ＤＡコンバータ４）での処理やフィルタの実現性において上記のような問題が起こらない場合、周波数変換器１１に入力するローカル信号をクロック発振器１０の出力に置き換えて、第一ＩＦの周波数とクロック発振器１０の周波数との差を第二ＩＦの周波数にすることができる（なお、上述においては、図５を例により説明したが、図１においても同様である）。
【００３５】
＜実施の形態２＞
実施の形態１においては、ＡＤコンバータ２、信号処理部３、ＤＡコンバータ４、および周波数変換器７には、クロック発振器１０により同じ位相を有するクロックが供給される。しかし、ＤＡコンバータ４と周波数変換器７との間には、信号増幅器５およびフィルタ６が介在しているので、周波数変換器７に供給されるクロックは、ＤＡコンバータ４に供給されるクロックに比べて、信号増幅器５およびフィルタ６における処理時間の分だけ遅延されてもよい。
【００３６】
図６は、実施の形態２に係る信号処理回路１００ｂの構成を示すブロック図である。図６は、図１において、クロック発振器１０と周波数変換器７との間に、所定の遅延を生じる遅延線１４を介在させたものである。図６に示される遅延線１４は、ＤＡコンバータ４と周波数変換器７との間の遅延（すなわち信号増幅器５およびフィルタ６における処理時間）に相当する遅延値を有する遅延手段である。
【００３７】
このように、本実施の形態に係る１００ｂでは、クロック発振器１０と周波数変換器７との間に遅延線１４を介在させることにより、ＤＡコンバータ４に供給されるクロックと周波数変換器７に供給されるクロックとの間の位相差を低減させる。従って、実施の形態１の効果に加えて、より広い帯域において位相差に伴う雑音を低減できるという効果を奏する。
【００３８】
＜実施の形態３＞
実施の形態１〜２においては、フィルタ９のみを用いて、周波数変換に伴う不要成分を取り除いている。しかし、周波数変換に伴う不要成分は、回路構成をイメージ抑圧型（イメージ除去型）のものにすることによっても、取り除くことができる。
【００３９】
図７は、実施の形態３に係る信号処理回路１００ｃの構成を示すブロック図である。図７は、図６において、信号処理部３に代えて、−９０°移相器１５を内蔵する信号処理部３’を設けるとともに、ＤＡコンバータ４（第一ＤＡコンバータ）、信号増幅器５、フィルタ６、周波数変換器７（第一周波数変換器）に並列にＤＡコンバータ４’（第二ＤＡコンバータ）、信号増幅器５’、フィルタ６’、周波数変換器７’（第二周波数変換器）をそれぞれ設けたものである。また、周波数変換器７，７’と信号増幅器８と間には合成器１６が設けられ、周波数変換器７’と遅延線１４との間には９０°移相器１７が設けられている。また、クロック発振器１０から出力されたクロックは、ＡＤコンバータ２、信号処理部３’、ＤＡコンバータ４，４’へはそのまま入力され、９０°移相器１７へは遅延線１４を介して入力され、周波数変換器７’へは遅延線１４および９０°移相器１７を介して入力される。
【００４０】
図７に示されるように、ＡＤコンバータ２でアナログ信号Ｓ２を用いてＡＤ変換が行われると、ＡＤ変換されたデジタル信号は信号処理部３’へ入力される。信号処理部３へ入力されたデジタル信号は、所定の処理を行われた後に、２個の信号に分岐される。一方の信号（以下では第一信号と呼ぶ）は直接にＤＡコンバータ４へ入力され、他方の信号（以下では第二信号と呼ぶ）は−９０°移相器１５で位相を９０°ずらされた後にＤＡコンバータ４’へ入力される。すなわち、第一信号と第二信号とは互いに直交する。
【００４１】
第一信号と第二信号とは、それぞれ、ＤＡコンバータ４、信号増幅器５、フィルタ６、および周波数変換器７とＤＡコンバータ４’、信号増幅器５’、フィルタ６’、および周波数変換器７’とにおいて、実施の形態１で上述したような各処理を行われた後に、合成器１６で合成され信号増幅器８へ入力される。
【００４２】
周波数変換器７から出力される第一信号と周波数変換器７’から出力される第二信号とを比較すると、周波数の差成分は同振幅同位相の信号に変換され、周波数の和成分は同振幅逆位相の信号に変換されている。従って、第一信号と第二信号とを合成器１６で合成することによって、周波数の差成分は互いに強め合うが、周波数の和成分は互いに打ち消し合う。周波数の和成分は不要成分であり、実施の形態１においてはフィルタ９で取り除かれているものであるが、本実施の形態においては、回路構成をイメージ抑圧型にすることにより取り除くことが可能となる。
【００４３】
このように、本実施の形態に係る信号処理回路１００ｃは、回路構成をイメージ抑圧型にすることにより、不要成分を打ち消している。従って、実施の形態２の効果に加えて、フィルタ９に要求される減衰量を緩和できるという効果を奏する。
【００４４】
＜実施の形態４＞
実施の形態１においては、ＤＡコンバータ４から出力される不要成分としてのアナログ信号Ｓ４を、フィルタ６において取り除いている。しかし、図３〜４に示されるように、アナログ信号Ｓ４は帯域や波形等においてアナログ信号Ｓ５と強い相関を有しているので、有効に利用できるのであれば必ずしも取り除く必要はない。
【００４５】
図８は、実施の形態４に係る信号処理回路１００ｄの構成を示すブロック図である。図８は、図１において、クロック発振器１０と周波数変換器７との間に、所定の位相をずらす移相器１８を介在させたものである。
【００４６】
信号処理回路１００ｄでは、受信されたアナログ信号が単一キャリア変調波や狭帯域変調波である場合には、移相器１８において、周波数変換器７に供給されるクロックをＤＡコンバータ４に供給されるクロックに比べて所定の位相ずらすことにより、アナログ信号Ｓ４とアナログ信号Ｓ５とをほぼ同相にすることが可能となる（言い換えれば、受信されたアナログ信号が単一キャリア変調波や狭帯域変調波である場合には、アナログ信号Ｓ４とアナログ信号Ｓ５とをほぼ同相にできるような位相のずれ量が存在する）。このような場合には、アナログ信号Ｓ４はアナログ信号Ｓ５において有効に利用できるので、フィルタ６は必ずしもアナログ信号Ｓ４を十分に減衰させる必要はない。すなわち、フィルタ６の強度を、スプリアス除去に必要な周波数帯域と減衰量が確保できる程度に緩和することが可能となる。また、アナログ信号Ｓ５においては、アナログ信号Ｓ４を同相合成することにより信号レベルを増加させることができるので、信号増幅器８に必要なゲインを緩和することができる。
【００４７】
また、信号処理回路１００ｄでは、受信されたアナログ信号が広帯域変調波である場合には、ＤＡコンバータ４によるアパーチャ効果で周波数位相特性が付加される（すなわち周波数により位相が異なる）ので、移相器１８で位相をずらすだけでは、広い帯域に渡って同相合成を行うことはできない。しかし、上述したように、アナログ信号Ｓ４は、アナログ信号Ｓ５と強い相関を有しているので、完全に取り除かれる必要はなく、フィルタ６で所定のレベル減衰を行うことにより、装置に求められる規格特性（例えば振幅周波数特性や群遅延特性など）を満たすことは十分に可能である。すなわち、受信されたアナログ信号が広帯域変調波である場合においても、上記と同様にフィルタ６の強度を緩和することができる。
【００４８】
このように、本実施の形態に係る信号処理回路１００ｄでは、クロック発振器１０と周波数変換器７との間に介在させた移相器１８でクロックを所定の位相ずらすことにより、アナログ信号Ｓ４の位相をアナログ信号Ｓ５の位相に近づけている。従って、フィルタ６においてアナログ信号Ｓ４を取り除く必要がなくなるので、実施の形態１の効果に加えて、フィルタ６の強度を緩和することができるという効果を奏する。
【００４９】
なお、上述においては、実施の形態１に係る図１の信号処理回路１００に移相器１８を設ける場合について説明したが、これに限らず、実施の形態２に係る図６の信号処理回路１００ｂまたは実施の形態３に係る図７の信号処理回路１００ｃに移相器１８を設けてもよい。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１に係る信号処理回路の構成を示すブロック図である。
【図２】実施の形態１に係るＡＤコンバータへの入力信号を示すグラフである。
【図３】実施の形態１に係るＤＡコンバータからの出力信号を示すグラフである。
【図４】実施の形態１に係る周波数変換器からの出力信号を示すグラフである。
【図５】実施の形態１に係る信号処理回路の構成を示すブロック図である。
【図６】実施の形態２に係る信号処理回路の構成を示すブロック図である。
【図７】実施の形態３に係る信号処理回路の構成を示すブロック図である。
【図８】実施の形態４に係る信号処理回路の構成を示すブロック図である。
【符号の説明】
【００５１】
１，５，８，１２  信号増幅器、２  ＡＤコンバータ、３  信号処理部、４  ＤＡコンバータ、６，９，１３  フィルタ、７，１１  周波数変換器、１０  クロック発振器、１４  遅延線、１５  −９０°移相器、１６  合成器、１７  ９０°移相器、１８  移相器、１００  信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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