(57)【特許請求の範囲】
【請求項１】
サンプリング復調器において、
振幅シフト・キーイング（ＡＳＫ）変調入力を所定の電圧レベルと比較し、比較結果を
出力するコンパレータと、
(i)前記ＡＳＫ変調入力の複数サイクルの各々に対し前記比較結果を複数回サンプルし
ビット・ストリームを生成するサンプラ、および(ii)前記ビット・ストリームから前記Ａ
ＳＫ変調入力の各データ・ビットに対し値を判定するデジタル論理、を含むパルス・スト
レッチャと、
前記デジタル論理の出力をフィルタし、それにより復調信号を出力するデジタル・フィ
ルタと、を含むサンプリング復調器。
【請求項２】
前記サンプラはＡＳＫ変調入力周期毎に前記比較結果を少なくとも４回サンプルする、
請求項１に記載のサンプリング復調器。
【請求項３】
前記デジタル論理は複数のＡＮＤ回路および１つのＯＲ回路を含む、請求項１に記載の
サンプリング復調器。
【請求項４】
前記デジタル・フィルタはバイナリ・カウンタにより制御可能なラッチを含む、請求項
１に記載のサンプリング復調器。
【請求項５】
前記バイナリ・カウンタはサンプリング・クロックによりクロックされる、請求項４に
記載のサンプリング復調器。
【請求項６】
前記バイナリ・カウンタは飽和型カウンタを含む、請求項４に記載のサンプリング復調
器。
【請求項７】
前記サンプラはサンプリング・クロックを用いて前記比較結果をサンプルする第１フリ
ップ・フロップを含む、請求項１に記載のサンプリング復調器。
【請求項８】
前記デジタル・フィルタは複数の直列接続の第２フリップ・フロップを含む、請求項７
に記載のサンプリング復調器。
【請求項９】
前記第１フリップ・フロップおよび前記複数の第２フリップ・フロップはシフト・レジ
スタを形成する、請求項８に記載のサンプリング復調器。
【請求項１０】
前記所定の電圧レベルは前記コンパレータに連結された電圧ジェネレータを用いて調節
される、請求項１に記載のサンプリング復調器。
【請求項１１】
振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信機で、
前記ＡＳＫ変調入力および発振信号を受信し、受動フィルタに出力を供給するミクサと
、
前記発振信号からサンプリング・クロックを出力する周波数分割器と、
請求項１〜１０のいずれか一項に記載の前記サンプリング復調器と、を含む電波受信機
。
【請求項１２】
さらに前記デジタル論理の出力をフィルタし、それにより前記復調信号を提供するデジ
タル・フィルタを含む、請求項１１に記載の電波受信機。
【請求項１３】
前記ＡＳＫ変調入力および発振信号を受信し、受動フィルタに出力を供給するミクサと
、
前記発振信号からサンプリング・クロックを出力する周波数分割器と、
請求項１〜１０のいずれか一項に記載の前記サンプリング復調器と、を含む半導体集積
回路装置。
【請求項１４】
さらに前記デジタル論理の出力をフィルタし、それにより前記復調信号を提供するデジ
タル・フィルタを含む、請求項１３に記載の半導体集積回路装置。
【請求項１５】
振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法で、
受信されたＡＳＫ変調入力を所定の電圧レベルと比較し、比較結果を出力することと、
前記ＡＳＫ変調入力のサイクル毎に前記比較結果を複数回サンプルすることと、
前記ビット・ストリームから前記ＡＳＫ変調入力の各データ・ビットに対し値を判定す
ることと、
前記値の各々をフィルタして復調信号を出力することと、の工程を含む方法。
【請求項１６】
前記サンプリングは前記比較結果をサンプリング・クロックに制御される第１フリップ
・フロップに入力することを含み、前記サンプリング・クロックは前記ＡＳＫ変調入力の
サイクル毎に前記複数回発振する、請求項１５に記載の方法。
【請求項１７】
前記判定はＯＲ回路に連結された複数のＡＮＤ回路を用いて前記値各々を論理的に組み
合わせることを含む、請求項１５に記載の方法。
【請求項１８】
前記フィルタリングはバイナリ・カウンタによりラッチを制御することを含み、前記ラ
ッチは前記復調信号を出力する、請求項１６に記載の方法。
【請求項１９】
前記フィルタリングはさらに前記第１フリップ・フロップおよび複数の直列接続の第２
フリップ・フロップにより形成されるシフト・レジスタにおける前記第１フリップ・フロ
ップからの出力をシフトすることを含む、請求項１８に記載の方法。
【請求項２０】
前記バイナリ・カウンタの使用は上昇カウンタ制御がアサートされ、複数のカウンタ出
力値が第１論理値を有する場合にカウンタ値を増分することを含む、請求項１８に記載の
方法。
【請求項２１】
前記バイナリ・カウンタの使用は下降カウンタ制御がアサートされ、複数のカウンタ出
力値が第２論理値を有する場合にカウンタ値を減少することを含む、請求項１８に記載の
方法。
【請求項２２】
さらに前記コンパレータに連結された電圧ジェネレータを用いて前記所定電圧レベルを
調節することを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は主に受信機回路の分野に関する。より具体的に、本発明の実施形態は振幅シフ
ト・キーイング（ＡＳＫ）変調を用いる振幅変調（ＡＭ）電波受信機の復調器向けの方法
、回路、半導体集積回路装置、および／またはシステム等に関する。
【背景技術】
【０００２】
振幅シフト・キーイング（ＡＳＫ）による振幅変調は電波でデータを送信するための比
較的簡単で安価な変調方法である。この方法において、無線周波数（ＲＦ）正弦波または
「搬送波」は各々「１」または「０」のどちらのバイナリが送信されるかによりオンの状
態（例えば全振幅）、またはオフの状態（例えばゼロまたは低減振幅）とすることができ
る。各ビットの持続期間は望まれる送信スペクトルおよび受信機の堅牢さに依存するが、
一般的には各ビットは通常搬送波の多数のサイクルを占める。この方法は比較的簡単であ
るものの、電力および電波スペクトルの使用においてかなり非効率的である。
【０００３】
このような仕組みの受信機は増幅器、ナローバンド・フィルタ、およびダイオード・ピ
ーク検出器により構成される。図１はダイオード・ピーク検出方法を用いる比較例の復調
器１００を示す。バンドパス・フィルタされたＲＦ信号またはミクサ（ミキサ）出力ＩＦ
周波数（中間周波数）である入力信号が、図示した入力波形でダイオード検出器１０２に
入力される。ダイオード検出器１０２はノード１１２において入力信号の半波整流された
ものを生成し（例えば波形１１２を参照）バッファ１１０に入力する。ノード１１２はさ
らにローパス・フィルタ１０４に接続され、ローパス・フィルタ１０４は入力の周波数の
１/２または１/４程度の遮断周波数を有する。バッファ１１０はローパス・フィルタ１０
８に入力を供給し、ローパス・フィルタ１０８はＡＳＫ変調の数倍程度の遮断周波数を有
する。ローパス・フィルタ１０４および１０８からのフィルタ出力はコンパレータ１０６
で比較され、入力のＡＳＫ変調に対応する出力ビット・ストリームを生成する（例えば「
１」のデータ部分に対し「１」値のフル・ストリーム、および「０」のデータ部分に対し
「０」値のフル・ストリーム）。
【０００４】
【特許文献１】米国特許出願公開第２００２０００１３１６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような受信機を現在のデジタルＣＭＯＳ ＶＬＳＩチップに組み込むためにはアナ
ログ部品必要であり、これらはチップの外部に接続される、もしくはチップ上に組み込ま
れて比較的大面積を占める。従って最新の設計では単一チップへの組み込みを可能にする
ためにより複雑な受信機方法を利用するかもしれない。しかし、ダイオード検出器による
方法ではピークを搬送波の多数のサイクルにわたり検出する必要があるので、ダイオード
・ピーク復調器は比較的大型のアナログ部品を必要とする。従って、比較的小さいチップ
面積を占めるデジタル論理を主に用いるＡＳＫ振幅変調の復調方法が望ましい。このよう
なデジタル方法は復調器用のマルチビットのアナログ・デジタル変換器（ＡＤＣ）なしで
実施されると更に効果が大きい。
【課題を解決するための手段】
【０００６】
本発明のいくつかの実施形態は振幅変調（ＡＭ）受信機における振幅シフト・キーイン
グの方法、アルゴリズム、回路、および／またはシステムに関する。
【０００７】
一実施形態で、サンプリング復調器はＡＳＫ変調入力を所定の電圧レベルと比較し比較
結果を出力するコンパレータ、ＡＳＫ変調入力の複数サイクル各々に対し比較結果を複数
回サンプルしビット・ストリームを生成するサンプラおよびビット・ストリームからＡＳ
Ｋ変調入力の各データ・ビットに対する値を判定するデジタル論理を含むパルス・ストレ
ッチャ、およびデジタル論理の出力をフィルタし、それにより復調信号を出力するデジタ
ル・フィルタを含む。
【０００８】
別の実施形態で、ＡＳＫ変調入力を復調する方法は受信されたＡＳＫ変調入力を所定の
電圧レベルと比較して比較結果を出力すること、ＡＳＫ変調入力のサイクル毎に比較結果
を複数回サンプルすること、ビット・ストリームからＡＳＫ変調入力の各データ・ビット
に対する値を判定すること、および各値をフィルタして復調信号を生成すること、の工程
を含む。
【０００９】
別の実施形態で、電波受信機はＡＳＫ変調入力から復調信号を出力する、電波受信機は
ＡＳＫ変調入力および発振信号を受信し受動フィルタに出力を供給するミクサ（ミキサ）
、発振信号からサンプリング・クロックを出力する周波数分割器、ならびに受動フィルタ
およびサンプリング・クロックから出力を受信し復調信号を出力する本サンプリング復調
器を含む。
【００１０】
別の実施形態で、電波受信機はＡＳＫ変調入力から復調信号を出力する、電波受信機は
ＡＳＫ変調入力および発振信号を受信し受動フィルタに出力を供給するミクサ（ミキサ）
、発振信号からサンプリング・クロックを出力する周波数分割器、ならびに受動フィルタ
およびサンプリング・クロックから出力を受信し復調信号を出力する本サンプリング復調
器を含む。
【００１１】
別の実施形態で、半導体集積回路装置はＡＳＫ変調入力から復調信号を出力する、半導
体集積回路装置はＡＳＫ変調入力および発振信号を受信し受動フィルタに出力を供給する
ミクサ（ミキサ）、発振信号からサンプリング・クロックを出力する周波数分割器、なら
びに受動フィルタおよびサンプリング・クロックから出力を受信し復調信号を出力する本
サンプリング復調器を含む。
【００１２】
本発明のサンプリング復調器は、振幅シフト・キーイング（ＡＳＫ）変調入力を所定の
電圧レベルと比較し、比較結果を出力するコンパレータと、  (i)前記ＡＳＫ変調入力の
複数サイクルの各々に対し前記比較結果を複数回サンプルしビット・ストリームを生成す
るサンプラ、および(ii)前記ビット・ストリームから前記ＡＳＫ変調入力の各データ・ビ
ットに対し値を判定するデジタル論理、を含むパルス・ストレッチャと、前記デジタル論
理の出力をフィルタし、それにより復調信号を出力するデジタル・フィルタと、を含む。
【００１３】
本発明のサンプリング復調器は、前記サンプラがＡＳＫ変調入力周期毎に前記比較結果
を少なくとも４回サンプルするようにしてもよい。
【００１４】
本発明のサンプリング復調器は、前記デジタル論理が複数のＡＮＤ回路および１つのＯ
Ｒ回路を含むようにしてもよい。
【００１５】
本発明のサンプリング復調器は、前記デジタル・フィルタがバイナリ・カウンタにより
制御可能なラッチを含むようにしてもよい。
【００１６】
本発明のサンプリング復調器は、前記バイナリ・カウンタがサンプリング・クロックに
よりクロック供給されてもよい。
【００１７】
本発明のサンプリング復調器は、前記バイナリ・カウンタが飽和型カウンタを含むよう
にしてもよい。
【００１８】
本発明のサンプリング復調器は、前記サンプラがサンプリング・クロックを用いて前記
比較結果をサンプルする第１フリップ・フロップを含むようにしてもよい。
【００１９】
本発明のサンプリング復調器は、前記デジタル・フィルタが複数の直列接続の第２フリ
ップ・フロップを含むようにしてもよい。
【００２０】
本発明のサンプリング復調器は、前記第１フリップ・フロップおよび前記複数の第２フ
リップ・フロップがシフト・レジスタを形成するようにしてもよい。
【００２１】
本発明のサンプリング復調器は、前記所定の電圧レベルは前記コンパレータに連結され
た電圧ジェネレータを用いて調節されるようにしてもよい。
【００２２】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記ＡＳＫ変調入力および発振信号を受信し、受動フィルタに出力を供給するミク
サと、前記発振信号からサンプリング・クロックを出力する周波数分割器と、前記受動フ
ィルタからの出力を基準信号と比較し比較結果を出力するコンパレータ、前記ＡＳＫ変調
入力の複数サイクル各々に対し前記比較結果を複数回サンプルしビット・ストリームを生
成するサンプラ、および前記ビット・ストリームにより前記ＡＳＫ変調入力の各データ・
ビットに対する値を判定するデジタル論理を含むサンプリング復調器と、を含む。
【００２３】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、さらに前記デジタル論理の出力をフィルタし、それにより前記復調信号を出力する
デジタル・フィルタを含むようにしてもよい。
【００２４】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記サンプラがＡＳＫ変調入力周期毎に前記比較結果を少なくとも４回サンプルす
るようにしてもよい。
【００２５】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記デジタル論理が複数のＡＮＤ回路および１つのＯＲ回路を含むようにしてもよ
い。
【００２６】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記デジタル・フィルタがバイナリ・カウンタにより制御可能なラッチを含むよう
にしてもよい。
【００２７】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記バイナリ・カウンタが前記サンプリング・クロックによりクロック供給されて
もよい。
【００２８】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記バイナリ・カウンタが飽和型カウンタを含むようにしてもよい。
【００２９】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記サンプラが前記サンプリング・クロックを用いて前記比較結果をサンプルする
第１フリップ・フロップを含むようにしてもよい。
【００３０】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記デジタル・フィルタが複数の直列接続の第２フリップ・フロップを含むように
してもよい。
【００３１】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記第１フリップ・フロップおよび前記複数の第２フリップ・フロップがシフト・
レジスタを形成するようにしてもよい。
【００３２】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力から復調信号を出力する電波受信
機は、前記所定の電圧レベルが前記コンパレータに連結された電圧ジェネレータを用いて
調節されるようにしてもよい。
【００３３】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、受信されたＡ
ＳＫ変調入力を所定の電圧レベルと比較し、比較結果を出力することと、前記ＡＳＫ変調
入力のサイクル毎に前記比較結果を複数回サンプルすることと、前記ビット・ストリーム
から前記ＡＳＫ変調入力の各データ・ビットに対し値を判定することと、前記値の各々を
フィルタして復調信号を出力することと、の工程を含む。
【００３４】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記サンプリ
ングが前記比較結果をサンプリング・クロックに制御される第１フリップ・フロップに入
力することを含み、前記サンプリング・クロックは前記ＡＳＫ変調入力のサイクル毎に前
記複数回発振するようにしてもよい。
【００３５】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記判定がＯ
Ｒ回路に連結された複数のＡＮＤ回路を用いて前記値各々を論理的に組み合わせることを
含むようにしてもよい。
【００３６】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記フィルタ
リングがバイナリ・カウンタによりラッチを制御することを含み、前記ラッチは前記復調
信号を出力するようにしてもよい。
【００３７】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記フィルタ
リングがさらに前記第１フリップ・フロップおよび複数の直列接続の第２フリップ・フロ
ップにより形成されるシフト・レジスタにおける前記第１フリップ・フロップからの出力
をシフトすることを含むようにしてもよい。
【００３８】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記バイナリ
・カウンタの使用は上昇カウンタ制御がアサートされ、複数のカウンタ出力値が第１論理
値を有する場合にカウンタ値を増分することを含むようにしてもよい。
【００３９】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、前記バイナリ
・カウンタの使用は下降カウンタ制御がアサートされ、複数のカウンタ出力値が第２論理
値を有する場合にカウンタ値を減少することを含むようにしてもよい。
【００４０】
本発明の振幅シフト・キーイング（ＡＳＫ）変調入力を復調する方法は、さらに前記コ
ンパレータに連結された電圧ジェネレータを用いて前記所定電圧レベルを調節することを
含むようにしてもよい。
【００４１】
本発明の実施形態はデジタル部品を利用してＣＭＯＳ論理チップへの組み込みならびに
電力およびチップ面積の使用を比較的効率的に行なう、信頼性を有し簡略化されたＡＳＫ
復調方法を有利に提供することができる。さらに本発明の実施形態は調整電圧のコンパレ
ータ１つを用いてＡＳＫ変調信号をバイナリ・ビット・ストリームにサンプルすることが
でき、ビット・ストリームはデジタル論理で処理して復調信号を出力することができる。
本発明のこれらおよび他の利点は以下の実施形態の詳細な説明により容易に明らかになろ
う。
【発明を実施するための最良の形態】
【００４２】
次に発明の好ましい実施形態について詳細に言及し、その例を添付図面において図示す
る。発明は好ましい実施形態に関連して説明されるが、発明をこれらの実施形態に限定す
る意図はないことが理解されよう。逆に、発明は添付特許請求の範囲に含み得る代替、変
更および等価のものも対象とすることが意図される。さらに本発明の以下の詳細な説明に
おいて、本発明の充分な理解を提供するために多数の具体的な詳細が提示される。しかし
、当業者であれば本発明はこれら具体的な詳細なしでも実施できることが容易に明らかで
あろう。他方、本発明の態様を不必要に分かり難くしないよう周知の方法、手順、部品、
および回路は詳細に説明していない。
【００４３】
続く詳細な説明のある部分はプロセス、手順、論理ブロック、機能ブロック、処理、な
らびにコンピュータ、プロセッサ、コントローラ、および／またはその他メモリ内のコー
ド、データ・ビット、データ・ストリーム、または波形に対する操作の符号表示の観点か
ら提示される。これらの説明および表示は一般的にデータ処理技術の当業者により自分の
仕事の内容を他の当業者に伝えるために使用される。プロセス、手順、論理ブロック、機
能、プロセス、等々は本明細書において、また一般的に、望ましく、および／または予期
される結果につながる首尾一貫した工程のシーケンスであるとみなされる。工程は一般的
に物理的量の物理的操作を含む。必ずしもではないが、通常これらの量はコンピュータま
たはデータ処理システムで格納、転送、組み合わせ、比較、および別途操作され得る電気
、磁気、光、または量子信号の形を取る。主に慣習の理由から、時によりこれらの信号を
ビット、波、波形、ストリーム、値、要素、符号、文字、項、数字、等々、ならびにコン
ピュータ・プログラムまたはソフトウェアにおけるこれらの表示をコード（オブジェクト
・コード、ソース・コード、またはバイナリ・コードであり得る）と呼ぶことができる。
【００４４】
しかし、これらおよび類似した用語のすべては適当な物理的量および／または信号に結
び付けられ、単にこれらの量および／または信号に適用される便利なラベルであることに
留意する必要がある。別途具体的に記載され、および／または以下の考察から明らかでな
い限り、本出願を通し「処理」、「動作」、「演算」、「計算」、「判定」、「操作」、
「変換」、等々などの用語を利用する考察は物理的（例えば電子）量として表されるデー
タを操作し変換するコンピュータもしくはデータ処理システム、または類似の処理装置（
例えば電気、光、もしくは量子演算または処理装置または回路）の行為およびプロセスを
指すことが理解されよう。これらの用語は回路、システム、またはアーキテクチャの構成
要素内（例えばレジスタ、メモリ、他の同様な情報記憶、伝送、または表示装置、等々）
の物理的量を同じまたは異なったシステムまたはアーキテクチャ内の物理的量として表さ
れる他のデータに操作し変換する処理装置の行為およびプロセスを指す。
さらに、本出願の文脈において「電線」、「配線」、「線」、「信号」、「導体」、お
よび「バス」は回路のある点から別の点に信号を物理的に移転する任意の周知の構造、構
成、配列、手法、方法、および／またはプロセスを指す。また本明細書における使用の文
脈から別途示されない限り、「周知の」、「一定の」、「固定」、「ある」、および「所
定の」の用語は一般的に理論的に可変であるが、通常は予め設定され、その後使用中は変
更されない値、量、パラメータ、制限、条件、状態、プロセス、手順、方法、実践、また
はこれらの組み合わせを指す。
【００４５】
同様に便宜上および簡素化のため、「クロック」、「時間」、「タイミング」、「速度
」、「周期」、および「周波数」は一般的に互換性があり、本明細書において互換的に使
用できるが、一般的に技術的に認められた意味が与えられる。さらに便宜上および簡素化
のため、「データ」、「データ・ストリーム」、「波形」、および「情報」は互換的に使
用でき、(Ａ)「フリップ・フロップ」、「ラッチ」、および「レジスタ」、ならびに(Ｂ)
「接続される」、「と連結される」、「に連結される」、および「と通信する」（これは
直接または間接接続、連結、または通信を意味することができる）も同様であるが、これ
らの用語は本明細書において一般的に技術的に認められた意味が与えられる。
【００４６】
発明は本構造、方法、および回路のハードウェア実施に関する。本発明の実施形態はデ
ジタル部品を利用してＣＭＯＳ論理チップへの組み込みならびに電力およびチップ面積の
使用を比較的効率的に行なう、信頼性を有し簡略化されたＡＳＫ復調方法を有利に提供す
ることができる。さらに本発明の実施形態は固定比較または他の調整電圧のコンパレータ
１つを用いてＡＳＫ変調信号をバイナリ・ビット・ストリームにサンプルすることができ
、ビット・ストリームはデジタル論理で処理して復調信号を出力することができる。発明
はその各種態様において、代表的な実施形態に関し以下においてより詳細に説明される。
【００４７】
本発明の各種実施形態によると、復調の回路は主にデジタル論理と、コンパレータと、
固定電圧ジェネレータ（コンパレータ用）と、パルス・ストレッチャと、デジタル・フィ
ルタ、を含むことができる。本明細書に示される特定回路例が目標とする用途は振幅変調
（ＡＭ）電波受信機で、振幅シフト・キーイングを用いてＡＭデータ（例えばバイナリの
「１」および「０」値）をＲＦ正弦波として送信する。一実施形態で、このＲＦ波形を固
定電圧レベルと比較・サンプルしてバイナリ・ビット・ストリームを生成することができ
る。パルス・ストレッチャはバイナリ・ビット・ストリームに対しデジタル論理操作を行
ない、ビット・ストリームがＡＭ「１」またはＡＭ「０」の特性を有するか判定し、フィ
ルタされない復調信号を実現することができる。デジタル・フィルタは誤りを含むパルス
・ストレッチャの出力（例えば雑音または低い比較電圧により）を除去することができる
。もちろん、他種の回路および・またはデジタル論理ブロックを具体的な実施形態で利用
することができる。
【００４８】
（代表的な電波受信機）
代表的な電波受信機は、(i)ＡＳＫ変調入力および発振信号を受信し受動フィルタに出
力を供給するミクサと、(ii)発振信号からサンプリング・クロックを出力する周波数倍率
器および／または分割器と、(iii)受動フィルタからの出力を基準信号と比較し比較結果
を出力するコンパレータ、ＡＳＫ変調入力の複数サイクル各々に対し複数回比較結果をサ
ンプルしビット・ストリームを生成するサンプラ、およびビット・ストリームからＡＳＫ
変調入力の各データ・ビットに対する値を判定するよう構成されることより復調信号を出
力する論理を含むサンプリング復調器と、を含む。
【００４９】
図２は本発明の実施形態により使用に適した代表的なシングル変換ヘテロダイン電波受
信機２００を示す。入力信号はアンテナ２０２経由で受信され、増幅器２０４を用いて増
幅される。局部発振器２１２は中間周波数を生成し、これは分割器２１４（および／また
は実施形態により倍率器）により周波数分割されサンプリング・クロックを出力し、ミク
サ２０６により増幅受信信号と中間周波数とがミックスされる。アンチエイリアス・フィ
ルタ２０８（例えば望ましくない周波数成分が関心のある周波数帯にシフトまたは「エイ
リアシング」することを防止または最小限にするために帯域幅を制限するフィルタ）、は
受動フィルタであって良く、ミクサ２０６またはその出力の静止電圧レベルを実質的に変
えない。このように、バイナリ・サンプリング復調器２１０への静止または「ＤＣ、信号
なし」の入力はミクサ２０６またはその出力の静止電圧をもたらす。サンプリング・クロ
ックは局部発振器２１２からの信号の周波数分割されたもので、復調器２１０に利用する
ことができる。このように、サンプリング・レートと入力ＩＦ周波数は同時に変動するの
で、サンプリング・クロックおよび入力信号間の相対周波数のずれをおおむね無視するこ
とができる。さらに、局部発振器２１２はチップまたは基板上で生成することができるが
（例えば位相ロック・ループ（ＰＬＬ）、遅延ロック・ループ（ＤＬＬ）、または他のク
ロック・ジェネレータ）、実施形態により外部から供給される適当な発振信号を使用する
こともできる。
【００５０】
図３は代表的なＡＳＫ変調波形および波形に重ね合わせた比較窓を示す（一般参考符号
３００を参照）。本例で、約２０%のＡＳＫ変調を利用した「１」「０」のデータ・シー
ケンスが示される。ここで、「１」のデータ・ビットは全強度または最大振幅の正弦波（
「ｘ」信号強度／振幅を有する） で、「０」のデータ・ビットは全強度正弦波の振幅の
約０.２ｘまたは約 ２０%の振幅を有する。図３において、静止レベルまたはゼロ信号レ
ベル３０４は静止レベル３０４の固定値を超えた値を用いて入力信号または入力波形３０
６に対する比較のベースとして用いられる。典型的な半導体実装はプロセス、電圧、およ
び温度（ＰＶＴ）による変動の影響を受けることから、比較用の絶対電圧レベルは達成が
難しい。従って、具体的な実施形態は電圧の変動帯３０２内で比較レベルの変動を許容す
る。例えば電圧帯３０２は低い値で全強度正弦波の振幅の約０.１-０.２倍（すなわち約
１０-２０% ）から高い値で全強度正弦波の振幅の約０.５-０.６倍（すなわち約５０-６
０% ）であっても良い。さらに、このような比較レベルの変動は例えばエンド・ユーザに
よりまたは製造の加工、組み立て、および／または試験段階において制御可能および／ま
たは調節可能とすることができる。
【００５１】
図４Ａ、４Ｂは本発明の実施形態によりもたらされる代表的なビット・ストリームを示
す。図４Ａにおいて、入力波形４０６が静止レベル４０４周辺で発振しているところが示
され、比較レベル４０２は相対的に低い。８倍のサンプリング・レートからもたらされる
ビット・ストリームの例は「０」のデータ・ビット領域の値がバイナリの「１」ビットと
して現れていることを示す。図４Ｂにおいて、入力波形４５６は静止レベル４５４周辺で
発振しているとろが示されるが、比較レベル４５２は相対的に高い。この場合、「０」の
データ・ビット領域のビット・ストリームには「１」ビットは含まれないが、「１」のデ
ータ・ビット領域に「０」ビットがいくつか残っている。双方のビット・ストリームを正
しく解決するため、時折のビット・エラーを是正し、かつより予測可能なデータ・シーケ
ンスを提供するためにデジタル処理を利用することができる。
【００５２】
（代表的なサンプリング復調器）
代表的なサンプリング復調器は、(i)ＡＳＫ復調入力を所定の電圧レベルと比較し、比
較結果を出力するコンパレータと、(ii) (Ａ) ＡＳＫ復調入力の複数サイクル各々に対し
比較結果を複数回サンプルしビット・ストリームを生成するサンプラ、および(Ｂ) ビッ
ト・ストリームからＡＳＫ復調入力の各データ・ビットを値を判定するデジタル論理を含
むパルス・ストレッチャと、 (iii) デジタル論理の出力をフィルタし、それにより復調
信号を出力するデジタル・フィルタと、を含むことができる。
【００５３】
図５は本発明の実施形態による代表的な復調器５００を示す。コンパレータ５０２はＡ
ＳＫ復調信号および電圧ジェネレータ５０４から出力を受信することができる。例えば、
電圧ジェネレータ５０４は調節可能な出力レベルを供給できるような、固定比較電圧ジェ
ネレータまたは他の適当な基準信号および／または電圧であって良い。一方法で、「レプ
リカ・バイアス法」の場合のように、電圧ジェネレータ５０４の実施はコンパレータ５０
２におけるミクサの複製を利用することができ、これは基本的に複製ミクサに入力信号を
印加せずオフセット電圧を加える。このような固定オフセット電圧はいくつもの要素によ
り判定することができる。例えば、最大入力信号が零入力レベルより２５０ ｍＶ 高く、
復調が２０%の場合、１２５ ｍＶ のオフセットにより比較レベルを図４Ｂに示される範
囲に置くことができる。このように、複製ミクサと固定オフセットを用いてＰＶＴ変動に
対し実質的に耐性を有する調整電圧を設定することができる。
【００５４】
図５において、コンパレータ出力５１０はパルス・ストレッチャ５０６に供給される。
これはまずコンパレータ出力５１０をサンプリング・クロックでサンプルし、次に結果と
して得られるビット・ストリームを処理する。このようなパルス・ストレッチャを用いて
真のデータ・ビット検出を有効に「伸長」して隣接の誤りのデータ・ビットを置き換える
ことにより比較電圧レベルの変化を克服することができる。一般的に、パルス・ストレッ
チャ５０６はサンプルされた「１」（または「０」）のデータ・ビットの「１」および「
０」ビットの混合ストリームを変換し、「１」（または「０」）ビットのみのストリーム
を出力することができる（後述の例えば図６Ａおよび６Ｂを参照）。また、ＡＳＫ復調入
力信号は雑音による誤りがあるかもしれないので、パルス・ストレッチャ５０６からもた
らされるビット・ストリームの出力は「１」のデータ・ビット領域に「０」ビット  およ
び「０」のデータ・ビット領域に「１」ビットを含むことがあり得る。このような雑音に
基づく誤りを除去するためにデジタル・フィルタ５０８を用いて復調データを生成するこ
とができる（後述の例えば図７Ａおよび７Ｂを参照）。例えば、デジタル・フィルタ５０
８はローパス・フィルタリングとヒステリシスの組み合わせを用いることができる。
【００５５】
図６Ａは本発明の実施形態による代表的なパルス・ストレッチャ６００を示す。比較出
力はＮ段同期シフト・レジスタ６０２の第１入力（例えば第１フリップ・フロップ）に連
結でき、これはサンプリング・クロックによりクロックしてサンプリング機能を実行する
ことができる。このようなシフト・レジスタは直列接続された複数のフリップ・フロップ
を含むことができる。例えば、Ｎは図２の周波数分割器２１４の分割比率などＩＦ周波数
に対するサンプリング・クロックの比率に１ を足したものに等しくて良い。ここで、Ｎ
ビット・シフト・レジスタ６０２は有効にコンパレータ出力をサンプルし、もたらされる
バイナリ・サンプルをＮ+１クロック回遅延することができる。この特定の例で、連続す
る２つ以上の「１」のサンプルを引き伸ばして「１」ビットからなる完全なＮビット幅の
ストリームにすることができる。
【００５６】
具体的な実施形態におけるパルス伸長で、論理ＡＮＤ回路のアレー６０６がフト・レジ
スタ出力６０４のビット１〜Ｎ における２つの隣接ビット各々に対しＡＮＤ関数を実行
できる。ＡＮＤ回路６０６の出力は次にＯＲ回路６０８により論理ＯＲされてパルス伸長
出力を出力する。２入力ＡＮＤゲートからの「１」の出力には２つの隣接「１」ビットが
必要であるため、低い比較レベルまたは雑音による時折の単独「１」ビットは出力列にお
いて除去することができる。例えば図６Ｂは図４Ｂに関連して上述された入力波形例に基
づくパルス・ストレッチャ出力６５２を示す。さらに、ＩＦ周波数比率に対する異なった
サンプリング・レートまたは異なった閾値範囲に対しこのようなＡＮＤ回路６０６におけ
るＡＮＤゲートは３入力、４入力またはそれを超える隣接ビット論理関数に拡張すること
ができる。もちろん、ＡＮＤゲート論理、または他の動的なプリチャージ回路、を利用し
てより大きい隣接ビットの組み合わせ（例えばＡＮＤまたはＮＡＮＤゲート構造毎に４以
上の隣接ビット）に対応することができる。各種実施形態で、Ｎは設計上の選択および／
または好みにより少なくとも４、少なくとも８、または他の任意のサンプリング・レート
であって良い。
【００５７】
入力における雑音は誤った「１」または「０」サンプルの原因となり得（例えば図６Ｂ
における６５４を参照）、これはパルス・ストレッチャの出力に波及し、または誤った完
全なＮビットのサンプルに伸長され得る。このような雑音バーストを入力からフィルタリ
ングし、雑音に対する耐性を向上させるためにヒステリシスと併せたバイナリ・ローパス
・フィルタを利用することができる。図７Ａ は本発明の実施形態によるヒステリシスを
有する代表的なバイナリ・フィルタ／検出器を示す。パルス・ストレッチャ出力はＭビッ
トのバイナリ・カウンタ７０２の制御入力に接続することができる（例えば直接「上昇」
入力に、またインバータ７０４経由で「下降」入力に）。例えば同期化を向上させるため
にカウンタ７０２はパルス・ストレッチャをクロックするのに用いられるサンプリング・
クロックと同じものでクロックされる同期型アップ・ダウン飽和カウンタとすることがで
きる。ただしカウンタおよびパルス・ストレッチャ双方に共通のクロック信号は必要でな
く、他の任意の適当なクロック信号またはタイミング機構を用いることができる。
【００５８】
パルス・ストレッチャ出力は一般的にバイナリ・カウンタが上昇するか下降するかを制
御することができる。パルス・ストレッチャ出力が「１」のレベルである場合、カウンタ
は増加でき、パルス・ストレッチャ出力が「０」のレベルである場合カウンタは減少でき
る。カウンタ７０２はＭビット出力７０６を制御ブロック７０８に供給でき、制御ブロッ
ク７０８は復調信号を出力するラッチ７１０のセット／リセット機能を制御できる（例え
ば図７Ｂの復調信号７５２を参照）。ラッチ７１０はカウンタが所定値（例えば値Ａ）に
到達した時にセットされ、カウンタが別の値（例えば値Ｂ）で第１の値（Ｂ＜Ａ）未満の
値に到達した時にリセットすることができる。従って、Ｂ−Ａ の任意のヒステリシスは
カウンタ７０２の最小値とすることができる。さらにカウンタのビット数（例えばＭ）は
ローパス・フィルタの望ましい遮断周波数値により決定されることができ、遮断周波数は
サンプル周波数を２Ｍで割ったものにほぼ等しい。このように、ラッチ出力を有するバイ
ナリ飽和カウンタを、パルス・ストレッチャ出力から復調信号を出力するのに適したヒス
テリシスを有するローパス・フィルタとして用いることができる。
【００５９】
（代表的なＡＳＫ復調方法）
ＡＳＫ変調入力を復調する代表的な方法は、(i)受信されたＡＳＫ変調入力を所定電圧
レベルと比較して比較結果を出力することと、(ii)ＡＳＫ変調入力のサイクル毎に比較結
果を複数回サンプリングすることと、(iii) ビット・ストリームからＡＳＫ変調入力の各
データ・ビットに対する値を判定することと、 (iv) 各値をフィルタして復調信号を生成
することと、の工程を含むことができる。
【００６０】
図８は本発明の実施形態による代表的なＡＳＫ復調方法８００を示すフローチャートで
ある。処理フローは開始され（８０２）、ＡＳＫ変調入力がコンパレータで受信される（
８０４）。受信された入力は基準信号による所定電圧レベル（例えば固定比較電圧）と比
較して比較結果を出力することができる（８０６）。比較結果はサンプルされ（例えば図
６Ｂに示すように、ＡＳＫ変調入力のサイクル毎に複数回）、ビット・ストリームを生成
することができる（８０８）。パルス・ストレッチャなどを利用し、ＡＳＫ変調入力の各
データ・ビットに対応する値を判定することができる（８１０）。値をフィルタし（例え
ば図７Ａに示すようにバイナリ・カウンタを含むデジタル・フィルタを用いて）、図７Ｂ
に示すような復調信号を生成することができ（８１２）、処理フローは終了する（８１４
）。
【００６１】
図９は本発明の実施形態による代表的なカウンタ操作方法９００を示すフローチャート
である。処理フローが開始され（９０２）、クロック・エッジが生じると（９０４）、ア
ップ・ダウン制御の決定を行なうことができる。上昇が１に等しく（９０６）すべてのＭ
ビットが１に等しくない場合 （９１０）、カウンタの新しい値は古いカウンタ値プラス
１とすることができ（９１４）、処理フローは終了する（９１８）。下降が１に等しく（
９０８）すべてのＭビットが０に等しくない場合（９１２）、カウンタの新しい値は古い
カウンタ値マイナス１とすることができ（９１６）、処理フローは終了する（９１８）。
このように、ラッチの制御（例えば図７Ａに関連して上述のラッチ７１０）にこのような
カウンタ出力を利用することにより雑音を有する入力列から「１」の値または「０」の値
の連続した列（例えば図７Ｂの復調信号７５２を参照）を得ることができる（例えば図７
Ｂのパルス・ストレッチャ出力６５２を参照）。
【００６２】
上記例は主にデジタルなＡＳＫ復調回路の実施を含んでいるが、当業者であれば、実施
形態に従って他の実施および／または技術を採用することができる。例えば、本発明のＡ
ＳＫ復調回路を集積した半導体集積回路装置を実施することができる。さらに、当業者で
あれば、実施形態に従って電流に基づく差分発信および／または制御を採用することがで
きる。
【００６３】
本発明の具体的な実施形態の前記記述は例示および説明の目的から提示された。これら
は網羅的である意図、または発明を開示される厳密な形態に限定する意図はなく、上述の
開示に照らし多数の修正および変更が可能であることは明白である。実施形態は発明の原
理およびその実際的な適用を最も良く解明し、それにより他の当業者が検討する特定の使
用に適した各種変更を加えて発明および各種実施形態を最も良く利用できるよう選択され
て説明された。本発明の範囲は本明細書に添付される特許請求の範囲およびそれに相当す
るものにより定義される。
【図面の簡単な説明】
【００６４】
【図１】ダイオード・ピーク検出方法を用いる比較例の復調器を示す図。
【図２】本発明の実施形態により使用に適した代表的なシングル変換ヘテロダイン電波受信機を示すブロック概略図。
【図３】代表的な振幅シフト・キーイング（ＡＳＫ）変調波形およびそれに重ね合わせた比較窓を示す波形図。
【図４】（Ａ）、（Ｂ）は、本発明の実施形態によりもたらされる代表的なビット・ストリームを示す波形図。
【図５】本発明の実施形態による代表的な復調器を示すブロック概略図。
【図６】本発明の実施形態による代表的なパルス・ストレッチャを示し、（Ａ）は、パルス・ストレッチャのブロック概略図、（Ｂ）は、パルス・ストレッチャの出力値を示す波形図。
【図７】（Ａ）は、本発明の実施形態による、代表的なヒステリシスを有するバイナリ・フィルタおよび検出器を示すブロック概略図、（Ｂ）は、本発明の実施形態による代表的な復調信号値を示す波形図。
【図８】本発明の実施形態による代表的なＡＳＫ復調方法を示すフローチャート。
【図９】本発明の実施形態による代表的なカウンタ操作方法を示すフローチャート。
【符号の説明】
【００６５】
１０２…ダイオード検出器、１０４…ローパス・フィルタ、１０６…コンパレータ、１
０８…ローパス・フィルタ、１１０…バッファ、２０４…増幅器、２０６…ミクサ２０８
…アンチエイリアス・フィルタ、２１０…バイナリ・サンプリング復調器、２１２…局部
発振器、２１４…周波数分割器、３０６…入力波形、４０６…入力波形、４５６…入力波
形、５０２…コンパレータ、５０４…電圧ジェネレータ、５０６…パルス・ストレッチャ
、５０８…デジタル・フィルタ（ヒステリシス）、６０２…Ｎビット・シフト・レジスタ
、６０４…ビット １-Ｎ、６０６…ＡＮＤ回路、６０８…ＯＲ回路、６５２…パルス・ス
トレッチャ出力、７０２…Ｍビット・バイナリ・カウンタ、７０６…Ｍビット、７０８…
制御、７１０…ラッチ、７５２…復調信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004636138.tif 000008
【図８】
0004636138.tif 000009
【図９】
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