(57)【特許請求の範囲】
【請求項１】
複数のキャパシタを備え，充電サイクルと放電サイクルにおいて前記複数のキャパシタの接続状態を変えることによって直流電源−直流電源変換を行う電源装置であって，
抵抗降圧型電源回路と，
出力電圧が入力電圧の１／ｎ倍（ｎ＝２，３，・・・）であるスイッチト・キャパシタ型電源回路と
を備え，
前記抵抗降圧型電源回路の出力を前記スイッチト・キャパシタ型電源回路に入力し，前記抵抗降圧型電源回路は所望の出力電圧となるリファレンス電圧（ＶＲＥＦ）のｎ倍の電圧を出力し，前記スイッチト・キャパシタ型電源回路はキャパシタの直並列の切り換え動作がデューティ比が一定のスイッチングパルスにて行われ，前記抵抗降圧型電源回路内の出力トランジスタ（ＰＭＯＳトランジスタ）を直接，前記スイッチト・キャパシタ型電源回路内の充電スイッチ（ＣＨＧスイッチ）として動作させることを特徴とする，電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，電源装置にかかり，特に，キャパシタを使用して直流電源−直流電源変換を行う電源装置に関するものである。
【０００２】
【従来の技術】
複数のキャパシタと，これらのキャパシタの接続状態を変化させる複数のスイッチから構成されるスイッチト・キャパシタ(SC: Switched-Capacitor)型電源装置は，トランスやコイルを必要としないため小型化が容易である。このＳＣ型電源装置によれば，電源装置を含めたシステムオンチップの実現が可能となり，システムの低コスト化が期待できる。以下の文献には，従来のＳＣ型電源装置に関する技術が記載されている。
【０００３】
文献１：National Semiconductor Corporation, "LM3352 Regulated 200mA Buck-Boost Switched Capacitor DC/DC Converter", 製品カタログ, March 1999
【０００４】
文献２：David H. Soo, National Semiconductor Corporation, "SYSTEM AND METHOD FOR DUAL MODE DC-DC POWER CONVERSION", 米国特許5,548,２０６号公報
【０００５】
ＳＣ型電源装置が降圧用（入力電圧＞出力電圧）として用いられる場合，ＳＣ型電源装置に備えられたｎ個のキャパシタは，充電サイクルにおいて，電源（ＶＤＤ）とグランド（ＧＮＤ）との間に直列に接続される。このとき，各キャパシタは，電圧ＶＤＤ／ｎによって充電される。続く放電サイクルでは，ｎ個のキャパシタは，ＳＣ型電源装置の電圧出力端子とグランドとの間に並列に接続される。したがって，電圧出力端子からは，電圧ＶＤＤ／ｎが出力される。そして，充電サイクルと放電サイクルを高速に繰り返すことによって，ＳＣ型電源装置は，電圧出力端子から電圧ＶＤＤ／ｎを定常的に出力することが可能となる。
【０００６】
このように，従来のＳＣ型電源装置によれば，出力電圧Ｖｏｕｔの値を，キャパシタ数（ｎ個）とそれらの接続内容に応じて回路的に固定することも可能であるが，更に，外部から入力されるリファレンス電圧Ｖｒｅｆ（≦ＶＤＤ／ｎ）に一致するように調整することも可能である。ただし，この場合，出力電圧Ｖｏｕｔとリファレンス電圧Ｖｒｅｆをオペアンプ等で比較し，出力電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆより低くなったとき，放電サイクルを有効にする，いわゆる間欠的なスイッチング動作を行う必要がある。
【０００７】
従来のＳＣ型電源装置の回路内容を図８に示し，その動作波形を図９に示す。
【０００８】
出力電圧ＶＯＵＴは，オペアンプ６００によって所望の出力電圧となるリファレンス電圧ＶＲＥＦと比較される。ＶＯＵＴ＜ＶＲＥＦの場合でなおかつ放電サイクルの期間のみ，ＤＣＨＧスイッチ６０３，６０４が導通状態となる。この結果得られた出力電圧ＶＯＵＴは，オペアンプ６００によってリファレンス電圧ＶＲＥＦと比較されるため，出力電圧ＶＯＵＴ＝リファレンス電圧ＶＲＥＦとなるように調整される。
【０００９】
充電サイクルでは，分圧用キャパシタ６０５と出力キャパシタ６０６は，電源電圧ＶＤＤとグランドＧＮＤの間に直列に接続される。このとき，分圧用キャパシタ６０５は，(電源電圧ＶＤＤ−出力電圧ＶＯＵＴ)の電位で充電され，出力キャパシタ６０６は，出力電圧ＶＯＵＴの電位で充電される。一方，放電サイクルでは，分圧用キャパシタ６０５と出力キャパシタ６０６は，出力電圧ＶＯＵＴとグランドＧＮＤの間に並列に接続される。このとき，分圧用キャパシタ６０５は，その両端子間に（電源電圧ＶＤＤ−出力電圧ＶＯＵＴ）の電位差を保ったまま放電することになる。
【００１０】
【発明が解決しようとする課題】
上述のように，従来のＳＣ型電源装置によれば，所望の出力電圧値を得るためのリファレンス電圧ＶＲＥＦが，分圧用キャパシタ６０５と出力キャパシタ６０６の直列／並列接続切り換え動作によって得られる安定した出力電圧よりも低く設定された場合，両キャパシタの放電動作が間欠的に行われることになる。この場合，充電サイクルと放電サイクルにおいて各キャパシタに印加される電圧を平衡に保つことができず，結果として，以下の問題が発生していた。
【００１１】
（１）放電サイクルにおいて，電圧の異なるキャパシタが並列に接続されるため，キャパシタ間にスパイク状の電流が流れることにより，スイッチングノイズが発生する。
【００１２】
（２）出力電圧のリプル電圧が大きくなる。
【００１３】
（３）放電サイクルにおいて，キャパシタの負側の端子電圧がグランドＧＮＤより低く押し下げられるため，グランドＧＮＤ線の電位が変動し，他の回路特性に悪影響が及ぶ。
【００１４】
（４）放電サイクルにおいて，キャパシタの負側の端子電圧がグランドＧＮＤより低く押し下げられるため，ＮＭＯＳトランジスタの寄生ＰＮダイオードが順方向となり，電源回路としての特性が変動してしまう。
【００１５】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，所望する値に調整された電圧を安定的に出力する電源装置であって，他の回路に対する電気的な影響についても十分に配慮された電源装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために，本発明によれば，スイッチト・キャパシタ型電源回路と内部ノード電圧調整回路を備えた電源装置が提供される。スイッチト・キャパシタ型電源回路は，充電サイクルにおいて，内蔵する複数のキャパシタを内部ノード電圧を用いて充電し，放電サイクルにおいて，充電した複数のキャパシタを放電することによって，内部ノード電圧に応じた出力電圧を発生させる。また，内部ノード電圧調整回路は，出力電圧と所定のレベルに調整されたリファレンス電圧を比較し，比較結果に応じて内部ノード電圧を調整する。そして，この電源装置は，充電サイクルと放電サイクルにおいて複数のキャパシタの接続状態を直列接続または並列接続に変えることによって直流電源−直流電源変換を行うものである。各キャパシタの直並列接続切り換え動作を行うために用いられるスイッチングパルスについてそのデューティ比を一定に（すなわち充電サイクルと放電サイクルの時間を実質的に等しく）することによって，スイッチト・キャパシタ型電源回路内の各キャパシタの両端子間の電位差が，充電サイクルと放電サイクルのいずれにおいても略同一に維持されることになる。内部ノード電圧調整回路（抵抗降圧型電源回路）は，放電サイクル以外の期間に内部ノード電圧を出力する内部ノード電圧出力手段を備えることが好ましい。内部ノード電圧出力手段としてトランジスタを採用することが可能である。そして，このトランジスタは，内部ノード電圧を出力する役割を果たす上に，直接的にスイッチト・キャパシタ型電源回路に備えられた複数のキャパシタの充電スイッチとしての役割を果たすことになる。したがって，電源装置の回路構成が簡素化され，電源装置のコンパクト化が実現する。
【００２２】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる電源装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２３】
［第１の実施の形態］
本発明の第１の実施の形態にかかる電源装置は，図１に示すように，抵抗降圧型電源回路（内部ノード電圧調整回路）１００とスイッチト・キャパシタ(SC: Switched-Capacitor)型電源回路１０１から構成されている。
【００２４】
抵抗降圧型電源回路１００は，オペアンプ１０２とＰＭＯＳトランジスタ１０３からなる。ＳＣ型電源回路１０１は，チャージ（ＣＨＧ）信号によって活性化するＣＨＧスイッチ１０４，１０５，ディスチャージ（ＤＣＨＧ）信号によって活性化するＤＣＨＧスイッチ１０６，１０７，分圧用キャパシタ１０８，出力キャパシタ１０９，およびスイッチ制御回路１１０からなる。
【００２５】
抵抗降圧型電源回路１００に属するオペアンプ１０２にはリファレンス電圧ＶＲＥＦと出力電圧ＶＯＵＴが入力され，その出力端子はＰＭＯＳトランジスタ１０３のゲートに接続されている。ＰＭＯＳトランジスタ１０３のソースは電源ノード（電位ＶＤＤ）に接続されており，そのドレインは内部ノード（電位ＶＤＬ）に接続されている。
【００２６】
ＳＣ型電源回路１０１に属する分圧用キャパシタ１０８と出力キャパシタ１０９は，充電サイクルではＣＨＧスイッチ１０４，１０５によって，抵抗降圧型電源回路１００の出力ノードである内部ノード（電位ＶＤＬ）とグランドＧＮＤとの間に直列に接続され，放電サイクルではＤＣＨＧスイッチ１０６，１０７によって，出力電圧ＶＯＵＴ端子とグランドＧＮＤとの間に並列に接続される。スイッチ制御回路１１０は，クロック信号ＣＬＫが入力され，ＣＨＧスイッチ１０４，１０５を活性化するＣＨＧ信号およびＤＣＨＧスイッチ１０６，１０７を活性化するＤＣＨＧ信号を出力する。
【００２７】
図１に示した第１の実施の形態にかかる電源装置の動作波形を図２に示す。
【００２８】
抵抗降圧型電源回路１００において，所望の出力電圧ＶＯＵＴ値を得るためのリファレンス電圧ＶＲＥＦと，本電源装置の出力電圧ＶＯＵＴがオペアンプ１０２に入力される。このオペアンプ１０２によってオン／オフ動作が制御されるＰＭＯＳトランジスタ１０３が，ＳＣ型電源回路１０１の入力電圧となる内部ノード電圧ＶＤＬを出力する。
【００２９】
ＳＣ型電源回路１０１において，クロック信号ＣＬＫが入力されるスイッチ制御回路１１０は，ＣＨＧスイッチ１０４，１０５とＤＣＨＧスイッチ１０６，１０７をそれぞれ活性化するデューティ比が一定のＣＨＧ信号とＤＣＨＧ信号を出力する。このＳＣ型電源回路１０１の場合，２個のキャパシタ（分圧用キャパシタ１０８，出力キャパシタ１０９）はそれぞれ，デューティ比が一定のスイッチングパルスに基づいて充電，放電を繰り返す。したがって，２個のキャパシタの直列／並列接続切り換え動作によって得られる安定した出力電圧ＶＯＵＴは，ＳＣ型電源回路１０１の入力電圧である内部ノード電圧ＶＤＬの１／２となる（ＶＯＵＴ＝ＶＤＬ／２）。
【００３０】
出力電圧ＶＯＵＴは，抵抗降圧型電源回路１００に属するオペアンプ１０２にフィードバックされ，ここでリファレンス電圧ＶＲＥＦと比較される。オペアンプ１０２は，出力電圧ＶＯＵＴとリファレンス電圧ＶＲＥＦとの比較結果に基づいてＰＭＯＳトランジスタ１０３を制御する。そして，ＰＭＯＳトランジスタ１０３は，出力電圧ＶＯＵＴとリファレンス電圧ＶＲＥＦが等しくなるように内部ノード電圧ＶＤＬをリファレンス電圧ＶＲＥＦの２倍に調整する（ＶＤＬ＝２×ＶＲＥＦ）。
【００３１】
このように，第１の実施の形態にかかる電源装置は，出力電圧ＶＯＵＴについてのフィードバックループを備えており，かかる回路構成によって出力電圧ＶＯＵＴはリファレンス電圧ＶＲＥＦと同レベルになるように調整される。
【００３２】
以上説明したように，ＳＣ型電源回路１０１において，分圧用キャパシタ１０８と出力キャパシタ１０９の直列／並列接続切り換え動作に用いられるスイッチングパルスは，デューティ比が一定にされている。したがって，第１の実施の形態にかかる電源装置は，キャパシタの直列／並列接続切り換え動作によって得られる安定した出力電圧ＶＯＵＴ（＝ＶＤＬ／２）を出力することが可能となる。また，抵抗降圧型電源回路１００は，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分の電位を降下させて得られる値，すなわち２×ＶＲＥＦとなるように調整する。したがって，第１の実施の形態にかかる電源装置は，出力電圧ＶＯＵＴがリファレンス電圧ＶＲＥＦに対して等しくなる（ＶＯＵＴ＝ＶＲＥＦ）定常的な直流電源となり得る。
【００３３】
さらに，ＳＣ型電源回路１０１に属する分圧用キャパシタ１０８と出力キャパシタ１０９は共に，充電サイクルおよび放電サイクルのいずれにおいても同電位(出力電圧ＶＯＵＴ)で充電，放電が繰り返されるためキャパシタ間での電位差は生じないことになる。
【００３４】
以上のように，第１の実施の形態にかかる電源装置は，抵抗降圧型電源回路１００とＳＣ型電源回路１０１を備え，ＳＣ型電源回路１０１において，分圧用キャパシタ１０８と出力キャパシタ１０９の直列／並列接続を切り換えるためのスイッチングパルスのデューティ比を一定にしたことで，各キャパシタの直列／並列接続切り換え動作によって得られる安定した出力電圧ＶＯＵＴ＝ＶＤＬ／２を出力することが可能となり，抵抗降圧型電源回路１００において，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分の電位を降下させて２×ＶＲＥＦに調整することが可能となる。かかる構成によれば，以下の効果が得られる。
【００３５】
・出力電圧ＶＯＵＴがリファレンス電圧ＶＲＥＦに一致する定常的な直流電源を得ることができる。
【００３６】
・分圧用キャパシタ１０８と出力キャパシタ１０９の直列／並列接続切り換え動作が，デューティ比が一定のスイッチングパルスによって行われる。このため，各キャパシタは，充電サイクルと放電サイクルのいずれにおいても同電位（ＶＤＬ／２）が印加されることになり，平衡状態での接続切り換え動作が実現する。この結果，スイッチングノイズの発生が抑えられ，出力電圧ＶＯＵＴのリプル成分を小さくすることが可能となる。
【００３７】
・放電サイクルにおいて，分圧用キャパシタ１０８の負側端子の電位がグランドＧＮＤより低く押し下げられることはない。したがって，他の回路特性に悪影響を及ぼすグランドＧＮＤ線の電位変動が発生しない。
【００３８】
・放電サイクルにおいて，分圧用キャパシタ１０８の負側端子の電位がグランドＧＮＤより低く押し下げられることはない。したがって，ＤＣＨＧスイッチ１０７を構成するＮＭＯＳトランジスタに寄生するＰＮ接合ダイオードが順方向になることはない。この結果，電源回路の安定動作が実現する。
【００３９】
［第２の実施の形態］
本発明の第２の実施の形態にかかる電源装置は，図３に示すように，抵抗降圧型電源回路２００，ＳＣ型電源回路２０１，ＳＣ型電源回路２０２，およびＶＤＤ−ＶＲＥＦレベル検出回路２０３から構成されている。
【００４０】
ＳＣ型電源回路２０１とＳＣ型電源回路２０２は，内蔵するキャパシタの数やキャパシタの直列／並列切り換え動作が異なっており，このため異なる電圧を出力する。以下，ＳＣ型電源回路２０１が例えば内部ノード電圧ＶＤＬ／３を出力するように構成され，ＳＣ型電源回路２０２が例えば内部ノード電圧ＶＤＬ／２を出力するように構成されている場合に即して本発明の実施の形態を説明する。なお，ＳＣ型電源回路２０１およびＳＣ型電源回路２０２の他，電源装置のサイズに応じて，異なる電圧を出力する１または２以上のＳＣ型電源回路を備えることも可能である。
【００４１】
ＶＤＤ−ＶＲＥＦレベル検出回路２０３は，電源電圧ＶＤＤとリファレンス電圧ＶＲＥＦを比較し，最適なＳＣ型電源回路を選択するための選択信号ＥＮＡを出力する。このＶＤＤ−ＶＲＥＦレベル検出回路２０３は，オペアンプ２０６と３つの抵抗２０７からなる。ここでは，同じ抵抗値Ｒを有する３つの抵抗２０７が，電源電圧ＶＤＤとグランドＧＮＤ間に直列に接続されている。オペアンプ２０６には，リファレンス電圧ＶＲＥＦと，電源電圧ＶＤＤを３つの抵抗２０７によって分圧して得た電圧ＶＤＤ／３が入力される。オペアンプ２０６は，このリファレンス電圧ＶＲＥＦを電圧ＶＤＤ／３を比較し，その比較結果に応じて選択信号ＥＮＡを出力する。そして，選択信号ＥＮＡによって，ＳＣ型電源回路２０１とＳＣ型電源回路２０２のどちらか一方が選択される。
【００４２】
第２の実施の形態にかかる電源装置の基本動作は，第１の実施の形態にかかる電源装置の動作と略同一である。ただし，第２の実施の形態にかかる電源装置は，異なるレベルの電圧を出力するＳＣ型電源回路を複数備え，ＶＤＤ−ＶＲＥＦレベル検出回路２０３によって，電力変換効率を最も高くできる最適なＳＣ型電源回路を選択することを特徴としている。
【００４３】
上述のように，図３に示した第２の実施の形態にかかる電源装置が備えるＳＣ型電源回路２０１は，内部ノード電圧ＶＤＬ／３を出力するものであり，ＳＣ型電源回路２０２は，内部ノードＶＤＬ／２を出力するものである。
【００４４】
出力電圧ＶＯＵＴの値を決定するために用いられるリファレンス電圧ＶＲＥＦは，ＶＤＤ−ＶＲＥＦレベル検出回路２０３に属するオペアンプ２０６によって，３つの抵抗２０７において分圧された電圧ＶＤＤ／３と比較される。
【００４５】
電源電圧ＶＤＤに対してリファレンス電圧ＶＲＥＦが１／３以下の場合，すなわちリファレンス電圧ＶＲＥＦ≦電圧ＶＤＤ／３の場合，ＶＤＤ−ＶＲＥＦレベル検出回路２０３は，選択信号ＥＮＡによって電圧ＶＤＬ／３を出力するＳＣ型電源回路２０１を選択する。抵抗降圧型電源回路２００は，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ−３×ＶＲＥＦ）分の電位を降下させて３×ＶＲＥＦに調整する。ＳＣ型電源回路２０１は電圧ＶＤＬ／３を出力するため，電源装置は，リファレンス電圧ＶＲＥＦに一致する電圧レベルを有する出力電圧ＶＯＵＴを出力する。
【００４６】
一方，リファレンス電圧ＶＲＥＦ＞電源電圧ＶＤＤ／３の場合，ＳＣ型電源回路２０１を選択したのではリファレンスＶＲＥＦに一致する出力電圧ＶＯＵＴを得ることができなくなるため，代わりにＳＣ型電源回路２０２を選択する。抵抗降圧型電源回路２００は，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分の電位を降下させて２×ＶＲＥＦに調整する。ＳＣ型電源回路２０２は電圧ＶＤＬ／２を出力するため，電源装置は，リファレンス電圧ＶＲＥＦに一致する電圧レベルを有する出力電圧ＶＯＵＴを出力する。
【００４７】
以上説明したように，第２の実施の形態にかかる電源装置は，異なるレベルの電圧を出力する複数のＳＣ型電源回路と，これらの中から最適な一を選択するＶＤＤ−ＶＲＥＦレベル検出回路２０３を備えているため，以下の効果が得られる。
【００４８】
・広範囲な電源電圧，出力電圧に対応することが可能となる。
【００４９】
・電源電圧ＶＤＤおよび出力電圧ＶＯＵＴのレベルに応じて最適なＳＣ型電源回路が選択されるため，電力変換効率の向上が図られる。
【００５０】
［第３の実施の形態］
本発明の第３の実施の形態にかかる電源装置は，図４に示すように，第１の実施の形態にかかる電源装置に備えられた抵抗降圧型電源回路１００とＳＣ型電源回路１０１を一つにまとめた回路構成を有するものである。具体的には，本電源装置は，オペアンプ３００，ＰＭＯＳトランジスタ（内部ノード電圧出力手段）３０１，ＣＨＧ信号によって活性化するＣＨＧスイッチ３０２，３０３，ＤＣＨＧ信号によって活性化するＤＣＨＧスイッチ３０４，３０５，３０６，分圧用キャパシタ３０７，出力キャパシタ３０８，およびスイッチ制御回路３０９からなる。
【００５１】
オペアンプ３００にはリファレンス電圧ＶＲＥＦと出力電圧ＶＯＵＴが入力される。ＰＭＯＳトランジスタ３０１のゲートには，セレクタとして機能するＣＨＧスイッチ３０３とＤＣＨＧスイッチ３０６が接続されており，オペアンプ３００の出力信号または電源電圧ＶＤＤのいずれか一方が入力される。ＰＭＯＳトランジスタ３０１のソースは電源ノード（電位ＶＤＤ）に接続されており，そのドレインは内部ノード（電位ＶＤＬ）に接続されている。
【００５２】
分圧用キャパシタ３０７と出力キャパシタ３０８は，充電サイクルではＰＭＯＳトランジスタ３０１とＣＨＧスイッチ３０２によって，電源ノード（電位ＶＤＤ)−内部ノード（電位ＶＤＬ）−グランドＧＮＤ間に直列に接続され，放電サイクルではＤＣＨＧスイッチ３０４，３０５によって，出力電圧ＶＯＵＴ端子とグランドＧＮＤの間に並列に接続される。スイッチ制御回路３０９は，クロック信号ＣＬＫが入力され，ＣＨＧスイッチ３０２，３０３を活性化するＣＨＧ信号およびＤＣＨＧスイッチ３０４，３０５，３０６を活性化するＤＣＨＧ信号を出力する。
【００５３】
第３の実施の形態にかかる電源装置の基本動作は，第１の実施の形態にかかる電源装置の動作と略同一である。以下，第３の実施の形態にかかる電源装置の特徴的な動作を説明する。
【００５４】
充電サイクルでは，ＰＭＯＳトランジスタ３０１とＣＨＧスイッチ３０２が導通状態となり，分圧用キャパシタ３０７と出力キャパシタ３０８は，内部ノード（電位ＶＤＬ）とグランドＧＮＤの間に直列に接続される。
【００５５】
このときリファレンス電圧ＶＲＥＦと出力電圧ＶＯＵＴの比較結果をフィードバックするオペアンプ３００とＰＭＯＳトランジスタ３０１の動作によって，内部ノード電圧ＶＤＬは，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分降圧した２×ＶＲＥＦに調整される。したがって，分圧用キャパシタ３０７と出力キャパシタ３０８はそれぞれ，内部ノード電圧ＶＤＬを１／２に分圧した電圧，すなわちリファレンス電圧ＶＲＥＦで充電される。
【００５６】
一方，放電サイクルでは，ＤＣＨＧスイッチ３０４，３０５，３０６が導通状態となる。このとき，ＰＭＯＳトランジスタ３０１のゲートにはＤＣＨＧスイッチ３０６を介して電源電圧ＶＤＤが印加されるため，ＰＭＯＳトランジスタ３０１はカットオフする。また，ＤＣＨＧスイッチ３０４，３０５が導通状態になったことにより，分圧用キャパシタ３０７と出力キャパシタ３０８は，出力電圧ＶＯＵＴ端子とグランドＧＮＤの間に並列に接続される。充電サイクルにおいて両キャパシタ３０７，３０８はリファレンス電圧ＶＲＥＦで充電されているため，この放電サイクルでは出力端子からリファレンス電圧ＶＲＥＦに一致する出力電圧ＶＯＵＴが出力される。
【００５７】
以上説明した充電サイクル動作と放電サイクル動作を高速に繰り返すことによって，第３の実施の形態にかかる電源装置は，定常的な直流電圧ＶＯＵＴ（＝リファレンス電圧ＶＲＥＦ）を出力することになる。
【００５８】
ところで，第１の実施の形態にかかる電源装置の場合，充電サイクルにおいて，ＰＭＯＳトランジスタ１０３，ＣＨＧスイッチ１０４，１０５（すなわち３素子）の動作によって分圧用キャパシタ１０８および出力キャパシタ３０８が充電される。この点，第３の実施の形態にかかる電源装置では，内部ノード電圧ＶＤＬを調整するＰＭＯＳトランジスタ３０１は，分圧用キャパシタ３０７および出力キャパシタ３０８のＣＨＧスイッチとしての役割をも果たしており，分圧用キャパシタ３０７および出力キャパシタ３０８は，ＰＭＯＳトランジスタ３０１およびＣＨＧスイッチ３０２（すなわち２素子）の動作によって充電される。このことは次の効果をもたらす。
【００５９】
・電源装置の消費電力が低減され，電力変換効率の向上が図られる。
【００６０】
・電源装置のレイアウト面積が小さくなる。
【００６１】
［第４の実施の形態］
本発明の第４の実施の形態にかかる電源装置は，図５に示すように，第１の実施の形態にかかる電源装置に対して，出力電流がごく小さくなったこと（所定の電流値以下になったこと）を検出する低出力電流検出回路４１１が付加された構成を有するものである。
【００６２】
低出力電流検出回路４１１は，例えば図６に示すように，抵抗４１２（抵抗値Ｒ０），抵抗４１３（抵抗値Ｒ１），抵抗４１４（抵抗値Ｒ２），およびオペアンプ４１５から構成される。
【００６３】
抵抗４１２と抵抗４１３は直列に接続されており，これによって最小出力電流を検出するための検出電圧が設定される。また，抵抗４１４によって出力電流ＩＯＵＴによる電圧降下分が設定される。
【００６４】
第４の実施の形態にかかる電源装置の基本動作は，第１の実施の形態にかかる電源装置の動作と略同一である。以下，第４の実施の形態にかかる電源装置の特徴的な動作を説明する。
【００６５】
第４の実施の形態にかかる電源装置は，出力電流ＩＯＵＴの値に応じてＳＣ型電源回路４０１の動作を変える。すなわち，出力電流ＩＯＵＴが所定値より大きい場合には，第１の実施の形態にかかる電源装置と同様の動作を行うが，出力電流ＩＯＵＴがごく小さい場合（所定値以下の場合），充電サイクルおよび放電サイクルにおいて，ＣＨＧスイッチ４０４，４０５とＤＣＨＧスイッチ４０６，４０７のスイッチング動作を停止させる。
【００６６】
図５，図６に示すように，低出力電流検出回路４１１に入力される電圧をＶＳＣで表す。最小出力電流検出値（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））と，実際に出力電流ＩＯＵＴが流れたことによって生じる抵抗４１４における電圧降下分（ＶＳＣ−Ｒ２×ＩＯＵＴ）をオペアンプ４１５によって比較する。
【００６７】
オペアンプ４１５によって（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））＞（ＶＳＣ−Ｒ２×ＩＯＵＴ）と判断された場合，第４の実施の形態にかかる電源装置は，第１の実施の形態にかかる電源装置と同様に，充電サイクルおよび放電サイクルを繰り返し出力電圧ＶＯＵＴを出力する。
【００６８】
これに対して，オペアンプ４１５によって（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））≦（ＶＳＣ−Ｒ２×ＩＯＵＴ）と判断された場合，オペアンプ４１５は，出力電流ＩＯＵＴがごく小さくなったことを示すウエイト（ＷＡＩＴ）信号を出力する。このＷＡＩＴ信号が入力されるスイッチ制御回路４１０は，ＣＨＧ信号，ＤＣＨＧ信号をアクティブ状態またはインアクティブ状態に固定する。これによって，ＣＨＧスイッチ４０４，４０５，および，ＤＣＨＧスイッチ４０６，４０７は，そのスイッチング動作を停止する。このときの出力電流ＩＯＵＴは，出力キャパシタ４０９の電荷が放電されることによって賄われる。
【００６９】
以上のように，第４の実施の形態にかかる電源装置は，低出力電流検出回路４１１を備えているため，出力電流ＩＯＵＴがごく小さなとき，ＣＨＧスイッチ４０４，４０５，および，ＤＣＨＧスイッチ４０６，４０７のスイッチング動作を停止させることが可能となる。しがって，低出力電流領域における電源装置の消費電力が削減され，加えて，この領域における電力変換効率の向上が実現する。
【００７０】
［第５の実施の形態］
本発明の第５の実施の形態にかかる電源装置は，図７に示すように，第１の実施の形態にかかる電源装置に対して，内部ノード（電位ＶＤＬ）と出力電圧ＶＯＵＴ端子との間にスルー（ＴＨＲＵ）信号によって活性化するＴＨＲＵスイッチ５１１が追加された構成を有する。この第５の実施の形態にかかる電源装置によれば，抵抗降圧型電源回路５００のみを用いて出力電圧ＶＯＵＴを直接出力するか，あるいは第１の実施の形態にかかる電源装置と同様に，抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組み合わせて出力電圧ＶＯＵＴを出力するか，のいずれかを選択することが可能となる。
【００７１】
ＳＣ型電源回路５０１に属するスイッチ制御回路５１０は，クロック信号ＣＬＫと選択（ＳＥＬ）信号が入力されており，ＣＨＧスイッチ５０４，５０５を活性化するＣＨＧ信号およびＤＣＨＧスイッチ５０６，５０７を活性化するＤＣＨＧ信号，並びに，ＴＨＲＵスイッチ５１１を活性化するＴＨＲＵ信号を出力する。なお，ＳＥＬ信号は，出力電圧ＶＯＵＴの生成源として，抵抗降圧型電源回路５００のみを使用するか，あるいは，抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組み合わせて使用するかを選択するための信号である。
【００７２】
第５の実施の形態にかかる電源装置の基本動作は，第１の実施の形態にかかる電源装置の動作と略同一である。以下，第５の実施の形態にかかる電源装置の特徴的な動作を説明する。
【００７３】
第５の実施の形態にかかる電源装置によって出力電圧ＶＯＵＴを得ようとする場合，この出力電圧ＶＯＵＴの生成源として，抵抗降圧型電源回路５００のみを用いるか，あるいは，抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組み合わせて用いるかの選択をＳＥＬ信号によって行う。
【００７４】
後者すなわち抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組み合わせて出力電圧ＶＯＵＴを生成することが選択された場合，第５の実施の形態にかかる電源装置は，第１の実施の形態にかかる電源装置と同様の動作を行うことになる。
【００７５】
前者すなわち抵抗降圧型電源回路５００のみによって出力電圧ＶＯＵＴを生成することが選択された場合，スイッチ制御回路５１０は，インアクティブ状態に固定されたＣＨＧ信号とＤＣＨＧ信号を出力し，これによってＣＨＧスイッチ５０４，５０５，および，ＤＣＨＧスイッチ５０６，５０７は非導通状態となる。また，スイッチ制御回路５１０は，アクティブ状態のＴＨＲＵ信号を出力し，ＴＨＲＵスイッチ５１１を導通状態とする。第５の実施の形態にかかる電源装置がこのように動作することによって，出力電圧ＶＯＵＴは，抵抗降圧型電源回路５００から直接的に外部へ出力されることになる。なお，出力電圧ＶＯＵＴは，リファレンス電圧ＶＲＥＦに一致する。
【００７６】
以上のように，第５の実施の形態にかかる電源装置によれば，出力電圧ＶＯＵＴの生成源として，抵抗降圧型電源回路５００のみを用いるか，あるいは，抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組み合わせて用いるかの選択をＳＥＬ信号によって行うことが可能となる。したがって，次の効果が得られる。
【００７７】
・ＳＣ型電源回路５０１によって出力することが困難な領域に属する電圧を出力することが可能となる。
【００７８】
・電源電圧ＶＤＤと所望する出力電圧ＶＯＵＴの条件に応じて，抵抗降圧型電源回路５００のみ，または，抵抗降圧型電源回路５００とＳＣ型電源回路５０１の組み合わせのいずれか一方を選択することが可能となる。この選択の基準として，例えば電力変換効率を採用することが好ましい。
【００７９】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８０】
【発明の効果】
以上説明したように，本発明にかかる電源装置によれば，所望する値に調整された電圧を安定的に出力することが可能となる。また，消費電力の低減および電力変換効率の向上が実現する。さらに，周辺回路に対して悪影響を及ぼすスイッチングノイズの発生やグランド電位の変動が防止される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる電源装置の構成を示す回路図である。
【図２】図１の電源装置の動作を示す波形図である。
【図３】本発明の第２の実施の形態にかかる電源装置の構成を示す回路図である。
【図４】本発明の第３の実施の形態にかかる電源装置の構成を示す回路図である。
【図５】本発明の第４の実施の形態にかかる電源装置の構成を示す回路図である。
【図６】図５の電源装置に備えられた低出力電流検出回路の構成を示す回路図である。
【図７】本発明の第５の実施の形態にかかる電源装置の構成を示す回路図である。
【図８】従来の電源装置の構成を示す回路図である。
【図９】図８の電源装置の動作を示す波形図である。
【符号の説明】
１００：抵抗降圧型電源回路
１０１：ＳＣ型電源回路
１０２：オペアンプ
１０３：ＰＭＯＳトランジスタ
１０４：ＣＨＧスイッチ
１０５：ＣＨＧスイッチ
１０６：ＤＣＨＧスイッチ
１０７：ＤＣＨＧスイッチ
１０８：分圧用キャパシタ
１０９：出力キャパシタ
１１０：スイッチ制御回路
２０１：ＳＣ型電源回路（ＶＤＬ／３出力）
２０２：ＳＣ型電源回路（ＶＤＬ／２出力）
２０６：オペアンプ
２０７：抵抗
３０３：ＣＨＧスイッチ
３０６：ＤＣＨＧスイッチ
４１１：低出力電流検出回路
４１２：抵抗
４１３：抵抗
４１４：抵抗
４１５：オペアンプ
５１１：ＴＨＲＵスイッチ
ＶＤＤ：電源電圧
ＶＤＬ：内部ノード電圧
ＶＯＵＴ：出力電圧
ＶＲＥＦ：リファレンス電圧
【図１】
0004627920.tif 000002
【図２】
0004627920.tif 000003
【図３】
0004627920.tif 000004
【図４】
0004627920.tif 000005
【図５】
0004627920.tif 000006
【図６】
0004627920.tif 000007
【図７】
0004627920.tif 000008
【図８】
0004627920.tif 000009
【図９】
0004627920.tif 000010