(57)【特許請求の範囲】
【請求項１】
割り込みイネーブル信号と割り込みデータを生成する割り込み発生器と、
入力シリアルデータをそのままシリアル出力する経路のスルーデータと、前記割り込みデータをパラレルシリアル変換して得られるシリアルデータとを入力し、前記割り込みイネーブル信号が非活性状態、活性状態のとき、前記スルーデータ、前記割り込みデータをそれぞれ選択してシリアル出力するセレクタと、
前記入力シリアルデータから、前記スルーデータに対して前記割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に対して前記割り込みデータの生成と前記割り込みイネーブル信号の活性化を指示するように制御する回路と、
を備えている、ことを特徴とする半導体装置。
【請求項２】
前記スルーデータに対して前記割り込みデータを予め定められた位置にマージするように指示する情報を、対向装置が受信する入力シリアルデータに挿入し前記対向装置に送信する回路を備えている、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
複数のチャネルの各々が、
シリアルデータを入力する入力バッファ回路と、
前記入力バッファ回路に入力されたシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、
同期調整用フレームを検出してチャネル間のフレーム同期をとるフレーム同期回路と、
前記フレーム同期回路からスキュー情報を受け、割り込みイネーブル信号と割り込みフレームのスキューの補正を行うスキュー補正回路と、
前記スキュー補正回路からの割り込みフレームをシリアルデータに変換するパラレルシリアル変換回路と、
前記パラレルシリアル変換回路からの割り込みフレームと、前記入力バッファ回路からのスルーフレームとを受け、前記スキュー補正回路からの割り込みイネーブル信号が活性状態のとき、前記割り込みフレームを選択して出力し、割り込みイネーブル信号が非活性状態のとき、前記入力バッファ回路からのスルーフレームを選択して出力するセレクタと、
を備え、
複数のチャネルに共通に、同期調整用フレーム、同期確認用フレームの開始を示すスタートデリミタ、同期確認用フレーム、同期確認用フレームの終わりを示すエンドデリミタを含むパラレルデータを生成する同期パタン発生器と、
割り込みイネーブル信号と割り込みフレームを生成する割り込みパタン発生器と、
前記フレーム同期回路でフレーム同期されたパラレルデータからスタートデリミタを検出すると、検出フラグを前記割り込みパタン発生器に出力する第１のパタンモニタと、
を備え、
前記割り込みパタン発生器は、前記第１のパタンモニタからの検出フラグを受け、前記割り込みイネーブル信号と割り込みフレームを生成し、
さらに、
スルーデータと割り込みデータをマージしたパタンを期待値パタンと比較し、比較判定結果を出力する第２のパタンモニタ、
を備えている、ことを特徴とする半導体装置。
【請求項４】
請求項３記載の前記半導体装置を少なくとも２つ用意し、
一の前記半導体装置において、
前記同期パタン発生器で同期調整用フレーム、スタートデリミタ、同期確認用フレーム、エンドデリミタを含むパラレルデータを生成し、
前記スキュー補正回路ではスキュー補正は行わず、前記パラレルデータを前記パラレルシリアル変換回路に送信してパラレルシリアル変換し、前記セレクタは、前記パラレルシリアル変換回路からのシリアルデータを選択し、出力バッファ回路から、他の半導体装置の対応するチャネルの入力バッファ回路に送信し、
一の前記半導体装置に対向配置される他の前記半導体装置において、
一の前記半導体装置から受信したシリアルデータを前記入力バッファ回路で受け取り、前記シリアルパラレル変換回路でパラレルデータに変換し、
前記フレーム同期回路で同期調整用フレーム検出してチャネル間でのフレーム同期を行い、
前記第１のパタンモニタにおいて、フレーム同期されたパラレルデータからスタートデリミタを検出すると、検出フラグを前記割り込みパタン発生器に送信し、
前記割り込みパタン発生器は、前記検出フラグを受信すると、割り込みフレームを生成し、所定時間経過後、割り込みイネーブル信号を活性化して前記スキュー補正回路に送信し、
前記スキュー補正回路は、割り込みフレームに対して、前記フレーム同期回路における同期処理で吸収したチャネル間スキューを相殺し、前記パラレルシリアル変換回路に送信し、
前記パラレルシリアル変換回路はシリアルデータを送信し、前記セレクタは、割り込みイネーブル信号により、スルーフレームと割り込みフレームを切り替え、
前記出力バッファ回路は、前記セレクタで選択されたシリアルデータを、前記一の半導体装置の対応するチャネルの入力バッファ回路に送信し、
一の前記半導体装置において、
前記入力バッファ回路で受信したシリアルデータを前記シリアルパラレル変換回路でパラレルデータに変換し、
前記フレーム同期回路で同期調整用フレームを検出しチャネル間のフレーム同期を行い、
前記第２のパタンモニタは、スルーフレームのパタンと期待値パタンの比較を行い、スタートデリミタの検出後、所定時間後に割り込みフレームを期待値パタンと比較し、スルーフレームと割り込みフレームの両方の判定を行い、判定結果を、相対的に低速な信号に変換して、出力端子から出力する、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
割り込みイネーブル信号と割り込みデータを生成する割り込み発生器と、
入力シリアルデータをスルーしてシリアル出力する経路のスルーデータと、前記割り込みデータをパラレルシリアル変換したシリアルデータとを入力し、前記割り込みイネーブル信号が非活性状態、活性状態のとき、前記スルーデータ、前記割り込みデータをそれぞれ選択してシリアル出力するセレクタと、
前記入力シリアルデータから、前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に、割り込みデータの生成、及び割り込みイネーブル信号の活性化を指示するように制御する回路と、
前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を前記入力シリアルデータに挿入する回路と、
前記第１の半導体装置から出力されるスルーデータと割り込みデータをマージしたパタンを比較するパタンモニタと、
を備えている半導体装置を少なくとも２つ用意し、
一の前記半導体装置から他の前記半導体装置に、前記入力シリアルデータを供給する工程と、
他の前記半導体装置が、一の前記半導体装置から受信したシリアルデータから前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に、割り込みデータの生成、及び割り込みイネーブル信号の活性化を指示する工程と、
他の前記半導体装置が、割り込みイネーブル信号に基づき、前記セレクタにてスルーデータと割り込みデータを切替え、スルーデータと割り込みデータをマージしたパタンをシリアルに一の前記半導体装置に送信する工程と、
一の前記半導体装置が、他の前記半導体装置から送信されたスルーデータと割り込みデータをマージしたパタンを期待値パタンと比較し、比較判定結果を、試験装置に出力する工程と、
を含む、ことを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインタフェースを備えた半導体装置に関し、特にテストに好適な装置及びテスト方法に関する。
【背景技術】
【０００２】
近時、半導体集積回路の動作周波数の高速化は顕著であり、例えばＤＩＭＭ（Dual Inline Memory Module）インタフェース等、ギガビット帯域の高速シリアル転送を実現するシリアルインタフェース（「SerDesインタフェース」、「Advanced  Memory  Buffer」ともいう）は、各チャネル毎に、入力バッファにシリアルに入力されるデータに同期したクロック及びデータを復元しパラレルデータに変換するデシリアライザと、送信パラレルデータをシリアルデータに変換するシリアライザを含み、チャネル間で同期してデータを受信する構成として、送信側からシリアルに伝送されるデータには所定の位置にフレーム同期パタンが周期的に挿入されており、受信側でフレーム・パタンを検出し、チャネル間でのフレーム同期が確保される。
【０００３】
図３は、従来のシリアルインタフェース回路を備えた半導体装置のテスト構成の一例を示す図である。図３を参照すると、半導体装置（チップ）１０において、０チャネル〜Ｎチャネル（ただし、Ｎは１以上の整数）のそれぞれは同一構成とされ、各チャネル毎に、受信シリアルデータを入力する入力バッファ回路１０１と、入力バッファ回路１０１で入力した受信シリアルデータをパラレルデータに変換するシリアルパラレル変換回路（ＳＰ）１０２と、シリアルパラレル変換回路１０２からのパラレルデータからフレーム同期パタンを検出しチャネル間でのフレーム同期を行うとともに、フレーム同期に際しての自チャネルのスキュー情報を取得するフレーム同期回路１０３と、パタン発生器（割り込みパタン発生器）１０９’で生成された割り込みイネーブル信号１１０と割り込みフレームデータ１１１を入力し、フレーム同期回路１０３からのスキュー情報（チャネル間でのフレーム同期タイミングに対する自チャネルの同期タイミング遅れ、進みの情報）１１２を受けスキューの補正を行うスキュー補正回路１０７と、スキュー補正回路１０７でスキューが補正されたパラレルパタンを受けシリアルデータに変換するパラレルシリアル変換回路（ＰＳ）１０４と、パラレルシリアル変換回路１０４からのシリアルデータと、入力バッファ回路１０１からの受信シリアルデータとを受け、スキュー補正回路１０７でスキュー補正された割り込みイネーブル信号が送信シリアルデータを示すとき、パラレルシリアル変換回路１０４からのシリアルデータを選択し、スキュー補正された割り込みイネーブル信号がスルーフレーム（入力バッファ回路１０１の出力）を示す時には、入力バッファ回路１０１から出力される受信シリアルデータを選択して出力するセレクタ１０６と、セレクタ１０６からの出力を、伝送路にシリアルに出力する出力バッファ回路１０５と、を備えている。
【０００４】
そして、チップ１０は、全チャネルに共通に、０〜Ｎチャネルの各フレーム同期回路１０３から出力されるフレーム同期されたパタンを受け取り期待値パタンと一致するか比較・監視するパタンモニタ１０８と、パタンモニタ１０８からの指示に基づき、割り込みイネーブル信号１１０と割り込みフレームデータ１１１の発生を行うパタン発生器１０９’を備えている。
【０００５】
なお、図３において、入力バッファ回路１０１とシリアルパラレル変換回路１０２の間には、入力シリアルデータからクロック及びデータを抽出するクロックアンドデータリカバリ回路（不図示）が設けられ、セレクタ１０６へのスルーデータ、及び、シリアルパラレル変換回路１０２には、不図示のクロックアンドデータリカバリ回路でサンプル出力されるデータが供給され、シリアルパラレル変換回路１０２の変換用のクロック信号も、不図示のクロックアンドデータリカバリ回路で抽出されたクロック信号が用いられる。
【０００６】
ＬＳＩテスタ等の測定装置２０は、被試験デバイス（ＤＵＴ）であるチップ１０の入力バッファ回路１０１にテストパタンを供給し、チップ１０の出力バッファ回路１０５から出力されるパタンデータを、期待値パタンと比較して、チップ１０のパス・フェイル（ファンクショナル試験）、あるいはＡＣ試験、マージン試験等の各種試験を行う。
【０００７】
割り込みの確認を行うには、測定装置２０からシリアルデータを、チップ１０の入力バッファ回路１０１に入力し、チップ１０では割り込みデータ（フレーム）をセレクタ１０６にてスルーフレーム（受信シリアルデータ）にマージし、出力バッファ回路１０５からシリアル出力し、測定装置２０はマージされたシリアルデータを入力して期待値パタンと比較する等の測定を行う。
【０００８】
なお、高速シリアルデータ伝送のテストとして、送信部から受信部に接続するループバックテストが知られている（特許文献１）。
【０００９】
【特許文献１】特開昭６３−３９２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近時、高速シリアルインタフェースにおけるシリアルデータの転送周波数の上昇は著しく、ＬＳＩテスタのテスト周波数は、高速シリアルデータの転送周波数に対応できない。あるいは、高速シリアルデータの転送周波数に対応するには、テスタの価格は極めて高価なものとなる。
【００１１】
このため、実使用時の高速でのシリアル伝送・割り込みのテストを行うことはできていない。
【００１２】
そして、転送レートが例えばＧＨｚオーダの高速テストを行うには、高価な高速テスタが必要とされ、テストコストが増大し、製品コストの上昇を招く。
【００１３】
一方、図４に示すように、一つのチップ１０において、１つのチャネルの出力バッファ回路１０５からのシリアルデータを同一チャネルの入力バッファ回路１０１に折り返し入力して、パタンモニタ１０８で期待値パタンと比較するというループバック形態でテストを行う場合、低速テスタにて高速シリアル転送に対処可能であるが、スルーフレームに割り込みフレームを割り込ませてテストを行うことはできない。これは、複数のチャネル０からＮに対してパタン発生器１０９’が１つであるためである。また、１つのチップを用いたループバックテストであるためでもある。なお、図４のループバックテストにおいて、チップ１の端子１１からは判定結果（パス／フェイル）が出力される。
【課題を解決するための手段】
【００１４】
本願で開示される発明は、上記課題を解消するため、概略以下の構成とされる。
【００１５】
本発明の一のアスペクトに係る装置は、割り込みイネーブル信号と割り込みデータを生成する割り込み発生器と、入力シリアルデータをそのままシリアル出力する経路のスルーデータと、前記割り込みデータをパラレルシリアル変換して得られるシリアルデータとを入力し、前記割り込みイネーブル信号が非活性状態、活性状態のとき、前記スルーデータ、前記割り込みデータをそれぞれ選択してシリアル出力するセレクタと、前記入力シリアルデータから、前記スルーデータに対して前記割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に対して前記割り込みデータの生成と前記割り込みイネーブル信号の活性化を指示するように制御する回路と、を備えている。
【００１６】
本発明において、前記スルーデータに対して前記割り込みデータを予め定められた位置にマージするように指示する情報を、対向装置が受信する入力シリアルデータに挿入し前記対向装置に送信する回路を備えた構成としてもよい。
【００１７】
本発明に係る装置において、複数のチャネルの各々が、シリアルデータを入力する入力バッファ回路と、前記入力バッファ回路に入力されたシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、同期調整用フレームを検出してチャネル間のフレーム同期をとるフレーム同期回路と、前記フレーム同期回路からスキュー情報を受け、割り込みイネーブル信号と割り込みフレームのスキューの補正を行うスキュー補正回路と、前記スキュー補正回路からの割り込みフレームをシリアルデータに変換するパラレルシリアル変換回路と、前記パラレルシリアル変換回路からの割り込みフレームと、前記入力バッファ回路からのスルーフレームとを受け、前記スキュー補正回路からの割り込みイネーブル信号が活性状態のとき、前記割り込みフレームを選択して出力し、割り込みイネーブル信号が非活性状態のとき、前記入力バッファ回路からのスルーフレームとを選択して出力するセレクタと、を備えている。本発明に係る装置においては、複数のチャネルに共通に、同期調整用フレーム、同期確認用フレームの開始を示すスタートデリミタ、同期確認用フレーム、同期確認用フレームの終わりを示すエンドデリミタを含むパラレルデータを生成する同期パタン発生器と、割り込みイネーブル信号と割り込みフレームを生成する割り込みパタン発生器と、前記フレーム同期回路でフレーム同期されたパラレルデータからスタートデリミタを検出すると、検出フラグを前記割り込みパタン発生器に出力する第１のパタンモニタと、を備え、前記割り込みパタン発生器は、前記第１のパタンモニタからの検出フラグを受け、前記割り込みイネーブル信号と割り込みフレームを生成し、さらに、スルーデータと割り込みデータをマージしたパタンを期待値パタンと比較し、比較判定結果を出力する第２のパタンモニタを備えている。
【００１８】
本発明の他のアスペクトに係る方法において、割り込みイネーブル信号と割り込みデータを生成する割り込み発生器と、入力シリアルデータをスルーしてシリアル出力する経路のスルーデータと、前記割り込みデータをパラレルシリアル変換したシリアルデータとを入力し、前記割り込みイネーブル信号が非活性状態、活性状態のとき、前記スルーデータ、前記割り込みデータをそれぞれ選択してシリアル出力するセレクタと、前記入力シリアルデータから、前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に、割り込みデータの生成、及び割り込みイネーブル信号の活性化を指示するように制御する回路と、前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を前記入力シリアルデータに挿入する回路と、前記第１の半導体装置から出力されるスルーデータと割り込みデータをマージしたパタンを期待値パタンと比較するパタンモニタと、を備えている半導体装置を少なくとも２つ用意し、
一の前記半導体装置から他の前記半導体装置に、前記入力シリアルデータを供給する工程と、
他の前記半導体装置が、一の前記半導体装置から受信したシリアルデータから前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込み発生器に、割り込みデータの生成、及び割り込みイネーブル信号の活性化を指示する工程と、
他の前記半導体装置が、割り込みイネーブル信号に基づき、前記セレクタにてスルーデータと割り込みデータを切替え、スルーデータと割り込みデータをマージしたパタンをシリアルに一の前記半導体装置に送信する工程と、
一の前記半導体装置が、他の前記半導体装置から送信されたスルーデータと割り込みデータをマージしたパタンを期待値パタンと比較し、比較判定結果を、試験装置に出力する工程と、を含む。
【発明の効果】
【００１９】
本発明によれば、スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報をシリアルデータに挿入して対向装置に送信し、対向装置側で入力シリアルデータから該情報を検出したとき割り込みデータを生成し、割り込みイネーブル信号の活性化してスルーデータから割り込みデータに切り替えるようにしたことにより、ループバックテストにおいて割り込みテストを可能としている。
【００２０】
また、本発明によれば、シリアルインタフェースの高速テストを行う場合にも、高価な高速テスタは不要とされ、テストコストの増大を抑止低減可能としている。
【発明を実施するための最良の形態】
【００２１】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。本発明は、図１を参照すると、割り込みイネーブル信号と割り込みデータを生成する割り込みパタン発生器（１０９）と、入力シリアルデータをスルーしてシリアル出力する経路のスルーデータと、前記割り込みデータをパラレルシリアル変換したシリアルデータとを入力し、前記割り込みイネーブル信号が非活性状態、活性状態のとき、前記スルーデータ、前記割り込みデータをそれぞれ選択してシリアル出力するセレクタ（１０６）と、前記入力シリアルデータから、前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、前記割り込みパタン発生器に、割り込みデータの生成、及び割り込みイネーブル信号の活性化を指示するように制御する回路（１１４）と、前記スルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を前記入力シリアルデータに挿入する回路（１１３）と、前記第１の半導体装置から出力されるスルーデータと割り込みデータをマージしたパタンを期待値パタンと比較するパタンモニタ（１１５）と、を備えている半導体装置を２つ用意して対向配置し、ループバックテストにより、高速シリアル転送の試験を可能としており、さらに、スルーフレームと割り込みフレームをマージした割り込みフレームテストを可能としている。
【００２２】
本発明においては、テストの際に、対向配置される２つの半導体装置の一方から他の半導体装置に、入力シリアルデータを供給する。
【００２３】
他の半導体装置において、一方の半導体装置から受信したシリアルデータからスルーデータに対して割り込みデータを予め定められた位置にマージするように指示する情報を検出したとき、割り込み割り込みパタン発生器に、割り込みデータの生成、及び、割り込みイネーブル信号の活性化を指示する。
【００２４】
前記他の半導体装置において、割り込みイネーブル信号に基づき、前記セレクタにてスルーデータと割り込みデータを切替え、スルーデータと割り込みデータをマージしたパタンをシリアルに一方の半導体装置に送信する。
【００２５】
前記一方の半導体装置において、前記他の半導体装置から送信されたスルーデータと割り込みデータをマージしたパタンを期待値パタンと比較し、比較判定結果を、試験装置に出力する。以下実施例に即して詳細に説明する。
【実施例】
【００２６】
図１は、本発明の一実施例の構成を示す図である。図１において、図３と同一の要素には同一の参照符号が付されている。図１を参照すると、本実施例は、同一構成の２つのチップ（Ａ、Ｂ）１０Ａ、１０Ｂを備え、各チップは、同期調整用フレーム、スタートデリミタ、同期確認用フレーム、エンドデリミタを含むパラレルデータを生成する同期パタン発生器１１３と、割り込みイネーブル信号１１０と割り込みフレーム（割り込みデータ）１１１とを生成する割り込みパタン発生器１０９と、対向チップの同期パタン発生器１１３で生成され対向チップから送信された受信データのパタンを比較する第１のパタンモニタ１１４と、対向チップ側から送信された、スルーデータと割り込みデータをマージした受信データのパタンを期待値パタンと比較する第２のパタンモニタ１１５と、を備えている。複数チャネルに共通に、同期パタン発生器１１３、割り込みパタン発生器１０９、第１のパタンモニタ１１４、第２のパタンモニタ１１５を備えた構成は、図３を参照して説明した従来の構成と相違しており、本発明の特徴の１つをなしている。
【００２７】
そして、各チップは、チャネル毎に、入力バッファ回路１０１と、入力バッファ回路１０１に入力されたシリアルデータをパラレルデータに変換するシリアルパラレル変換回路１０２と、同期調整用フレームを検出してチャネル間のフレーム同期をとるフレーム同期回路１０３と、フレーム同期回路１０３におけるフレーム同期におけるスキュー情報１１２（全チャネルでフレーム同期をとるに際して調整された自チャネルのスキュー値）を受け、割り込みイネーブル信号１１０と割り込みフレーム１１１のスキューの補正を行うスキュー補正回路１０７と、スキュー補正回路１０７でスキューが補正された割り込みイネーブル信号を選択制御信号として受け、パラレルシリアル変換回路１０４からの割り込みフレームと、入力バッファ回路１０１からのスルーフレーム（不図示のクロックアンドデータリカバリ回路で復元されたシリアルデータ）とを切り替えるセレクタ１０６と、を備えている。なお、図１においても、図３と同様、入力バッファ回路１０１とシリアルパラレル変換回路１０２の間には、入力シリアルデータからクロック及びデータを抽出するクロックアンドデータリカバリ回路（不図示）が設けられており、セレクタ１０６へのスルーデータ、及び、シリアルパラレル変換回路１０２には、不図示のクロックアンドデータリカバリ回路でサンプル出力されるデータが供給され、シリアルパラレル変換回路１０２の変換用のクロック信号も、不図示のクロックアンドデータリカバリ回路で抽出されたクロック信号が用いられる。
【００２８】
図１に示すように、本実施例では、同一構成の２つのチップを対向配置する。かかるテスト設定（セットアップ）により、例えばＧＨｚオーダーの高速シリアル転送の割り込みフレームテストを、低速テスタで試験することができる。かかる構成は、本発明の特徴の１つをなしている。以下では、チップ１０Ｂが被試験デバイス（ＤＵＴ；Device Under Test）、チップ１０Ａはテスタのロードボード等試験治具に搭載される基準デバイス（ＫＧＤ；Known Good Device）であるものとする。なお、チップ１０ＡをＤＵＴとし、チップ１０Ｂをロードボード等の試験治具に搭載するＫＧＤとし、チップ１０Ａのテスト結果をチップ１０Ａの端子１１からテスタに供給するようにしてもよいことは勿論である。以下、図１を参照して、本実施例の動作を説明する。
【００２９】
チップ１０Ａにおいて、同期パタン発生器１１３で同期調整用フレーム、スタートデリミタ、同期確認用フレーム、エンドデリミタを含むパラレルデータを生成する。同期パタン発生器１１３は、テスト用に、チャネル間でスキューを可変に付加する機能を備えている。
【００３０】
チップ１０Ａのスキュー補正回路１０７では、スキュー補正は行わず（スキュー補正を行わないパスが、スキュー補正回路１０７内で選択される）、同期パタン発生器１１３からのパラレルデータを入力し、そのまま、チップ１０Ａのパラレルシリアル変換回路１０４に送信する。
【００３１】
チップ１０Ａのパラレルシリアル変換回路１０４は、同期パタン発生器１１３からのパラレルデータをパラレルシリアル変換し、セレクタ１０６に供給する。
【００３２】
チップ１０Ａのセレクタ１０６では、パラレルシリアル変換回路１０４からのシリアルデータを選択し、チップ１０Ａの出力バッファ回路１０５から、チップ１０Ｂの対応するチャネルの入力バッファ回路１０１に送信する。
【００３３】
チップ１０Ｂにおいては、チップ１０Ａから受信したシリアルデータを入力バッファ回路１０１で受け取り、シリアルパラレル変換回路１０２においてシリアルデータをパラレルデータに変換し、フレーム同期回路１０３で、同期調整用フレーム検出し、チャネル間でのフレーム同期を行う。
【００３４】
チップ１０Ｂのパタンモニタ１１４において、フレーム同期されたパラレルデータから、スタートデリミタを検出すると、検出フラグを、チップ１０Ｂの割り込みパタン発生器１０９に送信する。
【００３５】
チップ１０Ｂの割り込みパタン発生器１０９は、パタンモニタ１１４から出力された検出フラグを受信すると、割り込みフレーム１１１を生成し、予め定められた所定時間経過後、割り込みイネーブル信号１１０を生成し、チップ１０Ｂのスキュー補正回路１０７に送信する。
【００３６】
チップ１０Ｂのスキュー補正回路１０７は、割り込みパタン発生器１０９からの割り込みフレームを受け、チップ１０Ｂのフレーム同期回路１０７でのフレーム同期処理で吸収したチャネル間のスキューを補正し（自チャネルのスキューをキャンセルする）、チップ１０Ｂのパラレルシリアル変換回路１０４に送信し、パラレルシリアル変換回路１０４はシリアルデータをセレクタ１０６に出力する。
【００３７】
チップ１０Ｂのセレクタ１０６では、割り込みイネーブル信号１１０により、スルーフレームと、パラレルシリアル変換回路１０４からの割り込みデータを切替える。
【００３８】
チップ１０Ｂの出力バッファ回路１０５は、セレクタ１０６で選択されたシリアルデータをチップ１０Ａの対応するチャネルの入力バッファ回路１０１に送信する。
【００３９】
チップ１０Ａにおいて、入力バッファ回路１０１で受信したシリアルデータを、シリアルパラレル変換回路１０２でパラレルデータに変換し、フレーム同期回路１０３で同期調整用フレームを検出し、チャネル間のフレーム同期を行う。
【００４０】
チップ１０Ａのパタンモニタ１１５は、スルーフレームのパタンと期待値パタンの比較を行い、スタートデリミタの検出後、予め定められた所定時間後に、割り込みフレームを期待値パタンと比較する。
【００４１】
これにより、スルーフレームと割り込みフレームの両方の判定（受信したスルーフレームと割り込みフレームが期待値パタンと一致するか）を行う。
【００４２】
チップ１０Ａのパタンモニタ１１５での判定結果は、低速な信号に変換して出力端子１１から出力される。低速なテスタ（不図示）では、出力端子１１の出力値から、パス／フェイル等のテストを可能としている。なお、低速なテスタ（不図示）で、チップ１０Ａ、チップ１０Ｂでの高速転送を可能とするため、該テスタからチップに供給するクロック信号は、テスタの治具上に配設された逓倍回路で周波数を逓倍し、この逓倍クロック信号をチップに供給するようにしてもよい。
【００４３】
図２は、図１に示した本発明の一実施例の動作を説明するためのタイミング図である。
【００４４】
チップ１０Ａの同期パタン発生器１１３で、同期調整用フレーム、スタートデリミタ、同期確認割り込み確認パタン、エンドデリミタを含むパラレルデータを生成し、スキュー調整は行わず、パラレルシリアル変換回路１０４でパラレルシリアル変換し、出力バッファ回路１０５から対応するチャネルのチップ１０Ｂの入力バッファ回路１０１に送信する。
【００４５】
図２において、スルーデータは、図１のチップ１０Ｂの入力バッファ回路１０１に入力され、不図示のクロックアンドデータリカバリ回路で復元されたデータであって、セレクタ１０６、出力バッファ回路１０５を介して、対応するチャネルのチップ１０Ａの入力バッファ回路１０１に入力されるシリアルデータである。割り込みデータは、チップ１０Ｂの割り込みパタン発生器１０９から出力される割り込みフレームである。割り込みイネーブル信号は、チップ１０Ｂの割り込みパタン発生器１０９から出力される割り込みイネーブル信号１１０である（スキュー補正回路１０７でスキュー補正されている）。マージデータは、チップ１０Ｂのセレクタ１０６で割り込みデータとスルーデータをマージし、チップ１０Ａの入力バッファ回路１０１に入力される信号である。
【００４６】
チップ１０Ｂにおいて、チップ１０Ａの各チャネルから送信される同期調整用フレームを受け取ったチップ１０Ｂのフレーム同期回路１０３では、フレーム同期を行う。この間、チップ１０Ｂにおいて、割り込みイネーブル信号がＬＯＷレベルとされ、チップ１０Ａはチップ１０Ｂからのスルーデータを受信する。
【００４７】
チップ１０Ｂのパタンモニタ１１４でスタートデリミタ（同期確認／割り込み確認パタンの開始を指示する予め定められたパタン）を検出すると、割り込みパタン発生器１０９が割り込みパタン１１１を生成し（図２の￣ＵＰ１、￣ＵＰ２、…、￣ＵＰ６）、所定時間経過後、割り込みイネーブル信号１１０を所定の期間ＨＩＧＨレベルとする。図２では、スタートデリミタの検出から単位期間の２倍の期間遅れて、単位期間の２倍のパルス幅で、割り込みイネーブル信号がＨＩＧＨレベルとされ、この期間、チップ１０Ｂのセレクタ１０６は、割り込みデータ（パラレルシリアル変換回路１０４からのシリアルデータ）（￣ＵＰ３と￣ＵＰ４）を選択出力する。割り込みイネーブル信号がＨＩＧＨレベルからＬＯＷレベルとなると、チップ１０Ｂのセレクタ１０６は、入力バッファ回路１０１からのスルーデータを選択し、チップ１０Ｂのパタンモニタ１１４によるエンドデリミタの検出で同期確認／割り込み確認パタンのシーケンスが終了する。図２に示す例では、チップ１０Ａにチップ１０Ｂから送信されるマージパタンは、スルーデータのＵＰ１、ＵＰ２と、切り替えられた割り込みデータの￣ＵＰ３、￣ＵＰ４、さらに割り込みデータからスルーデータに切り替えられたデータＵＰ５、ＵＰ６となる。
【００４８】
チップ１０Ａのパタンモニタ１１５は、スタートデリミタの検出後のスルーデータＵＰ１、ＵＰ２のあと、割り込みデータ￣ＵＰ３、￣ＵＰ４を期待値パタンと比較し、つづいて、スルーデータＵＰ５、ＵＰ６を期待値パタンと比較し、比較判定結果を出力端子１１に出力する。
【００４９】
少なくとも２つのチップ１０Ａ、１０Ｂを用いることで、スルーフレームと割り込みフレームの２種類のフレームを生成し、ループバック試験によるフレーム割り込みテストを可能としている。
【００５０】
すなわち、本実施例によれば、高速シリアルインタフェースの出力バッファと入力バッファを対向してつなぎ、送受信の判定は、チップ内部のモニタ回路で処理するため、高速動作でのフレーム割り込みテストを、低速なテスタ等の測定装置でテスト可能としている。
【００５１】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得る各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するタイミング図である。
【図３】従来の高速インタフェース回路のテストセットアップを示す図である。
【図４】従来の高速インタフェース回路のループバックテストを示す図である。
【符号の説明】
【００５３】
１０、１０Ａ、１０Ｂ  チップ
１１  出力端子
２０  測定装置（テスタ）
１０１  入力バッファ回路
１０２  シリアルパラレル変換回路
１０３  フレーム同期回路
１０４  パラレルシリアル変換回路
１０５  出力バッファ回路
１０６  セレクタ
１０７  スキュー補正回路
１０８  パタンモニタ
１０９  割り込みパタン発生器
１０９’  パタン発生器
１１０  割り込みイネーブル信号
１１１  割り込みデータ（割り込みフレーム）
１１２  スキュー情報
１１３  同期パタン発生器
１１４  第１のパタンモニタ
１１５  第２のパタンモニタ
【図１】
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【図２】
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【図３】
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【図４】
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