(57)【特許請求の範囲】
【請求項１】
金属−絶縁体−金属（ＭＩＭ）キャパシタを形成する方法であって、
工作物を提供することと、
前記工作物の上にレベル間誘電体（ＩＬＤ）層を被着させることと、
前記ＩＬＤ層中に、第１の深さを有する第１パターンを形成することと、
前記ＩＬＤ層中に、前記第１の深さよりも深い第２の深さを有する第２パターンを形成することと、
前記第１パターンの上に、第１導電層を配設することと、
前記第２パターンの上に、第２導電層を配設することと、
少なくとも前記第２導電層の上に第１誘電体層を配設することと、
前記第１誘電体層の上に、第３導電層を配設することと
を含み、
前記第１導電層を配設することが、
前記ＩＬＤ層の上にフォトレジストを形成することと、
前記第１パターンの上から前記フォトレジストを除去することと、
前記第１導電層を被着させることと
を含み、
前記第２パターンの上の前記第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタが形成する、前記方法。
【請求項２】
前記第１パターンを形成することが、メタライゼーション層中に複数の導電ライン用のパターンを形成することを含む、請求項１に記載の方法。
【請求項３】
前記第２パターンを形成することが、ビア層中にＭＩＭキャパシタ用のパターンを形成することを含み、
前記第１パターンを形成することが、前記複数の導電ラインのうちの１つの下に少なくとも１つのビアを形成することを含む、請求項２に記載の方法。
【請求項４】
前記第２導電層を配設することが、前記第１パターンの上に前記第２導電層を配設することを含み、前記第１誘電体層を配設することが、前記第１パターンの上に前記第１誘電体層を配設することを含み、前記第３導電層を配設することが、前記第１パターンの上に前記第３導電層を配設することを含む、請求項１に記載の方法。
【請求項５】
化学機械研磨（ＣＭＰ）プロセスを利用して、前記ＩＬＤ層の上面の上から、前記第１導電層、第２導電層、第１誘電体層、および第３導電層を除去することをさらに含む、請求項４に記載の方法。
【請求項６】
前記ＩＬＤ層の上にフォトレジストを形成する前に、前記ＩＬＤ層の上に第４導電層を配設することと、
前記第１導電層を被着させる前に、前記ＩＬＤ層の少なくとも前記第２パターンの上に第２誘電体層を配設することとをさらに含み、前記第２パターンの上の前記第４導電層、第２誘電体層、および第２導電層が、第２のＭＩＭキャパシタを形成する、請求項４に記載の方法。
【請求項７】
化学機械研磨（ＣＭＰ）プロセスを利用して、前記ＩＬＤ層の上面の上から、前記第４導電層、第２誘電体層、第１導電層、第２導電層、第１誘電体層、および第３導電層を除去することをさらに含む、請求項６に記載の方法。
【請求項８】
前記第４導電層が導電バリア・ライナを含む、請求項６に記載の方法。
【請求項９】
前記第４導電層がシード層をさらに含み、第１導電層を配設することが、前記シード層の上に前記第１導電層を電気メッキすることを含む、請求項８に記載の方法。
【請求項１０】
前記第１のＭＩＭキャパシタと前記第２のＭＩＭキャパシタが並列に接続されるように、前記第３導電層を前記第４導電層に結合することをさらに含む、請求項６に記載の方法。
【請求項１１】
金属−絶縁体−金属（ＭＩＭ）キャパシタであって、
工作物と、
前記工作物の上に被着させたレベル間誘電体（ＩＬＤ）層と
を備えており、
前記ＩＬＤ層が、
第１の深さの第１パターンと、
前記第１の深さよりも深い第２の深さの第２パターンと
を含み、
前記ＩＬＤ層の前記第１パターンの上に配設した第１導電層と、ここで、前記第１導電層の配設は、前記ＩＬＤ層の上にフォトレジストを形成することと、前記ＩＬＤ層の前記第１パターンの上から前記フォトレジストを除去することと、前記第１導電層を被着させることとによって行われている、
前記ＩＬＤ層の前記第２パターンの上に配設した第２導電層と、
前記第２導電層の上に配設した第１誘電体層と、
前記第１誘電体層の上に配設した第３導電層と
を備えており、前記第２パターンの上の前記第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタを形成する、前記ＭＩＭキャパシタ。
【請求項１２】
前記第１のＭＩＭキャパシタの少なくとも一部が、前記ＩＬＤ層のビア層中に存在する、請求項１１に記載のＭＩＭキャパシタ。
【請求項１３】
前記ＩＬＤ層の前記第１パターンおよび前記第２パターンの上に配設した第４導電層と、
前記ＩＬＤ層の前記第２パターンの前記第２導電層と前記第４導電層の間に配設した第２誘電体層とをさらに備えており、前記第２パターンの上の前記第４導電層、第２誘電体層、および第２導電層が、第２のＭＩＭキャパシタを形成する、請求項１１に記載のＭＩＭキャパシタ。
【請求項１４】
前記第４導電層が、下にある導電ラインに結合する、請求項１３に記載のＭＩＭキャパシタ。
【請求項１５】
前記ＩＬＤ層の前記第１パターンおよび前記第２パターンの上に配設した少なくとも１つの第５導電層と、
前記ＩＬＤ層の前記第２パターンの上に配設した少なくとも１つの第３誘電体層とをさらに備え、前記第２パターンの上の前記少なくとも１つの第５導電層、前記少なくとも１つの第３誘電体層、および下にある第４または第５導電層が、少なくとも第３のＭＩＭキャパシタを形成する、請求項１３に記載のＭＩＭキャパシタ。
【請求項１６】
金属−絶縁体−金属（ＭＩＭ）キャパシタを形成する方法であって、
工作物を提供することと、
前記工作物の上にレベル間誘電体（ＩＬＤ）層を被着させることと、
前記ＩＬＤ層中に、第１の深さを有する第１パターンを形成することと、
前記ＩＬＤ層中に、第２の深さを有する第２パターンを形成することと、
前記第１のパターンが暴露され且つ前記第２のパターンが被覆されているようにフォトレジスト層を被着させることと、
前記ＩＬＤ層の前記第１パターンの上に、第１導電層を配設することと、
前記第２のパターンを暴露するように前記フォトレジスト層を除去することと、
前記ＩＬＤ層の前記暴露された第２パターンの上に、第２導電層を配設することと、
少なくとも前記第２導電層の上に第１誘電体層を配設することと、
前記第１誘電体層の上に、第３導電層を配設することと
を含み、前記第２パターンの上の前記第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタを形成する、前記方法。
【請求項１７】
金属−絶縁体−金属（ＭＩＭ）キャパシタを形成する方法であって、
工作物を提供することと、
前記工作物の上にレベル間誘電体（ＩＬＤ）層を被着させることと、
前記ＩＬＤ層中に、第１の深さを有する第１パターンを形成することと、
前記ＩＬＤ層中に、第２の深さを有する第２パターンを形成することと、
前記パターン化されたＩＬＤ層の上に、第１導電層を配設することと、
前記第１導電層の上にフォトレジスト層を被着させることと、
前記第１のパターンを暴露するように前記フォトレジストの一部を除去することと、
前記ＩＬＤ層の前記第１パターンの上に、第２導電層を配設することと、
前記ＩＬＤ層の前記第２パターンを覆う前記導電層を暴露するように前記フォトレジストの残りを除去すること、
前記ＩＬＤ層中の少なくとも前記暴露された第２導電層の上に第１誘電体層を配設することと、
前記ＩＬＤ層中の前記暴露された第２パターンを覆う前記第１誘電体層の上に、第３導電層を配設することと、
少なくとも前記第３導電層の上に第２誘電体層を配設することと、
前記第２誘電体層の上に第４導電層を配設することと
を含み、前記第２パターンの上の前記第３導電層、第２誘電体層、および第４導電層が、第１のＭＩＭキャパシタを形成し、及び前記第２パターンの上の前記第１導電層、第１誘電体層、および第３導電層が、第２のＭＩＭキャパシタを形成する、前記方法。
【請求項１８】
金属−絶縁体−金属（ＭＩＭ）キャパシタであって、
工作物と、
前記工作物の上に被着させたレベル間誘電体（ＩＬＤ）層と
を備えており、
前記ＩＬＤ層が、
第１の深さの第１パターンと、
前記第１の深さよりも深い第２の深さの第２パターンと
を含み、
前記ＩＬＤ層の前記第１パターンの上に配設した第１導電層と、ここで、フォトレジスト層は、当該第１の第１導電層が配設される前に、前記第１のパターンが暴露され且つ前記第２のパターンが被覆されているように被着され、そして、当該第１の第１導電層が配設された後に、前記第２のパターンが暴露するように除去される、
前記ＩＬＤ層の前記暴露された第２パターンの上に配設した第２導電層と、
前記第２導電層の上に配設した第１誘電体層と、
前記第１誘電体層の上に配設した第３導電層と
を備えており、前記第２パターンの上の前記第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタを形成する、前記ＭＩＭキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、半導体デバイスの製作に関し、より詳細には、ＭＩＭキャパシタ（MIM capacitor）（金属−絶縁体−金属キャパシタ）に関する。
【背景技術】
【０００２】
半導体は、例えば、ラジオ、テレビ、携帯電話、およびパーソナル・コンピュータ装置を含めて、電子機器に応用する集積回路に使用される。集積回路は一般に、単結晶シリコン中に製作された複数のトランジスタを含む。１つの半導体製品には何百万もの半導体デバイスがあるのが普通である。現在、集積回路の多くは、相互接続部用の複数のメタライゼーション・レベルを有する。
【０００３】
キャパシタは、電荷を蓄積するために半導体デバイスで広範に使用される素子である。キャパシタは本質的に、絶縁体によって分離された２枚の導電プレートを備える。容量、すなわち、印加電圧当たりキャパシタによって保持される電荷の量は、ファラッドで計られ、例えば、プレートの面積、プレートの間隔、およびプレート間の絶縁体の誘電率の値など、いくつかのパラメータによって決まる。キャパシタは、フィルタ、アナログ−デジタル・コンバータ、メモリ・デバイス、制御応用例その他多くのタイプの半導体デバイスで使用される。
【０００４】
キャパシタの１つのタイプは、ＭＩＭキャパシタ（金属−絶縁体−金属キャパシタ）であり、これは、例えば混合信号デバイスおよび論理デバイスでしばしば使用される。ＭＩＭキャパシタを使用して、様々な半導体中に電荷を蓄積する。ＭＩＭキャパシタは一般に、例えば、ディープ・トレンチ・メモリ・キャパシタ（deep trench memory capacitor）よりも必要とされる容量がはるかに小さい。ＭＩＭキャパシタの容量の要件は、例えば、１ｆＦ／μｍ２とし得る。ＭＩＭキャパシタは一般に、半導体ウェハ上に、ウェハ表面に平行に２枚の金属プレートが誘電体をはさんだ状態で水平に形成される。これらの金属プレートの少なくとも一方は通常、デバイスのメタライゼーション層（金属相互接続層）中に形成される。ＢＥＯＬ（back-end-of-line：バック・エンド・ライン）による構造内に埋め込まれたＭＩＭキャパシタは、これまで多くのＶＬＳＩ（超大規模集積）論理デバイスで使用されてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
水平ＭＩＭキャパシタは、半導体デバイス製作において、ウェハ上に第１メタライゼーション層を形成することから始まる段階であるＢＥＯＬにおいて製造する。ＭＩＭキャパシタは一般に、ＢＥＯＬにおいて、第１リソグラフィ・マスクを使用して、半導体ウェハの第１の、またはその後で被着させた水平メタライゼーション層中に容量性下部プレートを形成することによって形成する。ＲＩＥ（反応性イオン・エッチング）などの第１エッチング・ステップを用いて、この下部プレートにマスク・パターンを転写する。この容量性下部プレートの上にキャパシタ誘電体を被着させ、第２マスク／ＲＩＥステップを用いて、このキャパシタ誘電体をパターニングする。このキャパシタ誘電体の上に容量性上部プレート材料を被着させ、第３マスク／ＲＩＥステップを用いて、容量性上部プレートを形成する。各マスク／ＲＩＥステップにより、ＭＩＭキャパシタの製作プロセスに労力およびコストが追加される。
【課題を解決するための手段】
【０００６】
本発明の実施形態により、ＭＩＭキャパシタ構造を形成する方法として１枚のマスクだけでよいという技術的な利点が得られる。この方法は、デュアル・ダマシンＢＥＯＬ構造に埋め込まれた、容量密度が高いＭＩＭキャパシタを製作するプロセスを含む。本発明の実施形態によれば、デュアル・ダマシン構造中に、単一の水平ＭＩＭキャパシタまたは複数の並列な水平ＭＩＭキャパシタを製作することができる。
【０００７】
本発明の好ましい実施形態によれば、ＭＩＭキャパシタを形成する方法は、工作物（workpiece）を提供することと、この工作物の上にＩＬＤ（レベル間誘電体（inter-leveldielectric））層を被着させることと、このＩＬＤ層中に、ＩＬＤ層の範囲内で第１の深さを有する第１パターンを形成することとを含む。このＩＬＤ層中に、ＩＬＤ層の範囲内で第２の深さを有する第２パターンを形成する。この第２の深さは、第１の深さよりも深い。ＩＬＤ層の第１パターンの上に、第１導電層を配設する。ＩＬＤ層の第２パターンの上に第２導電層を配設し、少なくとも第２導電層の上に第１誘電体層を配設する。第１誘電体層の上に、第３導電層を配設する。第２パターンの上の第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタを形成する。
【０００８】
本発明の別の好ましい実施形態によれば、ＭＩＭキャパシタは、工作物およびこの工作物の上に被着させたＩＬＤ層を含む。このＩＬＤ層は、第１の深さの第１パターンと、第１の深さよりも深い第２の深さの第２パターンとを含む。ＩＬＤ層の第１パターンの上に、第１導電層を配設する。ＩＬＤ層の第２パターンの上に第２導電層を配設し、第２導電層の上に第１誘電体層を配設し、第１誘電体層の上に第３導電層を配設する。ＩＬＤ層の第２パターンの上の第２導電層、第１誘電体層、および第３導電層が、第１のＭＩＭキャパシタを形成する。
【０００９】
本発明の実施形態の利点には、半導体デバイス中にＭＩＭキャパシタを形成する簡略化されたプロセスが提供されることが含まれる。デュアル・ダマシン・プロセスの２重深さ構造（two-depth structure）を利用して、ＩＬＤ層の深いビア部分にＭＩＭキャパシタを形成し、浅いメタライゼーション層中に導電ライン（conductiveline）を同時に形成する。単一のＭＩＭキャパシタまたは複数の並列なＭＩＭキャパシタを形成するのに必要とされるマスクは１枚だけでよく、その結果、生産の時間、コスト、および労力が節約される。平坦化ステップを用いて、ＩＬＤ層すなわち誘電体層のＭＩＭキャパシタ用のパターン内にＭＩＭキャパシタ構造を形成する。並列なＭＩＭキャパシタは並列に接続することができ、それによって、ＭＩＭキャパシタ構造の容量が増加する。
【００１０】
本発明の上記の特徴は、以下の説明を添付の図面と併せ読めばより明確に理解されよう。
【００１１】
異なる図の中の対応する数字および記号は、特に指示がない限り対応する部分を指す。図は、好ましい実施形態の該当する態様を明確に示すように描かれており、必ずしも原寸に比例していない。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の好ましい実施形態を説明し、その後で、これらの実施形態のいくつかの利点を論じる。各図にはＭＩＭキャパシタ構造を１つしか示していないが、各層内には多数のＭＩＭキャパシタ構造および導電ラインが存在し得る。便宜上、誘電体材料および導電材料の層は概ね、説明に出てくる順番で（例えば、第１、第２、第３と）番号付けする。この番号付けは、例えば、被着、処理、または除去の好ましい順番を示すものではない。
【００１３】
図１〜図３に、様々な製造段階における、本発明の第１実施形態によるＭＩＭキャパシタを含む半導体デバイス１００の断面図を示す。図１を参照すると、工作物１１２が提供される。好ましくは、工作物１１２は、単結晶シリコンの上の、おそらくはそれに接した酸化シリコンまたは任意のlow-kの誘電体を含む。工作物１１２は、他の導電層、またはトランジスタ、ダイオードなど他の半導体素子を含み得る。あるいは、シリコンの代わりに、例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣなどの化合物半導体を使用することもできる。
【００１４】
工作物１１２の上に誘電体層１１４を被着させる。好ましくは、誘電体層１１４は、窒化シリコン、酸化タンタル、またはＢＳＴＯ（蓚酸バリウムストロンチウムチタニル（barium strontium titanate oxide））などの高誘電率のＩＬＤ層を含む。あるいは、誘電体層１１４は、例えば、酸窒化シリコン、二酸化シリコン、または、誘電率ｋが３．６以下の低誘電率材料を含み得る。低誘電率材料を使用する場合、例えば、この材料をスピンにより塗布し（spin-on）、次いで、約４００℃の加熱ステップ（ベーク）にかけて溶媒を除去することができる。あるいは、低誘電率材料は、ＣＶＤ（化学気相成長）プロセスを利用して被着させることができる。
【００１５】
誘電体層１１４をパターニングしエッチングして、複数の導電ライン用の少なくとも１つの第１パターン１１６およびＭＩＭキャパシタ用の少なくとも１つの第２パターン１１８を画定する区域またはトレンチを形成する。好ましくは、デュアル・ダマシン・プロセスにおいて、リソグラフィおよびＲＩＥなどのエッチング・プロセスを利用して、導電ライン用のパターン１１６を画定し、別のリソグラフィおよびＲＩＥなどのエッチング・プロセスを利用して、ＭＩＭキャパシタ・パターン１１８を画定する。第１パターン１１６は、ＩＬＤ層１１４の範囲内の第１の深さ１２０を有し、第２パターン１１８は、ＩＬＤ層１１４の範囲内の第２の深さ１２４を有する。好ましくは、第２の深さ１２４は、第１の深さ１２０よりも深く、導電ラインの深さ１２０とビア層の深さ１２２を合わせたものに等しい。好ましくは、浅いパターン１１６をパターニングする前に、深いパターン１１８をパターニングするが、あるいは、例えば浅いパターン１１６を最初にパターニングすることもできる。
【００１６】
一実施形態では、好ましくは、ＭＩＭキャパシタ用のパターン１１８の深さ１２４は、金属配線の深さ１２０とビア１５０の深さ１２２を合わせたものであり、例えば、ＩＬＤ層１１４の深さ全体と得る（これは、図１には示しておらず、図１０のビア３５０を参照されたい）。好ましくは、導電ライン用のパターン１１６は、導電ラインに必要とされる第１の深さ１２０を含む。
【００１７】
ＭＩＭキャパシタ用のパターン１１８のトレンチは一般に、深さ約０．２〜１μｍであり、例えば、円形、矩形、または正方形の形状とし得る。このトレンチの面積は、ＭＩＭキャパシタの所望の容量に応じて変化し、典型的には、２〜３μｍ２から最大で約１００μｍ２の範囲である。ＭＩＭキャパシタの面積が大きいほど、容量は大きい。
【００１８】
誘電体層１１４の上に、デバイス１００の表面全体にわたってフォトレジスト１２８を被着または形成する。フォトレジスト１２８は、ポジまたはネガのレジストを含み得るが、好ましくは、例えば、スピンにより塗布し得る感光性ポリマーを含む。あるいは、フォトレジスト１２８は、例えば、他のレジストを含み得る。
【００１９】
リソグラフィ技術を利用してフォトレジスト１２８をパターニングして、ＭＩＭキャパシタ用のパターン１１８の上にフォトレジスト１２８を残し、導電ライン用のパターン１１６を露出させる。フォトレジスト１２８が、誘電体層１１４のＭＩＭキャパシタ用のパターン１１８の領域を覆い保護する状態で、導電ライン用のパターン１１６の領域の誘電体層１１４の上に導電材料１３０を被着または形成する。本明細書では、導電材料１３０を第１導電層とも称する。導電材料１３０は、例えば銅を、マグネシウム、アルミニウム、インジウム、またはこれらの組合せと組み合わせたものなどの銅合金を含み得る。あるいは、導電材料１３０は、例えばアルミニウムなど、他の金属を含み得る。第１導電層１３０は、例えばＣＶＤを利用して付着させることができるが、他の被着技術を利用することもできる。
【００２０】
図２に示すように、ＭＩＭキャパシタ用のパターン１１８の領域からフォトレジスト１２８を除去し、誘電体層１１４の表面を清浄化する。ＭＩＭキャパシタ用のパターン１１８の領域内の誘電体層１１４の上と、導電ライン用のパターン１１６の領域内の第１導電層１３０の上に導電層１３４を被着させる。本明細書では、導電層１３４は第２導電層とも称する。好ましくは、第２導電層１３４は、例えば、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕなどの導電材料、または他の導電材料、あるいはこれらの組合せを含む。第２導電層１３４は、例えば、ＣＶＤ、ＰＶＤ（物理気相成長法）、蒸着、メッキ、またはこれらの組合せを利用して、第１のＭＩＭキャパシタの誘電体層１１４の上に形成することができる。好ましくは、第２導電層１３４の厚さは、例えば、約５００Å〜４０００Åとする。
【００２１】
第２導電層１３４の上に誘電体層１３６を被着させる。本明細書では、誘電体層１３６は第１誘電体層とも称する。好ましくは、第１誘電体層１３６は、例えば、酸化シリコン、窒化シリコン、Ｔａ２Ｏ５、酸化アルミニウム、チタン酸ストロンチウム、ＢＳＴＯ、またはこれらの組合せ、あるいは他の誘電体材料を含む。第１誘電体層１３６は、例えば、ＣＶＤ、ＰＶＤ、またはスピンオン法によって被着させることができる。好ましくは、第１誘電体層１３６の厚さは、例えば、２００Å〜２０００Åの範囲とする。必要な場合には、誘電体層１３６の硬化、プラズマ処理、およびアニールなどの後続のプロセス（follow-up process）を行う。
【００２２】
第１誘電体層１３６の上に導電層１３８を被着させる。本明細書では、導電層１３８は第３導電層とも称する。第３導電層１３８は、例えば、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕなどの導電材料、または他の金属、あるいはこれらの組合せを含み得る。第３導電層１３８は、例えば、ＣＶＤ、ＰＶＤ、蒸着、メッキ、またはこれらの組合せによって被着させることができる。好ましくは、第３導電層１３８の厚さは、例えば、２００Å〜４０００Åの範囲である。
【００２３】
図３に示すように、ウェハ１００の表面に対してＣＭＰ（化学機械研磨）プロセスなどの平坦化プロセスを実施して、誘電体層１１４の上面の上から過剰な材料の層１３０、１３４、１３６、および１３８を除去する。このＣＭＰプロセスは、ＩＬＤ誘電体層１１４上で止まるように適合されることが好ましい。この平坦化プロセスにより、上部プレート（第３導電層１３８）、キャパシタ誘電体（第１誘電体層１３６）、および下部プレート（第２導電層１３４）を有する水平な（例えば、ウェハの長さに沿った）ＭＩＭキャパシタ１４２が形成される。下にある層と、後で被着させた上にある層からのビアを、ＭＩＭキャパシタの上下のプレート１３８／１３４に結合させて、これらのプレートを電気的に接続することができる（これは、図３には示しておらず、図１０、図１１、および図１３を参照されたい）。この平坦化プロセス中に、ＭＩＭキャパシタ１４２の形成と同時に、誘電体層１１４の表面から第１導電層１３０を除去することによって、導電ライン用のパターン１１６の領域内に導電ライン１４０を形成する。
【００２４】
図４〜図８に、様々な製造段階における、本発明の実施形態の断面図を示す。この実施形態では、半導体デバイス２００は、ＩＬＤ層２１４のデュアル・ダマシン・パターン中に形成された２つの並列な水平ＭＩＭキャパシタ２４２／２５２を含む（図８参照）。本明細書で図１〜図３に関して説明したのと類似のプロセスおよび材料を用いて、図４〜図８に示す構造を製造する。
【００２５】
図４を参照すると、工作物２１２が提供され、工作物２１２の上に誘電体層２１４が形成される。誘電体層２１４をパターニングしエッチングして、複数の導電ライン用の第１パターン２１６と、ＭＩＭキャパシタ用の第２パターン２１８を画定する区域またはトレンチを形成する。好ましくは、パターン２１６／２１８は、デュアル・ダマシン・プロセスで形成する。パターン２１８の深さ２２４は、パターン２１６の深さ２２０よりも深い。
【００２６】
この実施形態では、図５に示すように、フォトレジスト２２８を被着させる前に、誘電体２１４の上に導電ライナ（conductive liner）２２６を被着させる。本明細書では、導電ライナ２２６は第４導電層および下部プレートとも称する。導電ライナ２２６は、例えばＰＶＤまたはＣＶＤによって形成し得る。好ましくは、導電ライナ２２６の厚さは、例えば約２５０〜２０００Åとする。導電ライナ２２６は、ＭＩＭ用の容量性プレート（capacitiveplate）としてライナ２２６を使用することができるほど電気抵抗値が十分に小さくなる厚さを備え、良好な拡散バリア（diffusion barrier）として機能することが好ましい。
【００２７】
好ましくは、導電ライナ２２６は、ＴａＮ、ＴｉＮ、Ｔａ、Ｗ、またはこれらの組合せのバリア層を含む。あるいは、導電ライナ２２６は、例えば、（図６を参照して、導電材料２３０などの）銅などの導電材料が、誘電体２１４または工作物２１２を貫通して拡散するのを妨げる他の適切なライナ材料を含む。導電ライナ２２６のバリア層は、様々な材料のスタックも含み得る。
【００２８】
導電ライナ２２６は、例えばＰＶＤまたはＣＶＤによってバリア層の上に被着させた任意選択のシード層も含み得る。好ましくは、導電ライナ２２６のシード層は、銅を、マグネシウム、アルミニウム、インジウム、またはこれらの組合せと組み合わせたものなどの銅合金を含む。あるいは、このシード層は、他の金属を含み得る。
【００２９】
図５に示すように、導電ライナ２２６の上にフォトレジスト２２８を被着または形成する。図６に示すように、リソグラフィ技術を利用してフォトレジスト２２８をパターニングして、ＭＩＭキャパシタ用のパターン２１８の上にフォトレジスト２２８を残し、導電ライン用のパターン２１６を露出させる。導電ライン用のパターン２１６の領域内の導電ライナ２２６の上に第１導電材料２３０を被着または形成する。好ましくは、第１導電材料２３０が銅を含む場合、マスク貫通メッキ技術（plate-through mask technique）で導電ライナ２２６の銅シード層を使用して、フォトレジスト２２８が存在しないウェハ２００の上に第１導電材料２３０を電気メッキし、それによってトレンチの充填が最適に行われる。好ましくは、第１導電材料２３０は、導電ライナ２２６のシード層の上、あるいは、シード層を使用しないときには、導電ライナ２２６のバリア層の上に被着させた実質的に純粋なバルクの銅を含む。任意選択ではあるが、導電ライナ２２６の上部シード層を使用することが好ましい。というのは、このシード層により、電流被着プロセス（galvanicdeposition process）においてウェハ上で電流を決められたところに流す電気メッキ・ウェットライン・プロセス（electroplatingwet-line process）が可能になるからである。あるいは、第１導電材料２３０は、例えばＣＶＤを利用して付着させた他の金属を含み得る。
【００３０】
図７に示すように、誘電体層２１４のＭＩＭキャパシタ用のパターン２１８内の導電ライナ２２６の上からフォトレジスト２２８を除去し、導電ライナ２２６の表面を清浄化する。ＭＩＭキャパシタ用のパターン２１８内の導電ライナ２２６の露出部分および導電ライン用のパターン２１６内の導電材料２３０の上に誘電体層２３２を被着させる。本明細書では、誘電体層２３２は第２誘電体層とも称する。好ましくは、第２誘電体層２３２は、例えば、酸化シリコン、窒化シリコン、Ｔａ２Ｏ５、酸化アルミニウム、チタン酸ストロンチウム、ＢＳＴＯ、またはこれらの組合せ、あるいは他の誘電体材料を含む。第２誘電体層２３２は、例えば、ＣＶＤ、ＰＶＤ、またはスピンオン法によって被着させることができる。好ましくは、第２誘電体層２３２の厚さは、例えば、２００Å〜２０００Åの範囲とする。必要な場合には、誘電体層２３２の硬化、プラズマ処理、およびアニールなどの後続のプロセスを行う。
【００３１】
図１〜図３に示した実施形態に関して説明したように、半導体デバイス２００の処理を続ける。少なくともＭＩＭキャパシタ用のパターン２１８の領域内の第２誘電体層２３２の上に第２導電層２３４を被着させる。本明細書では、第２誘電体層２３４は中間プレートとも称する。好ましくは、図に示すように、第２導電層２３４は、導電ライン用のパターン２１６の領域内の第１導電層２３０の上にも被着させる。第２導電層２３４の上に第１誘電体層２３６を被着させ、第１誘電体層２３６の上に第３導電層２３８を被着させる。本明細書では、第３導電層２３８は上部プレートとも称する。
【００３２】
図８に示すように、ウェハ２００の表面に対してＣＭＰ（化学機械研磨）プロセスなどの平坦化プロセスを実施して、誘電体層２１４の上面の上から過剰な材料の層２２６、２３０、２３２、２３４、２３６、および２３８の一部を除去する。このＣＭＰプロセスは、ＩＬＤ誘電体層２１４上で止まるように適合されることが好ましい。
【００３３】
この平坦化プロセスにより、２つの水平なＭＩＭキャパシタ２４２および２５２が形成される。第１のＭＩＭキャパシタ用２４２は、上部プレート（第３導電層２３８）、キャパシタ誘電体（第１誘電体層２３６）、および中間プレート（第２導電層２３４）を含む。第２のＭＩＭキャパシタ用２５２は、中間プレート（第２導電層２３４）、キャパシタ誘電体（第２誘電体層２３２）、および下部プレート（第４導電層すなわち導電ライナ２２６）を含む。この平坦化プロセス中に、誘電体層２１４の上面から第１導電層２３０および第４導電層２２６を除去することによって、導電ライン用のパターン２１６の領域内に、（導電ライン用のパターン２１６内の第４導電層２２６および第１導電層２３０を含む）導電ライン２４０も形成する。
【００３４】
有利には、本発明の実施形態によれば、導電ライン２４０用の導電材料を被着させる間、パターニングされたＭＩＭキャパシタの領域２１８は、フォトレジスト２２８によって保護される。次いで、露出したＭＩＭキャパシタ用のパターン２１８の上と、導電ライン２４０の上に、様々な誘電体層および導電層２３２、２３４、２３６、および２３８を被着させる。誘電体層２１４の上面から過剰な材料を除去した後で、誘電体層２１４中に、導電ライン２４０および並列なＭＩＭキャパシタ２４２および２５２を同時に形成する。導電ライナ２２６は、下部ＭＩＭキャパシタ２５２の下部プレートとして機能する。新規な半導体デバイス２００は、ウェハの水平方向に形成された２つの並列なＭＩＭキャパシタ２４２／２５２を含む。図９に、図８の並列なＭＩＭキャパシタ２４２および２５２を、線９−９から見た上面図を示す。
【００３５】
次いで、半導体デバイス２００に対して後続の処理ステップを実施する。ＭＩＭキャパシタ２４２／２５２の上面全体に誘電体層を被着させることができる。他のメタライゼーション層を形成し、ビアを形成して、上部レベルのメタライゼーション層を、ＭＩＭキャパシタ２４２／２５２の上部プレート２３８、中間プレート２３４、および下部プレート２２６に接続し得る（図１１および図１３参照）。例えば、工作物２１２内に、下にある導電ラインへのビアを形成して、下部プレート２２６に接続し得る（図１０参照）。
【００３６】
図８には、並列なＭＩＭキャパシタを２つしか示さないが、本発明の実施形態を用いて、デバイス２００を平坦化する前に、第３導電材料すなわち上部プレート２３８の上に追加の誘電体層および導電層を被着させることによって、デュアル・ダマシン構造中に３つ以上の並列なＭＩＭキャパシタを製作し得る。
【００３７】
図８に示す実施形態では、ＭＩＭキャパシタ用のパターン２１８の領域内の導電ライナ２２６は、ＭＩＭキャパシタ２５２の下部プレートとして機能する。ただし、代替実施形態では、図１０に示すように、導電ライナ２２６の上に、１つまたは複数の追加の層３４４を被着させることができる。本発明のこの実施形態では、第２誘電体層３３２を被着させる前に、導電ライナ３２６の上にキャップ層３４４を形成または被着させる。これは、第２誘電体層３３２を被着させるプロセスにより、下にある導電ライナ３２６中の銅などの材料との化学反応が生じ得る場合に有利である。キャップ層３４４は、誘電体３３２の被着前に被着させた導電キャップ層または誘電体キャップ層を含み、それによって、反応からライナ３２６の材料を保護することができる。次いで、図４〜図８に示す実施形態に関して説明したように、キャップ層３４４の上に、導電層および誘電体層３３２、３３４、３３６、および３３８を被着させる。その後、ＩＬＤ層３１４の表面のところでウェハを平坦化するＣＭＰプロセスを利用してデバイス３００を処理し、それによって導電ライン３４０および並列なＭＩＭキャパシタ３４２／３５２を形成する。
【００３８】
あるいは、導電ライナ３２６が薄すぎ、容量性プレートとして働くには抵抗値が大きすぎる場合には、容量性下部プレートの厚さが、容量性プレートとして機能するのに十分に厚くなるように、キャップ層３４４は、導電ライナ３２６の上に配設した追加の導電材料層を含み得る。
【００３９】
図１０に示すように、下部金属プレート３２６は、配線を介して同じメタライゼーション・レベルの金属ラインに、あるいは、ビア層を介して下にある下部ＩＬＤ層３４６中の金属層３４８に接続し得る。好ましくは、中間プレート２３４／３３４および上部金属プレート２３８／３３８は、ビアを介して、後で被着させたメタライゼーション層中のメタライゼーション・レベルに接続する（これは、図１０には示しておらず、図１１および図１３を参照されたい）。
【００４０】
再度図８を参照すると、本発明の実施形態によれば、デュアル・ダマシン・プロセスで２つ以上の水平ＭＩＭキャパシタ２４２／２５２を、共通の容量性プレート２３４を共有するＭＩＭキャパシタ２５２の上に、追加のＭＩＭキャパシタ２４２をそれぞれのせて製造し得る（図１１）。これら複数のＭＩＭキャパシタ２４２／２５２は、並列または直列に合わせて結合し得る。
【００４１】
図１１に、第１のＭＩＭキャパシタＭＣ１が、後で形成された配線によって第２のＭＩＭキャパシタＭＣ２に並列に結合する本発明の実施形態の断面図を示す。図１２に、図１１の実施形態の概略図を示す。第１のＭＩＭキャパシタＭＣ１は、上部プレート２３８、キャパシタ誘電体２３６、および中間プレート２３４を備える。第２のＭＩＭキャパシタＭＣ２は、中間プレート２３４、キャパシタ誘電体２３２、および下部プレート２２６を備える。ＭＣ１の上部プレート２３８およびＭＣ２の下部プレート２２６に、２つのビア２５６を結合する。ビア２５６は、導電ライン２５８に結合する。ＭＩＭキャパシタＭＣ１およびＭＣ２の中間プレート２３４は、ビア２６４によって導電ライン２６２に結合する。ビア２５６および２６４ならびに導電ライン２５８および２６２は、例えば、誘電体層２６０内に存在し得る。
【００４２】
図１１に示す構造は、図１２に示すように、ＭＩＭキャパシタＭＣ１とＭＣ２を並列に接続する方法の例である。並列なＭＩＭキャパシタＭＣ１とＭＣ２の総容量Ｃｔｏｔは、式１によって次のように表し得る。
式１：Ｃｔｏｔ＝ＣＭＣ１＋ＣＭＣ２
このため、ＭＣ１の容量が、ＭＣ２の容量にほぼ等しい場合、このＭＩＭキャパシタ構造の容量は、２つのＭＩＭキャパシタＭＣ１とＭＣ２を並列に結合することによって倍になる。
【００４３】
あるいは、図１３および図１４に示すように、後で形成された配線にＭＩＭキャパシタＭＣ１およびＭＣ２を結合し、直列に接続された２つのキャパシタとして扱うことができる。ＭＩＭキャパシタＭＣ１およびＭＣ２は、共通プレート２３４を共有するので、これらのキャパシタは、それらの構造の性質によって直列に結合される。直列の実施形態の総容量Ｃｔｏｔは、式２によって次のように表現し得る。
式２：１／Ｃｔｏｔ＝１／ＣＭＣ１＋１／ＣＭＣ２
【００４４】
本発明の実施形態により、ＢＥＯＬ内にＭＩＭキャパシタを製造する方法として、例えばグラウンド・ルール（ground rule）が大きい（数μｍ）リソグラフィ・レベルおよびいくつかの被着ステップの追加の処理ステップをほとんど必要としないという技術的な利点が得られる。並列なＭＩＭキャパシタ２４２／２５２の構造により、容量が増加したＭＩＭキャパシタが得られる。本発明の実施形態による、並列構造を有する２つ以上の水平ＭＩＭキャパシタ２４２／２５２を結合すると、例えば、類似の表面積を有する先行技術によるＭＩＭキャパシタよりも、容量が増加したＭＩＭキャパシタ２４２／２５２が得られる。本発明の実施形態を用いることによって、ＭＩＭキャパシタの製造プロセスが簡略化される。本明細書で説明した単一または複数の並列なＭＩＭキャパシタを形成するのに必要とされるマスク（例えば、ＭＩＭキャパシタ用のパターン１１８／２１８を形成するのに使用するマスク）は１枚だけでよく、その結果、コスト、時間、および労力が節約される。
【００４５】
本発明の実施形態は、例えば、図１１および図１３に示すようにビア・レベルで実施することもできるし、図１〜図８、および図１０に示すようにビア・レベルおよび導電ライン用のメタライゼーション層の両方で実施することもできる。
【００４６】
実施形態の例を参照して本発明を説明してきたが、この説明は、限定的な意味に解釈するためのものではない。この説明を読めば、当業者には、実施形態の例を組み合わせた際の様々な改変形態、ならびに本発明の他の実施形態が明らかであろう。さらに、当業者なら、依然として本発明の範囲内で、処理ステップの順序を並べ変えることができる。したがって、添付の特許請求の範囲は、このような改変形態または実施形態を包含することを意図している。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造（manufacture）、物質の組成、手段、方法、およびステップの特定の実施形態に限定されることを意図していない。したがって、添付の特許請求の範囲は、その範囲に、このような複数のプロセス、機械、製造、物質の組成、手段、方法、およびステップを含むことを意図している。
【図面の簡単な説明】
【００４７】
【図１】ＩＬＤ層のデュアル・ダマシン・パターン中に単一の水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図２】ＩＬＤ層のデュアル・ダマシン・パターン中に単一の水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図３】ＩＬＤ層のデュアル・ダマシン・パターン中に単一の水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図４】ＩＬＤ層のデュアル・ダマシン・パターン中に２つ以上の並列な水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図５】ＩＬＤ層のデュアル・ダマシン・パターン中に２つ以上の並列な水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図６】ＩＬＤ層のデュアル・ダマシン・パターン中に２つ以上の並列な水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図７】ＩＬＤ層のデュアル・ダマシン・パターン中に２つ以上の並列な水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図８】ＩＬＤ層のデュアル・ダマシン・パターン中に２つ以上の並列な水平ＭＩＭキャパシタを形成する製造段階における本発明の実施形態の断面図である。
【図９】図８に示すデバイスを示す上面図である。
【図１０】ＭＩＭキャパシタ用のパターン内の容量性下部プレートの上にキャップ層を配設する本発明の実施形態の断面図である。
【図１１】上にある後で形成したビアおよび導電ラインによって２つのＭＩＭキャパシタを並列に結合する実施形態の断面図である。
【図１２】図１１に示す実施形態の概略図である。
【図１３】２つのＭＩＭキャパシタを直列に結合する実施形態の断面図である。
【図１４】図１３に示す実施形態の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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