(57)【特許請求の範囲】
【請求項１】
受信差動信号の直流成分に応じて第１の電圧を出力する第１の差動増幅器、及び該第１の電圧で導通状態が制御される並列接続されたｎ個（但し、ｎは２以上の整数）の第１のＭＯＳトランジスタを有する直流成分抽出部と、
前記受信差動信号の変化成分を抽出して第２の電圧を出力する縦続接続されたｎ個の第２の差動増幅器、及び該第２の差動増幅器毎に設けられて対応する差動増幅器から出力される第２の電圧で導通状態が制御される並列接続されたｎ個の第２のＭＯＳトランジスタを有する変化成分抽出部と、
電源電位と第１ノード間に接続されて該第１ノードの電圧で導通状態が制御される第３のＭＯＳトランジスタ、該第１ノードと接地電位間に接続されて前記第１の電圧で導通状態が制御される並列接続されたｎ＋１個の第４のＭＯＳトランジスタ、該電源電位と第２ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第１のＭＯＳトランジスタに電流を供給する第５のＭＯＳトランジスタ、該第２ノードと該接地電位間に接続されて該第２ノードの電圧で導通状態が制御される第６のＭＯＳトランジスタ、該電源電位と第３ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第２のＭＯＳトランジスタに電流を供給する第７のＭＯＳトランジスタ、該第３ノードと該接地電位間に接続されて該第３ノードの電圧で導通状態が制御される第８のＭＯＳトランジスタを有する変動補正部と、
前記第２ノードの電圧に対応する第１の電流と前記第３ノードの電圧に対応する第２の電流を生成し、該第１の電流と該第２の電流の差を電圧に変換して受信信号強度信号として出力する信号強度出力部とを、
備えたことを特徴とする信号強度検出回路。
【請求項２】
前記ｎ個の第１のＭＯＳトランジスタ、前記ｎ個の第２のＭＯＳトランジスタ、前記ｎ＋１個の第４のＭＯＳトランジスタ、前記第６のＭＯＳトランジスタ、及び前記第８のＭＯＳトランジスタは、すべて同一サイズのＮチャネルＭＯＳトランジスタで構成し、
前記第３のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、及び前記第７のＭＯＳトランジスタは、同一サイズのＰチャネルＭＯＳトランジスタで構成したことを特徴とする請求項１記載の信号強度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信した信号の強度を検出する信号強度検出回路、特にその温度変動補正に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１１−４６１５２号公報
【特許文献２】特開２００３−１６３５５６号公報
【０００３】
図２は、上記特許文献１に記載された従来の振幅検出回路の構成図である。
この振幅検出回路は、差動アンプ３のトランジスタＱ３，Ｑ４のベースに、それぞれ入力信号ＩＮＰ，ＩＮＮが与えられ、その出力６，７がトランジスタＱ７，Ｑ８のベースにそれぞれ接続され、それらのトランジスタＱ７，Ｑ８のコレクタが動作電位ＶＣＣにそれぞれ接続されると共に、エミッタがトランジスタＱ９，Ｑ１０と抵抗Ｒ１，Ｒ２をそれぞれ介して接地されている。また、トランジスタＱ３，Ｑ４のエミッタは、それぞれ共通ノード９に接続され、コレクタがそれぞれ負荷抵抗Ｒ５，Ｒ６を介して動作電位ＶＣＣに接続されている。また、共通ノード９は電源トランジスタＱ１１のコレクタに接続され、この電源トランジスタＱ１１のエミッタは抵抗Ｒ７を介して接地されると共に、ベースにはバイアス電位ＶＲＥＦが印加されている。
【０００４】
更に、この振幅検出回路は、共通ノード９に現れる電位に対応して電流を発生する電流発生回路１０を含んでいる。電流発生回路１０は、検出用トランジスタＱ１２を含んでおり、そのエミッタは抵抗Ｒ８を介して差動アンプ３の共通ノード９に接続され、ベースには基準電位ＶＲが印加されている。検出用トランジスタＱ１２のコレクタは、トランジスタＱ１３，Ｑ１４と抵抗Ｒ９，Ｒ１０を含むカレントミラー回路１１に接続されており、検出用トランジスタＱ１２のコレクタ・エミッタ間を流れる電流に対応する電流が、抵抗Ｒ１１及び平滑コンデンサＣを流れるようになっていて、抵抗Ｒ１１にかかる電位が出力１２で得られるようになっている。
【０００５】
この振幅検出回路において、検出用トランジスタＱ１２のベースに、絶対温度にほぼ比例して増加する電流を用いて作られた基準電位ＶＲを印加することにより、出力１２から入力信号の振幅を温度に依存しない振幅検出電圧Ｖｒｓｓｉとして取り出すことができるとされている。
【０００６】
図３は、上記特許文献２に記載された従来の信号強度検出回路の一部を示す回路図である。
【０００７】
この回路は、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成された整流部Ｆ１と、この整流部Ｆ１と同一回路構成の基準電位生成部Ｄ１を有し、この整流部Ｆ１の出力信号と基準電位生成部Ｄ１の出力信号の差分を検出するための演算増幅器ＯＰ１と、この演算増幅器ＯＰ１の出力信号と基準電位生成部Ｄ１の出力信号の差分を受信信号強度信号ＲＳＳＩとして出力する２段目の演算増幅器ＯＰ２を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図２の振幅検出回路は、バイポーラトランジスタを用いているため、ベース・エミッタ間電圧には通常０．６Ｖ程度が必要である。更に、バイポーラトランジスタを非飽和領域で動作させるためには、コレクタ・エミッタ間電圧として、ベース・エミッタ間電圧以上の電圧が必要である。このため、低電源電圧動作が困難であるという課題がある。仮に、図２をＭＯＳを用いて構成するとしても、バルクＭＯＳの閾値電圧は、通常０．６Ｖ程度である。更に、飽和領域動作するドレイン・ソース間電圧は０．４Ｖ程度であることを考慮すると、ＭＯＳ２つと抵抗等の受動素子１つ程度が電圧配分としては限界となる。従って、ＭＯＳを用いても、例えば、１．３５Ｖ程度の低電源電圧動作を実現することは困難である。
【０００９】
一方、図３の回路では、例えば入力信号をｄＢ（デシベル）表示するために、変化成分抽出部Ｆ１を多段接続して対数変換回路を構成するような場合、回路規模が大きくなるという課題があった。
【００１０】
本発明は、低電源電圧動作が可能で、温度に依存せず精度良く信号強度を検出することができる信号強度検出回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の信号強度検出回路は、受信差動信号の直流成分に応じて第１の電圧を出力する第１の差動増幅器、及び該第１の電圧で導通状態が制御される並列接続されたｎ個（但し、ｎは２以上の整数）の第１のＭＯＳを有する直流成分抽出部と、前記受信差動信号の変化成分を抽出して第２の電圧を出力する縦続接続されたｎ個の第２の差動増幅器、及び該第２の差動増幅器毎に設けられて対応する差動増幅器から出力される第２の電圧で導通状態が制御される並列接続されたｎ個の第２のＭＯＳを有する変化成分抽出部と、電源電位と第１ノード間に接続されて該第１ノードの電圧で導通状態が制御される第３のＭＯＳ、該第１ノードと接地電位間に接続されて前記第１の電圧で導通状態が制御される並列接続されたｎ＋１個の第４のＭＯＳ、該電源電位と第２ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第１のＭＯＳに電流を供給する第５のＭＯＳ、該第２ノードと該接地電位間に接続されて該第２ノードの電圧で導通状態が制御される第６のＭＯＳ、該電源電位と第３ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第２のＭＯＳに電流を供給する第７のＭＯＳ、該第３ノードと該接地電位間に接続されて該第３ノードの電圧で導通状態が制御される第８のＭＯＳを有する変動補正部と、前記第２ノードの電圧に対応する第１の電流と前記第３ノードの電圧に対応する第２の電流を生成し、該第１の電流と該第２の電流の差を電圧に変換して受信信号強度信号として出力する信号強度出力部とを備えたことを特徴としている。
【発明の効果】
【００１２】
本発明では、変動補正部の第５のＭＯＳから直流成分抽出部の第１のＭＯＳに受信差動信号の直流成分に応じた電流を供給すると共に、この変動補正部の第７のＭＯＳから変化成分抽出部の第２のＭＯＳに受信差動信号の変化成分に応じた電流を供給する。これにより、変動補正部の電流供給ノードである第２及び第３ノードに、温度や製造プロセスの影響が少ない電圧が発生し、信号強度出力部によってこれらの第２及び第３ノードの電位差を検出することにより、温度に依存せず精度の良い受信信号強度信号を出力することができるという効果がある。更に、各部は電源電位と接地電位の間に接続されるトランジスタの数が最大でも２個に制限されているので、低電源電圧でも正常な動作を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例を示す信号強度検出回路の構成図である。
この信号強度検出回路は、図示しない受信回路から与えられる受信差動信号ＩＮＮ，ＩＮＰの直流成分を電流に変換する直流成分抽出部１０と、この受信差動信号ＩＮＮ，ＩＮＰの変化成分を抽出して電流に変換する変化成分抽出部２０と、これらの直流成分抽出部１０と変化成分抽出部２０から出力される電流の温度変動を補正するための変動補正部３０と、この変動補正部３０で補正された２つの電流の差を受信信号強度ＲＳＳＩとして出力する信号強度出力部４０とで構成されている。
【００１５】
直流成分抽出部１０は、差動増幅器（ＡＭＰ）１１と、この差動増幅器１１の出力端子ＳＯＵの電位によって導通状態が制御されるｎ個のＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）１２ａ，１２ｂ，・・，１２ｎとで構成されている。差動増幅器１１は、この図１の（ａ）に示すように、電源電位ＶＤＤと出力端子ＳＯＵの間に設けられた定電流素子Ｉ、この出力端子ＳＯＵと接地電位ＧＮＤの間にそれぞれ直列に接続されたＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）ＭＰ１及び抵抗Ｒ１と、ＰＭＯＳＭＰ２と抵抗Ｒ２とで構成されている。そして、ＰＭＯＳＭＰ１，ＭＰ２のゲートがそれぞれ差動入力端子ＩＮ，ＩＰとなり、これらのＰＭＯＳＭＰ１，ＭＰ２のドレインが差動出力端子ＯＰ，ＯＮとなっている。
【００１６】
差動増幅器１１の差動入力端子ＩＮ，ＩＰには、受信差動信号が交わる電圧レベル、即ち、受信信号が０のときに受信回路から出力される信号レベルに相当する基準電圧ＶＲが共通に与えられている。また、ＮＭＯＳ１２ａ〜１２ｎは並列接続され、ゲートが差動増幅器１１の出力端子ＳＯＵに、ソースが接地電位ＧＮＤに接続されている。そして、差動増幅器１１の出力端子ＳＯＵの電圧Ｖｓｏ１が変動補正部３０に与えられ、この変動補正部３０からＮＭＯＳ１２ａ〜１２ｎに基準電圧ＶＲに応じた電流ｎＩｃｈｏが流れ込むようになっている。
【００１７】
変化成分抽出部２０は、受信差動信号ＩＮＮ，ＩＮＰをｄＢ表示の信号に変換して、このｄＢ表示に対応する電流を抽出するために、縦続接続されたｎ段の差動増幅器２１ａ，２１ｂ，・・，２１ｎと、これらの差動増幅器２１ａ〜２１ｎに対応するｎ個のＮＭＯＳ２２ａ，２２ｂ，・・，２２ｎで構成されている。ＮＭＯＳ２２ａ〜２２ｎのドレインは共通接続され、ソースは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２２ａ〜２２ｎのゲートは、それぞれ差動増幅器２１ａ〜２１ｎの出力端子ＳＯＵに接続され、変動補正部３０から、これらのＮＭＯＳ２２ａ〜２２ｎに差動入力信号ＩＮＮ，ＩＮＰの値に応じた電流ｎＩｓｅｉが流れ込むようになっている。
【００１８】
変動補正部３０は、内部ノードＮ１と接地電位ＧＮＤの間に接続されたＮＭＯＳ３１と、更に、この内部ノードＮ１と接地電位ＧＮＤの間に接続されたｎ個のＮＭＯＳ３２ａ〜３２ｎを有している。そして、これらのＮＭＯＳ３１，３２ａ〜３２ｎのゲートは、直流成分抽出部１０の差動増幅器１１の出力端子ＳＯＵに接続されている。
【００１９】
内部ノードＮ１は、ＰＭＯＳ３３を介して電源電位ＶＤＤに接続され、このＰＭＯＳ３３のゲートは内部ノードＮ１に接続されている。更に、この内部ノードＮ１には、ＰＭＯＳ３３に対して電流ミラー回路を構成するＰＭＯＳ３４，３５のゲートが接続されている。ＰＭＯＳ３４，３５のソースは電源電位ＶＤＤに接続され、ドレインはそれぞれ内部ノードＮ２，Ｎ３に接続されている。
【００２０】
内部ノードＮ２には、ＮＭＯＳ３６のドレインとゲートが接続され、このＮＭＯＳ３６のソースが接地電位ＧＮＤに接続されている。更に、この内部ノードＮ２には、直流成分抽出部１０のＮＭＯＳ１２ａ〜１２ｎのドレインが接続されている。
【００２１】
一方、内部ノードＮ３には、ＮＭＯＳ３７のドレインとゲートが接続され、このＮＭＯＳ３７のソースが接地電位ＧＮＤに接続されている。更に、この内部ノードＮ３には、変化成分検出部２０のＮＭＯＳ２２ａ〜２２ｎのドレインが接続されている。
【００２２】
信号強度出力部４０は、変動補正部３０の内部ノードＮ２の電位に応じた電流を生成するための、演算増幅器（ＯＰ）４１と、ＰＭＯＳ４２と、抵抗４３によるフィードバック回路を有している。演算増幅器４１の反転入力端子は、内部ノードＮ２に接続され、出力端子がＰＭＯＳ４２のゲートに接続されている。ＰＭＯＳ４２のソースは電源電位ＶＤＤに接続され、ドレインは抵抗４３を介して接地電位ＧＮＤに接続されると共に、演算増幅器４１の非反転入力端子に接続されている。
【００２３】
なお、演算増幅器４１は、この図１の（ｂ）に示すように、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳＭＰ３及びＮＭＯＳＭＮ１と、ＰＭＯＳＭＰ４及びＮＭＯＳＭＮ２とで構成されている。ＮＭＯＳＭＮ１，ＭＮ２のゲートは、それぞれ非反転入力端子及び反転入力端子となっている。また、ＰＭＯＳＭＰ３，ＭＰ４のゲートは、このＰＭＯＳＭＰ３のドレインに接続され、ＰＭＯＳＭＰ４のドレインが出力端子ＯＴとなっている。
【００２４】
この信号強度出力部４０は、更に、変動補正部３０の内部ノードＮ３の電位に応じた電流を生成するための、演算増幅器４４と、ＰＭＯＳ４５と、抵抗４６によるフィードバック回路を有している。即ち、演算増幅器４４の反転入力端子は、内部ノードＮ３に接続され、出力端子がＰＭＯＳ４５のゲートに接続されている。ＰＭＯＳ４５のソースは電源電位ＶＤＤに接続され、ドレインは抵抗４６を介して接地電位ＧＮＤに接続されると共に、演算増幅器４４の非反転入力端子に接続されている。
【００２５】
また、この信号強度出力部４０は、ＰＭＯＳ４２に対して電流ミラー回路を構成するＰＭＯＳ４７を有しており、このＰＭＯＳ４７のソースは電源電位ＶＤＤに接続され、ゲートは演算増幅器４１の出力端子に接続されている。また、ＰＭＯＳ４７のドレインは、ＰＭＯＳ４５のドレインに接続されている。
【００２６】
更に、この信号強度出力部４０は、ＰＭＯＳ４５に対して電流ミラー回路を構成するＰＭＯＳ４８を有しており、このＰＭＯＳ４８のソースは電源電位ＶＤＤに接続され、ゲートは演算増幅器４４の出力端子に接続されている。そして、ＰＭＯＳ４８のドレインは、抵抗４９を介して接地電位ＧＮＤに接続され、この抵抗４９に生じる電圧が、受信信号強度ＲＳＳＩとして出力されるようになっている。
【００２７】
なお、この信号強度検出回路を構成する各素子の定数とサイズは、次のように設定されている。
【００２８】
信号強度出力部４０内の抵抗４３，４６、及び差動増幅器１１，２１ａ〜２１ｎ内の抵抗Ｒ１，Ｒ２は、それぞれ同一抵抗値である。直流成分抽出部１０内のＮＭＯＳ１２ａ〜１２ｎ、変化成分抽出部２０内のＮＭＯＳ２２ａ〜２２ｎ、及び変動補正部３０内のＮＭＯＳ３１，３２ａ〜３２ｎ、ＮＭＯＳ３６，３７は、すべて同一サイズである。変動補正部３０内のＰＭＯＳ３３，３４，３５と、信号強度出力部４０内のＰＭＯＳ４２，４５，４７は、それぞれ同一サイズである。また、演算増幅器４１，４４内のＰＭＯＳＭＰ３，ＭＰ４と、ＮＭＯＳＭＮ１、ＮＭ２は、それぞれ同一サイズである。
【００２９】
次に動作を説明する。
図４は図１の信号強度検出回路の信号波形図である。図４（ａ）は、図１の信号強度検出回路に与えられる入力信号の波形で、直流成分抽出部１０に与えられる基準電圧ＶＲと、変化成分抽出部２０に入力される受信差動信号ＩＮＮ，ＩＮＰの信号波形を示している。このような基準電圧ＶＲと受信差動信号ＩＮＮ，ＩＮＰが与えられると、差動増幅器１１，２１ａの出力端子ＳＯＵには、図４（ｂ）に示すような波形の電圧が出力される。図４（ｂ）に示すように、受信差動信号ＩＮＮ，ＩＮＰの振幅が小さいときは差動増幅器２１ａの出力信号の平均レベルは差動増幅器１１の出力信号とほぼ同じで、この受信差動信号ＩＮＮ，ＩＮＰの振幅が大きくなるに従って、差動増幅器２１ａの平均レベルが低下することがわかる。
【００３０】
直流成分抽出部１０において、差動増幅器１１の出力信号Ｖｓｏ１に従ってＮＭＯＳ１２ａに流れる電流をＩｃｈｏとすると、この電流Ｉｃｈｏは、ＭＯＳの一般式から次のように表される。
Ｉｃｈｏ＝ｋ（Ｖｓｏ１−Ｖｓ−Ｖｔ）２  ・・（１）
ここで、ｋはＭＯＳのディメンジョンＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）、Ｖｓはソースの電位、及びＶｔは閾値電圧である。
【００３１】
直流成分抽出部１０内のＮＭＯＳ１２ａ〜１２ｎは、すべて同一ディメンジョンで、同じゲート電圧が印加されるので、これらの各ＮＭＯＳに流れる電流は、式（１）で示したＩｃｈｏである。従って、変動補正部３０から流れ込む電流ｎＩｃｈｏは、次のようになる。
ｎＩｃｈｏ＝ｎｋ（Ｖｓｏ１−Ｖｓ−Ｖｔ）２  ・・（２）
【００３２】
また、変動補正部３０内のＮＭＯＳ３１，３２ａ〜３２ｎ，３６は、ＮＭＯＳ１２ａと同一ディメンジョンで、同じゲート電圧が印加されているので、これらの各ＮＭＯＳに流れる電流は、式（１）で示したＩｃｈｏとなる。
【００３３】
これにより、変動補正部３０のＰＭＯＳ３３に流れる電流Ｉｒｅｆは、（ｎ＋１）Ｉｃｈｏとなり、このＰＭＯＳ３３  に対して電流ミラー回路を構成するＰＭＯＳ３４，３５にも、同じ電流Ｉｒｅｆ＝（ｎ＋１）Ｉｃｈｏが流れる。ＰＭＯＳ３４に流れる電流の内、ｎＩｃｈｏは内部ノードＮ２から直流成分抽出部１０のＮＭＯＳ１２ａ〜１２ｎに流れるので、ＮＭＯＳ３６に流れる電流は、残りのＩｃｈｏとなる。このＮＭＯＳ３６に流れる電流は、ＮＭＯＳ３１に流れる電流に対応するものと考えることができる。これにより、ＮＭＯＳ３６には、常に式（１）の一定電流Ｉｃｈｏが流れることになり、このＮＭＯＳ３６のゲート電位は安定したＶｓｏ１となる。従って、Ｖｓｏ１の電位に対して、温度や製造プロセスの変動に影響のない電位Ｖｃｈｏを得ることができる。
【００３４】
一方、変化成分抽出部２０に変動補正部３０から流れ込む電流ｎＩｓｅｉは、差動増幅器２１ａの出力端子ＳＯＵの電圧をＶｓｏ２とすると、式（２）と同様に次のように表される。
ｎＩｓｅｉ＝ｎｋ（Ｖｓｏ２−Ｖｓ−Ｖｔ）２  ・・（３）
この変化成分抽出部２０では、無信号時はＩＮＰ＝ＩＮＮであるので、差動増幅器２２ａ〜２２ｎの出力端子ＳＯＵから出力される信号Ｖｓｏ２は、すべて差動増幅器１１の出力信号Ｖｓｏ１と等しくなる。従って、各ＮＭＯＳ２２ａ〜２２ｎに流れる電流は、式（１）で示したＩｃｈｏとなる。
【００３５】
変動補正部３０のＰＭＯＳ３５には，（ｎ＋１）Ｉｃｈｏの電流Ｉｒｅｆが流れているので、この内のｎＩｃｈｏが内部ノードＮ３から変化成分抽出部２０のＮＭＯＳ２２ａ〜２２ｎに流れる。そして、変動補正部３０のＮＭＯＳ３７には、残りのＩｃｈｏが流れるので、このＮＭＯＳ３７のゲート電位もＶｓｏ１である。従って、Ｖｓｏ１の電位に対して、温度や製造プロセスの変動に影響のない電位Ｖｓｅｉを得ることができる。
【００３６】
信号受信時には、ＩＮＰ≠ＩＮＮとなるので、変化成分抽出部２０の差動増幅器２２ａ〜２２ｎの出力端子ＳＯＵから出力される信号は、Ｖｓｏ２（≠Ｖｓｏ１）となる。これにより、ＮＭＯＳ３７に流れる電流Ｉ３７は、次のようになる。
Ｉ３７＝Ｉｒｅｆ−ｎＩｓｅｉ
＝（ｎ＋１）Ｉｃｈｏ−ｎＩｓｅｉ  ・・（４）
ここで、ＮＭＯＳ３７のゲートは電位Ｖｓｅｉの内部ノードＮ３に接続されているので、
電流Ｉ３７は、次のように表される。
Ｉ３７＝ｋ（Ｖｓｅｉ−Ｖｔ）２  ・・（５）
式（４）に、式（２），（３），（５）を代入すると、次のようになる。
ｋ（Ｖｓｅｉ−Ｖｔ）２＝ｎｋ（Ｖｓｏ１−Ｖｔ）２＋ｋ（Ｖｓｏ１−Ｖｔ）２
−ｎｋ（Ｖｓｏ２−Ｖｔ）２
これをＶｓｅｉについて解くと、次式が得られる。
Ｖｓｅｉ＝√｛２ｎ（Ｖｓｏ１−Ｖｔ）２−ｎ（Ｖｓｏ２−Ｖｔ）２｝＋Ｖｔ
従って、電位Ｖｓｅｉは、温度や製造プロセスにより変動するｋの項がなく、Ｖｔの項のみとなるので、Ｖｓｏ２の電位に対して、温度や製造プロセスの変動の影響が小さい電圧を得ることができる。従って、電位Ｖｃｈｏ，Ｖｓｅｉは、共に温度や製造プロセスの変動の影響が小さいことがわかる。
【００３７】
変動補正部３０の内部ノードＮ２，Ｎ３の電位Ｖｃｈｏ，Ｖｓｅｉは、信号強度出力部４０に与えられてその差電圧が生成される。
【００３８】
信号強度出力部４０において、電位Ｖｃｈｏは演算増幅器４１の反転入力端子に与えられる。ここで、反転入力端子の電位Ｖｃｈｏが非反転入力端子の電位よりも高くなると、演算増幅器４１の出力電位は下降する。演算増幅器４１の出力電位の低下に伴い、ＰＭＯＳ４２の電流が増加して抵抗４３の電圧降下が大きくなり、この演算増幅器４１の非反転入力端子にフィードバックされる電位が上昇する。逆に、反転入力端子の電位Ｖｃｈｏが非反転入力端子の電位よりも低くなると、演算増幅器４１の出力電位は上昇する。演算増幅器４１の出力電位の上昇に伴い、ＰＭＯＳ４２の電流が減少して抵抗４３の電圧降下が小さくなり、この演算増幅器４１の非反転入力端子にフィードバックされる電位が低下する。このようなフィードバック作用により、抵抗４３に印加される電圧は、演算増幅器４１の反転入力端子の電位Ｖｃｈｏに一致する。従って、ＰＭＯＳ４２に流れる電流Ｉｃｈｏ１は、抵抗４３の抵抗値をＲ４３とすると、次のようになる。
Ｉｃｈｏ１＝Ｖｃｈｏ／Ｒ４３  ・・（６）
【００３９】
なお、ＰＭＯＳ４２に対して電流ミラー回路を構成するＰＭＯＳ４７にも、このＰＭＯＳ４２と同じ大きさの電流Ｉｃｈｏ１が流れる。
【００４０】
また、内部ノードＮ３の電位Ｖｓｅｉが与えられる演算増幅器４４においても同様のフィードバック動作が行われる。このとき、抵抗４６にはＰＭＯＳ４５，４７に流れる電流の和の電流が流れるので、ＰＭＯＳ４５に流れる電流をＩｓｅｉ１とすると、この抵抗４６に流れる電流はＩｓｅｉ１＋Ｉｃｈｏ１  となる。従って、抵抗４６の抵抗値をＲ４６とすると、次の関係が得られる。
Ｉｓｅｉ１＋Ｉｃｈｏ１＝Ｖｓｅｉ／Ｒ４６  ・・（７）
式（６），（７）より、次式が得られる。
Ｉｓｅｉ１＝Ｖｓｅｉ／Ｒ４６−Ｖｃｈｏ／Ｒ４３  ・・（８）
【００４１】
ここで、ＰＭＯＳ４５，４８は電流ミラー回路を構成しているので、ＰＭＯＳ４８に流れる電流もＩｓｅｉ１となる。従って、抵抗４９の抵抗値をＲ４９とすると、この抵抗４９に発生する受信信号強度ＲＳＳＩは、次式のようになる。
ＲＳＳＩ＝（Ｖｓｅｉ／Ｒ４６−Ｖｃｈｏ／Ｒ４３）Ｒ４９  ・・（９）
【００４２】
式（９）において、抵抗値Ｒ４６，Ｒ４３，Ｒ４９は、同じ温度係数を有すると共に、同じ製造プロセスの影響を受けるので、抵抗４６，４３の変動は、抵抗４９によって相殺される。また、前述した通り、電位Ｖｓｅｉ，Ｖｃｈｏは、温度や製造プロセスの変動による影響が小さいので、受信信号強度ＲＳＳＩは、温度や製造プロセスの影響を受けない値となる。
【００４３】
以上のように、この実施例の信号強度検出回路は、接地電位ＧＮＤから電源電位ＶＤＤの間に、ＭＯＳ２つと抵抗１つ以下の挿入数で全回路を構成すると共に、これらのＭＯＳの温度や製造プロセスの変動に起因する受信信号強度ＲＳＳＩを補正する変動補正部３０を有している。これにより、低電源電圧動作が可能で、温度に依存せず精度良く信号強度を検出することができるという利点がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例を示す信号強度検出回路の構成図である。
【図２】従来の振幅検出回路の構成図である。
【図３】従来の信号強度検出回路の一部を示す回路図である。
【図４】図１の信号強度検出回路の信号波形図である。
【符号の説明】
【００４５】
１０    直流成分抽出部
１１，２１ａ〜２１ｎ    差動増幅器
１２ａ〜１２ｎ，２２ａ〜２２ｎ，３１，３２ａ〜３２ｎ，３６，３７    ＮＭＯＳ
２０    変化成分抽出部
３０    変動補正部
３３〜３５，４２，４５，４７，４８    ＰＭＯＳ    
４０    信号強度出力部
４１，４４    演算増幅器
４３，４６，４９    抵抗
【図１】
0004610509.tif 000002
【図２】
0004610509.tif 000003
【図３】
0004610509.tif 000004
【図４】
0004610509.tif 000005