(57)【特許請求の範囲】
【請求項１】
第１のシリコン基板（１ｂ）と第２のシリコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合わされたＳＯＩ基板（１）のうち、前記第１のシリコン基板に半導体素子が形成される半導体装置の製造方法であって、
前記第１のシリコン基板に対して前記絶縁膜に達するトレンチ（２）を形成し、前記第１のシリコン基板を所定の領域ごとに区画する工程と、
前記トレンチの上部を覆うＬＯＣＯＳ酸化膜（７）を前記トレンチに沿って形成すると共に、前記所定の領域内にＬＯＣＯＳ酸化膜（７）を形成する工程と、
前記所定の領域内において前記ＬＯＣＯＳ酸化膜以外の領域にゲート酸化膜（６）を形成する工程とを少なくとも有し、
前記トレンチおよび前記ＬＯＣＯＳ酸化膜を形成する工程では、
前記トレンチが形成される領域をトレンチ絶縁分離領域（２ａ）として、前記トレンチ絶縁分離領域の内周の長さをトレンチ絶縁分離領域のエッジ長とし、
前記所定の領域内に形成される前記ＬＯＣＯＳ酸化膜の領域をＬＯＣＯＳ酸化膜領域（７ａ）として、前記所定の領域内における前記ＬＯＣＯＳ酸化膜領域端部の全長をＬＯＣＯＳ酸化膜領域のエッジ長とすると、
前記ＬＯＣＯＳ酸化膜領域のエッジ長が、前記トレンチ絶縁分離領域のエッジ長の少なくとも１０倍以上となるように、前記トレンチおよび前記ＬＯＣＯＳ酸化膜をレイアウトすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体素子を形成してなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、ＳＯＩ基板を使用した半導体装置では、ドライエッチングによりＳＯＩ基板の一方のシリコン層に絶縁層に達するトレンチを形成し、このトレンチ内を埋め込み絶縁膜で埋め込むようにしている。このトレンチは、シリコン層を所定の区画ごとに区切るように形成されるので、このトレンチにより、シリコン層に形成された複数の半導体素子が所定の区画ごとに電気的に絶縁分離される。
【０００３】
しかしながら、上記のようにシリコン層に形成された複数の素子を所定の区画ごとにトレンチで電気的に絶縁する方法では、区画内に形成された複数の半導体素子において、リーク電流が発生したり耐圧劣化等の素子劣化が生じているという不具合が生じ、歩留まり低下を招くという問題がある。ところが、このような問題が生じる原因は、これまでに完全に明確になっていない。このため、半導体素子の不具合が生じる原因を究明し、上記問題を解消することが望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、上記の不具合は、次の二点が原因であると推定している。
【０００５】
１つは、トレンチを形成するためにドライエッチングを行う際に、重金属イオンがシリコン層に取り込まれることである（重金属汚染）。ドライエッチングの際、ＳＯＩ基板は、反応種イオンを含むプラズマ中にさらされる。このとき、例えばエッチング装置が金属でできていることによって、プラズマ中に重金属（例えばＦｅ、Ｃｕ、Ｎｉ）イオンが混入してしまう。このため、このような重金属イオンが混入したプラズマ中においてドライエッチングがなされると、反応種イオンと共にプラズマ中に混入した重金属イオンもシリコン層に衝突することとなる。したがって、重金属イオンがシリコン層の中に取り込まれ、その重金属イオンがシリコン層内に点欠陥として存在することとなる。
【０００６】
もう１つは、トレンチ内に埋め込み絶縁膜が埋め込まれた後に熱処理がなされると、埋め込み絶縁膜とその周囲のシリコンとの熱膨張係数差による応力がトレンチとシリコン層との界面または界面近傍に生じてシリコン層に歪みが生じることである。例えばシリコン層よりも埋め込み酸化膜の熱膨張係数が大きい場合、埋め込み酸化膜がシリコン層を押しだす方向に応力を発生する。これにより、トレンチとシリコン層との界面または界面近傍に歪みが生じ、その歪みが原因となって点欠陥や面欠陥が生じる。
【０００７】
これらの重金属汚染および応力に基づく点欠陥は、シリコン層内における拡散速度が非常に大きく、かつ、歪み部分に凝集する性質がある。このため、半導体素子を製造する際に熱処理がなされると、重金属イオンや応力に基づく点欠陥がシリコン層内に拡散されて格子の歪み部分に凝集する。このようにして凝集した重金属イオンや応力に基づく点欠陥のうちシリコン層の表層部に位置するものがゲート酸化膜を形成する際にゲート酸化膜に取り込まれる。このため、重金属イオンや応力に基づく点欠陥が電気伝導を担うサイトとなり、半導体素子の作動においてリーク電流を発生させ、半導体素子の耐圧劣化を生じさせると考えられる。
【０００８】
ここで、本発明者らの実験により、シリコン層に形成された複数の半導体素子をトレンチで区画しない場合には不良な素子が生じないということを確認している。このため、トレンチの形成する工程に基づき素子劣化が発生すると考えられ、素子劣化は、上記のような重金属汚染の影響やトレンチ溝形成後の熱処理で発生する応力のどちらか一方または両方が原因であると考えられる。
【０００９】
なお、重金属汚染の影響を低減する方法として、絶縁層を介して２枚のシリコンウェハを接合する前に、一方のシリコンウェハの表面に積層欠陥を作り込んでゲッター効果を与える方法や、シリコンウェハと絶縁膜との界面に炭素を核とした酸素析出物を設けてゲッター効果を得る方法が考えられている。しかしながら、これらの方法では、積層欠陥を作り込むために半導体装置を形成するシリコン層を十分厚くする必要があるため、製造コストが高価になってしまう。
【００１０】
また、トレンチの界面または界面近傍に印加される応力を緩和する方法として、トレンチに膜応力が小さいＢＰＳＧ膜を埋め込む方法が考えられている。しかしながら、トレンチの埋め込みを膜応力の小さなもので行ったとしても、シリコン層とＢＰＳＧ膜との熱膨張係数の差が小さくなければ、半導体装置の製造工程における熱処理によって、熱膨張係数の差に応じた応力が発生してしまう。したがって、上記問題を解決するものではない。
【００１１】
本発明は、上記点に鑑み、ＳＯＩ基板のシリコン層に半導体素子が形成されて構成される半導体装置において、半導体装置の製造工程に起因する半導体素子の劣化を抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明者らは、素子が破壊される場所はＬＯＣＯＳ酸化膜の端もしくはその近傍であること、素子の不良の割合がトレンチの内周の長さおよびＬＯＣＯＳ酸化膜領域端部の長さに依存することを見出した。
【００１３】
したがって、上記目的を達成するため、請求項１に記載の発明では、第１のシリコン基板（１ｂ）と第２のシリコン基板（１ｃ）とが絶縁膜（１ａ）を介して貼り合わされたＳＯＩ基板（１）のうち、第１のシリコン基板に半導体素子が形成される半導体装置の製造方法であって、第１のシリコン基板に対して絶縁膜に達するトレンチ（２）を形成し、第１のシリコン基板を所定の領域ごとに区画する工程と、トレンチの上部を覆うＬＯＣＯＳ酸化膜（７）をトレンチに沿って形成すると共に、所定の領域内にＬＯＣＯＳ酸化膜（７）を形成する工程と、所定の領域内においてＬＯＣＯＳ酸化膜以外の領域にゲート酸化膜（６）を形成する工程とを少なくとも有し、トレンチおよびＬＯＣＯＳ酸化膜を形成する工程では、トレンチが形成される領域をトレンチ絶縁分離領域（２ａ）として、トレンチ絶縁分離領域の内周の長さをトレンチ絶縁分離領域のエッジ長とし、所定の領域内に形成されるＬＯＣＯＳ酸化膜の領域をＬＯＣＯＳ酸化膜領域（７ａ）として、所定の領域内におけるＬＯＣＯＳ酸化膜領域端部の全長をＬＯＣＯＳ酸化膜領域のエッジ長とすると、ＬＯＣＯＳ酸化膜領域のエッジ長が、トレンチ絶縁分離領域のエッジ長の少なくとも１０倍以上となるように、トレンチおよびＬＯＣＯＳ酸化膜をレイアウトすることを特徴としている。
【００１４】
このように、ＬＯＣＯＳ酸化膜領域のエッジ長をトレンチ絶縁分離領域のエッジ長の少なくとも１０倍以上とすれば、トレンチで区画された領域内に形成される半導体素子の劣化を抑制することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
【００１９】
図１は、本発明の第１実施形態における半導体装置を示した図であり、（ａ）は半導体装置を正面から見たときのレイアウトを示す図であり、（ｂ）は、（ａ）に示す半導体装置のＡ−Ａ断面図である。
【００２０】
図１（ｂ）に示すように、半導体装置は、絶縁膜１ａを介して第１のシリコン基板１ｂと第２のシリコン基板１ｃとを貼り合せたＳＯＩ基板１を用いて形成されている。
【００２１】
この半導体装置は、第１のシリコン基板１ｂに形成された絶縁膜１ａまで達するトレンチ２を有し、このトレンチ２内に形成された酸化膜３及び埋め込み膜４により絶縁分離されている。第１のシリコン基板１ｂの表面には、ｐ型不純物であるボロンがドーピングされたｐ型領域５（ボロン拡散層）となっている。このｐ型領域５の表面には、ゲート酸化膜６が形成されている。また、図示しないが、第１のシリコン基板１ｂの表面には、ｎ型不純物であるリンがドーピングされたｎ型領域（リン拡散層）が形成されている。
【００２２】
そして、ゲート酸化膜６とゲート酸化膜６との間には、各半導体素子を電気的に分離するためのＬＯＣＯＳ酸化膜７が形成されている。続いて、ゲート酸化膜６の表面には、例えばポリシリコンによりゲート電極８が形成されており、ＬＯＣＯＳ酸化膜７、ゲート電極８を覆う層間絶縁膜９が形成されている。その層間絶縁膜９には、ゲート電極６等に電気的に接続される配線１０が埋め込まれている。そして、層間絶縁膜９、配線１０を覆うように半導体素子を保護するためのパッシベーション膜１１が形成されている。このような構成により、上記ｐ型領域およびｎ型領域が組み合わされて例えばトランジスタが構成されている。
【００２３】
なお、トレンチ２内に埋め込まれる埋め込み膜４は、例えばポリシリコンで構成される。これは、上記半導体装置を製造する過程でなされる熱処理において、トレンチ２内に埋め込まれるものと第１のシリコン基板１ｂとの熱膨張係数の差を小さくするためである。
【００２４】
このように構成される半導体装置において、トレンチ２、ゲート酸化膜６、ＬＯＣＯＳ酸化膜７のレイアウト構成は以下のようになっている。
【００２５】
このトレンチ２は、図１（ａ）に示されるように、第１のシリコン基板１ｂを四角形状に区画するようにレイアウトされている。本実施形態では、第１のシリコン基板１ｂにおいて、トレンチ２が形成される領域をトレンチ絶縁分離領域２ａとする。
【００２６】
また、トレンチ２で四角形状に区画された領域内には、ゲート酸化膜６がストライプ状に複数配置されるようにレイアウトされている。本実施形態では、トレンチ２で区画された領域内に形成されたＬＯＣＯＳ酸化膜７の領域をＬＯＣＯＳ酸化膜領域７ａとし、ゲート酸化膜６の領域をゲート酸化膜領域６ａとする。このゲート酸化膜領域６ａは、トレンチ２で区画された四角形状の一辺に平行な直線になっており、このゲート酸化膜領域６ａ上には、一直線状のゲート酸化膜領域６ａを垂直に横切るように複数のゲート電極８が配置されている。
【００２７】
なお、ゲート酸化膜領域６において、その領域の表面にゲート電極８が形成されない領域がある。しかしながら、本実施形態では、トレンチ２で区画された領域内において、ＬＯＣＯＳ酸化膜領域７ａ以外の領域に形成された酸化膜の領域をゲート電極８が形成されない領域も含めてゲート酸化膜領域６ａとしている。
【００２８】
このような半導体装置において、上述したように、半導体装置に形成される素子の劣化は、その素子不良の元となる因子（例えば重金属イオン）がＬＯＣＯＳ酸化膜領域７ａの端、すなわちＬＯＣＯＳ酸化膜領域７ａとゲート酸化膜領域６ａとの境界近傍に凝集して欠陥となることで引き起こされるものと考えられる。
【００２９】
つまり、トレンチ絶縁分離領域２ａの内周の長さが大きいほど、素子不良の元となる因子が第１のシリコン基板内１ｂに多く取り込まれ、それによる欠陥が多く発生するのである。
【００３０】
一方、欠陥の発生場所がＬＯＣＯＳ酸化膜領域７ａの端であることから、その場所に素子不良の元となる因子が凝集していると思われる。このため、ＬＯＣＯＳ酸化膜領域７ａの長さが長くなるほど、その因子の凝集する密度が低くなり、欠陥が発生し難くなると言える。
【００３１】
このため、トレンチ絶縁分離領域２ａの内周の長さに対してＬＯＣＯＳ酸化膜領域７ａの端の長さを大きくすれば、欠陥がＬＯＣＯＳ酸化膜７中に分散して凝集しにくくなり、欠陥の発生を抑制できると考えられる。
【００３２】
したがって、本実施形態では、欠陥の凝集がＬＯＣＯＳ酸化膜領域７ａの端の長さおよびトレンチ２のトレンチ絶縁分離領域２ａの内周の長さに依存していると想定し、後者に対して前者が十分に大きくなるようにしている。
【００３３】
具体的には、本実施形態では、トレンチ絶縁分離領域２ａの内周の長さをトレンチ絶縁分離領域２ａのエッジ長とし、トレンチ２で区画された領域内においてＬＯＣＯＳ酸化膜領域７ａとゲート酸化膜領域６ａとの境界線の全長をＬＯＣＯＳ酸化膜領域７ａのエッジ長と定義した場合に、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が少なくとも１０倍、より好ましくは１６倍以上となるように、トレンチ２、ゲート酸化膜６、ＬＯＣＯＳ酸化膜７のレイアウトが設定されている。
【００３４】
例えば、本実施形態では、トレンチ絶縁分離領域２ａのエッジ長を０．３ｍｍとしているので、ＬＯＣＯＳ酸化膜領域７ａのエッジ長は３ｍｍ以上になっている。
【００３５】
図２に、図１に示す半導体装置の製造工程を示し、この図に基づき半導体装置の製造方法について説明する。なお、以下に示される熱処理の工程は、特に記さない限り酸素雰囲気中で実行される。
【００３６】
図２（ａ）に示す工程では、まず、ＳＯＩ基板１を用意する。そして、第１のシリコン基板１ｂに半導体素子形成のためのイオン注入を行う。まず、絶縁膜１ａを介して第１のシリコン基板１ｂと第２のシリコン基板１ｃとを貼り合せたＳＯＩ基板１を用意する。そして、熱酸化処理を行って、第１のシリコン基板１ｂの表面にパッド酸化膜２０（厚さ約５００Å）を形成する。この後、このパッド酸化膜２０の表面に選択的にフォトレジスト２１を配置してパッド酸化膜２０をスルー膜としたイオン注入を行う。
【００３７】
このイオン注入工程では、例えば不純物としてｐ型不純物であるボロンをドーズ量１．０×１０１３ｃｍ―２、イオン注入エネルギー４０ｋｅＶで注入する。この後、図示しないが、フォトレジストを除去して、パッド酸化膜２０上に選択的にフォトレジストを配置してイオン注入を行う。このイオン注入工程では、ｎ型不純物であるリンをドーズ量５．０×１０１３ｃｍ―２、イオン注入エネルギー１００ｋｅＶで注入し、フォトレジストを除去する。
【００３８】
図２（ｂ）に示す工程では、半導体素子におけるｐ型領域５を形成する。図２（ａ）までの工程を終えたＳＯＩ基板１をＮ２雰囲気中にて１１５０℃で３００分間熱処理を行う。これにより、図２（ａ）に示す工程にて第１のシリコン基板１ｂにイオン注入させたボロンおよびリンを熱拡散させ、ボロン拡散層（ｐ型領域５）およびリン拡散層（ｎ型領域、図示しない）を形成する。
【００３９】
図２（ｃ）に示す工程では、トレンチ２を形成する。具体的には、ＬＰ−ＣＶＤの方法により、パッド酸化膜２０上に厚さ１５０〜２００ｎｍのＳｉ３Ｎ４膜２２を形成する。そして、Ｓｉ３Ｎ４膜２２上にフォトレジストを形成し（図示しない）、フォトレジストのうちトレンチ２を形成する領域を露光して開口する。このとき、第１のシリコン基板１ｂを四角形状に区画するトレンチ２の内周の長さが所望の長さとなるようにフォトレジストをパターニングする。
【００４０】
この後、ドライエッチングを行い、フォトレジストが開口した部位のＳｉ３Ｎ４膜２２およびパッド酸化膜２０を除去する。続いて、Ｓｉ３Ｎ４膜２２をマスクとして、第１のシリコン基板１ｂをドライエッチングして絶縁膜１ａに達するトレンチ２を形成し、フォトレジストを除去する。
【００４１】
次いで、ケミカルドライエッチングによりトレンチ２の内壁面にできるダメージ層を１５０ｎｍ除去する。この後、例えば１０００℃で熱処理を行い、トレンチ２の内壁面に５００ｎｍの厚さの酸化膜３を形成し、ＬＰ―ＣＶＤの方法により埋め込み膜４でトレンチ２を埋める。これにより、図１（ａ）に示すようなトレンチ絶縁分離領域２ａを形成する。そして、埋め込み膜４をドライエッチングして、Ｓｉ３Ｎ４膜２２を露出させる。
【００４２】
図２（ｄ）に示す工程では、ＬＯＣＯＳ酸化膜７を形成する。具体的には、Ｓｉ３Ｎ４膜２２上にフォトレジスト（図示しない）を形成し、露光によりゲート酸化膜６を形成する領域のフォトレジストを開口する。その後、フォトレジストが開口した部位のＳｉ３Ｎ４膜２２をドライエッチングにより除去し、パッド酸化膜２０を露出させてフォトレジストを除去する。そして、Ｓｉ３Ｎ４膜２２をマスクとして、例えば１０００℃で４００〜５００分熱処理を行い、ＬＯＣＯＳ酸化膜７を形成する。
【００４３】
このとき、１区画内に形成されるＬＯＣＯＳ酸化膜７において、後の工程で形成されるゲート酸化膜領域６ａとＬＯＣＯＳ酸化膜領域７ａとの境界線の長さの全長（ＬＯＣＯＳ酸化膜領域７ａのエッジ長）が、第１のシリコン基板１ｂを区画するトレンチ２の内周の長さ（トレンチ絶縁分離領域２ａのエッジ長）の少なくとも１０倍以上、好ましくは１６倍以上になるように、ＬＯＣＯＳ酸化膜７を形成する。
【００４４】
図２（ｅ）に示す工程では、ゲート酸化膜６を形成する。まず、図２（ｄ）に示す工程の後、リン酸でＳｉ３Ｎ４膜２２を除去し、希フッ酸でパッド酸化膜２０を除去する。そして、８５０℃で熱処理を行い、厚さ４０ｎｍの犠牲酸化膜（図示しない）を形成する。このとき、第１のシリコン基板１ｂ内に存在する重金属イオンが犠牲酸化膜に取り込まれることで、重金属イオンが第１のシリコン基板１ｂから除去される。この後、希フッ酸によって犠牲酸化膜が除去される。そして、例えば８５０℃で熱処理を行い、ｐ型領域５の表面にゲート酸化膜６を形成する。
【００４５】
この後、所定の工程を実行することにより、ゲート酸化膜６上にゲート電極８を形成し、ＬＯＣＯＳ酸化膜７およびゲート酸化膜６を覆う層間絶縁膜９を形成し、層間絶縁膜９の所定の位置に配線１０を形成し、層間絶縁膜９および配線１０を覆うパッシベーション膜１１を形成して図１に示す半導体装置が完成する。
【００４６】
次に、上記した半導体装置における素子の劣化について説明する。すなわち、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長を変化させて製造した半導体装置において、１区画内に形成された複数の半導体素子に不具合が生じる割合を調べた。
【００４７】
図３は、トレンチ絶縁分離領域２ａのエッジ長とＬＯＣＯＳ酸化膜領域７ａのエッジ長との比に対するＴＥＧ不良率をグラフで表した図であり、（ａ）に示すグラフと（ｂ）に示すグラフはそれぞれ異なるトレンチドライエッチング装置によって製造された半導体素子の不具合について調べた結果である。ＴＥＧ不良率とは、トレンチ絶縁分離領域２ａのエッジ長のみ変化させ、ＬＯＣＯＳ酸化膜領域７ａとゲート酸化膜領域６ａとの境界線の全長を同一にそろえたＴＥＧを用意して、ＴＥＧに所定の電圧を印加したときに、１ウェハ内に形成されたすべてのＴＥＧに対して不具合が生じたＴＥＧの割合である。
【００４８】
図３（ａ）に示されるように、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が１０倍である場合、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が１０倍未満である場合に対してＴＥＧ不良率が急激に増加する。トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が１６倍であると、ＴＥＧ不良率は０％となり、１ウェハ内に形成されるＴＥＧのうち、不具合を生じるＴＥＧが全くない状態となる。
【００４９】
一方、異なるトレンチドライエッチング装置で半導体素子を製造し、上記と同様、半導体素子の不具合を調べた場合には、図３（ｂ）に示されるように、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が１０倍以上であれば、ＴＥＧ不良率が０％であった。
【００５０】
このような結果から、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長を少なくとも１０倍以上とすることで、製造される半導体素子の素子劣化を抑制できることがわかる。また、各エッジ長を設計する際に、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長を１６倍以上とすることで、トレンチドライエッチング装置に関係なく、製造される半導体素子のＴＥＧ不良率を無くすことができる。
【００５１】
したがって、本実施形態では、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長を十分長くすることで、半導体素子の劣化を抑制することができる。
【００５２】
また、第１のシリコン基板１ｂをトレンチ２で区画ごとに絶縁分離する際、トレンチ２の内壁面に酸化膜３を形成した後に埋め込み膜４としてポリシリコンを埋め込むようにしている。このようにトレンチ２内部に熱膨張係数が第１のシリコン基板１ｂと同じかまたはほぼ同じ物質を埋め込むことで、熱処理時において、第１のシリコン基板１ｂとトレンチ２内の埋め込み膜４との熱膨張係数に起因した応力が発生することを防止できる。したがって、第１のシリコン基板１ｂに印加される応力を抑制することができる。また、この応力によって発生すると考えられる点欠陥を抑制できる。このため、素子の劣化を抑制することができる。
【００５３】
（他の実施形態）
トレンチ２で区画された領域に形成されるＬＯＣＯＳ酸化膜７のパターンは、第１実施形態に限るものではない。すなわち、トレンチ絶縁分離領域２ａのエッジ長に対するＬＯＣＯＳ酸化膜領域７ａのエッジ長が少なくとも１０倍以上であれば、１区画内の半導体素子の配置位置は限定されない。
【００５４】
また、トレンチ２内に埋め込まれる埋め込み膜４は、ポリシリコンに限定されるものではない。すなわち、第１のシリコン基板１ｂの熱膨張係数と同等もしくはほぼ同じ熱膨張係数を有する物質であれば、どんなものでも良い。
【００５５】
上記第１実施形態では、トレンチ２で区画される領域内にはトランジスタ等の半導体素子のみが形成された場合を示している。したがって、ＬＯＣＯＳ酸化膜領域７ａのエッジ長をゲート酸化膜領域６ａとＬＯＣＯＳ酸化膜領域７ａとの境界線の全長としている。しかしながら、トレンチ２で区画される領域内には、半導体素子に限らず、抵抗やコンデンサ等の素子が形成されることもある。このような場合、ＬＯＣＯＳ酸化膜領域７ａのエッジ長は、ＬＯＣＯＳ酸化膜領域７ａと各素子が形成される領域との境界線の全長とされる。したがって、トレンチ２で区画される領域内に半導体素子以外の素子が形成される場合であっても、ＬＯＣＯＳ酸化膜領域７ａのエッジ長がトレンチ絶縁分離領域２ａのエッジ長の少なくとも１０倍、好ましくは１６倍以上となるようにＬＯＣＯＳ酸化膜７を形成することで、トレンチ２で区画される領域内に形成される各素子の劣化を抑制することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態における半導体装置であって、（ａ）は半導体装置を正面から見た時のレイアウトを示す図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】トレンチ絶縁分離領域のエッジ長に対するＬＯＣＯＳ酸化膜領域のエッジ長の比とＴＥＧ不良率との関係を示した図である。
【符号の説明】
【００５７】
１…ＳＯＩ基板、１ａ…絶縁膜、１ｂ…第１のシリコン基板、
１ｃ…第２のシリコン基板、２…トレンチ、２ａ…トレンチ絶縁分離領域、
３…酸化膜、４…埋め込み膜、５…ｐ型領域、６…ゲート酸化膜、
６ａ…ゲート酸化膜領域、７…ＬＯＣＯＳ酸化膜、７ａ…ＬＯＣＯＳ酸化膜領域、
８…ゲート電極、９…層間絶縁膜、１０…配線、１１…パッシベーション膜。
【図１】
0004742500.tif 000002
【図２】
0004742500.tif 000003
【図３】
0004742500.tif 000004