(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に形成され、窒素および酸素の少なくとも１種とシリコンとを含有する絶縁膜と、
前記絶縁膜上に形成され、シリコン及びハフニウムを含む金属酸化膜と、
前記金属酸化膜上に形成されたゲート電極とを具備し、
前記金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が２％以上１５％以下であり、
前記金属酸化膜中の多結晶粒の直径が３０nm以上１００nm未満であるMIS型電界効果トランジスタを備えることを特徴とする半導体装置。
【請求項２】
前記金属酸化膜上にシリコン窒化膜を有するMIS型電界効果トランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型電界効果トランジスタを備える半導体装置に係り、特にシリコンおよびハフニウムを含む金属酸化膜と、シリコンを含む界面絶縁膜との積層絶縁膜をゲート絶縁膜として有するＭＩＳ型電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】  サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにおけるゲート絶縁膜は、ＳｉＯ２換算で１．６ｎｍという小さな膜厚が望まれている。厚さ１．６ｎｍのＳｉＯ２は、絶縁性が低いため、リーク電流による消費電力増加よりも高速性を重視するＬｏｇｉｃデバイスにおいてすら実用が困難である。また、より多くの需要が確実視される個人用携帯電子機器に用いられるＬＳＩデバイスに求められる最大の要求は低消費電力性である。このため、そのリーク電流密度がデバイス全体の消費電力に対し大きな部分を占めるゲート絶縁膜に対しては、従来のＳｉＯ２よりも格段にリーク電流の低い新規材料の導入が必須とされている。【０００３】  ＳｉＯ２換算１．６ｎｍの絶縁膜容量を実現し、かつ低リーク特性を得るためには、ＳｉＯ２より比誘電率の高い材料（Ｈｉｇｈ−Ｋ材料）を利用し、物理膜厚を厚くすることが有効である。例えば、ＳｉＯ２の１０倍の比誘電率をもつ材料を利用すれば、ＳｉＯ２換算１．６ｎｍの性能を得るための物理膜厚は１６ｎｍに設定することができ、直接トンネル電流による膜の絶縁性破壊を回避することが可能である。ここで、Ｈｉｇｈ−Ｋ材料とは一般に金属酸化物のことであり、その物理、化学的構造に基づく高い分極が高誘電率の起源となる。【０００４】  しかしながら、これらの金属酸化物は、ＬＳＩデバイスにゲート絶縁膜として導入することを考えたとき、ＳｉＯ２に比較して明らかに不利な性質を有している。その代表的なものとして、これらの金属酸化物の耐熱性が挙げられる。ＬＳＩのゲート形成工程ではソース／ドレインの活性化及びポリシリコンゲートの空乏化を抑制するために、高温（概ね１０５０℃）のランプアニール工程が必須である。ほとんどの金属酸化物はこのような高温には耐えることができず、例えばＺｒＯ２は９００℃以上で分解し、シリコンと反応してシリサイドを形成してリーク特性を大きく低下させる。また、比較的耐熱性があると考えられているＨｆＯ２でさえ、１０００℃以上で上部ポリシリコンゲートと反応してリーク特性を損なう。【０００５】  従来のＬＳＩにおいてゲート絶縁膜を形成するために使用されてきたＳｉＯ２（またはＳｉＯＮ）は、酸素がなければ、このような高い温度でもシリコンと反応しない。この特性は、シリコン中への不純物の拡散を防止して絶縁膜の平坦性を高め、リーク電流の低減、ＬＳＩチップの素子間特性バラツキを抑えるという効果をもたらし、ＬＳＩ製造の歩留まりおよび性能向上に極めて重要である。ゲート絶縁膜が分解しあるいは上下シリコン層と反応することは、従来当然のように得られていたこれらの効果が失われることを意味する。このため、歩留まりの低下のみならず、所望の性能を得ること自体が困難になることが予測される。【０００６】  従って、誘電率をＳｉＯ２よりも高くしつつ、かつＬＳＩプロセスで用いられる温度において安定なゲート絶縁膜材料が求められている。【０００７】  上記要求を満たすための材料の一つとして、シリコン酸化物とシリコン以外の金属の酸化物との混合酸化物が検討されている。例えば、Ｔｉ−Ｓｉ−Ｏや、Ｚｒ−Ｓｉ−Ｏ、Ｈｆ−Ｓｉ−��、Ｌａ−Ｓｉ−Ｏなどがその典型的なものとして挙げられる。これらの材料は、１０００℃以上の高温でも安定である。【０００８】  しかしながら、こうした材料においては、シリコンを含有することによって、その比誘電率が著しく低下するという問題が生じる。例えば、金属の組成比１：１で調製されたＨｆ−Ｓｉ−Ｏの比誘電率は１０〜１５である。現状のデバイスのゲート絶縁膜として使用されるＳｉＯＮ等の実効的比誘電率を６程度と考えれば、これら検討されているシリコン含有金属酸化物の比誘電率による物理膜厚増加の効果は、たかだかＳｉＯＮの１．５倍程度にすぎない。こうした材料によるリーク電流の相対的低減が可能になったところで、おそらくそれは一世代のデバイスにしか利用されない短命な材料となることが予測される。【０００９】  例えば特開２００３−８０１１号公報には、Ｈｆ又はＺｒの一の金属、酸素及びシリコンを含む高誘電率膜を有するゲート絶縁膜が記載されている。該公報には、この高誘電率膜の組成をＭｘＳｉｙＯ（但しｘ＞０且つｙ＞０）と表記したときに、誘電率と熱安定性の点から０．２３≦ｙ／（ｘ＋ｙ）≦０．９０、あるいは信頼性寿命と熱安定性の点から０．２３≦ｙ／（ｘ＋ｙ）≦０．３０であることが好ましいことが記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】  上述したように、従来のＳｉＯ２（またはＳｉＯＮ）に代わるゲート絶縁膜用Ｈｉｇｈ−Ｋ材料は、非晶質性を高めるためにシリコンとシリコン以外の金属との合金酸化物を用いることが主流の技術となっている。しかしながら、その比誘電率はたかだか１０程度となり、複数世代にわたって使用可能なゲート絶縁膜材料とはなり得ないものであった。【００１１】
そこで本発明の目的は、ゲート絶縁膜に比誘電率の高いHigh-K材料を用いながら、低リーク特性に優れたＭＩＳ型電界効果トランジスタを備える半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、シリコン基板と、前記シリコン基板上に形成され、窒素および酸素の少なくとも１種とシリコンとを含有する絶縁膜と、前記絶縁膜上に形成され、シリコン及びハフニウムを含む金属酸化膜と、前記金属酸化膜上に形成されたゲート電極とを具備し、前記金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が２％以上１５％以下であり、前記金属酸化膜中の多結晶粒の直径が３０nm以上１００nm未満であるMIS型電界効果トランジスタを備える半導体装置を提供する。
なお、本発明におけるモル比率は百分率で示すものとする。
【発明の効果】
【００１４】  本発明の半導体装置によれば、ゲート絶縁膜に比誘電率の高いＨｉｇｈ−Ｋ材料を用いながら、低リーク特性に優れたＭＩＳ型電界効果トランジスタを有する半導体装置が得られる。【００１６】  本発明者らは、ハフニウムとシリコンを特定の組成範囲で含む金属酸化物をゲート酸化膜に用いると、その誘電率を高く維持しながら、高温加熱後のリーク特性が著しく向上することを見いだした。本発明は、この知見に基づいてなされたものである。
発明の好適な実施の形態【００１７】  本発明の実施形態例の説明に先立って、本発明の原理を述べる。図１に、本発明の一実施形態例の方法で作製したＭＩＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）とゲートリーク電流（Ｊｇ）との関係を示す。【００１８】  製造に当たって、シリコン（１００）面上に分離領域をもうけ、シリコンチャンネル部にＲＴＯ法によりＳｉＯ２を１．２ｎｍ形成し、ＭＯＣＶＤ法によってＨｆＯ２膜又はシリコンのモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））が１３％であるＨｆＳｉＯ膜を形成した。その後、６００℃１０分のアニールを酸素分圧５×１０−３Ｔｏｒｒの条件下で行い、続いて８００℃３０秒の窒素中アニールを行った。この上に、ゲートポリシリコンを１５０ｎｍ形成した。この後、通常のプロセスによってＭＩＳＦＥＴを形成し、ゲートリーク電流と電気的ゲート膜厚を比較した。ソース／ドレインの活性化には１０００℃１０秒のランプ加熱を行った。【００１９】  図１に示すように、シリコンを含有しないＨｆＯ２をゲートに用いた場合には、電気的ゲート膜厚がその誘電率から予想される値よりも厚くなり、またゲートリークも大きかった。一方、ＨｆＳｉＯを用いた場合には、電気的ゲート膜厚は薄く、それより計算された誘電率は２４でありＨｆＯ２の本来持つ誘電率と等しかった。また、ゲートリークもＨｆＯを用いた場合に比べて著しく少なかった。【００２０】  上述のとおり、本実施形態例の主な特徴は、ＭＩＳＦＥＴのゲート絶縁膜を構成する材料として、ハフニウムとシリコンを特定の組成範囲で含む金属酸化物を用いることにある。耐熱性、すなわちソース・ドレイン活性化アニール後のゲートリーク特性は、金属酸化膜中のシリコンのモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））が２％以上で優位な差が現れ、それ以上ではシリコン濃度による影響は少ない。一方、誘電率は、金属酸化膜中のシリコンのモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））が１５％まではほとんど変化しないが、１５％を超えると顕著に減少する。この関係を図２に示す。図２において、耐熱性は１０００℃１０秒のソース・ドレイン活性化アニールを行ったＭＩＳＦＥＴのゲートリーク電流（閾値から−１Ｖの電圧）で示している。【００２１】  ＭＩＳＦＥＴのゲート絶縁膜は、上部ポリシリコン電極との反応、エッチングダメージ等の製造プロセスによる影響を受けやすい。このため、膜本来の特性を調べるため、上部メタル電極による以下のような実験を行った。ＨｆＯ２およびＨｆＳｉＯは、下地酸化膜１．２ｎｍの上に所定の膜厚でそれぞれ成膜し、６００℃１０分のアニールを酸素分圧５×１０−３Ｔｏｒｒの条件下で行い、続いて８００℃３０秒の窒素中アニールを行った。なお、ＸＰＳ測定の結果、ＨｆＳｉＯのＳｉのモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））は１３％であった。【００２２】  上記試料に、５００℃２０分の水素アロイ処理を施した後、面積１．３×１０−４ｃｍ−２の金電極を蒸着して、電圧−キャパシタンス（ＣＶ）特性、及び、電圧−電流（ＩＶ）特性を測定した。結果を図３及び図４に示す。このように、蒸着した金電極をもちいることにより、ＭＩＳＦＥＴゲート形成時のプロセスによる影響を排除することができる。ＣＶ測定の結果より、ＨｆＯ２およびＨｆＳｉＯともに、顕著な界面準位の存在は認められず、良好な特性を示している。物理膜厚を同じにした場合、電気的膜厚はほぼ同じであり、ＨｆＳｉＯの誘電率がＨｆＯ２膜のものと同程度であることを示唆している。【００２３】  図５に酸化膜換算膜厚とゲートリーク電流との関係を示した。酸化膜換算膜厚はＣＶ測定により求めた。ゲートリーク電流はＣＶ測定より求めた閾値電圧Ｖｆｂ値から−１Ｖの電圧におけるリーク電流としてプロットした。ＨｆＯ２およびＨｆＳｉＯはほぼ同じリーク電流値を示した。図５より、シリコンを微量に添加したＨｆＳｉＯ膜はシリコンを添加しないＨｆＯ２膜と同程度の酸化膜換算膜厚とゲートリーク電流特性を備えていることがわかる。このような上部金電極を用いた場合の特性に比較して、図１に示したようにＭＩＳＦＥＴを形成した後の酸化膜換算膜厚とゲートリーク電流特性は、Ｓｉを添加しないＨｆＯ２の場合、酸化膜換算膜厚及びゲートリーク電流が共に増大する。一方、Ｓｉを微量添加したＨｆＳｉＯの場合ではほぼ上部金電極を用いた場合の特性と同じになる。これは、ＭＩＳＦＥＴプロセスにおける高温によってＨｆＯ２は劣化するが、シリコンを微量添加するとほとんど劣化しないということを示している。【００２４】  本発明の原理は主に以下に示す二点よりなると考えられる。
第一点は結晶構造の変化である。図６（ａ）及び（ｂ）はそれぞれ、１．２ｎｍのＳｉＯ２上にＨｆＳｉＯ及びＨｆＯ２を３．５ｎｍ成膜し、１０００℃、１０秒のソース・ドレイン活性化アニール後のＴＥＭ写真（断面図および平面図）である。図６（ｂ）に示すように、シリコンを添加しない場合には、ＨｆＯ２のグレインサイズは１００ｎｍ〜３００ｎｍであるが、図６（ａ）に示すように、シリコンを微量に含有すると、グレインサイズは１００ｎｍ未満へ減少する。それにともなって、膜表面のラフネスもＳｉを含有しない場合に比べてシリコンを微量に含有すると改善され、平坦性が向上する。ゲートリークはｈｉｇｈ−ｋ絶縁膜の凹部がウイークスポットとなって流れると考えられ、シリコンを微量に含有すると膜表面のラフネスが減少し、結晶化後のリーク特性が改善されるものと推察される。この観点から、本発明においては、金属酸化膜中の多結晶粒の直径を１００ｎｍ未満に制御することが好ましい。また、多結晶粒の制御性や膜特性の点から多結晶粒の直径は３０ｎｍ以上が好ましい。【００２５】  原理の第二点目は、シリコン濃度が少ない場合、結晶化したＨｆＯ２内にはシリコンがほとんど入らないことである。図７はＴＥＭ  ＥＥＬＳにより測定した結晶中のシリコン濃度と膜全体のシリコン濃度の関係を示したものである。この図から、膜全体のシリコン濃度（モル比率（Ｓｉ／（Ｓｉ＋Ｈｆ）））が１５％までは結晶中にほとんどシリコンは存在せず、グレインバウンダリー（結晶粒界）に掃き出されているが、１５％を超えると多量のシリコンが結晶中に導入されていることがわかる。結晶中にシリコンが導入されると、ＨｆＯ２の結晶性が崩れ、結晶性が高いＨｆＯ２結晶で得られる誘電率が減少し、アモルファスＨｆＯ２の誘電率に近づく。【００２６】  図２において、膜全体のシリコン濃度が１５％に達するまでは、誘電率は導入されたＳｉＯ２とＨｆＯ２結晶の体積比率によって漸減する。シリコン濃度が１５％を超えるとＨｆＯ２結晶内にＳｉが入り、ＨｆＯ２の結晶性を悪化させ、その結果としてＨｆＯ２の誘電率を著しく減少させるために急激に膜全体の誘電率が減少するものと推察される。また、グレインバウンダリーに掃き出されたＳｉＯ２によって、グレインバウンダリーに存在する、いわゆるウイークスポットが埋められるために、高温におけるＨｆＯ２層と多結晶シリコン層との反応が抑制されたものと推察される。【００２７】  以上述べたように、微量に含有されるシリコンは、ＨｆＯ２の結晶化においてグレインの成長を阻害してグレインサイズを低下させ、その結果としてリーク電流が低減できる。それと共に、シリコン自身はグレインバウンダリーに掃き出されて結晶中には入らず、ＨｆＯ２結晶の結晶性を悪化させず、その結果として誘電率を減少させない。グレインサイズの低減効果はシリコン濃度が２％以上で顕在化する。一方、ＨｆＯ２結晶グレイン内へのシリコンの導入量はシリコン濃度が１５％を超えると著しく増大する。従って、本発明の効果が十分に得られるのはシリコン濃度（モル比率（Ｓｉ／（Ｓｉ＋Ｈｆ）））が２％以上１５％以下の領域である。【００２８】  以下に、本発明の一実施形態例に係る製造方法を、従来技術のハフ��ウム酸化膜の製造方法と比較しながら、図面を参照して説明する。【００２９】  図８（ａ）〜（ｄ）に、原子層成長法といわれる従来法によるハフニウム・シリコン酸化膜の製造方法を模式的に示す。この方法においては、図示するようにシリコン基板上にシリコン酸化膜を形成し（図８（ａ））、ハフニウム原料を吸着させ（図８（ｂ））、その後、水を供給して、吸着したハフニウム原料を酸化する（図８（ｃ））。水を十分にパージした後、再びハフニウム原料を導入し、酸化したハフニウム上に吸着させる（図８（ｂ））。この工程を繰り返すことによってＨｆＯ２の成膜を行い、最終的にアニールにより膜の焼き締めを行う（図８（ｄ））。ＨｆＯ２にシリコンを含有させる場合には、その濃度に相当するサイクルごとにＳｉ原料を供給し、ＨｆＯ２とＳｉＯ２の層状構造を形成する。このような成膜方法は、膜厚の均一性、段差被覆性に優れる。しかしながら、このように層状に成膜を行う方法は、何回も供給と排気を繰り返す必要があるためにスループットが低く、特にアミド系原料のように水と激しく反応する原料を用いた場合は、水のパージ時間が長くなり、さらにスループットの低下を招く。また、Ｓｉ濃度が少ないハフニウム・シリコン酸化膜を形成する場合、膜中のＳｉＯ２層同士の間隔が広くなり、膜中の組成分布が不均一となる。【００３０】  上記問題点を解決するために、基板温度を上げてＨｆ原料と酸素を同時に照射するＣＶＤ法が提案されている。Ｓｉを含有させる場合には、Ｓｉ原料も同時に導入し、膜中シリコン濃度はＨｆ原料とＳｉ原料の流量比によって制御することができる。このような方法を用いると、ＳｉとＨｆが均一に混合した膜を形成することが可能になる。しかしながら、酸化剤として酸化力の弱い酸素を用いているために、基板温度を高める必要があり、このような条件下では、下地Ｓｉ基板の再酸化が起こり、ＨｆＯ２層あるいはＨｆＳｉＯ層とＳｉ基板との間に厚い遷移層が形成されてゲートの電気的膜厚を増加させてしまうという問題がある。【００３１】  図９（ａ）〜（ｄ）に、本発明のシリコン含有ハフニウム酸化膜（ＨｆＳｉＯ膜）の製造プロセスを模式的に示す。まず、図示するようにシリコン基板上にＲＴＯ等によりシリコン酸化膜を形成する（図９（ａ））。このシリコン酸化膜に代えて、或いはこの酸化膜上に、シリコン窒化膜やシリコン酸窒化膜を設けてもよい。次に、ＭＯＣＶＤ法により、このシリコン酸化膜上へ、Ｓｉ原料とＨｆ原料と水の同時照射を行って成膜する（図９（ｂ））。次に、酸化性雰囲気下でアニールを行い（図９（ｃ））、その後に不活性雰囲気下でアニールを行う（図９（ｄ））。【００３２】  一般的に有機Ｈｆ原料及び有機Ｓｉ原料は水との反応性が高く、特にアミド系原料は水と激しく反応する。そのため、成膜工程においては水分圧の制御が重要であり、１０−６〜１０−５Ｔｏｒｒ（１．３３×１０−４〜１．３３×１０−３Ｐａ）に成膜装置内の水分圧を制御することが必要である。【００３３】  図１０は、ＭＯＣＶＤ法によるテトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）を用いたＨｆＯ２の成膜時における水分圧と、膜中不純物量（膜中炭素量および膜中ＯＨ基量）との関係を示したものである。この図から、成膜装置内の水分圧が１０−６〜１０−５Ｔｏｒｒ（１．３３×１０−４〜１．３３×１０−３Ｐａ）の時に膜中炭素量とＯＨ基量をいずれも低く抑えることができることがわかる。テトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）と水との反応は、
Ｈｆ［ＮＥｔ２］４  ＋  ２Ｈ２Ｏ  →  ＨｆＯ２  ＋  ４ＨＮＥｔ２
と記述される。Ｈｆ原料中の有機基はジエチルアミンとなり離脱するが、水の分圧が１０−６Ｔｏｒｒ（１．３３×１０−４Ｐａ）以下になると未反応の有機基に由来する炭素が膜中に取り込まれ、リークの原因となる。また、水分圧が１０−５Ｔｏｒｒ（１．３３×１０−３Ｐａ）を超えると水に起因するＯＨ基が膜中に残り、信頼性を著しく低下させる。【００３４】  成膜時の基板温度は４５０℃以下が望ましい。これは、テトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）が４５０℃以上で熱分解を起こし、水によって有機基を有効に離脱させることが困難となり、膜中に多量の炭素が導入されるからである。一方、成膜速度等の観点から成膜時の基板温度は１５０℃以上が好ましい。【００３５】  本成膜方法では、成膜装置内の水分圧を、水の導入量と排気量を一定にすることによって上記の範囲内に制御することができる。このとき、装置内壁の温度を１２０℃以上に上げて、内壁に水を吸着させないことも有効である。また、マスフィルター等によって装置内の水分圧を測定し、水の導入量を調節することによって、装置内の水分圧を一定に保つこともできる。【００３６】  ＨｆＳｉＯの成膜について、さらに具体的成膜条件を挙げて説明する。
まず、８インチのＰ型ウエハを基板として、表面に１．２ｎｍの熱酸化膜を形成した。次に、この熱酸化膜上に、テトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）およびトリスジメチルアミノシリコン（ＨＳｉ［ＮＭｔ２］３）を、Ｈ２Ｏと同時供給をすることにより成膜を行った。成膜温度は４００℃とした。その後、付設されたチャンバ内で６００℃、１０分のアニールを酸素分圧５×１０−３Ｔｏｒｒ（０．６６５Ｐａ）の条件下で行った。【００３７】  図１１に、Ｈｆ原料の流量を０．６ｓｃｃｍに固定したときの、Ｓｉ原料の流量と膜中のＳｉ濃度（モル比率（Ｓｉ／（Ｓｉ＋Ｈｆ）））との関係を示す。Ｓｉ濃度は試料表面のＸＰＳ測定により見積もった。図１１から、Ｓｉ原料の導入量を増加させるほど、膜中へのＳｉの取り込み量が多くなることがわかる。Ｓｉ原料の流量が５ｓｃｃｍを超えるとＳｉ濃度の増加が飽和する傾向があるものの、Ｓｉ原料を導入することにより、少なくともＳｉ濃度が４０％程度までのシリケート膜を形成することが可能である。【００３８】  図１２に、成膜後の８インチウエハ中央部および周辺３０ｍｍ（中心より７０ｍｍ）の部分での、Ｓｉ２ｐのＸＰＳスペクトルを示す。２つのスペクトルにおいて、それぞれのシリケート起因のピークとＳｉ基板からのピークは同じ強度であり、ウエハ面内で組成の均質なシリケート膜が形成されていることが確認できる。【００３９】  また、金属酸化膜形成時、途中で成膜を中断し、５００℃以上で酸化性雰囲気中アニールを行い、その後に再び、所定の膜厚に達するまで成膜を行ってもよい。これにより、前記金属酸化膜中の不純物炭素量をさらに効果的に減少させ、その結果として、リーク電流、膜中電荷をさらに減少させることができる。成長中断は厚み１ｎｍごとに行うことがさらに効果的であり、特に第一層目に行うアニールは大きな効果を及ぼす。【００４０】  上述の成膜工程の後には、酸化性雰囲気下でアニールを行うことが好ましい。これにより、膜中の残留炭素を減少させ、また酸素欠損を回復することができる。このアニールは、十分な効果を得る点から、５００℃以上で行うことが好ましい。また、効率性等の点から、８００℃以下で行うことが好ましく、７００℃未満で行うことがより好ましい。また、アニール時間は、処理温度に応じて、例えば１分〜３０分の範囲に適宜設定することができる。【００４１】  上述の成膜工程中および成膜工程後のアニールの酸化性雰囲気は、酸化性ガス中、あるいはヘリウム、ネオン、アルゴン等の希ガスや窒素ガス等の他の不活性ガスと酸化性ガスとの混合ガスを用いることができる。酸化性ガスとしては、酸素、オゾン、ＮＯ、Ｎ２Ｏ等を用いることができる。酸化性雰囲気中の酸化性ガスの圧力は例えば１０−４Ｔｏｒｒ（１．３３×１０−２Ｐａ）以上、大気圧以下の範囲で適宜設定することができる。【００４２】  また、成膜工程の後あるいは酸化性雰囲気下のアニールの後に、不活性雰囲気下でアニールを行うことが好ましい。このアニールはＲＴＡにより良好に行うことができる。このアニールを行うことにより、膜中の構造欠陥をアニールアウトし、膜を緻密化することができ、その結果、ＳｉＯ２換算膜厚を減少させるとともにリーク��流を低下させることができる。このアニールは、十分な効果を得る点から、７００℃以上で行うことが好ましい。また、効率性等の点から、１０００℃以下で行うことが好ましく、９００℃以下で行うことがより好ましい。また、アニール時間は、処理温度に応じて、例えば１０秒〜５分の範囲に適宜設定することができる。酸化性雰囲気下のアニール後にこの不活性雰囲気下のアニールを行う場合は、酸化性雰囲気下のアニールの温度より高い温度で行うことが好ましい。不活性雰囲気は、ヘリウム、ネオン、アルゴン等の希ガスや、窒素ガス、あるいはこれらの混合ガスの雰囲気を用いることができる。【００４３】  さらに、上述のＨｆＳｉＯ膜へ、成膜後に窒素を導入してもよい。窒素の導入は、例えば、アンモニア雰囲気中８００℃程度でのアニール処理、あるいは４００℃程度での窒素ラジカル処理により行うことができる。これにより、上述の効果を確保し、良好な特性を維持しつつ、ゲート電極からのホウ素の突き抜けを抑制することが可能である。【００４４】  また、上述のＨｆＳｉＯ膜上にＳｉＮ等のシリコン窒化膜を堆積してもよい。これにより、上部ポリシリコンとの反応抑制、ホウ素のつきぬけ抑制、ホウ素、リン等の不純物のＨｆＳｉＯ膜中への拡散を抑制することができ、結果、ＨｆＳｉＯ膜中の固定電荷を減少させ、高い移動度が得られる。【００４５】  以上説明したように、本発明における絶縁膜は、高い比誘電率を有しながら、耐熱性に優れ、低リーク特性に極めて優れたゲート絶縁膜を形成することができる。また本発明の製造方法によれば、このような特性を有する絶縁膜を容易に形成することができる。【００４６】  以下、図面を参照しつつ、本発明の一実施形態例に係るＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法を説明する。図１３に、本実施形態例のＭＩＳＦＥＴの模式的断面構造を示す。
図示するように、分離領域２を有するシリコン基板１上には、ゲート電極８／金属酸化膜７／界面絶縁膜６の積層からなるＭＩＳ構造が形成されており、ゲート電極８はゲート側壁９に取り囲まれている。シリコン基板１中には、高濃度に不純物を拡散した深い拡散領域３、浅い拡散領域４およびサリサイド５が、ＭＩＳ構造に対して自己整合的に形成されている。【００４７】  次に、図１４（ａ）〜（ｄ）を参照して本実施形態例のＭＩＳＦＥＴの製造方法を説明する。
まず、通常の工程により素子分離領域２を設けたシリコン基板１を準備する。この基板を希ＨＦ水溶液で処理してシリコン基板表面の自然酸化膜を除去し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法等によって厚み１．２ｎｍの熱酸化膜６を形成する。この酸化膜厚は最終的に必要となる電気的膜厚によって適宜調整することができるが、厚いほど信頼性が向上する。【００４８】  次に、ＭＯＣＶＤ法により、Ｓｉ濃度１０％の金属酸化膜７（ＨｆＳｉＯ膜）を３．５ｎｍ堆積する。その際、基板温度４００℃、成膜原料としてテトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）及びトリスジメチルアミノシリコン（ＨＳｉ［ＮＭｔ２］３）を用い、Ｈ２Ｏとの同時供給をすることにより成膜を行った（図１４（ａ））。水はマスフローコントローラによって流量を制御し、成膜中の水分圧は８×１０−６Ｔｏｒｒ（１．０６４×１０−３Ｐａ）とした。成膜時間は５分とした。Ｈｆ原料は８７℃の容器より流量２０ｓｃｃｍの窒素キャリアガスのバブリングにより輸送し、Ｓｉ原料はマスフローコントローラによって流量を制御して供給した。Ｓｉ原料の温度は４８℃とした。【００４９】  成膜後、６００℃１０分のアニールを酸素分圧５×１０−３Ｔｏｒｒ（０．６６５Ｐａ）の条件下で行い、続いて８００℃３０秒の窒素中アニールを行った。【００５０】  こうして形成された金属酸化膜７上にポリシリコン膜８を形成した（図１４（ｂ））。ゲート電極材料としては、ポリシリコンの他、高融点金属およびその窒化物など、任意のものを使用することができる。【００５１】  引き続き、ポリシリコン膜８を所望の形状に加工してゲート電極を形成した後、このゲート電極形状に自己整合的に浅い拡散層領域４を形成する（図１４（ｃ））。本実施形態例においてゲート電極８の加工時には、金属酸化膜７および界面絶縁膜６は加工されずに、シリコン表面の活性領域に残されている。したがって、浅い拡散層領域４を形成するためのイオン注入は、これらの絶縁膜を介して行なわれる。金属酸化膜７および界面絶縁膜６を除去した後に、イオン注入することにより、浅い拡散層領域を形成することもできる。【００５２】  次に、イオン注入されたゲート電極の活性化熱処理（１０００℃以上）を行った後、ゲート側壁９を形成した。その後、深い拡散層３を形成し、拡散層の熱活性化（９００℃程度）を行った（図１４（ｄ））。【００５３】  次に、深い拡散層３の上部の金属酸化膜７および界面絶縁膜６を除去し、その後に通常の工程でサリサイド５を形成し、図１３に示されるＭＩＳＦＥＴを得た。【００５４】  上述したＭＩＳＦＥＴは、現在通常に用いられている工程に本願発明を応用した実施形態例を述べたが、ゲート絶縁膜としてシリコン酸化膜を用いてゲート構造を作りこんだ後、ゲート電極であるポリシリコンおよびゲート絶縁膜であるシリコン酸化膜を除去して、そこに本願発明によるゲート絶縁膜を形成し、再びゲート電極となるポリシリコンを形成する、いわゆる、リプレースメント型の工程にも応用しても、同様に良好な結果が得られる。また、ゲート電極となるポリシリコンがメタルに置き換えられた、いわゆるメタルゲート構造においても、同様に良好な結果が得られる。
【図面の簡単な説明】
【００５５】［図１］図１は、ＭＩＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）とゲートリーク電流（Ｊｇ）との関係を示すグラフである。
［図２］図２は、ゲート絶縁膜を構成する金属酸化膜中のシリコン濃度（モル比率：Ｓｉ／（Ｓｉ＋Ｈｆ））とゲートリーク電流との関係を示すグラフである。
［図３］図３は、金電極を用いて測定したＨｆＯ２膜およびＨｆＳｉＯ膜のＣＶ特性を示すグラフである。
［図４］図４は、金電極を用いて測定したＨｆＯ２膜およびＨｆＳｉＯ膜の電圧とリーク電流の関係を示すグラフである。
［図５］図５は、ＭＩＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）とゲートリーク電流（Ｊｇ）との関係を示すグラフである。
［図６］図６（ａ）及び６（ｂ）はそれぞれ、アニール後におけるＳｉＯ２上のＨｆＳｉＯ膜及びＨｆＯ２膜のＴＥＭ写真である。
［図７］図７は、ＴＥＭ  ＥＥＬＳにより測定した結晶中のシリコン濃度と膜全体のシリコン濃度の関係を示すグラフである。
［図８］図８（ａ）〜（ｄ）はそれぞれ、原子層成長法による従来のハフニウム・シリコン酸化膜の製造方法の一工程を示す模式的断面図である。
［図９］図９（ａ）〜（ｄ）はそれぞれ、本発明の一実施形態例におけるＨｆＳｉＯ膜の形成方法の一工程を示す模式的断面図である。
［図１０］図１０は、ＭＯＣＶＤ法によるＨｆＯ２の成膜時における水分圧と、膜中不純物量（膜中炭素量および膜中ＯＨ基量）との関係を示すグラフである。
［図１１］図１１は、ＭＯＣＶＤ法によるＨｆＳｉＯ膜の成膜において、Ｈｆ原料の流量を固定したときの、Ｓｉ原料の流量と膜中Ｓｉ濃度（モル比率（Ｓｉ／（Ｓｉ＋Ｈｆ）））との関係を示すグラフである。
［図１２］図１２は、本発明の一実施形態例の方法により成膜されたウエハ表面のＸＰＳスペクトル線図である。
［図１３］図１３は、本発明の一実施形態例のＭＩＳＦＥＴの模式的断面図である。
［図１４］図１４（ａ）〜（ｄ）はそれぞれ、本発明の一実施形態例のＭＩＳＦＥＴの製造方法の一工程段階を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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