(57)【特許請求の範囲】
【請求項１】
同一の基板上に画素部と該画素部の周辺に設けられた駆動回路とを有する半導体装置において、
前記画素部と前記駆動回路とは、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と前記基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と前記基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを少なくとも備え、
前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重ならないように配置され、
前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、
前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とには、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特徴とする半導体装置。
【請求項２】
請求項１において、前記画素部の保持容量は、前記活性層に接続する半導体層と、該半導体層と前記基板との間に設けられた絶縁膜と、該絶縁膜と前記基板との間に設けられた容量配線とから形成されることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とには、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素が含まれることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記半導体装置は、携帯電話、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、プロジェクター、携帯書籍、デジタルカメラ、カーナビゲーション、パーソナルコンピュータから選ばれた一つであることを特徴とする半導体装置。
【請求項５】
同一の基板上に画素部と該画素部の周辺に設けられた駆動回路とを有する半導体装置の作製方法において、
前記画素部と前記駆動回路とに、活性層と、該活性層のＬＤＤ領域と、該活性層と前記基板との間のゲート絶縁膜と、該ゲート絶縁膜と前記基板との間のゲート電極とを備えたｎチャネル型ＴＦＴを形成する工程を有し、
前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重ならないように配置され、
前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、
前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とは、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項６】
請求項５において、前記画素部に、前記活性層に接続する半導体層と、該半導体層と前記基板との間に設けられた絶縁膜と、該絶縁膜と前記基板との間に設けられた容量配線とから、保持容量を形成する工程を有することを特徴とする半導体装置の作製方法。
【請求項７】
請求項５又は６において、
前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とに、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項８】
請求項５乃至請求項７のいずれか一項において、前記半導体装置は、携帯電話、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、プロジェクター、携帯書籍、デジタルカメラ、カーナビゲーション、パーソナルコンピュータから選ばれた一つであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上に、ＴＦＴで形成した集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置やアクティブマトリクス型ＥＬ表示装置、および密着型イメージセンサなどはその代表例として知られている。特に結晶質シリコン膜で活性層を形成したＴＦＴ（以下、結晶質シリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり、それを同一基板上に一体形成した上記電気光学装置が開発されている。
【０００３】
例えば、アクティブマトリクス型液晶表示装置には、画像表示を行う画素部や、画像表示を行うための駆動回路などが設けられている。駆動回路はＣＭＯＳ回路を基本として構成するシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などから構成され、このような回路が同一基板上に形成される。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などが形成されている。
【０００４】
個別に見るとこれらの回路の動作条件は必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部においては、ｎチャネル型ＴＦＴから成る画素ＴＦＴと補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されている。従って、要求される画素ＴＦＴの特性は、オフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くする必要があった。一方、駆動回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要があった。
【０００５】
しかし、結晶質シリコンＴＦＴのオフ電流値は高くなりやすいという問題点があった。また、ＩＣなどで使われるＭＯＳトランジスタと同様に、結晶質シリコンＴＦＴにはオン電流値の低下という劣化現象が観測される。その主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００６】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００７】
また、ホットキャリアによる劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重なるように配置された、いわゆるＧＯＬＤ（Gate-drain  Overlapped  LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和され、ホットキャリア注入を防ぎ、劣化現象の防止に有効である。例えば、「Mutuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウオールにより形成したＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは駆動回路のＴＦＴの１／１００以下で良い。
【０００９】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いものの、その反面通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリアによる劣化を防ぐことはできなかった。
【００１０】
このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。
【００１１】
本発明はこのような問題点を解決するための技術であり、半導体装置の各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させることを目的とする。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために本発明の構成の一つは、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該画素部のゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特徴としている。
【００１３】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該画素部のゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれていることを特徴としている。
【００１４】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置において、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域  は、該画素部のゲート電極と重なるように配置され、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域は、該画素部のゲート電極と重ならないように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特徴としている。前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とには、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素が含まれていることが望ましい。
【００１５】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、該画素部のゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特徴としている。
【００１６】
上記発明の構成において、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素が含まれていることが望ましい。
【００１７】
また、上記発明の構成において、前記画素部の保持容量は、前記活性層に接続するｎ型を付与する不純物元素を含む半導体層と、該半導体層と前記基板との間に設けられた絶縁膜と、該絶縁膜と前記基板との間に設けられた容量配線とから形成されることを特徴としている。
【００１８】
また、半導体装置の作製方法に関し、本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置の作製方法において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素を添加することを特徴としている。
【００１９】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置の作製方法において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素を添加することを特徴としている。
【００２０】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置の作製方法において、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重ならないように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部の第２のＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素を添加することを特徴としている。前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域と、前記画素部のｎチャネル型ＴＦＴの第２のＬＤＤ領域とには、前記画素部のｎチャネル型ＴＦＴの第１のＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素を添加することがが望ましい。
【００２１】
本発明の他の構成は、活性層と、該活性層に設けられたＬＤＤ領域と、該活性層と基板との間に設けられたゲート絶縁膜と、該ゲート絶縁膜と基板との間に設けられたゲート電極とを有するｎチャネル型ＴＦＴを備えた画素部および、その駆動回路を備えた半導体装置の作製方法において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、該駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素を添加することを特徴としている。
【００２２】
上記発明の構成において、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域に比べて２倍以上、１０倍以下の濃度で、ｎ型を付与する不純物元素を添加することが望ましい。
【００２３】
また、請求項９乃至請求項１１に記載の発明において、前記画素部の保持容量は、前記活性層に接続するｎ型を付与する不純物元素を含む半導体層と、該半導体層と前記基板との間に設けられた絶縁膜と、該絶縁膜と前記基板との間に設けられた容量配線とから形成することを特徴としている。
【００２４】
【発明の実施の形態】
本発明の実施の形態を図１を用いて説明する。図１は、画素部とその周辺に設けられる駆動回路のＴＦＴを、同一基板上に形成した断面構造を示す。
【００２５】
基板１０１は絶縁表面を有するものであり、ガラス基板、石英基板、プラスチック基板などの絶縁基板の他に、表面に絶縁被膜が形成された金属基板、シリコン基板、或いはセラミック基板などを適用することが可能である。ガラス基板は、例えばコーニング社の＃１７３７基板に代表されるような、低アルカリガラス基板を適用することが望ましい。さらに、その表面に酸化シリコンまたは窒化シリコンを主成分として含む絶縁膜が密接形成されていると好ましい。この基板１０１上には、画素部のｎチャネル型ＴＦＴ１４２、保持容量１４３と駆動回路のｎチャネル型ＴＦＴ１４１、ｐチャネル型ＴＦＴ１４０が形成される。
【００２６】
ゲート電極１０２〜１０５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を含む材料から形成され、端面がテーパー形状となるようにパターン形成する。また、図示していないが、前記材料の積層構造としても良い。例えば、基板側から窒化タンタル（ＴａＮ）とＴａの２層構造としても良い。さらに、ゲート電極の表面に陽極酸化法などで酸化物を被覆形成しておいても良い。
【００２７】
ゲート電極を覆って形成するゲート絶縁膜は、窒化シリコン膜１０６と酸化シリコン膜１０７とから形成されている。ここでは２層構造で示したが、１層構造としても良いし、前記材料に限定される必要はない。ゲート絶縁膜の厚さは２０〜２００ｎｍ、好ましくは１５０〜２００ｎｍとすると良い。
【００２８】
基板１０１側からゲート電極、ゲート絶縁膜の順に形成した後に、ＴＦＴの活性層には結晶性半導体膜を適用し島状にパターン形成する。結晶質半導体膜の作製方法に特に限定はないが、非晶質シリコン膜をレーザー結晶化技術または熱結晶化技術、或いは非晶質シリコンの結晶化を助長する触媒元素を用いる結晶化の技術で作製した結晶質シリコン膜を用いることが最も望ましい。勿論、他の半導体材料で代用することも可能である。活性層の厚さは２０〜１５０ｎｍ、好ましくは３０〜７５ｎｍで形成する。
【００２９】
駆動回路のｐチャネル型ＴＦＴ１４０の活性層には、チャネル形成領域１０９、ソース領域１１０、ドレイン領域１１１が形成されている。ｎチャネル型ＴＦＴ１４１の活性層には、チャネル形成領域１１２、ソース領域１１５、ドレイン領域１１６、ＬＤＤ領域１１３、１１４が形成されている。このＬＤＤ領域１１４、１１３にはｎ型を付与する不純物元素が５×１０17〜５×１０18ｃｍ-3の濃度で含まれている。ｎ型を付与する不純物元素には、半導体技術の分野で周知のものであれば良く、代表的にはリン（Ｐ）や砒素（Ａｓ）などを用いれば良い。ＬＤＤ領域１１３、１１４はゲート電極１０３とゲート絶縁膜を介して重なるように設けられたＧＯＬＤ構造となっている。
【００３０】
画素部のｎチャネル型ＴＦＴ１４２の活性層にはチャネル形成領域１１７、１２２、ソースまたはドレイン領域１２０、１２１、１２５、ＬＤＤ領域１１８ａ、１１８ｂ、１１９ａ、１１９ｂ、１２３ａ、１２３ｂ、１２４ａ、１２４ｂが設けられている。このＬＤＤ領域のｎ型を付与する不純物濃度は１×１０17〜２．５×１０18ｃｍ-3の範囲にすれば良いが、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域１１３、１１４の不純物濃度よりも１／２から１／１０の濃度とするのが好ましい。
【００３１】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、ドレイン近傍の高電界を緩和してホットキャリア注入によるオン電流値の劣化を防ぐことを主な目的として設けるものであり、そのために適したｎ型を付与する不純物元素の濃度は５×１０17〜５×１０18ｃｍ-3とすれば良かった。一方、画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、オフ電流値を低減することを主たる目的とするために設けられる。
【００３２】
この駆動回路のｎチャネル型ＴＦＴのゲート電極と重なるＬＤＤ領域（以下、Ｌov領域という。尚、ov  はoverlapの意味である。）のチャネル長方向の長さは、チャネル長３〜８μｍに対して０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとすれば良い。また、画素部のｎチャネル型ＴＦＴのゲート電極と重ならないＬＤＤ領域（以下、Ｌoffという。尚、offとはoffsetの意味である。）のチャネル長方向の長さは０．５〜３．５μｍ、代表的には１．５〜２．５μｍとすれば良い。
【００３３】
チャネル保護膜１２６〜１２９は酸化シリコン膜などで形成され、図示するように活性層上にそのまま残しても良いが、第１の層間絶縁膜１３０を形成する前に除去しても差し支えない。第１の層間絶縁膜１３０は、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層構造で形成すれば良い。例えば、窒化酸化シリコン膜１３０ａと酸化シリコン膜１３０ｂとすることができる。また、第１の層間絶縁膜の膜厚は５００〜１５００ｎｍとすれば良い。
【００３４】
第１の層間絶縁膜にはそれぞれのＴＦＴのソースまたはドレイン領域に達するコンタクトホールが形成され、ソース配線１３２、１３４、１３５とドレイン配線１３３、１３６が設けられる。図示していないがこの配線をＴｉ膜を１５０ｎｍ、Ｔｉを含有するＡｌ膜を３００ｎｍ、さらにＴｉ膜を１００ｎｍの厚さで形成した３層積層構造としても良い。
【００３５】
パッシベーション膜１３７は、窒化シリコン膜、酸化シリコン膜、または窒酸化シリコン膜で３０〜５００ｎｍ、代表的には５０〜２００ｎｍの厚さで形成する。さらに、第２の層間絶縁膜１３８を約１０００ｎｍの厚さで形成する。第２の層間絶縁膜はポリイミド、ポリアミド、アクリル、ポリイミドアミド、ベンゾシクロブテンなどの有機樹脂膜を用いて形成すると良い。有機樹脂膜を用いることの利点は、膜の形成法が比較的簡便である点や、比誘電率が低いので寄生容量を低減できる点、さらに平坦性に優れる点などがある。例えば、塗布した後に熱重合するタイプのポリイミドを用いると、３００℃程度で形成することができる。尚、上述した以外の有機樹脂膜や、有機系酸化シリコン化合物などを用いることも可能である。
【００３６】
画素部には、第２の層間絶縁膜１３８とパッシベーション膜１３７にドレイン配線１３６に達するコンタクトホールが形成され、画素電極１３９、１４４を設ける。画素電極は、透過型の表示装置とする場合には透明導電膜を用い、反射型の表示装置を形成するためには金属膜を用いれば良い。透明導電膜として好適な材料は、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）などであり、代表的には酸化インジウム・スズ（ＩＴＯ）膜を用いて形成する。
【００３７】
このような構成で、同一の基板上に、画素部とその駆動回路を有したアクティブマトリクス基板が形成される。駆動回路には、ｎチャネル型ＴＦＴ１４１とｐチャネル型ＴＦＴ１４０が形成され、ＣＭＯＳ回路を基本としたロジック回路を形成することも可能である。画素部にはｎチャネル型ＴＦＴ１４２が形成され、さらにゲート電極と同時に形成される容量配線１０６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ１４２のソースまたはドレイン領域１２５に接続するｎ型を付与する不純物元素が添加された半導体層１４５とから保持容量１４３が形成されている。
【００３８】
以上の様に本発明は、画素部および駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができた。具体的には、各回路仕様に応じてｎチャネル型ＴＦＴのＬＤＤ領域の設計をそれぞれ異ならせ、Ｌov領域またはＬoff領域を適宣設けることによって、同一の基板上にホットキャリア対策を重視したＴＦＴ構造と、低オフ電流値を重視したＴＦＴ構造とを実現した。
【００３９】
【実施例】
[実施例１]
本発明の実施例を図２〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程順に詳細に説明する。
【００４０】
（ゲート電極、ゲート絶縁膜、半導体層の形成：図２（Ａ））
図２（Ａ）において、基板２０１には低アルカリガラス基板や石英基板を用いた。この基板２０１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜または窒化酸化シリコン膜などの下地膜を形成しておいても良い（図示せず）。
【００４１】
ゲート電極２０２〜２０４は、Ｔａ、Ｔｉ、Ｗ、Ｍｏから選ばれた元素または、いずれかを主成分とする材料を用い、スパッタ法や真空蒸着法などの公知の成膜法を用い前記材料の被膜を形成した後、端面がテーパ形状となるようにエッチング処理してパターン形成した。例えば、スパッタ法でＴａ膜を２００ｎｍの厚さに形成し、所定の形状にレジストマスクを形成した後、ＣＦ4とＯ2の混合ガスでプラズマエッチング処理をすれば所望の形状に加工することができた。また、ゲート電極はＴａＮとＴａまたは窒化タングステン（ＷＮ）とＷの２層構造としても良い（図示せず）。同様に容量配線２０６、ゲート電極に接続するゲート配線（図示せず）を同時に形成した。
【００４２】
ゲート絶縁膜は酸化シリコンまたは窒化シリコンを主成分とする材料で１０〜２００ｎｍ、好ましくは１５０〜２００ｎｍの厚さで形成する。例えばプラズマＣＶＤ法で、ＳｉＨ4、ＮＨ3、Ｎ2を原料とした窒化シリコン膜２０７を２５ｎｍ、ＳｉＨ4とＮ2Ｏを原料とした窒化酸化シリコン膜２０８を１２５〜１７５ｎｍの厚さに積層形成してゲート絶縁膜としても良い。また、清浄な表面を得るために、ゲート絶縁膜の成膜の前にプラズマ水素処理を施すと良かった。
【００４３】
次に、ゲート絶縁膜に密接して、２０〜１５０ｎｍの厚さで非晶質シリコン膜をプラズマＣＶＤ法やスパッタ法など公知の成膜法で形成した。非晶質シリコン膜の作製条件は特に限定されるものではないが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。また、ゲート絶縁膜と非晶質シリコン膜とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。ゲート絶縁膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。結晶質シリコン膜を作製する方法に特に限定はなく、公知の結晶化技術を使用して結晶質シリコン膜２０９を形成することができる。例えば、レーザー結晶化技術として波長４００ｎｍ以下のレーザー光を用いたレーザーアニール法や、６００〜６５０℃程度の温度で結晶化させる熱結晶化法（固相成長法）などを適用することができる。
【００４４】
結晶質シリコン膜２０９において、ｎチャネル型ＴＦＴが形成される領域には、しきい値電圧を制御する目的で１×１０16〜５×１０17ｃｍ-3程度のボロン（Ｂ）を添加しておいても良い。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておいても良い。
【００４５】
（スペーサ膜の形成とｎ+領域の形成：図２（Ｂ））
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。そのために、結晶質シリコン膜２０９の全面に酸化シリコン膜や窒化シリコン膜を１００〜２００ｎｍ、例えば１２０ｎｍの厚さに形成し、不要な部分をエッチング除去してスペーサ膜２１０〜２１３を形成した。そして、このスペーサ膜をマスクとしてｎ型を付与する不純物元素を添加して、結晶質シリコン膜に不純物領域２１４〜２１８を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法（イオン注入法を用いても良い）で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21ｃｍ-3とした。本明細書中では、ここで形成された不純物領域２１４〜２１８に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。
【００４６】
（チャネル保護用マスクの形成、ｎ--領域の形成：図２（Ｃ））
次に、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物添加の工程を行った。ここでは、フォトレジスト膜を全面に形成し、裏面からの露光によるパターニング処理を行った。このとき、ゲート電極２０２〜２０４がフォトマスクと同様の役割を果たし、自己整合的にゲート電極上のチャネル形成領域を形成する部分にチャネル保護用マスク２１９〜２２２を形成した。
【００４７】
ここではスペーサ膜を介してその下側にある結晶質シリコン膜にｎ型を付与する不純物元素をイオンドープ法で添加した。こうして形成された不純物領域２２３〜２３０のリン（Ｐ）濃度は１×１０17〜２．５×１０18ｃｍ-3とした。本明細書中では、ここで形成された不純物領域２２３〜２３０に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。
【００４８】
（ｎ-領域の形成：図3（Ａ））
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域も同様に、スペーサ膜を介したイオンドープ法で形成した。この場合、少なくとも先の工程で形成した画素部の不純物領域２２７〜２３０に影響を与えないように、レジストマスク２３１、２３２をあらかじめ形成した。そして、形成された不純物領域２３３、２３４のリン（Ｐ）濃度は２×１０17〜５×１０18ｃｍ-3の範囲とするが、ｎ--の濃度よりも２倍以上、１０倍以下の濃度で形成した。本明細書中では、ここで形成された不純物領域２３３〜２３４に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。
【００４９】
（ｐ+領域の形成：図3（Ｂ））
駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行った。ここでは、ｐチャネル型ＴＦＴのチャネル形成領域を確定するために、スペーサ膜２１０上に新たなレジストマスク２３５を形成し、スペーサ膜に対してエッチング処理を施して新たなスペーサ膜２３８を形成した。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク２３６、２３７で被覆した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（イオン注入法を用いても良い）で不純物領域２３９、２４０を形成した。この領域のボロン（Ｂ）濃度は１．５×１０20〜３×１０21ｃｍ-3となるようにした。本明細書中では、ここで形成された不純物領域２３９、２４０に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。尚、図２（Ｂ）〜図２（Ｃ）で示したように、この不純物領域２３９、２４０の一部には、リン（Ｐ）が混在した領域が形成されるが、この工程で添加するボロン（Ｂ）濃度をその１．５〜３倍とすることでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００５０】
（第１の層間絶縁膜の形成、熱活性化、水素化の工程：図３（Ｃ））
次に、選択的に前述の不純物元素が添加された結晶質シリコン膜をエッチング処理により島状に分割し、後に第１の層間絶縁膜の一部となる保護絶縁膜２４１を形成した。保護絶縁膜２４１は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【００５１】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）などの方法で行うことができる。レーザーアニール法では、例えば、光源にエキシマレーザー装置を用い光学系で線状に形成したレーザー光を発振周波数５０Ｈｚ、エネルギー密度１００〜２５０ｍＪ／ｃｍ2として照射する。本実施例ではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは５００〜５５０℃、ここでは５２５℃で４時間の熱処理を行った。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により活性層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５２】
活性層となる結晶質シリコン膜２０９が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、結晶質シリコン膜２０９中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。
【００５３】
（層間絶縁膜の形成、ソース・ドレイン配線の形成、パッシベーション膜の形成、画素電極の形成：図４）
活性化工程を終えたら、保護絶縁膜２４１の上に５００〜１５００ｎｍの厚さの層間絶縁膜２４２を形成した。前記保護絶縁膜２４１と層間絶縁膜２４２とでなる積層膜を第１の層間絶縁膜とした。その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線２４３、２４５、２４６と、ドレイン配線２４４、２４７を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００５４】
次に、パッシベーション膜２４８として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２４８に開口部を形成しておいても良い。
【００５５】
その後、有機樹脂からなる第２の層間絶縁膜２４９を１．０〜１．５μｍの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜２４９にドレイン配線２４７に達するコンタクトホールを形成し、画素電極２５０を形成した。なお、画素電極２７２はそれぞれ隣接する別の画素の画素電極である。画素電極２５０は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【００５６】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成した。駆動回路にはｎチャネル型ＴＦＴ２６９、ｐチャネル型ＴＦＴ２６８が形成されＣＭＯＳ回路の形成を可能とした。画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ２７０が形成された。
【００５７】
駆動回路のｐチャネル型ＴＦＴ２６８の活性層には、チャネル形成領域２５１、ソース領域２５２、ドレイン領域２５３を有している。ｎチャネル型ＴＦＴ２６９には、チャネル形成領域２５４、Ｌov領域２５５ａ、２５６ａとＬoff領域２５５ｂ、２５６ｂおよびソース領域２５７、ドレイン領域２５８を有している。このＬoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜２．０μｍである。画素部のｎチャネル型ＴＦＴ２７０には、チャネル形成領域２５９、２６４、Ｌov領域２６０ａ、２６１ａ、２６５ａ、２６６ａとＬoff領域２６０ｂ、２６１ｂ、２６５ｂ、２６６ｂを有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜２．０μｍである。また、Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、ゲート電極と同時に形成される容量配線２０６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ２７０のソースまたはドレイン領域２６７に接続するｎ型を付与する不純物元素が添加された半導体層２７３とから保持容量２７１が形成されている。図４では画素部のｎチャネル型ＴＦＴ２７０をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５８】
［実施例２］
本実施例を図５〜図７を用い、実施例１とは異なる方法で画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合について説明する。
【００５９】
まず、実施例１と同様にして図５（Ａ）に示すように基板３０１にゲート電極３０２〜３０４、ゲート配線（図示せず）、容量配線３０６、２層構造から成るゲート絶縁膜３０７、３０８、結晶質シリコン膜３０９を形成した。
【００６０】
次に、結晶質シリコン膜３０９上に酸化シリコン膜または窒化シリコン膜から成る第１のスペーサ膜を形成した。さらに、その上に第２のスペーサ膜を積層した。この膜は、後の工程でスペーサ膜や結晶質シリコン膜との選択加工が容易にできるようにＡｌ膜で形成し、その厚さを１５０ｎｍとした。そして、公知のパターニング技術を用い、レジストマスク３１０〜３１３を形成し、第２のスペーサ膜をリン酸溶液で、第１のスペーサ膜を希釈したフッ酸溶液でエッチングして、ＴＦＴの活性層を形成する領域に第１のスペーサ３１４、３１６、３１８、３２０と第２のスペーサ３１５、３１７、３１９、３２１を形成した。そして、図５（Ｂ）に示すように、イオンドープ法でリン（Ｐ）を添加した不純物領域（ｎ+）３２２〜３２６を形成した。ここでは、この不純物領域の濃度を５×１０20ｃｍ-3とした。
【００６１】
図５（Ｂ）の状態の基板に対して、リン酸溶液を用い第２のスペーサを端面からエッチングして、図５（Ｃ）に示すような形状に第２のスペーサ３２７〜３３０を形成した。
【００６２】
その後、レジストマスク３１０〜３１３を除去し、イオンドープ法でリン（Ｐ）の添加を行い、不純物領域（ｎ--）３３１〜３３８を形成した。この時、第２のスペーサ３２７〜３３０がマスクとなり、この領域の不純物元素の濃度は例えば２×１０17ｃｍ-3とした。
【００６３】
そして、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためにレジストマスク３３９、３４０を形成し、イオンドープ法でリン（Ｐ）を添加して不純物領域（ｎ-）３４１、３４２を形成した。この領域の不純物元素の濃度は例えば８×１０17ｃｍ-3となるようにした（図６（Ｂ）。
【００６４】
そして、図３（Ｂ）と同様に駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域にｐ型を付与する不純物元素を添加する工程を行った。まず、第２のスペーサ膜３２７上に新たなレジストマスク３４３を形成し、第１と第２のスペーサ膜に対してエッチング処理を施して新たに第１のスペーサ膜３４７、第２のスペーサ膜３４６を形成した。また、ｎチャネル型ＴＦＴが形成される領域はレジストマスク３４４、３４５で被覆して保護した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）３４８、３４９を形成した。この領域のボロン（Ｂ）濃度は１×１０21ｃｍ-3となるようにした。この不純物領域（ｐ+）３４８、３４９の一部には、リン（Ｐ）が５×１０20ｃｍ-3の濃度で混在した領域が形成されるが、この工程で添加するボロン（Ｂ）濃度をその２倍とすることでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった（図６（Ｃ））。
【００６５】
以降の工程は実施例１と同様にして行われ、図７（Ａ）に示すように保護絶縁膜３５０を形成し、ファーネスアニール法で活性化工程を行った。さらに水素化処理を施した後、層間絶縁膜３５１を形成し、前記保護絶縁膜３５０と２層構造で成る第１の層間絶縁膜を形成した。そして、ソース配線３５２、３５４、３５５とドレイン配線３５３、３５６を形成し、パッシベーション膜３５７、第２の層間絶縁膜３５８を積層形成し、画素電極３５９、３８１を設けた。
【００６６】
駆動回路のｐチャネル型ＴＦＴ３７７の活性層は、チャネル形成領域３６０、ソース領域３６１、ドレイン領域３６２を有している。ｎチャネル型ＴＦＴ３７８には、チャネル形成領域３６３、Ｌov領域３６４ａ、３６５ａとＬoff領域３６４ｂ、３６５ｂおよびソース領域３６６、ドレイン領域３６７を有している。画素部のｎチャネル型ＴＦＴ３７９には、チャネル形成領域３６８、３７３、Ｌov領域３６９ａ、３７０ａ、３７４ａ、３７５ａとＬoff領域３６９ｂ、３７０ｂ、３７４ｂ、３７５ｂを有している。さらにゲート電極と同時に形成される容量配線３０６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ３７９のソースまたはドレイン領域３７６に接続するｎ型を付与する不純物元素が添加された半導体層３８２とから保持容量３８０が形成されている。
【００６７】
［実施例３］
本実施例では図８と図９を用い、画素部と駆動回路のＴＦＴに関し他の構成例を説明する。まず実施例２に従い、図５（Ｃ）の状態の基板を形成する。
【００６８】
そして第１のスペーサ膜を介してその下の結晶質シリコン膜にイオンドープ法でリン（Ｐ）を添加して不純物領域（ｎ-）４０１〜４０８を形成した。この領域のリン（Ｐ）濃度は６×１０21ｃｍ-3となるようにした。このとき、第２のスペーサ膜はマスクとして機能し、第１のスペーサ膜と重なる領域にはリン（Ｐ）が添加されなかった。イオンドープ法においてこのような不純物元素の添加は加速電圧を適宣設定することにより容易に実施することができた（図８（Ａ））。
【００６９】
そして、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域にｐ型を付与する不純物元素を添加する工程を行った。まず、第２のスペーサ膜３２７上に新たなレジストマスク４０９を形成し、第１と第２のスペーサ膜に対してエッチング処理を施して新たに第１のスペーサ膜４１３、第２のスペーサ膜４１２を形成した。また、ｎチャネル型ＴＦＴが形成される領域はレジストマスク４１０、４１１で被覆した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）４１４、４１５を形成した。この領域のボロン（Ｂ）濃度は２．５×１０21ｃｍ-3となるようにした。（図８（Ｂ））。
【００７０】
以降の工程は実施例２と同様にして行われ、図８（Ｃ）に示すように保護絶縁膜４１６を形成し、ファーネスアニール法で活性化工程を行った。さらに、水素化処理を施した後、図９に示すように層間絶縁膜４１７を形成し、前記保護絶縁膜４１６と２層構造で成る第１の層間絶縁膜を形成した。そして、ソース配線４１８、４２０、４２１とドレイン配線４１９、４２２を形成し、パッシベーション膜４２３、第２の層間絶縁膜４２４を積層形成し、画素電極４２５、４４７を設けた。
【００７１】
こうして駆動回路のｐチャネル型ＴＦＴ４４３は、チャネル形成領域４２６、ソース領域４２７、ドレイン領域４２８を有している。ｎチャネル型ＴＦＴ４４４には、チャネル形成領域４２９、Ｌov領域４３０ａ、４３１ａとＬoff領域４３０ｂ、４３１ｂおよびソース領域４３２、ドレイン領域４３３を有している。画素部のｎチャネル型ＴＦＴ４４５には、チャネル形成領域４３４、４３９、Ｌov領域４３５ａ、４３６ａ、４４０ａ、４４１ａとＬoff領域４３５ｂ、４３６ｂ、４４０ｂ、４４１ｂを有している。さらにゲート電極と同時に形成される容量配線４４６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ４４５のソースまたはドレイン領域４４２に接続するｎ型を付与する不純物元素が添加された半導体層３８２とから保持容量４４６が形成されている。
【００７２】
［実施例４］
本実施例では図１０と図１１を用い、画素部と駆動回路のＴＦＴの他の構成例を説明する。まず、実施例２に従い、図５（Ｃ）の状態の基板を形成する。そして第１のスペーサ膜を介してその下の結晶質シリコン膜にイオンドープ法でリン（Ｐ）を添加して不純物領域（ｎ-）５０１〜５０８を形成した。この領域のリン（Ｐ）濃度は１×１０18ｃｍ-3となるようにした。（図１０（Ａ））。
【００７３】
次に、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成した。まず、そのためにチャネル保護用マスクをレジスト膜で形成した。これは、フォトレジスト膜を全面に形成し、裏面からの露光によるパターニング処理で形成した。このとき、ゲート電極２０２〜２０４がフォトマスクと同様の役割を果たし、第１のスペーサ膜上であってゲート電極内側の領域にチャネル保護用マスク５０９〜５１２を形成した。そして、スペーサ膜を介してその下側にある結晶質シリコン膜にｎ型を付与する不純物元素をイオンドープ法で添加した。こうして形成された不純物領域（ｎ--）５１３〜５１６のリン（Ｐ）濃度は５×１０17ｃｍ-3で形成した（図１０（Ｂ））。
【００７４】
そして、チャネル保護用マスクを除去して、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成する工程を行った。まず、第１のスペーサ膜３１４上に新たなレジストマスク５１７を形成し、第１のスペーサ膜をエッチング処理を施して新たに第１のスペーサ膜５２０を形成した。また、ｎチャネル型ＴＦＴが形成される領域はレジストマスク５１８、５１９で被覆した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）５２１、５２２を形成した。この領域のボロン（Ｂ）濃度は３×１０21ｃｍ-3となるようにした。（図１０（Ｃ））
【００７５】
以降の工程は実施例２と同様にして行われ、図１１（Ａ）に示すように保護絶縁膜５２３を形成して、ファーネスアニール法で活性化工程を行った。さらに水素化処理を施した後、図１１（Ｂ）に示すように層間絶縁膜５３１を形成し、前記保護絶縁膜５２３と２層構造で成る第１の層間絶縁膜を形成した。そして、ソース配線５２５、５２７、５２８とドレイン配線５２６、５２９を形成し、パッシベーション膜５３０、第２の層間絶縁膜５３１を積層形成し、画素電極５３２、５３８を設けた。
【００７６】
こうして、駆動回路のｐチャネル型ＴＦＴ５５４は、チャネル形成領域５３３、ソース領域５３４、ドレイン領域５３５を有している。ｎチャネル型ＴＦＴ５５５には、チャネル形成領域５３６、Ｌov領域５３７ａ、５３８ａとＬoff領域５３７ｂ、５３８ｂおよびソース領域５３９、ドレイン領域５４０を有している。画素部のｎチャネル型ＴＦＴ５５６には、チャネル形成領域５４１、５４８とＬov領域５４２、５４３、５４９、５５０とＬoff領域５４４、５４５、５５１、５５２を有している。ここで、Ｌovはｎ--の不純物濃度で形成され、Ｌoffはｎ-の不純物濃度で形成された。さらにゲート電極と同時に形成される容量配線３０６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ５５９のソースまたはドレイン領域５５３に接続するｎ型を付与する不純物元素が添加された半導体層５５９とから保持容量５５７が形成されている。
【００７７】
［実施例５］
本実施例では図１２を用い、画素部と駆動回路のＴＦＴの他の作製方法を説明する。まず実施例２に従い、図６（Ｂ）の状態まで同様に工程を行う。そして、第２のスペーサ膜３２７〜３３０を除去して、第１のスペーサ３１４上にレジストマスク６０１を形成した。また、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０２、６０３で被覆して保護した。そして、第１のスペーサ膜３１４をエッチング処理して、新たなスペーサ６０４を形成した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）６０５、６０６を形成した。
【００７８】
この後は、実施例２の工程に従って図７（Ａ）からの工程を行えば、図７（Ｂ）で説明した構造のアクティブマトリクス基板を形成することができる。
【００７９】
［実施例６］
本実施例を図１３〜図１５を用い、画素部と駆動回路のＴＦＴの他の構成例を説明する。まず、実施例１に従い、図１３（Ａ）に示すように基板７０１にゲート電極７０２〜７０４、ゲート配線（図示せず）、２層積層構造から成るゲート絶縁膜７０６、７０７、結晶質シリコン膜７０８を形成する。
【００８０】
そして、図１３（Ｂ）に示すように結晶質シリコン膜７０８上にスペーサ膜７０５を形成し、実施例２で行ったと同様の裏面露光法でチャネル保護用マスク７０９〜７１２をレジストで形成する。このチャネル保護用マスクを用い、ＴＦＴのチャネル形成領域以外の結晶質シリコン膜に、イオンドープ法でリン（Ｐ）を添加して、不純物領域（ｎ--）７１３〜７１７を形成した。この領域の不純物元素の濃度は、例えば、１×１０17ｃｍ-3とすれば良い。
【００８１】
次いで図１３（Ｃ）に示すように、チャネル保護用マスクをそのまま残してレジストマスク７１８、７１９を形成し、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域とするための不純物領域（ｎ-）７２０、７２１を形成した。この領域の不純物元素の濃度は、不純物領域（ｎ--）の不純物濃度の２〜１０倍程度が好ましく、一例として、３×１０17ｃｍ-3とすることができる。
【００８２】
スペーサ膜は、裏面からの露光法により形成されたレジストマスク７２２〜７２５を用い、エッチング処理を行って新なスペーサ膜７２６〜７２９を形成する。レジストマスクが形成されない他の領域は結晶質シリコン膜の表面を露出させる。この状態でイオンドープ法でリン（Ｐ）を添加して、不純物領域（ｎ+）７３０〜７３４を形成した。この領域の不純物元素の濃度は、例えば、１×１０20ｃｍ-3とすれば良い。
【００８３】
そしてレジストマスク７２２〜７２５を除去した後、スペーサ膜７２６上の内側に新たなレジストマスク７３５を形成し、これを用いてエッチング処理を行って新な形状のスペーサ膜７３８を形成した。また、ｎチャネル型ＴＦＴが形成される領域はレジストマスク７３６、７３７で被覆した。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）７３９、７４０を形成した。この領域のボロン（Ｂ）濃度は４×１０20ｃｍ-3となるようにした（図１４（Ｂ））。
【００８４】
そして実施例１と同様に、図１４（Ｃ）で示すように保護絶縁膜７４１を形成し、ファーネスアニール法で活性化工程を行った。さらに水素化処理を施した後、図１５に示すように層間絶縁膜７４２を形成し、前記保護絶縁膜７４１と２層構造で成る第１の層間絶縁膜を形成した。次いでソース配線７４３、７４５、７４６とドレイン配線７４４、７４７を形成し、パッシベーション膜７４８を形成した。この状態で３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１時間の水素化処理を行った。そして、有機樹脂からなる第２の層間絶縁膜７４９を約１μｍの厚さに形成した。
【００８５】
次に、画素部となる領域において、第２の層間絶縁膜７４９上に遮光膜７５０を形成した。遮光膜７５０はＡｌ、Ｔｉ、Ｔａから選ばれた一種または複数種の元素を主成分とする膜で、１００〜３００ｎｍの厚さで成膜をし、所定の形状にパターン形成した。そして、第２の層間絶縁膜と同様に有機樹脂を用いて第３の層間絶縁膜を形成した。第３の層間絶縁膜の厚さは０．５〜１μｍとした。そして、第３の層間絶縁膜７５１、第２の層間絶縁膜７４９、パッシベーション膜７４８にソース電極７４７に達するコンタクトホールを形成し、画素電極７５２を設けた。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【００８６】
このようにして、駆動回路のｐチャネル型ＴＦＴ７７０には、チャネル形成領域７５３、ソース領域７５４、ドレイン領域７５５を有している。ｎチャネル型ＴＦＴ７７１には、チャネル形成領域７５６、Ｌov領域７５７、７５８とソース領域７５９、ドレイン領域７６０を有している。画素部のｎチャネル型ＴＦＴ７７２には、チャネル形成領域７６１、７６６、Ｌov領域７６２、７６３、７６７、７６８とソース領域７６４、ドレイン領域７６９を有している。さらに、画素電極７５２と遮光膜７５１とが第３の層間絶縁膜７５１を介してかさなった領域で保持容量７７３が形成されている。
【００８７】
［実施例７］
本実施例では実施例１〜実施例６で示したＴＦＴの活性層とする結晶質半導体膜を形成する工程の一例について説明する。本発明において、結晶質半導体膜の作製方法に特別な限定はなくレーザー結晶化技術（もしくはレーザーアニール法）や、ファーネスアニール法またはラピッドサーマルアニール法（ＲＴＡ法）などを用いる熱結晶化技術（もしくは固相成長法）などを用いることができる。
【００８８】
レーザー結晶化法による場合、非晶質半導体膜を形成した後、レーザーアニール工程を行えば良い。非晶質半導体膜が例えば非晶質シリコン膜のように膜中に水素を含有する場合には結晶化に先立って４００〜５５０℃で数時間加熱して、膜中の水素を放出させ、好ましくは含有水素量を５atom％以下としておくと良い。その後、非晶質半導体膜に対してレーザー光源から発する光（レーザー光）を照射する
。レーザー光にはパルス発光型または連続発光型のエキシマレーザー光が望ましいが、その他にもアルゴンレーザー光でも構わない。また、レーザー光の代りにランプから発する光を照射しても良い（ランプアニール）。ランプ光にはハロゲンランプ、キセノンランプ、メタルハライドランプなどを用いることができる。
【００８９】
パルス発振型エキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件はパルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜５００ｍＪ／ｃｍ2（代表的には３５０〜４００ｍＪ／ｃｍ2）とする。そして、線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして結晶質半導体膜を作製することができる。
【００９０】
結晶質半導体膜を形成する他の方法は、例えば特開平７−１３０６５２号公報に記載されている技術を適用することができる。同公報に記載された技術を本発明に応用する例を以下に示す。まず、基板（本実施例ではガラス基板）１６０１上に１００〜４００ｎｍの厚さのゲート電極１６０２、１６０３を形成する。ゲート電極はＡｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕから選ばれた一種または複数種の元素を含む材料から形成され、端面がテーパー形状となるようにパターン形成する。また、図示していないが、前記材料の積層構造としても良い。例えば、基板側から窒化タンタル（ＴａＮ）とＴａの２層構造としても良い。さらに、ゲート電極の表面に陽極酸化法などで酸化物を被覆形成しておいても良い。ゲート絶縁膜１６０４は２０〜２００ｎｍ、好ましくは１５０〜２００ｎｍの厚さに形成され、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜から形成する。また、これらの膜を複数個積層した構造としても良い。そして、ゲート絶縁膜１６０４上に５０ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜）１６０６を大気解放しないで連続的に形成する。
【００９１】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１６０７を非晶質半導体膜１６０６の全面に形成する。ここで使用可能な触媒元素はニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（図１６（Ａ））
【００９２】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体膜上に形成する手段をとっても良い。
【００９３】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１２時間（好ましくは４〜６時間）の熱処理を行う。本実施例では、５５０℃で４時間の熱処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１６０７を形成する。(図１６（Ｂ）)
【００９４】
以上のようにして形成された結晶質半導体膜１６０８は、結晶化を助長する触媒元素（ここではニッケル）を用いることによって、結晶性の優れた結晶質半導体膜を形成することができる。その後、結晶化率をさらに高めるために、レーザー結晶化法を併用しても良い。例えば、ＸｅＣｌエキシマレーザー光（波長３０８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として、図１６（Ｂ）で作製された結晶質半導体膜１６０８に照射した。その結果、さらに結晶性の優れた結晶質半導体膜１６０９を形成することができた。
【００９５】
このようにして基板１６０１上に作製された結晶質半導体膜を用い、実施例１〜実施例６に示した手順でＴＦＴを作製すると良好な特性を得ることができた。ＴＦＴの特性は、代表的には電界効果移動度で表すことができるが、本発明で得られるＴＦＴの特性は、ｎチャネル型ＴＦＴで１５０〜２２０ｃｍ2／Ｖ・ｓｅｃ、ｐチャネル型ＴＦＴで９０〜１２０ｃｍ2／Ｖ・ｓｅｃであり、しかも連続動作させても初期値からの特性劣化は殆ど観測されなかった。
【００９６】
［実施例８］
本実施例を図１７〜図１９を用い、画素部と駆動回路のＴＦＴの他の作製方法を説明する。まず、実施例１と同様に、図１７（Ａ）に示すように基板８０１にゲート電極８０２〜８０４、ゲート配線（図示せず）、容量配線８０６、２層積層構造から成るゲート絶縁膜８０７、８０８を形成する。本実施例では、結晶質半導体膜８０９（ここでは結晶質シリコン膜）を公知のレーザー結晶化法を用い形成した。
【００９７】
次に、結晶性半導体膜８０９の上に厚さ１２０ｎｍの酸化シリコンまたは窒化シリコンからなるスペーサ膜形成して、裏面からの露光法を用いてパターン形成した。このように形成したスペーサ膜８１０〜８１３上にレジストマスク８１４〜８１７を形成した。スペーサ膜８１０〜８１３は後の工程との兼ね合いで、実質的にチャネル形成領域上に形成されるので、このように作製されたスペーサ膜は、レジストからの汚染を防ぐ効果がある。そして、ｎ型を付与する不純物元素を添加して、結晶質半導体膜に不純物領域（ｎ+）８１８〜８２１を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法（イオン注入法を用いても良い）で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21ｃｍ-3、ここでは１×１０21ｃｍ-3とした（図１７（Ｂ））。
【００９８】
次に、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物添加の工程を行った。添加するリン（Ｐ）濃度を制御するために、ここでは結晶質半導体膜８０９上に厚さ１００ｎｍの酸化シリコン膜８２２を形成した。そして、酸化シリコン膜８２２を介してその下側にある結晶質半導体膜にｎ型を付与する不純物元素をイオンドープ法で添加した。こうして形成された不純物領域（ｎ--）８２３〜８３０のリン（Ｐ）濃度は１×１０17〜２．５×１０18ｃｍ-3、ここでは１×１０17ｃｍ-3とした（図１７（Ｃ））。
【００９９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域も同様に、酸化シリコン膜８２２を介したイオンドープ法で形成した。この場合、少なくとも先の工程で形成した画素部の不純物領域８２７〜８３０に影響を与えないように、レジストマスク８３１、８３２を形成した。そして、形成された不純物領域（ｎ-）８３３、８３４のリン（Ｐ）濃度は５×１０17〜５×１０18ｃｍ-3の範囲とするが、ｎ--の濃度よりも２倍以上１０倍以下の濃度とし、５×１０17ｃｍ-3で形成した（図１８（Ａ））。
【０１００】
駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行った。ここでは、ｐチャネル型ＴＦＴのチャネル形成領域を確定するために、新たなレジストマスク８３６、８３７を形成し、ｐチャネル型ＴＦＴが形成される領域の酸化シリコン膜をエッチング除去して、結晶質半導体膜の表面を露出させた。このようにすることで、イオンドープ法による不純物元素の添加を容易にすることができた。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域８３９、８４０を形成した。この領域のボロン（Ｂ）濃度は１．５×１０20〜３×１０21ｃｍ-3となるようにした。
【０１０１】
以降の工程は実施例１と同様にして行われ、図１８（Ｃ）に示すように保護絶縁膜８４１を形成して、ファーネスアニール法で活性化工程を行った。さらに水素化処理を施した後、図１９に示すように、層間絶縁膜８４２を形成し、前記保護絶縁膜８４１と２層構造で成る第１の層間絶縁膜を形成した。そして、ソース配線８４３、８４５、８４６とドレイン配線８４４、８４７を形成し、パッシベーション膜８４８、第２の層間絶縁膜８４９を積層形成し、画素電極８５０、８７２を設けた。
【０１０２】
駆動回路のｐチャネル型ＴＦＴ８５８の活性層は、チャネル形成領域８５１、ソース領域８５２、ドレイン領域８５３を有している。ｎチャネル型ＴＦＴ８６９には、チャネル形成領域８５４、Ｌov領域８５５ａ、８５６ａとＬoff領域８５５ｂ、８５６ｂおよびソース領域８５８、ドレイン領域８５７を有している。画素部のｎチャネル型ＴＦＴ８７０には、チャネル形成領域８５９、８６４とＬov領域８６０ａ、８６１ａ、８６５ａ、８６６ａとＬoff領域８６０ｂ、８６１ｂ、８６５ｂ、８６６ｂを有している。さらにゲート電極と同時に形成される容量配線８０６と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ８７０のソースまたはドレイン領域８６６に接続するｎ型を付与する不純物元素が添加された半導体層８７３とから保持容量８７１が形成されている。
【０１０３】
［実施例９］
実施例１〜実施例８に記載した画素部とその周辺に設けられる駆動回路のＴＦＴを備えたアクティブマトリクス基板の作製方法において、活性層とする半導体膜、ゲート絶縁膜や層間絶縁膜および下地膜などの絶縁膜、ゲート電極、ソース配線、ドレイン配線および画素電極などの導電膜はいずれもスパッタ法を用いて作製することができる。スパッタ法を用いることの利点は、導電膜などの成膜においてＤＣ（直流）放電方式が採用できるので大面積基板に均一な膜を形成するのに適している。また、非晶質シリコン膜や窒化シリコン膜などのシリコン系の材料を成膜するのに取り扱いに多大な注意を要するシラン（ＳｉＨ4）を使用しなくて済み、作業の安全性が確保される。このような点は、特に生産の現場において非常にメリットとして生かすことができる。以下に、スパッタ法を用いた作製工程を実施例１に従い説明する。
【０１０４】
図２（Ａ）のゲート電極２０２〜２０４と、容量配線２０６はＴａ、Ｔｉ、Ｗ、Ｍｏなどのターゲット材を用い、公知のスパッタ法で容易に形成できる。Ｗ−ＭｏやＴａ−Ｍｏなどの化合物材料とする場合には、同様に化合物のターゲットを用いれば良い。また、ＴａＮやＷＮを形成する場合には、スパッタ雰囲気中にアルゴン（Ａｒ）の他に窒素（Ｎ2）やアンモニア（ＮＨ3）を適宣添加すると作製することができる。また、スパッタ用のガスにＡｒに加えヘリウム（Ｈｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）を加え、作製する被膜の内部応力を制御する方法もある。
【０１０５】
ゲート絶縁膜に用いる窒化シリコン膜２０７は、シリコン（Ｓｉ）ターゲットを用い、Ａｒ、Ｎ2、水素（Ｈ2）、ＮＨ3を適宣混合すれば形成できる。または、窒化シリコンのターゲット材を用いても同様に形成することができる。窒化酸化シリコン膜２０８は、Ｓｉターゲットを用いＡｒ、Ｎ2、Ｈ2、Ｎ2Ｏを適宣混合してスパッタすることにより作製する。
【０１０６】
非晶質シリコン膜も同様に、Ｓｉターゲットを用い、Ａｒ、Ｈ2をスパッタガスに用い作製する。また、非晶質シリコン膜中に微量にボロン（Ｂ）を添加したい場合には、あらかじめターゲット中に数十ｐｐｍ〜数千ｐｐｍのボロン（Ｂ）を添加しておいても良いし、スパッタガス中にジボラン（Ｂ2Ｈ6）を添加することもできる。
【０１０７】
スペーサ膜２１０〜２１３に用いる酸化シリコン膜は、酸化シリコン（または石英）をターゲット材にして、ＡｒまたはＡｒと酸素（Ｏ2）の混合ガスでスパッタすることにより作製できる。保護絶縁膜２４１、層間絶縁膜２４２、パッシベーション膜２４８に用いる窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜は前述のように作製すれば良い。
【０１０８】
ソース配線及びドレイン配線において、Ａｌを用いる場合にはＴｉ、Ｓｉ、スカンジウム（Ｓｃ）、バナジウム（Ｖ）、Ｃｕなどを０．０１〜５重量％程度含有させるとヒロックの防止に効果的である。画素電極２５０に用いるＩＴＯ、ＺｎＯ、ＳｎＯ2などはいずれも公知のスパッタ法で成膜すれば良い。
【０１０９】
以上のように、有機樹脂からなる第２の層間絶縁膜２４９以外はいずれもスパッタ法を用いて膜形成が可能である。尚、詳細な実験条件は実施者が適宣決定すれば良い。
【０１１０】
［実施例１０］
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図２０に示すように、実施例１で作製した図４の状態の基板に対し、配向膜９０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板９０２には、遮光膜９０３、透明導電膜９０４および配向膜９０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料９０６を注入して、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図１９に示すアクティブマトリクス型液晶表示装置が完成した。
【０１１１】
次に、このアクティブマトリクス型液晶表示装置の構成を、図２１の斜視図および図２２の上面図を用いて説明する。尚、図２１と図２２は、図２〜図４の断面構造図と対応付けるため共通の符号を用いている。また、図２２で示すＡ―Ａ’に沿った断面構造は、図４に示す画素部の断面図に対応している。
【０１１２】
アクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部１００１と、走査（ゲート）線駆動回路１００２と、信号(ソース)線駆動回路１００３で構成される。画素部にはｎチャネル型ＴＦＴ２７０が設けられ、周辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１００２と、信号（ソース）線駆動回路１００３はそれぞれゲート配線２０４（ゲート電極に接続し、延在して形成される意味で同じ符号を用いて表す）とソース配線２４６で画素部１００１に接続されている。また、ＦＰＣ１０３１が外部入出力端子１０３４に接続される。
【０１１３】
図２２は、画素部１００１の一部分（一画素）を示す上面図である。ゲート配線２０４は、図示されていないゲート絶縁膜を介してその下の活性層と交差している。図示はしていないが、活性層には、ソース領域、ドレイン領域、ｎ--領域でなるＬov領域とＬoff領域が形成されている。また、２７４はソース配線２４６とソース領域２６２とのコンタクト部、２７５はドレイン配線２４７とドレイン領域２６７とのコンタクト部、２７６はドレイン配線２４７と画素電極２５０のコンタクト部である。
【０１１４】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例１で説明した構造と照らし合わせて説明したが、実施例１〜６及び実施例８または、実施例９のいずれの構成とも自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【０１１５】
［実施例１１］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。それらの一例を図２３に示す。
【０１１６】
図２３（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１１７】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１１８】
図２３（Ｃ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１１９】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１２０】
図２３（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital  Versatile  Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１２１】
図２３（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１２２】
図２４（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１２３】
なお、図２４（Ｃ）に、図２４（Ａ）および図２４（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２４（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２４（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２４（Ｄ）は図２４（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２４（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１２４】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などにも適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１０のどのような組み合わせから成る構成を用いても実現することができる。
【０１２５】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性や信頼性を大幅に向上させることができる。
【０１２６】
また、このような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に電子機器）の動作性能と信頼性を同時に向上させることができる。
【図面の簡単な説明】
【図１】  本実施形態の画素部、駆動回路の断面図。
【図２】  画素部、駆動回路の作製工程を示す断面図。
【図３】  画素部、駆動回路の作製工程を示す断面図。
【図４】  画素部、駆動回路の作製工程を示す断面図。
【図５】  画素部、駆動回路の作製工程を示す断面図。
【図６】  画素部、駆動回路の作製工程を示す断面図。
【図７】  画素部、駆動回路の作製工程を示す断面図。
【図８】  画素部、駆動回路の作製工程を示す断面図。
【図９】  画素部、駆動回路の作製工程を示す断面図。
【図１０】  画素部、駆動回路の作製工程を示す断面図。
【図１１】  画素部、駆動回路の作製工程を示す断面図。
【図１２】  画素部、駆動回路の作製工程を示す断面図。
【図１３】  画素部、駆動回路の作製工程を示す断面図。
【図１４】  画素部、駆動回路の作製工程を示す断面図。
【図１５】  画素部、駆動回路の作製工程を示す断面図。
【図１６】  結晶質半導体層の作製工程を示す断面図。
【図１７】  画素部、駆動回路の作製工程を示す断面図。
【図１８】  画素部、駆動回路の作製工程を示す断面図。
【図１９】  画素部、駆動回路の作製工程を示す断面図。
【図２０】  アクティブマトリクス型液晶表示装置の断面構造図。
【図２１】  アクティブマトリクス型液晶表示装置の斜視図。
【図２２】  画素部の上面図。
【図２３】  半導体装置の一例を示す図。
【図２４】  半導体装置の一例を示す図。
【符号の説明】
２０１、３０１  基板
２０２〜２０４、３０２〜３０４  ゲート電極
２０６、３０６  容量配線
２０９、３０９  結晶質シリコン膜
２１０〜２１３  スペーサ膜
２４１、３５０  保護絶縁膜
２４２、３５１  層間絶縁膜
２４６、３５２、３５４、３５５  ソース電極
２４４、２４７、３５３、３５６  ドレイン電極
２４８、３５７  パッシベーション膜
２４９、３５８  第２の層間絶縁膜
２５０、２７２、３５９、３８１  画素電極
【図１】
0004798824.tif 000002
【図２】
0004798824.tif 000003
【図３】
0004798824.tif 000004
【図４】
0004798824.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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