(57)【特許請求の範囲】
【請求項１】
各圧電素子にラップアラウンド電極がある複数の圧電素子を製造する方法において、前記圧電素子は、それぞれ基板の上部表面および底部表面全体を覆う上部電極と底部電極がある圧電基板のシートから形成される方法であって、
（ａ）前記圧電基板の上部表面および底部表面に電極層を形成するステップと、
（ｂ）前記上部表面に形成された前記電極層に絶縁用の１対のトレンチを生成することにより、前記上部電極を形成するステップと、
（ｃ）第１の方向に沿って前記１対のトレンチ間に位置する前記上部電極及び前記圧電基板を処理し、前記上部電極及び前記圧電基板の露出した第１の側面を生成するステップと、
（ｄ）前記上部電極及び前記圧電基板の前記露出した第１の側面に前記ラップアラウンド電極を堆積させるステップと、
（ｅ）前記第１の方向に沿って前記上部電極及び前記圧電基板を処理し、前記第１の側面から離れた位置に前記上部電極及び前記圧電基板の露出した第２の側面を生成し、各素子の長さを決定するとともに、２つの上部電極を形成するステップと、
（ｆ）前記基板の複数の箇所で第２の方向に沿って前記基板を露出して、各素子の幅を決定するステップと、
を含む前記方法。
【請求項２】
請求項１記載の方法において、ステップ（ｂ）は、
（ｂ）（ｉ）前記上部電極にフォトレジストの第１の層を堆積させるステップと、
（ｂ）（ｉｉ）前記第１のフォトレジストの層を用いてエッチングし、前記絶縁用の１対のトレンチを生成するステップと、
を含む前記方法。
【請求項３】
請求項１記載の方法であって、ステップ（ｃ）の前に、前記上部電極と前記絶縁用トレンチ上に第２のフォトレジストの層を堆積させるステップ（ｇ）を更に含む前記方法。
【請求項４】
請求項２記載の方法において、ステップ（ｂ）（ｉｉ）におけるエッチングは、ウエット・エッチングである前記方法。
【請求項５】
請求項１記載の方法において、ステップ（ｃ）は、前記上部電極、前記圧電基板および前記底部電極を切断するステップを含む前記方法。
【請求項６】
請求項４記載の方法において、ステップ（ｄ）は、前記基板の前記露出した前記表面に前記ラップアラウンド電極をスパッタリングにより堆積させる前記ステップを含む前記方法。
【請求項７】
請求項１記載の方法において、ステップ（ｃ）は、前記第１の方向に沿って前記１対のトレンチ間に位置する前記上部電極および前記圧電基板をイオン・ミリングし、バイアを生成するステップを含む前記方法。
【請求項８】
請求項７記載の方法において、ステップ（ｄ）は、バイアの中にシード層を最初に堆積させるステップ（ｄ）（ｉ）と、その後で前記シード層上にＡｕをスパッタリングするステップ（ｄ）（ｉｉ）とを含む前記方法。
【請求項９】
請求項１記載の方法において、ステップ（ｅ）およびステップ（ｆ）は、前記上部電極、前記圧電基板および前記底部電極を切断するステップを含む前記方法。
【請求項１０】
各圧電素子にラップアラウンド電極がある複数の圧電素子を、上部電極で覆われた上部表面がある圧電基板から製造する方法であって、
（ａ）製造される各圧電素子ごとに決定された長さ以内で上部電極に１対の不連続部を生成するステップであって、前記１対の不連続部は、前記上部電極を第１の上部電極と第２の上部電極に分割する前記ステップと、
（ｂ）前記１対の不連続部間の前記上部電極と基板を切断し、露出した側面を形成するステップと、
（ｃ）前記露出した側面に前記ラップアラウンド電極を堆積させるステップと、
（ｄ）前記上部電極と、前記ステップ（ｂ）のダイシングとほぼ平行しているが遠く離れた位置にある基板を切断するステップであって、前記ダイシング・ステップ（ｂ）および（ｄ）は、各素子の長さを決定するステップと、
（ｅ）前記ステップ（ｂ）および（ｄ）のダイシングとほぼ垂直に前記上部電極と基板を切断して、各素子の幅を決定するステップと、
を含む前記方法。
【請求項１１】
請求項１０記載の方法において、前記ステップ（ａ）は、
（ａ）（ｉ）前記上部電極にフォトレジストの第１の層を堆積させるステップと、
（ａ）（ｉｉ）前記第１のフォトレジストの層を用いてエッチングし、前記不連続部を生成するステップと、
を含む前記方法。
【請求項１２】
請求項１０記載の方法であって、ステップ（ｂ）の前に、前記上部電極と前記不連続部上に第２のフォトレジストの層を堆積させるステップ（ｆ）を更に含む前記方法。
【請求項１３】
請求項１１記載の方法において、ステップ（ａ）（ｉｉ）におけるエッチングは、ウエット・エッチングである前記方法。
【請求項１４】
請求項１３記載の方法において、ステップ（ｃ）は、前記基板の前記露出した前記表面に前記上部電極をスパッタリングにより堆積させる前記ステップを含む前記方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
本願は、1999年4月20日出願した、暫定出願第60/        号、John Stuart WrightおよびZine Eddine Boutaghouによる「差動型PZTアクチベータの電極パターンの形成（Electrode Patterning for a Differential PZT Activator）」から優先権を主張する。37.C.F.R.§1.182にもとづき、特許商標局長官宛の申請書を提出した。添付したこの申請書のコピーは、シリアル番号とともに、1999年4月20日の出願日が本暫定出願に割り当てられることを要請している。
【０００２】
本発明はディスク装置に使用される差動型圧電アクチュエータ（differential piezoelectric actuator）に関し、より詳細には、差動型圧電アクチュエータの製造に関する。
【０００３】
ディスク装置の半径方向トラック密度は絶えず増加を続け、その結果として、極度に精密なヘッド位置決めシステムがますます必要になっている。ボイス・コイル・モータ（VCM）アクチュエータは粗い位置決めをするためには良く適合しているが、トランスデューサー・ヘッドが選択されたトラックの中心に来るように微妙に位置決めするための解像度に欠けている。この欠陥のため、トラック密度が高いディスク装置で微妙な位置決めをするための第２段階のマイクロ・アクチュエータに対して各種の提案がなされている。
【０００４】
マイクロ・アクチュエータの提案は、トランスデューサー・ヘッドを運ぶスライダに固定された静電マイクロ・アクチュエータからアクチュエータ・アームの末端部にあるヘッド・サスペンション搭載ブロックに設置された圧電マイクロ・アクチュエータまで、いくつかの型式が採用されている。
【０００５】
圧電マイクロ・アクチュエータについては、現在のところ、第２段階のマイクロ・アクチュエータの圧電材料を駆動するために２つの方式がある。第１は、導電性のエポキシ半田ペーストを使用して、底部電極の役目をする不錆鋼のサスペンションに圧電材料を接着し、電気接続が上部の電極にだけ作られるシングル・エンド駆動方式である。第２は、圧電材料がサスペンションから電気的に絶縁され、圧電素子の上部と底部の電極の双方に対して電気接続が作られる差動設計駆動方式である。
【０００６】
シングル・エンド設計の利点は、小形で脆弱な圧電素子への電気接続が１つだけ必要なため、製造が容易なことである。しかし、第２種UL一覧表（class II UL listing）を維持するためには、圧電素子に加えられる電圧が+/-20ボルトに制限されなければならない。そのような電圧は、所望のストロークを達成するために必要な電圧以下である。一方、差動設計は、圧電素子に印加する電圧を+/-40ボルトにすることができ、所望のストロークを達成することができる。しかし、差動設計は製造を複雑にする。何故ならば、上部と底部の電極の双方に電気接続が必要だからである。その上、圧電素子は小形で脆弱なので、製造工程中に圧電素子が破壊するリスクが大いにある。
【０００７】
このように、簡単で従来の製造工程よりも費用が少ない差動設計の製造工程を提供することが望まれている。このほか、圧電素子の破壊の危険を低減する差動設計を提供することが望まれている。
【０００８】
（発明の要約）
本発明の第１の態様によれば、それぞれ基板の上部表面と底部表面全体を覆う上部電極と底部電極がある圧電基板のシートから作られ、各圧電素子にラップアラウンド電極がある圧電素子を製造する方法が提供されている。この方法は、
（ａ）前記圧電基板の上部表面および底部表面に電極層を形成するステップと、
（ｂ）前記上部表面に形成された前記電極層に絶縁用の１対のトレンチを生成することにより、前記上部電極を形成するステップと、
（ｃ）第１の方向に沿って前記１対のトレンチ間に位置する前記上部電極及び前記圧電基板を処理し、前記上部電極及び前記圧電基板の露出した第１の側面を生成するステップと、
（ｄ）前記上部電極及び前記圧電基板の前記露出した第１の側面に前記ラップアラウンド電極を堆積させるステップと、
（ｅ）前記第１の方向に沿って前記上部電極及び前記圧電基板を処理し、前記第１の側面から離れた位置に前記上部電極及び前記圧電基板の露出した第２の側面を生成し、各素子の長さを決定するとともに、２つの上部電極を形成するステップと、
（ｆ）前記基板の複数の箇所で第２の方向に沿って前記基板を露出して、各素子の幅を決定するステップと、
を含む。
【０００９】
本発明の第２の態様によれば、各圧電素子にラップアラウンド電極がある複数の圧電素子を製造する方法が提供されており、この方法の処理は、上部電極で覆われた上部表面がある圧電基板から始まる。この方法は、
（ａ）製造される各圧電素子ごとに決定された長さ以内で上部電極に１対の不連続部を生成するステップであって、前記１対の不連続部は、前記上部電極を第１の上部電極と第２の上部電極に分割する前記ステップと、
（ｂ）前記１対の不連続部間の前記上部電極と基板を切断し、露出した側面を形成するステップと、
（ｃ）前記露出した側面に前記ラップアラウンド電極を堆積させるステップと、
（ｄ）前記上部電極と、前記ステップ（ｂ）のダイシングとほぼ平行しているが遠く離れた位置にある基板を切断するステップであって、前記ダイシング・ステップ（ｂ）および（ｄ）は、各素子の長さを決定するステップと、
（ｅ）前記ステップ（ｂ）および（ｄ）のダイシングとほぼ垂直に前記上部電極と基板を切断して、各素子の幅を決定するステップと、
を含む。
【００１１】
（好適実施例の詳細な説明）
差動設計において（ダイとしても周知の）圧電素子の上部表面だけに電気接続が作られるためには、上部表面の電極を２つの部分に分割して、各部分が相互に電気的に絶縁されるようにしなければならない。その上、これら両部分の１つが該素子の基板をラップアラウンドして、該基板の底部表面にある電極に電気的に接続されなければならない。このようなラップアラウンド電極を個別に１素子づつ作る方式（on an individual element by element basis）で、つまりダイ・レベルで、製造することが知られている。詳細に説明すると、圧電材料のシートまたは基板の上部と底部の表面にそれぞれ上部と底部の電極を堆積させる。次に個々の素子つまりダイがシートから切断される。次に不連続部が上部電極に形成され、相互に電気的に絶縁された２つの部分を作り、次にラップアラウンド電極が形成されると、上部電極の２つの部分の１つが底部電極に電気的に接続される。これで、素子の上部表面から上部と底部の電極に電気接続を作ることができる。「上部」および「底部」という用語は、相対位置を示すために使用されているのであって、本発明は特定の方向に限定されない。
【００１２】
図１は、積み重ねられた圧電素子１０の単純化した透視図である。素子１０は、d31、d32およびd33と命名した３つの軸で示されている。d33の軸に沿って空間的に分離された箇所の間の電位差は、素子１０を生成する圧電結晶の層の分極（polarization）に依存して、d31、d32および／またはd33の方向に素子１０を膨張させたり収縮させたりする。したがって、印加電圧にもとづいてd31、d32および／またはd33の方向に膨張または収縮させる力を供給するために圧電素子１０を使用することができる。
【００１３】
図２は、本発明の好適実施例による圧電マイクロ・アクチュエータを組み入れたディスク装置用アクチュエータ・アセンブリ２０の平面図である。ディスク装置用アクチュエータ・アセンブリ２０は、ボイス・コイル・モータ（VCM）２２、Eブロック・ボディ２５、ヘッド搭載ブロック３２のところでアクチュエータ・アーム３０に結合されたロード・ビーム３４、およびロード・ビーム３４の先端部に結合され、トランスデューサー・ヘッドを運ぶスライダ３８を支持するジンバル（gimbal）３６を含む。ピボット・カートリッジ２６は、Eブロック・ボディ２５のキャビティ３７の中に設けられており、望ましくは、１つまたはそれ以上のネジ２８によって１つの端部でEブロック・ボディ２５に動かないように固定されている。マイクロ・アクチュエータ２７は、ロード・ビーム３４に設けられており、素子を駆動用電子回路（示さず）に接続する端子（示さず）を含む。
【００１４】
VCM２２は、当業者に公知の方法で動作し、Eブロック２５とピボット・カートリッジ２６を軸２４の周りを回転させ、スライダ３８を粗く位置づけして、軸４１の周りを回転するディスク４０の選択されたトラック４２上にトランスデューサー・ヘッド（示さず）を位置づけする。より精密な動作の場合、マイクロ・アクチュエータ２７は、素子に接続されている端子（示さず）に電圧を印加することにより、d31の軸に沿って選択的に膨張または収縮してスライダ３８の位置を変え、ディスク４０のトラック４２に関するトランスデューサー・ヘッド（示さず）の位置を変える。
【００１５】
図３は、本発明の好適実施例による圧電素子の透視図である。素子２００は立体であって、形状は長方形である。素子２００には上部表面２０２、底部表面（示さず）と、上部表面と底部表面に結合された複数の側面があり、そのうちの２つの側面２０４、２０６だけが示されている。素子２００は、基板に形成された上部と底部の電極がある圧電基板で形成されている。上部電極２０２には、該電極の中に形成され、上部電極２０２を相互に電気的に絶縁された２つの部分２０２ａ、２０２ｂに分離する不連続部（discontinuity）２０８がある。ラップアラウンド電極は、側面２０６に堆積つまり形成される。１つの側面２０４だけが示されている複数の側面の残りの側面に形成された電極はない。ラップアラウンド電極２０６は、上部表面２０２の一部分２０２ｂを底部電極（示さず）に電気的に結合する。したがって、上部および底部電極への電気的接続は、それぞれ部分２０２ａ、２０２ｂを介して上部表面から底部表面まで作られたことになる。前述の通り、これまでラップアラウンド電極の形成は、１素子づつ作る方式で作られてきた。製造工程はダイ・レベルなのであるから、この手法を使用して素子を製造することは、多大の費用を要するとともに時間の浪費になる。何故ならば、各素子が個別に処理されるからである。反対に本発明は、素子の生成中に、つまり基板レベルでラップアラウンド電極付きの素子を生成する。
【００１６】
以下、図４から図１０を参照しつつこの製造工程を説明する。
【００１７】
図４は、本発明の好適実施例による製造手法を使用して処理された圧電材料シートの平面図である。最初に圧電基板の上部と底部の表面に（黒くない部分で示されている）電極層が形成され、その上部だけが図４に示されている。黒い線２０８は、電極が除かれた上部電極に形成された不連続部をあらわす。不連続部、つまりトレンチを生成する処理は図５と図６に示されている。最初に上部電極４０２にフォトレジストの層４０６を堆積させる。公知の手法によりフォトレジストの層４０６を堆積させることができる。次にフォトレジストの層４０６は、望ましくは、公知の光露出の手法を使用してパターンが形成され、フォトレジスト層４０６に開口部４０７を生成する。次に、図６に示すように、公知のウエット・エッチング手法または公知のイオン・ミリング手法を使用して、フォトレジスト層４０６の開口部４０７の下方に位置する上部電極４０２の一部が除かれる。図７に示すように、第１のフォトレジストの層４０６が除かれると、不連続部４０７を含む全上部表面に、新しいフォトレジストの層４２０が堆積つまり形成される。基板は、テープフレーム上の紫外線放射テープ（UV release tape）に搭載される。
【００１８】
次に、本発明の好適実施例にしたがって、ラップアラウンド電極を形成または生成するステップを説明する。基板は、第１の「ｙダイシング（y dicing）」レーン（lane）４１０に沿って切断され基板の側面４１２を露出する。好適実施例においては、図８に示すテーパー付きの露出した側面を生成するためにテーパー付きダイシング・ブレードまたはダイシング・ソーが使用される。各素子の長さはｙ軸に沿って決定され、各素子の幅はｘ軸に沿って決定されることを、図４から見ることができる。テーパー付きダイシング・ブレードが使用されるときは、一般に基板の上部表面に比して側面はテーパーが付けられる。代替方法として、レギュラー・ダイシング・ブレードを使用し、垂直に露出した側面を生成してもよい。図４には、複数のダイシング・レーン４１０が示されている。次に露出した表面４１２にラップアラウンド電極４２２が形成される。詳細に説明すると図９に示すように、望ましくは、公知のスパッタリング手法によって側面４１２に電極４２２を堆積させる。望ましくは、露出した面に低電力つまり低温で金（Au）をスパッタリングして、基板のキュリー温度（Curie temperature）の半分まで基板を加熱することを防止する。図４と図１０に示すように、基板は、第１の「ｙダイシング」レーンから遠くの位置にある第２の「ｙダイシング」レーン４１４で再び切断され、素子３０２の長さを決定する。最終的には図４に示すように、各素子の幅は、「ｘダイシング」レーン４１６によって決定される。この最終ステップは、フォトレジスト４２０の層を取り除くことを含む。このように、従来の技術の素子製造手法による素子とは反対に、底部電極までのトップダウン接続を備えた差動型圧電素子が基板レベルで生成する。
【００１９】
好適実施例においては、図３に関する部分２０２ａは約2.54mm（0.10インチ）であり、部分２０２ｂは約0.127mm（0.005インチ）である。不連続部２０８の長さは約0.127mm（0.005インチ）であることが望ましい。「ｘダイシング」レーン４１６の太さは約0.0381mm（0.0015インチ）であることが望ましく、約0.763mm（0.03インチ）であることが望ましい各素子の幅を決定する。「ｙダイシング」レーン４１０、４１４の太さは約0.0381mm（0.0015インチ）であることが望ましく、約2.794mm（0.110インチ）であることが望ましい各素子の長さを決定する。
【００２０】
代替方法として、ダイシング手法とスパッタリング手法を使用して基板を処理する代わりに、イオン・ミリングを使用してもよい。詳細に説明すると、図６に示すように、不連続部４０７が形成された後、第２の光露光ステップによって、第２の上部の２つの電極の小さい方の電極、つまり部分２０２ｂのフォトレジストに望ましくは直径が0.127mm（0.005インチ）の円のパターンが形成される（図３を参照）。周知されているように、基板は、基板の厚さでイオン・ミリングされる、続いて金（Au）がスパッタリングされる。代替方法として、金（Au）がスパッタリングされる前にシード層（seed layer）を堆積させてもよい。バイア（示さず）は底部電極にトップダウン接続を与える。
【００２１】
図１１から図１４は、本発明の好適実施例による複数の層からなるアクチュエータの製造工程を示す。図１１に示すように、基板に形成された複数の電極５０２、５０４がある基板５００が使用されている。電極５０２は基板の主要部を通って延びているが、基板の端部までは延びていない。電極５０４は、基板の各端部から中心に向かって延びているが、基板の中心の手前で終わっている。フォトレジスト５０６の層を基板５００の上部表面に堆積させる。代替方法として、当業者に公知のように、シャドウマスクを使用してもよい。次に図１２に示すように、フォトレジストの層５０６のパターンが形成され、後で説明するように、絶縁用トレンチを決定するフォトレジスト・セグメント５１０を生成する。その上、基板５００を通して「ｙダイシング」レーン５２０が切断されると、基板は第１と第２の複数の層からなるマイクロ・アクチュエータ５２２、５２４になるものに分割される（図１４）。望ましくは、テーパー付きダイシング・ブレードまたはテーパー付きダイシング・ソーを使用して、テーパー付きの露出した側面５３０を生成する。この例示した処理は、２つのマイクロ・アクチュエータを生成するために使用されているが、同じ処理は複数のマイクロ・アクチュエータを生成するために使用されるので、本発明は示した実施例に限定されない。
【００２２】
次に図１３に示すように、望ましくは公知のスパッタリング手法を使用して、上部電極５３２と側面の電極５３４を堆積させる。最終的には、図１４に示すように、フォトレジスト・セグメント５１０が除かれ、基板が更に切断されて個々の素子を生成する。各マイクロ・アクチュエータの上部電極５３２が、相互に電気的に絶縁された２つのセクション５３２ａ、５３２ｂに分割されることを図４で見ることができる。上部電極５３２ａは、ラップアラウンド電極５０４ａを介して電極５０４に電気的に結合され、上部電極５３２ｂは、ラップアラウンド電極５０４ｂを介して電極５０２に電気的に結合される。電気的接続は、上部電極５３２ａ、５３２ｂを介して電極のすべてに作られる。
【００２３】
マイクロ・アクチュエータをサスペンションに結合するために使用されるエポキシを介して、金（Au）がコーティングされた底部電極の底部表面の微少突起（asperities）がサスペンションに接触するかもしれないという危険が存在する。したがって、上記の処理ステップの前に、まず底部電極に低温の誘電体層を堆積させる。望ましくは、120℃でプラズマが強化された化学的気相成長（PECVD）を使用して、SiO2の誘電体層を堆積させる。代替方法として、マイクロ・アクチュエータ素子をサスペンションに接着するために、非導電性の粒子を入れたエポキシを使用してもよい。このようにすれば隔離絶縁器（standoffs）になる。
【００２４】
例を示すために特定の材料と寸法が与えられているが、本発明はこれらの材料と寸法に限定されるものではない。
【００２５】
本発明は、ダイ・レベルではなく、ウエハまたは基板上の製造工程を提供している。したがって、短時間と効率的なコストで複数のダイを製造することができる。その上、圧電基板に対する損壊の確率も小さくなる。
【００２６】
上記明細書、例およびデータは、本発明の製造と使用の完全な説明を提供している。本発明の趣旨と範囲を逸脱することなく、本発明の多数の実施例を生成することができる以上、本発明は、添付の特許請求の範囲内にあるものとする。
【図面の簡単な説明】
【図１】  積み重ねられた圧電素子の透視図。
【図２】  本発明による圧電マイクロ・アクチュエータを利用したディスク装置用アクチュエータ・アセンブリの平面図。
【図３】  本発明の好適実施例による圧電素子の透視図。
【図４】  本発明の好適実施例による製造手法を使用して処理された圧電材料のシートの平面図。
【図５】  本発明の好適実施例による製造工程を示す図。
【図６】  本発明の好適実施例による製造工程を示す図。
【図７】  本発明の好適実施例による製造工程を示す図。
【図８】  本発明の好適実施例による製造工程を示す図。
【図９】  本発明の好適実施例による製造工程を示す図。
【図１０】  本発明の好適実施例による製造工程を示す図。
【図１１】  本発明の好適実施例による複数の層からなるマイクロ・アクチュエータの製造工程を示す図。
【図１２】  本発明の好適実施例による複数の層からなるマイクロ・アクチュエータの製造工程を示す図。
【図１３】  本発明の好適実施例による複数の層からなるマイクロ・アクチュエータの製造工程を示す図。
【図１４】  本発明の好適実施例による複数の層からなるマイクロ・アクチュエータの製造工程を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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