(57)【特許請求の範囲】
【請求項１】
ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、
前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所にフォトレジストを形成する工程と、
前記フォトレジストの表面および前記ｐ型ＩＩＩ族窒化物半導体の表面を覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、
前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程と、
前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、
前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、
前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするＩＩＩ族窒化物半導体の電極形成方法。
【請求項２】
前記フォトレジストを形成する工程の後に、前記フォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによって、リッジを形成する工程を含むことを特徴とする、請求項１に記載のＩＩＩ族窒化物半導体の電極形成方法。
【請求項３】
前記接触金属層の形成箇所以外の前記ｐ型ＩＩＩ族窒化物半導体の表面部分を少なくとも除去することによって、前記接触金属層の形成箇所を頂部とするリッジを形成する工程を含むことを特徴とする、請求項１または２に記載のＩＩＩ族窒化物半導体の電極形成方法。
【請求項４】
ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、
前記ｐ型ＩＩＩ族窒化物半導体の表面上に第１のフォトレジストを形成する工程と、
前記第１のフォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによって、リッジを形成する工程と、
前記リッジの頂部の前記接触金属層の形成箇所に第２のフォトレジストを形成する工程と、
少なくとも前記第２のフォトレジストを覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、
前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程と、
前記第２のフォトレジスト上の前記誘電体膜の一部を前記第２のフォトレジストのリフトオフにより前記第２のフォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、
前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、
前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするＩＩＩ族窒化物半導体の電極形成方法。
【請求項５】
ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、
前記ｐ型ＩＩＩ族窒化物半導体の表面上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによってリッジを形成する工程と、
少なくとも前記フォトレジストを覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、
前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、
前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするＩＩＩ族窒化物半導体の電極形成方法。
【請求項６】
前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程を含み、
前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去されることを特徴とする請求項５に記載のＩＩＩ族窒化物半導体の電極形成方法。
【請求項７】
前記ｐ型ＩＩＩ族窒化物半導体は、Ｍｇをドーパントとして含有するＡｌＧａＩｎＮであることを特徴とする請求項１から６のいずれかに記載のＩＩＩ族窒化物半導体の電極形成方法。
【請求項８】
前記積層金属層は、Ｍｏ層、またはＭｏ層とＡｕ層との積層体であることを特徴とする、請求項１から７のいずれかに記載のＩＩＩ族窒化物半導体の電極形成方法。
【発明の詳細な説明】
【０００１】
【０００２】
【発明の属する技術分野】
本発明は、ＩＩＩ族窒化物からなる化合物半導体素子の電極の形成方法に関する。
【０００３】
【従来の技術】
ＩｎxＧａyＡｌzＮ（ただしｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）で表わされるＩＩＩ族窒化物半導体は大きなエネルギーバンドギャップや高い熱安定性を有し、発光素子や高温デバイスを初めとして様々な応用展開が可能な有望な材料系である。特に発光素子としては、青〜緑の波長域で数ｃｄの光出力を有する発光ダイオード（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ；ＬＥＤ）が既に実用化されており、同材料系を用いたレーザダイオード（Ｌａｓｅｒ  Ｄｉｏｄｅ；ＬＤ）の実用化も間近である。
【０００４】
これらのＩＩＩ族窒化物系（以下、ＧａＮ系と記す）素子を実際の各種機器に搭載して使用する場合には、素子自体が消費する電力、動作する電圧を十分に低くする必要がある。
【０００５】
特にＧａＮ系ＬＤの場合、ＧａＮ系ＬＥＤに比べて電流注入面積が小さく、ｐ型電極部での電圧降下が素子全体の動作電圧に及ぼす影響を無視できない。従ってＧａＮ系ＬＤでは、このｐ型電極のオーミック化・低抵抗化が素子特性の向上に欠かせない。
【０００６】
現在、ＧａＮ系素子に対するｐ型電極としてよく知られている電極構造としてはＡｕ／Ｎｉ電極が挙げられる（なお本明細書内では、Ａｕ／Ｎｉという表記はＮｉ層をＡｕ層よりも先に形成し、Ａｕ層が電極の表面側に位置しているものとして統一する）。図１は、発明者らが試作したｐ型ＧａＮ上のＡｕ／Ｎｉドット電極の電流−電圧特性を示したものである。
【０００７】
図１に特性を示した電極は、図２に示した模式図のような構造で、サファイア基板２０１上にエピタキシャル成長したｐ型ＧａＮ層２０２（Ｍｇ不純物濃度２×１０20ｃｍ-3、アクセプタ濃度３×１０19ｃｍ-3）の表面を有機洗浄及び希釈塩酸にて処理したあと、電子ビーム（ＥＢ）真空蒸着装置でＮｉを１５ｎｍ、Ａｕを２００ｎｍ成膜して角型電極２０３を形成してある。電極の大きさは一辺３００μｍの正方形、また電極間の間隔は５０μｍである。さらに、真空雰囲気中にて５５０℃で１０分間熱処理を施し、電極構造を製作した。
【０００８】
図１に示したとおり、Ａｕ／Ｎｉ電極はｐ型ＧａＮ層に対してオーミック特性を示す。また、電極−ｐ型ＧａＮ層間の比コンタクト抵抗を測定したところ、５×１０-3Ωｃｍ2であった。
【０００９】
【発明が解決しようとする課題】
しかしながら、発明者らが上記のＡｕ／Ｎｉ電極をｐ型電極、ｐ型ＧａＮ層をコンタクト層として適用したＬＤ素子を製作し、その電気特性を測定したところ、素子内部のエピタキシャル層のシリーズ抵抗や前記の比コンタクト抵抗から予測されるよりもはるかに大きな動作電圧を示す結果が得られた。具体的には、電流を１００ｍＡ注入時に予想される動作電圧は６〜７Ｖ程度であったが、実際に１００ｍＡの電流を注入してみると１２〜１３Ｖの動作電圧が確認された。
【００１０】
動作電圧が予想値と違う原因を探るため、いくつかの解析を試みた。このうち、ｐ型電極近傍に対するＥＢＩＣ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）解析を行ったところ、Ａｕ／Ｎｉ電極の特性がショットキー性を示していることが明らかになった。ｐ型電極が本来のＡｕ／Ｎｉ電極の特性を示さず、ショットキー性になっているために、ｐ型電極部分で異常な電圧降下が生じ、その結果、素子の動作電圧を大きく増加させていたのである。
【００１１】
上記のような解析結果を得て、発明者らは更に該ＬＤ素子のｐ型電極がショットキー性を示す起源がどこにあるのかを探るため、エピタキシャル成長やドライエッチング、電極形成などＬＤの製作プロセスを見直した。その結果、エピタキシャル成長後のＧａＮ系半導体ウェハに電極やメサ構造などの素子構造を作り込む過程において、絶縁膜もしくはエッチングマスクなどの用途に用いられる誘電体膜が、上記のｐ型電極のショットキー性の起源となっていることを見出した。以下に、発明者らが用いたＬＤ素子製作プロセスを、図１８、図１９を参照しながら順を追って記す。
【００１２】
まず、ＧａＮ系ＬＤの基板としてよく用いられるサファイア基板１５０１を用意し、その上に有機金属気相成長（ＭＯＣＶＤ）法により、バッファ層１５０２、ｎ型クラッド層１５０３、活性層１５０４、ｐ型クラッド層１５０５、ｐ型コンタクト層１５０６からなるＧａＮ系半導体層構造を結晶成長した。その後、該ＧａＮ系半導体層構造表面の全面にわたって、ＳｉＯ2層１５０７を成膜した（図１８（ａ））。
【００１３】
次に、フォトリソグラフィプロセス及びＨＦウェットエッチングプロセスによりＳｉＯ2層１５０７の一部を除去し、ＳｉＯ2層の残した部分をエッチングマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）プロセスにより、前記ＧａＮ系半導体層構造をｎ型クラッド層１５０３の半ばまで掘り下げ、メサ構造を形成した（図１８（ｂ））。
【００１４】
続いて、マスクとしたＳｉＯ2層１５０３をＨＦウェットエッチングにより完全に除去し、改めてＳｉＯ2層１５０８をメサ構造全体の上に形成した。更に、メサ上部及びメサ底部のＳｉＯ2層１５０８の一部をフォトリソグラフィプロセス及びＨＦウェットエッチングプロセスにより除去し、ｐ型及びｎ型電極用の開口部を形成した（図１９（ａ））。
【００１５】
最後に、該開口部にそれぞれｐ型電極としてＡｕ／Ｎｉ電極１５０９、ｎ型電極としてＡｌ／Ｔｉ電極１５１０を形成し、ＬＤ素子を製作した（図１９（ｂ））。
【００１６】
上記に示したプロセスにより製作したＬＤ素子は、図１９（ｂ）に明らかなように、絶縁基板上に形成されたメサ構造を有し、ｐ型電極の電流注入部はいわゆる電極ストライプ構造を採っている。この形式のＬＤ素子の場合、ｐ型電極のうち電流注入部として機能するストライプ部分と接するｐ型コンタクト層表面（図１９（ｂ）のＳ部に示す）は、メサ構造形成時のマスク用及び電極の電流注入部形成用として、２度にわたってＳｉＯ2層により被覆されることになる（よって以下の文中では、上記プロセスを便宜的に２回被覆プロセスと記す）。
【００１７】
さらに、発明者らは以下の検証実験を行った。図３には、図２に示した構造のＡｕ／Ｎｉドット電極と同構造の電極をｐ型ＧａＮ層上に形成する前に、ＳｉＯ2による被覆を１回及び２回実施した場合の電流−電圧特性を、それぞれ一点鎖線及び点線で示してある。なお図３には、比較のために図１にも示した事前にＳｉＯ2被覆していないＡｕ／Ｎｉ電極の特性も同時に示している。
【００１８】
図３に示したように、電極形成前にＳｉＯ2でｐ型ＧａＮ表面を２回被覆した場合の特性はオーミック性が損なわれ、電流−電圧特性が著しく劣化している。
ＳｉＯ2被覆を１回に減らしても、やはり被覆しない場合と比べて特性の劣化とオーミック性の喪失がみられる。
【００１９】
この検証実験の結果から、上記のＬＤ素子製作プロセスにおけるｐ型電極のショットキー性は、２度にわたるＳｉＯ2のｐ型コンタクト層表面への被覆がもたらしたものであることことを明らかになった。
【００２０】
上記の例では、すでに述べたようにサファイア基板上の電極ストライプＬＤ素子についてプロセスを記したが、ＬＤ素子の素子の別の形式として、ＧａＮ基板上のＬＤ素子を製作する場合、上記のプロセスで示したメサ構造の形成は不要だが電流注入部の形成時にはＳｉＯ2による被覆がプロセス上生じる。また、さらに別の素子の形式として、単純な電極ストライプ構造ではなくいわゆるリッジストライプ構造を有するＬＤ素子を製作する場合には、リッジ部分を形成するドライエッチングプロセスにおいて、ｐ型コンタクト層表面をＳｉＯ2などのマスクにより保護してエッチングを行う手法がよく用いられる。
【００２１】
このように、ＩＩＩ族窒化物半導体ＬＤ素子の製作プロセスにおいて、ＳｉＯ2をはじめとする各種の誘電体膜を電極部分の一部を構成する絶縁層や、ドライエッチング時のエッチングマスクとして利用することはごく一般的に行われている。にも関わらず、誘電体膜をプロセス内で使用することが素子の特性に及ぼす影響や、またその影響を回避する手段等については従来論じられることがなかった。しかし、先に述べたようにＧａＮ系ＬＤにおいてｐ型電極部分の電圧降下が素子全体の動作電圧に占める割合は大きく、プロセスの違いにより図３に示したほどの特性差がｐ型電極部分に生じると、素子特性に与える影響は非常に大きい。よって、誘電体膜のプロセス内で使用する際にその影響を回避あるいは低減する手法を規定することは重要である。
【００２２】
【課題を解決するための手段】
上記の問題点を鑑みると、ｐ型電極異常を解決するには、素子製作プロセスにおいてｐ型電極形成前のＳｉＯ2誘電体によるｐ型ＧａＮ表面への被覆を行わないようにすれば良いのである。メサエッチ時にはレジストなどをマスク材料として用いたり、電極ストライプ形成時にウェットエッチングではなくリフトオフ法を用いるなど、代替のプロセスを適用することによってＳｉＯ2膜の被覆を回避することで、本発明が課題とすることが解決される。具体的には以下のような方法を用いる。
【００２３】
本発明のＩＩＩ族窒化物半導体の電極形成方法は、ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所にフォトレジストを形成する工程と、前記フォトレジストの表面および前記ｐ型ＩＩＩ族窒化物半導体の表面を覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程と、前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。
【００２４】
また、本発明のＩＩＩ族窒化物半導体の電極形成方法は、前記フォトレジストを形成する工程の後に、前記フォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによって、リッジを形成する工程を含むことを特徴とする。
【００２６】
本発明のＩＩＩ族窒化物半導体の電極形成方法は、前記接触金属層の形成箇所以外の前記ｐ型ＩＩＩ族窒化物半導体の表面部分を少なくとも除去することによって、前記接触金属層の形成箇所を頂部とするリッジを形成する工程を含むことを特徴とする。
【００２８】
本発明のＩＩＩ族窒化物半導体の電極形成方法は、ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、前記ｐ型ＩＩＩ族窒化物半導体の表面上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによって、リッジを形成する工程と、前記リッジの頂部の前記接触金属層の形成箇所に第２のフォトレジストを形成する工程と、少なくとも前記第２のフォトレジストを覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程と、前記第２のフォトレジスト上の前記誘電体膜の一部を前記第２のフォトレジストのリフトオフにより前記第２のフォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。また、本発明のＩＩＩ族窒化物半導体の電極形成方法は、ｐ型ＩＩＩ族窒化物半導体の表面に接するＰｄからなる接触金属層をその少なくとも一部に含む電極を前記ｐ型ＩＩＩ族窒化物半導体の表面上に形成する方法であって、前記ｐ型ＩＩＩ族窒化物半導体の表面上にフォトレジストを形成する工程と、前記フォトレジストをマスクとして前記ｐ型ＩＩＩ族窒化物半導体の一部を除去することによってリッジを形成する工程と、少なくとも前記フォトレジストを覆うように、ＳｉＯ2からなる誘電体膜を形成する工程と、前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程と、前記ｐ型ＩＩＩ族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記ｐ型ＩＩＩ族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。また、本発明のＩＩＩ族窒化物半導体の電極形成方法は、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にＭｏを含む積層金属層を形成する工程を含み、前記ｐ型ＩＩＩ族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去されることを特徴とする。
【００３０】
本発明のＩＩＩ族窒化物半導体の電極形成方法は、前記ｐ型ＩＩＩ族窒化物半導体は、Ｍｇをドーパントとして含有するＡｌＧａＩｎＮであることを特徴とする。
【００３１】
本発明のＩＩＩ族窒化物半導体の電極形成方法は、前記積層金属層が、Ｍｏ層、またはＭｏ層とＡｕ層との積層体であることを特徴とする。
【００３５】
なお、図３で示したＳｉＯ2被覆を１回もしくは２回施した後に形成されたｐ型電極とｐ型コンタクト層の界面に対し、ＳＩＭＳ（二次イオン質量分析装置）やＡＥＳ（オージェ電子分光分析装置）による解析を試みたが、誘電体が残留している痕跡は見られなかった。図３で示した電極のショットキー性は、ＳｉＯ2のエッチング不足によるｐ型ＧａＮ表面への残留が原因というわけではないと思われる。むしろ、ＳｉＯ2の被覆によりｐ型ＧａＮ表面が何らかの変成を起こした可能性がるものと考えられる。
【００３６】
また、上記の例ではｐ型コンタクト層表面を被覆する材料としてＳｉＯ2のみを取り上げているが、前述のｐ型電極特性異常はＳｉＯ2に限らず、他の誘電体を用いても発生する。発明者らはＳｉＯ2の他に、Ａｌ2Ｏ3、ＴｉＯ2、ＳｉＮ、ＡｌＮ、ＳｉＯx、ＳｉＯＮ、ＺｒＯ2などを含む酸化物あるいは窒化物誘電体で、上記と同様のｐ型電極特性異常が発生することを確認した。
【００３７】
また、上記の例ではｐ型電極としてＡｕ／Ｎｉ電極を用いているが、前述のｐ型電極特性異常はｐ型コンタクト層に接する側の金属がＮｉの場合だけでなく、他の金属からなる場合でも発生する。発明者らはＡｕ／Ｎｉ電極の他に、Ａｕ／Ｐｄ電極やＡｕ／Ｐｔ電極、Ａｕ／Ｃｏ電極などで、上記と同様にｐ型電極の特性に異常を来たすことを確認した。
【００３８】
また、ｐ型コンタクト層の材質は、ＧａＮ系半導体素子のｐ型コンタクト層としてよく用いられるｐ型ＧａＮのほかに、ＡｌＧａＮやＩｎＧａＮ、ＡｌＩｎＧａＮを用いても、前述のｐ型電極特性異常が発生することが確認できた。
【００３９】
【発明の実施の形態】
以下に示す各実施例は、前記の２回被覆プロセスを手直しし、ＬＤ素子の特性改善を図るために実施した各種のＬＤ素子製作プロセスである。なお、各実施例において製作したＬＤ素子のｐ型電極における電流注入部の大きさは、特性の比較のため、すべて幅１０μｍ、長さ５００μｍの長方形に統一した。
（参考例１）図４及び５は、本発明の第１の実施例に係るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追って模式的に示したものである。
【００４０】
最初に、サファイア基板４０１上に、ＧａＮバッファ層４０２、ｎ型ＡｌＧａＮクラッド層４０３、ＭＱＷ（多重量子井戸構造）活性層４０４、ｐ型ＡｌＧａＮクラッド層４０５、ｐ型ＧａＮコンタクト層４０６をＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造を製作する。続いて該積層構造上にフォトレジストによるドライエッチングマスク４０７を形成した後、該マスク４０７で被覆されていない部分を、ＲＩＥによりｎ型クラッド層４０３の半ばまで掘り下げ、メサ構造を形成する。（図４（ａ））。
【００４１】
次に、マスク４０７を完全に除去した後、メサ上部にフォトレジストによるストライプパターン４０８を形成する。さらに、その上からメサ構造全面にわたってＳｉＯ2層４０９を成膜する（図４（ｂ））。
【００４２】
次に、ストライプパターン４０８及びその直上に形成されたＳｉＯ2層４０９の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するＳｉＯ2層４０９の一部をフォトリソグラフィプロセス及びＨＦウェットエッチングプロセスにより除去し、ＳｉＯ2層４０８に開口部を設ける（図５（ａ））。なおこの際、リフトオフプロセス特有の現象として、開口部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【００４３】
最後に、開口部を形成するために形成したフォトレジストマスク４１０を除去した後、メサ上部及びメサ底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／Ｎｉ電極４１１、ｎ型電極としてＡｌ／Ｔｉ電極４１２を形成し、ＬＤ素子を完成する（図５（ｂ））
本実施例のプロセスでは、先に示した２回被覆プロセスから、メサ構造形成のためのＲＩＥマスクとして使用する材料をＳｉＯ2からフォトレジストに変更し、また電流注入用のストライプ部を形成するためにフォトレジストをリフトオフする工程を採用している。このようなプロセスを実施することにより、ｐ型電極のうち電流注入部にあたる部分のｐ型ＧａＮコンタクト層表面へのＳｉＯ2被覆の履歴を、まったく無くすことができる。
【００４４】
本実施例の製作プロセスにより製作されたＬＤ素子と、前記の２回被覆プロセスによるＬＤ素子の動作電圧を比較したところ、注入電流１００ｍＡの時それぞれ６．５Ｖと１２Ｖとなった。これは、本実施例のＬＤ素子製作プロセスの効果が明確に現れた結果であり、ｐ型電極の電流注入部にＳｉＯ2被覆の履歴を付けないことがＬＤ素子の動作電圧低減に非常に有効であることを示すものである。
（参考例２）本発明の第２の実施例は、第１の実施例で示したようなｐ型電極の電流注入部へのＳｉＯ2被覆履歴がないＬＤ素子を、第１の実施例とは異なるプロセスで実現したものである。
【００４５】
図６及び図７に、本発明の第２の実施例に係るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追って模式的に示す。
【００４６】
最初に、サファイア基板６０１上に、ＧａＮバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造を製作する。続いて、該半導体積層構造の上から全面にわたり、Ｎｉ層６０７、Ａｕ層６０８を成膜する（図６（ａ））。
【００４７】
次に、Ｎｉ層６０７、Ａｕ層６０８を電流注入部を残して王水、希硝酸にてウェットエッチした後、フォトレジストによるドライエッチングマスク６０９を形成し、該マスク６０９で被覆されていない部分を、ＲＩＥによりｎ型クラッド層６０３の半ばまで掘り下げ、メサ構造を形成する（図６（ｂ））。
【００４８】
メサ構造形成後、マスク６０９を完全に除去し、改めてフォトリソグラフィプロセスにより、メサ底部に開口部を有するフォトレジストパターン６１０を形成する（図７（ａ））。
【００４９】
最後に、メサ構造上面から全面にわたってＴｉ層６１１、Ａｌ層６１２を順次成膜した後、フォトレジストパターン６１０をリフトオフしてＡｉ／Ｔｉ電極を形成し、ＬＤ素子を完成する（図７（ｂ））。
【００５０】
本実施例で示したプロセスでは、第１の実施例と異なり、ｐ型電極のうち電流注入部にあたる部分の形成には、フォトレジストによるリフトオフではなく、電極の直接成膜及び電極エッチングという工程を使用している。しかし、該部分のＳｉＯ2による被覆が無いという点では共通しており、製作したＬＤ素子の特性に関しても、１００ｍＡ通電時に６．７Ｖと、第１の実施例とほぼ同様の電流−電圧特性が得られた。
【００５１】
なお、本実施例においては、ｐ型電極の電流注入部の形成方法として酸によるウェットエッチングを用いたが、電流注入部の形成方法としてはこれに限らず、フォトレジストによるリフトオフ法を用いても良い。
【００５２】
すなわち、図８に基づいて説明すると、上記の実施例２と同様にサファイア基板６０１上に、ＧａＮバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法により順次エピタキシャル成長し、ｐ型ＧａＮコンタクト層６０６上面に、開口部を有するフォトレジストパターン６１３を形成する。その後、前記開口部を含む全面にＮｉ層６０７、Ａｕ層６０８を成膜する（図８（ａ））。
【００５３】
次に、フォトレジストパターン６１３と、Ｎｉ層６０７、Ａｕ層６０８のうちフォトレジストパターン６１３上に形成された分をリフトオフすることで、ストライプ状のｐ型電極部が形成される（図８（ｂ））。
【００５４】
このようにしてｐ型電極部を形成した場合には、電極部の構造は上記の第２の実施例とほぼ同じとなるが、電極の形成前にｐ型ＧａＮコンタクト層表面をフォトレジストが一回被覆するため、厳密には第２の実施例とはプロセスが異なる。しかしながら、ＳｉＯ2による被覆とは異なり、フォトレジストによる被覆は、電極の特性になんら影響を与えないので、製作したＬＤ素子の特性は、第２の実施例によるＬＤ素子と概略同じ特性を示す。（参考例３）図９及び図１０には、本発明の第３の実施例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを追って模式的に示す。
【００５５】
最初に、サファイア基板８０１上に、ＧａＮバッファ層８０２、ｎ型ＡｌＧａＮクラッド層８０３、ＭＱＷ活性層８０４、ｐ型ＡｌＧａＮクラッド層８０５、ｐ型ＧａＮコンタクト層８０６をＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造を製作する。続いて該積層構造上にフォトレジストによるドライエッチングマスク８０７を形成した後、該マスク８０７で被覆されていない部分を、ＲＩＥによりｎ型クラッド層８０３の半ばまで掘り下げ、メサ構造を形成する。（図９（ａ））。
【００５６】
次に、マスク８０７を完全に除去した後、メサ上部にフォトレジストによるストライプパターン８０８を形成する。さらに、その上からメサ構造全面にわたってＳｉＯ2層８０９、Ｍｏ層８１０、Ａｕ層８１１を成膜する（図９（ｂ））。
【００５７】
次に、ストライプパターン８０８及びその直上に形成されたＳｉＯ2層８０９、Ｍｏ層８１０、Ａｕ層８１１の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するＳｉＯ2層８０９、Ｍｏ層８１０、Ａｕ層８１１の一部をフォトリソグラフィプロセス及びウェットエッチングプロセスにより除去し、ＳｉＯ2層８０９に開口部を設ける（図１０（ａ））。なおこの際、リフトオフプロセス特有の現象として、開口部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【００５８】
最後に、開口部を形成するために形成したフォトレジストマスクを除去した後、メサ上部及びメサ底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／Ｐｄ電極８１２、ｎ型電極としてＡｌ／Ｔｉ電極８１３を形成し、ＬＤ素子を完成する（図１０（ｂ））
本実施例のプロセスでは、第１及び第２の実施例と同様に、ｐ型電極のうち電流注入部になる部分のｐ型ＧａＮコンタクト層表面へのＳｉＯ2被覆履歴をまったく無くすることで、電極部分での良好なオーミック性が達成されている。
【００５９】
なお、本実施例の製作プロセスにより製作されたＬＤ素子の注入電流１００ｍＡの時の動作電圧は５．５Ｖとなり、第１及び第２の実施例と比較して大幅に低くなった。これはｐ型電極をＡｕ／Ｎｉ電極からＡｕ／Ｐｄ電極に変更したことの効果が現れた結果であって、Ａｕ／Ｐｄ電極はＡｕ／Ｎｉ電極と比較して、より低抵抗なオーミック電極をもたらすためである。
【００６０】
また、本実施例においては、ＳｉＯ2層８０９の上に、Ｍｏ層８１０及びＡｕ層８１１を成膜しているが、これもまた本実施例がｐ電極としてＡｕ／Ｐｄ電極を採用している故である。図１０（ｂ）に示したＡｕ／Ｐｄ電極のうち、電流注入部を除いた部分はＰｄとＡｕ／Ｍｏ／ＳｉＯ2積層部が接している。第１及び第２の実施例と同じようにＭｏ層８１０、Ａｕ層８１１を成膜しなければ、Ｐｄ層はＳｉＯ2層と直接接触することになる。しかしながら、Ｐｄは本質的にＳｉＯ2との密着性が極めて弱いという性質を有しているため、Ｐｄ層がＳｉＯ2層と直接接触するように形成するとｐ型電極が剥がれてしまう。これを避けるため、本実施例ではＳｉＯ2と密着性の良好なＭｏ層をスペーサ層として用いている。
【００６１】
本実施例の製作プロセスは、また、次に述べるように、ＳｉＯ2とＰｄ層と直接接触する領域が、極めて少なく、事実上ｐ電極が剥がれる事がない構造を、簡便に製作できるという効果も有している。
【００６２】
即ち、本実施例の製作プロセスに依らずに、例えば、ＳｉＯ2層に開口部を設けてから、該開口部をフォトレジスト等でマスキングした後にＭｏ層を形成し、その後リフトオフプロセスより、該開口部上のＭｏ層を除去する場合は、該開口部上のみに正確にフォトレジストマスクを形成する事が必要であるが、実際には、形成するマスクの位置、幅には、０．１〜０．５μｍ程度のばらつきが生じることが不可避であり、このようなフォトレジストマスクの形成は非常に困難である。また、ＳｉＯ2層、Ｍｏ層、Ａｕ層を形成してから、Ａｕ層上に開口部を有するフォトレジストマスクを形成し、ウェットエッチングにより、ＡｕやＭｏに開口部を設ける場合では、サイドエッチングの影響で、所望の開口部幅よりも、実際にエッチングされるＡｕやＭｏの領域の幅が大きくなってしまい、かつその幅の制御が非常に困難であるため、やはり、本実施例による製作プロセスの場合の様に、該開口部以外のＳｉＯ2層上を、完全にＭｏ層、Ａｕ層で覆う構造の形成は困難である。
【００６３】
これに対し、本実施例の製作プロセスにおいては、ＳｉＯ2膜８０９に、ｐ型電極のうちの電流注入部となる開口部を形成するにあたって、ストラプパターン８０８上に、ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａｕ層８１１を形成してから、ストラプパターン８０８、ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａｕ層８１１をリフトオフプロセスにより、同時に除去している。このため、該開口部には、Ｍｏ層８１０、Ａｕ層８１１が全く被っておらず、逆に、該開口部以外のＳｉＯ2層上は、完全にＭｏ層８１０、Ａｕ層８１１で覆われている。このため、上にＰｄ層を形成してやる際に、ＳｉＯ2とＰｄ層と直接接触するのは、開口部でＳｉＯ2の断面が露出している極めて微小な領域に限られ、事実上、ｐ電極が剥がれる事はない。
【００６４】
また、Ａｕ層８１１の役割は、Ｍｏ層積層後のリフトオフプロセスやフォトリソグラフィプロセスの間、Ｍｏ層８１０の表面を保護することにある。
【００６５】
また、本実施例のＬＤ素子を形成する過程においては、上記のようにｐ型電極のストライプ状の電流注入部を形成する手法として、第１の実施例と同様にＳｉＯ2層のリフトオフプロセスを用いているが、第２の実施例に記載したプロセスと同様にｐ型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、ｐ型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちＳｉＯ2層８０９を成膜する必要がないので、Ｍｏ層８１０、Ａｕ層８１１も不要であることは言うまでもない。
（参考例４）図１１、図１２及び図１３には、本発明の第４の実施例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを追って模式的に示す。
【００６６】
最初に、サファイア基板１００１上に、ＧａＮバッファ層１００２、ｎ型ＡｌＧａＮクラッド層１００３、ＭＱＷ活性層１００４、ｐ型ＡｌＧａＮクラッド層１００５、ｐ型ＧａＮコンタクト層１００６をＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造１０００を製作する。続いて該コンタクト層１００６表面の一部に、フォトレジストによるエッチングマスクパターン１００７を形成した後、該マスクパターン１００７で被覆されていない部分を、ＲＩＥによりｐ型クラッド層１００５の半ばまで掘り下げ、リッジ構造を形成する。（図１１（ａ））。
【００６７】
続いて、マスクパターン１００７を完全に除去した後、該リッジ構造を含む半導体積層構造１０００の上面の一部に、フォトレジストによるドライエッチングマスク１００８を形成した後、該マスク１００８で被覆されていない部分を、ＲＩＥによりｎ型クラッド層１００３の半ばまで掘り下げ、メサ構造を形成する。
（図１１（ｂ））。
【００６８】
次に、マスク１００８を完全に除去し、リッジ上部にフォトレジストによるストライプパターン１００９を形成する。さらに、その上からメサ構造全面にわたってＳｉＯ2層１０１０、Ｍｏ層１０１１、Ａｕ層１０１２を成膜する（図１２（ａ））。
【００６９】
次に、ストライプパターン１００９及びその直上に形成されたＳｉＯ2層１０１０、Ｍｏ層１０１１、Ａｕ層１０１２の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するＳｉＯ2層１０１０、Ｍｏ層１０１１、Ａｕ層１０１２の一部をフォトリソグラフィプロセス及びウェットエッチングプロセスにより除去し、ＳｉＯ2層１０１０に開口部を設ける（図１２（ｂ））。なおこの際、リフトオフプロセス特有の現象として、開口部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【００７０】
最後に、開口部を形成するために形成したフォトレジストマスクを除去した後、メサ上部及びメサ底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／Ｐｄ電極１０１３、ｎ型電極としてＡｌ／Ｔｉ電極１０１４を形成し、ＬＤ素子を完成する（図１３）。
【００７１】
本実施例のプロセスでは、第１〜第３の実施例と同様に、ｐ型電極のうち電流注入部になる部分のｐ型ＧａＮコンタクト層表面へのＳｉＯ2被覆履歴をまったく無くすることで、電極部分での良好なオーミック性が達成されている。
【００７２】
なお、本実施例のＬＤ素子はリッジ構造を採っており、同種のｐ型電極を有する第３の実施例と比較して電流−電圧特性が改善されている。このため、注入電流１００ｍＡの時の動作電圧は５．３Ｖとなり、第３の実施例よりも更に低くなった。
【００７３】
また、本実施例のＬＤ素子を形成する過程においては、上記のようにｐ型電極のストライプ状の電流注入部を形成する手法として、第１の実施例と同様にＳｉＯ2層のリフトオフプロセスを用いているが、第２の実施例に記載したプロセスと同様にｐ型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、ｐ型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちＳｉＯ2層１０１０を成膜する必要がないので、Ｍｏ層１０１１、Ａｕ層１０１２も不要であることは言うまでもない。
【００７４】
また、本実施例におけるｐ型電極としては、第３の実施例と同様にＡｕ／Ｐｄ電極を用いているが、第１及び第２の実施例と同様にＡｕ／Ｎｉ電極を用いても、本発明の素子製作プロセスの特徴が損なわれるものではない。この場合、素子への注入電流が１００ｍＡの時の動作電圧は６．５Ｖとなる。
（実施例５）
図１４及び図１５には、本発明の第５の実施例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを追って模式的に示す。
【００７５】
最初に、ｎ型ＧａＮ基板１３０１上に、ｎ型ＧａＮバッファ層１３０２、ｎ型ＡｌＧａＮクラッド層１３０３、ＭＱＷ活性層１３０４、ｐ型ＡｌＧａＮクラッド層１３０５、ｐ型ＧａＮコンタクト層１３０６をＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造１３００を製作する。続いて該コンタクト層１３０６表面の一部に、フォトレジストによるエッチングマスクパターン１３０７を形成した後、該マスクパターン１３０７で被覆されていない部分を、ＲＩＥによりｐ型クラッド層１３０５の半ばまで掘り下げ、リッジ構造を形成する。（図１４（ａ））。
【００７６】
次に、マスクパターン１３０７を完全に除去した後、リッジ上部にフォトレジストによるストライプ状の電流注入パターン１３０８を形成する。さらに、その上からリッジ構造全面にわたってＳｉＯ2層１３０９、Ｍｏ層１３１０、Ａｕ層１３１１を成膜する（図１４（ｂ））。
【００７７】
最後に、ストライプパターン１３０８及びその直上に形成されたＳｉＯ2層１３０９、Ｍｏ層１３１０、Ａｕ層１３１１の一部をリフトオフプロセスにより除去し、リッジ構造上面にｐ型電極の電流注入部となる開口部を形成する。なおこの際、リフトオフプロセス特有の現象として、開口部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【００７８】
その後、該開口部を含むリッジ上面及び基板１３０１裏面にそれぞれｐ型電極としてＡｕ／Ｐｄ電極１３１２、ｎ型電極としてＡｌ／Ｔｉ電極１３１３を形成し、ＬＤ素子を完成する（図１５）。
【００７９】
本実施例のプロセスでは、第１〜第４の実施例とは異なり、ＬＤ素子の基板として絶縁性のサファイアではなく、導電性のＧａＮ基板を用いている。このため、ｎ型電極を基板裏面より直接取ることが可能で、第１〜第４の実施例で必要であったＲＩＥによるメサ構造の形成が不要になっている。
【００８０】
本実施例においても、第３及び第４の実施例と同様、ｐ型電極としてＡｕ／Ｐｄ電極を用いているが、素子構造としてリッジ構造をとっており、またＧａＮ基板を使用することで基板とその上のエピタキシャル層の格子不整合及び格子欠陥の発生が抑止され、その結果として第４の実施例よりもさらに電流−電圧特性が改善されている。そのため注入電流１００ｍＡの時の動作電圧は５．１Ｖとなり、第４の実施例と比較して低くなった。
【００８１】
また、本実施例のＬＤ素子を形成する過程においては、上記のようにｐ型電極のストライプ状の電流注入部を形成する手法として、第１の実施例と同様にＳｉＯ2層のリフトオフプロセスを用いているが、第２の実施例に記載したプロセスと同様にｐ型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、ｐ型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちＳｉＯ2層１３０９を成膜する必要がないので、Ｍｏ層１３１０、Ａｕ層１３１１も不要であることは言うまでもない。
【００８２】
また、本実施例におけるｐ型電極としては、第３及び第４の実施例と同様にＡｕ／Ｐｄ電極を用いているが、第１及び第２の実施例と同様にＡｕ／Ｎｉ電極を用いても、本発明の素子製作プロセスの特徴が損なわれるものではない。この場合、素子への注入電流が１００ｍＡの時の動作電圧は６．３Ｖとなる。
【００８３】
また、本実施例のＬＤ素子は第４の実施例と同様にリッジ構造を有しているが、第３の実施例のようにリッジ構造を有していない場合でも、本発明の素子製作プロセスの特徴が損なわれるものではない。但しこの場合、リッジ構造によるｐ型電極直下部での電流狭窄効果は失われるため、ＬＤ素子の特性は本実施例のＬＤ素子よりも若干悪くなり、素子への注入電流が１００ｍＡの時の動作電圧は６．５Ｖとなる。
【００８４】
なお、ＧａＮ基板の面方位に関しては、ＧａＮ基板の｛０００１｝面、｛１−１００｝面、｛１１−２０｝面、｛１−１０１｝面、｛１１−２２｝面、｛０１−１２｝面を用いることが好ましい。また、各面方位から±２度程度の面ずれが生じても、素子特性にはほとんど影響を及ぼさないことが確認できた。
【００８５】
（実施例６）
図１６と図１７には、本発明の第６の実施例に係るＧａＮ系ＬＤ素子の断面構造を、模式的に示す。本実施例は、先述の、本発明の第１の実施例に、本発明の第４の実施例で用いた、リッジストライプ形成プロセスを組み合わせたものである。
【００８６】
最初に、サファイア基板１４０１上に、ＧａＮバッファ層１４０２、ｎ型ＡｌＧａＮクラッド層１４０３、ＭＱＷ活性層１４０４、ｐ型ＡｌＧａＮクラッド層１４０５、ｐ型ＧａＮコンタクト層１４０６を、ＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半導体積層構造を製作する。続いて、該積層構造上にフォトレジストストライプパターン１４０８を形成した後、該マスクで被覆されていない部分を、ＲＩＥによりｐ型ＡｌＧａＮクラッド層１４０５の半ばまで掘り下げ、リッジ構造を形成する。（図１６（ａ））
次に、マスクを残したまま、ＳｉＯ2層１４０９、Ｍｏ層１４１１、Ａｕ層１４１２を成膜する。次に、前記フォトレジストストライプパターン１４０８、及びその直上に形成されたＳｉＯ2層１４０９、Ｍｏ層１４１１、Ａｕ層１４１２の一部を、リフトオフプロセスにより除去し、ＳｉＯ2層１４０９に開口部を設ける。（図１６（ｂ））
次に、該ＳｉＯ2層１４０９の開口部とその近傍のＡｕ層１４１２上に、ｐ型電極としてＡｕ／Ｐｄ電極１４１３を形成する。続いて、該Ａｕ／Ｐｄ電極１４１３およびその近傍のＡｕ層１４１２上に、フォトレジストによるドライエッチングマスク１４０７を形成した後、まず、王水によるウェットエッチングにより、該マスクで被覆されていない部分のＡｕ層１４１２を除去し、その後、ＲＩＥにより、Ｍｏ層１４１１、及びＳｉＯ2層１４０９を除去し、更にＲＩＥにより、ＧａＮ系半導体積層構造をｎ型ＡｌＧａＮクラッド層１４０３の半ばまで掘り下げ、メサ構造を形成する。（図１７（ａ））
最後に、ＲＩＥにより露出したｎ型ＡｌＧａＮクラッド層１４０３の表面に、ｎ型電極としてＡｌ／Ｔｉ電極１４１０を形成し、ＬＤ素子を完成する。（図１７（ｂ））
本実施例のプロセスでは、第４の実施例と同様にリッジ構造を有しているが、第４の実施例の場合と異なり、リッジ形成後に、ドライエッチングマスクを除去する事なくＳｉＯ2層を被覆し、リフトオフによりｐ型ＧａＮコンタクト層上のドライエッチングマスク及びＳｉＯ2層を除去する。このため、工程数が減り、より簡便に素子化する事ができる。また、ｐ型電極をリッジ上面に形成するためのフォトレジストによるストライプパターンを形成する必要がないので、リッジ上面に該ストライプパターンをアライメントする際の位置、線幅のばらつきに起因する特性のばらつきも、全くない。
【００８７】
上記の６つの実施例では、ｐ型コンタクト層に接触する金属としてＮｉ、Ｐｄを示したが、発明者らの検討によれば、他にもＰｔ、Ｒｕ、Ｒｈ、Ｏｓ、Ｉｒ、Ｃｏ、Ｃｒといった金属で、本明細書で示したような誘電体膜被覆の影響があることが分かった。従ってこれらの金属をＧａＮ系半導体素子のｐ型電極として用いる場合、本発明の製作プロセスを実施することで、電極部分での電圧降下の低減に大きく寄与する。
【００８８】
また上記の６つの実施例では、ｐ型コンタクト層としてｐ型ＧａＮを用いて説明したが、発明者らの検討によれば、本発明の効果はＧａＮに限定されず、ＩｎxＧａyＡｌzＮ（ただしｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）なる組成を満たし、Ｍｇをドーパントとするコンタクト層であれば、有効であることが分かった。
【００８９】
また、上記の６つの実施例では、素子製作プロセスでｐ型電極の電流注入部が被覆を避けなければならない誘電体膜としてＳｉＯ2膜を対象としたが、発明者らの検討によれば、ＳｉＯ2に限らず、Ａｌ2Ｏ3，ＴｉＯ2，ＳｉＮ，ＡｌＮ，ＳｉＯx，ＳｉＯＮ，ＺｒＯ2のいずれかを含む酸化物あるいは窒化物誘電体による被覆に関しても、電流−電圧特性への影響が確認された。よってＳｉＯ2以外のこれらの誘電体に関しても、上記に示したようなｐ型電極の電流注入部への被覆を回避する製作プロセスは非常に有益である。
【００９０】
また、上記の６つの実施例では、ＬＤ素子の基板としてサファイア基板及びｎ型ＧａＮ基板を用いているが、いずれの基板を用いる場合でも、本発明の特徴であるｐ型電極の電流注入部に対し電極を形成する前の誘電体被覆を回避する素子製作プロセスが有効であることは、既に示した通りである。従って、上記の５つの実施例においてサファイア基板をｎ型ＧａＮ基板に置き換えても、あるいは逆にｎ型ＧａＮ基板をサファイア基板に置き換えても、素子構造や電流−電圧特性に違いはあるが、本発明の素子製作プロセスによるｐ型電極の低抵抗化は確実に達成される。
【００９１】
また、上記の実施例１〜４及び６では、ｎ型電極を、ｎ型ＡｌＧａＮクラッド層の上に設けているが、ｎ型ＧａＮバッファ層とｎ型ＡｌＧａＮクラッド層の間にｎ型コンタクト層が挿入された構造とし、ｎ型電極をｎ型コンタクト層の上に設けても、何ら問題はない。
【００９２】
また、実施例３、４、５、及び６に於いては、ＳｉＯ2との密着性が良好なスペーサ層として、Ｍｏを用いているが、Ａｌ、Ｍｇ、Ｗ、Ｎｉ、Ｆｅ、Ｃｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉなどを少なくとも一種類用いても、同様の効果が得られる。
【００９３】
【発明の効果】
本発明によれば、ＬＤをはじめとするＧａＮ系半導体素子において、ｐ型電極の電流注入部と接するＧａＮコンタクト層表面を、電極金属の形成前に誘電体膜で被覆しないことにより、電極部での電流−電圧特性を良好に保ち、その結果として素子の動作電圧が大幅に低減される。
【図面の簡単な説明】
【図１】ｐ型ＧａＮに対するＡｕ／Ｎｉ電極の、電流−電圧特性を示す模式図である。
【図２】第１図に特性を示した電極構造の、概観を示す斜視図である。
【図３】電極の形成前のｐ型ＧａＮコンタクト層表面へのＳｉＯ2膜被覆回数を変化させた場合の、各Ａｕ／Ｎｉ電極の電流−電圧特性を示す模式図である。
【図４】本発明の第１の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図５】本発明の第１の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図６】本発明の第２の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図７】本発明の第２の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図８】本発明の第２の実施例の変形例である。
【図９】本発明の第３の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１０】本発明の第３の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１１】本発明の第４の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１２】本発明の第４の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１３】本発明の第４の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１４】本発明の第５の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１５】本発明の第５の実施例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１６】本発明の第６の実施例のＬＤ素子作成プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１７】本発明の第６の実施例のＬＤ素子作成プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１８】本発明に対する従来例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【図１９】本発明に対する従来例のＬＤ素子製作プロセスを、ＬＤ素子断面構造により順を追って示した模式図である。
【符号の説明】
２０１…サファイア基板
２０２…ｐ型ＧａＮ層
２０３…Ａｕ／Ｎｉ電極
４０１、６０１、８０１、１００１、１４０１、１５０１…サファイア基板
４０２、６０２、８０２、１００２、１４０２、１５０２…ＧａＮバッファ層
４０３、６０３、８０３、１００３、１４０３、１３０３、１５０３…ｎ型ＡｌＧａＮクラッド層
４０４、６０４、８０４、１００４、１３０４、１４０４、１５０４…ＭＱＷ活性層
４０５、６０５、８０５、１００５、１３０５、１４０５、１５０５…ｐ型ＡｌＧａＮクラッド層
４０６、６０６、８０６、１００６、１３０６、１４０６、１５０６…ｐ型ＧａＮコンタクト層
４０７、８０７、１００８、１４０７…ドライエッチングマスク
４０８、８０８、１００９、１４０８…フォトレジストストライプパターン
４０９、８０９、１０１０、１４０９…ＳｉＯ2層
４１０…フォトレジストマスク
４１１…Ａｕ／Ｎｉ電極
４１２、８１３、１０１４、１３１３、１４１０、１５１０…Ａｌ／Ｔｉ電極
６０７…Ｎｉ層
６０８…Ａｕ層
６０９…ドライエッチングマスク
６１０、６１３…フォトレジストパターン
６１１…Ｔｉ層
６１２…Ａｌ層
８１０、１０１１、１４１１…Ｍｏ層
８１１、１０１２、１４１２…Ａｕ層
８１２、１０１３、１３１２、１４１３…Ａｕ／Ｐｄ電極
１００７…リッジ構造形成用ドライエッチングマスク
１３０１…ｎ型ＧａＮ基板
１３０２…ｎ型ＧａＮバッファ層
１３０７…ドライエッチングマスク
１３０８…ストライプ状電流注入パターン
１３０９…ＳｉＯ2層
１３１０…Ｍｏ層
１３１１…Ａｕ層
１５０７…ＳｉＯ2層
１５０８…ＳｉＯ2層
１５０９…Ａｕ／Ｎｉ電極
【図１】
0004627850.tif 000002
【図２】
0004627850.tif 000003
【図３】
0004627850.tif 000004
【図４】
0004627850.tif 000005
【図５】
0004627850.tif 000006
【図６】
0004627850.tif 000007
【図７】
0004627850.tif 000008
【図８】
0004627850.tif 000009
【図９】
0004627850.tif 000010
【図１０】
0004627850.tif 000011
【図１１】
0004627850.tif 000012
【図１２】
0004627850.tif 000013
【図１３】
0004627850.tif 000014
【図１４】
0004627850.tif 000015
【図１５】
0004627850.tif 000016
【図１６】
0004627850.tif 000017
【図１７】
0004627850.tif 000018
【図１８】
0004627850.tif 000019
【図１９】
0004627850.tif 000020