(57)【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域、チャンネル領域を含む半導体パターンと、該半導体パターンと同時形成されたチャンネル領域金属流入減少部と、前記半導体パターン上に形成された第１絶縁膜パターンと、前記半導体パターンに対応して前記第１絶縁膜パターン上に形成されたゲート電極と、前記ゲート電極上に形成された第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記半導体パターンのソース領域及びドレイン領域のそれぞれに接続されるソース電極及びドレイン電極とを備え、前記半導体パターンは、前記ソース領域及びドレイン領域に注入された導電性不純物を含み、前記チャンネル領域金属流入減少部は、前記半導体パターンの側面から前記基板に沿って前記半導体パターンの外側に延長され、前記ソース領域またはドレイン領域の側面、いずれか１つに形成されたり、前記ソース領域及びドレイン領域の側面の両方に形成され、かつ前記ソース電極または前記ドレイン電極から発生された金属イオンまたは金属原子を含む金属物質の一部を拡散させ前記チャンネル領域への金属物質の流入を減少させ、かつ前記半導体パターンの長さ方向と平行方向に延長され、かつ、前記チャンネル領域金属流入減少部は少なくともソース領域及びドレイン領域のどちらかにおいて少なくとも２つ形成されていることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関するものである。
【背景技術】
【０００２】
最近になって、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）のような半導体素子の技術の開発によって、短時間内により多くのデータを処理する情報処理装置（ｉｎｆｏｒｍａｔｉｏｎ  ｐｒｏｃｅｓｓｉｎｇ  ｄｅｖｉｃｅ）の開発が急速に進められている。最近では、情報処理装置で処理されたデータを使用者に表示する表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）の開発も急速に進められている。表示装置の例としては、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ：ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｅｖｉｃｅ：ＯＬＥＤ）及びプラズマディスプレーパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：ＰＤＰ）等がある。
【０００３】
これら表示装置は、フルカラー映像を表示するために薄膜トランジスタを共通して含む。特に、最近では、低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ：ＬＴＰＳ）を持つ薄膜トランジスタ（ＴＦＴ）を含む表示装置が開発された次第である。ＬＴＰＳ製造技術で、一般的な能動マトリックス表示装置等で使われる薄膜トランジスタのチャンネル層（ｃｈａｎｎｅｌ  ｌａｙｅｒ）は、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）の代わりに、アモルファスシリコンより高い電子移動性（ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ）を持つポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）を使用する。ＬＴＰＳ製造技術によれば、表示装置を制御するための駆動回路（ｄｒｉｖｉｎｇ  ｃｉｒｃｕｉｔ）を表示基板上に直接形成することができるため、表示パネルの周囲に別途の駆動ＩＣを配置する必要がない。これによって、アモルファスシリコンを使用する表示装置に比べて部品数を大きく減少させることができる。このようなＬＴＰＳ製造技術は、耐久性が高く、より薄く、より明るく、低電力高解像度を持つ表示装置ができる。ＬＴＰＳ製造技術を利用した薄膜トランジスタの場合、表示基板上にポリシリコンパターンが直接形成され、ポリシリコンパターンの上部にゲート電極が配置される。また、ＬＴＰＳ製造技術を利用した薄膜トランジスタの場合、ポリシリコンパターンの上部にソース電極及びドレーン電極が形成される。ソース電極及びドレーン電極は、ポリシリコンパターン及びゲート電極間に形成された絶縁膜に形成するコンタクトホールを通じてポリシリコンパターンに電気的に接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記のようなＬＴＰＳ製造技術は、ソース電極及びドレーン電極から金属イオン又は金属原子がチャンネル領域であるポリシリコンパターンへ拡散してチャンネル領域を狭めるという問題点があった。特に、ソース／ドレーン電極の形成後、素子保護のために保護膜を形成した後、前記保護膜の中に含まれている水素成分をとり除くためにアニーリング工程を実施している際に、ソース／ドレーン電極から金属原子又は金属イオンがチャンネル領域へ拡散するという問題点があった。なぜならば、前記アニーリング工程は、２００℃〜４００℃位の温度で熱処理するため、高温で金属イオン又は金属原子が拡散して移動することができるためである。このような熱処理工程によってチャンネル領域であるポリシリコンパターンが徐々に狭くなる。このようにポリシリコンパターンの長さが短くなる場合、薄膜トランジスタの性能は急激に低下し、この結果、表示装置から発生された映像の表示品質も一緒に低下するという問題点があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、金属イオン等の拡散によって半導体パターンの長さが短くなることを防止することができる薄膜トランジスタを得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る薄膜トランジスタは、基板上に形成され、ソース領域、ドレイン領域、チャンネル領域を含む半導体パターンと、該半導体パターンと同時形成されたチャンネル領域金属流入減少部と、前記半導体パターン上に形成された第１絶縁膜パターンと、前記半導体パターンに対応して前記第１絶縁膜パターン上に形成されたゲート電極と、前記ゲート電極上に形成された第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記半導体パターンのソース領域及びドレイン領域のそれぞれに接続されるソース電極及びドレイン電極とを備え、前記半導体パターンは、前記ソース領域及びドレイン領域に注入された導電性不純物を含み、前記チャンネル領域金属流入減少部は、前記半導体パターンの側面から前記基板に沿って前記半導体パターンの外側に延長され、前記ソース領域またはドレイン領域の側面、いずれか１つに形成されたり、前記ソース領域及びドレイン領域の側面の両方に形成され、かつ前記ソース電極または前記ドレイン電極から発生された金属イオンまたは金属原子を含む金属物質の一部を拡散させ前記チャンネル領域への金属物質の流入を減少させ、かつ前記半導体パターンの長さ方向と平行方向に延長され、かつ、前記チャンネル領域金属流入減少部は少なくともソース領域及びドレイン領域のどちらかにおいて少なくとも２つ形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明に係る薄膜トランジスタは、半導体パターンと電気的に接続された電極から供給された金属イオン等が半導体パターンへ拡散することを防止することができ、ひいては薄膜トランジスタの性能が低下することを防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下、添付した図面に基づいて本発明の実施の形態を詳細に説明する。
【０００９】
薄膜トランジスタ
図１は、本発明の一実施の形態に係る薄膜トランジスタの構成を示す平面図である。図２は、図１のＩ−Ｉ’線に沿って切断した断面図である。
【００１０】
図１及び図２を参照すると、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＲ）は、基板（ｓｕｂｓｔｒａｔｅ：Ｓ、図２参照）上に形成された半導体パターン（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｔｔｅｒｎ：ＳＰ）、第１絶縁膜パターン（ｆｉｒｓｔ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ  ｐａｔｔｅｒｎ：ＦＩＬＰ）、ゲート電極（ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ：ＧＥ）、第２絶縁膜パターン（ｓｅｃｏｎｄ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ  ｐａｔｔｅｒｎ：ＳＩＬＰ）、ソース電極（ｓｏｕｒｃｅ  ｅｌｅｃｔｒｏｄｅ：ＳＥ）及びドレーン電極（ｄｒａｉｎ  ｅｌｅｃｔｏｒｄｅ：ＤＥ）を含む。また、前記ゲート電極（ＧＥ）と一体に形成され、ソース領域とドレーン領域に不純物を注入する時に、マスクの役目をしながらストレージキャパシターを形成するストレージ（ｓｔｏｒａｇｅ）電極（ＳｔＥ）が形成されている。
【００１１】
半導体パターン（ＳＰ）は、基板（Ｓ）上に配置される。本実施の形態では、半導体パターン（ＳＰ）は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）を含む。半導体パターン（ＳＰ）は、平面上で見た時、直方体ドッグ−ボーン（ｄｏｇ−ｂｏｎｅ）形状になっている。例えば、ドッグ−ボーン形状を持つ半導体パターン（ＳＰ）は、半導体パターン部（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｔｔｅｒｎ  ｐｏｒｔｉｏｎ：ＳＰＰ）及び拡散抑制部（ＥＰ）を含む。
【００１２】
本実施の形態では、半導体パターン部（ＳＰＰ）は、外部電圧の印加／遮断に従って導電性又は非導電性の特性を持つ。具体的に、半導体パターン部（ＳＰＰ）は、ソース電極（ＳＥ）と対応する第１領域（ｆｉｒｓｔ  ｒｅｇｉｏｎ：ＦＲ）（ソース領域）、ドレーン電極（ＤＥ）と対応する第２領域（ｓｅｃｏｎｄ  ｒｅｇｉｏｎ：ＳＲ）（ドレーン領域）及びチャンネル部（ｃｈａｎｎｅｌ  ｐｏｒｔｉｏｎ：ＣＰ）（チャンネル領域）を含む。
【００１３】
第１領域（ＦＲ）は、平面上で見た時、半導体パターン部（ＳＰＰ）の第１端部に配置され、第２領域（ＳＲ）は、平面上で見た時、第１端部と対向する第２端部に配置される。第１領域（ＦＲ）及び第２領域（ＳＲ）に対応する半導体パターン部（ＳＰＰ）には、ｎ型又はｐ型不純物が注入されて導電性の特性を持つ。チャンネル部（ＣＰ）は、平面上で見た時、第１領域（ＦＲ）及び第２領域（ＳＲ）間に挿入される。チャンネル部（ＣＰ）は、外部電圧の印加／遮断に従って導電性又は非導電性の特性を持つ。
【００１４】
一方、拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）から突出（又は延長）している。拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）にそれぞれ電気的に接続されるソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン又は金属原子が半導体パターン部（ＳＰＰ）のチャンネル部（ＣＰ）へ拡散することを抑制する。
【００１５】
図３ａは、図２に図示された半導体パターンにおける金属イオンの拡散経路を図示した平面図であり、図３ｂは、本発明の他の実施の形態に係る半導体パターンにおける金属イオンの拡散経路を図示した平面図である。
【００１６】
図３ａを参照すると、半導体パターン部（ＳＰＰ）の第１領域（ＦＲ）は、例えば、ソース電極（ＳＥ）と対応し、第２領域（ＳＲ）は、例えば、ドレーン電極（ＤＥ）と対応する。第１領域（ＦＲ）に対応する半導体パターン部（ＳＰＰ）にソース電極（ＳＥ）が接続され、かつ第２領域（ＳＲ）に対応する半導体パターン部（ＳＰＰ）にドレーン電極（ＤＥ）が接続される場合、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン等は、１次的に第１領域（ＦＲ）及び第２領域（ＳＲ）からチャンネル部（ＣＰ）に向けて拡散する。この時、第１領域（ＦＲ）及び第２領域（ＳＲ）は導電特性を持つため、たとえソース電極（ＳＥ）及びドレーン電極（ＤＥ）から第１及び第２領域（ＦＲ、ＳＲ）へ金属イオン又は金属原子が拡散しても第１及び第２領域（ＦＲ、ＳＲ）の電気的特性は殆ど影響されない。すなわち、第１及び第２領域（ＦＲ、ＳＲ）は、相変らず導電特性を維持する。
【００１７】
一方、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン又は金属原子が第１及び第２領域（ＦＲ、ＳＲ）を通過して２次的にチャンネル部（ＣＰ）で拡散する場合、チャンネル部（ＣＰ）の長さが短くなるショットチャンネル（ｓｈｏｔ  ｃｈａｎｎｅｌ）現象が発生する。さらに、チャンネル部（ＣＰ）は、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン等の拡散によって半導体特性を喪失する。
【００１８】
本実施の形態によれば、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオンの中で一部の金属イオンが、拡散抑制部（ＥＰ）により拡散することを抑制されることで、チャンネル部（ＣＰ）への金属イオン等の拡散を減少させることができる。これを具体化した拡散抑制部（ＥＰ）は、平面で見た時、半導体パターン部（ＳＰＰ）の側面から基板（Ｓ）に沿って突出（又は延長）している。拡散抑制部（ＥＰ）は、平面で見た時、ピン（ｐｉｎ）形状になっている。また、ピン形状の拡散抑制部（ＥＰ）は、少なくとも３本が平行にフォーク（ｆｏｒｋ）形状に配置されている。
【００１９】
このように半導体パターン部（ＳＰＰ）に拡散抑制部（ＥＰ）を形成する場合、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン等の中で、チャンネル部（ＣＰ）において拡散する金属イオン等を拡散抑制部（ＥＰ）により抑制させることで、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン等の拡散方向を分散させることができる。
【００２０】
ソース電極（ＳＥ）及びドレーン電極（ＤＥ）から供給された金属イオン等の拡散方向を分散させることで、チャンネル部（ＣＰ）の長さの縮小化及び／又はチャンネル部（ＣＰ）の導電化による、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）のショートを防ぐことができる。
【００２１】
拡散抑制部（ＥＰ）は、例えば、ピン形状であるが、拡散抑制部（ＥＰ）はピン形状以外にさまざまな形状をとることができる。
【００２２】
図３ｂでは、チャンネル部の幅（ＷＣＰ）より拡散抑制部（ＥＰ）の幅（ＷＥＰ）がより広い幅を持つようにパターニングされた構造である。なぜなら、拡散は一般的に密度が高い領域から低い領域に拡がるため、チャンネル部の断面面積よりより広い拡散抑制部（ＥＰ）の領域で容易に拡散するようにするためである。
【００２３】
拡散抑制部（ＥＰ）は、例えば、ソース電極（ＳＥ）にだけ選択的に近接して形成できる。また、拡散抑制部（ＥＰ）は、ドレーン電極（ＤＥ）に近接して形成することができる。さらに、拡散抑制部（ＥＰ）は、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）の両方に近接して形成できる。
【００２４】
また、拡散抑制部（ＥＰ）は、金属イオン又は金属原子がより効率的に拡散するように、直方体形状を持つ半導体パターン部（ＳＰＰ）の長手方向と平行な方向に突出するようにできる。あるいは、拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）に関して放射状に形成することができる。
【００２５】
図１及び図２を再び参照すると、第１絶縁膜パターン（ＦＩＬＰ）は基板（Ｓ）上に形成され、半導体パターン（ＳＰ）は第１絶縁膜パターン（ＦＩＬＰ）によって覆われる。この時、第１絶縁膜パターン（ＦＩＬＰ）は、半導体パターン部（ＳＰＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）をそれぞれ露出する第１コンタクトホール（ｆｉｒｓｔ  ｃｏｎｔａｃｔ  ｈｏｌｅ：ＦＣＴ）及び第２コンタクトホール（ｓｅｃｏｎｄ  ｃｏｎｔａｃｔ  ｈｏｌｅ：ＳＣＴ）を持つ。本実施の形態では、第１領域（ＦＲ）及び第２領域（ＳＲ）は、互いに所定間隔で配置されるため第１及び第２コンタクトホール（ＦＣＴ、ＳＣＴ）も互いに所定間隔で配置される。
【００２６】
ゲート電極（ＧＥ）は、第１絶縁膜パターン（ＦＩＬＰ）上に形成される。例えば、ゲート電極（ＧＥ）は、第１及び第２コンタクトホール（ＦＣＴ、ＳＣＴ）間に配置される。ゲート電極に使用することができる物質の例としては、アルミニウム、アルミニウム合金、アルミニウム−ネオジム合金がある。
【００２７】
第２絶縁膜パターン（ＳＩＬＰ）は、第１絶縁膜パターン（ＦＩＬＰ）上に形成され、ゲート電極（ＧＥ）は、第２絶縁膜パターン（ＳＩＬＰ）によって覆われる。第２絶縁膜パターン（ＳＩＬＰ）は、ゲート電極（ＧＥ）を外部導電体から絶縁する。本実施の形態では、第２絶縁膜パターン（ＳＩＬＰ）は、半導体パターン部（ＳＰＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）をそれぞれ露出する第３コンタクトホール（ｔｈｉｒｄ  ｃｏｎｔａｃｔ  ｈｏｌｅ：ＴＣＴ）及び第４コンタクトホール（ｆｏｕｒｔｈ  ｃｏｎｔａｃｔ  ｈｏｌｅ：ＦＯＣＴ）を持つ。第２絶縁膜パターン（ＳＩＬＰ）上には、層間絶縁膜パターン（ＩＩＬＰ）が形成される。
【００２８】
ソース電極（ＳＥ）は、第１絶縁膜パターン（ＦＩＬＰ）及び第２絶縁膜パターン（ＳＩＬＰ）に形成された第１及び第３コンタクトホール（ＦＣＴ、ＴＣＴ）を通じて第１領域（ＦＲ）と電気的に接続される。
【００２９】
ドレーン電極（ＤＥ）は、第１絶縁膜パターン（ＦＩＬＰ）及び第２絶縁膜パターン（ＳＩＬＰ）に形成された第２及び第４コンタクトホール（ＳＣＴ、ＦＯＣＴ）を通じて第２領域（ＳＲ）と電気的に接続される。
【００３０】
薄膜トランジスタの製造方法
図４は、本発明の一実施の形態に係る薄膜トランジスタの製造方法における半導体膜を示す平面図である。図５は、図４のＩＩ−ＩＩ’線に沿って切断した断面図である。
【００３１】
図４及び図５を参照すると、薄膜トランジスタを製造するためには、先に基板（Ｓ）上にポリシリコン薄膜（ｐｏｌｙｓｉｌｉｃｏｎ  ｌａｙｅｒ：ＰＬ）を形成する。基板（Ｓ）上に形成されたポリシリコン薄膜（ＰＬ）は、基板（Ｓ）上にアモルファスシリコン薄膜（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ  ｌａｙｅｒ）を蒸着した後、蒸着されたアモルファスシリコン薄膜を結晶化して形成することができる。アモルファスシリコン薄膜は、例えば、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程によって形成することができ、ヤグレーザー（ＹＡＧ  ｌａｙｅｒ）のような高エネルギーレーザービームによって結晶化することができる。
【００３２】
図６は、図５に図示されたポリシリコン薄膜をパターニングしたことを図示した平面図である。図７は、図６のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
【００３３】
図６及び図７を参照すると、基板（Ｓ）上にポリシリコン薄膜（ＰＬ）が形成された後、ポリシリコン薄膜（ＰＬ）上にはフォトレジストパターン（ｐｈｏｔｏｒｅｓｉｓｔ  ｐａｔｔｅｒｎ：未図示）が形成される。本実施の形態では、フォトレジストパターン形成工程は、ポリシリコン薄膜（ＰＬ）上にフォトレジストフィルムを形成するフォトレジストフィルム形成工程、パターンマスクを用いてフォトレジストフィルムを露光する露光工程及び露光されたフォトレジストフィルムを現像液を利用して現像する現像工程を含む。あるいは、フォトレジストパターンは、インクジェット方式でフォトレジスト物質（ｐｈｏｔｏｒｅｓｉｓｔ  ｓｕｂｓｔａｎｃｅ）をポリシリコン薄膜（ＰＬ）上に配置して形成することができる。
【００３４】
図６及び図７を参照すると、ポリシリコン薄膜（ＰＬ）がフォトレジストパターンをエッチングマスクとして利用してエッチングされ、半導体パターン（ＳＰ）が形成される。具体的には、ポリシリコン薄膜（ＰＬ）がパターニングされて、基板（Ｓ）上には第１領域（ＦＲ）、第２領域（ＳＲ）及びチャンネル部（ＣＰ）を含む半導体パターン部（ＳＰＰ）並びに拡散抑制部（ＥＰ）を持つ半導体パターン（ＳＰ）が形成される。平面で見た時、第１領域（ＦＲ）は半導体パターン（ＳＰ）の第１端部に形成され、第２領域（ＳＲ）は第１端部と向かい合う第２端部に形成される。チャンネル部（ＣＰ）は、第１領域（ＦＲ）及び第２領域（ＳＲ）の間に挿入される。拡散抑制部（ＥＰ）は、第１領域（ＦＲ）及び／又は第２領域（ＳＲ）と対応する半導体パターン（ＳＰ）から基板（Ｓ）に沿って突出（又は延長）される。
【００３５】
本実施の形態では、拡散抑制部（ＥＰ）は、ピン形状で半導体パターン（ＳＰ）の第２領域（ＳＲ）から基板（Ｓ）に沿って突出される。ピン形状の拡散抑制部（ＥＰ）は、少なくとも１本が形成され、複数本が互いに平行に配置されてもよい。拡散抑制部（ＥＰ）は、長方形形状を持つ半導体パターン（ＳＰ）の側面から延長される。例えば、拡散抑制部（ＥＰ）は、半導体パターン（ＳＰ）の長手方向と平行な方向に少なくても１本を延長することができる。あるいは、拡散抑制部（ＥＰ）は、第１及び第２領域（ＦＲ、ＳＲ）と対応する半導体パターン（ＳＰ）の側面から放射状に形成することもできる。
【００３６】
拡散抑制部（ＥＰ）は、第１領域（ＦＲ）及び第２領域（ＳＲ）に対応する半導体パターン部（ＳＰＰ）に形成することができる。あるいは、拡散抑制部（ＥＰ）は、第１領域（ＦＲ）に対応する半導体パターン部（ＳＰＰ）に選択的に形成することができる。また、拡散抑制部（ＥＰ）は、第２領域（ＳＲ）に対応する半導体パターン部（ＳＰＰ）に選択的に形成することができる。
【００３７】
図６において、拡散抑制部（ＥＰ）は、ドレーン電極（ＤＥ）と電気的に接続される第２領域（ＳＲ）に選択的に形成される。
【００３８】
図８は、図７に図示された半導体パターンを覆う第１絶縁膜を図示した断面図である。
【００３９】
図８を参照すると、基板（Ｓ）上に第１領域（ＦＲ）、第２領域（ＳＲ）を含む半導体パターン部（ＳＰＰ）及び拡散抑制部（ＥＰ）を持つ半導体パターン（ＳＰ）を形成した後、半導体パターン（ＳＰ）を覆う第１絶縁膜（ＦＩＬ）を形成する。第１絶縁膜（ＦＩＬ）は、透明な有機膜、酸化膜又は窒化膜から形成できる。
【００４０】
図９は、図８に図示された半導体パターンを覆う第２絶縁膜及び層間絶縁膜を図示した断面図である。
【００４１】
図９を参照すると、基板（Ｓ）上に第１絶縁膜（ＦＩＬ）が形成された後、第１絶縁膜（ＦＩＬ）上にはゲート電極（ＧＥ）が形成される。ゲート電極（ＧＥ）は、半導体パターン部（ＳＰＰ）に対応した位置に形成される。ゲート電極（ＧＥ）が第１絶縁膜（ＦＩＬ）上に形成された後、ゲート電極（ＧＥ）をマスクとして利用してｎ型又はｐ型導電性不純物を半導体パターン（ＳＰ）内に注入する。
【００４２】
ｎ型又はｐ型導電性不純物は、イオン注入工程によって注入される。この時、導電性不純物は、ゲート電極（ＧＥ）によって遮られない半導体パターン（ＳＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）に注入され、この結果、半導体パターン部（ＳＰＰ）の中の第１領域（ＦＲ）及び第２領域（ＳＲ）に対応する部分は導電特性を持つ。
【００４３】
次に、第１絶縁膜（ＦＩＬ）上にはゲート電極（ＧＥ）を覆う第２絶縁膜（ＳＩＬ）が形成される。また、第２絶縁膜（ＳＩＬ）上には層間絶縁膜（ＩＩＬ）がさらに形成される。
【００４４】
図１０は、図９に図示された層間絶縁膜、第２絶縁膜及び第１絶縁膜をパターニングして層間絶縁膜パターン、第２絶縁膜パターン及び第１絶縁膜パターンを形成したことを図示した断面図である。
【００４５】
図１０を参照すると、第１絶縁膜（ＦＩＬ）上に第２絶縁膜（ＳＩＬ）及び層間絶縁膜（ＩＩＬ）を形成した後、層間絶縁膜（ＩＩＬ）、第２絶縁膜（ＳＩＬ）及び第１絶縁膜（ＦＩＬ）はパターニングされ、半導体パターン（ＳＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）を露出させる一対のコンタクトホール（ＣＴ１、ＣＴ２）を持つ第１絶縁膜パターン（ＦＩＬＰ）、第２絶縁膜パターン（ＳＩＬＰ）及び層間絶縁膜パターン（ＩＩＬＰ）が形成される。本実施の形態では、コンタクトホール（ＣＴ１、ＣＴ２）は、ゲート電極（ＧＥ）の両側に形成される。
【００４６】
図１１は、図１０に図示された層間絶縁膜パターン上に形成されたソース電極及びドレーン電極を図示した断面図である。
【００４７】
図１１を参照すると、パターニングされた層間絶縁膜パターン（ＩＩＬＰ）上には全面的にソース／ドレーン金属層（未図示）が形成される。ソース／ドレーン金属層として使用できる物質の例としては、アルミニウム、アルミニウム合金、クロム又はクロム合金がある。
【００４８】
次に、ソース／ドレーン金属層は、写真印刷工程を用いてパターニングされ、層間絶縁膜パターン（ＩＩＬＰ）上にはソース電極（ＳＥ）及びドレーン電極（ＤＥ）が形成される。
【００４９】
ソース電極（ＳＥ）及びドレーン電極（ＤＥ）は、コンタクトホール（ＣＴ１、ＣＴ２）を通じて半導体パターン（ＳＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）にそれぞれ電気的に接続される。
【００５０】
第１領域（ＦＲ）に対応する半導体パターン部（ＳＰＰ）に電気的に接続されたソース電極（ＳＥ）と、第２領域（ＳＲ）に電気的に接続されたドレーン電極（ＤＥ）からは多量の金属イオン等が第１領域（ＦＲ）及び第２領域（ＳＲ）に供給される。しかし、金属イオンが第１及び第２領域（ＦＲ、ＳＲ）の間に挿入されたチャンネル部（ＣＰ）に拡散することを抑制する拡散抑制部（ＥＰ）が形成され、チャンネル部（ＣＰ）の長さが短くなることや、チャンネル部（ＣＰ）が導電化されることを防止することができる。
【００５１】
表示基板
図１２は、本発明の一実施の形態に係る表示基板の構成を示す断面図である。
【００５２】
図１２を参照すると、本実施の形態に係る表示基板は、基板（Ｓ）、薄膜トランジスタ（ＴＲ）及び映像を表示するための画素（ｐｉｘｅｌ：Ｐ）を含む。基板（Ｓ）は、硝子基板と類似の光透過率を持つ透明な基板である。基板（Ｓ）上には指定された時間の間、指定された信号を画素（Ｐ）で伝達するための薄膜トランジスタ（ＴＲ）が配置される。薄膜トランジスタ（ＴＲ）は、半導体パターン（ＳＰ）、第１絶縁膜パターン（ＦＩＬＰ）、ゲート電極（ＧＥ）、第２絶縁膜パターン（ＳＩＬＰ）、ソース電極（ＳＥ）、ドレーン電極（ＤＥ）及び保護膜（ＰＬ）を含む。ポリシリコンで形成された半導体パターン（ＳＰ）は、平面で見た時、直方体ドッグ−ボーン（ｄｏｇ−ｂｏｎｅ）形状であり、半導体パターン（ＳＰ）は半導体パターン部（ＳＰＰ）及び半導体パターン部（ＳＰＰ）から突出された拡散抑制部（ＥＰ）を含む。
【００５３】
外部電圧の印加／遮断に従って導電性又は非導電性特性を持つ半導体パターン部（ＳＰＰ）は、半導体パターン部（ＳＰＰ）の第１端部に形成された第１領域（ＦＲ）と、第１端部と対向する第２端部（ＳＲ）に形成された第２領域（ＳＲ）と、第１及び第２領域（ＦＲ、ＳＲ）の間に挿入されたチャンネル部（ＣＰ）を含む。
【００５４】
本実施の形態では、第１領域（ＦＲ）及び第２領域（ＳＲ）には、ｎ型又はｐ型不純物が注入され、第１及び第２領域（ＦＲ、ＳＲ）に対応する半導体パターン部（ＳＰＰ）は導電特性を持つ。この時、ストレージ電極（ＳｔＥ）は、前記拡散抑制部（ＥＰ）上部に配置され、不純物の注入の時、前記拡散抑制部（ＥＰ）に不純物が注入されないように働く。
【００５５】
また、本実施の形態では、保護膜（ＰＬ）形成の後、保護膜の中に含まれた水素をとり除くための熱処理工程を実施しても、前記ソース／ドレーン電極（ＳＥ、ＤＥ）から金属イオン又は金属原子が前記拡散抑制部（ＥＰ）で大部分拡散してチャンネル部（ＣＰ）が狭くなることを保護することができる。
【００５６】
一方、第１領域（ＦＲ）及び第２領域（ＳＲ）の間に挿入されたチャンネル部（ＣＰ）は、外部電圧の印加／遮断に従って半導体特性を持つ。拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）の側面から基板（Ｓ）に沿って所定の長さに突出される。拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）の第１領域（ＦＲ）及び第２領域（ＳＲ）にそれぞれ電気的に接続されるソース電極（ＳＥ）及びドレーン電極（ＤＥ）から金属イオンが半導体パターン部（ＳＰＰ）のチャンネル部（ＣＰ）へ拡散することを抑制する。
【００５７】
拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）の側面から基板（Ｓ）に沿って突出（又は延長）している。また、拡散抑制部（ＥＰ）は、平面上で見た時、ピン（ｐｉｎ）形状である。さらに、ピン形状の拡散抑制部（ＥＰ）は、少なくとも３個が平行にフォーク（ｆｏｒｋ）形状に配置される。
【００５８】
拡散抑制部（ＥＰ）は、ソース電極（ＳＥ）及びドレーン電極（ＤＥ）の両方に形成することができる。また、拡散抑制部（ＥＰ）は、ソ−ス電極（ＳＥ）にだけ選択的に形成することができる。あるいは、拡散抑制部（ＥＰ）は、ドレーン電極（ＤＥ）にだけ選択的に形成することができる。
【００５９】
図１２において、拡散抑制部（ＥＰ）は、ドレーン電極（ＤＥ）と接続された半導体パターン部（ＳＰＰ）の第２領域（ＳＲ）から突出（又は延長）している。
【００６０】
拡散抑制部（ＥＰ）は、金属イオンがより効率的に拡散するように、直方体形状を持つ半導体パターン部（ＳＰＰ）の長手方向と平行な方向に突出することができる。あるいは、拡散抑制部（ＥＰ）は、半導体パターン部（ＳＰＰ）に関して放射状に形成することができる。
【００６１】
図１２を再び参照すると、第１絶縁膜パターン（ＦＩＬＰ）は基板（Ｓ）上に形成され、半導体パターン（ＳＰ）は第１絶縁膜パターン（ＦＩＬＰ）によって覆われ、ゲート電極（ＧＥ）は第１絶縁膜パターン（ＦＩＬＰ）上に形成される。第２絶縁膜パターン（ＳＩＬＰ）は第１絶縁膜パターン（ＦＩＬＰ）上に形成され、ゲート電極（ＧＥ）が覆われる。ソース電極（ＳＥ）は、コンタクトホールを通じて第１領域（ＦＲ）と電気的に接続される。ドレーン電極（ＤＥ）は、他のコンタクトホールを通じて第２領域（ＳＲ）と電気的に接続される。画素（Ｐ）は、ドレーン電極（ＤＥ）と、保護膜（ＰＬ）を間に置いて電気的に接続される。
【００６２】
画素（Ｐ）は、ドレーン電極（ＤＥ）に接続された第１電極（Ｍ１）を含む。例えば、画素（Ｐ）で使用される第１電極（Ｍ１）は、透明電極である。第１電極（Ｍ１）として使用できる物質の例としては、酸化錫インジウム（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、酸化亜鉛インジウム（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）又はアモルファス酸化錫インジウム（ａｍｏｒｐｈｏｕｓ  Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ａ−ＩＴＯ）がある。
【００６３】
さらに、画素（Ｐ）は、第１電極（Ｍ１）上に形成された有機発光層（ＯＬ）及び第２電極（Ｍ２）をさらに含む。有機発光層（ＯＬ）は、第１電極（Ｍ１）及び第２電極（Ｍ２）によって供給された電流によって光を発生する。本実施の形態では、第２電極（Ｍ２）は、仕事関数が低い金属、例えば、アルミニウムや、アルミニウム合金を使用することができる。
【００６４】
図１３は、本発明の他の実施の形態に係る表示基板の構成を示す断面図である。図１３において、下部基板上には第１電極を含む画素電極（Ｐ）が形成され、これと対向するように上部基板上には第２電極が形成されている。
【００６５】
前記画素電極（Ｐ）と第２電極（ＣＥ）は透明性導電物質であるＩＴＯ金属を使用して形成し、前記画素電極（Ｐ）が形成された下部基板と対向するように配置された上部基板（Ｓ）上にはカラーフィルター層（Ｒ、Ｇ、Ｂ）とブラックマットリックス（Ｂ）を形成している。また、前記下部基板と上部基板の間には液晶層（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｌａｙｅｒ）が挿入されている。
【００６６】
前記図１３の下部基板は前記図１２の基板と類似しているので、同一の符号は同一の物質層であり、詳細な説明は省略する。区別される画素電極（Ｐ）は透明性金属から成るＩＴＯ又はＩＺＯにより形成している。前記画素電極（Ｐ）は保護膜（ＰＬ）に形成されたコンタクトホールを通じてドレーン電極（ＤＥ）と電気的に接続された構造になっている。
【００６７】
本実施の形態では、液晶層の両側に配置された第１電極及び第２電極は透明電極である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施の形態に係る薄膜トランジスタの構成を示す平面図である。
【図２】図１のＩ−Ｉ’線に沿って切断した断面図である。
【図３ａ】図２に図示された半導体パターンにおける金属イオンの拡散経路を図示した平面図である。
【図３ｂ】本発明の他の実施の形態に係る半導体パターンにおける金属イオンの拡散経路を図示した平面図である。
【図４】本発明の一実施の形態に係る薄膜トランジスタの製造方法における半導体膜を示す平面図である。
【図５】図４のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図６】図５に図示されたポリシリコン薄膜をパターニングしたことを図示した平面図である。
【図７】図６のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
【図８】図７に図示された半導体パターンを覆う第１絶縁膜を図示した断面図である。
【図９】図８に図示された半導体パターンを覆う第２絶縁膜及び層間絶縁膜を図示した断面図である。
【図１０】図９に図示された層間絶縁膜、第２絶縁膜及び第１絶縁膜をパターニングして層間絶縁膜パターン、第２絶縁膜パターン及び第１絶縁膜パターンを形成したことを図示した断面図である。
【図１１】図１０に図示された層間絶縁膜パターン上に形成されたソース電極及びドレーン電極を図示した断面図である。
【図１２】本発明の一実施の形態に係る表示基板の構成を示す断面図である。
【図１３】本発明の他の実施の形態に係る表示基板の構成を示す断面図である。
【符号の説明】
【００６９】
ＴＲ  薄膜トランジスタ、ＳＰ  半導体パターン、ＳＰＰ  半導体パターン部、ＥＰ  拡散抑制部、ＦＲ  第１領域（ソース領域）、ＳＲ  第２領域（ドレーン領域）、ＣＰ  チャンネル部（チャンネル領域）、ＦＩＬＰ  第１絶縁膜パターン、ＧＥ  ゲート電極、ＳＩＬＰ  第２絶縁膜パターン、ＩＩＬＰ  層間絶縁膜パターン、ＳＥ  ソース電極、ＤＥ  ドレーン電極。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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