(57)【特許請求の範囲】
【請求項１】
アナログ信号回路およびディジタル信号回路を含んでいる混在信号集積回路において、前記アナログ信号回路と前記ディジタル信号回路の両方をリセットする方法であって、
マスタ・リセット信号を前記集積回路に供給するステップと、
前記マスタ・リセット信号に応答して、第１の所定継続時間のクロック・リセット信号を生成するステップであって、前記クロック・リセット信号は、前記第１の所定継続時間の間、前記アナログ信号回路によって複数のシステム・クロックが生成されるのを停止させ、前記第１の所定継続時間の後で、前記アナログ信号回路によって前記複数のシステム・クロックが生成されるようにすることを可能にする、前記ステップと、
前記マスタ・リセット信号に応答して、第２の所定継続時間のディジタル・リセット信号を生成するステップであって、前記ディジタル・リセット信号は、前記第２の所定継続時間の間、前記ディジタル信号回路をアイドル状態に維持し、前記第２の所定継続時間の後で、前記ディジタル信号回路を所定の状態で始動させるようにすることを可能にし、前記第２の所定継続時間が前記第１の所定継続時間よりも長い、前記ステップと、
を含み、
前記クロック・リセット信号と前記ディジタル・リセット信号が同時に生成される、
前記方法。
【請求項２】
前記クロック・リセット信号が、ハイ・アクティブ信号であり、前記ディジタル・リセット信号が、ロー・アクティブ信号である、請求項１に記載の方法。
【請求項３】
前記マスタ・リセット信号が非同期信号である、請求項１に記載の方法。
【請求項４】
前記非同期信号が、ロー・アクティブ・パルスである、請求項３に記載の方法。
【請求項５】
前記第２の所定継続時間が前記第１の所定継続時間よりも少なくとも１５％長い、請求項１に記載の方法。
【請求項６】
アナログ信号回路とディジタル信号回路の両方を含んでいる混在信号集積回路において、単一の入出力ピンを利用して前記アナログ信号回路および前記ディジタル信号回路をリセットする方法であって、
単一の入出力ピンを介して前記集積回路のクロック動作カウンタ・ロジックにマスタ・リセット信号を供給するステップと、
前記マスタ・リセット信号に応答して、前記クロック動作カウンタ・ロジックによって第１のリセット信号を生成するステップと、
前記第１のリセット信号を第１の所定期間にわたってアナログ信号回路位相ロック・ループに供給するステップであって、前記第１のリセット信号は、前記位相ロック・ループが前記集積回路のための複数のシステム・クロックを生成するためにクロック発生器に入力信号を入力するのを禁止する、前記ステップと、
前記マスタ・リセット信号に応答して、前記クロック動作カウンタ・ロジックによって第２のリセット信号を生成するステップと、
前記第２のリセット信号を、前記第１の所定期間よりも長い第２の所定期間にわたって前記ディジタル信号回路に供給するステップであって、前記第２のリセット信号は前記ディジタル信号回路をアイドル状態にする、前記ステップと、
を含み、
前記第１のリセット信号と前記第２のリセット信号が同時に生成される、
前記方法。
【請求項７】
前記第１のリセット信号が、ハイ・アクティブ信号であり、前記第２のリセット信号が、ロー・アクティブ信号である、請求項６に記載の方法。
【請求項８】
前記マスタ・リセット信号が非同期信号である、請求項６に記載の方法。
【請求項９】
前記非同期信号が、ロー・アクティブ・パルスである、請求項８に記載の方法。
【請求項１０】
前記第２の所定期間が前記第１の所定期間よりも少なくとも１５％長い、請求項６に記載の方法。
【請求項１１】
前記第１のリセット信号と前記第２のリセット信号が共通の前縁を有し、前記前縁が前記マスタ・リセット信号の前縁と共通である、請求項６に記載の方法。
【請求項１２】
クロック生成信号を出力するように動作可能な位相ロック・ループと、
前記クロック生成信号に応答して複数のシステム・クロックを出力するように動作可能なクロック発生器と、
ディジタル信号回路と、
複数の入出力ピンであって、第１の入出力ピンが入力クロック信号を受け取るように適合され、第２の入出力ピンがマスタ・リセット信号を受け取るように適合された、複数の入出力ピンと、
前記第１および第２の入出力ピンと通信するカウンタ・ロジックと、
を備え、
前記カウンタ・ロジックは、前記マスタ・リセット信号が受信されるのに応答して第１のリセット信号を生成して、前記第１のリセット信号を第１の所定期間にわたって前記位相ロック・ループに供給するようにすることを可能にし、
前記第１のリセット信号は、前記位相ロック・ループが前記クロック生成信号を出力するのを禁止し、
前記カウンタ・ロジックは、前記マスタ・リセット信号が受信されるのに応答して第２のリセット信号を生成して、前記第２のリセット信号を、前記第１の所定期間よりも長い第２の所定期間にわたって前記ディジタル信号回路に供給するようにすることを可能にし、
前記第２のリセット信号は前記ディジタル信号回路をアイドル状態にし、
前記第１のリセット信号と前記第２のリセット信号が同時に生成される、集積回路。
【請求項１３】
前記第１のリセット信号が、ハイ・アクティブ信号であり、前記第２のリセット信号が、ロー・アクティブ信号である、請求項１２に記載の集積回路。
【請求項１４】
前記マスタ・リセット信号が非同期信号である、請求項１２に記載の集積回路。
【請求項１５】
前記非同期信号が、ロー・アクティブ・パルスである、請求項１４に記載の集積回路。
【請求項１６】
前記第２の所定期間が前記第１の所定期間よりも少なくとも１５％長い、請求項１２に記載の集積回路。
【請求項１７】
前記第１のリセット信号と前記第２のリセット信号が共通の前縁を有し、前記前縁が前記マスタ・リセット信号の前縁と共通である、請求項１２に記載の集積回路。
【請求項１８】
アナログ信号を処理し、クロック信号を生成する第１の部分と、
ディジタル信号を処理する第２の部分と、
前記第１と第２の両方の部分のリセット状態をアクティブにし、および前記第１と第２の両方の部分のリセット状態を終了するリセット信号を集積回路に供給する入力ピンと、
を備え、
前記第２の部分が、前記クロック信号に応答して、前記第１の部分の前記リセット状態の終了の後に前記第２の部分の前記リセット状態を終了する、集積回路。
【請求項１９】
前記第１の部分がアナログ位相ロック・ループを含み、当該アナログ位相ロック・ループは、前記第１の部分が前記リセット状態である間のディセーブル・モードと、前記第１の部分の前記リセット状態が終了した後でクロック信号を生成するイネーブル・モードとの間で動作可能であり、
前記アナログ位相ロック・ループによる前記クロック信号の生成が開始された後で、前記第２の部分の前記リセット状態が終了し、
前記第２の部分のリセット状態が終了した後で、前記クロック信号に応答して前記第２の部分が前記ディジタル信号を処理する、請求項１８に記載の集積回路。
【請求項２０】
集積回路をリセットする方法であって、
単一の入力ピンを介して前記集積回路にリセット信号を供給するステップと、
前記リセット信号に応答して、前記集積回路のアナログ信号処理部分中のリセット状態をアクティブにするステップと、
前記リセット信号に応答して、前記集積回路のディジタル信号処理部分中のリセット状態をアクティブにするステップと、
前記リセット信号に応答して、前記アナログ信号処理部分の前記リセット状態を終了するステップと、
前記リセット信号に応答して、前記ディジタル信号処理部分の前記リセット状態を終了するステップと、
を含み、
前記ディジタル信号処理部分の前記リセット状態が終了する前に、前記アナログ信号処理部分の前記リセット状態が終了し、
前記アナログ信号処理部分の前記リセット状態が、前記リセット信号に応答して、前記ディジタル信号処理部分の前記リセット状態がアクティブになるのと同時にアクティブになる、前記方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）チップに関し、より詳細には、アナログ回路とディジタル回路が混載された混在信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）集積回路（ＩＣ）チップに関する。
【０００２】
（発明の背景）
集積回路（ＩＣ）は、今日のあらゆるタイプの電子デバイス中で広く使用されている。ＩＣの設計および製造における傾向の１つは、ＩＣの様々なコンポーネント（ｃｏｍｐｏｎｅｎｔ：構成要素）を小型化することである。ＩＣの設計および製造におけるもう１つの傾向は、従来幾つかのＩＣによって実行されていた機能を１つのＩＣに統合することである。継続する小型化傾向と相俟って、機能をますます少ないＩＣに統合することにより、電子デバイス内でこのようなＩＣによって占有される物理的空間全体が削減される。こうした削減により、電子デバイスのサイズ全体も縮小できる。ほとんどの電子デバイスは、幾つかの同じタイプの信号を利用するので、機能の統合は通常、同じタイプの信号回路を結合することにより達成される。しかし、異なるタイプの信号回路の機能を統合することから利益を得る電子デバイスも僅かにある。
【０００３】
電子デバイスの種類の１つに、テレビジョン信号処理デバイスがある。家庭での視聴者向けのテレビジョン番組が、地上波放送、ケーブル・テレビ（ＣＡＴＶ）配信、衛星放送（例えば、Ｄｉｒｅｃｔ  Ｂｒｏａｄｃａｓｔｉｎｇ  Ｓａｔｅｌｌｉｔｅ：ＤＢＳ）など、多くのソース（ｓｏｕｒｃｅ：源）から入手可能である。テレビジョン番組は、テレビジョン信号の形式をとり、アナログおよび／またはディジタルのフォーマット（ｆｏｒｍａｔ：形式）で生成することができる。アナログおよびディジタル・フォーマットは、送信媒体（メディア）に応じて様々である。例えば、ディジタル・テレビジョン信号を送信するのに種々の変調方式が使用される。テレビジョンやセットトップ・ボックス（Ｓｅｔ‐Ｔｏｐ  Ｂｏｘ：ＳＴＢ）など様々なテレビジョン信号処理デバイスは、アナログとディジタルの両方のテレビジョン信号およびそれらに付随するフォーマットを処理することができなければならない。
【０００４】
従って、デュアル（ｄｕａｌ：二重）機能アナログ・ディジタル・テレビジョン信号用のＩＣは、通常、アナログ信号を処理するためのアナログ信号回路と、ディジタル信号を処理するためのディジタル信号回路の両方を混載するように設計される。しかし、小型化および機能統合の傾向に従って、デュアル機能アナログ・ディジタル・テレビジョン信号処理用のテレビジョン信号処理ＩＣは、アナログ信号とディジタル信号のためのアナログ・ディジタル回路を備える。アナログ信号とディジタル信号の両方を利用するＩＣは、混在信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）ＩＣまたは混在型ＩＣと呼ばれる。
【０００５】
あらゆるＩＣは、入出力（Ｉ／Ｏ）用に複数のピンまたは端子を有する。幾つかのピンは、ＩＣの様々な回路をリセットして同期をとるために専用として使用される。混在信号ＩＣの問題の１つは、アナログ回路とディジタル回路の両方をリセットするための信号を生成するために、複数のＩ／Ｏピンのうち数個のＩ／Ｏピンが必要なことである。ＩＣ中のＩ／Ｏピンの総数を削減することが望ましいので、混在信号ＩＣでリセットＩ／Ｏピンを１つだけ利用することが望ましく、従って、そのようなＩ／Ｏピンを１つだけ有することが望ましい。
【０００６】
（発明の概要）
本発明は、単一のリセット・ピン／信号を利用して混在信号集積回路のアナログ回路とディジタル回路の両方をリセットするためのシステムおよび方法である。
【０００７】
一形式として、本発明は、アナログ信号を処理するための第１の部分と、ディジタル信号を処理するための第２の部分を有する集積回路である。単一の入力ピンから、単一ピンリセット信号をその集積回路に供給することにより、第１と第２の両方の部分のリセット状態をアクティブにし、さらに、第１と第２の両方の部分のリセット状態を終了することを可能にする。
【０００８】
別の形式では、本発明は、集積回路をリセットする方法である。この方法は、ａ）単一の入力ピンを介して集積回路にリセット信号を供給すること、ｂ）リセット信号に応答して、集積回路のアナログ信号処理部分中のリセット状態をアクティブにすること、ｃ）リセット信号に応答して、集積回路のディジタル信号処理部分中のリセット状態をアクティブにすること、ｄ）リセット信号に応答して、アナログ信号処理部分のリセット状態を終了すること、およびｅ）リセット信号に応答して、ディジタル信号処理部分のリセット状態を終了させることを含んでいる。
【０００９】
後続の本発明の説明は、添付の図面と共に参照されたい。
【００１０】
幾つかの図を通して、対応する参照符号は対応する部分を示す。
【００１１】
（発明の詳細な説明）
図１を参照すると、本発明が実現される、混在信号ＩＣをその内部で利用することのできるシステムが示されており、これを１０として全体的に示す。システム１０およびその様々な構成要素は、本発明を利用することのできる環境／適用例の一例に過ぎないことを理解されたい。具体的には、本発明は、混在信号（即ち、アナログとディジタルの両方の回路／ロジック（ｌｏｇｉｃ：論理）を混載した）集積回路（ＩＣ）またはＩＣチップ中で利用される。本発明が利用される混在信号ＩＣチップは、多くの形式をとることができ、且つ／または多くの機能を実行することができる。この例示的な場合、混在信号ＩＣチップは、様々なソースからの様々なフォーマット（形式）のテレビジョン信号に対してテレビジョン信号処理を実行する。混在信号テレビジョン信号プロセッサＩＣは、衛星テレビジョン（ディジタル）信号処理、地上波（ケーブル配信を含む）ディジタル・テレビジョン信号処理、地上波（ケーブル配信を含む）アナログ・テレビジョン信号処理、およびこれらに加えて他の関連テレビジョン信号処理を実行するように適合される／動作可能である（即ち、適切な回路／ロジックを備える）。これらのアナログ信号およびディジタル信号は、様々なフォーマットおよび変調方式で供給される。当然、その他の機能を実行するように適合された混在信号ＩＣに、本明細書に提示する原理を利用することができる。
【００１２】
一形式として、システム１０は、テレビジョン装置やセットトップ・ボックス（ＳＴＢ）などのテレビジョン信号処理デバイス１２を備える。テレビジョン信号処理デバイス１２は、入力２０を介してテレビジョン信号を受信する処理回路／ロジック１４を備える。テレビジョン信号は、ディジタルの場合もアナログの場合もあり、任意のタイプのフォーマットおよび変調方式とすることができる。また、テレビジョン信号処理デバイス１２は通常、テレビジョン信号処理デバイス１２の動作を制御するためのプログラム命令が記憶されるメモリ１８も備える。テレビジョン信号処理デバイス１２のその他の機能のために、その他の回路／ロジック２４も備わるが、これは、動作に必要とされるその他の必要且つ／または適当な回路／ロジックを表す。その他の回路／ロジック２４は、本発明を理解または実行するのに必要ではないので、これについては詳細に述べない。
【００１３】
システム１０は表示装置１６も備え、これは図に於いて処理回路／ロジック１４に結合されている。表示装置１６は、テレビジョン信号のビデオ部分（およびもしあればそのオン・スクリーン表示（Ｏｎ‐Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ：ＯＳＤ））を表示するための任意のタイプの表示装置とすることができる。表示装置１６は、テレビジョンなどの場合、テレビジョン信号処理デバイスに統合されていてもよく、あるいは、セットトップ・ボックスなどの場合、テレビジョン信号処理デバイス１２と統合されていなくてもよく、その場合、セットトップ・ボックスはテレビジョン信号処理デバイス１２であり、表示装置１６はテレビジョンに関連付けられる。処理済みテレビジョン信号からのオーディオおよび／またはビデオを別のデバイスに供給するための出力２２が備わっていてもよい。
【００１４】
一形式として、テレビジョン信号処理デバイス１２は、アナログ／ディジタル・テレビジョン、高品位ディジタル・テレビジョン（ＨＤＴＶ）などの全ディジタル・テレビジョン、アナログ／ディジタル・テレビジョン信号を利用することのできるセットトップ・ボックス、テレビジョン信号記憶デバイス、または、様々な形式のテレビジョン信号を利用する他の任意のコンポーネントとすることができる。テレビジョン信号処理デバイス１２はまた、混在信号集積回路（ＩＣ）または集積回路チップ（ＩＣチップ）を利用することのできる任意のタイプの電子デバイスも表す。従って、本明細書では、テレビジョン信号処理デバイスについて説明するが、本発明の原理は任意のタイプの電子デバイスに適用できることを理解されたい。
【００１５】
入力２０への信号ソース（源）は、ディジタルおよび／またはアナログ・テレビジョン信号用の地上アンテナ、直接放送衛星（Ｄｉｒｅｃｔ  Ｂｒｏａｄｃａｓｔ  Ｓａｔｅｌｌｉｔｅ：ＤＢＳ）アンテナ、ケーブル・テレビジョン・システム（ＣＡＴＶ）など、任意のタイプのテレビジョン信号受信器／ソースとすることができる。従って、テレビジョン信号は、ディジタルの場合もあり、アナログの場合もある。テレビジョン信号は通常、複数のオーディオ・ビデオ情報チャネルを含んでいる。また、テレビジョン信号は通常、各チャネル上の様々な番組に関する番組視聴率など、補助データも含んでいる。別のタイプのデバイスの場合、信号ソースは任意の信号ソースとすることができる。
【００１６】
処理回路／ロジック（ｌｏｇｉｃ）１４は、幾つかの集積回路チップを備え、それぞれの集積回路チップは、テレビジョン信号処理デバイス１２の動作全体のために特定の機能を実行する。処理回路／ロジック１４のＩＣの多くは、入力信号の様々なアスペクト（ａｓｐｅｃｔ：態様）をディジタル処理することなど、多くの関連機能を実行する。また、ＩＣは、入力信号の様々なアスペクトのアナログ処理も実行することができる。これらのＩＣの中には混在信号ＩＣのものもあり、そうでないものもある。処理回路／ロジック１４中で利用される混在信号ＩＣのタイプの１つは、ユニバーサル・リンク（Ｕｎｉｖｅｒｓａｌ  Ｌｉｎｋ）ＩＣと呼ばれる。ユニバーサル・リンクＩＣは、幾つかの信号処理機能を単一のＩＣチップまたはパッケージに組み込んだ、または統合した、混在信号設計即ちアナログとディジタルの両方の回路による集積回路チップである。ユニバーサル・リンクＩＣは、テレビジョン中、セットトップ・ボックス中、並びに、アナログおよび／またはディジタルのテレビジョン信号を利用／処理する他の同様のデバイス中で利用される。
【００１７】
本実施例において、ユニバーサル・リンクＩＣは、衛星テレビジョン信号を復調するための「サトリンク（Ｓａｔｌｉｎｋ）」部分と、ＨＤＴＶ信号を復調するための「ＶＳＢ（Ｖｅｓｔｉｇｉａｌ  ＳｉｄｅＢａｎｄ：残留側波帯）リンク」部分（任意のタイプのディジタル変調リンク部分とすることができる）と、ＮＴＳＣ（アナログ）信号の切換、クロマ復調、およびその他の信号処理を実行する「ＤＣＤ」部分を含んでいる。従って、ユニバーサル・リンクＩＣは、様々な機能の実行のために処理回路／ロジック１４内で利用され、他のＩＣと同じような形態で複数のＩ／Ｏピンを備える。ユニバーサル・リンクＩＣは、混在信号集積回路チップの代表的な一例に過ぎず、本明細書に開示する原理は、あらゆるタイプの混在信号集積回路チップに適用可能であることを理解されたい。
【００１８】
図２を参照すると、処理回路／ロジック１４が、２６で全体を示す混在信号ＩＣ（ここでは、ユニバーサル・リンクＩＣ）の上位レベル・ブロック図と共に示されている。先に説明したように、ユニバーサル・リンクＩＣ２６は、３つの主要部分（セクション）を含んでいる。即ち、２８で全体を示す、衛星テレビジョン信号を復調するための「サトリンク」部分と、３０で全体を示す、ＨＤＴＶ信号を復調するための「ＶＳＢ（残留側波帯）リンク」部分（任意のタイプのディジタル変調リンク部分とすることができる）と、３２で全体を示す、ＮＴＳＣ（アナログ）信号の切換、クロマ復調、およびその他の信号処理を実行する「ＤＣＤ」部分である。これらの部分は、独立して、且つ並行して動作するが、複数のＩＣクロック７０を発生する共通のクロック発生器６８と、ＩＩＣ（Ｉｎｔｅｒ‐ＩＣ：Ｉ２Ｃ）バス・インタフェース４０とによりサポートされる。複数のＩＣクロック７０は、ユニバーサル・リンクＩＣ２６のこれらの様々な部分を刻時（クロック制御）するのに利用される。ユニバーサル・リンクＩＣ２６はまた、複数のＩ／Ｏ（入出力）ピンも備え、図２では、これらのピンの幾つかに名前が付けられている。Ｉ／Ｏピンは、ＩＣパッケージまたはチップの外に延びる。ユニバーサル・リンクＩＣ２６の様々なディジタル部分は、複数のＩＣクロック７０のうちの１つによる刻時（クロック制御）を必要とし、非同期リセット端子を含んでいる。各ディジタル部分は、ディジタル部分を正しい始動状態にするためのリセット信号を必要とする。また、アナログ位相ロック・ループ（ＰＬＬ）シンセサイザ６０も、正しく動作するためのリセット信号を必要とするリセット端子を有する。
【００１９】
図２では、５４で示す１つのＩ／Ｏピンが、非同期リセット入力ピンであり、処理回路／ロジック１４または他のソースからリセット信号を受け取るように適合される。５２で示す別のＩ／Ｏピンが、クロック入力ピンであり、その様々な回路／ロジックについての様々な内部システム・クロックを発生するためのクロック信号を受け取るように適合されている。本実施例において、クロックは、２７ＭＨｚのクロック信号であり、この信号は、アナログＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相ロック・ループ）クロック・シンセサイザ部分６０と、カウンタおよびリセット回路／ロジック部分５６とに、２７ＭＨｚ信号を発生するように分割される。カウンタおよびリセット回路／ロジック部分５６は、本発明の原理によって設けられるものであり、以下にこれについてより詳細に説明する。
【００２０】
クロック・ピン５２上の２７ＭＨｚクロック入力信号は、カウンタおよびリセット回路／ロジック部分５６のカウンタ部を刻時（クロック制御）すると同時に、ＰＬＬクロック・シンセサイザ６０を刻時（クロック制御）する。通常の動作中（即ち、リセット・ピン５４にリセット信号が供給されていないとき）、２７ＭＨｚクロック信号は、ＰＬＬクロック・シンセサイザ６０を駆動し、ＰＬＬクロック・シンセサイザ６０は、ＰＬＬ出力クロック線６６上にクロック発生信号を供給して、クロック発生器６８を駆動する。クロック発生器６８は、複数の出力クロック７０を発生してユニバーサル・リンクＩＣ２６の様々な回路／ロジックを駆動するように動作可能である。この例の場合、ＰＬＬクロック・シンセサイザ６０は、１０８ＭＨｚの出力クロック信号をクロック発生器６８に供給し、クロック発生器６８は、異なる周波数（即ち、１０８ＭＨｚ、５４ＭＨｚ、３６ＭＨｚ、２７ＭＨｚ、１８ＭＨｚ）の５つの出力クロックを発生する。ユニバーサル・リンクＩＣ２６の各内部クロックは、入来する２７ＭＨｚマスタ・クロック信号と同期のとれたアクティブ（ａｃｔｉｖｅ：能動的）なエッジ（ｅｄｇｅ：端）を有する。
【００２１】
リセット・ピン５４は、電子デバイスおよび／またはユニバーサル・リンクＩＣ２６自体の起動などの条件時に、適切なリセット信号を受信するように動作可能である。本実施例において、適切なリセット信号は、ロー（ｌｏｗ：低）に保たれるパルスであるが、同じ目的を達成するものであるならば、如何なるタイプのパルスまたは信号にも適合させることができる。ローに保たれるパルスのリセット信号がリセット・ピン５４に供給されると、カウンタおよびリセット回路／ロジック部分５６は、所定期間のＰＬＬリセット信号を発生し、この信号は、ＰＬＬリセット線５８を介してＰＬＬクロック・シンセサイザ６０に供給される。同時に、カウンタおよびリセット回路／ロジック部分５６は、ディジタル回路／部分（ｓｅｃｔｉｏｎ：セクション）に向けた所定期間のチップ・リセット（ディジタル・リセット）信号を発生し、この信号は、複数のディジタル・リセット６４で表される様々なディジタル回路／部分に供給される。ＰＬＬリセット信号８４（図３）がＰＬＬクロック・シンセサイザ６０に供給されている間は、ＰＬＬクロック・シンセサイザ６０は、ＰＬＬクロック信号をクロック発生器６８に向けてＰＬＬクロック線６６上に発生することはしない。同様に、様々なディジタル回路部分に結合されるチップ・リセット６４（これらの接続は図示せず）にチップ・リセット信号８８（図３）が供給されている間は、これらのディジタル回路部分はアイドル（ｉｄｌｅ：遊び）状態にある。次いで、ＰＬＬリセット信号が無効な状態にされ（ｄｅ−ａｓｓｅｒｔｅｄ）、これにより、ＰＬＬクロック・シンセサイザ６０はクロック発生器６８へのクロック信号発生を開始する。次いで、ＰＬＬリセット信号が無効な状態にされてから一定時間後に、チップ・リセット信号が無効な状態にされ、これにより、ディジタル回路／部分（ｓｅｃｔｉｏｎ：セクション）はそれらの起動状態（ｓｔａｒｔ−ｕｐ  ｓｔａｔｅ）で動作を開始することができる。ＰＬＬリセット信号が無効な状態にされてから一定時間後に、チップ・リセット信号が無効な状態にされるのは、ディジタル部分のディジタル回路／ロジックが刻時（クロック制御）される前に、ＰＬＬクロック・シンセサイザ６０が動作してクロック発生器６８に向けたクロック信号を発生しているようにするためである。
【００２２】
従って、ユニバーサル・リンクＩＣ（即ち混在信号ＩＣ）のアナログ・ディジタル回路のための正しい内部リセット信号を、単一のリセット入出力ピン／端子上の単一の外部リセット信号から発生するためのシステムについて述べた。上述のシステムは、単純な状態機械（ｓｔａｔｅ  ｍａｃｈｉｎｅ）と考えることができ、そのようなものとして実現することができる。
【００２３】
図３に、本発明の原理による、マスタ・リセット（ｍａｓｔｅｒ  ｒｅｓｅｔ）信号に関するＰＬＬリセット信号およびチップ・リセット（ｃｈｉｐ  ｒｅｓｅｔ）信号の発生についての例示的なタイミング・チャートを、７２で全体的に示す時間基準に沿って示してある。マスタ・リセット信号は、７４で示す。ＰＬＬリセット信号は、７６で示す。チップ・リセット信号は、７８で示す。システムをリセットすることが望ましいときや、電源投入時や、様々なシステム・クロックおよび回路を再始動させる必要のある場合に、ロー（ｌｏｗ：低）リセット信号またはパルス８０がリセット・ピン５４に供給される。ロー・リセット信号８０は、前縁８２を有し、前縁８２は、カウンタおよびリセット回路／ロジック５６のカウンタ部をトリガする。これにより、マスタ２７ＭＨｚクロックを利用してカウントが開始され、リセット信号８０の前縁８２と同期する前縁８６を有するハイ（ｈｉｇｈ：高）ＰＬＬリセット信号８４が発生され、リセット信号８０の前縁８２と同期する前縁９０を有するロー（低）チップ・リセット信号８８が発生される。リセット・パルス８０の終わりを示すリセット・パルスの後続の後縁９２は、カウンタおよびリセット回路／ロジック５６にとって重要ではない。
【００２４】
ＰＬＬリセット信号８４の前縁８６は、ＰＬＬクロック・シンセサイザ６０が非アクティブ（ｄｅａｃｔｉｖａｔｅｄ：非能動状態）にされる、即ちＰＬＬ出力線６６上に出力クロック信号を発生しないようにされる期間または継続時間を開始する。また、チップ・リセット信号８８の前縁９０は、ディジタル・リセット６４が結合されている様々なディジタル回路がアイドル状態になる、即ち非アクティブにされる期間または継続時間を開始する。先に説明したように、チップ・リセット信号８８がアクティブ（能動状態）であり、供給されている継続時間または期間は、ＰＬＬリセット信号８４がアクティブである、即ち供給されている継続時間または期間よりも長い。
【００２５】
ＰＬＬリセット信号８４の例示的な期間は、３００個のクロック幅であり、チップ・リセット信号８８の例示的な期間は、３５０個のクロック幅である。ＰＬＬリセット信号８４とチップ・リセット信号８８の継続時間に時間差（ここでは５０個のクロック幅）があることにより、ディジタル・ロジックがクロック制御される前にＰＬＬが動作して内部クロックの発生を行えるようにすることができる。従って、ＰＬＬリセット信号８４の後縁９４で、ＰＬＬクロック・シンセサイザ６０は、ＰＬＬクロック出力線６６上にＰＬＬ出力クロックの発生を開始することができ、これにより、クロック発生器６８は、様々なＩＣクロック７０の発生を開始することができる。その後、ＰＬＬリセット信号８４の後縁９４の後で５０個のクロックが経過したとき、カウンタおよびリセット回路／ロジック５６は、後縁９６によって示されるようにチップ・リセット信号８８を無効な状態にする（ｄｅ−ａｓｓｅｒｔ）。その後、ディジタル部分（ｓｅｃｔｉｏｎ：セクション）／回路の様々なリセットが動作状態になる。
【００２６】
ＰＬＬリセット信号の継続時間およびチップ（ディジタル）リセット信号の継続時間は、本質的に任意であることを理解されたい。チップ（ディジタル）リセット信号の継続時間が、ＰＬＬリセット信号の継続時間よりも長い点が必要なだけである。ＰＬＬリセット信号の総継続時間は、任意である。チップ（ディジタル）リセット信号の総継続時間もまた任意である。一実施形態では、カウンタおよびリセット回路／ロジック５６は、第１の所定の期間または継続時間のＰＬＬリセット信号、および第１の所定期間よりもいくらか長い第２の所定の期間または継続時間のチップ（ディジタル）リセット信号を供給するように、ハードウェアによって組み込まれた「ハードワイヤード（ｈａｒｄｗｉｒｅｄ）」になっている。
【００２７】
別の実施形態では、カウンタおよびリセット回路／ロジック５６は、任意の継続時間のＰＬＬリセット信号および／または任意の継続時間のディジタル・リセット信号を発生するようにプログラム可能とすることができる。これは、カウンタおよびリセット回路／ロジック５６に信号継続時間の入力を発生し、次いで、バス・レジスタからリセット継続信号を供給して継続時間の値を設定することにより実現することができる。また、カウンタおよびリセット回路／ロジック５６は、予め設定済み（ｐｒｅｓｅｔ）継続時間のＰＬＬリセット信号の間で選択を可能にし、予め設定済み継続時間のディジタル・リセット信号の間で選択を可能にすることもできる。これもまた、カウンタおよびリセット回路／ロジック５６に信号継続時間の入力を発生し、次いで、バス・レジスタからリセット継続信号を供給して継続時間の値を設定することにより実現することができる。カウンタおよびリセット回路／ロジック５６への信号継続時間の入力は、カウンタのモジューロ（ｍｏｄｕｌｏ：法）または係数（ｍｏｄｕｌｕｓ）を変更することができる。当然、他の方法を使ってカウンタおよびリセット回路／ロジック５６のプログラム可能実現形態を提供することもできる。
【００２８】
（動作）
次に、図４に表す、１００で全体を示すフローチャートを参照して、本明細書に開示した原理による使用の方法について述べる。この方法に関する命令はどれも、処理回路／ロジック１４によって記憶および実行することができる。フローチャート１００、およびフローチャート１００に関連して本明細書に述べる方法は、本明細書に開示する原理を実現するための例示的な方法に過ぎないことを理解されたい。
【００２９】
任意のソフトウェア・ルーチン（即ち、一連の命令）を、当該技術分野で知られている任意の手段によって、任意のプログラミング言語で実施することができる。プロシージャ（ｐｒｏｃｅｄｕｒｅ：手続き）技法、オブジェクト指向技法、人工知能技法など、様々なプログラミング手法を採用することができる。
【００３０】
フローチャート１００の各ステップは、１つまたは複数のソフトウェア・ルーチン、プロセス、サブルーチン、モジュールなどによって、また他の適用可能な任意の手段によって実現することができる。フローチャート１００は、本発明の原理による方法の広範な論理フローの一例にすぎず、本発明の範囲を逸脱することなく、フローチャート１００にステップを追加するか、またはフローチャート１００からステップを除去することができることを理解されたい。さらに、本発明の範囲を逸脱することなく、フローチャート１００のステップの実行順序を変更することもできる。フローチャート１００によって述べる方法を、ソフトウェア中でまたは他の方法で実行するに当ってのその他の検討材料によっても、ステップの選択および順序の変更を決定することができる。幾つかの検討材料としては、割込み駆動方式、ポーリング方式、または他の方式によるイベント処理がある。マルチプロセッシングまたはマルチタスキング環境では、各ステップは本質的に同時に実行することができる。
【００３１】
システム（ｓｙｓｔｅｍ）／ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）をリセットすることが望ましいとき、カウンタおよびリセット回路／ロジック５６に向けて、リセット信号またはパルスをリセット・ピン５４上に発生する（ブロック１０２）。カウンタおよびリセット回路／ロジック５６は、ピン５４に供給されたリセット信号に応答して、ＰＬＬリセット信号およびディジタル・ロジック（ｃｈｉｐ：チップ）リセット信号を生成する（ブロック１０４）。ＰＬＬリセット信号をＰＬＬクロック・シンセサイザ６０に供給して、ＰＬＬリセット信号の長さに対応する所定期間に亘り、ＰＬＬクロック・シンセサイザ６０による出力クロックの発生をディセーブル（ｄｉｓａｂｌｅ：無効化）する（ブロック１０６）。ディジタル・リセット信号をＩＣディジタル・ロジックに供給して、ディジタル・リセット信号の長さに対応する所定期間に亘り、ディジタル・ロジックの刻時（クロック制御）をディセーブル（無効化）する（ブロック１０８）。
【００３２】
所定期間の後、カウンタおよびリセット回路／ロジックは、ＰＬＬクロック・シンセサイザ６０へのＰＬＬリセット信号を無効な状態にする（ブロック１１０）。これにより、ＰＬＬクロック・シンセサイザ６０は、クロック発生器６８にクロック信号を供給して、クロック発生器６８によって内部ＩＣクロック（クロック７０）が発生されるようにすることができる（ブロック１１２）。次いで、カウンタおよびリセット回路／ロジックは、ＰＬＬリセット信号を無効な状態にした後のある時間後に、ディジタル・ロジック・リセット信号を無効な状態にして（ブロック１１４）、ディジタル・ロジックがアクティブになる前にシステム・クロックが発生されるようにする。その後、ディジタル・ロジックは始動モードで開始する（ブロック１１６）。
【００３３】
好ましい設計および／または構成を有するものとして本発明を述べたが、本発明は、本開示の趣旨および範囲の内でさらに変更することができる。従って、本出願は、本発明の一般原理を用いた本発明のどんな変形、用法、適合もカバーするものとする。さらに、本出願は、本発明が関する技術分野における周知のまたは慣例の実施に含まれ、且つ特許請求の範囲内に含まれる、本開示からの逸脱もカバーするものとする。
【図面の簡単な説明】
【図１】  本発明を有する混在信号集積回路チップをその内部で利用することのできる例示的なテレビジョン信号処理デバイスのブロック図である。
【図２】  本発明の一実施形態を組み込んだ、図１のテレビジョン信号処理デバイスの処理回路／ロジック部で利用される混在信号ＩＣの上位レベル・ブロック図である。
【図３】  図２の本発明の実施形態に関する例示的なタイミング図である。
【図４】  本原理による、混在信号ＩＣのための単一ピン・リセット・システムを生成する例示的な方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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