(57)【特許請求の範囲】
【請求項１】
バッファ化メモリセルを形成するための方法であって、
下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成するステップと、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含し、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該バッファ化メモリセルは、該ＣＭＲメモリ膜上に該半導体バッファ層を形成することによりメモリ特性が決定され、
該メモリ特性は、第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものである方法。
【請求項２】
前記半導体バッファ層を形成するステップは、金属酸化物材料から該半導体バッファ層を形成するステップを含む、請求項１に記載の方法。
【請求項３】
前記金属酸化物材料から半導体バッファ層を形成するステップは、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、および酸化ルテニウム（ＲｕＯ２）を含む群から選択される材料から該半導体バッファ層を形成するステップを含む、請求項２に記載の方法。
【請求項４】
前記半導体バッファ層を形成するステップは、１０〜２００ナノメートル（ｎｍ）の範囲の厚さを有する該半導体バッファ層を形成するステップを含む、請求項３に記載の方法。
【請求項５】
前記下部電極を形成するステップは、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成するステップを含み、
前記上部電極を形成するステップは、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から上部電極を形成するステップを含む、
請求項１に記載の方法。
【請求項６】
前記下部電極の上に配置されるＣＭＲメモリ膜を形成するステップは、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）メモリ膜を形成するステップを含み、ここでｘは０．１〜０．６の領域にある、請求項１に記載の方法。
【請求項７】
前記ＣＭＲメモリ膜を形成するステップは、１０〜２００ｎｍの範囲の厚さを有するＣＭＲメモリ膜を形成するステップを含む、請求項１に記載の方法。
【請求項８】
前記下部電極を形成するステップは、所定面積を有する下部電極を形成するステップと、
前記上部電極を形成するステップは、該下部電極の面積に等しい面積を有する上部電極を形成するステップを含む、
請求項１に記載の方法。
【請求項９】
前記ＣＭＲメモリ膜を形成するステップは、前記下部電極の面積に等しい面積を有するＣＭＲメモリ膜を形成するステップを含む、請求項８に記載の方法。
【請求項１０】
ＲＲＡＭバッファ化層メモリセルを形成するための方法であって、
ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタを形成するステップと、
トランジスタ活性領域に対して金属レベル間相互接続を形成するステップと、
該レベル間相互接続の上に配置される下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成するステップと、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含し、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該半導体バッファ層を含むＲＲＡＭバッファ化メモリセルは、該ＣＭＲメモリ膜上に該半導体バッファ層を形成することによりメモリ特性が決定され、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものである、方法。
【請求項１１】
バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための方法であって、
該バッファ化層メモリセルは、
下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該方法は、
第１極性を有する第１電圧パルスを該上部電極に印加するステップと、
該第１パルスに応答して、該半導体バッファ層によって該上部電極から保護されたＣＭＲメモリ膜中に低抵抗を生成するステップと、
該第１極性の反対の極性である第２極性を有する第２電圧パルスを該上部電極に印加するステップと、
該第２パルスに応答して、該ＣＭＲメモリ膜中に高抵抗を生成するステップと、
該第１および第２極性を含む群から選択された極性、および５マイクロ秒よりも大きなパルス幅を有し、該パルス幅が該第１および第２パルスより広い第３パルスを該上部電極に印加するステップと、
該第３パルスに応答して、該ＣＭＲメモリ膜中に低抵抗を生成するステップと
を包含する方法。
【請求項１２】
前記第１パルスに応答して前記ＣＭＲメモリ膜中に低抵抗を生成するステップは、１０００〜１０ｋオームの範囲の抵抗を生成するステップを含み、
前記第２パルスに応答して該ＣＭＲメモリ膜中に高抵抗を生成するステップは、１００ｋ〜１０Ｍオームの範囲の抵抗を生成するステップを含む、
請求項１１に記載の方法。
【請求項１３】
前記第１極性を有する第１パルスを前記上部電極に印加するステップは、５〜５００ナノ秒（ｎｓ）の範囲の幅を有する電圧パルスを印加するステップを含み、
前記第２極性を有する第２パルスを該上部電極に印加するステップは、５〜５００ｎｓの範囲の幅を有する電圧パルスを印加するステップを含む、
請求項１２に記載の方法。
【請求項１４】
前記ＣＭＲメモリ膜が１０〜２００ナノメートルの範囲の厚さを有し、
前記第１極性を有する第１パルスを前記上部電極に印加するステップは、２〜６ボルトの範囲の電圧振幅を有するパルスを印加するステップを含み、
前記第２極性を有する第２パルスを前記上部電極に印加するステップは、２〜６ボルトの範囲の電圧振幅を有するパルスを印加するステップを含む、
請求項１３に記載の方法。
【請求項１５】
下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜上に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるバッファ化メモリセル。
【請求項１６】
前記下部電極は所定面積を有し、
前記上部電極は、該下部電極の面積に等しい面積を有する、
請求項１５に記載のメモリセル。
【請求項１７】
前記ＣＭＲメモリ膜は、前記下部電極の面積に等しい面積を有する、請求項１６に記載のメモリセル。
【請求項１８】
前記ＣＭＲメモリ膜が１０〜２００ナノメートル（ｎｍ）の範囲の厚さを有する、請求項１５に記載のメモリセル。
【請求項１９】
前記半導体バッファ層は金属酸化物材料から形成される、請求項１５に記載のメモリセル。
【請求項２０】
前記半導体バッファ層は、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、および酸化ルテニウム（ＲｕＯ２）を含む群から選択される材料から形成される、請求項１５に記載のメモリセル。
【請求項２１】
前記半導体バッファ層は、１０〜２００ｎｍの範囲の厚さを有する、請求項２０に記載のメモリセル。
【請求項２２】
前記下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から形成され、
前記上部電極は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から形成される、
請求項１５に記載のメモリセル。
【請求項２３】
前記ＣＭＲメモリ膜は、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）から形成され、ここでｘは０．１〜０．６の領域にある、請求項１５に記載のメモリセル。
【請求項２４】
ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタと、
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜上に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるＲＲＡＭバッファ化層メモリセル。
【請求項２５】
バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための方法であって、
該バッファ化層メモリセルは、
下部電極と、
該下部電極上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該方法は、
第１極性を有する第１電圧パルスを該上部電極に印加するステップと、
該第１パルスに応答して、該半導体バッファ層によって該下部電極から保護されたＣＭＲメモリ膜中に低抵抗を生成するステップと、
該第１極性の反対の極性である第２極性を有する第２電圧パルスを該上部電極に印加するステップと、
該第２パルスに応答して、該ＣＭＲメモリ膜中に高抵抗を生成するステップと、
該第１および第２極性を含む群から選択された極性、および５マイクロ秒よりも大きなパルス幅を有し、該パルス幅が該第１および第２パルスより広い第３パルスを該上部電極に印加するステップと、
該第３パルスに応答して、該ＣＭＲメモリ膜中に低抵抗を生成するステップと
を包含する方法。
【請求項２６】
下部電極と、
該下部電極の上に配置される半導体バッファ層と、
該半導体バッファ層上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜の下に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるバッファ化メモリセル。
【請求項２７】
ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタと、
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される半導体バッファ層と、
該半導体バッファ層上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜の下に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるＲＲＡＭバッファ化層メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本発明は、係属中の出願シリアルＮｏ．１０／６５５，７００（発明の名称：ＡＳＹＭＭＥＴＲＩＣ−ＡＲＥＡ  ＭＥＭＯＲＹ  ＣＥＬＬ、発明者：Ｈｓｕら、出願日：２００３年９月５日、アトーニー整理番号：ＳＬＡ８１９）の一部継続出願である。
【０００２】
（発明の背景）
（発明の分野）
本発明は、一般に不揮発性メモリアレイ用の薄膜抵抗メモリデバイスに関する。より詳細には、電極に隣接してバッファ層を有するバイポーラプログラム可能メモリセルに関する。
【背景技術】
【０００３】
（関連技術の説明）
当該技術水準の抵抗器ランダムアクセスメモリ（ＲＲＡＭ）は、巨大磁気抵抗（ＣＭＲ）メモリ膜、より典型的には、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）タイプのＣＭＲ材料から生成されることが多い。ＣＭＲ材料は、その抵抗が大半の環境下において一定を維持するので不揮発性を有すると言われ得る。しかし、高い電場によってＣＭＲ材料を流れる電流が誘発される場合、ＣＭＲ抵抗に変化が生じ得る。狭パルスプログラミング中に、電極付近のメモリ抵抗器の抵抗率が変化する。実験データによると、カソード付近のＣＭＲ材料の抵抗率は増加し、他方アノードでは低減する。消去プロセス中は、パルス極性が反転する。すなわち、カソードとアノードの呼び名が反対になる。
【０００４】
図１は、対称ＣＭＲ膜メモリセル（従来技術）の図である。このデバイスは、ＣＭＲ膜厚の任意の断面に沿って均一な面積を有するので対称と呼ばれる。メモリセルは、正または負のいずれの狭パルスを使用しても高抵抗状態に書き込まれ得、かつ長幅電気パルスを使用して低抵抗状態にリセットされ得る。他のメモリセル（図示せず）は、狭負パルスおよび狭正パルスを使用してそれぞれ高抵抗状態に書き込みおよび低抵抗状態に消去を行い得る。バイポーラまたはユニポーラのいずれかの１つだけのタイプのプログラミングに応答するメモリデバイスは、有用性が必ず限定され、かつシステム仕様および利用可能な電源に依存する。
【０００５】
このように、使用するＣＭＲメモリセルのタイプに依存して、バイポーラプログラミングのために設計されるシステムもあれば、他方ユニポーラプログラミングのために設計されるシステムもある。このようにメモリセルの設計が不確かであると必ず製造コストが増大する。ＲＲＡＭレジスタの厚さに沿って膜の組成を操作することによってバイポーラプログラミング可能にするＣＭＲ膜メモリセルの設計もある。メモリセルのサイズが低減されるにつれ、メモリ抵抗器薄膜の厚さもまた低減する。しかし、ＣＭＲ膜組成は、制御するのが難しい変動要素である。
【０００６】
ＣＭＲメモリセルがバイポーラおよびユニポーラパルスを使用してプログラムされ得るならば有利である。
【０００７】
バイポーラまたはユニポーラプログラミングのいずれにも応答するＣＭＲメモリセルを製造するプロセスが、ますます小さくなるフィーチャサイズを使用するプロセスに対してスケーラブルにされ得るならば有利である。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、バイポーラパルスプログラミングプロセスを使用して確実にプログラムされ得るＣＭＲメモリデバイス構造を提供する。あるいは、このデバイスは、ユニポーラパルスプログラミングプロセスを使用してプログラムされ得る。プログラミングにおける柔軟性は、このデバイスに特有のバッファ化層設計の結果である。
【０００９】
本発明によると、バッファ化メモリセルを形成するための方法が提供される。この方法は、下部電極を形成するステップ、下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成するステップ、メモリ膜の上に配置されるメモリ安定半導体バッファ層（通常、金属酸化物）を形成するステップ、および半導体バッファ層の上に配置される上部電極を形成するステップを包含する。
【００１０】
この方法のいくつかの局面において、半導体バッファ層は、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、または酸化ルテニウム（ＲｕＯ２）から形成され、１０〜２００ｎｍの範囲の厚さを有する。上部および下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物であり得る。ＣＭＲメモリ膜は、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）メモリ膜から形成され得、ここでｘは０．１〜０．６の領域であり、１０〜２００ｎｍの範囲の厚さを有する。しかし、他のメモリ抵抗器材料が公知である。
【００１１】
上記方法、バイポーラまたはユニポーラパルスのいずれかを使用するバッファ化層メモリセルをプログラミングする方法、バッファ化メモリセルデバイス、およびバッファ化層ＲＲＡＭのさらなる詳細を以下に提供する。
【００１２】
１．バッファ化メモリセルを形成するための方法であって、
下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成するステップと、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含し、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該バッファ化メモリセルは、該ＣＭＲメモリ膜上に該半導体バッファ層を形成することによりメモリ特性が決定され、
該メモリ特性は、第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものである方法。
【００１３】
２．  前記半導体バッファ層を形成するステップは、金属酸化物材料から該半導体バッファ層を形成するステップを含む、項目１に記載の方法。
【００１４】
３．  前記金属酸化物材料から半導体バッファ層を形成するステップは、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、および酸化ルテニウム（ＲｕＯ２）を含む群から選択される材料から該半導体バッファ層を形成するステップを含む、項目２に記載の方法。
【００１５】
４．  前記半導体バッファ層を形成するステップは、１０〜２００ナノメートル（ｎｍ）の範囲の厚さを有する該半導体バッファ層を形成するステップを含む、項目３に記載の方法。
【００１６】
５．  前記下部電極を形成するステップは、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成するステップを含み、
前記上部電極を形成するステップは、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から上部電極を形成するステップを含む、項目１に記載の方法。
【００１７】
６．  前記下部電極の上に配置されるＣＭＲメモリ膜を形成するステップは、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）メモリ膜を形成するステップを含み、ここでｘは０．１〜０．６の領域にある、項目１に記載の方法。
【００１８】
７．  前記ＣＭＲメモリ膜を形成するステップは、１０〜２００ｎｍの範囲の厚さを有するＣＭＲメモリ膜を形成するステップを含む、項目１に記載の方法。
【００１９】
８．前記下部電極を形成するステップは、所定面積を有する下部電極を形成するステップと、
前記上部電極を形成するステップは、該下部電極の面積に等しい面積を有する上部電極を形成するステップを含む、項目１に記載の方法。
【００２０】
９．前記ＣＭＲメモリ膜を形成するステップは、前記下部電極の面積に等しい面積を有するＣＭＲメモリ膜を形成するステップを含む、項目８に記載の方法。
【００２１】
１０．ＲＲＡＭバッファ化層メモリセルを形成するための方法であって、
ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタを形成するステップと、
トランジスタ活性領域に対して金属レベル間相互接続を形成するステップと、
該レベル間相互接続の上に配置される下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成するステップと、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含し、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該半導体バッファ層を含むＲＲＡＭバッファ化メモリセルは、該ＣＭＲメモリ膜上に該半導体バッファ層を形成することによりメモリ特性が決定され、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものである、方法。
【００２２】
１１．バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための方法であって、
該バッファ化層メモリセルは、
下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該方法は、
第１極性を有する第１電圧パルスを該上部電極に印加するステップと、
該第１パルスに応答して、該半導体バッファ層によって該上部電極から保護されたＣＭＲメモリ膜中に低抵抗を生成するステップと、
該第１極性の反対の極性である第２極性を有する第２電圧パルスを該上部電極に印加するステップと、
該第２パルスに応答して、該ＣＭＲメモリ膜中に高抵抗を生成するステップと、
該第１および第２極性を含む群から選択された極性、および５マイクロ秒よりも大きなパルス幅を有し、該パルス幅が該第１および第２パルスより広い第３パルスを該上部電極に印加するステップと、
該第３パルスに応答して、該ＣＭＲメモリ膜中に低抵抗を生成するステップと
を包含する方法。
【００２３】
１２．  前記第１パルスに応答してＣＭＲメモリ膜中に低抵抗を生成するステップは、１０００〜１０ｋオームの範囲の抵抗を生成するステップを含み、
前記第２パルスに応答してＣＭＲメモリ膜中に高抵抗を生成するステップは、１００ｋ〜１０Ｍオームの範囲の抵抗を生成するステップを含む、項目１１に記載の方法。
【００２４】
１３．前記第１極性を有する第１パルスをメモリセル上部電極に印加するステップは、５〜５００ナノ秒（ｎｓ）の範囲の幅を有する電圧パルスを印加するステップを含み、
前記第２極性を有する第２パルスをメモリセル上部電極に印加するステップは、５〜５００ｎｓの範囲の幅を有する電圧パルスを印加するステップを含む、項目１２に記載の方法。
【００２５】
１４．前記ＣＭＲメモリ膜が１０〜２００ナノメートルの範囲の厚さを有し、
前記第１極性を有する第１パルスを前記上部電極に印加するステップは、２〜６ボルトの範囲の電圧振幅を有するパルスを印加するステップを含み、
前記第２極性を有する第２パルスを前記上部電極に印加するステップは、２〜６ボルトの範囲の電圧振幅を有するパルスを印加するステップを含む、項目１３に記載の方法。
【００２６】
１５．下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜上に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるバッファ化メモリセル。
【００２７】
１６．前記下部電極は所定面積を有し、
前記上部電極は、該下部電極の面積に等しい面積を有する、項目１５に記載のメモリセル。
【００２８】
１７．前記ＣＭＲメモリ膜は、前記下部電極の面積に等しい面積を有する、項目１６に記載のメモリセル。
【００２９】
１８．  前記ＣＭＲメモリ膜が１０〜２００ナノメートル（ｎｍ）の範囲の厚さを有する、項目１５に記載のメモリセル。
【００３０】
１９．  前記半導体バッファ層は金属酸化物材料から形成される、項目１５に記載のメモリセル。
【００３１】
２０．  前記半導体バッファ層は、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、および酸化ルテニウム（ＲｕＯ２）を含む群から選択される材料から形成される、項目１５に記載のメモリセル。
【００３２】
２１．前記半導体バッファ層は、１０〜２００ｎｍの範囲の厚さを有する、項目２０に記載のメモリセル。
【００３３】
２２．  前記下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から形成され、
前記上部電極は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から形成される、項目１５に記載のメモリセル。
【００３４】
２３．  前記ＣＭＲメモリ膜は、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）から形成され、ここでｘは０．１〜０．６の領域にある、項目１５に記載のメモリセル。
【００３５】
２４．ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタと、
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該上部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜上に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるＲＲＡＭバッファ化層メモリセル。
２５．バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための方法であって、
該バッファ化層メモリセルは、
下部電極と、
該下部電極上に配置される半導体バッファ層と、
該半導体バッファ層の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該方法は、
第１極性を有する第１電圧パルスを該上部電極に印加するステップと、
該第１パルスに応答して、該半導体バッファ層によって該下部電極から保護されたＣＭＲメモリ膜中に低抵抗を生成するステップと、
該第１極性の反対の極性である第２極性を有する第２電圧パルスを該上部電極に印加するステップと、
該第２パルスに応答して、該ＣＭＲメモリ膜中に高抵抗を生成するステップと、
該第１および第２極性を含む群から選択された極性、および５マイクロ秒よりも大きなパルス幅を有し、該パルス幅が該第１および第２パルスより広い第３パルスを該上部電極に印加するステップと、
該第３パルスに応答して、該ＣＭＲメモリ膜中に低抵抗を生成するステップと
を包含する方法。
２６．下部電極と、
該下部電極の上に配置される半導体バッファ層と、
該半導体バッファ層上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極と
を備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜の下に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるバッファ化メモリセル。
２７．ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタと、
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される半導体バッファ層と、
該半導体バッファ層上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜と、
該ＣＭＲメモリ膜の上に配置される上部電極とを備え、
該半導体バッファ層は、該ＣＭＲメモリ膜と該下部電極との間で酸素拡散バリアとして該ＣＭＲメモリ膜を保護するものであり、
該ＣＭＲメモリ膜は、該ＣＭＲメモリ膜の下に配置した該半導体バッファ層により決定されたメモリ特性を有し、
該メモリ特性は、
第１極性を有するパルス幅の狭い第１パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が増大し、該第１極性とは反対の極性である第２極性を有するパルス幅の狭い第２パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少し、かつ該第１極性あるいは該第２極性を有するパルス幅の広い第３パルスを該上部電極に印加することにより該ＣＭＲメモリ膜の抵抗が減少するものであるＲＲＡＭバッファ化層メモリセル。
【発明を実施するための最良の形態】
【００３６】
図２は、本発明のバッファ化層メモリセルの部分断面図である。メモリセル２００は、下部電極（ＢＥ）２０２、および下部電極２０２の上に配置されるＣＭＲメモリ膜２０４を備える。メモリ安定半導体バッファ層２０６はＣＭＲメモリ膜２０４の上に配置され、かつ上部電極（ＴＥ）２０８は半導体バッファ層２０６の上に配置される。半導体バッファ層２０６は上部電極２０８に隣接するように示されるが、他の局面において（図６参照）、半導体バッファ層２０６は下部電極２０２に隣接し、かつＣＭＲメモリ膜２０４は上部電極２０８に隣接する。
【００３７】
図３は、図２のメモリデバイス２００の平面図である。図２および３の両方を考慮すると、上部電極２０８および下部電極２０２は、メモリデバイス２００がバイポーラプログラミング可能であるために非対称である必要はない。本発明のプログラミング局面を以下により詳細に記載する。言い換えると、下部電極２０２は、面積３００（点線で架空の印をつけた）を有し、面積は断面ＡＡ’の表面積と理解される。上部電極２０８は、下部電極面積３００におよそ等しい面積３０２（ＢＢ’）を有する。本明細書中において、用語「およそ」は、従来のＩＣ製造プロセス許容範囲内を意味する。対称デバイスは、通常製造がより容易であるが、しかし、別の局面において（図示せず）、メモリセル２００は、バッファ化層とともに非対称面積電極を含み得る。同様に、ＣＭＲ膜２０４は、下部電極面積３００におよそ等しい面積３０４（ＣＣ’）を有し得る。
【００３８】
図２に戻って参照する。半導体バッファ層２０４は、通常ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、または酸化ルテニウム（ＲｕＯ２）などの金属酸化物材料から形成される。しかし、メモリ性を有さない他の半導体材料、特に他の金属酸化物が場合により使用され得る。
【００３９】
ＣＭＲメモリ膜２０４は、１０〜２００ナノメートル（ｎｍ）の範囲の厚さ２１０を有する。半導体バッファ層２０６は、１０〜２００ｎｍの範囲の厚さ２１２を有する。ＣＭＲメモリ膜２０４は、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）から形成される。ここで、ｘは０．１〜０．６の領域である。しかし、高温超伝導（ＨＴＳＣ）、ペロフスカイト金属酸化物材料などの他の材料が当該分野で公知である。
【００４０】
下部電極２０２は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、またはＰｔＩｒＯｘ化合物の群から選択される材料から形成される。同様に、上部電極２０８は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、またはＰｔＩｒＯｘ化合物の群から選択される材料から形成される。
【００４１】
図４は、本発明のＲＲＡＭバッファ化層メモリセルの部分断面図である。ＲＲＡＭメモリセル４００は、ソース４０４およびドレイン４０６活性領域を有するＣＭＯＳトランジスタ４０２を備える。金属レベル間相互接続４０８は、トランジスタ活性領域のうちの１つの上に配置される。図示のように、相互接続４０８はソース４０４の上に配置される。しかし、他の局面において（図示せず）、相互接続４０８はドレイン４０６の上に配置され得る。下部電極２０２はレベル間相互接続４０８の上に配置される。ＣＭＲメモリ膜２０４は、下部電極２０２の上に配置される。メモリ安定半導体バッファ層２０６はＣＭＲメモリ膜２０４の上に配置され、かつ上部電極２０８は半導体バッファ層２０６の上に配置される。なお、半導体バッファ層はまた、上部電極２０８の代わりに下部電極２０２に隣接して配置され得る。メモリセル２０２／２０４／２０６／２０８の詳細は、図２および３を参照して上記に説明されたので、簡単のためその説明をここで繰り返さない。
【００４２】
（機能の説明）
本明細書中において参考として援用される、（関連出願）のセクションで上記された係属中の特許出願（名称「ＡＳＹＭＭＥＴＲＩＣ−ＡＲＥＡ  ＭＥＭＯＲＹ  ＣＥＬＬ」）は、二極性スイッチ可能抵抗メモリ抵抗器を製造する方法を記載する。この構造は、抵抗器の垂直寸法に沿った、メモリ材料の断面積が変化する。メモリ抵抗器の厚さが非常に薄い場合、小型非対称面積メモリセルを製造するのは難題であり得る。しかし、本発明のバッファ化層メモリセルは、均一な材料断面積（上に定義）を有する構造を形成する。したがって、メモリ抵抗器製造プロセスは、簡単であり、かつ容易に非常に小さいサイズにスケール変更される。
【００４３】
なお、抵抗の変化は電極の付近でのみ生じることが十分に理解される。カソード付近のメモリ抵抗器材料の抵抗率が増加すると、アノード付近の抵抗器材料の抵抗は通常低減する。高および低状態抵抗値は、メモリ抵抗材料の正確な厚さに依存する。しかし、メモリ抵抗器の厚さは、デバイスをスイッチ可能にする際の重要な要素ではない。メモリ抵抗器の厚さは非常に小さくあり得る。非メモリ半導体バッファ層がメモリ抵抗器上に付加されると、断面積またはメモリ抵抗器材料の組成を調整せずに非対称メモリ抵抗器が得られ得る。
【００４４】
図５は、バッファ化層メモリセルの部分断面図である。この図のメモリ抵抗器はＣＭＲとして記されるが、抵抗が電気パルスに応答する他の任意の材料がこの構造において使用され得る。メモリ抵抗器材料の厚さおよび半導体金属酸化物バッファ層の厚さは、１０ｎｍ〜２００ｎｍであり得る。非メモリ半導電性バッファ層は、ＹＢＣＯ、Ｉｎ２Ｏ３、またはＲｕＯ２などの金属酸化物であり得る。これらの特定材料が言及されたのは、それらが酸素雰囲気環境において加熱された場合にさらなる酸素を取り込まないからである。
【００４５】
メモリ抵抗器の上部は、半導電性金属酸化物から形成され、かつメモリ性を有さない。プログラミングの結果として、抵抗変化は、メモリ抵抗器のより低い部分においてのみ生じる。その結果、このメモリ抵抗器は、バイポーラまたはユニポーラパルスのいずれを使用してもプログラムされ得る。上部電極に印加される狭正パルスによって、抵抗器の抵抗が増加する。上部電極に印加される狭負パルスによって、抵抗器の抵抗が低減する。抵抗はまた、正または負いずれの幅広パルスを上部電極（ＴＥ）に印加することによっても低減され得る。上部層半導電性金属酸化物の酸素含有量は変化しない。したがって、メモリ抵抗器における酸素含有量は、任意の熱処理の後も一定を維持し、かつメモリ抵抗器が隣接の電極との間で酸素拡散バリア材料を用いて保護される場合は、メモリ性を劣化させずに動作によって生じた熱を持続し得る。
【００４６】
図６は、本発明のメモリセルの別の局面を表す部分断面図である。バッファ化半導電性金属酸化物は、図２および５においてはメモリ抵抗器と上部電極との間に示されたが、また図６に示されるように下部電極とメモリ抵抗器の間に設置され得る。この場合、上記プログラミングパルス極性は反転される。
【００４７】
図７は、バッファ化メモリセルを形成するための本発明の方法を例示するフローチャートである。この方法は、明瞭のために番号付けられたステップのシーケンスとして図示されるが、明示しなければ番号付けから順番は推定されない。なお、これらのステップのいくつかは飛ばすか、並列に行うか、またはシーケンスの厳密な順番を維持する必要なく行われ得ることが理解される。方法はステップ７００において開始する。
【００４８】
ステップ７０２は、下部電極を形成する。ステップ７０４は、下部電極の上に配置される巨大磁気抵抗（ＣＭＲ）メモリ膜を形成する。ステップ７０６は、メモリ膜の上に配置される、通常金属酸化物材料のメモリ安定半導体バッファ層を形成する。他の非メモリ性半導体材料もまた、半導体金属酸化物の代わりに使用され得る。ステップ７０８は、半導体バッファ層の上に配置される上部電極を形成する。
【００４９】
発明のいくつかの局面において、ステップ７０６は、１０〜２００ｎｍの範囲の厚さを有する、ＹＢａ２Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）、酸化インジウム（Ｉｎ２Ｏ３）、または酸化ルテニウム（ＲｕＯ２）などの材料から半導体バッファ層を形成する。
【００５０】
他の局面において、ステップ７０２における下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、またはＰｔＩｒＯｘ化合物を含む群から選択される材料から形成される。同様に、ステップ７０８は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、およびＰｔＩｒＯｘ化合物を含む群から選択される材料から上部電極を形成する。
【００５１】
１つの局面において、ステップ７０４において下部電極の上に配置されるＣＭＲメモリ膜を形成するステップは、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）メモリ膜を形成するステップを含む。ここで、ｘは０．１〜０．６の領域であり、その厚さは１０〜２００ｎｍの範囲である。しかし、他のメモリ抵抗器材料は当該技術分野において周知である。
【００５２】
別の局面において、ステップ７０２において下部電極を形成するステップは、所定面積を有する下部電極を形成するステップ、および下部電極の面積におよそ等しい面積を有する上部電極を形成するステップを含む。同様に、ステップ７０４においてＣＭＲ膜を形成するステップは、下部電極の面積におよそ等しい面積を有するＣＭＲ膜を形成するステップを含む。言い換えると、メモリセルは対称な構造を有する。
【００５３】
図８は、ＲＲＡＭバッファ化層メモリセルを形成するための本発明の方法を例示するフローチャートである。この方法はステップ８００において開始する。ステップ８０２は、ソースおよびドレイン活性領域を有するＣＭＯＳトランジスタを形成する。ステップ８０４は、金属レベル間相互接続をトランジスタ活性領域（ソースまたはドレインのいずれでもよい）に形成する。ステップ８０６は、レベル間相互接続の上に配置される下部電極を形成する。ステップ８０８は、下部電極の上に配置されるＣＭＲメモリ膜を形成する。ステップ８１０は、メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成する。ステップ８１２は、半導体バッファ層の上に配置される上部電極を形成する。
【００５４】
図９は、バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための本発明の方法を例示するフローチャートである。この方法は、ステップ９００において開始する。ステップ９０２は、第１極性を有する第１電圧パルスをメモリセル上部電極に印加する。ステップ９０４は、第１パルスに応答して、メモリ安定半導体領域によって上部電極からバッファ化されたＣＭＲメモリ膜中に低抵抗を生成する。ステップ９０６は、第２極性（第１極性の反対）を有する第２電圧パルスをメモリセル上部電極に印加する。ステップ９０８は、第２パルスに応答して、ＣＭＲメモリ膜中に高抵抗を生成する。ステップ９１０は、第１および第２極性を含む群から選択された極性、および５マイクロ秒よりも大きなパルス幅を有する第３パルスを印加する。ステップ９１２は、第３パルスに応答して、ＣＭＲメモリ膜中に低抵抗を生成する。
【００５５】
いくつかの局面において、第１パルスに応答してＣＭＲメモリ膜中に低抵抗を生成するステップ（ステップ９０４および／またはステップ９１２）は、１０００〜１０ｋオームの範囲の抵抗を生成するステップを含む。第２パルスに応答してＣＭＲメモリ膜中に高抵抗を生成するステップ（ステップ９０８）は、１００ｋ〜１０Ｍオームの範囲の抵抗を生成するステップを含む。これらの抵抗は、少なくとも部分的に、ＣＭＲ膜の厚さに依存する。他の抵抗範囲が、ＣＭＲ膜厚を変化させることによってか、または異なるメモリ抵抗器材料を使用することによって得られ得る。
【００５６】
別の局面において、第１極性を有する第１パルスをメモリセル上部電極に印加するステップ（ステップ９０２）は、５〜５００ナノ秒（ｎｓ）の範囲の幅を有する電圧パルスを印加するステップを含む。同様に、第２極性を有する第２パルスをメモリセル上部電極に印加するステップ（ステップ９０６）は、５〜５００ｎｓの範囲の幅を有する電圧パルスを印加するステップを含む。
【００５７】
異なる局面において、ＣＭＲ膜が１０〜２００ナノメートルの範囲の厚さを有する場合、ステップ９０２は、２〜６ボルトの範囲の電圧振幅を有するパルスを印加する。同様に第２極性を有する第２パルスをメモリセル上部電極に印加するステップ（ステップ９０６）は、２〜６ボルトの範囲の電圧振幅を有するパルスを印加するステップを含む。
【００５８】
上記プログラミング電圧は、バッファ化層が上部電極に隣接するメモリセル構造に対して参照され、かつプログラミングパルスは、上部電極に印加される。プログラミングパルス電圧は、バッファ化エリアが下部電極に隣接して設置されるか、またはプログラミング電圧が下部電極に印加されるかのいずれの場合にも反転される。
【００５９】
バッファ化層メモリ、対応するＲＲＡＭ構造、プログラミング手順、および製造プロセスが提示された。幅、厚さ、および材料などの具体的な詳細が本発明を例示するために使用された。しかし、本発明はこれらの例だけに限定されない。本発明の他の変例および実施形態が当業者に想起される。
【図面の簡単な説明】
【００６０】
【図１】対称ＣＭＲ膜メモリセルの図である。
【図２】本発明のバッファ化層メモリセルの部分断面図である。
【図３】図２のメモリデバイスの平面図である。
【図４】本発明のＲＲＡＭバッファ化層メモリセルの部分断面図である。
【図５】バッファ化層メモリセルの部分断面図である。
【図６】本発明のメモリセルの別の局面を表す部分断面図である。
【図７】バッファ化メモリセルを形成するための本発明の方法を例示するフローチャートである。
【図８】ＲＲＡＭバッファ化層メモリセルを形成するための本発明の方法を例示するフローチャートである。
【図９】バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための本発明の方法を例示するフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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