(57)【特許請求の範囲】
【請求項１】
ビット線と、ワード線と、前記ビット線と前記ワード線との間に接続された第１のメモリセルとを含むメモリセルアレイと、
リフレッシュ制御回路と
を備えたメモリであって、
前記リフレッシュ制御回路は、アクセス動作を通じて、前記第１のメモリセルに、記憶されたデータを反転させる第１の方向の電界を提供する第１の電圧パルスと、記憶されたデータを反転させない前記第１の方向とは逆方向の第２の方向の電界を提供する第２の電圧パルスとを印加するように構成されており、
前記アクセス動作は、選択されたメモリセルに対して実行される読み出し動作、再書き込み動作、書き込み動作のうちの少なくとも１つを含み、
前記リフレッシュ制御回路は、前記第１のメモリセルに対して、残留分極量を回復させるための回復動作を実行するようにさらに構成されており、
前記第１のメモリセルは、前記選択されたメモリセル以外の選択されていないメモリセルを含み、
前記リフレッシュ制御回路は、１つのダミーセルをさらに含み、
前記リフレッシュ制御回路は、前記ダミーセルに、前記第１の電圧パルスと実質的に同一のパルス幅を有する第３の電圧パルス＋１／３Ｖｃｃと、前記第２の電圧パルスと実質的に同一のパルス幅を有する第４の電圧パルス−１／３Ｖｃｃとを印加するようにさらに構成されており、
前記リフレッシュ制御回路は、前記第１のメモリセルに前記第１の電圧パルスおよび前記第２の電圧パルスを印加することに対応して、前記ダミーセルに、前記第３の電圧パルスおよび前記第４の電圧パルスを印加し、前記ダミーセルの残留分極量が所定量を超えた場合に、前記第１のメモリセルに対する回復動作を開始するようにさらに構成されている、メモリ。
【請求項２】
前記リフレッシュ制御回路は、前記メモリセルアレイの任意のメモリセルにおける残留分極量を維持するために、前記回復動作を実行するようにさらに構成されている、請求項１に記載のメモリ。
【請求項３】
前記リフレッシュ制御回路は、前記任意のメモリセルにおける残留分極量が所定量を超過すると見込まれる場合、前記回復動作を前記残留分極量の劣化の後に実行するようにさらに構成されている、請求項２に記載のメモリ。
【請求項４】
前記リフレッシュ制御回路は、前記読み出し動作によって読み出されたデータが第１のデータであるかまたは第２のデータであるかに基づいて、前記第１の電圧パルスおよび前記第２の電圧パルスを前記第１のメモリセルに印加するために用いられる手法を変更することによって前記回復動作を実行するようにさらに構成されている、請求項１に記載のメモリ。
【請求項５】
前記リフレッシュ制御回路は、前記選択されたメモリセルに対して実行される読み出し動作の回数と同じ回数分、前記第１のメモリセルに前記第１の電圧パルスを印加し、前記選択されたメモリセルに対して実行される再書き込み動作の回数と同じ回数分、前記第１のメモリセルに前記第２の電圧パルスを印加することによって前記回復動作を実行するようにさらに構成されている、請求項４に記載のメモリ。
【請求項６】
前記リフレッシュ制御回路は、前記選択されたメモリセルのワード線に接続されている全てのメモリセルに対して１つずつ回復処理を実行するようにさらに構成されている、請求項１に記載のメモリ。
【請求項７】
前記リフレッシュ制御回路は、前記選択されたメモリセルのワード線に接続されている全てのメモリセルに対して一括して回復処理を実行するようにさらに構成されている、請求項１に記載のメモリ。
【請求項８】
前記リフレッシュ制御回路は、前記第１のメモリセルにおける前記残留分極量の劣化が所定量を超過した場合に前記第１のメモリセルに対する前記回復動作を開始するように構成されている回復動作制御回路を含む、請求項１に記載のメモリ。
【請求項９】
前記第１のメモリセルは、強誘電体キャパシタを含み、
前記メモリは、前記アクセス動作または前記回復動作の少なくともいずれかにおいて、前記選択されたメモリセルには、所定のパルス幅を有する高い電圧の電圧パルスを印加する一方で、前記第１のメモリセルには、前記所定のパルス幅を有する低い電圧の電圧パルスを印加するように構成されており、
前記メモリは、前記メモリが前記強誘電体キャパシタに前記高い電圧の電圧パルスを印加した場合には、分極反転を生じさせるが、前記メモリが前記強誘電体キャパシタに前記低い電圧の電圧パルスを印加した場合には、実質的に分極反転を生じさせないようなパルス幅に前記所定のパルス幅を設定するようにさらに構成されている、請求項１に記載のメモリ。
【請求項１０】
第１のメモリセルを含むメモリセルアレイにおける方法であって、前記第１のメモリセルは、選択されたメモリセル以外の選択されていないメモリセルを含み、前記メモリセルアレイは、１つのダミーセルをさらに含み、前記方法は、
前記メモリセルアレイの前記選択されたメモリセルに対してアクセス動作を実行することと、
記憶されたデータを反転させる第１の方向の第１の電界を提供するために、前記選択されたメモリセルに対する前記アクセス動作の間に、前記メモリセルアレイの前記第１のメモリセルに第１の電圧パルスを印加することと、
記憶されたデータを反転させない前記第１の方向とは逆方向の第２の方向の第２の電界を提供するために、前記アクセス動作の間に、前記第１のメモリセルに第２の電圧パルスを印加することと
前記ダミーセルに、前記第１の電圧パルスと実質的に同一のパルス幅を有する第３の電圧パルス＋１／３Ｖｃｃと、前記第２の電圧パルスと実質的に同一のパルス幅を有する第４の電圧パルス−１／３Ｖｃｃとを印加することをさらに含み、前記第３の電圧パルスおよび前記第４の電圧パルスを印加することは、前記第１のメモリセルに前記第１の電圧パルスおよび前記第２の電圧パルスを印加することに対応して実行され、前記ダミーセルの残留分極量が所定量を超えた場合に、前記第１のメモリセルに対する回復動作が開始されることと
を含む、方法。
【請求項１１】
第１のメモリセルを含むメモリセルアレイを含む装置であって、前記第１のメモリセルは、選択されたメモリセル以外の選択されていないメモリセルを含み、前記メモリセルアレイは、１つのダミーセルをさらに含み、前記装置は、
前記メモリセルアレイのメモリセルを選択する手段と、
前記選択された第１のメモリセルに対するアクセス動作の間に、前記メモリセルアレイの第１のメモリセルに、記憶されたデータを反転させる第１の方向の第１の電界を提供する第１の電圧パルスを印加する手段とを備え、
前記印加する手段は、前記アクセス動作の間に、前記第１のメモリセルに、記憶されたデータを反転させない前記第１の方向とは逆方向の第２の方向の第２の電界を提供する第２の電圧パルスをさらに印加し、
前記印加する手段は、前記ダミーセルに、前記第１の電圧パルスと実質的に同一のパルス幅を有する第３の電圧パルス＋１／３Ｖｃｃと、前記第２の電圧パルスと実質的に同一のパルス幅を有する第４の電圧パルス−１／３Ｖｃｃとを印加し、前記第３の電圧パルスおよび前記第４の電圧パルスは、前記第１のメモリセルに前記第１の電圧パルスおよび前記第２の電圧パルスを印加することに対応して印加され、前記ダミーセルの残留分極量が所定量を超えた場合に、前記第１のメモリセルに対する回復動作が開始される、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関する。
【背景技術】
【０００２】
従来、不揮発性メモリの１つとして、強誘電体メモリが知られている。このような強誘電体メモリは、たとえば、特開２００１−２１０７９５号公報に開示されている。この従来の強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。また、強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるという利点と、不揮発性であるという利点とを兼ね備えた理想のメモリとして脚光を浴びている。【０００３】
図３３は、従来の一例による単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図３４は、従来の一例による単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。図３３を参照して、従来の一例による単純マトリックス方式の強誘電体メモリのメモリセル５０１は、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる単一の強誘電体キャパシタ５０１ａにより構成されている。【０００４】
ここで、従来の一例による単純マトリックス方式の強誘電体メモリの動作を図３３および図３４を参照して説明する。なお、読み出し動作時および書き込み動作時にワード線ＷＬおよびビット線ＢＬに印加される電圧を以下の表１に示す。【０００５】
【表１】
0004753873.tif 000002
【０００６】
書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ５０１ａの両端は同一電位となっている。データ「０」を書き込むときには、選択したワード線ＷＬ（選択ＷＬ）にＶｃｃの電圧を印加するとともに、選択したビット線ＢＬ（選択ＢＬ）に０Ｖの電圧を印加する。この時、強誘電体キャパシタ５０１ａには、Ｖｃｃの電位差が印加される。これにより、選択したメモリセル５０１の強誘電体キャパシタ５０１ａの分極状態は、図３４に示したＡ点に移る。その後、強誘電体キャパシタ５０１ａの両端を同一電位にすると、強誘電体キャパシタ５０１ａの分極状態は、図３４に示す「０」に遷移する。データ「１」を書き込むときには、選択ＷＬに０Ｖの電圧を印加するとともに、選択ＢＬにＶｃｃの電圧を印加する。この時、強誘電体キャパシタ５０１ａ（図３３参照）には、−Ｖｃｃの電位差が印加される。これにより、選択したメモリセル５０１の強誘電体キャパシタ５０１ａの分極状態は、図３４のＢ点に移る。この後、強誘電体キャパシタ５０１ａの両端を同一電位にすると、強誘電体キャパシタ５０１ａ（図３３参照）の分極状態は、図３４に示す「１」に遷移する。【０００７】
また、読み出し動作としては、まず、選択ＢＬを０Ｖの電圧にプリチャージした後、フローティング状態とする。次に、選択ＷＬをＶｃｃの電圧に立ち上げる。このときの選択ＷＬと選択ＢＬとの電位差Ｖｃｃは、強誘電体キャパシタ５０１ａ（図３３参照）の容量をＣＦＥ、選択したビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。また、強誘電体キャパシタ５０１ａの容量ＣＦＥは、保持されているデータ（「０」または「１」）によって、Ｃ０またはＣ１として近似することができる。そのため、選択したビット線ＢＬの電位は以下の式（１）および式（２）によって表される。【０００８】
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ      ・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ      ・・・・・（２）
上記式（１）は、データ「０」が保持されているときの選択ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときの選択ＢＬの電位Ｖ１を示している。【０００９】
上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセル５０１のデータは破壊されるので、データの読み出し後に、読み出しデータに応じた再書き込み動作（リストア）を行う。
しかしながら、図３３に示した従来の一例による単純マトリックス方式の強誘電体メモリでは、全ての非選択のメモリセル５０１には、書き込み動作時および読み出し動作時に、１／３Ｖｃｃの電位差が印加されることになるので、図３５に示すように、強誘電体膜の持つヒステリシス特性によって、強誘電体キャパシタ５０１ａの分極量が減少するという不都合がある。その結果、非選択のメモリセル５０１のデータが消失するディスターブ現象が発生するという問題点がある。
【発明の開示】
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、非選択メモリセルのデータが消失するディスターブ現象を抑制することが可能なメモリを提供することである。
【００１１】
上記目的を達成するために、この発明の第１の局面におけるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続されたメモリセルとを含むメモリセルアレイを備え、選択されたメモリセルに対して行われる、読み出し動作、再書き込み動作および書き込み動作の少なくとも１つを含むアクセス動作を通じて、メモリセルに、記憶データを反転させる第１の方向の電界を与える第１電圧パルスと、記憶データを反転させない第１の方向と逆方向の電界を与える第２電圧パルスとを印加するとともに、メモリセルに対して、残留分極量を回復させるための回復動作を行う。
【００１２】
この第１の局面によるメモリでは、上記のように、選択されたメモリセルに対して行われる、読み出し、再書き込み動作および書き込み動作の少なくとも１つを含むアクセス動作を通じて、非選択のメモリセルに、互いに逆方向の第１電圧パルスおよび第２電圧パルスを印加することによって、非選択のメモリセルにおいて残留分極量の劣化と劣化の打ち消し（回復）とが行われるので、非選択のメモリセルの残留分極量が一方的に劣化するのを抑制することができる。これにより、非選択のメモリセルのディスターブ現象を抑制することができる。また、アクセス動作により任意のメモリセルに残留分極量の劣化が発生した場合にも、メモリセルに対して、残留分極量を回復させるための回復動作を行うことによって、残留分極量の劣化が発生したメモリセルの残留分極量を回復させることができる。これにより、アクセス動作により任意のメモリセルに残留分極量の劣化が発生した場合にも、残留分極量の劣化が発生することに起因して、メモリセルのディスターブ現象が発生するのを確実に抑制することができる。
【００１３】
上記第１の局面によるメモリにおいて、好ましくは、回復動作が行われることにより、回復動作を行うメモリセル以外のメモリセルは、記憶データの判別が可能な残留分極量が維持される。このように構成すれば、回復動作により回復動作を行うメモリセルの残留分極量の劣化を回復させながら、回復動作を行うメモリセル以外のメモリセルに残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。
【００１４】
上記第１の局面によるメモリにおいて、好ましくは、回復動作は、アクセス動作により任意のメモリセルに所定量以上の残留分極量の劣化が発生した後に行う。このように構成すれば、回復動作をアクセス動作毎に毎回行う場合に比べて、回復動作の動作時間を大幅に低減することができる。これにより、回復動作を行った場合にも、メモリの動作数が増大するのを抑制することができる。
【００１５】
上記第１の局面によるメモリにおいて、好ましくは、メモリセルは、選択したビット線と選択したワード線とに繋がる選択メモリセルと、選択メモリセル以外の非選択メモリセルとを含み、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、メモリセルに、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを印加し、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、メモリセルに第１電圧パルスおよび第２電圧パルスを印加するための手法を変更することにより行われる。このように構成すれば、回復動作時に選択メモリセルに対して行われる読み出しおよび再書き込み動作によって選択メモリセルの残留分極量の劣化を回復させながら、非選択メモリセルに印加される互いに逆方向の第１電圧パルスおよび第２電圧パルスによって、非選択メモリセルにおいて発生する残留分極量の一方的な劣化を抑制することができる。これにより、選択メモリセルの残留分極量の劣化を回復させながら、非選択メモリセルに残留分極量の劣化が発生するのを抑制することができるので、全てのメモリセルにおいて、残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。また、回復動作の際に読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、メモリセルに第１電圧パルスおよび第２電圧パルスを印加するための手法を変更することによって、データが第１データの場合と第２データの場合とでそれぞれ別個に、必要な回数分だけ非選択メモリセルに互いに逆方向の電圧を印加することができる。
【００１６】
この場合において、好ましくは、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、メモリセルに、第１電圧パルスおよび第２電圧パルスを、それぞれ、同じ回数ずつ印加することにより行われる。このように構成すれば、非選択メモリセルにおいて発生する残留分極量の劣化を確実に打ち消すことができる。
【００１７】
上記第１の局面によるメモリにおいて、好ましくは、回復動作は、選択したワード線に繋がる全てのメモリセルに対して１つずつ行われる。このように構成すれば、容易に、選択したワード線に繋がる全てのメモリセルの残留分極量の劣化を回復させることができる。これにより、メモリセルアレイに含まれる全てのワード線を順次選択するとともに、その選択したワード線に繋がる全てのメモリセルに対して１つずつ回復動作を行えば、容易に、メモリセルアレイに含まれる全てのメモリセルの残留分極量の劣化を回復させることができる。
【００１８】
上記第１の局面によるメモリにおいて、好ましくは、回復動作は、選択したワード線に繋がる全てのメモリセルに対して一括して行われる。このように構成すれば、容易に、選択したワード線に繋がる全てのメモリセルの残留分極量の劣化を回復させることができる。これにより、メモリセルアレイに含まれる全てのワード線を順次選択するとともに、その選択したワード線に繋がる全てのメモリセルに対して一括して回復動作を行えば、容易に、メモリセルアレイに含まれる全てのメモリセルの残留分極量の劣化を回復させることができる。
【００１９】
上記第１の局面によるメモリにおいて、好ましくは、アクセス動作によりメモリセルに所定量以上の残留分極量の劣化が発生したことに基づいて、メモリセルに対する回復動作を開始させるための回復動作制御回路をさらに備えている。このように構成すれば、容易に、回復動作制御回路により、メモリセルに所定量以上の残留分極量の劣化が発生した後、メモリセルに対する回復動作を行うことができる。
【００２０】
この場合において、好ましくは、アクセス動作を通じてメモリセルに第１電圧パルスと第２電圧パルスとが印加されるのに対応して、第１の方向の電界を与えるとともに、第１電圧パルスと実質的に同じ電圧を有する第３電圧パルスと、第１の方向と逆方向の電界を与えるとともに、第２電圧パルスと実質的に同じ電圧を有する第４電圧パルスとが印加されるダミーセルを含み、回復動作制御回路は、ダミーセルに所定量以上の残留分極量の劣化が発生したことに応答して、メモリセルに対する回復動作を開始させる。このように構成すれば、容易に、アクセス動作により、メモリセルと同じ分極特性を有するダミーセルに所定量以上の残留分極量の劣化が発生したことに応答して、回復動作制御回路によりメモリセルに対する回復動作を開始させることができる。
【００２１】
上記第１の局面によるメモリにおいて、好ましくは、メモリセルは、強誘電体キャパシタを含み、アクセス動作時および回復動作時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧の電圧パルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧の電圧パルスを印加し、所定のパルス幅は、強誘電体キャパシタに高い電圧の電圧パルスを印加した場合には、分極反転を生じるとともに、強誘電体キャパシタに低い電圧の電圧パルスを印加した場合には実質的に分極反転を生じないようなパルス幅に設定されている。このように構成すれば、アクセス動作時および回復動作時の少なくとも一方の時に、選択されたメモリセルに対しては、分極反転に伴う書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、アクセス動作時および回復動作時の少なくとも一方の時に、非選択のメモリセルにおけるディスターブ現象をより有効に回避することができる。
【００２２】
この発明の第２の局面におけるメモリは、複数の不揮発性のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、メモリセルに対して再書き込みするためのリフレッシュ手段と、メモリセルアレイ内の全てのメモリセルに対するアクセス回数を検出する第１回数検出手段と、所定数のメモリセル毎のアクセス動作を検出するアクセス動作検出手段とを備え、リフレッシュ手段は、第１回数検出手段によって全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことと、アクセス動作検出手段の検出結果とに基づいて、所定数のメモリセルの属する少なくとも１つのメモリセルブロックに含まれるメモリセルに対して再書き込みを行う。
【００２３】
この第２の局面によるメモリでは、上記のように、所定数のメモリセル毎のアクセス動作を検出するアクセス動作検出手段を設けるとともに、リフレッシュ手段がアクセス動作検出手段の検出結果に基づいて、所定数のメモリセルの属する少なくとも１つのメモリセルブロックに含まれるメモリセルに対して再書き込みを行うように構成することによって、所定数のメモリセルの属するメモリセルブロック内のメモリセルに限定して再書き込みを行うことができるので、リフレッシュ動作時にメモリセルアレイに含まれる全てのメモリセルに対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセルが他のメモリセルのリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。また、リフレッシュ手段が、第１回数検出手段によって全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロックに対するアクセス回数を検出して、各メモリセルブロックに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、メモリの制御を簡素化することができる。
【００２４】
上記第２の局面によるメモリにおいて、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、第１回数検出手段によって全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことと、第１保持手段によって対応するメモリセルブロックに対するアクセス動作が有ったことが保持されていることとに基づいて、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して再書き込みを行う。このように構成すれば、容易に、アクセス動作が有ったメモリセルブロック内のメモリセルに限定して再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００２５】
上記第２の局面によるメモリにおいて、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段を含み、リフレッシュ手段は、第１回数検出手段によって全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことと、第２回数検出手段によって対応するメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたこととに基づいて、少なくとも１つのメモリセルブロックに含まれる全てのメモリセルに対して再書き込みを行う。このように構成すれば、容易に、アクセス回数が所定回数に達したことによりリフレッシュ動作が必要なメモリセルブロックを選択してリフレッシュ動作を行うことができる。
【００２６】
上記第２の局面によるメモリにおいて、好ましくは、所定数のメモリセルがそれぞれ接続される複数のワード線をさらに備え、アクセス動作検出手段は、ワード線毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、第１回数検出手段によって全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことと、第１保持手段によって対応するワード線に対するアクセス動作が有ったことが保持されていることとに基づいて、少なくとも１つのワード線に対応するメモリセルブロックに含まれるメモリセルに対して再書き込みを行う。このように構成すれば、容易に、アクセス動作が有ったワード線に対応するメモリセルブロック内のメモリセルに限定して再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００２７】
この場合において、好ましくは、第１保持手段は、ワード線毎に設けられている。このように構成すれば、容易に、第１保持手段に基づいてアクセス動作が有ったワード線に対応するメモリセルブロックを選択することができる。
【００２８】
上記ワード線毎のアクセス動作の有無を保持する第１保持手段を含む構成において、好ましくは、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段をさらに備え、第２回数検出手段によって少なくとも１つのメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたときに、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が有ったことが保持されている場合には、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段は、アクセス動作の無かったことが保持される状態に変化され、リフレッシュ手段は、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が無かったことが保持されている場合には、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して再書き込みを行わない。このように構成すれば、対応する全てのワード線を介してアクセス動作が行われることにより比較的均等にメモリセルに対するアクセス動作が行われることによってディスターブの影響が小さいと考えられるメモリセルブロックには、再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００２９】
この場合において、好ましくは、第２回数検出手段は、メモリセルブロック毎に設けられている。このように構成すれば、容易に、第２回数検出手段によりメモリセルブロック毎のアクセス回数を検出することができる。
【００３０】
上記第２の局面によるメモリにおいて、好ましくは、電源の立ち上げ時に、リフレッシュ手段は、メモリセルに対して再書き込みを行う。このように構成すれば、電源を立ち上げる毎にメモリセルに対してリフレッシュ動作を行うことができる。これにより、メモリセルに対するアクセス回数がリフレッシュ動作を行うための所定回数に達する前に電源を立ち下げることによりリフレッシュ動作を行う前にカウンタで検出されたアクセス回数のデータが消失した場合にも、その後の電源の立ち上げの際にメモリセルをリフレッシュすることができる。その結果、電源の立ち上げと立ち下げとを繰り返す場合にも、メモリセルにディスターブが累積されるのを抑制することができるので、ディスターブによるデータの消失を確実に抑制することができる。
【００３１】
この場合において、好ましくは、電源の立ち上げを検出する電源立ち上げ検出手段をさらに備え、リフレッシュ手段は、電源立ち上げ検出手段の検出結果に基づいて、メモリセルに対して再書き込みを行う。このように構成すれば、容易に、電源の立ち上げ時にメモリセルに対して再書き込みを行うことができる。
【００３２】
この発明の第３の局面におけるメモリは、不揮発性のメモリセルと、メモリセルに対して再書き込みするためのリフレッシュ手段とを備え、リフレッシュ手段は、電源立ち上げ時に、メモリセルに対して読み出しおよび再書き込みを行う。
【００３３】
この第３の局面によるメモリでは、上記のように、電源の立ち上げ時に、リフレッシュ手段によりメモリセルに対して読み出しおよび再書き込みを行うことによって、電源を立ち上げる毎にメモリセルに対してリフレッシュ動作を行うことができる。これにより、所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセルに累積されるのを抑制することができる。その結果、累積されたディスターブによりメモリセルのデータが消失するのを抑制することができる。
【００３４】
上記第３の局面によるメモリにおいて、好ましくは、メモリセルに対するアクセス回数を検出する第１回数検出手段をさらに備え、リフレッシュ手段は、電源立ち上げ時に加えて、少なくとも第１回数検出手段によってメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて、メモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、電源立ち上げ時に加えて、少なくとも第１回数検出手段によってメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合にも、メモリセルに対して読み出しおよび再書き込みを行うことができる。これにより、より確実にディスターブによるデータの消失を抑制することができる。
【００３５】
上記第３の局面によるメモリにおいて、好ましくは、メモリセルは、複数設けられ、複数のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、所定数のメモリセル毎のアクセス動作を検出するアクセス動作検出手段とをさらに備え、リフレッシュ手段は、電源立ち上げ時に加えて、少なくともアクセス動作検出手段の検出結果に基づいて、所定数のメモリセルの属する少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、所定数のメモリセルの属するメモリセルブロック内のメモリセルに限定して読み出しおよび再書き込みを行うことができるので、リフレッシュ動作時にメモリセルアレイに含まれる全てのメモリセルに対して順次読み出しおよび再書き込みを行う場合に比べて、既に読み出しおよび再書き込み（リフレッシュ）されたメモリセルが他のメモリセルのリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００３６】
この場合において、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、電源立ち上げ時に加えて、少なくとも第１保持手段によって対応するメモリセルブロックに対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、アクセス動作が有ったメモリセルブロック内のメモリセルに限定して再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００３７】
上記アクセス動作検出手段を含む構成において、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段を含み、リフレッシュ手段は、電源立ち上げ時に加えて、少なくとも第２回数検出手段によって対応するメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたことに基づいて、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、アクセス回数が所定回数に達したことによりリフレッシュ動作が必要なメモリセルブロックを選択してリフレッシュ動作を行うことができる。
【００３８】
上記アクセス動作検出手段を含む構成において、好ましくは、所定数のメモリセルがそれぞれ接続される複数のワード線をさらに備え、アクセス動作検出手段は、ワード線毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、電源立ち上げ時に加えて、少なくとも第１保持手段によって対応するワード線に対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つのワード線に対応するメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、アクセス動作が有ったワード線に対応するメモリセルブロック内のメモリセルに限定して読み出しおよび再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００３９】
なお、本発明では、以下のような構成も考えられる。すなわち、上記第１の局面によるメモリにおいて、好ましくは、メモリセルは、選択したワード線に繋がる選択メモリセルと、選択メモリセル以外のメモリセルである非選択メモリセルとを含み、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、メモリセルに、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを印加するか、または、実質的に電圧パルスを印加しないことにより行われる。このように構成すれば、回復動作時に選択メモリセルに対して行われる読み出しおよび再書き込み動作によって選択メモリセルの残留分極量の劣化を回復させることができる。また、非選択メモリセルに互いに逆方向の第１電圧パルスおよび第２電圧パルスを印加する場合には、残留分極量の一方的な劣化を抑制することができ、実質的に電圧パルスを印加しない場合には、残留分極量の劣化が発生するのを抑制することができる。これにより、全てのメモリセルにおいて、残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。
【００４０】
この場合において、好ましくは、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、メモリセルに、第１電圧パルスおよび第２電圧パルスを、それぞれ、同じ回数ずつ印加することにより行われる。このように構成すれば、非選択メモリセルにおいて発生する残留分極量の劣化と劣化の打ち消し（回復）とが同じ回数ずつ行われるので、残留分極量の劣化を確実に抑制することができる。
【００４１】
また、上記第１の局面によるメモリにおいて、好ましくは、メモリセルに対するアクセス回数を計数するための計数手段をさらに備え、回復動作は、計数手段によって計数されたメモリセルに対する所定のアクセス回数毎に行われる。このように構成すれば、回復動作を行うアクセス回数を調節することにより、通常のアクセス動作に加えて回復動作を行った場合にも、メモリの動作数が大幅に増大するのを抑制することができる。
【００４２】
また、上記第１の局面によるメモリにおいて、好ましくは、メモリセルに対するアクセス時間を計測するための計測手段をさらに備え、回復動作は、計測手段によって計測されたメモリセルに対する所定のアクセス時間が経過する毎に行われる。このように構成すれば、回復動作を行うアクセス時間を調節することにより、通常のアクセス動作に加えて回復動作を行った場合にも、メモリの動作数が大幅に増大するのを抑制することができる。
【００４３】
また、上記第３の局面によるメモリにおいて、好ましくは、電源の立ち上げを検出する電源立ち上げ検出手段をさらに備え、リフレッシュ手段は、電源立ち上げ検出手段が電源の立ち上げを検出したことに応答して、メモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、電源の立ち上げ時にメモリセルに対して読み出しおよび再書き込み（リフレッシュ）を行うことができる。
【００４４】
また、上記アクセス動作検出手段がワード線毎のアクセス動作の有無を保持する第１保持手段を含む構成において、好ましくは、第１保持手段は、ワード線毎に設けられている。このように構成すれば、容易に、第１保持手段に基づいてアクセス動作が有ったワード線に対応するメモリセルブロックを選択することができる。
【００４５】
また、上記アクセス動作検出手段がワード線毎のアクセス動作の有無を保持する第１保持手段を含む構成において、好ましくは、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段をさらに備え、第２回数検出手段によって少なくとも１つのメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたときに、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が有ったことが保持されている場合には、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段は、アクセス動作の無かったことが保持される状態に変化され、リフレッシュ手段は、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が無かったことが保持されている場合には、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行わない。このように構成すれば、対応する全てのワード線を介してアクセス動作が行われることにより比較的均等にメモリセルに対するアクセス動作が行われることによってディスターブの影響が小さいと考えられるメモリセルブロックには、再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による読み出しおよび再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００４６】
この場合において、好ましくは、第２回数検出手段は、メモリセルブロック毎に設けられている。このように構成すれば、容易に、第２回数検出手段によりメモリセルブロック毎のアクセス回数を検出することができる。
【図面の簡単な説明】
【００４７】
【図１】図１は、本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図２】図２は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの等価回路図である。
【図３】図３は、図１に示した第１実施形態による強誘電体メモリのリフレッシュ制御回路の構成を示したブロック図である。
【図４】図４は、本発明の第１実施形態によるメモリセルアレイの選択セルと非選択セルとを説明するための概略図である。
【図５】図５は、本発明の第１実施形態による読み出しおよび再書き込み動作（通常アクセス動作）およびリフレッシュ動作を説明するための電圧波形図である。
【図６】図６は、本発明の第１実施形態による強誘電体メモリの動作を説明するためのヒステリシス図である。
【図７】図７は、本発明の第１実施形態による書き込み動作（通常アクセス動作）を説明するための電圧波形図である。
【図８】図８は、本発明の第１実施形態による書き込み動作（通常アクセス動作）を説明するための電圧波形図である。
【図９】図９は、本発明の第１実施形態による強誘電体メモリの残留分極量の劣化の蓄積について説明するためのヒステリシス図である。
【図１０】図１０は、本発明の第１実施形態による強誘電体メモリのメモリセルの残留分極量とバイポーラパルスの印加回数との関係を示した相関図である。
【図１１】図１１は、本発明の第１実施形態による強誘電体メモリの読み出し電位差とバイポーラパルスの印加回数との関係を示した相関図である。
【図１２】図１２は、本発明の第２実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図１３】図１３は、本発明の第２実施形態によるメモリセルアレイにおいて、選択ワード線に接続されたメモリセルが保持するデータを説明するための概略図である。
【図１４】図１４は、本発明の第２実施形態によるメモリセルアレイのセル領域の定義を説明するための図である。
【図１５】図１５は、本発明の第２実施形態による通常アクセス動作およびリフレッシュ動作の読み出しおよび再書き込み動作を説明するための電圧波形図である。
【図１６】図１６は、本発明の第２実施形態による通常アクセス動作の書き込み動作を説明するための電圧波形図である。
【図１７】図１７は、本発明の第３実施形態による強誘電体メモリの全体構成を説明するための模式図である。
【図１８】図１８は、図１７に示した第３実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。
【図１９】図１９は、図１７に示した第３実施形態による強誘電体メモリのメモリセルアレイの構成を説明するための模式図である。
【図２０】図２０は、本発明の第４実施形態による強誘電体メモリの構成を説明するための模式図である。
【図２１】図２１は、本発明の第５実施形態による強誘電体メモリの構成を説明するための模式図である。
【図２２】図２２は、図２１に示した第５実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの構成を説明するための模式図である。
【図２３】図２３は、本発明の第６実施形態による強誘電体メモリの全体構成を説明するための模式図である。
【図２４】図２４は、図２３に示した第６実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。
【図２５】図２５は、図２３に示した第６実施形態による強誘電体メモリのメモリセルアレイの構成を説明するための模式図である。
【図２６】図２６は、図２３に示した第６実施形態による強誘電体メモリの電源立ち上げ検出部の構成を説明するための回路図である。
【図２７】図２７は、本発明の第６実施形態による強誘電体メモリの電源立ち上げ検出部の動作について説明するための電圧波形図である。
【図２８】図２８は、本発明の第７実施形態による強誘電体メモリの構成を説明するための模式図である。
【図２９】図２９は、本発明の第８実施形態による強誘電体メモリの構成を説明するための模式図である。
【図３０】図３０は、図２９に示した第８実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの構成を説明するための模式図である。
【図３１】図３１は、本発明の第１実施形態の第１の変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図３２】図３２は、本発明の第１実施形態の第２の変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図３３】図３３は、従来の一例による単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。
【図３４】図３４は、従来の一例による単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。
【図３５】図３５は、従来の一例による単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態を図面に基づいて説明する。【００４９】
（第１実施形態）
まず、図１〜図３を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの構成について説明する。第１実施形態の強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、リフレッシュ制御回路８と、電圧センスアンプからなるリードアンプ９と、出力バッファ１０と、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１とを備えている。なお、リフレッシュ制御回路８は、本発明の「回復動作制御回路」の一例である。【００５０】
メモリセルアレイ１は、図２に示すように、強誘電体キャパシタ１２ａのみからなる単純マトリックス方式のメモリセル１２を複数個含んでいる。すなわち、第１実施形態による単純マトリックス方式のメモリセル１２は、図３４に示した従来の単純マトリックス方式のメモリセル５０１と同様、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ１２ａにより構成されている。また、図１に示すように、メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、カラムデコーダ３が接続されている。ロウデコーダ２およびカラムデコーダ３には、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１が接続されている。これにより、非選択ワード線ＷＬ（非選択ＷＬ）および非選択ビット線ＢＬ（非選択ＢＬ）には、１／３Ｖｃｃおよび２／３Ｖｃｃの電圧を印加可能である。また、ロウデコーダ２およびカラムデコーダ３は、選択ワード線ＷＬ（選択ＷＬ）および選択ビット線ＢＬ（選択ＢＬ）に、Ｖｃｃ（電源電圧または電源電圧に基づいて生成された電圧）および０Ｖの電圧を印加可能なように構成されている。【００５１】
ここで、第１実施形態では、リフレッシュ制御回路８は、メモリセル１２（図２参照）に書き込み動作直後の残留分極量から約１０％以上の残留分極量の劣化が発生したときに、全てのメモリセル１２に対するリフレッシュ動作を開始させるために設けられている。なお、このリフレッシュ動作は、本発明の「回復動作」の一例であり、メモリセル１２の残留分極量を書き込み動作直後の残留分極量に回復させるための動作である。このリフレッシュ制御回路８は、図３に示すように、パルスジェネレータ８ａと、ダミーセル８ｂと、基準電圧発生回路８ｃと、オペアンプ８ｄとによって構成されている。パルスジェネレータ８ａは、ライトアンプ６（図１参照）からの出力信号を受けて、バイポーラパルスを生成する機能を有している。このバイポーラパルスは、ダミーセル８ｂに対して互いに逆方向の電界を与えるとともに、同じ電圧を有する一対の電圧パルスからなる。具体的には、バイポーラパルスは、＋１／３Ｖｃｃの電圧パルスと、−１／３Ｖｃｃの電圧パルスとからなる。なお、この±１／３Ｖｃｃの電圧パルスのパルス幅は、読み出しおよび再書き込み動作、および、書き込み動作において、メモリセル１２（図２参照）に印加される電圧パルスのパルス幅と同じになるように設定されている。また、ダミーセル８ｂは、メモリセル１２の強誘電体キャパシタ１２ａ（図２参照）と同様の単一の強誘電体キャパシタからなる。このダミーセル８ｂには、読み出しおよび再書き込み動作、および、書き込み動作において非選択のメモリセル１２（図２参照）に±１／３Ｖｃｃの電圧パルスが１回印加される毎に、パルスジェネレータ８ａから±１／３Ｖｃｃの電圧パルスからなるバイポーラパルスが１回印加されるように構成されている。【００５２】
また、基準電圧発生回路８ｃは、基準電圧Ｖｒｅｆを生成するために設けられている。この基準電圧Ｖｒｅｆは、メモリセル１２およびダミーセル８ｂの書き込み動作直後の残留分極量に対応する読み出し電圧の約９０％の電圧に設定されている。オペアンプ８ｄは、ダミーセル８ｂからの読み出し電圧と、基準電圧Ｖｒｅｆとの差を増幅して入力バッファ７（図１参照）に出力するために設けられている。このオペアンプ８ｄの正側入力端子（＋）には、ダミーセル８ｂからダミーセル８ｂの残留分極量に応じた読み出し電圧が供給される一方、負側入力端子（−）には、基準電圧発生回路８ｃから基準電圧Ｖｒｅｆが供給される。また、オペアンプ８ｄは、ダミーセル８ｂからの読み出し電圧が基準電圧Ｖｒｅｆよりも大きい場合には、正電圧（Ｈレベル）の電圧パルスを出力する一方、ダミーセル８ｂからの読み出し電圧が基準電圧Ｖｒｅｆよりも小さい場合には、負電圧（Ｌレベル）の電圧パルスを出力する。これにより、ダミーセル８ｂの残留分極量が書き込み動作直後の残留分極量から約１０％以上劣化することにより、ダミーセル８ｂの読み出し電圧が書き込み動作直後の読み出し電圧の約９０％の電圧よりも小さくなった場合には、オペアンプ８ｄから負電圧（Ｌレベル）の電圧パルスが出力される。そして、入力バッファ７（図１参照）は、オペアンプ８ｄからの負電圧（Ｌレベル）の電圧パルスを受けて、リフレッシュ動作を開始させるための信号をライトアンプ６（図１参照）に出力する。これにより、メモリセルアレイ１の全てのメモリセル１２に対するリフレッシュ動作が開始されるように構成されている。【００５３】
次に、第１実施形態による単純マトリックス方式の強誘電体メモリにおける通常アクセス時の読み出しおよび再書き込み動作と、通常アクセス時の書き込み動作と、リフレッシュ動作とについて説明する。なお、この動作説明では、図４に示すワード線ＷＬ２とビット線ＢＬ２との交点に位置する第４セルを選択されたメモリセル（以下、選択セルという）として説明する。【００５４】
（読み出しおよび再書き込み動作：通常アクセス動作）
次に、図１〜図６を参照して、第１実施形態による読み出しおよび再書き込み動作について説明する。なお、図５に示すＴ１〜Ｔ４の各期間において、メモリセルに±１／３Ｖｃｃおよび±Ｖｃｃの電位差（電圧パルス）を印加する時間は、それぞれ、同じ時間（Ｔ秒間）とする。また、Ｔ１〜Ｔ４の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。【００５５】
（１）読み出し動作（Ｔ１）
図５に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態（０Ｖ）から、選択ＢＬをフローティング状態にする。なお、選択ＢＬがフローティング状態になっている時間をｔ１秒間とする。同じタイミングで、選択ＷＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、１／３Ｖｃｃおよび２／３Ｖｃｃの電位に立ち上げる。この状態で、選択ＢＬの電位（読み出し電位）を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、選択ＢＬの電位（読み出し電位）と、別途生成された参照電位とを、電圧センスアンプであるリードアンプ９（図１参照）により比較して増幅することによって行う。さらに、データ「０」または「１」の判定終了後、選択ＢＬを再び０Ｖの電位に戻す。その後、選択ＢＬを０Ｖの電位に保持するとともに、選択ＷＬ、非選択ＷＬおよび非選択ＢＬをすべて０Ｖの電位に戻すことにより、一旦スタンバイ状態に戻す。【００５６】
この場合、選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第１セル（図４参照）には、１／３Ｖｃｃの電位差がＴ秒間印加される。また、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルには、１／３Ｖｃｃ−選択ＢＬの電位（フローティング電位）がｔ１秒間印加されるとともに、１／３Ｖｃｃの電位差がＴ−ｔ１秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択ＷＬと選択ＢＬとの交点に位置する選択セルである第４セルには、Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がｔ１秒間印加された後、Ｖｃｃの電位差がＴ−ｔ１秒間印加される。【００５７】
なお、上記したｔ１秒は、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルにおいて、ｔ１秒間に受ける１／３Ｖｃｃ−選択ＢＬの電位による分極量の変化が、Ｔ１−ｔ１秒間に受ける１／３Ｖｃｃによる分極量の変化と比較して十分に小さく、かつ、１／３ＶｃｃがＴ−ｔ１秒間印加されることにより、Ｔ１の期間の分極量の変化がＴ１の期間後のＴ２〜Ｔ４の期間において発生する分極量の変化とほぼ同じ量となるように、十分短い時間ｔ１に設定されているものとする。このようにすれば、このＴ１の期間の読み出し動作において、残留分極量を以下のように変化させることができる。すなわち、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復（劣化の打ち消し）が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、データ「１」が保持されている場合には、データ「１」が破壊されてデータ「０」が書き込まれ、データ「０」が保持されている場合には、データ「０」の残留分極量が保持される。なお、上記した残留分極量の劣化とは、強誘電体キャパシタ１２ａ（図２参照）に蓄積されている電荷量が減少されることをいい、残留分極量の回復（打ち消し）とは、減少した電荷量が増加することをいう。【００５８】
（２）データ「１」再書き込み動作（Ｔ２）
次に、Ｔ２の期間において、選択ＷＬを０Ｖの電位に保持するとともに、選択ＢＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、２／３Ｖｃｃ、および１／３Ｖｃｃの電位に立ち上げる。そして、選択ＷＬを０Ｖに保持するとともに、非選択ＷＬ、選択ＢＬおよび非選択ＢＬをすべて０Ｖに戻すことにより、一旦スタンバイ状態に戻す。このＴ２の期間では、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。【００５９】
また、選択セルである第４セルでは、−Ｖｃｃの電位差がＴ秒間印加されるため、Ｔ１の期間の読み出し動作において、データ「１」が読み出された場合、このＴ２の期間の動作において、データ「１」の再書き込み動作が完了する。すなわち、選択セルである第４セルにおいて、データ「１」が保持されていた場合には、図６に示すように、第４セルの分極状態は、Ｔ１の期間で「１」からＡ点を経由して「０」に遷移した後、Ｔ２の期間で「０」からＢ点を経由して「１」に遷移する。したがって、Ｔ１の期間において、データ「１」が選択セルで読み出された場合には、このＴ２の期間の終了時点で読み出しおよび再書き込み動作を終了させる。【００６０】
（３）データ「０」再書き込みのための補償動作（Ｔ３）
次に、Ｔ３の期間において、選択ＷＬを０Ｖの電位に保持するとともに、選択ＢＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、２／３Ｖｃｃおよび１／３Ｖｃｃの電位に立ち上げる。そして、選択ＷＬを０Ｖの電位に保持するとともに、選択ＢＬ、非選択ＷＬおよび非選択ＢＬをすべて０Ｖの電位に戻すことにより、一旦スタンバイ状態に戻す。このＴ３の期間では、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、選択セルである第４セルでは、上記Ｔ２の期間の動作により保持するデータは「１」になっているが、再度データ「１」を書き込む状態となる。【００６１】
（４）データ「０」再書き込み動作（Ｔ４）
次に、Ｔ４の期間において、選択ＢＬを０Ｖに保持するとともに、選択ＷＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、１／３Ｖｃｃおよび２／３Ｖｃｃの電位に立ち上げる。そして、選択ＢＬを０Ｖの電位に保持するとともに、選択ＷＬ、非選択ＷＬおよび非選択ＢＬをすべて０Ｖの電位に戻すことにより、スタンバイ状態に戻す。このＴ４の期間では、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃ、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、Ｖｃｃの電位差が印加されるため、データ「０」が再書き込みされた状態となっている。このＴ４の期間の動作によって、一連の読み出しおよび再書き込み動作を終了する。【００６２】
なお、Ｔ１の期間の読み出し動作において、データ「０」が読み出された場合には、次のように分極状態が変化することによって、データ「０」が再書き込みされる。すなわち、選択セルである第４セルにデータ「０」が保持されていた場合には、図６に示すように、第４セルの分極状態は、Ｔ１の期間で「０」からＡ点に遷移した後、「０」に戻る。その後、Ｔ２の期間で「０」からＢ点を経由して「１」に遷移する。そして、Ｔ３の期間で「１」からＢ点に遷移した後、「１」に戻る。そして、Ｔ４の期間で「１」からＡ点を経由して「０」に遷移する。これにより、選択セルにデータ「０」が再書き込みされる。【００６３】
この第１実施形態では、通常アクセスの読み出しおよび再書き込み動作において、データ「１」が読み出された場合にはＴ２の期間の動作まで進み、データ「０」が読み出された場合にはＴ４の期間の動作まで進む。その後、それぞれ次回の読み出しおよび再書き込み動作に移る。この第１実施形態による通常アクセスの読み出しおよび再書き込み動作では、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、残留分極量の劣化の回数と残留分極量の回復の回数とは等しくなる。したがって、読み出しおよび再書き込み動作を繰り返し行ったとしても、非選択セルにおいて残留分極量の劣化が蓄積されにくい。【００６４】
すなわち、第１実施形態による通常アクセスの読み出しおよび再書き込み動作では、読み出しおよび再書き込み動作を通じて、非選択セルの残留分極量の劣化を打ち消す方向に、非選択セルのうち第１セルおよび第３セルには、±１／３Ｖｃｃの電圧（電圧パルス）を交互に印加するとともに、非選択セルのうち第２セルには、１／３Ｖｃｃ−選択ビット線の電圧（電圧パルス）および１／３Ｖｃｃの電圧（電圧パルス）と、−１／３Ｖｃｃの電圧（電圧パルス）とを交互に印加することによって、１／３Ｖｃｃの電圧（電圧パルス）のみを非選択セルに繰り返し印加する場合と異なり、残留分極量の劣化による非選択セルのデータの消失（ディスターブ現象）を有効に抑制することができる。なお、この場合の交互に印加される電圧パルスは、それぞれ、本発明の「記憶データを反転させる第１の方向の第１電圧パルス」および「記憶データを反転させない第１の方向と逆方向の第２電圧パルス」の一例である。【００６５】
（書き込み動作：通常アクセス動作）
次に、図４および図６〜図８を参照して、本発明の第１実施形態による書き込み動作について説明する。【００６６】
まず、データ「０」を書き込む場合には、図７に示すように、Ｔ１の期間では、データ「０」の逆のデータ「１」を書き込む。その後、Ｔ２の期間では、データ「０」を書き込む。具体的には、Ｔ１の期間では、スタンバイ状態（０Ｖ）から選択ＷＬを０Ｖの電位に保持するとともに、選択ＢＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、２／３Ｖｃｃおよび１／３Ｖｃｃの電位に立ち上げる。そして、選択ＷＬを０Ｖの電位に保持するとともに、選択ＢＬ、非選択ＷＬおよび非選択ＢＬをすべて０Ｖの電位に戻すことにより、一旦スタンバイ状態に戻す。このＴ１の期間では、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、選択セルである第４セルでは、逆のデータ「１」が書き込まれる。【００６７】
Ｔ１の期間に逆のデータ「１」を書き込んだ後、Ｔ２の期間では、本来書き込むべきデータ「０」を書き込む。具体的には、Ｔ２の期間では、スタンバイ状態（０Ｖ）から選択ＢＬを０Ｖの電位に保持するとともに、選択ＷＬ、非選択ＷＬおよび非選択ＢＬを、それぞれ、Ｖｃｃ、１／３Ｖｃｃおよび２／３Ｖｃｃの電位に立ち上げる。その後、選択ＢＬを０Ｖの電位に保持するとともに、選択ＷＬ、非選択ＷＬおよび非選択ＢＬをすべて０Ｖの電位に戻すことにより、スタンバイ状態に戻す。このＴ２の期間では、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、データ「０」が書き込まれる。【００６８】
なお、上記したデータ「０」の書き込み動作では、次のように分極状態が変化することによって、選択セルにデータ「０」が書き込まれる。すなわち、選択セルである第４セルの分極状態は、図６に示すように、Ｔ１の期間でＢ点に遷移した後、「１」に移る。その後、Ｔ２の期間で「１」からＡ点を経由して「０」に遷移する。これにより、選択セルにデータ「０」が書き込まれる。【００６９】
次に、データ「１」を書き込む場合には、図８に示すように、Ｔ１の期間では、データ「１」の逆のデータ「０」を書き込む。その後、Ｔ２の期間では、データ「１」を書き込む。このデータ「１」の書き込み動作では、上記したデータ「０」の書き込み動作（図７参照）のＴ１の期間とＴ２の期間とを入れ替えた動作を行う。これにより、データ「１」の書き込み動作では、図８に示すように、Ｔ１の期間において、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、逆のデータ「０」が書き込まれる。【００７０】
次に、Ｔ２の期間において、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、選択セルである第４セルでは、データ「１」が書き込まれる。【００７１】
なお、このデータ「１」の書き込み動作では、次のように分極状態が変化することによって、選択セルにデータ「１」が書き込まれる。すなわち、選択セルである第４セルの分極状態は、図６に示すように、Ｔ１の期間でＡ点に遷移した後、「０」に移る。その後、Ｔ２の期間で「０」からＢ点を経由して「１」に遷移する。これにより、選択セルにデータ「１」が書き込まれる。【００７２】
第１実施形態による通常アクセスの書き込み動作では、全ての非選択セル（第１セル〜第３セル）に、±１／３Ｖｃｃの電圧（電圧パルス）がそれぞれ１回ずつ印加される。この場合の±１／３Ｖｃｃの電圧パルスは、本発明の「記憶データを反転させる第１の方向の第１電圧パルス」および「記憶データを反転させない第１の方向と逆方向の第２電圧パルス」の一例である。すなわち、この第１実施形態による通常アクセスの書き込み動作では、データ「０」を書き込む場合およびデータ「１」を書き込む場合の両方の場合において、残留分極量の劣化と残留分極量の回復とが１回ずつ生じる。したがって、書き込み動作を繰り返し行ったとしても、１／３Ｖｃｃの電圧（電圧パルス）のみを非選択セルに繰り返し印加する場合と異なり、非選択セルに残留分極量の劣化が蓄積されにくい。その結果、書き込み動作において残留分極量の劣化による非選択セルのデータの消失（ディスターブ現象）が発生するのを有効に抑制することができる。【００７３】
なお、上記した通常アクセス動作の読み出しおよび再書き込み動作、および、書き込み動作において、±１／３Ｖｃｃの電位差をそれぞれ同じ回数ずつ非選択セルに印加した場合にも、非選択セルに残留分極量の劣化が蓄積される場合がある。具体的には、図９のヒステリシス図に示すように、たとえば、非選択セルにデータ「０」が保持されている場合には、−１／３Ｖｃｃの電位差が印加されることにより生じた残留分極量の劣化を、その後、１／３Ｖｃｃの電位差を印加したとしても、強誘電体膜のヒステリシス曲線の傾きが大きい場合には、完全には回復しきれない場合がある。これにより、±１／３Ｖｃｃの電位差が繰り返し印加されるのに伴って、回復しきれない分のわずかな残留分極量の劣化が非選択セルに蓄積されていく場合がある。【００７４】
図１０には、±１／３Ｖｃｃの電圧パルスからなるバイポーラパルスの印加回数とメモリセルの残留分極量との関係が示されている。なお、この図１０では、メモリセルの残留分極量は、±１／３Ｖｃｃのバイポーラパルスを１回も印加していない状態（印加回数０回）におけるメモリセルの残留分極量で規格化した値が示されている。この図１０から、±１／３Ｖｃｃのバイポーラパルスの印加回数が増加するにしたがって、メモリセルの残留分極量が徐々に減少（劣化）していくことが判る。また、±１／３Ｖｃｃのバイポーラパルスの印加回数が約１０００万回（１Ｅ＋０７回）を超えるとメモリセルの残留分極量が約０．８よりも小さくなることがわかる。すなわち、±１／３Ｖｃｃのバイポーラパルスの印加回数が約１０００万回（１Ｅ＋０７回）を超えるとメモリセルの残留分極量が約２０％以上劣化することが判る。【００７５】
ここで、第１実施形態では、メモリセル１２（図２参照）の残留分極量が書き込み動作直後の残留分極量から約１０％以上劣化したときに、全てのメモリセル１２に対して書き込み動作直後の残留分極量に回復させるリフレッシュ動作を行う。具体的には、メモリセル１２に対する通常アクセス動作（読み出しおよび再書き込み動作、書き込み動作）において、±１／３Ｖｃｃの電位差が非選択セルに１回印加されるのに対応して、リフレッシュ制御回路８（図３参照）のダミーセル８ｂにパルスジェネレータ８ａから±１／３Ｖｃｃの電圧パルスからなるバイポーラパルスを１回印加する。なお、この場合のダミーセル８ｂに印加される±１／３Ｖｃｃの電圧パルスは、本発明の「第３電圧パルス」および「第４電圧パルス」の一例である。これにより、ダミーセル８ｂには、通常アクセス動作において非選択セルに±１／３Ｖｃｃの電位差が印加されることによって蓄積される残留分極量の劣化と同じ量の残留分極量の劣化が蓄積される。そして、ダミーセル８ｂに残留分極量の劣化が蓄積されるにしたがって、ダミーセル８ｂからオペアンプ８ｄに読み出される読み出し電圧が低下する。【００７６】
ここで、基準電圧発生回路８ｃからオペアンプ８ｄに供給される基準電圧Ｖｒｅｆは、メモリセル１２およびダミーセル８ｂの書き込み動作直後の残留分極量に対応する読み出し電圧の約９０％の電圧に設定されている。これにより、ダミーセル８ｂの読み出し電圧がメモリセル１２およびダミーセル８ｂの書き込み動作直後の残留分極量に対応する読み出し電圧の約９０％の電圧よりも大きい間は、オペアンプ８ｄから正電圧（Ｈレベル）の電圧パルスが出力される。一方、ダミーセル８ｂの読み出し電圧がメモリセル１２およびダミーセル８ｂの書き込み動作直後の残留分極量に対応する読み出し電圧の約９０％の電圧よりも小さくなると、オペアンプ８ｄから負電圧（Ｌレベル）の電圧パルスが出力される。そして、オペアンプ８ｄから出力された負電圧（Ｌレベル）の電圧パルスが、入力バッファ７（図１参照）に入力されることにより、入力バッファ７からリフレッシュ動作を開始させるための信号がライトアンプ６に出力される。これにより、メモリセル１２（図２参照）に対するリフレッシュ動作が開始される。次に、図１、図２および図５を参照して、第１実施形態によるリフレッシュ動作について説明する。【００７７】
（リフレッシュ動作）
第１実施形態によるリフレッシュ動作は、メモリセルアレイ１（図１参照）の全てのメモリセル１２（図２参照）に対して行われる。具体的には、まず、ワード線ＷＬ１とビット線ＢＬ１との交点に位置するメモリセル１２を選択してリフレッシュ動作を行った後、順次、ワード線ＷＬ１に沿って隣接するメモリセルを１つずつ選択してリフレッシュ動作を行う。そして、ワード線ＷＬ１に繋がる全てのメモリセル１２にリフレッシュ動作を行った後、ワード線ＷＬ２を選択して、ワード線ＷＬ１の場合と同様に、ワード線ＷＬ２に繋がる全てのメモリセル１２に対して１つずつリフレッシュ動作を行う。その後、同様に、ワード線ＷＬ３以降の各ワード線ＷＬに繋がる全てのメモリセル１２に対して１つずつリフレッシュ動作を行う。これにより、メモリセルアレイ１（図１参照）の全てのメモリセル１２（図２参照）に対してリフレッシュ動作が行われる。なお、第１実施形態によるリフレッシュ動作の具体的な方法は、上記した通常アクセス動作の読み出しおよび再書き込み動作と全く同様である。【００７８】
すなわち、第１実施形態によるリフレッシュ動作では、図５に示すように、読み出しおよび再書き込み動作のＴ１の期間において、選択セルからデータ「１」が読み出された場合にはＴ２の期間の動作まで進むことにより、選択セルにデータ「１」が再書き込みされる。一方、Ｔ１の期間において、選択セルからデータ「０」が読み出された場合にはＴ４の期間の動作まで進むことにより、選択セルにデータ「０」が再書き込みされる。また、第１実施形態によるリフレッシュ動作の読み出しおよび再書き込み動作では、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、残留分極量の劣化の回数と残留分極量の回復の回数とは等しくなる。したがって、リフレッシュ動作を全てのメモリセル１２（図２参照）に対して１つずつ行ったとしても、非選択セルにおいて残留分極量の劣化が蓄積されにくい。【００７９】
すなわち、第１実施形態によるリフレッシュ動作では、読み出しおよび再書き込み動作を通じて、非選択セルのディスターブによる残留分極量の劣化を打ち消す方向に、非選択セルのうち第１セルおよび第３セルには、±１／３Ｖｃｃの電圧を交互に印加するとともに、非選択セルのうち第２セルには、１／３Ｖｃｃ−選択ビット線の電位、および、１／３Ｖｃｃの電圧と、−１／３Ｖｃｃの電圧とを交互に印加することによって、１／３Ｖｃｃの電圧のみを非選択セルに繰り返し印加する場合と異なり、残留分極量の劣化による非選択セルのデータの消失（ディスターブ）を有効に抑制することができる。これにより、第１実施形態によるリフレッシュ動作では、選択セルの残留分極量の劣化を回復させながら非選択セルに残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。【００８０】
また、第１実施形態では、リフレッシュ動作を通常アクセス動作毎に毎回行うのではなく、メモリセル１２に約１０％以上の残留分極量の劣化が発生したことに基づいてリフレッシュ動作を行うので、リフレッシュ動作を通常アクセス動作毎に毎回行う場合に比べて、リフレッシュ動作の動作時間を大幅に低減することができる。これにより、リフレッシュ動作を行った場合にも、強誘電体メモリの動作数が増大するのを抑制することができる。【００８１】
次に、通常アクセス動作およびリフレッシュ動作の読み出しおよび再書き込み動作と、通常アクセス動作の書き込み動作とにおいて、±１／３Ｖｃｃの電位差を非選択セルに印加する時間（Ｔ秒間）が読み出し電位差に与える影響について調べるために行った実験について説明する。この実験では、まず、メモリセルアレイ中の１つのメモリセルを選択して、データ「０」の書き込み動作（書き込み電圧±Ｖｃｃ＝±３．０Ｖ）を行った後、±１／３Ｖｃｃ（＝±１．０Ｖ）の電圧パルスからなるバイポーラパルスを印加し、その後、読み出し動作を行った。そして、選択セルに繋がるビット線ＢＬの読み出し電位（データ「０」読み出し電位）を測定した。なお、バイポーラパルスを印加する際、−１／３Ｖｃｃ（＝−１．０Ｖ）の電圧パルスおよび１／３Ｖｃｃ（＝１．０Ｖ）の電圧パルスをそれぞれ印加する時間を２５ｎｓｅｃ〜２００ｎｓｅｃに変化させるとともに、バイポーラパルスの印加回数を１回から１０９回まで変化させて測定を行った。なお、この場合において、メモリセルへのデータ「０」（「１」）の書き込み動作における書き込み電圧±Ｖｃｃ＝±３．０Ｖは、メモリセルに分極反転を生じさせることが可能な電圧である。【００８２】
次に、メモリセルアレイ中の１つのメモリセルを選択して、データ「１」の書き込み動作を行った後、±１／３Ｖｃｃ（＝±１．０Ｖ）の電圧パルスからなるバイポーラパルスを印加し、その後、読み出し動作を行った。そして、選択セルに繋がるビット線ＢＬの読み出し電位（データ「１」読み出し電位）を測定した。なお、バイポーラパルスは、上記のデータ「０」読み出し電位を測定した場合と同様に印加した。そして、データ「１」読み出し電位からデータ「０」読み出し電位を引くことにより、読み出し電位差を算出した。図１１には、±１／３Ｖｃｃ（＝±１．０Ｖ）の電圧パルスの印加時間（２５ｎｓｅｃ〜２００ｎｓｅｃ）毎の算出した読み出し電位差とバイポーラパルスの印加回数との関係が示されている。なお、この図１１では、算出した読み出し電位差を、バイポーラパルスを１回印加した場合の読み出し電位差で規格化した値が示されている。【００８３】
図１１から判るように、±１／３Ｖｃｃ（＝±１．０Ｖ）のバイポーラパルスの印加回数が１回から１０９回へ増加するにつれて、読み出し電位差は徐々に減少する傾向を示している。これは、±１／３Ｖｃｃ（＝±１．０Ｖ）のバイポーラパルスの印加回数の増加に応じて、メモリセルに蓄積される残留分極量の劣化が増大するためであると考えられる。また、図１１から、バイポーラパルスの±１／３Ｖｃｃ（＝±１．０Ｖ）の電圧パルスのパルス幅（印加時間）が２００ｎｓｅｃから２５ｎｓｅｃに減少するにしたがって、バイポーラパルスの印加回数の増加に伴う読み出し電位差の減少の程度は小さくなることが判る。さらに、７５ｎｓｅｃ以下のパルス幅を有する電圧パルスでは、印加回数が１０８回に至るまで劣化量が２０％を下回らないことが判る。これは、メモリセルに印加する±１／３Ｖｃｃ（＝±１．０Ｖ）の電圧パルスのパルス幅（印加時間）が減少するにしたがって、メモリセルに蓄積される残留分極量の劣化が低減されることによると考えられる。この結果から、通常アクセス動作およびリフレッシュ動作の読み出しおよび再書き込み動作と、通常アクセス動作の書き込み動作とにおいて、非選択セルに±１／３Ｖｃｃの電圧を印加する時間（Ｔ秒間）は短い方が非選択セルに残留分極量の劣化が蓄積されるのを抑制するために好ましいことが判明した。【００８４】
また、読み出し、再書き込み動作および書き込み動作において、±Ｖｃｃおよび±１／３Ｖｃｃの電圧（電圧パルス）を印加する時間（Ｔ秒間）は、選択セルにデータの書き込みを行うとともに、非選択セルのデータが変化しないようにするために、±Ｖｃｃの電圧（電圧パルス）を印加した場合に選択セルの強誘電体キャパシタ１２ａ（図２参照）が確実に分極反転するとともに、±１／３Ｖｃｃの電圧（電圧パルス）を印加した場合に非選択セルの強誘電体キャパシタ１２ａが分極反転しないような時間に設定する必要がある。この場合、非選択セルに残留分極量の劣化が蓄積されるのを抑制しながら、±Ｖｃｃの電圧パルスにより強誘電体キャパシタ１２ａが確実に分極反転するとともに、±１／３Ｖｃｃの電圧パルスにより強誘電体キャパシタ１２ａが分極反転しないようにするためには、メモリセル１２に±１／３Ｖｃｃおよび±Ｖｃｃの電圧パルスを印加する時間（Ｔ秒間）は、７５ｎｓｅｃ以下に設定するのが好ましい。このように、電圧パルスの印加時間（電圧パルスのパルス幅）を７５ｎｓｅｃ以下に設定することによって、高い電圧（±Ｖｃｃ）の電圧パルスにより選択セルの強誘電体キャパシタ１２ａに確実に分極反転を生じさせることが可能となる一方、低い電圧（±１／３Ｖｃｃ）の電圧パルスにより非選択セルの強誘電体キャパシタ１２ａが実質的に分極反転を生じないようして、残留分極量の劣化の蓄積に起因する非選択セルのディスターブを抑制することが可能となる。【００８５】
その結果、電圧パルスの印加時間（電圧パルスのパルス幅）を７５ｎｓｅｃ以下に設定することにより、アクセス動作が１０８回に至るまでデータ劣化下限である２０％まで劣化量が達しないようにすることができる。これにより、最大でも１０８回のアクセス動作毎にリフレッシュ動作を行うことで、非選択セルに残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することが可能となる。【００８６】
（第２実施形態）
この第２実施形態では、上記第１実施形態と異なり、強誘電体メモリの任意のワード線ＷＬに接続された全てのメモリセルに対して一括してアクセスを行う場合に、本発明を適用した例について説明する。【００８７】
図１２を参照して、第２実施形態による強誘電体メモリでは、リードアンプ１９がメモリセルアレイ１に直接接続されている。これ以外の第２実施形態による強誘電体メモリの構成は、上記第１実施形態による強誘電体メモリの構成と同様である。【００８８】
以下、図１２〜図１６を参照して、第２実施形態による強誘電体メモリの動作について説明する。なお、第２実施形態の説明では、図１３に示すように、選択ＷＬがワード線ＷＬ５であるとする。また、この選択ＷＬ（ＷＬ５）に接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６に接続されたメモリセルにはデータ「１」が記憶されており、それ以外のビット線（ＢＬ１〜３、５、７、８）に接続されたメモリセルにはデータ「０」が記憶されているとする。また、図１４に示すように、選択ＷＬに接続されているメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ＷＬに接続されているメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６に接続されたメモリセル群を第３セル領域、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６以外のビット線に接続されたメモリセル群を第４セル領域とする。すなわち、選択ＷＬ（ＷＬ５）に接続された第１セル領域および第２セル領域のメモリセルが選択セルであり、非選択ＷＬ（ＷＬ１〜４、６〜８）に接続された第３セル領域および第４セル領域のメモリセルが非選択セルである。以下、第２実施形態による単純マトリックス方式の強誘電体メモリセルにおける通常アクセス時の読み出しおよび再書き込み動作と、通常アクセス時の書き込み動作と、リフレッシュ動作とについて説明する。【００８９】
（読み出しおよび再書き込み動作：通常アクセス動作）
図１５に示すように、第２実施形態による読み出しおよび再書き込み動作（通常アクセス動作）は、Ｔ１、Ｔ２およびＴ３の期間で行われる。Ｔ１〜Ｔ３の各期間において、メモリセルに±１／３Ｖｃｃ、±Ｖｃｃおよび０Ｖの電位差（電圧パルス）を印加する時間は、それぞれ、同じＴ秒間とする。また、Ｔ１〜Ｔ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、Ｔ１〜Ｔ３の期間での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは０Ｖとする。【００９０】
（１）読み出し動作（Ｔ１）
図１５に示したＴ１の期間では、データの読み出しを行う。まず、スタンバイ状態（０Ｖ）から、全てのビット線ＢＬをフローティング状態にし、同じタイミングかまたは数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ＷＬ（ＷＬ５）をＶｃｃの電位に立ち上げる。この状態で全ビット線ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、上記第１実施形態による通常アクセス動作の読み出し動作と同様にして行う。なお、全てのビット線ＢＬがフローティング状態になっている時間をｔ１秒間とする。このｔ１の期間は、上記第１実施形態による読み出しおよび再書き込み動作と同様、十分短い時間に設定されている。また、このｔ１の期間において、第１セル領域〜第４セル領域（図１４参照）のメモリセルには、以下の電位差が印加される。【００９１】
すなわち、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がｔ１の期間印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がｔ１の期間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がｔ１の期間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がｔ１の期間印加される。なお、上記したように、ｔ１の期間は、十分短く設定されているので、ｔ１の期間に非選択ＷＬに接続された全てのメモリセル（第３および第４セル領域のメモリセル）に生じる残留分極量の劣化および回復は、後のＴ２およびＴ３の期間で行われる動作によって生じる残留分極量の劣化および回復と比較して実質的に無視することができる。【００９２】
ｔ１の期間の経過後、全てのビット線ＢＬを０Ｖの電位にする。この期間が、ｔ１以外のＴ１の期間に相当し、各セル領域のメモリセルにおける電位差は、次のようになる。すなわち、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差が印加され、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じない。【００９３】
この後、選択ＷＬであるワード線ＷＬ５の電圧を０Ｖにしてスタンバイ状態に戻すことによって、読み出し動作を完了する。Ｔ１の期間において、第１セル領域および第２セル領域のメモリセル（選択セル）の分極変化は、それぞれ、次のようになる。すなわち、読み出し動作により、データ「０」が記憶されていた第１セル領域のメモリセルのデータは破壊されない。その一方、データ「１」が記憶されていた第２セル領域のメモリセルのデータ「１」は破壊されてデータ「０」が書き込まれた状態になる。従って、第２セル領域のメモリセルにデータ「１」を再書き込みする必要がある。第２実施形態では、この再書き込み動作をＴ２、Ｔ３の期間で行う。【００９４】
次に、図１５に示したＴ２の期間において、スタンバイ状態（０Ｖ）から、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）を０Ｖの電位に保持するとともに、選択ＷＬ（ＷＬ５）、非選択ＷＬ（ＷＬ１〜４、６〜８）および「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を、それぞれ、Ｖｃｃ、１／３Ｖｃｃ、２／３Ｖｃｃの電位に立ち上げる。その後、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）を０Ｖの電位に保持するとともに、選択ＷＬ（ＷＬ５）、非選択ＷＬ（ＷＬ１〜４、６〜８）および「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を全て０Ｖの電位に戻すことにより、一旦スタンバイ状態に戻す。このＴ２の期間では、次の電位差が第１〜第４セル領域のメモリセルにＴ秒間印加される。すなわち、第１セル領域および第３セル領域のメモリセルには１／３Ｖｃｃの電位差がＴ秒間印加される。また、第２セル領域のメモリセルにはＶｃｃの電位差がＴ秒間印加されるとともに、第４セル領域のメモリセルには−１／３Ｖｃｃの電位差がＴ秒間印加される。【００９５】
なお、Ｔ２の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ次のようになる。第１セル領域のメモリセルは、Ｔ２の期間、１／３Ｖｃｃの電位差が印加されるため、残留分極量が回復される。また、Ｔ１の期間でデータ「０」が書き込まれた第２セル領域のメモリセルには、Ｔ２の期間、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。第３および第４セル領域のメモリセル（非選択セル）は、記憶しているデータによって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の回復が生じ、データ「１」を保持していた場合、残留分極量の劣化が生じる。また、第４セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の劣化が生じ、データ「１」を保持していた場合、残留分極量の回復が生じる。【００９６】
次に、図１５に示したＴ３の期間において、スタンバイ状態（０Ｖ）から、選択ＷＬ（ＷＬ５）を０Ｖの電位に保持するとともに、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）、非選択ＷＬ（ＷＬ１〜４、６〜８）および「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を、それぞれ、Ｖｃｃ、２／３Ｖｃｃおよび１／３Ｖｃｃの電位に立ち上げる。その後、選択ＷＬ（ＷＬ５）を０Ｖの電位に保持するとともに、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）、非選択ＷＬ（ＷＬ１〜４、６〜８）および「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を全て０Ｖの電位に戻すことにより、スタンバイ状態に戻す。このＴ３の期間では、次の電位差が第１〜第４セル領域のメモリセルにＴ秒間印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、第２セル領域のメモリセルには、−Ｖｃｃの電位差がＴ秒間印加されるとともに、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差がＴ秒間印加される。【００９７】
なお、Ｔ３の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ、次のようになる。第１セル領域のメモリセルには、Ｔ３の期間、−１／３Ｖｃｃの電位差が印加されるため、残留分極量が劣化する。また、第２セル領域のメモリセルには、Ｔ３の期間、−Ｖｃｃの電位差が印加されるため、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。第３および第４セル領域のメモリセル（非選択セル）では、Ｔ２の期間と同様、記憶しているデータによって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の劣化が生じ、データ「１」を保持していた場合、残留分極量の回復が生じる。また、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の回復が生じ、データ「１」を保持していた場合、残留分極量の劣化が生じる。そして、Ｔ３の期間が経過することにより、一連の読み出しおよび再書き込み動作が終了する。【００９８】
第２実施形態による通常アクセス動作の読み出しおよび再書き込み動作では、選択ＷＬ（ＷＬ５）に接続されているメモリセルのうち、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）で残留分極量の回復と劣化とが、必ず１回ずつ生じる。従って、これらのメモリセルにおいて、読み出しおよび再書き込み動作を繰り返し行ったとしても、残留分極量の劣化は蓄積されにくい。【００９９】
すなわち、第２実施形態による通常アクセス動作の読み出しおよび再書き込み動作では、読み出しおよび再書き込み動作を通じて、選択ＷＬ（ＷＬ５）に接続されているメモリセルの内、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）に互いに逆方向の±１／３Ｖｃｃの電圧（電圧パルス）を１回ずつ印加するので、１／３Ｖｃｃの電圧（電圧パルス）のみを繰り返し印加する場合と異なり、残留分極量の劣化を抑制することができる。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのデータが消失するディスターブ現象を抑制することができる。なお、この場合の交互に印加される電圧パルスは、それぞれ、本発明の「記憶データを反転させる第１の方向の第１電圧パルス」および「記憶データを反転させない第１の方向と逆方向の第２電圧パルス」の一例である。【０１００】
（書き込み動作：通常アクセス動作）
次に、図１４〜図１６を参照して、本発明の第２実施形態による書き込み動作（通常アクセス動作）について説明する。この第２実施形態による通常アクセス動作の書き込み動作は、図１６に示すように、「１」読み出しＢＬ（図１５参照）および「０」読み出しＢＬの代わりに、「１」書き込みＢＬおよび「０」書き込みＢＬを用いる。また、Ｔ１の期間において、「１」書き込みＢＬおよび「０」書き込みＢＬをフローティング状態にすることなく、０Ｖの電位に保持する。この第２実施形態による通常アクセス動作の書き込み動作の上記以外の動作方法は、上記第２実施形態による通常アクセス動作の読み出しおよび書き込み動作と同様である。したがって、第２実施形態による通常アクセス動作の書き込み動作では、図１６に示すように、Ｔ１の期間において、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差がＴ秒間印加されるとともに、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じない。これにより、Ｔ１の期間では、第１および第２セル領域のメモリセル（選択セル）には、データ「０」が書き込まれる。また、第３および第４セル領域のメモリセルでは、分極状態は変化しない。【０１０１】
次に、図１６に示したＴ２の期間では、第１セル領域および第３セル領域のメモリセルには、１／３Ｖｃｃの電位差がＴ秒間印加される。また、第２セル領域のメモリセルには、Ｖｃｃの電位差がＴ秒間印加されるとともに、第４セル領域のメモリセルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。このＴ２の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ次のようになる。第１セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加されるため、残留分極量が回復される。また、第２セル領域のメモリセルには、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。第３および第４セル領域のメモリセル（非選択セル）は、記憶しているデータによって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の回復が生じ、データ「１」を保持していた場合、残留分極量の劣化が生じる。また、第４セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の劣化が生じ、データ「１」を保持していた場合、残留分極量の回復が生じる。【０１０２】
次に、図１６に示したＴ３の期間では、第１セル領域および第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、第２セル領域のメモリセルには、−Ｖｃｃの電位差がＴ秒間印加されるとともに、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差がＴ秒間印加される。このＴ３の期間では、第１〜第４セル領域のメモリセルの分極変化は、それぞれ、次のようになる。第１セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加されるため、残留分極量が劣化する。また、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加されるため、データ「１」が書き込まれる。第３および第４セル領域のメモリセル（非選択セル）では、Ｔ２の期間と同様、記憶しているデータによって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の劣化が生じ、データ「１」を保持していた場合、残留分極量の回復が生じる。また、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加されるので、データ「０」を保持していた場合、残留分極量の回復が生じ、データ「１」を保持していた場合、残留分極量の劣化が生じる。そして、Ｔ３の期間が経過することにより、一連の書き込み動作が終了する。【０１０３】
第２実施形態による通常アクセス動作の書き込み動作では、選択ＷＬに接続されているメモリセルのうち、データ「１」を書き込むメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）で残留分極量の回復と劣化とが、必ず１回ずつ生じる。従って、これらのメモリセルにおいて、書き込み動作を繰り返し行ったとしても、残留分極量の劣化は蓄積されにくい。【０１０４】
すなわち、第２実施形態による通常アクセス動作の書き込み動作では、選択ＷＬ（ＷＬ５）に接続されているメモリセルの内、データ「１」を書き込むメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）に互いに逆方向の±１／３Ｖｃｃの電圧（電圧パルス）を１回ずつ印加するので、１／３Ｖｃｃの電圧（電圧パルス）のみを繰り返し印加する場合と異なり、残留分極量の劣化を抑制することができる。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を書き込む第１セル領域のメモリセルのデータが消失するディスターブ現象を抑制することができる。なお、この場合の±１／３Ｖｃｃの電圧パルスは、本発明の「記憶データを反転させる第１の方向の第１電圧パルス」および「記憶データを反転させない第１の方向と逆方向の第２電圧パルス」の一例である。【０１０５】
なお、第２実施形態による通常アクセス動作の読み出しおよび再書き込み動作、および、書き込み動作においても、上記第１実施形態と同様、±１／３Ｖｃｃの電位差が繰り返し印加されるのに伴って、回復しきれない分のわずかな残留分極量の劣化が非選択セル（第３および第４セル領域のメモリセル）に蓄積されていく場合がある。これにより、第２実施形態においても、上記第１実施形態と同様、リフレッシュ制御回路８（図１２参照）を用いて、メモリセルの残留分極量が書き込み動作直後の残留分極量から約１０％以上劣化したことに対応して、全てのメモリセルに対するリフレッシュ動作を開始させる。次に、図１２、図１４および図１５を参照して、第２実施形態によるリフレッシュ動作について説明する。【０１０６】
（リフレッシュ動作）
第２実施形態によるリフレッシュ動作は、上記第１実施形態によるリフレッシュ動作と異なり、選択したワード線に繋がる全てのメモリセルに対して一括して行われる。具体的には、まず、ワード線ＷＬ１（図１４参照）を選択するとともに、ワード線ＷＬ１に繋がる全てのメモリセルに対して一括してリフレッシュ動作を行う。その後、ワード線ＷＬ２を選択するとともに、ワード線ＷＬ２に繋がる全てのメモリセルに対して一括してリフレッシュ動作を行う。その後、同様に、ワード線ＷＬ３以降の各ワード線ＷＬを順次選択するとともに、選択したワード線ＷＬに繋がる全てのメモリセルに対して一括してリフレッシュ動作を行う。これにより、メモリセルアレイ１（図１２参照）の全てのメモリセルに対してリフレッシュ動作が行われる。なお、第２実施形態によるリフレッシュ動作の具体的な方法は、上記した第２実施形態による通常アクセス動作の読み出しおよび再書き込み動作と全く同様である。【０１０７】
これにより、第２実施形態によるリフレッシュ動作の読み出しおよび再書き込み動作では、選択ＷＬに接続されているメモリセルのうち、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）で残留分極量の回復と劣化とが、必ず１回ずつ生じる。従って、これらのメモリセルにおいて、リフレッシュ動作を繰り返し行ったとしても、残留分極量の劣化は蓄積されにくい。【０１０８】
すなわち、第２実施形態によるリフレッシュ動作の読み出しおよび再書き込み動作では、選択ＷＬに接続されているメモリセルの内、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）に互いに逆方向の±１／３Ｖｃｃの電圧を１回ずつ印加するので、１／３Ｖｃｃの電圧のみを繰り返し印加する場合と異なり、残留分極量の劣化を抑制することができる。これにより、第２実施形態によるリフレッシュ動作では、選択セルの残留分極量の劣化を回復させながら、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのデータが消失するディスターブ現象を抑制することができる。【０１０９】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。【０１１０】
（第３実施形態）
次に、図１７〜図１８を参照して、本発明の第３実施形態による強誘電体メモリの構成について説明する。【０１１１】
第３実施形態による強誘電体メモリは、図１７に示すように、メモリセルアレイ２１と、ロウデコーダ２２と、リフレッシュ制御回路２３と、カウンタ２４、アクセス検出部２５およびステートマシン回路２６を含むクロック生成回路２７と、ロウアドレスバッファ２８と、カラムアドレスバッファ２９と、ライトアンプ３０と、リードアンプ３１と、入力バッファ３２と、出力バッファ３３と、カラムデコーダ３４と、ワード線ソースドライバ３５と、電圧生成回路３６と、センスアンプ３７と、ビット線ソースドライバ３８とを備えている。なお、リフレッシュ制御回路２３は、本発明の「リフレッシュ手段」の一例であり、カウンタ２４は、本発明の「第１回数検出手段」の一例である。【０１１２】
メモリセルアレイ２１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に強誘電体キャパシタ３９が配置されている。また、強誘電体キャパシタ３９は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とによって構成されている。そして、２つの強誘電体キャパシタ３９によって、１つのメモリセル４０が構成されている。また、メモリセルアレイ２１は、図１８に示すように、４つのメモリセルブロック２１ａによって構成されている。各メモリセルブロック２１ａは、図１９に示すように、８つのワード線ＷＬと、各ワード線ＷＬに接続される複数のメモリセル４０（図１７参照）とを含んでいる。【０１１３】
また、各メモリセルブロック２１ａおよび各ワード線ＷＬには、それぞれ、所定のロウアドレスが割り当てられている。具体的には、各メモリセルブロック２１ａには、（Ｘ４，Ｘ３）で表されるロウアドレスが割り当てられるとともに、各ワード線ＷＬには、（Ｘ２，Ｘ１，Ｘ０）で表されるロウアドレスが割り当てられている。これにより、各メモリセルブロック２１ａに含まれる各ワード線ＷＬのロウアドレスは、（Ｘ４，Ｘ３，Ｘ２，Ｘ１，Ｘ０）によって表される。なお、４つのメモリセルブロック２１ａの（Ｘ４，Ｘ３）のロウアドレスは、図１９に示すように、（０，０）、（０，１）、（１，０）および（１，１）のロウアドレスによってそれぞれ表される。また、８つのワード線ＷＬの（Ｘ２，Ｘ１，Ｘ０）のロウアドレスは、それぞれ、（０，０，０）、（０，０，１）、（０，１，０）、（０，１，１）、（１，０，０）、（１，０，１）、（１，１，０）および（１，１，１）のロウアドレスによって表される。【０１１４】
また、ワード線ＷＬには、図１７に示すように、ロウデコーダ２２が接続されている。このロウデコーダ２２は、図１８に示すように、ワード線ＷＬ（図１７参照）に接続されるロウデコーダ回路部２２ａと、４つのラッチ回路部２２ｂとによって構成されている。なお、このラッチ回路部２２ｂは、本発明の「第１保持手段」の一例である。【０１１５】
ここで、第３実施形態では、ラッチ回路部２２ｂは、各メモリセルブロック２１ａに対応するようにそれぞれ設けられている。また、ラッチ回路部２２ｂは、メモリセルブロック２１ａ毎の読み出し動作または書き込み動作（以下、アクセス動作という）の有無を保持する機能を有している。具体的には、ラッチ回路部２２ｂは、対応するメモリセルブロック２１ａに対するアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するメモリセルブロック２１ａに対するアクセス動作が無かった場合には、Ｌレベルのデータを保持するように構成されている。また、ロウデコーダ２２には、リフレッシュ制御回路２３が接続されているとともに、リフレッシュ制御回路２３には、クロック生成回路２７のカウンタ２４が接続されている。このカウンタ２４は、メモリセルアレイ２１に含まれる全てのメモリセル４０（図１７参照）に対するアクセス回数（読み出し動作および書き込み動作の回数）を検出するとともに、アクセス回数が所定回数に達した場合には、所定の信号をリフレッシュ制御回路２３へ出力するように構成されている。【０１１６】
また、リフレッシュ制御回路２３は、メモリセル４０に対するリフレッシュ動作を制御するために設けられている。このリフレッシュ制御回路２３は、全てのメモリセル４０に対するアクセス回数が所定回数に達したときにカウンタ２４から出力される信号を受けて、リフレッシュ動作を開始させるための制御信号をロウデコーダ２２へ出力するように構成されている。また、クロック生成回路２７（図１７参照）のアクセス検出部２５は、メモリセル４０に対するアクセス動作を検出するために設けられている。また、カウンタ２４は、アクセス検出部２５によりメモリセル４０に対するアクセス動作が検出されたのを受けて、アクセス回数のカウントを＋１だけカウントアップするように構成されている。【０１１７】
また、カウンタ２４は、図１７に示すように、ロウアドレスバッファ２８、カラムアドレスバッファ２９、ライトアンプ３０およびリードアンプ３１に接続されている。ライトアンプ３０およびリードアンプ３１には、それぞれ、入力バッファ３２および出力バッファ３３が接続されている。また、ロウアドレスバッファ２８およびカラムアドレスバッファ２９は、それぞれ、ロウデコーダ２２およびカラムデコーダ３４に接続されている。また、ロウデコーダ２２には、ワード線ソースドライバ３５が接続されるとともに、ワード線ソースドライバ３５には、電圧生成回路３６およびクロック生成回路２７のステートマシン回路２６が接続されている。また、メモリセルアレイ２１のビット線ＢＬには、センスアンプ３７を介してカラムデコーダ３４が接続されている。また、センスアンプ３７には、ライトアンプ３０、リードアンプ３１およびビット線ソースドライバ３８が接続されるとともに、ビット線ソースドライバ３８には、電圧生成回路３６およびステートマシン回路２６が接続されている。【０１１８】
次に、図１７〜図１９を参照して、本発明の第３実施形態による強誘電体メモリの動作について説明する。【０１１９】
第３実施形態による強誘電体メモリでは、まず、電源の立ち上げ時にカウンタ２４（図１８参照）をリセットすることにより、カウンタ２４のカウント数を「０」にする。また、各メモリセルブロック２１ａに対応するラッチ回路部２２ｂも全てリセットすることにより、全てのラッチ回路部２２ｂをＬレベルのデータを保持した状態（リセット状態）にする。次に、メモリセル４０（図１７参照）に対するアクセス動作を開始する。この際、全てのメモリセル４０に対するアクセス動作は、アクセス検出部２５によって検出される。そして、アクセス検出部２５によりアクセス動作が１回検出される毎に、カウンタ２４のカウント数は、＋１だけカウントアップされる。これにより、カウンタ２４によってメモリセルアレイ２１内の全てのメモリセル４０に対するアクセス回数が検出される。【０１２０】
メモリセル４０に対するアクセス動作が読み出し動作の場合には、強誘電体メモリの外部から入力されたロウアドレスに対応するワード線ＷＬ（図１７参照）がロウデコーダ２２によって選択される。これにより、選択されたワード線ＷＬ（以下、選択ワード線ＷＬという）に接続された複数のメモリセル４０のデータがビット線ＢＬを介して一括してセンスアンプ３７に読み出されるとともに、そのデータは、センスアンプ３７により増幅される。そして、センスアンプ３７により増幅されたデータは、リードアンプ３１および出力バッファ３３を介して強誘電体メモリの外部に読み出される。そして、この後、データの読み出されたメモリセル４０に対して、センスアンプ３７により読み出されたデータが再書き込みされる。一方、メモリセル４０に対するアクセス動作が書き込み動作の場合には、上記の読み出し動作の場合と同様、選択ワード線ＷＬに接続された複数のメモリセル４０のデータがセンスアンプ３７に読み出された後、その読み出されたデータが強誘電体メモリの外部から入力されたデータに書き換えられる。この後、その書き換えられたデータがセンスアンプ３７からメモリセル４０に書き込まれる。【０１２１】
なお、上記した読み出し動作後の再書き込み動作と、書き込み動作とにおいて、選択ワード線ＷＬに対応するメモリセルブロック２１ａ内の選択ワード線ＷＬ以外のワード線ＷＬ（以下、非選択ワード線ＷＬという）に接続されるメモリセル４０には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加される。これにより、選択ワード線ＷＬに対応するメモリセルブロック２１ａ内の非選択ワード線ＷＬに接続されるメモリセル４０では、強誘電体キャパシタ３９の分極量が減少することによりディスターブが生じる。上記のアクセス動作において、アクセス動作の有ったメモリセルブロック２１ａに対応するラッチ回路部２２ｂは、Ｈレベルのデータを保持した状態になる一方、アクセス動作の無かったメモリセルブロック２１ａに対応するラッチ回路部２２ｂには、Ｌレベルのデータが保持される。【０１２２】
次に、第３実施形態では、カウンタ２４は、全てのメモリセル４０に対するアクセス回数が所定回数に達したことを検出すると、所定の信号をリフレッシュ制御回路２３へ出力する。このカウンタ２４からの信号を受けて、リフレッシュ制御回路２３は、ロウデコーダ２２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第３実施形態では、リフレッシュ制御回路２３は、ラッチ回路部２２ｂに保持されているデータに基づいてリフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２２ａへ出力する。すなわち、リフレッシュ制御回路２３は、ラッチ回路部２２ｂがＨレベルのデータを保持している場合には、そのラッチ回路部２２ｂに対応するメモリセルブロック２１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａに出力する一方、ラッチ回路部２２ｂがＬレベルのデータを保持している場合には、そのラッチ回路部２２ｂに対応するメモリセルブロック２１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａへ出力しない。【０１２３】
たとえば、図１９に示すメモリセルアレイ２１において、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック２１ａに対するアクセス動作が有り、（０，１）のロウアドレスのメモリセルブロック２１ａに対するアクセス動作は無かったとする。この場合、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック２１ａに対応するラッチ回路部２２ｂ（図１８参照）にはＨレベルのデータが保持されている一方、（０，１）のロウアドレスのメモリセルブロック２１ａに対応するラッチ回路部２２ｂ（図１８参照）にはＬレベルのデータが保持されている。この場合には、リフレッシュ制御回路２３（図１８参照）は、ロウデコーダ回路部２２ａへ（０，０）のロウアドレスのメモリセルブロック２１ａに含まれるワード線ＷＬに対応する（０，０，０，０，０）〜（０，０，１，１，１）のロウアドレスを順次出力した後、（０，１）のロウアドレスのメモリセルブロック２１ａに含まれるワード線ＷＬに対応する（０，１，０，０，０）〜（０，１，１，１，１）のロウアドレスは出力しない。したがって、リフレッシュ制御回路２３は、（０，０，１，１，１）のロウアドレスを出力した後、（１，０）および（１，１）のロウアドレスのメモリセルブロック２１ａに含まれるワード線ＷＬに対応する（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスを順次出力する。【０１２４】
そして、上記のようにロウデコーダ回路部２２ａに出力されたロウアドレスの順番にロウデコーダ回路部２２ａによりワード線ＷＬが選択されるとともに、選択された各ワード線ＷＬに接続されるメモリセル４０のデータがセンスアンプ３７に読み出されて増幅される。この後、センスアンプ３７により読み出されたデータと同じデータが元のメモリセル４０に再書き込みされる。したがって、リフレッシュ制御回路２３からロウデコーダ回路部２２ａへ出力された（０，０，０，０，０）〜（０，０，１，１，１）、（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスのワード線ＷＬに接続されるメモリセル４０には再書き込みが行われる一方、リフレッシュ制御回路２３からロウデコーダ回路部２２ａへ出力されなかった（０，１，０，０，０）〜（０，１，１，１，１）の８つのロウアドレスのワード線ＷＬに接続されるメモリセル４０には再書き込みが行われない。これにより、アクセス動作が有った（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック２１ａに含まれる全てのメモリセル４０には、再書き込みが行われる一方、アクセス動作が無かった（０，１）のロウアドレスのメモリセルブロック２１ａに含まれる全てのメモリセル４０には、再書き込みが行われない。上記のようにして、メモリセル４０に対するリフレッシュ動作が行われる。【０１２５】
なお、リフレッシュ動作による再書き込みの際に、選択ワード線ＷＬに対応するメモリセルブロック２１ａ内の非選択ワード線ＷＬに接続されるメモリセル４０には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加されるので、強誘電体キャパシタ１９の分極量が減少することによりディスターブが生じる。そして、リフレッシュ動作が終了した後は、電源の立ち上げ時と同様、カウンタ２４をリセットすることによりカウント数を「０」にするとともに、全てのラッチ回路部２２ｂをリセットすることによりＬレベルのデータを保持した状態にする。この後、上記の動作が繰り返し行われる。【０１２６】
第３実施形態では、上記のように、メモリセルブロック２１ａ毎のアクセス動作の有無を保持するラッチ回路部２２ｂを設けるとともに、リフレッシュ制御回路２３がラッチ回路部２２ｂによって対応するメモリセルブロック２１ａに対するアクセス動作が有ったこと（Ｈレベルのデータ）が保持されていることに基づいて、そのラッチ回路部２２ｂに対応するメモリセルブロック２１ａに含まれるメモリセル４０に対して再書き込みを行うように構成することによって、アクセス動作の有ったメモリセルブロック２１ａ内のメモリセル４０に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ２１に含まれる全てのメモリセル４０に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル４０が他のメモリセル４０のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル４０が受けるディスターブの回数を減少させることができる。【０１２７】
また、第３実施形態では、リフレッシュ制御回路２３が、カウンタ２４によってメモリセルアレイ２１に含まれる全てのメモリセル４０に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロック２１ａに対するアクセス回数を検出して、各メモリセルブロック２１ａに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。【０１２８】
（第４実施形態）
次に、図２０を参照して、本発明の第４実施形態による強誘電体メモリの構成について説明する。【０１２９】
第４実施形態による強誘電体メモリでは、図２０に示すように、上記第３実施形態による強誘電体メモリと異なり、各メモリセルブロック２１ａに対応するように、カウンタ回路部４２ｃが設けられている。なお、このカウンタ回路部４２ｃは、本発明の「第２回数検出手段」の一例である。このカウンタ回路部４２ｃは、各メモリセルブロック２１ａ毎のアクセス回数を検出するために設けられている。また、カウンタ回路部４２ｃは、対応するメモリセルブロック２１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、第４実施形態では、ラッチ回路部２２ｂ（図１８参照）は設けられていないとともに、ロウデコーダ４２は、１つのロウデコーダ回路部２２ａと、４つのカウンタ回路部４２ｃとによって構成されている。第４実施形態による強誘電体メモリの上記以外の構成は、上記第３実施形態による強誘電体メモリの構成と同様である。【０１３０】
次に、図２０を参照して、第４実施形態による強誘電体メモリの動作について説明する。第４実施形態による強誘電体メモリでは、カウンタ２４により全てのメモリセル４０（図１７参照）に対するアクセス回数を検出するとともに、カウンタ回路部４２ｃにより各メモリセルブロック２１ａ毎のアクセス回数を検出する。そして、カウンタ回路部４２ｃでは、対応するメモリセルブロック２１ａに対するアクセス動作が１回行われる毎に、アクセス回数のカウントを＋１だけカウントアップする。【０１３１】
そして、全てのメモリセル４０に対するアクセス回数が所定回数に達したことをカウンタ２４が検出したことに基づいて、カウンタ２４がリフレッシュ制御回路２３へ信号を出力する。そして、リフレッシュ制御回路２３は、カウンタ２４からの信号に基づいてロウデコーダ４２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第４実施形態では、リフレッシュ制御回路２３は、カウンタ回路部４２ｃによって検出されたメモリセルブロック２１ａ毎のアクセス回数に基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２２ａへ出力する。すなわち、リフレッシュ制御回路２３は、カウンタ回路部４２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）未満の場合には、そのカウンタ回路部４２ｃに対応するメモリセルブロック２１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａへ出力しない。その一方、リフレッシュ制御回路２３は、カウンタ回路部４２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）以上の場合には、そのカウンタ回路部４２ｃに対応するメモリセルブロック２１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａへ出力する。これにより、アクセス回数が所定回数（Ｎｂ）未満であるメモリセルブロック２１ａのメモリセル４０に対してリフレッシュ動作を行わないとともに、アクセス回数が所定回数（Ｎｂ）以上であるメモリセルブロック２１ａのメモリセル４０に対してリフレッシュ動作を行うことができる。第４実施形態による強誘電体メモリの上記以外の動作は、上記第３実施形態による強誘電体メモリの動作と同様である。【０１３２】
第４実施形態では、上記のように、メモリセルブロック２１ａ毎のアクセス回数を検出するカウンタ回路部４２ｃを設けるとともに、リフレッシュ制御回路２３が、カウンタ回路部４２ｃによって対応するメモリセルブロック２１ａに対するアクセス回数が所定回数（Ｎｂ）に達したことが検出されたことに基づいて、そのカウンタ回路部４２ｃに対応するメモリセルブロック２１ａに含まれる全てのメモリセル４０に対して再書き込みを行うように構成することによって、アクセス回数が所定回数（Ｎｂ）に達することによりリフレッシュ動作を行う必要があるメモリセルブロック２１ａ内のメモリセル４０に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ２１に含まれる全てのメモリセル４０に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル４０が他のメモリセル４０のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル４０が受けるディスターブの回数を減少させることができる。【０１３３】
また、第４実施形態では、リフレッシュ制御回路２３が、カウンタ２４によってメモリセルアレイ２１に含まれる全てのメモリセル４０に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロック２１ａに対するアクセス回数を検出して、各メモリセルブロック２１ａに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。【０１３４】
（第５実施形態）
次に、図２１および図２２を参照して、本発明の第５実施形態による強誘電体メモリの構成について説明する。【０１３５】
第５実施形態による強誘電体メモリは、図２１および図２２に示すように、上記第３実施形態による強誘電体メモリと異なり、ラッチ回路部５２ｂは、ワード線ＷＬ毎に設けられている。したがって、各メモリセルブロック２１ａは、８つのワード線ＷＬを含むので、各メモリセルブロック２１ａ毎に８つのラッチ回路部５２ｂが設けられている。なお、このラッチ回路部５２ｂは、本発明の「第１保持手段」の一例である。また、ラッチ回路部５２ｂは、ワード線ＷＬ毎のアクセス動作の有無を保持する機能を有している。具体的には、このラッチ回路部５２ｂは、対応するワード線ＷＬを介してのアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するワード線ＷＬを介してのアクセス動作が無い場合には、Ｌレベルのデータを保持するように構成されている。【０１３６】
また、第５実施形態による強誘電体メモリは、メモリセルブロック２１ａ毎のアクセス回数を検出するためのカウンタ回路部５２ｄを有している。なお、このカウンタ回路部５２ｄは、本発明の「第２回数検出手段」の一例である。このカウンタ回路部５２ｄは、各メモリセルブロック２１ａ毎に設けられている。また、カウンタ回路部５２ｄは、対応するメモリセルブロック２１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、第５実施形態では、ロウデコーダ５２は、１つのロウデコーダ回路部２２ａと、３２個のラッチ回路部５２ｂと、４つのカウンタ回路部５２ｄとによって構成されている。第５実施形態による強誘電体メモリの上記以外の構成は、上記第３実施形態による強誘電体メモリの構成と同様である。【０１３７】
次に、図２１および図２２を参照して本発明の第５実施形態による強誘電体メモリの動作について説明する。第５実施形態による強誘電体メモリでは、各ワード線ＷＬ（図２２参照）を介してメモリセル４０に対するアクセス動作が行われると、そのワード線ＷＬに対応するラッチ回路部５２ｂの保持するデータがＨレベルに変化される。また、各ワード線WLを介してメモリセル４０に対するアクセス動作が１回行われる毎に、そのワード線WLの属するメモリセルブロック２１ａに対応するカウンタ回路部５２ｄでは、アクセス回数が＋１だけカウントアップされる。【０１３８】
そして、第５実施形態では、カウンタ回路部５２ｄによって、メモリセルブロック２１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック２１ａに対応する８つのラッチ回路部５２ｂによってＨレベルのデータが保持されている場合には、その８つのラッチ回路部５２ｂの保持するデータをＬレベルに変化させて固定する。また、カウンタ回路部５２ｄによって、メモリセルブロック２１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック２１ａに対応する８つのラッチ回路部５２ｂの中にＬレベルのデータを保持するラッチ回路部５２ｂとＨレベルのデータを保持するラッチ回路部５２ｂとが存在する場合には、その８つのラッチ回路部５２ｂの保持するデータをＨレベルに変化させて固定する。【０１３９】
そして、全てのメモリセル４０に対するアクセス回数が所定回数に達したことをカウンタ２４が検出したことに基づいてカウンタ２４がリフレッシュ制御回路２３へ信号を出力する。そして、リフレッシュ制御回路２３は、カウンタ２４からの信号に基づいてロウデコーダ５２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第５実施形態では、リフレッシュ制御回路２３は、ラッチ回路部５２ｂに保持されているデータに基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２２ａへ出力する。すなわち、リフレッシュ制御回路２３は、所定のメモリセルブロック２１ａに対応する８つのラッチ回路部５２ｂに保持されているデータがＨレベルの場合には、そのメモリセルブロック２１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａへ出力する。その一方、リフレッシュ制御回路２３は、所定のメモリセルブロック２１ａに対応する８つのラッチ回路部５２ｂに保持されているデータが全てＬレベルの場合には、そのメモリセルブロック２１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２２ａへ出力しない。これにより、メモリセルブロック２１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合と、８つのワード線ＷＬを介して全くアクセス動作が無かった場合とには、そのメモリセルブロック２１ａに含まれる全てのメモリセル４０に対してリフレッシュ動作は行われない。【０１４０】
一方、メモリセルブロック２１ａに含まれる８つのワード線ＷＬの内、アクセス動作が有ったワード線ＷＬとアクセス動作が無かったワード線ＷＬとが存在する場合には、そのメモリセルブロック２１ａに含まれる全てのメモリセル４０に対してリフレッシュ動作が行われる。なお、メモリセルブロック２１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合に、そのメモリセルブロック２１ａに含まれる全てのメモリセル４０に対してリフレッシュ動作を行わないのは、以下の理由による。すなわち、８つ全てのワード線ＷＬを介してアクセス動作が有ったメモリセルブロック２１ａのメモリセル４０には、比較的均等にアクセス動作が行われていると考えられるので、ディスターブによる影響が比較的小さいと考えられるためである。第５実施形態による強誘電体メモリの上記以外の動作は、上記第３実施形態による強誘電体メモリの動作と同様である。【０１４１】
第５実施形態では、上記のように、ワード線ＷＬ毎のアクセス動作の有無を保持するラッチ回路部５２ｂを設けるとともに、リフレッシュ制御回路２３が、ラッチ回路部５２ｂによって対応するメモリセルブロック２１ａに対するアクセス動作が有ったこと（Ｈレベルのデータ）が保持されていることに基づいて、そのラッチ回路部５２ｂに対応するメモリセルブロック２１ａに含まれるメモリセル４０に対して再書き込みを行うように構成することによって、アクセス動作の有ったメモリセルブロック２１ａ内のメモリセル４０に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ２１に含まれる全てのメモリセル４０に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル４０が他のメモリセル４０のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。このため、リフレッシュ時にメモリセル４０が受けるディスターブの回数を減少させることができる。【０１４２】
また、第５実施形態では、リフレッシュ制御回路２３が、カウンタ２４によってメモリセルアレイ２１に含まれる全てのメモリセル４０に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロック２１ａに対するアクセス回数を検出して、各メモリセルブロック２１ａに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。【０１４３】
また、第５実施形態では、カウンタ回路部５２ｄによって、メモリセルブロック２１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック２１ａに対応する８つ全てのラッチ回路部５２ｂによってＨレベルのデータが保持されている場合に、その８つのラッチ回路部５２ｂの保持するデータを全てＬレベルに変化させて固定することによって、そのメモリセルブロック２１ａに含まれるワード線ＷＬのロウアドレスをリフレッシュ制御回路２３からロウデコーダ回路部２２ａへ出力しないようにすることができる。これにより、８つ全てのワード線ＷＬを介してアクセス動作が有ったことにより比較的均等にメモリセル４０に対してアクセス動作が行われたメモリセルブロック２１ａには、再書き込み（リフレッシュ）を行わないようにすることができる。このため、リフレッシュ動作時に、メモリセル４０に対して比較的均等にアクセス動作が行われることによりディスターブの影響が小さいと考えられるメモリセルブロック２１ａのメモリセル４０には、再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ動作時にメモリセル４０が受けるディスターブの回数を減少させることができる。【０１４４】
（第６実施形態）
次に、図２３〜図２６を参照して、本発明の第６実施形態による強誘電体メモリの構成について説明する。【０１４５】
第６実施形態による強誘電体メモリは、図２３に示すように、メモリセルアレイ７１と、ロウデコーダ７２と、リフレッシュ制御回路７３と、電源立ち上げ検出部７４と、カウンタ７５、アクセス検出部７６およびステートマシン回路７７を含むクロック生成回路７８と、ロウアドレスバッファ７９と、カラムアドレスバッファ８０と、ライトアンプ８１と、リードアンプ８２と、入力バッファ８３と、出力バッファ８４と、カラムデコーダ８５と、ワード線ソースドライバ８６と、電圧生成回路８７と、センスアンプ８８と、ビット線ソースドライバ８９とを備えている。なお、リフレッシュ制御回路７３は、本発明の「リフレッシュ手段」の一例であり、電源立ち上げ検出部７４は、本発明の「電源立ち上げ検出手段」の一例である。また、カウンタ７５は、本発明の「第１回数検出手段」の一例である。【０１４６】
メモリセルアレイ７１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に強誘電体キャパシタ９０が配置されている。また、強誘電体キャパシタ９０は、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）を含んでいる。そして、２つの強誘電体キャパシタ９０によって、１つのメモリセル９１が構成されている。また、メモリセルアレイ７１は、図２４に示すように、４つのメモリセルブロック７１ａによって構成されている。各メモリセルブロック７１ａは、図２５に示すように、８つのワード線ＷＬと、各ワード線ＷＬに接続される複数のメモリセル９１（図２３参照）とを含んでいる。【０１４７】
また、各メモリセルブロック７１ａおよび各ワード線ＷＬには、それぞれ、所定のロウアドレスが割り当てられている。具体的には、図２５に示すように、各メモリセルブロック７１ａには、（Ｘ４，Ｘ３）で表されるロウアドレスが割り当てられるとともに、各ワード線ＷＬには、（Ｘ２，Ｘ１，Ｘ０）で表されるロウアドレスが割り当てられている。これにより、各メモリセルブロック７１ａに含まれる各ワード線ＷＬのロウアドレスは、（Ｘ４，Ｘ３，Ｘ２，Ｘ１，Ｘ０）によって表される。なお、４つのメモリセルブロック７１ａの（Ｘ４，Ｘ３）のロウアドレスは、（０，０）、（０，１）、（１，０）および（１，１）のロウアドレスによってそれぞれ表される。また、８つのワード線ＷＬの（Ｘ２，Ｘ１，Ｘ０）のロウアドレスは、それぞれ、（０，０，０）、（０，０，１）、（０，１，０）、（０，１，１）、（１，０，０）、（１，０，１）、（１，１，０）および（１，１，１）のロウアドレスによって表される。【０１４８】
また、ワード線ＷＬには、図２３に示すように、ロウデコーダ７２が接続されている。このロウデコーダ７２は、図２４に示すように、ワード線ＷＬ（図２３参照）に接続されるロウデコーダ回路部７２ａと、４つのラッチ回路部７２ｂとによって構成されている。なお、このラッチ回路部７２ｂは、本発明の「第１保持手段」の一例である。【０１４９】
ここで、第６実施形態では、ラッチ回路部７２ｂは、各メモリセルブロック７１ａに対応するようにそれぞれ設けられている。また、ラッチ回路部７２ｂは、メモリセルブロック７１ａ毎の読み出しおよび再書き込み動作または書き込み動作（以下、アクセス動作という）の有無を保持する機能を有している。具体的には、ラッチ回路部７２ｂは、対応するメモリセルブロック７１ａに対するアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するメモリセルブロック７１ａに対するアクセス動作が無かった場合には、Ｌレベルのデータを保持するように構成されている。また、ロウデコーダ７２には、メモリセル９１に対するリフレッシュ動作を制御するためのリフレッシュ制御回路７３が接続されているとともに、リフレッシュ制御回路７３には、電源立ち上げ検出部７４と、クロック生成回路７８のカウンタ７５とが接続されている。【０１５０】
また、第６実施形態の電源立ち上げ検出部７４は、電源の立ち上げを検出することにより、リフレッシュ制御回路７３にリフレッシュ制御回路７３を駆動させるためのトリガー信号ＴＲＧを出力するように構成されている。具体的には、図２６に示すように、電源立ち上げ検出部７４は、４つのｐチャネルトランジスタ９２〜９５と、４つのｎチャネルトランジスタ９６〜９９と、キャパシタ１００と、インバータ回路１０１と、遅延回路１０２と、ＮＡＮＤ回路１０３とによって構成されている。ｐチャネルトランジスタ９２のソースには、電源電圧Ｖｃｃが供給されるとともに、ドレインには、ｎチャネルトランジスタ９６のドレインが接続されている。ｐチャネルトランジスタ９２のドレインと、ｎチャネルトランジスタ９６のドレインとの間のノードＮ１には、キャパシタ１００の一方電極が接続されている。このキャパシタ１００の他方電極は、接地されている。また、ノードＮ１には、ｐチャネルトランジスタ９３のドレインおよびｎチャネルトランジスタ９７のゲートが接続されている。また、ｐチャネルトランジスタ９３のソースには、電源電圧Ｖｃｃが供給される。また、ｎチャネルトランジスタ９７のソースは、接地されている。【０１５１】
また、ｐチャネルトランジスタ９２は、ゲートとドレインとが接続されており、このｐチャネルトランジスタ９２のゲートおよびドレインには、ｐチャネルトランジスタ９４のゲートが接続されている。また、ｐチャネルトランジスタ９４のソースには、電源電圧Ｖｃｃが供給されるとともに、ドレインは、ｐチャネルトランジスタ９５のソースに接続されている。このｐチャネルトランジスタ９４のドレインと、ｐチャネルトランジスタ９５のソースとの間のノードＮ２には、ｐチャネルトランジスタ９３のゲート、ｎチャネルトランジスタ９７のドレインおよびインバータ回路１０１の入力側が接続されている。また、ｐチャネルトランジスタ９５のドレインには、ｎチャネルトランジスタ９８および９９のドレインが接続されている。また、ｎチャネルトランジスタ９８は、ゲートとドレインとが接続されている。また、ｎチャネルトランジスタ９６、９８および９９のソースは、それぞれ、接地されている。【０１５２】
また、インバータ回路１０１には、Ｈレベル側の電圧として電源電圧Ｖｃｃが供給されるように構成されている。このインバータ回路１０１は、電源投入時（電源立ち上げ時）に、供給される電源電圧Ｖｃｃが所定の電圧まで立ち上がった後、駆動する。したがって、電源投入直後の供給される電源電圧Ｖｃｃが所定の電圧よりも小さい期間は、インバータ回路１０１は駆動されないので、入力信号を反転した信号を出力しない。また、インバータ回路１０１の出力側には、遅延回路１０２が接続されている。この遅延回路１０２は、入力信号に対して所定の期間遅延し、かつ、反転された信号を出力するように構成されている。また、遅延回路１０２は、上記インバータ回路１０１と同様、Ｈレベル側の電圧として電源電圧Ｖｃｃが供給されるように構成されている。これにより、遅延回路１０２は、電源投入直後の供給される電源電圧Ｖｃｃが所定の電圧よりも小さい期間は駆動されないので、入力信号を反転した信号を出力しない。また、インバータ回路１０１と遅延回路１０２との間のノードＮ３には、ｐチャネルトランジスタ９５のゲートと、ｎチャネルトランジスタ９９のゲートと、ＮＡＮＤ回路１０３の一方の入力端子とが接続されている。また、ＮＡＮＤ回路１０３の他方の入力端子には、遅延回路１０２の出力が供給される。また、ＮＡＮＤ回路１０３からは、リフレッシュ制御回路７３（図２３参照）を駆動させるためのトリガー信号ＴＲＧが出力されるように構成されている。また、ＮＡＮＤ回路１０３は、上記インバータ回路１０１と同様、Ｈレベル側の電圧として電源電圧Ｖｃｃが供給されるように構成されている。これにより、ＮＡＮＤ回路１０３は、電源投入直後の供給される電源電圧Ｖｃｃが所定の電圧よりも小さい期間は駆動されないので、その期間、Ｌレベルの信号を出力する。【０１５３】
また、カウンタ７５（図２４参照）は、メモリセルアレイ７１に含まれる全てのメモリセル９１（図２３参照）に対するアクセス回数（読み出し、再書き込み動作および書き込み動作の回数）を検出するとともに、アクセス回数が所定回数に達した場合には、所定の信号をリフレッシュ制御回路７３へ出力するように構成されている。また、リフレッシュ制御回路７３は、電源の立ち上げ時に電源立ち上げ検出部７４からトリガー信号ＴＲＧが入力された場合、および、全てのメモリセル９１に対するアクセス回数が所定回数に達したときにカウンタ７５から所定の信号が入力された場合に、リフレッシュ動作を開始させるための制御信号をロウデコーダ７２へ出力するように構成されている。また、クロック生成回路７８（図２３参照）のアクセス検出部７６は、メモリセル９１に対するアクセス動作を検出するために設けられている。また、カウンタ７５は、アクセス検出部７６によりメモリセル９１に対するアクセス動作が検出されたのを受けて、アクセス回数のカウントを＋１だけカウントアップするように構成されている。【０１５４】
また、カウンタ７５は、図２３に示すように、ロウアドレスバッファ７９、カラムアドレスバッファ８０、ライトアンプ８１およびリードアンプ８２に接続されている。ライトアンプ８１およびリードアンプ８２には、それぞれ、入力バッファ８３および出力バッファ８４が接続されている。また、ロウアドレスバッファ７９およびカラムアドレスバッファ８０は、それぞれ、ロウデコーダ７２およびカラムデコーダ８５に接続されている。また、ロウデコーダ７２には、ワード線ソースドライバ８６が接続されるとともに、ワード線ソースドライバ８６には、電圧生成回路８７およびクロック生成回路７８のステートマシン回路７７が接続されている。また、メモリセルアレイ７１のビット線ＢＬには、センスアンプ８８を介してカラムデコーダ８５が接続されている。また、センスアンプ８８には、ライトアンプ８１、リードアンプ８２およびビット線ソースドライバ８９が接続されるとともに、ビット線ソースドライバ８９には、電圧生成回路８７およびステートマシン回路７７が接続されている。【０１５５】
次に、図２３〜図２７を参照して、本発明の第６実施形態による強誘電体メモリの動作について説明する。【０１５６】
第６実施形態による強誘電体メモリの使用時には、まず、電源を投入することにより電源を立ち上げる。この第６実施形態では、電源の立ち上げ時に、全てのメモリセル９１（図２３参照）に対するリフレッシュ動作を行う。具体的には、図２７に示すように、電源立ち上げ検出部７４（図２６参照）の電源電圧Ｖｃｃ、ノードＮ１〜Ｎ３の電圧およびトリガー信号ＴＲＧの電圧は、電源の立ち上げを開始する前の初期状態では、０Ｖになっている。そして、電源立ち上げ時には、電源電圧Ｖｃｃの電位は０Ｖから設定電位に徐々に上昇する。これにより、ノードＮ１（図２６参照）の電位は、ｐチャネルトランジスタ９２を介して０Ｖから徐々に上昇されるとともに、ノードＮ２の電位は、ｐチャネルトランジスタ９４を介して徐々に上昇される。この際、ノードＮ１に繋がるキャパシタ１００が充電されることにより、ノードＮ１の電位は、ノードＮ２の電位に比べてゆっくり上昇される。また、この際、インバータ回路１０１、遅延回路１０２およびＮＡＮＤ回路１０３は、全て、供給される電源電圧Ｖｃｃが所定の電圧に達するまで駆動されないので、電源電圧Ｖｃｃが所定の電圧に達するまでノードＮ３の電位およびトリガー信号ＴＲＧは、Ｖｓｓ（０Ｖ：Ｌレベル）に保持される。【０１５７】
次に、インバータ回路１０１、遅延回路１０２およびＮＡＮＤ回路１０３に供給される電源電圧Ｖｃｃが所定の電圧に達することによりインバータ回路１０１、遅延回路１０２およびＮＡＮＤ回路１０３が駆動される。この際、ノードＮ２の電位は、インバータ回路１０１の論理しきい値電圧よりも高くなっている。これにより、インバータ回路１０１からは入力信号が反転されたＶｓｓ（０Ｖ：Ｌレベル）の信号が出力されるので、ノードＮ３の電位はＶｓｓ（０Ｖ：Ｌレベル）に保持される。このため、ノードＮ３から直接ＮＡＮＤ回路１０３に入力される一方の入力信号の電圧は、Ｖｓｓ（０Ｖ：Ｌレベル）に保持される。また、ノードＮ３から遅延回路１０２を介してＮＡＮＤ回路１０３に入力される他方の入力信号の電圧は、Ｖｃｃの設定電圧（Ｈレベル）に上昇する。これにより、ＮＡＮＤ回路１０３から出力されるトリガー信号ＴＲＧは、Ｖｃｃの設定電圧（Ｈレベル）に上昇する。【０１５８】
次に、ノードＮ１の電位がｎチャネルトランジスタ９７のしきい値電圧まで上昇すると、ｎチャネルトランジスタ９７がオン状態になる。これにより、ｎチャネルトランジスタ９７を介して、ノードＮ２の電位がＶｓｓ（０Ｖ：Ｌレベル）に低下する。このため、インバータ回路１０１の出力が反転することによって、インバータ回路１０１の出力は、Ｖｃｃの設定電圧（Ｈレベル）に上昇する。これにより、ノードＮ３の電位は、Ｖｃｃの設定電圧（Ｈレベル）に上昇するので、ノードＮ３から直接ＮＡＮＤ回路１０３に入力される一方の入力信号の電圧は、Ｖｓｓ（０Ｖ：Ｌレベル）からＶｃｃの設定電圧（Ｈレベル）に上昇する。また、ノードＮ３から遅延回路１０２を介してＮＡＮＤ回路１０３に入力される他方の入力信号の電圧は、ノードＮ３の電位がＶｃｃの設定電圧（Ｈレベル）へ上昇する時点から所定の期間遅延して、Ｖｃｃの設定電圧（Ｈレベル）からＶｓｓ（０Ｖ：Ｌレベル）へ低下する。したがって、ノードＮ３から遅延回路１０２を介してＮＡＮＤ回路１０３に入力される入力信号の電圧は、ノードＮ３の電位がＶｃｃの設定電圧（Ｈレベル）へ上昇する時点から所定の期間、Ｖｃｃの設定電圧（Ｈレベル）に保持される。これにより、ＮＡＮＤ回路１０３から出力されるトリガー信号ＴＲＧは、ノードＮ３の電位がＶｃｃの設定電圧（Ｈレベル）へ上昇するのに伴って、Ｖｓｓ（０Ｖ：Ｌレベル）に低下した後、所定の期間、Ｖｓｓ（０Ｖ：Ｌレベル）に保持される。そして、その後、トリガー信号ＴＲＧは、Ｖｃｃの設定電圧（Ｈレベル）に上昇する。【０１５９】
ＮＡＮＤ回路１０３からＶｓｓ（０Ｖ：Ｌレベル）のトリガー信号ＴＲＧがリフレッシュ制御回路７３（図２４参照）に入力されると、リフレッシュ制御回路７３は、全てのメモリセル９１（図２３参照）に対するリフレッシュ動作を開始させるための制御信号をロウデコーダ７２へ出力する。この際、リフレッシュ制御回路７３は、全てのロウアドレス（０，０，０，０，０）〜（１，１，１，１，１）（図２５参照）を順次ロウデコーダ回路部７２ａへ出力する。これにより、メモリセルアレイ７１内の全てのメモリセル９１に対して順次リフレッシュ動作が行われる。【０１６０】
リフレッシュ動作は、メモリセル９１に対して読み出しおよび再書き込みすることによって行われる。具体的には、ロウデコーダ回路部７２ａに出力されたロウアドレスに対応するワード線ＷＬが選択される。そして、選択されたワード線ＷＬ（以下、選択ワード線ＷＬという）に接続された複数のメモリセル９１のデータがビット線ＢＬを介して一括してセンスアンプ８８に読み出されるとともに、そのデータは、センスアンプ８８により増幅される。この後、データの読み出されたメモリセル９１に対して、センスアンプ８８により読み出されたデータが再書き込みされる。上記のようにして、電源の立ち上げ時に、メモリセルアレイ７１内の全てのメモリセル９１が順次リフレッシュされる。【０１６１】
また、第６実施形態では、電源の立ち上げ時にカウンタ７５（図２４参照）をリセットすることにより、カウンタ７５のカウント数を「０」にする。また、各メモリセルブロック７１ａに対応するラッチ回路部７２ｂも全てリセットすることにより、全てのラッチ回路部７２ｂをＬレベルのデータを保持した状態（リセット状態）にする。次に、メモリセル９１（図２３参照）に対するアクセス動作を開始する。この際、全てのメモリセル９１に対するアクセス動作は、アクセス検出部７６によって検出される。そして、アクセス検出部７６によりアクセス動作が１回検出される毎に、カウンタ７５のカウント数は、＋１だけカウントアップされる。これにより、カウンタ７５によってメモリセルアレイ７１内の全てのメモリセル９１に対するアクセス回数が検出される。【０１６２】
メモリセル９１に対するアクセス動作が読み出しおよび再書き込み動作の場合には、強誘電体メモリの外部から入力されたロウアドレスに対応するワード線ＷＬ（図２３参照）がロウデコーダ７２によって選択される。これにより、選択ワード線ＷＬに接続された複数のメモリセル９１のデータがビット線ＢＬを介して一括してセンスアンプ８８に読み出されるとともに、そのデータは、センスアンプ８８により増幅される。そして、センスアンプ８８により増幅されたデータは、リードアンプ８２および出力バッファ８４を介して強誘電体メモリの外部に読み出される。この後、データの読み出されたメモリセル９１に対して、センスアンプ８８により読み出されたデータが再書き込みされる。一方、メモリセル９１に対するアクセス動作が書き込み動作の場合には、上記の読み出し動作の場合と同様、選択ワード線ＷＬに接続された複数のメモリセル９１のデータがセンスアンプ８８に読み出された後、その読み出されたデータが強誘電体メモリの外部から入力されたデータに書き換えられる。この後、その書き換えられたデータがセンスアンプ８８からメモリセル９１に書き込まれる。【０１６３】
なお、上記した読み出し動作後の再書き込み動作と、書き込み動作とにおいて、選択ワード線ＷＬに対応するメモリセルブロック７１ａ内の選択ワード線ＷＬ以外のワード線ＷＬ（以下、非選択ワード線ＷＬという）に接続されるメモリセル９１には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加される。これにより、選択ワード線ＷＬに対応するメモリセルブロック７１ａ内の非選択ワード線ＷＬに接続されるメモリセル９１では、強誘電体キャパシタ９０の分極量が減少することによりディスターブが生じる。上記のアクセス動作において、アクセス動作の有ったメモリセルブロック７１ａに対応するラッチ回路部７２ｂは、Ｈレベルのデータを保持した状態になる一方、アクセス動作の無かったメモリセルブロック７１ａに対応するラッチ回路部７２ｂには、Ｌレベルのデータが保持される。【０１６４】
次に、第６実施形態では、カウンタ７５は、全てのメモリセル９１に対するアクセス回数が所定回数に達したことを検出すると、所定の信号をリフレッシュ制御回路７３へ出力する。このカウンタ７５からの信号を受けて、リフレッシュ制御回路７３は、ロウデコーダ７２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第６実施形態では、リフレッシュ制御回路７３は、ラッチ回路部７２ｂに保持されているデータに基づいてリフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部７２ａへ出力する。すなわち、リフレッシュ制御回路７３は、ラッチ回路部７２ｂがＨレベルのデータを保持している場合には、そのラッチ回路部７２ｂに対応するメモリセルブロック７１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａに出力する一方、ラッチ回路部７２ｂがＬレベルのデータを保持している場合には、そのラッチ回路部７２ｂに対応するメモリセルブロック７１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａへ出力しない。【０１６５】
たとえば、図２５に示すメモリセルアレイ７１において、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック７１ａに対するアクセス動作が有り、（０，１）のロウアドレスのメモリセルブロック７１ａに対するアクセス動作は無かったとする。この場合、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック７１ａに対応するラッチ回路部７２ｂ（図２４参照）にはＨレベルのデータが保持されている一方、（０，１）のロウアドレスのメモリセルブロック７１ａに対応するラッチ回路部７２ｂ（図２４参照）にはＬレベルのデータが保持されている。この場合には、リフレッシュ制御回路７３（図２４参照）は、ロウデコーダ回路部７２ａへ（０，０）のロウアドレスのメモリセルブロック７１ａに含まれるワード線ＷＬに対応する（０，０，０，０，０）〜（０，０，１，１，１）のロウアドレスを順次出力した後、（０，１）のロウアドレスのメモリセルブロック７１ａに含まれるワード線ＷＬに対応する（０，１，０，０，０）〜（０，１，１，１，１）のロウアドレスは出力しない。したがって、リフレッシュ制御回路７３は、（０，０，１，１，１）のロウアドレスを出力した後、（１，０）および（１，１）のロウアドレスのメモリセルブロック７１ａに含まれるワード線ＷＬに対応する（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスを順次出力する。【０１６６】
そして、上記のようにロウデコーダ回路部７２ａ（図２４参照）に出力されたロウアドレスの順番にロウデコーダ回路部７２ａによりワード線ＷＬが選択されるとともに、選択された各ワード線ＷＬに接続されるメモリセル９１のデータがセンスアンプ８８に読み出されて増幅される。この後、センスアンプ８８により読み出されたデータと同じデータが元のメモリセル９１に再書き込みされる。したがって、リフレッシュ制御回路７３からロウデコーダ回路部７２ａへ出力された（０，０，０，０，０）〜（０，０，１，１，１）、（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスのワード線ＷＬに接続されるメモリセル９１には読み出しおよび再書き込みが行われる一方、リフレッシュ制御回路７３からロウデコーダ回路部７２ａへ出力されなかった（０，１，０，０，０）〜（０，１，１，１，１）の８つのロウアドレスのワード線ＷＬに接続されるメモリセル９１には読み出しおよび再書き込みが行われない。これにより、アクセス動作が有った（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック７１ａに含まれる全てのメモリセル９１には、読み出しおよび再書き込みが行われる一方、アクセス動作が無かった（０，１）のロウアドレスのメモリセルブロック７１ａに含まれる全てのメモリセル９１には、読み出しおよび再書き込みが行われない。上記のようにして、所定回数のアクセス動作後のメモリセル９１に対するリフレッシュ動作が行われる。【０１６７】
なお、リフレッシュ動作による読み出しおよび再書き込みの際に、選択ワード線ＷＬに対応するメモリセルブロック７１ａ内の非選択ワード線ＷＬに接続されるメモリセル９１には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加されるので、強誘電体キャパシタ９０の分極量が減少することによりディスターブが生じる。そして、所定回数のアクセス動作後のリフレッシュ動作が終了した後は、電源の立ち上げ時と同様、カウンタ７５をリセットすることによりカウント数を「０」にするとともに、全てのラッチ回路部７２ｂをリセットすることによりＬレベルのデータを保持した状態にする。この後、上記の動作が繰り返し行われる。【０１６８】
第６実施形態では、上記のように、電源の立ち上げ時に、リフレッシュ制御回路７３により全てのメモリセル９１に対して読み出しおよび再書き込みを行うことによって、電源を立ち上げる毎に全てのメモリセル９１に対してリフレッシュ動作を行うことができる。これにより、所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセル９１に累積されるのを抑制することができる。その結果、累積されたディスターブによりメモリセル９１のデータが消失するのを抑制することができる。【０１６９】
また、第６実施形態では、電源立ち上げ時に加えて、カウンタ７５によりメモリセル９１に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて、メモリセル９１に対して読み出しおよび再書き込みを行うことによって、より確実にディスターブによるメモリセル９１のデータの消失を抑制することができる。【０１７０】
また、第６実施形態では、メモリセルブロック７１ａ毎のアクセス動作の有無を保持するラッチ回路部７２ｂを設けるとともに、リフレッシュ制御回路７３がラッチ回路部７２ｂによって対応するメモリセルブロック７１ａに対するアクセス動作が有ったこと（Ｈレベルのデータ）が保持されていることに基づいて、そのラッチ回路部７２ｂに対応するメモリセルブロック７１ａに含まれるメモリセル９１に対して再書き込みを行うように構成することによって、アクセス動作の有ったメモリセルブロック７１ａ内のメモリセル９１に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ７１に含まれる全てのメモリセル９１に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル９１が他のメモリセル９１のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル９１が受けるディスターブの回数を減少させることができる。【０１７１】
また、第６実施形態では、リフレッシュ制御回路７３が、カウンタ７５によってメモリセルアレイ７１に含まれる全てのメモリセル９１に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロック７１ａに対するアクセス回数を検出して、各メモリセルブロック７１ａに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。【０１７２】
（第７実施形態）
次に、図２８を参照して、本発明の第７実施形態による強誘電体メモリの構成について説明する。【０１７３】
第７実施形態による強誘電体メモリでは、図２８に示すように、上記第６実施形態による強誘電体メモリと異なり、各メモリセルブロック７１ａに対応するように、カウンタ回路部１１２ｃが設けられている。なお、このカウンタ回路部１１２ｃは、本発明の「第２回数検出手段」の一例である。このカウンタ回路部１１２ｃは、各メモリセルブロック７１ａ毎のアクセス回数を検出するために設けられている。また、カウンタ回路部１１２ｃは、対応するメモリセルブロック７１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、第７実施形態では、ラッチ回路部７２ｂ（図２４参照）は設けられていないとともに、ロウデコーダ１１２は、１つのロウデコーダ回路部７２ａと、４つのカウンタ回路部１１２ｃとによって構成されている。第７実施形態による強誘電体メモリの上記以外の構成は、上記第６実施形態による強誘電体メモリの構成と同様である。【０１７４】
次に、図２８を参照して、第７実施形態による強誘電体メモリの動作について説明する。第７実施形態による強誘電体メモリでは、上記第６実施形態による強誘電体メモリと同様にして、電源の立ち上げ時に、全てのメモリセル９１（図２３参照）に対してリフレッシュ動作（読み出しおよび再書き込み）を行う。また、第７実施形態による強誘電体メモリでは、カウンタ７５により全てのメモリセル９１に対するアクセス回数を検出するとともに、カウンタ回路部１１２ｃにより各メモリセルブロック７１ａ毎のアクセス回数を検出する。そして、カウンタ回路部１１２ｃでは、対応するメモリセルブロック７１ａに対するアクセス動作が１回行われる毎に、アクセス回数のカウントを＋１だけカウントアップする。【０１７５】
そして、全てのメモリセル９１に対するアクセス回数が所定回数に達したことをカウンタ７５が検出したことに基づいて、カウンタ７５は、リフレッシュ制御回路７３へ所定の信号を出力する。そして、リフレッシュ制御回路７３は、カウンタ７５からの信号に基づいてロウデコーダ１１２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第７実施形態では、リフレッシュ制御回路７３は、カウンタ回路部１１２ｃによって検出されたメモリセルブロック７１ａ毎のアクセス回数に基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部７２ａへ出力する。すなわち、リフレッシュ制御回路７３は、カウンタ回路部１１２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）未満の場合には、そのカウンタ回路部１１２ｃに対応するメモリセルブロック７１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａへ出力しない。その一方、リフレッシュ制御回路７３は、カウンタ回路部１１２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）以上の場合には、そのカウンタ回路部１１２ｃに対応するメモリセルブロック７１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａへ出力する。これにより、アクセス回数が所定回数（Ｎｂ）未満であるメモリセルブロック７１ａのメモリセル９１に対してリフレッシュ動作を行わないとともに、アクセス回数が所定回数（Ｎｂ）以上であるメモリセルブロック７１ａのメモリセル９１に対してリフレッシュ動作を行うことができる。第７実施形態による強誘電体メモリの上記以外の動作は、上記第６実施形態による強誘電体メモリの動作と同様である。【０１７６】
第７実施形態では、上記のように、電源の立ち上げ時に、リフレッシュ制御回路７３により全てのメモリセル９１に対して読み出しおよび再書き込みを行うことによって、電源を立ち上げる毎に全てのメモリセル９１に対してリフレッシュ動作を行うことができる。これにより、電源の立ち上げと立ち下げとを繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセル９１に累積されるのを抑制することができるので、累積されたディスターブによりメモリセル９１のデータが消失するのを抑制することができる。【０１７７】
また、第７実施形態では、メモリセルブロック７１ａ毎のアクセス回数を検出するカウンタ回路部１１２ｃを設けるとともに、リフレッシュ制御回路７３が、カウンタ回路部１１２ｃによって対応するメモリセルブロック７１ａに対するアクセス回数が所定回数（Ｎｂ）に達したことが検出されたことに基づいて、そのカウンタ回路部１１２ｃに対応するメモリセルブロック７１ａに含まれる全てのメモリセル９１に対して再書き込みを行うように構成することによって、アクセス回数が所定回数（Ｎｂ）に達することによりリフレッシュ動作を行う必要があるメモリセルブロック７１ａ内のメモリセル９１に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ７１に含まれる全てのメモリセル９１に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル９１が他のメモリセル９１のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル９１が受けるディスターブの回数を減少させることができる。【０１７８】
第７実施形態による上記以外の効果は、上記第６実施形態による効果と同様である。【０１７９】
（第８実施形態）
次に、図２９および図３０を参照して、本発明の第８実施形態による強誘電体メモリの構成について説明する。【０１８０】
第８実施形態による強誘電体メモリは、図２９および図３０に示すように、上記第６実施形態による強誘電体メモリと異なり、ラッチ回路部１２２ｂがワード線ＷＬ毎に設けられている。したがって、各メモリセルブロック７１ａは、８つのワード線ＷＬを含むので、各メモリセルブロック７１ａ毎に８つのラッチ回路部１２２ｂが設けられている。なお、このラッチ回路部１２２ｂは、本発明の「第１保持手段」の一例である。また、ラッチ回路部１２２ｂは、ワード線ＷＬ毎のアクセス動作の有無を保持する機能を有している。具体的には、このラッチ回路部１２２ｂは、対応するワード線ＷＬを介してのアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するワード線ＷＬを介してのアクセス動作が無い場合には、Ｌレベルのデータを保持するように構成されている。【０１８１】
また、第８実施形態による強誘電体メモリは、メモリセルブロック７１ａ毎のアクセス回数を検出するためのカウンタ回路部１２２ｄを有している。なお、このカウンタ回路１２２ｄ、本発明の「第２回数検出手段」の一例である。このカウンタ回路部１２２ｄは、各メモリセルブロック７１ａ毎に設けられている。また、カウンタ回路部１２２ｄは、対応するメモリセルブロック７１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、ロウデコーダ５２は、１つのロウデコーダ回路部７２ａと、３２個のラッチ回路部１２２ｂと、４つのカウンタ回路部１２２ｄとによって構成されている。第８実施形態による強誘電体メモリの上記以外の構成は、上記第６実施形態による強誘電体メモリの構成と同様である。【０１８２】
次に、図２９および図３０を参照して本発明の第８実施形態による強誘電体メモリの動作について説明する。第８実施形態による強誘電体メモリでは、上記第６実施形態による強誘電体メモリと同様にして、電源の立ち上げ時に、全てのメモリセル９１（図３０参照）に対してリフレッシュ動作（読み出しおよび再書き込み）を行う。また、第８実施形態による強誘電体メモリでは、各ワード線ＷＬを介してメモリセル９１に対するアクセス動作が行われると、そのワード線ＷＬに対応するラッチ回路部１２２ｂの保持するデータがＨレベルに変化される。また、各ワード線ＷＬを介してメモリセル９１に対するアクセス動作が１回行われる毎に、そのワード線ＷＬの属するメモリセルブロック７１ａに対応するカウンタ回路部１２２ｄでは、アクセス回数が＋１だけカウントアップされる。【０１８３】
そして、第８実施形態では、カウンタ回路部１２２ｄによって、メモリセルブロック７１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック７１ａに対応する８つのラッチ回路部１２２ｂによってＨレベルのデータが保持されている場合には、その８つのラッチ回路部１２２ｂの保持するデータをＬレベルに変化させて固定する。また、カウンタ回路部１２２ｄによって、メモリセルブロック７１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック７１ａに対応する８つのラッチ回路部１２２ｂの中にＬレベルのデータを保持するラッチ回路部１２２ｂとＨレベルのデータを保持するラッチ回路部１２２ｂとが存在する場合には、その８つのラッチ回路部１２２ｂの保持するデータをＨレベルに変化させて固定する。【０１８４】
そして、全てのメモリセル９１に対するアクセス回数が所定回数に達したことをカウンタ７５が検出したことに基づいてカウンタ７５がリフレッシュ制御回路７３へ信号を出力する。そして、リフレッシュ制御回路７３は、カウンタ７５からの信号に基づいてロウデコーダ１２２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第８実施形態では、リフレッシュ制御回路７３は、ラッチ回路部１２２ｂに保持されているデータに基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部７２ａへ出力する。すなわち、リフレッシュ制御回路７３は、所定のメモリセルブロック７１ａに対応する８つのラッチ回路部１２２ｂに保持されているデータがＨレベルの場合には、そのメモリセルブロック７１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａへ出力する。その一方、リフレッシュ制御回路７３は、所定のメモリセルブロック７１ａに対応する８つのラッチ回路部１２２ｂに保持されているデータが全てＬレベルの場合には、そのメモリセルブロック７１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部７２ａへ出力しない。これにより、メモリセルブロック７１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合と、８つのワード線ＷＬを介して全くアクセス動作が無かった場合とには、そのメモリセルブロック７１ａに含まれる全てのメモリセル９１に対してリフレッシュ動作は行われない。【０１８５】
一方、メモリセルブロック７１ａに含まれる８つのワード線ＷＬの内、アクセス動作が有ったワード線ＷＬとアクセス動作が無かったワード線ＷＬとが存在する場合には、そのメモリセルブロック７１ａに含まれる全てのメモリセル９１に対してリフレッシュ動作が行われる。なお、メモリセルブロック７１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合に、そのメモリセルブロック７１ａに含まれる全てのメモリセル９１に対してリフレッシュ動作を行わないのは、以下の理由による。すなわち、８つ全てのワード線ＷＬを介してアクセス動作が有ったメモリセルブロック７１ａのメモリセル９１には、比較的均等にアクセス動作が行われていると考えられるので、ディスターブによる影響が比較的小さいと考えられるためである。第８実施形態による強誘電体メモリの上記以外の動作は、上記第６実施形態による強誘電体メモリの動作と同様である。【０１８６】
第８実施形態では、上記のように、電源の立ち上げ時に、リフレッシュ制御回路７３により全てのメモリセル９１に対して読み出しおよび再書き込みを行うことによって、電源を立ち上げる毎に全てのメモリセル９１に対してリフレッシュ動作を行うことができる。これにより、所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセル９１に累積されるのを抑制することができる。その結果、累積されたディスターブによりメモリセル９１のデータが消失するのを抑制することができる。【０１８７】
また、第８実施形態では、カウンタ回路部１２２ｄによって、メモリセルブロック７１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック７１ａに対応する８つ全てのラッチ回路部１２２ｂによってＨレベルのデータが保持されている場合に、その８つのラッチ回路部１２２ｂの保持するデータを全てＬレベルに変化させて固定することによって、そのメモリセルブロック７１ａに含まれるワード線ＷＬのロウアドレスをリフレッシュ制御回路７３からロウデコーダ回路部７２ａへ出力しないようにすることができる。これにより、８つ全てのワード線ＷＬを介してアクセス動作が有ったことにより比較的均等にメモリセル９１に対してアクセス動作が行われたメモリセルブロック７１ａには、読み出しおよび再書き込み（リフレッシュ）を行わないようにすることができる。このため、リフレッシュ動作時に、メモリセル９１に対して比較的均等にアクセス動作が行われることによりディスターブの影響が小さいと考えられるメモリセルブロック７１ａのメモリセル９１には、読み出しおよび再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による読み出しおよび再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ動作時にメモリセル９１が受けるディスターブの回数を減少させることができる。【０１８８】
第８実施形態による上記以外の効果は、上記第６実施形態による効果と同様である。【０１８９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。【０１９０】
たとえば、上記第１〜第８実施形態では、本発明のメモリの一例としての強誘電体メモリについて説明したが、本発明はこれに限らず、強誘電体メモリ以外のメモリにも適用可能である。【０１９１】
また、上記第１実施形態では、リフレッシュ制御回路により、メモリセルに対するリフレッシュ動作を開始させるようにしたが、本発明はこれに限らず、リフレッシュ制御回路以外の制御手段を用いてメモリセルに対するリフレッシュ動作を開始させるようにしてもよい。たとえば、図３１に示すように、リフレッシュ制御回路の代わりに設置したカウンタ１２８によりメモリセルアレイ１に対するアクセス回数を計数するとともに、所定のアクセス回数毎にメモリセルに対するリフレッシュ動作を開始させるようにしてもよい。なお、このカウンタ１２８は、本発明の「計数手段」の一例である。この場合、リフレッシュ動作を開始させる所定のアクセス回数は、予め、シミュレーションを行うことにより、リードアンプ９によってデータ「０」または「１」を判定することができないような残留分極量の劣化がメモリセルに蓄積されるまでのアクセス回数に設定する。また、図３２に示すように、リフレッシュ制御回路の代わりに設置したタイマ１３８によりメモリセルアレイ１に対するアクセス時間を計測するとともに、タイマ１３８によって計測された所定のアクセス時間が経過する毎にリフレッシュ動作を開始させるようにしてもよい。なお、このタイマ１３８は、本発明の「計測手段」の一例である。この場合、リフレッシュ動作を開始させる所定のアクセス時間は、予め、シミュレーションを行うことにより、リードアンプ９によってデータ「０」または「１」を判定することができないような残留分極量の劣化がメモリセルに蓄積されるまでのアクセス時間に設定する。また、メモリの電源オンまたは電源オフの際に、必ず、全てのメモリセルに対するリフレッシュ動作を行うようにしてもよい。【０１９２】
また、上記第１および第２実施形態では、ダミーセルをリフレッシュ制御回路の内部に設けたが、本発明はこれに限らず、ダミーセルを、たとえば、メモリセルアレイ内などのリフレッシュ制御回路の外部に設けてもよい。【０１９３】
また、上記第１および第２実施形態では、リフレッシュ動作を開始させるタイミングを非選択セルの残留分極量が書き込み動作直後の残留分極量の約１０％以上劣化した時点に設定したが、本発明はこれに限らず、リフレッシュ動作を開始させるタイミングを非選択セルの残留分極量が書き込み動作直後の残留分極量の約１０％以外の量劣化した時点に設定してもよい。【０１９４】
また、上記第３〜第８実施形態では、１つのメモリセルブロックに対して８つのワード線を設けたが、本発明はこれに限らず、１つのメモリセルブロックに対して８つ以外の所定の数のワード線を設けてもよい。【０１９５】
また、上記第５実施形態では、カウンタ回路部５２ｄによって、メモリセルブロック２１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック２１ａに対応するラッチ回路部５２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、ラッチ回路部５２ｂの保持するデータをＨレベルまたはＬレベルに変化させて固定したが、本発明はこれに限らず、別途メモリセルブロック２１ａ毎にラッチ回路を設けるとともに、そのラッチ回路の保持するデータを上記ラッチ回路部５２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、変化させるとともに固定してもよい。そして、リフレッシュ制御回路２３がロウアドレスをロウデコーダ回路部２２ａに出力する際には、上記の別途設けたラッチ回路の保持するデータに基づいて、ロウデコーダ回路部２２ａに出力するロウアドレスと、出力しないロウアドレスとを決定するようにしてもよい。【０１９６】
また、上記第６〜第８実施形態では、メモリの内部に設けた電源立ち上げ検出部により電源の立ち上げを検出させるとともに、その電源立ち上げ検出部からリフレッシュ制御回路へトリガー信号を入力させることによって、リフレッシュ動作を開始するように構成したが、本発明はこれに限らず、上記以外の種々の構成により電源立ち上げ時のリフレッシュ動作を開始するようにしてもよい。たとえば、メモリの外部に設けた電源立ち上げ検出部により電源の立ち上げを検出させるとともに、そのメモリの外部の電源立ち上げ検出部からリフレッシュ制御回路に所定の信号を入力させることによって、リフレッシュ動作を開始するように構成してもよい。【０１９７】
また、上記第８実施形態では、カウンタ回路部１２２ｄによって、メモリセルブロック７１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック７１ａに対応するラッチ回路部１２２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、ラッチ回路部１２２ｂの保持するデータをＨレベルまたはＬレベルに変化させて固定したが、本発明はこれに限らず、別途メモリセルブロック７１ａ毎にラッチ回路を設けるとともに、そのラッチ回路の保持するデータを上記ラッチ回路部１２２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、変化させるとともに固定してもよい。そして、リフレッシュ制御回路７３がロウアドレスをロウデコーダ回路部７２ａに出力する際には、上記の別途設けたラッチ回路の保持するデータに基づいて、ロウデコーダ回路部７２ａに出力するロウアドレスと、出力しないロウアドレスとを決定するようにしてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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