(57)【特許請求の範囲】
【請求項１】
第1絶縁層上に形成された導電性ラインを備える第1回路領域及び前記第1絶縁層内に形成された層間コンタクトスタッドを備える第2回路領域と、
前記導電性ラインの側壁に形成された側壁絶縁スペーサと、
前記第2回路領域上で前記スタッドを含む領域を覆うように選択的にパターニングされた第1エッチング阻止物質層と、を備え、
前記側壁絶縁スペーサは、前記第1エッチング阻止物質層と比較して、異なるエッチング選択比を有することを特徴とする半導体素子。
【請求項２】
前記第1エッチング阻止物質層及び側壁絶縁スペーサは、Si3N4、Ta2O5およびAl2O3を含む物質グループから選択された物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第1エッチング阻止物質層は前記スタッドを取り囲む領域を覆うように延びることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第1エッチング阻止物質層の延長は前記導電性ラインの幅により限定されることを特徴とする請求項３に記載の半導体素子。
【請求項５】
基板上に第1回路領域及び第2回路領域を形成する段階と、
前記第1回路領域及び前記第2回路領域上に絶縁層を形成する段階と、
前記第2回路領域上の前記絶縁層内に少なくとも１つの層間コンタクトを形成する段階と、
前記第2回路領域上に第1エッチング阻止物質層を形成し、前記層間コンタクトを含む前記第2回路領域上の一定領域を覆うように、前記第1エッチング阻止物質層をパターニングする段階と、
前記第1回路領域上の前記絶縁層上に少なくとも１つの導電性ラインを形成する段階と、
前記導電性ラインの側壁部分上に側壁絶縁スペーサを形成する段階と、を含み、
前記側壁絶縁スペーサは、前記第1エッチング阻止物質層と比較して、異なるエッチング選択比を有することを特徴とする半導体素子の製造方法。
【請求項６】
前記第1エッチング阻止物質層及び側壁絶縁スペーサは、各々第1及び第2エッチング選択比を有するエッチング阻止物質より形成され、前記側壁絶縁スペーサを形成する段階は、
(１)前記半導体素子上に前記第2エッチング選択比を有するエッチング阻止物質層を提供する段階と、
(２)前記第2エッチング選択比を有するエッチング阻止物質層を選択的に除去して、前記側壁絶縁スペーサを前記導電性ラインの側壁に形成させる段階と、を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第1エッチング阻止物質層及び側壁絶縁スペーサは、Si3N4、Ta2O5およびAl2O3を含む物質グループから選択された物質を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記第1エッチング阻止物質層は前記スタッドを取り囲む領域を覆うように延びることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第1エッチング阻止物質層の延長は前記導電性ラインの幅により限定されることを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
参考に述べると、本出願は"エッチング阻止層を有するビットラインスタッド上のビットラインランディングパッド及び非境界コンタクトとその製造方法"という名称で出願された米国出願番号０９/６９９,８４９号と、"ボイド領域内に形成された局部エッチング阻止層を有するビットラインスタッド上のビットラインランディングパッド及び非境界コンタクトとその製造方法"という名称で出願された米国出願番号０９/６９９,５８９号とに関連がある。
【０００３】
集積回路の表面積をより効率的に用いるために、一般的な２次元半導体技術は、現在の回路が３次元形態で多層上に形成されるように発展している。このような形態でアクティブ素子及び配線は積層関係で形成される。それぞれの連続的な層を形成する間に、その技術分野で"プラグ"と呼ばれる層間連結経路または"スタッド"という多様なアクティブ素子と他層の伝送ラインとの間を電気的に連結させる。"ランディングパッド"または"タップ"は、プラグの整列を補助するために、上部層から通じるプラグに対するターゲットの役割をするように下部層内に形成される。このランディングパッドは下部の回路または配線と連結され、回路または配線より表面積面で一般に大きく形成されて、プラグに対するターゲットのより広い許容誤差を提供する。
【０００４】
このような多層配線技術は、例えば１ギガバイト以上の非常に大きい容量を有する、例えばDRAM素子のような高集積メモリ素子の設計を可能にする。このようなDRAM素子は、厳しいデザイン制限下で稠密で効率的に配列されたメモリセルの多重アレイを含む。セル領域間には、入力/周辺部だけでなくセル間の補助回路及び配線回路を含む周辺領域などがある。
【０００５】
垂直的なプラグと水平的な配線幅との誤整列は欠陥及び信頼性問題を起こしうる。プラグが配線幅に整列されることを確保するために、配線幅は、例えばランディングパッド使用を通じて要求されることよりさらに大きく製作される。配線幅がさらに大きく製作される領域は、その技術分野で垂直的なコンタクトホール周辺の"境界"と呼ばれる。したがって、ある過度な境界領域は回路密度面で否定的な影響を及ぼす。
【０００６】
境界領域を減少または除去する一方、多層配線を提供しようとする試みがいままで続いている。このような試みには、米国特許番号６,０８３,８２４号、５,６１２,２５４号及び４,９６６,８７０号に開示された回路及び製造工程が含まれる。
【０００７】
ある程度まで回路のパッキング密度は回路間の金属配線が互いに侵犯せずにどれほど密接に形成されうるかによって制限される。このような制限は一レベルのコンタクトを他のレベルから分離することを支配するデザインルールによって規定され、そしてコンタクト周りの境界または許容誤差についてのデザインルールによって規定される。
【０００８】
層間配線のためのホールの高いアスペクト比を減少させるための他の試みも進められている。ここでアスペクト比はホールの幅に対するホールの高さを意味する。一般的にホールが深いほどそのホールを製作するのはもっと難しい。下部回路のライン、例えばDRAMメモリ素子のビットラインをランディングパッドとして使用することによって配線ホールのアスペクト比をかなり減少させうる。
【０００９】
典型的な多層DRAMメモリ素子はセル領域及び周辺領域を含む。セル領域はデータ貯蔵素子の役割をし、垂直方向を有するキャパシタと連結されるアクティブスイッチング素子とを含む。またセルビットラインは周辺回路領域とセル領域との間にデータを伝達するための配線の役割をする。周辺領域は、局部配線として作用する多くのビットラインまたはスタッドを含むが、このスタッドは多様なアクティブ素子と他層の伝送ラインとの間を電気的に連結する。絶縁性の酸化膜はビットライン上に形成され、そして配線スタッドは酸化膜を通じてオープンされてビットラインと連結される。
【００１０】
ビットラインが局部配線として用いられる時、例えば特にセンスアンプ領域で用いられる時、回路層は非常に稠密に密集されうる。例えば、上部層からビットラインにアクセスするためには、ビットライン間の領域が、水平方向には隣接するビットラインとのコンタクトを避けるようにし、垂直方向にはホールが適当な深さで形成されるように正確にエッチングされてスタッド配線ホールを形成せねばならない。なぜなら、DRAM素子のセンスアンプのような周辺領域はしばしば多様な配線経路を有して稠密に作られるために、垂直的なスタッド配線が占める断面積になるように最小化されねばならないからである。したがってこの場合、一般の製造工程の使用では、要求される高いアスペクト比を有するスタッドを形成することが益々難しくなっている。
【００１１】
配線スタッドを形成する現在の技術はいろいろな工程限界を有する。このような限界のうちでは、スタッドホールを形成する間にスタッドホールが下部のビットラインと側面方向に誤整列されうる側面方向への水平的誤整列が含まれる。また垂直的誤整列も生じうるが、この場合、スタッドホールが十分に深くエッチングされずに下部のビットラインとコンタクトされなくなったり、またはスタッドホールがあまり深く、そしてビットラインを貫通するようにエッチングされる。
【００１２】
整列の正確度を改善するために、米国特許番号５,８９５,２３９号ではビットラインスタッドと共にビットラインランディングパッドを採用する技術が開示された。しかし、このような試みはそのビットラインの上部の最小幅と上部配線スタッドの底の最大幅を提供するためには、ランディングパッドを含むビットライン上部及び下部のうちでいずれか一つまたはどちらにも厳しい許容誤差を要求する。広いスタッド上部は回路密度面において制限的であり、一方、狭いスタッド下部はコンタクト抵抗の増加と正確な製作を難しくする増大されたアスペクト比につながる。スタッドの垂直的整列をなすための対策がないので、スタッドホールが下部のビットラインと少しでも誤整列されれば、スタッドに隣接する下部の層間絶縁膜内にボイドが形成されうる。
【００１３】
多層配線についてのまた他の試みが米国特許番号５,８９１,７９９号に開示された。図１を参照すれば、層間絶縁膜(SiO2)２０２と、例えばシリコンナイトライド(Si2N4)マスク膜のエッチング阻止層２０６が基板２００上に形成された金属層２１０上に順次に形成される。上部及び下部層間を連結するためのスタッド２１２a、２１２bを形成するために、マスク膜２０６及び下部絶縁膜２０２を貫通するようにスタッドホール２１３a、２１３bを形成する。スタッド２１２a、２１２bが形成されてから、マスク膜２０６は、後続工程で上部マスク膜２０８及び上部絶縁層２０４を貫通して形成されるスタッド２１４a、２１４bについてのエッチング基準の役割をする。しかしこのような方法は多くの限界によって制約される。Si3N4マスク膜２０６、２０８は高ストレスを有する物質であって、全体回路上に一つの層として全体的に形成されるために、このような構成はいろいろな層に過度なストレスを生じて回路の歪曲につながる場合もある。この他にも高い密度によって、そのマスク膜は後続の高温工程中に層間絶縁膜内に含まれているC、F及びClのような不純物がガス抜けされることを妨害する。残っているSi3N4マスク膜は一般的な合金工程中にH2及びO2が流入されることを妨害する可能性があって、上部及び下部金属層間の導電性接着特性及び欠陥治癒能力に深刻な影響を及ぼす。
【００１４】
さらにこのような工程は一般的なメモリ製造工程に適していないが、その理由はSi3N4マスク膜がビットライン間に適用されるからである。セルビットラインのそれぞれの側壁上に形成される絶縁性のスペーサはセルビットライン及び隣りのキャパシタ間のショートを防止する。このようなスペーサを形成するためには、ビットライン間に形成されるキャパシタのための空間を確保するように、隣接するビットライン間のいかなるマスク膜も除去されねばならない。しかしこのような工程によって、キャパシタからビットラインを絶縁させるためにビットラインら上に形成される絶縁膜も除去される。この工程によって周辺領域ビットラインの各側壁上のマスク膜も除去されて、優先的にマスク膜を形成する本然の目的を達成できない。
【００１５】
【発明が解決しようとする課題】
本発明がしようとする技術的課題は、従来の技術の限界を乗り越えるために局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子を提供するである。
【００１６】
本発明が解決しようとする他の技術的課題は、前記半導体素子を製造する方法を提供することである。
【００１７】
本発明は、下部の層間絶縁膜の一部上にだけ選択的にパターニングされて後続の製造工程中にガス抜けを許すようにするエッチング阻止物質層を提供する。残っているエッチング阻止物質層は連結性媒体を取り囲む部分、例えば下部及び上部のコンタクトホール間でスタッドを取り囲む部分だけで局部的に位置させる。
残っているエッチング阻止物質層の表面積は上部層に形成されて上部のスタッドを形成する間に適切な整列ターゲットを提供できる程度で十分に大きい一方、充分のガス抜けを許さない程度に十分に小さくし、隣接するコンタクトホール、例えば、隣りのビットラインランディングパッドに対するコンタクトホールと相反しないようにすることが望ましい。
【００１８】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の一実施例に係る半導体素子は、第1絶縁層上に形成された導電性ラインを備える第1回路領域及び前記第1絶縁層内に形成された層間コンタクトスタッドを備える第2回路領域と、前記導電性ラインの側壁に形成された側壁絶縁スペーサと、前記第2回路領域上で前記スタッドを含む領域を覆うように選択的にパターニングされた第1エッチング阻止物質層と、を備え、前記側壁絶縁スペーサは、前記第1エッチング阻止物質層と比較して、異なるエッチング選択比を有する。 
【００１９】
前記第１及び第２エッチング阻止物質層は同一の物質であるか、または互いに異なるエッチング阻止物質、例えばSi3N4、Ta2O5およびAl2O3を含みうる。前記第２エッチング阻止物質層は前記スタッドを取り囲む領域を覆うように延びうる。前記第２エッチング阻止物質層の延長は前記導電性ラインの幅により限定される場合もある。
【００２０】
前記他の技術的課題を達成するために、本発明の一実施例に係る半導体素子の製造方法は次の通りである。
【００２１】
絶縁層を基板上に形成する。前記絶縁層内に第１回路領域を形成する。前記第１回路領域内に少なくとも一つの導電性ラインを形成する。前記絶縁層内に第２回路領域を形成し、そして前記第２回路領域内に少なくとも一つのスタッドを形成する。前記第１回路領域上に第１エッチング阻止物質層を形成するが、前記エッチング阻止物質層が前記導電性ラインの側壁に少なくとも一つのスペーサを形成させる。前記第２回路領域上に第２エッチング阻止物質層を形成し、前記スタッドを含む前記第２回路領域の一定領域を覆うように前記第２エッチング阻止物質層をパターニングする。
【００２２】
前記第１及び第２エッチング阻止物質層は各々第１及び第２エッチング選択比を有するエッチング阻止物質より形成される。この場合、前記第２エッチング阻止物質層をパターニングする段階は、第一に、前記半導体素子上に前記第２エッチング阻止物質層を形成する段階と、第二に、前記スタッドを含む領域上に前記第２エッチング阻止物質の一部が提供されるように前記第２エッチング阻止物質層を選択的に除去する段階とを含む。前記第１エッチング阻止物質層を形成する段階は、第一に、前記半導体素子上に前記第１エッチング阻止物質層を提供する段階と、第二に、前記第１エッチング阻止物質を選択的に除去して前記スペーサを前記導電性ラインの側壁に形成させる段階とを含む。
【００２３】
前記第１及び第２エッチング阻止物質層は同じエッチング選択物質より形成される場合もある。この場合、前記第１及び第２エッチング阻止物質層を形成する段階は、第一に、前記半導体素子上にエッチング阻止物質層を形成する段階と、第二に、前記スタッドを含む領域上に前記エッチング阻止物質の一部を残し、前記導電性ラインの側壁に絶縁性スペーサが形成されるように前記エッチング阻止物質層を選択的に除去する段階とを含む。
【００２４】
【発明の実施の形態】
以下、セル及び周辺領域を有するメモリ素子に関して本発明の原理を詳細に説明する。本発明の回路及び工程が他の多層回路の実施例でも同等に適用できるということは当業者には明らかである。
【００２５】
図２は、本発明に係る多層回路構成の断面図である。
【００２６】
図２を参照すれば、導電層パターン２１０が基板２００上に形成される。第１層間絶縁膜２０２は導電層パターン２１０上に設けられる。コンタクトホール２１９a、２１９bは層間絶縁膜２０２内に形成され、層間コンタクトスタッド２２０a、２２０bはコンタクトホール２１９a、２１９b内に備えられる。導電性ライン２２２はスタッド中の一つのスタッド２２０b上に形成されるが、この導電性ライン２２２は、例えば、上部レベルのスタッド２３０bに対するランディングパッドとして作用する。
【００２７】
第２エッチング選択比を有する第1エッチング阻止物質層224aは、下部レベルのスタッド220aの上部表面上と、そして下部レベルのスタッド220aを取り囲む層間絶縁膜202の一部上に選択的にパターニングされる。第２エッチング阻止物質層224bは導電性ライン222上にパターニングされる。第２エッチング選択比を有する第２エッチング阻止物質層は形成された構造物上でパターニングされ、選択的に除去されて導電性ライン222の側壁上に側壁スペーサ226を提供する。第1及び第2エッチング阻止物質層は類似の物質であるか、あるいはそれぞれ異なる物質、例えばSi3N4、Ta2O5あるいはAl2O3を含むことができる。
【００２８】
第2層間絶縁膜204は形成された構造物上に形成され、上部レベルのコンタクトホール229a、229bが上部レベルのコンタクトスタッド230a、230bを提供するために形成される。コンタクトホール229a、229bを形成する間に、第1及び第2エッチング阻止物質層224a、224bはスタッド220aを取り囲む領域で下部の第1層間絶縁膜202の過度エッチングを防止し、そしてランディングパッド222の過度なエッチングを防止するための整列ターゲットとして作用する。一方、形成された構造物上に上部レベルのスタッド230a、230bと金属配線232a、232bを形成することによって回路が完成される。
【００２９】
本発明によって、セル及び周辺領域を含むメモリ素子で中間レベルのコンタクトの断面を順次に示した図３Ａないし図３Ｇと図４Ａないし図４Ｆを参照して本発明の構成の実施例を説明する。"X"及び"Y"方向は素子の各軸に沿って切断したことを意味する。
【００３０】
図３Ａを参照すれば、メモリ素子の基板２００にアクティブメモリセル２４０を形成する。このメモリ素子は、密集して配置されたメモリセル２４０とデータラインを含むセル領域２４２と、そして配線ラインとメモリセル領域２４２とを補助する周辺回路、例えば入/出力回路を含む周辺領域２４４を含む。通常、メモリ素子応用分野で、データライン及び周辺配線ラインはビットラインと見做す。しかし、前述したように、本発明は層間配線を要求する他の実施例にも同等に適用される。
【００３１】
アクティブ回路２４２及び基板２００上に層間絶縁膜２０２、例えばSiO2を形成する。図３Ｂに示したように、層間絶縁膜２０２内に、例えばエッチングによりコンタクトホール２１９を形成し、そしてコンタクトホール２１９内にコンタクトスタッド２２０a、２２０bを形成する。コンタクトスタッド２２０a、２２０bは５００〜２０００Åの厚さにタングステンより形成されうる。積層のためのガス反応は、例えば４０Torrの圧力及び４１５℃の温度で次の反応を含みうる。
［反応式１］
WF6＋SiH4＋H2→W＋SiF4＋H2
【００３２】
通常のn+/p+コンタクト抵抗は、n+コンタクトに対するビットラインの幅が０.１５mの場合に３００〜１０００Ω/コンタクトであり、p+コンタクトに対するビットラインの幅が０.２３mの場合に１.５〜５kΩ/コンタクトである。
【００３３】
タングステンプラグを使用する場合、前記プラグ２２０a、２２０bは、例えば化学気相蒸着(CVD; Chemical Vapor Deposition)により１００Åの厚さのチタン膜をまず提供することによって形成される場合もある。次に例えばCVDまたは原子層蒸着(ALD; Atomic Layer Deposition)によりTiN膜を提供し、次いで大体２０００Åの厚さのタングステン(W)層を形成する。次にその結果構造物を化学的機械研磨またはエッチバック工程により平坦化させる。
【００３４】
チタニウムナイトライド(TiN)プラグを使用する場合、前記プラグ２２０a、２２０bは、例えばCVDにより１００Åの厚さのチタニウム(Ti)膜をまず提供することによって形成される場合もある。次に例えばCVDにより１５００Åの厚さのTiN膜を提供し、次いで化学的-機械的ポリシング工程を行う。
【００３５】
図３Ｃを参照すれば、例えばSi3N4、Ta2O5５あるいはAl2O3を含む第１エッチング阻止物質層２４６を大体２００〜７００Åの厚さ、望ましくは５００Å以下の厚さで形成された構造物上に積層する。フォトレジストをマスク膜上にコーティングしてパターニングすることによって、上部レベルに連結されるスタッド２２０a上にマスクパターン２４８を形成する。このマスクパターン２４８の大きさは、少なくとも下部のコンタクトスタッドと重なるほど十分に大きく決定されるが、近くのコンタクトホールの金属配線に障害を与えないほど十分に小さく決定される。第１エッチング阻止物質層２４６は下部の層間絶縁膜２０２とは異なるエッチング選択比を有することが望ましい。
【００３６】
図３Ｄは、結果的に作られた局部第１エッチング阻止物質層２５０を示す。後続のビットライン形成段階中に残留物が形成されたり導電性ストリンガが生じることを抑制するために前記局部第１エッチング阻止物質層２５０をテーパ-エッチングする。
【００３７】
図３Ｅを参照すれば、通常の方法を使用して第２エッチング阻止物質層２５８を有するビットラインパターン２５２及びビットラインランディングパッド２５４を残っているスタッド上に形成する。第１エッチング阻止物質層２５０が除去されることを防止するために、第２エッチング阻止物質層２５８は第１エッチング阻止物質層と比較して異なるエッチング選択比を有するようにすることが望ましい。例えば、第１エッチング阻止物質層がSi3N4を含む場合、第２エッチング阻止物質層はTa2O5あるいはAl2O3を含む。このようにして、第２エッチング阻止物質層２５８は、以前に作られた第１エッチング阻止物質層２５０に影響を与えずにパターニングされ選択的に除去されうる。側壁絶縁スペーサ２５６はビットライン２５２、２５４の側壁部分上に形成する。
【００３８】
ビットライン２５２及びビットラインランディングパッド２５４を形成するために、タングステン(W)を８００Åの厚さにスパッタリングし、そして第２エッチング阻止膜２５８を１５００〜２５００Åの厚さに積層する。その結果、作られた膜をパターニングしてビットラインパターン及びビットラインランディングパッドを形成する。ビットラインパターンを形成した後に、Si3N4のような絶縁物質膜を大体５００Åの厚さに積層し異方性蝕刻して側壁スペーサ２５６を形成する。例えば、第１エッチング阻止物質層２５０がTa2O5を含む場合、第２エッチング阻止物質層２５８は第１エッチング阻止物質層２５０と比較して異なるエッチング選択比を有する１５００〜２５００Å厚さのSi3N4を含み、側壁スペーサ２５６を形成するための絶縁物質層はまた５００Å厚さのSi3N4である。絶縁物質(５００Å厚さのSi3N4)をエッチングして側壁スペーサを形成する間に、第１エッチング阻止物質層２５０は、前述したエッチング選択比の差によって、そのまま維持され、実質的に影響されない。
【００３９】
このようにして、ビットラインランディングパッド２５４及びビットラインスタッド２２０aがつながる非境界コンタクト形成のために備えられる。結果的に、回路配線パターンが比較的密集された垂直構造、例えば半導体メモリ素子の周辺領域２４４で見られる密集された構造で作られうる。
【００４０】
図３Ｆで、第２層間絶縁膜２０４を形成された構造物上に形成し、ストレージノードコンタクトホール２６２を通常の技術を使用して形成する。
【００４１】
図３Ｇで、ストレージノードコンタクト２６４が第２層間絶縁膜２０４内に提供され、そして第３層間絶縁膜２６６が第２層間絶縁膜２０４上に提供される。上部レベルのコンタクトホール２６８は、第１エッチング阻止物質層２５０及び第２エッチング阻止物質層２５８が露出されるまで、例えば、酸化膜エッチングを用いて絶縁膜２６６、２０４内に提供される。下部のエッチング阻止物質層２５０、２５８が、スタッド結合領域で下部のスタッド２２０aの側面にある下部の第１層間絶縁膜２０２を過度なエッチングをせずに、下部のスタッド２２０a表面をホールにより適切に露出させるための垂直ガイドとして用いられる。
【００４２】
適切な垂直整列と下部及び上部スタッドのそれぞれの結合のために、第１エッチング阻止物質層２５０をなす物質は下部の第１層間絶縁膜２０２のエッチング選択比と比較して異なるエッチング選択比を有するものを選択する。このようにして、上部スタッドホール２６８を形成する時、第１エッチング阻止物質層２５０の上部表面まで第３及び第２絶縁層２６６、２０４を正確にエッチングするのに第１エッチング工程が使われうる。次いで、第２エッチング工程で、第１エッチング阻止物質層２５０が下部のスタッド２２０aの上部表面及び第１絶縁層２０２の上部表面まで正確にエッチングされる。
【００４３】
望ましい実施例で、１５００W、４０mTorr、C4F6＋O2＋Arの工程条件を含む第１エッチング工程により、エッチング阻止物質層の上部表面が露出されるまで第２層間絶縁膜２６６のエッチングが行われる。次いで６００W、５０mTorr、CHF3＋Ar＋H2、１０５秒の工程条件を含む第２エッチング工程により、下部の層間絶縁膜２０２をエッチング阻止膜として使用して下部のスタッド２２０aの上部表面を露出させるエッチング阻止物質層吸着エッチングを行う。
【００４４】
同じエッチング工程中に第１エッチング阻止物質層２５０及び第２エッチング阻止物質層２５８もエッチングされることが望ましいが、その理由は第２段階のエッチング条件が絶縁層２０２に対して第１エッチング阻止物質層２５０及び第２エッチング阻止物質層２５８に対してかなり吸着性があるからである。たとえ第１及び第２エッチング阻止物質層２５０及び２５８が互いにエッチング選択比を有するものと選択されたしても、下部の絶縁膜２０２に対しては大きくないエッチング選択比を有するものが望ましい。
【００４５】
他の方法も可能であるが、非現実的である。その理由は第１エッチング阻止物質層２５０及び第２エッチング阻止物質層２５８の各々に対する二つの異なるエッチング化学物質が要求されたり、または一つの別のエッチング過程以外にも別のフォトリソグラフィー工程が要求されるからである。
【００４６】
類似の工程が前述した工程と同時に、あるいは分離されて適用され、例えばビットラインランディングパッド２５４を含むビットラインのような、周辺領域の他のビットラインと結合するための層間スタッド(図示せず)を提供できる。
【００４７】
図4Aないし図4Fは本発明の他の実施例を示す。図4A及び図4Bで、層間レベルのスタッド220bは図3A及び図3Bを参照して前述したように形成される。図3Cで、ビットラインパターン252はスタッド220b上に形成し、例えばSi3N4を含む第２エッチング阻止物質層258はキャッピング層であってビットラインパターン252上に形成する。望ましくはSi3N4を含む第１エッチング阻止物質層294は、ビットライン以外の領域を含む形成された構造物上に200-700Åの厚さ、望ましくは、500Å以下の厚さに形成する。本実施例で、第1及び第2エッチング阻止物質層294、258は同一である場合もあり、異なる物質、例えばSi3N4、Ta2O5あるいはAl2O3を含む。フォトレジストマスク292は、前述したように、スタッド220a領域上でパターニングされ、第1エッチング阻止物質層294は、図4Dに示したように、マスク292の下部にある部分を除いては除去される。この過程中に、前述したように、ビットライン252の側面上には側壁絶縁スペーサ296が形成される。
【００４８】
図３Ａないし図３Ｇと図４Ａないし図４Ｆを参照して説明した実施例において、スタッド２２０a上の領域にエッチング阻止物質層２５０、２９４が存在することによって、過度なエッチング、プロファイル劣化、そして結果的に示される不良ステップカバーレージが防止される。したがってコンタクトにより起こるビット不良も同じく軽減される。
【００４９】
これ以外にも、エッチング阻止物質層２５０、２９４がスタッド２２０aの上部領域に局部的に位置することによって、合金問題だけでなく後続工程中のガス抜けもかなり改善される。
【００５０】
【発明の効果】
本発明によれば、エッチング阻止物質層が選択的に提供されるが、このエッチング阻止物質層は続く製造工程中に不純物のガス抜けを許すようにする選択的な方式で多層回路層間に提供される。このエッチング阻止物質層は下部のスタッド上に形成され、上部層内に形成されて上部のスタッドを形成する間に整列ターゲットとしての役割を行う。この方式で、多層回路、例えばメモリ素子を比較的密集された構造で製造できる。
【００５１】
本発明が望ましい実施例に関して特に示して説明してきたが、その技術分野で通常の知識を有する者において、特許請求の範囲により限定される本発明の思想及び範囲内で、形態及び細部説明の多様な変形がなされうることは当然である。
【００５２】
例えば、他の実施例で、単一メタル積層段階よりはむしろ個別的なフォトリソグラフィー工程を採用してビットラインパターン上のメタルコンタクトとビットラインスタッド上のメタルコンタクトを提供する場合もある。
【図面の簡単な説明】
【図１】  従来の多層配線構造でエッチング阻止物質層の使用を示す断面図である。
【図２】  本発明によって選択的にパターニングされたエッチング阻止物質層を用いた多層配線構造を示す断面図である。
【図３Ａ】本発明によってセル及び周辺領域を含む多層メモリ素子の製造段階における直交軸に沿って切断して左側及び右側列で示す断面図である。
【図３Ｂ】  図３Ａの次の段階を示す断面図である。
【図３Ｃ】  図３Ｂの次の段階を示す断面図である。
【図３Ｄ】  図３Ｃの次の段階を示す断面図である。
【図３Ｅ】  図３Ｄの次の段階を示す断面図である。
【図３Ｆ】  図３Ｅの次の段階を示す断面図である。
【図３Ｇ】  図３Ｆの次の段階を示す断面図である。
【図４Ａ】本発明が他の実施例によってセル及び周辺領域を含む多層メモリ素子の製造段階における直交軸に沿って切断して左側及び右側列で示した断面図である。
【図４Ｂ】  図４Ａの次の段階を示す断面図である。
【図４Ｃ】  図４Ｂの次の段階を示す断面図である。
【図４Ｄ】  図４Ｃの次の段階を示す断面図である。
【図４Ｅ】  図４Ｄの次の段階を示す断面図である。
【図４Ｆ】  図４Ｅの次の段階を示す断面図である。
【符号の説明】
２００  基板
２０２  第１層間絶縁膜
２１０  導電層パターン
２１９a、２１９b  コンタクトホール
２２０a、２２０b  層間コンタクトスタッド
２２２  導電性ライン
２２４a、２２４b  第１エッチング阻止物質層
２２６  側壁スペーサ
２２９a、２２９b  上部レベルのコンタクトホール
２３０a、２３０b  上部レベルのコンタクトスタッド
２３２a、２３２b  金属配線
【図１】
0004790948.tif 000002
【図２】
0004790948.tif 000003
【図３Ａ】
0004790948.tif 000004
【図３Ｂ】
0004790948.tif 000005
【図３Ｃ】
0004790948.tif 000006
【図３Ｄ】
0004790948.tif 000007
【図３Ｅ】
0004790948.tif 000008
【図３Ｆ】
0004790948.tif 000009
【図３Ｇ】
0004790948.tif 000010
【図４Ａ】
0004790948.tif 000011
【図４Ｂ】
0004790948.tif 000012
【図４Ｃ】
0004790948.tif 000013
【図４Ｄ】
0004790948.tif 000014
【図４Ｅ】
0004790948.tif 000015
【図４Ｆ】
0004790948.tif 000016