(57)【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜上に形成されたパッド用電極を有する半導体装置の製造方法において、
前記半導体基板上に第１層間絶縁膜を形成する工程と、前記パッド用電極を形成する箇所の真下で前記第１層間絶縁膜上に研磨停止層を形成する工程と、前記第１層間絶縁膜上と前記研磨停止層上に第２層間絶縁膜を形成する工程と、該第２層間絶縁膜を前記研磨停止層が露出するまで研磨し平坦化する工程と、前記第１層間絶縁膜及び前記第２層間絶縁膜にコンタクト孔を形成する工程と、前記研磨停止層の真上にパッド用電極を形成する工程とを含み、前記研磨停止層を形成する工程では回路形成領域には前記研磨停止層を形成しないことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の層間絶縁膜上に形成されたパッド用電極と、該層間絶縁膜内に形成した上下二層の電極を有するキャパシタとを有する半導体装置の製造方法において、
前記半導体基板上に選択的に素子分離絶縁膜を形成する工程と、
第１導電材料を前記素子分離絶縁膜上に形成し、前記キャパシタを形成する箇所および前記パッド用電極を形成する箇所の真下の前記第１導電材料を残し他を除去する工程と、
前記半導体基板上全面に誘電膜を形成する工程と、
第２電極材料を前記第１導電材料の真上の前記誘電膜上に形成する工程と、
前記半導体基板上全面に第１層間絶縁膜を形成する工程と、
前記パッド用電極を形成する箇所の真下の前記第２導電材料の真上の前記第１層間絶縁膜上、及び前記キャパシタを形成する箇所の前記第２導電材料の真上の前記第１層間絶縁膜上に研磨停止層を形成する工程と、
前記半導体基板上全面に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を前記研磨停止層が露出するまで平坦化する工程と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び前記誘電膜に前記半導体基板に達するコンタクト孔を形成するとともに、前記キャパシタ形成箇所の前記研磨停止層及び前記第１層間絶縁膜に前記第２導電材料に達するコンタクト孔を形成する工程と、
前記研磨停止層の真上に前記パッド電極を形成する工程とを含み、前記研磨停止層を形成する工程では前記キャパシタ形成箇所以外の回路形成領域には前記研磨停止層を形成しないことを特徴とする半導体装置の製造方法。
【請求項３】
前記平坦化する工程の後でコンタクト孔を形成する工程の前に前記半導体基板全面に第３層間絶縁膜を形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離絶縁膜が前記半導体基板を選択酸化した選択酸化膜であることを特徴とする請求項２または３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記コンタクト孔を形成する工程は、前記半導体基板に達するコンタクト孔を形成する工程と同時に、前記研磨停止層のエッチングレートが前記誘電膜、及び前記第１から第２または第１から第３層間絶縁膜のエッチングレートより小さい条件で行うことを特徴とする請求項２または３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記研磨停止層がシリコン窒化膜からなり、前記素子分離絶縁膜、前記誘電膜、及び前記第１から第２または第１から第３層間絶縁膜がシリコン酸化膜からなることを特徴とする請求項２〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記平坦化する工程をＣＭＰ処理で行うことを特徴とする請求項２〜６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、化学機械研磨およびエッチングにより作製される集積回路装置などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰと称す）は、近年の半導体集積回路の平坦化に幅広く用いられており、その応用の一つに層間絶縁膜であるメタル下層絶縁膜（ＩｎｔｅｒＬａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ：以下ＩＬＤと称す）の平坦化がある。以下に例として、ｐ型シリコン基板を用いて、ポリシリコンを二層積層して電極としたキャパシタとＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  ＭＯＳＦＥＴ）とを含む半導体装置の製造方法について説明する。
図１２は、従来の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図である。
図１２（ａ）は、例えばＣＭＯＳとキャパシタ６９が形成される回路形成領域８４とそれを取り囲むチップ２００の外周部に配置されたパッド用電極８３を示す。
【０００３】
図１２（ｂ）において、ＣＭＯＳはＮＭＯＳとＰＭＯＳで構成され、ＮＭＯＳはｐ基板５１の表面層に形成されたｐウェル領域５３に形成され、ＰＭＯＳはｐ基板５１の表面層に形成されたｎウェル領域５２に形成され、キャパシタ６９とパッド用電極８３はｐウェル領域５３上のＬＯＣＯＳ酸化膜５５上に形成される。
ＮＭＯＳはｐウェル領域５３の表面層に形成されるｎソース領域５６、ｎドレイン領域５７とこれらの領域と接続するプラグ７７とゲート酸化膜６０とゲート電極６２で構成される。また、ＰＭＯＳはｎウェル領域５２の表面層に形成されるｐソース領域５８、ｐドレイン領域５９とこれらの領域と接続するプラグ７８とゲート酸化膜６１とゲート電極６３で構成される。これらのプラグ７７、７８は配線８０、８１と接続する。
キャパシタ６９はＬＯＣＯＳ酸化膜５５上に形成された第１電極６４、酸化膜６６、第２電極６７で構成され、キャパシタ用配線８２はプラグ７９で第２電極６７と接続しＩＬＤ７２上に形成される。また、パッド用電極８３はＩＬＤ７２上に形成される。
【０００４】
図１３から図１８は、図１２の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
図１３に示すように、ｐ基板５１の表面層に、図示しないフォトレジストをマスクにｎウェル領域５２を形成し、このときｎウエル領域５２上に形成された図示しない酸化膜をマスクにｐウェル領域５３を形成し、酸化膜を除去する。この酸化膜除去により、ｐウェル領域５３の表面の高さよりｎウェル領域５２の表面の高さが低くなり、段差５４が生じる。
つぎに、図１４に示すように、素子分離のために、ｐウェル領域５３上、ｐウェル領域５３とｎウェル領域５２の境界付近に選択酸化膜（以下、ＬＯＣＯＳ酸化膜５５と称す。ＬＯＣＯＳとはＬｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎである）を形成する。その後、図示しない犠牲酸化膜を形成し、ｎウェル領域５２とｐウェル領域５３にそれぞれにイオン注入などによりゲート電極形成箇所下に図示しないチャネル領域を形成する。
【０００５】
つぎに、図１５に示すように、犠牲酸化膜を除去した後、ゲート酸化膜６０、６１を例えば１０ｎｍ形成する。その後、ポリシリコンでゲート電極６２、６３と、ＬＯＣＯＳ酸化膜５５上にキャパシタ６９の第１電極６４とを形成する。そして、通常のＭＯＳＦＥＴ形成工程にしたがって、ｐウェル領域５３にはｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）のｎソース領域５６、ｎドレイン領域５７を形成し、ｎウェル領域５２にはｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）のｐソース領域５８、ｐドレイン領域５９を形成する。
つぎに、図１６に示すように、キャパシタ６９の誘電膜となる酸化膜６６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成し、その上にポリシリコンでキャパシタ６９の第２電極６７を形成する。
つぎに、図１７に示すように、表面にＩＬＤ７２となる酸化膜をＣＶＤで堆積し、例えば、数１０秒程度のＣＭＰ処理をして、０．６μｍ程度表面を削って平坦化を行う。
【０００６】
つぎに、図１８に示すように、第２電極６７上と、ｎソース領域５６上、ｎドレイン領域５７上、ｐソース領域５８上およびｐドレイン領域５９上のＩＬＤ７２に開口部７４、７５、７６をそれぞれ形成し、これらの開口部７４、７５、７６をアルミニウムなどで充填してプラグ７７、７８、７９を形成し、このプラグ７７、７８、７９と接続する配線８０、８１とキャパシタ配線８２およびパッド用電極８３をアルミニウムで同時に形成する。この図１８は、図１２の従来の半導体装置の要部断面図となる。
上記プロセスにより集積回路を作製した場合、ＩＬＤ７２をＣＭＰ処理により平坦化すると、コンタクトを取る箇所のＩＬＤ７２の厚さが場所によって変わってくる。ソース領域５６、５８およびドレイン領域５７、５９などシリコン層とコンタクトする箇所のＩＬＤ７２の厚さは厚く、キャパシタ６９を構成する第２電極６７とコンタクトする箇所のＩＬＤ７２の厚さは薄い。そのため、ＩＬＤ７２の薄い第２電極６７とのコンタクトは、オーバーエッチして、図１９のＡ部で示すように、第２電極６７が削れて取られると、第２電極６７とプラグ７９とのコンタクトは第２電極６７の側面から取るようになり接触抵抗が増大してコンタクト不良となる。また、図示しないが誘電膜である酸化膜６６を突き抜けて第１電極６４に達してキャパシタ６９が短絡することもある。
【０００７】
また、ＩＬＤ７２をＣＭＰ処理する際に平坦化は良好に行われるが、ＣＭＰ処理は枚葉式で行われるために、研磨量がウェハ間でばらつく場合がある。また、ウェハがゴミなどの介在で傾いたり、ウェハに反りがある場合には、研磨量がウェハ面内でばらつく。このように研磨量にばらつきがあると、研磨量が少ないとＩＬＤ７２の厚さが厚くなり、コンタクトする箇所にＩＬＤ７２が残りコンタクト不良になる。一方、研磨量が多いとオーバーエッチが多すぎて前記のように第２電極６７が削れ取られてしまい、コンタクト不良となる。
これらを解決するために、ＣＭＰ処理でストッパ膜を用いると、ストッパ膜のパターンを形成するためにフォトマスクを追加しなければならず製造コストが増大する。
このストッパ膜を回路形成領域に設けた場合について説明する。
【０００８】
図２０は、ストッパ膜を回路形成領域に設けた半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。
回路形成領域８４には、キャパシタ６９とストッパ膜６５が４箇所に形成されている。同図（ｂ）は図１２（ｂ）に相当する図であるが、Ｘ−Ｘ線上にはキャパシタ６９が形成されていない場合の図である。
ストッパ膜６５の表面の高さをキャパシタ６９の第２電極６７より高くするために、ストッパ膜６５を形成する箇所のＩＬＤ７２内には高さ調整用の第１ポリシリコン膜６４、第２ポリシリコン膜６７がキャパシタ６９の第１電極６４、第２電極６７と同時に形成されている。このストッパ膜６５を設けることで、ＩＬＤ７２の研磨量を所定量にすることができる（例えば、特許文献１）。
【０００９】
しかし、ストッパ膜６５として昨日するためには面積や数が必要となるためて、ストッパ膜６５を形成する部分を回路形成領域８４内に設けると回路形成領域８４の面積が減少する。
この回路形成領域の面積を減少させないために、層間絶縁膜の膜厚を管理するモニターパターンをスクライブラインに設けて、層間絶縁膜の膜厚を測定して管理する方法が報告されている（例えば、特許文献２）。
【特許文献１】特開２００２−３５３２２０号公報  図１５
【特許文献２】特開２００２−８３７９２号公報  図１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、回路形成領域８４の面積が減少しないように、ストッパ膜６５をスクライブラインに設ける場合、スクライブラインには、ＰＣＭ（Ｐｒｏｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ｍｏｎｉｔｏｒ）等のモニタを多数形成することが多く、ストッパ膜６５を形成する面積が十分に得られないことがある。このストッパ膜６５の面積が小さいと、ＣＭＰ処理でストッパ膜６５が削られて前記のＩＬＤ７２の研磨量がばらつき、コンタクト不良を起こす。
この発明の目的は、前記の課題を解決してコンタクト不良を防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、半導体基板上の層間絶縁膜上に形成されたパッド用電極を有する半導体装置の製造方法において、
前記半導体基板上に第１層間絶縁膜を形成する工程と、前記パッド用電極を形成する箇所の真下で前記第１層間絶縁膜上に研磨停止層を形成する工程と、前記第１層間絶縁膜上と前記研磨停止層上に第２層間絶縁膜を形成する工程と、該第２層間絶縁膜を前記研磨停止層が露出するまで研磨し平坦化する工程と、前記第１層間絶縁膜及び前記第２層間絶縁膜にコンタクト孔を形成する工程と、前記研磨停止層の真上にパッド用電極を形成する工程とを含み、前記研磨停止層を形成する工程では回路形成領域には前記研磨停止層を形成しない製造方法とする。
【００１２】
また、半導体基板上の層間絶縁膜上に形成されたパッド用電極と、該層間絶縁膜内に形成した上下二層の電極を有するキャパシタとを有する半導体装置の製造方法において、
前記半導体基板上に選択的に素子分離絶縁膜を形成する工程と、
第１導電材料を前記素子分離絶縁膜上に形成し、前記キャパシタを形成する箇所および前記パッド用電極を形成する箇所の真下の前記第１導電材料を残し他を除去する工程と、
前記半導体基板上全面に誘電膜を形成する工程と、
第２電極材料を前記第１導電材料の真上の前記誘電膜上に形成する工程と、
前記半導体基板上全面に第１層間絶縁膜を形成する工程と、
前記パッド用電極を形成する箇所の真下の前記第２導電材料の真上の前記第１層間絶縁膜上、及び前記キャパシタを形成する箇所の前記第２導電材料の真上の前記第１層間絶縁膜上に研磨停止層を形成する工程と、
前記半導体基板上全面に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を前記研磨停止層が露出するまで平坦化する工程と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び前記誘電膜に前記半導体基板に達するコンタクト孔を形成するとともに、前記キャパシタ形成箇所の前記研磨停止層及び前記第１層間絶縁膜に前記第２導電材料に達するコンタクト孔を形成する工程と、
前記研磨停止層の真上に前記パッド電極を形成する工程とを含み、前記研磨停止層を形成する工程では前記キャパシタ形成箇所以外の回路形成領域には前記研磨停止層を形成しない製造方法とする。
【００１３】
また、前記平坦化する工程の後でコンタクト孔を形成する工程の前に前記半導体基板全面に第３層間絶縁膜を形成する工程を含むとよい。
また、前記素子分離絶縁膜が前記半導体基板を選択酸化した選択酸化膜であるとよい。
また、前記コンタクト孔を形成する工程は、前記半導体基板に達するコンタクト孔を形成する工程と同時に、前記研磨停止層のエッチングレートが前記誘電膜、及び前記第１から第２または第１から第３層間絶縁膜のエッチングレートより小さい条件で行うとよい。
【００１４】
また、前記研磨停止層がシリコン窒化膜からなり、前記素子分離絶縁膜、前記誘電膜、及び前記第１から第２または第１から第３層間絶縁膜がシリコン酸化膜からなるとよい。
また、前記平坦化する工程をＣＭＰ処理で行うとよい。
【発明の効果】
【００１５】
この発明によれば、ストッパ膜を設けることで、ＣＭＰ処理によるＩＬＤの膜厚のばらつきを抑えることができる。
また、このストッパ膜をパッド用電極形成箇所に設けることで、回路形成領域の面積の減少を防止できる。
また、キャパシタの第２電極に達する開口部と同時に半導体基板に達する開口部を形成する場合、キャパシタ上に形成されるストッパ膜のエッチングレートがＩＬＤのエッチングレートより小さい条件でエッチングを行うことで、キャパシタの第２電極が過度に削れることを防止することができて、コンタクト不良を防止できる。
また、このストッパ膜をパッド用電極形成箇所に設けることで、回路形成領域の面積の減少を防止できる。
【発明を実施するための最良の形態】
【００１６】
この発明の実施の最良の形態は、集積回路を形成する場合などで、標高の最も高いパッド用電極形成箇所にＣＭＰ処理で平坦化した層間絶縁膜上にストッパ膜（研磨停止層）を設けることで、回路形成領域の面積を減少させることがなくなる。また、キャパシタの第２電極に達する開口部と同時に半導体基板に達する開口部を形成する場合、層間絶縁膜よりストッパ膜の方がエッチングレートが小さい条件でエッチングを行うと、層間絶縁膜内で標高の高い箇所に形成したキャパシタの電極とのコンタクト不良を防止することができることである。つぎに、具体的な実施例について図を用いて説明する。
【実施例１】
【００１７】
図１は、この発明の第１実施例の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図である。
図１（ａ）は、例えばＣＭＯＳとキャパシタ１９が形成される回路形成領域３４とそれを取り囲むチップ１００の外周部に配置されたパッド用電極３３を示す。
図１（ｂ）において、ＣＭＯＳはＮＭＯＳとＰＭＯＳで構成され、ＮＭＯＳはｐ基板１の表面層に形成されたｐウェル領域３に形成され、ＰＭＯＳはｐ基板１の表面層に形成されたｎウェル領域２に形成され、キャパシタ１９とパッド用電極３３はｐウェル領域３上のＬＯＣＯＳ酸化膜５上に形成される。
ＮＭＯＳはｐウェル領域３の表面層に形成されるｎソース領域６、ｎドレイン領域７とこれらの領域と接続するプラグ２７とゲート酸化膜１０とゲート電極１２で構成される。また、ＰＭＯＳはｎウェル領域２の表面層に形成されるｐソース領域８、ｐドレイン領域９とこれらの領域と接続するプラグ２８とゲート酸化膜１１とゲート電極１３で構成される。これらのプラグ２７、２８は配線３０、３１と接続する。
【００１８】
キャパシタ１９はＬＯＣＯＳ酸化膜５上に形成された第１電極１４、酸化膜１６、第２電極１７で構成され、キャパシタ用配線３２はプラグ２９で第２電極１７と接続しＩＬＤ２２から露出したストッパ膜２０上に形成される。
また、パッド用電極３３はＬＯＣＯＳ酸化膜５上のＩＬＤ２２内部に形成された第１ポリシリコン膜１５、第２ポリシリコン膜１８とＩＬＤ２２から露出したストッパ膜２１上に形成される。
パッド用電極３３下のストッパ膜２１の表面の高さがキャパシタ１９の第２電極１７の表面の高さやソース領域／ドレイン領域の表面の高さより高くなるようにする。尚、表面の高さとは、ここでは半導体基板表面で最も低い表面からの高さをいう。
【実施例２】
【００１９】
図２から図７は、この発明の第２実施例の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。この半導体装置の製造方法は、図１の半導体装置の製造方法を示すものである。また、これらの工程断面図は、図１（ｂ）に相当する断面図である。
図２に示すように、ｐ基板１の表面層に、図示しないフォトレジストをマスクにｎウェル領域２を形成し、このときｎウエル領域２上に形成された図示しない酸化膜をマスクにｐウェル領域３を形成し、酸化膜を除去する。この酸化膜除去により、ｐウェル領域３の表面の高さよりｎウェル領域１の表面の高さが低くなり、段差４が生じる。
つぎに、図３に示すように、素子分離のために、ｐウェル領域３上、ｐウェル領域３とｎウェル領域１の境界付近にＬＯＣＯＳ酸化膜５を形成する。その後、図示しない犠牲酸化膜を形成し、ｎウェル領域１とｐウェル領域３のそれぞれにイオン注入などによりゲート電極形成箇所下に図示しないチャネル領域を形成する。
【００２０】
つぎに、図４に示すように、犠牲酸化膜を除去した後、ゲート酸化膜１０、１１を例えば１０ｎｍ形成する。その後、ポリシリコンでゲート電極１２、１３と、ＬＯＣＯＳ酸化膜５上にキャパシタ１９の第１電極１４とパッド用電極３３形成箇所に高さ調整用の第１ポリシリコン膜１５とを同時に形成する。この第１ポリシリコン膜１５を形成するのは、後で形成するパッド用電極３３形成箇所のストッパ膜２１の表面の高さをキャパシタ１９形成箇所のストッパ膜２０の表面の高さと同一とするために必要である。そして、通常のＭＯＳＦＥＴ形成工程にしたがって、ｐウェル領域３にはｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）のｎソース領域６、ｎドレイン領域７を形成し、ｎウェル領域２にはｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）のｐソース領域８、ｐドレイン領域９を形成する。
つぎに、図５に示すように、キャパシタ１９の誘電膜となる酸化膜１６をＣＶＤにより形成し、その上にポリシリコンでキャパシタ１９の第２電極１７と、高さ調整用の第２ポリシリコン膜１８を同時に形成する。この第２ポリシリコン膜１８を形成するのは、後で形成するパッド用電極３３形成箇所に形成されるストッパ膜２１の表面の高さをキャパシタ１９形成箇所のストッパ膜２０の表面の高さと同一にして、キャパシタ１９の第２電極１７がＣＭＰ処理で削られることを防止する。
【００２１】
また、これらのストッパ膜２０、２１の表面の高さは、回路形成領域３４内に形成されるゲート電極１２、１３やソース領域／ドレイン領域など他の箇所の表面の高さよりも高くすることで、ＣＭＰ処理で表面が削られるのを防止する。
つぎに、図６に示すように、第２電極１７上と第２ポリシリコン膜１８上にＩＬＤ２２となる酸化膜を形成し、この酸化膜上のキャパシタ１９形成箇所とパッド用電極３３形成箇所に窒化膜でストッパ膜２０、２１を形成する。その後、さらにその表面にＩＬＤ２２となる酸化膜をＣＶＤで堆積させた後、このＩＬＤ２２となる酸化膜をパッド用電極３３形成箇所のストッパ膜２１が露出するまでＣＭＰ処理をして平坦化する。このとき、第２電極１７上のストッパ膜２０も露出する。尚、ＣＰＭ処理した後はストッパ膜２０、２１は役目を終えるので削除しても構わない。
【００２２】
つぎに、図７に示すように、第２電極１７上のストッパ膜２０と、ｎソース領域６上、ｎドレイン領域７上、ｐソース領域８上およびｐドレイン領域９上のＩＬＤ２２に開口部２４、２５、２６をそれぞれ形成し、これらの開口部２４、２５、２６をアルミニウムなどで充填してプラグ２７、２８、２９を形成し、これらのプラグ２７、２８、２９と接続する配線３０、３１とキャパシタ配線３２と、ストッパ膜２１上にパッド用電極３３をアルミニウムで同時に形成する。前記したように、このパッド用電極３３下のストッパ膜２１の表面の高さが他の箇所より高くなるようにストッパ膜２１は形成される。
パッド用電極３３形成箇所にストッパ膜２１を形成することで、回路形成領域３４の面積を小さくすることがない。
また、開口部２４、２５、２６を同時にエッチングにより形成する際、第２電極２０上に形成されるストッパ膜２０のエッチングレートをＩＬＤ２２のエッチングレートより小さい条件で行うことで、第２電極１７のオーバーエッチングを減少できるので、コンタクト不良を防止できる。
【実施例３】
【００２３】
図８は、この発明の第３実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｂ）は工程順に示した要部製造工程断面図である。これら図は図６、図７に相当する図であり、図８（ｂ）はこの発明の半導体装置の要部断面図でもある。
第２実施例との違いは、図６の工程で、ＩＬＤ２２となる酸化膜を第２電極１７上および第２ポリシリコン膜１８上に形成しないで、窒化膜のストッパ膜２０、２１を形成した点である。こうすることで、ストッパ膜２０、２１の形成と、第２電極１７、第２ポリシリコン膜１８の形成を１枚のマスクで同時にできるため、工程の短縮とフォトマスク枚数の削減ができる。
尚、パッド用電極３３下のストッパ膜２１はｐウェル領域３上のＬＯＣＯＳ酸化膜５上に形成されており、その表面の高さはチップ１００内で一番高くなる。
【実施例４】
【００２４】
図９は、この発明の第４実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｂ）は工程順に示した要部製造工程断面図である。これらの図は図６、図７に相当する図であり、図９（ｂ）はこの発明の半導体装置の要部断面図でもある。これらの要部製造工程断面図は、図１（ａ）のＸ２−Ｘ２で切断した要部断面図に相当する。
第３実施例との違いは、キャパシタ１９がｎウェル領域２上のＬＯＣＯＳ酸化膜５上にに形成されている点である。こうすることで、キャパシタ１９となる部分の第２電極１７上のＢ部にはｎウエル領域２とｐウェル領域３の段差分のＩＬＤ２２が形成される。
第２電極２０と隣接してＩＬＤ２２上に配線３５が形成された場合、このＩＬＤ２２が層間絶縁膜となって、配線３５と第２電極１７との間の絶縁を確保できる。
尚、パッド用電極３３下のストッパ膜２１はｐウェル領域３上のＬＯＣＯＳ酸化膜５上に形成されており、その表面の高さはチップ１００内で一番高くなる。
【実施例５】
【００２５】
図１０は、この発明の第５実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｂ）は工程順に示した要部製造工程断面図である。これらの図は図６、図７に相当する図であり、図１０（ｂ）はこの発明の半導体装置の要部断面図でもある。
第３実施例との違いは、ＣＭＰ処理での平坦化した後の図８（ａ）のＩＬＤ２２の表面３６（スパッタ膜２０、２２の表面でもある）にさらにＩＬＤとなる酸化膜３７を形成した点である。こうすることにより、窒化膜のストッパ膜２０、２１が多少ＣＭＰ処理で削られても、ＩＬＤ２２の膜厚を十分厚く確保することができる。この場合も第４実施例と同様にＩＬＤ２２上に形成される配線３５と第２電極１７との間の絶縁を確保できる。
【実施例６】
【００２６】
図１１は、この発明の第６実施例の半導体装置の要部断面図である。これはキャパシタ１９が無い場合である。この半導体装置の製造方法は第２実施例において、キャパシタ１９を削除すればよい。キャパシタ１９がないために、図４の第１ポリシリコン膜１５および図５の第２ポリシリコン膜１８などを形成する必要がない。この場合も、パッド用電極３３形成箇所にストッパ膜２１を形成することで、回路形成領域３４の面積は減少しない。
【図面の簡単な説明】
【００２７】
【図１】この発明の第１実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図
【図２】この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図８】この発明の第３実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｂ）は工程順に示した要部製造工程断面図
【図９】この発明の第４実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｂ）は工程順に示した要部製造工程断面図
【図１０】この発明の第５実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｂ）は工程順に示した要部製造工程断面図
【図１１】この発明の第６実施例の半導体装置の要部断面図
【図１２】従来の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図
【図１３】図１２の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１２の半導体装置の要部製造工程断面図
【図１５】図１４に続く、図１２の半導体装置の要部製造工程断面図
【図１６】図１５に続く、図１２の半導体装置の要部製造工程断面図
【図１７】図１６に続く、図１２の半導体装置の要部製造工程断面図
【図１８】図１７に続く、図１２の半導体装置の要部製造工程断面図
【図１９】キャパシタの第２電極がエッチングで削れ取られた様子を示す図
【図２０】ストッパ膜を回路形成領域に設けた半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図
【符号の説明】
【００２８】
１    ｐ基板
２    ｎウェル領域
３    ｐウェル領域
４    段差
５    ＬＯＣＯＳ酸化膜
６    ｎソース領域
７    ｎドレイン領域
８    ｐソース領域
９    ｐドレイン領域
１０、１１  ゲート酸化膜
１２、１３  ゲート電極
１４    第１電極
１５    第１ポリシリコン膜
１６    酸化膜
１７    第２電極
１８    第２ポリシリコン膜
１９    キャパシタ
２０、２１  ストッパ膜
２２    ＩＬＤ
２４、２５、２６  開口部
２７、２８、２９  プラグ
３０、３１  配線
３２    キャパシタ配線
３３    パッド用電極
３４    回路形成領域
３５    配線
１００    チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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