(57)【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック生成回路と、
組み合わせ論理回路と、
上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、
上記ラッチ回路に上記クロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、
上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力し、
上記クロック信号生成回路は、上記誤動作信号が出力されないときは一定のクロック周期で上記クロック信号を生成し、上記誤動作信号が出力されたときには上記クロック信号を上記チェック期間以上遅らせて生成する半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
上記クロック信号生成回路は、クロック周期ごとに上記クロック信号よりもチェック期間だけ遅らせてチェック信号をさらに出力することを特徴とする半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に上記組み合わせ論理回路からの出力信号がラッチされ、
上記ラッチ回路がラッチ動作を行なうときと逆方向に上記クロック信号が遷移するときに、誤動作検出回路が上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを比較し、両信号の論理値が一致していなければ誤動作信号を出力することを特徴とする半導体集積回路。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体集積回路において、
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げる機能を持つ電源電圧制御回路をさらに備えたことを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体集積回路において、
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くする機能を持つクロック周期制御回路をさらに備えたことを特徴とする半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
上記誤動作信号が出力されたときには上記クロック信号を１クロック周期分遅らせて生成することを特徴とする半導体集積回路。
【請求項７】
クロック信号を生成するクロック生成回路と、
組み合わせ論理回路と、
上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、
上記ラッチ回路に上記クロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、
上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力することを特徴とする半導体集積回路。
【請求項８】
請求項１または７に記載の半導体集積回路において、
上記ラッチ回路は、上記組み合わせ論理回路の出力を上記クロック信号に対して上記チェック期間遅らせたチェック信号によってラッチして出力するＣＨラッチ回路をさらに備え、
上記ラッチ回路は、上記誤動作信号が出力されるとき、上記ＣＨラッチ回路の出力信号をラッチして出力信号を出力することを特徴とする半導体集積回路。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体集積回路であって、
上記誤動作検出回路を備えたラッチ回路をスタンダードセルライブラリに含めたことを特徴とする半導体集積回路。
【請求項１０】
第１の組み合わせ回路と第２の組み合わせ回路の間でラッチ回路を介して信号を送るよう構成された半導体集積回路の駆動方法であって、
クロック信号生成回路から一定のクロック周期を有するクロック信号を出力するステップ（ａ）と、
上記ラッチ回路へ入力される信号と上記ラッチ回路から出力される信号とを比較して、両信号が異なる場合には誤動作信号を出力するステップ（ｂ）と、
上記誤動作信号を受けて、上記ラッチ回路に上記第１の組み合わせ回路からの信号を再びラッチさせて上記第２の組み合わせ回路に出力するステップ（ｃ）と、
上記誤動作信号が出力された場合には上記クロック信号をチェック期間以上遅らせてから出力するステップ（ｄ）と
を含む半導体集積回路の駆動方法。
【請求項１１】
請求項１０に記載の半導体集積回路の駆動方法において、
上記ステップ（ａ）の後、上記ステップ（ｂ）の前に上記クロック信号からチェック期間だけ遅れて上記クロック信号生成回路からチェック信号を出力するステップ（ｅ）をさらに含むことを特徴とする半導体集積回路の駆動方法。
【請求項１２】
請求項１０または１１に記載の半導体集積回路の駆動方法において、
上記ステップ（ｂ）の前であって、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆の方向に上記クロック信号が遷移するステップ（ｅ）をさらに含むことを特徴とする半導体集積回路の駆動方法。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体集積回路の駆動方法において、
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げるステップ（ｆ）をさらに含むことを特徴とする半導体集積回路の駆動方法。
【請求項１４】
請求項１０〜１３のうちいずれか１つに記載の半導体集積回路の駆動方法において、
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くするステップ（ｇ）をさらに含む半導体集積回路の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路及びその駆動方法に関し、特に誤動作検出器を備えた半導体集積回路及びその駆動方法に関するものである。
【０００２】
【従来の技術】
近年、電池によって電源を供給される携帯機器が多く普及しており、これらの機器に用いられている半導体集積回路では、電池の駆動時間を長くするために一層の低消費電力化が強く求められている。また、携帯機器の機能向上につながる半導体集積回路の高性能化への要求が年々強まっている。
【０００３】
半導体集積回路の処理性能は、クロック信号に同期させてラッチ回路へのデータの格納を行なう同期設計を行なった回路においてはクロック信号の動作周波数に依存する。つまり、半導体集積回路の処理性能を向上させるためには、クロック信号の動作周波数を上げればよい。
【０００４】
一方、回路が正しく動作するためには、ラッチ回路間にデータが伝わる際の遅延時間の最も大きいものが、動作周波数の逆数であるクロック周期よりも小さくなる必要がある。但し、ここではラッチ回路のセットアップタイム、ホールドタイムは考えないものとする。
【０００５】
ところが、半導体集積回路でのデータの伝達速度はさまざまな要因により変化する。その要因の主なものは、半導体チップの温度や電源電圧の変化、製造時のばらつきなどである。通常の設計においては、これら特性のばらつきが最悪の場合を想定して回路設計を行なう。
【０００６】
また、近年チップ上に温度検出機能を搭載してそれらの変化に応じてクロック周期や電源電圧を変化させる手法や、ラッチ回路とラッチ回路との間で最大の遅延時間を生じさせる回路と同等の回路を別に作り、その回路の動作速度を検出して、クロック周期に適した電源電圧に変化させる構成などが提案されている。
【０００７】
図９は、特開平１１−２３４１１３号公報にて公開されている半導体集積回路のブロック回路図である。同図において、組み合わせ回路１０６ａに信号１０９ｃ及び１０９ｄが入力されると、信号１０８ａが出力され、この信号１０８ａはフリップフロップ１０５ａに入力される。フリップフロップ１０５ａには内部クロック１０７も入力されており、このフリップフロップ１０５ａからは信号１１０ａが出力される。次いで、信号１１０ａと信号１０９ａが組み合わせ回路１０６ｂに入力されると、信号１０８ｂが出力される。そして、フリップフロップ１０５ｂに信号１０８ｂと内部クロック１０７とが入力されると、信号１１０ｂが出力される。この信号１１０ｂと信号１０９ｂが組み合わせ回路１０６ｃに入力されると、信号１０８ｃが出力され、この信号１０８ｃと内部クロック１０７がフリップフロップ１０５ｃに入力されると、信号１１０ｃが出力される。次いで、この信号１１０ｃと出力クロック１１２とが出力装置１１１に入力されると、信号１１３が出力される。
【０００８】
また、クロック１０２が遅延測定装置１０１に入力されると、クロック補正信号１０４が出力され、このクロック補正信号１０４とクロック１０２とがクロック補正装置１０３に入力されると、内部クロック１０７と出力クロック１１２とが出力される。
【０００９】
この発明によれば、予め設計された組み合わせ回路１０６ａ，１０６ｂ及び１０６ｃの回路遅延を遅延測定装置１０１により自ら判定し、これに基づく回路の動作速度に適した内部クロック１０７でこの回路を動作させることができる。これにより、回路の誤動作を防止すると共に動作速度の高速化と回路数の削減が図られ、その結果、半導体装置の製造コストを下げることを可能としている。これら従来の手法は実際の動作回路の環境が、外部に備えた回路から推測可能なときに用いることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、回路の動作速度がその回路の履歴によって変化し、外部からは推測不可能な場合がある。一例として、近年開発が行なわれているＳＯＩ（Silicon on Insulator）基板を用いたＭＯＳＦＥＴを用いて回路設計を行った場合が挙げられる。ＳＯＩ ＭＯＳＦＥＴはＭＯＳＦＥＴが厚い絶縁膜上に形成され、ソース、ドレインの底面が絶縁膜に接しているため接合容量が通常のバルクＭＯＳＦＥＴに比べ小さくなるという特徴がある。また、ＭＯＳＦＥＴどうしが完全に絶縁分離されるためラッチアップが起きず、より高集積化できるという利点があり、次代のデバイスとして注目されている。ＳＯＩ ＭＯＳＦＥＴにはチャネル下の領域が完全に空乏化されるＦＤ(Fully-Depleted)型と空乏化されないボディと呼ばれる領域の存在するＰＤ(Partially-Depleted)型があり、ＰＤ型ＭＯＳＦＥＴでは、電気的に浮いているチャネル下のボディ領域の電位が回路動作中に変化して閾値電圧が変化する。そのため、それまでの回路の動作履歴によって動作特性が変化する。
【００１１】
従来の同期設計においては、この動作履歴による特性変動の変化幅をタイミングマージンとして与える必要があり、動作速度が遅くなるという不具合があった。
【００１２】
これに対応可能な従来技術として、組み合わせ論理回路部の動作の静止を検出して次のクロックを発生させるという技術(特開平08-288822号公報)がある。しかし、静止状態を完全に検出するためには、組み合わせ論理回路部の全ての内部ノードに静止検出回路をつける必要があり、回路規模が極端に増大するため実現は困難であった。
【００１３】
本発明の目的は、外部の回路から予測不可能な遅延時間の変動がある場合においても動作速度が向上され、且つ消費電力の小さい半導体集積回路及びその駆動方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路は、クロック信号を生成するクロック生成回路と、組み合わせ論理回路と、上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、上記ラッチ回路にクロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力し、上記クロック信号生成回路は、上記誤動作信号が出力されないときは一定のクロック周期でクロック信号を生成し、上記誤動作信号が出力されたときには上記クロック信号を上記チェック期間以上遅らせて生成する。
【００１５】
これにより、回路の遅延時間がクロック周期より長くなった場合でも回路の誤動作を防ぐことができる。また、信号が組み合わせ論理回路を伝わる時間のうち、最も遅い時間（最大パス遅延時間）よりもクロック周期を短く設定できるので、回路を高速に動作させることができる。
【００１６】
また、上記クロック信号生成回路は、クロック周期ごとにクロック信号よりもチェック期間だけ遅れてチェック信号を出力することにより、各フリップフロップで確実に同じタイミングで入力と出力の比較を行なうことができ、確実に回路の誤動作を防ぐことができる。
【００１７】
また、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に上記組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆方向に上記クロック信号が遷移するときに、誤動作検出回路が上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを比較し、両信号の論理値が一致していなければ誤動作信号を出力することにより、チェック信号を生成する必要がなくなるため、回路構成構成の簡素化を図ることができ、ひいては製造コストの削減につながる。
【００１８】
また、本発明の半導体集積回路は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げる機能を持つ電源電圧制御回路をさらに備えている。
【００１９】
これにより、最適な電源電圧を設定することができるため、消費電力を効果的に削減することができる。回路の消費電力は電源電圧の２乗に比例するため、半導体集積回路を利用する機器の省電力化に有効である。
【００２０】
また、本発明の半導体集積回路は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くする機能を持つクロック周期制御回路をさらに備えている。
【００２１】
これにより、回路を最適なクロック周期で動作させることができるようになるとともに、回路の誤作動を防ぐことができるようになる。また、最適なクロック周期で回路を動作できるため、回路の動作速度を向上させることができる。
【００２２】
本発明の半導体集積回路の駆動方法は、第１の組み合わせ回路と第２の組み合わせ回路の間でラッチ回路を介して信号を送るよう構成された半導体集積回路の駆動方法であって、クロック信号生成回路から一定のクロック周期を有するクロック信号を出力するステップ（ａ）と、上記ラッチ回路へ入力される信号と上記ラッチ回路から出力される信号とを比較して、両信号が異なる場合には誤動作信号を出力するステップ（ｂ）と、上記誤動作信号を受けて、上記ラッチ回路に上記第１の組み合わせ回路からの信号を再びラッチさせて上記第２の組み合わせ回路に出力するステップ（ｃ）と、上記誤動作信号が出力された場合には上記クロック信号をチェック期間以上遅らせてから出力するステップ（ｄ）とを含んでいる。
【００２３】
この方法により、回路の遅延時間がクロック周期より長くなった場合でも回路の誤動作を防ぐことができる。また、信号が組み合わせ論理回路を伝わる時間のうち、最も遅い時間（最大パス遅延時間）よりもクロック周期を短く設定できるので、回路を高速に動作させることができる。
【００２４】
上記ステップ（ａ）の後、上記ステップ（ｂ）の前に上記クロック信号からチェック期間だけ遅れて上記クロック信号生成回路からチェック信号が出力されるステップ（ｅ）をさらに含むことにより、各フリップフロップで確実に同じタイミングで入力と出力の比較を行なうことができ、確実に回路の誤動作を防ぐことができる。
【００２５】
また、上記ステップ（ｂ）の前であって、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆の方向に上記クロック信号が遷移するステップ（ｅ）をさらに含むことにより、チェック信号を生成する必要がなくなるため、回路構成を簡素化することができ、ひいては製造コストの削減につながる。
【００２６】
また、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げるステップ（ｆ）をさらに含んでいる。
【００２７】
この方法により、最適な電源電圧を設定することができるため、回路の消費電力を効果的に削減することができる。回路の消費電力は電源電圧の２乗に比例するため、半導体集積回路を利用する機器の省電力化に大変有効である。
【００２８】
また、本発明の半導体集積回路の駆動方法は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くするステップ（ｇ）をさらに含むんでいる。
【００２９】
この方法により、回路を最適なクロック周期で動作させることができるようになるため、動作の高速化が図られるとともに、回路の誤作動を防ぐことができる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００３１】
図１は、本実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図を参照すると、１４ａ，１４ｂはラッチ回路であるフリップフロップ、１５ａ，１５ｂは誤動作検出回路、１６ａ，１６ｂは組み合わせ論理回路、Ｓｅｒ１，Ｓｅｒ２は誤動作信号、１８はチェック信号線、１９はクロック信号線、チェック信号はＳｃｈ、クロック信号はＳｃｋ、２０はクロック信号生成回路、Ｓ１は入力信号、Ｓ２は組み合わせ回路１６ｂからの出力信号、Ｓｉｎ１はフリップフロップ１４ａへの入力信号、Ｓｉｎ２はフリップフロップ１４ｂへの入力信号、Ｓｏｕ１はフリップフロップ１４ａからの出力信号、Ｓｏｕ２はフリップフロップ１４ｂからの出力信号である。
【００３２】
本実施形態の半導体集積回路は、組み合わせ論理回路１６ａと組み合わせ論理回路１６ｂとの間にフリップフロップ１４ａ，フリップフロップ１４ｂが配置され、フリップフロップ１４ａには誤動作検出回路１５ａが、フリップフロップ１４ｂには誤動作検出回路１５ｂがそれぞれ接続されている。また、フリップフロップ１４ａと誤動作検出回路１５ａとから構成される第１の回路Ａと、フリップフロップ１４ｂと誤動作検出回路１５ｂとから構成される第２の回路Ｂとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路１６ａ，１６ｂ及びクロック生成回路２０と互いに接続されている。
【００３３】
本実施形態の半導体集積回路は、通常の同期回路の構成（フリップフロップ１４ａ、組み合わせ論理回路１６ａ，組み合わせ論理回路１６ｂ、クロック信号生成回路２０など）の他に誤動作検出回路１５ａを備えており、クロック信号生成回路２０はチェック信号Ｓｃｈを生成する機構を併せ持っている。誤動作検出回路１５ａは、フリップフロップ１４ａへの入力信号Ｓｉｎ１と出力信号Ｓｏｕ１とをチェック信号Ｓｃｈの遷移時（ここでは立ち上がり遷移時とする）に比較し、両者が互いに異なるときは誤動作信号Ｓｅｒ１を生成する。
【００３４】
次に、図を参照して本実施形態の半導体集積回路の動作（駆動方法）を説明する。以下ではフリップフロップ１４ａと誤動作検出回路１５ａとからなる第１の回路Ａを例に取って説明する。
【００３５】
図２（ａ），（ｂ）は、本実施形態の半導体集積回路の動作を示すタイミング図である。同図に示されるように、チェック信号Ｓｃｈはクロック信号Ｓｃｋよりチェック期間ｔｃだけ遅れて生成される。
【００３６】
ここで、フリップフロップ１４ａは誤動作信号Ｓｅｒ１が生成されたときにフリップフロップ１４ａへの入力信号Ｓｉｎ１のデータを再び記憶しなおして、フリップフロップ１４ａからの出力信号Ｓｏｕ１を出力する機能を有する。
【００３７】
また、クロック信号Ｓｃｋとチェック信号Ｓｃｈとを生成する機構は、誤動作信号Ｓｅｒ１が生成されたとき、次に生成されるクロック信号Ｓｃｋとチェック信号Ｓｃｈの両方のパルスを通常よりチェック期間ｔｃ以上遅らせて生成する。ここでは１クロック周期分遅らせる。
【００３８】
また、組み合わせ論理回路１６ａの最小遅延パスの遅延時間は、前述のｔｃ（クロックスキューとホールド時間を考慮した場合は“ｔｃ＋クロックスキュー＋フリップフロップ１４ａのホールド時間”に対して）より長くなるように設計されるものとする。
【００３９】
図２（ａ）に示すように、最大パス遅延時間がクロック周期より短かい場合は、通常の同期回路と同様に定められたクロック周期ごとにクロック信号が生成される。
【００４０】
これに対し、図２（ｂ）に示すように、最大パス遅延時間がクロック周期より長くなった場合、まず誤動作信号Ｓｅｒ１がロー（低電圧）からハイ（高電圧）に変化し、続いてフリップフロップ１４ａにフリップフロップ１４ａへの入力信号Ｓｉｎ１が記憶された後、フリップフロップ１４ａからの出力信号Ｓｏｕ１が出力される。これに続いて次回のクロック信号１８とチェック信号１９のパルスが１クロック周期分遅れて生成される。
【００４１】
このように、本実施形態の半導体集積回路では、通常時のクロック周期を絶対的な最大パス遅延時間よりも短く設定することができるので、クロック周期が絶対的な最大パス遅延時間より長く設定されていた従来の半導体集積回路に比べて高速に動作することができる。また、本実施形態の半導体集積回路では、クロック周期より長いパス遅延が起きてタイミングのズレが起こった場合でも、回路全体の誤動作を回避することができる。但し、最大パス遅延時間がクロック周期＋チェック期間ｔｃより長くなると、誤動作を回避することが困難である。
【００４２】
このように、本実施形態の半導体集積回路によれば、従来の半導体集積回路に比べて動作速度を向上させることができるとともに、半導体集積回路の誤作動を抑制することができる。特に、ＳＯＩなどを基板として用いた半導体装置から構成される、動作履歴によって動作速度が変動するような回路においては、上述の効果が顕著である。
【００４３】
なお、本実施形態ではフリップフロップ１４ａと誤動作検出回路１５ａからなる第１の回路Ａを例に取って説明したが、これらの回路と並列に接続されている第２の回路Ｂなどの他のフリップフロップ及び誤動作検出回路についてもフリップフロップ１４ａ及び誤動作検出回路１５ａと同様に動作する。
【００４４】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第１の実施形態の半導体集積回路においてラッチ回路と誤動作検出回路とを一体化して構成されるものである。
【００４６】
同図を参照して、１４はラッチ回路であるフリップフロップ、１５は誤動作検出回路、Ｓｅｒは誤動作信号、１８はチェック信号線、１９はクロック信号線、チェック信号はＳｃｈ、クロック信号はＳｃｋ、２０はクロック信号生成回路、Ｓｉｎはフリップフロップへの入力信号、Ｓｏｕはフリップフロップからの出力信号、２５はＣＫマスターラッチ、２６はＣＨマスターラッチ、２７はスレーブラッチ、Ｃｌｋは外部クロック信号、Ｃｈｅは外部チェック信号、ＯＮはクロック生成信号、３０はマルチプレクサである。
【００４７】
本実施形態における誤動作検出回路を一体化したフリップフロップ１４は、２個のマスターラッチ（ＣＫマスターラッチ２５とＣＨマスターラッチ２６）と、１個のスレーブラッチ２７と、誤動作検出回路１５と、マルチプレクサ３０とから構成される。この誤動作検出回路１５は、ＣＫマスターラッチ２５からの出力信号とＣＨマスターラッチ２６からの出力信号とを比較し、これらが互いに異なれば誤動作信号Ｓｅｒをハイにする機能を持ち、マルチプレクサ３０は、ＣＫマスターラッチ２５からの出力信号とＣＨマスターラッチ２６からの出力信号のうちいずれか１つを選択する機能を有する。
【００４８】
ＣＫマスターラッチ２５及びＣＨマスターラッチ２６は、イネーブル信号がローのときデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がハイのとき出力データを保持する。スレーブラッチ２７は、イネーブル信号がハイのときにはデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がローのときには出力データを保持する。クロック信号Ｓｃｋがローからハイに変化するときには、ＣＫマスターラッチ２５からの出力信号が保持され、この出力信号がスレーブラッチ２７の入力端子に伝わり、フリップフロップからの出力信号Ｓｏｕが出力される。また、チェック信号Ｓｃｈがローからハイに変化するときには、ＣＨマスターラッチ２６からの出力信号が保持される。
【００４９】
ここで、ＣＫマスターラッチ２５からの出力信号とＣＨマスターラッチ２６からの出力信号とが同じときは誤動作検出回路１５により誤動作信号Ｓｅｒはローとなり、ＣＫマスターラッチ２５の出力信号がスレーブラッチ２７の入力端子に伝わる。ＣＫマスターラッチ２５からの出力信号とＣＨマスターラッチ２６からの出力信号とが互いに異なるときは誤動作検出回路１５により誤動作信号Ｓｅｒがハイに変化し、ＣＨマスターラッチ２６からの出力信号がスレーブラッチ２７の入力端子に入力されると、フリップフロップ１４からの出力信号が出力される。
【００５０】
また、クロック信号生成回路２０内では誤動作信号Ｓｅｒがハイのとき、外部チェック信号Ｃｈｅが立ち下がるとクロック生成信号ＯＮがローになり、外部クロック信号Ｃｌｋが変化しても、クロック生成回路２０からの出力信号であるクロック信号Ｓｃｋとチェック信号Ｓｃｈとは共にローのままとなる。チェック信号Ｓｃｈ がローになると誤動作信号Ｓｅｒはローに変化する。よって次に外部チェック信号Ｃｈｅがハイからローに変化するとクロック信号生成回路２０内のクロック生成信号ＯＮはハイとなり、次のクロック信号とチェック信号のパルスは出力されることとなる。以上により、図２に示すようなタイミング動作を行なうことができる。
【００５１】
以上の構成を取ることにより、本実施形態の半導体集積回路では、半導体集積回路を構成する素子数及び配線数を第１の実施形態に比べて減らすことができる。すなわち、半導体集積回路を低コストで製造することができる。
【００５２】
また、誤動作検出機能を備えるラッチ回路をスタンダードセルライブラリに含めることにより、従来の論理合成及び配置配線の設計手法を用いて誤動作検出機能を備えた半導体集積回路を容易に設計することができるようになる。
【００５３】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【００５４】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【００５５】
同図を参照して、１４ａ，１４ｂはラッチ回路であるフリップフロップ、１５ａ，１５ｂは誤動作検出回路、１６ａ，１６ｂは組み合わせ論理回路、Ｓｅｒ１，Ｓｅｒ２は誤動作信号、１９はクロック信号線、２０はクロック信号生成回路、Ｓ１は入力信号、Ｓ２は出力信号、Ｓｉｎ１はフリップフロップ１４ａへ入力される入力信号、Ｓｉｎ２はフリップフロップ１４ｂへ入力される入力信号、Ｓｏｕ１はフリップフロップ１４ａからの出力信号、Ｓｏｕ２はフリップフロップ１４ｂからの出力信号である。
【００５６】
本実施形態の半導体集積回路は、通常の同期回路を構成するフリップフロップ１４ａ，フリップフロップ１４ｂ、組み合わせ論理回路１６ａ，組み合わせ論理回路１６ｂ、クロック信号生成回路２０に加え、誤動作検出回路１５をさらに備えたものである。また、フリップフロップ１４ａと誤動作検出回路１５ａとから構成される第１の回路Ａと、フリップフロップ１４ｂと誤動作検出回路１５ｂとから構成される第２の回路Ｂとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路１６ａ，１６ｂ及びクロック生成回路２０と互いに接続されている。
【００５７】
以下、フリップフロップ１４ａと誤動作検出回路１５ａとからなる第１の回路Ａを例に取って説明すると、フリップフロップ１４ａにはクロック信号Ｓｃｋが立ち上がり遷移するときにデータが記憶される。誤動作検出回路１５ａは、フリップフロップ１４ａへの入力信号Ｓｉｎ１とフリップフロップ１４ａからの出力信号Ｓｏｕ１とをクロック信号Ｓｃｋが立ち下がり遷移するときに比較し、両者が互いに異なるときは誤動作信号Ｓｅｒ１を生成する。また、クロック信号生成回路２０ではクロック信号Ｓｃｋを生成する機構を備えている。第１の実施形態と異なる点は、クロック信号生成回路２０がチェック信号を生成せず、クロック信号Ｓｃｋの立ち下がりでチェック信号を代用していることである。
【００５８】
図５（ａ），（ｂ）は、本実施形態に係る半導体集積回路の動作を説明するタイミング図である。
【００５９】
同図に示すように、クロック信号Ｓｃｋは、立ち上がり遷移を行なってからチェック期間ｔｃ後に立ち下がり遷移を行なうように生成される。フリップフロップ１４ａは、誤動作信号Ｓｅｒ１が生成されたときにフリップフロップ１４ａへの入力信号Ｓｉｎ１のデータを再び記憶しなおして出力信号Ｓｏｕ１を出力する機能を有する。また、クロック信号Ｓｃｋを生成する機構は、誤動作信号Ｓｅｒ１が生成されたとき、次に生成されるクロック信号Ｓｃｋのパルスを通常よりチェック期間ｔｃ以上遅らせて生成する。本実施形態では１クロック周期分遅らせている。
【００６０】
また、組み合わせ論理回路１６ａの最小遅延パスの遅延時間は、前述のｔｃ（クロックスキューとホールド時間を考慮した場合は“ｔｃ＋クロックスキュー＋フリップフロップ１４ａのホールド時間”に対して）より長くなるように設計されるものとする。
【００６１】
本実施形態の半導体集積回路において、最大パス遅延時間がクロック周期より短い場合は通常の同期回路と同様に定められたクロック周期ごとにクロック信号Ｓｃｋが生成される。
【００６２】
最大パス遅延時間がクロック周期より長くなった場合、まず、誤動作信号Ｓｅｒ１がローからハイに変化し、フリップフロップ１４ａへの入力信号Ｓｉｎ１がフリップフロップ１４ａに再度記憶され、出力信号Ｓｏｕ１が出力される。そして、次回のクロック信号Ｓｃｋのパルスは１クロック周期分遅れて生成される。
【００６３】
このように、通常時のクロック周期は絶対的な最大パス遅延時間よりも短く設定することで、回路をより高速に動作させることができ、タイミングのズレが起こった場合でも回路の誤動作を回避することができる。但し、最大パス遅延時間がクロック周期＋チェック期間tcより長くなると、誤動作を回避することは困難である。
【００６４】
また、本実施形態の半導体集積回路の構成によれば、チェック信号を生成する必要がないため、第１の実施形態の半導体集積回路に比べ、配線数を減らすことができる。すなわち、第１の実施形態の半導体集積回路に比べて製造コストを下げることができる。
【００６５】
なお、本実施形態ではフリップフロップ１４ａと誤動作検出回路１５ａとからなる第１の回路Ａを例に取って説明したが、これらの回路と並列に接続されている第２の回路Ｂなどの他のフリップフロップ及び誤動作検出回路についてもフリップフロップ１４ａ及び誤動作検出回路１５ａと同様に動作している。
【００６６】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【００６７】
（第４の実施形態）
図６は、本発明の第４の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第３の実施形態の半導体集積回路のラッチ回路と誤動作検出回路とを一体化して構成したものである。
【００６８】
同図を参照して、１４はラッチ回路であるフリップフロップ、１５は誤動作検出回路、Ｓｅｒは誤動作信号、１９はクロック信号線、２０はクロック信号生成回路、Ｓｉｎはフリップフロップへの入力、Ｓｏｕはフリップフロップの出力、Ｃｌｋは外部クロック信号、３０はマルチプレクサで、３１はマスターラッチ、３２はＣＫスレーブラッチ、３３はＣＨスレーブラッチ、３４はトグルフリップフロップ、ＯＮはクロック生成信号である。
【００６９】
本実施形態の半導体集積回路において、誤動作検出回路１５を備えたフリップフロップ１４は、１個のマスターラッチ３１と、２個のスレーブラッチ(ＣＫスレーブラッチ３２，ＣＨスレーブラッチ３３)と、マルチプレクサ３０と、誤動作検出回路１５とから構成される。この誤動作検出回路１５は、ＣＫスレーブラッチ３２からの出力信号とＣＨスレーブラッチ３３からの出力信号とを比較し、これらが互いに異なれば誤動作信号Ｓｅｒをハイにする機能を持ち、マルチプレクサ３０は、ＣＫスレーブラッチ３２からの出力信号とＣＨスレーブラッチ３３からの出力信号のうちいずれか１つを選択する機能を有する。
【００７０】
また、マスターラッチ３１は、イネーブル信号がローのときにはデータ入力端子に入力された信号を出力端子に伝え、イネーブル信号がハイのときには出力データを保持する。ＣＫスレーブラッチ３２及びＣＨスレーブラッチ３３は、イネーブル信号がハイのときデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がローのとき出力信号を保持するものとする。また、クロック信号Ｓｃｋがローからハイに変化するときにはマスターラッチ３１からの出力信号が保持され、これがＣＫスレーブラッチ３２の入力端子に伝わり、フリップフロップの出力端子から出力信号Ｓｏｕが出力される。
【００７１】
また、クロック信号Ｓｃｋがハイからローに変化するときにはＣＨスレーブラッチ３３からの出力信号が保持される。このとき、ＣＫスレーブラッチ３２からの出力信号とＣＨスレーブラッチ３３からの出力信号とが同じであれば誤動作検出回路１５により誤動作信号Ｓｅｒはローとなり、ＣＫスレーブラッチ３２からの出力信号がフリップフロップ１４からの出力信号Ｓｏｕとして出力される。
【００７２】
一方、ＣＫスレーブラッチ３２からの出力信号とＣＨスレーブラッチ３３からの出力信号とが異なる場合は、誤動作検出回路１５により誤動作信号Ｓｅｒがハイに変化し、ＣＨスレーブラッチ３３からの出力信号がフリップフロップ１４からの出力信号Ｓｏｕとして出力される。
【００７３】
また、クロック信号生成回路２０内のトグルフリップフロップ３４から出力されるクロック生成信号ＯＮはハイに初期化されている。そして、トグルフリップフロップ３４は誤動作信号Ｓｅｒがローのときには出力信号を保持し、誤動作信号Ｓｅｒがハイのときには外部クロック信号Ｃｌｋの立ち上がり時に出力信号を反転する。つまり、誤動作信号Ｓｅｒがハイに変化し、次に外部クロック信号Ｃｌｋが立ち上がるとき、クロック生成信号ＯＮはハイからローに変化する。これにより、外部クロック信号Ｃｌｋが変化してもクロック生成回路２０の出力であるクロック信号Ｓｃｋはローのままとなる。
【００７４】
その次に外部クロック信号Ｃｌｋが立ち上がるときには誤動作信号Ｓｅｒはハイのままなので、トグルフリップフロップ３４からの出力信号（クロック生成信号ＯＮ）が再びローからハイに変化する。そして、ローからハイに立ち上がるクロック信号Ｓｃｋがフリップフロップ１４に入力される。このとき誤動作信号Ｓｅｒはローに変化する。以上により、図５に示すようなタイミング動作を行なうことができる。
【００７５】
本実施形態の半導体集積回路では、半導体集積回路を構成する素子数及び配線数を第３の実施形態の半導体集積回路に比べて減らすことができる。すなわち、第３の実施形態の半導体集積回路に比べて製造コストを低く抑えることができる。
【００７６】
また、誤動作検出機能を備えるラッチ回路をスタンダードセルライブラリに含めることにより、従来の論理合成及び配置配線の設計手法を用いて誤動作検出機能を備えた半導体集積回路を容易に設計することができるようになる。
【００７７】
（第５の実施形態）
図７は、本発明の第４の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第１の実施形態の半導体集積回路に電源電圧制御回路と電源回路とをさらに加えたものである。
【００７８】
同図を参照して、１４ａ，１４ｂはラッチ回路であるフリップフロップ、１５ａ，１５ｂは誤動作検出回路、１６ａ，１６ｂは組み合わせ論理回路、Ｓｅｒ１，Ｓｅｒ２は誤動作信号、１８はチェック信号線、１９はクロック信号線、２０はクロック信号生成回路、Ｓ１は入力信号、Ｓ２は出力信号、Ｓｉｎ１はフリップフロップ１４ａへの入力信号、Ｓｉｎ２はフリップフロップ１４ｂへの入力信号、Ｓｏｕ１はフリップフロップ１４ａからの出力信号、Ｓｏｕ２はフリップフロップ１４ｂからの出力信号、３５は電源回路、３６は電源線、３７は電源電圧制御回路である。また、フリップフロップ１４ａと誤動作検出回路１５ａとから構成される第１の回路Ａと、フリップフロップ１４ｂと誤動作検出回路１５ｂとから構成される第２の回路Ｂとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路１６ａ，１６ｂ及びクロック信号生成回路２０と互いに接続されている。以下では、フリップフロップ１４ａと誤動作検出回路１５ａとからなる第１の回路Ａを例に取って説明する。
【００７９】
本実施形態の半導体集積回路において、電源電圧制御回路３７にはクロック信号Ｓｃｋと誤動作信号Ｓｅｒ１の両方が入力され、クロック信号Ｓｃｋと誤動作信号Ｓｅｒ１のパルスの数がそれぞれ計測される。そして、電源電圧制御回路３７は、クロック信号Ｓｃｋの時間あたりのパルス数がある回数に達したときに、誤動作信号Ｓｅｒ１の時間あたりのパルスの数がある一定の回数（誤動作上限）を超えていれば電源電圧を上げる制御信号を電源回路３５に伝え、ある一定の回数（誤動作下限）よりも少なければ電源電圧を上げる信号を電源回路３５に伝える。なお、ここで用いられる電源電圧は、実際に回路に流れる動作電圧を意味している。
【００８０】
これにより、回路を最適な電源電圧で動作させることができるようになる。従来の半導体集積回路では、最大パス遅延時間の変動を考慮して電源電圧を高めに設定する必要があったが、本実施形態の半導体集積回路においては、最適な電源電圧を設定することができるため、消費電力を効果的に削減することができる。
回路の消費電力は電源電圧の２乗に比例するため、本発明の半導体集積回路は、これを利用する機器の省電力化に大変有効である。
【００８１】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【００８２】
また、本実施形態の半導体集積回路においては、クロック信号生成回路がチェック信号を生成する機能を備えているが、クロック信号生成回路がチェック信号を生成することなく、クロック信号の立ち下がりの際にフリップフロップへの入力信号とフリップフロップからの出力信号とを比較する構造であってもよい。
【００８３】
（第６の実施形態）
図８は、本発明の第５の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第１の実施形態の半導体集積回路にクロック周期制御回路をさらに加えたものである。
【００８４】
同図を参照して、１４ａ，１４ｂはラッチ回路であるフリップフロップ、１５ａ，１５ｂは誤動作検出回路、１６ａ，１６ｂは組み合わせ論理回路、Ｓｅｒ１，Ｓｅｒ２は誤動作信号、１８はチェック信号線、１９はクロック信号線、２０はクロック信号生成回路、Ｓ１は入力信号、Ｓ２は出力信号、Ｓｉｎ１はフリップフロップ１４ａへの入力信号、Ｓｉｎ２はフリップフロップ１４ｂへの入力信号、Ｓｏｕ１はフリップフロップ１４ａからの出力信号、Ｓｏｕ２はフリップフロップ１４ｂからの出力信号、３８はクロック周期制御回路である。ここで、本実施形態の半導体集積回路においては、フリップフロップと誤動作検出回路とからなる同一の回路が並列に配置されているので、以下ではフリップフロップ１４ａと誤動作検出回路１５ａを例に取って説明する。
【００８５】
本実施形態の半導体集積回路において、クロック周期制御回路３８にはクロック信号Ｓｃｋと誤動作信号Ｓｅｒ１の両方が入力され、クロック信号Ｓｃｋと誤動作信号Ｓｅｒ１のパルスの数がそれぞれ計測される。クロック周期制御回路３８は、クロック信号Ｓｃｋの時間あたりのパルス数がある回数に達したときに、誤動作信号Ｓｅｒ１の時間あたりのパルスの数がある一定の回数（誤動作上限）を超えていればクロック周期を長くする制御信号をクロック信号生成回路２０に伝え、ある一定の回数（誤動作下限）よりも小さければクロック周期を短くする信号をクロック信号生成回路２０に伝えるものとする。
【００８６】
これにより、回路を最適なクロック周期で動作させることができるようになる。すなわち、本実施形態の半導体集積回路は、動作環境に適応して動作速度を向上させることができる。
【００８７】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【００８８】
また、本実施形態の半導体集積回路においては、クロック信号生成回路がチェック信号を生成する機能を備えているが、クロック信号生成回路がチェック信号を生成することなく、クロック信号の立ち下がりの際にフリップフロップへの入力信号とフリップフロップからの出力信号とを比較する構造であってもよい。
【００８９】
また、本実施形態の半導体集積回路において、上述の電源回路及び電源電圧制御回路をさらに備えた構造であってもよい。
【００９０】
本実施形態において用いられるクロック周期制御回路の構造としては、リングオシレータを用いたものが考えられる。このとき、クロック周期制御回路からの信号により、例えばリングオシレータに加える電圧を制御することにより、クロック周期を可変することができる。
【００９１】
【発明の効果】
本発明の半導体集積回路及びその動作方法によれば、誤動作検出回路を備えたことにより、外部の回路から予測不可能な遅延時間の変動がある場合においても回路の動作速度が向上させ、且つ半導体集積回路の消費電力を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図２】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体集積回路の動作を示すタイミング図である。
【図３】本発明の第２の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図４】本発明の第３の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図５】（ａ），（ｂ）は本発明の第３の実施形態に係る半導体集積回路の動作を説明するタイミング図である。
【図６】本発明の第４の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図７】本発明の第４の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図８】本発明の第５の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図９】従来の半導体集積回路を概略的に示すブロック回路図である。
【符号の説明】
１４，１４ａ，１４ｂ            フリップフロップ
１５，１５ａ，１５ｂ            誤動作検出回路
１６ａ，ｂ                      組み合わせ論理回路
１８                            チェック信号線
１９                            クロック信号線
２０                            クロック信号生成回路
２５                            ＣＫマスターラッチ
２６                            ＣＨマスターラッチ
２７                            スレーブラッチ
３０                            マルチプレクサ
３１                            マスターラッチ
３２                            ＣＫスレーブラッチ
３３                            ＣＨスレーブラッチ
３４                            トグルフリップフロップ
３５                            電源回路
３６                            電源線
３７                            電源電圧制御回路
３８                            クロック周期制御回路
ＯＮ                            クロック生成信号
Ｓ１                            入力信号
Ｓ２                            出力信号
Ｓｅｒ，Ｓｅｒ１，Ｓｅｒ２      誤動作信号
Ｓｉｎ，Ｓｉｎ１，Ｓｉｎ２      フリップフロップへの入力信号
Ｓｏｕ，Ｓｏｕ１，Ｓｏｕ２      フリップフロップからの出力信号
Ｃｌｋ                          外部クロック信号
Ｃｈｅ                          外部チェック信号
Ｓｃｈ                          チェック信号
Ｓｃｋ                          クロック信号
【図１】
0004721552.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004721552.tif 000007
【図７】
0004721552.tif 000008
【図８】
0004721552.tif 000009
【図９】
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