(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置であって、
閾値電圧の相違を利用してデータを記憶する複数個のメモリセルを備え、
各前記メモリセルの閾値電圧は、記憶データにそれぞれ対応する複数の閾値電圧分布のいずれかに含まれるように設定され、
前記不揮発性半導体記憶装置は、さらに、
前記メモリセルに供給する電圧を発生する電圧発生部と、
スタンバイ状態において、前記電圧発生部を制御して前記メモリセルのコントロールゲートに接地電圧と最も低電圧の閾値電圧分布の下限値との間の電圧を供給し、かつ、前記メモリセルのウエル、ドレインおよびソースには前記接地電圧を供給する論理部とを備える不揮発性半導体記憶装置。
【請求項２】
前記論理部は、外部からの命令に基づいて前記スタンバイ状態における前記電圧発生部の制御を行なうか否かを決定する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記論理部は、前記スタンバイ状態において、前記電圧発生部を制御して前記複数個のメモリセルの一部のメモリセルにおけるコントロールゲートと、ウエル、ドレインおよびソースの少なくともいずれか一つとの間に所定の電位差を生じさせ、かつ、前記一部のメモリセル以外の前記メモリセルにおけるコントロールゲート、ウエル、ドレインおよびソースを同電位とする請求項１または２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、閾値電圧の相違を利用してデータを記憶するメモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フローティングゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる不揮発性半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリはフローティングゲート、コントロールゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を抜き取ると閾値電圧が低下する。
【０００３】
一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。
【０００４】
なお、以上本発明についての従来の技術を、出願人の知得した一般的技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来の不揮発性半導体記憶装置では、不揮発性半導体記憶装置に電源電圧が供給されている場合は、書き込みおよび読み出しを実行していないスタンバイ状態において、メモリセルのコントロールゲート、ソース、ドレインおよびウエルに接地電圧が供給されている。また、電源電圧が供給されていない場合にも、スタンバイ状態においては、自然放電によりメモリセルのコントロールゲート、ソース、ドレインおよびウエルの電位が接地電位となる。
【０００６】
したがって、従来の不揮発性半導体記憶装置がスタンバイ状態であり、かつ、メモリセルの閾値電圧がＵＶ  Ｖｔｈである場合は、ＣＧ−ＦＧ間およびＦＧ−ウエル間の電位差（以下、自己バイアスという。）は０Ｖである。ここで、ＵＶ  Ｖｔｈとは、メモリセルを紫外線（Ultra Violet）照射することによりＦＧ内の電荷が無くなった状態、すなわちＦＧ内の電荷が全体として中性になった状態におけるメモリセルの閾値電圧のことである。
【０００７】
一方、メモリセルが消去状態または書き込み状態である場合は、ＦＧ内に蓄積された電荷によって自己バイアスが生じる。ＣＧ−ＦＧ間のＯＮＯ膜（酸化膜‐窒化膜‐酸化膜）およびＦＧ−ウエル間のトンネル酸化膜に欠陥がない場合は、自己バイアスが生じても問題はない。しかしながら、メモリセルに対してデータの書き換えを繰り返すと、書き込みまたは消去のストレスによりトンネル酸化膜が劣化する。そうすると、自己バイアスにより微小なストレス誘起リーク電流（以下、ＳＩＬＣ（Stress-Induced Leakage Current）という。）が発生する（たとえば、「極薄シリコン酸化膜の形成と界面評価技術」p.131）参照）。
【０００８】
ＳＩＬＣが発生すると、ＦＧからの電子の流出またはＦＧへの電子の流入によってメモリセルの閾値電圧がＵＶ  Ｖｔｈの方向にシフトする。そして、閾値電圧のシフトが読み出し電圧、すなわちメモリセルの記憶するデータの論理レベルを判定するための電圧に達すると、メモリセルの記憶内容が変わってしまうＤＬ（Data Loss）不良となり、不揮発性半導体記憶装置のデータ保持特性が劣化する。
【０００９】
たとえば、メモリセルが２ビットのデータを記憶する場合で考えると、各論理レベルに対応する閾値電圧の中心、すなわち論理レベル”１０”に対応する閾値電圧の分布および論理レベル”０１”に対応する閾値電圧の分布の中間にＵＶ  Ｖｔｈが位置している場合には、各論理レベルのデータを記憶しているメモリセル間で、ＤＬ不良のなりやすさに大きな差はない。しかしながら、たとえばＵＶ  Ｖｔｈが論理レベル”０１”よりも論理レベル”１０”に対応する閾値電圧の分布に近い場合には、論理レベル”０１”のデータを記憶するメモリセルの方が、論理レベル”１０”のデータを記憶するメモリセルよりも自己バイアスが大きくなるためにＳＩＬＣの量が多く、ＤＬ不良となりやすい。同様に、論理レベル”００”のデータを記憶するメモリセルの方が、論理レベル”１１”のデータを記憶するメモリセルよりも自己バイアスが大きくなり、閾値電圧のシフトが大きく、ＤＬ不良となりやすい。ここで、いずれかの論理レベルのデータを記憶するメモリセルにおいてＤＬ不良が発生すれば、他の論理レベルのデータを記憶するメモリセルではＤＬ不良が発生していなくても不揮発性半導体記憶装置全体ではデータ保持特性の劣化となってしまう。したがって、従来の不揮発性半導体記憶装置では、各論理レベルのデータを記憶するメモリセルの自己バイアスの相違によってデータ保持特性が劣化するという問題点があった。
【００１０】
それゆえに、本発明の目的は、データ保持特性の劣化を低減することができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、メモリセルに供給する電圧を発生する電圧発生部と、スタンバイ状態において、電圧発生部を制御してメモリセルのコントロールゲートと、ウエル、ドレインおよびソースの少なくともいずれか一つとの間に所定の電位差を生じさせる論理部とを備える。
【発明の効果】
【００１２】
本発明によれば、データ保持特性の劣化を低減することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
＜第１の実施の形態＞
本実施の形態は、スタンバイ状態においてメモリセルのコントロールゲートを接地電位以外の電位とする不揮発性半導体記憶装置に関する。
【００１５】
［構成および基本動作］
図１（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。以下、本実施の形態に係る不揮発性半導体記憶装置はＮＯＲ型フラッシュメモリであり、また、メモリセルは２ビットのデータを記憶すると仮定して説明する。
【００１６】
同図を参照して、不揮発性半導体記憶装置は、メモリアレイ１と、論理部２と、チャージポンプ回路３と、Ｘデコーダ４と、Ｙゲート５と、Ｙデコーダ６と、アドレスバッファ７と、Ｉ／Ｏバッファ８と、センスアンプ９と、ライトドライバ１０とを備える。
【００１７】
メモリアレイ１は、複数個のメモリセルと、１個以上のセレクトゲートとを含む。チャージポンプ回路３と、Ｘデコーダ４と、Ｙゲート５と、Ｙデコーダ６とは、電圧発生部５０を構成する。電圧発生部５０は、論理部２の制御に基づいて電圧を発生し、発生した電圧をメモリアレイ１のメモリセルに供給する。
【００１８】
外部から入力されたアドレス信号はアドレスパッドおよびアドレスバッファ７を介してＸデコーダ４およびＹデコーダ６へ出力される。また、外部から入力されたデータはＤＱパッドおよびＩ／Ｏバッファ８を介して論理部２へ出力される。メモリアレイ１から読み出されたデータは、Ｙゲート５、センスアンプ９、Ｉ／Ｏバッファ８およびＤＱパッドを介して外部へ出力される。
【００１９】
論理部２は、外部から入力されたコマンド信号に基づいて、各回路に制御信号を出力し、メモリセルに対して書き込み、読み出しおよび消去をさせる制御を行なう。
【００２０】
チャージポンプ回路３は、論理部２の制御に基づいて、メモリアレイ１のメモリセルに供給するための電圧を発生し、発生した電圧をＸデコーダ４、Ｙゲート５、およびライトドライバ１０へ出力する。
【００２１】
Ｘデコーダ４は、アドレスバッファ７から受けたアドレス信号をデコードしてメモリアレイ１の、特定のメモリセルに対応するワード線、ソース線およびウエルを選択する。そして、Ｘデコーダ４は、選択したワード線、ソース線およびウエルをチャージポンプ回路３から受けた電圧で駆動する。
【００２２】
なお、Ｘデコーダ４は、特定のメモリセルに対応するワード線、ソース線またはウエルを接地電位とする場合には、チャージポンプ回路３から受けた電圧を用いるのではなく、接地電位のノードに、特定のメモリセルに対応するワード線、ソース線またはウエルを接続する構成としてもよい。また、Ｘデコーダ４は、特定のメモリセルに対応するワード線、ソース線またはウエルを論理部２の制御に基づいてフローティングにすることも可能である。
【００２３】
ここで、図１（ｂ）は、メモリアレイ１の構造を示す図である。メモリセルのコントロールゲートがワード線に接続されており、ドレインがサブビット線に接続されており、ソースがソース線に接続されており、また、セレクトゲートのドレインがメインビット線に接続されている。
【００２４】
再び図１（ａ）を参照して、Ｙデコーダ６は、アドレスバッファ７から受けたアドレス信号をデコードして選択信号を生成し、Ｙゲート５へ出力する。
【００２５】
Ｙゲート５は、Ｙデコーダ６から受けた選択信号が表わすメモリアレイ１の、特定のメモリセルに対応するメインビット線およびサブビット線を選択する。そして、Ｙゲート５は、選択したメインビット線およびサブビット線をチャージポンプ回路３から受けた電圧で駆動する。
【００２６】
なお、Ｙゲート５は、特定のメモリセルに対応するメインビット線およびサブビット線を接地電位とする場合には、チャージポンプ回路３から受けた電圧を用いるのではなく、接地電位のノードに、特定のメモリセルに対応するメインビット線およびサブビット線を接続する構成としてもよい。
【００２７】
Ｘデコーダ４によるワード線、ソース線およびウエルの選択と、Ｙゲート５およびＹデコーダ６によるメインビット線およびサブビット線の選択とにより、書き込み対象のメモリセルおよび読み出し対象のメモリセルが特定される。
【００２８】
図２（ａ）〜（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルに対する消去、書き込みおよび読み出しの動作を示す図である。また、図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。
【００２９】
図２（ａ）を参照して、メモリセルに対する消去は、ＦＮ（Fowler-Nordheim）現象を利用して、電荷蓄積層であるＦＧから電子を引き抜き、閾値電圧を電圧値の最も低い分布、すなわち図３に示す”１１”分布（論理レベル”１１”に対応する閾値電圧の分布）とすることによって行なわれる。
【００３０】
図２（ｂ）を参照して、メモリセルに対する書き込みは、ＣＨＥ（Channel Hot Electron）現象を利用して、ＦＧに電子を注入して閾値電圧を徐々に上昇させる、すなわち、消去状態である図３に示す”１１”分布から”１０”、”０１”および”００”分布に上昇させることによって行なわれる。より詳細には、Ｘデコーダ４、Ｙゲート５およびＹデコーダ６は、書き込み対象のメモリセルの閾値電圧を、ライトドライバ１０経由で論理部２から受けたデータの論理レベルに対応する閾値電圧とすることにより、データの書き込みを行なう。
【００３１】
図２（ｃ）を参照して、メモリセルに対する読み出しは、各論理レベルに対応する閾値電圧の分布間の電圧、すなわち図３に示す読み出し電圧１〜３を、Ｘデコーダ４を介してメモリセルのＣＧに印加して、メモリセルのソース・ドレイン間に電流が流れるか否かをセンスアンプ９で判定することによって行なわれる。
【００３２】
次に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態における動作について説明する。
【００３３】
［動作］
図４は、ＤＬ寿命およびコントロールゲートに供給される電圧の関係を示す図である。ここで、ＤＬ寿命とは、不揮発性半導体記憶装置がＤＬ不良になるまでの時間であり、データ保持特性を表わす指標の一つである。
【００３４】
同図はＵＶ  Ｖｔｈが論理レベル”０１”よりも論理レベル”１０”に対応する閾値電圧の分布に近い場合を示している。Ｖｇ＝０．０Ｖの状態は、従来の不揮発性半導体記憶装置のスタンバイ状態、すなわちメモリアレイ１のメモリセルのＣＧ、ウエル、ソースおよびドレインの電位が接地電位の状態である。この状態では、論理レベル”００”のデータを記憶するメモリセルの方が、論理レベル”１１”のデータを記憶するメモリセルよりもＤＬ寿命が短い。これは、前述のように論理レベル”００”のデータを記憶するメモリセルおよび論理レベル”１１”のデータを記憶するメモリセルで自己バイアスが相違するからである。
【００３５】
そこで、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに正電圧、たとえば１Ｖを供給し、かつ、メモリセルのウエル、ソースおよびドレインに接地電圧を供給する。以下、この動作について詳しく説明する。
【００３６】
図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【００３７】
図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【００３８】
論理部２は、不揮発性半導体記憶装置がスタンバイ状態の場合には、チャージポンプ回路３およびＸデコーダ４を制御してメモリアレイ１のメモリセルのＣＧに正電圧を供給し、かつ、少なくともＸデコーダ４を制御してメモリセルのウエルおよびソースに接地電圧を供給し、かつ、少なくともＹゲート５を制御してメモリセルのドレインに接地電圧を供給する。
【００３９】
より詳細には、論理部２は、外部からＩ／Ｏバッファ８経由で受けたチップイネーブル信号がディスエーブルを表わす場合には、正電圧を発生する命令を表わす制御信号をチャージポンプ回路３へ出力し、ワード線をすべて選択する命令を表わす制御信号、ウエルをすべて非選択とする命令を表わす制御信号およびソース線をすべて非選択とする命令を表わす制御信号をＸデコーダ４へ出力し、ドレインをすべて非選択とする命令を表わす制御信号をＹデコーダ６へ出力する。
【００４０】
チャージポンプ回路３は、論理部２から制御信号を受けて正電圧を発生し、Ｘデコーダ４へ出力する。
【００４１】
Ｘデコーダ４は、論理部２から制御信号を受けて、すべてのワード線を選択する。そして、Ｘデコーダ４は、メモリアレイ１のすべてのワード線をチャージポンプ回路３から受けた正電圧で駆動する。また、Ｘデコーダ４は、論理部２から制御信号を受けてメモリアレイ１のすべてのソース線およびウエルを非選択とする。非選択となったメモリアレイ１のすべてのソース線およびウエルの電位は接地電位とされる。
【００４２】
Ｙデコーダ６は、論理部２から制御信号を受けて、メモリアレイ１のすべてのサブビット線を非選択とすることを表わす選択信号を生成し、Ｙゲート５へ出力する。
【００４３】
Ｙゲート５は、Ｙデコーダ６から非選択とすることを表わす選択信号を受けて、メモリアレイ１のすべてのサブビット線を非選択とする。非選択となったメモリアレイ１のすべてのサブビット線の電位は接地電位とされる。なお、メモリアレイ１のセレクトゲートに接続されているメインビット線は、スタンバイ状態において、接地電位であってもよいし、接地電位以外の電位であってもよい。
【００４４】
再び図４を参照して、前述のようにスタンバイ状態においてＣＧに供給される電圧を接地電圧から１Ｖに変更すると、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命が長くなる。これは、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、ＦＧの電荷が全体として中性である状態と比べてＦＧに電子が多数注入されており、ＦＧ内の電子がウエル、ソースおよびドレインに抜ける方向にＳＩＬＣが発生するが、メモリセルのＣＧの電位を接地電位から１Ｖに変更すると、ＦＧ内の電子がＣＧ側に集まり、ＳＩＬＣを減少させることになるからである。
【００４５】
一方、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命は短くなる。これは、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、ＦＧの電荷が全体として中性である状態と比べてＦＧから電子が多数抜き取られており、ウエル、ソースおよびドレインから電子がＦＧに注入される方向にＳＩＬＣが発生するが、メモリセルのＣＧの電位を接地電位から１Ｖに変更すると、ウエル、ソースおよびドレインの電子がＦＧの方向に引き寄せられ、ＳＩＬＣを増加させることになるからである。
【００４６】
したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”１１”のデータを記憶するメモリセルに対して寿命の短い論理レベル”００”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【００４７】
なお、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態における動作は上記に限定されるものではない。以下、スタンバイ状態においてメモリセルおよびメモリアレイ１の電位関係が図５および図６に示す電位関係以外となる場合について説明する。
【００４８】
図４に示す場合とは逆に、ＵＶ  Ｖｔｈが論理レベル”１０”よりも論理レベル”０１”に対応する閾値電圧の分布に近い場合には、従来のスタンバイ状態において、論理レベル”１１”のデータを記憶するメモリセルの方が、論理レベル”００”のデータを記憶するメモリセルよりもＤＬ寿命が短くなる。
【００４９】
この場合、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに負電圧、たとえば−１Ｖを供給し、かつ、メモリセルのウエル、ソースおよびドレインに接地電圧を供給する。
【００５０】
スタンバイ状態においてＣＧに供給される電圧を接地電圧から−１Ｖに変更すると、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命が短くなる。これは、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がウエル、ソースおよびドレインに抜ける方向にＳＩＬＣが発生するが、メモリセルのＣＧの電位を接地電位から−１Ｖに変更すると、ＦＧ内の電子がウエル、ソースおよびドレインの方向に引き寄せられ、ＳＩＬＣを増加させることになるからである。
【００５１】
これに対して、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命が長くなる。これは、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにウエル、ソースおよびドレインから電子がＦＧに注入される方向にＳＩＬＣが発生するが、メモリセルのＣＧの電位を接地電位から−１Ｖに変更すると、ＦＧ内の電子がウエル、ソースおよびドレイン側に集まり、ＳＩＬＣを減少させることになるからである。
【００５２】
したがって、ＤＬ寿命の関係が図４と逆の場合でも、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”００”のデータを記憶するメモリセルに対して寿命の短い論理レベル”１１”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【００５３】
また、論理部２は、メモリアレイ１のすべてのメモリセルを図５に示す電位関係としてもよいし、また、高いデータ保持特性が必要なデータ領域に対応するメモリセルのみを図５に示す電位関係としてもよい。すなわち、不揮発性半導体記憶装置のメモリ空間は、ユーザの使用用途によりプログラムを格納するコード領域と、データを格納するデータ領域とに分けられる場合がある。一般に、前者は書き換えの頻度が少なく、高いデータ保持特性が必要となる。また、後者は書き換えの頻度が多く、コード領域ほど高いデータ保持特性は必要とされない。したがって、この場合、論理部２は、コード領域に対応するメモリセルのみを図５に示す電位関係としてもよい。
【００５４】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、従来の不揮発性半導体記憶装置における通常のスタンバイ状態と、図５および図６で示すような電位関係となる本実施の形態のスタンバイ状態とを選択する構成とすることができる。より詳細には、論理部２は、外部から入力されたコマンド信号に基づいて、スタンバイ状態におけるチャージポンプ回路３、Ｘデコーダ４、Ｙゲート５およびＹデコーダ６等に対する制御を行なうか否かを決定する。すなわち、論理部２は、本実施の形態のスタンバイ状態が選択された場合には、チャージポンプ回路３へ所定の電圧を発生する命令を表わす制御信号を出力し、かつ、メモリセルの各箇所を選択または非選択とする命令を表わす制御信号を各回路へ出力する。一方、論理部２は、従来のスタンバイ状態が選択された場合には、チャージポンプ回路３へ動作を停止する命令を表わす制御信号を出力する。
【００５５】
ここで、本実施の形態のスタンバイ状態においては、メモリアレイ１におけるすべてのワード線をチャージポンプ回路３から受けた正電圧または負電圧で駆動するため、本実施の形態のスタンバイ状態から通常状態に復帰した後のメモリセルに対する最初の読み出しにおいて、読み出し対象のメモリセルに対応しないワード線を接地電位とする必要があり、読み出し時間が増加する。また、本実施の形態のスタンバイ状態においては、メモリセルに接地電圧以外の電圧を供給することから、メモリセルに流れる微小リーク電流による電圧低下分を補償するための電流消費、およびチャージポンプ回路３の含む検知回路の動作による電流消費が存在する。
【００５６】
したがって、通常のスタンバイ状態および本実施の形態のスタンバイ状態を選択する構成により、ユーザは、スタンバイ状態における消費電力およびスタンバイ状態から復帰した後のメモリセルに対する最初の読み出し時間を重視する場合には通常のスタンバイ状態を選択し、また、メモリセルのデータ保持特性を重視する場合には本実施の形態のスタンバイ状態を選択することができ、ユーザの用途に柔軟に対応する不揮発性半導体記憶装置を提供することができる。
【００５７】
本発明は、特に、スタンバイ状態においても継続して電源電圧が供給される携帯電話等に適用することにより、容易に本実施の形態のスタンバイ状態を実現してデータ保持特性の向上を図ることができる。
【００５８】
ところで、従来の不揮発性半導体記憶装置では、各論理レベルのデータを記憶するメモリセルの自己バイアスの相違によってデータ保持特性が劣化するという問題点があった。しかしながら、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態においてメモリセルのＣＧと、ウエル、ドレインおよびソースとの間に所定の電位差を生じさせる。このような構成により、各論理レベルのデータを記憶するメモリセルの、自己バイアスの相違に起因するＤＬ寿命の差を縮小し、不揮発性半導体記憶装置全体でのＤＬ寿命を長くする、すなわちデータ保持特性の劣化を低減することができる。
【００５９】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態においては、ワード線、ウエル、ドレインおよびソースはメモリアレイ１の周辺回路のノードと接続されていないため、一旦所定の電圧を供給すれば電位が保持される。そうすると、電位を保持するために多量の電流供給をする必要がなく、スタンバイ状態の電流消費が非常に少なくなる。たとえば、正電圧を降圧回路によって作る場合には、不揮発性半導体記憶装置の消費電流を１ｕＡ以下に抑えることが可能である。
【００６０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６１】
＜第２の実施の形態＞
本実施の形態は、スタンバイ状態においてメモリセルのウエル、ドレインおよびソースを接地電位以外の電位とする不揮発性半導体記憶装置に関する。本実施の形態に係る不揮発性半導体記憶装置の構成および基本動作は第１の実施の形態に係る不揮発性半導体記憶装置と同様である。
【００６２】
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態における動作について説明する。
【００６３】
［動作］
図４に示す場合において、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに接地電圧を供給し、かつ、メモリセルのウエル、ソースおよびドレインに負電圧、たとえば−１Ｖを供給する。以下、この動作について詳しく説明する。
【００６４】
図７は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【００６５】
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【００６６】
論理部２は、不揮発性半導体記憶装置がスタンバイ状態の場合には、少なくともＸデコーダ４を制御してメモリアレイ１のメモリセルのＣＧに接地電圧を供給し、かつ、チャージポンプ回路３およびＸデコーダ４を制御してメモリセルのウエルおよびソースに負電圧を供給し、かつ、チャージポンプ回路３、Ｙゲート５およびＹデコーダ６を制御してメモリセルのドレインに負電圧を供給する。
【００６７】
より詳細には、論理部２は、外部からＩ／Ｏバッファ８経由で受けたチップイネーブル信号がディスエーブルを表わす場合には、負電圧を発生する命令を表わす制御信号をチャージポンプ回路３へ出力し、ワード線をすべて選択する命令を表わす制御信号、ウエルをすべて非選択とする命令を表わす制御信号およびソース線をすべて非選択とする命令を表わす制御信号をＸデコーダ４へ出力し、ドレインをすべて非選択とする命令を表わす制御信号をＹデコーダ６へ出力する。なお、メモリセルに負電圧が供給される場合は選択および非選択の論理が逆となり、選択された箇所が接地電位となる。
【００６８】
チャージポンプ回路３は、論理部２から制御信号を受けて負電圧を発生し、Ｘデコーダ４へ出力する。また、チャージポンプ回路３は、発生した負電圧をライトドライバ１０経由でＹゲート５へ出力する。
【００６９】
Ｘデコーダ４は、論理部２から制御信号を受けて、すべてのワード線を選択する。選択されたメモリアレイ１のすべてのワード線は接地電位とされる。また、Ｘデコーダ４は、論理部２から制御信号を受けてメモリアレイ１のすべてのソース線およびウエルを非選択とする。そして、Ｘデコーダ４は、メモリアレイ１のすべてのソース線およびウエルをチャージポンプ回路３から受けた負電圧で駆動する。
【００７０】
Ｙデコーダ６は、論理部２から制御信号を受けて、メモリアレイ１のすべてのサブビット線を非選択とすることを表わす選択信号を生成し、Ｙゲート５へ出力する。
【００７１】
Ｙゲート５は、Ｙデコーダ６から選択信号を受けて、メモリアレイ１のすべてのサブビット線をチャージポンプ回路３から受けた負電圧で駆動する。
【００７２】
ここで、スタンバイ状態においてメモリセルのウエル、ソースおよびドレインに供給される電圧を接地電圧から−１Ｖに変更すると、図５に示すようにメモリセルのＣＧに供給する電圧を接地電圧から１Ｖに変更した場合と同様に、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命が長くなる。これは、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がウエル、ソースおよびドレインに抜ける方向にＳＩＬＣが発生するが、メモリセルのウエル、ソースおよびドレインの電位を接地電位から−１Ｖに変更すると、ＦＧ内の電子がＣＧ側に集まり、ＳＩＬＣを減少させることになるからである。
【００７３】
一方、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命は短くなる。これは、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにウエル、ソースおよびドレインから電子がＦＧに注入される方向にＳＩＬＣが発生するが、メモリセルのウエル、ソースおよびドレインの電位を接地電位から−１Ｖに変更すると、ウエル、ソースおよびドレインの電子がＦＧの方向に引き寄せられ、ＳＩＬＣを増加させることになるからである。
【００７４】
したがって、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”１１”のデータを記憶するメモリセルに対して寿命の短い論理レベル”００”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【００７５】
なお、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態における動作は上記に限定されるものではない。以下、スタンバイ状態においてメモリセルおよびメモリアレイ１の電位関係が図７および図８に示す電位関係以外となる場合について説明する。
【００７６】
図４に示す場合とは逆に、ＵＶ  Ｖｔｈが論理レベル”１０”よりも論理レベル”０１”に対応する閾値電圧の分布に近い場合には、従来のスタンバイ状態において、論理レベル”１１”のデータを記憶するメモリセルの方が、論理レベル”００”のデータを記憶するメモリセルよりもＤＬ寿命が短くなる。
【００７７】
この場合、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに接地電圧を供給し、かつ、メモリセルのウエル、ソースおよびドレインに正電圧、たとえば１Ｖを供給する。
【００７８】
スタンバイ状態においてウエル、ドレインおよびソースに供給される電圧を接地電圧から１Ｖに変更すると、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命が短くなる。これは、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がウエル、ソースおよびドレインに抜ける方向にＳＩＬＣが発生するが、メモリセルのウエル、ソースおよびドレインの電位を接地電位から１Ｖに変更すると、ＦＧ内の電子がウエル、ソースおよびドレインの方向に引き寄せられ、ＳＩＬＣを増加させることになるからである。
【００７９】
これに対して、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命が長くなる。これは、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにウエル、ソースおよびドレインから電子がＦＧに注入される方向にＳＩＬＣが発生するが、メモリセルのウエル、ソースおよびドレインの電位を接地電位から１Ｖに変更すると、ＦＧ内の電子がウエル、ソースおよびドレイン側に集まり、ＳＩＬＣを減少させることになるからである。
【００８０】
したがって、ＤＬ寿命の関係が図４と逆の場合でも、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”００”のデータを記憶するメモリセルに対して寿命の短い論理レベル”１１”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【００８１】
また、論理部２は、メモリアレイ１のすべてのメモリセルを図７に示す電位関係としてもよいし、また、高いデータ保持特性が必要なデータ領域に対応するメモリセルのみを図７に示す電位関係としてもよい。
【００８２】
また、論理部２は、不揮発性半導体記憶装置がスタンバイ状態の場合には、メモリアレイ１のメモリセルのウエル、ドレインおよびソースに接地電圧以外の電圧を供給する構成としたが、これに限定するものではない。
【００８３】
論理部２が、スタンバイ状態においてメモリセルのウエル、ドレインおよびソースのうちのいずれか一つに接地電圧以外の電圧を供給し、かつ、メモリセルの他の箇所には接地電圧を供給する構成とすることができる。このような構成により、容量負荷を低減することができる。たとえば、ドレインのみに接地電圧以外の電圧を供給する場合には、ドレインへの供給電圧がドレイン−ウエル間の順バイアスによる電流を小さく抑えられる範囲であれば、ソースおよびウエルを充電するための電流が不要となる。また、ドレインのみに接地電圧以外の電圧を供給する場合において、ドレインへの供給電圧がドレイン−ウエル間の順バイアスによる電流を小さく抑えられない範囲であっても、ウエルをフローティングとすることで、ソースを充電するための電流が不要となる。特に、ＳＩＬＣがドレイン近傍で多く発生する場合には、メモリセルの他の箇所を充電するための電流消費を防ぎつつ、ウエル、ドレインおよびソースすべてに接地電圧以外の電圧を供給する場合と同等のデータ保持特性を実現することができる。なお、第１の実施の形態に係る不揮発性半導体記憶装置では、メモリセルのゲートに接地電圧以外の電圧を供給し、かつ、ウエル、ドレインおよびソースには接地電圧を供給する構成であるため、このような消費電流を低減する効果を有している。
【００８４】
論理部２が、スタンバイ状態においてメモリセルのウエルと、ドレインおよびソースのうちのいずれか一方とに接地電圧以外の電圧を供給し、かつ、メモリセルの他の箇所には接地電圧を供給する構成とすることができる。このような構成により、容量負荷を低減することができる。たとえば、ドレインおよびウエルに接地電圧以外の電圧を供給する場合には、ソースを充電するための電流が不要となる。
【００８５】
また、スタンバイ状態においてウエルのみに接地電圧以外の電圧を供給する構成であれば、本実施の形態のスタンバイ状態から通常状態に遷移してメモリセルに対して最初に読み出しを行なうまでの時間、および通常状態でメモリセルに対して最初に読み出しを行なってから本実施の形態のスタンバイ状態に遷移するまでの時間が長くなることを防ぐことができる。これは、スタンバイ状態においてコントロールゲート、ドレインまたはソースに接地電圧以外の電圧を印加する構成では、本実施の形態のスタンバイ状態から通常状態に遷移した後のメモリセルに対する最初の読み出し時にコントロールゲート、ドレインまたはソースの電位を本実施の形態のスタンバイ状態における電位から変更する必要があるが、ウエル電位はメモリセルの閾値電圧に影響しないため、ウエルのみに接地電圧以外の電圧を供給する構成では、通常状態および本実施の形態のスタンバイ状態でウエルに供給する電圧を変更する必要がないからである。
【００８６】
ここで、一般的なフラッシュメモリのメモリセルはＮＭＯＳ（N-Channel metal oxide semiconductor）であるため、ソースまたはドレインが接地電位以外の電位となるとウエルも接地電位以外の電位となるが、たとえば、メモリセルがＰ−ＭＯＳであるフラッシュメモリの場合には、メモリセルのウエル、ドレインおよびソースのうちのいずれか一つに接地電圧以外の電圧を供給し、かつ、メモリセルの他の箇所には接地電圧を供給する構成とすることができる。
【００８７】
以上より、第２の実施の形態に係る不揮発性半導体記憶装置では、第１の実施の形態に係る不揮発性半導体記憶装置と同様に、各論理レベルのデータを記憶するメモリセルの、自己バイアスの相違に起因するＤＬ寿命の差を縮小し、不揮発性半導体記憶装置全体でのＤＬ寿命を長くする、すなわちデータ保持特性の劣化を低減することができる。
【００８８】
また、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、メモリアレイ１のメモリセルのウエル、ソースおよびドレインに接地電圧以外の同一電圧を供給することにより、論理部２、チャージポンプ回路３およびＹゲート５等の処理を簡易化することができる。
【００８９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００９０】
＜第３の実施の形態＞
本実施の形態は、スタンバイ状態においてメモリセルのＣＧ、ウエル、ドレインおよびソースを接地電位以外の電位とする不揮発性半導体記憶装置に関する。本実施の形態に係る不揮発性半導体記憶装置の構成および基本動作は第１の実施の形態に係る不揮発性半導体記憶装置と同様である。
【００９１】
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態における動作について説明する。
【００９２】
［動作］
図４に示す場合において、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに正電圧、たとえば１Ｖを供給し、かつ、メモリセルのウエル、ソースおよびドレインに負電圧、たとえば−１Ｖを供給する。以下、この動作について詳しく説明する。
【００９３】
図９は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【００９４】
図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【００９５】
論理部２は、不揮発性半導体記憶装置がスタンバイ状態の場合には、チャージポンプ回路３およびＸデコーダ４を制御してメモリセルのＣＧに正電圧を供給し、メモリセルのウエルおよびソースに負電圧を供給し、かつ、チャージポンプ回路３、Ｙゲート５およびＹデコーダ６を制御してメモリセルのドレインに負電圧を供給する。
【００９６】
より詳細には、論理部２は、外部からＩ／Ｏバッファ８経由で受けたチップイネーブル信号がディスエーブルを表わす場合には、正電圧および負電圧を発生する命令を表わす制御信号をチャージポンプ回路３へ出力し、ワード線をすべて選択する命令を表わす制御信号、ウエルをすべて非選択とする命令を表わす制御信号およびソース線をすべて非選択とする命令を表わす制御信号をＸデコーダ４へ出力し、ドレインをすべて非選択とする命令を表わす制御信号をＹデコーダ６へ出力する。
【００９７】
チャージポンプ回路３は、論理部２から制御信号を受けて正電圧および負電圧を発生し、正電圧および負電圧をＸデコーダ４へ出力する。また、チャージポンプ回路３は、発生した負電圧をライトドライバ１０経由でＹゲート５へ出力する。
【００９８】
Ｘデコーダ４は、論理部２から制御信号を受けて、すべてのワード線を選択する。そして、Ｘデコーダ４は、メモリアレイ１のすべてのワード線をチャージポンプ回路３から受けた正電圧で駆動する。また、Ｘデコーダ４は、論理部２から制御信号を受けてメモリアレイ１のすべてのソース線およびウエルを非選択とする。そして、Ｘデコーダ４は、メモリアレイ１のすべてのソース線およびウエルをチャージポンプ回路３から受けた負電圧で駆動する。
【００９９】
Ｙデコーダ６は、論理部２から制御信号を受けて、メモリアレイ１のすべてのサブビット線を非選択とすることを表わす選択信号を生成し、Ｙゲート５へ出力する。
【０１００】
Ｙゲート５は、Ｙデコーダ６から選択信号を受けて、メモリアレイ１のすべてのサブビット線をチャージポンプ回路３から受けた負電圧で駆動する。
【０１０１】
スタンバイ状態においてメモリセルのＣＧに供給される電圧を接地電圧から１Ｖに変更し、かつ、スタンバイ状態においてメモリセルのウエル、ソースおよびドレインに供給される電圧を接地電圧から−１Ｖに変更すると、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がＣＧ側に集まり、ＳＩＬＣを減少させることになる。一方、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにウエル、ソースおよびドレインの電子がＦＧの方向に引き寄せられ、ＳＩＬＣを増加させることになる。
【０１０２】
したがって、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”１１”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”１１”のデータを記憶するメモリセルに対して寿命の短い論理レベル”００”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【０１０３】
また、図４に示す場合とは逆に、ＵＶ  Ｖｔｈが論理レベル”１０”よりも論理レベル”０１”に対応する閾値電圧の分布に近い場合には、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ１のメモリセルのＣＧに負電圧、たとえば−１Ｖを供給し、かつ、メモリセルのウエル、ソースおよびドレインに正電圧、たとえば１Ｖを供給する。
【０１０４】
スタンバイ状態においてメモリセルのＣＧに供給される電圧を接地電圧から−１Ｖに変更し、かつ、スタンバイ状態においてメモリセルのウエル、ソースおよびドレインに供給される電圧を接地電圧から１Ｖに変更すると、論理レベル”００”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がウエル、ソースおよびドレインの方向に引き寄せられ、ＳＩＬＣを増加させることになる。一方、論理レベル”１１”に対応する閾値電圧の分布を有するメモリセルでは、前述のようにＦＧ内の電子がウエル、ソースおよびドレイン側に集まり、ＳＩＬＣを減少させることになる。
【０１０５】
したがって、ＤＬ寿命の関係が図４と逆の場合でも、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、論理レベル”００”のデータを記憶するメモリセルのＤＬ寿命は短くなるが、論理レベル”００”のデータを記憶するメモリセルに対して寿命の短い論理レベル”１１”の寿命を長くすることにより、不揮発性半導体記憶装置全体ではＤＬ寿命を長くすることができる。
【０１０６】
以上より、第３の実施の形態に係る不揮発性半導体記憶装置では、第１の実施の形態に係る不揮発性半導体記憶装置と同様に、各論理レベルのデータを記憶するメモリセルの、自己バイアスの相違に起因するＤＬ寿命の差を縮小し、不揮発性半導体記憶装置全体でのＤＬ寿命を長くする、すなわちデータ保持特性の劣化を低減することができる。
【０１０７】
［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【０１０８】
（１）  メモリの種類
本発明の実施の形態にかかる不揮発性半導体記憶装置は、ＮＯＲ型フラッシュメモリであると仮定して説明したが、これに限定されるものではなく、閾値電圧の相違を利用してデータを記憶する不揮発性メモリであれば本発明を適用することが可能である。たとえば、ＮＡＮＤ型フラッシュメモリおよびＡＧ−ＡＮＤ型フラッシュメモリであってもよく、また、窒化膜等の絶縁膜層に電荷を蓄積させるＮＲＯＭ(Nitride Read Only Memory)に適用することも可能である。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１０】
【図１】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。（ｂ）メモリアレイ１の構造を示す図である。
【図２】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルに対する（ａ）消去（ｂ）書き込み（ｃ）読み出しの動作を示す図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。
【図４】ＤＬ寿命およびコントロールゲートに供給される電圧の関係を示す図である。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【図７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【図９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリセルの電位関係の一例を示す図である。
【図１０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のスタンバイ状態におけるメモリアレイ１の電位関係の一例を示す図である。
【符号の説明】
【０１１１】
１  メモリアレイ、２  論理部、３  チャージポンプ回路、４  Ｘデコーダ、５  Ｙゲート、６  Ｙデコーダ、７  アドレスバッファ、８  Ｉ／Ｏバッファ、９  センスアンプ、１０  ライトドライバ、５０  電圧発生部。
【図１】
0004790336.tif 000002
【図２】
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【図３】
0004790336.tif 000004
【図４】
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【図５】
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【図６】
0004790336.tif 000007
【図７】
0004790336.tif 000008
【図８】
0004790336.tif 000009
【図９】
0004790336.tif 000010
【図１０】
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