(57)【特許請求の範囲】
【請求項１】
半導体基板の一方の面上にドレイン領域が形成され、前記ドレイン領域に複数のＦＥＴセルが形成され、前記半導体基板の前記一方の面上に前記ＦＥＴセルと接続するようにポリシリコンからなる第１のゲート電極が形成され、前記第１のゲート電極上および前記半導体基板の前記一方の面上に層間絶縁膜が形成され、前記層間絶縁膜上にソース電極が形成され、前記層間絶縁膜上に前記第１のゲート電極と接続するように前記ソース電極と同一の材料からなる第２のゲート電極が形成され、前記第２のゲート電極とソース電極上に保護膜が形成され、前記半導体基板の他方の面上にドレイン電極が形成されており、
前記層間絶縁膜は、前記第１および前記第２のゲート電極と、前記ソース電極を絶縁し、
前記ソース電極は、前記層間絶縁膜に形成されたコンタクトホールに埋め込まれることによりソースに接続しており、
前記層間絶縁膜は、前記第２のゲート電極が形成されている領域において前記ソース電極が形成されている領域よりも厚く、
前記第２のゲート電極は、前記層間絶縁膜によって前記基板から隔離されており、
前記層間絶縁膜の前記第２のゲート電極が形成されている領域において、前記コンタクトホールと同じ深さの凹部が形成されることにより、前記第２のゲート電極の表面に凹凸部が形成されていることを特徴とする縦型電界効果トランジスタ。
【請求項２】
半導体基板の一方の面上にドレイン領域を形成する工程と、前記ドレイン領域に複数のＦＥＴセルを形成する工程と、前記半導体基板の前記一方の面上に前記ＦＥＴセルと接続する第１のゲート電極を形成する工程と、前記第１のゲート電極上および前記半導体基板の前記一方の面上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にソース電極を形成し、同時に前記層間絶縁膜上に前記第１のゲート電極に接続する第２のゲート電極を形成する工程と、前記第２のゲート電極とソース電極上に保護膜を形成する工程と、前記半導体基板の他方の面上にドレイン電極を形成する工程とを含み、
前記第１および前記第２のゲート電極と、前記ソース電極を絶縁するように前記層間絶縁膜を形成し、
前記第２のゲート電極を形成する領域において前記ソース電極を形成する領域よりも前記層間絶縁膜を厚く形成し、
前記層間絶縁膜をパターニングすることにより、前記ソース電極を埋め込むためのコンタクトホールを形成すると同時に、前記第２のゲート電極が形成される領域に凹凸部を形成し、
前記凹凸部状に導電膜を形成することにより、前記第２のゲート電極の表面に凹凸部を形成することを特徴とする縦型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の縦型電界効果トランジスタ及びその製造方法に関し、特に、ゲート電極上に形成される保護膜のクラック発生を防止し、信頼性を高めた縦型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
電力用の縦型電界効果トランジスタ（以下、ＰｏＭＯＳＦＥＴと言う）は、周波数特性に優れ、高電圧、大電流を制御するスイッチング素子として利用され、例えば、特開平５−１６７０７６号公報に記載されている。図４（ａ）、（ｂ）は、従来のＰｏＭＯＳＦＥＴ４１の平面図及びＹ―Ｙ断面図である。
【０００３】
図４（ａ）に示すように、従来のＰｏＭＯＳＦＥＴ４１は、大電流に対応するために、表面側に多数のＦＥＴセル４９が所定の形状とピッチでマトリクス状に形成されている。このＦＥＴセル４９はベース領域とソース領域からなり、ゲート電極５０とソース電極５１が接続されている。ゲート電極５０はベース領域のチャンネル部にコンタクトし、ソース電極５１はベース領域とソース領域の双方にコンタクトしている。さらに、ゲート電極５０とソース電極５１の表面を傷や汚染から保護するために保護膜５３で全体が覆われているが、ゲート電極パッド５５とソース電極パッド５６の部分は開口されて、ボンディングワイヤ（図示せず）により外部端子と接続される。
【０００４】
そして、従来のＰｏＭＯＳＦＥＴ４１の断面は、図４（ｂ）に示すように、Ｎ＋型半導体基板４２の上にＮ−型エピタキシャル層からなるドレイン領域４３が形成され、このドレイン領域４３の上部には所定のピッチでＰ型不純物が選択拡散されたベース領域４４が形成されている。このベース領域４４内には、高濃度のＮ型不純物が選択拡散されたソース領域４５が形成され、ベース領域４４の基板表面近傍においては、ソース領域４５、ドレイン領域４３を導通させるチャンネル部４６が形成されている。
【０００５】
さらに、上述したように、ベース領域４４のチャンネル部４６にコンタクトするように、ゲート酸化膜４７を介してポリシリコンからなるゲートポリシリ電極４８が形成されている。このゲートポリシリ電極４８は、ベース領域４４とソース領域４５からなるＦＥＴセル４９間を網目状にはりめぐらされており、それらは全てＡｌからなるゲート電極５０に電気的に接続されている。また、ベース領域４４とソース領域４５の双方にコンタクトするようにＡｌからなるソース電極５１が形成されている。ゲートポリシリ電極４８、ゲート電極５０とソース電極５１は層間絶縁膜５２により絶縁され、ゲート電極５０とソース電極５１の表面は保護膜５３で覆われている。また、Ｎ＋型半導体基板４２の裏面には、Ｔｉ／Ｎｉ／Ａｇの多層膜を堆積しＮ＋型半導体基板４２にオーミック接触するドレイン電極５４が形成されている。
【０００６】
以上の構成において、ゲートポリシリ電極４８に正電圧を印加すると、ベース領域４４内のチャンネル部４６がＮ型に反転してソース領域４５とドレイン領域４３が導通し、ソース領域４５からチャンネル部４６を経てドレイン領域４３へ縦型の電子流が流れる。
【特許文献１】特開平５−１６７０７６号公報（第２頁、０００２段落〜０００５段落、図３，図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＰｏＭＯＳＦＥＴ４１には、以下のような問題があった。上述したように、ゲート電極５０とソース電極５１の表面には保護膜５３が形成されている。この保護膜５３には、通常ＰＳＧ膜（Phospho Silicate Glass）が使用され、ＳｉＨ４（シラン）、ＰＨ３（ホスフィン）、Ｏ２をソースガスとして３００℃〜４００℃で熱分解反応させることにより形成される。
【０００８】
しかし、保護膜５３に使用されるＰＳＧ膜の熱膨張係数は０.６〜０.９×１０−６（１／℃）、下地のゲート電極５０に使用されるＡｌの熱膨張係数は２.３×１０−５（１／℃）であり、両者の熱膨張係数差が非常に大きいため、ＰＳＧ膜形成時の温度３００℃〜４００℃から室温に下がる際の体積変化により、大きな応力が発生する。特に、ゲート電極５０上の保護膜５３は平坦状に形成されているため、発生した応力が一方向に加わり、容易に保護膜５３にクラック５３ａが発生するという欠点があった。一方、ソース電極５１上の保護膜５３は同じＰＳＧ膜で構成されているが、下地のソース電極５１が凹凸状であるため、クラックが発生し難くなっている。
【０００９】
保護膜５３にクラック５３ａが発生すると、ゲート電極５０が損傷や汚染を受け易くなる。具体的には、ゲート電極５０が断線したり水分の侵入により腐蝕が起こる。その結果、電気的特性が低下してＰｏＭＯＳＦＥＴ４１の信頼性が大きく損なわれ、製品歩留りが低下する。このような応力を低減するための方策として、保護膜５３の膜厚を薄くすることも考えられるが、保護膜５３の本来の目的であるＰｏＭＯＳＦＥＴ４１の保護機能を低下させてしまうことになる。
【００１０】
本発明は、上記問題点を解決するために考えられたもので、ゲート電極上に形成された保護膜に発生する応力を緩和することにより、保護膜のクラック発生を防止した信頼性の高い縦型電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の請求項１記載の縦型電界効果トランジスタは、半導体基板の一方の面上にドレイン領域が形成され、前記ドレイン領域に複数のＦＥＴセルが形成され、前記半導体基板の前記一方の面上に前記ＦＥＴセルと接続するようにポリシリコンからなる第１のゲート電極が形成され、前記第１のゲート電極上および前記半導体基板の前記一方の面上に層間絶縁膜が形成され、前記層間絶縁膜上にソース電極が形成され、前記層間絶縁膜上に前記第１のゲート電極と接続するように前記ソース電極と同一の材料からなる第２のゲート電極が形成され、前記第２のゲート電極とソース電極上に保護膜が形成され、前記半導体基板の他方の面上にドレイン電極が形成されており、前記層間絶縁膜は、前記第１および前記第２のゲート電極と、前記ソース電極を絶縁し、前記ソース電極は、前記層間絶縁膜に形成されたコンタクトホールに埋め込まれることによりソースに接続しており、前記層間絶縁膜は、前記第２のゲート電極が形成されている領域において前記ソース電極が形成されている領域よりも厚く、前記第２のゲート電極は、前記層間絶縁膜によって前記基板から隔離されており、前記層間絶縁膜の前記第２のゲート電極が形成されている領域において、前記コンタクトホールと同じ深さの凹部が形成されることにより、前記第２のゲート電極の表面に凹凸部が形成されていることを特徴とする。この構成によれば、保護膜が硬化収縮する際に応力が発生しても、保護膜の下地であるゲート電極の表面に凹凸部が形成されているため、応力が一方向に集中することなく、凹凸部で緩和される。さらに、ゲート電極と保護膜との接着性も向上するので、保護膜のクラック発生を効果的に防止することができる。
【００１２】
また、請求項２記載の縦型電界効果トランジスタの製造方法は、半導体基板の一方の面上にドレイン領域を形成する工程と、前記ドレイン領域に複数のＦＥＴセルを形成する工程と、前記半導体基板の前記一方の面上に前記ＦＥＴセルと接続する第１のゲート電極を形成する工程と、前記第１のゲート電極上および前記半導体基板の前記一方の面上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にソース電極を形成し、同時に前記層間絶縁膜上に前記第１のゲート電極に接続する第２のゲート電極を形成する工程と、前記第２のゲート電極とソース電極上に保護膜を形成する工程と、前記半導体基板の他方の面上にドレイン電極を形成する工程とを含み、前記第１および前記第２のゲート電極と、前記ソース電極を絶縁するように前記層間絶縁膜を形成し、前記第２のゲート電極を形成する領域において前記ソース電極を形成する領域よりも前記層間絶縁膜を厚く形成し、前記層間絶縁膜をパターニングすることにより、前記ソース電極を埋め込むためのコンタクトホールを形成すると同時に、前記第２のゲート電極が形成される領域に凹凸部を形成し、前記凹凸部状に導電膜を形成することにより、前記第２のゲート電極の表面に凹凸部を形成することを特徴とする。この製造方法によれば、ソース電極下の層間絶縁膜にソース電極用のコンタクトホールを形成する際に、同時にゲート電極下の層間絶縁膜にコンタクトホールと同一形状の凹凸部を形成する。この後、従来と同様にして層間絶縁膜上にゲート電極を形成するので、新たに製造工程を増やすことなく、容易にゲート電極の表面に凹凸部を形成することができ、保護層のクラック発生を効果的に防止することができる。
【発明の効果】
【００１３】
以上説明したように、本発明の縦型電界効果トランジスタによれば、ゲート電極の表面に凹凸部を形成するようにしたので、ゲート電極上に保護層を形成する際に体積変化が起こっても、応力が一方向に集中することなく凹凸部で緩和される。さらに、ゲート電極と保護層の接着性も向上するので、保護層のクラック発生を効果的に防止することができる。これにより、ゲート電極の損傷や汚染を防止することができ、信頼性の高い縦型電界効果トランジスタを得ることができる。
【００１４】
また、本発明の縦型電界効果トランジスタの製造方法によれば、ソース電極下の層間絶縁膜にソース電極用のコンタクトホールを形成する際に、同時にゲート電極下の層間絶縁膜にコンタクトホールと同一形状の凹凸部を形成する。この後、従来と同様にして層間絶縁膜上にゲート電極を形成するので、新たにフォトリソグラフィ工程（レジスト塗布、マスク合わせ、露光、現像）やエッチング工程を設ける必要がない。これにより、製造コストをアップさせることがなく、容易にゲート電極の表面に凹凸部を形成でき、保護層のクラック発生を効果的に防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好ましい実施の形態を、図面を参照して説明する。図１（ａ）、（ｂ）は、本発明のＰｏＭＯＳＦＥＴ１の平面図及びＸ―Ｘ断面図である。
【００１６】
図１（ａ）に示すように、本発明のＰｏＭＯＳＦＥＴ１は、大電流に対応するために、表面側に多数のＦＥＴセル９が所定の形状とピッチでマトリクス状に形成されている。このＦＥＴセル９はベース領域とソース領域からなり、ゲート電極１０とソース電極１１が接続されている。ゲート電極１０はベース領域のチャンネル部にコンタクトし、ソース電極１１はベース領域とソース領域の双方にコンタクトしている。さらに、ゲート電極１０とソース電極１１の表面を傷や汚染から保護するために保護膜１３で全体が覆われているが、ゲート電極パッド１５とソース電極パッド１６の部分は開口されて、ボンディングワイヤ（図示せず）により外部端子と接続される。
【００１７】
本発明のＰｏＭＯＳＦＥＴ１の特徴は、ゲート電極１０の表面に凹凸部が形成されていることである。
【００１８】
そして、本発明のＰｏＭＯＳＦＥＴ１の断面は、図１（ｂ）に示すように、Ｎ＋型半導体基板２の上にＮ−型エピタキシャル層からなるドレイン領域３が形成され、このドレイン領域３の上部には所定のピッチでＰ型不純物が選択拡散されたベース領域４が形成されている。このベース領域４内には、高濃度のＮ型不純物が選択拡散されたソース領域５が形成され、ベース領域４の基板表面近傍においては、ソース領域５、ドレイン領域３を導通させるチャンネル部６が形成されている。
【００１９】
さらに、上述したように、ベース領域４のチャンネル部６にコンタクトするように、ゲート酸化膜７を介してポリシリコンからなるゲートポリシリ電極８が形成されている。このゲートポリシリ電極８は、ベース領域４とソース領域５からなるＦＥＴセル９間を網目状にはりめぐらされており、それらは全てＡｌからなるゲート電極１０に電気的に接続されている。また、ベース領域４とソース領域５の双方にコンタクトするようにＡｌからなるソース電極１１が形成されている。ゲートポリシリ電極８、ゲート電極１０とソース電極１１は層間絶縁膜１２により絶縁され、ゲート電極１０とソース電極１１の表面は保護膜１３で覆われている。そして、中央部の層間絶縁膜１２、ゲート電極１０、保護膜１３には、いずれも凹凸部が形成されている。また、Ｎ＋型半導体基板２の裏面には、Ｔｉ／Ｎｉ／Ａｇの多層膜を堆積しＮ＋型半導体基板２にオーミック接触するドレイン電極１４が形成されている。
【００２０】
次に、本発明のＰｏＭＯＳＦＥＴ１の製造方法を図面を参照して説明する。図２（ａ）〜図３（ｈ）は、図１（ａ）におけるＸ−Ｘ断面図を示している。
【００２１】
先ず、図２（ａ）に示すように、Ｎ＋型半導体基板２の上にＮ−型エピタキシャル層からなるドレイン領域３を形成する。次に、図２（ｂ）に示すように、ドレイン領域３上に熱酸化によりシリコン酸化膜２１を形成する。そしてシリコン酸化膜２１上に、ＣＶＤ法によりポリシリコン膜２２を形成した後、ポリシリコン膜２２に導電性を持たせるためにリン不純物をドープする。次に、図２（ｃ）に示すように、公知のフォトリソグラフィ技術とエッチング技術により、シリコン酸化膜２１とポリシリコン膜２２を所定のピッチと形状にパターニングして、ゲート酸化膜７とゲートポリシリ電極８を形成する。次に、図２（ｄ）に示すように、ゲートポリシリ電極８をマスクとして、セルフアライメントによりＢ等のＰ型不純物をイオン注入した後、熱拡散によりゲートポリシリ電極８下まで押し広げ、所定のピッチと形状でベース領域４を形成する。次に、公知のフォトリソグラフィ技術により、ベース領域４内部に高濃度のＡｓまたはＰ等のＮ型不純物をイオン注入しフォトレジスト膜除去後に熱拡散してソース領域５を形成する。
【００２２】
次に、図３（ｅ）に示すように、ＢとＰのドープされたＢＰＳＧ膜（Boron Phospho Silicate Glass）２３をＣＶＤ法により全面に形成する。このとき、ゲート電極１０が形成される中央部のＢＰＳＧ膜２３ａをより厚く形成する。
【００２３】
次に、図３（ｆ）に示すように、BＰＳＧ膜２３を公知のフォトリソグラフィ技術とエッチング技術によりパターニングし、ソース電極１１用のコンタクトホール２４が開口された層間絶縁膜１２を形成する。このとき同時に、中央部のＢＰＳＧ膜２３ａを、下地のドレイン領域３が露出しない深さまでエッチングして凹凸部２５を形成する。この凹凸部２５の寸法は、ソース電極１１用のコンタクトホール２４と同じ大きさと深さに設定すれば従来と同一の条件でエッチングできるので、新たに条件出しを行なう必要がなく、安定して形成することができる。また、フォトリソグラフィ工程等の製造工程を新たに増やす必要もなく、製造コスト的に有利である。
【００２４】
次に、図３（ｇ）に示すように、Ａｌ蒸着によりベース領域４及びソース領域５の双方にコンタクトするようにソース電極１１を形成すると同時に、中央部の層間絶縁膜１２上にゲート電極１０を形成する。このとき、中央部の層間絶縁膜１２の凹凸部２５を反映し、ゲート電極１０にも凹凸部２６が形成される。
【００２５】
次に、図３（ｈ）に示すように、ゲート電極１０とソース電極１１の上に、ＣＶＤ法によりＰＳＧ膜を形成し、公知のフォトリソグラフィ技術とエッチング技術により所定部を開口し、保護層１３を形成する。最後に、Ｎ＋型半導体基板２の裏面に、Ｔｉ／Ｎｉ／Ａｇを蒸着してドレイン電極１４を形成し、本発明のＰｏＭＯＳＦＥＴ１を得る。
【００２６】
本発明のＰｏＭＯＳＦＥＴ１では、ゲート電極１０表面に凹凸部２６を有しているため、保護層１３を形成する際の体積変化により応力が発生しても凹凸部２６で緩和され、保護層１３のクラック発生を効果的に防止することができる。また、ゲート電極１０下の層間絶縁膜１２は他の部分よりも厚く形成されているので、凹凸部２６を設けてもドレイン領域３とは確実に絶縁され、電気的特性に何ら影響を与えることもない。
【００２７】
なお、本実施例ではＮチャンネル型ＭＯＳＦＥＴについて説明したが、Ｐチャンネル型であっても同様の効果を得ることができる。
【産業上の利用可能性】
【００２８】
ゲート電極の表面に凹凸部を形成することによって、ゲート電極上に保護層を形成する際に体積変化が起こっても、応力が一方向に集中することなく凹凸部で緩和される。さらに、ゲート電極と保護層の接着性も向上するので、保護層のクラック発生を効果的に防止した信頼性の高い縦型電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明のＰｏＭＯＳＦＥＴの平面図及びＸ−Ｘ断面図
【図２】本発明のＰｏＭＯＳＦＥＴの製造方法を説明する断面図
【図３】本発明のＰｏＭＯＳＦＥＴの製造方法を説明する断面図
【図４】従来のＰｏＭＯＳＦＥＴの平面図及びＹ−Ｙ断面図
【符号の説明】
【００３０】
１  本発明のＰｏＭＯＳＦＥＴ
２  Ｎ+型半導体基板
３  ドレイン領域
４  ベース領域
５  ソース領域
６  チャンネル部
７  ゲート酸化物
８  ゲートポリシリ電極
９  ＦＥＴセル
１０  ゲート電極
１１  ソース電極
１２  層間絶縁膜
１３  保護膜
１４  ドレイン電極
１５  ゲート電極パッド
１６  ソース電極パッド
２１  シリコン酸化膜
２２  ポリシリコン膜
２３  ＢＰＳＧ膜
２３ａ  中央のＢＰＳＧ膜
２４  コンタクトホール
２５  層間絶縁膜の凹凸部
２６  ゲート電極の凹凸部
４１  従来例のＰｏＭＯＳＦＥＴ
４２  Ｎ+型半導体基板
４３  ドレイン領域
４４  ベース領域
４５  ソース領域
４６  チャンネル部
４７  ゲート酸化物
４８  ゲートポリシリ電極
４９  ＦＥＴセル
５０  ゲート電極
５１  ソース電極
５２  層間絶縁膜
５３  保護膜
５３ａ  クラック
５４  ドレイン電極
５５  ゲート電極パッド
５６  ソース電極パッド
【図１】
0004627399.tif 000002
【図２】
0004627399.tif 000003
【図３】
0004627399.tif 000004
【図４】
0004627399.tif 000005