(57)【特許請求の範囲】
【請求項１】
ＩｎＰ基板上に犠牲層を形成したのち、前記犠牲層上にデバイス層を形成する形成工程と、
前記犠牲層を、フッ酸を用いてエッチングすることにより前記ＩｎＰ基板と前記デバイス層とを分離する分離工程と
を含み、
前記犠牲層は、少なくともＩｎ、ＡｌおよびＡｓを含むＩｎＡｌＡｓ層を有し、
前記犠牲層に含まれるＩｎＡｌＡｓ層のＩｎ組成比は、０より大きく０．２以下であり、
前記デバイス層は、複数の半導体層からなり、
前記デバイス層は、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、またはＩｎＧａＡｌＡｓ層を含み、
前記複数の半導体層のうちＩｎを含む層のＩｎ組成比は、０．５０以上０．５６以下である
半導体デバイスの製造方法。
【請求項２】
前記ＩｎＡｌＡｓ層のＩｎ組成比は、前記デバイス層側に向かって連続的または階段状に大きくなっている
請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記ＩｎＡｌＡｓ層の厚さは、３ｎｍより大きく以上５ｎｍ以下である
請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記ＩｎＡｌＡｓ層の厚さは、３ｎｍより大きく４ｎｍ以下である
請求項１に記載の半導体デバイスの製造方法。
【請求項５】
前記犠牲層は、ＡｌＡｓ層および前記ＩｎＡｌＡｓ層を前記ＩｎＰ基板側から順に積層してなる積層構造を有する
請求項１に記載の半導体デバイスの製造方法。
【請求項６】
前記分離工程において、前記犠牲層のエッチングの際に前記デバイス層がエッチングされるのを防ぐ保護膜で前記デバイス層を覆ったのち、前記犠牲層をエッチングすることにより前記ＩｎＰ基板を前記デバイス層から剥離する
請求項１に記載の半導体デバイスの製造方法。
【請求項７】
ＩｎＰとの格子不整合がＧａＡｓとＩｎＰとの格子不整合よりも小さなメタモルフィックバッファ層がＧａＡｓ基板の表面に形成されたメタモルフィック基板の前記メタモルフィックバッファ層上に犠牲層を形成したのち、前記犠牲層上にデバイス層を形成する形成工程と、
前記犠牲層を、フッ酸を用いてエッチングすることにより前記メタモルフィック基板と前記デバイス層とを分離する分離工程と
を含み、
前記犠牲層は、少なくともＩｎ、ＡｌおよびＡｓを含むＩｎＡｌＡｓ層を有し、
前記犠牲層に含まれるＩｎＡｌＡｓ層のＩｎ組成比は、０より大きく０．２以下であり、
前記デバイス層は、複数の半導体層からなり、
前記デバイス層は、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、またはＩｎＧａＡｌＡｓ層を含み、
前記複数の半導体層のうちＩｎを含む層のＩｎ組成比は、０．５０以上０．５６以下である
半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インジウムリン（ＩｎＰ）系のデバイス層を含む半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＩｎＰ基板上に作製した高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor)、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）などの電子デバイスや、発光ダイオード（ＬＥＤ：Light Emitting Diode）、レーザダイオード（ＬＤ：Laser Diode）、フォトダイオード（ＰＤ：Photo Diode）などの受発光デバイスは、次世代の無線・光通信用高性能キーデバイスとして期待されている。
【０００３】
しかし、デバイスを実現する上で大きな課題の一つが、ＩｎＰ基板のコストが高いことである。ＩｎＰ基板は、ガリウムヒ素（ＧａＡｓ）基板に比べて、原料コストがかかり、且つ作製が困難であるため、ＧａＡｓ基板に比べて、３倍〜１０倍と高価である。さらに、現状のところ、ＩｎＰ基板の大口径化の要求が乏しく、直径が１５０ｍｍ（６インチ）サイズの基板の商用化にはいたっていない。従って、１５０ｍｍＧａＡｓ基板上に作製した場合に比べて、チップコストに占める基板価格の割合が大きいことが問題となっていた。
【０００４】
この問題を解決する手段として、安価で且つ大口径のＧａＡｓ基板を用いたメタモルフィック技術が提案されている。この技術では、格子不整合によって発生する欠陥を閉じ込めるメタモルフィックバッファ層をＧａＡｓ基板上に成長する必要がある。
【０００５】
しかし、デバイスの高性能化を目指してより低い欠陥密度を実現しようとする場合には、メタモルフィックバッファ層がより厚くなり、場合によっては数μｍ以上となってしまう。このことは、結晶成長コストの上昇だけでなく、メタモルフィックバッファ層の熱抵抗増大をもたらし、また、電流リークや浮遊容量の原因となる場合もあった。特に、ユニポーラデバイスに比べて欠陥や発熱の影響を受けやすいバイポーラデバイスに対してメタモルフィック技術の適用を試みた場合には、上記課題が実用化の大きな障壁となっていた。よって、ＩｎＰ基板上に、デバイスを安価に実現する技術が必要とされていた。
【０００６】
一方、ＧａＡｓ基板に作製したデバイスの低コスト化を目的として、アルミニウムヒ素（ＡｌＡｓ）層を犠牲層として用いるエピタキシャルリフトオフ（ＥＬＯ）技術が検討されている。このＥＬＯ技術では、基板と、エピタキシャル成長により形成したデバイス層とを分離し、基板を再利用することにより、基板コストを大幅に低減することが可能である。ＩｎＰ基板上のデバイスに対しても、ＡｌＡｓ層を用いた例が報告されている。
【０００７】
しかし、ＩｎＰ基板とＡｌＡｓ層の格子不整合に起因する高密度欠陥の発生が原因で、電気的特性が悪化してしまい、実用的なデバイスを得るには至っていない。
【０００８】
また、ＩｎＰホモ構造太陽電池では、犠牲層としてインジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）、インジウムガリウムアルミニウムヒ素（ＩｎＧａＡｌＡｓ）、インジウムアルミニウムヒ素リン（ＩｎＡｌＡｓＰ）、インジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）のうちの少なくとも１種類を用いることが報告されている（例えば、特許文献１参照。）。
【０００９】
【特許文献１】特開昭６１−１１０４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ヘテロ接合を有するデバイスでは、犠牲層と同じ材料がデバイス内に用いられているので、犠牲層をエッチングする際に、デバイスもエッチングされてしまうという問題が生じていた。
【００１１】
このように、従来の技術では、ＩｎＰ系の半導体デバイスを、デバイス特性を悪化させることなく安価に実現することができないという問題があった。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、デバイス特性を悪化させることなく安価に実現することの可能な半導体デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の半導体デバイスの製造方法は、以下の（Ａ１），（Ａ２）の２つの工程を含むものである。
（Ａ１）ＩｎＰ基板上に犠牲層を形成したのち、犠牲層上にデバイス層を形成する形成工程
（Ａ２）犠牲層を、フッ酸を用いてエッチングすることによりＩｎＰ基板とデバイス層とを分離する分離工程
本発明の第１の半導体デバイスの製造方法において、犠牲層およびデバイス層は、以下の（Ｂ１）〜（Ｂ５）に記載の特徴を備えている。
（Ｂ１）犠牲層は、少なくともＩｎ、ＡｌおよびＡｓを含むＩｎＡｌＡｓ層を有すること
（Ｂ２）犠牲層に含まれるＩｎＡｌＡｓ層のＩｎ組成比は、０より大きく０．２以下であること
（Ｂ３）デバイス層は、複数の半導体層からなること
（Ｂ４）デバイス層は、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＡｌＡｓ層またはＩｎＧａＡｌＡｓ層を含むこと
（Ｂ５）複数の半導体層のうちＩｎを含む層のＩｎ組成比は、０．５０以上０．５６以下であること
【００１４】
ここで、上記した疑似格子整合とは、犠牲層が、犠牲層の積層面内方向の格子定数とＩｎＰの積層面内方向の格子定数とが互いに等しく、かつ、犠牲層の積層方向の格子定数とＩｎＰの積層方向の格子定数とが互いに異なる結晶構造となっていることを指している。ただし、本発明では、この擬似格子整合には、格子欠陥の無い理想的な状態だけでなく、デバイス特性に悪影響を及ぼさない軽微な格子欠陥が存在している状態も含まれている。
【００１５】
本発明の第２の半導体デバイスの製造方法は、以下の（Ｃ１），（Ｃ２）の２つの工程を含むものである。
（Ｃ１）ＩｎＰとの格子不整合がＧａＡｓとＩｎＰとの格子不整合よりも小さなメタモルフィックバッファ層がＧａＡｓ基板の表面に形成されたメタモルフィック基板のメタモルフィックバッファ層上に犠牲層を形成したのち、犠牲層上にデバイス層を形成する形成工程
（Ｃ２）犠牲層を、フッ酸を用いてエッチングすることによりメタモルフィック基板とデバイス層とを分離する分離工程
本発明の第２の半導体デバイスの製造方法において、犠牲層およびデバイス層は、以下の（Ｄ１）〜（Ｄ５）に記載の特徴を備えている。
（Ｄ１）犠牲層は、少なくともＩｎ、ＡｌおよびＡｓを含むＩｎＡｌＡｓ層を有すること
（Ｄ２）犠牲層に含まれるＩｎＡｌＡｓ層のＩｎ組成比は、０より大きく０．２以下であること
（Ｄ３）デバイス層は、複数の半導体層からなること
（Ｄ４）デバイス層は、ＩｎＡｌＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＡｌＡｓ層またはＩｎＧａＡｌＡｓ層を含むこと
（Ｄ５）複数の半導体層のうちＩｎを含む層のＩｎ組成比は、０．５０以上０．５６以下であること
【００１６】
本発明の第１のおよび第２の半導体デバイスの製造方法では、ＩｎＰと疑似格子整合する犠牲層をエッチングすることによりＩｎＰ基板もしくはメタモルフィック基板とＩｎＰ系のデバイス層とが分離される。ここで、犠牲層としてＩｎＰと疑似格子整合する材料が用いられているので、犠牲層としてＡｌＡｓ単層が用いられている場合よりも、デバイス層の欠陥密度を小さくすることができる。また、犠牲層としてＡｌＡｓ単層が用いられている場合よりも、デバイス層の欠陥密度の増加を抑えつつ、犠牲層を厚くすることができるので、所定のエッチャントを用いることにより、犠牲層を実用的なエッチング速度（例えば１０−２ｍｍ／ｈ以上）でエッチングすることができる。また、そのようなエッチャントを用いた場合に、そのようなエッチャントに対する、ＩｎＰ系のデバイス層のエッチング速度を十分に小さくすることができる。つまり、ＩｎＰ系のデバイス層は、そのようなエッチャントに対してエッチング耐性を有している。
【発明の効果】
【００１８】
本発明の第１のおよび第２の半導体デバイスの製造方法によれば、ＩｎＰと疑似格子整合する犠牲層をエッチングすることによりＩｎＰ基板もしくはメタモルフィック基板とＩｎＰ系のデバイス層とを分離するようにしたので、犠牲層としてＡｌＡｓ単層が用いられている場合よりも、デバイス層の欠陥密度を小さくすることができ、犠牲層としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができる。また、犠牲層を剥離する際に、犠牲層としてＡｌＡｓ単層が用いられている場合よりも犠牲層を実用的なエッチング速度でエッチングすることができるだけでなく、デバイス層までもがエッチングされてしまう虞をなくすることができる。これにより、半導体デバイスを、デバイス特性を悪化させることなく安価に実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２０】
図１は本発明の一実施の形態に係る半導体デバイスの製造方法によって形成された半導体デバイス１の断面構成の一例を表したものである。この半導体デバイス１は、パワーアンプ等の大電力デバイスに対して好適に適用可能なＩｎＰ系ダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）であり、例えば、図１に示したように、支持基板１０上にチップ２０が固定されたものである。
【００２１】
支持基板１０は、チップ２０側の表面に複数の電極１１を有しており、各電極１１がチップ２０の取出電極３４（後述）に１つずつ接続されている。支持基板１０は、例えば、半導体基板または絶縁体基板である。半導体基板としては、例えば、安価かつ大口径な基板として手に入りやすいシリコン基板が挙げられる。絶縁体基板としては、例えば、ＡｌＮ基板、サファイア基板、セラミックス基板などが挙げられる。特に、ＡｌＮ基板では、熱膨張係数がＧａＡｓやＩｎＰの熱膨張係数に近いので、貼り合わせによって生じるチップ２０への応力が小さい。さらに、熱伝導率が高く、放熱性が高い。そのため、支持基板１０としてＡｌＮ基板を用いることが好ましい。また、セラミックス基板の中では、低温焼成セラミックス（ＬＴＣＣ）基板を用いることが好ましい。電極１１は、例えば、金属や、導電性の樹脂などにより構成されている。
【００２２】
チップ２０は、サブコレクタ層２２、コレクタ層２３、中間層２４、中間層２５、グレーテッド層２６、ベース層２７、エミッタ層２８およびコンタクト層２９を支持基板１０とは反対側の表面から順に積層してなるデバイス層２１を有している。
【００２３】
このデバイス層２１では、エミッタ層２８およびコンタクト層２９が幅Ｄ１のエミッタメサ３６となっており、ベース層２７のエミッタ層２８側の表面のうちエミッタメサ３６の周辺領域がデバイス層２１の積層構造から露出している。中間層２５、グレーテッド層２６およびベース層２７が幅Ｄ２（＞Ｄ１）のベースメサ３７となっており、中間層２４のベース層２７側の表面のうちベースメサ３７の周辺領域がデバイス層２１の積層構造から露出している。さらに、コレクタ層２３および中間層２４が幅Ｄ３（＞Ｄ２）のコレクタメサ３８となっており、サブコレクタ層２２のコレクタ層２３側の表面のうちコレクタメサ３８の周辺領域がデバイス層２１の積層構造から露出している。このように、デバイス層２１は、サブコレクタ層２２側からコンタクト層２９に向けて断続的に幅の狭くなる階段形状となっており、デバイス層２１のうちサブコレクタ層２２を除く各層は、絶縁膜３５によって覆われている。
【００２４】
さらに、エミッタメサ３６の支持基板１０側の表面にはコンタクト層２９に接するエミッタ電極３３が設けられ、ベースメサ３７の支持基板１０側の表面にはベース層２７に接するベース電極３２が設けられ、コレクタメサ３８の支持基板１０側の表面には中間層２４に接するコレクタ電極３１が設けられている。これらエミッタ電極３３、ベース電極３２およびコレクタ電極３１の支持基板１０側の表面には、チップ２０の支持基板１０側の表面にまで達する柱状の取出電極３４が設けられており、各取出電極３４が支持基板１０の電極１１に１つずつ接合または接着されている。
【００２５】
このデバイス層２１は、コレクタ層２３およびエミッタ層２８のそれぞれのバンドギャップがベース層２７のバンドギャップよりも大きいダブルヘテロ構造を有している。また、このデバイス層２１は、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体により構成されている。ここで、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体とは、ＩｎＰ、またはＩｎＰと完全にもしくはほぼ格子整合するＩＩＩ−Ｖ族化合物半導体を指している。ＩｎＰと完全にもしくはほぼ格子整合するＩＩＩ−Ｖ族化合物半導体としては、例えば、Ｉｎ０．５３Ｇａ０．４７Ａｓ、Ｉｎ０．５２Ｇａ０．４８Ａｓ、Ｉｎ０．５２Ａｌ０．４８Ａｓなどが挙げられる。また、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体には、ＩｎＰと擬似格子整合するＩＩＩ−Ｖ族化合物半導体も含まれる。ここで、擬似格子整合とは、デバイス層２１に含まれる個々の半導体層が、デバイス層２１に含まれる個々の半導体層の積層面内方向の格子定数とＩｎＰの積層面内方向の格子定数とが互いに等しく、かつ、デバイス層２１に含まれる個々の半導体層の積層方向の格子定数とＩｎＰの積層方向の格子定数とが互いに異なる結晶構造となっていることを指している。ただし、本実施の形態において、この擬似格子整合には、格子欠陥の無い理想的な状態だけでなく、デバイス特性に悪影響を及ぼさない軽微な格子欠陥（後述）が存在している状態も含まれている。なお、デバイス層２１において用いられる、ＩｎＰと擬似格子整合するＩＩＩ−Ｖ族化合物半導体としては、例えば、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓＰなどが挙げられる。
【００２６】
サブコレクタ層２２は、例えば、アンドープのＩｎ０．５３Ｇａ０．４７Ａｓからなる。コレクタ層２３は、例えば、ｎ型ＩｎＰからなる。中間層２４は、例えば、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなる。中間層２５、例えば、ｎ型ＩｎＰからなる。ベース層２７は、例えば、ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなる。エミッタ層２８は、例えば、ｎ型ＩｎＰまたはｎ型Ｉｎ０．５３Ａｌ０．４７Ａｓからなる。コンタクト層２９は、例えば、ｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓからなる。
【００２７】
このような構成の半導体デバイス１は、例えば以下のようにして製造することが可能である。なお、以下では、ＩｎＰ基板上に犠牲層を介してＩｎＰ系ＩＩＩ−Ｖ族化合物半導体をエピタキシャル成長させたのちＥＬＯ技術を利用して半導体デバイス１を形成する場合について説明する。
【００２８】
図２（Ａ），（Ｂ）〜図５（Ａ），（Ｂ）は、半導体デバイス１の製造工程の一例を工程順に表したものである。
【００２９】
ＩｎＰ基板上のＩｎＰ系ＩＩＩ−Ｖ族化合物半導体を、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ；有機金属化学気相成長）法やＭＢＥ(Molecular Beam Epitaxy)法などの結晶成長法を用いて形成する。この際、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体の原料としては、例えば、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン (ＡｓＨ３)を用い、フォスフィン（ＰＨ３）、ドナー不純物の原料としては、例えば、Ｈ２Ｓｅを用い、アクセプタ不純物の原料としては、例えば、ジメチルジンク（ＤＭＺ）を用いる。
【００３０】
まず、図２（Ａ）に示したように、ＩｎＰ基板４１の表面に犠牲層（被エッチング層）４２を形成したのち、犠牲層４２の表面に、サブコレクタ層２２、コレクタ層２３、中間層２４、中間層２５、グレーテッド層２６、ベース層２７、エミッタ層２８およびコンタクト層２９を犠牲層４２側から順に積層してなるデバイス層２１を形成する。
【００３１】
犠牲層４２は、ＩｎＰと疑似格子整合するＩｎＡｌＡｓ、例えば、ＩｎａＡｌ１−ａＡｓ（０＜ａ≦０．２、好ましくは０．１≦ａ≦０．２（後述））からなる。ここで、擬似格子整合とは、ＩｎＡｌＡｓが、ＩｎＡｌＡｓの積層面内方向の格子定数とＩｎＰの積層面内方向の格子定数とが互いに等しく、かつ、ＩｎＡｌＡｓの積層方向の格子定数とＩｎＰの積層方向の格子定数とが互いに異なる結晶構造となっていることを指している。なお、この場合においても、この擬似格子整合には、格子欠陥の無い理想的な状態だけでなく、デバイス特性に悪影響を及ぼさない軽微な格子欠陥（後述）が存在している状態も含まれている。なお、犠牲層４２のＩｎ組成比は、デバイス層２１に含まれる個々の半導体層のうちＩｎを含む層のＩｎ組成比よりも低いことが好ましい。
【００３２】
なお、犠牲層１２内の組成比は、層全体に渡って均一となっていてもよいし、ＩｎＰ基板４１側から連続的または階段状に変化していてもよい。例えば、犠牲層４２をＩｎａＡｌ１−ａＡｓで形成する場合には、犠牲層１２のＩｎ組成比をＩｎＰ基板４１側から連続的または階段状に大きくしてもよい。また、犠牲層１２の層全体を、ＩｎＰと擬似格子整合するＩｎＡｌＡｓ単層で構成してもよいし、ＩｎＰと擬似格子整合するＩｎＡｌＡｓ層と、ＡｌＡｓ層との積層構造としてもよい。例えば、犠牲層１２内において、ＩｎＰ基板４１側（デバイス層２１とは反対側）の表層をＡｌＡｓ層で構成し、デバイス層２１側の表層をＩｎＰと擬似格子整合するＩｎＡｌＡｓ層で構成してもよい。
【００３３】
次に、図２（Ｂ）に示したように、デバイス層２１（コンタクト層２９）の表面にエミッタ電極３３を形成したのち、このエミッタ電極３３をマスクとして、エミッタ層２８およびコンタクト層２９を選択的にエッチングすることにより、エミッタメサ３６を形成する。
【００３４】
次に、図３（Ａ）に示したように、エミッタメサ３６の周囲にベース電極３２を形成する。続いて、図３（Ｂ）に示したように、エミッタ電極３３およびベース電極３２を含む所定の領域を保護膜（図示せず）で覆った上で、中間層２５、グレーテッド層２６およびベース層２７を選択的にエッチングしてベースメサ３７を形成したのち、ベースメサ３７の周囲にコレクタ電極３１を形成する。
【００３５】
次に、図４（Ａ）に示したように、エミッタ電極３３、ベース電極３２およびコレクタ電極３１を含む所定の領域を保護膜（図示せず）で覆った上で、コレクタ層２３および中間層２４を選択的にエッチングすることにより、コレクタメサ３８を形成する。
【００３６】
次に、図４（Ｂ）に示したように、表面全体に保護膜３５を形成して、デバイス層２１、エミッタ電極３３、ベース電極３２およびコレクタ電極３１を埋め込むと共に、上面に平坦面３５Ａを形成する。なお、上記保護膜３５は、後に犠牲層４２をエッチングする際にデバイス層２１が犠牲層４２と一緒にエッチングされるのを防ぐためのものである。続いて、保護膜３５のうちエミッタ電極３３、ベース電極３２およびコレクタ電極３１の上部に孔３９を形成したのち、各孔３９に取出電極３４を形成する。
【００３７】
次に、図５（Ａ）に示したように、保護膜３５の平坦面３５Ａに支持基板１０を接合もしくは接着する。このとき、取出電極３４と電極１１とを互いに接合することにより、デバイス層２１を支持基板１０に固定する。次に、図５（Ｂ）に示したように、犠牲層４２を選択的にエッチングすることにより、ＩｎＰ基板４１と、デバイス層２１を含む支持基板１０とを分離する。
【００３８】
ここで、上記犠牲層４２の選択エッチングの際に、例えばウエットエッチングを用いる。ＩｎＰ基板４１およびデバイス層２１（サブコレクタ層２２）に対して犠牲層４２を選択的にエッチング可能なエッチング液として、例えばフッ酸を用いることが可能である。フッ酸はＩｎＰと擬似格子整合するＩｎＡｌＡｓに対して高いエッチングレートを持っており、かつ、ＩｎＰや、ＩｎＰと格子整合するＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓおよびＩｎＧａＡｓＰに対して極めて低いエッチングレートを持っていることから、ＩｎＰと擬似格子整合するＩｎＡｌＡｓはフッ酸をエッチャントとして用いた際にＩｎＰと格子整合するＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓおよびＩｎＧａＡｓＰに対して十分なエッチング選択比を取ることができる。なお、犠牲層４２とデバイス層２１との間でエッチング選択比を高くとることができるエッチャントであれば、フッ酸以外のエッチャントを用いることはもちろん可能である。また、エッチングを行う際には、素子をエッチャントに浸けるだけでなく、素子に対してエッチャントを蒸気として供給してもよい。これによって、ＩｎＰ基板４１およびデバイス層２１（サブコレクタ層２２）に対して犠牲層４２を選択的にエッチングして、ＩｎＰ基板４１と、デバイス層２１を含む支持基板１０とを分離することができる。このようにして、本実施の形態の半導体デバイス１が製造される。
【００３９】
本実施の形態の半導体デバイス１の動作は基本的には通常のバイポーラトランジスタと同様である。エミッタ層２８からコレクタ層２３に向かって流れる電子の量をベース電流(ホール電流)により制御しトランジスタ動作させている。通常のバイポーラトランジスタでは、ホール電流を増やすことによりコレクタ電流が増大し、ホール電流を更に増やすとベース層２３からエミッタ層２８に向かってホールが漏れ出し、トンジスタの電流増幅率が低下しやすくなる。しかし、本実施の形態では、エミッタ層２８にベース層２７よりもバンドギャップの大きな異種半導体材料を用いているので、ベース−エミッタ界面に障壁ができ，ホールのエミッタ層２８への漏れを抑えることができる。これにより、電流増幅率を低下させずに，コレクタ電流を大きくすることができる。また、本実施の形態では、コレクタ層２３にもベース層２７よりもバンドギャップの大きな異種半導体材料を用いているので、コレクタ層２３でのインパクトイオン化による電子正孔対の急激な増加を抑えることができるので、素子の耐圧を高くすることができる。さらに、本実施の形態では、ベース−コレクタ間に、バンドギャップが連続的に変化するグレーテッド層２６を設け、バンド構造にスパイクが生じないようしたので、高速動作、低電圧動作を実現することができる。
【００４０】
ところで、本実施の形態の半導体デバイス１の製造方法では、図５（Ｂ）に示したように、ＩｎＰと疑似格子整合するＩｎＡｌＡｓからなる犠牲層４２を選択的にエッチングすることにより、ＩｎＰ基板４１がＩｎＰ系のデバイス層２１を含む支持基板１０から分離される。これにより、ＩｎＰ基板４１を再利用することができるので、製造コストを低く抑えることができる。ここで、犠牲層４２としてＩｎＰと疑似格子整合するＩｎＡｌＡｓが用いられているので、犠牲層４２としてＡｌＡｓ単層が用いられている場合よりも、犠牲層４２上に形成されるデバイス層２１の欠陥密度を小さくすることができる。これにより、犠牲層４２としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができる。また、犠牲層４２としてＡｌＡｓ単層が用いられている場合よりも、デバイス層２１の欠陥密度の増加を抑えつつ、犠牲層４２を厚くすることができるので、上記したエッチャント（例えばフッ酸）を用いることにより、犠牲層２１を実用的なエッチング速度（例えば１０-2ｍｍ／ｈ以上）でエッチングすることができる。一方で、デバイス層２１（サブコレクタ層２２）は、上記したエッチャント（例えばフッ酸）に対してエッチング耐性を有しているので、上記したエッチャント（例えばフッ酸）を用いた場合に、上記したエッチャント（例えばフッ酸）に対するデバイス層２１（サブコレクタ層２２）のエッチング速度を十分に小さくすることができる。これにより、犠牲層４２を剥離する際に、デバイス層２１までもがエッチングされてしまう虞をなくすることができる。
【００４１】
図６は、上記製造方法を用いて製造した半導体デバイス１のベース−コレクタ間の電圧ＶBCOとベース電流ＩBとの関係を表したものである。なお、図６には、比較例として、ＩｎＰ基板１１の表面に直接デバイス層２１を形成した半導体デバイスのベース−コレクタ間の電圧ＶBCOとベース電流ＩBとの関係も示されている。具体的には、図６には、上記製造方法を用いて製造した半導体デバイス１において、コレクタ層２３上の欠陥密度が７×１０5ｃｍ-2、２×１０6ｃｍ-2、５×１０6ｃｍ-2、２×１０7ｃｍ-2のときの結果と、ＩｎＰ基板１１の表面に直接デバイス層２１を形成した半導体デバイスにおいて、コレクタ層２３上の欠陥密度が１×１０4ｃｍ-2のときの結果とが示されている。図７は、ＩｎＰ基板４１の表面に形成した犠牲層４２（ＩｎＡｌＡｓ）の厚さと、その犠牲層４２中に生じる欠陥密度との関係を表したものである。図８は、犠牲層４２の厚さと、犠牲層４２をフッ酸でエッチングしたときのエッチング速度との関係を表したものである。図７、図８には、犠牲層４２のＩｎ組成比が０．１、０．２の場合の結果が示されている。なお、図７、図８には、比較例として、犠牲層４２のＩｎ組成比が０（つまりＡｌＡｓ）の場合の結果も示されている。
【００４２】
図６から、上記製造方法を用いて製造した半導体デバイス１では、コレクタ層２３上の欠陥密度が５×１０６ｃｍ−２以下となっている場合のデバイス特性は、比較例におけるデバイス特性とほとんど変わらないことがわかる。つまり、コレクタ層２３上に５×１０６ｃｍ−２程度の格子欠陥が生じたとしても、その程度の欠陥密度は、デバイス特性に悪影響を及ぼすことのない軽微なものであると言える。このことから、上記製造工程において、コレクタ層２３上の欠陥密度が５×１０６ｃｍ−２以下となるように、犠牲層４２のＩｎ組成比および厚さを適切に調整することにより、比較例と同等のデバイス特性を得ることができることがわかる。
【００４３】
図７から、犠牲層４２のＩｎ組成比を０．１以上０．２以下とすると共に、犠牲層４２の厚さを０より大きく５ｎｍ以下とすることにより、コレクタ層２３上の欠陥密度を１×１０７ｃｍ−２以下にすることができることがわかる。さらに、犠牲層４２の厚さを０より大きく４ｎｍ以下とすることにより、コレクタ層２３上の欠陥密度を５×１０６ｃｍ−２程度にすることができることがわかる。
【００４４】
図８から、犠牲層４２のＩｎ組成比を０．１以上０．２以下とすると共に、犠牲層４２の厚さを３ｎｍよりも大きくすることにより、犠牲層４２のフッ酸に対するエッチング速度を実用的な大きさ（例えば１０−２ｍｍ／ｈ以上）とすることができることがわかる。
【００４５】
したがって、図６〜図８の結果を総合すると、犠牲層４２のＩｎ組成比を０．１以上０．２以下とすると共に、犠牲層４２の厚さを３ｎｍよりも大きく５ｎｍ以下とすることにより、コレクタ層２３上の欠陥密度を１×１０７ｃｍ−２以下にすることができると共に、犠牲層４２のフッ酸に対するエッチング速度を実用的な大きさ（例えば１０−２ｍｍ／ｈ以上）とすることができることがわかる。さらに、犠牲層４２の厚さを３ｎｍよりも大きく４ｎｍ以下とすることにより、コレクタ層２３上の欠陥密度をおおよそ５×１０６ｃｍ−２程度と、デバイス特性に悪影響を及ぼすことのない軽微なレベルにまで低くすることができることがわかる。
【００４６】
このように、本実施の形態の半導体デバイス１の製造方法では、犠牲層４２を介してＩｎＰ系のデバイス層２１を形成したときに、犠牲層４２としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができ、かつ、犠牲層４２を剥離するＥＬＯ技術を用いた際に、犠牲層４２としてＡｌＡｓ単層が用いられている場合よりも犠牲層４２を実用的なエッチング速度でエッチングすることができるだけでなく、デバイス層２１までもがエッチングされてしまう虞をなくすることができる。
【００４７】
また、本実施の形態では、犠牲層４２を選択的に除去するＥＬＯ技術を用いてＩｎＰ基板４１とデバイス層２１とを互いに分離しているので、ＩｎＰ基板４１上に直接デバイス層２１を形成したのちＩｎＰ基板４１そのものを研磨やウエットエッチング等により除去する場合と比べて、デバイス層２１のうちＩｎＰ基板４１側の部分を容易に加工することが可能となる。これにより、デバイス層２１のうちＩｎＰ基板４１側の部分に、新たなデバイス構造を容易に構築することが可能となるので、簡易なプロセスで、デバイス特性をさらに改善、向上させることができる。
【００４８】
以上のことから、本実施の形態では、半導体デバイス１を、デバイス特性を悪化させることなく安価に実現することができる。
【００４９】
なお、ＩｎＡｌＡｓは、例えば、ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ．ＶＯＬ．１３，ＮＯ．１０．ＯＣＴＯＢＥＲ  １９９２に記載されているように、エッチングストップ層として用いられることが知られている。また、ＩｎＡｌＡｓは、ＩｎＰ系のデバイスにおいて、ごく一般的に用いられる材料であり、ＩｎＰ系のデバイスにおいてＩｎＡｌＡｓを用いる場合には、ＩｎＡｌＡｓのＩｎ組成比は、通常、ＩｎＰと完全にもしくはほぼ格子整合するか、または擬似格子整合する範囲内（典型的には０．５０〜０．５６）の値に設定される。つまり、ＩｎＡｌＡｓの組成比は、通常、上記した範囲（典型的には０．５０〜０．５６）から外れた値には設定されない。そのため、ＩｎＰ系のデバイスの分野では、ＩｎＡｌＡｓは、フッ酸などのエッチャントに対して耐性を有さない材料の一つとして認識されている。一方、本実施の形態において、犠牲層４２に用いられるＩｎＡｌＡｓの組成比は、ＩｎＰと疑似格子整合する範囲内（例えば０より大きく０．２以下の範囲内）の値となっており、ＩｎＰ系のデバイスにおいて通常用いられる範囲から大きく外れた値となっている。このように、ＩｎＡｌＡｓの組成比をＩｎＰ系のデバイスにおいて通常用いられる範囲から大きく外れた値としたのは、ＩｎＡｌＡｓのフッ酸に対するエッチング速度がＩｎＡｌＡｓのＩｎ組成比の大きさに応じて顕著に変化することに着目したからである。つまり、ＩｎＡｌＡｓのＩｎ組成比を適切に設定することにより、ＩｎＡｌＡｓをエッチングストップ層としてではなく、エッチング層として用いることが可能であることを突き止めたからである。従って、このような点に着目することなく、ＩｎＡｌＡｓのＩｎ組成比をＩｎＰ系のデバイスにおいて通常用いられる範囲から外れた値とすることは、本技術分野においては、必然性の無いことと言える。以上のことから、ＩｎＰ系のデバイス層２１の剥離に用いられる犠牲層４２として、ＩｎＰと疑似格子整合するＩｎＡｌＡｓを用いることは、ＩｎＰ系のデバイスの分野においては極めて斬新であるといえる。
【００５０】
[第１の変形例]
上記実施の形態では、本発明の半導体デバイスの製造方法をＤＨＢＴの製造方法に適用した場合について説明したが、他のデバイス、例えば、ＳＨＢＴ、ＨＥＭＴ、ＬＥＤ、ＬＤ、ＰＤなどに適用させることが可能である。
【００５１】
例えば、ＳＨＢＴを製造する際には、まず、犠牲層４２の表面に、例えば、図９に示したように、ＩｎＰからなる保護層５１と、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなるコレクタ層５２と、ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなるベース層５３と、ｎ型ＩｎＰまたはｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓからなるエミッタ層５４と、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなるコンタクト層５５とを犠牲層４２側から順に積層することによりＩｎＰと格子整合するＩｎＰ系のデバイス層５６を形成する。その後、このデバイス層５６にＳＨＢＴを形成し、ＩｎＰと擬似格子整合する犠牲層４２を、フッ酸などを用いて選択的にエッチングすることにより、ＩｎＰ基板４１を、ＳＨＢＴの形成されたデバイス層５６から剥離することができる。このように、本発明の半導体デバイスの製造方法をＳＨＢＴの製造に適用することにより、上記実施の形態の半導体デバイス１と同様の効果を得ることができる。
【００５２】
また、ＨＥＭＴを製造する際には、例えば、犠牲層４２の表面に、例えば、図１０に示したように、ＩｎＰからなるバッファ層６１と、Ｉｎ０．５３Ｇａ０．４７Ａｓからなるチャネル層６２と、ｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓからなる電子供給層６３と、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなるコンタクト層６４とを犠牲層４２側から順に積層することによりＩｎＰと格子整合するＩｎＰ系のデバイス層６５を形成する。その後、このデバイス層６５にＨＥＭＴを形成し、ＩｎＰと擬似格子整合する犠牲層４２を、フッ酸などを用いて選択的にエッチングすることにより、ＩｎＰ基板４１を、ＨＥＭＴの形成されたデバイス層６５から剥離することができる。このように、本発明の半導体デバイスの製造方法をＨＥＭＴの製造に適用することにより、上記実施の形態の半導体デバイス１と同様の効果を得ることができる。
【００５３】
また、ＬＥＤを製造する際には、例えば、犠牲層４２の表面に、例えば、図１１に示したように、ｎ型ＩｎＰからなる第１クラッド層７１と、ＩｎＰと格子整合するアンドープのＩｎＧａＡｓＰからなる活性層７２と、ｐ型ＩｎＰからなる第２クラッド層７３と、ＩｎＰと格子整合するｐ型ＩｎＧａＡｓＰからなるコンタクト層７４とを犠牲層４２側から順に積層することによりＩｎＰと格子整合するＩｎＰ系のデバイス層７５を形成する。その後、このデバイス層７５にＬＥＤを形成し、ＩｎＰと擬似格子整合する犠牲層４２を、フッ酸などを用いて選択的にエッチングすることにより、ＩｎＰ基板４１を、ＬＥＤの形成されたデバイス層７５から剥離することができる。このように、本発明の半導体デバイスの製造方法をＬＥＤの製造に適用することにより、上記実施の形態の半導体デバイス１と同様の効果を得ることができる。
【００５４】
また、ＬＤを製造する際には、例えば、犠牲層４２の表面に、例えば、図１２に示したように、ｎ型ＩｎＰからなる第１クラッド層８１と、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなる第１ガイド層８２と、アンドープのＩｎＧａＡｓ／ＧａＡｓ量子井戸構造の活性層８３と、ＩｎＰと格子整合するｐ型ＩｎＧａＡｌＡｓからなる第２ガイド層８４と、ｐ型ＩｎＰからなる第２クラッド層８５と、ｐ型ＩｎＰからなるコンタクト層８６とを犠牲層４２側から順に積層することによりＩｎＰと格子整合するＩｎＰ系のデバイス層８７を形成する。その後、このデバイス層８７にＬＤを形成し、ＩｎＰと擬似格子整合する犠牲層４２を、フッ酸などを用いて選択的にエッチングすることにより、ＩｎＰ基板４１を、ＬＤの形成されたデバイス層８７から剥離することができる。このように、本発明の半導体デバイスの製造方法をＬＤの製造に適用することにより、上記実施の形態の半導体デバイス１と同様の効果を得ることができる。
【００５５】
また、ＰＤを製造する際には、例えば、犠牲層４２の表面に、例えば、図１３に示したように、ｎ型ＩｎＰからなる第１導電型層９１と、アンドープのＩｎ０．５３Ｇａ０．４７Ａｓからなる光吸収層９２と、ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓからなる第２導電型層９３とを犠牲層４２側から順に積層することによりＩｎＰと格子整合するＩｎＰ系のデバイス層９４を形成する。その後、このデバイス層９４にＰＤを形成し、ＩｎＰと擬似格子整合する犠牲層４２を、フッ酸などを用いて選択的にエッチングすることにより、ＩｎＰ基板４１を、ＰＤの形成されたデバイス層９４から剥離することができる。このように、本発明の半導体デバイスの製造方法をＬＤの製造に適用することにより、上記実施の形態の半導体デバイス１と同様の効果を得ることができる。
【００５６】
また、上記実施の形態および上記変形例では、ＩｎＰ基板４１上に犠牲層４２を介してＩｎＰ系のデバイス層２１，５６，６５，７５，８７，９４をエピタキシャル成長させたのち、犠牲層４２を剥離するＥＬＯ技術を用いて各種半導体デバイスを形成していたが、例えば、図１４（Ａ），（Ｂ）〜図１７（Ａ），（Ｂ）に示したように、ＩｎＰとの格子不整合がＧａＡｓとＩｎＰとの格子不整合よりも小さなメタモルフィックバッファ層４４がＧａＡｓ基板４３の表面に形成されたメタモルフィック基板４５のメタモルフィックバッファ層４４の表面に犠牲層４２を介してＩｎＰ系のデバイス層２１をエピタキシャル成長させたのち、犠牲層４２を剥離するＥＬＯ技術を用いて半導体デバイス１を形成するようにしてもよい。
【００５７】
[第２の変形例]
上記実施の形態では、取出電極３４と電極１１とを互いに接合することにより、デバイス層２１を支持基板１０に固定していたが、例えば、以下のようにして、デバイス層２１を支持基板１０に固定することも可能である。例えば、保護膜３５に、孔３９や、エミッタ電極３３、ベース電極３２、コレクタ電極３１を形成する前に、保護膜３５の平坦面３５Ａと、電極１１の形成されていない平坦な支持基板１０とを互いに貼り合わせることにより、デバイス層２１を支持基板に固定してもよい。このとき、平坦面３５Ａと支持基板１０との間に接着性の樹脂層を設けてもよい。
【００５８】
[適用例]
次に、図１８を参照して、上記実施の形態に係る半導体デバイス１を搭載した電子機器の構成の一例について説明する。図１８は、電子機器のブロック構成を表している。
【００５９】
図１８に示した電子機器は、上記実施の形態に係る半導体デバイス１をパワーアンプ３１４として搭載したものであり、例えば、携帯電話器、情報携帯端末（ＰＤＡ）、無線ＬＡＮ機器などである。この電子機器は、例えば、図１８に示したように、送信系回路３００Ａと、受信系回路３００Ｂと、送受信経路を切り替える送受信切換器３０１と、高周波フィルタ３０２と、送受信用のアンテナ３０３とを備えている。
【００６０】
送信系回路３００Ａは、Ｉチャンネルの送信データおよびＱチャンネルの送信データに対応した２つのデジタル／アナログ変換器（ＤＡＣ；Digital/Analogue Converter）３１１Ｉ，３１１Ｑおよび２つのＢＰＦ（バンドパスフィルタ）３１２Ｉ，３１２Ｑと、変調器３２０および送信用ＰＬＬ（Phase-Locked Loop ）回路３１３と、パワーアンプ３１４とを備えている。この変調器３２０は、上記した２つのＢＰＦ３１２Ｉ，３１２Ｑに対応した２つのバッファアンプ３２１Ｉ，３２１Ｑおよび２つのミキサ３２２Ｉ，３２２Ｑと、移相器３２３と、加算器３２４と、バッファアンプ３２５とを含んで構成されている。
【００６１】
受信系回路３００Ｂは、高周波部３３０、ＢＰＦ３４１およびチャンネル選択用ＰＬＬ回路３４２と、中間周波回路３５０およびＢＰＦ３４３と、復調器３６０および中間周波用ＰＬＬ回路３４４と、Ｉチャンネルの受信データおよびＱチャンネルの受信データに対応した２つのＢＰＦ３４５Ｉ，３４５Ｑおよび２つのアナログ／デジタル変換器（ＡＤＣ；Analogue/Digital Converter）３４６Ｉ，３４６Ｑとを備えている。高周波部３３０は、低ノイズアンプ３３１と、バッファアンプ３３２，３３４と、ミキサ３３３とを含んで構成されており、中間周波回路３５０は、バッファアンプ３５１，３５３と、自動ゲイン調整（ＡＧＣ；Auto Gain Controller）回路３５２とを含んで構成されている。復調器３６０は、バッファアンプ３６１と、上記した２つのＢＰＦ３４５Ｉ，３４５Ｑに対応した２つのミキサ３６２Ｉ，３６２Ｑおよび２つのバッファアンプ３６３Ｉ，３６３Ｑと、移相器３６４とを含んで構成されている。
【００６２】
この電子機器では、送信系回路３００ＡにＩチャンネルの送信データおよびＱチャンネルの送信データが入力されると、それぞれの送信データを以下の手順で処理する。すなわち、まず、ＤＡＣ３１１Ｉ、３１１Ｑにおいてアナログ信号に変換し、引き続きＢＰＦ３１２Ｉ，３１２Ｑにおいて送信信号の帯域以外の信号成分を除去したのち、変調器３２０に供給する。続いて、変調器３２０において、バッファアンプ３２１Ｉ，３２１Ｑを介してミキサ３２２Ｉ，３２２Ｑに供給し、引き続き送信用ＰＬＬ回路３１３から供給される送信周波数に対応した周波数信号を混合して変調したのち、両混合信号を加算器３２４において加算することにより１系統の送信信号とする。この際、ミキサ３２２Ｉに供給する周波数信号に関しては、移相器３２３において信号移相を９０°シフトさせることにより、Ｉチャンネルの信号とＱチャンネルの信号とが互いに直交変調されるようにする。最後に、バッファアンプ３２５を介してパワーアンプ３１４に供給することにより、所定の送信電力となるように増幅する。このパワーアンプ３１４において増幅された信号は、送受信切換器３０１および高周波フィルタ３０２を介してアンテナ３０３に供給されることにより、そのアンテナ３０３を介して無線送信される。この高周波フィルタ３０２は、電子機器において送信または受信する信号のうちの周波数帯域以外の信号成分を除去するバンドパスフィルタとして機能する。
【００６３】
一方、アンテナ３０３から高周波フィルタ３０２および送受信切換器３０１を介して受信系回路３００Ｂに信号が受信されると、その信号を以下の手順で処理する。すなわち、まず、高周波部３３０において、受信信号を低ノイズアンプ３３１で増幅し、引き続きＢＰＦ３４１で受信周波数帯域以外の信号成分を除去したのち、バッファアンプ３３２を介してミキサ３３３に供給する。続いて、チャンネル選択用ＰＰＬ回路３４２から供給される周波数信号を混合し、所定の送信チャンネルの信号を中間周波信号とすることにより、バッファアンプ３３４を介して中間周波回路３５０に供給する。続いて、中間周波回路３５０において、バッファアンプ３５１を介してＢＰＦ３４３に供給することにより中間周波信号の帯域以外の信号成分を除去し、引き続きＡＧＣ回路３５２でほぼ一定のゲイン信号としたのち、バッファアンプ３５３を介して復調器３６０に供給する。続いて、復調器３６０において、バッファアンプ３６１を介してミキサ３６２Ｉ，３６２Ｑに供給したのち、中間周波用ＰＰＬ回路３４４から供給される周波数信号を混合し、Ｉチャンネルの信号成分とＱチャンネルの信号成分とを復調する。この際、ミキサ３６２Ｉに供給する周波数信号に関しては、移相器３６４において信号移相を９０°シフトさせることにより、互いに直交変調されたＩチャンネルの信号成分とＱチャンネルの信号成分とを復調する。最後に、Ｉチャンネルの信号およびＱチャンネルの信号をそれぞれＢＰＦ３４５Ｉ，３４５Ｑに供給することによりＩチャンネルの信号およびＱチャンネルの信号以外の信号成分を除去したのち、ＡＤＣ３４６Ｉ，３４６Ｑに供給してデジタルデータとする。これにより、Ｉチャンネルの受信データおよびＱチャンネルの受信データが得られる。
【００６４】
この電子機器では、上記実施の形態の半導体デバイス１がパワーアンプ３１４として搭載されているので、電流増幅率や耐圧が高いだけでなく、高速動作、低電圧動作を実現することができる。
【００６５】
以上、実施の形態およびその変形例ならびに適用例を挙げて本発明について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明の半導体デバイスの製造方法に関する手順などは、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態に係る半導体デバイスの断面構成図である。
【図２】図１の半導体デバイスの製造方法の一例について説明するための断面構成図である。
【図３】図２に続く工程について説明するための断面構成図である。
【図４】図３に続く工程について説明するための断面構成図である。
【図５】図４に続く工程について説明するための断面構成図である。
【図６】図１の半導体デバイスのベース−コレクタ間の二端子特性を表す特性図である。
【図７】図１の半導体デバイスの犠牲層の厚さと欠陥密度との関係を表す特性図である。
【図８】図１の半導体デバイスの犠牲層の厚さとエッチング速度との関係を表す特性図である。
【図９】他のデバイスの製造方法について説明するための断面構成図である。
【図１０】その他のデバイスの製造方法について説明するための断面構成図である。
【図１１】さらにその他のデバイスの製造方法について説明するための断面構成図である。
【図１２】さらにその他のデバイスの製造方法について説明するための断面構成図である。
【図１３】さらにその他のデバイスの製造方法について説明するための断面構成図である。
【図１４】図１の半導体デバイスの製造方法の他の例について説明するための断面構成図である。
【図１５】図１４に続く工程について説明するための断面構成図である。
【図１６】図１５に続く工程について説明するための断面構成図である。
【図１７】図１６に続く工程について説明するための断面構成図である。
【図１８】一適用例に係る電子機器の概略構成図である。
【符号の説明】
【００６７】
１…半導体デバイス、１０…支持基板、１１…電極、２０…チップ、２１…デバイス層、２２…サブコレクタ層、２３，５２…コレクタ層、２４，２５…中間層、２６…グレーテッド層、２７，５３…ベース層、２８，５４…エミッタ層、２９，５５，６４，７４，８６，…コンタクト層、３１…コレクタ電極、３２…ベース電極、３３…エミッタ電極、３４…取出電極、３５…絶縁膜、３５Ａ…平坦面、３６…エミッタメサ、３７…ベースメサ、３８…コレクタメサ、３９…孔、５１…保護膜、６１…バッファ層、６２…チャネル層、６３…電子供給層、７１，８１…第１クラッド層、７２，８３…活性層、７３，８５…第２クラッド層、８２…第１ガイド層、８４…第２ガイド層、９１…第１導電型層、９２…光検出層、９３…第２導電型層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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