(57)【特許請求の範囲】
【請求項１】
半導体層のアクティブ領域にソース／ドレインとなる第１導電型拡散層およびゲート電極下のチャネル形成領域となる第２導電型領域を形成し、上記第１導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したＭＯＳトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においての当該ゲート電極と上記シリサイド層との間隔を、上記アクティブ領域の中間領域（上記端部領域を除いた領域）においての当該ゲート電極と上記シリサイド層との間隔よりも大きくした
ことを特徴とする保護トランジスタ。
【請求項２】
半導体層のアクティブ領域にソース／ドレインとなる第１導電型拡散層およびゲート電極下のチャネル形成領域となる第２導電型領域を形成し、上記第１導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したＭＯＳトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においてのゲート長を、上記アクティブ領域の中間領域（上記端部領域を除いた領域）においてのゲート長よりも大きくした
ことを特徴とする保護トランジスタ。
【請求項３】
上記第２導電型領域の端部を、上記第１導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させたことを特徴とする請求項２記載の保護トランジスタ。
【請求項４】
前記シリサイド層は、前記アクティブ領域と非アクティブ領域との境界に至るように形成されていることを特徴とする請求項１または２記載の保護トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の静電破壊防止のためのＭＯＳトランジスタによる保護トランジスタに関するものである。
【０００２】
【従来の技術】
半導体の微細加工技術の発展により、ＬＳＩのさらなる高集積化、高速化が実現されているが、近年、高速化、低消費電力化に優れたＳＯＩ（Sillcon On Insulator）デバイスが注目されている。ＳＯＩは、埋め込み酸化膜（ＢＯＸ膜：Buried OXide膜）の上に５００［Å］ほどの薄いシリコン層があり、ＢＯＸ膜とフィールド酸化膜により素子が完全に分離されている。
【０００３】
ＳＯＩデバイスのＭＯＳトランジスタは、上記の完全素子分離により寄生容量が低減され、また薄いシリコン層によりチャネル領域が完全または部分的に空乏化し、急峻なサブスレッショルド特牲が得られることで、高速、低消費電力化を実現している。また、信頼性の面では、寄生バイポーラが形成されないので、ラッチアップを起こさないというメリットがある。しかし、ＳＯＩのＭＯＳトランジスタは、薄いシリコン層、小さい接合面積を持つ構造のため、静電気サージによる熱破壊には非常に弱い。このため、ＳＯＩデバイスでは、デバイスの静電気耐性をいかにして確保するかが重要である。
【０００４】
ＳＯＩデバイスの静電気耐性の確保のために、一般に保護トランジスタによる保護回路が設けられる。保護トランジスタは、ゲートをソース電位に固定した常時ＯＦＦのＭＯＳトランジスタであり、ＳＯＩデバイスの入出力端子に挿入され、入出力端子から静電気サージが侵入したときにブレークダウンし、静電気サージをグランドまたは電源に逃がすことによって、ＳＯＩデバイスを静電気サージから保護し、デバイスの静電気破壊を防止する。
【０００５】
図６はＳＯＩデバイスのＮＭＯＳトランジスタのレイアウト図である。図７において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は（ａ）のＣ−Ｄ間の断面図であり、２００はＮＭＯＳトランジスタが形成されるアクティブ領域、２００Ｅはアクティブ端領域、２０５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域２００において、２０１はＮ型不純物拡散層（ソースおよびドレイン）、２０１ＭはＮ型不純物拡散層２０１に形成されたサリサイド（ＳＡＬＩＣＩＤＥ：Self-Alignd Sllicide）層、２０２はＰ型ボディ領域（チャネルが形成される領域）、２０３はゲート電極、２０４はコンタクトホール、２０６はＢＯＸ膜、２０７はゲート酸化膜、２０８は層間絶縁膜である。
【０００６】
また、図７はＳＯＩデバイスのＮＭＯＳ保護トランジスタのレイアウト図であり、従来の保護トランジスタの一例である。図７において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は（ａ）のＣ−Ｄ間の断面図であり、１００はＮＭＯＳ保護トランジスタが形成されるアクティブ領域、１００Ｅはアクティブ領域１００の端部領域（アクティブ端領域）、１０５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域１００において、１０１はＮ型不純物拡散層（ソースおよびドレイン）、１０１ＭはＮ型不純物拡散層１０１のコンタクトホール配列領域にのみ形成されたシリサイド層、１０２はＰ型ボディ領域（チャネルが形成される領域）、１０３はゲート電極、１０４は上記コンタクトホール配列領域に設けられたコンタクトホール、１０６はＢＯＸ膜、１０７はゲート酸化膜、１０８は層間絶縁膜である。
【０００７】
ＳＯＩのＭＯＳトランジスタでは、ハンプ現象が問題になる。ハンプ現象とは、素子分離工程によってアクティブ端領域２００Ｅ（Ｎ型不純物拡散層２０１およびＰ型ボディ領域２０２の端部領域）のシリコン層が非常に薄くなり、アクティブ端領域２００Ｅにおいての閾値電圧がアクティブ領域２００の中間領域（アクティブ端領域２００Ｅを除いた領域）の閾値電圧よりも低くなることで、サブスレショルド特性が不連続カーブになるとともに、オフリーク電流が増大する現象である。
【０００８】
図８は図６のＮＭＯＳトランジスタにおいてのハンプ現象を説明する図であり、（ａ）はサブスレショルド特性、（ｂ）はアクティブ端領域においての閾値電圧のゲート幅依存特性である。図８（ａ）において、Ｓはハンプ成分がないときのＮＭＯＳトランジスタのサブスレショルド特性、ＳＨはハンプ成分のサブスレショルド特性である。
【０００９】
素子分離工程において、図６（ｂ）のように、非アクティブ領域２０５のフィールド酸化膜がアクティブ領域２００側に食い込み、アクティブ端領域２００Ｅのシリコン層が薄くなり、さらにその上部の酸化膜がＰＡＤ酸化膜のオーバーエッチングで薄くなる。このアクティブ端領域２００Ｅにおいては、ゲートバイアスでＰ型ボディ領域２０２に形成されるチャネルが空乏化しやすく、閾値電圧が低くなる。これにより、図８（ａ）のハンプ成分を含まないＮＭＯＳトランジスタのサブスレショルド特性Ｓが、ハンプ成分のサブスレショルド特性ＳＨ側にシフトし、ＮＭＯＳトランジスタのサブスレッショルド特性は、ハンプ成分を含んだ不連続カーブのサブスレッショルド特性となり、ＮＭＯＳトランジスタのオフリーク電流も増大する。アクティブ端領域においての閾値電圧は、図８（ｂ）のようにゲート幅が狭いほど低くなるため、ゲート幅が狭いＮＭＯＳトランジスタほど、サブスレッショルド特性においてハンプ成分が支配的となる。
【００１０】
上記のハンプ現象を抑制するために、チャネルストップイオン注入によってアクティブ端領域においての閾値電圧を上昇させる技術が一般に採用されている。チャネルストップイオン注入は、アクティブ端領域（不純物拡散層およびボディ領域の端部領域）に、ボディ領域とは同じ導電型であって不純物拡散層（ソースおよびドレイン）とは逆導電型のイオン（ＮＭＯＳトランジスタではボロン、ＰＭＯＳトランジスタではリンが一般的）を注入するものである。このチャネルストップイオン注入によってアクティブ端領域においてのボディ領域の不純物濃度が高くなるので、アクティブ端領域の閾値電圧が高くなり、ハンプ現象を抑制するとができる。
【００１１】
また、一般にＳＯＩのＭＯＳトランジスタでは、不純物拡散層（ソースおよびドレイン）の抵抗を下げるために、不純物拡散層の表層にサリサイド層を形成する技術が採用されている（図６では、Ｎ型不純物拡散層２０１の表層にサリサイド層２０１Ｍを形成している）。サリサイド層は、ゲート電極についての自己整合によって不純物拡散層（ソースおよびドレイン）の表層に形成されるシリサイド層である。不純物拡散層に導電性の高いシリサイド層を自己整合形成することによって、不純物拡散層の抵抗を下げることができる。
【００１２】
図７のＮＭＯＳ保護トランジスタにおいても、図６のＮＭＯＳトランジスタと同じように、アクティブ端領域１００Ｅ（Ｎ型不純物拡散層１０１およびＰ型ボディ領域１０２の端部領域）のシリコン層が薄くなり（図７（ｂ）参照）、チャネルストップイオン注入がなされる。しかし、図７のＮＭＯＳ保護トランジスタでは、図６のＮＭＯＳトランジスタのようにＮ型不純物拡散層にサリサイド層（ゲート電極に自己整合したシリサイド層）を形成するのではなく、Ｎ型不純物拡散層１０１の表層の内、コンタクトホール１０４が配列されるコンタクトホール配列領域にのみシリサイド層１０１Ｍを形成しており、ゲート電極１０３およびその下のＰ型ボディ領域１０２とシリサイド層１０１Ｍの間のＮ型不純物拡散層１０１の領域は、非シリサイド領域になっている。これは、静電気サージが低抵抗なシリコン層の界面を流れて実効接合面積が小さくなることで、保護トランジスタの静電気破壊耐性が低下するのを防止するためである。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の保護トランジスタでは、アクティブ端領域において静電気サージによる熱破壊が起こりやすくなり、保護トランジスタ自体の静電気破壊耐性が低下してしまうという課題があった。上記のチャネルストップイオン注入によって保護トランジスタのボディ領域のアクティブ端領域においての不純物濃度が高くなると、アクティブ端領域のブレークダウン電圧が低下するため、静電気サージが侵入したときにアクティブ端領域が中間領域よりも先にブレークダウンしてしまう、つまり、静電気サージに対するアクティブ端領域の応答性が中間領域よりも早くなってしまう。アクティブ端領域は、シリコン層が薄く、接合面積が小さく、中間領域よりも先にブレークダウンするので、ブレークダウン電流の集中によって熱破壊されやすいのである。
【００１４】
本発明は、上記従来の課題を解決するためになされたものであり、保護トランジスタの静電破壊耐性を向上させること、つまり静電破壊耐性の高い保護トランジスタを提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載の保護トランジスタは、
半導体層のアクティブ領域にソース／ドレインとなる第１導電型拡散層およびゲート電極下のチャネル形成領域となる第２導電型領域を形成し、上記第１導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したＭＯＳトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においての当該ゲート電極と上記シリサイド層との間隔を、上記アクティブ領域の中間領域（上記端部領域を除いた領域）においての当該ゲート電極と上記シリサイド層との間隔よりも大きくした
ことを特徴とする。
【００１６】
請求項２記載の保護トランジスタは、
半導体層のアクティブ領域にソース／ドレインとなる第１導電型拡散層およびゲート電極下のチャネル形成領域となる第２導電型領域を形成し、上記第１導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したＭＯＳトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においてのゲート長を、上記アクティブ領域の中間領域（上記端部領域を除いた領域）においてのゲート長よりも大きくした
ことを特徴とする。
【００１７】
上記請求項２記載の保護トランジスタにおいては、
上記第２導電型領域の端部を、上記第１導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させることもできる。
【００１９】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の保護トランジスタのレイアウト図である。図１において、１０はＭＯＳトランジスタが形成されるアクティブ領域、１０Ｅはアクティブ領域１０の端部領域（ゲート幅側の端部領域、アクティブ端領域）、１５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域１０において、１１は不純物拡散層（第１導電型拡散層、ソースおよびドレイン）、１１Ｍは不純物拡散層１１のコンタクトホール配列領域にのみ形成されたシリサイド層、１２はボディ領域（第２導電型領域、チャネル形成領域）、１３はゲート電極、１４は上記コンタクトホール配列領域に設けられるコンタクトホールである。
【００２０】
上記の第１導電型がＮ型、上記第２導電型がＰ型のときには、図１の実施の形態１の保護トランジスタはＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタであり、不純物拡散層１１はＮ型不純物拡散層、ボディ領域１２はＰ型ボディ領域である。逆に、上記の第１導電型がＰ型、上記第２導電型がＮ型のときには、図１の実施の形態１の保護トランジスタはＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタであり、不純物拡散層１１はＰ型不純物拡散層、ボディ領域１２はＮ型ボディ領域である。
【００２１】
この実施の形態１の保護トランジスタは、不純物拡散層１１のコンタクトホール配列領域にのみ、非アクティブ領域１５との境界に至るようにシリサイド層１１Ｍを形成し、アクティブ端領域１０Ｅにおいてシリサイド層１１Ｍを細らせ（つまり、コンタクトホール配列領域の端部領域においてシリサイド層１１Ｍを細らせ）、アクティブ端領域１０Ｅにおいてのシリサイド層１１Ｍとゲート電極１３の間隔（シリサイド層１１Ｍとボディ領域１２の間の非シリサイド領域の長さ）ＮＬＥを、アクティブ領域１０の中間領域（アクティブ端領域１０Ｅを除いた領域）においてのシリサイド層１１Ｍとゲート電極１３の間隔ＮＬＩよりも大きくしたことを特徴とする。
【００２２】
実施の形態１のＮＭＯＳ保護トランジスタおよびＰＭＯＳ保護トランジスタは、半導体装置の静電破壊防止のための保護回路を構成する。図２は本発明の実施の形態１のＮＭＯＳ保護トランジスタおよびＰＭＯＳ保護トランジスタによって構成した保護回路を説明する図であり、（ａ）は回路図、（ｂ）は断面構造図である。この図２の保護回路は、ＳＯＩ（Silicon On Insulator）デバイスの保護回路である。
【００２３】
図２の保護回路において、ＮＭＯＳ保護トランジスタ１のドレイン１Ｄ（シリサイド層を設けたＮ型不純物拡散層）およびＰＭＯＳ保護トランジスタ２のドレイン２Ｄ（シリサイド層を設けたＰ型不純物拡散層）は、半導体装置の信号入出力端子（入力端子または出力端子）ＶＩＯに接続されている。また、ＮＭＯＳ保護トランジスタ１のソース１Ｓ（シリサイド層を設けたＮ型不純物拡散層）およびゲート電極１Ｇは半導体装置のグランド端子ＶＳＳに接続されており、ＰＭＯＳ保護トランジスタ２のソース２Ｓ（シリサイド層を設けたＰ型不純物拡散層）およびゲート電極２Ｇは半導体装置の電源端子ＶＤＤ（正電位）に接続されている。なお、ゲート電極１Ｇ下のＰ型ボディ領域１Ｐおよびゲート電極２Ｇ下のＮ型ボディ領域２Ｎは、通常フローティングである。
【００２４】
図２において、信号入出力端子ＶＩＯに正電位の静電気サージが侵入したときには、ＮＭＯＳ保護トランジスタ１において、Ｐ型ボディ領域１Ｐとドレイン１ＤのＰＮ接合がブレークダウンし、Ｐ型ボディ領域１Ｐおよびソース１Ｓを介してブレークダウン電流をグランド端子ＶＳＳに流すことによって、静電気サージをグランドに逃がし、半導体装置を静電気サージから保護する。また、信号入出力端子ＶＩＯに負電位の静電気サージが侵入したときには、ＰＭＯＳ保護トランジスタ２において、Ｎ型ボディ領域２Ｎとドレイン２ＤのＰＮ接合がブレークダウンし、Ｎ型ボディ領域２Ｎおよびソース２Ｓを介してブレークダウン電流を信号入出力端子ＶＩＯに流すことによって、静電気サージを電源に逃がし、半導体装置を静電気破壊から保護する。
【００２５】
この実施の形態１では、アクティブ端領域１０Ｅにおいてのシリサイド層１１Ｍとゲート電極１３の間隔（非シリサイド領域の長さ）ＮＬＥを、アクティブ領域１０の中間領域においての間隔ＮＬＩよりも大きくしているので、アクティブ端領域１０Ｅにおいてのドレイン抵抗が、アクティブ領域１０の中間領域においてのドレイン抵抗よりも大きくなっている。このため、アクティブ端領域１０Ｅにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【００２６】
これにより、チャネルストップイオン注入によってボディ領域１２の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域１０Ｅのブレークダウン電圧がアクティブ領域１０の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域１０Ｅに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【００２７】
なお、不純物拡散層１１のコンタクトホール配列領域の端部領域にシリサイド層を設けない構造としても、従来よりも静電気破壊耐性を向上させることができるが、この構造では、実効ゲート幅が従来よりも狭くなる。実施の形態１では、コンタクトホール配列領域の端部領域にもシリサイド層１１Ｍを設けている（細らせせたシリサイド層１１Ｍを非アクティブ領域１５に至るように設けている）ので、端部領域にシリサイド層を設けない構造よりも、実効ゲート幅を大きくすることができる。
【００２８】
以上のように実施の形態１によれば、アクティブ端領域１０Ｅにおいてのゲート電極１３とシリサイド層１１Ｍとの間隔ＮＬＥを、アクティブ領域１０の中間領域（アクティブ端領域１０Ｅを除いた領域）においてのゲート電極１３とシリサイド層１１Ｍとの間隔ＮＬＩよりも大きくしたことにより、ブレークダウンしたときにアクティブ端領域１０Ｅに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。
【００２９】
なお、上記実施の形態１では、シリサイド層１１Ｍをアクティブ端領域１０Ｅにおいて細らせることによって（つまり、シリサイド層１１Ｍをコンタクトホール配列領域の端部領域において細らせることによって）、アクティブ端領域１０Ｅにおいてのシリサイド層１１Ｍとゲート電極１３の間隔ＮＬＥをアクティブ領域内部表面においての間隔ＮＬＩよりも大きくしているが、上記のＮＬＥが上記のＮＬＩよりも大きくなるようにシリサイド層１１Ｍが形成されていれば、静電気破壊耐性を向上させることが可能であり、例えばシリサイド層１１Ｍをアクティブ領域端部１０Ｅにおいてゲート電極１３から遠ざかる側に屈曲させて形成することも可能である。
【００３０】
実施の形態２
図３は本発明の実施の形態２の保護トランジスタのレイアウト図である。図３において、２０はＭＯＳトランジスタが形成されるアクティブ領域、２０Ｅはアクティブ領域２０の端部領域（ゲート幅側の端部領域、アクティブ端領域）、２５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域２０において、２１は不純物拡散層（第１導電型拡散層、ソースおよびドレイン）、２１Ｍは不純物拡散層２１のコンタクトホール配列領域にのみ形成されたシリサイド層、２２はボディ領域（第２導電型領域、チャネル形成領域）、２３はゲート電極、２４は上記コンタクトホール配列領域に設けられるコンタクトホールである。
【００３１】
上記の第１導電型がＮ型、上記第２導電型がＰ型のときには、図３の実施の形態２の保護トランジスタはＮＭＯＳトランジスタであり、不純物拡散層２１はＮ型不純物拡散層、ボディ領域２２はＰ型ボディ領域である。逆に、上記の第１導電型がＰ型、上記第２導電型がＮ型のときには、図３の実施の形態２の保護トランジスタはＰＭＯＳトランジスタであり、不純物拡散層２１はＰ型不純物拡散層、ボディ領域２２はＮ型ボディ領域である。
【００３２】
この実施の形態２の保護トランジスタは、不純物拡散層２１のコンタクトホール配列領域にのみ、非アクティブ領域２５との境界に至るようにシリサイド層２１Ｍを形成し、アクティブ端領域２０Ｅにおいてゲート電極２３およびボディ領域２２を太らせ、アクティブ端領域２０Ｅにおいてのゲート長（ボディ領域２２の長さ）ＧＬＥを、アクティブ領域２０の中間領域（アクティブ端領域２０Ｅを除いた領域）においてのゲート長（ボディ領域２２の長さ）ＧＬＩよりも大きくしたことを特徴とする。
【００３３】
実施の形態２のＮＭＯＳ保護トランジスタおよびＰＭＯＳ保護トランジスタも、上記実施の形態１の図２のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯＳ保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【００３４】
この実施の形態２では、アクティブ端領域２０Ｅにおいてのゲート長（ボディ領域２２の長さ）ＧＬＥを、アクティブ領域２０の中間領域においてのゲート長（ボディ領域２２の長さ）ＧＬＩよりも大きくしているので、ボディ領域２２の端部領域において再結合するキャリアが、ボディ領域２２の中間領域において再結合するキャリアよりも増大し、ボディ領域２２の端部領域に注入されたキャリアがソースの端部領域に到達する確率が、ボディ領域２２の中間領域に注入されたキャリアがソースの中間領域に到達する確率よりも低くなる。このため、アクティブ端領域２０Ｅにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【００３５】
これにより、チャネルストップイオン注入によってボディ領域２２の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域２０Ｅのブレークダウン電圧がアクティブ領域２０の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域２０Ｅに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【００３６】
また、実施の形態２では、ボディ領域２２の端部領域において再結合するキャリアがボディ領域２２の中間領域において再結合するキャリアよりも増大するので、端部領域においてのオフリーク電流を従来よりも低減することができる。
【００３７】
以上のように実施の形態２によれば、アクティブ端領域２０Ｅにおいてのゲート長（ボディ領域２２の長さ）ＧＬＥを、アクティブ領域２０の中間領域（アクティブ端領域２０Ｅを除いた領域）においてのゲート長（ボディ領域２２の長さ）ＧＬＩよりも大きくしたことにより、ブレークダウンしたときにアクティブ端領域２０Ｅに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。また、アクティブ端領域２０Ｅにおいてのキャリアの再結合確率が高くなるので、保護トランジスタのオフリーク電流を従来よりも低減することができる。
【００３８】
なお、上記実施の形態２において、シリサイド層２１Ｍを上記実施の形態１のシリサイド層１１Ｍのように形成すれば、さらに静電気破壊耐性を向上させることができる。
【００３９】
実施の形態３
図４は本発明の実施の形態３の保護トランジスタのレイアウト図である。図４において、３０はＭＯＳトランジスタが形成されるアクティブ領域、３０Ｅはアクティブ領域３０の端部領域（ゲート幅側の端部領域、アクティブ端領域）、３０Ｆはアクティブ領域３０の端部（ゲート幅側の端部、非アクティブ領域との境界、アクティブ端）、３５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域３０において、３１は不純物拡散層（第１導電型拡散層、ソースおよびドレイン）、３１Ｍは不純物拡散層３１のコンタクトホール配列領域にのみ形成されたシリサイド層、３２はボディ領域（第２導電型領域、チャネル形成領域）、３３はゲート電極、３４は上記コンタクトホール配列領域に設けられるコンタクトホールである。また、３０ＦＢはアクティブ端３０Ｆの内のボディ領域３２の端部（ボディ端（チャネル端））、３０ＦＤはアクティブ端３０Ｆの内の不純物拡散層３１のコンタクトホール配列領域の端部である。
【００４０】
上記の第１導電型がＮ型、上記第２導電型がＰ型のときには、図４の実施の形態３の保護トランジスタはＮＭＯＳトランジスタであり、不純物拡散層３１はＮ型不純物拡散層、ボディ領域３２はＰ型ボディ領域である。逆に、上記の第１導電型がＰ型、上記第２導電型がＮ型のときには、図４の実施の形態３の保護トランジスタはＰＭＯＳトランジスタであり、不純物拡散層３１はＰ型不純物拡散層、ボディ領域３２はＮ型ボディ領域である。
【００４１】
この実施の形態３の保護トランジスタは、不純物拡散層３１のコンタクトホール配列領域にのみ、その端部３０ＦＤに至るようにシリサイド層３１Ｍを形成し、ボディ端（チャネル端）３０ＦＢ、およびゲート電極３３近傍の不純物拡散層３１の端部を、不純物拡散層３１のコンタクトホール配列領域の端部３０ＦＤよりも非アクティブ領域３５側に延ばして突出させたことを特徴とする。
【００４２】
実施の形態３のＮＭＯＳ保護トランジスタおよびＰＭＯＳ保護トランジスタも、上記実施の形態１の図２のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯＳ保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【００４３】
この実施の形態３では、ボディ端（チャネル端）３０ＦＢを、不純物拡散層３１のコンタクトホール配列領域の端部３０ＦＤよりも非アクティブ領域３５側に突出させているので、アクティブ端領域３０Ｅにおいてのボディ領域３２の突出領域とシリサイド層３１Ｍの間隔（ボディ領域３２の突出領域およびその上のゲート電極３３とシリサイド層３１Ｍの間の非シリサイド領域の長さ）が、アクティブ領域３０の中間領域（アクティブ端領域３０Ｅを除いた領域）においてのボディ領域３２とシリサイド層３１Ｍの間隔（ボディ領域３２およびゲート電極３３とシリサイド層３１Ｍの間の非シリサイド領域の長さ）よりも大きくなっており、アクティブ端領域３０Ｅにおいてのドレイン抵抗が、アクティブ領域３０の中間領域においてのドレイン抵抗よりも大きくなっている。このため、アクティブ端領域３０Ｅにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【００４４】
これにより、チャネルストップイオン注入によってボディ領域３２の端部領域（突出領域）においてのキャリア濃度が高くなっても、アクティブ端領域３０Ｅのブレークダウン電圧がアクティブ領域３０の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域３０Ｅに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【００４５】
また、実施の形態３では、ボディ端３０ＦＢおよびゲート電極３３近傍の不純物拡散層３１の端部を、不純物拡散層３１のコンタクトホール配列領域の端部３０ＦＤよりも非アクティブ領域３５側に突出させているので、従来よりも実効ゲート幅を大きくすることができる。
【００４６】
以上のように実施の形態３によれば、ボディ端３０ＦＢを、不純物拡散層３１のコンタクトホール配列領域の端部３０ＦＤよりも非アクティブ領域３５側に突出させたことにより、ブレークダウンしたときにアクティブ端領域３０Ｅに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。また、ボディ端３０ＦＢおよびゲート電極３３近傍の不純物拡散層３１の端部を、非アクティブ領域３５側に突出させたことにより、従来よりも実効ゲート幅を大きくすることができる。
【００４７】
なお、上記実施の形態３において、ボディ端３０ＦＢのみを非アクティブ領域３５側に突出させた構造とすることも可能である。
【００４８】
実施の形態４
図５は本発明の実施の形態４の保護トランジスタのレイアウト図である。図５において、４０はＭＯＳトランジスタが形成されるアクティブ領域、４０Ｅはアクティブ領域４０の端部領域（ゲート幅側の端部領域、アクティブ端領域）、４０Ｆはアクティブ領域４０の端部（ゲート幅側の端部、非アクティブ領域との境界、アクティブ端）、４５はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域４０において、４１は不純物拡散層（第１導電型拡散層、ソースおよびドレイン）、４１Ｍは不純物拡散層４１のコンタクトホール配列領域にのみ形成されたシリサイド層、４２はボディ領域（第２導電型領域、チャネル形成領域）、４３はゲート電極、４４は上記コンタクトホール配列領域に設けられるコンタクトホールである。また、４０ＦＢはアクティブ端４０Ｆの内のボディ領域４２の端部（ボディ端（チャネル端））、４０ＦＤはアクティブ端４０Ｆの内の不純物拡散層４１のコンタクトホール配列領域の端部である。
【００４９】
この実施の形態４の保護トランジスタは、上記実施の形態２の保護トランジスタの特徴と上記実施の形態３の保護トランジスタの特徴とを兼ね備えたものであり、不純物拡散層４１のコンタクトホール配列領域にのみ、その端部４０ＦＤに至るようにシリサイド層４１Ｍを形成し、アクティブ端領域４０Ｅにおいてゲート電極４３およびボディ領域４２を太らせ、アクティブ端領域４０Ｅにおいてのゲート長（ボディ領域４２の長さ）ＧＬＥを、アクティブ領域４０の中間領域（アクティブ端領域４０Ｅを除いた領域）においてのゲート長（ボディ領域４２の長さ）ＧＬＩよりも大きくするとともに、ボディ端（チャネル端）４０ＦＢ、およびゲート電極４３近傍の不純物拡散層３１の端部を、不純物拡散層４１のコンタクトホール配列領域の端部４０ＦＤよりも非アクティブ領域４５側に延ばして突出させたことを特徴とする。
【００５０】
実施の形態４のＮＭＯＳ保護トランジスタおよびＰＭＯＳ保護トランジスタも、上記実施の形態１の図２のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯＳ保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【００５１】
この実施の形態４では、アクティブ端領域４０Ｅにおいてのゲート長（ボディ領域４２の長さ）ＧＬＥを、アクティブ領域４０の中間領域においてのゲート長（ボディ領域４２の長さ）ＧＬＩよりも大きくしているので、ボディ領域４２の端部領域において再結合するキャリアが、ボディ領域４２の中間領域において再結合するキャリアよりも増大し、ボディ領域４２の端部領域に注入されたキャリアがソースの端部領域に到達する確率が、ボディ領域４２の中間領域に注入されたキャリアがソースの中間領域に到達する確率よりも低くなる。
【００５２】
また、実施の形態４では、ボディ端（チャネル端）４０ＦＢを、不純物拡散層４１のコンタクトホール配列領域の端部４０ＦＤよりも非アクティブ領域４５側に突出させているので、アクティブ端領域４０Ｅにおいてのボディ領域４２の突出領域とシリサイド層４１Ｍの間隔（ボディ領域４２の突出領域およびその上のゲート電極４３とシリサイド層４１Ｍの間の非シリサイド領域の長さ）が、アクティブ領域４０の中間領域においてのボディ領域３２とシリサイド層３１Ｍの間隔（ボディ領域３２およびゲート電極３３とシリサイド層３１Ｍの間の非シリサイド領域の長さ）よりも大きくなっており、アクティブ端領域４０Ｅにおいてのドレイン抵抗が、アクティブ領域４０の中間領域においてのドレイン抵抗よりも大きくなっている。
【００５３】
このように実施の形態４では、アクティブ端領域４０Ｅにおいてボディ領域４２に注入されたキャリアがソースに到達する確率が、アクティブ領域４０の中間領域においてボディ領域４２に注入されたキャリアがソースに到達する確率よりも低くなるとともに、アクティブ端領域４０Ｅにおいてのドレイン抵抗が、アクティブ領域４０の中間領域においてのドレイン抵抗よりも大きくなっているため、アクティブ端領域４０Ｅにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【００５４】
これにより、チャネルストップイオン注入によってボディ領域４２の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域４０Ｅのブレークダウン電圧がアクティブ領域４０の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域４０Ｅに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【００５５】
また、実施の形態４では、ボディ領域２２の端部領域において再結合するキャリアがボディ領域２２の中間領域において再結合するキャリアよりも増大するので、端部領域においてのオフリーク電流を従来よりも低減することができる。また、実施の形態４では、ボディ端４０ＦＢおよびゲート電極４３近傍の不純物拡散層４１の端部を、不純物拡散層４１のコンタクトホール配列領域の端部４０ＦＤよりも非アクティブ領域４５側に突出させているので、従来よりも実効ゲート幅を大きくすることができる。
【００５６】
以上のように実施の形態４によれば、アクティブ端領域４０Ｅにおいてのゲート長（ボディ領域２２の長さ）ＧＬＥを、アクティブ領域４０の中間領域（アクティブ端領域４０Ｅを除いた領域）においてのゲート長（ボディ領域２２の長さ）ＧＬＩよりも大きくするとともに、ボディ端４０ＦＢを、不純物拡散層４１のコンタクトホール配列領域の端部４０ＦＤよりも非アクティブ領域４５側に突出させたことにより、ブレークダウンしたときにアクティブ端領域４０Ｅに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。
【００５７】
なお、上記実施の形態４において、シリサイド層４１Ｍを上記実施の形態１のシリサイド層１１Ｍのように形成すれば、さらに静電気破壊耐性を向上させることができる。
【００５８】
また、上記いずれの実施の形態も、ＳＯＩプロセスで製造される半導体装置のみならず、バルクプロセスで製造される半導体装置にも適用可能である。また、上記いずれの実施の形態においても、ゲート電極の素材として、ポリシリコン、ポリサイドなどを適用可能である。
【００５９】
【発明の効果】
以上説明したように本発明の請求項１記載の保護トランジスタによれば、アクティブ領域の端部領域においてのゲート電極とシリサイド層との間隔を、アクティブ領域の中間領域においての上記間隔よりも大きくしたことにより、ブレークダウンしたときに上記端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【００６０】
請求項２記載の保護トランジスタによれば、アクティブ領域の端部領域においてのゲート長を、アクティブ領域の中間領域においてのゲート長よりも大きくしたことにより、ブレークダウンしたときに上記端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【００６２】
請求項３記載の保護トランジスタによれば、第２導電型領域の端部を、第１導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させるとともに、アクティブ領域の端部領域においてのゲート長を、アクティブ領域の中間領域においてのゲート長よりも大きくしたことにより、ブレークダウンしたときにアクティブ領域の端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の保護トランジスタのレイアウト図である。
【図２】図１の保護トランジスタよる保護回路の断面図である。
【図３】本発明の実施の形態２の保護トランジスタのレイアウト図である。
【図４】本発明の実施の形態３の保護トランジスタのレイアウト図である。
【図５】本発明の実施の形態４の保護トランジスタのレイアウト図である。
【図６】ＳＯＩデバイスのＮＭＯＳトランジスタのレイアウト図である。
【図７】従来の保護トランジスタ（ＳＯＩデバイスの従来のＮＭＯＳ保護トランジスタ）のレイアウト図である。
【図８】図６のＮＭＯＳトランジスタにおいてのハンプ現象を説明する図である。
【符号の説明】
１０，２０，３０，４０  アクティブ領域、  １０Ｅ，２０Ｅ，３０Ｅ，４０Ｅ  アクティブ領域の端部領域（アクティブ端領域）、  １１，２１，３１，４１  不純物拡散層（第１導電型拡散層、ソースおよびドレイン）、  １１Ｍ，２１Ｍ，３１Ｍ，４１Ｍ  シリサイド層、  １２，２２，３２，４２  ボディ領域（第２導電型領域、チャネル形成領域）、  １３，２３，３３，４３  ゲート電極、  １４，２４，３４，４４  コンタクトホール、  １５，２５，３５，４５非アクティブ領域（フィールド酸化膜）、  ３０Ｆ，４０Ｆ  アクティブ領域の端部（アクティブ端）、  ３０ＦＢ，４０ＦＢ  ボディ領域の端部（ボディ端）、  ３０ＦＤ，４０ＦＤ  不純物拡散層のコンタクトホール配列領域の端部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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