(57)【特許請求の範囲】
【請求項１】
信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配された画素回路であって、
第１スイッチングトランジスタ、第２スイッチングトランジスタ、第３スイッチングトランジスタ、第４スイッチングトランジスタ、第５スイッチングトランジスタ、駆動トランジスタ、第１画素容量、第２画素容量、及び、発光素子から成り、
駆動トランジスタのソースは、電源に接続されており、
駆動トランジスタのドレインは、第５スイッチングトランジスタの一方のソース／ドレイン、及び、第４スイッチングトランジスタの一方のソース／ドレインに接続されており、
駆動トランジスタのゲートは、第２画素容量の一端、第２スイッチングトランジスタの一方のソース／ドレイン、第１スイッチングトランジスタの他方のソース／ドレイン、及び、第４スイッチングトランジスタの他方のソース／ドレインに接続されており、
第１スイッチングトランジスタの一方のソース／ドレインは、信号線に接続されており、
第１スイッチングトランジスタのゲートは、走査線の内の第１走査線に接続されており、
第１画素容量の一端は、第２スイッチングトランジスタの他方のソース／ドレイン、及び、第３スイッチングトランジスタの他方のソース／ドレインに接続されており、
第１画素容量の他端は、電源に接続されており、
第２スイッチングトランジスタのゲートは、走査線の内の第２走査線に接続されており、
第３スイッチングトランジスタの一方のソース／ドレインは、第２画素容量の他端に接続されており、
第３スイッチングトランジスタのゲートは、走査線の内の第３走査線に接続されており、
第４スイッチングトランジスタのゲートは、走査線の内の第４走査線に接続されており、
第５スイッチングトランジスタの他方のソース／ドレインは、発光素子の一端に接続されており、
第５スイッチングトランジスタのゲートは、走査線の内の第５走査線に接続されており、
第３スイッチングトランジスタ及び第４スイッチングトランジスタがオン状態、第５スイッチングトランジスタがオフ状態とされ、信号線に基準電流が流れている状態で、第１スイッチングトランジスタ及び第２スイッチングトランジスタがオン状態とされることで、基準電流が第１画素容量にサンプリングされた後、
第２スイッチングトランジスタがオフ状態とされ、信号線に流れる信号電流が第１画素容量及び第２画素容量にサンプリングされることで、サンプリングされた信号電流の平方根と基準電流の平方根との差分に応じた制御電圧が第２画素容量に保持された後、
第１スイッチングトランジスタ及び第３スイッチングトランジスタがオフ状態とされ、第２スイッチングトランジスタがオン状態とされることで、駆動トランジスタの閾電圧が検出され、駆動トランジスタの閾電圧の影響を駆動電流からキャンセルするための閾電圧が第１画素容量に保持された後、
第２スイッチングトランジスタ及び第４スイッチングトランジスタがオフ状態とされ、第３スイッチングトランジスタ及び第５スイッチングトランジスタがオン状態とされることで、駆動トランジスタのゲート・ソース間に前記閾電圧と前記制御電圧との和が印加され、駆動トランジスタは駆動電流を発光素子に供給して発光を行わせる画素回路。
【請求項２】
第１画素容量及び第２画素容量は同一の容量値を有する請求項１に記載の画素回路。
【請求項３】
信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配されており、
第１スイッチングトランジスタ、第２スイッチングトランジスタ、第３スイッチングトランジスタ、第４スイッチングトランジスタ、第５スイッチングトランジスタ、駆動トランジスタ、第１画素容量、第２画素容量、及び、発光素子から成り、
駆動トランジスタのソースは、電源に接続されており、
駆動トランジスタのドレインは、第５スイッチングトランジスタの一方のソース／ドレイン、及び、第４スイッチングトランジスタの一方のソース／ドレインに接続されており、
駆動トランジスタのゲートは、第２画素容量の一端、第２スイッチングトランジスタの一方のソース／ドレイン、第１スイッチングトランジスタの他方のソース／ドレイン、及び、第４スイッチングトランジスタの他方のソース／ドレインに接続されており、
第１スイッチングトランジスタの一方のソース／ドレインは、信号線に接続されており、
第１スイッチングトランジスタのゲートは、走査線の内の第１走査線に接続されており、
第１画素容量の一端は、第２スイッチングトランジスタの他方のソース／ドレイン、及び、第３スイッチングトランジスタの他方のソース／ドレインに接続されており、
第１画素容量の他端は、電源に接続されており、
第２スイッチングトランジスタのゲートは、走査線の内の第２走査線に接続されており、
第３スイッチングトランジスタの一方のソース／ドレインは、第２画素容量の他端に接続されており、
第３スイッチングトランジスタのゲートは、走査線の内の第３走査線に接続されており、
第４スイッチングトランジスタのゲートは、走査線の内の第４走査線に接続されており、
第５スイッチングトランジスタの他方のソース／ドレインは、発光素子の一端に接続されており、
第５スイッチングトランジスタのゲートは、走査線の内の第５走査線に接続されている画素回路の駆動方法であって、
第３スイッチングトランジスタ及び第４スイッチングトランジスタをオン状態、第５スイッチングトランジスタをオフ状態とし、信号線に基準電流を流した状態で、第１スイッチングトランジスタ及び第２スイッチングトランジスタをオン状態とすることで、基準電流を第１画素容量にサンプリングした後、
第２スイッチングトランジスタをオフ状態とし、信号線に流れる信号電流を第１画素容量及び第２画素容量にサンプリングすることで、サンプリングされた信号電流の平方根と基準電流の平方根との差分に応じた制御電圧を第２画素容量に保持した後、
第１スイッチングトランジスタ及び第３スイッチングトランジスタをオフ状態とし、第２スイッチングトランジスタをオン状態とすることで、駆動トランジスタの閾電圧を検出し、駆動トランジスタの閾電圧の影響を駆動電流からキャンセルするための閾電圧を第１画素容量に保持した後、
第２スイッチングトランジスタ及び第４スイッチングトランジスタをオフ状態とし、第３スイッチングトランジスタ及び第５スイッチングトランジスタをオン状態とすることで、駆動トランジスタのゲート・ソース間に前記閾電圧と前記制御電圧との和を印加し、駆動トランジスタによって駆動電流を発光素子に供給して発光させる画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路及びその駆動方法に関する。また、この画素回路をマトリクス状（行列状）に配列した表示装置であって、特に、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度または反射強度を制御する事によって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり、有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは、液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。また、各発光素子の輝度レベル（階調）は、それに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として、単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型、且つ、高精細のディスプレイの実現が難しいなどの問題がある為、現在は、アクティブマトリクス方式の開発が盛んに行われている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【０００４】
【特許文献１】特開２００３−２５５８５６公報
【特許文献２】特開２００３−２７１０９５公報
【特許文献３】特開２００４−１３３２４０公報
【特許文献４】特開２００４−０２９７９１公報
【特許文献５】特開２００４−０９３６８２公報
【０００５】
図２２は、従来のアクティブマトリクス方式の有機ＥＬディスプレイを示す模式的なブロック図である。図示するように、この表示装置は、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は、電流ドライバー３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は、行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、これに代えて、白黒表示の単色画素を用いる事もある。各画素Ｒ，Ｇ，Ｂは、それぞれ、画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動され、信号電流が流れるようになっている。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に、別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は、各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７は、全体としてスキャナ部を構成しており、１水平期間毎に画素の行を順次走査する。
【０００６】
図２３は、図２２に示した画素回路の構成例を示す回路図である。図示するように、画素回路２は、４個のトランジスタＴｒ１，Ｔｒ４，Ｔｒ５，Ｔｒｄと、１個の画素容量Ｃｓと、１個の発光素子ＥＬとで構成されている。４個のトランジスタは、いずれも薄膜トランジスタである。この内、トランジスタＴｒ１，Ｔｒ４及びＴｒ５は制御用のスイッチングトランジスタであり、いずれも、Ｎチャネル型を用いている。これに対し、トランジスタＴｒｄは、発光素子ＥＬを駆動する為の駆動トランジスタであり、Ｐチャネル型を用いている。また、発光素子ＥＬは、アノード及びカソードを備えた二端子型の自発光素子であり、例えば、有機ＥＬ素子を用いる事ができる。
【０００７】
駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続されている。ドレインＤは発光素子ＥＬのアノード側に位置する。発光素子ＥＬのカソード側は接地されている。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓの一端に接続されている。画素容量Ｃｓの他端は電源Ｖｃｃに接続されている。
【０００８】
スイッチングトランジスタＴｒ１のソース／ドレインは、信号線ＳＬと駆動トランジスタＴｒｄのゲートＧとの間に接続されている。スイッチングトランジスタＴｒ１のゲートは走査線ＷＳに接続されている。スイッチングトランジスタＴｒ４のソース／ドレインは、駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ４のゲートは走査線ＡＺに接続されている。スイッチングトランジスタＴｒ５のソース／ドレインは、駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続されている。このトランジスタＴｒ５のゲートは走査線ＤＳに接続されている。
【０００９】
駆動トランジスタＴｒｄは飽和領域で動作し、その特性は以下の式（１）で表される。
【００１０】
式（１）
0004747565.tif 000002
【００１１】
式（１）において、Ｖgsはゲート電圧であり、駆動トランジスタＴｒｄのソースＳとゲートＧとの間の電圧を表している。Ｉdsはドレイン電流であり、駆動トランジスタＴｒｄのソースＳとドレインＤとの間を流れて発光素子ＥＬに供給される。Ｖthは駆動トランジスタＴｒｄの閾電圧を表している。μは、駆動トランジスタＴｒｄのキャリア移動度を表している。また、ｋは定数であり、（Ｃox・Ｗ／Ｌ）で与えられる。ここで、Ｃoxは駆動トランジスタＴｒｄのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。定数ｋは、サイズファクタと呼ばれる場合がある。駆動トランジスタＴｒｄが飽和領域で動作する時、式（１）から明らかなように、ゲート電圧Ｖgsが閾電圧Ｖthを越えた時点からドレイン電流Ｉdsが流れ始める。ドレイン電流Ｉdsの大きさはゲート電圧Ｖgsの２乗に比例して増大する。なお、本明細書では、駆動トランジスタの閾電圧Ｖthは、駆動トランジスタの閾電圧の絶対値をとったものとする。ちなみに、Ｐチャネル型のトランジスタでは閾電圧は負の値を持つので、その値をそのまま式（１）に入れてしまうと正しくないことになる。その為、本明細書では絶対値をとり、閾電圧Ｖthは正の値にて取り扱うことにする。
【００１２】
駆動トランジスタＴｒｄは、例えば、多結晶シリコン薄膜を活性層とするＴＦＴである。多結晶シリコン薄膜としては、レーザーアニールで結晶化された低温ポリシリコンが多用されている。一般に、低温ポリシリコンＴＦＴは、デバイス毎に閾電圧Ｖthやキャリア移動度μがばらつく傾向にある。換言すると、個々の画素回路２毎に駆動トランジスタＴｒｄの閾電圧Ｖthやキャリア移動度μが異なっている。
【００１３】
画素回路２は、大別して、サンプリング動作と発光動作を行う。始めのサンプリング動作では、トランジスタＴｒ５をオフする一方、トランジスタＴｒ１及びＴｒ４をオンする。この状態で信号線ＳＬを電流ドライバー３で駆動すると、信号電流Ｉsigが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ４，Ｔｒ１を通って信号線ＳＬに流れる。この時の駆動トランジスタＴｒｄの動作特性は、以下の式（２）で表される。
【００１４】
式（２）
0004747565.tif 000003
【００１５】
式（２）は、式（１）のドレイン電流Ｉdsを信号電流Ｉsigで置き換えたものとなっている。
【００１６】
信号電流Ｉsigが流れたとき駆動トランジスタＴｒｄのゲートＧとソースＳとの間に現れるゲート電圧Ｖgsは、式（２）をＶgsで解くことによって、以下の式（３）の様に表される。
【００１７】
式（３）
0004747565.tif 000004
【００１８】
式（３）で表されるゲート電圧Ｖgsは画素容量Ｃｓに保持される。この様にして、サンプリング動作では、電流ドライバー３によって供給される信号電流Ｉsigのレベルに応じたゲート電圧Ｖgsが、画素容量Ｃｓに書き込まれる。簡略的に言うと、信号電流Ｉsigが駆動トランジスタＴｒｄのゲートに書き込まれた事になる。
【００１９】
続いて発光動作では、トランジスタＴｒ１及びＴｒ４がオフする一方、Ｔｒ５がオンになる。これにより、駆動トランジスタＴｒｄから駆動電流Ｉdsが発光素子ＥＬに流れ、所定の輝度で発光する事になる。このとき駆動トランジスタＴｒｄに流れる駆動電流Ｉdsは以下の式（４）で表される。
【００２０】
式（４）
0004747565.tif 000005
【００２１】
式（３）で求めたＶgsを式（４）のＶgsに代入して整理すると、結局、移動度μ及び閾電圧Ｖthの項がキャンセルされ、Ｉds＝Ｉsigとなる。したがって、駆動トランジスタＴｒｄの移動度μや閾電圧Ｖthが画素毎にばらついていても、上述の信号電流書き込み動作を行うことで全てキャンセルされ、画面のユニフォーミティを維持する事ができる。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図２３に示した従来の画素回路は、駆動トランジスタの移動度μや閾電圧Ｖthのばらつきに拘わらず、信号電流Ｉsigと同じ駆動電流Ｉdsを発光素子ＥＬに供給する事ができるという利点がある。電流ドライバー３は、信号電流Ｉsigのレベルを階調制御する事で、発光素子ＥＬの輝度を黒レベルから中間のグレーレベルを通って白レベルまで変化させる事ができる。黒レベルのとき、信号電流Ｉsigは微弱となって０に近づく一方、白レベルでは大きな電流値となる。しかしながら、信号線ＳＬの寄生容量は数十ｐＦと比較的大きく、図２３に示した従来の構成では、電流値の微弱な黒レベルの信号電流Ｉsigを、サンプリング動作に割り当てられた１水平映像期間（１Ｈ）内で、充分に書き込む事ができないという課題があった。
【００２３】
図２４は、この問題を模式的に表したものである。画素アレイ１は画面を構成しており、黒の背景に白のウインドウを表示させた場合である。白いウインドウの下方にグレーの部分が現れている。本来、このグレーの部分は背景に属し、黒色でなければならない。しかしながら、図２３に示した従来の画素回路構成では、白いウインドウの下方に位置する画素に黒レベルの信号電流を書き込むことができず、図示のような黒浮きや縦クロストークなどが発生する為、解決すべき課題となっている。
【課題を解決するための手段】
【００２４】
上述した従来の技術の課題に鑑み、本発明は黒レベルの信号電流も充分書き込み可能な画素回路及び表示装置とこれらの駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち、本発明は、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路であって、前記制御部は該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。
【００２５】
具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。好ましくは、前記制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。一態様では、前記第１サンプリング手段は該信号電流を該駆動トランジスタに流してその時ゲートに発生する信号電圧をサンプリングし、前記第２サンプリング手段は該駆動トランジスタに該基準電流を流してその時ゲートに発生する基準電圧をサンプリングし、前記差分手段は容量を介して該信号電圧と該基準電圧をカップリングさせ両者の差分を求めて該制御電圧を生成する。この場合、前記第１サンプリング手段はサンプリングした信号電圧を保持する第１の容量を有し、前記第２サンプリング手段はサンプリングした基準電圧を保持し且つ該信号電圧にカップリングする為の第２の容量を有し、前記第１及び第２の容量は同一の容量値を有する。
【００２６】
本発明は又、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は、各信号線に信号電流を流し、前記スキャナ部は、各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、前記画素内制御部は、該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。
【００２７】
具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。このＭ市区は、好ましくは、前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。
【００２８】
本発明は更に、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路の駆動方法であって、該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。
【００２９】
加えて本発明は、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は各信号線に信号電流を流し、前記スキャナ部は各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置の駆動方法であって、該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。
【発明の効果】
【００３０】
本発明にかかる表示装置は、電流ドライバー側から信号電流ばかりでなく、基準電流も供給している。画素回路は、前後して信号電流及び基準電流をサンプリングし、さらに、両者の差分を求めて駆動トランジスタのゲート制御電圧としている。これにより、駆動トランジスタは、基準電流に対する信号電流の差分に応じて発光素子を駆動する事ができる。その際、黒レベルの発光輝度では差分が０に近くなり、信号電流が基準電流と略同じになる。この様な状態でも、信号電流及び基準電流の絶対値は、信号線の寄生容量に対して充分高く設定する事ができる。したがって、黒レベルの電流でも各画素に充分高速で書き込むことができ、従来問題となっていた黒浮きや縦クロストークを防ぐ事ができる。表示すべき輝度階調に依存することなく、信号電流及び基準電流のレベルを高く設定できるので、黒表示の電流であっても１水平期間内に充分画素に書き込むことができ、輝度が充分沈んだ黒色を表現でき、高いコントラスト特性を得ることが可能である。また、駆動トランジスタの閾電圧や移動度に依存することなく、信号電流と基準電流の差分を求めて発光素子に対する駆動電流を制御する為、駆動トランジスタの特性ばらつきに影響を受けることなく、高いユニフォーミティの画像を表示する事ができる。特に、移動度や閾電圧が大きくばらつく低温ポリシリコンＴＦＴを用いた画素回路で、本発明の効果が大きい。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３２】
図１は、本発明にかかる表示装置の実施形態の全体的な構成を示すブロック図である。図示するように、本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は、電流ドライバー３、第一ライトスキャナ４１、第二ライトスキャナ４２、第三ライトスキャナ４３、ドライブスキャナ５、及び、補正用スキャナ７などを含んでいる。画素アレイ１は、行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分に、マトリクス状に配列された画素Ｒ，Ｇ，Ｂから構成されている。各画素Ｒ，Ｇ，Ｂは、それぞれ、画素回路２で構成されている。信号線ＳＬは、電流ドライバー３によって駆動される。換言すると、電流ドライバー３は、信号線ＳＬに信号電流及び基準電流を流す。走査線ＷＳは、実際には、３本の走査線ＷＳ１，ＷＳ２，ＷＳ３に分かれている。最初の走査線（第１走査線）ＷＳ１は、第一ライトスキャナ４１によって走査される。次の走査線（第２走査線）ＷＳ２は、第二ライトスキャナ４２によって走査される。残る走査線（第３走査線）ＷＳ３は、第三ライトスキャナ４３によって走査される。これらの走査線ＷＳ１乃至ＷＳ３に供給される制御信号は、それぞれ、タイミングが異なっている。また、走査線ＷＳ１，ＷＳ２，ＷＳ３と平行に、別の走査線ＤＳ及びＡＺも配線されている。走査線（第５走査線）ＤＳは、ドライブスキャナ５によって走査される。ドライブスキャナ５は、各画素に含まれる発光素子の発光期間を制御するものである。走査線（第４走査線）ＡＺは、補正用スキャナ７によって走査される。ライトスキャナ４１，４２，４３、ドライブスキャナ５及び補正用スキャナ７は、全体としてスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。
【００３３】
図２は、図１に示した画素回路２の構成を示す回路図である。本画素回路２は、６個の薄膜トランジスタ（第１スイッチングトランジスタＴｒ１、第２スイッチングトランジスタＴｒ２、第３スイッチングトランジスタＴｒ３、第４スイッチングトランジスタＴｒ４、第５スイッチングトランジスタＴｒ５、及び、駆動トランジスタＴｒｄ）と、２個の画素容量（第１画素容量Ｃｓ１及び第２画素容量Ｃｓ２）と、１個の発光素子ＥＬとで構成されている。６個の薄膜トランジスタの内、スイッチング制御用のトランジスタＴｒ１乃至Ｔｒ５はＮチャネル型である。残るトランジスタＴｒｄは、発光素子ＥＬを駆動する為の駆動トランジスタである。駆動トランジスタＴｒｄはＰチャネル型となっている。本実施形態では、これら６個の薄膜トランジスタは、低温ポリシリコン薄膜をチャネル領域としている。発光素子ＥＬは、アノード及びカソードを備えた二端子型デバイスであり、例えば、有機ＥＬ発光素子を用いる事ができる。なお、上記実施例では、トランジスタＴｒ１〜Ｔｒ５は全てＮチャネル型としているが、これらは、全てＰチャネル型、もしくは、Ｎチャネル型とＰチャネル型が混在していても構わない。
【００３４】
駆動トランジスタＴｒｄのソースＳは、電源Ｖｃｃに接続されている。駆動トランジスタＴｒｄのドレインＤは、発光素子ＥＬのアノード側に接続されている。発光素子ＥＬのカソードは接地されている。なお、発光素子ＥＬのカソード接地電位は、Ｖcathodeで表される場合がある。駆動トランジスタＴｒｄのゲートＧは、第２画素容量Ｃｓ２の一端に接続されている。この第２画素容量Ｃｓ２の他端は、第１画素容量Ｃｓ１の一端に接続されている。第１画素容量Ｃｓ１の他端は、電源Ｖｃｃに接続されている。
【００３５】
スイッチングトランジスタＴｒ１のソース／ドレインは、信号線ＳＬと駆動トランジスタＴｒｄのゲートＧに接続されており、そのゲートは、走査線ＷＳ１を介して第一ライトスキャナ４１に接続されている。スイッチングトランジスタＴｒ２は、そのソース／ドレインが、駆動トランジスタＴｒｄのゲートＧと第１画素容量Ｃｓ１の一端との間に接続され、ゲートが、走査線ＷＳ２を介して第二ライトスキャナ４２に接続されている。スイッチングトランジスタＴｒ３は、ソース／ドレインが、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２との間に接続され、このゲートが、走査線ＷＳ３を介して第三ライトスキャナ４３に接続されている。スイッチングトランジスタＴｒ４は、そのソース／ドレインが、駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されており、そのゲートが、走査線ＡＺを介して補正用スキャナ７に接続されている。スイッチングトランジスタＴｒ５は、そのソース／ドレインが、駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートが、走査線ＤＳを介してドライブスキャナ５に接続されている。
【００３６】
図３は、図２に示した画素回路の動作説明に供する模式図である。図示するように、信号線には、電流ドライバーから信号電流Ｉsig及び基準電流Ｉrefが交互に流れる。また、各スイッチングトランジスタＴｒのゲートには、対応する走査線を介して、各スキャナから制御信号が供給される。図では、理解を容易にする為、走査線と同じ符号を用いて制御信号を表している。例えば、スイッチングトランジスタＴｒ１のゲートに印加される制御信号はＷＳ１で表してある。同様に、トランジスタＴｒ２のゲートに印加される制御信号はＷＳ２で表され、トランジスタＴｒ３の制御信号はＷＳ３で表され、トランジスタＴｒ４の制御信号はＡＺで表され、トランジスタＴｒ５の制御信号はＤＳで表されている。また、第１画素容量Ｃｓ１及び第２画素容量Ｃｓ２は、その容量値Ｃ1，Ｃ2で図示してある。本実施形態では、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２の容量値Ｃ1とＣ2が等しくなるように設定されている。
【００３７】
図４は、図３に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、信号電流、基準電流及び各制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳの波形を表してある。信号電流Ｉsigは１水平期間（１Ｈ）毎に変化しており、それぞれ、対応する行の画素に割り当てられる。１Ｈ内で、電流レベルは、信号電流Ｉsigと基準電流Ｉrefとの間を切り替わる。基準電流Ｉrefは、予め所定のレベルに設定されている。信号電流Ｉsigは、この基準電流Ｉrefを基準として、１Ｈ毎に変化している。信号電流Ｉsigのレベルが高くなる程、発光輝度は大きくなる。
【００３８】
タイミングＴ０で制御信号ＷＳ１，ＷＳ２及びＡＺはローレベルにある一方、制御信号ＷＳ３及びＤＳはハイレベルにある。各スイッチングトランジスタはＮチャネル型であるので、対応する制御信号がハイレベルにある時、オン状態となり、ローレベルにある時、オフ状態となる。タイミングＴ０では、制御信号ＤＳがハイレベルである為、スイッチングトランジスタＴｒ５はオンとなっており、駆動トランジスタＴｒｄから発光素子ＥＬに駆動電流が流れるので、画素回路は発光状態である。
【００３９】
ここからタイミングＴ１になると、制御信号ＤＳがローレベルになり、発光素子ＥＬは非発光状態に切り替わる。タイミングＴ２で制御信号ＡＺがハイレベルになる。さらに、タイミングＴ３で制御信号ＷＳ１及びＷＳ２もハイレベルとなる。このとき、信号線には基準電流Ｉrefが流れている。タイミングＴ４に進むと制御信号ＷＳ２がローレベルに戻る。このタイミングＴ３〜Ｔ４までの期間で、基準電流Ｉrefを第１画素容量Ｃｓ１に書き込む。
【００４０】
続いてタイミングＴ５になると、信号線側が基準電流Ｉrefから信号電流Ｉsigに切り替わる。さらにタイミングＴ６で、制御信号ＷＳ３がローレベルになる。このタイミングＴ５〜Ｔ６の間で、信号電流書き込み動作及び基準電流Ｉrefと信号電流Ｉsigの電流差分保持動作が行われる。
【００４１】
この後、タイミングＴ７で、制御信号ＷＳ１が立ち下がる。さらに、タイミングＴ８で、制御信号ＷＳ２が再びハイレベルになる。続いてタイミングＴ９で、制御信号ＡＺがローレベルに戻る。このタイミングＴ８〜Ｔ９の間で、駆動トランジスタの閾電圧Ｖthの補正動作（閾電圧補正動作）が行われる。
【００４２】
さらにタイミングＴ１０に進むと、制御信号ＷＳ２がローレベルに戻る。タイミングＴ１１になると、制御信号ＷＳ３がハイレベルになると共に、制御信号ＤＳがハイレベルになる。これにより発光動作が行われる。
【００４３】
図５は、図４のタイミングチャートに示した期間Ｔ３−Ｔ４で行われる基準電流書き込み動作を示す模式図である。この期間Ｔ３−Ｔ４では、信号線に基準電流Ｉrefが流れている。スイッチングトランジスタは、Ｔｒ１乃至Ｔｒ４がオンで、Ｔｒ５がオフとなっている。したがって、基準電流Ｉrefが、電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線側に流れる。この結果、基準電流Ｉrefに応じた基準電圧Ｖrefが駆動トランジスタＴｒｄのゲートに現れる。この時、駆動トランジスタＴｒｄのゲート電圧Ｖgsは以下の式（５）によって表される。
【００４４】
式（５）
0004747565.tif 000006
【００４５】
したがって、基準電流Ｉrefが駆動トランジスタＴｒｄを流れた時の特性式は、以下の式（６）で表される。
【００４６】
式（６）
0004747565.tif 000007
【００４７】
式（６）ではＶgsに式（５）の（Ｖcc−Ｖref）を代入する事で、基準電流Ｉrefと基準電圧Ｖrefの関係が求められている。
【００４８】
ここで式（６）をＶrefについて整理すると、以下の式（７）の様になる。
【００４９】
式（７）
0004747565.tif 000008
【００５０】
この様にして得られた基準電圧Ｖrefは、オン状態にあるトランジスタＴｒ２を介して第１画素容量Ｃｓ１に書き込まれる。
【００５１】
図６は、図４に示したタイミングチャートの期間Ｔ５−Ｔ６で行われる信号電流書き込み及び電流差分保持動作を示す模式図である。期間Ｔ５−Ｔ６では、信号線に信号電流Ｉsigが流れる。スイッチングトランジスタは、Ｔｒ１、Ｔｒ３及びＴｒ４がオンにある一方、Ｔｒ２及びＴｒ５がオフになっている。この状態で、信号電流Ｉsigが電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線に流れる。この結果、駆動トランジスタＴｒｄのゲート電位は基準電圧Ｖrefから信号電圧Ｖsigに変化する。この信号電圧Ｖsigは、式（７）で基準電圧Ｖrefを求めた時と同様にして、以下の式（８）によって求められる。
【００５２】
式（８）
0004747565.tif 000009
【００５３】
駆動トランジスタＴｒｄのゲートに現れた電位変化（Ｖsig−Ｖref）は、第２画素容量Ｃｓ２を介してノードＡにカップリングされる。ノードＡは、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２との接続点であり、その電位をＶaで表してある。ゲート電位の変化の容量カップリング分は、
（Ｖsig−Ｖref）Ｃ2／（Ｃ1＋Ｃ2）
で表される。元々、電位ＶrefにあったＡ点にこの容量カップリング分が加わる為、ノードＡの電位Ｖaは、以下の式（９）で表される事になる。
【００５４】
式（９）
0004747565.tif 000010
【００５５】
なお、式（９）では、Ｃ1＝Ｃ2を仮定しているので、
Ｖa＝（Ｖsig＋Ｖref）／２
となっている。
【００５６】
ノードＡの電位Ｖaから駆動トランジスタＴｒｄのゲート電位Ｖsigを引いたものが、第２画素容量Ｃｓ２に保持された電位である。式（９）の結果から、この第２画素容量Ｃｓ２の両端に保持された電圧（Ｖa−Ｖsig）は（Ｖref−Ｖsig）／２で表される。さらに、この基準電圧Ｖref及び信号電圧Ｖsigに、式（７）及び式（８）で得られた結果を代入すると、結局、以下の式（１０）が得られる。
【００５７】
式（１０）
0004747565.tif 000011
【００５８】
式（１０）から明らかなように、第２画素容量Ｃｓ２の両端には、信号電流Ｉsigと基準電流Ｉrefの差分に応じた電圧が保持された事になる。以上の動作により、信号電流Ｉsigの書き込みと、基準電流Ｉref及び信号電流Ｉsigの電流差分が求められ、且つ、電流差分に応じた電圧が式（１０）で表される形によって第２画素容量Ｃｓ２に保持される。
【００５９】
図７は、図４に示したタイミングチャートの期間Ｔ８−Ｔ９で行われる閾電圧補正動作（Ｖthキャンセル動作）を示す模式図である。この期間Ｔ８−Ｔ９では、スイッチングトランジスタＴｒ１，Ｔｒ３及びＴｒ５がオフにある一方、スイッチングトランジスタＴｒ２及びＴｒ４がオンしている。これにより、電源Ｖｃｃ、駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４、スイッチングトランジスタＴｒ２及び第１画素容量Ｃｓ１により、閉ループが構成される。この閉ループに電源Ｖｃｃから電流が流れ、第１画素容量Ｃｓ１を充電して、駆動トランジスタＴｒｄのゲート電位を上昇させる。駆動トランジスタＴｒｄのゲート電圧Ｖgsが、丁度、閾電圧Ｖthに到達した段階で、過渡電流は流れなくなる。この時のゲート電圧Ｖgsが、閾電圧Ｖthとして、第１画素容量Ｃｓ１に書き込まれる事になる。この様にして、駆動トランジスタＴｒｄの閾電圧Ｖthのキャンセルに必要な電位Ｖthが、第１画素容量Ｃｓ１に保持される。
【００６０】
図８は、図４のタイミングチャートに示した期間Ｔ１１以降で行われる発光動作を示す模式図である。図示するように、タイミングＴ１１以降の発光期間では、スイッチングトランジスタＴｒ１，Ｔｒ２及びＴｒ４がオフする一方、Ｔｒ３及びＴｒ５がオンしている。この結果、駆動電流Ｉdsが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ５を通って発光素子ＥＬに流れ、所定の輝度で発光が行われる。この発光期間における駆動トランジスタＴｒｄのゲート電圧Ｖgsは、スイッチングトランジスタＴｒ３がオンしている為、第１画素容量Ｃｓ１に保持された電圧と第２画素容量Ｃｓ２に保持された電圧の和となる。トランジスタＴｒ３をオンして第１画素容量Ｃｓ１と第２画素容量Ｃｓ２を接続した時、駆動トランジスタＴｒｄのゲート寄生容量に比べて第１画素容量Ｃｓ１の容量値Ｃ1及び第２画素容量Ｃｓ２の容量値Ｃ2の値が大きいので、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２は電荷を保持したまま接続される。よって、駆動トランジスタＴｒｄのゲート電圧Ｖgsは第１画素容量Ｃｓ１に保持された電圧Ｖthと第２画素容量Ｃｓ２に保持された電圧（Ｖref−Ｖsig）／２の和となり、以下の式（１１）で表される。
【００６１】
式（１１）
0004747565.tif 000012
【００６２】
一方、発光期間に流れる駆動電流Ｉdsは、以下の式（１２）によって表される。なお、この式（１２）は、トランジスタの基本特性を示す式（１）と同じである。
【００６３】
式（１２）
0004747565.tif 000013
【００６４】
式（１２）に含まれるＶgsに式（１１）で求めた結果を代入すると、以下の式（１３）が得られる。
【００６５】
式（１３）
0004747565.tif 000014
【００６６】
式（１３）から明らかなように、元々のトランジスタ特性式に含まれていた閾電圧Ｖthの項は、第１画素容量Ｃｓ１に保持された閾電圧Ｖthの項によってキャンセルされる。これにより、駆動トランジスタＴｒｄの閾電圧Ｖthのばらつきの影響が除かれる。さらに、式（１３）で残された（Ｖref−Ｖsig）／２の項に式（１０）で求めた結果を代入すると、以下の式（１４）が得られる。
【００６７】
式（１４）
0004747565.tif 000015
【００６８】
式（１４）に含まれている移動度μの項は、結局、分子と分母でキャンセルされるので、最終的な駆動電流Ｉdsの式は、以下の式（１５）のようになる。
【００６９】
式（１５）
0004747565.tif 000016
【００７０】
式（１５）から明らかなように、駆動電流Ｉdsは信号電流Ｉsigと基準電流Ｉrefの差分に応じて決まり、駆動トランジスタに固有の移動度μや閾電圧Ｖthは含まれていない。この様にして、本発明の画素回路では、信号電流Ｉsigと基準電流Ｉrefの電流差分値により発光電流が決定され、閾電圧Ｖthと移動度μのばらつきによらない、ユニフォーミティの高い画質を得ることができる。さらに、本画素回路で、黒表示は、Ｉsig＝Ｉrefにて表される。そして、基準電流Ｉref及び信号電流Ｉsigの値は、書き込みに充分な電流値に設定している。このため、黒表示の信号電流でも、１水平期間内に充分画素容量に書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。
【００７１】
図９は、本発明にかかる画素回路に含まれる駆動トランジスタの動作を模式的に表したグラフである。このグラフは、横軸にゲート電圧Ｖgsを取り、縦軸にドレイン電流Ｉdsを取って、駆動トランジスタの動作特性を模式的に表している。実線は、画素Ａに含まれる駆動トランジスタの特性であって、移動度μが大きい場合である。点線のカーブは、画素Ｂに含まれる駆動トランジスタの特性であって、移動度μが小さい場合である。移動度μが小さいほど特性カーブは傾斜が緩やかになっており、各画素で特性にばらつきがある。この様な特性のばらつきは、低温ポリシリコン薄膜を用いたトランジスタに顕著である。この様に特性のばらつきがある駆動トランジスタＴｒｄであっても、本発明では、信号電流Ｉsigと基準電流Ｉrefの差分に応じて発光電流が定まるように駆動トランジスタＴｒｄを制御している。したがって、移動度μがばらついても、常に、各画素で電流差分に応じた発光電流制御が行われる為、高ユニフォーミティの画面品質が得られる。
【００７２】
以上に説明したように、図２に示した本発明の実施形態にかかる画素回路は、信号電流Ｉsigが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉdsを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し、信号電流Ｉsigに基づいて駆動トランジスタＴｒｄの駆動電流Ｉdsを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４と第２画素容量Ｃｓ２とで構成されており、信号線ＳＬに流れる信号電流Ｉsigをサンプリングする。第２サンプリング手段は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と第１画素容量Ｃｓ１とで構成され、信号電流Ｉsigに前後して信号線ＳＬに流れる所定の基準電流Ｉrefをサンプリングする。差分手段は、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４と、第１画素容量Ｃｓ１及び第２画素容量Ｃｓ２で構成されており、サンプリングされた基準電流Ｉrefに対するサンプリングされた信号電流Ｉsigの差分に応じた制御電圧（Ｖref−Ｖsig）／２を生成する。駆動トランジスタＴｒｄは、この制御電圧（Ｖref−Ｖsig）／２をゲートＧに受けて、ソースＳ／ドレインＤ間に流れる駆動電流Ｉdsを発光素子ＥＬに供給して発光を行わせる。
【００７３】
第１サンプリング手段及び第２サンプリング手段が各々サンプリングする信号電流Ｉsig及び基準電流Ｉrefは、両者の相対的な差分が小さいとき、発光素子ＥＬの発光量が小さくなり、差分が大きいとき、発光量が大きくなる一方、相対的な差分が小さいときでも、信号電流Ｉsig及び基準電流Ｉrefの絶対的なレベルは、サンプリングを可能とするように大きく設定されている。
【００７４】
画素回路２の制御部は、上述した第１サンプリング手段及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段は、トランジスタＴｒ２，Ｔｒ４と第１画素容量Ｃｓ１とで構成されており、駆動トランジスタＴｒｄの閾電圧Ｖthを検出して、これを、前述した制御電圧（Ｖref−Ｖsig）／２に加える事ができる様にしている。これにより、閾電圧Ｖthの影響を、駆動電流Ｉdsからキャンセルする事ができる。
【００７５】
本実施形態では、第１サンプリング手段は信号電流Ｉsigを駆動トランジスタＴｒｄに流して、その時ゲートＧに発生する信号電圧Ｖsigをサンプリングする。同様に、第２サンプリング手段は駆動トランジスタＴｒｄに基準電流Ｉrefを流して、その時ゲートＧに発生する基準電圧Ｖrefをサンプリングする。このとき、差分手段は、第２画素容量Ｃｓ２を介して信号電圧Ｖsigと基準電圧Ｖrefをカップリングさせ、両者の差分を求めて制御電圧（Ｖref−Ｖsig）／２を生成している。なお、第１サンプリング手段は、サンプリングした信号電圧Ｖsigを保持する第２画素容量Ｃｓ２を有し、第２サンプリング手段は、サンプリングした基準電圧Ｖrefを保持し、且つ、信号電圧Ｖsigにカップリングする為の第１画素容量Ｃｓ１を有する。この場合、第１画素容量Ｃｓ１及び第２画素容量Ｃｓ２は同一の容量値を有する。
【００７６】
図１０は、本発明にかかる画素回路、及び、これを組み込んだ表示装置の他の実施形態を示す回路図である。図示するように、本表示装置は、主要部を構成する画素アレイ１と、その周辺に位置する回路部とで構成されている。周辺回路部は、ドライバー部を構成する電流ドライバー３、スキャナ部を構成するライトスキャナ４、ドライブスキャナ５、補正用スキャナ７で構成されている。画素アレイ１には、列状に信号線ＳＬが形成されている。この信号線ＳＬは電流ドライバー３によって駆動され、所定の基準電流及び信号電流が交互に流れる様になっている。画素アレイ１には、走査線ＷＳ，ＤＳ，ＡＺが行状に配されている。走査線（第１走査線）ＷＳは、ライトスキャナ４に接続されており、信号電流や基準電流のサンプリング用の制御信号ＷＳが供給される。走査線（第３走査線）ＤＳには、ドライブスキャナ５が接続されており、発光制御用の制御信号ＤＳが供給される。走査線（第２走査線）ＡＺには、補正用スキャナ７が接続されており、閾電圧補正用の制御信号ＡＺが供給される。
【００７７】
列状の信号線ＳＬと行状の走査線ＷＳ，ＤＳ，ＡＺが交差する部分に、各画素回路２が集積形成されている。図１０は、図示を簡略化するため１個の画素回路２のみを表示してある。図示するように、画素回路２は、６個のトランジスタ（第１スイッチングトランジスタＴｒ１、第２スイッチングトランジスタＴｒ２、第３スイッチングトランジスタＴｒ３、第４スイッチングトランジスタＴｒ５、第５スイッチングトランジスタＴｒ６、及び、駆動トランジスタＴｒｄ）と、２個の画素容量（第１画素容量Ｃｓ１と第２画素容量Ｃｓ２）と、１個の発光素子ＥＬとで構成されている。６個のトランジスタのうち、Ｔｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はＮチャネル型の薄膜トランジスタである。これに対し、トランジスタＴｒ２とＴｒｄはＰチャネル型の薄膜トランジスタである。一対のＰチャネル型トランジスタＴｒ２，Ｔｒｄは、第１画素容量Ｃｓ１を介してゲートが互いに接続されており、カレントミラー構成となっている。トランジスタＴｒ２はカレントミラー回路の入力側に位置し、トランジスタＴｒｄは出力側に位置する。この出力側に位置するトランジスタＴｒｄは、発光素子ＥＬを駆動する為の駆動トランジスタである。発光素子ＥＬはアノード及びカソードを備えた二端子型（ダイオード型）であり、例えば、有機ＥＬ発光素子を用いる事ができる。駆動トランジスタＴｒｄのソースＳは、電源Ｖｃｃに接続されている。駆動トランジスタＴｒｄのドレインＤは、トランジスタＴｒ６を介して発光素子ＥＬのアノードに接続されている。発光素子ＥＬのカソードは接地されている。駆動トランジスタＴｒｄのゲートＧは第１画素容量Ｃｓ１の一端に接続されている。図では、第１画素容量Ｃｓ１の一端をＡ点で表してある。トランジスタＴｒ５のソース／ドレインは、駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ５のゲートには、走査線ＡＺを介して補正用スキャナ７から制御パルスＡＺが供給される。本明細書では、理解と表記を容易にする為、走査線と対応する制御信号は同じ表記を用いている。トランジスタＴｒ６のソース／ドレインは、駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートには、走査線ＤＳを介してドライブスキャナ５から発光制御用の制御信号ＤＳが供給される。カレントミラー回路の入力側を構成するトランジスタＴｒ２は、そのソースＳが電源Ｖｃｃに接続され、ドレインＤがトランジスタＴｒ１を介して信号線ＳＬに接続され、ゲートＧが第１画素容量Ｃｓ１の他端に接続されている。図では、第１画素容量Ｃｓ１の他端をＢ点で表してある。トランジスタＴｒ２は、駆動トランジスタＴｒｄのミラーであって、基本的に、移動度μは等しい値となっている。トランジスタＴｒ１のソース／ドレインは、信号線ＳＬとトランジスタＴｒ２のドレインＤとの間に接続され、そのゲートは、走査線ＷＳを介してライトスキャナ４から信号サンプリング用の制御信号ＷＳを受け入れる。トランジスタＴｒ３のソース／ドレインは、トランジスタＴｒ２のドレインＤとＢ点との間に接続されており、そのゲートは、走査線ＷＳに接続されている。Ｂ点と電源Ｖｃｃとの間に、別の画素容量（第���画素容量Ｃｓ２）が接続されている。
【００７８】
図１１は、図１０に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、信号電流、基準電流の波形及び各制御信号ＷＳ，ＡＺ，ＤＳの波形の変化を表している。合わせて、Ａ点及びＢ点における電位の変化も表示してある。前述したように、Ａ点は、カレントミラー回路を構成するペアトランジスタＴｒ２，Ｔｒｄの内、出力側に位置する駆動トランジスタＴｒｄのゲートＧである。またＢ点は、ペアトランジスタＴｒ２，Ｔｒｄの内、入力側に位置するミラートランジスタＴｒ２のゲートＧである。図示のタイミングチャートは、タイミングＴ１で１フィールドがスタートし、タイミングＴ７で１フィールドが終わる様になっている。１フィールドで１画面を表示する。このフィールド動作を繰り返すことで、連続的に画面を画素アレイに表示する。
【００７９】
信号線に流れる信号電流は、１水平期間（１Ｈ）毎に変化している。各水平期間では、前半で所定の基準電流Ｉrefが流れ、後半で信号電流Ｉsigが流れる。基準電流Ｉrefは固定されている一方、信号電流Ｉsigは映像信号に応じたレベルを有する。
【００８０】
当該フィールドが開始する前のタイミングＴ０で、制御信号ＷＳ及びＡＺはローレベルにある一方、制御信号ＤＳはハイレベルにある。制御信号ＤＳがハイレベルなので、スイッチングトランジスタＴｒ６がオンしており、発光素子ＥＬには駆動トランジスタＴｒｄから駆動電流が供給される。したがって、タイミングＴ０では、発光素子ＥＬが発光状態にある。
【００８１】
タイミングＴ１で当該フィールドがスタートすると、制御信号ＷＳ及びＡＺが立ち上がり、全てのスイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６がオン状態になる。このとき、略同時に信号線側が信号電流Ｉsigから基準電流Ｉrefに切り替わる。これにより、電源Ｖｃｃから入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って信号線ＳＬに基準電流Ｉrefが流れる。これに応じて、入力側トランジスタＴｒ２のゲートＧに接続されたＢ点の電位が、基準電流Ｉrefに対応したレベルになる。換言すると、第２画素容量Ｃｓ２に基準電流Ｉrefに応じた基準電圧が書き込まれる事になる。この動作は、タイミングＴ４まで続く。すなわち、タイミングＴ１〜タイミングＴ４までの期間Ｔ１−Ｔ４で、基準電流Ｉrefの書き込みが行われる。
【００８２】
一方、Ａ点側では、タイミングＴ１で一旦駆動トランジスタＴｒｄに電流を流した後、タイミングＴ２でスイッチングトランジスタＴｒ６を遮断する。これにより、駆動トランジスタＴｒｄは電流路を遮断されるので、ゲート電位（Ａ点電位）は上昇していく。Ａ点電位が駆動トランジスタＴｒｄの閾電圧Ｖthに達した時点で、駆動トランジスタＴｒｄはカットオフする。この動作で、駆動トランジスタＴｒｄの閾電圧Ｖthが検出され、第１画素容量Ｃｓ１に保持される。この保持されたＶthは、後の発光動作で、駆動トランジスタＴｒｄの閾電圧のばらつきをキャンセルする為に用いられる。駆動トランジスタＴｒｄがカットオフした後のタイミングＴ３で、制御信号ＡＺはローレベルとなり、スイッチングトランジスタＴｒ５がオフする。これにより、第１画素容量Ｃｓ１に書き込まれた閾電圧Ｖthが固定される。この様にして、駆動トランジスタＴｒｄの閾電圧Ｖthを検出保持する処理が、タイミングＴ２〜タイミングＴ３の間で行われる。この期間Ｔ２−Ｔ３を、本明細書では、閾電圧補正期間あるいはＶthキャンセル期間という。以上の説明から明らかなように、期間Ｔ１−Ｔ４の間で、カレントミラー回路の入力側トランジスタＴｒ２側では基準電流書き込みが行われる一方、駆動トランジスタ（出力側トランジスタＴｒｄ）では閾電圧キャンセルが行われる。
【００８３】
タイミングＴ４で、信号線に流れる電流が基準電流Ｉrefから信号電流Ｉsigに切り替わる。この結果、入力側トランジスタＴｒ２には、電源Ｖｃｃから信号線ＳＬに向かって信号電流Ｉsigが流れる。よって、Ｂ点の電位は、先の基準電流Ｉrefに応じたレベルから信号電流Ｉsigに応じたレベルに変化する。この変化は、カレントミラー動作により第１画素容量Ｃｓ１を介してＡ点側にカップリングされる。この後、タイミングＴ５で制御信号ＷＳがローレベルになり、トランジスタＴｒ１及びＴｒ３がオフする。この様にして、タイミングＴ４〜タイミングＴ５までの期間Ｔ４−Ｔ５で、信号電流Ｉsigがサンプリングされ、且つ、基準電流Ｉrefと信号電流Ｉsigの差分に応じた電位変化が、Ｂ点側からＡ点側にカップリングされる。
【００８４】
タイミングＴ６に至ると制御信号ＤＳが再びハイレベルとなり、スイッチングトランジスタＴｒ６がオンする。これにより、駆動トランジスタＴｒｄと発光素子ＥＬが直結し、駆動トランジスタＴｒｄから発光素子ＥＬに駆動電流が供給され、発光状態となる。このとき、駆動トランジスタＴｒｄから供給される駆動電流は、Ａ点に書き込まれた電位に応じたものとなる。Ａ点電位は先に説明したように、基準電流と信号電流の差分に応じたものとなっている。
【００８５】
この後、タイミングＴ７に至ると、当該フィールドが終了すると共に、次のフィールドが開始する。前のフィールドと同じようにタイミングＴ７で基準電流書き込みが始まると共に、次のタイミングＴ８で閾電圧キャンセル動作が始まる。
【００８６】
図１２は、図１１のタイミングチャートに示した期間Ｔ１−Ｔ４で行われる基準電流書き込み及び閾電圧補正動作を示す模式図である。理解を容易にする為、この模式図では各スイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６をスイッチシンボルで置き換え、また、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２を容量値Ｃ1，Ｃ2で表してある。カレントミラー構成の画素回路の出力側で閾電圧補正動作が行われる。すなわち、トランジスタＴｒ６をオン状態からオフ状態に切り替えることで駆動トランジスタＴｒｄの電流路が遮断され、スイッチングトランジスタＴｒ５を介して第１画素容量Ｃｓ１を充電し始める。その充電により、Ａ点電位が駆動トランジスタＴｒｄの閾電圧Ｖthまで上昇すると、駆動トランジスタＴｒｄがカットオフする。この後、トランジスタＴｒ５をオフすることで、第１画素容量Ｃｓ１に保持された閾電圧Ｖthが固定される。
【００８７】
一方、カレントミラー回路の入力側で基準電流書き込みが行われる。トランジスタＴｒ１及びＴｒ３がオンしているので、電源Ｖｃｃから入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って基準電流Ｉrefが信号線に流れる。このとき、入力側トランジスタＴｒ２のゲートに接続したＢ点に現れる電位を基準電圧Ｖrefとする。この基準電圧Ｖrefは基準電流Ｉrefに応じたレベルとなる。入力側トランジスタＴｒ２のソースＳとゲートＧとの間に現れるゲート電圧Ｖgsは、（Ｖcc−Ｖref）で表される。ここで、入力側トランジスタＴｒ２は、トランジスタＴｒ３がオンなので、飽和領域で動作しており、ドレイン電流Ｉrefとゲート電圧Ｖgsとの関係は、以下の式（１６）で表される。
【００８８】
式（１６）
0004747565.tif 000017
【００８９】
式（１６）において、Ｖgsは（Ｖcc−Ｖref）で置き換えられている。したがって、式（１６）は、ＩrefとＶrefの関係を表したものとなる。
【００９０】
式（１６）をＶrefについて整理すると、以下の式（１７）が得られる。
【００９１】
式（１７）
0004747565.tif 000018
【００９２】
式（１７）から明らかなように、Ｂ点の電位Ｖrefは、基準電流Ｉrefの関数となっている。なお、式（１７）中、μは入力側トランジスタＴｒ２の移動度を表し、ｋはトランジスタＴｒ２のサイズを表し、ＶthはトランジスタＴｒ２の閾電圧を表している。
【００９３】
図１３は、図１１に示したタイミングチャートの期間Ｔ４−Ｔ５で行われる基準電流書き込み及びカップリング動作を示す模式図である。この期間Ｔ４−Ｔ５では、トランジスタＴｒ５及びＴｒ６がオフすると共に、信号線を流れる電流が、基準電流Ｉrefから信号電流Ｉsigに切り替わる。これにより、電源Ｖｃｃから、入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って、信号線に信号電流Ｉsigが流れる。換言すると、この信号電流Ｉsigは、入力側トランジスタＴｒ２を流れるドレイン電流となっている。このドレイン電流Ｉsigが流れる事で、Ｂ点の電位は先の基準電圧Ｖrefから信号電圧Ｖsigに変化する。基準電圧Ｖrefを表す式（１７）と同じ計算で、信号電圧Ｖsigが、以下の式（１８）により表される。
【００９４】
式（１８）
0004747565.tif 000019
【００９５】
式（１８）から明らかなように、Ｂ点の電位Ｖsigは信号電流Ｉsigの関数となっている。
【００９６】
Ｂ点に現れる電位変化は、ΔＶb＝Ｖsig−Ｖrefとなる。これに式（１７）及び式（１８）を代入すると、以下の式（１９）が得られる。
【００９７】
式（１９）
0004747565.tif 000020
【００９８】
式（１９）から明らかなように、Ｂ点の電位変化ΔＶbは、基準電流Ｉrefの平方根と信号電流Ｉsigの平方根との差分となっている。
【００９９】
このＢ点の電位変化ΔＶは、カレントミラー動作により、第１画素容量Ｃｓ１を介してＡ点側にカップリングされる。カップリング量は、第１画素容量Ｃｓ１の容量値Ｃ1と駆動トランジスタＴｒｄのゲート容量Ｃgとの容量分割にて決定される。したがって、Ａ点の電位変化ΔＶaは、以下の式（２０）により表される。
【０１００】
式（２０）
0004747565.tif 000021
【０１０１】
式（２０）のΔＶbに式（１９）を代入すると、結局、Ａ点の電位変化ΔＶaは、以下の式（２１）で表される事になる。
【０１０２】
式（２１）
0004747565.tif 000022
【０１０３】
式（２１）において、第１画素容量Ｃｓ１の容量Ｃ1は駆動トランジスタＴｒｄのゲート容量Ｃgに比べて大きい。したがって、式（２１）の右辺の係数Ｃ1／（Ｃ1＋Ｃg）は１に近い値となっている。換言すると、カレントミラー回路の入力側の電位変化ΔＶbは、略そのまま出力側の電位変化ΔＶaにミラーリングされる。
【０１０４】
図１４は、図１１に示したタイミングチャートの期間Ｔ６−Ｔ８で行われる発光動作を示す模式図である。発光期間では、スイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５がオフする一方、Ｔｒ６がオンする。これにより、駆動トランジスタＴｒｄと発光素子ＥＬが直結され、駆動電流Ｉdsが流れて発光素子ＥＬが発光する。このとき流れる駆動電流Ｉdsは、駆動トランジスタＴｒｄのゲート電圧Ｖgsにより規定される。ゲート電圧Ｖgsは、電源電位ＶccからＡ点電位Ｖaを引いたものである。Ａ点電位Ｖaは、閾電圧キャンセル動作で書き込まれた電位（Ｖcc−Ｖth）に式（２１）で求めた電位変化ΔＶaを足したものである。したがって、Ｖa＝Ｖcc−Ｖth＋ΔＶaとなる。この様にして求めたＶgsを先の式（１）で表したトランジスタの基本特性式に代入すると、駆動電流Ｉdsが、以下の式（２２）の様に求められる事になる。
【０１０５】
式（２２）
0004747565.tif 000023
【０１０６】
式（２２）中で、μは駆動トランジスタＴｒｄの移動度を表している。これは、ペアトランジスタの他方を構成するトランジスタＴｒ２の移動度μと同じである。また、ｋ’は駆動トランジスタＴｒｄのサイズファクタを表している。式（２２）を整理すると、結局、駆動電流Ｉdsは、信号電流Ｉsigと基準電流Ｉrefの差分に応じた値となっており、閾電圧Ｖth及び移動度μの影響はキャンセルされている。式（２２）で表された駆動電流Ｉdsには、閾電圧Ｖthや移動度μの項が含まれない事が分かる。これにより、本発明にかかる画素回路は、閾電圧Ｖthや移動度μのばらつきに依存しない、ユニフォーミティの高い画質を得る事ができる。また、駆動電流Ｉdsの値はｋとｋ’の比、つまりペアトランジスタＴｒ２，Ｔｒｄのサイズ比によって決められる。さらに、本発明の画素回路では、黒表示は、Ｉsig＝Ｉrefに設定する事で得られる。式（２２）から明らかなように、Ｉsig＝Ｉrefとすれば、Ｉds＝０となり、発光素子には駆動電流が流れないので、完全な黒表示が得られる。黒表示の場合であっても、信号電流Ｉsig及び基準電流Ｉrefの絶対値は書き込みに充分な電流値としている。この為、黒信号でも、１水平期間（１Ｈ）内に充分書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。なお、本画素回路において、駆動トランジスタＴｒｄとミラートランジスタＴｒ２以外のスイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はＮチャネル型を用いているが、これに限られるものではなく、Ｐチャネル型であっても良い。あるいは、Ｎチャネル型とＰチャネル型とを混在させても良い。
【０１０７】
以上の説明から明らかなように、本発明にかかる画素回路２は、信号電流Ｉsigが流れる信号線ＳＬと制御信号を供給する走査線ＷＳ，ＤＳ，ＡＺとが交差する部分に配されている。画素回路２は、発光素子ＥＬと、これに駆動電流Ｉdsを供給する駆動トランジスタＴｒｄと、各制御信号ＷＳ，ＡＺ，ＤＳに応じて動作し、信号電流Ｉsigに基づいて駆動トランジスタＴｒｄの駆動電流Ｉdsを制御する制御部とで構成されている。制御部は、基本的に、第１サンプリング手段と第２サンプリング手段と差分手段とを含む。第１サンプリング手段は、スイッチングトランジスタＴｒ１，Ｔｒ３と第２画素容量Ｃｓ２とミラートランジスタＴｒ２とで構成され、信号線ＳＬに流れる信号電流Ｉsigをサンプリングする。第２サンプリング手段は、スイッチングトランジスタＴｒ１，Ｔｒ３と第２画素容量Ｃｓ２とミラートランジスタＴｒ２とで構成され、信号電流Ｉsigに前後して信号線ＳＬに流れる所定の基準電流Ｉrefをサンプリングする。差分手段は、第１画素容量Ｃｓ１を含んでおり、サンプリングされた基準電流Ｉrefに対するサンプリングされた信号電流Ｉsigの差分に応じた制御電圧を生成する。駆動トランジスタＴｒｄは、この制御電圧をゲートＧに受けて、ソースＳ／ドレインＤ間に流れる駆動電流Ｉdsを発光素子ＥＬに供給して発光を行わせる。
【０１０８】
図１５は、本発明にかかる画素回路の別の実施形態を示す模式的な回路図である。画素回路２は、列状の信号線ＳＬと行状の走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。信号線ＳＬには、図示しない電流ドライバーから信号電流Ｉsigと基準電流Ｉrefが前後して流される。走査線（第１走査線）ＷＳ１、走査線（第２走査線）ＷＳ２、走査線（第３走査線）ＷＳ３、走査線（第５走査線）ＡＺ、走査線（第４走査線）ＤＳには、それぞれ、対応するスキャナから、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳを供給される。本明細書では表記を簡略化する為、走査線とこれに対応する制御信号は同じ参照符号を用いてある。
【０１０９】
画素回路２は、８個のスイッチングトランジスタＴｒ１乃至Ｔｒ８（第１スイッチングトランジスタＴｒ１、第２スイッチングトランジスタＴｒ２、第３スイッチングトランジスタＴｒ３、第４スイッチングトランジスタＴｒ４、第５スイッチングトランジスタＴｒ５、第６スイッチングトランジスタＴｒ６、第７スイッチングトランジスタＴｒ７、及び、第８スイッチングトランジスタＴｒ８）と、１個の駆動トランジスタＴｒｄと、３個の画素容量Ｃｓ１乃至Ｃｓ３と、発光素子ＥＬとで構成されている。スイッチングトランジスタＴｒ１乃至Ｔｒ８は、全て、Ｎチャネル型の薄膜トランジスタである。駆動トランジスタＴｒｄはＰチャネル型の薄膜トランジスタである。発光素子ＥＬはアノード及びカソードを備えた二端子型（ダイオード型）の発光素子であり、例えば、有機ＥＬ素子を用いる事ができる。なお、上記実施例では、トランジスタＴｒ１〜Ｔｒ８は全てＮチャネル型としているが、これらは、全てＰチャネル型、もしくは、Ｎチャネル型とＰチャネル型が混在していても構わない。
【０１１０】
駆動トランジスタＴｒｄは、そのソースＳが電源Ｖｃｃに接続されており、ドレインＤがスイッチングトランジスタＴｒ１を介して発光素子ＥＬのアノード側に接続され、そのゲートＧは第３画素容量Ｃｓ３の一端に接続されている。駆動トランジスタＴｒｄと発光素子ＥＬの間に介在するスイッチングトランジスタＴｒ１のゲートには、走査線ＤＳから制御信号ＤＳが印加される。駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に、スイッチングトランジスタＴｒ２が接続されている。このトランジスタＴｒ２のゲートは走査線ＡＺに接続されている。
【０１１１】
スイッチングトランジスタＴｒ３のソース／ドレインは、信号線ＳＬと第３画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ３のゲートは走査線ＷＳ１に接続されている。スイッチングトランジスタＴｒ５は、第３画素容量Ｃｓ３の他端と第１画素容量Ｃｓ１の一端との間に接続されている。このスイッチングトランジスタＴｒ５のゲートは、トランジスタＴｒ３と同じく、走査線ＷＳ１に接続されている。第１画素容量Ｃｓ１の他端は電源Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４は、電源Ｖｃｃと第２画素容量Ｃｓ２の一端との間に接続されている。このスイッチングトランジスタＴｒ４のゲートは、走査線ＷＳ２に接続されている。第２画素容量Ｃｓ２の他端は、第３画素容量Ｃｓ３の他端に接続されている。スイッチングトランジスタＴｒ６は、第１画素容量Ｃｓ１の一端と第２画素容量Ｃｓ２の一端との間に接続されている。このトランジスタＴｒ６のゲートは、走査線ＷＳ３に接続されている。また、トランジスタＴｒ７は、第１画素容量Ｃｓ１の他端と第２画素容量Ｃｓ２の他端との間に接続されている。このスイッチングトランジスタＴｒ７のゲートは、トランジスタＴｒ６と同じく、走査線ＷＳ３に接続されている。最後に、スイッチングトランジスタＴｒ８は、駆動トランジスタＴｒｄのドレインＤと第３画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ８のゲートは、スイッチングトランジスタＴｒ３及びＴｒ５と同じく、走査線ＷＳ１に接続されている。
【０１１２】
図１６は、図１５に示した画素回路２の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、制御信号ＤＳ，ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３の波形変化を表している。同時に、信号電流Ｉsig、基準電流の波形変化も表してある。この信号電流Ｉsigは、１水平期間（１Ｈ）毎に信号レベルが変化する。また、各水平期間内で、前半に信号電流Ｉsigが流れた後、後半は所定の基準電流Ｉrefに切り替わる。基準電流Ｉrefは固定されているのに対し、信号電流Ｉsigは映像信号に応じて変化する。本表示装置は、１フィールドで１画面を画素アレイに書き込む。図１６のタイミングチャートでは、１フィールドがタイミングＴ１から始まるように記載されている。
【０１１３】
当該フィールドが開始するタイミングＴ１の前の期間Ｔ０で、制御信号ＤＳがハイレベルにある一方、残りの制御信号ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３はローレベルにある。制御信号ＤＳがハイレベルなので、スイッチングトランジスタＴｒ１がオンしており、発光素子ＥＬは、駆動トランジスタＴｒｄによって駆動されており、発光状態にある。
【０１１４】
タイミングＴ１で当該フィールドが開始すると、制御信号ＡＺ及びＷＳ３がローレベルからハイレベルに切り替わる。これにより、駆動トランジスタＴｒｄの閾電圧Ｖthを検出する準備状態に入る。続いてタイミングＴ２で制御信号ＤＳがハイレベルからローレベルに切り替わり、発光素子ＥＬが発光状態から非発光状態になると共に、駆動トランジスタＴｒｄの閾電圧Ｖthの検出が行われる。続いてタイミングＴ３で、制御信号ＡＺ及びＷＳ３がローレベルになり、検出された閾電圧が保持、固定される。この保持、固定された閾電圧Ｖthは、後の発光段階で、駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。そこで、タイミングＴ２〜タイミングＴ３までの期間Ｔ２−Ｔ３を、閾電圧補正期間と呼ぶ場合がある。
【０１１５】
タイミングＴ４に進むと、制御信号ＷＳ１及びＷＳ２がハイレベルに切り替わる。この時、信号線ＳＬには信号電流Ｉsigが流れている。この信号電流Ｉsigがサンプリングされて、画素回路２に書き込まれる。続いてタイミングＴ５で、制御信号ＷＳ２がローレベルに切り替わると、信号電流Ｉsigの書き込みが終了する。タイミングＴ４〜タイミングＴ５まで、信号電流Ｉsigがサンプリングされる期間を、信号電流書き込み期間と呼ぶ場合がある。
【０１１６】
続いてタイミングＴ５の後、信号線ＳＬに流れる電流が信号電流Ｉsigから基準電流Ｉrefに切り替わると、この基準電流Ｉrefのサンプリングが行われる。タイミングＴ６で制御信号ＷＳ１がローレベルに戻ると、基準電流Ｉrefの書き込みが終了する。タイミングＴ５〜タイミングＴ６までの期間Ｔ５−Ｔ６は、基準電流書き込み期間と呼ばれる。以上の説明から明らかなように、タイミングＴ４〜Ｔ６まで制御信号ＷＳ１がハイレベルの間に、信号電流書き込みと基準電流書き込みが順次行われる。制御信号ＷＳ１がハイレベルの期間Ｔ４−Ｔ６は、丁度、１水平期間（１Ｈ）となっている。当該画素回路２に割り当てられた１水平期間１Ｈで、順次、信号電流Ｉsig及び基準電流Ｉrefをサンプリングする事ができる。
【０１１７】
この後、タイミングＴ７で、制御信号ＷＳ３が立ち上がり、タイミングＴ８で、制御信号ＷＳ３が立ち下がる。この制御信号ＷＳ３がハイレベルにある期間Ｔ７−Ｔ８で、信号電流Ｉsigと基準電流Ｉrefの差分が求められる。この差分は、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２のキャンセル動作によって行われる。そこで、この期間Ｔ７−Ｔ８を、容量キャンセル期間と呼ぶ場合がある。
【０１１８】
タイミングＴ９になると、制御信号ＤＳがハイレベルに変ると共に、制御信号ＷＳ２もハイレベルになる。これにより、第２画素容量Ｃｓ２と第３画素容量Ｃｓ３が結合されると共に、駆動電流Ｉdsが駆動トランジスタＴｒｄから発光素子ＥＬに供給され、発光動作が行われる。
【０１１９】
図１７は、図１６に示した閾電圧補正期間Ｔ２−Ｔ３で行われるＶthキャンセル動作を示す模式図である。この期間Ｔ２−Ｔ３で、スイッチングトランジスタＴｒ１、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ８がオフしている一方、Ｔｒ２，Ｔｒ６及びＴｒ７がオンしている。この結果、第３画素容量Ｃｓ３の一端は駆動トランジスタＴｒｄのゲートに接続される一方、他端はトランジスタＴｒ７を介して電源Ｖｃｃに接続されている。電源Ｖｃｃから発光素子ＥＬに向かって電流が流れている状態でスイッチングトランジスタＴｒ１をオフすると、電流路が遮断される為、トランジスタＴｒ２を介して第３画素容量Ｃｓ３を充電していく。この充電に伴い、駆動トランジスタＴｒｄのゲート電位は上昇していく。丁度、ゲート電位が駆動トランジスタＴｒｄの閾電圧Ｖthとなったところで、駆動トランジスタＴｒｄがカットオフする。この時点で検出された駆動トランジスタＴｒｄの閾電圧Ｖthが、第３画素容量Ｃｓ３の両端に保持される。この後、トランジスタＴｒ２がオフして、第３画素容量Ｃｓ３に保持された閾電圧Ｖthが固定される。この様にして、保持、固定されたＶthは、後の発光動作で、駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。
【０１２０】
図１８は、図１６のタイミングチャートに示した期間Ｔ４−Ｔ５で行われる信号電流書き込み動作を示す模式図である。この期間では、信号線に信号電流Ｉsigが流れている。また、トランジスタＴｒ１，Ｔｒ２，Ｔｒ６，Ｔｒ７がオフしている一方、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ８がオンしている。この結果、信号電流Ｉsigが電源Ｖｃｃから駆動トランジスタＴｒｄ，スイッチングトランジスタＴｒ８，スイッチングトランジスタＴｒ３を通って信号線側に流れる。換言すると、信号電流Ｉsigがドレイン電流として駆動トランジスタＴｒｄを流れた事になる。よって、式（１）で示したトランジスタの基本特性に従い、ドレイン電流Ｉsigは以下の式（２３）で表される。
【０１２１】
式（２３）
0004747565.tif 000024
【０１２２】
式（２３）において、Ｖgsは駆動トランジスタＴｒｄのゲート−ソース間に現れるゲート電圧を表し、Ｖthは駆動トランジスタＴｒｄの閾電圧を表し、ｋは駆動トランジスタＴｒｄのサイズファクタを表し、μは駆動トランジスタＴｒｄの移動度を表している。
【０１２３】
ここで式（２３）をＶgsについて整理すると、以下の式（２４）が得られる。
【０１２４】
式（２４）
0004747565.tif 000025
【０１２５】
ここで、図１８を参照すると、駆動トランジスタＴｒｄのソースとゲートとの間には第２画素容量Ｃｓ２と第３画素容量Ｃｓ３が直列接続されている。ここで、第２画素容量Ｃｓ２の両端に保持された電圧をＶcs2とし、第３画素容量Ｃｓ３に保持された電圧をＶcs3とすると、ゲート電圧Ｖgs＝Ｖcs2＋Ｖcs3で与えられる。ここで、先のＶthキャンセル動作により、Ｖcs3はＶthに設定されている。したがって、Ｖgs＝Ｖcs2＋Ｖthとなる。この式のＶgsに式（２４）で与えられたＶgsを代入してまとめると、第２画素容量Ｃｓ２に保持された電圧Ｖcs2が、以下の式（２５）により与えられる
【０１２６】
式（２５）
0004747565.tif 000026
【０１２７】
式（２５）から明らかなように、第２画素容量Ｃｓ２に保持された電圧Ｖcs2は、信号電流Ｉsigの平方根に比例している。換言すると、期間Ｔ４−Ｔ５の信号電流書き込み動作により、第２画素容量Ｃｓ２に信号電流Ｉsigに対応した電圧Ｖcs2がサンプリング保持された事になる。
【０１２８】
図１９は、図１６に示した期間Ｔ５−Ｔ６で行われる基準電流書き込み動作を示す模式図である。図１８に示した信号電流書き込み動作から本図の基準電流の書き込み動作に進むと、走査線ＷＳ２がローレベルになる結果、トランジスタＴｒ４がオフする。その他のスイッチングトランジスタの状態は、そのまま維持されている。したがって、図１８と図１９を比較すれば明らかなように、第２画素容量Ｃｓ２が第１画素容量Ｃｓ１に切り替わった関係となっている。より具体的には、図１８の信号電流書き込み動作では、駆動トランジスタＴｒｄのソース／ゲート間には第２画素容量Ｃｓ２及び第３画素容量Ｃｓ３が直列に接続されていたのに対し、本図の基準電流書き込み動作では、駆動トランジスタＴｒｄのソースとゲートとの間に第１画素容量Ｃｓ１と第３画素容量Ｃｓ３が直列に接続されている。すなわち、回路動作としては、単に、第２画素容量Ｃｓ２が第１画素容量Ｃｓ１に入れ代わっているに過ぎない。このとき、信号線には、先の信号電流Ｉsigに代わって、基準電流Ｉrefが流れている。より具体的には、基準電流Ｉrefは電源Ｖｃｃから駆動トランジスタＴｒｄを通り、さらに、スイッチングトランジスタＴｒ８及びＴｒ３を介して信号線側に流れる。このとき、駆動トランジスタＴｒｄのソースとゲートとの間に生じるゲート電圧Ｖgsの一部が、第１画素容量Ｃｓ１に保持される。この電圧をＶcs1とすると、式（２５）の場合と全く同様にして、以下の式（２６）のように表される。
【０１２９】
式（２６）
0004747565.tif 000027
【０１３０】
ここで式（２５）と式（２６）を比較すれば明らかなように、式の左辺がＶcs2からＶcs1に置き換わる一方、式の右辺は信号電流Ｉsigから基準電流Ｉrefに置き換わっている。式（２６）から明らかなように、第１画素容量Ｃｓ１に保持された電圧Ｖcs1は、基準電流Ｉrefの平方根に対応している。換言すると、この基準電流書き込み動作で、第１画素容量Ｃｓ１に、基準電流Ｉrefに対応した電圧がサンプリングされた事になる。
【０１３１】
図２０は、図１６に示したタイミングチャートの期間Ｔ７−Ｔ８で行われる容量キャンセル動作を示す模式図である。この動作では、スイッチングトランジスタＴｒ３，Ｔｒ５及びＴｒ８がオフする一方、Ｔｒ６及びＴｒ７がオンする。これにより、第１画素容量Ｃｓ１のマイナス側端子と第２画素容量Ｃｓ２のプラス側端子が接続され、且つ、第１画素容量Ｃｓ１のプラス側端子と第２画素容量Ｃｓ２のマイナス側端子が接続される。これにより、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２の容量キャンセルが、電圧Ｖcs1と電圧Ｖcs2との間で行われる。つまり、第１画素容量Ｃｓ１に保持された電圧Ｖcs1と第２画素容量Ｃｓ２に保持された電圧Ｖcs2の差分が得られ、且つ、この差分が、第２画素容量Ｃｓ２の両端に保持される。ここで、第１画素容量Ｃｓ１と第２画素容量Ｃｓ２の容量値が等しい場合、容量キャンセル後の第２画素容量Ｃｓ２に保持された電位Ｖcs2’は以下の式（２７）で与えられる。
【０１３２】
式（２７）
0004747565.tif 000028
【０１３３】
式（２７）から明らかなように、Ｖcs2’は信号電流Ｉsigと基準電流Ｉrefとの差分に応じた値となっている。正確には、信号電流Ｉsigの平方根と基準電流Ｉrefの平方根との差に応じた電圧が、第２画素容量Ｃｓ２にＶcs2’として保持される事になる。
【０１３４】
図２１は、図１６に示したタイミングＴ９以降に行われる発光期間における容量結合及び発光動作を示す模式図である。タイミングＴ９に至ると、制御信号ＤＳとＷＳ２がハイレベルになる一方、他の制御信号は全てローレベルである。したがって、スイッチングトランジスタＴｒ４及びＴｒ１がオン状態になる一方、残りのスイッチングトランジスタＴｒ３，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ２，Ｔｒ８はオフ状態である。Ｔｒ４がオンになる為、駆動トランジスタＴｒｄのソースとゲートとの間で第２画素容量Ｃｓ２と第３画素容量Ｃｓ３が結合される。このとき、駆動トランジスタＴｒｄのゲート容量Ｃgが充分小さいので、第２画素容量Ｃｓ２と第３画素容量Ｃｓ３は、互いの電荷を保持した状態で結合される。つまり、発光時における駆動トランジスタＴｒｄのゲート電圧Ｖgsは、Ｖgs＝Ｖcs3＋Ｖcs2’＝Ｖth＋Ｖcs2’となる。
【０１３５】
この様にして得られたＶgsを、先の式（１）で示したトランジスタの基本特性式に入れると、以下の式（２８）に示すような駆動電流Ｉdsが得られる。
【０１３６】
式（２８）
0004747565.tif 000029
【０１３７】
式（２８）の一段目で、ＶgsにＶth＋Ｖcs2’を代入している。これにより、Ｖthがキャンセルされ、駆動電流ＩdsはＶcs2’の２乗に比例した形となる。さらに、式（２８）の二段目に示すように、Ｖcs2’に式（２７）を代入する。このあと、分母に現れる移動度μと係数部の移動度μがキャンセルされ、最終的に、式（２８）の三段目で表す形となる。この式から明らかなように、信号電流Ｉsigと基準電流Ｉrefの電流差分値により駆動電流（発光電流）Ｉdsが決定され、駆動トランジスタの閾電圧Ｖthや移動度μのばらつきによらない、ユニフォーミティの高い画質を得る事ができる。さらに、本発明の画素回路では、黒表示時、Ｉsig＝Ｉrefに設定する。式（２８）から明らかなように、Ｉsig＝Ｉrefにすると、Ｉds＝０となり、発光電流はなくなる。この結果、完全な黒表示となる。一方、黒表示でも、基準電流Ｉrefの絶対値は充分に高いレベルに設定する事ができ、１水平期間（１Ｈ）内で、充分に黒信号を書き込む事ができる事になる。これにより、黒浮きや縦クロストークなどの発生を抑制でき、完全に沈んだ黒を表現でき高いコントラスト特性を得る事ができる。
【０１３８】
以上に説明したように、図１５に示した本発明の実施形態にかかる画素回路は、信号電流Ｉsigが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉdsを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し、信号電流Ｉsigに基づいて駆動トランジスタＴｒｄの駆動電流Ｉdsを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ３，Ｔｒ４，Ｔｒ８と第２画素容量Ｃｓ２とで構成されており、信号線ＳＬに流れる信号電流Ｉsigをサンプリングする。第２サンプリング手段はトランジスタＴｒ３，Ｔｒ５，Ｔｒ８と第１画素容量Ｃｓ１とで構成され、信号電流Ｉsigに前後して信号線ＳＬに流れる所定の基準電流Ｉrefをサンプリングする。差分手段は、トランジスタＴｒ６，Ｔｒ７と一対の画素容量（第１画素容量Ｃｓ１と第２画素容量Ｃｓ２）で構成されており、サンプリングされた基準電流Ｉrefに対するサンプリングされた信号電流Ｉsigの差分に応じた制御電圧Ｖcs2’を生成する。駆動トランジスタＴｒｄは、この制御電圧をゲートＧに受けて、ソース／ドレイン間に流れる駆動電流Ｉdsを発光素子ＥＬに供給して発光を行わせる。
【０１３９】
第１サンプリング手段及び第２サンプリング手段が各々サンプリングする信号電流Ｉsig及び基準電流Ｉrefは、両者の相対的な差分が小さいとき、発光素子ＥＬの発光量が小さくなり、差分が大きいとき、発光量が大きくなる一方、相対的な差分が小さいときでも、信号電流Ｉsig及び基準電流Ｉrefの絶対的なレベルは、サンプリングを可能とするように大きく設定されている。
【０１４０】
画素回路２の制御部は、上述した第１サンプリング手段及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ７と第３画素容量Ｃｓ３とで構成されており、駆動トランジスタＴｒｄの閾電圧Ｖthを検出して、これを、前述した制御電圧Ｖcs2’に加える事ができる様にしている。これにより、閾電圧Ｖthの影響を駆動電流Ｉdsからキャンセルする事ができる。
【図面の簡単な説明】
【０１４１】
【図１】本発明にかかる画素回路及び表示装置の実施形態を示す模式的な全体ブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の構成を示す回路図である。
【図３】図２に示した画素回路の動作説明に供する模式図である。
【図４】同じく動作説明に供するタイミングチャートである。
【図５】同じく動作説明に供する模式図である。
【図６】同じく動作説明に供する模式図である。
【図７】同じく動作説明に供する模式図である。
【図８】同じく動作説明に供する模式図である。
【図９】駆動トランジスタの電流電圧特性を示すグラフである。
【図１０】本発明にかかる画素回路及び表示装置の他の実施形態を示す回路図である。
【図１１】図１０に示した画素回路の動作説明に供するタイミングチャートである。
【図１２】同じく動作説明に供する模式図である。
【図１３】同じく動作説明に供する模式図である。
【図１４】同じく動作説明に供する模式図である。
【図１５】本発明にかかる画素回路の別の実施形態を示す回路図である。
【図１６】図１５に示した画素回路の動作説明に供するタイミングチャートである。
【図１７】同じく動作説明に供する模式図である。
【図１８】同じく動作説明に供する模式図である。
【図１９】同じく動作説明に供する模式図である。
【図２０】同じく動作説明に供する模式図である。
【図２１】同じく動作説明に供する模式図である。
【図２２】従来の表示装置の一例を示す全体ブロック図である。
【図２３】図２２に示した従来の表示装置に含まれる画素回路の構成を示す回路図である。
【図２４】図２２に示した従来の表示装置の画面の一例を示す模式図である。
【符号の説明】
【０１４２】
１・・・画素アレイ、２・・・画素回路、３・・・電流ドライバー、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、４１・・・第一ライトスキャナ、４２・・・第二ライトスキャナ、４３・・・第三ライトスキャナ、Ｔｒｄ・・・駆動トランジスタ、Ｔｒ１・・・スイッチングトランジスタ、Ｔｒ２・・・スイッチングトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・スイッチングトランジスタ、Ｔｒ６・・・スイッチングトランジスタ、Ｔｒ７・・・スイッチングトランジスタ、Ｔｒ８・・・スイッチングトランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・第１画素容量、Ｃｓ２・・・第２画素容量、Ｃｓ３・・・第３画素容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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