(57)【特許請求の範囲】
【請求項１】
第１の半導体層と第１のゲート電極とを有するｎチャネル型ＴＦＴと、第２の半導体層と第２のゲート電極とを有するｐチャネル型ＴＦＴとを有する半導体装置の作製方法であって、
非晶質半導体膜に結晶化を助長する金属元素を添加し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜を加工し、前記第１の半導体層と前記第２の半導体層とを形成し、
前記第１の半導体層及び前記第２の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜と、前記第１の導電膜上に第２の導電膜とを形成し、
前記第１の導電膜及び前記第２の導電膜に第１のエッチングを行うことにより、前記第１の導電膜からなる第１の導電層と前記第２の導電膜からなる第２の導電層とを有しテーパー部を有する第１の電極と、前記第１の導電膜からなる第３の導電層と前記第２の導電膜からなる第４の導電層とを有しテーパー部を有する第２の電極とを形成し、
前記第１の電極と前記第２の電極とに第２のエッチングを行うことにより、前記第２の導電層の一部と前記第４の導電層の一部とをエッチングし、前記第１の導電層よりも前記第２の導電層のチャネル長方向の長さが短い前記第１のゲート電極と、前記第３の導電層よりも前記第４の導電層のチャネル長方向の長さが短い前記第２のゲート電極とを形成し、
前記第２の導電層及び前記第４の導電層をマスクとして、前記第１の半導体層及び前記第２の半導体層に、第１の不純物元素を導入する第１のドーピング処理により、
前記第１の半導体層の、前記第２の導電層と重ならず前記第１の導電層と重なる第１の領域と、前記第１の導電層及び第２の導電層と重ならない第２の領域と、
前記第２の半導体層の、前記第４の導電層と重ならず前記第３の導電層と重なる第３の領域と、前記第１の導電層及び第２の導電層と重ならない第４の領域と、に前記第１の不純物元素を導入し、
前記第２の半導体層上であって前記第２のゲート電極と前記第４の領域の一部とを覆う第１のレジストマスクを形成し、
前記第１の導電層と前記第２の導電層と前記第１のレジストマスクとをマスクとして、前記第１の半導体層及び前記第２の半導体層に、前記第１の不純物元素を導入する第２のドーピング処理により、前記第１の半導体層の前記第２の領域と、前記第２の半導体層の前記第１のレジストマスクと重ならない第５の領域と、に前記第１の不純物元素を導入し、
前記第１のレジストマスクを除去し、
前記第１の半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク及び前記第４の導電層をマスクとして、前記第２の半導体層に、第２の不純物元素を導入する第３のドーピング処理により、前記第２の半導体層の、前記第３の領域と、前記第４の領域と、に前記第２の不純物元素を導入し、
前記第２のレジストマスク及び前記第３の導電層及び前記第４の導電層をマスクとして、前記第２の半導体層に、前記第２の不純物元素を導入する第４のドーピング処理により、前記第２の半導体層の前記第４の領域に前記第２の不純物元素を導入し、
前記第２のレジストマスクを除去し、
加熱処理により前記第２の領域と前記第５の領域とに前記金属元素をゲッタリングし、
前記第１の不純物元素として１５族に属する元素のうち少なくとも１つの元素を用い、
前記第２の不純物元素として１３族に属する元素のうち少なくとも１つの元素を用い、
前記第１の領域よりも前記第２の領域の前記第１の不純物元素の濃度は高く、
前記第３の領域よりも前記第４の領域の前記第２の不純物元素の濃度は高いことを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記第１および前記第３の領域の前記第１の不純物元素の濃度は１×１０１７以上５×１０２０／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記第２および前記第５の領域の前記第１の不純物元素の濃度は１×１０２０以上５×１０２１／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第３の領域の前記第２の不純物元素の濃度は１×１０１８以上５×１０２１／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第４の領域の前記第２の不純物元素の濃度は１×１０２０以上５×１０２２／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記第１乃至第４のドーピング処理の順序は入れ替えることが出来ることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は薄膜トランジスタ（以下、ＴＦＴと言う）で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示装置に代表される電気光学装置、及び電気光学装置を部品として搭載した電気機器の構成に関する。また、前記装置の作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、上記電気光学装置及び電気機器もその範疇にあるとする。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。ＴＦＴはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
結晶質半導体膜を半導体層として用いたＴＦＴは、非晶質半導体膜と比較し、非常に高い移動度を有する。このため、結晶質半導体膜を利用すると、例えば、従来の非晶質半導体膜を使って作製した半導体装置では実現できなかったモノリシック型の液晶電気光学装置（一枚の基板上に、画素駆動用と駆動回路用の薄膜トランジスタ（ＴＦＴ）を作製した半導体装置）が作製できる。
【０００４】
このように、結晶質半導体膜は、非晶質半導体膜と比較し、非常に特性の高い半導体膜である。これが、上記研究の行われる理由である。例えば、加熱による非晶質半導体膜の結晶化を行なうには、６００℃以上の加熱温度と１０時間以上の加熱時間が必要であった。この結晶化条件に耐える基板には、例えば、合成石英基板がある。しかしながら、合成石英基板は高価で加工性に乏しく、特に大面積に加工するのは非常に困難であった。基板の大面積化は特に量産効率を上げるためには必要不可欠な要素である。近年、量産効率の向上のために基板を大面積化する動きが著しく、新しく建設される量産工場のラインは、基板サイズ６００×７２０ｍｍが標準となりつつある。
【０００５】
合成石英基板をこのような大面積基板に加工することは現在の技術では難しく、たとえできたとしても産業として成り立つ価格までは下がらないと考えられる。大面積基板を容易に作製できる材料に、例えばガラス基板がある。ガラス基板には、例えばコーニング７０５９と呼ばれているものがある。コーニング７０５９は非常に安価で加工性に富み、大面積化も容易である。しかしながら、コーニング７０５９は歪点温度が５９３℃であり、６００℃以上の加熱には問題があった。
【０００６】
ガラス基板の１つに、歪点温度が比較的高いコーニング１７３７というものがある。コーニング１７３７の歪点温度は６６７℃とコーニング７０５９の歪点温度に比べて高い。前記コーニング１７３７に非晶質半導体膜を成膜し、２０時間、６００℃の雰囲気に置いても、作製工程に影響するほどの基板の変形は見られなかった。しかしながら、２０時間の加熱時間は量産工程としては長過ぎた。
【０００７】
このような問題を解決するため、新しい結晶化の方法が考案された。前記方法の詳細は特開平７−１８３５４０号公報に記載されている。ここで、前記方法を簡単に説明する。まず、非晶質半導体膜にニッケル、またはパラジウム、または鉛等の金属元素を微量に添加する。添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよい。前記添加の後、例えば５５０℃の窒素雰囲気に４時間、非晶質半導体膜を置くと、特性の良好な結晶質半導体膜が得られる。結晶化に最適な加熱温度や加熱時間等は、前記金属元素の添加量や、非晶質半導体膜の状態による。
【０００８】
しかしながら、前記技術では、結晶化を促進するために用いた前記金属元素が高抵抗層（チャネル形成領域やオフセット領域）中に金属化合物として局所的に残留すると言う問題がある。前記金属化合物は電流が流れやすいため、高抵抗層であるべき領域の抵抗を局所的に下げることになり、ＴＦＴの電気的特性の安定性および信頼性を損なう原因となる。
【０００９】
この問題を解決するため、本出願人は結晶質半導体膜から結晶化を促進するための金属元素を除去する技術（ゲッタリング技術）を開発し、特開平１０−２７０３６３号公報に開示している。前記ゲッタリング技術とは、前記金属元素が残留している前記結晶質半導体膜に１５族に属する元素を選択的に導入して加熱処理を行なうものである。前記加熱処理により、前記１５族に属する元素が導入されていない領域（被ゲッタリング領域）の前記金属元素は前記被ゲッタリング領域から放出され、拡散し、前記１５族に属する元素が導入されている領域（ゲッタリング領域）に捕獲される。その結果、前記被ゲッタリング領域において前記金属元素を除去または低減することができる。
【００１０】
前記ゲッタリング技術は、ソース領域およびドレイン領域に１５族に属する元素を導入してチャネル形成領域やオフセット領域から前記金属元素を除去またはＴＦＴの電気的特性に悪影響を及ぼさない程度に除去することもできる。１５族に属する元素は半導体層にドーピングすることによってｎ型を付与するが、ソース領域およびドレイン領域にゲッタリングする技術はｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを形成する半導体層に適用できる。ここで、ｐチャネル型ＴＦＴを形成する半導体層のうちソース領域およびドレイン領域となる領域にはｎ型を付与する不純物元素だけでなく、ｐ型を付与する不純物元素も導入することになる。しかし、ｐチャネル型ＴＦＴを形成する半導体層においてもソース領域およびドレイン領域に金属元素がゲッタリングされることは確認されている。
【００１１】
また、ドーピング処理において、半導体層へ打ち込まれるイオンのエネルギーは、半導体層を形成する元素の結合エネルギーと比較して非常に大きい。そのため、前記半導体層へ打ち込まれるイオンは前記半導体膜を形成する元素を格子点から弾き飛ばして結晶に欠陥が生じさせる。したがって、ドーピング処理後は前記欠陥の回復を行ない、また同時に打ち込んだイオンを活性化させるため、加熱処理を行なうことが多い。なお、前記欠陥はイオン注入によって生じるため、本明細書中では注入欠陥と呼ぶ。
【００１２】
一方、ＴＦＴの電気的特性のひとつにオフ電流値がある。前記オフ電流値とは、ＴＦＴがオフ動作時に流れるドレイン電流値のことであり、消費電力を低く抑えるためにはオフ電流値は充分低いほうが望ましい。
【００１３】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を導入して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を導入した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン領域近傍の高電界が緩和されてホットキャリアの注入を防ぎ、劣化現象の防止に有効であることが知られている。
【００１４】
なお、ＧＯＬＤ構造は、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、またはＩＴＬＤＤ（Inverse T LDD）構造等としても知られている。そして、例えば「Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、極めて優れた信頼性が得られていることが確認されている。
【００１５】
また、ＧＯＬＤ構造を形成するために、ゲート電極の端部はテーパーを有する形状とする。このような形状にすることで、ｎチャネル型ＴＦＴを形成する半導体層にｎ型を付与する不純物元素を導入する工程と、ｐチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入する工程は、それぞれ１回のドーピング処理で、ゲート電極と重ならない部分にソース領域およびドレイン領域が形成され、ゲート電極のテーパーの下方には前記テーパーの形状に沿った濃度勾配を有するＬＤＤ領域を形成することができる。
【００１６】
【本発明が解決しようとする課題】
しかしながら、ゲート電極の端部のテーパーを利用し、１回のドーピング処理でソース領域およびドレイン領域と、ＬＤＤ領域を形成する方法を用いると、次のような問題点があった。前記ソース領域およびドレイン領域と、前記ＬＤＤ領域の不純物元素の導入量の比は、前記不純物元素の濃度プロファイルの分布形状および半導体層の上方に存在する膜の膜厚で決まってしまう。そのため、前記ソース領域およびドレイン領域と、前記ＬＤＤ領域それぞれに対する設計の自由度がなかった。
【００１７】
また、ｐチャネル型ＴＦＴを形成する半導体層において、ソース領域およびドレイン領域となる領域には、まず、結晶化を促進するために用いた金属元素をゲッタリングするために、ｎ型を付与する不純物元素を導入する必要がある。さらに、前記ソース領域およびドレイン領域となる領域には、ｐチャネル型ＴＦＴを作製するために、ｐ型を付与する不純物元素を導入していた。そのため、半導体膜の注入欠陥が激しく、前記注入欠陥はＴＦＴを作製したときの電気的特性に悪影響を及ぼすほどであった。ドーピング処理による半導体膜の注入欠陥はドーピング処理時の加速電圧が大きく影響しており、少しでも低い方が望ましかった。
【００１８】
そのため、本発明において、テーパーを有するゲート電極をマスクとしてドーピング処理を行なう場合、少なくともｐチャネル型ＴＦＴを形成する半導体層において、ソース領域およびドレイン領域と、ＬＤＤ領域を形成する際の加速電圧を変えて、少なくとも２回に分けて行なうこととする。このようにすることで、半導体膜における注入欠陥を最小限に抑えることができる。さらに、ソース領域およびドレイン領域と、ＬＤＤ領域に対して、それぞれ不純物元素の導入量を変えることができ、設計の自由度が向上する。
【００１９】
【課題を解決するための手段】
図５（Ａ）に加速電圧をパラメータとし、珪素膜中にボロン（Ｂ）のドーズ量を２×１０13／ｃｍ2としてドーピング処理を行なったときの濃度プロファイルの計算結果を示す。ただし、ボロン原子（Ｂ）およびボロン分子（Ｂ2）が１：１の割合で打ち込まれた場合について計算した。図５（Ａ）から加速電圧によって濃度プロファイルが異なることが分かる。
【００２０】
一方、ソース領域およびドレイン領域と、ＬＤＤ領域はこれらの上方にある膜の膜厚が異なるため、それぞれに適した加速電圧で不純物元素を導入する必要がある。
【００２１】
ＬＤＤ領域が必要とする不純物元素の導入量は、ソース領域およびドレイン領域が必要とする導入量と比較すると少ない。そのため、ＬＤＤ形成時にソース領域およびドレイン領域に打ち込まれる不純物元素の導入量は問題にならない。また、ソース領域およびドレイン領域形成時の加速電圧は、ＬＤＤ領域形成時の加速電圧より低くする。このようにすれば、ＬＤＤ領域の上方に存在するゲート絶縁膜やゲート電極がマスクとしての機能を充分果たし、ＬＤＤ領域には不純物元素が打ち込まれない。
【００２２】
ｐチャネル型ＴＦＴを形成する半導体層のソース領域およびドレイン領域には、まずｎ型を付与する不純物元素が導入され、次にＬＤＤ領域を形成するため高加速電圧でｐ型を付与する不純物元素が導入され、続いてソース領域およびドレイン領域を形成するために低加速電圧でｐ型を付与する不純物元素が導入される。そこで、ソース領域およびドレイン領域に相当する半導体層を作製して、４端子法でシート抵抗値を測定した。その結果を図５（Ｂ）に示す。ここでは、結晶質珪素膜（膜厚５０ｎｍ）にリン（Ｐ）を８０ｋｅＶで１．７×１０20／ｃｍ3、２．３×１０20／ｃｍ3、２．８×１０20／ｃｍ3の濃度になるように条件を振って導入した。このドーピング処理はｎチャネル型ＴＦＴのソース領域およびドレイン領域を形成するドーピング処理に相当する。次に、ボロン（Ｂ）を７０ｋｅＶで１．５×１０20／ｃｍ3導入した。このドーピング処理はｐチャネル型ＴＦＴのＬＤＤ領域を形成するドーピング処理に相当する。続いて、ボロン（Ｂ）の条件を振って導入した。このドーピング処理はｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するドーピング処理に相当する。実験からソース領域およびドレイン領域のシート抵抗は０．０５〜２ｋΩ（好ましくは０．０５〜１ｋΩ）であれば良いことが分かっている。図５（Ｂ）より、高加速電圧でボロンを導入してＬＤＤ領域を形成しても、ソース領域およびドレイン領域の抵抗値はソース領域およびドレイン領域として充分機能する程度まで低くなることがわかる。
【００２３】
このようにして、ソース領域およびドレイン領域の注入欠陥は最小限に抑えることができ、活性化が容易となる。また、ソース領域およびドレイン領域と、ＬＤＤ領域へのドーピング処理に関しては、独立に加速電圧と導入量を設定できるため、設計の自由度が大幅に向上した。
【００２４】
なお、ここではｎ型を付与する不純物元素としてリンを、ｐ型を付与する不純物元素としてボロンを、半導体膜として珪素膜を例に挙げて説明した。しかし、本発明において、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素および半導体膜はこれらに限定するものではない。例えば、半導体膜として、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良いし、ｎ型を付与する不純物元素としてリン以外の１５族に属する元素や、ｐ型を付与する不純物元素としてボロン以外の１３族に属する元素を適用しても良い。
【００２５】
本発明は、ｐチャネル型ＴＦＴを有する半導体装置の作製方法において、
結晶質半導体膜上にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜上に少なくとも１層の導電膜を形成する第２の工程と、
前記導電膜を少なくとも１回エッチングを行なってテーパーを有するゲート電極を形成する第３の工程と、
前記ゲート電極をマスクとして、前記結晶質半導体膜に第１の不純物元素を導入して第１および第２の不純物領域を形成する第４の工程と、
前記第２の不純物領域に選択的に前記第１の不純物元素を導入して第３の不純物領域を形成する第５の工程と、
前記第１の不純物領域に第２の不純物元素を導入して第４の不純物領域を形成する第６の工程と、
前記第３の不純物領域に前記第２の不純物元素を導入して第５の不純物領域を形成する第７の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２６】
前記導電膜はタングステン、タンタル、チタン及びモリブデンなどの高融点金属またはこれら金属を成分とする化合物またはこれら金属を含む合金などから選ばれた材質を用いる。
【００２７】
エッチングにはプラズマ発生源の電力と基板側に負のバイアス電圧を発生させるバイアス電力を独立に制御できる装置を用いる。ゲート電極の端部のテーパー角度は基板側のバイアス電圧に依存するので、ドライエッチング装置のバイアス電力をより大きく設定することでゲート電極のテーパー角度はより小さくなることがわかった。バイアス電力を適宜制御して、ゲート電極の端部に５〜７０°のテーパー角度を形成することができ、その形状を利用して不純物領域を形成する際のマスクに用いる。前記第６の工程ではゲート電極の端部に５〜６０°のテーパー角度が形成されるようにドライエッチングを行ない、ゲート電極を形成する。
【００２８】
上記第４の工程において、第１および第２の不純物領域を形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜（本明細書中では、ゲート電極と半導体層とに密接してその両者の間に設けられる絶縁膜と、該絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、結晶質半導体膜に導入する方法を用いる。本明細書中において、この不純物元素の導入方法を便宜上「スルードープ法」と呼ぶ。
【００２９】
前述のような形状のゲート電極とすることによって、前記第４の工程でスルードープ法を用い、前記ゲート電極を構成する第１の導電層のテーパー形状となっている部分（テーパー部）の下方に存在する結晶質半導体膜に、不純物元素の濃度がチャネル形成領域から遠去かるにつれて連続的に高くなる第１の不純物領域を自己整合的に形成することを特徴としている。
【００３０】
上記４の工程直後において、ゲート絶縁膜を介してゲート電極を構成する第１の導電層のテーパー部と重なる第１の不純物領域と、ゲート絶縁膜を介してゲート電極を構成する第１の導電層のテーパー部と重ならない第２の不純物領域とに区別することができる。
【００３１】
続いて第５の工程において、第３の不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜を通過させて、結晶質半導体膜に導入する方法を用いる。このとき、低加速電圧でドーピング処理を行なえば、ゲート電極を構成する第１の導電層がマスクとなるので、自己整合的に第３の不純物領域を形成することができる。
【００３２】
ただし、ｐチャネル型ＴＦＴを作製する場合には、レジストを形成して、第２の不純物領域に選択的に不純物元素を導入して第３の不純物領域を形成する。
【００３３】
前述のような形状のゲート電極とすることによって、前記第６の工程でスルードープ法を用い、前記ゲート電極のテーパー形状となっている部分（テーパー部）の下方に存在する結晶質半導体膜に、不純物元素の濃度がチャネル形成領域から遠去かるにつれて連続的に高くなる第４の不純物領域を自己整合的に形成する。
【００３４】
続いて第７の工程において、第５の不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜を通過させて、結晶質半導体膜に添加する方法を用いる。このとき、低加速電圧でドーピング処理を行なえば、ゲート電極を構成する第１の導電層がマスクとなるので、自己整合的に第５の不純物領域を形成することができる。
【００３５】
上記手段を用いてマスク枚数を削減することで半導体装置の製造工程数、製造に要する時間を削減でき、製造コストの削減及び歩留まりの改善が可能となる。
【００３６】
また、上記の処理のほかにもドライエッチングや不純物元素のドーピング処理の順序及び条件を変えることで同じマスク枚数にて結晶質半導体膜、ゲート絶縁膜およびゲート電極を有する半導体装置にＧＯＬＤ構造を形成することができる。
【００３７】
【発明の実施の形態】
本願発明の実施形態について、以下に図１〜図３を用いて説明する。
【００３８】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３９】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００４０】
次いで、下地絶縁膜上に半導体膜１２を形成する。半導体膜１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００４１】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属元素含有層１３を形成する。その後、加熱処理を行ない、半導体膜を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図１（Ｄ）に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で３００Ｈｚ程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を５００度程度まで加熱しても良い。
【００４２】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層１６ａ、１６ｂを形成する。ここで、半導体層１６ａはｎチャネル型ＴＦＴを形成するための半導体層とし、半導体層１６ｂはｐチャネル型ＴＦＴを形成するための半導体層とする。
【００４３】
また、半導体層１６ａ、１６ｂを形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００４４】
次いで、半導体層１６ａ、１６ｂを覆うゲート絶縁膜１７を形成する。ゲート絶縁膜１７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。
【００４５】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４６】
次いで、ゲート絶縁膜１７上に膜厚２０〜１００ｎｍの第１の導電膜１８と、膜厚１００〜４００ｎｍの第２の導電膜１９とを積層形成する。第１の導電膜１８および第２の導電膜１９は、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。
【００４７】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２０、２１を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１および第２のエッチング条件で行なう。この第１のエッチング条件により第１の導電層の端部をテーパー形状とする。
【００４８】
この後、レジストからなるマスク２０、２１を除去せずに第２のエッチング条件に変え、エッチングを行なう。第２のエッチング条件により第１の導電膜１８および第２の導電膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４９】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２２、２３（第１の導電層２２ａ、２３ａと第２の導電層２２ｂ、２３ｂ）を形成する。２４はゲート絶縁膜であり、第１の形状の導電層２２、２３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５０】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、第２の導電膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層２５ｂ、２６ｂを形成する。一方、第１の導電層２５ａ、２６ａは、ほとんどエッチングされず、第２の形状の導電層２５、２６を形成する。
【００５１】
そして、第１のドーピング処理を行ない、図２（Ａ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第１のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、不純物領域２８、２９の平均濃度が１×１０17〜５×１０20/cm3となるように行なう。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。第１のドーピング処理は、第２の形状の導電層２５、２６を不純物元素に対するマスクとして用い、第２の導電層２５ａ、２６ａのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン（Ｐ）の濃度は、第１の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域２８、２９のうち、導電層２５、２６と重なる不純物領域が２８ｂ、２９ｂであり、導電層２５、２６と重ならない不純物領域が２８ａ、２９ａである。
【００５２】
次いで、導電層２５、２６をマスクとして用い、ゲート絶縁膜２７を選択的に除去して絶縁層３０ａ、３０ｂを形成する。また、絶縁層３０ａ、３０ｂを形成すると同時に第２の形状の導電層２５、２６の形成に使用したレジストマスクを除去してもよい。（図２（Ｂ））
【００５３】
第２のドーピング処理を行なって半導体層にｎ型を付与する不純物元素を添加する。ドーピングは第１の導電層および第２の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第２のドーピング処理の際には、ｐチャネル型ＴＦＴを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク３１で覆う。第２のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、不純物領域３２、３３ａの平均濃度が１×１０20〜５×１０21/cm3となるように行なう。こうして、自己整合的に第１の導電層と重ならない不純物領域３２、３３ａを形成する。マスク３１により、不純物領域２９ａは第２のドーピング処理によってｎ型を付与する不純物元素が導入される領域３３ａと導入されない領域３３ｂに分かれる。ここで、ｐチャネル型ＴＦＴを形成する半導体層にもｎ型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはＴＦＴの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【００５４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク３４を形成して第３のドーピング処理を行なう。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク３４で覆われている。第３のドーピング処理ではｐチャネル型ＴＦＴのＬＤＤ領域を形成するため、高加速電圧でｐ型を付与する不純物元素を導入する。第３のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、不純物領域３５の平均濃度が１×１０18〜５×１０21/cm3となるように行なう。このとき、同時にソース領域およびドレイン領域にもｐ型を付与する不純物元素が導入される。しかし、ＬＤＤ領域が必要とする前記ｐ型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第３のドーピング処理においてソース領域およびドレイン領域に導入される前記ｐ型を付与する不純物元素は問題とならない。また、第１のドーピング処理によって、不純物領域３５にはｎ型を付与する不純物元素が添加されているが、ｐ型を付与する不純物元素の平均濃度を１×１０18〜５×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのＬＤＤ領域として機能するために何ら問題は生じない。
【００５５】
続いて、マスク３４を除去せずに第４のドーピング処理を行なう。第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域３６を形成する。第４のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、不純物領域の平均濃度が１×１０20〜５×１０22/cm3となるように行なう。第１の導電層２６ａおよび第２の導電層２６ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。（図３（Ａ））。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３６ａ、３６ｂにはそれぞれ異なる濃度でｎ型を付与する不純物元素が添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の平均濃度を１×１０20〜５×１０22/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、ｐ型を付与する不純物元素を添加しやすい利点を有している。
【００５６】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００５７】
次いで、レジストからなるマスク３４を除去して第１の層間絶縁膜３７を形成する。この層間絶縁膜３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。層間絶縁膜３７は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５８】
次いで、図３（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５９】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のｎ型を付与する不純物元素を含む不純物領域３２、３６にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００６０】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００６１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行なうこととする。
【００６２】
【実施例】
[実施例１]
本願発明の実施例について、以下に図１〜図３を用いて説明する。
【００６３】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６４】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００６５】
次いで、下地絶縁膜上に半導体膜１２を形成する。半導体膜１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００６６】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属元素含有層１３を形成する。その後、加熱処理を行ない、半導体膜を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図１（Ｄ）に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で３００Ｈｚ程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を５００度程度まで加熱しても良い。
【００６７】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層１６ａ、１６ｂを形成する。ここで、半導体層１６ａはｎチャネル型ＴＦＴを形成するための半導体層とし、半導体層１６ｂはｐチャネル型ＴＦＴを形成するための半導体層とする。
【００６８】
また、半導体層１６ａ、１６ｂを形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６９】
次いで、半導体層１６ａ、１６ｂを覆うゲート絶縁膜１７を形成する。ゲート絶縁膜１７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７０】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７１】
次いで、ゲート絶縁膜１７上に膜厚２０〜１００ｎｍの第１の導電膜１８と、膜厚１００〜４００ｎｍの第２の導電膜１９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７２】
なお、本実施例では、第１の導電膜１８をＴａＮ、第２の導電膜１９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２０、２１を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１および第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件により第１の導電層の端部をテーパー形状とする。
【００７４】
この後、レジストからなるマスク２０、２１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング条件により第１の導電膜１８および第２の導電膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２２、２３（第１の導電層２２ａ、２３ａと第２の導電層２２ｂ、２３ｂ）を形成する。２４はゲート絶縁膜であり、第１の形状の導電層２２、２３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７６】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜からなる第２の導電膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層２５ｂ、２６ｂを形成する。一方、第１の導電層２５ａ、２６ａは、ほとんどエッチングされず、第２の形状の導電層２５、２６を形成する。
【００７７】
そして、第１のドーピング処理を行ない、図２（Ａ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第１のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、濃度が１×１０17〜５×１０20/cm3となるように行なう。本実施例では加速電圧を９０ｋｅＶとし、不純物領域２８、２９の平均濃度が２．５×１０18/cm3となるように第１のドーピング処理を行なった。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。第１のドーピング処理は、第２の形状の導電層２５、２６を不純物元素に対するマスクとして用い、第２の導電層２５ａ、２６ａのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン（Ｐ）の濃度は、第１の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域２８、２９のうち、導電層２５、２６と重なる不純物領域が２８ｂ、２９ｂであり、導電層２５、２６と重ならない不純物領域が２８ａ、２９ａである。
【００７８】
次いで、導電層２５、２６をマスクとして用い、ゲート絶縁膜２７を選択的に除去して絶縁層３０ａ、３０ｂを形成する。また、絶縁層３０ａ、３０ｂを形成すると同時に第２の形状の導電層２５、２６の形成に使用したレジストマスクを除去してもよい。（図２（Ｂ））
【００７９】
第２のドーピング処理を行なって半導体層にｎ型を付与する不純物元素を添加する。ドーピングは第１の導電層および第２の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第２のドーピング処理の際には、ｐチャネル型ＴＦＴを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク３１で覆う。第２のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、濃度が１×１０20〜５×１０21/cm3となるように行なう。本実施例では加速電圧を１０ｋｅＶとし、不純物領域３２、３３ａの平均濃度が２．０×１０20/cm3となるように第２のドーピング処理を行なった。こうして、自己整合的に第１の導電層と重ならない不純物領域３２、３３ａを形成する。マスク３１により、不純物領域２９ａは第２のドーピング処理によってｎ型を付与する不純物元素が導入される領域３３ａと導入されない領域３３ｂに分かれる。ここで、ｐチャネル型ＴＦＴを形成する半導体層にもｎ型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはＴＦＴの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【００８０】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク３４を形成して第３のドーピング処理を行なう。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク３４で覆われている。第３のドーピング処理ではｐチャネル型ＴＦＴのＬＤＤ領域を形成するため、高加速電圧でｐ型を付与する不純物元素を導入する。第３のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、濃度が１×１０18〜５×１０21/cm3となるように行なう。本実施例では加速電圧を８０ｋｅＶとし、不純物領域３５の平均濃度が５．０×１０19/cm3となるように第３のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもｐ型を付与する不純物元素が導入される。しかし、ＬＤＤ領域が必要とする前記ｐ型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第３のドーピング処理においてソース領域およびドレイン領域に導入される前記ｐ型を付与する不純物元素は問題とならない。また、第１のドーピング処理によって、不純物領域３５にはｎ型を付与する不純物元素が添加されているが、ｐ型を付与する不純物元素の平均濃度を１×１０18〜５×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのＬＤＤ領域として機能するために何ら問題は生じない。
【００８１】
続いて、マスク３４を除去せずに第４のドーピング処理を行なう。第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域３６を形成する。第４のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、濃度が１×１０20〜５×１０22/cm3となるように行なう。第１の導電層２６ａおよび第２の導電層２６ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。（図３（Ａ））。本実施例では加速電圧を１０ｋｅＶとし、不純物領域３６の平均濃度が１．０×１０21/cm3となるように第４のドーピング処理を行なった。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３６ａ、３６ｂにはそれぞれ異なる濃度でｎ型を付与する不純物元素が添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０20〜５×１０22/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、ｐ型を付与する不純物元素を添加しやすい利点を有している。
【００８２】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００８３】
次いで、レジストからなるマスク３４を除去して第１の層間絶縁膜３７を形成する。この層間絶縁膜３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。層間絶縁膜３７は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８４】
次いで、図３（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８５】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のｎ型を付与する不純物元素を含む不純物領域３２、３６にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８６】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００８７】
[実施例２]
本実施例では実施例１で示した第１のドーピング処理後、ゲート絶縁膜を選択的に除去せずに、ＴＦＴを作製する方法について図２、図３を用いて説明する。
【００８８】
実施例１にしたがって、図２（Ａ）の状態を得る。
【００８９】
続いて、第２のドーピング処理を行なって半導体層にｎ型を付与する不純物元素を添加する。ドーピングは第１の導電層および第２の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第２のドーピング処理の際には、ｐチャネル型ＴＦＴを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク５１で覆う。第２のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、不純物領域５２、５３ａの平均濃度が１×１０20〜５×１０21/cm3となるように行なう。本実施例では加速電圧を３０ｋｅＶとし、濃度が２．０×１０20/cm3となるように第２のドーピング処理を行なった。こうして、自己整合的に第１の導電層と重ならない不純物領域５２、５３ａを形成する。マスク５１により、不純物領域２９ａは第２のドーピング処理によってｎ型を付与する不純物元素が導入される領域５３ａと導入されない領域５３ｂに分かれる。ここで、ｐチャネル型ＴＦＴを形成する半導体層にもｎ型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはＴＦＴの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【００９０】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５４を形成して第３のドーピング処理を行なう。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５４で覆われている。第３のドーピング処理ではｐチャネル型ＴＦＴのＬＤＤ領域を形成するため、高加速電圧でｐ型を付与する不純物元素を導入する。第３のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、濃度が１×１０18〜５×１０21/cm3となるように行なう。本実施例では加速電圧を８０ｋｅＶとし、不純物領域５５の平均濃度が５．０×１０19/cm3となるように第３のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもｐ型を付与する不純物元素が導入される。しかし、ＬＤＤ領域が必要とする前記ｐ型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第３のドーピング処理においてソース領域およびドレイン領域に導入される前記ｐ型を付与する不純物元素は問題とならない。また、第１のドーピング処理によって、不純物領域５５にはｎ型を付与する不純物元素が添加されているが、ｐ型を付与する不純物元素の平均濃度を１×１０18〜５×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのＬＤＤ領域として機能するために何ら問題は生じない。
【００９１】
続いて、マスク５４を除去せずに第４のドーピング処理を行なう。第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域５６を形成する。第４のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、不純物領域５６の平均濃度が１×１０20〜５×１０22/cm3となるように行なう。第１の導電層２６ａおよび第２の導電層２６ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。（図４（Ｃ））。本実施例では加速電圧を３０ｋｅＶとし、不純物領域５６の平均濃度が１．０×１０21/cm3となるように第４のドーピング処理を行なった。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３６ａ、３６ｂにはそれぞれ異なる濃度でｎ型を付与する不純物元素が添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の平均濃度を１×１０20〜５×１０22/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、ｐ型を付与する不純物元素を添加しやすい利点を有している。
【００９２】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００９３】
次いで、レジストからなるマスク５４を除去して第１の層間絶縁膜５７を形成する。この層間絶縁膜５７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。層間絶縁膜５７は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００９４】
次いで、図４（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行なえばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００９５】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のｎ型を付与する不純物元素を含む不純物領域５２、５６にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９６】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
[実施例４]
本実施例ではアクティブマトリクス基板の作製方法について図６〜図１０を用いて説明する。
【００９７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板３００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００９８】
次いで、基板３００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３０１を形成する。本実施例では下地膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜３０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００９９】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した。
【０１００】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図６（Ａ）に示す前記金属含有層３０３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なった。
【０１０１】
得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【０１０２】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。
【０１０３】
また、レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行えばよい。
【０１０４】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１０５】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１０６】
次いで、図６（Ｃ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１０７】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０１０８】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【０１０９】
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１１０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１１１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。
ここでは、第２の導電膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層４２８ｂ〜４３３ｂを形成する。一方、第１の導電層４２８ａ〜４３３ａは、ほとんどエッチングされず、第２の形状の導電層４２８〜４３３を形成する。
【０１１２】
そして、第１のドーピング処理を行ない、図２（Ｂ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第１のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、濃度が１×１０17〜５×１０20/cm3となるように行なう。本実施例では加速電圧を９０ｋｅＶとし、不純物領域４２３〜４２７の平均濃度が２．５×１０18/cm3となるように第１のドーピング処理を行なった。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。第１のドーピング処理は、第２の形状の導電層４２８〜４３３を不純物元素に対するマスクとして用い、第２の導電層４２８ａ〜４３３ａのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン（Ｐ）の濃度は、第１の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域４２３〜４２７のうち、第２の導電層４２８ｂ〜４３３ｂと重なる不純物領域が４２３ｂ〜４２７ｂであり、第２の導電層４２８ｂ〜４３３ｂと重ならない不純物領域が４２３ａ〜４２７ａである。
【０１１３】
次いで、レジストからなるマスクを除去した後、第２の形状の導電層４２８〜４３３をマスクとして用い、ゲート絶縁膜３３８を選択的に除去して絶縁層３３９ａ〜３３９ｇを形成する。また、３３９ａ〜３３９ｇを形成すると同時に第２の形状の導電層４２８〜４３３の形成に使用したレジストマスクを除去してもよい。（図７（Ｂ））
【０１１４】
第２のドーピング処理を行なって半導体層にｎ型を付与する不純物元素を添加する。ドーピングは第１の導電層および第２の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第２のドーピング処理の際には、ｐチャネル型ＴＦＴを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク４４１ａ〜４４１ｃで覆う。第２のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、濃度が１×１０20〜５×１０21/cm3となるように行なう。こうして、自己整合的に第１の導電層と重ならない不純物領域４３４〜４３８を形成する。本実施例では加速電圧を１０ｋｅＶとし、不純物領域４３４〜４３８の平均濃度が１．５×１０20/cm3となるように第２のドーピング処理を行なった。マスク４４１ａ〜４４１ｃにより、不純物領域４２４ａ、４２６ａは第２のドーピング処理によってｎ型を付与する不純物元素が導入される領域４３５、４３７と導入されない領域４３９、４４０に分かれる。ここで、ｐチャネル型ＴＦＴを形成する半導体層にもｎ型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはＴＦＴの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【０１１５】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスクを形成して第３のドーピング処理を行なう。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４５２〜４５４で覆われている。第３のドーピング処理ではｐチャネル型ＴＦＴのＬＤＤ領域を形成するため、高加速電圧でｐ型を付与する不純物元素を導入する。第３のドーピング処理の条件は加速電圧を６０〜１２０ｋｅＶとし、濃度が１×１０18〜５×１０21/cm3となるように行なう。本実施例では加速電圧を８０ｋｅＶとし、不純物領域の平均濃度が５．０×１０19/cm3と４５５、４５６なるように第３のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもｐ型を付与する不純物元素が導入される。しかし、ＬＤＤ領域が必要とする前記ｐ型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第３のドーピング処理においてソース領域およびドレイン領域に導入される前記ｐ型を付与する不純物元素は問題とならない。また、第１のドーピング処理によって、不純物領域４５５、４５６にはｎ型を付与する不純物元素が添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０18〜５×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのＬＤＤ領域として機能するために何ら問題は生じない。
【０１１６】
続いて、マスク４５２〜４５４を除去せずに第４のドーピング処理を行なう。
第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域４５７〜４５９を形成する。第４のドーピング処理の条件は加速電圧を５〜４０ｋｅＶとし、濃度が１×１０20〜５×１０22/cm3となるように行なう。第２の形状の導電層４２８〜４３３を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。（図８（Ｃ））本実施例では加速電圧を１０ｋｅＶとし、不純物領域４５７〜４５９の平均濃度が１．０×１０21/cm3となるように第４のドーピング処理を行なった。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４５７〜４５９にはそれぞれ異なる濃度でｎ型を付与する不純物元素が添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０20〜５×１０22/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、ｐ型を付与する不純物元素を添加しやすい利点を有している。
【０１１７】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【０１１８】
次いで、レジストからなるマスク４５２〜４５４を除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１１９】
次いで、図９（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１２０】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域４３４、４３６〜４３８、４５７、４５９を結晶化する。そのため、前記不純物領域前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１２１】
また、第１の層間絶縁膜を形成する前に活性化処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
【０１２２】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。
【０１２３】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザビームを照射することが望ましい。
【０１２４】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、特に限定されず、シリコンを含む絶縁膜（酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等）を単層または積層構造として用いてもよい。
【０１２５】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１２６】
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。（図９（Ｂ））この接続電極４６８によりソース配線（４４３ｂと４４９の積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴのドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７１としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【０１２７】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、およびｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【０１２８】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４２３ｃ、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４２３ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３４を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４２４ｃ、ゲート電極の一部を構成する第１の導電層４２９ａと重なる不純物領域４２４ｂ、ソース領域またはドレイン領域として機能する高濃度不純物領域４５７、４５８を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４２５ｃ、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４２５ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３６を有している。
【０１２９】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４２６ｃ、ゲート電極の一部を構成する第１の導電層４３１ａと重なる低濃度不純物領域４２６ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３７を有している。また、保持容量５０５の一方の電極として機能する半導体層４５６、４５９には、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜３３９ｇを誘電体として、電極（４３２ａと４３２ｂの積層）と、半導体層４５６、４５９、４２７ｃとで形成している。
【０１３０】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【０１３１】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１０に示す。なお、図６〜図９に対応する部分には同じ符号を用いている。図９（Ｂ）中の鎖線Ａ−Ａ’は図１０中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図９（Ｂ）中の鎖線Ｂ−Ｂ’は図１０中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１３２】
[実施例５]
本実施例では、実施例４で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１１を用いる。
【０１３３】
まず、実施例４に従い、図９（Ｂ）の状態のアクティブマトリクス基板を得た後、図１１のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜４７１を形成しラビング処理を行なう。なお、本実施例では配向膜４７１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１３４】
次いで、対向基板４７２を用意する。次いで、対向基板４７２上に着色層４７３、４７４、平坦化膜４７５を形成する。赤色の着色層４７３と青色の着色層４７４とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【０１３５】
本実施例では、実施例４に示す基板を用いている。従って、実施例４の画素部の上面図を示す図１０では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
【０１３６】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０１３７】
次いで、平坦化膜４７５上に透明導電膜からなる対向電極４７６を少なくとも画素部に形成し、対向基板の全面に配向膜４７７を形成し、ラビング処理を施した。
【０１３８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材４７８で貼り合わせる。シール材４７８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４７９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４７９には公知の液晶材料を用いれば良い。このようにして図１１に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１３９】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【０１４０】
[実施例６]
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１２は本発明のＥＬ表示装置の断面図である。
【０１４１】
図１２において、基板７００上に設けられたスイッチングＴＦＴ６０３は図９のｎチャネル型ＴＦＴ５０３を用いて形成される。したがって、構造の説明はｎチャネル型ＴＦＴ５０３の説明を参照すれば良い。
【０１４２】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１４３】
基板７００上に設けられた駆動回路は図９のＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１４４】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線として機能する。また、配線７０４はソース配線７０８とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線７０５はドレイン配線７０９とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
【０１４５】
なお、電流制御ＴＦＴ６０４は図９のｐチャネル型ＴＦＴ５０２を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１４６】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１０上に重ねることで画素電極７１０と電気的に接続する電極である。
【０１４７】
なお、７１０は、透明導電膜からなる画素電極（ＥＬ素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１０は、上記配線を形成する前に平坦な層間絶縁膜７１１上に形成する。本実施例においては、樹脂からなる平坦化膜７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１４８】
配線７０１〜７０７を形成後、図１２に示すようにバンク７１２を形成する。
バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１４９】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【０１５０】
画素電極７１０の上にはＥＬ層７１３が形成される。なお、図１２では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１５１】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１５２】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１５３】
この陰極７１４まで形成された時点でＥＬ素子７１５が完成する。なお、ここでいうＥＬ素子７１５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極７１４で形成されたコンデンサを指す。
【０１５４】
ＥＬ素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１５５】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１５６】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１５７】
こうして図１２に示すような構造のＥＬ表示装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１５８】
こうして、プラスチック基板を母体とする絶縁体５０１上にｎチャネル型ＴＦＴ６０１、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型ＥＬ表示装置よりも少ない。
【０１５９】
即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１６０】
さらに、図９を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高いＥＬ表示装置を実現できる。
【０１６１】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１６２】
さらに、ＥＬ素子を保護するための封止（または封入）工程まで行った後の本実施例のＥＬ発光装置について図１３を用いて説明する。なお、必要に応じて図１２で用いた符号を引用する。
【０１６３】
図１３（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１６４】
なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書におけるＥＬ表示装置には、ＥＬ表示装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１６５】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１０を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（図１４参照）を用いて形成される。
【０１６６】
画素電極７１０はＥＬ素子の陽極として機能する。また、画素電極７１０の両端にはバンク７１２が形成され、画素電極７１０上にはＥＬ層７１３およびＥＬ素子の陰極７１４が形成される。
【０１６７】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜５６７で覆われている。
【０１６８】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１とＥＬ素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１６９】
ＥＬ素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１aの材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１７０】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１７１】
以上のような構造でＥＬ素子を封止材９０７に封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１７２】
[実施例７]
上記各実施例１乃至６のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１７３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１７４】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７５】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１７６】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７７】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１７８】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部２４０２に適用することができる。
【０１７９】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１８０】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８１】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８２】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８３】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８４】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１８５】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１８６】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１８７】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１８８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【０１８９】
【本発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
（ａ）従来のＴＦＴの作製プロセスに適合した、簡単な方法である。
（ｂ）ドーピング処理による半導体膜の注入欠陥を低減できる。
（ｃ）ソース領域およびドレイン領域と、ＬＤＤ領域それぞれに少なくとも２回のドーピング処理によって不純物元素を導入するため、設計の自由度が向上する。
（ｄ）以上の利点を満たした上で、電気的特性の優れたＴＦＴを作製できる方法である。
【図面の簡単な説明】
【図１】  本発明が開示するドーピング処理を説明するための図。
【図２】  本発明が開示するドーピング処理を説明するための図。
【図３】  本発明が開示するドーピング処理を説明するための図。
【図４】  本発明が開示するドーピング処理を説明するための図。
【図５】  （Ａ）加速電圧をパラメータとし、ボロン（Ｂ）の珪素膜中における濃度プロファイルを示す図。
（Ｂ）ボロン（Ｂ）の珪素膜中の平均濃度に対するシート抵抗値を示す図。
【図６】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図７】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図８】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１０】  画素ＴＦＴの構成を示す上面図。
【図１１】  アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１２】  ＥＬ表示装置を示す断面図。
【図１３】  ＥＬ発光装置を示す図。
【図１４】  半導体装置の一例を示す図。
【図１５】  半導体装置の一例を示す図。
【図１６】  半導体装置の一例を示す図。
【図１】
0004641598.tif 000002
【図２】
0004641598.tif 000003
【図３】
0004641598.tif 000004
【図４】
0004641598.tif 000005
【図５】
0004641598.tif 000006
【図６】
0004641598.tif 000007
【図７】
0004641598.tif 000008
【図８】
0004641598.tif 000009
【図９】
0004641598.tif 000010
【図１０】
0004641598.tif 000011
【図１１】
0004641598.tif 000012
【図１２】
0004641598.tif 000013
【図１３】
0004641598.tif 000014
【図１４】
0004641598.tif 000015
【図１５】
0004641598.tif 000016
【図１６】
0004641598.tif 000017