(57)【特許請求の範囲】
【請求項１】
正ワードラインにゲートが接続され、ビットラインと第1ノードとの間にソース-ドレイン経路が接続された第1スイッチングトランジスタと、前記第1ノードとプレートラインとの間に接続された強誘電体キャパシタと、前記正ワードラインが供給する信号と反対の極性の信号を供給する負ワードラインにゲートが接続され、前記第1ノードと前記プレートラインとの間にソース-ドレイン経路が接続された第2スイッチングトランジスタとを備えた単位セルを備えた強誘電体記憶素子において、
隣接したセル上に位置した隣接する２本の負ワードライン間の活性領域に、前記第2スイッチングトランジスタのソースと前記プレートラインとが接続される第2ノードが形成され、
前記活性領域の上に前記強誘電体キャパシタが形成されていることを特徴とする強誘電体記憶素子。
【請求項２】
前記活性領域は、前記第2ノードに抵抗が発生しない程度の面積を有していることを特徴とする請求項1に記載の強誘電体記憶素子。
【請求項３】
前記正ワードラインと前記負ワードラインとが孤立したフィールド領域を平行に横切り、２本の前記正ワードラインが２本の前記負ワードラインにより挟まれ、
前記ビットラインは、２本の前記正ワードライン及び２つのフィールド領域により取り囲まれる部分に位置する活性領域に接続されて前記フィールド領域上に該フィールド領域の長手方向に配置されていることを特徴とする請求項1に記載の強誘電体記憶素子。
【請求項４】
前記強誘電体キャパシタは、前記正ワードライン、前記負ワードライン及び２つの前記フィールド領域により取り囲まれる部分に位置した活性領域に接続線を介して接続されていることを特徴とする請求項3に記載の強誘電体記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子に関し、特に、強誘電物質をキャパシタの誘電体に使用してそのキャパシタを情報の貯蔵手段とする強誘電体記憶素子(FeRAM)に関する。
【０００２】
【従来の技術】
周知のように、強誘電体キャパシタは、キャパシタ両端に電圧が印加される場合に、分極反転電圧よりも高い電圧では電荷が保持されることから、電源をオフしてもデータを保持することができるため、不揮発性記憶素子として利用されている。
【０００３】
図1は、従来の技術にかかる強誘電体記憶素子の単位セル回路図であり、１個のトランジスタ11及び１個のキャパシタ12とからなる単位セルが２個示されている。
【０００４】
図1に示すように、ワードラインWL1は、スイッチングトランジスタ11のゲートに接続されて該スイッチングトランジスタ11のオン、オフを制御し、ビットラインBLはスイッチングトランジスタ11のソースに接続され、スイッチングトランジスタ11のドレインは強誘電体キャパシタ12の片側の端子であるストレージ電極に接続されている。そして、強誘電体のキャパシタ12のもう一方の端子は、プレートラインPLに接続されている。プレートラインPLには、通常のDRAMの場合と同様に、電源電圧の半分の値であるVcc/2が印加される。
【０００５】
このような構造において、待機状態においては、プレートラインPLはVcc/2に固定されており、セルのストレージノードであるノードAの初期電圧も同様にVcc/2になっている。
【０００６】
しかし、ノードAには、接合キャパシタンス(junction capacitance)と接合抵抗(junction resistance)とが存在するため、待機状態において漏れ電流が発生する。この漏れ電流によりノードAの電位は、Vcc/2から徐々に減少することとなり、ノードAの電位減少は強誘電体キャパシタ12の両端に電位差を発生させて、貯蔵された電荷量の減少を誘発することとなる。このような問題点を解決するために、従来はビットラインBLをVcc/2にプリチャージさせた後、ワードラインWLを順にターンオンさせることによってノードAの電位をVcc/2に回復させる方法を採用しているが、このような方法を使用する場合においても、ノードAの電位が小幅であっても継続的に振動することによって貯蔵された電荷が減少して情報が消滅する可能性がある。
【０００７】
図2は、上記した問題点を解決するために本出願人により提案されたメモリセル構造(大韓民国特許出願番号:1997-051050)を示す。
【０００８】
図2に示すように、メモリセルは、正ワードラインWL1にゲートが接続され、ビットラインBL(ノードC)とノードAとの間にソース-ドレイン経路が接続された第1スイッチングトランジスタ21と、前記ノードAとプレートラインPLとの間に接続された強誘電体キャパシタ22と、負ワードライン/WL1にゲートが接続され、ノードAとプレートラインPLとの間にソース-ドレイン経路が接続された第2スイッチングトランジスタ23とを備えている。第1スイッチングトランジスタ21のゲートは、正ワードラインWL1に接続されており、第2スイッチングトランジスタ23は、正ワードラインWL1信号と反対の極性の信号を供給する負ワードライン/WL1に接続されているため、この２つのスイッチングトランジスタ21、23は、互いに択一的にターンオンされる。
【０００９】
すなわち、上記の発明では、プレートラインPLに印加された電圧、例えばVcc/2が常にノードBに伝達され、正ワードラインWL1によって第1スイッチングトランジスタ21がオフされている間、負ワードライン/WL1によって第2スイッチングトランジスタ23がオンされることによって、このセルが動作しない限り、常に強誘電体キャパシタ22の両端に電圧差が誘発されないようにし、セルに貯蔵された電気容量すなわちデータを安定に保護しようとしている。
【００１０】
一方、本出願人は、このような構造のメモリセルをレイアウトする場合に、種々の形態を試みたが、特に、強誘電体キャパシタを配置することにおいて少し問題が発生した。
【００１１】
すなわち、通常、キャパシタは、素子またはセル間の分離のための素子分離膜(フィールド酸化膜)上に位置するようにレイアウトされるが、このようにレイアウトすると、キャパシタの製造後、キャパシタ部分に大きな段差が発生するという問題が発生した。また、図2に示したノードB地点に原因する抵抗成分が存在して、プレートラインPLと同じ電圧を正確にストレージノードであるノードAに伝達できず、強誘電体キャパシタ22の両端に小さい電圧差が誘発されることも判明した。
【００１２】
【発明が解決しようとする課題】
本発明は、上記した強誘電体記憶素子における問題点に鑑みてなされたものであって、強誘電体キャパシタの両端に電圧差が発生することを防止するとともに、強誘電体キャパシタの形成により誘発される段差が最小化された構造の強誘電体記憶素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる強誘電体記憶素子は、正ワードラインにゲートが接続され、ビットラインと第1ノードとの間にソース-ドレイン経路が接続された第1スイッチングトランジスタと、前記第1ノードとプレートラインとの間に接続された強誘電体キャパシタと、前記正ワードラインが供給する信号と反対の極性の信号を供給する負ワードラインにゲートが接続され、前記第1ノードと前記プレートラインとの間にソース-ドレイン経路が接続された第2スイッチングトランジスタとを備えた単位セルを備えた強誘電体記憶素子において、隣接したセルの上に位置した隣接する２本の負ワードライン間の活性領域に、前記第2スイッチングトランジスタのソースと前記プレートラインとが接続される第2ノードが形成され、前記活性領域の上に前記強誘電体キャパシタが形成されていることを特徴とする。
【００１４】
また、本発明にかかる強誘電体記憶素子は、前記活性領域が前記第2ノードに抵抗が発生しない程度の面積を有していることが望ましい。
【００１５】
また、本発明にかかる強誘電体記憶素子は、前記正ワードラインと前記負ワードラインとが孤立したフィールド領域を平行に横切り、２本の正ワードラインが２本の負ワードラインにより挟まれ、ビットラインは、２本の正ワードライン及び２つのフィールド領域により取り囲まれる部分に位置する活性領域に接続されて前記フィールド領域上に該フィールド領域の長手方向に配置されているものであってもよい。
【００１６】
更に、本発明にかかる強誘電体記憶素子は、前記強誘電体キャパシタが、前記正ワードライン、前記負ワードライン及び２つの前記フィールド領域により取り囲まれる部分に位置した活性領域に接続線を介して接続されるものであってもよい。
【００１７】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の最も好ましい実施の形態を添付した図面を参照して説明する。
【００１８】
図3は、図2に示した回路を実現するための概略のレイアウトを示す平面図であり、活性領域Active、正ワードラインWL、負ワードライン/WL及びフィールド領域FOXに関する相対的位置を示している。図3に示すように、２本の正ワードラインWLと２本の負ワードライン/WLとが実質的に平行に、活性領域Activeにより孤立されたフィールド領域FOXを横切る形状を有し、２本の正ワードラインWLは、２本の負ワードライン/WLにより挟まれている。そして、ビットラインコンタクト部分であるノードCは、２本の正ワードラインWL及び２本のフィールド領域FOXにより取り囲まれる部分に位置しており、ノードAは、正ワードラインWL、負ワードライン/WL及び２つのフィールド領域FOXにより取り囲まれる部分に位置している。更に、プレートラインPLの電圧を、第2スイッチングトランジスタ23を介してノードAに伝達するためのノードBは、隣接する２本の負ワードライン/WL間の活性領域Activeに位置している。
【００１９】
図4Aないし図4Dは、本発明の好ましい実施の形態にかかるレイアウトを示す平面図であり、活性領域Active、正ワードラインWL、負ワードライン/WL、フィールド領域FOX、ビットラインBL、接続線及び強誘電体キャパシタ22に関する相対的位置を示している。
【００２０】
まず、図4Aは、フィールド領域FOXと正ワードラインWL及び負ワードライン/WLに関する相対的位置を示す図であり、配置の詳細は図3において説明した内容と同様であり、ここではその説明を省略する。
【００２１】
次いで、図4Bは、キャパシタの位置を詳細に示した図であり、広い活性領域Active上にプレートラインである下部電極(bottom electrode)が形成され、その上に上部電極が形成されていることを示す。下部電極自体がプレートラインPLとなる。
【００２２】
また、図4Cは、ノードCに接続されるビットラインBLと、ノードAとキャパシタ上部電極とを接続するための接続線であるメタルラインM1の詳細を示す。ビットラインBLは、フィールド領域FOXと同じ方向に伸長するラインとして形成される。
【００２３】
更に、図4Dは全体のレイアウト図を示し、図5は図4DにおけるV−V線に沿って切断した断面図を示している。
【００２４】
一方、ノードBとプレートラインPLとが接続される部分は、図示していないが、複数のセルが含まれた１つのブロックの縁を利用して、すなわち複数のセルを経由するプレートラインPLの終端部分において、強誘電体キャパシタ22の上部電極をノードAに接続する方法と同様の方法を利用してプレートラインPLとノードBとを接続することができる。
【００２５】
以上で説明したように、本発明に係る実施の形態において特に注目すべき点は、負ワードライン/WL間の活性領域Activeが非常に広く形成され、この活性領域Active上に強誘電体キャパシタ22が形成されることである。
【００２６】
すなわち、本発明に係る実施の形態においては、ノードBが相対的に広い活性領域Activeに存在するためノードBの抵抗成分が非常に小さくなり、プレートラインPLと同じ電圧をストレージノードであるノードAに正確に伝達することができる。これにより、強誘電体キャパシタ22の両端で発生する電圧差を最小化することができる。
【００２７】
また、本発明に係る実施の形態においては、強誘電体キャパシタ22が平らな活性領域上Activeに位置するため、キャパシタの製造工程において下部段差が実質的に存在しないことから、製造が容易であり、強誘電体キャパシタ22の形成後にもウェハー上の段差の発生を抑制することができる。
【００２８】
更に、構造的にプレートラインPLとノードBとが近いため、相互キャパシタンスカップリングが強く、ノイズにより強誘電体キャパシタ22に一時的な電圧差が生じることが防止される。
【００２９】
尚、本発明は上記した実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内において種々の変更が可能である。
【００３０】
【発明の効果】
上記したように、本発明にかかる強誘電体記憶素子は、メモリセルのストレージノード(ノードA)において発生する接合漏れ電流による電荷量損失を補償するために、１個のトランジスタを追加してメモリセルを構成し、そのトランジスタの片側の端子とプレートラインとが接続されるノードBの活性領域Activeを広く形成し、その活性領域上に強誘電体キャパシタを形成することによって、強誘電体キャパシタの両端子の間で好ましくない電圧差が発生することを防止し、素子の製造工程が簡単となり製造が容易となる効果を奏する。
【図面の簡単な説明】
【図１】  従来の技術にかかる強誘電体記憶素子を示す単位セル回路図である。
【図２】  本出願人により提案されたメモリセル構造を示す回路図である(大韓民国特許出願番号:1997-051050)。
【図３】  図２の回路を実現するための概略のレイアウトを示す平面図である。
【図４Ａ】  本発明の実施の形態にかかるフィールド領域、正ワードライン及び負ワードラインのレイアウトを示す平面図である。
【図４Ｂ】  本発明の実施の形態にかかるキャパシタの両端子である上部電極及び下部電極のレイアウトを示す平面図である。
【図４Ｃ】  本発明の実施の形態にかかるビットライン及び接続線のレイアウトを示す平面図である。
【図４Ｄ】  本発明の実施の形態にかかる強誘電体記憶素子全体のレイアウトを示す平面図である。
【図５】  図4DにおけるV−Vの線に沿って切断した断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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